(57)【要約】      （修正有）【課題】内部への水分およびガスの侵入を減少させるための表面実装モジュールのための拡散障壁構造を提供する。【解決手段】表面実装構造１０は、誘電体層と、誘電体層に取り付けられた半導体デバイス１２と、半導体デバイス１２に電気的に結合された第１レベル相互接続構造と、第１レベル相互接続に電気的に結合され、誘電体層上に形成され、サブモジュール１４を外部回路に接続するように構成された第２レベルＩ／Ｏ接続１６とを有するサブモジュール１４を含む。サブモジュール１４の半導体デバイス１２は基板構造１８に取り付けられており、誘電体材料２６は、表面実装構造１０のギャップを埋めるために誘電体層と基板構造１８との間に位置している。拡散障壁層２８は、周辺環境から表面実装構造への水分およびガスの侵入を減少させるために、サブモジュール１４上に付着され、第１および第２レベルＩ／Ｏ接続１６に隣接し、基板構造１８まで延在する。【選択図】図１
2014027277.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層と、
前記誘電体層に取り付けられた少なくとも１つの半導体デバイスであって、それぞれが半導体材料で構成される基板を含む少なくとも１つの半導体デバイスと、
前記少なくとも１つの半導体デバイスに電気的に結合された第１レベル金属相互接続構造であって、前記少なくとも１つの半導体デバイスに接続されるように、前記誘電体層を通じて形成されたビアを通じて延在する第１レベル金属相互接続構造と、
前記第１レベル金属相互接続構造に電気的に結合され、前記少なくとも１つの半導体デバイスの反対側の前記誘電体層上に形成された第２レベル入力／出力（Ｉ／Ｏ）接続であって、前記サブモジュールを外部回路に接続するように構成された第２レベルＩ／Ｏ接続とを備えるサブモジュールと、
第１表面と第２表面とを有する多層基板構造であって、前記サブモジュールの前記少なくとも１つの半導体デバイスが前記多層基板の前記第１表面に取り付けられている多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１表面との間で、前記サブモジュールの前記少なくとも１つの半導体デバイスの周囲に少なくとも一部分が位置する誘電体材料と、
前記サブモジュール上に付着され、前記第１および第２レベルＩ／Ｏ接続に隣接し、前記多層基板構造まで延在する拡散障壁層であって、周辺環境から前記表面実装構造への水分およびガスの侵入を減少させるように構成された拡散障壁層とを備える、表面実装構造。
【請求項２】
前記拡散障壁層が、有機材料、無機材料、セラミック材料、およびそれらの任意の組合せを備える、請求項１記載の表面実装構造。
【請求項３】
前記無機材料またはセラミックが、ＩＩＡ、ＩＩＩＡ、ＩＶＡ、ＶＡ、ＶＩＡ、ＶＩＩＡ、ＩＢ、ＩＩＢ族の元素、ＩＩＩＢ、ＩＶＢ、ＶＢ族の金属、レアアース元素、およびそれらの任意の組合せの、酸化物、窒化物、炭化物、およびホウ化物を備える、請求項２記載の表面実装構造。
【請求項４】
前記拡散障壁層が、単一層障壁、多層障壁、および有機材料と無機材料との間の前記拡散障壁層の厚さにわたって異なる構成を有する段階的構成障壁のうちの１つを備える、請求項１記載の表面実装構造。
【請求項５】
前記第１レベル金属相互接続構造上に付着されたはんだマスクをさらに備え、
前記第２レベルＩ／Ｏ接続が、前記第１レベル金属相互接続構造に電気的に結合されるように、所望の位置で前記はんだマスクを通過するように構成されたランドグリッドアレイ（ＬＧＡ）はんだバンプおよびボールグリッドアレイ（ＢＧＡ）はんだバンプのうちの１つを備える、請求項１記載の表面実装構造。
【請求項６】
前記第１レベル金属相互接続構造と前記はんだマスクとの間に前記拡散障壁層が付着される、請求項５記載の表面実装構造。
【請求項７】
前記拡散障壁層が、前記はんだマスク上、および前記第２レベルＩ／Ｏ接続の前記はんだバンプの上または周囲に付着される、請求項５記載の表面実装構造。
【請求項８】
前記拡散障壁層が、前記第１レベル金属相互接続構造上に付着され、はんだマスクとして機能するようさらに構成される、請求項１記載の表面実装構造。
【請求項９】
前記拡散障壁層が、１原子層と１００ミクロンとの間の厚さを有する、請求項１記載の表面実装構造。
【請求項１０】
前記多層基板構造が、
セラミック絶縁層と、
前記多層基板構造の前記第１表面を形成するために、前記絶縁層の片側に位置する第１金属層と、
前記多層基板構造の前記第２表面を形成するために、前記絶縁層の反対側に位置する第２金属層とを備え、
前記第１および第２金属層が、第１および第２直接接着銅（ＤＢＣ）層を備える、請求項１記載の表面実装構造。
【請求項１１】
前記サブモジュールが、パワーオーバーレイ（ＰＯＬ）サブモジュールを備える、請求項１記載の表面実装構造。
【請求項１２】
少なくとも１つの半導体デバイスおよびその周囲に形成されたパッケージ構造を含むサブモジュールを構築するステップであって、
前記少なくとも１つの半導体デバイスを誘電体層に取り付けるステップと、
前記誘電体層上に第１レベル金属相互接続構造を形成するステップであって、前記第１レベル金属相互接続構造が、前記少なくとも１つの半導体デバイスに電気的に接続するために、前記誘電体層内のビアを通じて延在するステップと、
前記少なくとも１つの半導体デバイスの反対側の前記誘電体層上に第２レベル入力／出力（Ｉ／Ｏ）接続を形成するステップであって、前記第２レベルＩ／Ｏ接続が、前記サブモジュールを外部回路に接続するように構成されるステップとを備えるステップと、
中央基板層、ならびに前記中央基板層の反対側の第１および第２金属層を含む基板構造を形成して、前記第１および第２金属層が、それぞれ前記基板構造の第１表面および第２表面を形成できるようにするステップと、
前記サブモジュールを前記基板構造の前記第１表面に取り付けるステップと、
前記誘電体層と前記基板構造の前記第１表面との間に誘電体材料を提供するステップであって、前記誘電体材料が、前記サブモジュールの前記少なくとも１つの半導体デバイスを少なくとも部分的にカプセル化するステップと、
前記サブモジュール上に付着され、前記第２レベルＩ／Ｏ接続に隣接し、前記多層基板構造まで延在する拡散障壁層であって、周辺環境から前記表面実装パッケージおよび相互接続構造への水分およびガスの前記侵入を減少させるように構成された拡散障壁層を付着するステップとを備える、表面実装パッケージおよび相互接続構造を製造する方法。
【請求項１３】
前記第１レベル金属相互接続構造上にはんだマスクを付着するステップであって、前記第２レベルＩ／Ｏ接続があらかじめ定められた位置で前記はんだマスクを通って延在するステップをさらに備える、請求項１２記載の方法。
【請求項１４】
前記拡散障壁層を付着するステップが、前記第１レベル金属相互接続構造と前記はんだマスクとの間に前記拡散障壁層を付着するステップを備える、請求項１３記載の方法。
【請求項１５】
前記拡散障壁層を付着するステップが、前記はんだマスク上、および前記第２レベルＩ／Ｏ接続上またはその周囲に前記拡散障壁層を付着するステップを備える、請求項１３記載の方法。
【請求項１６】
前記拡散障壁層を付着するステップが、有機材料、無機材料、セラミック材料、またはそれらの任意の組合せの１つまたは複数の層を付着するステップを備える、請求項１２記載の方法。
【請求項１７】
前記拡散障壁層が、１原子層と１００ミクロンとの間の厚さを有するために付着される、請求項１２記載の方法。
【請求項１８】
誘電体層と、
前記誘電体層に取り付けられた複数の半導体デバイスと、
前記複数の半導体デバイスに電気的に結合された第１レベル相互接続構造であって、前記複数の半導体デバイスに接続されるように前記誘電体層を通って形成されたビアを通じて延在する第１レベル相互接続構造と、
前記ＰＯＬサブモジュールを外部回路構造に電気的に結合するための第２レベル相互接続構造であって、前記誘電体層および第１レベル相互接続構造上に形成された複数のはんだバンプを備え、前記外部回路構造への相互接続を作成するように構成された第２レベル相互接続構造とを備えるＰＯＬサブモジュールと、
第１表面と第２表面とを有する多層基板構造であって、前記ＰＯＬサブモジュールの前記複数の半導体デバイスが前記多層基板構造の前記第１表面に取り付けられており、
前記多層基板構造の前記第１表面を形成する第１直接接着銅（ＤＢＣ）層と、
前記多層基板構造の前記第２表面を形成する第２ＤＢＣ層と、
前記第１ＤＢＣ層と前記第２ＤＢＣ層との間に挟まれたセラミック層とを含む多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１表面との間で、前記サブモジュールの前記複数の半導体デバイスの周囲に少なくとも一部分が位置するカプセル化材料と、
前記ＰＯＬサブモジュール上に付着され、前記第２レベル相互接続構造に隣接し、前記多層基板構造まで延在する拡散障壁層であって、周辺環境から前記ＰＯＬパッケージ構造への水分およびガスの前記侵入を減少させるように構成された拡散障壁層とを備える、パワーオーバーレイ（ＰＯＬ）パッケージ構造。
【請求項１９】
前記第１レベル金属相互接続構造上に付着されたはんだマスクをさらに備え、前記拡散障壁層が、前記第１レベル金属相互接続構造と前記はんだマスクとの間の位置、ならびに前記はんだマスクの上および前記複数のはんだバンプの上の位置のうちの１つの中に付着される、請求項１８記載のＰＯＬパッケージ構造。
【請求項２０】
前記拡散障壁層が、有機材料、無機材料、セラミック材料、およびそれらの任意の組合せで構成される、請求項１８記載のＰＯＬパッケージ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、半導体デバイスをパッケージングするための構造および方法に関し、より具体的には、拡散障壁コーティングを含む表面実装パッケージ構造に関する。
【背景技術】
【０００２】
表面実装技術は、プリント基板（ＰＣＢ）または他の類似の外部回路の表面に、表面実装コンポーネントまたはパッケージが直接搭載された、電子回路を構築するための方法である。業界では、回路基板内の穴に入るワイヤにコンポーネントを取り付けるスルーホール技術工法に、表面実装技術が取って代わった。
【０００３】
表面実装されたある一般的なタイプのコンポーネントはパワー半導体デバイスであり、たとえばスイッチモード電源などの、パワーエレクトロニクス回路においてスイッチまたは整流器として使用される半導体デバイスである。ほとんどのパワー半導体デバイスは整流モードでのみ使用され（すなわち、オンまたはオフのどちらかであり）、したがってこのために最適化される。多くのパワー半導体デバイスは、高圧電力用途で使用され、大量の電流を搬送し、大きな電圧をサポートするように設計される。使用中に、高圧パワー半導体デバイスは、パワーオーバーレイ（ＰＯＬ）パッケージおよび相互接続システムによって外部回路に表面実装され、ＰＯＬパッケージは、デバイスから発生する熱を除去して、デバイスを外部環境から保護する方法も提供する。
【０００４】
標準的なＰＯＬパッケージ製造工程は、一般に、１つまたは複数のパワー半導体デバイスを誘電体層上に接着剤で配置することから始まる。次いで、パワー半導体デバイスへの直接金属接続を形成するために、金属相互接続（たとえば、銅相互接続）が誘電体層上に電気めっきされて、ＰＯＬサブモジュールを形成する。金属相互接続は、パワー半導体デバイスへの、およびそこからの入力／出力（Ｉ／Ｏ）システムの形成を提供する、低プロファイルの形状（たとえば、厚さ２００マイクロメートル未満）の平面相互接続構造でよい。次いで、電気的および熱的接続性のために、はんだ付けされた相互接続を使用して、ＰＯＬサブモジュールがセラミック基板（アルミナＤＢＣ、ＡＭＢ  Ｃｕを備えた窒化アルミニウム等）にはんだ付けされる。次いで、ＰＯＬパッケージを形成するために、ＰＯＬ誘電体層とセラミック基板との間の半導体の周囲のギャップが、毛細管流動（毛細アンダーフィル）、非フローアンダーフィル、または射出成形（成形材料）を使用する有機誘電材料を使用して埋められる。
【０００５】
ＰＯＬパッケージは水分の影響を受けやすいことが分かっており、環境内の水分はＰＯＬパッケージ内の材料によって吸収されうる。たとえば、モジュールは、カプトン接着剤層および有機誘電体材料（すなわち、アンダーフィル、成形材料等）のバルク内、ならびにパッケージ内のこれらの材料によって作成された界面で水分を吸収しうる。水分を吸収したＰＯＬモジュールを回路基板にはんだ付けする際、摂氏２１０〜２６０度の範囲の温度に達し、これらの温度で、ＰＯＬパッケージ内の水分の蒸気圧が急速に上昇する。蒸気圧におけるこの上昇によって、水分が過剰な場合は、剥離、「水蒸気爆発（ｐｏｐ−ｃｏｒｎｉｎｇ）」、および故障が生じることがある。さらに、水分にさらされている間の長期貯蔵および使用において、ＰＯＬパッケージによる過度の吸湿およびパッケージ内の異種材料界面での腐食によって、漏洩電流の増加のために電気的かつ機械的故障が生じる場合があり、また、ボード組立作業中のリフロー時にＰＯＬモジュールが膨張するために、相互接続に機械的損傷を与える場合がある。
【０００６】
高温の空気中（または酸素を豊富に含む環境）での、または有毒ガス／腐食性にさらされての長期間操作／貯蔵より、ＰＯＬモジュールの長期的な寿命と機能に影響を及ぼす場合がある。高温で酸素が侵入すると、様々な界面が劣化し、モジュールの機械的／電気的／熱的性能に重大な影響を与える場合がある。一例として、ＰＯＬメタル（Ｃｕ）とカプトンとの間の接着剤が、高温で酸素にさらされることによって大きな影響を受け、２００〜２５０度の間の温度で、貯蔵１０００時間内に接着強度の劣化が見られる。堅牢な拡散障壁を含めることによって、酸素（または他の劣化ガス）の侵入を遅らせて、モジュールの長期寿命を増加させることができる。
【０００７】
したがって、水分関連およびガス関連故障メカニズムに対する強化された信頼性を提供できるようにするために、パッケージへの水分およびガスの侵入を減少させる拡散障壁を有する表面実装パッケージを提供することが望ましい。表面実装パッケージ製造の様々な段階中に、このような拡散障壁が導入されることがさらに望ましい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７７３３５５４号明細書
【発明の概要】
【０００９】
本発明の実施形態は、周辺環境から表面実装構造への水分およびガスの侵入を減少させるように構成された拡散障壁コーティングを含む表面実装パッケージ構造を提供することによって、上述の欠点を克服する。
【００１０】
本発明の一態様によれば、表面実装構造は、誘電体層と、半導体材料で構成される基板を含む誘電体層に取り付けられた少なくとも１つの半導体デバイスと、少なくとも１つの半導体デバイスに接続されるように、誘電体層を通じて形成されたビアを通じて延在する少なくとも１つの半導体デバイスに電気的に結合された第１レベル金属相互接続構造と、第１レベル金属相互接続構造に電気的に結合され、少なくとも１つの半導体デバイスの反対側の誘電体層上に形成された第２レベル入力／出力（Ｉ／Ｏ）接続であって、サブモジュールを外部回路に接続するように構成された第２レベルＩ／Ｏ接続とを有するサブモジュールを含む。表面実装構造は、第１表面と第２表面とを有する多層基板構造であって、サブモジュールの少なくとも１つの半導体デバイスが多層基板の第１表面に取り付けられている多層基板構造も含む。表面実装構造は、誘電体層と多層基板構造の第１表面との間で、サブモジュールの少なくとも１つの半導体デバイスの周囲に少なくとも一部が位置する誘電体材料と、サブモジュール上に付着され、第１および第２レベルＩ／Ｏ接続に隣接し、多層基板構造まで延在する拡散障壁層であって、周辺環境から表面実装構造への水分およびガスの侵入を減少させるように構成された拡散障壁層とをさらに含む。
【００１１】
本発明の他の態様によれば、表面実装パッケージおよび相互接続構造を製造する方法は、少なくとも１つの半導体デバイスおよびその周囲に形成されたパッケージ構造を含むサブモジュールを構築するステップを含み、サブモジュールを構築するステップは、少なくとも１つの半導体デバイスを誘電体層に取り付けるステップと、少なくとも１つの半導体デバイスに電気的に接続するために、誘電体層上に誘電体層内のビアを通じて延在する第１レベル金属相互接続構造を形成するステップと、少なくとも１つの半導体デバイスの反対側の誘電体層上に第２レベル入力／出力（Ｉ／Ｏ）接続を形成するステップであって、第２レベルＩ／Ｏ接続が、サブモジュールを外部回路に接続するように構成されているステップとを備えるステップとをさらに含む。本方法は、中央基板層、ならびに中央基板層の反対側の第１および第２金属層を含む基板構造を形成して、第１および第２金属層が、それぞれ基板構造の第１表面および第２表面を形成できるようにするステップと、サブモジュールを基板構造の第１表面に取り付けるステップと、誘電体層と基板構造の第１表面との間に誘電体材料を提供するステップであって、誘電体材料が、サブモジュールの少なくとも１つの半導体デバイスを少なくとも部分的にカプセル化するステップも含む。本方法は、サブモジュール上に付着され、第２レベルＩ／Ｏ接続に隣接し、多層基板構造まで延在する拡散障壁層であって、周辺環境から表面実装パッケージおよび相互接続構造への水分およびガスの侵入を減少させるように構成された拡散障壁層を付着するステップをさらに含む。
【００１２】
本発明の他の態様によれば、ＰＯＬパッケージ構造は、誘電体層と、誘電体層に取り付けられた複数の半導体デバイスと、複数の半導体デバイスに接続されるように誘電体層を通って形成されたビアを通じて延在する、複数の半導体デバイスに電気的に結合された第１レベル相互接続構造と、ＰＯＬサブモジュールを外部回路構造に電気的に結合するための第２レベル相互接続構造であって、誘電体層および第１レベル相互接続構造上に形成された複数のはんだバンプを備え、外部回路構造への相互接続を作成するように構成された第２レベル相互接続構造とを有するＰＯＬサブモジュールとを含む。ＰＯＬパッケージ構造は、第１表面と第２表面とを有する多層基板構造であって、ＰＯＬサブモジュールの複数の半導体デバイスが多層基板構造の第１表面に取り付けられている多層基板構造も含む。多層基板構造は、多層基板構造の第１表面を形成する第１直接接着銅（ＤＢＣ）層と、多層基板構造の第２表面を形成する第２ＤＢＣ層と、第１ＤＢＣ層と第２ＤＢＣ層との間に挟まれたセラミック層とをさらに含む。ＰＯＬパッケージ構造は、誘電体層と多層基板構造の第１表面との間で、サブモジュールの複数の半導体デバイスの周囲に少なくとも一部が位置するするカプセル化材料と、ＰＯＬサブモジュール上に付着され、第２レベル相互接続構造に隣接し、多層基板構造まで延在する拡散障壁層であって、周辺環境からＰＯＬパッケージ構造への水分およびガスの侵入を減少させるように構成された拡散障壁層とをさらに含む。
【００１３】
これらおよび他の利点および特徴は、添付の図面とともに提供される、本発明の好ましい実施形態の以下の詳細な説明から、より容易に理解されるだろう。
【００１４】
図面は、本発明を実施するために現在考えられる実施形態を示している。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態による、パワーオーバーレイ（ＰＯＬ）構造の概略的な側断面図である。
【図２】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図３】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図４】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図５】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図６】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図７】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図８】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図９】本発明の実施形態による、製造／構築工程の様々な段階中のＰＯＬ構造の概略的な垂直断面図である。
【図１０Ａ】本発明の実施形態による、拡散障壁層を付着したＰＯＬ構造の概略的な垂直断面図である。
【図１０Ｂ】本発明の実施形態による、拡散障壁層を付着したＰＯＬ構造の概略的な垂直断面図である。
【図１０Ｃ】本発明の実施形態による、拡散障壁層を付着したＰＯＬ構造の概略的な垂直断面図である。
【図１０Ｄ】本発明の実施形態による、拡散障壁層を付着したＰＯＬ構造の概略的な垂直断面図である。
【図１１Ａ】本発明の実施形態による、拡散障壁層の概略的な垂直断面図である。
【図１１Ｂ】本発明の実施形態による、拡散障壁層の概略的な垂直断面図である。
【図１１Ｃ】本発明の実施形態による、拡散障壁層の概略的な垂直断面図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態は、拡散障壁層を含む表面実装パッケージ、ならびにこのような表面実装パッケージを形成する方法を提供する。表面実装パッケージは、外部回路への表面実装パッケージの取付けを依然として提供しながら、拡散障壁層がパッケージへの水分およびガスの侵入を減らすように製造される。
【００１７】
図１を参照すると、本発明の実施形態による、表面実装パッケージおよび相互接続構造１０が示されている。図１に示される実施形態では、表面実装パッケージ構造１０は、パワーオーバーレイ（ＰＯＬ）構造の形状であるが、他の表面実装パッケージ構造が本発明の範囲内であると考えられることが理解される。ＰＯＬ構造１０は、様々な実施形態によれば、ダイ（ｄｉｅ）、ダイオード、または他のパワーエレクトロニクスデバイスの形でよい、１つまたは複数の半導体デバイス１２を含む。図１に示されるように、ＰＯＬ構造１０内に３つの半導体デバイス１２が提供されているが、より多数または少数の半導体デバイス１２がＰＯＬ構造１０に含まれうることが理解される。半導体デバイス１２は、パワー半導体デバイス１２への直接金属接続を形成するＰＯＬサブモジュール１４内にパッケージされ、この接続は、たとえば、低プロファイルの、平面第１レベル相互接続構造の形状である。
【００１８】
ＰＯＬ構造１０の、プリント基板（ＰＣＢ）（図示せず）などの外部回路への表面実装を可能にするために、ＰＯＬサブモジュール１４上に第２レベル入力／出力（Ｉ／Ｏ）接続１６が提供される。例示的実施形態によれば、第２レベルＩ／Ｏ接続１６は、ＰＯＬ構造１０をＰＣＢに電気的に結合するためにＰＣＢに取付け／添付されるように構成されたランドグリッドアレイ（ＬＧＡ）はんだバンプ１７から形成されるが、ボールグリッドアレイ（ＢＧＡ）はんだバンプなどの他の適切な第２レベルはんだ相互接続も使用されうる。ＬＧＡはんだバンプ１７は、高ストレス環境で故障に抵抗する、非常に信頼性の高い相互接続構造を提供する。
【００１９】
図１に示されるように、ＰＯＬ構造１０は、ＰＯＬサブモジュール１４が取り付けられた基板構造１８も含む。例示的実施形態によれば、基板構造１８は、直接接着銅（ＤＢＣ）の層２２、２４が高温接合工程によって両面に接合されているセラミックタイル（たとえば、アルミナ）２０から構成される。たとえば、タイル２０がアルミナまたは窒化アルミニウムおよび窒化ケイ素などで構成されるかどうかに基づいて、様々なろう付けおよび直接接合技術が接合工程に使用されうる。次いで、基板構造１８の最上層のＤＢＣ層２２、すなわち「ダイ側ＤＢＣ層」が焼成後にエッチングされ、半導体デバイス１２の数／配列に基づいて、所望するように層をパターン化する。基板構造１８の裏面上の、最下ＤＢＣ層２４、すなわち「非ダイ側ＤＢＣ層」が、ＰＯＬ構造１０からの効率的な熱伝達を提供するために、完全にまたは部分的に露出したままにされる。上記および以下で「ＤＢＣ層」と呼ばれるが、金属層として銅の代わりにアルミニウムを使用でき、したがって、このような実施形態は本発明の範囲内であると見なされることが理解される。したがって、以下の「ＤＢＣ層」という用語の使用は、セラミックタイル（たとえば、アルミナ）２０の両面に接合された任意の適切な金属材料２２、２４（銅、またはアルミニウムなど）のシートを含む基板構造１８を包含することを意味する。図１に示されるように、ＰＯＬ構造１０にさらなる構造的完全性を提供できるようにするために、ＰＯＬ構造１０のギャップを埋めるためにＰＯＬ構造１０上に誘電体材料２６も提供される。以下では、誘電体材料２６は一般的に「アンダーフィル材料」と呼ばれ、好ましい実施形態では、水分に敏感で、硬化前に液体として流れる有機誘電体材料である。しかし、誘電体材料２６は、アンダーフィル、シリコーン、成形材料、カプセル化材料、または他の適切な有機材料を含む、任意のいくつかの適切な材料で形成されうることが理解される。
【００２０】
図１に示されるように、ＰＯＬ構造１０は、ＰＯＬ構造１０のＰＯＬサブモジュール１４について付着される拡散障壁層２８も含む。本発明の実施形態によれば、拡散障壁層２８は、ＰＯＬサブモジュール１４、アンダーフィル材料２６内、およびサブモジュール内の材料間の界面で材料によって吸収される水分およびガスの量を著しく減少させるために、ならびに他の汚染物質が入ってきてＰＯＬサブモジュール１４と接触しないようにするために、水分およびガス（たとえば、酸素）低透過性を有するように構成される。さらに、障壁層２８によって、ＰＯＬ構造１０は、はんだ付け作業（たとえば、ＰＣＢへの第２レベルＩ／Ｏ接続１６のはんだ付け）にとってより信頼性が高くなる。拡散障壁層２８は、第２レベルＩ／Ｏ接続１６に隣接して付着され、ＰＣＢへの第２レベルＩ／Ｏ接続１６のはんだ付けを抑制しない厚さで付着される。本発明の様々な実施形態による、拡散障壁層２８のＰＯＬ構造１０への付着は、以下でより詳細に説明する。
【００２１】
次に図２〜１２を参照すると、本発明の実施形態による、図１のＰＯＬ構造１０を製造する技法の工程ステップの詳細な図が提供される。まず、図２〜９に示されるように、ＰＯＬサブモジュール１４を構築するための工程ステップが提供される。図２を参照すると、ＰＯＬサブモジュール１４の構築工程は、誘電体層３０、すなわち「フレックス層」をフレーム構造３２上に配置し取り付けることから開始される。誘電体層３０は、薄層またはフィルムの形状であり、フレーム構造３２上に配置されて、ＰＯＬサブモジュール１４の構築工程中に安定性を与える。本発明の実施形態によれば、誘電体層３０は、Ｋａｐｔｏｎ（登録商標）、Ｕｌｔｅｍ（登録商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、Ｕｐｉｌｅｘ（登録商標）、ポリスルホン材料（たとえば、Ｕｄｅｌ（登録商標）、Ｒａｄｅｌ（登録商標））、あるいは液晶性ポリマー（ＬＣＰ）またはポリイミド材料などの他のポリマーフィルムなどの、複数の誘電体材料のうちの１つで形成されうる。
【００２２】
図３に示されるように、誘電体層３０をフレーム構造３２に固定すると、接着層３４が誘電体層３０上に堆積される。次いで、図４に示されるように、複数のビア３６が、接着層３４および誘電体層３０を通って形成される。本発明の実施形態によれば、ビア３６は、レーザー切断またはレーザー穿孔工程、プラズマエッチング、フォトデフィニション、あるいは機械穿孔工程によって形成されうる。図５に示されるように、技法の次のステップで、１つまたは複数の半導体デバイス１２（たとえば、３つの半導体デバイス）が、接着層３４によって誘電体層３０に固定される。半導体デバイス１２を誘電体層３０に固定するために、半導体デバイス１２が接着層３４上に配置されて、次いで接着層３４が硬化されて半導体デバイス１２を誘電体層３０に固定する。本発明の一実施形態によれば、また図５に示されるように、半導体デバイス１２は様々な厚さ／高さでよい。半導体デバイス１２の厚さ／高さを増加させるために、全ての半導体デバイス１２の厚さ／高さが等しくなり、半導体デバイス１２の背面が「平坦化される」ように厚さ／高さを増加させるために、１つまたは複数の半導体デバイス１２に銅シム３７がはんだ付けされうる。
【００２３】
図４には、接着層３４および誘電薄層３０を通してのビア３６の形成が、半導体デバイス１２を接着層３４上に配置する前に実行されるものとして示されているが、半導体デバイス１２の配置はビア形成の前に行われてもよいことが理解される。すなわち、ビアのサイズによって課された制約に応じて、半導体デバイス１２は最初に接着層３４および誘電体層３０上に配置されてよく、続いてビア３６が、半導体デバイス１２上に形成された複数の金属化回路および／または接続パッド（図示せず）に対応する位置に形成される。さらに、必要に応じて、前または後に穿孔されたビアの組み合わせが必要に応じて利用されてもよい。
【００２４】
図６および７に示されるように、半導体デバイス１２を誘電体層３０上に固定し、ビア３６を形成した後に、ビア３６は（反応性イオンエッチング（ＲＩＥ）デスート（ｄｅｓｏｏｔ）工程などによって）洗浄され、続いて金属化されて、第１レベル相互接続３８を形成する。第１レベル金属相互接続３８は、通常、スパッタリングおよび電気めっきの適用の組合せによって形成されるが、金属堆積の他の無電解法が使用されてもよいことが理解される。たとえば、チタン接着層および銅シード層が、最初にスパッタリング工程によって付着され、その後に所望のレベルに銅の厚さを増大させる電気めっき工程によって付着されてもよい。次いで、それに続いて、付着された金属材料が、所望の形状を有し、誘電体層３０および接着層３４を通して形成された垂直フィードスルーとして機能する金属相互接続３８（すなわち、第１レベル相互接続）にパターン化される。金属相互接続３８は、ビア／穴３６を通って半導体デバイス１２の回路および／または接続パッド（図示せず）から延在し、誘電体層３０の上面３９全体にわたって延在する。
【００２５】
次に図８を参照すると、ＰＯＬ構造１０の製造技法が、ＰＯＬサブモジュール１４の基板構造１８への取付けを続ける。本発明の一実施形態によれば、ＰＯＬサブモジュール１４を基板構造に相互に固定するために、はんだ材料４０によってＰＯＬサブモジュール１４が基板構造１８に取り付けられる。すなわち、それぞれの半導体デバイス１２が、ダイ側ＤＢＣ層２２にはんだ付けされる。次いで、誘電体層３０を抑制して、ＰＯＬ構造１０にさらなる電気絶縁性および構造的完全性を提供できるようにするために、図９に示されるように、ＰＯＬ構造１０上に、ＰＯＬ構造１０内のギャップを埋めるポリマーアンダーフィル、カプセル化材料、または成形材料２６（たとえば、エポキシ、または他の有機充填材）が提供される。
【００２６】
次に図１０Ａ〜１０Ｄを参照すると、ＰＯＬ構造１０の製造における次のステップの様々な実施形態が示されており、１つまたは複数の拡散障壁層２８がＰＯＬ構造１０に付着されている。図１０Ａ〜１０Ｄに示されるそれぞれの様々な代替ステップでは、ＰＯＬ構造１０内、およびその構造内の材料間の界面の材料によって吸収される水分およびガスの量を著しく減少させるために、ならびに他の汚染物質が入ってきてＰＯＬサブモジュール１４と接触しないようにするために、拡散障壁層２８がＰＯＬ構造１０に付着されている。本発明の実施形態によれば、拡散障壁層２８は、有機材料、無機材料、セラミック材料、およびそれらの任意の組合せで形成された１つまたは複数の層を含み、通常これらの材料は反応プラズマ種の反応生成物または再結合生成物である。拡散障壁層２８を形成する層、または層の堆積は、ＰＯＬ構造１０に侵入する水分およびガスを集合的に減少させるために、それを通る水分およびガスを低拡散／透過させる。拡散障壁層２８は、プラズマ強化化学気相成長工程などのいくつかの適切な工程のいずれかを介して付着でき、１原子層から２５〜１００ミクロンまでの範囲内の厚さなどの所望の厚さを有するので、層２８はＬＧＡ／ＢＧＡはんだバンプ１７のはんだ付け性を干渉しない。拡散障壁層２８は、たとえば摂氏約２５０〜３００度を超えない温度などの低温で付着される電気的非導電層として構成される。
【００２７】
図１０Ａを参照すると、本発明の一実施形態によれば、ＰＯＬサブモジュール１４を基板構造１８に取り付けて、アンダーフィル物質２６を堆積すると、はんだマスク層４２が、その銅シムのための保護コーティングを提供するために、ＰＯＬサブモジュール１４上のパターン化された金属相互接続３８上に付着される。はんだの代わりに、層４２は、ＮｉまたはＮｉ／Ａｕなどのはんだ以外の何らかの金属物質で構成されうることが理解される。図１０Ａにさらに示されるように、次いで、誘電体層３０の最上層で、第２レベルＩ／Ｏ相互接続１６がはんだマスク４２に付着される。一実施形態では、Ｉ／Ｏ相互接続１６は、ＰＯＬ構造１０の外部回路への表面実装を可能にするために、はんだマスク４２にはんだ付けされるＬＧＡまたはＢＧＡはんだバンプ１７として形成され、はんだバンプ１７は、高ストレス環境で故障に抵抗する、非常に信頼性の高い第２レベル相互接続構造を提供する。はんだマスク４２と第２レベルＩ／Ｏ相互接続１６とを付着すると、拡散障壁層２８がＰＯＬ構造１０に付着される。拡散障壁層２８が、層をパターン化する必要なしに、はんだマスク４２および第２レベルＩ／Ｏ相互接続１６のはんだバンプ１７上に付着される。拡散障壁層２８はＰＯＬ構造１０の側面、およびセラミック層２０またはＤＢＣ層２４の裏側にも延在するので、拡散障壁層２８によってアンダーフィル物質２６もカバーされ、ＰＯＬ構造１０は障壁層２８によって封入される。
【００２８】
図１０Ｂを参照すると、本発明の他の実施形態によれば、ＰＯＬサブモジュール１４を基板構造１８に取り付けて、アンダーフィル物質２６を堆積すると、拡散障壁層２８が、金属相互接続３８上で直接ＰＯＬ構造１０に付着される。次いで、その銅シムのための保護コーティングを提供するために、はんだマスク層４２が拡散障壁層２８上に付着され、はんだマスク層４２は、ＬＧＡはんだバンプ１７が形成されるべき位置で開けるために、拡散障壁層２８をエッチングするためにも使用される。図１０Ｂにさらに示されるように、誘電体層３０の最上層、および拡散障壁層２８の最上層で、第２レベルＩ／Ｏ相互接続１６がはんだマスク４２に付着され、相互接続は、ＰＯＬ構造１０の外部回路への表面実装を可能にするために、はんだマスク４２にはんだ付けされるＬＧＡまたはＢＧＡはんだバンプ１７の形状である。拡散障壁層２８はＰＯＬ構造１０の側面、およびセラミック層２０またはＤＢＣ層２４の裏側に延在するので、拡散障壁層２８によってアンダーフィル物質２６もカバーされ、ＰＯＬ構造１０は障壁層２８によって封入される。
【００２９】
図１０Ｃを参照すると、本発明の他の実施形態によれば、製造工程の様々な段階で、複数の拡散障壁層２８がＰＯＬ構造１０上に付着される。すなわち、第１拡散障壁層２８Ａが、金属相互接続３８上で直接ＰＯＬ構造１０に付着される。次いで、その銅シムのための保護コーティングを提供するために、はんだマスク層４２が拡散障壁層２８Ａ上に付着され、次いで、第２レベルＩ／Ｏ相互接続１６が、誘電体層３０の最上層、および第１拡散障壁層２８Ａの最上層ではんだマスク４２に付着され、相互接続はＬＧＡまたはＢＧＡはんだバンプ１７の形状である。はんだマスク４２と第２レベルＩ／Ｏ相互接続１６とを付着すると、第２拡散障壁層２８Ｂがサブモジュール上に付着され、第２拡散障壁層２８Ｂが、層をパターン化する必要なしに、はんだマスク４２および第２レベルＩ／Ｏ相互接続１６のはんだバンプ１７上に付着される。第２拡散障壁層２８Ｂは、層がＬＧＡ／ＢＧＡはんだバンプ１７のはんだ付け性を干渉しないように構成される。さらに、第１拡散障壁層２８Ａ、および／または第２拡散障壁層２８Ｂは、ＰＯＬ構造１０の側面、およびセラミック層２０またはＤＢＣ層の裏側に延在するので、拡散障壁層によってアンダーフィル物質２６もカバーされ、ＰＯＬ構造１０は障壁層２８によって封入される。
【００３０】
図１０Ｄを参照すると、本発明の他の実施形態によれば、ＰＯＬサブモジュール１４を基板構造１８に取り付けて、アンダーフィル物質２６を堆積すると、拡散障壁層２８が、金属相互接続３８上で直接ＰＯＬ構造１０に付着されて、はんだマスクとして機能するように構成される。従来のはんだマスクの機能と置換する際に、障壁層が金属相互接続３８に適切な保護を提供するように、拡散障壁層２８の厚さが増加される。拡散障壁層２８を付着すると、その上に第２レベルＩ／Ｏ相互接続１６が形成され、相互接続はＬＧＡまたはＢＧＡはんだバンプ１７の形状をしている。
【００３１】
次に図１１Ａ〜１１Ｃを参照すると、本発明の実施形態による、拡散障壁層２８の様々な想定される構築が示されている。上述のように、拡散障壁層２８は、有機材料、無機材料、セラミック材料、およびそれらの任意の組合せで形成された１つまたは複数の層を含み、通常これらの材料は反応プラズマ種の反応生成物または再結合生成物である。
【００３２】
図１１Ａに示されるように、拡散障壁層２８は、全体にわたって一貫した組成を有する単一層５０として構築されうる。一実施形態によれば、単一層５０は、無機および／またはセラミック材料のみで形成でき、無機／セラミック材料は、ＩＩＡ、ＩＩＩＡ、ＩＶＡ、ＶＡ、ＶＩＡ、ＶＩＩＡ、ＩＢ、ＩＩＢ族の元素、ＩＩＩＢ、ＩＶＢ、ＶＢ族の金属、レアアース元素、またはそれらの任意の組合せの酸化物、窒化物、炭化物、およびホウ化物のうちのいずれかを備える。
【００３３】
図１１Ｂに示されるように、拡散障壁層２８は、代わりに第１層５２および第２層５４などの、層５２、５４の堆積（すなわち多層構造）として構築されうるが、さらなる層が構築されうることが理解される。一実施形態によれば、第１層５２は、そこで使用される反応物のタイプに応じて、炭素、水素、酸素、および任意で、硫黄、窒素、ケイ素などの他の微量元素などの１つまたは複数の有機材料で形成でき、コーティングに有機的構成をもたらす適切な反応物は直鎖アルカンまたは分岐アルカン、アルケン、アルキン、アルコール、アルデヒド、エーテル、アルキレンオキシド、芳香族等であり、１５個までの炭素原子を有する。第２層５４は無機および／またはセラミック材料で形成でき、無機／セラミック材料は、ＩＩＡ、ＩＩＩＡ、ＩＶＡ、ＶＡ、ＶＩＡ、ＶＩＩＡ、ＩＢ、ＩＩＢ族の元素、ＩＩＩＢ、ＩＶＢ、ＶＢ族の金属、レアアース元素、またはそれらの任意の組合せの酸化物、窒化物、炭化物、およびホウ化物のうちのいずれかを備える。
【００３４】
図１１Ｃに示されるように、他の実施形態によれば、拡散障壁層２８は、段階的構成を有する層５６として構築でき、すなわち層５６の構成が層の厚さにわたって異なるので、層５６は複数の領域５８、６０、６２を有すると呼ばれうる。層５６の厚さにわたる領域５８、６０、６２の適切なコーティング構成は、上述した有機、無機、またはセラミック材料などの、有機、無機、またはセラミック材料である。たとえば、炭化ケイ素は、シラン（ＳｉＨ4）、ならびにメタンおよびキシレンなどの有機材料から生成されたプラズマの再結合によって、基板上に堆積されうる。オキシ炭化ケイ素は、シラン、メタン、および酸素、またはシランおよび酸化プロピレンから生成されたプラズマから堆積されうる。オキシ炭化ケイ素は、テトラエトキシシラン（ＴＥＯＳ）、ヘキサメチルジシロキサン（ＨＭＤＳＯ）、ヘキサメチルジシラザン（ＨＭＤＳＮ）、またはオクタメチルシクロテトラシロキサン（Ｄ4）などの有機ケイ素前駆体から生成されたプラズマからも堆積されうる。窒化ケイ素は、シランおよびアンモニアから生成されたプラズマから堆積されうる。アルミニウムオキシ炭窒化物は、アルミニウム酒石酸とアンモニアとの混合から生成されたプラズマから堆積されうる。層５６の所望の構成を取得するために、反応物の他の組合せも選択されうる。層５６の段階的構成は、層を形成するために、反応生成物の堆積中に反応チャンバに供給された反応物の構成を変化させることによって取得される。
【００３５】
したがって、有益なことに、本発明の実施形態は、外部回路への第２レベル相互接続のために、ＰＯＬサブモジュール１４の屈曲側上（すなわち、誘電体層３０の最上層）に提供される第２レベルパッケージＩ／Ｏ１６を有する、ＰＯＬパッケージおよび相互接続構造１０を提供し、全体的な非ダイ側ＤＢＣ層２４は熱接続のために利用可能である。ＰＯＬ構造１０は、水分およびガス関連の故障メカニズムに対する強化された信頼性を提供できるようにするために、パッケージへの水分およびガスの侵入を減少させるように構成された拡散障壁層２８を含む。拡散障壁層２８は、ＰＣＢまたは他の外部回路への第２レベルＩ／Ｏ相互接続１６のはんだ付け性を妨げないようにさらに構成される。
【００３６】
したがって、本発明の一実施形態によれば、表面実装構造は、誘電体層と、半導体材料で構成される基板を含む誘電体層に取り付けられた少なくとも１つの半導体デバイスと、少なくとも１つの半導体デバイスに接続されるように、誘電体層を通じて形成されたビアを通じて延在する少なくとも１つの半導体デバイスに電気的に結合された第１レベル金属相互接続構造と、第１レベル金属相互接続構造に電気的に結合され、少なくとも１つの半導体デバイスの反対側の誘電体層上に形成された第２レベル入力／出力（Ｉ／Ｏ）接続であって、サブモジュールを外部回路に接続するように構成された第２レベルＩ／Ｏ接続とを有するサブモジュールを含む。表面実装構造は、第１表面と第２表面とを有する多層基板構造であって、サブモジュールの少なくとも１つの半導体デバイスが多層基板の第１表面に取り付けられている多層基板構造も含む。表面実装構造は、誘電体層と多層基板構造の第１表面との間で、サブモジュールの少なくとも１つの半導体デバイスの周囲に少なくとも一部分が位置するする誘電体材料と、サブモジュール上に付着され、第１および第２レベルＩ／Ｏ接続に隣接し、多層基板構造まで延在する拡散障壁層であって、周辺環境から表面実装構造への水分およびガスの侵入を減少させるように構成された拡散障壁層とをさらに含む。
【００３７】
本発明の他の実施形態によれば、表面実装パッケージおよび相互接続構造を製造する方法は、少なくとも１つの半導体デバイスおよびその周囲に形成されたパッケージ構造を含むサブモジュールを構築するステップを含み、サブモジュールを構築するステップは、少なくとも１つの半導体デバイスを誘電体層に取り付けるステップと、少なくとも１つの半導体デバイスに電気的に接続するために、誘電体層上に誘電体層内のビアを通じて延在する第１レベル金属相互接続構造を形成するステップと、少なくとも１つの半導体デバイスの反対側の誘電体層上に第２レベル入力／出力（Ｉ／Ｏ）接続を形成するステップであって、第２レベルＩ／Ｏ接続が、サブモジュールを外部回路に接続するように構成されているステップとを備えるステップとをさらに含む。本方法は、中央基板層、ならびに中央基板層の反対側の第１および第２金属層を含む基板構造を形成して、記第１および第２金属層が、それぞれ基板構造の第１表面および第２表面を形成できるようにするステップと、サブモジュールを基板構造の第１表面に取り付けるステップと、誘電体層と基板構造の第１表面との間に誘電体材料を提供するステップであって、誘電体材料が、サブモジュールの少なくとも１つの半導体デバイスを少なくとも部分的にカプセル化するステップも含む。本方法は、サブモジュール上に付着され、第２レベルＩ／Ｏ接続に隣接し、多層基板構造まで延在する拡散障壁層であって、周辺環境から表面実装パッケージおよび相互接続構造への水分およびガスの侵入を減少させるように構成された拡散障壁層を付着するステップをさらに含む。
【００３８】
本発明の他の態様によれば、ＰＯＬパッケージ構造は、誘電体層と、誘電体層に取り付けられた複数の半導体デバイスと、複数の半導体デバイスに接続されるように誘電体層を通って形成されたビアを通じて延在する、複数の半導体デバイスに電気的に結合された第１レベル相互接続構造と、ＰＯＬサブモジュールを外部回路構造に電気的に結合するための第２レベル相互接続構造であって、誘電体層および第１レベル相互接続構造上に形成された複数のはんだバンプを備え、外部回路構造への相互接続を作成するように構成された第２レベル相互接続構造とを有するＰＯＬサブモジュールとを含む。ＰＯＬパッケージ構造は、第１表面と第２表面とを有する多層基板構造であって、ＰＯＬサブモジュールの複数の半導体デバイスが多層基板構造の第１表面に取り付けられている多層基板構造も含む。多層基板構造は、多層基板構造の第１表面を形成する第１直接接着銅（ＤＢＣ）層と、多層基板構造の第２表面を形成する第２ＤＢＣ層と、第１ＤＢＣ層と第２ＤＢＣ層との間に挟まれたセラミック層とをさらに含む。ＰＯＬパッケージ構造は、誘電体層と多層基板構造の第１表面との間で、サブモジュールの複数の半導体デバイスの周囲に少なくとも一部分が位置するカプセル化材料と、ＰＯＬサブモジュール上に付着され、第２レベル相互接続構造に隣接し、多層基板構造まで延在する拡散障壁層であって、周辺環境からＰＯＬパッケージ構造への水分およびガスの侵入を減少させるように構成された拡散障壁層とをさらに含む。
【００３９】
本発明について、限られた数の実施形態のみに関連して詳細に記載してきたが、本発明はこのような開示された実施形態に限定されないことが容易に理解されるべきである。むしろ本発明は、本明細書には記載されていないが本発明の趣旨および範囲に相応する、任意の数の変形形態、修正形態、置換形態、または同等の機構を組み込むように修正されうる。さらに、本発明の様々な実施形態を記載しているが、本発明の態様は記載した実施形態のうちの一部のみを含みうることが理解されるべきである。したがって、本発明は上記の記述によって限定されるものと見なされるべきではなく、添付の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００４０】
１０  表面実装パッケージおよび相互接続構造
１２  半導体デバイス
１４  ＰＯＬサブモジュール
１６  第２レベル入力／出力（Ｉ／Ｏ）接続
１７  ランドグリッドアレイ（ＬＧＡ）はんだバンプ
１８  基板構造
２０  セラミックタイル
２２  直接接着銅（ＤＢＣ）の層
２４  直接接着銅（ＤＢＣ）の層
２６  誘電体材料
２８  拡散障壁層
２８Ａ  第１拡散障壁層
２８Ｂ  第２拡散障壁層
３０  誘電体層
３２  フレーム構造
３４  接着層
３６  ビア
３８  第１レベル相互接続
３９  上面
４０  はんだ材料
４２  はんだマスク
４２  はんだマスク層
５０  単一層
５２  第１層
５４  第２層
５６  層
５８  領域
６０  領域
６２  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
2014027277.tif 000015
【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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