(57)【要約】【課題】パターンの倒壊や断線を回避すること。【解決手段】パターン形成方法は、第１犠牲膜パターンを形成した後、第１犠牲膜パターンの表面に熱酸化法を用いて熱酸化膜を形成し、その熱酸化膜を除去することにより、第１犠牲膜パターンよりも幅の狭い第１パターンを形成する。【選択図】図８
2014022656.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にハードマスク膜を形成する工程と、
前記ハードマスク膜上に第１の幅を有する第１犠牲膜パターンを形成する工程と、
前記第１犠牲膜パターンの表面に熱酸化膜を形成する工程と、
前記熱酸化膜を除去して前記第１の幅より小さい第２の幅を有する第１パターンを形成する工程と、
前記第１パターンを覆い、隣接する２つの前記第１パターンの間に凹部を形成するように全面に第２犠牲膜を形成する工程と、
前記凹部を埋設するように全面に第３犠牲膜を形成する工程と、
前記第３犠牲膜をエッチバックして前記凹部に前記第３犠牲膜を埋設すると共に前記第２犠牲膜の上面を露出させる工程と、
上面が露出した前記第２犠牲膜を除去することによって前記第１パターンの両側面に接して形成される開孔を有する第２パターンを形成する工程と、
を含んで構成されるパターン形成方法。
【請求項２】
前記第１犠牲膜パターンは、前記ハードマスク膜上に形成された第１犠牲膜をエッチングすることに得られる、請求項１に記載のパターン形成方法。
【請求項３】
前記第１犠牲膜パターンを形成する工程は、
前記ハードマスク膜上に前記第１犠牲膜を堆積する工程と、
ホトレジストパターンをマスクとして前記第１犠牲膜を異方性エッチングする工程と、
前記ホトレジストパターンを除去して、前記第１犠牲膜パターンを形成する工程と、
から成る、請求項２に記載のパターン形成方法。
【請求項４】
前記第１犠牲膜は非晶質シリコン膜又は多結晶シリコン膜から成る、請求項２又は３に記載のパターン形成方法。
【請求項５】
前記熱酸化膜を形成する工程は、ＩＳＳＧ酸化法を用いて、前記第１犠牲膜パターンの表面にシリコン酸化膜を形成する工程から成る、請求項４に記載のパターン形成方法。
【請求項６】
前記第２犠牲膜は、前記第１犠牲膜に対してエッチングの選択性を確保できる膜から成る、請求項２乃至５のいずれか１項に記載のパターン形成方法。
【請求項７】
前記第２犠牲膜を形成する工程は、熱ＣＶＤ法、ＡＬＤ法、およびＭＬＤ法のグループから選択されたいずれか一つの方法で、前記第２犠牲膜を形成する工程から成る、請求項６に記載のパターン形成方法。
【請求項８】
前記第２犠牲膜はシリコン酸化膜又はシリコン窒化膜から成る、請求項６又は７に記載のパターン形成方法。
【請求項９】
前記第３犠牲膜は、前記第２犠牲膜に対してエッチングの選択性を確保できる膜から成る、請求項１乃至８のいずれか１項に記載のパターン形成方法。
【請求項１０】
前記第３犠牲膜を形成する工程は、熱ＣＶＤ法、ＡＬＤ法、ＭＬＤ法、および回転塗布法のグループから選択されたいずれか一つの方法で、前記第３犠牲膜を形成する工程から成る、請求項９に記載のパターン形成方法。
【請求項１１】
前記第３犠牲膜はシリコン膜から成る、請求項９又は１０に記載のパターン形成方法。
【請求項１２】
請求項１乃至１１のいずれか１項に記載のパターン形成方法により形成された前記第２パターンを使用して、半導体装置を製造する方法であって、
前記第２パターンをマスクとして前記ハードマスク膜を異方性エッチングして、前記半導体基板の表面を露出させる工程と、
前記第１パターンおよび前記第３犠牲膜をマスクとして前記半導体基板を異方性エッチングして、溝を形成する工程と、
前記溝の内面にゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、サイドウォール方式のダブルパターン技術（ＳＡＤＰＴ：Self aligned Double Patterning Technology）を用いたパターン形成方法およびそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、リソグラフィ技術による単一工程でのパターン形成が困難となっている。これに対処する一つの方策としてサイドウォール方式のダブルパターン技術（ＳＡＤＰＴ）が用いられるようになってきた。
【０００３】
例えば、特開２０１１−４０５６１号公報（特許文献１）は、ＳＡＤＰＴ法の一例を記載している。この特許文献１の図１Ａ乃至図１Ｋに記載されたＳＡＤＰＴ法の概略は、以下のようになっている。
【０００４】
先ず、特許公報１の図１Ａに示されるように、シリコン基板上に、ゲート絶縁膜およびゲート電極となる金属膜を形成する。
【０００５】
次に、特許公報１の図１Ｂに示されるように、金属膜上にＢＡＲＣ（Bottom Anti-Reflection Coating）膜およびホトレジストからなる犠牲膜（第１パターン）を形成する。
【０００６】
次に、特許公報１の図１Ｃに示されるように、犠牲膜にリソグラフィ法により所定のパターンを形成する。
【０００７】
次に、特許公報１の図１Ｄに示されるように、パターニングされた犠牲膜をマスクとしてＢＡＲＣ膜をエッチングする。
【０００８】
次に、特許公報１の図１Ｅに示されるように、ＭＬＤ（Molecular Layer Deposition）法を用いて全面にＭＬＤシリコン酸化膜を形成する。
【０００９】
次に、特許公報１の図１Ｆに示されるように、全面エッチバックすることにより犠牲膜およびＢＡＲＣ膜の側壁上にＭＬＤシリコン酸化膜からなるサイドウォール膜を形成する。これにより犠牲膜の上面が露出する。
【００１０】
次に、特許公報１の図１Ｇに示されるように、上面が露出した犠牲膜を選択的に除去する。これにより犠牲膜の下に位置するＢＡＲＣ膜の上面が露出する。
【００１１】
さらに、特許公報１の図１Ｈに示されるように、上面が露出したＢＡＲＣ膜を選択的に除去する。これにより金属膜の上にはサイドウォール膜のパターン（第２パターン）が残存する。
【００１２】
次に、特許公報１の図１Ｉに示されるように、サイドウォール膜をマスクとして金属膜およびゲート絶縁膜をエッチングしゲート電極を形成する。
【００１３】
そして、特許公報１の図１Ｊに示されるように、マスクとして用いたサイドウォール膜を除去する。
【００１４】
以上のＳＡＤＰＴ法を用いることにより、第１パターンの倍ピッチの間隔で最終的なゲート電極を形成することができる。したがって、リソグラフィで形成する第１パターンを解像限界となる最小加工寸法で形成する必要がなくなり、解像限界のパターンを形成する困難が解消される利点がある。
【００１５】
しかしながら、半導体装置の微細化がさらに進むと、リソグラフィで形成する第１パターン自体を解像限界以下で形成しなければならない状況が発生する。これに対処するために、リソグラフィで形成したホトレジストパターンを縮退させるスリミング法が検討されている。
【００１６】
スリミング法は、ホトレジストパターンをマスクとして下層膜をエッチングする際に、ホトレジストパターンおよび下層膜を厚さ方向のみならず横方向にもエッチングしてエッチングされた後の下層膜の幅を最初のホトレジストパターンの幅よりも縮退させて形成する方法である。この方法では第１パターン自体を最小加工寸法以下で形成するので、最終マスクとなる第２パターンはより微細なパターンを実現できる利点がある。
【００１７】
特開２００７−９６０９９号公報（特許文献２）は、ホトレジストパターンを縮退させて微細なパターンを形成するスリミング法の一例を記載している。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１１−４０５６１号公報
【特許文献２】特開２００７−９６０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、発明者らの検討によれば、上記のスリミング法によりパターンを縮退させると、パターンが倒壊するあるいは断線するなどの問題が発生することが明らかとなった。
【課題を解決するための手段】
【００２０】
上記問題に鑑みて、本発明のパターン形成方法は、半導体基板上にハードマスク膜を形成する工程と、ハードマスク膜上に第１の幅を有する第１犠牲膜パターンを形成する工程と、第１犠牲膜パターンの表面に熱酸化膜を形成する工程と、熱酸化膜を除去して第１の幅より小さい第２の幅を有する第１パターンを形成する工程と、第１パターンを覆い、隣接する２つの第１パターンの間に凹部を形成するように全面に第２犠牲膜を形成する工程と、凹部を埋設するように全面に第３犠牲膜を形成する工程と、第３犠牲膜をエッチバックして凹部に第３犠牲膜を埋設すると共に第２犠牲膜の上面を露出させる工程と、上面が露出した第２犠牲膜を除去することによって第１パターンの両側面に接して形成される開孔を有する第２パターンを形成する工程と、を含んで構成される。
【発明の効果】
【００２１】
本発明のパターン形成方法によれば、第１犠牲膜パターンを形成した後、第１犠牲膜パターンの表面に熱酸化法を用いて熱酸化膜を形成し、その熱酸化膜を除去することにより、第１犠牲膜パターンよりも幅の狭い第１パターンを形成する方法を用いているので、第１パターンの倒壊や断線を回避できるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】ＳＡＤＰＴ法における第１パターン形成工程において、スリミング法によりパターンを縮退させる、関連のパターン形成方法を説明するため第１の製造工程を示す断面図である。
【図２】図１の第１の製造工程の後に、ドライエッチングを行って第１パターンを形成した後、ホトレジスト膜を除去した後の第２の製造工程を示す平面模式図である。
【図３】図２に示す第２の製造工程の断面図である。
【図４】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第１の製造工程を示す断面図である。
【図５】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第２の製造工程を示す断面図である。
【図６】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第３の製造工程を示す断面図である。
【図７】図６の平面図である。
【図８】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第４の製造工程を示す断面図である。
【図９】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第５の製造工程を示す断面図である。
【図１０】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第６の製造工程を示す断面図である。
【図１１】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第７の製造工程を示す断面図である。
【図１２】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第８の製造工程を示す断面図である。
【図１３】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第９の製造工程を示す断面図である。
【図１４】ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法の第１０の製造工程を示す断面図である。
【図１５】本発明の第２の実施例による半導体装置の製造方法により製造された、半導体装置（ＤＲＡＭメモリセル）を示す平面図である。
【図１６】本発明の第２の実施例による半導体装置の製造方法の、図１４に示す第１０の製造工程の後に実施される、第１１の製造工程を示す断面図である。
【図１７】本発明の第２の実施例による半導体装置の製造方法の第１２の製造工程を示す断面図である。
【図１８】図１５に示した半導体装置（ＤＲＡＭメモリセル）のＡ−Ａ’線の断面図である。
【図１９】本発明の第３の実施例による半導体装置の製造方法により製造された、半導体装置（ＤＲＡＭメモリセル）を示す平面図である。
【図２０】図１９に示した半導体装置（ＤＲＡＭメモリセル）のＡ−Ａ’線の断面図である。
【発明を実施するための形態】
【００２３】
［関連技術］
最初に、本発明の理解を容易にするために、発明者らが行った実験検討結果の一例について、図１〜図３を用いて説明する。図１〜図３は、ＳＡＤＰＴ法における第１パターン形成工程にスリミング法を用いる検討を行った結果を示す図である。
【００２４】
まず、図１を参照すると、半導体基板であるシリコン基板１上に形成されたパッド酸化膜２上に、シリコン窒化膜からなるハードマスク膜３を形成し、さらに、第１パターンとなる第1犠牲膜４を堆積する。第１犠牲膜にはＣＶＤ（Chemical Vapor Deposition）法で形成する多結晶シリコン膜を用いた。
【００２５】
その後、最終的に形成すべき第１パターン幅をＷとした場合、幅が２Ｗ、ピッチが４Ｗとなるホトレジストパターン５を形成した。ここでは、ＡｒＦレーザーを光源とする液浸露光装置を用いた。この液浸露光装置における解像限界、すなわち最小加工寸法Ｆ値は４０ｎｍである。２ＷはＦ値の４０ｎｍに相当し、ＷはＦ値より小さい２０ｎｍに相当する。
【００２６】
この状態でホトレジストパターン５をマスクとして第１犠牲膜４をドライエッチングする。幅が２０ｎｍの第１パターンを得るためには、このドライエッチングにおいて、第１犠牲膜４を膜厚方向にエッチングしつつ、ホトレジストマスク５および第１犠牲膜４を横方向にもエッチングして、幅を４０ｎｍから２０ｎｍまで縮退させる必要がある。
【００２７】
このドライエッチングには、臭化水素（ＨＢｒ）と、塩素（Ｃｌ２）と、窒素（Ｎ２）の混合ガスプラズマを用いると共に、異方性エッチングに等方性エッチングが付加される高周波バイアスパワーを印加する条件を用いる。このように、異方性エッチングに等方性エッチングが付加されたドライエッチングは、極めて不安定であり、例えばパターンの粗密差の影響を強く受ける。粗な領域に位置するパターンは、密な領域に位置するパターンに比べて横方向エッチング量が多くなってしまい、ばらつきが増大する問題がある。
【００２８】
また、第１犠牲膜として用いる多結晶シリコン膜は、膜自体が多結晶構造であるために結晶粒界を有している。粒界部分はエッチング速度が速くなるために結果的に第１パターンの側壁には凹凸が発生する。この凹凸は両側の側壁に発生するため、幅が著しく狭い部分が生じる。
【００２９】
図２は、上記ドライエッチングを行って第１パターン４’ａを形成した後、マスクとして用いたホトレジストパターン５を除去した後の平面模式図である。図３は同じく断面図である。
【００３０】
上述のように第１パターン４’ａの側壁に凹凸が発生するために、図２に示すように、本来均等な幅の直線で形成されなければならないパターンの幅が位置によって変化し、目標とする幅Ｗのパターンが形成されていない。すなわち、ラインエッジラフネスの悪化等の形状異常が発生するという問題があった。
【００３１】
また、図３の断面図に示すように、同一断面であっても、厚さ方向に凹凸が発生して目標寸法Ｗよりも細い部分が生じており、機械的強度が脆弱な状態となっている。この結果、極端な場合にはパターンの倒壊や断線が生じる。
【００３２】
このような問題は、第１パターンの幅が３０ｎｍより大きい場合は問題とならなかったが、半導体装置の微細化に伴って要求される第１パターンの幅が３０ｎｍ以下になると顕在化してきた。さらに微細化が進めば、より深刻な問題となる。
【００３３】
［実施形態］
次に、本発明の実施形態の要旨について説明する。
【００３４】
上記問題に鑑みて、本発明の一実施形態に係るパターン形成方法は、半導体基板上にハードマスク膜を形成する工程と、ハードマスク膜上に第１の幅を有する第１犠牲膜パターンを形成する工程と、第１犠牲膜パターンの表面に熱酸化膜を形成する工程と、熱酸化膜を除去して第１の幅より小さい第２の幅を有する第１パターンを形成する工程と、第１パターンを覆い、隣接する２つの第１パターンの間に凹部を形成するように全面に第２犠牲膜を形成する工程と、凹部を埋設するように全面に第３犠牲膜を形成する工程と、第３犠牲膜をエッチバックして凹部に第３犠牲膜を埋設すると共に第２犠牲膜の上面を露出させる工程と、上面が露出した第２犠牲膜を除去することによって第１パターンの両側面に接して形成される開孔を有する第２パターンを形成する工程と、を含んで構成される。
【００３５】
上記第１犠牲膜には、非晶質シリコン膜、もしくは多結晶シリコン膜を用いることができる。上記の材料の中でも、結晶性を持たず、ドライエッチングが容易な非晶質シリコン膜が好ましい。
【００３６】
上記第２犠牲膜には、第１犠牲膜に対してエッチングの選択性を確保できると共に、段差被覆性に優れる熱ＣＶＤ（Chemical  Vapor  Deposition）法、ＡＬＤ(Atomic  Layer   Deposition)法、ＭＬＤ(Molecular  Layer  Deposition)法のいずれかの方法で形成できる膜を用いることが必要である。スパッタ法や回転塗布法では下地段差の形状に忠実な形状で膜を形成することができないので不適である。材料には、シリコン酸化膜やシリコン窒化膜を用いることができる。
【００３７】
上記第３犠牲膜には、第２犠牲膜に対してエッチングの選択性を確保できると共に、埋設性に優れる熱ＣＶＤ法、ＡＬＤ法、ＭＬＤ法、回転塗布法のいずれかの方法で形成できる膜を用いることが必要である。プラズマＣＶＤ法やスパッタ法では凹部内にボイドが発生するので好ましくない。材料としてはシリコン膜が好ましい。
【００３８】
次に、本発明の実施形態の効果について説明する。
【００３９】
本発明の実施形態に係るパターン形成方法では、ドライエッチング法を用いたスリミング、すなわち、膜厚方向にエッチングしながら横方向にもエッチングしてパターン寸法を縮退させる方法を用いていない。本発明の実施形態に係るパターン形成方法では、第１犠牲膜パターンを形成した後、第１犠牲膜パターンの表面に膜厚制御性に優れる熱酸化法を用いて熱酸化膜を形成し、その熱酸化膜を除去することにより、第１犠牲膜パターンよりも幅の狭い第１パターンを形成する方法を用いているので、第１パターンの倒壊や断線を回避できるという効果がある。
【実施例１】
【００４０】
以下、図面を参照して、本発明の第１の実施例について詳細に説明する。
【００４１】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向は半導体基板（シリコン基板）の表面に垂直な方向であり、Ｘ方向は半導体基板（シリコン基板）の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向は半導体基板（シリコン基板）の表面と水平な面においてＸ方向と直交する方向である。
【００４２】
以下、図４〜図１４を用いて、ＳＡＤＰＴ法に基づく本発明の第１の実施例によるパターン形成方法について説明する。図４〜図１４において、平面図を示す図７以外は全て対応する断面図である。
【００４３】
本第１の実施例では、半導体基板に、最小加工寸法より小さい同一の幅Ｗを有して等ピッチ(２Ｗ)で配置される複数のトレンチパターンを形成するパターン形成方法を例にして説明する。ここでは、幅２Ｗは「第１の幅」とも呼ばれ、幅Ｗは「第２の幅」とも呼ばれる。また、本第１の実施例における最小加工寸法Ｆ値は４０ｎｍとする。さらに、本第１の実施例では、半導体基板としてシリコン基板を用いる。
【００４４】
まず、図４を参照すると、シリコン基板１上の全面に厚さ５ｎｍの酸化シリコン膜からなるパッド酸化膜２を形成する。パッド酸化膜２の形成は、必ずしも必要ではなく、省略することもできる。
【００４５】
次に、図５に示すように、パッド酸化膜２上に、厚さ５０ｎｍのシリコン窒化膜からなるハードマスク膜３および厚さ１００ｎｍの第１犠牲膜４を順次堆積する。第１パターンとなる第１犠牲膜４は、非晶質シリコン膜、もしくは多結晶シリコン膜を用いることができる。中でも、酸素アッシング耐性が強く、結晶粒界を持たない非晶質シリコン膜を、第１犠牲膜４として用いることが好ましい。ここでは、第１犠牲膜４として非晶質シリコン膜を用いた。
【００４６】
非晶質シリコン膜は、例えばモノシラン（ＳｉＨ４）を原料ガスとするＣＶＤ法で形成することができる。その後、リソグラフィの最小加工寸法Ｆに等しい４０ｎｍとなる幅（第１の幅）２Ｗのホトレジストパターン５を形成する。ホトレジストパターン５の配置ピッチは４Ｗとする。
【００４７】
次に、図６を参照すると、ホトレジストパターン５をマスクとして、非晶質シリコン膜からなる第１犠牲膜４を異方性ドライエッチングする。この異方性ドライエッチングでは、パターンのスリミングを行わない。すなわち、等方性エッチングを伴わないエッチング条件を用いる。エッチング条件としては、例えば、圧力４ｍＴｏｒｒ、高周波パワー５００Ｗ、高周波バイアスパワー２００Ｗとする臭化水素、塩素、窒素の混合ガスプラズマを用いる。非晶質シリコン膜は結晶粒界を有しておらず、また上記エッチングでは等方性エッチングを伴わないので、パターンの倒壊や断線を回避することができる。
【００４８】
次に、マスクとして用いたホトレジストパターン５を酸素アッシングにより除去する。ここでは、第１犠牲膜４を酸素プラズマではエッチングされない非晶質シリコン膜で構成しているので、酸素アッシングによる寸法変動は生じない。したがって、幅が第１の幅２Ｗ（４０ｎｍ）で、ピッチが４Ｗとなる第１犠牲膜パターン４ａが形成される。第１犠牲膜パターン４ａ以外の領域にはハードマスク膜３の上面が露出する。
【００４９】
図７は、図６の平面図である。図７は、第１犠牲膜パターン４ａのＸ方向の両端部が均等な幅（第１の幅）２Ｗを有する直線で形成されていることを示している。
【００５０】
次に、図８を参照すると、第１犠牲膜パターン４ａを形成した後、熱酸化法により第１犠牲膜パターン４ａの表面に厚さＷ（２０ｎｍ）のシリコン酸化膜７を形成する。熱酸化には、ＩＳＳＧ（In Situ Steam Generation）酸化法を用いる。ＩＳＳＧ酸化法は、被酸化物の表面凹凸を解消するようにシリコン酸化膜が形成される特長があるので、より高精度に膜厚を制御できる。具体的には、例えば、酸素と水素のガス流量比が９９：１で酸化温度８００℃〜１１００℃の条件を用いることができる。
【００５１】
周知のように、シリコンの熱酸化では、形成されたシリコン酸化膜の膜厚の１／２に相当する分のシリコンが消費される。したがって、厚さＷのシリコン酸化膜を形成した場合の第１犠牲膜パターン４ａの一側面における縮退量はＷ／２、すなわち１０ｎｍとなる。二つの側面の合計で２０ｎｍ（Ｗ）縮退する。その結果、残存する第１犠牲膜パターン４ａの幅は第２の幅Ｗ（２０ｎｍ）となる。また、隣接するシリコン酸化膜７の間には幅（第２の幅）Ｗの開口が形成された状態となる。
【００５２】
前述のように、本第１の実施例では、第１犠牲膜４に非晶質シリコン膜を用いているので、多結晶シリコンのような粒界酸化に起因する側面の凹凸も抑制される。第１犠牲膜４に非晶質シリコン膜を用いて粒界酸化を抑制する効果に加えて、ＩＳＳＧ酸化による効果により第１犠牲膜パターン４ａの表面に高精度に制御された凹凸のないシリコン酸化膜７を形成することができる。これにより、後の工程で実施される下層材料へのパターン転写を高精度に行うことができる。なお、第１犠牲膜パターン４ａ以外の領域に位置するシリコン基板１は、耐酸化性を有するシリコン窒化膜からなるハードマスク膜３でカバーされている。これにより、シリコン基板１の熱酸化を回避している。
【００５３】
次に、図９を参照すると、シリコン酸化膜７を形成した後、ウェットエッチング技術を用いて、第１犠牲膜パターン４ａの表面に形成されたシリコン酸化膜７を除去する。ウェットエッチングには、第1犠牲膜パターン４ａおよびハードマスク膜３との選択比が高いＬＡＬ３０等のフッ酸含有溶液を用いる。この溶液では、第1犠牲膜４はエッチングされない。これにより、第１犠牲膜パターン４ａの幅（第１の幅）２Ｗ（４０ｎｍ）がＷ（２０ｎｍ）だけ縮退した、Ｆ値以下の幅（第２の幅）Ｗ（２０ｎｍ）を有する新たな第１パターン４ｂが形成される。この時、隣接する第１パターン４ｂの間隔は３Ｗ（６０ｎｍ）となっている。
【００５４】
シリコン酸化膜７が均一な膜厚で形成されているため、ウェットエッチングでシリコン酸化膜７を除去することによって形成される第１パターン４ｂの側面には凹凸が生じない。したがって、第1パターン４ｂのＸ方向の寸法を最終的な目標寸法Ｗとすることができる。また、パターンの倒壊、断線、ラインエッジラフネスの悪化等の問題も発生しない。
【００５５】
次に、図１０を参照すると、非晶質シリコン膜からなる第1パターン４ｂを形成した後、全面に第２犠牲膜８を形成する。第２犠牲膜８は、第１パターン４ｂに対してエッチングの選択性が確保できる材料で構成する。
【００５６】
本第１の実施例では第１パターン４ｂをシリコン膜で構成しているので、エッチングの選択性が確保できる材料として、第２犠牲膜８には例えばシリコン酸化膜を用いる。シリコン酸化膜は、例えばＭＬＤ（分子層成長）法により形成する。ＭＬＤ法により形成されるシリコン酸化膜は、段差被覆性に優れる利点がある。
【００５７】
ＭＬＤ法は、半導体基板表面にシリコン原料を吸着させる工程と、吸着したシリコン原料を酸化させる工程とを繰り返し実施する。具体的には、ＭＬＤ法は、半導体基板がセットされた成膜室にシリコン原料ガスを供給して半導体基板表面に吸着させる工程、成膜室から未吸着のシリコン原料ガスを排気する工程、成膜室に酸化ガスを供給し吸着しているシリコン原料を酸化する工程、および成膜室から未反応の酸化ガスを排気する工程、からなっている。
【００５８】
シリコン原料ガスには、例えばジメチルアミノシラン（ＤＭＡＳ）のような２価のアミノシランの他、１価もしくは３価のアミノシランを用いることができる。酸化ガスにはオゾンなどを用いることができる。成膜室の圧力は、例えば６５Ｐａとし、成膜温度は、例えば３００℃とすることができる。
【００５９】
本第１の実施例では、ＤＭＡＳとオゾンの組み合わせを用い、厚さがＷ（２０ｎｍ）のシリコン酸化膜からなる第２犠牲膜８を形成した。これにより、隣接する第１パターン４ｂの間には、第２犠牲膜８で構成され、幅が第２の幅Ｗ（２０ｎｍ）の凹部８ａが形成される。
【００６０】
なお、図１０の段階で第２犠牲膜８を形成した後、第１パターン４ｂの延在方向（図７のＹ方向）の端部側壁に形成された第２犠牲膜８をリソグラフィとエッチングにより除去する工程を実施する。この工程を実施しないと、最終的に形成される隣接トレンチが第１パターン４ｂの延在方向の端部で接続した状態となり、独立した構成物とならない不都合が生じる。
【００６１】
次に、図１１を参照すると、第２犠牲膜８を全面に形成した後、凹部８ａを埋設するように、第３犠牲膜９を形成する。第３犠牲膜９は、第２犠牲膜８に対してエッチングの選択性が確保できる材料で構成する。
【００６２】
本第１の実施例では第２犠牲膜８をシリコン酸化膜で構成しているので、エッチングの選択性が確保できる材料として、第３犠牲膜９には例えばシリコン膜を用いる。第３犠牲膜９は、例えばモノシランを原料ガスとするＣＶＤ法により形成する非晶質シリコン膜で形成することができる。ＣＶＤ法で第３犠牲膜９を形成する場合は、凹部８ａを完全に埋設するために、凹部８ａの幅の半分以上の膜厚で形成する。
【００６３】
次に、図１２を参照すると、第３犠牲膜９を全面に形成した後、ドライエッチング法により第３犠牲膜９と、第１パターン４ｂの上面４ｃより上方に形成されている第２犠牲膜８ｂと、を連続的にエッチバックし、第１パターン４ｂの上面４ｃと、凹部８ａに埋設された第３犠牲膜９ａの上面９ｂと、第２犠牲膜８の上面８ｃを露出させる。このエッチバックでは、第３犠牲膜９と第２犠牲膜８とのエッチング選択性を確保する必要はなく、むしろエッチング速度が等しくなる条件を用いることが好ましい。
【００６４】
なお、各々の上面の半導体基板１の表面１ａからの高さは必ずしも同じである必要はない。したがって、このエッチバック工程では、最初に第３犠牲膜９を選択的にドライエッチングして第１パターン４ｂの上方に形成されている第２犠牲膜８ｂの上面を露出させ、次に、上面が露出している第２犠牲膜８ｂを選択的にドライエッチングして第１パターン４ｂの上面４ｃを露出させる方法を用いても良い。
【００６５】
次に、図１３を参照すると、各々の上面４ｃ、９ｂ、８ｃを露出させた後、シリコン膜からなる第１パターン４ｂおよび第３犠牲膜９ａに対して選択性が確保できる異方性ドライエッチング条件を用いて、上面８ｃが露出している第２犠牲膜８ｄ、８ｅを選択的に除去する。この異方性ドライエッチングには、エッチングガスとして供給する、例えばオクタフロロシクロブタン（Ｃ４Ｆ８）とアルゴン（Ａｒ）と酸素の混合ガスプラズマを用いる。圧力を７Ｐａ、高周波パワー８００Ｗ、バイアスパワー１５００Ｗなどの条件を適用することができる。この場合、シリコン酸化膜に対して、シリコンのエッチング速度を１／２５に抑制することができ、第１パターン４ｂおよび第３犠牲膜９ａの膜減りを回避することができる。
【００６６】
これにより、第１パターン４ｂと第３犠牲膜９ａの間に開口８ｆが形成される。開口８ｆの底面には、シリコン窒化膜からなるハードマスク膜３が露出する。平面視において、第１パターン４ｂと開口８ｆと第３犠牲膜９ａからなる第２パターン５０が形成される。第１パターン４ｂと開口８ｆと第３犠牲膜９ａはいずれも同じ幅（第２の幅）Ｗ（２０ｎｍ）で形成される。したがって、第２パターン５０は、図６で最初に形成した第１犠牲膜パターン４ａの１／２ピッチのライン／スペースパターンとなっている。
【００６７】
次に図１４を参照すると、第２パターン５０を形成した後、第２パターン５０をマスクとして、シリコン窒化膜からなるハードマスク膜３およびパッド酸化膜２を異方性ドライエッチングし半導体基板１の表面１ａが露出する。続いて、シリコンからなる半導体基板１を異方性ドライエッチングし、幅および間隔が（第２の幅）Ｗ（２０ｎｍ）となるライン／スペースパターンのシリコントレンチ１４を形成する。シリコントレンチ１４を形成している間に、シリコン膜で構成される第１パターン４ｂおよび第３犠牲膜９ａは消滅する。その後、第２犠牲膜８を除去する。
【００６８】
上記本発明の第１の実施例によるパターン形成方法は、半導体基板１上にハードマスク膜３を形成する工程と、ハードマスク膜３上に最小加工寸法Ｆ値の幅（第１の幅）を有する第１犠牲膜パターン４ａを形成する工程と、第１犠牲膜パターン４ａの表面に熱酸化膜７を形成する工程と、熱酸化膜７を除去して最小加工寸法Ｆ値より小さい幅（第２の幅）を有する第１パターン４ｂを形成する工程と、第１パターン４ｂを覆い、隣接する２つの第１パターン４ｂの間に凹部８ａを形成するように全面に第２犠牲膜８を形成する工程と、凹部８ａを埋設するように全面に第３犠牲膜９を形成する工程と、第３犠牲膜９をエッチバックして凹部８ａに第３犠牲膜９を埋設すると共に第２犠牲膜８ｂの上面を露出させる工程と、上面が露出した第２犠牲膜８ｂを除去することによって第１パターン４ｂの両側面に接して形成される開孔８ｆを有する第２パターン５０を形成する工程と、を有している。
【００６９】
上記のように、本第１の実施例では、第１犠牲膜パターン４ａを縮退させて第１パターン４ｂに変換する工程において、スリミング法を用いずに、第1犠牲膜パターン４ａを熱酸化してシリコン酸化膜７を形成し、シリコン酸化膜７をウェットエッチングする方法を用いている。その結果、シリコン酸化膜７の膜厚はばらつきなく、均等に形成されているため、ウェットエッチングでシリコン酸化膜７を除去した後の、第1パターン４ｂの幅は最終的なねらい目寸法（第２の幅）Ｗとなり、パターンの倒壊、断線、ラインエッジラフネスの悪化等の問題を回避して、製造歩留まりを向上させることができる。
【００７０】
なお、本第１の実施例では、第２パターン５０が等ピッチ間隔となるように、パターン配置と熱酸化膜厚を調整した。しかしながら、これに限るものではなく、要求されるレイアウトに応じて第１犠牲膜パターンの配置と熱酸化膜の膜厚を調整することにより、任意の不等ピッチパターンを形成することも可能である。
【実施例２】
【００７１】
以下、図面を参照して、本発明の第２の実施例について詳細に説明する。
【００７２】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。また、Ｘ’方向は、Ｘ方向に対して斜めに傾いた方向である。
【００７３】
図１５〜図１８を用いて、上記第１の実施例のＳＡＤＰＴ技術を用いた、本発明の第２の実施例による半導体装置の製造方法について説明する。第２の実施例では、半導体装置としてＤＲＡＭ（dynamic random access memory）メモリセルを例として説明する。
【００７４】
本第２の実施例のＤＲＡＭメモリセルは、埋め込みワード線構造、すなわちワード配線が半導体基板内に埋め込まれる構造である。したがって、ワード配線を埋め込むためのトレンチを形成する必要があり、このトレンチ形成に上記第１の実施例のパターン形成方法を用いることができる。
【００７５】
まず、図１５の平面図を用いて、本第２の実施例のＤＲＡＭメモリセルの平面レイアウトについて説明する。
【００７６】
シリコンからなる半導体基板上において、Ｘ方向に傾斜するＸ’方向に延在して設けられる素子分離領域１１でＹ方向に挟まれる複数の帯状活性領域ＡＲが配置される。複数の帯状活性領域ＡＲに跨ってＹ方向に延在する複数のワード線ＷＬ（ＷＬ１、ＷＬ２、ＷＬ３）が配置される。２本のワード線を挟むようにダミーワード線ＤＷＬ（ＤＷＬ１、ＤＷＬ２）が配置される。
【００７７】
図１５では、隣接する第１および第２のワード線ＷＬ１、ＷＬ２をＸ方向に挟んで第１および第２のダミーワード線ＤＷＬ１、ＤＷＬ２が配置されている。ワード線ＷＬとダミーワード線ＤＷＬは同一の構造で構成されるが、ワード線ＷＬはトランジスタの構成に寄与するのに対し、ダミーワード線ＤＷＬは帯状活性領域ＡＲ内に小分割される活性領域ＡＲ１を形成するための分断領域、すなわち素子分離領域として機能するものである。このため、ダミーワード線ＤＷＬには、ワード線ＷＬとは異なった電圧が印加される。
【００７８】
第１のダミーワード線ＤＷＬ１と第２のダミーワード線ＤＷＬ２とに挟まれる活性領域ＡＲ１は、第１および第２のワード線ＷＬ１、ＷＬ２が配置されることにより、第１および第２のキャパシタ接続拡散層１９ａ、１９ｂとビット線接続拡散層１８に分割される。
【００７９】
第１のキャパシタ接続拡散層１９ａと第１のワード線ＷＬ１とビット線接続拡散層１８とで第１トランジスタＴｒ１が構成される。また、第２のキャパシタ接続拡散層１９ｂと第２のワード線ＷＬ２とビット線接続拡散層１８とで第２トランジスタＴｒ２が構成される。ビット線接続拡散層１８は、二つのトランジスタＴｒに共通する配置となる。ビット線接続拡散層に接続して、Ｙ方向に垂直なＸ方向に延在するビット線１６が配置される。
【００８０】
次に、本第２の実施例のＤＲＡＭメモリセルの製造方法について説明する。
【００８１】
ワード線ＷＬおよびダミーワード線ＤＷＬの各々の幅および間隔はいずれも等しくＷで構成される。したがって、第１の実施例の図６に示した第１犠牲膜パターン４ａは、図１５に点線で示した第１犠牲膜パターン形成領域１００に形成される。
【００８２】
具体的には、半導体基板上にＸ’方向に延在する素子分離領域１１を公知のＳＴＩ（Shallow Trench Isolation）法により形成し、帯状活性領域ＡＲを形成する。素子分離領域を形成するために用いたマスク材料を除去した後、図５と同様に、シリコン窒化膜からなるハードマスク膜３および第１犠牲膜４を順次形成する。さらにリソグラフィによりホトレジストマスク５を形成する。
【００８３】
ホトレジストマスク５はＸ方向の幅が最小加工寸法Ｆ値（実施例１と同様に４０ｎｍとする）となる第１の幅２Ｗで形成する。この時、ホトレジストマスク５は、図１５に示した第１犠牲膜パターン形成領域１００の位置に形成する。すなわち、後の工程で形成される第１のワード線ＷＬ１と第２のワード線ＷＬ２とに跨る位置、および第２のダミーワード線ＤＷＬ２と第３のワード線ＷＬ３とに跨る位置に等ピッチ（４Ｗ）間隔で形成する。各々のホトレジストマスク５のＸ方向の側面は、ワード線もしくはダミーワード線のＸ方向の中心となる直線に平面的に一致するように形成する。
【００８４】
以下、図６〜図１３で説明した工程にしたがって、開口８ｆを有する第２パターン５０を形成する。
【００８５】
次に、図１４と同様にワード線用の溝（トレンチ）１４を形成するが、本第２の実施例では、図１５に示すように、第２パターン５０が活性領域ＡＲ１を構成する半導体基板と素子分離領域１１に跨ってＹ方向に延在する構成となる。
【００８６】
したがって、図１４の工程でハードマスク膜３をエッチングした段階では、開口８ｆの底面に、活性領域ＡＲ１を構成するシリコンの上面と素子分離領域１１を構成する絶縁膜の上面がＹ方向に交互に露出する状態となる。そのため、ハードマスク膜３をエッチングした後、第１パターン４ｂおよび第３犠牲膜９ａをマスクとして、最初に素子分離領域１１を構成する絶縁膜を所定の深さに異方性ドライエッチングする。絶縁膜の異方性ドライエッチングにはフッ素含有プラズマを用いる。
【００８７】
その後、活性領域ＡＲ１を構成するシリコンを同じ深さまで異方性ドライエッチングする。シリコンの異方性ドライエッチングには、臭化水素と塩素を含有するガスプラズマを用いる。これにより、ワード線用の溝（トレンチ）１４を形成することができる。ワード線用の溝（トレンチ）１４は、第１犠牲膜パターン４ａの１／２ピッチで形成され、幅および間隔はいずれも最小加工寸法Ｆ値よりも小さい第２の幅Ｗ（２０ｎｍ）で形成される。
【００８８】
次に、図１６を参照すると、溝（トレンチ）１４を形成した後、溝（トレンチ）１４の内面に熱酸化および熱窒化プロセス等を用いてゲート絶縁膜６を形成する。さらに、窒化チタン１２ａ、タングステン１２ｂ等を、たとえばＣＶＤ法にて堆積させ、エッチバックすることにより、ワード線ＷＬをおよびダミーワード線ＤＷＬを形成する。
【００８９】
次に図１７に示すように、残存したタングステンの上面およびワード線用溝（トレンチ）１４の内壁を覆うように、図示はしていないがシリコン窒化膜等でライナー膜をたとえばＣＶＤ法にて形成する。そして、ライナー膜上に埋込絶縁膜１７を堆積する。
【００９０】
その後、ＣＭＰ（Chemical Mechanical Polishing）を行って、ハードマスク膜３が露出するまで表面を平坦化する。これにより、埋込ワード線ＷＬおよび埋め込みダミーワード線ＤＷＬが形成される。さらにフォトリソグラフィ技術およびドライエッチング技術を用いて、ハードマスク膜３の一部を除去し、ビットコンタクト領域２２の上面に接続するビットコンタクトホールを形成する。
【００９１】
ビットコンタクトホールの底面には半導体基板１の上面が露出する。ビットコンタクトホールを導体で埋設しビットコンタクトプラグを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン基板表面近傍にＮ型不純物拡散層１８を形成する。形成したＮ型不純物拡散層１８は、トランジスタのソース・ドレイン領域１８として機能する。
【００９２】
その後、Ｎ型不純物拡散層１８の上面に接続するように、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線１６を形成する。ビット線１６は、ワード線ＷＬと交差するＸ方向に延在するパターンとして形成される。
【００９３】
次に図１８に示すように、ビット線１６の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー絶縁膜２４をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。
【００９４】
ビット線１６間のスペース部を充填するように、層間絶縁膜２５を形成する。その後、ライナー絶縁膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、フォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜２５、ライナー絶縁膜２４を貫通して容量コンタクトホール２７を形成する。容量コンタクトホール２７の内部に、Ｎ型不純物（リン等）をドーピングしたポリシリコンを、例えばＣＶＤ法を用いて埋め込む。
【００９５】
続いて、埋設絶縁膜上の余剰なポリシリコンをたとえばＣＭＰにより除去し、さらにポリシリコンをエッチバックし、容量コンタクトホール２７内に残したポリシリコンで容量コンタクトプラグ２７ｂを形成する。ポリシリコンにドーピングされたＮ型不純物によって、活性領域ＡＲ１の表面近傍にＮ型不純物拡散層が形成される。形成されたＮ型不純物拡散層は、トランジスタの第１および第２のソース・ドレイン領域１９ａ、１９ｂとして機能する。
【００９６】
そして、容量コンタクトホール内の残った部分にＣＶＤ法を用いてタングステン等の配線材料層を埋め込む。続いて、埋設絶縁膜上の余剰な配線材料層をＣＭＰにより除去し、上記プラグに接続する容量コンタクトパッド３２を形成する。
【００９７】
次に、容量コンタクトパッド３２上を覆うように、シリコン窒化膜を用いてストッパー膜３３を形成する。容量コンタクトパッド３２上に窒化チタン等でキャパシタ素子の下部電極３４を形成する。
【００９８】
そして、下部電極３４の表面を覆うように容量絶縁膜３５を形成した後に、窒化チタン等でキャパシタ素子の上部電極３６を形成する。
【００９９】
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置を形成する。
【０１００】
本第２の実施例では、上記第１の実施例の方法を用いて、埋め込みワード線ＷＬおよび埋め込みダミーワード線ＤＷＬ用の溝（トレンチ）１４を最小加工寸法以下となる幅および間隔で形成している。従来技術のスリミング法によるＳＡＤＰＴ法を用いずに、高精度の溝（トレンチ）１４を形成することができるので、埋め込みワード線ＷＬおよび埋め込みダミーワード線ＤＷＬの断線やラインエッジラフネスに起因する抵抗ばらつきの増大を回避することができる。
【実施例３】
【０１０１】
以下、図面を参照して、本発明の第３の実施例について詳細に説明する。
【０１０２】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。また、Ｘ’方向は、Ｘ方向に対して斜めに傾いた方向である。
【０１０３】
上記第２の実施例では、Ｘ方向の幅および間隔が最小加工寸法Ｆ値（２Ｗ）となる第１犠牲膜パターンを等ピッチ（４Ｗ）間隔で配置するＳＡＤＰＴ法により、Ｆ値以下の幅を有するワード線ＷＬおよびダミーワード線ＤＷＬを等ピッチ間隔で形成する方法について説明した。
【０１０４】
これに対して、本第３の実施例では、ダミーワード線ＤＷＬ用の溝を形成しない、すなわちＸ方向の幅と間隔が異なる等ピッチで第１犠牲膜パターンを形成するＳＡＤＰＴ法について、図１９および図２０を用いて説明する。なお、上記第２の実施例と構成が同じ部分については説明を省略する。
【０１０５】
図１９は、本第３の実施例のＤＲＡＭメモリセルの平面レイアウトを示している。
【０１０６】
図１５に記載した第２の実施例の平面レイアウトと異なる点は、個々の活性領域ＡＲ１がＹ方向に延在する第２素子分離領域１１ａによってＸ’方向に分断されていることにある。第２素子分離領域１１ａは、シリコン基板に形成した溝を絶縁膜で埋設する構成となっており、Ｘ’方向に延在する第１素子分離領域１１と同時に形成される。絶縁膜を埋設することにより素子分離する構成となっているので、第２素子分離領域１１ａにダミーワード線ＤＷＬを形成する必要がない。したがって、本第３の実施例のような平面レイアウトでは、ワード線埋め込み用の溝のみを形成すれば良い。
【０１０７】
本第３の実施例では、まず、図１９に示すように、Ｘ’方向に延在する複数の第１素子分離領域１１とＹ方向に延在する複数の第２素子分離領域１１ａを形成することによって、複数の活性領域ＡＲ１を形成する。
【０１０８】
次に、上記第１の実施例の図５に示したように、半導体基板上にシリコン窒化膜からなるハードマスク膜３を形成する。さらに、非晶質シリコン膜からなる第１犠牲膜４を形成する。
【０１０９】
その後、リソグラフィによりホトレジストマスク５を形成する。この時、ホトレジストマスク５は、図１９に点線で示した第１犠牲膜パターン形成領域１００ａの位置に形成する。すなわち、後の工程で形成される第１のワード線ＷＬ１と第２のワード線ＷＬ２に跨る位置、および第３のワード線ＷＬ３と第４のワード線ＷＬ４に跨る位置に形成する。各々のホトレジストマスク５のＸ方向の側面は、各々のワード線のＸ方向の中心となる直線に平面的に一致するように形成する。
【０１１０】
このように配置するためには、ホトレジストパターン５のＸ方向の幅を最小加工寸法Ｆ値（２Ｗ）とし、間隔を４Ｗとする。すなわち、幅と間隔が異なるホトレジストパターン５を等ピッチ（６Ｗ）間隔で配置する。この後、ホトレジストパターン５をマスクとして第１犠牲膜４を異方性ドライエッチングし、第１犠牲膜パターン４ａを形成する。
【０１１１】
以下、第１の実施例の図８から図１４に示した、本発明の第１の実施例によるＳＡＤＰＴ法にしたがって、ワード線埋め込み用の溝（トレンチ）１４のみを形成することができる。その後、第２の実施例と同様の工程を経てＤＲＡＭメモリセルを形成する。
【０１１２】
図２０は、図１９のＡ−Ａ’線の断面図である。シリコン基板に、幅および間隔が最小加工寸法Ｆ値（２Ｗ）より小さい第２のＷの第１および第２の埋め込みワード線ＷＬ１、ＷＬ２が形成され、隣接する活性領域ＡＲ１の間（第２および第３の埋め込みワード線ＷＬ２とＷＬ３の間）には、ダミーワード線ＤＷＬに代えて第２素子分離領域１１ａが配置された、ＤＲＡＭメモリセルの構成が示されている。
【０１１３】
なお、本第３の実施例では第１犠牲膜パターン４ａの間隔、すなわち第１パターン４ｂの間隔（凹部８ａの幅）が広くなる。そのため、図１１に示したように、凹部８ａをＣＶＤ法で形成するシリコン膜からなる第３犠牲膜９で埋設することに困難が伴う。第３犠牲膜の形成にＣＶＤ法を用いた場合、凹部８ａの幅が広くなるほど厚い第３犠牲膜を形成しなければならなくなるからである。
【０１１４】
このような場合は、ＣＶＤ法で形成するシリコン膜に代えて、回転塗布法で形成するシリコン含有反射防止膜などの有機膜を用いることができる。回転塗布法では流動しながら凹部を埋設するように形成されるので厚い膜を形成する必要がない。また、膜中にシリコンを含有しているので、第２犠牲膜８に対するドライエッチングの選択性を確保することも可能となる。
【０１１５】
本第３の実施例によれば、第１犠牲膜パターン４ａの幅と間隔を変えることにより種々のパターン形成に対応できる自由度が向上する利点がある。
【０１１６】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１７】
例えば、以上説明した実施例においては、第１犠牲膜パターン４ａの幅を最小加工寸法Ｆ値として説明したが、これに限るものではなく、Ｆ値より大きい第１犠牲膜パターン４ａを形成して最終的にＦ値より小さい第２パターン５０を形成することとしても良い。
【産業上の利用可能性】
【０１１８】
本発明は、ＤＲＡＭセルトランジスタ、ＤＲＡＭ周辺トランジスタやロジックデバイス用トランジスタを製造する用途に応用可能である。また、ゲート絶縁膜は、ＣＶＤ成膜装置で成膜したＳｉＯＮゲート絶縁膜、ＡＬＤ成膜装置で成膜したＳｉＯＮゲート絶縁膜、窒化層と酸化層とを規則的に積層化したゲート絶縁膜、又は窒化層を有する高誘電率ゲート絶縁膜であってよい。高誘電率ゲート絶縁膜の材料は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、およびＴｉＯ２のグループから選択されてよい。
【符号の説明】
【０１１９】
１    シリコン基板（半導体基板）
１ａ    表面
２    パッド酸化膜
３    ハードマスク膜
４    第１犠牲膜
４ａ    第１犠牲膜パターン
４ｂ    第１パターン
４ｃ    第１パターンの上面
５    ホトレジストパターン
６    ゲート絶縁膜
７    シリコン酸化膜
８    第２犠牲膜
８ａ    凹部
８ｂ    第２犠牲膜
８ｃ    第２犠牲膜の上面
８ｄ    第２犠牲膜
８ｅ    第２犠牲膜
８ｆ    開口
９    第３犠牲膜
９ａ    第３犠牲膜
９ｂ    第３犠牲膜の上面
１１    素子分離領域（第１素子分離領域）
１１ａ    第２素子分離領域
１２ａ    窒化チタン
１２ｂ    タングステン
１４    トレンチ（溝）
１６    ビット線
１７    埋込絶縁膜
１８    ビット線接続拡散層（Ｎ型不純物拡散層；ソース・ドレイン領域）
１９ａ、１９ｂ    キャパシタ接続拡散層（ソース・ドレイン領域）
２２    ビットコンタクト領域
２４    ライナー絶縁膜
２５    層間絶縁膜
２７    容量コンタクトホール
２７ｂ    容量コンタクトプラグ
３２    容量コンタクトパッド
３３    ストッパー膜
３４    下部電極
３５    容量絶縁膜
３６    上部電極
５０    第２パターン
１００、１００ａ    第１犠牲膜パターン形成領域
Ｔｒ１    第１トランジスタ
Ｔｒ２    第２トランジスタ
ＡＲ    帯状活性領域
ＡＲ１    活性領域
ＷＬ１、ＷＬ２、ＷＬ３    ワード線
ＤＷＬ１、ＤＷＬ２    ダミーワード線
Ｘ    Ｘ方向
Ｘ’    Ｘ’方向
Ｙ    Ｙ方向
Ｚ    Ｚ方向
【図１】
2014022656.tif 000003
【図２】
2014022656.tif 000004
【図３】
2014022656.tif 000005
【図４】
2014022656.tif 000006
【図５】
2014022656.tif 000007
【図６】
2014022656.tif 000008
【図７】
2014022656.tif 000009
【図８】
2014022656.tif 000010
【図９】
2014022656.tif 000011
【図１０】
2014022656.tif 000012
【図１１】
2014022656.tif 000013
【図１２】
2014022656.tif 000014
【図１３】
2014022656.tif 000015
【図１４】
2014022656.tif 000016
【図１５】
2014022656.tif 000017
【図１６】
2014022656.tif 000018
【図１７】
2014022656.tif 000019
【図１８】
2014022656.tif 000020
【図１９】
2014022656.tif 000021
【図２０】
2014022656.tif 000022