(57)【要約】【課題】不揮発性メモリセルに昇圧電圧を印加して書込み／消去処理を行う場合、昇圧電圧の昇圧速度の設定が不適切な場合、不揮発性メモリセルの信頼性低下が懸念される。【解決手段】半導体装置（１）は、昇圧速度制御信号（ｔｒｃ＿ｖｍｇ）を生成する昇圧速度調整回路（Ｓ１）と、昇圧速度制御信号に応答して、充電調整電流（Ｉｔｈ）を出力する充電電流調整回路（Ａ１）と、駆動クロック（ｃｌｋ）および充電調整電流に応答して、昇圧電圧（ｖｍｇ）を生成する昇圧回路（ＣＰ１）と、を備え、昇圧電圧の昇圧速度は、昇圧速度制御信号に応答して変化する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体装置であって、
昇圧速度制御信号を生成する昇圧速度調整回路と、
前記昇圧速度制御信号に応答して、充電調整電流を出力する充電電流調整回路と、
駆動クロックおよび前記充電調整電流に応答して、昇圧電圧を生成する昇圧回路と、
を備え、
前記昇圧電圧の昇圧速度は、前記昇圧速度制御信号に応答して変化する、半導体装置。
【請求項２】
前記昇圧電圧の昇圧速度は、前記昇圧速度制御信号の変化速度と実質的に等しい、請求項１記載の半導体装置。
【請求項３】
前記昇圧速度調整回路は、リファレンス容量および定電流回路を有し、
前記リファレンス容量は、その一端に第１電源電圧が印加され、前記定電流回路と接続される他端は、前記昇圧速度制御信号を生成し、
前記充電電流調整回路は、ソースに前記第１電源電圧が印加され、ゲートに前記昇圧速度制御信号が印加され、ドレインが前記昇圧回路の出力と接続されたトランジスタを有する、請求項２記載の半導体装置。
【請求項４】
クロック選択信号に応答して、第１クロック、および前記第１クロックの周波数より高い周波数を有する第２クロックのいずれか一方を選択して前記駆動クロックを出力するセレクタを、さらに備え、
前記充電電流調整回路は、
前記充電調整電流に基づき、充電調整電圧を生成する電流電圧変換部と、
前記充電調整電圧およびリファレンス電圧と、を比較し、前記クロック選択信号を生成する比較回路と、
をさらに有する、請求項１記載の半導体装置。
【請求項５】
前記セレクタは、前記充電調整電圧と前記リファレンス電圧との大小関係を逆転するように、前記第１クロックおよび前記第２クロックのいずれか一方を選択する、請求項４記載の半導体装置。
【請求項６】
複数のクロック選択信号に応答して、互いに周波数の異なる複数のクロックのいずれか１つを選択して前記駆動クロックを出力するセレクタを、さらに備え、
前記充電電流調整回路は、
前記充電調整電流に基づき、互いに異なる値を有する複数の充電調整電圧を生成する電流電圧変換部と、
前記複数の充電調整電圧およびリファレンス電圧を各々比較し、前記複数のクロック選択信号を生成する複数の比較回路と、
をさらに有する、請求項１記載の半導体装置。
【請求項７】
前記セレクタは、前記複数のクロック選択信号に応答して、前記駆動クロックの周波数が増加または減少するように、順次、前記複数のクロックを出力する、請求項６記載の半導体装置。
【請求項８】
前記充電電流調整回路は、
前記充電調整電流に基づき、充電調整電圧を生成する電流電圧変換部と、
前記充電調整電圧およびリファレンス電圧の比較結果に基づき、容量切替信号を生成する比較回路と、
をさらに有し、
前記昇圧回路は、直列接続された複数の単位昇圧回路を有し、
前記単位昇圧回路は、
第１ノードおよび第２ノード間に接続された第１スイッチと、
前記第２ノードおよび第３ノード間に接続された第１容量と、
前記第２ノードおよび前記第３ノード間に直列に接続された第２容量および第２スイッチと、
出力が前記第３ノードと接続されたバッファと、を有し、
前記容量切替信号に応答して、前記第２スイッチの導通状態が制御される、請求項１記載の半導体装置。
【請求項９】
メモリモジュールであって、
電源回路およびメモリアレイを備え、
前記電源回路は、
昇圧速度制御信号を生成する昇圧速度調整回路と、
前記昇圧速度制御信号に応答して、充電調整電流を出力する充電電流調整回路と、
駆動クロックおよび前記充電調整電流に応答して、昇圧電圧を生成する昇圧回路と、
を有し、
前記昇圧速度調整回路は、リファレンス容量および定電流回路を有し、
前記リファレンス容量は、その一端に第１電源電圧が印加され、前記定電流回路と接続される他端は、前記昇圧速度制御信号を生成し、
前記充電電流調整回路は、ソースに前記第１電源電圧が印加され、ゲートに前記昇圧速度制御信号が印加され、ドレインが前記昇圧回路の出力と接続されたトランジスタを有し、
前記昇圧回路は、前記昇圧電圧を前記メモリアレイへ供給し、
前記昇圧電圧の昇圧速度は、前記昇圧速度制御信号の変化速度と実質的に等しい、メモリモジュール。
【請求項１０】
前記メモリアレイは、不揮発性メモリを備え、
前記昇圧電圧は、前記不揮発性メモリに印加される、請求項９記載のメモリモジュール。
【請求項１１】
前記不揮発性メモリは、電荷蓄積層を有するメモリセルトランジスタを備え、
前記昇圧電圧は、前記不揮発性メモリの書込みまたは消去時に、前記メモリセルトランジスタに印加される、請求項１０記載のメモリモジュール。
【請求項１２】
メモリモジュールを備えるマイクロコンピュータであって、
前記メモリモジュールは、
電源回路およびメモリアレイを備え、
前記電源回路は、
昇圧速度制御信号を生成する昇圧速度調整回路と、
前記昇圧速度制御信号に応答して、充電調整電流を出力する充電電流調整回路と、
駆動クロックおよび前記充電調整電流に応答して、昇圧電圧を生成する昇圧回路と、
を有し、
前記昇圧速度調整回路は、リファレンス容量および定電流回路を有し、
前記リファレンス容量は、その一端に第１電源電圧が印加され、前記定電流回路と接続される他端は、前記昇圧速度制御信号を生成し、
前記充電電流調整回路は、ソースに前記第１電源電圧が印加され、ゲートに前記昇圧速度制御信号が印加され、ドレインが前記昇圧回路の出力と接続されたトランジスタを有し、
前記昇圧回路は、前記昇圧電圧を前記メモリアレイへ供給し、
前記昇圧電圧の昇圧速度は、前記昇圧速度制御信号の変化速度と実質的に等しい、メモリモジュールを備えるマイクロコンピュータ。
【請求項１３】
前記メモリアレイは、不揮発性メモリを備え、
前記昇圧電圧は、前記不揮発性メモリに印加される、請求項１２記載のメモリモジュールを備えるマイクロコンピュータ。
【請求項１４】
前記不揮発性メモリは、電荷蓄積層を有するメモリセルトランジスタを備え、
前記昇圧電圧は、前記不揮発性メモリの書込みまたは消去時に、前記メモリセルトランジスタに印加される、請求項１３記載のメモリモジュールを備えるマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路を有する、メモリモジュール、メモリモジュールを備えるマイクロコンピュータ、および半導体装置に関する。
【背景技術】
【０００２】
半導体装置に印加される電源電圧を昇圧して高電圧を生成する昇圧回路は、例えば、不揮発性メモリモジュールを備える半導体装置に搭載される。不揮発性メモリモジュールが有する不揮発性メモリセルに昇圧電圧が印加され、不揮発性メモリセルの消去および書込み処理が実行される。なお、本明細書において、”昇圧電圧”とは、正の電源電圧値より大きい値を有する正の昇圧電圧と、接地電圧（０Ｖ）または負の電源電圧より絶対値で大きい負の昇圧電圧と、を包括する。
【０００３】
特許文献１は、プログラム電圧の上昇速度を調節し、段階的に電圧を増加させたプログラム電圧をポンピング回路で発生するとともに、プログラム電圧に存在するリップルを除去するランピング回路を有する半導体メモリ装置の構成を開示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１７９１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリセルに昇圧電圧を印加する場合、電圧上昇速度は適切に設定される必要がある。特に、高速な昇圧電圧による書込み処理は、不揮発性メモリセルの信頼性低下を招く恐れがある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、昇圧速度制御信号を生成する昇圧速度調整回路と、昇圧速度制御信号に応答して、充電調整電流を出力する充電電流調整回路と、駆動クロックおよび充電調整電流に応答して、昇圧電圧を生成する昇圧回路と、を備え、昇圧電圧の昇圧速度は、昇圧速度制御信号に応答して変化する。
【発明の効果】
【０００７】
前記一実施の形態によれば、昇圧回路が生成する昇圧電圧の昇圧速度が適切に制御可能な半導体装置を実現することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置の構成図である。
【図２】実施の形態１に係る半導体装置が備えるフラッシュメモリモジュールの構成図である。
【図３】実施の形態１に係る半導体装置が備える電源回路の回路図である。
【図４】実施の形態１に係る半導体装置が備える昇圧回路の回路図である。
【図５】実施の形態１に係る半導体装置が備える昇圧回路の出力特性を示す波形図である。
【図６】実施の形態１に係る半導体装置が備える電源回路の変形例１の回路図である。
【図７】実施の形態１に係る半導体装置が備える電源回路の変形例１の動作を示す波形図である。
【図８】実施の形態１に係る半導体装置が備える電源回路の変形例２の回路図である。
【図９】実施の形態１に係る半導体装置が備える電源回路の変形例３の回路図である。
【図１０】実施の形態１に係る半導体装置が備える電源回路の変形例３が有する昇圧回路の回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
【００１０】
＜実施の形態１に係る半導体装置＞
図１を参照して、実施の形態１に係る半導体装置１の構成を説明する。
【００１１】
半導体装置１は、高速バスＢＵＳ１を介して接続された、フラッシュメモリモジュールＭＤ、ＲＡＭモジュール１２、ＣＰＵ１４、ＤＭＡコントローラ１５、およびバスインターフェイス１６を備える。さらに、半導体装置１は、低速バスＢＵＳ２を介して接続された、シーケンサ１８、タイマ１０、Ｉ／Ｏポート１１および１７、バスインターフェイス１６、並びにＰＬＬ（位相同期回路）１３を備える。半導体装置１は、典型的には、メモリモジュールを備えるマイクロコンピュータである。
【００１２】
さらに、半導体装置１は、外部から供給される電源電圧Ｖｃｃおよび電源電圧Ｖｓｓを受け、電源電圧Ｖｄｄおよびリファレンス電圧Ｖｒｅｆを生成する電圧生成回路ＶＧＮを備える。半導体装置１は、外部から供給されるスタンバイ信号ＳＴＢＹおよびリセット信号ＲＥＳにより、制御される。
【００１３】
図２を参照して、実施の形態１に係る半導体装置１が備えるフラッシュメモリモジュールＭＤの構成を説明する。
【００１４】
フラッシュメモリモジュールＭＤは、電源回路ＰＷＲ１、電圧切替回路２４、Ｘデコーダ２５、フラッシュメモリアレイＭＡ、Ｙデコーダ２７、センスアンプ２６、Ｉ／Ｏ制御回路２１、オシレータ２２、制御回路２３、および安定化容量Ｃを備える。Ｉ／Ｏ制御回路２１、オシレータ２２、制御回路２３、および電源回路ＰＷＲ１等、高電圧が印加されない回路には、電圧生成回路ＶＧＮが生成する電源電圧Ｖｄｄが供給される。
【００１５】
電圧生成回路ＶＧＮは、例えば、３．３Ｖ〜５Ｖの電源電圧Ｖｃｃおよび０Ｖの電源電圧Ｖｓｓを受け、１．５Ｖ程度の電源電圧Ｖｄｄを生成する。電源電圧Ｖｄｄを供給する電圧生成回路ＶＧＮの出力近傍の電源配線には、安定化容量Ｃの一端が接続される。安定化容量Ｃの他端は、電源電圧Ｖｓｓを供給する電源配線と接続される。この安定化容量Ｃにより、各回路の動作に起因する電源配線のノイズ量が低減される。
【００１６】
Ｉ／Ｏ制御回路２１は、アドレスバッファ２１ａおよびＩ／Ｏバッファ２１ｂを有する。アドレスバッファ２１ａは、ＣＰＵ１４が出力するアドレス信号をＸデコーダ２５およびＹデコーダ２７へ出力する。フラッシュメモリアレイＭＡが有するメモリセルは、Ｘデコーダ２５およびＹデコーダ２７により選択される。選択されたメモリセルのデータは、センスアンプ２６およびＩ／Ｏバッファ２１ｂを介して、ＣＰＵ１４へ出力される。Ｉ／Ｏバッファ２１ｂは、ＣＰＵ１４が出力する書込みデータを、図示しない書込み回路へ出力する。
【００１７】
電源回路ＰＷＲ１は、電源電圧Ｖｄｄおよびリファレンス電圧Ｖｒｅｆに基づき、メモリセルの読出し／書込み／消去の各動作モードに必要な各種電圧を生成する。電源回路ＰＷＲ１の動作は、制御回路２３およびオシレータ２２が出力するクロックＣｌｋにより制御される。電源回路ＰＷＲ１は、後述する昇圧回路が生成する昇圧電圧ｖｍｇを、電圧切替回路２４へ出力する。
【００１８】
電圧切替回路２４は、電源回路ＰＷＲ１が生成する各種電圧を、各動作モードに応じて、ワード線電圧ＶＷＬ、メモリゲート線電圧ＶＭＧＬ、およびソース線電圧ＶＳＬとして出力する。電圧切替回路２４の動作は、制御回路２３およびオシレータ２２が出力するクロックＣｌｋにより制御される。
【００１９】
フラッシュメモリアレイＭＡは、ビット線ＢＬとソース線ＳＬとの間に直列接続された選択トランジスタＭｓおよびメモリセルトランジスタＭｃｓｌを有するメモリセルＭＣを備える。選択トランジスタＭｓはワード線ＷＬで選択され、メモリセルトランジスタＭｃｓｌは、メモリゲート線ＭＧＬで選択される。メモリゲート線ＭＧＬに昇圧電圧ｖｍｇを印加することで、メモリセルＭＣの書込みまたは消去が行われる。
【００２０】
図３を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲ１の回路図を説明する。
【００２１】
電源回路ＰＷＲ１は、昇圧速度調整回路Ｓ１、充電電流調整回路Ａ１、および昇圧回路ＣＰ１を備える。
【００２２】
昇圧速度調整回路Ｓ１は、リファレンス容量Ｃｒｅｆおよびリファレンス電流Ｉｒｅｆに応答して、所定速度で値が変化する昇圧速度制御信号ｔｒｃ＿ｖｍｇを生成する。具体的構成は、以下の通りである。即ち、昇圧速度調整回路Ｓ１は、一端に電源電圧Ｖｓｓが印加され、他端がｎ型トランジスタＭ２のドレインと接続されたリファレンス容量Ｃｒｅｆを有する。ｎ型トランジスタＭ２のゲートは、ｎ型トランジスタＭ１のゲートおよびドレインと接続される。ｎ型トランジスタＭ１のドレインには、電源電圧Ｖｄｄが印加された定電流回路３１から、リファレンス電流Ｉｒｅｆが供給される。
【００２３】
ｎ型トランジスタＭ１およびＭ２は、ミラー比１倍のカレントミラー回路を形成する。リファレンス容量Ｃｒｅｆの他端は、図示しない回路で、電源電圧Ｖｓｓに初期設定される。このカレントミラー回路は、電源電圧Ｖｓｓに初期設定されたリファレンス容量Ｃｒｅｆをリファレンス電流Ｉｒｅｆで充電する。その結果、昇圧速度制御信号ｔｒｃ＿ｖｍｇの電位は、電源電圧Ｖｓｓから一定速度で低下する。
【００２４】
充電電流調整回路Ａ１は、ｎ型トランジスタＭ３を有する。ｎ型トランジスタＭ３のソースには電源電圧Ｖｓｓが印加され、ドレインはｎ型トランジスタＭ１およびＭ２のドレインと接続され、ゲートには昇圧速度制御信号ｔｒｃ＿ｖｍｇが印加される。ｎ型トランジスタＭ３は、後述の昇圧回路ＣＰ１へ充電調整電流Ｉｔｈを出力する。
【００２５】
昇圧回路ＣＰ１が昇圧動作（負の昇圧電圧の生成）を開始すると、昇圧回路ＣＰ１は、充電調整電流Ｉｔｈ、２倍のリファレンス電流Ｉｒｅｆ、および負荷電流Ｉｌｏａｄを吸収する。充電電流調整回路Ａ１のｎ型トランジスタＭ３は、そのソース−ゲート電圧ＶＳＧを閾値電圧Ｖｔｈ３に保ちながら、充電調整電流Ｉｔｈを出力する。その結果、ｎ型トランジスタＭ３のドレインの電位は、昇圧速度制御信号ｔｒｃ＿ｖｍｇから閾値電圧Ｖｔｈ３低下した値を維持しながら変化する。
【００２６】
従って、昇圧回路ＣＰ１が出力する昇圧電圧ｖｍｇの変化速度は、昇圧速度制御信号ｔｒｃ＿ｖｍｇの低下速度と実質的に等しく設定される。ここで、実質的に等しいとは、充電調整電流Ｉｔｈの増大に伴う、ｎ型トランジスタＭ３のソース／ドレイン抵抗に起因する閾値電圧Ｖｔｈ３の変動を意味する。
【００２７】
昇圧回路ＣＰ１が生成する昇圧電圧ｖｍｇは、電圧切替回路２４およびＸデコーダ２５を介して、フラッシュメモリアレイＭＡのメモリゲート線ＭＧＬと接続された複数のメモリセルトランジスタＭｃｓｌに印加される。メモリゲート線ＭＧＬと接続された負荷容量ＣＬは、メモリセルＭＣが有するゲート容量や、電圧切替回路２４およびＸデコーダ２５を構成するスイッチ（トランジスタ）に起因する寄生容量の総和である。昇圧回路ＣＰ１は、負荷電流Ｉｌｏａｄで負荷容量ＣＬを駆動する。
【００２８】
以上の通り、昇圧回路ＣＰ１の出力電流Ｉｏｕｔは、昇圧速度調整回路Ｓ１が出力するリファレンス電流Ｉｒｅｆの２倍の値と、充電電流調整回路Ａ１が出力する充電調整電流Ｉｔｈと、負荷電流Ｉｌｏａｄと、の合計値となる。リファレンス電流Ｉｒｅｆは充電調整電流Ｉｔｈと比較して十分に小さい。従って、以下の説明において、昇圧回路ＣＰ１の出力電流Ｉｏｕｔは、充電調整電流Ｉｔｈおよび負荷電流Ｉｌｏａｄの合計値に等しいとされる。
【００２９】
図４を参照して、実施の形態１に係る半導体装置１が備える昇圧回路ＣＰ１の回路図を説明する。
【００３０】
昇圧回路ＣＰ１は、ノードＮ１およびノードＮ２を有する複数の単位昇圧回路ｐ１と、駆動クロックｃｌｋの反転クロックｃｌｋ＿ｂおよび正転クロックｃｌｋ＿ｔを各々出力するインバータＩｎｖ１およびＩｎｖ２と、を備える。各単位昇圧回路ｐ１は、ノードＮ１およびノードＮ２を介して、直列接続される。初段の単位昇圧回路ｐ１のノードＮ１には電源電圧Ｖｓｓが印加され、最終段の単位昇圧回路ｐ１のノードＮ２から昇圧電圧ｖｍｇが出力される。
【００３１】
単位昇圧回路ｐ１は、ノードＮ１およびノードＮ２間に接続されたスイッチＳｗ、容量Ｃｐ、およびバッファＢｕｆを有する。容量Ｃｐの一端はノードＮ２と接続され、その他端は、バッファＢｕｆで駆動される。奇数段の単位昇圧回路ｐ１および偶数段の単位昇圧回路ｐ１が有する容量Ｃｐには、バッファＢｕｆを介して、それぞれ、正転クロックｃｌｋ＿ｔおよび反転クロックｃｌｋ＿ｂが印加される。
【００３２】
図５を参照して、実施の形態１に係る半導体装置１が備える昇圧回路ＣＰ１の出力特性を示す波形図を説明する。
【００３３】
図５（ａ）は、昇圧電圧ｖｍｇおよび昇圧速度制御信号ｔｒｃ＿ｖｍｇの時間的変化を示す。横軸および縦軸は、任意スケールに設定されている。
【００３４】
時刻ｔ１において、昇圧回路ＣＰ１が昇圧動作を開始すると、昇圧電圧ｖｍｇは負電圧の生成を開始する。昇圧動作を開始した昇圧回路ＣＰ１は、図３に示される昇圧速度調整回路Ｓ１のリファレンス電流Ｉｒｅｆを引き始める。その結果、昇圧速度制御信号ｔｒｃ＿ｖｍｇは、リファレンス容量Ｃｒｅｆおよびリファレンス電流Ｉｒｅｆで決定される一定速度で低下を開始する。
【００３５】
一方、昇圧動作開始直後における昇圧回路ＣＰ１の出力電圧（昇圧電圧ｖｍｇ）は、出力電流Ｉｏｕｔが、負荷容量ＣＬを駆動する負荷電流Ｉｌｏａｄのみである場合の昇圧回路ＣＰ１の出力特性により決定される。その結果、時刻ｔ１直後の昇圧電圧ｖｍｇの低下速度は、昇圧速度制御信号ｔｒｃ＿ｖｍｇの低下速度より大きくなる。
【００３６】
時刻ｔ２において、昇圧電圧ｖｍｇの電位が、昇圧速度制御信号ｔｒｃ＿ｖｍｇの電位より閾値電圧Ｖｔｈ３まで低下すると、図３に示される充電電流調整回路Ａ１のｎ型トランジスタＭ３は、充電調整電流Ｉｔｈを流し始める。その結果、昇圧電圧ｖｍｇは、昇圧速度制御信号ｔｒｃ＿ｖｍｇの電位より閾値電圧Ｖｔｈ３低下した値に設定される。即ち、昇圧電圧ｖｍｇは、時刻ｔ２以降、昇圧速度制御信号ｔｒｃ＿ｖｍｇと同じ速度で降下する。
【００３７】
図５（ｂ）は、昇圧回路ＣＰ１の出力電流Ｉｏｕｔおよび充電調整電流Ｉｔｈの時間的変化を示す。横軸および縦軸は、任意スケールに設定されている。
【００３８】
時刻ｔ１において、昇圧動作を開始した昇圧回路ＣＰ１は、出力電流Ｉｏｕｔを急激に増加させる。この出力電流Ｉｏｕｔは、上述の通り、負荷電流Ｉｌｏａｄとほぼ等しい（図３参照）。一方、昇圧回路ＣＰ１がリファレンス電流Ｉｒｅｆを引き始めると、ｎ型トランジスタＭ３のソース−ゲート電圧ＶＳＧも増加する。その結果、ｎ型トランジスタＭ３が昇圧回路ＣＰ１へ供給する充電調整電流Ｉｔｈも急激に増加する。
【００３９】
時刻ｔ２において、ソース−ゲート電圧ＶＳＧが閾値電圧Ｖｔｈ３に達すると、ｎ型トランジスタＭ３は、そのドレイン電圧である昇圧電圧ｖｍｇに応じた充電調整電流Ｉｔｈを出力する。昇圧回路ＣＰ１は、充電調整電流Ｉｔｈおよび負荷電流Ｉｌｏａｄを総計した出力電流Ｉｏｕｔを出力する。
【００４０】
図５（ｃ）は、負荷電流Ｉｌｏａｄの時間的変化を示す。横軸および縦軸は、任意スケールに設定されている。
【００４１】
負荷電流Ｉｌｏａｄは、図５（ｂ）に示される出力電流Ｉｏｕｔと充電調整電流Ｉｔｈとの差として求められる。時刻ｔ１から時刻ｔ２における電源回路ＰＷＲ１の過渡的な動作期間経過後、時刻ｔ２以降は、ほぼ一定値の値を有する負荷電流Ｉｌｏａｄが発生する。この負荷電流Ｉｌｏａｄの波形は、昇圧電圧ｖｍｇの設定値、メモリセルＭＣの構造、およびメモリセルＭＣに印加される他の電圧等に依存する。図５（ｃ）は、一例として、一定値の値を有する負荷電流Ｉｌｏａｄを示す。
【００４２】
実施の形態１に係る電源回路ＰＷＲ１の効果を説明する。
図５（ａ）において、曲線５１は、昇圧速度調整回路Ｓ１および充電電流調整回路Ａ１を付加せず、昇圧回路ＣＰ１のみで負荷容量ＣＬを駆動した場合の昇圧電圧の波形を示す。昇圧速度制御信号ｔｒｃ＿ｖｍｇによる昇圧電圧ｖｍｇの昇圧速度の制御と、充電調整電流Ｉｔｈによる出力電流Ｉｏｕｔの制御がない場合、昇圧電圧ｖｍｇは急激に低下する。この昇圧速度の増加は、昇圧回路ＣＰ１の出力電圧−出力電流の特性により決定される。
【００４３】
昇圧回路ＣＰ１の駆動能力がフラッシュメモリアレイＭＡで必要とされる駆動能力を超える場合、昇圧電圧５１は大きな昇圧速度を有する。この昇圧電圧５１は、メモリゲート線ＭＧＬを介して、メモリセルＭＣが有するメモリセルトランジスタＭｃｓｌに印加される（図３参照）。この急激な昇圧速度を有する昇圧電圧５１によるメモリセルＭＣの書込み／消去動作は、メモリセルＭＣの絶縁膜等を劣化させる場合がある。
【００４４】
実施の形態１に係る電源回路ＰＷＲ１によれば、出力電圧（昇圧電圧）の昇圧速度が適切に制御された昇圧回路の実現が可能となる。メモリセルに印加される昇圧電圧の昇圧速度を適切に設定することで、過剰な昇圧速度を有する昇圧電圧に起因するメモリセルの信頼性低下が抑制される。
【００４５】
図６を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲ１の変形例１である電源回路ＰＷＲ１１の回路図を説明する。
【００４６】
電源回路ＰＷＲ１１は、昇圧速度調整回路Ｓ１、充電電流調整回路Ａ１１、昇圧回路ＣＰ１、およびセレクタＳｅｌ１を備える。図６において、図３と同一符号が付されたものは両者とも同一構成を有し、それらの重複説明は省略される。
【００４７】
充電電流調整回路Ａ１１は、ｎ型トランジスタＭ３に加え、さらに、抵抗Ｒｔｈおよび比較回路Ｃｏｍｐを有する。抵抗Ｒｔｈは、一端に電源電圧Ｖｄｄが印加され、他端がｎ型トランジスタＭ３のソースと接続される。抵抗Ｒｔｈおよびｎ型トランジスタＭ３の接続点は、充電調整電流Ｉｔｈを電圧に変換した充電調整電圧Ｖｃｏｍｐを出力する。即ち、抵抗Ｒｔｈは、充電調整電流Ｉｔｈを電圧に変換する電流電圧変換回路である。比較回路Ｃｏｍｐは、充電調整電圧Ｖｃｏｍｐおよびリファレンス電圧Ｖｒｅｆの比較結果に基づき、２値の値を有するクロック選択信号ｃｏｍｐｏｕｔ＿ｆを生成する。
【００４８】
セレクタＳｅｌ１には、周波数ｆ１を有するクロックｃｌｋ＿ｆ１および周波数ｆ２を有するクロックｃｌｋ＿ｆ２が入力される。周波数ｆ２の値は、周波数ｆ１の値より大きく設定される。セレクタＳｅｌ１は、クロック選択信号ｃｏｍｐｏｕｔ＿ｆに応答して、クロックｃｌｋ＿ｆ１およびクロックｃｌｋ＿ｆ２のいずれか一方を選択し、駆動クロックｃｌｋとして昇圧回路ＣＰ１へ出力する。
【００４９】
クロック選択信号ｃｏｍｐｏｕｔ＿ｆおよびセレクタＳｅｌ１の出力は、以下の様に対応づけられる。充電調整電流Ｉｔｈが増加すると、充電調整電圧Ｖｃｏｍｐの電位は下降する。充電調整電圧Ｖｃｏｍｐがリファレンス電圧Ｖｒｅｆより小さくなると、クロック選択信号ｃｏｍｐｏｕｔ＿ｆは、クロックｃｌｋ＿ｆ１を選択して出力する。一方、充電調整電流Ｉｔｈが減少すると、充電調整電圧Ｖｃｏｍｐの電位は上昇する。充電調整電圧Ｖｃｏｍｐがリファレンス電圧Ｖｒｅｆより大きくなると、クロック選択信号ｃｏｍｐｏｕｔ＿ｆは、クロックｃｌｋ＿ｆ２を選択して出力する。
【００５０】
図７を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲ１１の動作を示す波形図を説明する。
【００５１】
図７（ａ）から図７（ｃ）の縦軸は、各々、図５（ａ）から図５（ｃ）と同じ電圧または電流の時間的変化を示す。また、図７（ａ）から図７（ｅ）の縦軸および横軸は、任意スケールに設定されている。
【００５２】
図７（ａ）に示される通り、時刻ｔ１において、昇圧回路ＣＰ１は、セレクタＳｅｌ１で選択された周波数ｆ２を有するクロックｃｌｋ＿ｆ２に基づき昇圧動作を開始し、昇圧電圧ｖｍｇの電位は負電圧へ降下を開始する。この昇圧電圧ｖｍｇの変化に伴い、出力電流Ｉｏｕｔ、充電調整電流Ｉｔｈ、および負荷電流Ｉｌｏａｄは、急速に増加する（図７（ａ）−（ｃ））。
【００５３】
図７（ｄ）に示される通り、充電調整電流Ｉｔｈの増加に伴い、充電調整電圧Ｖｃｏｍｐは、リファレンス電圧Ｖｒｅｆより小さくなる。すると、図７（ｅ）に示される通り、時刻ｔ２において、クロック選択信号ｃｏｍｐｏｕｔ＿ｆの論理値は反転する。この論理値の反転に応答して、セレクタＳｅｌ１は、周波数ｆ２より低い周波数ｆ１を有するクロックｃｌｋ＿ｆ１を昇圧回路ＣＰ１へ出力する。この結果、昇圧回路ＣＰ１の駆動能力は低下する。
【００５４】
図７（ａ）に示される通り、昇圧回路ＣＰ１の駆動能力が低下する時刻ｔ２から時刻ｔ３の期間、昇圧電圧ｖｍｇの昇圧速度は、昇圧速度制御信号ｔｒｃ＿ｖｍｇの降下速度に対し、より低速で降下する。この両信号の降下速度の違いは、充電調整電流Ｉｔｈを出力するｎ型トランジスタＭ３のソース−ゲート電圧ＶＳＧを減少させる（図６参照）。この結果、図７（ｂ）および（ｅ）に示される通り、時刻ｔ２以降、充電調整電流Ｉｔｈは減少する。
【００５５】
なお、図７（ｂ）において、一点破線の各直線は、各々、図５（ｂ）に示される出力電流Ｉｏｕｔおよび充電調整電流Ｉｔｈと対応する。この波形から理解される通り、昇圧回路ＣＰ１を動作させる駆動クロックｃｌｋの周波数を低下させることにより、充電調整電流Ｉｔｈを減少させることが可能となる。
【００５６】
図７（ａ）に示される通り、時刻ｔ３において、充電調整電流Ｉｔｈは、ｎ型トランジスタＭ３のソース−ゲート電圧ＶＳＧが電圧Ｖｔｈ３’（＜Ｖｔｈ３）まで低下する。この充電調整電流Ｉｔｈの減少に伴い、充電調整電圧Ｖｃｏｍｐは、リファレンス電圧Ｖｒｅｆより大きくなる（図６参照）。すると、図７（ｅ）に示される通り、時刻ｔ３において、クロック選択信号ｃｏｍｐｏｕｔ＿ｆの論理値は反転する。この論理値の反転に応答して、セレクタＳｅｌ１は、周波数ｆ１より高い周波数ｆ２を有するクロックｃｌｋ＿ｆ２を昇圧回路ＣＰ１へ出力する。この結果、昇圧回路ＣＰ１の駆動能力は回復する。
【００５７】
時刻ｔ３以降も、充電調整電流Ｉｔｈの変化を充電調整電圧Ｖｃｏｍｐで検出し、その検出結果に応答して、昇圧回路ＣＰ１へ印加する駆動クロックｃｌｋの周波数が設定される。
【００５８】
電源回路ＰＷＲ１の変形例１に係る電源回路ＰＷＲ１１の効果を説明する。
電源回路ＰＷＲ１１は、昇圧回路ＣＰ１が生成する昇圧電圧ｖｍｇの昇圧速度を、適宜切り替える。昇圧電圧ｖｍｇの昇圧速度の切替は、昇圧回路ＣＰ１へ供給する駆動クロックｃｌｋの周波数を変更することで行われる。より低い周波数の駆動クロックで昇圧回路ＣＰ１を駆動する期間を挿入することで、充電調整電流Ｉｔｈを削減することが可能となる。これにより、電源回路ＰＷＲ１１の低消費電力化が実現される。
【００５９】
図８を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲ１の変形例２である電源回路ＰＷＲ１２の回路図を説明する。
【００６０】
電源回路ＰＷＲ１２は、昇圧速度調整回路Ｓ１、充電電流調整回路Ａ１２、昇圧回路ＣＰ１、およびセレクタＳｅｌ１１を備える。図８において、図３と同一符号が付されたものは両者とも同一構成を有し、それらの重複説明は省略される。
【００６１】
充電電流調整回路Ａ１２は、ｎ型トランジスタＭ３に加え、さらに、抵抗Ｒｔｈ１から抵抗ＲｔｈＮと、Ｎ個の比較回路Ｃｏｍｐを有する。抵抗Ｒｔｈ１の一端には電源電圧Ｖｄｄが印加される。抵抗Ｒｔｈ１の他端からｎ型トランジスタＭ３のソース間には、抵抗Ｒｔｈ２から抵抗ＲｔｈＮが直列接続される。抵抗Ｒｔｈ１および抵抗Ｒｔｈ２の接続点は、充電調整電流Ｉｔｈを電圧に変換した充電調整電圧Ｖｃｏｍｐ１を出力する。以下、同様に、抵抗ＲｔｈＮおよびｎ型トランジスタＭ３のソースの接続点は、充電調整電流Ｉｔｈを電圧に変換した充電調整電圧ＶｃｏｍｐＮを出力する。
【００６２】
抵抗Ｒｔｈ１から抵抗ＲｔｈＮは、いずれも同一の抵抗値を有する。従って、充電調整電圧Ｖｃｏｍｐｋ（ｋ＝１−Ｎ、以下同様）は、電源電圧Ｖｄｄから、抵抗Ｒｔｈ１および充電調整電流Ｉｔｈの積算値として算出される電圧値のｋ倍低下した電位に設定される。
【００６３】
比較回路Ｃｏｍｐは、充電調整電圧Ｖｃｏｍｐｋおよびリファレンス電圧Ｖｒｅｆの比較結果に基づき、２値の値を有するクロック選択信号ｃｏｍｐｏｕｔ＿ｆｋを生成する。例えば、充電調整電圧Ｖｃｏｍｐｋがリファレンス電圧Ｖｒｅｆより小さい場合、クロック選択信号ｃｏｍｐｏｕｔ＿ｆｋは、論理レベル”１”を出力する。充電調整電圧Ｖｃｏｍｐｋがリファレンス電圧Ｖｒｅｆより大きい場合、クロック選択信号ｃｏｍｐｏｕｔ＿ｆｋは、論理レベル”０”を出力する。即ち、抵抗Ｒｔｈ１−ＲｔｈＮおよびＮ個の比較回路Ｃｏｍｐは、充電調整電流ＩｔｈをＮビットデータに変換する。
【００６４】
セレクタＳｅｌ１１には、クロックｃｌｋ＿ｆ１からクロックｃｌｋ＿ｆＮ＋１が入力される。一例として、周波数ｆ１を最小周波数とすると、クロックｃｌｋ＿ｆ１は、周波数ｆ１を有する。クロックｃｌｋ＿ｆ２は、周波数ｆ１の２倍の周波数を有する周波数ｆ２を有する。クロックｃｌｋ＿ｆＮ＋１は、周波数ｆ１の（Ｎ＋１）倍の周波数を有する周波数ｆＮ＋１を有する。
【００６５】
セレクタＳｅｌ１１は、クロック選択信号ｃｏｍｐｏｕｔ＿ｆ１からｃｏｍｐｏｕｔ＿ｆＮの論理値の組み合わせに基づいて、クロックｃｌｋ＿ｆｋのいずれか１つを選択して出力する。例えば、充電調整電流Ｉｔｈが、クロック選択信号ｃｏｍｐｏｕｔ＿ｆ１の論理レベルを”１”に設定するほどに大きい場合、クロック選択信号ｃｏｍｐｏｕｔ＿ｆ２以降も、すべて論理レベルは”１”に設定される。この場合、セレクタＳｅｌ１１は、昇圧回路ＣＰ１へ、最小周波数を有するクロックｃｌｋ＿ｆ１を出力する。
【００６６】
逆に、充電調整電流Ｉｔｈが、クロック選択信号ｃｏｍｐｏｕｔ＿ｆＮの論理レベルを”０”に設定するほど小さい場合、クロック選択信号ｃｏｍｐｏｕｔ＿ｆ１からｃｏｍｐｏｕｔ＿ｆＮ−１も、すべて論理レベル”０”に設定される。この場合、セレクタＳｅｌ１１は、昇圧回路ＣＰ１へ、最大周波数を有するクロックｃｌｋ＿ｆＮ＋１を出力する。
【００６７】
図７に示される電源回路ＰＷＲ１１の動作波形と対比しつつ、図８に示される電源回路ＰＷＲ１２の動作を説明する。
【００６８】
図７に示される通り、電源回路ＰＷＲ１１は、充電調整電流Ｉｔｈが零の状態から昇圧動作を開始する。その場合、セレクタＳｅｌ１は、周波数ｆ１より大きな周波数ｆ２を有するクロックｃｌｋ＿ｆ２を昇圧回路ＣＰ１へ出力する。時刻ｔ２において、充電調整電流Ｉｔｈが所定値を超えると、比較回路Ｃｏｍｐが出力するクロック選択信号ｃｏｍｐｏｕｔ＿ｆの論理レベルが反転する。クロック選択信号ｃｏｍｐｏｕｔ＿ｆの論理レベルの反転に応答して、セレクタＳｅｌ１は、周波数ｆ１を有するクロックｃｌｋ＿ｆ１を出力する。２段階に設定されたクロック周波数を切り替えることで、昇圧電圧ｖｍｇの降下速度も２段階に切り替えられる。
【００６９】
一方、図８に示される電源回路ＰＷＲ１２は、昇圧回路ＣＰ１へ供給する駆動クロックｃｌｋの周波数を、周波数ｆ１を有するクロックｃｌｋ＿ｆ１から周波数ｆＮ＋１を有するクロックｃｌｋ＿ｆＮ＋１へ順次切り替える。即ち、動作開始時の昇圧回路ＣＰ１には、最小の周波数を有するクロックｃｌｋ＿ｆ１が供給され、より高速の周波数を有するクロックｃｌｋ＿ｆ２以降のクロックが、順次供給される。駆動クロックｃｌｋの周波数が多段階に変化することで、昇圧回路ＣＰ１の駆動能力も多段階に変化する。その結果、昇圧電圧ｖｍｇの昇圧速度は、より緩やかに変化する。
【００７０】
電源回路ＰＷＲ１の変形例２に係る電源回路ＰＷＲ１２の効果を説明する。
昇圧回路ＣＰ１が出力する昇圧電圧ｖｍｇの昇圧速度が滑らかに変化することで、メモリセルＭＣの信頼性を、より向上させることが可能となる。
【００７１】
図９を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲ１の変形例３である電源回路ＰＷＲ１３の回路図を説明する。
【００７２】
電源回路ＰＷＲ１３は、昇圧速度調整回路Ｓ１、充電電流調整回路Ａ１２、昇圧回路ＣＰ１２を備える。図９において、図３と同一符号が付されたものは両者とも同一構成を有し、それらの重複説明は省略される。
【００７３】
充電電流調整回路Ａ１２は、図６に示される充電電流調整回路Ａ１１と同一の構成を有する。ただし、充電電流調整回路Ａ１１が有する比較回路Ｃｏｍｐは、クロック選択信号ｃｏｍｐｏｕｔ＿ｆを出力していたのに対し、充電電流調整回路Ａ１２が有する比較回路Ｃｏｍｐは、容量切替信号ｃｏｍｐｏｕｔ＿ｃを出力する。昇圧回路ＣＰ１２の特性は、その容量切替信号ｃｏｍｐｏｕｔ＿ｃに応答して、変化する。
【００７４】
充電調整電流Ｉｔｈの増加により、充電調整電圧Ｖｃｏｍｐの値がリファレンス電圧Ｖｒｅｆより小さくなると、比較回路Ｃｏｍｐは、容量切替信号ｃｏｍｐｏｕｔ＿ｃの論理レベルを”０”に設定する。逆に、充電調整電流Ｉｔｈの減少により、充電調整電圧Ｖｃｏｍｐの値がリファレンス電圧Ｖｒｅｆより大きくなると、比較回路Ｃｏｍｐは、容量切替信号ｃｏｍｐｏｕｔ＿ｃの論理レベルを”１”に設定する。
【００７５】
図１０を参照して、実施の形態１に係る半導体装置１が備える電源回路ＰＷＲ１の変形例３である電源回路ＰＷＲ１３が有する昇圧回路ＣＰ１２の回路図を説明する。
【００７６】
図１０の昇圧回路ＣＰ１２と図４の昇圧回路ＣＰ１とは、以下の点で相違する。他の構成は同一であり、重複説明は省略される。即ち、昇圧回路ＣＰ１２は、ノードＮ１およびノードＮ２を有する複数の単位昇圧回路ｐ１２を有する。単位昇圧回路ｐ１２において、ノードＮ２、およびバッファＢｕｆの出力が接続されるノードＮ３間には、容量Ｃｐ１が接続される。さらに、ノードＮ２およびノードＮ３間には、容量Ｃｐ２およびスイッチＳｗｃが直列接続される。スイッチＳｗｃの開閉動作は、容量切替信号ｃｏｍｐｏｕｔ＿ｃに応答して制御される。
【００７７】
昇圧回路ＣＰ１２を有する電源回路ＰＷＲ１３の動作を説明する。
電源回路ＰＷＲ１３は、各単位昇圧回路ｐ１２が有する容量Ｃｐ２の接続状態を制御することで、昇圧回路ＣＰ１２の駆動能力を変化させる。充電調整電流Ｉｔｈが零の状態から昇圧動作を開始する場合、充電調整電圧Ｖｃｏｍｐの値はリファレンス電圧Ｖｒｅｆより大きいため、容量切替信号ｃｏｍｐｏｕｔ＿ｃの論理レベルは”１”に設定される。
【００７８】
この容量切替信号ｃｏｍｐｏｕｔ＿ｃに応答して、スイッチＳｗｃは閉状態に設定される。閉状態に設定されたスイッチＳｗｃを介して、ノードＮ２とバッファＢｕｆの出力間には、容量Ｃｐ１と並列に容量Ｃｐ２が接続される。この状態に設定された昇圧回路ＣＰ１２は、所定の昇圧速度で、昇圧電圧ｖｍｇの生成を開始する。
【００７９】
その後、充電調整電流Ｉｔｈが増加し、充電調整電圧Ｖｃｏｍｐがリファレンス電圧Ｖｒｅｆより小さくなると、容量切替信号ｃｏｍｐｏｕｔ＿ｃの論理レベルは”０”に設定される。この容量切替信号ｃｏｍｐｏｕｔ＿ｃに応答して、スイッチＳｗｃは開状態に設定される。スイッチＳｗｃが開状態に変化すると、ノードＮ２とバッファＢｕｆの出力間に接続されていた容量Ｃｐ２は、切り離される。その結果、昇圧回路ＣＰ１２の駆動能力は低下し、昇圧電圧ｖｍｇの昇圧速度は、低下する。
【００８０】
電源回路ＰＷＲ１の変形例３に係る電源回路ＰＷＲ１３の効果を説明する。
複数の周波数を有するクロックを昇圧回路ＣＰ１２へ供給することなく、単一の周波数を有するクロックで昇圧電圧の昇圧速度を変更することが可能となる。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８２】
１  半導体装置、１２  ＲＡＭモジュール、１５  ＤＭＡコントローラ、１６  バスインターフェイス、２１  Ｉ／Ｏ制御回路、２１ａ  アドレスバッファ、２１ｂ  Ｉ／Ｏバッファ、２２  オシレータ、２３  制御回路、２５  Ｘデコーダ、２６  センスアンプ、２７  Ｙデコーダ、３１  定電流回路、５１  曲線、Ａ１，Ａ１１，Ａ１２  充電電流調整回路、ＢＬ  ビット線、Ｂｕｆ  バッファ、ＢＵＳ１  高速バス、ＢＵＳ２  低速バス、Ｃ  安定化容量、ＣＬ  負荷容量、Ｃｌｋ  クロック、ｃｌｋ  駆動クロック、ｃｌｋ＿ｂ  反転クロック、ｃｌｋ＿ｆ１，ｃｌｋ＿ｆ２，ｃｌｋ＿ｆｋ，ｃｌｋ＿ｆＮ  クロック、ｃｌｋ＿ｔ  正転クロック、Ｃｏｍｐ  比較回路、ｃｏｍｐｏｕｔ＿ｃ  容量切替信号、ｃｏｍｐｏｕｔ＿ｆ，ｃｏｍｐｏｕｔ＿ｆ１，ｃｏｍｐｏｕｔ＿ｆ２，ｃｏｍｐｏｕｔ＿ｆｋ，ｃｏｍｐｏｕｔ＿ｆＮ  クロック選択信号、ＣＰ１，ＣＰ１２  昇圧回路、
Ｃｐ，Ｃｐ１，Ｃｐ２  容量、Ｃｒｅｆ  リファレンス容量、ｆ１，ｆ２，ｆＮ  周波数、Ｉｌｏａｄ  負荷電流、Ｉｎｖ１  インバータ、Ｉｏｕｔ  出力電流、Ｉｒｅｆ  リファレンス電流、Ｉｔｈ  充電調整電流、ＭＡ  フラッシュメモリアレイ、ＭＣ  メモリセル、Ｍｃｓｌ  メモリセルトランジスタ、ＭＤ  フラッシュメモリモジュール、ＭＧＬ  メモリゲート線、Ｍｓ  選択トランジスタ、Ｎ１，Ｎ２，Ｎ３  ノード、ｐ１，ｐ１２  単位昇圧回路、ＰＷＲ１，ＰＷＲ１１，ＰＷＲ１２，ＰＷＲ１３  電源回路、ＲＥＳ  リセット信号、Ｒｔｈ，Ｒｔｈ１，Ｒｔｈ２，ＲｔｈＮ  抵抗、Ｓ１  昇圧速度調整回路、Ｓｅｌ１，Ｓｅｌ１１  セレクタ、ＳＬ  ソース線、ＳＴＢＹ  スタンバイ信号、Ｓｗ，Ｓｗｃ  スイッチ、ｔｒｃ＿ｖｍｇ  昇圧速度制御信号、Ｖｃｃ  電源電圧、Ｖｃｏｍｐ，Ｖｃｏｍｐ１，Ｖｃｏｍｐｋ，ＶｃｏｍｐＮ  充電調整電圧、Ｖｄｄ  電源電圧、ＶＧＮ  電圧生成回路、ｖｍｇ  昇圧電圧、ＶＭＧＬ  メモリゲート線電圧、Ｖｒｅｆ  リファレンス電圧、ＶＳＧ  ソース−ゲート電圧、ＶＳＬ  ソース線電圧、Ｖｓｓ  電源電圧、Ｖｔｈ３  閾値電圧、ＶＷＬ  ワード線電圧、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014179147.tif 000009
【図８】
2014179147.tif 000010
【図９】
2014179147.tif 000011
【図１０】
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