(57)【要約】 【課題】２つのＦＥＴ素子を設けることなく簡単な回路構成を実現すること。【解決手段】プッシュプル動作によって高周波信号を増幅出力する２つの駆動素子と、前記２つの駆動素子の各出力側に個別に接続された２つのパターン回路を有し、これらパターン回路により前記２つの駆動素子からの前記高周波信号を差動モードにより伝える整合回路と、前記整合回路から出力される前記差動モードの前記高周波信号をシングルエンドモードに変換するバラン回路と、前記２つのパターン回路のうちいずれか一方の前記パターン回路に接続された電源と、前記２つのパターン回路間を接続し、少なくとも前記電源の出力を他方の前記パターン回路に供給するための電源通電用回路とを具備する高周波広帯域増幅回路である。【選択図】図１
2014179738.tif 000002
【特許請求の範囲】
【請求項１】
プッシュプル動作によって高周波信号を増幅出力する２つの駆動素子と、
前記２つの駆動素子の各出力側に個別に接続された２つのパターン回路を有し、これらパターン回路により前記２つの駆動素子からの前記高周波信号を差動モードにより伝える整合回路と、
前記整合回路から出力される前記差動モードの前記高周波信号をシングルエンドモードに変換するバラン回路と、
前記２つのパターン回路のうちいずれか一方の前記パターン回路に接続された電源と、
前記２つのパターン回路間を接続し、少なくとも前記電源の出力を他方の前記パターン回路に供給するための電源通電用回路と、
を具備することを特徴とする高周波広帯域増幅回路。
【請求項２】
前記電源通電用回路は、インダクタンス成分を含むことを特徴とする請求項１記載の高周波広帯域増幅回路。
【請求項３】
前記インダクタンス成分のインピーダンスは、前記２つの駆動素子のインピーダンスの２０倍以上で、かつ前記高周波信号の変調周波数以下において１オーム以下になるように設定されることを特徴とする請求項２記載の高周波広帯域増幅回路。
【請求項４】
前記電源通電用回路は、インダクタンス成分のインピーダンスを打ち消すキャパシタ成分を含むことを特徴とする請求項２又は３記載の高周波広帯域増幅回路。
【請求項５】
前記電源通電用回路は、当該電源通電用回路全体のインピーダンスを調整するインピーダンス調整回路を有することを特徴とする請求項２乃至４のうちいずれか１項記載の高周波広帯域増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、２つの駆動素子のプッシュプル動作によって広帯域で高効率に高周波信号を増幅出力する高周波広帯域増幅回路に関する。
【背景技術】
【０００２】
地上デジタル放送の送信機や携帯電話の基地局送信機などでは、ＵＨＦ帯域又はマイクロ波帯域で動作する高周波広帯域増幅回路が使用される。この高周波広帯域増幅回路は、大きな電力を増幅するために出力用のＦＥＴ素子が用いられる。このＦＥＴ素子では、大きな電力を増幅するためにその出力電力も大きくなり、これに伴って当該ＦＥＴ素子の出力インピーダンスは小さくなる。
【０００３】
このＦＥＴ素子は、他の機器に接続してその高周波出力を供給するために、小さくなった出力インピーダンスを他の機器に用いられ例えば５０Ωにインピーダンス変換しなければならないことがある。この場合、高周波広帯域増幅回路は、ＦＥＴ素子を広帯域となることを目的としてプッシュプル型の回路構成することが多い。このプッシュプル型の回路構成では、２つのＦＥＴ素子にそれぞれドレイン用の電源をそれぞれ接続している。
【０００４】
地上デジタル放送で使用される高周波信号には、例えばＯＦＤＭ（Orthogonal Frequency Division Multiplexing）信号や、携帯電話基地局で使用されるＣＤＭＡ（Code division multiple access）信号が有り、これら信号は例えば数ＭＨｚから数十ＭＨｚ帯域で変調されている。  
ＦＥＴ素子は、高周波変調信号に応じて出力電力とドレイン電流とが大きく変化する。ドレイン電源とＦＥＴ素子との間のインダクタンス成分は、ドレイン電流の波形を歪ませるので、当該インダクタンス分を極力減らす工夫がされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３９７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高周波増幅器の効率を向上させる手法としては、ドレイン電圧を入力変調信号のエンベロープに応じて変化させる方法がある。この方法では、ドレイン電源とＦＥＴ素子との間のインダクタンス成分をさらに減らすようにする。又、ドレイン電源が複雑になるので、プッシュプル回路の２つのＦＥＴ素子にそれぞれ２つのドレイン用の電源から電力を供給すると、２つのＦＥＴ素子を設けるものとなる。
【課題を解決するための手段】
【０００７】
実施形態によれば、プッシュプル動作によって高周波信号を増幅出力する２つの駆動素子と、前記２つの駆動素子の各出力側に個別に接続された２つのパターン回路を有し、これらパターン回路により前記２つの駆動素子からの前記高周波信号を差動モードにより伝える整合回路と、前記整合回路から出力される前記差動モードの前記高周波信号をシングルエンドモードに変換するバラン回路と、前記２つのパターン回路のうちいずれか一方の前記パターン回路に接続された電源と、前記２つのパターン回路間を接続し、少なくとも前記電源の出力を他方の前記パターン回路に供給するための電源通電用回路とを具備する高周波広帯域増幅回路である。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の高周波広帯域増幅回路を示す回路図。
【図２】第２の実施の形態の高周波広帯域増幅回路を示す回路図。
【図３】第３の実施の形態の高周波広帯域増幅回路を示す回路図。
【図４】第３の実施の形態の高周波広帯域増幅回路の変形例を示す回路図。
【発明を実施するための形態】
【０００９】
［第１の実施の形態］  
以下、第１の実施の形態について図面を参照して説明する。  
図１は高周波広帯域増幅回路の回路図を示す。この高周波広帯域増幅回路１０は、プッシュプル動作によって高周波信号Ｑを増幅出力する２つの駆動素子、すなわちＵＨＦ帯域又はマイクロ波帯域用における高周波（ＲＦ）のパワーアンプとしての２つのプッシュプル出力用ＦＥＴ素子（以下、出力用ＦＥＴ素子と省略する）１ａ、１ｂを備える。この高周波広帯域増幅回路１０は、回路基板上に構成されている。２つの出力用ＦＥＴ素子１ａ、１ｂは、プッシュプル回路を構成し、各ドレイン端子から増幅された高周波信号Ｑを出力する。
【００１０】
これら出力用ＦＥＴ素子１ａ、１ｂの各ドレイン端子には、整合回路１１として、各出力側整合回路パターン回路３１ａ、３１ｂがそれぞれ個別に接続されている。これら出力側整合回路パターン回路３１ａ、３１ｂは、後段のバラン回路２との間のインピーダンス整合を取る。これら出力側整合回路パターン回路３１ａ、３１ｂは、それぞれ回路基板上に予め設定されたパターン形状で、かつ互いに平行に銅等により形成されている。これら出力側整合回路パターン回路３１ａ、３１ｂは、２つの出力用ＦＥＴ素子１ａ、１ｂからの高周波信号Ｑを差動モードにより伝える。
【００１１】
これら出力側整合回路パターン回路３１ａ、３１ｂは、それぞれ各出力側ＤＣカットキャパシタ３３ａ、３３ｂを介してバラン回路２に接続されている。出力側ＤＣカットキャパシタ３３ａ、３３ｂは、それぞれ高周波信号Ｑから直流成分をカットする。なお、各出力側整合回路パターン回路３１ａ、３１ｂの間には、キャパシタンス素子３２が存在する。このキャパシタンス素子３２は、各出力側整合回路パターン回路３１ａ、３１ｂの間に生じるキャパシタ成分である。
【００１２】
バラン回路２は、整合回路１１と当該増幅回路１０のＲＦ出力端子４に接続される例えば一心の５０Ωの同軸ケーブルとの間の整合を取る。このバラン回路２は、整合回路１１から出力されるプッシュプル動作の差動モードの高周波信号Ｑをシングルエンドモードの高周波信号に変換し、当該高周波信号をＲＦ出力端子４から出力する。このバラン回路２の各出力用ＦＥＴ素子１ａ、１ｂ側は、接地されている。
【００１３】
２つの出力側整合回路パターン回路３１ａ、３１ｂのうちいずれか一方の出力側整合回路パターン回路、例えば出力側整合回路パターン回路３１ｂには、出力側バイアス用４分の１波長回路パターン素子（以下、回路パターン素子と省略する）３４と出力側バイアス用キャパシタンス３５との接続点を介してバイアス用電源６が接続されている。回路パターン素子３４は、回路基板上に予め設定されたパターン形状に形成されている。出力側バイアス用キャパシタンス３５は、バイアス用電源６のバイアス電圧を当該増幅回路１０に影響を与えないように直流成分であるバイアス電圧をカットする。なお、この出力側バイアス用キャパシタンス３５は、バラン回路２の各出力用ＦＥＴ素子１ａ、１ｂ側が接地されているので、出力側整合回路パターン３１ａとバラン回路２との間に挿入されている。
【００１４】
２つの出力側整合回路パターン回路３１ａ、３１ｂの間には、電源通電用回路としてのインダクタンス素子４０が接続されている。このインダクタンス素子４０は、バイアス用電源６から出力されるバイアス電圧を２つの出力側整合回路パターン回路３１ａ、３１ｂを通して２つの出力用ＦＥＴ素子１ａ、１ｂの各ドレイン端子にそれぞれ供給する。このインダクタンス素子４０は、例えばコイル素子、ワイヤー等のインダクタンス成分を有するものであればよい。
【００１５】
このインダクタンス素子４０のインダクタンス成分ＬのインピーダンスＺＬは、２つの出力用ＦＥＴ素子１ａ、１ｂのインピーダンスＺＦＥＴの２０倍以上で、かつＲＦ周波数帯域ｆＲＦにおいて、高周波信号Ｑの変調周波数ｆＭＯＤ以下において１オーム（１Ω）以下になるように次式（１）（２）に従って設定される。  
２π・ｆＲＦ・Ｌ≧２０・ＺＦＥＴ            …（１）  
２π・ｆＭＯＤ・Ｌ≦１                    …（２）
このような高周波広帯域増幅回路であれば、バイアス用電源６から出力されるバイアス電圧は、回路パターン素子３４を通して出力用ＦＥＴ素子１ｂのドレイン端子に供給されると共に、回路パターン素子３４からインダクタンス素子４０を通して出力用ＦＥＴ素子１ａのドレイン端子に供給される。
【００１６】
高周波信号Ｑが各出力用ＦＥＴ素子１ａ、１ｂのゲートに入力すると、これら出力用ＦＥＴ素子１ａ、１ｂは、それぞれ高周波信号Ｑを増幅出力する。これら高周波信号Ｑは、各出力側整合回路パターン回路３１ａ、３１ｂに供給される。  
これら出力側整合回路パターン回路３１ａ、３１ｂは、それぞれ各出力用ＦＥＴ素子１ａ、１ｂからの高周波信号Ｑを差動モードによりバラン回路２に供給する。
【００１７】
このバラン回路２は、整合回路１１から出力されるプッシュプル動作の差動モードの高周波信号Ｑをシングルエンドモードの高周波信号に変換し、当該高周波信号をＲＦ出力端子４から出力する。
【００１８】
このような高周波広帯域増幅回路１０によれば、２つの出力側整合回路パターン回路３１ａ、３１ｂの間にインダクタンス素子４０を接続し、バイアス用電源６から出力されるバイアス電圧を２つの出力側整合回路パターン回路３１ａ、３１ｂを通して２つの出力用ＦＥＴ素子１ａ、１ｂの各ドレイン端子にそれぞれ供給するので、１つのバイアス用電源６からバイアス電圧を２つの出力用ＦＥＴ素子１ａ、１ｂにそれぞれ供給できる。１つのバイアス用電源６を設けるだけでよいので、回路構成を簡単化でき、かつ小型化することができる。
【００１９】
インダクタンス素子４０のインダクタンス成分ＬのインピーダンスＺＬは、上式（１）（２）に示すように２つの出力用ＦＥＴ素子１ａ、１ｂのインピーダンスＺＦＥＴの２０倍以上で、かつＲＦ周波数帯域ｆＲＦにおいて、高周波信号Ｑの変調周波数ｆＭＯＤ以下において１オーム（１Ω）以下になるように設定されるので、インダクタンス素子４０は、当該高周波広帯域増幅回路１０に影響を与えず、かつ高周波信号Ｑに対して１オーム（１Ω）以下の十分低いインピーダンスＺＬになり、２つの出力用ＦＥＴ素子１ａ、１ｂのドレイン電流の変化にも影響を与えない。
【００２０】
［第２の実施の形態］  
次に、第２の実施の形態について図面を参照して説明する。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。  
図２は高周波広帯域増幅回路１０の回路図を示す。この高周波広帯域増幅回路１０は、インダクタンス素子４０に対して並列に出力側インダクタンス共振用キャパシタンス素子（以下、キャパシタンス素子と称する）４１が接続されている。
【００２１】
このキャパシタンス素子４１は、ＲＦ周波数帯域ｆＲＦにおいて、インダクタンス素子４０のインダクタンス成分ＬのインピーダンスＺＬを打ち消すキャパシタ成分Ｃを含む。このキャパシタンス素子４１は、２つの出力用ＦＥＴ素子１ａ、１ｂが動作する高周波信号Ｑの周波数帯域で、かつインダククンス素子４０と共振関係となるように容量値が設定される。このキャパシタンス素子４１のキャパシタ成分Ｃは、次式（３）（４）に従って設定される。  
２π・ｆＲＦ・Ｌ＝１／２π・ｆＲＦ・Ｃ      …（３）  
２π・ｆＭＯＤ・Ｌ≦１                      …（４）
このように第２の実施の形態によれば、インダクタンス素子４０に対して並列に、ＲＦ周波数帯域ｆＲＦにおいて、インダクタンス素子４０のインダクタンス成分ＬのインピーダンスＺＬを打ち消すキャパシタ成分Ｃのキャパシタンス素子４１を接続したので、上記第１の実施の形態と同様の効果を奏することができると共に、ＲＦ周波数帯域ｆＲＦに関係なく、インダクタンス素子４０のインダクタンス値Ｌを決定でき、高周波信号Ｑの変調周波数ｆＭＯＤ以下における同インダクタンス素子４０のインピーダンスＺＬを非常に小さくできる。なお、キャパシタンス素子４１は、２つの出力用ＦＥＴ素子１ａ、１ｂの内部キャパシタンスを用いてもよい。
【００２２】
［第３の実施の形態］  
次に、第３の実施の形態について図面を参照して説明する。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。  
図３は高周波広帯域増幅回路１０の回路図を示す。この高周波広帯域増幅回路１０は、インダクタンス素子４０と一方の出力側整合回路パターン回路３１ａとの接続点に、出力側インダクタンス用回路パターン４４ａと出力側インダクタンス用キャパシタンス素子４５ａとの直列回路を接続して接地している。
【００２３】
又、同高周波広帯域増幅回路１０は、インダクタンス素子４０と他方の出力側整合回路パターン回路３１ｂとの接続点に、出力側インダクタンス用回路パターン４４ｂと出力側インダクタンス用キャパシタンス素子４５ｂとの直列回路を接続して接地している。  
各出力側インダクタンス用回路パターン４４ａ、４４ｂは、それぞれ回路基板上に予め設定されたパターン形状に形成され、例えばパターンの長さを調整可能としている。
【００２４】
このように第３の実施の形態によれば、インダクタンス素子４０と出力側整合回路パターン回路３１ａ、３１ｂとの各接続点に、それぞれパターンの長さを調整可能な出力側インダクタンス用回路パターン４４ａ、４４ｂと出力側インダクタンス用キャパシタンス素子４５ａ、４５ｂとの直列回路を接続したので、上記第１の実施の形態と同様の効果を奏することができると共に、当該出力側インダクタンス用回路パターン４４ａ、４４ｂの長さを調整することにより、全体のインダクタンス値を微調整できる。これにより、各出力用ＦＥＴ素子１ａ、１ｂとバラン回路２との間のインピーダンスを整合することができる。
【００２５】
又、２つの出力側整合回路パターン回路３１ａ、３１ｂとキャパシタンス素子４５ａ、４５ｂとにより構成されるインダクタンス回路を整合回路１１と接地との間に接続し、この接続点とバイアス用電源６によるドレイン電圧の供給箇所とは、２つの出力用ＦＥＴ素子１ａ、１ｂのドレイン端子から等距離となる。
【００２６】
［変形例］  
次に、第３の実施の形態の変形例について図面を参照して説明する。なお、図３と同一部分には同一符号を付してその詳しい説明は省略する。  
図４は高周波広帯域増幅回路１０の変形例の回路図を示す。この高周波広帯域増幅回路１０は、各出力側インダクタンス用回路パターン４４ａ、４４ｂをそれぞれ出力側インダクタンス素子４４ａ、４４ｂに代えたものである。これら出力側インダクタンス素子４４ａ、４４ｂは、それぞれ例えばコイル素子、ワイヤー等のインダクタンス成分を有するものである。これら出力側インダクタンス素子４４ａ、４４ｂは、それぞれ長さを調整可能である。
【００２７】
このような変形例によれば、上記第１の実施の形態と同様の効果を奏することができると共に、例えばコイル素子、ワイヤー等の出力側インダクタンス用回路パターン４４ａ、４４ｂの長さを調整することにより、全体のインダクタンス値を微調整して、各出力用ＦＥＴ素子１ａ、１ｂとバラン回路２との間のインピーダンスを整合することができる。
【００２８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２９】
１ａ，１ｂ：プッシュプル出力用ＦＥＴ素子（出力用ＦＥＴ素子）、２：バラン回路、４：ＲＦ出力端子、６：バイアス用電源、１０：高周波広帯域増幅回路、１１：整合回路、３１ａ，３１ｂ：出力側整合回路パターン回路、３２：キャパシタンス素子、３３ａ，３３ｂ：出力側ＤＣカットキャパシタ、３４：出力側バイアス用４分の１波長回路パターン素子、３５：出力側バイアス用キャパシタンス、４０：インダクタンス素子、４４ａ，４４ｂ：出力側インダクタンス用回路パターン、４５ａ，４５ｂ：出力側インダクタンス用キャパシタンス素子。
【図１】
2014179738.tif 000003
【図２】
2014179738.tif 000004
【図３】
2014179738.tif 000005
【図４】
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