(57)【要約】【課題】プリエンファシス時とデエンファシス時のコモンモード電圧が変動することをリアルタイムに低減することができる差動出力回路、基板間通信システム及び画像形成装置を提供する。【解決手段】プリエンファシスをかけて差動信号を出力する主出力部と、前記主出力部が出力する差動信号の理想値に対する差分を検出する検出部と、前記主出力部が出力する差動信号に対し、前記検出部が検出した差分を補うように前記主出力部を補助する補助部と、を有する。【選択図】図５
2014179712.tif 000002
【特許請求の範囲】
【請求項１】
プリエンファシスをかけて差動信号を出力する主出力部と、
前記主出力部が出力する差動信号の理想値に対する差分を検出する検出部と、
前記主出力部が出力する差動信号に対し、前記検出部が検出した差分を補うように前記主出力部を補助する補助部と、
を有することを特徴とする差動出力回路。
【請求項２】
前記主出力部は、
プリエンファシスをかけて差動電流を出力し、
前記検出部は、
前記主出力部が出力する差動電流の理想値に対する電流の差分を検出し、
前記補助部は、
前記検出部が検出した電流の差分を補うように電流を出力することによって前記主出力部を補助すること
を特徴とする請求項１に記載の差動出力回路。
【請求項３】
前記検出部は、
前記主出力部と回路構成が同じであり、前記主出力部とは独立した電流源から差動電流を生成するダミー回路と、
前記ダミー回路が出力する差動電流を用いて、前記主出力部が出力する差動電流の理想値に対する電流の差分を検出する差分検出回路と、
を有すること
を特徴とする請求項２に記載の差動出力回路。
【請求項４】
前記検出部は、
前記主出力部が出力する差動電流の理想値よりも少ない電流を検出すること
を特徴とする請求項３に記載の差動出力回路。
【請求項５】
前記ダミー回路は、
前記出力部が出力する差動電流よりも少ない差動電流を生成すること
を特徴とする請求項３又は４に記載の差動出力回路。
【請求項６】
前記主出力部、前記検出部及び前記補助部は、
同一の半導体上に形成されていること
を特徴とする請求項１乃至５のいずれか１項に記載の差動出力回路。
【請求項７】
請求項１乃至６のいずれか１項に記載の差動出力回路が設けられた第１の基板と、
前記主出力部が出力する差動信号を前記第１の基板から受入れる第２の基板と、
を有することを特徴とする基板間通信システム。
【請求項８】
画像を形成する画像形成部と、
請求項７に記載の基板間通信システムと、
を有する画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動出力回路、基板間通信システム及び画像形成装置に関する。
【背景技術】
【０００２】
近年、装置間の通信速度が高速化されており、さまざまな高速シリアル通信の開発が進められている。高速シリアル通信では、データ送信の1つの方式として、電流出力（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ：ＣＭＬ）方式があり、ノイズ耐性が強い差動出力回路によって構成されるものが知られている。
【０００３】
例えば、特許文献１は、プリエンファシス時には、差動出力信号のプリエンファシス作用を補強し、デエンファシス時には、差動出力信号のプリエンファシスを行っていたパスをオフし、高位側電源と低位側電源間の電流パスをオンする回路を備えた出力回路を開示している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、温度や電源電圧などが変化すると、プリエンファシス時とデエンファシス時のコモンモード電圧も変動してしまうという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、プリエンファシス時とデエンファシス時のコモンモード電圧が変動することをリアルタイムに低減することができる差動出力回路、基板間通信システム及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、プリエンファシスをかけて差動信号を出力する主出力部と、前記主出力部が出力する差動信号の理想値に対する差分を検出する検出部と、前記主出力部が出力する差動信号に対し、前記検出部が検出した差分を補うように前記主出力部を補助する補助部と、を有する。
【発明の効果】
【０００７】
本発明によれば、プリエンファシス時とデエンファシス時のコモンモード電圧が変動することをリアルタイムに低減することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、一般的なエンファシス機能を有する差動電流出力回路の構成例を示す図である。
【図２】図２は、図１に示した差動電流出力回路に対する入力波形と出力波形とを示すタイミングチャートである。
【図３】図３は、差動電流出力回路の他の構成例を示す図である。
【図４】図４は、図３に示した差動電流出力回路に対する入力波形と出力波形とを示すタイミングチャートである。
【図５】図５は、実施の形態にかかる差動電流出力回路の構成例を示す図である。
【図６】図６は、差動電流出力回路を用いて通信を行う画像形成装置の構成例を示すブロック図である。
【図７】図７は、画像形成装置に設けられた基板間通信システムの概要を示すブロック図である。
【発明を実施するための形態】
【０００９】
（背景）
まず、本発明をするに至った背景について説明する。図１は、一般的なエンファシス機能を有する差動電流出力回路（差動出力回路）１の構成例を示す図である。差動電流出力回路１は、例えばＩＣ（半導体集積回路）上に形成されたｎＭＯＳトランジスタＭ１〜Ｍ６、出力抵抗Ｒ１，Ｒ２及びバイアス回路１０を有する。以下、ｎＭＯＳトランジスタＭ１〜Ｍ６などのトランジスタは単にＭ１〜Ｍ６などと記し、出力抵抗Ｒ１，Ｒ２などは単にＲ１，Ｒ２などと記すことがある。
【００１０】
Ｍ１、Ｍ２は、それぞれバイアス回路１０によってゲートに予め定められた電圧が印加され、それぞれ電流源となっている。入力端子Ｄは、データが入力される。入力端子ＤＢは、データの反転信号が入力される。入力端子Ｅは、エンファシスデータが入力される。入力端子ＥＢは、エンファシスデータの反転信号が入力される。出力端子ＴＸＰは、送信データを出力する。出力端子ＴＸＭは、送信データの反転信号を出力する。Ｒ１、Ｒ２は、例えば５０Ωである。抵抗Ｒ３は、受信回路の終端抵抗であり、出力抵抗が５０Ωの場合には１００Ωとなる。以下、入力端子Ｄ及び出力端子ＴＸＭなどの端子、又はその端子における信号を単にＤ及びＴＸＭなどと記すことがある。
【００１１】
図２は、図１に示した差動電流出力回路１に対する入力波形と出力波形とを示すタイミングチャートである。図２において、Ｄ，ＤＢ，Ｅ，ＥＢは、入力波形を示している。上述したように、Ｄの反転信号がＤＢとなっており、Ｅの反転信号がＥＢとなっている。
【００１２】
ＴＸＰ，ＴＸＭは、理想の出力波形である。図２に示した点線は、理想の出力波形の４つのレベルを示している。各点線は、それぞれ上からプリエンファシス時のハイレベル、デエンファシス時のハイレベル、デエンファシス時のローレベル及びプリエンファシス時のローレベルを示す。
【００１３】
ＴＸＰ２，ＴＸＭ２は、例えば出力振幅やエンファシスが大きい時に、実際に出力端子ＴＸＰ，ＴＸＭから出力される波形である。ＴＸＰ２，ＴＸＭ２は、共にプリエンファシス時のローレベルが理想の出力波形に比べて高くなっている。このように、プリエンファシス時のローレベルが理想のレベルまで十分に下がらないことは、プリエンファシス時のコモンモード電圧とデエンファシス時のコモンモード電圧に差を生じさせ、通信において問題となる。
【００１４】
ＴＸＰ２，ＴＸＭ２が理想の出力波形のプリエンファシス時のローレベルまで下がらない理由は、プリエンファシス時のローレベルを出力する場合に、Ｍ１，Ｍ２のドレイン電圧が下がるためである。つまり、Ｍ１，Ｍ２は、飽和領域から外れた領域で動作するために、理想電流が流れなくなっている。特に、出力振幅を大きくした場合、エンファシスレベルを上げた場合、及び電源電圧が低い場合に、理想の出力波形のレベルと、実際の出力波形のレベルとの差分が大きくなる。
【００１５】
図３は、差動電流出力回路の他の構成例（差動電流出力回路１ａ）を示す図である。差動電流出力回路１ａは、メイン出力部（主出力部）２ａ及び補助出力部３ａを有する。なお、図３に示した差動電流出力回路１ａにおいて、図１に示した差動電流出力回路１を構成する部分と実質的に同一の構成部分には同一の符号が付してある。
【００１６】
メイン出力部２ａにおいて、電流源２０は、図１に示したＭ１に対応し、電流Ｉ１を流す。また、電流源２２は、図１に示したＭ２に対応し、電流Ｉ２を流す。補助出力部３ａは、ｎＭＯＳトランジスタＭ７〜Ｍ１０、電流源３０，３２及び電流設定回路３４を有する。
【００１７】
電流源３０は、Ｍ７，Ｍ８に対する電流源である。また、電流源３２は、Ｍ９，Ｍ１０に対する電流源である。電流設定回路３４は、電流源３０，３２がそれぞれ流す電流Ｉ３，Ｉ４を設定する。ただし、電流設定回路３４が設定する電流量の値は固定値である。また、補助出力部３ａは、入力端子Ｆ，ＦＢ，ＦＣ，ＦＤを有する。差動電流出力回路１ａは、補助出力部３ａが出力する電流を電流設定回路３４によって設定することにより、プリエンファシス時のコモンモード電圧とデエンファシス時のコモンモード電圧の差分を小さくする。
【００１８】
図４は、図３に示した差動電流出力回路１ａに対する入力波形と出力波形とを示すタイミングチャートである。Ｄ，ＤＢ，Ｅ，ＥＢ，Ｆ，ＦＢ，ＦＣ，ＦＤは入力波形であり、ＴＸＰ，ＴＸＭは出力波形である。Ｆの反転信号がＦＢとなっており、ＦＣの反転信号がＦＤとなっている。
【００１９】
補助出力部３ａは、Ｆ，ＦＢ，ＦＣ，ＦＤに入力される信号により、メイン出力部２ａに対して電流を流し、ＴＸＰ，ＴＸＭのプリエンファシス時のローレベルを理想の出力レベルまで下げる。ただし、電流設定回路３４の設定値は上述したように固定値であり、温度や電源電圧など変化に対してリアルタイムに電流源３０，３２の電流量を変更することはできない。
【００２０】
（実施形態）
次に、差動出力回路の実施の形態を詳細に説明する。図５は、実施の形態にかかる差動電流出力回路（差動出力回路）１ｂの構成例を示す図である。差動電流出力回路１ｂは、例えばＩＣ（半導体集積回路）上に形成され、メイン出力部（主出力部）２ｂ、補助出力部３ｂ、ダミー回路４ｂ、差分検出回路５ｂ及び電流調整回路６ｂを有する。なお、差動電流出力回路１ｂにおいて、上述した差動電流出力回路１又は差動電流出力回路１ａを構成する部分と実質的に同一の構成部分には同一の符号が付してある。
【００２１】
補助出力部３ｂは、ｎＭＯＳトランジスタＭ７〜Ｍ１０，Ｍ２３，Ｍ２４を有する。Ｍ２３、Ｍ２４は、それぞれ電流調整回路６ｂによってゲートに予め定められた電圧が印加され、それぞれ電流源となっている。
【００２２】
ダミー回路４ｂは、ｎＭＯＳトランジスタＭ１１〜Ｍ１６、出力抵抗ＤＲ１，ＤＲ２を有する。Ｍ１１は、メイン出力部２ｂのバイアス回路１０により、メイン出力部２ｂのＭ１と同じ電圧がゲートに印加され、電流源となっている。Ｍ１２は、メイン出力部２ｂのバイアス回路１０により、メイン出力部２ｂのＭ２と同じ電圧がゲートに印加され、電流源となっている。
【００２３】
抵抗ＤＲ３は、ダミー回路４ｂ内に設けられた終端抵抗である。つまり、ダミー回路４ｂは、メイン出力部２ｂと回路構成が同じであり、メイン出力部２ｂとは独立した電流源から差動電流を生成するように構成されている。
【００２４】
差分検出回路５ｂは、ｎＭＯＳトランジスタＭ１６，Ｍ１７、ｐＭＯＳトランジスタＭ１８〜Ｍ２１、及びアンプ５０を有する。そして、差分検出回路５ｂは、ダミー回路４ｂが出力する差動電流を用いて、メイン出力部２ｂが出力する差動電流の理想値に対する電流の差分を検出する。
【００２５】
このように、ダミー回路４ｂ及び差分検出回路５ｂは、メイン出力部２ｂが出力する差動信号の理想値に対する差分を検出する検出部を構成している。
【００２６】
電流調整回路６ｂは、ｎＭＯＳトランジスタＭ２２を有する。そして、電流調整回路６ｂ及び補助出力部３ｂは、メイン出力部２ｂが出力する差動信号に対し、ダミー回路４ｂ及び差分検出回路５ｂ（検出部）が検出した差分を補うようにメイン出力部２ｂを補助する補助部を構成している。
【００２７】
次に、差動電流出力回路１ｂの動作について説明する。メイン出力部２ｂは、プリエンファシスをかけて差動電流を出力する。ダミー回路４ｂにおいて、入力端子ＤＤ，ＤＥは、常にハイが入力される。また、入力端子ＤＤＢ，ＤＥＢは、常にローが入力される。このように、ＤＤ，ＤＥ，ＤＤＢ，ＤＥＢが設定されることにより、ダミー回路４ｂは、Ｍ１１のドレインをプリエンファシス時のローレベルにすることができる。
【００２８】
差分検出回路５ｂにおいて、Ｍ１６のゲート電圧は、メイン出力部２ｂのＭ１のゲート電圧と同じにされている。また、Ｍ１６は、Ｍ１１と同じドレイン電流が流れるように、アンプ５０によってＭ１８のゲート電圧が制御されている。
【００２９】
Ｍ１９は、Ｍ１８と共通のゲート電圧が印加されており、Ｍ１８と同じドレイン電流が流れる。つまり、Ｍ１９のドレイン電流は、Ｍ１に実際に流れるドレイン電流の実測値（Ｘ）に対応する。
【００３０】
Ｍ１７は、Ｍ１と共通のゲート電圧が印加されている。さらに、Ｍ１７は、Ｍ１１，Ｍ１６とは異なり、プリエンファシス時のローレベルの出力に起因してドレイン電圧が下がることがない。つまり、Ｍ１７のドレイン電流は、Ｍ１に流れるドレイン電流の理想値（Ｙ）に対応する。
【００３１】
Ｍ２０には、Ｍ１７に流れるドレイン電流から、Ｍ１９に流れるドレイン電流を差し引いたドレイン電流の差分（Ｚ）が流れる。従って、下式１が成り立つ。
【００３２】
理想値（Ｙ）−実測値（Ｘ）＝差分（Ｚ）      ・・・（１）
【００３３】
Ｍ２１のゲート電圧は、Ｍ２０のドレイン電流によって決められている。従って、Ｍ２１には、Ｍ２０と同じドレイン電流が流れる。
【００３４】
電流調整回路６ｂにおいて、Ｍ２２は、ドレイン電圧及びゲート電圧がＭ２１のドレイン電流によって決められている。また、補助出力部３ｂのＭ２３，Ｍ２４のゲート電圧も同様に、Ｍ２１のドレイン電流によって決められている。従って、Ｍ２０，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４は、いずれも同じドレイン電流となる。なお、Ｍ２３，Ｍ２４と、Ｍ２２とは、トランジスタ比が１:１以外に設定されてもよい。
【００３５】
さらに、ダミー回路４ｂ、差分検出回路５ｂ、電流調整回路６ｂ及び補助出力部３ｂは、消費電流を低減するために、各トランジスタのサイズがメイン出力部２ｂのトランジスタのサイズに比べて小さくされてもよい。例えば、各トランジスタは、サイズ比を考慮して、電流量が決定されている。
【００３６】
差動電流出力回路１ｂに対する入力波形及び出力波形は、図４に示したようになる。つまり、差動電流出力回路１ｂは、メイン出力部２ｂが出力する差動信号の理想値に対する差分を検出部（ダミー回路４ｂ及び差分検出回路５ｂ）が検出し、メイン出力部２ｂが出力する差動信号に対し、検出部が検出した差分を補うように補助部（電流調整回路６ｂ及び補助出力部３ｂ）が補助するので、温度や電源電圧の変動があっても同じ波形を出力することができる。
【００３７】
（実施例）
次に、差動電流出力回路１ｂを用いて通信を行う画像形成装置について説明する。図６は、差動電流出力回路１ｂを用いて通信を行う画像形成装置７の構成例を示すブロック図である。図６に示すように、画像形成装置７は、スキャナ７０、制御部７２、画像処理部７４及びプリンタ（画像形成部）７６を有する。
【００３８】
スキャナ７０は、原稿に対して照射した光の反射光を受光し、原稿を読み取る。また、スキャナ７０は、図示しない差動電流出力回路１ｂを具備する双方向通信デバイス（ＩＣ）８を有する。スキャナ７０は、例えばシリアルケーブルを介して、読取った画像データを制御部７２に対してＩＣ８によって送信する。
【００３９】
制御部７２は、画像形成装置７を構成する各部を制御する。また、制御部７２は、図示しない差動電流出力回路１ｂを具備するＩＣ８を有し、例えばスキャナ７０が送信した画像データをＩＣ８によって受信する。
【００４０】
画像処理部７４は、例えばスキャナ７０が読取った画像データなどに対し、予め定められた画像処理などを行う。プリンタ７６は、用紙などの記録媒体に対し、画像データに応じてカラー画像を形成する。
【００４１】
図７は、画像形成装置７に設けられた基板間通信システムの概要を示すブロック図である。例えば、基板７００は、図６に示したスキャナ７０内に設けられ、双方向通信デバイス（ＩＣ）８が実装されている。また、基板７２０は、制御部７２内に設けられ、双方向通信デバイス（ＩＣ）８が実装されている。基板７００は、ＩＣ８によってデータを基板７２０に対して送信する。基板７２０は、基板７００から送信されたデータをＩＣ８によって受信する。
【符号の説明】
【００４２】
１ｂ  差動電流出力回路
２ｂ  メイン出力部
３ｂ  補助出力部
４ｂ  ダミー回路
５ｂ  差分検出回路
６ｂ  電流調整回路
７  画像形成装置
８  ＩＣ
１０  バイアス回路
５０  アンプ
７００、７２０  基板
【先行技術文献】
【特許文献】
【００４３】
【特許文献１】特開２０１０−２８３４５３号公報
【図１】
2014179712.tif 000003
【図２】
2014179712.tif 000004
【図３】
2014179712.tif 000005
【図４】
2014179712.tif 000006
【図５】
2014179712.tif 000007
【図６】
2014179712.tif 000008
【図７】
2014179712.tif 000009