(57)【要約】【課題】埋め込みＤＲＡＭを有するＬＳＩにおいては、プリメタル絶縁層の厚さの増大によるロジック部における信号遅延を回避するため、メモリ容量を上方の多層埋め込み配線層に侵入させた配線層侵入型メモリ容量が提案されている。しかし、配線層侵入型メモリ容量においては、ＭＩＭ型メモリ容量の下部電極（たとえば、窒化チタン電極）の側面と低誘電率絶縁膜が接しているため、下部電極の構成原子が外部へ拡散しやすいことが明らかとなった。このような窒素の低誘電率絶縁膜中への拡散があると、隣接するメモリ容量間の絶縁膜の信頼性が低下して、保持データが失われる恐れがある。【解決手段】本願発明は、配線層侵入型メモリ容量を有するＤＲＡＭ＆ロジック混載型半導体集積回路装置に於いて、低誘電率絶縁膜とＭＩＭ型メモリ容量の側面間に、硬質絶縁膜を介在させるものである。【選択図】図４
2014022488.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面および第２の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたＤＲＡＭ領域およびロジック領域；
（ｃ）前記第１の主面上であって、前記ＤＲＡＭ領域および前記ロジック領域に設けられたプリメタル絶縁層；
（ｄ）前記プリメタル絶縁層上であって、前記ＤＲＡＭ領域および前記ロジック領域に設けられ、低誘電率絶縁膜を有する多層埋め込み配線層；
（ｅ）前記ＤＲＡＭ領域内に、前記プリメタル絶縁層から前記多層埋め込み配線層に亘って、複数のシリンダ状ＭＩＭ型メモリ容量；
（ｆ）各シリンダ状ＭＩＭ型メモリ容量の側面と、前記低誘電率絶縁膜との間を覆う硬質絶縁膜。
【請求項２】
請求項１の半導体集積回路装置において、前記低誘電率絶縁膜は、多孔質膜である。
【請求項３】
請求項２の半導体集積回路装置において、前記硬質絶縁膜は、シリコン系絶縁膜である。
【請求項４】
請求項２の半導体集積回路装置において、前記硬質絶縁膜は、酸化シリコン系絶縁膜である。
【請求項５】
請求項２の半導体集積回路装置において、前記硬質絶縁膜は、プラズマＴＥＯＳ−ＣＶＤによる酸化シリコン系絶縁膜である。
【請求項６】
請求項５の半導体集積回路装置において、各シリンダ状ＭＩＭ型メモリ容量は、以下を有する：
（ｅ１）下部電極；
（ｅ２）前記下部電極内に設けられた容量絶縁膜；
（ｅ３）前記容量絶縁膜上であって、前記下部電極内に設けられた上部電極、
ここで、前記下部電極は、容量コンタクトプラグと接続されている。
【請求項７】
以下の工程を含むＤＲＡＭ混載半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に、プリメタル絶縁層を形成する工程；
（ｂ）前記プリメタル絶縁層上に、低誘電率絶縁膜を有する多層埋め込み配線層を形成する工程；
（ｃ）前記多層埋め込み配線層を貫通し、前記プリメタル絶縁層の内部に至る複数のシリンダ状ホールを形成することにより、容量コンタクトプラグの上端を前記シリンダ状ホールの底面から露出させる工程；
（ｄ）各シリンダ状ホールの側面、前記底面および、その外部に、硬質絶縁膜を成膜する工程；
（ｅ）前記硬質絶縁膜に対して、異方性ドライエッチングを施すことにより、自己整合的に、前記容量コンタクトプラグの前記上端を露出させる工程；
（ｆ）前記工程（ｅ）の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、下部メタル電極膜を成膜する工程。
【請求項８】
請求項７のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記低誘電率絶縁膜は、多孔質膜である。
【請求項９】
請求項８のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、シリコン系絶縁膜である。
【請求項１０】
請求項８のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、酸化シリコン系絶縁膜である。
【請求項１１】
請求項８のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、プラズマＴＥＯＳ−ＣＶＤによる酸化シリコン系絶縁膜である。
【請求項１２】
請求項１１のＤＲＡＭ混載半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）各シリンダ状ホールの前記外部の前記下部メタル電極膜を除去する工程；
（ｈ）前記工程（ｇ）の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、ＭＩＭ型メモリ容量の容量絶縁膜を成膜する工程；
（ｉ）前記高誘電率絶縁膜上に、前記ＭＩＭ型メモリ容量の上部メタル電極を成膜する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）およびＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）混載半導体集積回路装置の製造方法に関し、特にＤＲＡＭ部を有する半導体集積回路装置のデバイス構造技術および、その製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００８−１３０６１４号公報（特許文献１）は、ＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）型のメモリセル構造を有する一般的なＤＲＡＭに関するものである。そこには、シリンダ型ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）メモリキャパシタにおいて、下地絶縁膜からの酸化性不純物の導入を防止するために、下部電極の外側に酸化性不純物拡散阻止膜を設ける技術が開示されている。
【０００３】
日本特開２００７−２０１１０１号公報（特許文献２）または、これに対応する米国特許第７６５９５６７号公報（特許文献３）は、ＤＲＡＭ＆ロジック混載チップに関するものである。そこには、ロジック領域のメタル配線層と同層に、ＤＲＡＭ領域のメモリキャパシタを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０６１４号公報
【特許文献２】特開２００７−２０１１０１号公報
【特許文献３】米国特許第７６５９５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭ＆ロジック混載チップすなわち、埋め込み（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭを有するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）においては、プリメタル（Ｐｒｅｍｅｔａｌ）絶縁層の厚さの増大によるロジック部における信号遅延を回避するため、メモリ容量を上方の多層埋め込み配線層に侵入させた「配線層侵入型メモリ容量」が提案されている。
【０００６】
しかし、本願発明者が検討したところによると、配線層侵入型メモリ容量においては、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）型メモリ容量の下部電極（たとえば、窒化チタン電極）の側面とＬｏｗ−ｋ層間絶縁膜（すなわち低誘電率絶縁膜）が接しているため、下部電極の構成原子（たとえば、窒素）が外部へ拡散しやすいことが明らかとなった。このような窒素のＬｏｗ−ｋ層間絶縁膜（低誘電率絶縁膜）中への拡散があると、隣接するメモリ容量間の絶縁膜の信頼性が低下して、保持データが失われる恐れがある。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一実施の形態の概要は、配線層侵入型メモリ容量を有するＤＲＡＭ＆ロジック混載型半導体集積回路装置に於いて、低誘電率絶縁膜とＭＩＭ型メモリ容量の側面間に、硬質絶縁膜を介在させるものである。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、前記本願の一実施の形態によれば、ＭＩＭ型メモリ容量の下部電極から低誘電率絶縁膜への元素の拡散を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例を説明するための半導体チップの全体上面図である。
【図２】図１のＤＲＡＭアレー領域コーナ部切り出し領域Ｒ１の模式回路図である。
【図３】図２に対応する部分のチップ上面拡大図である。
【図４】図１のＡ−Ａ’断面にほぼ対応する模式的デバイス断面図である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（第２層埋め込み配線形成完了時点）における模式的デバイス断面図である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（上部電極＆容量プレート収納リセス形成完了時点）における模式的デバイス断面図である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（上部硬質絶縁膜形成完了時点）における模式的デバイス断面図である。
【図８】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（メモリ容量収納シリンダ形成完了時点）における模式的デバイス断面図である。
【図９】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（硬質絶縁膜形成完了時点）における模式的デバイス断面図である。
【図１０】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（硬質絶縁膜加工完了時点）における模式的デバイス断面図である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量下部電極用ＴｉＮ膜形成完了時点）における模式的デバイス断面図である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量下部電極ＴｉＮ膜加工用レジスト膜形成完了時点）における模式的デバイス断面図である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量下部電極加工完了時点）における模式的デバイス断面図である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（メモリ容量絶縁膜形成完了時点）における模式的デバイス断面図である。
【図１５】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量上部電極用ＴｉＮ膜形成完了時点）における模式的デバイス断面図である。
【図１６】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量プレートＷ膜形成完了時点）における模式的デバイス断面図である。
【図１７】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量プレート上絶縁性バリア膜形成完了時点）における模式的デバイス断面図である。
【図１８】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量プレート等加工完了時点）における模式的デバイス断面図である。
【図１９】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（平坦化用酸化シリコン系絶縁膜形成完了時点）における模式的デバイス断面図である。
【図２０】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（平坦化完了時点）における模式的デバイス断面図である。
【図２１】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（第３層配線補助絶縁性バリア膜形成完了時点）における模式的デバイス断面図である。
【図２２】本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（第３層埋め込み配線層形成完了時点）における模式的デバイス断面図である。
【図２３】本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のアウトラインを説明するための図４に対応するデバイス模式断面図である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１４】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面および第２の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたＤＲＡＭ領域およびロジック領域；
（ｃ）前記第１の主面上であって、前記ＤＲＡＭ領域および前記ロジック領域に設けられたプリメタル絶縁層；
（ｄ）前記プリメタル絶縁層上であって、前記ＤＲＡＭ領域および前記ロジック領域に設けられ、低誘電率絶縁膜を有する多層埋め込み配線層；
（ｅ）前記ＤＲＡＭ領域内に、前記プリメタル絶縁層から前記多層埋め込み配線層に亘って、複数のシリンダ状ＭＩＭ型メモリ容量；
（ｆ）各シリンダ状ＭＩＭ型メモリ容量の側面と、前記低誘電率絶縁膜との間を覆う硬質絶縁膜。
【００１５】
２．前記項１の半導体集積回路装置において、前記低誘電率絶縁膜は、多孔質膜である。
【００１６】
３．前記項１または２の半導体集積回路装置において、前記硬質絶縁膜は、シリコン系絶縁膜である。
【００１７】
４．前記項１または２の半導体集積回路装置において、前記硬質絶縁膜は、酸化シリコン系絶縁膜である。
【００１８】
５．前記項１または２の半導体集積回路装置において、前記硬質絶縁膜は、プラズマＴＥＯＳ−ＣＶＤによる酸化シリコン系絶縁膜である。
【００１９】
６．前記項１から５のいずれか一つの半導体集積回路装置において、各シリンダ状ＭＩＭ型メモリ容量は、以下を有する：
（ｅ１）下部電極；
（ｅ２）前記下部電極内に設けられた容量絶縁膜；
（ｅ３）前記容量絶縁膜上であって、前記下部電極内に設けられた上部電極、
ここで、前記下部電極は、容量コンタクトプラグと接続されている。
【００２０】
７．以下の工程を含むＤＲＡＭ混載半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に、プリメタル絶縁層を形成する工程；
（ｂ）前記プリメタル絶縁層上に、低誘電率絶縁膜を有する多層埋め込み配線層を形成する工程；
（ｃ）前記多層埋め込み配線層を貫通し、前記プリメタル絶縁層の内部に至る複数のシリンダ状ホールを形成することにより、容量コンタクトプラグの上端を前記シリンダ状ホールの底面から露出させる工程；
（ｄ）各シリンダ状ホールの側面、前記底面および、その外部に、硬質絶縁膜を成膜する工程；
（ｅ）前記硬質絶縁膜に対して、異方性ドライエッチングを施すことにより、自己整合的に、前記容量コンタクトプラグの前記上端を露出させる工程；
（ｆ）前記工程（ｅ）の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、下部メタル電極膜を成膜する工程。
【００２１】
８．前記項７のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記低誘電率絶縁膜は、多孔質膜である。
【００２２】
９．前記項７または８のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、シリコン系絶縁膜である。
【００２３】
１０．前記項７または８のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、酸化シリコン系絶縁膜である。
【００２４】
１１．前記項７または８のＤＲＡＭ混載半導体集積回路装置の製造方法において、前記硬質絶縁膜は、プラズマＴＥＯＳ−ＣＶＤによる酸化シリコン系絶縁膜である。
【００２５】
１２．前記項７から１１のいずれか一つのＤＲＡＭ混載半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｇ）各シリンダ状ホールの前記外部の前記下部メタル電極膜を除去する工程；
（ｈ）前記工程（ｇ）の後、各シリンダ状ホールの前記側面、前記底面および、その前記外部に、ＭＩＭ型メモリ容量の容量絶縁膜を成膜する工程；
（ｉ）前記高誘電率絶縁膜上に、前記ＭＩＭ型メモリ容量の上部メタル電極を成膜する工程。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２８】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（第１層配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、第１層配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００２９】
これに対応して、第１層配線層下端とゲート電極構造の間の層間絶縁膜をストレス付与膜やエッチストップ膜を含めて「プリメタル絶縁膜」とよび、その層を「プリメタル絶縁層」と呼ぶ。また、埋め込み配線を有するデバイスに於いては、第１層埋め込み配線層から最上層埋め込み配線層までを「多層埋め込み配線層」と呼ぶ。
【００３０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。従って、本願に於いては、たとえば、「Ａを主要な成分とする」、「Ａを主要な材料とする」、「Ａを主要な構成要素とする」等というときは、たとえば、８０％程度以上が、Ａであることを表すものとする。
【００３１】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００３２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００３４】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３５】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。
【００３７】
また、ある領域（たとえば、ウエハの表面）について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００３８】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。
【００３９】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「ほぼ周期的」ということができる。
【００４０】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００４１】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４２】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４３】
６．本願に於いて、「ＤＲＡＭアレー領域」とは、ＤＲＡＭメモリセルがマトリクス状に敷き詰められている領域を指し、「ＤＲＡＭ領域」とは、ＤＲＡＭアレー領域および「ＤＲＡＭ周辺回路領域」を指す。ここで、ＤＲＡＭ周辺回路領域は、メモリアレー領域の周辺近傍にあって、センスアンプ、ワード線ドライバ等が設けられた領域を指す。「ロジック領域」は、ＤＲＡＭ領域以外の領域で、他のメモリ領域をのぞく、ロジック回路が形成されている領域を指す。
【００４４】
また、「低誘電率層間絶縁膜」、「Ｌｏｗ−ｋ層間絶縁膜」、「低誘電率絶縁膜」等とは、たとえば、ＳｉＯＣ，ＳｉＯＣＨ等に代表される非多孔質絶縁膜または多孔質絶縁膜であって、通常の非低誘電率ＴＥＯＳ系酸化シリコンＣＶＤ膜等よりも、低誘電率の絶縁膜を言う。特に、「多孔質低誘電率層間絶縁膜」、「多孔質Ｌｏｗ−ｋ層間絶縁膜」等というときは、分子性多孔質（Ｍｏｌｅｃｕｌａｒ−ｐｏｒｅ−ｓｔａｃｋ）および、ポロジェン（Ｐｏｒｏｇｅｎ）等に由来する構造的多孔質（または物理的多孔質）の両方を含む。
【００４５】
７．本願に於いて、「メモリ容量収納シリンダ」とは、メモリ容量形成用絶縁膜層に空けられた円形、楕円形、六角形等の多角形その他の水平断面を有するホールである。なお、本願では、主に「配線層侵入型メモリ容量」を有する埋め込み型（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭを主に扱うが、本願で言う「配線層侵入型メモリ容量」とは、プリメタル絶縁層から多層埋め込み配線層等の配線層に亘って形成されたメモリ容量を言う。また、「シリンダ状ＭＩＭ型メモリ容量」とは、その主要部が、メモリ容量収納シリンダ内に収容されたメモリ容量であって、たとえば、白金、ルテニウム、チタン等の金属、酸化ルテニウム等の導電性金属酸化物、窒化チタン等の導電性金属窒化物等を両電極材料とするものを言う。
【００４６】
更に、「メモリ容量の下部電極」とは、微視的な位置的上下を問わず、個々の電極ごとにメタルプラグに電気的に接続される部分を言う。一方、「メモリ容量の上部電極」とは、下部電極に対向する電極を言う。なお、本願では、容量プレートと上部電極は、異なる概念である。
【００４７】
また、本願に於いて、「硬質絶縁膜」とは、非ポーラス系ＳｉＯＣ，非ポーラス系ＳｉＯＣＨ等の非多孔質低誘電率絶縁膜よりも、誘電率が高い主に無機系の非多孔質絶縁膜であって、メモリ容量を構成する元素の不所望な拡散を防止する作用を有する絶縁膜を言う。なお、銅拡散バリア膜としても多用されているＳｉＣ，ＳｉＣＮ等は、硬質絶縁膜に含まれる。具体的には、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による無機系非多孔質酸化シリコン系絶縁膜、無機系非多孔質窒化シリコン系絶縁膜等である。無機系非多孔質酸化シリコン系絶縁膜の例としては、たとえば、ＴＥＯＳベースＰ−ＣＶＤ（Ｐｌａｓｍａ−ＣＶＤ）酸化シリコン膜、オゾンＴＥＯＳ熱ＣＶＤ酸化シリコン膜、モノシランベースＰ−ＣＶＤ−ＳｉＯＮ膜、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）による酸化シリコン膜等である。また、無機系非多孔質窒化シリコン系絶縁膜の例としては、たとえば、モノシランベースＰ−ＣＶＤ窒化シリコン膜等がある。
【００４８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５０】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００５１】
なお、ＤＲＡＭ部を有する半導体チップにおいて、メモリキャパシタの周辺の絶縁膜に関する種々の改良について記載した先行特許出願としては、たとえば日本特願第２０１１−１９１９８３号（日本出願日２０１１年９月２日）がある。
【００５２】
１．本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例等の説明（主に図１から図４）
以下の例では、主に折り返しビット線（Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトを例に取り具体的に説明するが、オープンビット線（Ｏｐｅｎ  Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトでも良いことは言うまでもない。また、以下の例では、いわゆる最密充填折り返しビット線レイアウト（Ｃｌｏｓｅｄ  Ｐａｃｋｅｄ  Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ  Ｌａｙｏｕｔ）を例に取り具体的に説明するが、いわゆるハーフピッチ折り返しビット線レイアウト（Ｈａｌｆ  Ｐｉｔｃｈ  Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ  Ｌａｙｏｕｔ）でも良いことは言うまでもない。
【００５３】
なお、以下では、主に、埋め込み型ＤＲＡＭを例に取り具体的に説明するが、専用ＤＲＡＭでも良いことは言うまでもない。
【００５４】
以下の例では、埋め込み配線材料として、銅を主要な成分とする配線材料を例に取り具体的に説明するが、これに限定されるものではないことは言うまでもない。また、絶縁性バリア膜については、ＳｉＣＮ膜を例に取り具体的に説明するが、これに限定されるものではなく、ＳｉＮ，ＳｉＣその他でも良いことは言うまでもない。更に、低誘電率絶縁膜として、以下では、主にポーラス系ＳｉＯＣ膜、ポーラス系ＳｉＯＣＨ膜を例に取り具体的に説明するが、これに限定されるものではなく、非ポーラス系ＳｉＯＣ膜、非ポーラス系ＳｉＯＣＨ膜その他でも良いことは言うまでもない。また、パッド層のメタル部材については、アルミニウム系部材を例に取り具体的に説明するが、これに限定されるものではなく、銅系部材でも、タングステン系部材でも、その他の金属部材でも良いことは言うまでもない。更に、タングステン系のプラグやビット線は、通常、主要部のタングステン部材と、その下側および側方のチタン、窒化チタン等のバリア膜等から構成されているが、煩雑さを避けるため、詳細構造は省略する。同様に、銅配線は、通常、主要部の銅系部材と、その下側および側方のタンタル、窒化タンタル等のバリア膜等から構成されているが、煩雑さを避けるため、詳細構造は省略する。なお、バリア膜としては、タンタル系、チタン系のほか、ルテニウム系バリア膜その他が適用できることは言うまでもない。
【００５５】
図１は本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例を説明するための半導体チップの全体上面図である。図２は図１のＤＲＡＭアレー領域コーナ部切り出し領域Ｒ１の模式回路図である。図３は図２に対応する部分のチップ上面拡大図である。図４は図１のＡ−Ａ’断面にほぼ対応する模式的デバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例等を説明する。
【００５６】
まず、図１に示すように、半導体チップ２の上面１ａは、一般に、チップ周辺領域５とチップ内部領域６に分けることができる。そして、半導体チップ２の上面１ａの内部領域６には、ＤＲＡＭ領域３が設けられており、これ以外の領域には、たとえば、ＣＭＯＳロジック回路領域（ロジック領域４）、アナログ回路領域、他のメモリ領域（ＳＲＡＭ領域、不揮発性メモリ領域）、Ｉ/Ｏ回路領域等が設けられている。ＤＲＡＭ領域３（メモリ領域）は、単位メモリセルＵＣ（図２参照、以下同じ）がマトリクス状に敷き詰められたＤＲＡＭアレー領域（メモリアレー領域）３ｃとその周辺のＤＲＡＭ周辺回路領域（メモリ周辺領域）３ｐに分かれている。メモリ周辺領域３ｐには、たとえば、センスアンプＳＡ１，ＳＡ２（図２参照、以下同じ）、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４等のメモリ周辺回路が設けられている。
【００５７】
次に、図２に図１のメモリ領域３の模式的回路図を示す。図２に示すように、メモリアレー領域３ｃには、縦方向に、複数のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が設けられており、横方向には、これらと直交するように、複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられている。この例では、たとえば、各ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４によって制御されている。一方、各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、１本おきに対を形成し、その対について、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたセンスアンプＳＡ１，ＳＡ２に接続されている。なお、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４の配置やセンスアンプＳＡ１，ＳＡ２の配置、およびビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の対形成方式は、ここに示したものに限定されないことはいうまでもない。
【００５８】
ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４とビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の所定の交点近傍には、Ｎ型ＭＩＳＦＥＴ（アクセストランジスタ）Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８およびメモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の対から構成された単位メモリセルＵＣが各ビットラインおよび各ワードラインに接続されている。ここで、各メモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の一方の端子は、プレート電位Ｖｐ（ハーフプリチャージ方式では、電源電位の１/２の中間電位）に接続されている。
【００５９】
次に、図１のメモリ領域コーナ部周辺切り出し領域Ｒ１の拡大平面図を図３に示す。図３に示すように、半導体基板１ｓの表面１ａ（第１の主面）には、マトリクス状に複数のメモリアレー内アクティブ領域ＡＣが設けられている。ここで、メモリアレー内アクティブ領域ＡＣ等以外の領域は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域７（素子分離領域）となっている。
【００６０】
半導体基板１ｓの表面１ａ上には、例えば、縦方向に複数のワードラインＷＬ（この例では、たとえば、ポリシリコンを主要な材料とする）が配置されており、横方向に、複数のビットラインＢＬ（この例では、たとえば、タングステンを主要な材料とする）が相互にほぼ直交するように、配置されている。これらのビットラインＢＬ下であって、メモリアレー内アクティブ領域ＡＣ上の所定の部分には、ビット線コンタクトＷプラグ１２が設けられている。一方、複数のワードラインＷＬと複数のビットラインＢＬの所定の交点近傍であって、メモリアレー内アクティブ領域ＡＣ上には、容量コンタクトＷプラグ１４（この例では、たとえば、タングステンを主要な材料とする）が設けられており、それらの上には、容量下部電極３２が設けられている。これらの容量下部電極３２の上方には、メモリアレー領域３ｃをほぼ蓋うように、容量プレート３５（この例では、たとえば、タングステンを主要な材料とする）が設けられている。
【００６１】
次に、図１のＡ−Ａ’断面に対応するチップ断面図を図４に示す。図４に示すように、半導体基板１ｓ（たとえばＰ型単結晶シリコン基板）の表面１ａ（第１の主面）であって、ロジック領域４には、Ｐ型ウエル領域ＷＰＧおよびＮ型ウエル領域ＷＮＧが設けられている。一方、半導体基板１ｓの表面１ａであって、ＤＲＡＭ領域３には、ディープＮ型ウエル領域ＤＷＮが設けられており、その表面には、Ｐ型ウエル領域ＷＰＣが設けられている。これらの不純物ドープ領域以外の半導体基板１ｓの裏面１ｂ（第２の主面）等は、基板Ｐ型領域１ｐとなっており、半導体基板１ｓの表面１ａのＤＲＡＭ領域３およびロジック領域４の間等には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域７（素子分離領域）が設けられている。
【００６２】
Ｐ型ウエル領域ＷＰＧの表面には、たとえばＮ型ＭＩＳＦＥＴ（Ｑｎｇ）を構成するＮ型ソースドレイン領域８ｎが設けられており、Ｎ型ウエル領域ＷＮＧの表面には、Ｐ型ＭＩＳＦＥＴ（Ｑｐｇ）を構成するＰ型ソースドレイン領域８ｐが設けられている。一方、Ｐ型ウエル領域ＷＰＣの表面には、たとえば、Ｎ型ＭＩＳＦＥＴ（Ｑｎｃ１、Ｑｎｃ２）を構成するＮ型ソースドレイン領域８ｎが設けられている。各一対のＮ型ソースドレイン領域８ｎ上には、ゲート絶縁膜９を介して、ゲート電極１０（たとえば、ポリシリコン電極）が設けられており、その周りには、サイドウォール１１が設けられている。また、各ゲート電極１０上、各Ｎ型ソースドレイン領域８ｎおよびＰ型ソースドレイン領域８ｐ上には、シリサイド膜１５（たとえば、ニッケルシリサイド膜）が設けられている。
【００６３】
なお、この例では、ＤＲＡＭ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ１、Ｑｎｃ２）を構成するＮ型ソースドレイン領域８ｎ上およびゲート電極１０上にも、シリサイド膜１５が設けられているが、これらは言うまでもないことであるが任意である。すなわち、ＤＲＡＭ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ１、Ｑｎｃ２）を構成するＮ型ソースドレイン領域８ｎ上には、シリサイド膜１５を形成しない選択肢もある。その場合は、リーク電流が低減するメリットがあるが、その結果、ＤＲＡＭ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ１、Ｑｎｃ２）を構成するゲート電極１０上にも、シリサイド膜１５が設けられないこととなると、ワード線の抵抗が比較的高くなる懸念があるが、ゲート電極の抵抗値の上昇はロジック領域ほど重要ではない。これに関しては、ソースドレイン抵抗に関してもほぼ同様である。一方、ＤＲＡＭ領域３のＮ型ＭＩＳＦＥＴ（Ｑｎｃ１、Ｑｎｃ２）を構成するＮ型ソースドレイン領域８ｎ上およびゲート電極１０上にも、シリサイド膜１５が設けられていると、リーク電流は、若干増加するが、ワード線抵抗およびソースドレイン抵抗の低減効果がある。一般に、埋め込み型ＤＲＡＭは、リーク電流よりも、速度が重視される傾向にあるので、ワード線抵抗およびソースドレイン抵抗の低減は、全体としての性能向上に寄与するところが大きい。なお、シリサイド膜の材料については、ニッケル系シリサイドのほか、白金系シリサイド、チタン系シリサイド、コバルト系シリサイド、タングステン系シリサイド等でも良い。
【００６４】
半導体基板１ｓの表面１ａ上には、プリメタル絶縁層ＰＭが設けられており、これは、たとえば下層プリメタル絶縁層ＰＭ１，中層プリメタル絶縁層ＰＭ２，および上層プリメタル絶縁層ＰＭ３から構成されている。この例に於いては、下層プリメタル絶縁層ＰＭ１は、ゲート構造を収容する層であり、中層プリメタル絶縁層ＰＭ２は、メモリキャパシタＣａ，Ｃｂ（シリンダ状ＭＩＭ型メモリ容量）の下端部およびビットラインＢＬを収容する層であり、上層プリメタル絶縁層ＰＭ３は、メモリキャパシタＣａ，Ｃｂの中央部を収容する層である。
【００６５】
プリメタル絶縁層ＰＭ上には、たとえば、数層から十数層の埋め込み配線層から構成されえた多層配線層Ｍ（多層埋め込み配線層）が設けられており、この多層埋め込み配線層Ｍは、たとえば、第１層埋め込み配線層Ｍ１，第２層埋め込み配線層Ｍ２，第３層埋め込み配線層Ｍ３，第４層埋め込み配線層Ｍ４，最上層埋め込み配線層Ｍ５等から構成されている。第１層埋め込み配線層Ｍ１は、この例では、メモリキャパシタＣａ，Ｃｂの中央部およびシングルダマシン法による第１層埋め込み配線２１ｗ（たとえば、銅埋め込み配線、以下同じ）を収容する層であり、第２層埋め込み配線層Ｍ２は、メモリキャパシタＣａ，Ｃｂの上端部およびデュアルダマシン法による第２層埋め込み配線２２ｗ（ビアを含む）を収容する層である。第３層埋め込み配線層Ｍ３は、デュアルダマシン法による第３層埋め込み配線２３ｗ（ビアを含む）を収容する層であり、第４層埋め込み配線層Ｍ４は、デュアルダマシン法による第４層埋め込み配線２４ｗ（ビアを含む）を収容する層であり、最上層埋め込み配線層Ｍ５は、最上層埋め込み配線２５ｗ（ビアを含む）を収容する層である。
【００６６】
多層配線層Ｍ上には、たとえば、アルミニウム系ボンディングパッド等のボンディングパッド２９（またはパッド層配線等を含む）等を収容するパッド層ＡＰが設けられている。
【００６７】
次に、図４における絶縁膜構造の詳細の一例を説明する。半導体基板１ｓの表面１ａ上には、ゲート構造を覆うように、必要に応じて、比較的薄いエッチストップ膜、ストレス付与膜等を介して、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ１５０ｎｍ程度）等から主に構成された下層プリメタル主絶縁膜１９ｆ（非多孔質非低誘電率絶縁膜）が形成されている。この下層プリメタル主絶縁膜１９ｆ等を貫通して、タングステンプラグ等から構成されたビット線コンタクトプラグ１６および下層ロジック部コンタクトプラグ１８ｆが埋め込まれている。
【００６８】
下層プリメタル主絶縁膜１９ｆ上には、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ２０ｎｍ程度）すなわちプラズマＣＶＤによるＴＥＯＳ系酸化シリコン膜等から主に構成されたビット線下地絶縁膜２０ｂが形成されている。ビット線下地絶縁膜２０ｂ上には、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ１５０ｎｍ程度）等から主に構成された中層プリメタル主絶縁膜１９ｓが形成されており、これ、およびビット線下地絶縁膜２０ｂを貫通して、タングステンプラグ等から構成された中層ロジック部コンタクトプラグ１８ｓが埋め込まれている。また、ビット線下地絶縁膜２０ｂおよび中層プリメタル主絶縁膜１９ｓ内には、それらの上端がそれぞれメモリキャパシタＣａ，Ｃｂの容量下部電極３２（たとえばＴｉＮ膜）に接続されるように、タングステンプラグ等から構成された上層容量コンタクトプラグ１７ｓが埋め込まれている。
【００６９】
中層プリメタル主絶縁膜１９ｓ上には、たとえば、プラズマＣＶＤによるＳｉＯＮ膜（たとえば、厚さ３０ｎｍ程度）がプリメタル中間エッチストップ絶縁膜２０ｓとして設けられている。このプリメタル中間エッチストップ絶縁膜２０ｓ上には、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ１８０ｎｍ程度）等から主に構成された上層プリメタル主絶縁膜１９ｔが設けられている。プリメタル中間エッチストップ絶縁膜２０ｓおよび上層プリメタル主絶縁膜１９ｔを貫通して、タングステンプラグ等から構成された上層ロジック部コンタクトプラグ１８ｔが埋め込まれている。
【００７０】
上層プリメタル主絶縁膜１９ｔ上には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ２０ｎｍ程度）が第１層配線絶縁性バリア膜２１ｂとして形成されている。第１層配線絶縁性バリア膜２１ｂ上には、たとえば、プラズマＣＶＤによる多孔質ＳｉＯＣ膜等の多孔質低誘電率絶縁膜から主に構成された第１層配線主層間絶縁膜２１ｄ（多孔質低誘電率酸化シリコン系絶縁膜）が形成されている。第１層配線主層間絶縁膜２１ｄの厚さは、たとえば、８０ｎｍ程度を好適なものとして例示することができる。第１層配線主層間絶縁膜２１ｄとしては、多孔質低誘電率絶縁膜のほか、非多孔質低誘電率絶縁膜（たとえば、非ポーラス系ＳｉＯＣ膜）でも良い。
【００７１】
第１層配線主層間絶縁膜２１ｄ上には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ３０ｎｍ程度）が第２層配線絶縁性バリア膜２２ｂとして形成されている。第２層配線絶縁性バリア膜２２ｂｔ上には、たとえば、プラズマＣＶＤによる多孔質ＳｉＯＣ膜等の多孔質低誘電率絶縁膜から主に構成された第２層配線主層間絶縁膜２２ｄ（多孔質低誘電率酸化シリコン系絶縁膜）が形成されている。第２層配線主層間絶縁膜２２ｄの厚さは、たとえば、１５０ｎｍ程度を好適なものとして例示することができる。
【００７２】
ロジック領域４における第２層配線主層間絶縁膜２２ｄ上には、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）が第３層配線絶縁性バリア膜２３ｂとして形成されている。次に、ＤＲＡＭ領域３について説明すると、中層プリメタル主絶縁膜１９ｓから第２層配線主層間絶縁膜２２ｄに形成されたメモリ容量収納シリンダ３６（この例では、楕円断面シリンダ）内には、メモリ容量Ｃａ，Ｃｂ等の主要部が埋め込まれている。各メモリ容量Ｃａ，Ｃｂは、たとえば厚さ５ｎｍ程度の容量下部電極３２（たとえばＴｉＮ膜）、厚さ５ｎｍ程度のメモリ容量絶縁膜３３（たとえばＺｒＯ２膜）、厚さ３０ｎｍ程度の容量上部電極３４（たとえばＴｉＮ膜）、厚さ４０ｎｍ程度の容量プレート３５（たとえばＷ膜）等から構成されている。この例では、これらのうち、容量下部電極３２以外は、複数のメモリ容量Ｃａ，Ｃｂで共有されている。各メモリ容量Ｃａ，Ｃｂの上端部は、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ３０ｎｍ程度）等から主に構成された上部硬質絶縁膜３１等を介して、第２層配線主層間絶縁膜２２ｄ等の表面に形成された上部電極＆容量プレート収納リセス３０内に収容されている。容量プレート３５の端部には、平坦化用酸化シリコン系絶縁膜３９が残存している。なお、メモリ容量絶縁膜３３の材料（高誘電率材料）としては、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）等のジルコニウム系高誘電率絶縁体のほか、酸化タンタル系高誘電率絶縁体、アルミナ系高誘電率絶縁体、ペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）系高誘電率絶縁体等を好適なものとして例示することができる。
【００７３】
ここで、各メモリ容量Ｃａ，Ｃｂの側面、すなわち、容量下部電極３２等の側面とメモリ容量収納シリンダ３６の側面の間には、低誘電率絶縁膜との直接の接触を回避するように、たとえば、プラズマＴＥＯＳ系酸化シリコン膜（たとえば、厚さ５ｎｍ程度）等から主に構成された硬質絶縁膜３７が設けられている。この硬質絶縁膜３７の厚さの好適な範囲は、たとえば、３ｎｍ程度から１０ｎｍ程度である。すなわち、あまり薄いと、たとえば、窒化チタン中の窒素の多孔質低誘電率絶縁膜等への拡散を阻止することができず、あまり厚いと、メモリ容量のサイズが大きくなってしまう。
【００７４】
硬質絶縁膜３７および上部硬質絶縁膜３１の材質としては、プラズマＴＥＯＳ系酸化シリコン膜、ＳｉＯＮ膜等のＣＶＤ等による非多孔質非低誘電率酸化シリコン系絶縁膜、窒化シリコン膜、ＳｉＣＮ膜等のＣＶＤ等による非多孔質非低誘電率窒化シリコン系絶縁膜、ＳｉＣ膜、ＳｉＣＮ膜等のＣＶＤ等による非多孔質非低誘電率炭化シリコン系絶縁膜等を好適なものとして例示することができる。なお、ここで、ＣＶＤは、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を含む。なお、硬質絶縁膜３７および上部硬質絶縁膜３１の材質は、同一の方が加工上便利であるが、異なる材質でも良いことは言うまでもない。
【００７５】
このように、硬質絶縁膜３７を介在させることで、メモリ用容量間の絶縁膜の信頼性を向上させることができる。特に、メモリ容量の側面に接する低誘電率絶縁膜が多孔質の場合は、特に、窒素等の拡散能が高くなるので、このような介在層を挿入することは特に重要である。また、硬質絶縁膜３７をシリコン系絶縁膜とすると、デバイスの他の部分で多用されているように、膜の性質が安定しており、デバイスの信頼性に悪影響を与えない。特に、酸化シリコン系絶縁膜を硬質絶縁膜３７とした場合は、膜のひずみ等も小さく、シリンダの底部分の除去も比較的簡単である。更に、プラズマＴＥＯＳ−ＣＶＤによる酸化シリコン系絶縁膜を硬質絶縁膜３７とした場合は、工程で汎用されているもので、比較的低温（サーマルバジェット上で有利）で硬質の膜を得ることができるメリットがある。また、シリンダ状ＭＩＭメモリ容量を有する埋め込みＤＲＡＭにおいては、必然的に、低誘電率絶縁膜と直接接触する可能性が高くなるので、このような介在硬質膜の導入は、特に有効である。
【００７６】
また、容量プレート３５の上面と、第２層埋め込み配線２２ｗの上面はほぼ同じ高さになっており、容量プレート３５の上面には、たとえば、第３層配線絶縁性バリア膜２３ｂとほぼ同じ厚さのプラズマＣＶＤによるＳｉＣＮ膜（例えば、厚さ１５ｎｍ程度）が容量プレート上絶縁性バリア膜３５ｂとして形成されている。
【００７７】
平坦化用酸化シリコン系絶縁膜３９、第３層配線絶縁性バリア膜２３ｂおよび容量プレート上絶縁性バリア膜３５ｂの上面には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（例えば、厚さ１５ｎｍ程度）が第３層配線補助絶縁性バリア膜２３ｃとして形成されている。
【００７８】
第３層配線補助絶縁性バリア膜２３ｃ上には、たとえば、プラズマＣＶＤによる多孔質ＳｉＯＣ膜等の多孔質低誘電率絶縁膜から主に構成された第３層配線主層間絶縁膜２３ｄ（多孔質低誘電率酸化シリコン系絶縁膜）が形成されている。
【００７９】
第３層配線主層間絶縁膜２３ｄ上には、たとえば、プラズマＣＶＤによるＳｉＣＮ膜（たとえば、厚さ３０ｎｍ程度）が第４層配線絶縁性バリア膜２４ｂとして形成されている。なお、第４層埋め込み配線層Ｍ４，最上層埋め込み配線層Ｍ５等の層間絶縁膜の詳細構造については、繰り返しになるので説明は省略する。
【００８０】
最上層埋め込み配線層Ｍ５上には、絶縁性バリア膜を含むパッド下層間絶縁膜２７（たとえば、主要部は非多孔質非低誘電率酸化シリコン系絶縁膜）が形成されており、更にその上には、通常、プラズマＴＥＯＳ系酸化シリコン膜、プラズマＣＶＤによる窒化シリコン膜等の非多孔質非低誘電率シリコン系絶縁膜等から構成されたファイナルパッシベーション膜２８が設けられている。
【００８１】
２．本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセス等の説明（主に図５から図２２）
以下の製法は、セクション１で説明したデバイス構造に対する製法の一例であり、種々変形可能であることは言うまでもない。
【００８２】
なお、ＦＥＯＬ工程については、ゲートファースト（Ｇａｔｅ  Ｆｉｒｓｔ）方式およびポリシリコンゲート構造を前提として説明しているが、ＦＵＳＩ方式、ゲートラスト（Ｇａｔｅ  Ｌａｓｔ）方式、ソースドレインファースト（Ｓ/Ｄ  Ｆｉｒｓｔ）方式、ゲートファースト方式とゲートラスト方式を折衷した折衷方式（Ｈｙｂｒｉｄ  Ｐｒｏｃｅｓｓ）等でも良いことはいうまでもない。
【００８３】
図５は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（第２層埋め込み配線形成完了時点）における模式的デバイス断面図である。図６は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（上部電極＆容量プレート収納リセス形成完了時点）における模式的デバイス断面図である。図７は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（上部硬質絶縁膜形成完了時点）における模式的デバイス断面図である。図８は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（メモリ容量収納シリンダ形成完了時点）における模式的デバイス断面図である。図９は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（硬質絶縁膜形成完了時点）における模式的デバイス断面図である。図１０は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（硬質絶縁膜加工完了時点）における模式的デバイス断面図である。図１１は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量下部電極用ＴｉＮ膜形成完了時点）における模式的デバイス断面図である。図１２は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量下部電極ＴｉＮ膜加工用レジスト膜形成完了時点）における模式的デバイス断面図である。図１３は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量下部電極加工完了時点）における模式的デバイス断面図である。図１４は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（メモリ容量絶縁膜形成完了時点）における模式的デバイス断面図である。図１５は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量上部電極用ＴｉＮ膜形成完了時点）における模式的デバイス断面図である。図１６は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量プレートＷ膜形成完了時点）における模式的デバイス断面図である。図１７は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量プレート上絶縁性バリア膜形成完了時点）における模式的デバイス断面図である。図１８は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（容量プレート等加工完了時点）における模式的デバイス断面図である。図１９は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（平坦化用酸化シリコン系絶縁膜形成完了時点）における模式的デバイス断面図である。図２０は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（平坦化完了時点）における模式的デバイス断面図である。図２１は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（第３層配線補助絶縁性バリア膜形成完了時点）における模式的デバイス断面図である。図２２は本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセスを説明するための図４に対応する部分の製造工程中（第３層埋め込み配線層形成完了時点）における模式的デバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における主要プロセス等を説明する。
【００８４】
第２層埋め込み配線層Ｍ２の完成までの工程は、汎用の工程であり、また、以後の処理とは直接関係を有さないので、以下では、原則として、第２層埋め込み配線層Ｍ２の完成後の工程を主に説明する。なお、ウエハ投入時のウエハとしては、例えば、３００φのＰ型シリコン単結晶ウエハ（たとえば、厚さ８００マイクロメートル程度）を例に取り説明するが、ウエハの径は、３００φのほか、４５０φでも、２００φその他でも良い。
【００８５】
図５に示すように、ウエハ１の表面１ａ側のほぼ全面であって、第２層配線主層間絶縁膜２２ｄ等の上に、たとえば、プラズマＣＶＤにより、第３層配線絶縁性バリア膜２３ｂとして、たとえば、ＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）を成膜する。ここで、「ほぼ全面」というのは、通常、ウエハ上に選択的でなくＣＶＤや塗布により所定の膜を成膜（形成）する場合、諸般の事情により、ウエハの周辺部には膜が付かないか、又は、付いたとしても、早晩、除去等されるからである。このことは、以降の成膜プロセスについてもまったく同じである。
【００８６】
更に、第３層配線絶縁性バリア膜２３ｂ上であって、ウエハ１の表面１ａ側のほぼ全面に、酸化シリコン系犠牲絶縁膜２６として、たとえば、プラズマＣＶＤにより、ＴＥＯＳ系酸化シリコン膜（すなわち非多孔質非低誘電率絶縁膜）を成膜する。ここで成膜する酸化シリコン系犠牲絶縁膜２６の厚さは、たとえば、１０ｎｍ程度を好適なものとして例示することができる。
【００８７】
次に、図６に示すように、たとえば、通常のリソグラフィにより、ウエハ１の表面１ａ側に上部電極＆容量プレート収納リセス加工用レジスト膜を形成し、それをマスクとして、たとえば、ドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）により、上部電極＆容量プレート収納リセス３０を形成する。その後、不要になった上部電極＆容量プレート収納リセス加工用レジスト膜をアッシング等により除去する。
【００８８】
次に、図７に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、上部硬質絶縁膜３１として、たとえば、プラズマＣＶＤにより、ＴＥＯＳ系酸化シリコン膜（すなわち非多孔質非低誘電率絶縁膜）を成膜する。ここで成膜する上部硬質絶縁膜３１の厚さは、たとえば、３５ｎｍ程度を好適なものとして例示することができる。
【００８９】
次に、図８に示すように、たとえば、通常のリソグラフィにより、ウエハ１の表面１ａ側に、メモリ容量収納シリンダ形成用レジスト膜を形成し、それをマスクとして、たとえば、異方性ドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）により、複数のメモリ容量収納シリンダ３６を形成する。その後、不要になったメモリ容量収納シリンダ形成用レジスト膜をアッシング等により除去する。
【００９０】
次に、図９に示すように、硬質絶縁膜３７として、たとえば、プラズマＣＶＤにより、ＴＥＯＳ系酸化シリコン膜（すなわち非多孔質非低誘電率絶縁膜）を成膜する。ここで成膜する硬質絶縁膜３７の厚さは、たとえば、５ｎｍ程度を好適なものとして例示することができる。プラズマＣＶＤによるＴＥＯＳ系酸化シリコン膜は、コンフォーマル（Ｃｏｎｆｏｒｍａｌ）であるが、ギャップフィル（Ｇａｐ  Ｆｉｌｌ）性は、高くなく、シリンダの底の膜厚は、自動的に薄くなるので、自己整合的にシリンダの底の膜を除去するのに有利である。しかし、プロセス的には、ＡＬＤ（プリカーサは、たとえば、ＳｉＣｌ４/Ｈ２Ｏ）による酸化シリコン膜の方が、コンフォーマルが高いので、シリンダの内面に均一に比較的薄い膜をつける点では、有利である。ただし、通常のプラズマＣＶＤ，熱ＣＶＤ等の通常ＣＶＤの方が、処理時間は短い。通常ＣＶＤとしては、準常圧熱（Ｓｕｂ−Ａｔｏｍｏｓｐｈｅｒｉｃ  Ｔｈｅｒｍａｌ）ＣＶＤによるオゾンＴＥＯＳ系酸化シリコン膜等が有力であり、コンフォーマル性は、プラズマＣＶＤによるＴＥＯＳ系酸化シリコン膜よりも高いが、ギャップフィル性も高い。
【００９１】
硬質絶縁膜３７の形成法に関しては、一般にＣＶＤ（ＡＬＤを含む）が有利である。これは、塗布系の膜は、一般に、ギャップフィル性が高すぎるからである。また、硬質絶縁膜３７の材質に関しては、形成時の熱的負担が大きくないことを条件として、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜、炭化窒化シリコン系絶縁膜、炭化シリコン系絶縁膜、窒化酸化シリコン系絶縁膜等を好適なものとして例示することができる。
【００９２】
次に、図１０に示すように、たとえば、異方性ドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）により、自己整合的にメモリ容量収納シリンダ３６の底および、その外部の硬質絶縁膜３７を除去する。
【００９３】
次に、図１１に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、容量下部電極３２として、たとえば、ＡＬＤまたはＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）により、５ｎｍ程度の厚さの窒化チタン膜を成膜する。
【００９４】
次に、図１２に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ポジ型レジストを塗布して、全面露光した後、現像すると、メモリ容量収納シリンダ３６内のみに容量下部電極加工用レジスト膜３８が残る。
【００９５】
次に、図１３に示すように、容量下部電極加工用レジスト膜３８をマスクとして、ウエハ１の表面１ａ側に対して、たとえば、ドライエッチング（例えば、ハロゲン系ガス雰囲気）を実行することで、容量下部電極３２をパターニングする。その後、不要になった容量下部電極加工用レジスト膜３８をアッシング等により除去する。
【００９６】
次に、図１４に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＡＬＤ等により、メモリ容量絶縁膜３３として、酸化ジルコニウム膜（たとえば、厚さ５ｎｍ程度）を成膜する。
【００９７】
次に、図１５に示すように、酸化ジルコニウム膜３３上のほぼ全面に、たとえば、ＡＬＤまたはＭＯＣＶＤ等により、容量上部電極３４として、ＴｉＮ膜（たとえば、厚さ３０ｎｍ程度）を成膜する。
【００９８】
次に、図１６に示すように、容量上部電極３４上のほぼ全面に、例えば、熱ＣＶＤ等により、容量プレート３５として、比較的厚いタングステン膜（たとえば、厚さ４０ｎｍ程度）を成膜する。
【００９９】
次に、図１７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、容量プレート上絶縁性バリア膜３５ｂとして、ＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）を成膜する。
【０１００】
次に、図１８に示すように、ウエハ１の表面１ａ側に、例えば、通常のリソグラフィにより、容量プレート加工用レジスト膜を形成し、これをマスクとして、異方性ドライエッチング等により、順次、容量プレート上絶縁性バリア膜３５ｂ、容量プレート３５、容量上部電極３４およびメモリ容量絶縁膜３３をパターニングする。ここで、エッチング雰囲気として、容量プレート上絶縁性バリア膜３５ｂに対しては、たとえば、フルオロカーボン系エッチングガス雰囲気またはＳＦ６系エッチングガス雰囲気を好適なものとして例示することができる。容量プレート３５に対しては、たとえば、塩素系および弗素系ガスを含むエッチングガス雰囲気を好適なものとして例示することができる。容量上部電極３４およびメモリ容量絶縁膜３３に対しては、たとえば、ＢＣｌ３等のエッチングガス雰囲気を好適なものとして例示することができる。その後、不要になった容量プレート加工用レジスト膜をアッシング等により除去する。
【０１０１】
次に、図１９に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、平坦化用酸化シリコン系絶縁膜３９として、ＴＥＯＳ系酸化シリコン膜（すなわち非多孔質非低誘電率絶縁膜）を成膜する。
【０１０２】
次に、図２０に示すように、ウエハ１の表面１ａ側に対して、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理を実行する。その結果、たとえば、平坦化用酸化シリコン系絶縁膜３９並びに上部硬質絶縁膜３１の凹部以外の部分、および酸化シリコン系犠牲絶縁膜２６が除去される。
【０１０３】
次に、図２１に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、第３層配線補助絶縁性バリア膜２３ｃとして、ＳｉＣＮ膜（たとえば、厚さ１５ｎｍ程度）を成膜する。
【０１０４】
次に、図２２に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、第３層配線主層間絶縁膜２３ｄ（多孔質低誘電率酸化シリコン系絶縁膜）として、ＳｉＯＣ膜（たとえば、厚さ１５０ｎｍ程度）等を成膜する。次に、第２層埋め込み配線層Ｍ２と同様に、たとえば、デュアルダマシン法により、たとえば、銅埋め込み配線２３ｗを埋め込む。
【０１０５】
その後は、図４に示すように、以上の工程を繰り返して、最上層埋め込み配線層Ｍ５まで形成した後、パッド層ＡＰを形成し、必要に応じて、バックグラインディングおよびダイシング等を実行して、ウエハ１を個々のチップ２に分割する。
【０１０６】
３．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２３）
図２３は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造のアウトラインを説明するための図４に対応するデバイス模式断面図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１０７】
（１）ＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）型埋め込みＤＲＡＭの問題点：
先に説明したように、埋め込み型ＤＲＡＭ（ＤＲＡＭ混載ロジックチップ）においては、たとえば、ＣＯＢ型ＤＲＡＭを例にとれば、微細化のため、シリンダ状メモリ容量の高さがますます高くなる傾向にある。そして、プリメタル絶縁層内にメモリ容量を収納しようとすると（「プリメタル層内収容型メモリ容量」という）、プリメタル絶縁層の厚さが増加する結果、ロジック領域に於いて、コンタクトプラグがますます長くなってしまう。これでは、速度が重要なロジック領域の性能を維持することが困難となる。そこで、配線層侵入型メモリ容量とすることで、プリメタル絶縁層の厚さの不所望な増加を回避することとなる。しかし、多層埋め込み配線層の下半部には、一般に、低誘電率絶縁膜（非多孔質低誘電率絶縁膜または多孔質低誘電率絶縁膜）が使用される場合が多いので、シリンダ状メモリ容量の側面（具体的には、下部電極等）等が、直接、低誘電率絶縁膜と接触する事態が発生する。ここで、メモリ容量の下部電極等として、多用されるチタン、タンタル等の高融点金属窒化物（ＴｉＮ，ＴａＮ等）等を例にとり考察すると、一般に、これらの高融点金属窒化物内の窒素は、不安定であり、周辺に拡散しやすい部材があると、その部分を通して、外部に拡散して抜けてゆく傾向（メモリ電極からの窒素離脱）を有する。プリメタル層内収容型メモリ容量であれば、プリメタル絶縁膜として採用される比較的硬質（大雑把に言って、熱シリコン酸化膜を標準として、誘電率が低くなるほど、機械的強度は低下する）の酸化シリコン系絶縁膜（非多孔質非低誘電率酸化シリコン系絶縁膜）で囲まれているので、問題となることはない。一方、配線層侵入型メモリ容量となると、侵入する部分は、主に多層埋め込み配線層の下半部となるので、前記の「メモリ電極からの窒素離脱」によるメモリ容量間のリーク増加が問題となる。この傾向は、第１層埋め込み配線層Ｍ１から上、数層に亘り、多孔質低誘電率絶縁膜となる傾向が強い昨今の先端デバイスでは、更に強くなる。これは、非多孔質低誘電率絶縁膜よりも機械的強度が弱い多孔質低誘電率絶縁膜は、一般に、窒素に対する拡散能が高いと考えられるからである。
【０１０８】
（２）前記本願の各実施の形態（変形例を含む）のデバイス構造のアウトライン：
そこで、前記本願の各実施の形態（変形例を含む）においては、図２３に示すように、多層埋め込み配線層Ｍに低誘電率絶縁膜ＬＫを有する埋め込み型ＤＲＡＭにおいて、シリンダ状配線層侵入型メモリ容量Ｃａ，Ｃｂの側面と低誘電率絶縁膜ＬＫの間に、硬質絶縁膜３７を介在させることにより、メモリ容量の下部電極と低誘電率絶縁膜ＬＫの直接接触を回避している。
【０１０９】
（３）前記本願の各実施の形態（変形例を含む）のプロセスのアウトライン：
日本特開２００８−１３０６１４号公報（特許文献１）に開示された技術においては、メモリ容量の下方から酸素が拡散することを阻止するため、シリンダの底に酸素拡散阻止膜（ＳｉＮ膜）を残す必要がある。しかし、本願の各実施の形態（変形例を含む）においては、そのような要請がないので、図１０に示すように、マスク等を使用せず、自己整合的にシリンダの底の硬質絶縁膜を除去することができる。図１１に示すように、容量下部電極３２は、上層容量コンタクトプラグ１７ｓと直接、コンタクトを取る必要があり、メモリ容量収納シリンダ３６（たとえば、径：１５０ｎｍ程度、深さ：４００ｎｍ程度）は、幅が微細で深さが深いので、自己整合的に除去できることは、プロセス的に重要である。
【０１１０】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１１】
例えば、前記実施の形態に於いては、主に埋め込みメタル配線を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、アルミニウム系メタル配線等の非埋め込みメタル配線を使用したものにも適用できることは言うまでもない。
【０１１２】
また、前記実施の形態に於いては、主に、Ｐ型単結晶シリコン基板にデバイスを形成するものを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｎ型またはＰ型のシリコン単結晶基板、Ｎ型またはＰ型の各種エピタキシャル基板、絶縁基板（ＳＯＩ基板等を含む）および他の半導体基板上の各種半導体層上に形成されるものでもよいことはいうまでもない。
【０１１３】
更に、前記実施の形態に於いては、主に、ＣＯＢ型ＤＲＡＭを例に取り具体的に説明したが、その他の形式のＤＲＡＭにも適用できることは言うまでもない。
【符号の説明】
【０１１４】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｓ  半導体基板（Ｐ型単結晶シリコン基板）
１ｐ  基板Ｐ型領域
２  半導体チップまたはチップ領域
３  ＤＲＡＭ領域
３ｃ  ＤＲＡＭアレー領域
３ｐ  メモリ周辺領域（ＤＲＡＭ周辺回路領域）
４  ロジック領域
５  チップ周辺領域
６  チップ内部領域
７  ＳＴＩ領域（素子分離領域）
８ｎ  Ｎ型ソースドレイン領域
８ｐ  Ｐ型ソースドレイン領域
９  ゲート絶縁膜
１０  ゲート電極
１１  サイドウォール
１２  ビット線コンタクトＷプラグ
１４，１４ａ，１４ｂ  容量コンタクトＷプラグ
１５  シリサイド膜
１６  ビット線コンタクトプラグ
１７ｆ  下層容量コンタクトプラグ
１７ｓ  上層容量コンタクトプラグ
１８ｆ  下層ロジック部コンタクトプラグ
１８ｓ  中層ロジック部コンタクトプラグ
１８ｔ  上層ロジック部コンタクトプラグ
１９ｆ  下層プリメタル主絶縁膜
１９ｓ  中層プリメタル主絶縁膜
１９ｔ  上層プリメタル主絶縁膜
２０ｂ  ビット線下地絶縁膜
２０ｓ  プリメタル中間エッチストップ絶縁膜
２１ｂ  第１層配線絶縁性バリア膜
２１ｄ  第１層配線主層間絶縁膜（多孔質低誘電率酸化シリコン系絶縁膜）
２１ｗ  第１層埋め込み配線
２２ｂ  第２層配線絶縁性バリア膜
２２ｄ  第２層配線主層間絶縁膜（多孔質低誘電率酸化シリコン系絶縁膜）
２２ｗ  第２層埋め込み配線（ビアを含む）
２３ｂ  第３層配線絶縁性バリア膜
２３ｃ  第３層配線補助絶縁性バリア膜
２３ｄ  第３層配線主層間絶縁膜（多孔質低誘電率酸化シリコン系絶縁膜）
２３ｗ  第３層埋め込み配線（ビアを含む）
２４ｂ  第４層配線絶縁性バリア膜
２４ｄ  第４層配線主層間絶縁膜
２４ｗ  第４層埋め込み配線（ビアを含む）
２５ｄ  最上層配線主層間絶縁膜
２５ｗ  最上層埋め込み配線（ビアを含む）
２６  酸化シリコン系犠牲絶縁膜
２７  パッド下層間絶縁膜
２８  ファイナルパッシベーション膜
２９  ボンディングパッド
３０  上部電極＆容量プレート収納リセス
３１  上部硬質絶縁膜
３２  容量下部電極（ＴｉＮ膜）
３３  メモリ容量絶縁膜（ＺｒＯ２膜）
３４  容量上部電極（ＴｉＮ膜）
３５  容量プレート（Ｗ膜）
３５ｂ  容量プレート上絶縁性バリア膜
３６  メモリ容量収納シリンダ
３７  硬質絶縁膜
３８  容量下部電極加工用レジスト膜
３９  平坦化用酸化シリコン系絶縁膜
ＡＣ  メモリアレー内アクティブ領域
ＡＰ  パッド層
ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４  ビットライン
Ｃ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃａ，Ｃｂ  メモリキャパシタ（シリンダ状ＭＩＭ型メモリ容量）
ＤＷＮ  ＤＲＡＭ領域のディープＮ型ウエル領域
ＬＫ  低誘電率絶縁膜
Ｍ  多層配線層（多層埋め込み配線層）
Ｍ１  第１層埋め込み配線層
Ｍ２  第２層埋め込み配線層
Ｍ３  第３層埋め込み配線層
Ｍ４  第４層埋め込み配線層
Ｍ５  最上層埋め込み配線層
ＰＭ  プリメタル絶縁層
ＰＭ１  下層プリメタル絶縁層
ＰＭ２  中層プリメタル絶縁層
ＰＭ３  上層プリメタル絶縁層
Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８、Ｑｎｃ１、Ｑｎｃ２  メモリセル部のＮ型ＭＩＳＦＥＴ
Ｑｎｃ１、Ｑｎｃ２  ＤＲＡＭ領域のＮ型ＭＩＳＦＥＴ
Ｑｎｇ  ロジック領域のＮ型ＭＩＳＦＥＴ
Ｑｐｇ  ロジック領域のＰ型ＭＩＳＦＥＴ
Ｒ１  ＤＲＡＭアレー領域コーナ部切り出し領域
ＳＡ１，ＳＡ２  センスアンプ
ＵＣ  単位メモリセル
Ｖｐ  プレート電位
ＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４  ワード線ドライバ
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４  ワードライン
ＷＮＧ  ロジック領域のＮ型ウエル領域
ＷＰＣ  ＤＲＡＭ領域のＰ型ウエル領域
ＷＰＧ  ロジック領域のＰ型ウエル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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