(57)【要約】【課題】リセット動作に必要な電流および電力が低減され、かつ書換え耐性（エンデュランス）が向上され、かつ相変化メモリの加工条件変更やデザイン変更に対して簡易に最適化が可能な相変化メモリセルを有する半導体記憶装置を提供することである。【解決手段】本発明の半導体記憶装置は、半導体基板上に設けられた相変化材料で構成される相変化層と、相変化層に接触する界面層とを、第１の電極と、第２の電極との間に設け、かつ相変化層にはＧｅｘＳｂｙＴｅｚ合金が採用され、かつ界面層として、相変化層と同様のＧｅｘＳｂｙＴｅｚ合金であり、ＺｒＯ２もしくはＹＳＺ（yttria−stabilized zirconia）が添加されている材料が採用され、界面層は、ＧｅｘＳｂｙＴｅｚ合金にＺｒＯ２もしくはＹＳＺを添加すると、膜の抵抗率が大きく変化する特長を利用し、ＺｒＯ２の添加量制御により、抵抗率が制御されていることを特徴とする。【選択図】図２
2014022619.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた第１の電極および第２の電極と、
前記第１の電極と前記第２の電極とにより狭持された半導体記憶層と、を有し、
前記半導体記憶層は、相変化材料層と界面層とが積層されて構成され、
前記界面層は、前記相変化材料層と前記第１の電極、あるいは前記第２の電極との少なくともいずれか一方との間に設けられ、
前記相変化材料層は、Ｇｅ、Ｓｂ、Ｔｅを構成材料とする合金であって、その組成はＧｅｘＳｂｙＴｅｚ（ここで、ｘ、ｙ、ｚは、正の整数であって各元素の組成比を表す独立変数）であり、
前記界面層は、Ｇｅ、Ｓｂ、Ｔｅを構成材料とする合金であって、その組成はＧｅｘ’Ｓｂｙ’Ｔｅｚ’（ここで、ｘ’、ｙ’、ｚ’は、0を含む正の整数であって各元素の組成比を表す独立変数で、ｘ、ｙ、ｚから独立に設定される変数）であり、かつ、ＺｒＯ２もしくはＹＳＺ（yttria−stabilized zirconia）が添加されていることを特徴とする半導体記憶装置。
【請求項２】
前記半導体基板から上方に向かって第１の電極、界面層、相変化材料層、第２の電極の順番で並ぶ構造であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の電極と前記第２の電極との間に流れる電流に対する前記界面層と前記相変化材料層との抵抗比が、前記相変化材料層の抵抗を基準として１から１０の範囲内であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２の電極、前記界面層、および前記相変化材料層の各側面が、前記第２の電極の側面に延在する位置に存在するような柱状に加工された構造を持つことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ＹＳＺ（yttria−stabilized zirconia）の添加量が、５〜１５％の範囲内であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記界面層の膜厚は、前記界面層を熱源として発生する熱による前記界面層と前記相変化材料層の範囲内での温度分布のピーク値が、前記相変化材料層中に存在するように設定されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
半導体基板の上方に設けられた相変化材料で構成された相変化材料層と界面層を具備してなる半導体記憶層と、
前記半導体記憶層を狭持するように設けられた第１の電極および第２の電極と、
前記相変化材料層と前記第１の電極、あるいは第２の電極の少なくともいずれか一方との間に設けられた界面層と、を有し、
前記相変化材料層の組成は、Ｇｅ２Ｓｂ２Ｔｅ５であり、
前記界面層の組成は、Ｓｂ２Ｔｅ３を主成分とし、ＺｒＯ２もしくはＹＳＺ（yttria−stabilized zirconia）が添加されていることを特徴とする半導体記憶装置。
【請求項８】
前記第１の電極と前記第２の電極との間に流れる電流に対する前記界面層と前記相変化材料層との抵抗比が、前記相変化材料層の抵抗を基準として１から１０の範囲内であることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
半導体基板の上方に設けられた相変化材料で構成された相変化材料層と界面層を具備してなる半導体記憶層と、
前記半導体記憶層を狭持するように設けられた第１の電極および第２の電極と、
前記相変化材料層と前記第１の電極、あるいは第２の電極の少なくともいずれか一方との間に設けられた界面層と、を有し、
前記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅの合金からなり、
前記界面層は、前記相変化材料にＺｒＯ２、もしくはＹＳＺ（yttria−stabilized zirconia）を添加した材料から成ることを特徴とする半導体記憶装置。
【請求項１０】
前記第１の電極と前記第２の電極との間に流れる電流に対する前記界面層と前記相変化材料層との抵抗比が、前記相変化材料層の抵抗を基準として１から１０の範囲内であることを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に電流を流すことにより引き起こされる相変化による構造変化によって電流抵抗値が変化する物質を利用して情報を記憶することができる、電気的書換えが可能な不揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどのデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージの大容量化を目的として、その固体ストレージを構成するメモリ素子サイズの微細化が進められている。しかし、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測されることから、ＮＡＮＤ型フラッシュメモリに代わる、高速で大容量化が可能な固体ストレージが求められている。
【０００３】
次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つに、記録材料にカルコゲナイド材料を用いた相変化メモリがある。相変化メモリの１素子であるメモリセルの基本構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用して情報を記憶する抵抗変化型メモリである。
【０００４】
相変化メモリセルは、Ge2Sb2Te5などの相変化材料で構成される記録材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって、読み出しはメモリセルの両端に電位差を与え、メモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することで行う。
【０００５】
相変化メモリセルでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度以上に保持するのに十分な電流を長時間流すことで行う。
【０００６】
相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなり、原理上、微細化に向いているため、次世代の固体ストレージの一候補として研究開発されている。
【０００７】
相変化メモリセルの動作電流低減及び動作電力低減は、重要な技術開発要素の一つである。相変化メモリセルの動作電流が低減できると、例えばＭＯＳトランジスタやダイオードなどのメモリセルを選択するスイッチを微細化が可能になり、固体ストレージの高密度化、高速化が可能になる。また相変化メモリセルの動作電力が低減できると、これを用いた固体ストレージをモバイルや家庭用ＰＣなどのストレージクラスメモリ（ＤＲＡＭなどのキャッシュメモリと外部記憶装置の性能ギャップを埋めて、デバイスの性能向上と消費電力低減とを両立することが可能な高速メモリ）に適用した場合、これらのデバイスの消費電力低減に有効である。とりわけ、相変化メモリセルの動作電流および消費電力のうち、データ書換え、特にリセット動作に要するものは６０％以上であり、このリセット動作に要する電流、電力低減が重要である。
【０００８】
リセット動作は、先に記載のとおり、相変化材料層の高抵抗化、すなわちアモルファス化（非晶質化）状態に対応しており、いかにして効率良く融点以上に加熱、急冷してアモルファス化できるかが鍵である。
【０００９】
これを実現する手段として、発熱性に優れ、熱伝導を抑制する界面層の導入が考えられ、例えば特許文献１（特開２０１１−１９９２１５号公報）、特許文献２（特開２０１１−０９１４３３号公報）、特許文献３（特開２００８−１３０８０４号公報）に記載のように、酸化膜系の絶縁体材料を中心に開発されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１９９２１５号公報
【特許文献２】特開２０１１−０９１４３３号公報
【特許文献３】特開２００８−１３０８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したような界面層に絶縁体材料を適用した場合、絶縁体材料の抵抗率が高く、この絶縁体部分で電力を消費するため絶縁体の膜厚等の最適化と動作安定性との両立が難しい。また相変化材料と絶縁体材料との界面の物理的な整合性が悪く、何回も書換えを繰り返すうちに、歪緩和に伴う物理的破壊が起こる。さらに絶縁体材料では抵抗率が一意に決まるため、加工条件・デザイン変更などに対応した界面層の抵抗値を最適化するには材料の変更または界面層の膜厚、構造の変更により実現せねばならない。
【００１２】
ところで、界面層に適する材料は、１）安定な界面を構成するために、相変化層を構成する材料に近い化学組成であること、２）相変化層の抵抗値変化が読み出せるため、または界面層で電力を消費しないために、相変化層を構成する材料の抵抗値と近い抵抗値を示すことが挙げられる。
【００１３】
次に、界面層の抵抗値の範囲を検討する。ここで、抵抗値は、通常の定義が示すように、抵抗率に形状因子（長さ、断面積）を考慮して決定される値である。相変化層の結晶状態と、非晶質状態の抵抗は少なくとも１００倍以上は変化する。そこで、結晶状態と非晶質状態の相変化層の抵抗をそれぞれＲｃ、１００Ｒｃ（Ｒｃは結晶状態の相変化層の抵抗値とする）とする。さらに界面層の抵抗値をｋＲｃ（結晶状態の相変化層の抵抗値のｋ倍）とすると、セット状態のデバイスの抵抗値は（ｋ＋１）Ｒｃ、リセット状態のデバイスの抵抗値は（ｋ＋１００）Ｒｃとなる。セット状態とリセット状態の抵抗変化を読み取るために抵抗比は、回路デザイン面から少なくとも１０程度は必要とされ、その場合、ｋは１０以下であることが要求される。すなわち、界面層の抵抗は、相変化層の結晶状態の抵抗に対し、１０倍以下であることが要求される。上記一連の事情を考慮すると、界面層の抵抗は、実用上は、１〜１０倍程度となることが望ましい。
【００１４】
もっとも単純には、相変化層と同様のGexSbyTez合金で抵抗率が異なる組成の材料を界面層に適用するのが理想的である。ここで（x，y，z）は相変化層を構成する元素Ge、Sb、Teの組成比を示す変数である。
しかしながら、（x，y，z）の組成比を変えても、結晶相の抵抗率は殆ど変わらず、界面層として採用できないのが実情である。
【００１５】
そこで、本発明の目的は、リセット動作に必要な電流および電力が低減され、かつ書換え耐性（エンデュランス）が向上され、かつ相変化メモリの加工条件変更やデザイン変更に対して簡易に最適化が可能な相変化メモリセルを有する半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するための、本発明の一態様の半導体記憶装置は、半導体基板上に設けられた相変化材料で構成される相変化層と、相変化層に接触する界面層とを、第１の電極と、第２の電極との間に設け、かつ相変化層にはGexSbyTez合金が採用され、かつ界面層として、主成分がGexSbyTez合金であり、ZrO2もしくはYSZ（yttria−stabilized zirconia）が添加されている材料が採用されていることを特徴とする。
【００１７】
また、界面層はGexSbyTez合金にZrO2もしくはYSZを添加することにより、膜の抵抗率が大きく変化する特徴を利用し、ZrO2もしくはYSZの添加量制御により、抵抗率が制御されていることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、書換え、特にリセット動作に必要な電流および電力が低減され、かつ書換え耐性（エンデュランス）が向上された相変化メモリセルを提供することが可能になる。その結果、高速、高密度で、動作消費電力の低い不揮発性の半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の相変化メモリセルアレイの構造を示す俯瞰図である。
【図２】本発明の相変化メモリセルアレイのうち、１個の相変化メモリセルの断面図である。
【図３】一般的な相変化メモリセルの動作と印加電圧との関係を模式的に示す図である。
【図４】一般的な相変化メモリセルの動作とそれぞれの動作に必要な電力の内訳を示す図である。
【図５】Ge2Sb2Te5合金にYSZを添加した場合の、当該合金からなる膜の抵抗率のYSZ添加量依存性を示す図である。
【図６】Sb2Te3合金にYSZを添加した場合の、当該合金からなる膜の抵抗率のYSZ添加量依存性を示す図である。
【図７】本発明の相変化メモリセルのリセット動作に必要な電流値の界面層抵抗率依存性を示す図である。
【図８】本発明の相変化メモリセルのリセット動作に必要な電力値の界面層抵抗率依存性を示す図である。
【図９】図７および図８の計算に用いたデバイス構造を示す図である。
【図１０Ａ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１０Ｂ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１０Ｃ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１０Ｄ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１０Ｅ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１０Ｆ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１０Ｇ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１０Ｈ】本発明を適用した相変化メモリセルの形成例を示す図である。
【図１１】本発明を適用した図１０Ａ−Ｈとは別の相変化メモリセルの形成例を示す図である。
【図１２】リセット動作時の界面層と相変化材料層の深さ方向の温度分布を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施例について図面を用いて説明する。
図１は、本発明の相変化メモリセルアレイの一構造を示す俯瞰図であり、図２は、図１中の面005に沿った断面図である。図１および図２に示す半導体記憶装置は半導体基板上に設けられでいるが、図１および図２では半導体基板は省略されている。半導体記憶装置は、上部電極（配線）001と、下部電極（配線）004と、上部電極（配線）001と下部電極（配線）004との間に挟まれた相変化材料層002および界面層003とで構成される相変化メモリセル006がアレイ状に配置された構造を持つ。アレイ状に配置された相変化メモリセル006の各セル間はシリコン酸化膜やシリコン窒化膜などの絶縁材料層、もしくはエアギャップ層が設けられるが、図１および図２では省略されている。
【００２１】
相変化材料層002には、Ge（ゲルマニウム）、Sb（アンチモン）、Te（テルル）の３元素からなるGexSbyTez合金（ここで、x，y，zは、それぞれ正の整数であり、各元素の組成比（x，y，z）を示す。）が採用されている。組成比（x，y，z）の違いによって結晶化温度や、結晶化速度などが異なる。代表的な材料としてはGe2Sb2Te5が挙げられるが、組成比はこれに限定されるものではなく、相変化メモリセルに要求される特性に応じて組成比を選択する。
【００２２】
一方、界面層003には、上記GexSbyTez合金に、さらにZrO2もしくはYSZ（yttria−stabilized zirconia）を添加した材料を採用することが本発明の特徴である。
【００２３】
ここで、YSZは、ZrO2（酸化ジルコニウム）を主成分としてY2O3（酸化イットリウム）が数％程度添加された物質であり、Y2O3の添加はZrO2の結晶構造を安定化させる働きがある。しかし、界面層としてのGexSbyTez合金に添加する材料としては、ZrO2を用いれば本発明の目的達成には十分である。ただし、ZrO2にY2O3が製造時に混入するか、あるいは意図的に材料の安定化の為に添加するのが一般的である。従って、本実施例では、ZrO2もしくはYSZという表現を用いることにする。
【００２４】
図３は相変化メモリセルの動作（書込み及び読出し）と当該メモリセルの端子に印加する印加電圧との関係を模式的に示した図である。図３の縦軸は、図２における上部電極001と下部電極004との間に印加される電極間電圧［Ｖ］を表し、横軸はメモリセルの動作時間［t］を表している。相変化メモリセルの動作は、図３の横軸に示すように、読み出し動作010、リセット動作011、セット動作012の３動作に分類できる。
【００２５】
なお、図３に示す符号008は、相変化メモリセルを構成する相変化材料層が融点に達するのに要する電圧であり、符号009は、相変化材料層が結晶化するのに要する電圧を示す。また、図３の横軸は、動作時間を模式的に示すもので、各動作に対応した実時間を示すものではない。
【００２６】
読み出し動作010では、結晶化に必要な電圧009よりも十分に低い電圧パルスを印加し、相変化材料層002および界面層003に流れる電流値を読み出すことにより、相変化材料層002の抵抗値を読み出す。
【００２７】
リセット動作011は、相変化材料層002が融点に達するのに必要な電圧008よりも高い電圧パルスを印加し、その際に発生するジュール熱により、相変化材料層002を結晶状態からアモルファス状態に書換える。パルスの時間幅は20nsから100ns程度とし、相変化材料層002を溶融したのち、急冷する。
【００２８】
セット動作012は相変化材料層002が結晶化するのに必要な電圧009よりも高い電圧パルスを印加し、その際に発生するジュール熱により、相変化材料層002をアモルファス状態から結晶状態に書換える。パルスの時間幅は100nsから1000ns程度とし、相変化材料層002を加熱した後、除冷する。
【００２９】
本発明の相変化メモリセル006では、リセット動作011、およびセット動作012の際に利用するジュール熱は相変化材料層002、および界面層003で発生させる。界面層003の機能は、１）熱発生源の抵抗体としての機能、２）発生した熱が容易に基板側へ散逸することを抑制する熱バッファとしての機能である。
【００３０】
図４は相変化メモリセル006の消費エネルギーの内訳を示した図である。
本表は、書込み及び読出しの各動作、さらに書込み動作をリセット動作とセット動作に分けた場合のそれぞれに対応する１ビット当りのエネルギーおよび４００ＭＢ／ｓ相当のチップに換算した場合の電力を示す。
図４から相変化メモリではデータ書換え、特にリセット動作に要する電力は、３００ｍＷであり、これは全電力の６０％以上を消費していることがわかる。必要とする電流値もリセット動作で最も高く、したがってリセット動作時の電力、電流値低減が重要であることがわかる。
【００３１】
リセット動作は相変化材料層の高抵抗化（アモルファス化）に対応しており、いかにして効率良く融点以上に加熱、急冷してアモルファス化できるかが鍵である。これを実現する手段として、発熱性に優れ、熱伝導を抑制する界面層003を導入する方法がある。界面層003に好適な材料は、１）相変化材料層002と界面層003との間に安定な界面を構成するために、相変化材料層002を構成する材料に近い化学組成であること、２）界面層003での電力消費を抑制するため、また、相変化材料層002の抵抗変化を読み取ることを可能とするために、相変化材料層002を構成する材料の抵抗値と近い抵抗値を示すこと（比率にして１から１０倍程度となることが望ましい）が挙げられる。
【００３２】
更に熱発生箇所を相変化層に近づけ、発生した熱を相変化材料層に集中させるため、界面層003の膜厚の範囲を規定する必要がある。
【００３３】
界面層の厚さに対応した熱の集中の度合いを算出した結果を次に示す。
図１２は、リセット動作時の界面層と相変化材料層の深さ方向の温度分布を示す図である。図１２の縦軸は、各材料層中の温度（℃）であり、横軸は、各材料層の深さ（ｚ座標）（ｎｍ）を示す。横軸の０点は、界面層と下部電極の境界であり、当該下部電極対象軸に沿って上方が正となるようにｚ座標を取っている。
【００３４】
図１２ａ）が示すように、界面層の厚さが５ｎｍの時、界面層と相変化材料層との界面近傍に温度分布のピークが観測できる。すなわち、界面層内部で発熱が生じており、熱を必要とする相変化材料層中では、発熱が減少することを意味している。界面層の厚さが厚くなれば、さらにこの傾向が顕著になることは明らかである。一方、図１２ｂ）が示すように、界面層の厚さが２ｎｍの時、温度分布のピークは、相変化材料層中で観測できる。
この結果より、界面層003の膜厚は２−５ｎｍ程度とすることが望ましい。
【００３５】
なお、膜厚の下限値は、界面層の製法上の制約及び界面層の抵抗値との兼ね合いで本実施例では、２ｎｍとしている。
【００３６】
この場合、界面層003の抵抗は、相変化材料層002の抵抗に対し、１０−３００倍程度となることが望ましい。ここで、抵抗は、相変化材料層002と界面層003を通過して一つの電極と他の一つの電極との間に流れる電流に対する抵抗値を指すものとする。
【００３７】
本発明は界面層003として、相変化材料層002と同様のGexSbyTez合金であり、これに、ZrO2もしくはYSZを添加した材料を適用する。本材料の特長はGexSbyTez合金と良好な界面が形成できることと、添加量によって界面層003となる膜の抵抗率を連続的に変化させることが可能であることである。なお、以下の説明において、「膜の抵抗率」と言った場合、界面層を形成する膜の抵抗率を指すものとする。
【００３８】
図５はGe2Sb2Te5合金にYSZを添加した場合の、YSZの添加量014に対する膜の抵抗率015を示す。膜の抵抗率の単位は［Ω・cm］であり、添加量014の単位は［mol%］である。本図に示すように、添加量によって膜の抵抗率が連続的に変化している。また、添加材料YSZは、GexSbyTezと親和性が良く、安定で、相分離などが起こりにくい。しかも、Zr（ジルコニウム）は、Hf（ハフニウム）、Al（アルミニウム）、Ti（チタン）などの各酸化物、あるいはそれらのシリケイト化合物と同様に、半導体プロセスで現在、盛んに用いられている材料である。従って、ZrO2は一般的な半導体プロセスに導入しやすい材料である。また、ZrO2主成分とするYSZも同様に半導体プロセスに導入しやすい材料であるので、半導体プロセスとの親和性も良好である。
【００３９】
図５では、組成比が（x＝2，y＝2，z＝5）の場合、すなわちGe2Sb2Te5合金を例にプロットしているが、他の組成比を有するGexSbyTez合金においても同様にYSZの添加量によって膜の抵抗率が連続的に変化する。
【００４０】
例えば、図６は、Sb2Te3（GexSbyTezにおいて、x＝0，y＝2，z＝3）合金にYSZを添加した場合の、YSZの添加量014に対する膜の抵抗率015を示す。図５と同様、添加量によって膜の抵抗率が連続的に変化していることが分かる。図５のGe2Sb2Te5合金にYSZを添加した場合に比べ、抵抗率変化が大きく、より大きな抵抗率を実現することができる。なお、熱伝導率はGexSbyTezに対し小さくなり、熱バッファとしても機能する。
【００４１】
図６では、一例として、相変化材料層Ge2Sb2Te5と組成比が異なる、Sb2Te3を界面層の主成分として用いても、本発明の効果が得られることを示したが、ここに示す組成比（x，y，z）以外の組成比の場合にも同様の効果が期待できる。すなわち、相変化材料層GexSbyTezと界面層を構成するGex'Sby'Tez'とは、必ずしも同一でなくても良い。
【００４２】
図７と図８はそれぞれ、界面層003を導入した場合の、リセット動作の電流値017、およびリセット動作に必要な電力値018を、有限要素法を用いた熱電シミュレータで計算したものを、界面層の抵抗率016に対しプロットした図である。界面層の抵抗率016の単位はΩ・cm、抵抗率の値0は界面層003を設けない場合で定義している。リセット動作の電流値017、およびリセット動作に必要な電力値018は、それぞれ、抵抗率016の値が0の場合、すなわち界面層を設けない場合の値で規格化している。
【００４３】
なお、上記シミュレーションは各材料で熱伝導率と抵抗率を与え、伝熱方程式、ポアッソン方程式に基づいて伝熱計算を行っている。
【００４４】
上述したように、界面層の抵抗は、相変化層の結晶状態の抵抗に対し１０倍以下であることが要求される。従って、熱の発生源は電圧パルスを与えたときに発生するジュール熱で主に界面層003で発生する。
【００４５】
図７、図８から、界面層003の抵抗率が増加すると、リセット動作の電流値017、リセット動作に必要な電力値018共に低減することがわかる。例えば界面層003の抵抗率が０．１Ω・ｃｍの時、界面層を設けない場合と比較して、リセット動作の電流値017は、およそ２０％まで、リセット動作に必要な電力値018はおよそ１５％まで低減する。
【００４６】
界面層003の抵抗率を０．１Ω・ｃｍとするには、図５によれば、Ge2Sb2Te5にYSZを５％程度添加すれば、これらの効果が得られることを示している。
【００４７】
図９は図７、図８の計算で想定した相変化メモリセルの構造である。平面状にタングステンで成膜した下部配線層020の上に、円柱状のタングステンで形成した下部電極004を設置し、その上に界面層003、Ge2Sb2Te5で成膜した相変化材料層002、タングステンで成膜した上部電極001を平面状に積層している。円柱状の下部電極004の直径は６０ｎｍ、界面層003の膜厚は２ｎｍ、相変化材料層002と上部電極001の膜厚は共に５０ｎｍ、下部配線層020の膜厚は１００ｎｍとした。基板はＳｉ基板を想定し、Ｓｉ基板と下部配線層020との間にはシリコン酸化膜019が５００ｎｍの厚さで充填されている。また、上記で定義された領域を除く部分にもシリコン酸化膜019が充填されている。
【００４８】
以上の計算結果は、膜厚、相変化メモリセルの構造を変えると（例えば、図９において、界面層003、相変化材料層002、および上部電極001を下部電極と同じ径の円柱形状に変更するなど）、図７、図８の結果は定量的には異なる結果を示す。しかしながら、定性的には同様の傾向を示す。この時、リセット動作の電流値017、リセット動作に必要な電力値018に関して、図９の相変化メモリセルの場合と同様の低減効果を得るための界面層003の抵抗率は、図９の条件で算出したものとは異なる。しかしながら、図５によれば、その場合においても、YSZの添加量を最適化することで、必要な抵抗率を有する界面層003を得ることが可能である。
【００４９】
なお、本実施例では、界面層003は、下部電極004側に形成され、かつ、上部電極001側には形成されていない。あるいは、逆に、上部電極001側に形成され、かつ、下部電極004側に形成されていない場合も、同様に界面層の効果は発揮できる。
【００５０】
さらに、界面層003は、下部電極004側に形成されると共に、上部電極001側に形成されても良い。いずれの場合にも、本発明の効果を有するため、いずれを採用するかは、それぞれの構造による効果を考慮し、デザイン要求と合せて選択すれば良い。
【００５１】
以上、本発明を適用することにより、書換え電流および動作電力が低減され、エンデュランス特性が向上された相変化メモリセルを提供することが可能になる。
【００５２】
相変化材料がGe2Sb2Te5であり、それに接する界面層材料には、相変化材料であるGe2Sb2Te5にYSZを、例えば、５％程度の微量を添加する組成材料である。上述したように、エンデュランス特性が良好な界面層に適する材料は、相変化層を構成する材料に近い化学組成であることの条件を満たしている。
【００５３】
加えて、プロセス、デバイス構造の変更にともなう界面層抵抗の変更に際しても即座に対応、同様の特長を有した相変化メモリデバイスを提供することが可能になる。その結果、高速、高密度で、動作消費電力の低い不揮発性半導体記憶装置を提供することが可能になる。
【００５４】
以下、本発明を適用した相変化メモリセルの形成例を図１０Ａ−Ｈに示すプロセスフローの斜視図を用いて説明する。
図１０Ａに示すようにシリコン基板021上に、バッファ膜022を化学気相成長法（CVD:chemical vapor deposition）もしくは塗布法を用いて成膜した後、下部配線層028となる金属膜023をスパッタ法もしくはCVD法を用いて成膜し、下部配線層028を形成する。バッファ層022は例えばシリコン酸化膜などの絶縁膜であり、シリコン基板上022に形成されたMOS回路、配線層などから素子を絶縁する機能を果たす。下部配線層028となる金属膜は例えばタングステンなどの高融点金属を選択する。公知の配線層のように、バリアメタル層、キャップメタル層を成膜しても良い。
【００５５】
続いて選択スイッチのダイオードを作製するために、ボロンドープのシリコン膜024、真正層のシリコン膜025、リンドープのシリコン膜026を、CVD法により順次成膜する。
【００５６】
本実施例の場合、相変化メモリセルを選択するスイッチ（以下、選択素子と称する）としてpinダイオードを作製する例を示すが、選択素子の採用は任意である。選択素子を採用する場合、シリコン基板021に作成したダイオード、もしくはMOSトランジスタ、あるいはOTS（Ovonic Threshold Switch）と呼ばれるスイッチ素子でも良く、加工容易性、スイッチ特性の観点から適当なものを採用する。
【００５７】
必要に応じて高速熱処理あるいは低温熱処理などでシリコン膜024、025、026を改質したのち、相変化メモリセルの下部電極となる金属膜027をスパッタ法もしくはCVD法を用いて成膜する。下部電極となる金属膜027は例えばタングステンなどの高融点金属を選択する。
【００５８】
続いて図１０Ｂに示すように、リソグラフィー工程によって下部配線層028を加工する。本実施例では、下部配線層028を加工する際、上部の層（すなわち、符号024〜027で示す層）も一括して加工する。
続いて図１０Ｃに示すように、CVD法による絶縁膜もしくはスピン塗布により絶縁膜029を、金属膜027を覆うように厚く成膜し、基板を平坦化する。
続いて図１０Ｄに示すように、化学機械研磨（CMP:Chemical Mechanical Polishing）法により、金属膜027表面から突出して堆積された領域の絶縁膜029を削り、下部電極となる金属膜027を、下部配線層028の延伸する方向と直交する方向の側面が露出するように024から027で示す各層を露出させる。
続いて図１０Ｅに示すように、リソグラフィー工程によって下部配線層028を除く上部層を柱状に加工する。
続いて図１０Ｆに示すように、CVD法による絶縁膜もしくはスピン塗布により絶縁膜030を下部電極層027よりも厚く成膜し、基板021の裏面を平坦化したのちCMP法により絶縁膜030を削り、下部電極となる金属膜から成る下部電極層027を露出させる。
【００５９】
以下の図面では説明のために塗布系の絶縁膜029、030を省略する。
続いて図１０Ｇに示すように、界面層003と相変化材料層002と上部電極001を成膜する。界面層003と相変化材料層はスパッタ法、もしくはCVD法により同一の装置で成膜する。界面層へのZrO2もしくはYSZの添加は、スパッタ法の場合、例えば２個以上の材料ターゲットで同時スパッタ、もしくは交互スパッタし、添加量を調整する。CVDの場合は複数ガスの流量を調整し、同時成膜する、もしくは交互成膜し、添加量を調整する。
【００６０】
最後に図１０Ｈに示すように上部電極001をライン状の配線層に加工することで、pinダイオードをスイッチ素子とする相変化メモリセルが形成される。図１０Ｈでは、上部電極001、相変化材料層002、界面層003が形成するラインの配線層は、下部配線層028が形成するラインに対し直交している。これにより、ビットごとに選択スイッチを持ったクロスポイントセルが実現できる。本例の場合、上部電極001は上部配線も兼ねる。
【００６１】
図１０Ｈでは、相変化材料層002、界面層003は上部電極001と同時にライン状に加工されているが、このような構造とすることで相変化材料層002の加工側壁を下部電極027から遠ざけることにより、加工ダメージの影響を回避できる。
【００６２】
相変化メモリセルの構成が同様であれば、図１０Ｈとは別の方法、構造を用いてクロスポイントセルを実現しても本発明の効果が得られる。
【００６３】
図１１に、図１０Ｈとは別の構造の相変化メモリセルの例を示す。例えば、リソグラフィー工程によって下部配線層028を加工するまでに、上部電極001まで積層し、一括加工した後、CVD法による絶縁膜もしくはスピン塗布により絶縁膜029（図１１では図示していないが、図１０Ｆなどで示す絶縁膜029に相当する膜である）を厚く成膜し、基板を平坦化したのちCMP法により絶縁膜029を削り、上部電極となる金属膜001を露出、更に上部配線層031を成膜した後、上部配線層を加工する方法もある。
【００６４】
図１１の構造の場合、セル間が分離でき、スケーリングの効果や、クロストークの抑制などが期待できる。
【符号の説明】
【００６５】
００１：上部電極、
００２：相変化材料層、
００３：界面層、
００４：下部電極、
００５：断面表示箇所、
００６：相変化メモリセル、
００７：印加電圧、
００８：融点に達するのに必要な電圧、
００９：結晶化するのに必要な電圧、
０１０：読み出し動作、
０１１：リセット動作、
０１２：セット動作、
０１３：時間、
０１４：ＹＳＺの添加量、
０１５，０１６：界面層の抵抗率、
０１７：界面層がない場合の値で規格化されたリセット動作に必要な電流値、
０１８：界面層がない場合の値で規格化されたリセット動作に必要な電力値、
０１９：シリコン酸化膜、
０２０：下部配線層、
０２１：シリコン基板、
０２２：バッファ層、
０２３：金属膜、
０２４：ボロンドープシリコン膜、
０２５：真正層シリコン膜、
０２６：リンドープシリコン膜、
０２７，０２８：下部電極層、
０２９，０３０：平坦化絶縁膜、
０３１：上部配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１】
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【図１２】
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