(57)【要約】【課題】書き込み動作を行いつつ、同時にベリファイ結果を外部転送可能とするセンスアンプを提供すること。【解決手段】メモリセルを含むメモリセルアレイと、書き込みデータを保持可能なラッチ部（SDL）及び検知部（DTCT）を備え、前記書き込みデータに応じて第１電圧（0V）、または前記第１電圧よりも高い第２電圧（VDDSA）のいずれかをビット線に転送するセンスアンプとを備え、前記センスアンプは、ベリファイ結果に応じて前記第１電圧または前記第２電圧のいずれかを第３電圧として前記ビット線に転送しつつ、前記第３電圧を前記検知部に転送する。【選択図】図６Ａ
2014186763.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを含むメモリセルアレイと、
書き込みデータを保持可能なラッチ部及び検知部を備え、前記書き込みデータに応じて第１電圧、または前記第１電圧よりも高い第２電圧のいずれかをビット線に転送するセンスアンプと
を備え、
前記センスアンプは、ベリファイ結果に応じて前記第１電圧または前記第２電圧のいずれかを第３電圧として前記ビット線に転送しつつ、前記第３電圧を前記検知部に転送する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記センスアンプは、前記第２電圧よりも大きな第４電圧を前記ビット線に転送可能であり、
書き込み動作時において隣接するビット線の電位が書き込み許可電圧である場合、前記センスアンプは前記ビット線に前記第４電圧を転送する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
内部電圧に基づいて前記第４電圧、及び選択ワード線に転送する書き込み電圧を生成するポンプ回路を更に備え、
前記メモリセルアレイは、複数の前記メモリセル、及び選択トランジスタを含むストリングを含み、
前記書き込み動作において、前記書き込み電圧を転送する前に前記選択トランジスタをオフしつつ、且つポンプ回路の出力を前記第４電圧から前記第１電圧へと転送する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記センスアンプは、前記ビット線に接続可能なキャパシタ素子を更に備え、
前記第２電圧よりも大きな電圧を前記ビット線に転送するよう、前記センスアンプは内部クロックに応じて第５電圧を前記キャパシタ素子に供給する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線は、優良ビット線と、不良ビット線と、を含み、
前記センスアンプは、前記優良ビット線に対して前記ラッチ回路が保持する前記書き込みデータに応じた前記第３電圧または前記第４電圧のいずれかを転送し、
前記センスアンプは、前記不良ビット線に対して前記第１電圧を転送する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、マトリクス状に配置された複数のメモリセル、これらのメモリセルに書き込むデータを保持可能なセンスアンプを備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１０３００３号公報
【特許文献２】特開２０１１−８８３８号公報
【特許文献３】特開２０１０−１９８６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、書き込み動作を行いつつ、同時にベリファイ結果を外部転送可能とする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
メモリセルを含むメモリセルアレイと、書き込みデータを保持可能なラッチ部及び検知部を備え、前記書き込みデータに応じて第１電圧、または前記第１電圧よりも高い第２電圧のいずれかをビット線に転送するセンスアンプとを備え、前記センスアンプは、ベリファイ結果に応じて前記第１電圧または前記第２電圧のいずれかを第３電圧として前記ビット線に転送しつつ、前記第３電圧を前記検知部に転送する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性半導体記憶装置の全体構成図。
【図２】第１実施形態に係るメモリセルＭＣの閾値分布を示した概念図。
【図３】第１実施形態に係るセンスアンプの構成例。
【図４】第１実施形態に係るポンプ回路の構成例。
【図５】第１実施形態に係る書き込み動作を示したフローチャート。
【図６Ａ】第１実施形態に係る書き込み動作であり、各信号、及び配線の電圧レベルのタイムチャート。
【図６Ｂ】第１実施形態に係る書き込み動作であり、は書き込み動作時センスアンプに流れる電流の概念図。
【図７】第１実施形態の変形例に係る書き込み動作であり、図７（ａ）はビット線を示し、図７（ｂ）は各信号、及び配線の電圧レベルのタイムチャート。
【図８】第１実施形態の変形例に係る書き込み動作であり、図８（ａ）は書き込み動作時センスアンプに流れる電流を示し、図８（ｂ）は各信号のタイムチャートである」。
【図９】第２実施形態に係る書き込み動作であり、図９（ａ）はセンスアンプの回路例であり、図９（ｂ）は各ノードの電圧レベルである。
【図１０】第２実施形態に係る書き込み動作であり、図１０（ａ）はセンスアンプの回路例であり、図１０（ｂ）は各ノードの電圧レベルである。
【図１１】第２実施形態に係る書き込み動作であり、図１１（ａ）はセンスアンプの回路例であり、図１１（ｂ）は各ノードの電圧レベルである。
【図１２】第２実施形態に係る書き込み動作であり、図１２（ａ）はセンスアンプの回路例であり、図１２（ｂ）は各ノードの電圧レベルである。
【図１３】第２実施形態に係る書き込み動作であり、図１３（ａ）はセンスアンプの回路例であり、図１３（ｂ）は各ノードの電圧レベルである。
【図１４】第２実施形態に係る書き込み動作であり、図１４（ａ）はセンスアンプの回路例であり、図１４（ｂ）は各ノードの電圧レベルである。
【図１５】第２実施形態に係る書き込み動作であり、図１５（ａ）はセンスアンプの回路例であり、図１５（ｂ）は各ノードの電圧レベルである。
【図１６】第２実施形態に係る書き込み動作であり、ビット線に転送される電圧レベルを示したタイムチャート。
【図１７】第２実施形態の変形例に係る書き込み動作であり、図１７（ａ）はセンスアンプの回路例であり、図１７（ｂ）は各ノードの電圧レベルである。
【図１８】第２実施形態の変形例に係る書き込み動作であり、図１８（ａ）はセンスアンプの回路例であり、図１８（ｂ）は各ノードの電圧レベルである。
【図１９】第２実施形態の変形例に係る書き込み動作であり、図１９（ａ）はセンスアンプの回路例であり、図１９（ｂ）は各Ｆノードの電圧レベルである。
【図２０】第２実施形態の変形例に係る書き込み動作であり、図２０（ａ）はセンスアンプの回路例であり、図２０（ｂ）は各ノードの電圧レベルである。
【発明を実施するための形態】
【０００７】
第１実施形態に係る不揮発性半導体記憶装置は、書き込み動作において、ビット線ＢＬへ転送する電圧レベルと検知部（後述する、ＤＴＣＴ）へ転送する電圧レベル（ベリファイ結果）とが同一であることを利用して、書き込み動作を行いつつ、同時にベリファイ結果を検知部に転送するものである。
【０００８】
具体的に説明すると、非書き込み時にはビット線ＢＬに電圧ＶＤＤＳＡを転送しつつ、検知部にも同様に電圧ＶＤＤＳＡ（以下、検知部への転送電圧を“Ｈ”レベルと呼ぶことがある）を転送する。
【０００９】
これに対し、書き込み時にはビット線ＢＬへ０Ｖを転送しつつ、検知部にも同様に０Ｖ（以下、検知部への転送電圧を“Ｌ”レベルと呼ぶことがある）を転送する。
【００１０】
[本実施形態]  
図１を用いて第１実施形態について説明する。図１は第１実施形態に係る半導体装置の全体を示した概念図である。  
［本実施形態］  
１．全体構成例  
図１は、第１実施形態に係る不揮発性半導体記憶装置１の構成を示すブロック図である。第１実施形態では、不揮発性半導体記憶装置１として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１１】
不揮発性半導体記憶装置１は、メモリセルアレイ２、ロウデコーダ３、制御部４、電圧発生回路５、及びセンスアンプ６を具備する。
【００１２】
１．１＜メモリセルアレイ２の構成例＞  
メモリセルアレイ２は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１３】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１４】
メモリセルＭＣの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１５】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１６】
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ２において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１７】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１８】
メモリセルアレイ２の構成は、上述した構成に限定されることなく、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている構成であってもよい。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている構成であってもよい。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００１９】
１．２＜周辺回路の構成＞  
ロウデコーダ３は、複数のワード線ＷＬに接続され、データの読み出し、書き込み、及び消去時に、ワード線ＷＬの選択及び駆動を行う。
【００２０】
次いで制御部４は、動作モードに応じて図示せぬホストから供給されるコマンドＣＭＤ及び外部制御信号に基づき、データの書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、ロウデコーダ３、電圧発生回路５、及びセンスアンプ６等に送られる。
【００２１】
なお制御部４は不揮発性半導体記憶装置１の中に配置されていなくても良い。すなわち、不揮発性半導体記憶装置１とは別の半導体装置に配置されていても良いし、ホスト内に配置されていても良い。
【００２２】
電圧発生回路５は、制御部４から送られる各種制御信号に応じて、読み出し電圧（Ｖｒｅａｄ、ＶＣＧＲ）、書き込み電圧（ＶＰＧＭ）、ベリファイ電圧（ＶＬ、ＶＨ）、及び消去電圧（ＶＥＲＡ）、並びにメモリセルアレイ２、ロウデコーダ３、及びセンスアンプ６の各種動作に必要な電圧（たとえば電圧ＶＷＰＣＨ、電圧ＶＤＤＳＡ、電圧ＶＳＥＶＥＮ、及び電圧ＶＨＳＡなど）を発生する。
【００２３】
センスアンプ６は、複数のビット線ＢＬに接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。また、センスアンプ６は、データの読み出し時にビット線ＢＬの電位を検知する。なお、センスアンプ１４０は、この場合に限られず、例えばセル電流を検知してもよい。またセンスアンプ６はデータの書き込み時に書き込みデータに応じた電圧をビット線ＢＬに印加する。
【００２４】
２．＜閾値分布＞  
次に図２を用いてメモリセルＭＣの閾値分布と、ベリファイ電圧（ＶＬ、ＶＨ）とについて説明する。なお、ベリファイ電圧とはＮＡＮＤストリング１０の導通及び非導通をチェックすることで所望のデータを書き込み出来たか否かを確認するための電圧である。
【００２５】
メモリセルＭＣは、例えば２値のデータ（“０”または“１”）のうちいずれか１つを保持出来る。２つの値は電圧の低い方から“Ｅ”レベル、及び“Ａ”レベルである。“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層への電荷蓄積に伴い、“Ｅ”レベル＝＞“Ａ”レベルと電圧が上昇する。
【００２６】
ベリファイ電圧ＶＬは電圧Ｖ０１と電圧ＶＨとの間に位置する電圧であり、Ｖ０１＜電圧ＶＬ＜ＶＨなる関係が成立する。
【００２７】
なお電圧ＶＬはベリファイポイントを示す。電圧ＶＬ以下の閾値分布であると、メモリセルＭＣに通常書き込み（ビット線ＢＬ＝０Ｖ）を行う必要がある。すなわち、電圧ＶＬとは、ビット線ＢＬとワード線ＷＬとに大きな電圧（例えば電圧Ｖ１）を掛ける必要があると判断するための電圧である。
【００２８】
また、ベリファイ電圧ＨＬは電圧ＶＬとＶｔｈ０との間に位置する電圧であり、ＶＬ＜電圧ＶＬ＜Ｖｔｈ０なる関係が成立する。
【００２９】
電圧ＶＨは更に書き込みを行うのか、または書き込みを終了するのかを判断するベリファイポイントである。
【００３０】
具体的には、メモリセルＭＣの閾値分布が電圧ＶＨ以上である場合、十分に閾値が上昇したと判断し追加の書き込みを行わない。
【００３１】
これに対し、メモリセルＭＣの閾値分布が電圧ＶＬ以上且つ電圧ＶＨ以下である場合、メモリセルＭＣに弱書き込みをする必要がある。すなわち、電圧ＶＨとはワード線ＷＬとビット線ＢＬとの間に上記電圧Ｖ１よりも小さい電圧Ｖ２を掛ける必要があると判断するための電圧である。この書き込み方式をQuick Pass Write（以下、ＱＰＷ）と呼ぶ。
【００３２】
ＱＰＷについては例えば“不揮発性半導体記憶装置”という２００２年１月２２日に出願された米国特許出願１０／０５１３７２号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
【００３３】
２．＜センスアンプ６の構成例＞  
図３を用いてセンスアンプ６の構成を説明する。センスアンプ６は、後述するＳＤＬを含むセンス部、及びＸＤＬ、及び検知部（以下、ＤＴＣＴ）を備える。ＸＤＬは、対応するセンス部毎に配置される。またＤＴＣＴはセンス部１６個毎に１つ配置される。以下、センス部、ＸＤＬ、及びＤＴＣＴに分けてそれぞれの構成を述べる。
【００３４】
なお、制御部４は各トランジスタのゲートに供給される信号の電圧レベル、及び供給されるタイミング等を制御する。また、電圧発生回路５が上記電圧レベルを発生する。
【００３５】
またなお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２２の閾値電位はＶｔｈ２２とする。
【００３６】
２．１＜センス部＞  
センス部は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５、２８〜３７、３９〜４１及び４６〜４８、ｐチャネル型ＭＯＳトランジスタ３８及び４２〜４５及び４９、並びにキャパシタ素子２７を備える。
【００３７】
ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、他端はノードＮ１に接続され、信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスアンプ６とを接続可能とする信号である。
【００３８】
ＭＯＳトランジスタ２１の電流経路の一端はノードＮ１に接続され、他端は接地（電圧ＶＬＳＡ）され、ゲートには信号ＢＬＶが供給される。
【００３９】
ＭＯＳトランジスタ２２の電流経路の一端はノードＮ１に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣとはビット線ＢＬを所定の電位にクランプするための信号である。例えばＭＯＳトランジスタ２２に例えば信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２２）が与えられると、ビット線ＢＬに電圧Ｖｂｌｃが転送される。
【００４０】
第１実施形態における書き込みにおいて、上記領域ＬＰに位置するメモリセルＭＣの閾値分布を細化する際、信号ＢＬＣ＝（ＶＱＰＷ＋Ｖｔｈ２２）となる。
【００４１】
ＭＯＳトランジスタ２３の電流経路の一端はＳＣＯＭに接続され、他端には電圧ＶＨＳＡ（＝内部電圧ＶＤＤ）が供給され、ゲートには信号ＢＬＸ（電圧（Ｖｂｌｃ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ））が供給される。
【００４２】
従って、プリチャージの際ＳＣＯＭの電位は電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる。
【００４３】
なお、電圧ＢＬＣ２ＢＬＸとは、ＳＣＯＭに電圧ＶＨＳＡを確実に転送するためのガードバンド電圧であり、ＭＯＳトランジスタ２３の電流駆動力をＭＯＳトランジスタ２２のよりも上げるための電圧である。例えば信号ＢＬＸ＜信号ＢＬＣとされると、ビット線ＢＬに供給する電圧が信号ＢＬＸに律速してしまう。これを防ぐため信号ＢＬＸの電圧は電圧ＢＬＣよりも高い電圧とされる。
【００４４】
ＭＯＳトランジスタ２５の電流経路の一端は、ノードＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ（Ｖｌｂｃ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給される。なお、ＭＯＳトランジスタ２５のゲートには、ＭＯＳトランジスタ２３よりも電圧ＢＬＸ２ＸＸＬだけ大きな電圧が供給される。ここで、電圧ＢＬＸ２ＸＸＬとは、ＳＥＮに蓄積された電荷をＳＣＯＭに転送するためのガードバンド電圧である。
【００４５】
ここで、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの間には、信号ＢＬＣ＜信号ＢＬＸ＜信号ＸＸＬなる電圧関係が成り立つ。つまり、ＭＯＳトランジスタ２３よりもＭＯＳトランジスタ２５の電流駆動力の方が大きい。これは、“１”データをセンスする際、ＭＯＳトランジスタ２３が流す電流よりもＭＯＳトランジスタ２５が流す電流を大きくすることで、ノードＳＥＮの電位を優先的にビット線ＢＬに流すためである。
【００４６】
引き続き、構成について説明する。キャパシタ素子２７の一方の電極には、ノードＮ２でクロックＣＬＫ（＝電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ））が供給され、他方の電極はノードＳＥＮに接続される。このクロックＣＬＫは、ノードＳＥＮの電位をブーストするための機能を有する（第２変形例にて説明する）。
【００４７】
ＭＯＳトランジスタ２８の電流経路の一端はノードＮ２に接続され、ゲートには信号ＳＥＮが供給される。つまり、このノードＳＥＮの電位に応じてＭＯＳトランジスタ２８がオン・オフする。
【００４８】
ＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の他端と接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＢが供給される。
【００４９】
ＭＯＳトランジスタ３０の電流経路の一端はノードＳＥＮに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＢＬＱ（＝電圧（ＶＤＤ＋Ｖｔｈ３０＋Ｖα））が供給される。ここで、電圧Ｖαとは、後述するＭＯＳトランジスタ３４から転送される電圧ＶＤＤを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。
【００５０】
ＭＯＳトランジスタ３１の電流経路の一端はノードＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ３２の電流経路の一端は、ＭＯＳトランジスタ３１の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ３に接続される。これらＭＯＳトランジスタ３１及び３２は、データを演算するためのトランジスタである。
【００５１】
ＭＯＳトランジスタ３３の電流経路の一端はノードＮ３に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。
【００５２】
ＭＯＳトランジスタ３５の電流経路の一端はノードＮ３に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。
【００５３】
ＭＯＳトランジスタ３４の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＬＰＣが供給される。なお、ノードＮ３が接続される配線をＬＢＵＳと呼び、ＭＯＳトランジスタ３４はこのＬＢＵＳを介してノードＳＥＮを充電する。
【００５４】
またＭＯＳトランジスタ３８の電流経路の一端には、ノードＶＰＲＥに接続され、電流経路の他端はノードＮ４に接続され、ゲートには信号ＩＮＶ＿Ｓが供給される。ＭＯＳトランジスタ３７の電流経路に一端はノードＮ４に接続され、電流経路の他端は接地され、ゲートには信号ＩＮＶ＿Ｓが供給される。またＭＯＳトランジスタ３６の電流経路の一端はノードＮ４に接続され、他端はノードＳＣＯＭに接続され、ゲートには信号ＢＬＰが供給される。
【００５５】
これらＭＯＳトランジスタ３６〜３８はビット線ＢＬに所定の電圧を転送するためのトランジスタ群であり、書き込みデータ（後述するＳＤＬに格納される）に応じて例えばノードＳＣＯＭに０Ｖ、電圧ＶＤＤＳＡ、電圧ＶＷＰＣＨ、又は電圧ＶＨＳＡを転送する機能を有する。
【００５６】
ＭＯＳトランジスタ３９の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。ノードＳＥＮのデータは、このＭＯＳトランジスタ３９を介してＳＤＬに格納される。
【００５７】
ＭＯＳトランジスタ４０の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。
【００５８】
ＭＯＳトランジスタ４１の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＩが供給される。
【００５９】
ＭＯＳトランジスタ４２の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。
【００６０】
ＭＯＳトランジスタ４３の電流経路の一端はＭＯＳトランジスタ４２の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。
【００６１】
ＭＯＳトランジスタ４４の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。
【００６２】
ＭＯＳトランジスタ４５の電流経路の一端は、ＭＯＳトランジスタ４４の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。
【００６３】
つまり、ＭＯＳトランジスタ３９、４０、４３、及び４５でラッチ回路（以下、ＳＤＬ）を構成し、このＳＤＬはノードＬＡＴ_Ｓのデータを保持する。例えば、“１”書き込みの場合、ＳＤＬは“Ｈ”レベル（＝“１”データ）を保持する。
【００６４】
これに対し、“０”書き込みの場合、ＳＤＬは“Ｌ”レベル（＝“０”データ）を保持する。
【００６５】
更に、ＭＯＳトランジスタ３８の電流経路の他端にはＭＯＳトランジスタ４６〜４８の電流経路の一端が接続される。
【００６６】
ＭＯＳトランジスタ４６の電流経路の一端には電圧ＶＷＰＣＨ（＞ＶＤＤ）が供給され、ゲートにはスイッチＳＷ３が接続される。
【００６７】
ＭＯＳトランジスタ４７の電流経路の一端には電圧ＶＤＤＳＡ（＝ＶＤＤ）が供給され、ゲートにはスイッチＳＷ４が接続される。
【００６８】
ＭＯＳトランジスタ４８の電流経路の一端には電圧ＶＨＳＡ（＞ＶＷＰＣＨ）が供給され、ゲートにはスイッチＳＷ５が接続される。
【００６９】
なお、電圧ＶＷＰＣＨとは内部電圧ＶＤＤを昇圧して得られる電圧であり、電圧ＶＨＳＡとは、電圧ＶＸ２ＳＡ（＞電圧ＶＤＤ）が内部電圧として供給される場合に、この電圧ＶＸ２ＳＡを降圧することで得た電圧である。
【００７０】
更にＭＯＳトランジスタ４９の電流経路の一端はノードＮ３に接続され、他端には電圧ＶＤＤが供給され、ゲートには信号ＤＰＣｎが供給される。このＭＯＳトランジスタ４９は、ＳＥＮとＸＤＬとのデータ転送の度にオン状態とされ、配線ＤＢＵＳを充電する機能を有する。
【００７１】
２．２＜ＸＤＬ＞  
ＸＤＬは、ｎチャネル型ＭＯＳトランジスタ５０〜５３、及び５９、並びにｐチャネル型ＭＯＳトランジスタ５４〜５８を備える。
【００７２】
ＭＯＳトランジスタ５０の電流経路の一端はノードＮ３に接続され、他端はＩＮＶ_Ｘに接続され、ゲートには信号ＸＴＩが供給される。
【００７３】
ＭＯＳトランジスタ５１の電流経路の一端はＩＮＶ_Ｘに接続され、他端は接地され、ゲートにはＬＡＴ_Ｘに接続される。
【００７４】
ＭＯＳトランジスタ５４の電流経路の一端はＩＮＶ_Ｘに接続され、ゲートはＬＡＴ_Ｘに接続される。
【００７５】
また、ＭＯＳトランジスタ５２の電流経路の一端はＬＡＴ_Ｘに接続され、ゲートはＩＮＶ_Ｘに接続される。
【００７６】
更にＭＯＳトランジスタ５３の電流経路の一端は、ＭＯＳトランジスタ５２の他端に接続され、他端は接地され、ゲートには信号ＸＬＮが供給される。
【００７７】
ＭＯＳトランジスタ５５の電流経路の一端はＬＡＴ_Ｘに接続に接続され、ゲートはＩＮＶ_Ｘに接続される。
【００７８】
ＭＯＳトランジスタ５７の電流経路の一端には電圧ＶＤＤが供給され、他端はＭＯＳトランジスタ５４の電流経路の他端に接続され、ゲートには信号ＸＬＩが供給される。
【００７９】
ＭＯＳトランジスタ５６の電流経路の一端には電圧ＶＤＤが供給され、他端はＭＯＳトランジスタ５５の電流経路の他端に接続され、ゲートには信号ＸＬＬが供給される。
【００８０】
これらＭＯＳトランジスタ５１、５２、５４、及び５５でＸＤＬを構成する。このＸＤＬの保持データはノードＬＡＴ_Ｘの電圧レベルで決定する。
【００８１】
更に、ＭＯＳトランジスタ５８の電流経路の一端はＬＡＴ_Ｘに接続され、ゲートにはスイッチＳＷ４が供給され、他端は、図示せぬページバッファに接続される。
【００８２】
また、ＭＯＳトランジスタ５９の電流経路の一端もＬＡＴ_Ｘに接続され、ゲートにはスイッチＳＷ５が供給され、他端はページバッファに接続される。
【００８３】
なお、スイッチＳＷ４はＳＷ５の反転信号であり、例えばスイッチＳＷ４が“Ｈ”レベルの場合、スイッチＳＷ５は“Ｌ”レベルとされる。つまり、ＭＯＳトランジスタ５８、５９は、ページバッファとデータの入出力を行うスイッチとしての機能を有する。
【００８４】
２．３＜ＤＴＣＴ＞  
次に、ＤＴＣＴについて説明する。  
ＤＴＣＴは、ｎチャネル型ＭＯＳトランジスタ６１〜６５、７０、及び７１、並びにｐチャネル型ＭＯＳトランジスタ６６〜６９を備える。
【００８５】
ＭＯＳトランジスタ６１の電流経路の一端はノードＮ３に接続され、ゲートには信号ＧＯＯＤが供給される。信号ＧＯＯＤとは、不良カラムか否かを示す信号である。すなわち、不良カラムに対応したセンスアンプ６であるとこの信号ＧＯＯＤ＝“Ｌ”レベルとされる。断線などがない優良なビット線ＢＬであれば、信号ＧＯＯＤ＝“Ｈ”レベルである。
【００８６】
ＭＯＳトランジスタ６２の電流経路の一端はＭＯＳトランジスタ６１の電流経路の他端と接続され、ゲートには信号ＤＴＣＴ_ＥＮＢが供給される。
【００８７】
ＭＯＳトランジスタ６３の電流経路の一端は、ＭＯＳトランジスタ６１の電流経路の他端及びＭＯＳトランジスタ６２の電流経路の一端に接続され、ゲートには信号ＩＣＥＬが供給される。
【００８８】
また、ＭＯＳトランジスタ６４の電流経路の一端はＭＯＳトランジスタ６３の電流経路の他端と接続され、ゲートはＭＯＳトランジスタ６５のゲートに接続され、他端は接地される。
【００８９】
ＭＯＳトランジスタ６５の電流経路の一端はＰＡＳＳに接続され、他端は接地され、ゲートはＤＴＣＴＲＳＴに接続される。
【００９０】
ＭＯＳトランジスタ６７の電流経路の一端はＰＡＳＳに接続され、ゲートにはＤＴＣＴＲＳＴに接続される。
【００９１】
また、ＭＯＳトランジスタ６８の電流経路の一端には電圧ＶＤＤが供給され、他端はＭＯＳトランジスタ６７の電流経路の他端に接続され、ゲートには信号ＤＴＣＴ_ＥＮＢが供給される。
【００９２】
ＭＯＳトランジスタ７０の電流経路の一端はＤＴＣＴＲＳＴに接続され、他端は接地され、ゲートにはＰＡＳＳが接続される。
【００９３】
ＭＯＳトランジスタ６９の電流経路の一端はＤＴＣＴＲＳＴに接続され、ゲートにはＰＡＳＳに接続される。
【００９４】
更にＭＯＳトランジスタ７２の電流経路の一端には電圧ＶＤＤが供給され、他端はＭＯＳトランジスタ６９の電流経路の他端に接続され、ゲートはＭＯＳトランジスタ７１のゲートとノードＮ５で共通接続される。
【００９５】
なお、このノードＮ５には制御部４からリセット信号（ＤＴＣＴ_ＲＳＴ）が供給される。つまり、ＤＴＣＴＲＳＴの電位をリセットする際、ノードＮ５の電位は“Ｈ”レベルとされる。
【００９６】
また、このＭＯＳトランジスタ７１の電流経路の一端は上記ＤＴＣＴＲＳＴに接続され、他端は接地される。
【００９７】
なお、上記ＤＴＣＴはＭＯＳトランジスタ６０を介して電気的に接地される。すなわちＭＯＳトランジスタ６１の電流経路の一端はノードＮ３に接続され、他端は接地され、ゲートにはシーケンサ１５によって制御される信号ＤＤＣが供給される。
【００９８】
３．＜ポンプ回路について＞  
次に図４を用いて電圧発生回路５内のポンプ回路５０の構成について説明する。以下説明するポンプ回路５０は、第１ポンプ回路５００、第２ポンプ回路５１０、及び第３ポンプ回路５２０を備える。なお、外部から電圧ＶＸ２ＳＡが供給される場合にはこのポンプ回路５０を駆動する必要はない。なぜなら、電圧ＶＸ２ＳＡを降圧すれば、上記した電圧ＶＨＳＡのような所望の高電圧を得ることができるからである。
【００９９】
すなわち、以下ポンプ回路５０は内部電圧ＶＤＤが外部から供給された際に駆動する。
【０１００】
第１ポンプ回路５００は内部電圧ＶＤＤを受け、電圧ＶＷＰＣＨを発生させる。上述したようにこの第１ポンプ回路５００は電圧ＶＷＰＣＨをＭＯＳトランジスタ４６の電流経路の他端に供給する。なお、電圧ＶＷＰＣＨとはベリファイ動作、及び非書き込み動作においてビット線ＢＬに転送される電圧である。なお、ビット線ＢＬに電圧ＶＷＰＣＨが転送される場合については、後述する第１変形例にて説明する。
【０１０１】
第２ポンプ回路５１０は電圧ＶＷＰＣＨを受け、電圧ＶＳＥＶＥＮを発生させる。  
第３ポンプ回路５３０は電圧ＶＳＥＶＥＮを受け、電圧ＶＰＧＭを発生させる。上述したように電圧ＶＰＧＭとは書き込み電圧時に選択ワード線ＷＬに転送する電圧である。
【０１０２】
４．＜書き込み動作＞  
次に、図５を用いて一般的な書き込み動作についてフローチャートを用いて説明する。なお以下動作は制御部４が制御する。  
まず、書き込みデータが外部（HOST）から転送され、ＸＤＬに格納される（ステップＳ１）。その後、書き込みデータがＸＤＬからＳＤＬへと転送された後、書き込み動作が実行される（ステップＳ２）。すなわち、ＳＤＬに格納された書き込みデータに応じた書き込みが実行される。具体的には、ビット線ＢＬに０Ｖまたは電圧ＶＤＤＳＡのいずれか電圧が転送され、ワード線ＷＬにも所定の電圧が転送されることで書き込みが実行される。
【０１０３】
次いで、書き込み後には、メモリセルＭＣに正しくデータを書き込めたかを確認するベリファイ動作を実行する（ステップＳ３）。すなわち、ビット線ＢＬに所定の電圧を供給しつつ、ワード線ＷＬにベリファイ電圧ＶＨ（または電圧ＶＬ）及び電圧ＶＲＥＡＤを転送する。
【０１０４】
その結果、ＮＡＮＤストリング１０が導通するか否かで、正しくデータ書き込みがなされか確認する。なお、読み出そうとしているメモリセルＭＣがオン状態とされ、ＮＡＮＤストリング１０が導通すれば、十分に書き込みがなされておらず、メモリセルＭＣがオフすれば、書き込みがなされていることになる。
【０１０５】
つまり、ベリファイ電圧ＶＨ（または電圧ＶＬ）を超えていれば（Ｓ４、ＹＥＳ）、書き込み動作は終了し、同時にこのベリファイ結果をＤＴＣＴを介して外部（HOST）へと転送する。
【０１０６】
これに対し、ベリファイ電圧ＶＨ（または電圧ＶＬ）を超えていなければ（Ｓ４、ＮＯ）、再書き込みを実行しつつ同時にこのベリファイ結果をＤＴＣＴを介して外部（HOST）へと転送する（Ｓ５）。
【０１０７】
次いで、ステップＳ５の書き込み動作により所定の閾値分布を超えたか確認すべく再度ベリファイ動作を実行する（Ｓ３）。
【０１０８】
以下では、図６Ａ、及び図６Ｂを用いてステップＳ１〜ステップＳ５までの動作のうちステップＳ３及びステップＳ４の動作について、タイムチャート及びセンスアンプ６の回路図を用いて説明する。  
５．＜書き込み動作＞  
図６Ａは各信号、及び配線の電圧レベルを示したタイムチャートであり、図６Ｂは、センスアンプ６の回路図である。以下、ベリファイ動作と再書き込み動作・ベリファイ結果転送とにフェーズを分ける。  
５．１＜ベリファイ動作＞  
図６Ａに示すように時刻ｔ０〜時刻ｔ１の期間においてベリファイ動作を行う。具体的にはまず時刻ｔ０においてスイッチＳＷ２をオフ、スイッチＳＷ３をオンすることで、ノードＶＰＲＥの電圧を電圧ＶＤＤＳＡから電圧ＶＷＰＣＨに上昇させる。
【０１０９】
すると、図６Ｂに示すようにＭＯＳトランジスタ３８、３６、３０、ノードＳＥＮ、ＭＯＳトランジスタ２５、２２、及び２０を経由して、ビット線ＢＬに電圧ＶＷＰＣＨが転送され、またＭＯＳトランジスタ３６を介して配線ＬＢＵＳにも電圧ＶＷＰＣＨが転送される。この際、信号ＢＬＱの電圧レベルは“Ｈ”レベル（＝電圧Ｖｔｈ＞電圧ＶＤＤ）である。
【０１１０】
その結果、図６Ａに示すようにビット線ＢＬ、及び配線ＬＢＵＳの電圧が電圧ＶＤＤＳＡから電圧ＶＷＰＣＨに上昇する。
【０１１１】
この際、選択ワード線ＷＬにはベリファイ電圧ＶＬ（またはＶＨ）が、そして非選択ワード線ＷＬには図示せぬ電圧ＶＲＥＡＤが転送され、ベリファイ動作が実行される。
【０１１２】
このベリファイ動作の結果がノードＳＥＮに保持された後に、ノートＳＥＮからＳＤＬにベリファイ動作の結果が転送される。すなわち、以下説明する再書き込み動作におけるビット線ＢＬ電位は、このベリファイ結果に応じた値となる。つまり、ＮＡＮＤストリング１０が導通しなければ、メモリセルＭＣはベリファイ電圧を超えていると判断し、ＳＤＬには非書き込みを行うデータが格納される。
【０１１３】
これに対し、ＮＡＮＤストリング１０が導通すればメモリセルＭＣはベリファイポイントを超えていないと判断し、ＳＤＬには書き込みを行うデータが格納される。
【０１１４】
５．２＜再書き込み動作・ベリファイ結果転送＞  
図６Ａに示すように時刻ｔ１において、スイッチＳＷ３をオフとし、再度スイッチＳＷ２をオンとする。すると、ノードＶＰＲＥの電位は電圧ＶＷＰＣＨから電圧ＶＤＤＳＡへと減少する。
【０１１５】
図６Ｂに示すように、例えばベリファイ動作の結果ＳＤＬが“Ｈ”レベル（＝書き込み終了を示す）を保持していた場合、ＭＯＳトランジスタ３８がオンする。
【０１１６】
すなわち図６Ａ、及び図６Ｂに示すようにビット線ＢＬ及び配線ＬＢＵＳには電圧ＶＤＤＳＡが転送される。このようにビット線ＢＬは非書き込み電位とされつつ、同時にＤＴＣＴにはベリファイをパスしたことを示す情報が転送される。
【０１１７】
これに対して、ＳＤＬが“Ｌ”（＝再書き込みが必要）を保持していた場合、ＭＯＳトランジスタ３７がオンするため、図６Ａ、及び図６Ｂに示すようにビット線ＢＬ及び配線ＬＢＵＳは共に接地電位（０Ｖ）とされる。
【０１１８】
従って、ビット線ＢＬの電位は書き込み電位となり、同時にＤＴＣＴにはベリファイをパスしていないことを示す情報が転送される。
【０１１９】
次いで、時刻ｔ２において信号ＳＧＤ１を“Ｈ”レベルから“Ｌ”レベルに切り替えることで、ＮＡＮＤストリング１０を非導通、すなわちカットオフさせビット線ＢＬ電位を電圧ＶＤＤＳＡに保持させる。
【０１２０】
その後、時刻ｔ３においてワード線ＷＬに電圧ＶＰＧＭ及び電圧ＶＰＡＳＳを転送することで、書き込み動作を実行する。
【０１２１】
つまり、ＮＡＮＤストリング１０に形成されるチャネルの電位が電圧ＶＤＤＳＡであれば、非書き込みとされ、チャネルの電位が“０”Ｖであれば、チャネルから電子が電荷蓄積層に注入され、閾値分布が上昇する。
【０１２２】
＜第１実施形態に係る効果＞  
第１実施形態に係る不揮発性半導体記憶装置であると、（１）、及び（２）の効果を得ることが出来る。  
（１）書き込み動作の速度を向上させることが出来る（その１）。  
すなわち、第１実施形態ではビット線ＢＬへ転送する電圧レベルとＤＴＣＴへ転送する電圧レベル（ベリファイ結果）とが同一であることを利用している。
【０１２３】
例えば非書き込みである場合、ビット線ＢＬに電圧ＶＤＤＳＡを転送し、またＤＴＣＴには非書き込みを示す“Ｈ”レベルを転送する。このように第１実施形態に係る不揮発性半導体記憶装置であると、電圧レベルが同一であることを利用することで書き込み動作とベリファイ結果の転送とを同時に行うことが出来る。
【０１２４】
比較例（以下、比較例その１）を挙げてこの効果について説明する。なお同一の構成には同一の参照符号を付して説明する。比較例その１では、ビット線ＢＬ充電と、ベリファイ結果のＤＴＣＴ転送とを時間分割して行った場合を挙げる。
【０１２５】
すなわち、ビット線ＢＬへの電圧ＶＤＤＳＡ転送を待ってからベリファイ結果のＤＴＣＴ転送を行う。
【０１２６】
しかし、第１実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬ転送とＤＴＣＴへの転送を同時に行っているため、比較例その１と比べて、動作速度を向上させることが出来る。
【０１２７】
（２）書き込み動作の速度を向上させることが出来る（その２）  
上記（２）の効果について、比較例（その２）を挙げて説明する。  
２つ目の比較例（以下、比較例その２）として、第１実施形態と同様にビット線ＢＬ充電とＤＴＣＴ転送とを同時に行っている不揮発性半導体記憶装置を挙げる。しかし、比較例その２では、その都度ビット線ＢＬ電位を０Ｖまで落とし、次の動作に移る際、再度電圧を所定の値まで上昇させる手法を用いる。
【０１２８】
つまり、比較例その２では、例えばビット線ＢＬに電圧ＶＤＤＳＡを転送し、且つＤＴＣＴにも“Ｈ”レベルを転送する場合であっても再度０∨から電圧を上昇させる。このため、次の書き込み動作に入るまで時間を要していた。
【０１２９】
動作を切り替える度にビット線ＢＬの電位を０Ｖに落としていると、これは時間のロスに繋がる。なぜなら、電圧を放電する時間よりも上昇させるまでの方が時間を必要とするからである。
【０１３０】
これに対し、第１実施形態に係る不揮発性半導体記憶装置であると、ベリファイ動作から次の再書き込み動作に移る際に、電圧を落とすことなく一度上昇させた電圧を再利用している。
【０１３１】
このように第１実施形態では、電圧の再利用、及び放電の方が時間を短縮できるという点に着目している。つまり、上記（１）の効果で、再書き込みにおいてビット線ＢＬに例えば電圧ＶＤＤＳＡを転送しつつ、ＤＴＣＴにも“Ｈ”レベル（電圧ＶＤＤＳＡ）を転送する場合について触れたが、この場合、電圧ＶＷＰＣＨを放電せず、電圧ＶＤＤＳＡへと遷移させておくことで、次の動作に即座に移ることが出来る。
【０１３２】
上記では、次の動作が非書き込み動作である場合を例に挙げたが、仮にベリファイ動作の次の動作がビット線ＢＬを接地電位とする書き込み動作である場合には、電圧ＶＷＰＣＨを放電させれば済む。したがって、この場合であっても書き込み動作の速度を向上させることが出来る。
【０１３３】
なお、電圧の再利用をしている点で比較例その２よりも電力消費を低減させることができる。
【０１３４】
＜第１変形例＞  
次に第１実施形態の変形例（以下、第１変形例）に係る不揮発性半導体記憶装置について説明する。  
第１変形例では、データ非書き込み時において電圧ＶＤＤＳＡよりも大きな電圧ＶＷＰＣＨをビット線ＢＬに転送する点で上記第１実施形態と異なる。なお、上述したが、電圧ＶＷＰＣＨは内部電圧ＶＤＤを受け、これをポンプ回路５０にて上昇させることで得られる電圧である。
【０１３５】
第１変形例では、書き込み動作において隣接ビット線ＢＬに転送された電圧（例えば０Ｖ（＝データ書き込み電圧））に起因し、着目するビット線ＢＬの非書き込み電圧が下降することを防止する。
【０１３６】
以下、図７（ａ）にｍ番目ビット線ＢＬ（以下、ビット線ＢＬｍ）、これに隣接する（ｍ−１）番目のビット線ＢＬ（以下、ビット線ＢＬ（ｍ−１））、及び（ｍ＋１）番目のビット線ＢＬ（以下、ビット線ＢＬ（ｍ＋１））の概念図を示す。なお、これらビット線ＢＬにはセンスアンプ６から所定の電圧が転送される。  
また図７（ｂ）に第１変形例に係る各信号、及び配線のタイムチャートを示す。
【０１３７】
１．＜構成例、及び書き込み動作＞  
図７（ａ）に示すように、ベリファイ動作の後（ここでは全ビット線ＢＬに電圧ＶＷＰＣＨが転送されている）、一例としてビット線ＢＬｍの両端に位置するビット線ＢＬ（ｍ−１）、及びビット線ＢＬ（ｍ＋１）に書き込み許可電圧、すなわち０Ｖがセンスアンプ６から転送された場合を考える。またビット線ＢＬｍには非書き込み電圧が転送されている。
【０１３８】
この場合、中心に位置するビット線ＢＬｍは両者からのカップリングを受け、ビット線ＢＬの電位（非書き込み電圧：例えば電圧ＶＷＰＣＨ）が下降してしまう恐れがある。そしてこれは供給側のポンプ回路５０の出力電圧の低下を招く。
【０１３９】
以下、図７（ｂ）にこの影響を考慮したタイムチャートを示す。なお、第１実施形態と異なる点のみ説明する。  
図７（ｂ）に示すように、時刻ｔ１においてスイッチＳＷ２をオン、スイッチＳＷ３ＶＷＰＣＨＶＷＰＣＨをオフすることで、ノードＶＰＲＥの電位を電圧ＶＷＰＣＨから電圧ＶＤＤＳＡへと遷移させる。これは上述したようにビット線ＢＬの電位（電圧ＶＷＰＣＨ）が隣接するビット線ＢＬ（＝０Ｖ）の影響を受けることを回避するためである。ビット線ＢＬの電位（電圧ＶＷＰＣＨ）が低減すると、ポンプ回路５０の出力が低減してしまう。するとポンプ回路５０が電圧ＶＷＰＣＨを出力するまで時間を要する。
【０１４０】
この自体を防ぐためＭＯＳトランジスタ４６をオフすることで電圧ＶＷＰＣＨの出力を停止し、電圧ＶＷＰＣＨよりも低い電圧ＶＤＤＳＡをビット線ＢＬに転送する。ビット線ＢＬの電位は隣接ビット線ＢＬの電位に起因し電圧ＶＤＤＳＡ（またはそれ以下）まで低下してしまうが、ビット線ＢＬ電位が落ち着いた時点で再度電圧ＶＷＣＨＰをビット線ＢＬに転送する。
【０１４１】
すなわち、時刻ｔ２にてスイッチＳＷ２をオフ、スイッチＳＷ３をオン状態とすることで、ノードＶＰＲＥに電圧ＶＷＰＣＨを転送する。
【０１４２】
すると、配線ＬＢＵＳ及びビット線ＢＬの電位がそれまでの電圧ＶＤＤＳＡから電圧ＶＷＰＣＨに上昇する。
【０１４３】
その後、時刻ｔ３にて、信号ＢＬＱを電圧Ｖｔｈから電圧ＶＤＤへ、そして信号ＳＧＤ１を０Ｖへと遷移させつつ、再度スイッチＳＷ３をオフ、スイッチＳＷ２をオン状態とすることでノードＶＰＲＥの電位を再度電圧ＶＤＤＳＡに遷移させる。これはポンプ回路５０に負荷を掛けないようにするためである。すなわち、後述する電圧ＶＰＧＭの生成とこの電圧ＶＷＰＣＨの生成とが重なることを回避する。
【０１４４】
従って時刻ｔ３以降においてノードＶＰＲＥの電位は電圧ＶＤＤＳＡではあるが、ＮＡＮＤストリング１０及びビット線ＢＬは共にカットオフする。このためビット線ＢＬの電位は電圧ＶＷＰＣＨを維持する。なお、ここでは示さないが、ＮＡＮＤストリング１０のチャネルの電位も同様に電圧ＶＷＰＣＨを維持する。
【０１４５】
その後、ワード線ＷＬに書き込み電圧（ＶＰＧＭまたはＶＰＡＳＳ）を転送することで書き込み動作を実行する。
【０１４６】
なお、上記では非書き込みの場合を例に挙げたが、“０”データ書き込みでの場合でも良い。“０”データ書き込みであると、時刻ｔ１においてノードＶＰＲＥを０Ｖとするため、これに伴い配線ＬＢＵＳ、及びビット線ＢＬが共に０Ｖとなる。
【０１４７】
その後、ワード線ＷＬに書き込み電圧が転送される。
【０１４８】
＜第１変形例に係る効果＞  
第１変形例に係る不揮発性半導体記憶装置であると、上記（１）及び（２）に加え、（３）及び（４）の効果を得ることが出来る。  
（３）書き込み動作速度を向上することが出来る（その３）。
【０１４９】
すなわち、第１変形例であると図７（ｂ）において説明したようにポンプ回路５０の出力低減を回避している。上述した理由によって時刻ｔ１〜ｔ２においてビット線ＢＬ電位が減少しているが、第１ポンプ回路５００によって早急にポンプアップさせることが出来る。
【０１５０】
上述したように第１ポンプ回路５００自体の出力が低減してしまうと、元の出力レベルに戻るまで時間を要する。
【０１５１】
これに対し第１変形例であると、時刻ｔ２まで第１ポンプ回路５００の出力を停止しているだけであり、たとえビット線ＢＬは電圧ＶＤＤＳＡまで低下していたとしても、第１ポンプ回路５００の出力は低減していないため、早急に電圧ＶＷＰＣＨをビット線ＢＬへ転送することが出来る。
【０１５２】
このため、例えビット線ＢＬ電位が減少しても、すぐさま次の書き込み動作に入ることが出来る。
【０１５３】
（４）書き込みディスターブを低減することが出来る。  
すなわち、第１変形例では非書き込み電圧としてビット線ＢＬに電圧ＶＷＰＣＨ（＞電圧ＶＤＤＳＡ）を転送している。
【０１５４】
このため、メモリセルＭＣの制御ゲートとチャネルとの電位差を小さくすることが出来、チャネルから電荷蓄積層への電子注入を最小限に抑えることが出来る。従って、メモリセルＭＣの閾値分布が変化しない程度の電子注入で済むため、誤って“０”データ書き込みに至る可能性も低減することが出来る。
【０１５５】
＜第２変形例＞  
次に第１実施形態の更なる変形例（以下、第２変形例）に係る不揮発性半導体記憶装置について説明する。  
第２変形例では、ポンピングによってキャパシタ素子２７の電位をブーストし、ビット線ＢＬに電圧ＶＤＤＳＡよりも大きな電圧を転送するものである。以下、上記第１実施形態と異なる点のみ説明する。
【０１５６】
１．＜構成及び動作＞  
１．１＜構成＞  
図８（ａ）、及び図８（ｂ）を用いて第２変形例に係る構成、及び動作について説明する。  
図８（ａ）に示すように、第２変形例に係る不揮発性半導体記憶装置は、ビット線ＢＬに電圧ＶＤＤＳＡを転送する際にノードＳＥＮの電位をポンピングによって＋αだけ上昇させる。
【０１５７】
具体的には内部クロックに応じたスピードにてクロックＣＬＫを“Ｈ”レベルとし、これに応じた電圧をキャパシタ素子２７に供給する。
【０１５８】
なお、第２変形例では、電圧ＶＤＤＳＡよりも大きな電圧をビット線ＢＬに供給することが出来るため、第１ポンプ回路５００を廃した構成であっても良いが、電圧ＶＷＰＣＨをビット線ＢＬに転送する場合であってもよい。この場合、ポンピングすることでビット線ＢＬには電圧（ＶＷＰＣＨ＋α）が転送される。
【０１５９】
１．２＜タイムチャート＞  
以下、第２変形例の動作について図８（ｂ）を用いて説明する。図８（ｂ）はクロックＣＬＫのタイミングと各信号の供給タイミングを示したタイムチャートである。縦軸に信号ＢＬＣ、クロックＣＬＫ、信号ＢＬＱ、及び信号ＸＸＬを取り、横軸に時間ｔを取る。なお、信号ＸＸＬは常時“Ｈ”レベルである。
【０１６０】
まず、時刻ｔ０において信号ＢＬＣを“Ｈ”レベルとし、ＭＯＳトランジスタ２２はオンする。これによりビット線ＢＬに電圧ＶＤＤＳＡを転送する。
【０１６１】
その後、時刻ｔ１においてクロックＣＬＫを“Ｈ”レベルとする。するとキャパシタ素子２７を介してノードＳＥＮにクロックＣＬＫに応じた電圧が転送される（以下、この電圧をα１とする）。
【０１６２】
これにより、ノードＳＥＮを介してビット線ＢＬには電圧（ＶＤＤＳＡ＋α１）が転送される。なお、時刻ｔ１において信号ＢＬＱは“Ｌ”レベルとする。仮に“Ｈ”レベルであると、電圧が逆流してしまうからである。このような逆流を防止するため、ビット線ＢＬに電圧（ＶＤＤＳＡ＋α１）を転送する際には、信号ＢＬＱを“Ｌ”レベルとする。
【０１６３】
その後、時刻ｔ２において信号ＢＬＣを“Ｌ”レベル、信号ＢＬＱを“Ｈ”レベルとした後、クロックＣＬＫを“Ｌ”レベルとする。すなわち、このタイミングでクロックＣＬＫによってノードＳＥＮの電位が下がった場合であっても、信号ＢＬＣは“Ｌ”レベルであるためビット線ＢＬ電位が低下することがない。
【０１６４】
また信号ＢＬＱが“Ｈ”レベルであるため、ノードＳＥＮの電位が下がってもＭＯＳトランジスタ３６によって電圧ＶＤＤＳＡがノードＳＥＮに補填される。
【０１６５】
＜第２変形例に係る効果＞  
第２変形例に係る不揮発性半導体記憶装置であると、上記（１）〜（３）の効果に加え、更に（４）の効果を得ることが出来る。  
（４）面積を削減しつつ、電圧ＶＤＤＳＡよりも大きな電圧をビット線ＢＬに供給することが出来る。  
すなわち、第２変形例に係る不揮発性半導体記憶装置であると、第１ポンプ回路５００を用いずとも電圧ＶＤＤＳＡよりも大きな電圧をビット線ＢＬに供給することが出来る。すなわち、これは書き込みディスターブを防止（上記（３）の効果）しつつ、回路面積を削減することが出来る。
【０１６６】
[第２実施形態]  
次に図９（ａ）、及び図９（ｂ）〜図１５（ａ）、及び図１５（ｂ）、並びに図１６を用いて第２実施形態に係る不揮発性半導体記憶装置について説明する。  
第２実施形態に係る不揮発性半導体記憶装置は、不良カラムであるビット線ＢＬ（例えば断線など）に転送する電圧（例えば、０Ｖ）について述べる。  上述したがＸＤＬには書き込みデータが外部（HOST）から転送される。しかし、書き込みデータが転送されるのは断線などがないビット線ＢＬに対してだけであり、断線がある、つまり不良カラムに対応するＸＤＬには書き込みデータが入ってこない。その結果、不良カラムに対応するＳＤＬが保持するデータは、“Ｈ”レベル（＝非書き込み）とされていた。
【０１６７】
つまり、不良カラムに対応するビット線ＢＬには非書き込み電圧が転送されるわけであるが、例えば断線していた場合、電圧ＶＤＤＳＡを転送してもリーク電流が発生し、ビット線ＢＬ電位は下降してしまう。
【０１６８】
これは、隣接する非書き込みビット線ＢＬへ影響を与えかねない。すなわち、隣接ビット線ＢＬの電位が下降してしまう。
【０１６９】
この結果本来非書き込みにもかかわらず、ワード線ＷＬとの電位差を大きくとれない結果、誤書き込みをしてしまう可能性がある。
【０１７０】
そこで、第２実施形態では不良カラムに対応したビット線ＢＬには０Ｖを転送し、上記問題を防止する。後述するが、不良カラムの場合ビット線ＢＬにリーク有り無しに関わらず、ＸＤＬには“１”データを格納させる。
【０１７１】
以下、センスアンプ６の回路図、及び各ノードの電圧レベルを用いて不良カラムに対応するビット線ＢＬに０Ｖを転送するまでの演算過程を説明する。
【０１７２】
なお、図９（ａ）〜図１５（ａ）にセンスアンプ６の回路図（電流の流れ含む）を示し、図９（ｂ）〜図１５（ｂ）に各ノードの電圧レベルを示す。
【０１７３】
１．＜演算フロー＞  
１．１＜Ｄａｔａ Ｌｏａｄ＞  
図９（ａ）に示すように、まず書き込みデータ（“０”又は“１”いずれかデータ）を外部（HOST）から受ける。この書き込みデータはＸＤＬへと格納される。なお、“０”（＝“Ｌ”レベル）は、“０”データ書き込みに相当し、“１”（＝“Ｈ”レベル）は、“１”データ書き込み（非書き込み）に相当する。
【０１７４】
すると、図９（ｂ）に示すように書き込み対象の場合にはＸＤＬは“０”または“１”のいずれかを保持する。また上述したように不良カラムの場合にはＸＤＬは“１”データを保持する。
【０１７５】
１．２＜ＸＤＬ=>ＳＤＬ転送＞  
次に図１０（ａ）に示すようにＸＤＬからＳＤＬへと書き込みデータを転送する。具体的には信号ＸＴＩ、信号ＤＳＷ、及び信号ＳＴＩをそれぞれ“Ｈ”レベルとし、ＩＮＶ＿Ｘの値をＩＮＶ＿Ｘに転送する。
【０１７６】
すると、図１０（ｂ）に示すようにＬＡＴ＿Ｘの値がそのまま転送される。
【０１７７】
１．３＜ＤＴＣＴリセット＞  
次に図１１（ａ）に示すようにＤＴＣＴをリセットする。つまり、信号ＤＴＣＴ＿ＥＮＢ、及び信号ＤＤＣをそれぞれ“Ｈ”レベルとする。この際のノードＰＡＳＳの電圧レベルを図１１（ｂ）に示す。  
故障のない優良なビット線ＢＬに対応するセンスアンプ６である場合、信号ＧＯＯＤ＝“Ｈ”である。すなわち、図１１（ｂ）に示すようにノードＰＡＳＳは接地電位となる。
【０１７８】
これに対し、不良カラムに対応するセンスアンプ６であると、この信号ＧＯＯＤ＝“Ｌ”レベルである。このため、ノードＰＡＳＳは接地されず“Ｈ”レベルを維持する。
【０１７９】
１．４＜ノードＳＥＮ充電＞  
次に図１２（ａ）に示すようにノードＳＥＮを充電する。具体的には信号ＬＰＣ、及び信号ＢＬＱをそれぞれ“Ｈ”レベルとし、電圧ＶＤＤをノードＳＥＮに転送する。
【０１８０】
これにより図１２（ｂ）に示すようにノードＳＥＮの電圧レベルは“Ｈ”レベル（図１２（ｂ）中、“１”と表記）となる。
【０１８１】
１．５＜ＤＴＣＴ=>ノードＳＥＮ転送＞  
次に図１３（ａ）に示すように、ノードＰＡＳＳの電圧レベルをノードＳＥＮに転送する。具体的には信号ＤＴＣＴ＿ＥＮＢ、及び信号ＢＬＱをそれぞれ“Ｈ”レベルとする。ここで上述したようにビット線ＢＬがたとえば断線のような不良カラムの場合、信号ＧＯＯＤ＝“Ｌ”レベルである。
【０１８２】
したがって、図１３（ｂ）に示すように不良カラムの場合、ＭＯＳトランジスタ５６はオフのままであるので、ノードＳＥＮは“Ｈ”レベルを維持する。
【０１８３】
これに対し、信号ＧＯＯＤ＝“Ｈ”レベルの場合、ＭＯＳトランジスタ５６はオンするため、ノードＰＡＳＳの電圧レベルがノードＳＥＮに転送される。つまり、この場合ノードＳＥＮの電圧レベルは接地電位となる。
【０１８４】
１．６＜ノードＳＥＮ=>ＳＤＬ＞  
次に図１４（ａ）に示すように、ノードＳＥＮの電圧レベル（反転データ）をＳＤＬへ転送する。具体的には、信号ＳＴＢ、及び信号ＳＴＬをそれぞれ“Ｈ”レベルとして、ＭＯＳトランジスタ２９、及び３３を介してノードＳＥＮをＬＡＴ＿Ｓに接続する。
【０１８５】
これにより、図１４（ｂ）に示すようにノードＳＥＮが“Ｈ”レベルであればＳＤＬは“Ｌ”レベルへと遷移し、これに対しノードＳＥＮが“Ｌ”レベルであれば、ＭＯＳトランジスタ２８はオフのため、ＬＡＴ＿Ｓは“Ｈ”レベルを維持する。
【０１８６】
１．７＜書き込み動作＞  
次に図１５（ａ）に示すように、書き込み動作を実行する。すなわち、上記図１４（ｂ）に示すようにＳＤＬの保持データに応じた電圧がビット線ＢＬへと転送される。
【０１８７】
具体的には、図１５（ｂ）に示すようにＬＡＴ＿Ｓ＝“Ｌ”（図１５（ｂ）中、“０”と表記）である場合、ＭＯＳトランジスタ３７がオンするため、ＭＯＳトランジスタ３６、３０、２５、２２、及び２０を介してビット線ＢＬへと０Ｖが転送される。
【０１８８】
ＬＡＴ＿Ｓ＝“Ｈ”レベル（図１５（ｂ）中、“１”と表記）である場合には、ビット線ＢＬにはＶＷＰＣＨ、すなわち非書き込み電圧が転送される。
【０１８９】
したがって、図１５（ｂ）に示すように、不良カラムであるビット線ＢＬには０Ｖが転送される。
【０１９０】
２．＜書き込み時のビット線ＢＬ電圧（タイムチャート）＞  
次に図１６に、上記演算をした結果ビット線ＢＬに転送される電圧レベルを示す。図１６はビット線ＢＬに転送される電圧を示したタイムチャートであり、“０”または“１”データ書き込み時のビット線ＢＬの電圧レベル、並びに不良カラムに対応するビット線ＢＬの電圧変化を示した概念図である。縦軸にビット線ＢＬを取り、横軸に時間ｔを取る。
【０１９１】
図１６に示すように、時刻ｔ０において“１”データ書き込みのビット線ＢＬには電圧ＶＤＤＳＡが転送され、また“０”データ書き込みのビット線ＢＬには０Ｖが転送される。
【０１９２】
しかし、不良カラムである場合には、“０”データ書き込みと同様にＳＤＬが“Ｈ”レベルであるため、センスアンプ６はビット線ＢＬに０Ｖを転送する。
【０１９３】
＜第２実施形態に係る効果＞  
第２実施形態に係る不揮発性半導体記憶装置であると上記（１）〜（４）の効果に加え、更に（５）の効果を得ることが出来る。  
（５）動作信頼性を向上することが出来る。  
すなわち、第２実施形態に係る不揮発性半導体記憶装置であると、例えば断線などしているビット線ＢＬには電流を流さないようにすることが出来る。
【０１９４】
ビット線ＢＬが断線し、リーク電流が流れているにも関わらずポンプ回路５０を駆動している比較例を検討する。比較例の場合には、ポンプ回路５０の出力が低減してしまう可能性がある。
【０１９５】
更に、本来であれば非書き込み電圧を転送したいところ、ビット線ＢＬが断線しリーク電流が流れることでビット線ＢＬ電位が落ち込むと、隣接する非書き込みビット線ＢＬへ影響を与える可能性がある。すなわち、カップリングで隣接ビット線ＢＬの電位も下降し、本来非書き込みにすべきところ、ビット線ＢＬとワード線ＷＬとの電位差を小さくできない結果、誤書き込みをしてしまう可能性がある。
【０１９６】
すなわち書き込み時においてメモリセルＭＣの制御ゲートと、チャネルとの電位差が大きくなり、“０”データが書き込まれる可能性がある。
【０１９７】
これに対し、第２実施形態に係る不揮発性半導体記憶装置であると、不良カラムに対応するビット線ＢＬにはそもそも０Ｖを転送する。つまり、そもそも０Ｖを転送しているため、リーク電流によって隣接ビット線ＢＬの電圧も下降し、この結果誤書き込みが生じることを防止できる。その結果、動作信頼性を向上することが出来る。
【０１９８】
＜第３変形例＞  
次に図１７（ａ）〜図２０（ａ）、及び図１７（ｂ）〜図２０（ｂ）を用いて第２実施形態の変形例（以下、第３変形例）に係る不揮発性半導体記憶装置について説明する。  
第３変形例は、不良カラムであってもビット線ＢＬ自体にリーク電流が発生しない場合、ビット線ＢＬに電圧ＶＷＰＣＨを転送する点で上記実施形態と異なる。以下、説明する演算フローは、上記第２実施形態の続きである。
【０１９９】
１．＜演算フロー＞  
１．１＜書き込みベリファイ＞  
図１７（ａ）に示すように、ベリファイ動作を実施する。つまり、ビット線ＢＬに電圧ＶＨまたは電圧ＶＬいずれかのベリファイ電圧を転送し、ＮＡＮＤストリング１０が導通するか否かをチェックする。
【０２００】
図１７（ｂ）に示すようにベリファイ動作の結果、ＮＡＮＤストリング１０が導通すれば、チャージシェアの結果ノードＳＥＮは“Ｌ”レベルへと遷移する。これに対し非導通であればチャージシェアをしないため、ノードＳＥＮは“Ｈ”レベルを維持する。
【０２０１】
なお、不良カラムであっても断線ではないビット線ＢＬでは、メモリセルＭＣにデータ書き込みが行われる。このため、メモリセルＭＣの閾値分布が上昇し、ベリファイ電圧を超える。この場合、ノードＳＥＮは“Ｈ”レベルとされる（図１７（ｂ）中、“１”と表記）。
【０２０２】
１．２＜ノードＳＥＮ=>ＳＤＬ転送＞  
次に図１８（ａ）に示すようにノードＳＥＮの電圧レベルをＳＤＬへと転送する。具体的には、信号ＳＴＢ、及び信号ＳＴＩを“Ｈ”レベルとする。
【０２０３】
従って、図１８（ｂ）に示すようにノードＳＥＮの電圧レベルが“Ｈ”レベルであると、ＳＤＬは１データを保持する。
【０２０４】
１．３＜ＳＤＬ=>ＤＴＣＴ転送＞  
次に図１９（ａ）に示すようにＳＤＬの保持データをＤＴＣＴに転送する。具体的には、信号ＳＴＬ、信号ＤＳＷ、及び信号ＤＴＣＴ＿ＥＮＢを“Ｈ”レベルとし、ＬＡＴ＿Ｘの電圧レベルをＰＡＳＳに転送する。
【０２０５】
従って、不良カラムでなければ信号ＧＯＯＤ＝“Ｈ”であるためＳＤＬの保持データがそのままＤＴＣＴに転送される（図１９（ｂ）参照）。
【０２０６】
１．４＜ノードＳＥＮ充電=>ＤＴＣＴ=>ノードＳＥＮ=>ＳＤＬ=>書き込み動作＞  
最後に図２０（ａ）、図２０（ｂ）に示すように、ＤＴＣＴの保持データに応じてビット線ＢＬに０ＶまたはＶＷＰＣＨを転送する。具体的には、上記図１２〜図１５までの動作を行う。
【０２０７】
＜第３変形例に係る効果＞  
第３変形例に係る不揮発性半導体記憶装置であっても上記（１）〜（５）までの効果を得ることが出来る。
【０２０８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０２０９】
１…不揮発性半導体記憶装置、２…メモリセルアレイ、３…ロウデコーダ、６…センスアンプ６、４…制御部、５…電圧発生回路、ＭＣ…メモリセル、ＳＴ１、ＳＴ２…選択トランジスタ、５０…ポンプ回路５０、５００…第１ポンプ回路、５１０…５００…第２ポンプ回路、５３０…第３ポンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2014186763.tif 000021
【図１９】
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【図２０】
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