(57)【要約】      （修正有）【課題】低圧側複合スイッチ及び高圧側複合スイッチを備えた集積ハーフブリッジ回路を提供する。【解決手段】集積ハーフブリッジ回路310は、第１のIV族電界効果トランジスタ（ＦＥＴ）340bとモノリシックに集積され、ＦＥＴ上に位置する第１及び第２のIII−Ｎ電界効果トランジスタ（ＦＥＴ）330a,330bを含むIII−Ｎ本体360を含む。集積ハーフブリッジ回路は、III−Ｎ本体の上に積み重ねられた第２のIV族ＦＥＴ340aも含む。低圧側及び高圧側複合スイッチの１つを提供するため第１のIV族ＦＥＴが第１のIII−ＮＦＥＴとカスコード接続され、且つ低圧側及び前記高圧側複合スイッチの他の１つを提供するために第２のIV族ＦＥＴが第２のIII−ＮＦＥＴとカスコード接続される。第１及び第２のIII−ＮＦＥＴがノーマリオン型ＦＥＴであり、低圧側複合スイッチ及び前記高圧側スイッチがノーマリオフ型スイッチである。【選択図】図３
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【特許請求の範囲】
【請求項１】
低圧側複合スイッチ及び高圧側複合スイッチを含む集積ハーフブリッジ回路であって、前記集積ハーフブリッジ回路は、
第１のIV族電界効果トランジスタ（ＦＥＴ）とモノリシックに集積され、該ＦＥＴ上に位置する第１及び第２のIII−Ｎ電界効果トランジスタ（ＦＥＴ）を含むIII−Ｎ本体、及び
前記III−Ｎ本体の上に積み重ねられた第２のIV族ＦＥＴを備え、
前記低圧側及び前記高圧側複合スイッチの１つを提供するために前記第１のIV族ＦＥＴが前記第１のIII−Ｎ ＦＥＴとカスコード接続され、且つ前記低圧側及び前記高圧側複合スイッチの他の１つを提供するために前記第２のIV族ＦＥＴが前記第２のIII−Ｎ ＦＥＴとカスコード接続され、
前記第１及び前記第２のIII−Ｎ ＦＥＴがノーマリオン型ＦＥＴであり、前記低圧側複合スイッチ及び前記高圧側複合スイッチがノーマリオフ型スイッチである、集積ハーフブリッジ回路。
【請求項２】
前記第１のIII−Ｎ ＦＥＴのソースが前記第１のIV族ＦＥＴのドレインに、前記III−Ｎ本体を貫通する半導体貫通ビア（ＴＳＶ）により結合されている、請求項１記載の集積ハーフブリッジ回路。
【請求項３】
前記第２のIV族ＦＥＴの底面にある前記第２のIV族ＦＥＴのドレインが前記第２のIII−Ｎ ＦＥＴのソースの上に積み重ねられている、請求項１記載のハーフブリッジ回路。
【請求項４】
前記第１のIV族ＦＥＴ、前記第２のIV族ＦＥＴ、及び前記第１及び第２のIII−Ｎ ＦＥＴがモノリシックに集積されている、請求項１記載の集積ハーフブリッジ回路。
【請求項５】
前記第１及び前記第２のIV族ＦＥＴの少なくとも１つが横チャネル型ＦＥＴよりなる、請求項１記載の集積ハーフブリッジ回路。
【請求項６】
前記第１及び第２のIV族ＦＥＴの少なくとも１つが縦チャネル型ＦＥＴよりなる、請求項１記載の集積ハーフブリッジ回路。
【請求項７】
前記第１及び第２のIV族ＦＥＴが低電圧シリコンＦＥＴよりなる、請求項１記載の集積ハーフブリッジ回路。
【請求項８】
前記第１及び第２のIII−Ｎ ＦＥＴが高電圧III−Ｎ ＦＥＴよりなる、請求項１記載の集積ハーフブリッジ回路。
【請求項９】
前記第１及び第２のIII−Ｎ ＦＥＴがIII−Ｎ高電子移動度トランジスタ（ＨＥＭＴ）よりなる、請求項１記載の集積ハーフブリッジ回路。
【請求項１０】
低圧側複合スイッチ及び高圧側複合スイッチを含む集積ハーフブリッジ回路であって、前記集積ハーフブリッジ回路は、
基板の下に積み重ねられた第１のIV族電界効果トランジスタ（ＦＥＴ）、
前記基板の上に位置する第１及び第２のIII−Ｎ ＦＥＴを含むIII−Ｎ本体、及び
前記III−Ｎ本体の上に積み重ねられた第２のIV族ＦＥＴを備え、
前記低圧側及び前記高圧側複合スイッチの１つを提供するために前記第１のIV族ＦＥＴが前記第１のIII−Ｎ ＦＥＴとカスコード接続され、且つ前記低圧側及び前記高圧側複合スイッチの他の１つを提供するために前記第２のIV族ＦＥＴが前記第２のIII−Ｎ ＦＥＴとカスコード接続され、
前記第１及び前記第２のIII−Ｎ ＦＥＴがノーマリオン型ＦＥＴであり、前記低圧側複合スイッチ及び前記高圧側複合スイッチがノーマリオフ型スイッチである、集積ハーフブリッジ回路。
【請求項１１】
前記第１のIII−Ｎ ＦＥＴが前記第１のIV族ＦＥＴに半導体貫通ビア（ＴＳＶ）により結合されている、請求項１０記載の集積ハーフブリッジ回路。
【請求項１２】
前記ＴＳＶが前記基板を貫通して前記第１のIV族ＦＥＴのドレインに接触している、請求項１０記載の集積ハーフブリッジ回路。
【請求項１３】
前記第２のIV族ＦＥＴの底面にある前記第２のIV族ＦＥＴのドレインが前記第２のIII−Ｎ ＦＥＴのソースの上に積み重ねられている、請求項１０記載のハーフブリッジ回路。
【請求項１４】
前記第１及び第２のIII−Ｎ ＦＥＴがモノリシックに集積されている、請求項１０記載の集積ハーフブリッジ回路。
【請求項１５】
前記第１及び前記第２のIV族ＦＥＴはシリコンＦＥＴよりなる、請求項１０記載の集積ハーフブリッジ回路。
【請求項１６】
前記第１及び第２のIV族ＦＥＴが低電圧IV族ＦＥＴよりなり、前記第１及び第２のIII−Ｎ ＦＥＴが高電圧III−Ｎ ＦＥＴよりなる、請求項１０記載の集積ハーフブリッジ回路。
【請求項１７】
前記第１及び第２のIII−Ｎ ＦＥＴがIII−Ｎ高電子移動度トランジスタ（ＨＥＭＴ）よりなる、請求項１０記載の集積ハーフブリッジ回路。
【請求項１８】
前記第１及び第２のIII−Ｎ ＦＥＴ及び前記第１及び第２のIV族ＦＥＴの１つがモノリシックに集積されている、請求項１０記載の集積ハーフブリッジ回路。
【請求項１９】
前記第１及び第２のIV族ＦＥＴの少なくとも１つが横チャネル型ＦＥＴよりなる、請求項１０記載の集積ハーフブリッジ回路。
【請求項２０】
前記第１及び第２のIV族ＦＥＴの少なくとも１つが縦チャネル型ＦＥＴよりなる、請求項１０記載の集積ハーフブリッジ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１３年２月１１日に出願された「Half-Bridge Circuit with Integrated CascodedDevices」と題する米国仮特許出願第６１／７６３，１１５号の優先権の利益を請求するものである。この継続中の出願の開示内容は参照することにより本願明細書にすべて組み込まれる。
【０００２】
〔定義〕
本明細書で使用される、「III族窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも１つのIII族元素を含む化合物半導体を意味し、例えば窒化アルミニウムガリウム（ＡｌｘＧａ（１−ｘ）Ｎ、窒化インジウムガリウムＩｎｙＧａ（１−ｙ）Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ（１−ｘ−ｙ）Ｎ、砒化リン化窒化ガリウム（ＧａＡｓａＰｂＮ（１−ａ−ｂ））、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ（１−ｘ−ｙ）ＡｓａＰｂＮ（１−ａ−ｂ））などの合金を含むが、これらに限定されない。また、III族窒化物は一般に、Ｇａ極性、Ｎ極性、半極性又は非極性結晶方位などの任意の極性を有するが、これらに限定されない。また、III族窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合ポリタイプ（結晶多形）のいずれかを含むことができ、単結晶又はモノクリスタル、多結晶、または非結晶の結晶構造を含むことができる。本明細書で使用される、窒化ガリウム、ＧａＮはIII族窒化物化合物半導体を意味し、III族元素は若干量又は相当量のガリウムを含むが、ガリウムに加えて他のIII族元素も含むことができる。また、III−Ｎ又はＧａＮトランジスタはIII−Ｎ又はＧａＮトランジスタを低電圧IV族トランジスタとカスコード接続することによって形成される複合高電圧エンハンスメントモードトランジスタも意味する。
【０００３】
更に、本明細書で使用される、「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）などの少なくとも一つのIV族の元素を含む半導体を意味し、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含むことができる。また、IV族は歪IV族材料を生成するためにIV族元素の複数の層又はIV族元素をドーピングしてなる半導体材料も意味し、例えばシリコンオンインシュレータ（ＳＯＩ）、酸素注入分離プロセス（ＳＩＭＯＸ）基板及びシリコンオンサファイヤ（ＳＯＳ）などのIV族ベースの複合基板も含むことができる。
【０００４】
本明細書においてトランジスタ又はスイッチと関連して使用される「低電圧」又は「ＬＶ」は最大約５０ボルト（５０Ｖ）までの電圧範囲を有するトランジスタ又はスイッチを示す点に留意されたい。更に、「中間電圧」又は「ＭＶ」は約５０ボルトから約３００ボルト（約５０Ｖ−２００Ｖ）の電圧範囲を示す点に留意されたい。更に、用語「高電圧」又は「ＨＶ」は約２００ボルトから約１２００ボルト（約２００Ｖ−１２００Ｖ）の電圧範囲を示す点に留意されたい。
【背景技術】
【０００５】
高電力及び高性能回路の用途においては、多くの場合、III−Ｎ電界効果トランジスタ（ＦＥＴ）、例えば窒化ガリウム（ＧａＮ）ベースの高電子移動度トランジスタ（ＨＥＭＴ）などのIII−Ｎヘテロ構造ＦＥＴ（ＨＦＥＴ）がそれらの高い効率及び高電圧処理能力のために望ましい。また、多くの場合、高性能の複合スイッチを実現するために、このようなIII−Ｎ ＦＥＴをシリコン又は他のIV族ＦＥＴのような他のＦＥＴと組み合わせるのが望ましい。
【０００６】
ノーマリオフ特性のパワースイッチが望まれる電力管理用途においては、デプリーションモード（ノーマリオン型）のIII−Ｎ ＦＥＴをエンハンスメントモード（ノーマリオフ型）の低電圧（ＬＶ）IV ＦＥＴとカスコード接続してエンハンスメントモード（ノーマリオフ型）の複合パワースイッチを形成することができる。２つのこのようなノーマリオフ型複合スイッチを用い、１つの複合スイッチを高圧側スイッチとし、他の複合スイッチを低圧側スイッチとするハーフブリッジ回路を実現することができる。しかしながら、電力用途においてIII−Ｎ ＦＥＴを使用することによる性能優位性にも係わらず、上述したハーフブリッジ回路設計は２つの複合パワースイッチを実現するために４つのＦＥＴの使用を必要とする。更に、このような設計を実現する従来の解決方法は概して４つのＦＥＴの各々対して１つの個別の半導体ダイ、即ち２つのIII−Ｎダイ及び２つのIV族ダイを必要とし、ハーフブリッジ回路を実装するために必要とされるスペースのみならずその製造コストも不所望に増大する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、少なくとも１つの図に示され且つ又少なくとも１つの図と関連して十分に説明され且つ特許請求の範囲により完全に特定される、低圧側及び高圧側複合スイッチを備えた集積ハーフブリッジ回路を提供するものである。
【図面の簡単な説明】
【０００８】
【図１】低圧側及び高圧側複合スイッチを含む模範的な集積ハーフブリッジ回路を示す。
【図２Ａ】模範的な複合スイッチの回路図を示す。
【図２Ｂ】図２Ａの模範的な複合スイッチの複合スイッチを実装できる構造を示す。
【図３】一実施形態による低圧側及び高圧側複合スイッチを備えた集積ハーフブリッジ回路を示す。
【図４】別の実施形態による低圧側及び高圧側複合スイッチを備えた集積ハーフブリッジ回路を示す。
【発明を実施するための形態】
【０００９】
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細な説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
【００１０】
上述したように、高電力及び高性能回路の用途においては、多くの場合、III−Ｎ材料から製造された電界効果トランジスタ（ＦＥＴ）などのIII−Ｎトランジスタがそれらの高い効率及び高電圧処理能力のために望ましい。III−Ｎ材料は、例えば砒化ガリウム（ＧａＮ）及びその合金、例えば砒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含む。これらのIII族窒化物材料は、比較的広い直接バンドギャップ及び強い圧電分極を有する半導体化合物であり、特定の積層構造に形成すると高い降伏電界、高い飽和速度及び２次元電子ガス（２ＤＥＧ）の生成が可能になる。その結果、ＧａＮなどのIII−Ｎ材料が、例えばデプリーションモード（即ちノーマリオン型）及びエンハンスメントモード（即ち、ノーマリオフ型）のパワー電界効果トランジスタ（ＦＥＴ）として多くのマイクロエレクトロニクス応用に使用されている。
【００１１】
例えば、III−Ｎ ＦＥＴはハーフブリッジ回路の低圧側及び高圧側スイッチとして使用することができる。ハーブブリッジ回路は電力管理用に使用されるスイッチ構成であり、以下に詳細に記載する。ハーフブリッジ回路にノーマリオフ特性のパワースイッチを使用することが要求される場合には、デプリーションモードのIII−Ｎ ＦＥＴを低電圧（ＬＶ）エンハンスメントモードのシリコン又は他のノーマリオフ型ＦＥＴとカスコード接続してノーマリオフ型複合スイッチを生成することができる。このような構成は複合スイッチを流れる電流の制御にＬＶ  ＦＥＴの使用を可能にし、それによって低電圧（ＬＶ）IV族ＦＥＴの幾つかの利点を複合スイッチに与えることができる。これらの利点の例としては、ゲートドライブ動作がロバストで信頼できる点及びゲートターンオフ電圧が低電圧（ＬＶ）シリコン又は他のIV族ＦＥＴと関連して比較的低い点などがある。
【００１２】
このような複合デバイス構造は、２００６年３月１０日に出願され、２０１１年９月１３日に特許された、「Hybrid Semiconductor Device」と題する米国特許第８，０１７，９７８号明細書に開示されている。更に、複合パワースイッチを用いて実現したハーフブリッジ回路の一例が、２０１２年４月２３日に出願された「Integrated Power Stage」と題する米国特許出願第１３／４５４，０３９号に開示されている。上記の特許及び特許出願の開示内容は参照することにより本明細書にすべて組み込まれる。
【００１３】
上述したように、ハーフブリッジ回路の構成に複合スイッチを使用することは従来知られているが、ハーフブリッジ回路を全体として効果的且つ効率的に集積することは従来知られていない。本願はもっと高度に集積化された低圧側及び高圧側複合スイッチを備えた集積ハーフブリッジ回路を目的とする。以下に詳細に記載するように、本願で開示される集積化の実施形態は複合スイッチのモノリシック集積化に加えてダイの積み重ね構成も含むものである。
【００１４】
図１につき説明すると、図１は集積ハーフブリッジ回路１１０を含む電力管理回路１００を示す。集積ハーフブリッジ回路１１０に加えて、電力管理回路１００は高電圧レール１０２及び低電圧レール１０４を更に含む。集積ハーフブリッジ回路１１０はスイッチノード１１２で結合された低圧側スイッチ及び高圧側スイッチを更に含む。図１に示す実施形態によれば、低圧側スイッチは低電圧レール１０４に結合された低圧側複合スイッチ１２０ｂの形をとり、高圧側スイッチは高電圧レール１０２に結合された高圧側複合スイッチ１２０ａの形をとる。上述され且つ図１に示されるように、低圧側複合スイッチ１２０ｂは高圧側複合スイッチ１２０ａに結合され、スイッチノード１１２を提供する。従って、低圧側複合スイッチ１２０ｂ及び高圧側複合スイッチ１２０ａを含む集積ハーフブリッジ回路１１０は低電圧レール１０４と高電圧レール１０２との間に結合され、スイッチノード１１２から出力を提供する。
【００１５】
図１に更に示されるように、集積ハーフブリッジ回路１１０の低圧側複合スイッチ１２０ｂはIII−Ｎ ＦＥＴ１３０ｂと、III−Ｎ ＦＥＴ１３０ｂとカスコード接続されたIV族ＦＥＴ１４０ｂとを含む。更に、集積ハーフブリッジ回路１１０の高圧側複合スイッチ１２０ａはIII−Ｎ ＦＥＴ１３０ａと、III−Ｎ ＦＥＴ１３０ａとカスコード接続されたIV族ＦＥＴ１４０ａとを含む。低圧側複合スイッチ１２０ｂ及び／又は高圧側複合スイッチ１２０ａとして使用するのに適した複合スイッチの実施形態に関しては、幾つかの複合スイッチが、２０１０年１２月３日に出願された「Monolithic Integration of Silicon and Group III-V Devices」と題する米国特許出願第１２／９２８，１０３号、並びに２００９年５月２８日に出願され、２０１１年３月２９日に特許された「Monolithic Vertical Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same」と題する米国特許第７，９１５，６４５号に開示されている。上記の特許出願及び特許の開示内容は参照することにより本明細書にすべて組み込まれる。
【００１６】
次に図２Ａを参照すると、図２Ａは、図１の低圧側複合スイッチ１２０ｂ及び高圧側複合スイッチ１２０ａのいずれか一方又は両方として使用するのに適した模範的な複合スイッチ２２０の回路図を示す。図２Ａに示されるように、複合スイッチ２２０はIII−Ｎ ＦＥＴ２３０と、III−Ｎ ＦＥＴ２３０とカスコード接続されたIV族ＦＥＴ２４０とを備える。図２Ａには、複合スイッチ２２０の複合ソース２２４、複合ドレイン２２２及び複合ゲート２２６、並びにIII−Ｎ ＦＥＴ２３０のソース２３４、ドレイン２３２及びゲート２３６、及びIV族ＦＥＴ２４０の本体ダイオード２４８、ソース２４４、ドレイン２４２及びゲート２４６も示されている。
【００１７】
III−Ｎ ＦＥＴ２３０はノーマリオン型パワーＦＥＴとすることができ、例えばデプリーションモードのヘテロ構造ＦＥＴ（ＨＦＥＴ）として実装することができる。一実施形態では、III−Ｎ ＦＥＴ２３０は２ＤＥＧを内蔵するように構成されたデプリーションモードの高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。一実施形態によれば、例えばIII−Ｎ ＦＥＴ２３０は、定義の項で定義されているように、高電圧（ＨＶ）ＦＥＴとすることができる。幾つかの実施形態では、IV族ＦＥＴ２４０（以下に記載される）が適切に選択される限り、III−Ｎ ＦＥＴ２３０は、同様に定義の項で定義されているように、中間電圧（ＭＶ）ＦＥＴ又はＬＶ  ＦＥＴとすることもできることに注意されたい。
【００１８】
IV族ＦＥＴ２４０は、定義の項で定義されているように、ＬＶ  IV族ＦＥＴとして実装することができる。例えば、IV族ＦＥＴ２４０はＬＶ縦チャネル型ＦＥＴとすることができ、例えばノーマリオフのシリコントレンチ縦チャネル型ＦＥＴとすることができる。しかしながら、幾つかの実施形態では、IV族ＦＥＴ２４０は横チャネル型又はプレーナ型のＬＶ  ＦＥＴとして実装することができる。一実施形態によれば、IV族ＦＥＴ２４０は、例えばシリコンＭＩＳＦＥＴ又はＭＯＳＦＥＴとすることができる。しかしながら、他の実施形態では、IV族ＦＥＴ２４０は炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又は歪IV族元素又は化合物などの任意の適切なIV族材料を含むものとすることができる。
【００１９】
III−Ｎ ＦＥＴ２３０及びIV族ＦＥＴ２４０のカスコード組合せ体は複合スイッチ２２０を提供し、この複合スイッチは、図２Ａに示す実施形態によれば、事実上IV族ＦＥＴ２４０により与えられる複合ソース２２４及び複合ゲート２２６、及びIII−Ｎ ＦＥＴ２３０により与えられる複合ドレイン２２２を有するノーマリオフ型複合ＦＥＴとして機能する複合３端子スイッチとして構成することができる。即ち、IV族ＦＥＴ２４０のドレイン２４２がIII−Ｎ ＦＥＴ２３０のソース２３４に結合され、IV族ＦＥＴ２４０のソース２４４が複合スイッチ２２０の複合ソース２２４を提供し、IV族ＦＥＴ２４０のゲート２４６が複合スイッチ２２０の複合ゲート２２６を提供する。更に、III−Ｎ ＦＥＴ２３０のドレイン２３２が複合スイッチ２２０の複合ドレイン２２２を提供するが、III−Ｎ ＦＥＴ２３０のゲート２３６はIV族ＦＥＴ２４０のソースに結合される。
【００２０】
次に、デプリーションモード（ノーマリオン型）III−Ｎ ＦＥＴ２３０とカスコード接続されたノーマリオフ型IV族ＦＥＴ２４０からなるエンハンスメントモード（ノーマリオフ型）複合スイッチとして実装された複合スイッチ２２０の動作を、単なる一例にすぎないが、具体的なパラメータについて説明する。例えば、III−Ｎ ＦＥＴ２３０がオンである間に複合スイッチ２２０の複合ドレイン２２２の電圧が増大すると、IV族ＦＥＴ２４０の逆バイアス本体ダイオード２４８の両端間に数ボルト（例えば約１０ボルト）が発生する。この電圧はIII−Ｎ ＦＥＴ２３０のゲート２３６に反転されて（約−１０Ｖのゲート電圧として）供給される。これに応答して、（例えば、ピンチオフ電圧は約１０Ｖと仮定すると）、III−Ｎ ＦＥＴ２３０はターンオフし、複合ドレイン２２２のドレイン電圧の追加の増大はIII−Ｎ ＦＥＴ２３０のドレイン２３２及びソース２３４間で維持される。従って、本体ダイオード２４８を含むIV族ＦＥＴ２４０は一般的に複合ドレイン２２２に供給される最初の数ボルト（例えば約１０Ｖ）を超える電圧に耐える必要はない。
【００２１】
図２Ｂは図２Ａの模範的な複合スイッチを実装し得る構造を示す。図２Ｂは複合スイッチ２２０を形成するためにIII−Ｎ ＦＥＴ２３０の上にIV族ＦＥＴ２４０を積み重ねる垂直集積を使用する例である。このような複合スイッチの垂直集積方法は、２０１１年３月２２日に出願された「III-Nitride Transistor Stacked with FET in a Package」と題する米国特許出願第１３／０５３，５５６号に開示されている。この特許出願の開示内容は参照することにより本明細書に全て組み込まれる。
【００２２】
図２Ｂにつき説明すると、図２Ｂの複合スイッチ２２０は概して図２Ａの複合スイッチ２２０に対応する。図２Ｂに示す模範的な実施形態によれば、IV族ＦＥＴ２４０は縦チャネル型ＦＥＴであり、前面又は上面にソース２４４及びゲート２４６を有し、背面又は底面にドレインを有する（IV族ＦＥＴ２４０のドレインは図２Ｂでは見えない）。図２Ｂに示されるように、IV族ＦＥＴ２４０とIII−Ｎ ＦＥＴ２３０の垂直集積はIV族ＦＥＴ２４０の背面又は底面（図２Ｂでは見えない）上のIV族ＦＥＴ２４０のドレインをIII−Ｎ ＦＥＴ２３０のソースの上に直接積み重ねることによって達成できる。図２Ｂには、III−Ｎ ＦＥＴ２３０のドレイン２３２及びゲート２３６、及び複合スイッチ２２０の複合ソース２３４、複合ドレイン２３２及び複合ゲート２２６も示されている。
【００２３】
垂直集積は図２Ｂの模範的な実施形態ではIII−Ｎ ＦＥＴ２３０の上にIV族ＦＥＴ２４０を積み重ねることによって達成されるが、他の実施形態では、IV族ＦＥＴ２４０の上にIII−Ｎ ＦＥＴ２３０を積み重ねるのが有利もしくは望ましいとすることができる。このように構成される積層複合装置の幾つかの例が、２０１１年４月１１日に出願された「Group III-Nitride and Group IV Composite Device」と題する仮特許出願第６１／４７３，９０７号に対する優先権を主張して２０１２年３月２９日に出願された「Stacked Composite Device Including a Group III-V Transistor and a Group IV Lateral Transistor」と題された米国特許出願第１３／４３３，８６４号に開示されている。これらの特許出願の開示内容は参照することにより本明細書にすべて組み込まれる。
【００２４】
図３を参照すると、図３は一実施形態による低圧側及び高圧側複合スイッチ３２０ｂ及び３２０ａを備える集積ハーフブリッジ回路３１０を示す。図３に示されるように、集積ハーフブリッジ回路３１０は、ＬＶ IV族ＦＥＴ３４０ｂとモノリシックに集積され、該ＦＥＴ３４０ｂ上に位置するＨＶ III−Ｎ ＦＥＴ３３０ｂ及び３３０ａを含むIII−Ｎ本体３６０を含む。図３に更に示されるように、集積ハーフブリッジ回路３１０はIII−Ｎ本体３６０の上に積み重ねられたＬＶ IV族ＦＥＴ３４０ａも含む。
【００２５】
ＬＶ IV族ＦＥＴ３４０ｂは低圧側複合スイッチ３２０ｂを提供するためにＨＶ III−Ｎ ＦＥＴ３３０ｂとカスコード接続される。換言すれば、ＬＶ IV族ＦＥＴ３４０ｂのドレイン３４２ｂは、例えばIII−Ｎ本体３６０を貫通する半導体貫通ビア（ＴＳＶ）３６２によりＨＶ III−Ｎ ＦＥＴ３３０ｂのソース３４４ｂに結合される。更に、ＬＶ IV族ＦＥＴ３４０ｂのソース３４４ｂは低圧側複合スイッチ３２０ｂの複合ソース３２４ｂを提供し、ＬＶ IV族ＦＥＴ３４０ｂのゲート３４６ｂは低圧側複合スイッチ３２０ｂの複合ゲート３２６ｂを提供する。更に、ＨＶ III−Ｎ ＦＥＴ３３０ｂのドレイン３３２ｂは低圧側複合スイッチ３２０ｂの複合ドレイン３２２ｂを提供する。
【００２６】
図３に明示されていないが、ＨＶ III−Ｎ ＦＥＴ３３０ｂのゲート３３６ｂは様々な技術の何れかを用いてＬＶ IV族ＦＥＴ３４０ｂのソース３４４ｂに結合することができる。例えば、ＨＶ III−Ｎ ＦＥＴ３３０ｂのゲート３３６ｂは、例えばＴＳＶ、金（Ａｕ）又は銅（Ｃｕ）などの１以上のボンドワイヤを用いて、又はＡｌ、Ａｕ、Ｃｕ及び／又は他の金属又は複合金属などの導電性材料からなる導電性リボン、クリップ又は他のコネクタによって、ＬＶ IV族ＦＥＴ３４０ｂのソース３４４ｂに結合することができる。また、この接続は貫通ビア及び１以上の平坦化された絶縁層上に形成されパターン化された相互接続部よって行うこともできる。このように構成された複合装置の幾つかの例が、２００８年７月１６日に出願された「III-Nitride Device」と題する米国特許出願１２／１７４，３２９号及び２０１２年５月１６日に出願された「Integrated Semiconductor Device」と題する米国特許出願第１３／４７２，７５６号に開示されている。これらの特許出願の開示内容は参照することにより本明細書にすべて組み込まれる。
【００２７】
図３に示されるように、ＬＶ IV族ＦＥＴ３４０ｂは、ＬＶ IV族ＦＥＴ３４０ｂのドリフト領域として作用するＮ−型IV族層３５４の表面に形成されたソース３４４ｂ及びゲート３４６ｂを有する縦チャネル型IV族ＦＥＴとすることができる。図３に更に示されるように、Ｎ＋型IV族層３５２がＮ−型IV族層３５４とIII−Ｎ本体３６０との間に位置し、ＬＶ IV族ＦＥＴ３４０ｂのドレイン３４２ｂを提供することができる。幾つかの実施形態では、図３に示されるように、ＴＳＶ３６２はIII−Ｎ本体３６０貫通してＮ＋型IV族層３５２まで延長するが、Ｎ＋型IV族層３５２内まで延長しなくてもよい。しかしながら、他の実施形態では、ＴＳＶ３６２はＮ＋型IV族層の一部又は全部を貫通してもよい。
【００２８】
図３に示す模範的な実施形態では、ＬＶ IV族ＦＥＴ３４０ｂは縦チャネル型ＦＥＴとして記載されているが、他の実施形態では、ＬＶIV族ＦＥＴ３４０ｂは横チャネル型ＦＥＴとして形成することができる。モノリシックに集積されたIII−Ｎ ＦＥＴ及びＬＶ IV族ＦＥＴの幾つかの例が、２００９年５月２８日に出願された「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same」と題する米国特許第７，９１５，６４５号明細書、及び２０１３年１０月９日に出願された「Monolithic Integrated Group III-V and Group IV Device」と題する米国特許出願第１４／０４９，５６４号に開示されている。これらの特許及び特許出願の開示内容は参照することにより本明細書にすべて組み込まれる。
【００２９】
図３に示される高圧側複合スイッチ３２０ａを参照すると、ＬＶ IV族ＦＥＴ３４０ａは高圧側複合スイッチ３２０ａを提供するためにＨＶ III−Ｎ ＦＥＴ３３０ａとカスコード接続される。換言すれば、ＬＶ IV族ＦＥＴ３４０ａのドレイン３４２ａはＨＶ III−Ｎ ＦＥＴ３３０ａのソース３３４ａに結合され、ＬＶ IV族ＦＥＴ３４０ａのソース３４４ａは高圧側複合スイッチ３２０ａの複合ソース３２４ａを提供し、ＬＶ IV族ＦＥＴ３４０ａのゲート３４６ａは高圧側複合スイッチ３２０ａの複合ゲート３２６ａを提供する。更に、ＨＶ III−Ｎ ＦＥＴ３３０ａのドレイン３３２ａは高圧側複合スイッチ３２０ａの複合ドレイン３３２ａを提供するが、ＨＶ III−Ｎ ＦＥＴ３３０ａのゲート３３６ａはＬＶ IV族ＦＥＴ３４０ａのソース３４４ａに結合される。図３に更に示されるように、高圧側複合スイッチ３２０ａの複合ソース３２４ａは低圧側複合スイッチ３２０ｂの複合ドレイン３２２ｂに結合され、集積ハーフブリッジ回路３１０のスイッチノード３１２を提供する。
【００３０】
集積ハーフブリッジ回路３１０は概して図１の集積ハーフブリッジ回路１１０に対応する。つまり、ＨＶ III−Ｎ ＦＥＴ３３０ｂとカスコード接続されたＬＶ IV族ＦＥＴ３４０ｂを含む低圧側複合スイッチ３２０ｂ、及びＨＶ III−Ｎ ＦＥＴ３３０ａとカスコード接続されたＬＶ IV族ＦＥＴ３４０ａを含む高圧側複合スイッチ３２０ａは、ＨＶ III−Ｎ ＦＥＴ１３０ｂとカスコード接続されたＬＶ IV族ＦＥＴ１４０ｂを含む低圧側複合スイッチ１２０ｂ、及びＨＶ III−Ｎ ＦＥＴ１３０ａとカスコード接続されたＬＶ IV族ＦＥＴ１４０ａを含む高圧側複合スイッチ１２０ａにそれぞれ対応する。更に、図３のスイッチノード３１２は図１のスイッチノード１１２に対応する。
【００３１】
更に、図３のＨＶ III−Ｎ ＦＥＴ３３０ｂとカスコード接続されたＬＶ IV族ＦＥＴ３４０ｂを含む低圧側複合スイッチ３２０ｂ、及びＨＶ III−Ｎ ＦＥＴ３３０ａとカスコード接続されたＬＶ IV族ＦＥＴ３４０ａを含む高圧側複合スイッチ３２０ａは、図２のIII−Ｎ ＦＥＴ２３０とカスコード接続されたIV族ＦＥＴ２４０を含む複合スイッチ２２０に対応する。従って、図３のＬＶ IV族ＦＥＴ３４０ａ及び３４０ｂは図２のIV族ＦＥＴ２４０に対応するとともに、ＨＶ III−Ｎ ＦＥＴ３３０ａ及び３３０ｂはIII−Ｎ ＦＥＴ２３０に対応し、上記の対応する機能に属する任意の特性を共有することができる。
【００３２】
図３に示されるように、ＬＶ IV族ＦＥＴ３４０ａ及び３４０ｂの一方又は両方とも縦型IV族ＦＥＴとして実装することができる。例えば、ＬＶ IV族ＦＥＴ３４０ａは、ＨＶ III−Ｎ ＦＥＴ３３０ａのソース３３４ａの上に積み重ねられたＬＶ IV族ＦＥＴ３４０ａの背面又は底面にドレイン３４２ａを有する縦型IV族ＦＥＴとすることができる。ＨＶ III−Ｎ ＦＥＴ３３０ａ上へのＬＶ IV族ＦＥＴ３４０ａの積み重ねは、ＬＶ IV族ＦＥＴ３４０ａとＨＶ III−Ｎ ＦＥＴ３３０ａとの間に電気的及び機械的な直接的接触を形成する、例えばはんだ、導電性接着剤、導電性テープ、焼結又は他の付着方法を用いて達成することができる。ＨＶ III−Ｎ ＦＥＴ上への縦型ＬＶ IV族ＦＥＴの直接積み重ねの別の例は、２０１１年３月２日に出願された「III-Nitride Transistor Stacked with FET in a Package」と題する仮特許出願第６１／４４８，３４７号に基づく優先権を主張して、２０１１年３月２２日に出願された「III-Nitride Transistor Stacked with FET in a Package」と題する米国特許出願第１３／０５３，５５６号に開示されている。これらの特許出願の開示内容は参照することにより本明細書にすべて組み込まれる。
【００３３】
モノリシックに集積されたＬＶ IV族ＦＥＴ３４０ｂとＨＶ III−Ｎ ＦＥＴ３３０ａ及び３３０ｂとの組合せ体上へのＬＶ IV族ＦＥＴ３４０ａの、例えば積み重ねによる、直接装着は、個別のスイッチを用いる従来のハーフブリッジ回路設計と比較して、集積ハーフブリッジ回路３１０の寄生インダクタンス及び抵抗を好都合に低減することができ、熱放散を高めることができ、且つ形状因子及び製造コストを低減することができる。
【００３４】
図３に示す実施形態ではＬＶ IV族ＦＥＴ３４０ａは縦チャネル型ＦＥＴとして記載されているが、他の実施形態では、ＬＶIV族ＦＥＴ３４０ａは横チャネル型ＦＥＴとして形成することができることに注意されたい。更に、ＬＶ IV族ＦＥＴ３４０ａもIII−Ｎ ＦＥＴと同じ基板を用いてモノリシックに集積することができる。２つの装置間にビア接続を含むＬＶ IV族ＦＥＴ３４０ａ及びＨＶ III族窒化物ＦＥＴ３３０ａのモノリシック集積の例は、米国特許第７，９１５，６４５号明細書及び米国特許出願第１２／１７４，３２９号に開示されている。これらの特許及び特許出願の開示内容は参照することにより本明細書にすべて組み込まれる。
【００３５】
図３に示す集積ハーフブリッジ回路３１０の実施形態では、複合スイッチ３２０ａは高圧側複合スイッチとして記載され、複合スイッチ３２０ｂは低圧側複合スイッチとして記載されているが、これらの実施形態は単なる一例にすぎないことに注意されたい。他の実施形態では、複合スイッチ３２０ｂを集積ハーフブリッジ回路３１０の高圧側複合スイッチとして実装し、複合スイッチ３２０ａを低圧側複合スイッチとして実装することができる。更に、それらの実施形態では、集積ハーフブリッジ回路３１０のスイッチノード３１２を提供するために複合スイッチ３２０ｂの複合ソース３２４ｂが複合スイッチ３２０ａの複合ドレイン３２２ａに結合されることに注意されたい。
【００３６】
次に図４につき説明すると、図４は別の実施形態による低圧側及び高圧側複合スイッチ４２０ｂ及び４２０ａを備える集積ハーフブリッジ回路４１０を示す。図４に示されるように、集積ハーフブリッジ回路４１０は、IV族基板４５０の下に積み重ねられたＬＶ IV族ＦＥＴ４４０ｂを含む。更に、集積ハーフブリッジ回路４１０はIV族基板４５０の上に位置するＨＶ III−Ｎ ＦＥＴ４３０ｂ及び４３０ａを含むIII−Ｎ本体４６０を含む。図４に更に示されるように、集積ハーフブリッジ回路４１０はIII−Ｎ本体４６０の上に積み重ねられたＬＶ IV族ＦＥＴ４４０ａも含む。
【００３７】
ＬＶ IV族ＦＥＴ４４０ｂは低圧側複合スイッチ４２０ｂを提供するためにＨＶ III−Ｎ ＦＥＴ４３０ｂとカスコード接続される。換言すれば、ＬＶ IV族ＦＥＴ４４０ｂのドレイン４４２ｂは、例えばIII−Ｎ本体４６０を貫通する半導体貫通ビア（ＴＳＶ）４６４によりＨＶ III−Ｎ ＦＥＴ４３０ｂのソース４３４ｂに結合される。更に、ＬＶ IV族ＦＥＴ４４０ｂのソース４４４ｂは低圧側複合スイッチ４２０ｂの複合ソース４２４ｂを提供し、ＬＶ IV族ＦＥＴ４４０ｂのゲート４４６ｂは低圧側複合スイッチ４２０ｂの複合ゲート４２６ｂを提供する。更に、ＨＶ III−Ｎ ＦＥＴ４３０ｂのドレイン４３２ｂは低圧側複合スイッチ４２０ｂの複合ドレイン４２２ｂを提供する。図４に明示されていないが、ＨＶ III−Ｎ ＦＥＴ４３０ｂのゲート４３６ｂは様々な技術の何れかを用いてＬＶ IV族ＦＥＴ４４０ｂのソース４４４ｂに結合することができる。例えば、ＨＶ III−Ｎ ＦＥＴ４３０ｂのゲート４３６ｂは、例えばＴＳＶ、金（Ａｕ）又は銅（Ｃｕ）などの１以上のボンドワイヤを用いて、又はＡｌ、Ａｕ、Ｃｕ及び／又は他の金属又は複合金属などの導電性材料からなる導電性リボン、クリップ又は他のコネクタによって、ＬＶ IV族ＦＥＴ４４０ｂのソース４４４ｂに結合することができる。また、例えば半導体パッケージにおいて又は半導体パッケージのための装着表面のとして作用するプリント回路板（ＰＣＢ）において、半導体装置構造の外部接続を、それらの接続が十分に低い寄生抵抗及びインダクタンスを示すかぎり、使用することもできる。
【００３８】
図４に示されるように、ＬＶ IV族ＦＥＴ４４０ｂは縦型IV族ＦＥＴとすることができる。幾つかの実施形態では、図４に示されるように、ＴＳＶ４６４はＬＶ IV族ＦＥＴ４４０ｂのドレイン４４２ｂに接触するようにIII−Ｎ本体４６０及びIV族基板４５０を貫通して延長することができる。しかしながら、他の実施形態では、IV族基板４５０は導電性基板とすることができ、ＴＳＶ４６４はIII−Ｎ本体４６０を貫通してIV族基板４５０に達するまで又はその中まで、ただし貫通しないように、延長することができる。幾つかの実施形態では、ＬＶ IV族ＦＥＴ４４０ｂはＤｉｒｅｃｔＦＥＴ（登録商標）又は他のフリップチップの形態をとることができ、またIII−Ｎ本体４６０がパッケージ化されたＬＶ IV族ＦＥＴ４４０ｂのドレイン側に装着されるように反転されたダイレクトマウントチップスケールＦＥＴとして実装することもできる。チップスケールパッケージングの例は２００１年３月２８日に出願され、２００３年９月２３日に特許された「Chip Scale Surface Mounted Device and Process of Manufacture」と題する米国特許第６，６２４，５２２号明細書に開示されている。この特許の開示内容は参照することにより本明細書にすべて組み込まれる。
【００３９】
図４に示される高圧側複合スイッチ４２０ａを参照すると、ＬＶ IV族ＦＥＴ４４０ａは高圧側複合スイッチ４２０ａを提供するためにＨＶ III−Ｎ ＦＥＴ４３０ａとカスコード接続される。換言すれば、ＬＶ IV族ＦＥＴ４４０ａのドレイン４４２ａはＨＶ III−Ｎ ＦＥＴ４３０ａのソース４３４ａに結合され、ＬＶ IV族ＦＥＴ４４０ａのソース４４４ａは高圧側複合スイッチ４２０ａの複合ソース４２４ａを提供し、ＬＶ IV族ＦＥＴ４４０ａのゲート４４６ａは高圧側複合スイッチ４２０ａの複合ゲート４２６ａを提供する。更に、ＨＶ III−Ｎ ＦＥＴ４３０ａのドレイン４３２ａは高圧側複合スイッチ４２０ａの複合ドレイン４３２ａを提供するが、ＨＶ III−Ｎ ＦＥＴ４３０ａのゲート４３６ａはＬＶ IV族ＦＥＴ４４０ａのソース４４４ａに結合される。図４に更に示されるように、高圧側複合スイッチ４２０ａの複合ソース４２４ａは低圧側複合スイッチ４２０ｂの複合ドレイン４２２ｂに結合され、集積ハーフブリッジ回路４１０のスイッチノード４１２を提供する。
【００４０】
集積ハーフブリッジ回路４１０は概して図１の集積ハーフブリッジ回路１１０に対応する。つまり、ＨＶ III−Ｎ ＦＥＴ４３０ｂとカスコード接続されたＬＶ IV族ＦＥＴ４４０ｂを含む低圧側複合スイッチ４２０ｂ、及びＨＶ III−Ｎ ＦＥＴ４３０ａとカスコード接続されたＬＶ IV族ＦＥＴ４４０ａを含む高圧側複合スイッチ４２０ａは、ＨＶ III−Ｎ ＦＥＴ１３０ｂとカスコード接続されたＬＶ IV族ＦＥＴ１４０ｂを含む低圧側複合スイッチ１２０ｂ、及びＨＶ III−Ｎ ＦＥＴ１３０ａとカスコード接続されたＬＶ IV族ＦＥＴ１４０ａを含む高圧側複合スイッチ１２０ａにそれぞれ対応する。更に、図４のスイッチノード４１２は図１のスイッチノード１１２に対応する。
【００４１】
更に、図４のＨＶ III−Ｎ ＦＥＴ４３０ｂとカスコード接続されたＬＶ IV族ＦＥＴ４４０ｂを含む低圧側複合スイッチ４２０ｂ、及びＨＶ III−Ｎ ＦＥＴ４３０ａとカスコード接続されたＬＶ IV族ＦＥＴ４４０ａを含む高圧側複合スイッチ４２０ａは、図２のIII−Ｎ ＦＥＴ２３０とカスコード接続されたIV族ＦＥＴ２４０を含む複合スイッチ２２０に対応する。従って、図４のＬＶ IV族ＦＥＴ４４０ａ及び４４０ｂは図２のIV族ＦＥＴ２４０に対応するとともに、ＨＶ III−Ｎ ＦＥＴ４３０ａ及び４３０ｂはIII−Ｎ ＦＥＴ２３０に対応し、上記の対応する機能に属する任意の特性を共有することができる。
【００４２】
図４に示されるように、ＬＶ IV族ＦＥＴ４４０ａ及び４４０ｂの一方又は両方とも縦型IV族ＦＥＴとして実装することができる。例えば、ＬＶ IV族ＦＥＴ４４０ａは、ＨＶ III−Ｎ ＦＥＴ４３０ａのソース４４４ａの上に積み重ねられたＬＶ IV族ＦＥＴ４４０ａの背面又は底面にドレイン４４２ａを有する縦型IV族ＦＥＴとすることができる。ＨＶ III−Ｎ ＦＥＴ４３０ａ上へのＬＶ IV族ＦＥＴ４４０ａの積み重ねは、例えばはんだ、導電性接着剤、導電性テープ、焼結又は他の付着方法を用いてＬＶ IV族ＦＥＴ４４０ａとＨＶ III−Ｎ ＦＥＴ４３０ａとの間に電気的及び機械的な直接的接触を形成することによって達成することができる。
【００４３】
図４に示す集積ハーフブリッジ回路４１０の実施形態では、複合スイッチ４２０ａは高圧側複合スイッチとして記載され、複合スイッチ４２０ｂは低圧側複合スイッチとして記載されているが、これらの実施形態は単なる一例にすぎないことに注意されたい。他の実施形態では、複合スイッチ４２０ｂを集積ハーフブリッジ回路４１０の高圧側複合スイッチとして実装し、複合スイッチ４２０ａを低圧側複合スイッチとして実装することができる。更に、それらの実施形態では、集積ハーフブリッジ回路４１０のスイッチノード４１２を提供するために複合スイッチ４２０ｂの複合ソース４２４ｂが複合スイッチ４２０ａの複合ドレイン４２２ａに結合されることに注意されたい。
【００４４】
上述したように、本願は低圧側及び高圧側複合スイッチを含む集積ハーフブリッジ回路を開示している。本願は、III−Ｎ ＦＥＴとカスコード接続されたIV族ＦＥＴを含む様々な構造を積み重ね、モノリシックに集積することによって、高度に集積化されたハーフブリッジ回路をもたらす解決方法を開示している。その結果として、本願の解決方法の様々な実施形態は、従来のハーフブリッジ回路設計と比較して、寄生インダクタンス及び抵抗を好都合に低減することができ、熱放散を高めることができ、且つ形状因子及び製造コストを低減することができる。
【００４５】
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【外国語明細書】
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