(57)【要約】【課題】マイクロスクラッチの問題を回避すること。【解決手段】半導体装置の製造方法は、半導体基板の主面上に、第１のウェハーエッジカット幅を持つ第１のパターンを形成する工程と、第１のパターン上に層間絶縁膜を形成する工程と、層間絶縁膜上にネガタイプのレジストを塗布する工程と、ネガタイプのレジストに周辺露光機を使った第１の露光を行う工程と、ネガタイプのレジストに第２の露光を行う工程と、ネガタイプのレジストに現像処理を実施して、第１のウェハーエッジカット幅よりも大きい第２のウェハーエッジカット幅を占める領域に設けられたブランクパターンであり、第１のパターンの一部を覆う第２のパターンと、第２のウェハーエッジカット幅を持つ第３のパターンとを形成する工程と、第２のパターンと第３のパターンとをマスクとして第１のパターン上にある層間絶縁膜の一部を除去する工程と、を有する。【選択図】図１２Ｋ
2014179511.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に、前記半導体基板の最外周を含み第１の幅（外径−内径）を有する第１のリング状領域を除いた第１のパターン領域に於いて、第１のパターンを形成する工程と、
前記第１のパターンの上に、前記半導体基板の前記主面上を覆う様に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第１のレジストを塗布する工程と、
前記半導体基板の前記主面上に、前記半導体基板の最外周から第２の幅（外径−内径）を有する第２のリング状領域に前記第１の層間絶縁膜を覆う第２のパターンを形成する為の第１の露光工程と、
前記第２のリング状領域を除いた第２のパターン領域に於いて、前記半導体基板の前記主面上に開口部が平面視で前記第１のパターンに包含され、且つ第２のパターンとは異なる第３のパターンを形成する為の第２の露光工程と、
前記第１のレジストを現像する第１の現像工程と、
前記第２のパターンと前記第３のパターンとをマスクとして、前記第１のパターン上にある前記第１の層間絶縁膜の一部を除去する工程と、を有し、
前記第２のリング状領域の前記第２の幅は、前記第１のリング状領域の前記第１の幅よりも大きい事を特徴とする半導体装置の製造方法。
【請求項２】
前記第２のパターンは、前記第３のパターンと接続されるとともに、平面視で前記第１のパターンと重なる事を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のパターンと前記第３のパターンとをマスクとして、前記第１のパターン上にある前記第１の層間絶縁膜の一部を除去する工程の後、
前記第２のパターンと前記第３のパターンとを除去する工程と、
ＣＭＰを使って前記第１の層間絶縁膜を平坦化する工程と、
を有する事を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ＣＭＰを使って前記第１の層間絶縁膜を平坦化する工程の後、
第２の層間絶縁膜を形成する工程を有する事を特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１のレジストは、ネガタイプのレジストである事を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２の露光工程は、ウェハーエッジ露光機を使った露光工程である事を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１のパターンの形成工程には、
シリンダー形状を呈したクラウン型キャパシタの下部電極を形成する工程と、
前記下部電極を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上を覆う上部電極を形成する工程と、を有し、
前記第１のパターンは、メモリマット単位で形成される事を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１のパターンは、前記上部電極上に、更に
Ｂドープポリシリコン膜とＢ-ＳｉＧｅ膜の積層膜を有する事を特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の露光工程の前に
前記第１の現像工程と、
前記第１のレジストの剥離工程と、
ポジタイプである第２のレジストの塗布工程と、を有し、
更に前記第２の露光工程の後に、
前記第２のレジストを現像する第２の現像工程、を有する事を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の主面上に、第１のウェハーエッジカット幅を持つ第１のパターンを形成する工程と、
前記第１のパターン上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にネガタイプのレジストを塗布する工程と、
前記ネガタイプのレジストに周辺露光機を使った第１の露光を行う工程と、
前記ネガタイプのレジストに第２の露光を行う工程と、
前記ネガタイプのレジストに現像処理を実施して、前記第１のウェハーエッジカット幅よりも大きい第２のウェハーエッジカット幅を占める領域に設けられたブランクパターンであり、前記第１のパターンの一部と平面視で重なる第２のパターンと、前記第２のウェハーエッジカット幅を持つ第３のパターンとを形成する工程と、
前記第２パターンと前記第３パターンとをマスクとして前記第１のパターン上にある前記層間絶縁膜の一部を除去する工程と、
を有する半導体装置の製造方法。
【請求項１１】
前記第３のパターンは、開口部を持つパターンであり、前記開口部は、平面視で第１のパターンを包含する事を特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２のパターンと前記第３のパターンとをマスクとして、前記層間絶縁膜の一部を除去する工程の後、
前記第２のパターンと前記第３のパターンとを除去する工程と、
ＣＭＰを使って、前記層間絶縁膜を平坦化する工程と、
を有する事を特徴とする請求項１０に記載の半導体装置の製造方法
【請求項１３】
前記第２のパターンと前記第３のパターンとをマスクとして、前記絶縁層間膜の一部を除去する工程とは、ドライエッチング工程である事を特徴とする、請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記第１のパターンの形成工程は、
シリンダー形状を呈したクラウン型キャパシタの下部電極を形成する工程と、
前記下部電極を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜上を覆う上部電極を形成する工程と、を有し、
前記第１のパターンは、メモリマット単位で形成される事を特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記第１のパターンは、前記上部電極上に、更に
Ｂドープポリシリコン膜とＢ-ＳｉＧｅ膜の積層膜を有する事を特徴とする、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
半導体基板の主面上に、第１のウェハーエッジカット幅で第１のパターンを形成する工程と、
前記第１のパターン上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にネガタイプのレジストを塗布する工程と
前記ネガタイプのレジストを露光・現像する事により、前記層間絶縁膜上の直下に前記第１のパターンの反転パターンである第２のパターンを形成する工程と、
前記第２のパターンをマスクとして前記第１のパターン上にある前記層間絶縁膜の一部を除去する工程と、を有し、
前記露光は、周辺露光機を使った第１の露光とレチクルを使った第２の露光とに分けられる事を特徴とする半導体装置の製造方法。
【請求項１７】
前記第２のパターンは、平面視で前記第１のパターンと重なる部分を持つ事を特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の露光は、前記第１のウェハーエッジカット幅を占める領域にレジストを残す為の露光である事を特徴とする請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程に関し、特に、ＤＲＡＭ(dynamic random access memory）のキャパシタ形成に於ける製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルにおいては、近年、セルサイズの微細化に伴い、３次元構造をもつキャパシタが用いられている。このようなキャパシタ構造として、クラウン型キャパシタ構造が主流になっている。クラウン型キャパシタ構造は、筒状の下部電極（蓄積電極）と、この下部電極の内周面と外周面を覆う誘電体膜（容量絶縁膜）と、この誘電体膜上の上部電極（対向電極）とを有する。例えば、特許文献１や特許文献２には、クラウン型キャパシタ構造を有するＤＲＡＭとその製造方法が記載されている。
【０００３】
当初、クラウン型キャパシタ構造は、特許文献２に記載された製造方法（外抜き無しプロセス）を採用していた。即ち、下部電極の形成の際、メモリマット(メモリセル群)外に犠牲酸化膜を残存させ、メモリマット内外の高さ合わせを下部電極形成と同時に実施するものである。これにより、上部電極形成後のキャパシタ上層間膜形成の際の平坦化工程を削除できるメリットがあった。しかしながら、この製造方法は、特許文献２の図２ｂの３３に見られるように、製品の歩留に大きく影響する染み込み不良が発生しやすいという問題点があった。
【０００４】
この為、クラウン型キャパシタ構造は、特許文献１に記載されている様な製造方法（外抜き有りプロセス）、即ち、メモリマット外の犠牲酸化膜も除去する事で染み込み不良そのものの発生を抑え込む製造方法が採用される様になった。下部電極の形成に際して、メモリマット外の犠牲酸化膜も同時に除去し、メモリマット内外の高さ合わせは、上部電極形成後のキャパシタ上層間膜の形成の際、成膜した層間膜に対してドライエッチングによるエッチバック法やＣＭＰ（Chemical Mechanical Polishing）法を使って実施するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２６４２４５号公報
【特許文献２】特開２０１０−１２９７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らが検討した外抜き有りプロセスの製造方法について説明する。クラウン型キャパシタは、その高さが２μｍ程度に及ぶ為、上部電極形成後（容量プレート（ＰＬ）形成後）に層間膜（容量ＰＬ層間形成後）を２μｍ以上成膜する必要がある。その後で、メモリマット内外の層間膜の高さを合わせる為、いきなりＣＭＰを実施しても元々段差が大きいメモリマット内外の高さを合わせこむ事は非常に難しい。
【０００７】
そこで、本発明者らは、ＣＭＰ前にリソグラフィとドライエッチングを使って予めメモリマット内外の高低差を予め解消しておく事を検討した。この場合のＣＭＰは、メモリマット外縁とメモリマット外に発生したフレーム状の凸部を除去するのが第１の目的であり、この凸部を除去する事で最終的に平坦化が得られる。
【０００８】
しかしながら、ＣＭＰはウェハー面内の研磨レートを均一にする事は難しい。特にウェハーのエッジ部（ウェハー外周部側にあるメモリマット端）は、過度に押え付け圧力が加わりやすく、研磨レートが著しく大きくなる。その為、ウェハー外周部では、層間膜がＣＭＰの早い段階で無くなり、クラウン型キャパシタのパターンまでが削られるという不良が発生する。そして、このクラウン型キャパシタの削られた部分がゴミとなり、それがウェハーの内側にある有効チップに付着してパターン破壊等の不良（マイクロスクラッチなど）の新たな問題が発生する事が確認されている。
【０００９】
そこで、本発明の課題は、外抜き有りの製造方法に於いて、ウェハー最外周部にあるクラウン型キャパシタのパターンが削られる事を防止する事にある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、
半導体基板の主面上に、前記半導体基板の最外周を含み第１の幅（外径−内径）を有する第１のリング状領域を除いた第１のパターン領域に於いて、第１のパターンを形成する工程と、
前記第１のパターンの上に、前記半導体基板の前記主面上を覆う様に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第１のレジストを塗布する工程と、
前記半導体基板の前記主面上に、前記半導体基板の最外周から第２の幅（外径−内径）を有する第２のリング状領域に前記第１の層間絶縁膜を覆う第２のパターンを形成する為の第１の露光工程と、
前記第２のリング状領域を除いた第２のパターン領域に於いて、前記半導体基板の前記主面上に開口部が平面視で前記第１のパターンに包含され、且つ第２のパターンとは異なる第３のパターンを形成する為の第２の露光工程と、
前記第１のレジストを現像する第１の現像工程と、
前記第２のパターンと前記第３のパターンとをマスクとして、前記第１のパターン上にある前記第１の層間絶縁膜の一部を除去する工程と、を有し、
前記第２のリング状領域の前記第２の幅は、前記第１のリング状領域の前記第１の幅よりも大きい事を特徴とする半導体装置の製造方法が得られる。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、ウェハー外周部のエッジカット幅を占める領域（第２のリング状領域）とウェハー最外周側のセルマット上を覆う領域（第２のパターン領域）とにレジスト（第２および第３のパターン）を故意に残す様に露光しているので、ウェハー最外周部にあるクラウン型キャパシタのパターンが削られる事を防止する事ができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１Ａ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第１のフローを説明するための模式的断面図である。
【図１Ｂ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第２のフローを説明するための模式的断面図である。
【図１Ｃ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第３のフローを説明するための模式的断面図である。
【図１Ｄ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第４のフローを説明するための模式的断面図である。
【図１Ｅ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第５のフローを説明するための模式的断面図である。
【図１Ｆ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第６のフローを説明するための模式的断面図である。
【図１Ｇ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第７のフローを説明するための模式的断面図である。
【図１Ｈ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第８のフローを説明するための模式的断面図である。
【図１Ｉ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第９のフローを説明するための模式的断面図である。
【図１Ｊ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第１０のフローを説明するための模式的断面図である。
【図１Ｋ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第１１のフローを説明するための模式的断面図である。
【図１Ｌ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第１２のフローを説明するための模式的断面図である。
【図１Ｍ】関連技術の半導体装置の製造方法におけるキャパシタ形成工程の第１３のフローを説明するための模式的断面図である。
【図２】図１Ｋのベベル付近の平面図である。
【図３】ウェハー内のショット配置を示す平面図である。
【図４】チップ内のパターン配置を示す平面図である。
【図５】ウェハー内のチップ配置を示す平面図である。
【図６】本発明の第１の実施例に係る半導体装置の製造方法における一工程を説明するための模式的断面図である。
【図７】本発明の第１の実施例に係る半導体装置の製造方法における一工程を説明するための模式的断面図である。
【図８】本発明の第１の実施例に係る半導体装置の製造方法における一工程を説明するための模式的断面図である。
【図９】本発明の第１の実施例に係る半導体装置の製造方法における一工程を説明するための模式的断面図である。
【図１０】本発明の第１の実施例に係る半導体装置の製造方法における一工程を説明するための模式的断面図である。
【図１１】本発明の第１の実施例に係る半導体装置の製造方法における一工程を説明するための模式的断面図である。
【図１２Ａ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第１のフローを説明するための模式的断面図である。
【図１２Ｂ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第２のフローを説明するための模式的断面図である。
【図１２Ｃ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第３のフローを説明するための模式的断面図である。
【図１２Ｄ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第４のフローを説明するための模式的断面図である。
【図１２Ｅ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第５のフローを説明するための模式的断面図である。
【図１２Ｆ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第６のフローを説明するための模式的断面図である。
【図１２Ｇ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第７のフローを説明するための模式的断面図である。
【図１２Ｈ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第８のフローを説明するための模式的断面図である。
【図１２Ｉ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第９のフローを説明するための模式的断面図である。
【図１２Ｊ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第１０のフローを説明するための模式的断面図である。
【図１２Ｋ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第１１のフローを説明するための模式的断面図である。
【図１２Ｌ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第１２のフローを説明するための模式的断面図である。
【図１２Ｍ】本発明の第１の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第１３のフローを説明するための模式的断面図である。
【図１３】図１２Ｋのベベル付近の平面図である。
【図１４】本発明の第１の実施例に係る半導体装置の製造方法における、キャパシタ形成後の、一工程を説明するための模式的断面図である。
【図１５Ａ】本発明の第２の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第１１のフローの前半部分を説明するための模式的断面図である。
【図１５Ｂ】本発明の第２の実施例に係る半導体装置の製造方法におけるキャパシタ形成工程の第１１のフローの後半部分を説明するための模式的断面図である。
【発明を実施するための形態】
【００１３】
本発明について説明する前に、本発明の理解を容易するために、図１Ａ乃至図１Ｍおよび図２を参照して、本発明者らが検討した関連技術について説明する。
【００１４】
図１Ａ乃至図１Ｍは、本発明者らが検討した関連技術の半導体装置の製造方法におけるキャパシタ形成工程のフローを示す図である。
【００１５】
図１Ａを参照すると、シリコン基板（半導体基板）１には、図示しないトランジスタが形成されている。図示しない容量コンタクトパットを覆うように、シリンダーストッパー窒化膜１１が、例えば５０ｎｍの膜厚で堆積される。
【００１６】
シリンダーストッパー窒化膜１１を成長後、膜厚が２μｍのシリンダー層間膜１２／犠牲酸化膜を積層した上で平坦化のＣＭＰが実施される。その後、膜厚が１００ｎｍのサポート窒化膜１３、膜厚が８０ｎｍのマスクプラズマ酸化膜１４、膜厚が６００ｎｍのα-Ｃ（アモルファスカーボン）膜１５、膜厚が７０ｎｍのＡＲＬ（Anti reflection layer）膜１６、およびレジスト１７を塗布して、シリンダーフォトレジスト（ＰＲ）のレジストパターン（シリンダーホール転写用パターン）を形成する。ＡＲＬ膜１６は、膜厚が５５ｎｍのＳｉＯ２と、膜厚が１５ｎｍのＳｉＯＮとから成る。
【００１７】
この時、α-Ｃ膜１５は、ベベル近辺でのカバレッジが悪く、ウェハー最外周から内側に向かった２ｍｍ付近から膜厚は急激に悪くなる。その為、シリンダーフォトレジスト（ＰＲ）のレジストパターンは、外周エッジカット幅０．７ｍｍ（ウェハー最外周から０．７ｍｍまでは、レジストパターンを除去し、０．７ｍｍから内側は正常なパターンを形成するという意図）であるが、０．７ｍｍから１．７ｍｍまでの内側は、レジストの露光時にオーバー露光気味になりデフォーカスが発生する。すなわち、大穴形状でレジスト膜が薄くなる。
【００１８】
外周エッジカットは、フォトレジストとしてポジ型レジストを使用している為、周辺露光機を使ってエッジ部のレジストを露光する事により、その後の現像処理で除去可能である。
【００１９】
引き続き、図１Ｂに示されるように、酸化膜ドライエッチングにより、ストッパー窒化膜１１（容量コンタクトパッド上）まで貫通するシリンダーホール１２Ａを形成し、レジスト１７、ＡＲＬ膜１６、およびα-Ｃ膜１５をプラズマ剥離、ドライエッチング、プラズマ剥離で除去する。
【００２０】
次に、図１Ｃに示されるように、シリンダーホール１２Ａの側壁に膜厚が２５ｎｍの下部電極膜１８を形成する。この下部電極膜１８は、膜厚が１５ｎｍのＴｉＮと膜厚が１０ｎｍのＴｉから成る。その後、裏面エッチングにより、ウェハー最外周から０．７ｍｍまでに成膜された下部電極膜１８、及びウェハーの裏面に回り込んだ下部電極膜１８を除去する。
【００２１】
なお、裏面エッチングはスプレー式のウェットエッチングで、裏面にフッ硝酸系の薬液をスプレーする事で裏面に成膜された導電膜（ポリシリコン、金属膜など）を選択的に除去可能である。そして、一部の薬液が表側に回りこみ、表側外周の一部も同時に除去する事も可能である。
【００２２】
引き続き、図１Ｄに示されるように、サポートパターンをサポート窒化膜１３上に転写する為、レジスト膜１９で形成されたサポートフォトレジスト（ＰＲ）２０のレジストパターンを設ける。この時、ウェハー外周部のシリンダーホール１２Ａの多くは、既にサポート窒化膜１３が無い状態になっており、レジスト膜１９は、サポート窒化膜１３が無くなった空間に容易に流れ込む状態となっている。外周エッジカット幅は０．７ｍｍに設定してある。尚、外抜き有りプロセスである為、サポートフォトレジスト（ＰＲ）２０のレジストパターンは、メモリマット領域のみに存在し、周囲の周辺回路上には存在しない。また、レジスト膜１９の塗布前に、レジスト膜１９がシリンダーホール１２Ａ内に容易に流れ込まない様に、膜厚が８０ｎｍのプラズマ酸化膜（図示なし）をシリンダーホール１２Ａの開口部を閉じる様に成長させる。
【００２３】
次に、図１Ｅに示されるように、サポートフォトレジスト（ＰＲ）２０以外の空間領域にある、前述の厚膜８０ｎｍのプラズマ酸化膜、下部電極膜１８、マスクプラズマ酸化膜１４、サポート窒化膜１３をドライエッチングで除去する。この時のドライエッチングは、上記４つの膜種を順次選択的に除去できる多ステップの条件を組む。そして、次にプラズマ剥離でサポートフォトレジスト（ＰＲ）２０を除去し、サポートフォトレジスト（ＰＲ）２０の下にあって、サポート酸化膜１３上にある前述の膜厚８０ｎｍのプラズマ酸化膜と下部電極１８をトライエッチングで除去する。
【００２４】
引き続き、図１Ｆに示されるように、フッ酸系の薬液を使って、ストッパー窒化膜１１上のシリンダー層間膜１２を全て除去する。図１Ｆでは、ウェハー最外周にある下部電極１８はサポート窒化膜１３に連結されずに存在する。この為、ウェハー最外周では、下部電極１８が倒れたり、倒れたシリンダーがウェハー上の内側まで飛散して製品歩留を下げる問題が発生する。尚、シリンダーフォトレジスト（ＰＲ）のレジストパターン形成で、外周エッジカット幅を１．７ｍｍ程度に設定すれば、シリンダーフォトレジストのデフォーカス発生部分は除去でき、下部電極１８の飛散は防止できるが、その後のプレート層間膜ＣＭＰでの過研磨量が増大する為、容易に外周エッジカット幅を変更できない理由がある。
【００２５】
次に、図１Ｇに示されるように、膜厚が７．２ｎｍの容量絶縁膜（図示せず、アルミナ膜と酸化ジルコニウム膜の積層膜などを使用）、膜厚が１０ｎｍの窒化チタンから成る上部電極膜（図示せず）、膜厚が２４０ｎｍの上部電極上導電膜２１、および膜厚が１００ｎｍのプレートマスクプラズマ酸化膜２２を成膜する。上部電極上導電膜２１は、Ｗ／Ｂ-ドープポリシリコン／Ｂ-ＳｉＧｅから成り、Ｗの膜厚は１００ｎｍで、Ｂ-ドープポリシリコン／Ｂ-ＳｉＧｅのトータルの膜厚は１４０ｎｍである。尚、上部電極膜とＢ-ドープポリシリコン／Ｂ-ＳｉＧｅは、ベベルと裏面にも成膜されるが、裏面エッチで除去を実施する。
【００２６】
引き続き、図１Ｈに示されるように、メモリセル上に容量ＰＬフォトレジスト（ＰＲ）２３のレジストパターンを形成する。この容量ＰＬフォトレジスト（ＰＲ）２３は、下方にあるキャパシタをメモリマット３２（図２参照）単位で覆うものとする。外周エッジカット幅は０．７ｍｍに設定している。尚、図１Ｈから明らかなように、メモリマット３２の周辺には周辺回路部３１が存在する。
【００２７】
次に、図１Ｉに示されるように、容量ＰＬフォトレジスト（ＰＲ）２３をマスクとして、マスク外にある膜厚が１００ｎｍのプレートマスクプラズマ酸化膜２２を選択的にドライエッチする。次に、残存したプレートマスクプラズマ酸化膜２２をマスクとして、上記容量絶縁膜、上記上部電極膜、および上記上部電極上導電膜２１をドライエッチングする。
【００２８】
図１Ｊに示されるように、容量ＰＬ形成後、膜厚が３μｍのプレート層間膜２４を成膜する。この時、メモリマット３２（図２参照）の内外で大きな段差が発生する。
【００２９】
引き続き、図１Ｋに示されるように、低部（周辺回路部）に段差低減フォトレジスト（ＰＲ）のレジストパターン２５を形成する。外周エッジカット幅は０．７ｍｍに設定されている。
【００３０】
図２は、図１Ｋのベベル付近の平面図である。
【００３１】
次に、図１Ｌに示されるように、メモリマット３２の内外の段差を減らすべく、段差低減フォトレジスト（ＰＲ）２５の無い高部（即ちメモリマット外縁を除くメモリマット上）をドライエッチングでエッチングする。この段階でメモリセル内外の段差を完全に無くしても良い。これは、ＣＭＰ後の出来栄えをフィードバックして如何様にも調整してよい。更に段差低減フォトレジスト（ＰＲ）２５をプラズマ剥離で除去する。
【００３２】
ここで、メモリマット３２内の外周側一部とメモリマット３２間にある周辺回路部の段差低減フォトレジスト（ＰＲ）２５に覆われた部分が凸部２４Ａとなって残る。そして、図２からも分かる様に、ウェハー最外周側に面したメモリマット（外周エッジカット幅０．７ｍｍの線を跨いだメモリマットのウェハー外周側側面）３２には、凸部が残らない部分２４Ｂが多く存在する。
【００３３】
そして、図１Ｍに示されるように、酸化膜ＣＭＰを使って、プレート層間膜２４上の前記凸部２４Ａの領域を選択的に研磨する。また、ＣＭＰにより更なる平坦化を実施してもよい。更に研磨後所定のプレート層間膜の膜厚に届かない時は、再度、プレート層間膜（第２のプレート酸化膜）を追加成長しても良い。
【００３４】
ウェハー外周部は、ＣＭＰ時ウェハー押し付け圧力が特に強い部分でもあり、プレート層間膜２４の研磨レートも異常に大きくなる。その為、シリンダーパターンの最外周に過研磨が発生する。また、過研磨で削られたシリンダーパターンがウェハーの内側に再付着してゴミ（パターン異常）となったり、研磨中にそのゴミ起因のマイクロスクラッチの多発を誘発させる。
【００３５】
［発明の前提］
次に、本発明の実施形態の前提について説明する。
【００３６】
一般的にウェハー上のパターンは、Lithography技術でレジストパターンを形成して、それをマスクにして半導体基板上に転写する事で形成される。このレジストパターンは、ウェハー上に、1)塗布機によるレジスト塗布→2)露光機による露光→3)現像機によるレジスト現像、という基本的なフローで形成される。
【００３７】
ところで、露光機は、非常に高価な装置となっている為、単位時間当たりのウェハー処理量を最大にして投資回収をいかに早めるかという事が求められている。
【００３８】
図３は、露光機でのショット配置の一例を示している。ウェハー上の露光は、数チップ単位のショットと呼ばれる単位で実施される。このショット数が少ない程、単位時間のウェハー処理量が上がる。その為、ウェハー内をくまなく露光される事はなく、非ショット領域３３（露光されない部分）がウェハー外周付近に存在する。つまり、ウェハー外周付近のショットでは、ショット内のいずれのチップも有効チップ３４（製品出荷可能と成り得るチップ）が存在しない場合、敢えて、ショットしない（露光しない）事が普通である。
【００３９】
図３において、３５はシリコン基板最外周線を示し、３６は有効領域最外周線を示す。チップ全体が有効領域最外周線３６の内側にあった場合に有効チップ３４となる。また、３７はフィールドショット単位を示し、３８は非有効チップを示す。
【００４０】
図４はチップ内パターン配置を示す平面図である。図４において、３９はスクライブ線中央を示し、４０はスクライブ領域を示す。
【００４１】
図５は、図３で示したショット配置に対する実際のウェハー上転写状況（チップ配置）を示す図である。ウェハーの外周部は、露光時にデフォーカス不良が発生しやすい。このデフォーカス不良が発生すると、後工程でハターン剥がれを誘発する為、レジストパターンの形成段階でその外周部分を除去/エッジカット（Wafer Edge Exclusion、周辺除去、等とも呼ばれる。）するのが一般的である。また、有効チップ３４の領域は、このエッジカット幅Ｗｅｃよりも内側の領域で設定され、一般的には、ウェハー最外周から２．０ｍｍ（１．８〜２．２ｍｍ）程度内側に入った領域で区切られる。
【００４２】
尚、図５から明らかなように、エッジカット幅Ｗｅｃとは、シリコン基板最外周線３５と有効領域最外周線３６までの間で設定された任意の円形線で仕切られた領域を指す。
【００４３】
［実施形態］
次に、本発明の実施形態について説明する。
【００４４】
ウェハー最外周部の過研磨を防止する為には、ＣＭＰ前にウェハー外周側にあるメモリマット３２の角を厚く、且つ幅のある状態でプレート層間膜２４を設置する事が必要である。これにより、ウェハー最外周部の過研磨を防止する。厚さとしては、プレート層間膜２４の初期膜厚（エッチング前膜厚）を確保し、幅としては、隣接するメモリマット３２間の距離（数十μｍ）程度では足らず、最低限０．１ｍｍ程度（チップ内マット端とスクライブ線中央３９までの距離、図４参照）以上が必要である。図５の図下に楕円で囲んだ部分は、外周有効チップ３４のスクライブ領域４０に近い部分であって、過研磨が発生しない。その事から０．１ｍｍ程度は必要と考えられる。
【００４５】
一つの手段として、段差低減フォトレジスト（ＰＲ）のレジストパターン形成に於いて、ポジタイプレジストを使い、エッジカットを実施しない事も検討したが、図３の様にウェハー外周部には、必ず露光される部分（非有効チップ３８）が存在する為、ウェハー外周部全体に渡り、連続的にレジストを残す事は不可能と考えられる。
【００４６】
そこで、本発明の実施形態では、段差低減フォトレジスト(ＰＲ)をネガタイプのレジストを使って本露光を行い、その後、半導体装置製造ラインで一般的に使用されている周辺露光機を使って、ウェハー外周部のエッジカット幅を占める領域とウェハー最外周側のセルマット上を覆う領域（幅０．１ｍｍ以上）とにレジストを故意に残す様、周辺露光する。この周辺露光機で露光され、現像処理を通す事で形成されるレジストパターンは、微細なパターンではなく、ウェハー外周部に幅のある帯状に残るレジストパターン(ブランクパターン)である為、剥がれ等の問題は気にしなくて良い。また、この場合、非ショット領域３３は、露光がない為、レジストが残る事はない。尚、ネガタイプのレジストは、ポジタイプのレジストとは反対で露光された部分のレジストが現像後に残存する。その為、通常、ネガタイプのレジストを塗布し、ウェハー外周部をエッジカットしたい場合は、周辺露光機を使わず、レジスト塗布直後にレジストを溶解できる有機溶剤を細いノズル管を通してウェハー外周部に噴射して（ウェハー回転させながら）除去するのが一般的である。
【実施例１】
【００４７】
次に、本発明の第１の実施例について説明する。
【００４８】
本発明の第１の実施例に係る半導体装置の製造方法における、キャパシタ形成工程について説明する前に、図６乃至図１１を参照して、シリコン基板（半導体基板）にトランジスタを形成する工程（キャパシタを形成する前までの工程）について説明する。
【００４９】
図６に示すように、Ｐ型のシリコンからなる半導体基板（シリコン基板）１の主面に活性領域を区画するため、ＳＴＩ（Shallow Trench Isolation）法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性領域以外の部分に形成する。
【００５０】
次に、ＭＯＳトランジスタＴｒ１（図１４参照）のゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
【００５１】
次に図７に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００５２】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）及びフォスフィン（ＰＨ３）を原料ガスとしたＣＶＤ（Chemical Vapor Deposition）法により、Ｎ型の不純物としてリン（Ｐ）が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５に形成される。
【００５３】
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなるキャップ絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、キャップ絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。
【００５４】
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、キャップ絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、キャップ絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極はワード線として機能する。
【００５５】
次に図８に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。
【００５６】
この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００５７】
次に、ゲート電極上のキャップ絶縁膜５ｃ及びサイドウォール５ｂを覆うように、ＣＶＤ法により酸化シリコン膜の層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、表面の研磨を行う。表面の研磨はゲート電極上のキャップ絶縁膜５ｃの上面が露出した時点で停止する。
【００５８】
この後に、図９に示したように基板コンタクトプラグ９を形成する。具体的には、先ず、基板コンタクト部の位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されているキャップ絶縁膜５ｃ、サイドウォール５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ法にて研磨を行い、キャップ絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
【００５９】
この後に、ＣＶＤ法により、ゲート電極上のキャップ絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００６０】
次に図１０に示したように、層間絶縁膜４に対して、基板コンタクト部の位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。
【００６１】
この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。
【００６２】
ビット配線６を覆うように、酸化シリコン等で層間絶縁膜７を形成する。
【００６３】
次に図１１に示したように、層間絶縁膜４及び層間絶縁膜７を貫通するように、基板コンタクト部の位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
【００６４】
層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。
【００６５】
この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いてストッパー窒化膜１１を、例えば５０ｎｍの厚さで堆積する。
【００６６】
次に、図１２Ａ乃至図１２Ｍおよび図１３を参照して、本発明の第１の実施例に係る半導体装置の製造方法における、キャパシタ形成工程のフローについて説明する。
【００６７】
尚、図１Ａ乃至図１Ｍに示した本発明者らが検討した関連技術のキャパシタ形成工程と同じ工程（構成要素）については、同一の参照符号を付して、説明の簡略化のために、それらの説明を省略する。したがって、以下では、相違点についてのみ説明する。
【００６８】
まず図１２Ａを参照すると、膜構成を、図１Ａに示した本発明者らが検討した関連技術と同じに設定する。但し、外周エッジカット幅を０．７ｍｍから１．７ｍｍに変更した。
【００６９】
外周エッジカット幅は、第１の幅又は第１のウェハーエッジカット幅とも呼ばれる。第１の幅を有する領域は、第１のリング状領域とも呼ばれる。また、第１のリング状領域を除いた領域は、第１のパターン領域とも呼ばれる。
【００７０】
これにより、ウェハー上にデフォーカスが発生するポイントは無くなる。（前記発明者らが検討した関連技術ではウェハー最外周部からウェハー内側に１．７ｍｍ入った領域でデフォーカスが散発）また、有効チップ領域は、従来と同じく、シリコン基板１の最外周から１．９ｍｍを有する領域を除いた領域に設定した。
【００７１】
ここで、シリコン基板（半導体基板）１の最外周から１．９ｍｍの幅は、第２の幅（外径−内径）又は第２のウェハーエッジカット幅とも呼ばれる。そして、半導体基板１の最外周から第２の幅（外径―内径）を有する領域は、第２のリング状領域とも呼ばれる。第２のリング状領域の除いた領域である、上記有効チップ領域は、第２のパターン領域とも呼ばれる。したがって、第２のリング状領域の第２の幅（第２のウェハーエッジカット幅）は、第１のリング状領域の第１の幅（第１のウェハーエッジカット幅）よりも大きい。
【００７２】
次に図１２Ｂに示すように、本発明者らが検討した関連技術（図１Ｂ参照）と同じく、酸化膜ドライエッチングにより、ストッパー窒化膜１１（容量コンタクトパッド１０）まで貫通するシリンダーホール１２Ａを形成し、レジスト１７、ＡＲＬ膜１６、α-Ｃ膜１５をプラズマ剥離、ドライエッチ、プラズマ剥離で除去する。
【００７３】
次に図１２Ｃに示すように、本発明者らが検討した関連技術（図１Ｃ参照）と同じく、シリンダーホール１２Ａの側壁に、膜厚が２５ｎｍの下部電極膜１８を形成する。下部電極膜１８は、膜厚が１５ｎｍのＴｉＮと、膜厚が１０ｎｍのＴｉから構成される。その後、裏面エッチングにより、ウェハー最外周から０．７ｍｍまでに成膜された下部電極膜１８、及びウェハーの裏面に回り込んだ下部電極膜１８を除去する。
【００７４】
次に図１２Ｄに示すように、本発明者らが検討した関連技術（図１Ｄ参照）と同じく、サポートパターンをサポート窒化膜１３上に転写する為、サポートフォトレジスト（ＰＲ）２０のレジストパターンを設ける。シリンダーＰＲのデフォーカスが無い為、サポート窒化膜１３が消失したパターンも無く、サポートフォトレジと（ＰＲ）２０のレジストパターンは全て正常に形成される。尚、外周エッジカット幅は、シリンダーフォトレジスト（ＰＲ）に合わせて１．７ｍｍに設定される。この１．７ｍｍの外周エッジカット幅は、上述したように、第１の幅又は第１のウェハーエッジカット幅とも呼ばれる。
【００７５】
次に図１２Ｅに示すように、本発明者らが検討した関連技術（図１Ｅ参照）と同じく、サポートパターン以外の空間領域にある、下部電極膜１８、マスクプラズマ酸化膜１４をドライエッチングで除去し、その後、サポートフォトレジスト（ＰＲ）２０の下にあるサポート窒化膜１３上の下部電極１８を除去する。
【００７６】
次に図１２Ｆに示すように、本発明者らが検討した関連技術（図１Ｆ参照）と同じく、フッ酸系の薬液を使って、ストッパー窒化膜１１上のシリンダー層間膜１２を全て除去する。ウェハー外周部にあるシリンダーでも全てサポート窒化膜１３で連結される。
【００７７】
次に図１２Ｇに示すように、本発明者らが検討した関連技術（図１Ｇ参照）と同じく、アルミナ膜と酸化ジルコニウム膜の積層膜などから成る膜厚が７．２ｎｍの容量絶縁膜（図示せず）、窒化チタンから成る膜厚が１０ｎｍの上部電極膜（図示せず）、Ｗ／Ｂ-ドープポリシリコン／Ｂ-ＳｉＧｅから成る膜厚が２４０ｎｍの上部電極上導電膜２１、および膜厚が１００ｎｍのプレートマスクプラズマ酸化膜２２を成膜する。
【００７８】
次に図１２Ｈに示すように、本発明者らが検討した関連技術（図１Ｈ参照）と同じく、メモリマット上に容量ＰＬフォトレジスト（ＰＲ）２３のレジストパターンを形成する。容量ＰＬフォトレジスト（ＰＲ）２３は、下方にあるキャパシタをメモリマット単位で覆うものとする。外周エッジカット幅は、１．７ｍｍの第１の幅（第１のウェハーエッジカット幅）に設定されている。
【００７９】
次に図１２Ｉに示すように、本発明者らが検討した関連技術（図１Ｉ参照）と同じく、容量ＰＬフォトレジスト（ＰＲ）２３のレジストパターンをマスクとして、マスク外にある、膜厚が１００ｎｍのプレートマスクプラズマ酸化膜２２を選択的にドライエッチする。次に、残存したプレートマスクプラズマ酸化膜２２をマスクとして、上記容量絶縁膜、上記上部電極膜、および上記上部電極上導電膜２１をドライエッチングする。これにより、半導体基板１の主面上に、第１のウェハーエッジカット幅を持つ第１のパターンが形成される。換言すれば、半導体基板１の主面上の第１のパターン領域に、第１のパターンが形成される。
【００８０】
次に図１２Ｊに示すように、本発明者らが検討した関連技術（図１Ｊ参照）と同じく、容量ＰＬ形成後、膜厚が３μｍのプレート層間膜２４を成膜する。この時、メモリセル内外で大きな段差が発生する。プレート層間膜２４は、第１の層間絶縁膜又は単に層間絶縁膜とも呼ばれる。したがって、上記第１のパターン上に、半導体基板１の主面上を覆う様に、第１の層間絶縁膜（層間絶縁膜）２４が形成される。
【００８１】
次に図１２Ｋに示すように、レジストをポジタイプのレジストからネガタイプのレジスト２５Ａに変更してウェハー上に塗布する。このネガタイプのレジスト２５Ａは、第１のレジストとも呼ばれる。したがって、プレート層間膜２４上にネガタイプのレジスト（第１のレジスト）２５Ａが塗布される。
【００８２】
ウェハー外周（最外周から１．８ｍｍ程度の領域）に帯状にレジスト２６Ａを残す為の周辺露光（第１の露光工程）を周辺露光機により実施すると共に、プレート層間膜２４の高さが低い部分（周辺回路部）にレチクルを使用して段差低減フォトレジスト（ＰＲ）２６Ｂのレジストパターンを形成する露光（第２の露光工程）を実施する。ここで、露光の順番は問わない。
【００８３】
帯状のレジスト２６Ａは第２のパターンとも呼ばれ、段差低減ＰＲフォトレジスト（ＰＲ）２６Ｂは第３のパターンとも呼ばれる。したがって、第１の露光工程は、半導体基板１の主面上に、第２のリング状領域にプレート層間膜２４を覆う第２のパターン２６Ａを形成する為の露光工程である。そして、第２の露光工程は、第２のパターン領域に於いて、半導体基板１の主面上に開口部が平面視で上記第１のパターンに包含され、且つ第２のパターン２６Ａとは異なる第３のパターン２６Ｂを形成する為の露光工程である。
【００８４】
その後、現像処理を行う事で、図１３に示されるように、周辺回路部とメモリマット３２の外周にレジストパターン２６Ｂを残し、ウェハー外周部に帯状（リング状）にレジストパターン２６Ａを残す事ができる。この現像処理は、第１のレジスト２５Ａを現像する第１の現像工程である。
【００８５】
したがって、ネガタイプのレジスト２５Ａに現像処理を実施することにより、第２のウェハーエッジカット幅を占める領域に設けられた幅のある帯状に残るレジストパターン（ブランクパターン）であり、第１のパターンの一部と平面視で重なる第２のパターン２６Ａと、第２のウェハーエッジカット幅を持つ第３のパターン２６Ｂとが形成される。
【００８６】
第３のパターン２６Ｂは、第２のパターン２６Ａと接続されるとともに、平面視で上記第１のパターンと重なる。上述したように、第３のパターン２６Ｂは、開口部を持つパターンであり、開口部は、平面視で上記第１のパターンを包含する。
【００８７】
また、第２のパターン２６Ａと第３のパターン２６Ｂとは、総称して、第２のパターン（２６Ａ，２６Ｂ）とも呼ばれる。したがって、第２のパターン（２６Ａ，２６Ｂ）は、ネガタイプのレジスト２５Ａを露光・現像する事により、層間絶縁膜２４上の真下に形成される、第１のパターンの反転パターンである。
【００８８】
周辺露光機（US Patent No:US 7,651,285 B2参照）、単体でも現像装置や本露光機に組み込まれているものを使用しても良い。例えば、光源として５００Ｗ超高圧水銀ランプを使い、照度が１０００ｍＷ／ｃｍ２以上あれば十分活用できる。参考として、周辺露光機は、東京エレクトロン社製のACT12（塗布・現像兼用仕様）やウシオ電機社製のPE-250 R2などが使用できる。
【００８９】
周辺露光では、図１２Ｋの様に最外周の先端が覆われていなくとも特に問題はない。本発明の第１の実施例で使用した周辺露光機の様に先端に十分な照度（光量）が届かない場合があるが、先端のごく一部、ウェハー外周に対してごく一部であれば特に問題ない。
【００９０】
次に図１２Ｌに示すように、本発明者らが検討した関連技術（図１Ｌ参照）と同じく、メモリマット３２の内外の段差を減らすべく、レジストパターンの無いプレート層間膜２４の高さが高い部分をドライエッチングでエッチングする。したがって、第２のパターンと第３のパターンとをマスクとして、第１のパターン上にあるプレート層間膜２４の一部が除去される。この段階でメモリマット内外の段差を完全に無くしても良い。これは、ＣＭＰ後の出来栄えをフィードバックして如何様にも調整してよい。更にレジストパターンをプラズマ剥離で除去する。すなわち、第２のパターン２６Ａと第３のパターン２６Ｂとが除去される。
【００９１】
図１３から分かる様に、シリンダーパターンの最外周の外側に向いた一端は、全てプレート層間膜２４がエッチングされずに残存する事になる。
【００９２】
尚、図１２Ｌにおいて、楕円で囲んだ部分は、後のＣＭＰで押し付け圧力を強く受ける部分である。
【００９３】
次に図１２Ｍに示すように、本発明者らが検討した関連技術（図１Ｍ参照）と同じく、酸化膜ＣＭＰを使って、プレート層間膜２４上の凸部の領域を選択的に研磨する。研磨後、所定のプレート層間膜厚に届かない時は、再度プレート層間膜（第２のプレート層間膜）を追加成長しても良い。このように、ＣＭＰを使って、プレート層間膜２４が平坦化される。
【００９４】
ここで、ウェハー外周部は、プレート層間膜２４がアズデポの状態で残る為、研磨レートが例え高くとも、シリンダーのパターンまで過研磨される危険性は無くなる。
【００９５】
以上のようにして、キャパシタ素子３０（図１４参照）が形成される。
【００９６】
次に、図１４を参照すると、メモリセル部では、キャパシタ素子３０の上部電極上導電膜２１に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
【００９７】
この後に、上層の配線層２７をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２８を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭ素子のメモリセル部が完成する。
【００９８】
上述したように、本発明の第１の実施例による半導体の製造方法は、
半導体基板（１）の主面上に、第１のウェハーエッジカット幅を持つ第１のパターンを形成する工程と、
前記第１のパターン上に層間絶縁膜（２４）を形成する工程と、
前記層間絶縁膜（２４）上にネガタイプのレジスト（２５Ａ）を塗布する工程と、
前記ネガタイプのレジスト（２５Ａ）に周辺露光機を使った第１の露光を行う工程と、
前記ネガタイプのレジスト（２５Ａ）に第２の露光を行う工程と、
前記ネガタイプのレジスト（２５Ａ）に現像処理を実施して、前記第１のウェハーエッジカット幅よりも大きい第２のウェハーエッジカット幅を占める領域に設けられたブランクパターンであり、前記第１のパターンの一部を覆う第２のパターン（２６Ａ）と、前記第２のウェハーエッジカット幅を持つ第３のパターン（２６Ｂ）とを形成する工程と、
前記第２のパターン（２６Ａ）と前記第３のパターン（２６Ｂ）とをマスクとして前記第１のパターン上にある前記層間絶縁膜（２４）の一部を除去する工程と、
を有する半導体装置の製造方法である。
【００９９】
本発明の第１の実施例の効果について説明する。
【０１００】
段差低減ＰＲをネガタイプのレジスト２５Ａを使って本露光（第２の露光）を行い、その後で周辺露光機を使って、ウェハー外周部のエッジカット幅（第２の幅）を占める領域（第２のリング状領域）とウェハー最外周側のセルマット３２上を覆う領域（幅０．１μｍ以上）とにレジスト（第１および第２のパターン）２６Ａおよび２６Ｂを故意に残す事で、ＣＭＰ時の押し付け圧力が一番強い部分（図１２Ｌの楕円で囲んだ部分）に厚いプレート層間膜２４を残す事ができる。これにより、過研磨でウェハー最外周側のセルマット３２にあるキャパシタ素子３０を破壊する事がなくなった。それで、従来発生していた過研磨によるゴミ、及びゴミ起因のマイクロスクラッチという問題を回避する事ができた。これにより、製品歩留が３％から４％向上し、製品の信頼性に関わる問題も抑えられる様になった。
【実施例２】
【０１０１】
次に、本発明の第２の実施例に係る半導体装置の製造方法について説明する。
【０１０２】
第２の実施例は、段差低減ＰＲのレジストとして、ネガレジストでウェハー外周部のエッジカット幅（第２の幅）をもつ領域（第２のリング状領域）にブランクパターン（第２のパターン）を形成し、次にポジレジストで本露光パターン（第３のパターン）を形成する方法である。順番は、どちらでも先でも良いが、プロセス上の問題の少ないネガレジストでのパターン形成を先に選ぶ。
【０１０３】
すなわち、本発明の第２の実施例に係る半導体装置の製造方法は、図１２Ｋで示した段差低減フォトレジスト（ＰＲ）を形成する工程が、後述する図１５Ａおよび図１５Ｂの２つの工程に分割されている点を除いて、上述した本発明の第１の実施例に係る半導体装置の製造方法と同様である。
【０１０４】
詳述すると、段差低減ＰＲを形成する工程の前までは、第１の実施例（図１２Ａから図１２Ｊ参照）と同じである。
【０１０５】
第２の実施例においては、図１５Ａに示すように、段差低減ＰＲを形成する工程では、まず、ネガタイプのレジスト２５Ａをウェハー上に塗布して、ウェハー外周の所定の幅Ａに周辺露光（第１の露光）した後、現像によりウェハー外周部（第２のリング状領域）にブランクパターン（第２のパターン）２６Ａを形成する。
【０１０６】
次に、図１５Ｂに示すように、ポジタイプのレジスト２５をウェハー上に塗布し、レチクルを使って本露光（第２の露光）を実施する。このポジタイプのレジスト２５は、第２のレジストとも呼ばれる。また、非ショット部にレジストが全面に残ると後のＣＭＰ工程で前述の様に研磨レートの低下を引き起こすため、非ショット部を形成しないウェハー全面ショット化とする。更に、ブランクパターン（第２のパターン）を超えない領域であるウェハー外周の所定の幅Ｂに周辺露光し、現像する。これにより、第３のパターン２６Ｂが形成される。
【０１０７】
その後のフローは、第１の実施例（図１２Ｌから図１２Ｍ参照）と同じである。
【０１０８】
本発明の第２の実施例に係る半導体装置の製造方法の効果について説明する。
【０１０９】
段差低減ＰＲをネガタイプのレジスト（第１のレジスト）２５Ａを使って周辺露光機を使って、ウェハー外周部のエッジカット幅を占める領域にレジスト（第２のパターン）２６Ａを故意に残し、その後でポジタイプのレジスト２５をウェハー上に塗布し、レチクルを使って本露光（第２の露光）を行う事で、ＣＭＰ時の押し付け圧力が一番強い部分（図１２Ｌの楕円で囲んだ部分）に厚いプレート層間膜２４を残す事ができる。これにより、過研磨でウェハー最外周側のセルマット３２にあるキャパシタ素子を破壊する事がなくなった。それで、従来発生していた過研磨によるゴミ、及びゴミ起因のマイクロスクラッチという問題を回避する事ができた。これにより、製品歩留が３％から４％向上し、製品の信頼性に関わる問題も抑えられる様になった。
【０１１０】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【産業上の利用可能性】
【０１１１】
本発明は、ＤＲＡＭ、又はＤＲＡＭのキャパシタの様に、高段差素子をもつその他のメモリ製品の平坦化に関する製造方法に利用することができる。
【符号の説明】
【０１１２】
１    半導体基板（シリコン基板）
２    ゲート電極用の溝パターン
３    素子分離領域
４    層間絶縁膜
４Ａ    ビット線コンタクトプラグ
５    ゲート電極
５ａ    ゲート絶縁膜
５ｂ    サイドウォール
５ｃ    キャップ絶縁膜
６    ビット配線
７    層間絶縁膜
７Ａ    容量コンタクトプラグ
８    不純物拡散層
９    基板コンタクトプラグ
１０    容量コンタクトパッド
１１    ストッパー窒化膜
１２    シリンダー層間膜
１２Ａ    シリンダーホール
１３    サポート窒化膜
１４    マスクプラズマ酸化膜
１５    アモルファスカーボン膜（α-Ｃ膜）
１６    ＡＲＬ膜
１７    レジスト
１８    下部電極膜
１９    レジスト膜
２０    サポートフォトレジスト（ＰＲ）
２１    上部電極上導電膜
２２    プレートマスクプラズマ酸化膜
２３    容量ＰＬフォトレジスト（ＰＲ）
２４    プレート層間膜
２４Ａ    凸部
２４Ｂ    凸部が残らない部分
２５    ポジタイプのレジスト（段差低減フォトレジスト（ＰＲ））
２５Ａ    ネガタイプのレジスト
２６Ａ、２６Ｂ    段差低減フォトレジスト（ＰＲ）
２７    配線層
２８    保護膜
３０    キャパシタ素子
３１    周辺回路部
３２    メモリマット
３３    非ショット領域
３４    有効チップ
３５    シリコン基板最外周線
３６    有効領域最外周線
３７    フィールドショット単位
３８    非有効チップ
３９    スクライブ線中央
４０    スクライブ領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
2014179511.tif 000006
【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
2014179511.tif 000009
【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
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【図１２Ｉ】
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【図１２Ｊ】
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【図１２Ｋ】
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【図１２Ｌ】
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【図１２Ｍ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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