(57)【要約】【課題】オーバーヘッド電力を低減できる記憶装置の提供。【解決手段】電源電圧が供給されている第１期間において、データを保持する第１回路と、上記第１期間において、上記第１回路に保持されている上記データを退避させて、上記電源電圧が供給されていない第２期間において、上記第１回路から退避させた上記データを保持する第２回路と、上記第２期間において、上記第２回路に保持されている上記データを退避させて、上記電源電圧が供給されていない第３期間において、上記第２回路から退避させた上記データを保持する第３回路と、を有し、上記第３回路は、チャネル形成領域が酸化物半導体膜に設けられるトランジスタと、上記データに対応した電位が上記トランジスタを介して供給される容量素子とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧が供給されている第１期間において、データを保持する第１回路と、
前記第１期間において、前記第１回路に保持されている前記データを退避させて、前記電源電圧が供給されていない第２期間において、前記第１回路から退避させた前記データを保持する第２回路と、
前記第２期間において、前記第２回路に保持されている前記データを退避させて、前記電源電圧が供給されていない第３期間において、前記第２回路から退避させた前記データを保持する第３回路と、を有し、
前記第３回路は、チャネル形成領域が酸化物半導体膜に設けられるトランジスタと、前記データに対応した電位が前記トランジスタを介して供給される容量素子とを有する記憶装置。
【請求項２】
電源電圧が供給されている第１期間において、データを保持する第１回路と、
前記第１期間において、前記第１回路に保持されている前記データを退避させて、前記電源電圧が供給されていない第２期間において、前記第１回路から退避させた前記データを保持する第２回路と、
前記第２期間において、前記第２回路に保持されている前記データを退避させて、前記電源電圧が供給されていない第３期間において、前記第２回路から退避させた前記データを保持する第３回路と、を有し、
前記第２回路は、第１トランジスタと、前記データに対応した第１電位が前記第１トランジスタを介して供給される第１容量素子と、を有し、
前記第３回路は、チャネル形成領域が酸化物半導体膜に設けられる第２トランジスタと、前記データに対応した第２電位が前記第２トランジスタを介して供給される第２容量素子とを有し、第２容量素子は第１容量素子よりも容量値が大きい記憶装置。
【請求項３】
請求項２において、
第３トランジスタをさらに有し、前記第３トランジスタの導通状態または非導通状態が前記第２電位に従って選択されることで、前記第３回路に保持されている前記データが前記第１回路に復帰される記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の記憶装置を用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、例えば、記憶装置と当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの半導体装置は、動作速度や集積度を向上させるために半導体素子の微細化が進められており、チャネル長が３０ｎｍ程度のトランジスタが製造されるに至っている。一方で、ＣＰＵは、半導体素子が微細化されることにより、トランジスタのリーク電流に起因する消費電力（リーク電力）が増加している。具体的に、従来では、ＣＰＵにおける消費電力のほとんどが演算時の消費電力（動作電力）であったが、近年ではＣＰＵにおける消費電力の１割以上をリーク電力が占めるようになった。
【０００３】
特にキャッシュは、高い処理能力のＣＰＵを実現するために大容量化されていることが多く、ＣＰＵの中でも最もリーク電力が大きい集積回路に相当する。特に携帯電話や携帯情報端末などの携帯端末向けのＣＰＵでは、キャッシュやレジスタなどの緩衝記憶装置がＣＰＵのチップ面積やトランジスタ数の半分以上を占めているため、緩衝記憶装置におけるリーク電力低減の要求が高い。そこで、パワーゲートを用いることで、使用していないキャッシュなどの集積回路において電源の供給を停止することで、ＣＰＵの消費電力を低減させる、ノーマリオフコンピュータと呼ばれる技術が注目されている（非特許文献１）。上記ノーマリオフコンピュータでは、短い期間内に電源の供給の停止が行われるので、緩衝記憶装置として用いる記憶素子には、不揮発性であることのみならず、動作の高速性が要求される。不揮発性のメモリであるフラッシュメモリは、上記高速性を満たせず、またデータの書き換え回数が、ＣＰＵの緩衝記憶装置として用いるのには不十分であった。
【０００４】
そこで、緩衝記憶装置に用いられてきた揮発性の記憶素子に、フラッシュメモリよりも高速動作が可能で、なおかつ書き換え回数が多い不揮発性の記憶素子を付加した構成の記憶装置が、提案されている。下記の特許文献１では、インバータを用いた揮発性のデータ保持回路と、強誘電体コンデンサとを有し、データを強誘電体コンデンサに記憶させることで電源が遮断されてもデータを保持することができる電子回路について開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１５２５０６号公報
【非特許文献】
【０００６】
【非特許文献１】安藤功兒、「不揮発性磁気メモリ」、２００２年３月１４日、ＦＥＤ  Ｒｅｖｉｅｗ、  ｖｏｌ．１，  Ｎｏ．１４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ノーマリオフコンピュータでは、パワーゲーティング時における、データの退避及び復帰により消費される電力（オーバーヘッド電力）と、電源の供給の停止により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：Ｂｒｅａｋ  Ｅｖｅｎ  Ｔｉｍｅ）が長い場合、電源の供給を停止する期間が短いと却ってＣＰＵの消費電力が増えやすいという問題がある。よって、低消費電力化を実現するためには、データの退避及び復帰により消費される電力を、低減させることが重要である。
【０００８】
また、ノーマリオフコンピュータでは、パワーゲーティング時における電源の供給の停止に伴うデータの退避及び復帰に要する時間（オーバーヘッド時間）が短くなければ、ＣＰＵが処理を行っていない時間内に電源の供給の停止を行うことが難しい。オーバーヘッド時間が短いほど、なおかつ上述したＢＥＴが短いほど、ＣＰＵが処理を行っていないわずかな時間内でも、電源の供給の停止を行うことができ、時間的に粒度の細かいパワーゲーティングを行うことができる。
【０００９】
上述したような技術的背景のもと、本発明の一態様は、オーバーヘッド電力を低減できる記憶装置の提供を、課題の一つとする。或いは、本発明の一態様は、オーバーヘッド時間を短くし、なおかつ、オーバーヘッド電力を低減できる記憶装置の提供を、課題の一つとする。或いは、本発明の一態様は、上記記憶装置を用いることで低消費電力化を実現することができる、半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る記憶装置は、電源電圧が供給されている第１期間において、データを保持する第１回路と、上記第１期間において、上記第１回路に保持されている上記データを退避させて、上記電源電圧が供給されていない第２期間において、上記第１回路から退避させた上記データを保持する第２回路と、上記第２期間において、上記第２回路に保持されている上記データを退避させて、上記電源電圧が供給されていない第３期間において、上記第２回路から退避させた上記データを保持する第３回路と、を有し、上記第３回路は、チャネル形成領域が酸化物半導体膜に設けられるトランジスタと、上記データに対応した電位が上記トランジスタを介して供給される容量素子とを有する。
【００１１】
或いは、本発明の一態様に係る記憶装置は、電源電圧が供給されている第１期間において、データを保持する第１回路と、上記第１期間において、上記第１回路に保持されている上記データを退避させて、上記電源電圧が供給されていない第２期間において、上記第１回路から退避させた上記データを保持する第２回路と、上記第２期間において、上記第２回路に保持されている上記データを退避させて、上記電源電圧が供給されていない第３期間において、上記第２回路から退避させた上記データを保持する第３回路と、を有し、上記第２回路は、第１トランジスタと、上記データに対応した第１電位が上記第１トランジスタを介して供給される第１容量素子と、を有し、上記第３回路は、チャネル形成領域が酸化物半導体膜に設けられる第２トランジスタと、上記データに対応した第２電位が上記第２トランジスタを介して供給される第２容量素子とを有し、第２容量素子は第１容量素子よりも容量値が大きい。
【００１２】
本発明の一態様に係る記憶装置は、上記構成に加えて第３トランジスタを有し、前記第３トランジスタの導通状態または非導通状態が上記第２容量素子に保持される前記電位に従って選択されることで、上記第３回路に保持されている上記データが上記第１回路に復帰される。
【発明の効果】
【００１３】
本発明の一態様により、オーバーヘッド電力を低減する記憶装置を提供できる。或いは、本発明の一態様により、オーバーヘッド時間を短くし、なおかつ、オーバーヘッド電力を低減する記憶装置を提供できる。或いは、本発明の一態様により、上記記憶装置を用いることで低消費電力の半導体装置を提供できる。
【図面の簡単な説明】
【００１４】
【図１】記憶装置の構成を示す図。
【図２】記憶装置の構成を示す図。
【図３】記憶装置の構成を示す図。
【図４】記憶装置の動作を示すタイミングチャート。
【図５】記憶装置の構成を示す図。
【図６】消費電力を模式的に示す図。
【図７】消費電力を模式的に示す図。
【図８】記憶装置の構成を示す図。
【図９】半導体装置の構成を示す図。
【図１０】半導体装置のレイアウトを示す図。
【図１１】パイプライン処理を模式的に示す図。
【図１２】メモリセルの構成を示す図。
【図１３】メモリセルのレイアウトを示す図。
【図１４】シミュレーションにより求められた電源電流の値を示す図。
【図１５】パワードメインとパワースイッチの接続構成を示す図。
【図１６】半導体装置の断面構造を示す図。
【図１７】チップとモジュールの構成を示す図。
【図１８】電子機器の図。
【図１９】半導体装置の外観を写した写真。
【図２０】オーバーヘッド電力の比較を示す図。
【図２１】パワーゲーティングの時間とパワーゲーティング時に流れる電流の平均値の関係を示す図。
【図２２】パワーゲーティング時における各種信号の波形を示す図。
【図２３】半導体装置の電源電流を評価した結果を示す図。
【図２４】記憶装置のレイアウトを示す図。
【図２５】データの保持時間を評価した結果を示す図。
【図２６】試作されたプロセッサのブロック図。
【図２７】試作されたプロセッサの外観を示す図。
【図２８】記憶装置（ＩＧＺＯ−Ｒ）の、パワーゲーティング実行時におけるシーケンスを示す図。
【図２９】記憶装置（ＩＧＺＯ−Ｒ）の、パワーゲーティング実行時におけるシーケンスを示す図。
【図３０】記憶装置（ＩＧＺＯ−Ｒ）の、パワーゲーティング実行時におけるシーケンスを示す図。
【図３１】記憶装置（ＩＧＺＯ−Ｒ）の、パワーゲーティング実行時におけるシーケンスを示す図。
【図３２】ＩＧＺＯ−Ｒのタイミングチャート。
【図３３】コアにおける平均電源電流の測定結果を示す図。
【図３４】平均電源電流の測定時におけるコアの動作状態を示す図。
【図３５】コア全体のオーバヘッドエネルギーを示す図。
【図３６】ＩＧＺＯ−Ｒのレイアウトを示す図。
【図３７】半導体装置の断面構造を示す図。
【図３８】オフ電流の測定値を示す図。
【図３９】オフ電流のアレニウスプロットを示す図。
【図４０】トランジスタの断面構造を示す図。
【図４１】評価用回路の構成を示す図。
【図４２】タイミングチャート。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路または制御回路に有しているその他の半導体表示装置が、その範疇に含まれる。
【００１７】
（実施の形態１）
本発明の一態様に係る記憶装置の構成例を、図１に示す。図１に示す記憶装置１０は、第１記憶回路１１と、第２記憶回路１２と、第３記憶回路１３とを有する。
【００１８】
また、記憶装置１０には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、本発明の一態様に係る記憶装置の構成例について説明するものとする。
【００１９】
第１記憶回路１１は、記憶装置１０に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、第１記憶回路１１からは、保持されているデータを含む信号Ｑが出力される。
【００２０】
第２記憶回路１２は、記憶装置１０に電源電圧が供給されている期間において、第１記憶回路１１に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的に、第２記憶回路１２は、容量素子と、上記容量素子における電荷の供給、保持、放出を制御するトランジスタとを、少なくとも有する。そして、第１記憶回路１１に保持されているデータに対応した電位に従って、導通状態にある上記トランジスタを介して上記容量素子に電荷が供給されることで、第１記憶回路１１に保持されているデータは第２記憶回路１２に退避される。
【００２１】
そして、第２記憶回路１２は、記憶装置１０に電源電圧が供給されていない期間において、退避させた上記データを保持する機能を有する。具体的には、第２記憶回路１２が有するトランジスタを非導通状態にし、容量素子における電荷が保持されることで、上記データが保持される。
【００２２】
記憶装置１０に電源電圧が供給されていない期間内に、第２記憶回路１２においてデータが保持される期間は、第２記憶回路１２が有するトランジスタのオフ電流と、容量素子が有する容量値とによって定まる。第２記憶回路１２では、トランジスタを非導通状態にすることで、記憶装置１０に電源電圧が供給されていない期間であっても、トランジスタのオフ電流と、容量素子が有する容量値とによって定まる期間において、データを保持することができる。
【００２３】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０Ｖ以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０Ｖ以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【００２４】
第３記憶回路１３は、記憶装置１０に電源電圧が供給されてない期間において、第２記憶回路１２に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的に、第３記憶回路１３は、容量素子と、上記容量素子における電荷の供給、保持、放出を制御するトランジスタとを、少なくとも有する。そして、第２記憶回路１２に保持されているデータに対応した電位に従って、導通状態にある上記トランジスタを介して上記容量素子に電荷が供給されることで、第２記憶回路１２に保持されているデータは第３記憶回路１３に退避される。
【００２５】
そして、第３記憶回路１３が有するトランジスタは、第２記憶回路１２が有するトランジスタに比べて、オフ電流が著しく小さいことが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすることができるので、第３記憶回路１３に用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタを第３記憶回路１３に用いることで、第３記憶回路１３において、容量素子に保持されている電荷がリークするのを防ぐことができる。そして、記憶装置１０に電源電圧が供給されてない期間において、第３記憶回路１３は第２記憶回路１２よりも長く、退避させたデータを保持することができる。
【００２６】
また、第３記憶回路１３が有する容量素子は、第２記憶回路１２が有する容量素子に比べて、その容量値は大きいことが望ましい。第３記憶回路１３が有する容量素子の容量値が、第２記憶回路１２が有する容量素子の容量値に比べて大きいことで、記憶装置１０に電源電圧が供給されてない期間において、第３記憶回路１３は第２記憶回路１２よりも長く、退避させたデータを保持することができる。
【００２７】
そして、第２記憶回路１２が有する容量素子の容量値が、第３記憶回路１３が有する容量素子の容量値に比べて小さいことで、記憶装置１０に電源電圧が供給されている期間において、第１記憶回路１１に保持されているデータを、高速で読み込むことができる。よって、例えば、記憶装置１０の動作を制御する信号ＣＬＫの周期よりも短い期間内に、第１記憶回路１１に保持されているデータを第２記憶回路１２に退避させることができる程度に、当該データを退避させるのに要する時間を短く抑えることができる。
【００２８】
本発明の一態様では、電源電圧が記憶装置１０に供給されている期間内に、高速でのデータの読み込みが可能な第２記憶回路１２に第１記憶回路１１からデータを退避させ、第２記憶回路１２に退避させたデータを、電源電圧が供給されない期間に、データの保持を長く行うことができる第３記憶回路１３に退避させることができる。すなわち、電源電圧の供給が停止する前ではなく、停止した後にデータを退避させることができるので、電源電圧の供給を停止する前にデータを退避させる記憶装置に比べて、電源電圧の供給を停止するのに要する時間を短くすることができ、オーバーヘッド時間を短くすることができる。
【００２９】
また、トランジスタにより容量素子の電荷が保持される第２記憶回路１２及び第３記憶回路１３では、データの書き込みに要する電力は容量素子に充電する電荷量によって定まる。よって、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などを用いた場合に比べて、データの退避により消費されるオーバーヘッド電力を小さく抑えることができる。そのため、記憶装置１０では、ＭＲＡＭを用いる場合よりＢＥＴを短くすることができ、半導体装置の消費電力を抑えることができる。
【００３０】
したがって、本発明の一態様に係る記憶装置を用いた半導体装置では、時間的に粒度の細かいパワーゲーティングを行うことができ、なおかつ、時間粒度の細かいパワーゲーティングにより得られる低消費電力化の効果も大きくなる。
【００３１】
次いで、図１に示した記憶装置１０の、より具体的な構成の一例を図２に示す。図２に示す記憶装置１０では、第２記憶回路１２がトランジスタ２１２と容量素子２１９とを有する。また、図２に示す記憶装置１０では、第３記憶回路１３がトランジスタ２１３と、トランジスタ２１５と、容量素子２２０とを有する。
【００３２】
トランジスタ２１２は、第１記憶回路１１に保持されているデータに対応した電位を、容量素子２１９に供給する機能を有する。また、トランジスタ２１３は、容量素子２１９に供給された電位に従って導通状態または非導通状態が選択される。トランジスタ２１５は、トランジスタ２１３が導通状態であるときに、配線２４４の電位を容量素子２２０に供給する機能を有する。そして、トランジスタ２１５は、オフ電流が著しく小さいことが望ましい。
【００３３】
具体的に、トランジスタ２１２のソース及びドレインの一方は、第１記憶回路１１に接続されている。また、トランジスタ２１２のソース及びドレインの他方は、容量素子２１９の一方の電極、及びトランジスタ２１３のゲートに接続されている。容量素子２１９の他方の電極は、配線２４２に接続されている。トランジスタ２１３のソース及びドレインの一方は、配線２４４に接続されている。トランジスタ２１３のソース及びドレインの他方は、トランジスタ２１５のソース及びドレインの一方に接続されている。トランジスタ２１５のソース及びドレインの他方は、容量素子２２０の一方の電極、及び第１記憶回路１１に接続されている。容量素子２２０の他方の電極は、配線２４３に接続されている。
【００３４】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【００３５】
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソースと呼ばれ、高い電位が与えられる電極がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレインと呼ばれ、高い電位が与えられる電極がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００３６】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００３７】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３８】
なお、図２では、第３記憶回路１３と第１記憶回路１１が接続されている場合を例示しているが、第３記憶回路１３に保持されているデータを読み出して第１記憶回路１１に当該データを供給するための回路が、記憶装置１０に設けられていても良い。
【００３９】
（実施の形態２）
次いで、図１及び図２に示した記憶装置１０の構成の一例について説明する。
【００４０】
図３に、記憶装置１０の回路図の一例を示す。
【００４１】
記憶装置１０は、第１記憶回路１１と、第２記憶回路１２と、第３記憶回路１３と、読み出し回路１４とを有する。第１記憶回路１１は、ローレベルの電位Ｖ１とハイレベルの電位Ｖ２との電位差が、電源電圧として供給される期間において、データを保持する。
【００４２】
第１記憶回路１１は、トランスミッションゲート２０３、トランスミッションゲート２０４、インバータ２０５乃至インバータ２０７、及びＮＡＮＤ２０８を有する。なお、第１記憶回路１１は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【００４３】
トランスミッションゲート２０３は、信号ＣＬＫに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート２０３は、信号ＣＬＫの電位がローレベルのときに、データを含む信号Ｄをインバータ２０５の入力端子に供給する機能を有する。また、トランスミッションゲート２０３は、信号ＣＬＫの電位がハイレベルのときにハイインピーダンスとなり、インバータ２０５の入力端子への、信号Ｄの供給を停止する機能を有する。
【００４４】
インバータ２０５は、信号ＲＥに従って信号の出力の有無が選択される。具体的に、インバータ２０５は、信号ＲＥの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子に、供給する機能を有する。また、インバータ２０５は、信号ＲＥの電位がローレベルのときにハイインピーダンスとなり、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子への、信号の供給を停止する機能を有する。
【００４５】
インバータ２０６は、信号ＣＬＫに従って信号の出力の有無が選択される。具体的に、インバータ２０６は、信号ＣＬＫの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、インバータ２０５の入力端子に供給する機能を有する。また、インバータ２０６は、信号ＣＬＫの電位がローレベルのときにハイインピーダンスとなり、インバータ２０５の入力端子への、信号の供給を停止する機能を有する。
【００４６】
トランスミッションゲート２０４は、信号ＣＬＫに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート２０４は、信号ＣＬＫの電位がハイレベルのときに、入力端子に供給された信号をインバータ２０７の入力端子に供給する機能を有する。また、トランスミッションゲート２０４は、信号ＣＬＫの電位がローレベルのときにハイインピーダンスとなり、インバータ２０７の入力端子への、信号の供給を停止する機能を有する。
【００４７】
インバータ２０７は、入力端子に供給された電位の極性を反転させることで得られる信号Ｑを、ＮＡＮＤ２０８の第１入力端子に供給する機能を有する。
【００４８】
ＮＡＮＤ２０８は２入力のＮＡＮＤであり、信号ＣＬＫに従って信号の出力の有無が選択される。また、ＮＡＮＤ２０８は、第２入力端子に信号ＲＥが供給される。具体的に、ＮＡＮＤ２０８は、信号ＣＬＫの電位がローレベルのとき、第１入力端子及び第２入力端子に入力された信号に従って、インバータ２０７の入力端子に信号を供給する機能を有する。また、ＮＡＮＤ２０８は、信号ＣＬＫの電位がハイレベルのとき、ハイインピーダンスとなり、第１入力端子及び第２入力端子に入力される信号に関わらず、信号の出力を停止する機能を有する。
【００４９】
また、第２記憶回路１２は、ｎチャネル型のトランジスタ２１２及び容量素子２１９を有する。第３記憶回路１３は、ｎチャネル型のトランジスタ２１３乃至トランジスタ２１５と、容量素子２２０とを有する。読み出し回路１４は、ｎチャネル型のトランジスタ２０９乃至トランジスタ２１１と、ｐチャネル型のトランジスタ２１６乃至トランジスタ２１８とを有する。なお、第２記憶回路１２、第３記憶回路１３、読み出し回路１４は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【００５０】
トランジスタ２１６、トランジスタ２１７、トランジスタ２０９、トランジスタ２１８、トランジスタ２１０、及びトランジスタ２１１は、電位Ｖ２が与えられる配線２４０と、電位Ｖ１が与えられる配線２４１との間において、順に直列に接続されている。具体的に、トランジスタ２１６のソース及びドレインは、一方が配線２４０に、他方がトランジスタ２１７のソース及びドレインの一方に接続されている。トランジスタ２１７のソース及びドレインの他方は、トランジスタ２０９のソース及びドレインの一方に接続されている。トランジスタ２０９のソース及びドレインの他方は、トランジスタ２１８のソース及びドレインの一方に接続されている。トランジスタ２１８のソース及びドレインの他方は、トランジスタ２１０のソース及びドレインの一方に接続されている。トランジスタ２１０のソース及びドレインの他方は、トランジスタ２１１のソース及びドレインの一方に接続されている。トランジスタ２１１のソース及びドレインの他方は、配線２４１に接続されている。
【００５１】
トランジスタ２１６のゲート及びトランジスタ２１２のゲートには信号ＲＥが供給され、トランジスタ２１１のゲートには信号ＲＥの電位の極性を反転させることで得られる信号ＲＥｂが供給される。また、トランジスタ２１７のゲートと、トランジスタ２０９のゲートには、信号ＣＬＫが供給される。トランジスタ２１５のゲートには、信号ＯＳ＿Ｇが供給される。
【００５２】
また、トランジスタ２１８のゲートは、トランジスタ２１２のソース及びドレインの他方と、トランジスタ２１３のゲートと、容量素子２１９の一方の電極とに接続されている。容量素子２１９の他方の電極は、電位Ｖ１が与えられる配線２４２に接続されている。
【００５３】
また、トランジスタ２１０のゲートは、トランジスタ２１５のソース及びドレインの他方と、容量素子２２０の一方の電極に接続されている。容量素子２２０の他方の電極は、電位Ｖ１が与えられる配線２４３に接続されている。
【００５４】
なお、配線２４０と、配線２４４とは、接続されていても良い。また、配線２４１と、配線２４２と、配線２４３とは、接続されていても良い。
【００５５】
トランジスタ２１３のソース及びドレインの一方は、電位Ｖ２の与えられる配線２４４と、トランジスタ２１４のソース及びドレインの一方と、トランジスタ２１４のゲートとに、接続されている。トランジスタ２１３のソース及びドレインの他方は、トランジスタ２１５のソース及びドレインの一方と、トランジスタ２１４のソース及びドレインの他方とに、接続されている。
【００５６】
そして、第１記憶回路１１が有する、インバータ２０５の出力端子、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子は、読み出し回路１４が有する、トランジスタ２１７のソース及びドレインの他方と、トランジスタ２０９のソース及びドレインの一方とに、接続されている。
【００５７】
また、第１記憶回路１１が有する、トランスミッションゲート２０４の出力端子、インバータ２０７の入力端子、及びＮＡＮＤ２０８の出力端子は、第２記憶回路１２が有するトランジスタ２１２のソース及びドレインの一方に、接続されている。
【００５８】
そして、本発明の一態様では、トランジスタ２１５のオフ電流が小さいことで、容量素子２２０からリークする電荷の量を小さく抑えることができるので第３記憶回路１３においてデータが保持される期間を長く確保することができる。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル形成領域を有するトランジスタは、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有するトランジスタよりもオフ電流が著しく小さいため、トランジスタ２１５に用いるのに適している。
【００５９】
特に、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【００６０】
次いで、図４に示すタイミングチャートを例に挙げて、図３に示す記憶装置１０の動作例について説明する。
【００６１】
まず、期間Ｔ１乃至期間Ｔ３において、電位Ｖ１と電位Ｖ２の電位差が、電源電圧（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ）として記憶装置１０に与えられている。よって、配線２４１乃至配線２４３には電位Ｖ１が、配線２４０及び配線２４４には電位Ｖ２が、与えられる。
【００６２】
そして、期間Ｔ１では、信号ＲＥの電位がハイレベル、信号ＯＳ＿Ｇの電位がハイレベルであり、信号ＣＬＫの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。よって、トランジスタ２１７のソース及びドレインの他方と、トランジスタ２０９のソース及びドレインの一方とに接続されたノード（Ｎｏｄｅ１）には、第１記憶回路１１に書き込まれたデータに対応した電位が与えられる。また、トランジスタ２１２のソース及びドレインの他方と、容量素子２１９の一方の電極とに接続されたノード（Ｎｏｄｅ３）にも、第１記憶回路１１に書き込まれたデータに対応した電位が与えられる。そして、Ｎｏｄｅ３に与えられた、データに対応した電位は、容量素子２１９によって保持される。また、トランジスタ２１５のソース及びドレインの他方と、容量素子２２０の一方の電極とに接続されたノード（Ｎｏｄｅ２）には、配線２４４からハイレベルの電位が与えられる。そして、Ｎｏｄｅ２に与えられた電位は、容量素子２２０によって保持される。
【００６３】
次いで、期間Ｔ２では、信号ＲＥの電位はハイレベルのままであるが、信号ＯＳ＿Ｇの電位がローレベル、信号ＣＬＫの電位はハイレベルとなる。よって、トランスミッションゲート２０３はハイインピーダンスの状態となり、信号Ｄの記憶装置１０への供給が停止されるため、第１記憶回路１１には、期間Ｔ１の最後に書き込まれたデータが保持される。そのため、Ｎｏｄｅ１には、第１記憶回路１１に保持されているデータに対応した電位が保持される。また、Ｎｏｄｅ３には、第１記憶回路１１に保持されているデータに対応した電位が、容量素子２１９によって保持される。また、トランジスタ２１５が非導通状態になることで、Ｎｏｄｅ２には、ハイレベルの電位が容量素子２２０によって保持される。
【００６４】
期間Ｔ２における上記動作により、第１記憶回路１１に保持されているデータを、第２記憶回路１２に退避させることができる。
【００６５】
次いで、期間Ｔ３では、信号ＲＥの電位がハイレベルからローレベルに変化する。そして、信号ＯＳ＿Ｇの電位はローレベル、信号ＣＬＫの電位はハイレベルを維持する。よって、インバータ２０５はハイインピーダンスの状態となり、トランジスタ２１２は非導通状態になる。そのため、期間Ｔ３では、期間Ｔ２と同様に、Ｎｏｄｅ１及びＮｏｄｅ３において、データに対応した電位が保持される。ただし、期間Ｔ３では、当該期間が開始される直前に、Ｎｏｄｅ１及びＮｏｄｅ３においてハイレベルの電位が保持されていたとしても、リーク電流によりＮｏｄｅ１及びＮｏｄｅ３の電位は時間と共に多少低下する。図４に示すタイミングチャートでは、Ｎｏｄｅ１及びＮｏｄｅ３においてハイレベルの電位が保持されている場合を例示している。また、オフ電流の著しく小さいトランジスタ２１５が非導通状態になることで、Ｎｏｄｅ２にはハイレベルの電位が保持される。
【００６６】
次いで、期間Ｔ４では、記憶装置１０への電源電圧の供給が停止される。よって、配線２４０乃至配線２４４には、電位Ｖ１が与えられる。そして、信号ＲＥの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＣＬＫの電位はローレベルとなる。よって、期間Ｔ４では、トランジスタ２１６及びトランジスタ２１７が導通状態となるので、Ｎｏｄｅ１には配線２４０の電位が供給される。また、期間Ｔ４では、期間Ｔ３と同様に、Ｎｏｄｅ３において、データに対応した電位が保持される。ただし、期間Ｔ４では、期間Ｔ３の始めにＮｏｄｅ３においてハイレベルの電位が保持されていたとしても、リーク電流によりＮｏｄｅ３の電位は時間と共に多少低下する。また、オフ電流の著しく小さいトランジスタ２１５は非導通状態を維持するので、Ｎｏｄｅ２には、ハイレベルの電位が保持される。
【００６７】
次いで、期間Ｔ５では、記憶装置１０への電源電圧の供給が、停止された状態が維持される。そして、信号ＲＥの電位はローレベル、信号ＣＬＫの電位はローレベルを維持する。また、信号ＯＳ＿Ｇの電位はハイレベルとなる。よって、期間Ｔ５では、トランジスタ２１６及びトランジスタ２１７が導通状態を維持するので、Ｎｏｄｅ１には配線２４０の電位が供給される。また、期間Ｔ５では、トランジスタ２１５が導通状態となるので、トランジスタ２１３が導通状態か非導通状態かによって、Ｎｏｄｅ２の電位が定まる。例えば、Ｎｏｄｅ３にローレベルの電位が保持されている場合、トランジスタ２１３は非導通状態にあるため、Ｎｏｄｅ２には、ハイレベルの電位が保持される。また、例えば、Ｎｏｄｅ３にハイレベルの電位が保持されている場合、トランジスタ２１３は導通状態にある。また、記憶装置１０への電源電圧の供給は停止された状態にあるため、配線２４４は電位Ｖ１となっている。そのため、Ｎｏｄｅ２には、ローレベルの電位が供給される。
【００６８】
期間Ｔ５において、Ｎｏｄｅ３には、第１記憶回路１１から退避させたデータに対応した電位が保持されている。よって、期間Ｔ５では、期間Ｔ２において、第１記憶回路１１から第２記憶回路１２に退避させたデータを、第３記憶回路１３に退避させることができる。
【００６９】
次いで、期間Ｔ６では、記憶装置１０への電源電圧の供給が、停止された状態が維持される。信号ＯＳ＿Ｇの電位はローレベルとなり、トランジスタ２１５が非導通状態となるので、Ｎｏｄｅ２の電位は保持される。また、期間Ｔ６では、信号ＲＥの電位はローレベル、信号ＣＬＫの電位はローレベルを維持する。また、期間Ｔ５において、Ｎｏｄｅ３にハイレベルの電位が保持されている場合、期間Ｔ６の長さによっては、Ｎｏｄｅ３の電位は低下してローレベルになる。或いは、期間Ｔ５において、Ｎｏｄｅ３にローレベルの電位が保持されている場合、期間Ｔ６の長さに関わらず、Ｎｏｄｅ３はローレベルの電位を維持する。
【００７０】
次いで、期間Ｔ７乃至期間Ｔ１１では、電源電圧の供給が再開される。よって、配線２４１乃至配線２４３には電位Ｖ１が、配線２４０及び配線２４４には電位Ｖ２が、与えられる。また、期間Ｔ７では、信号ＲＥの電位はローレベル、信号ＣＬＫの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。よって、トランジスタ２１６及びトランジスタ２１７は導通状態であるので、Ｎｏｄｅ１には配線２４０の電位が供給される。
【００７１】
次いで、期間Ｔ８では、信号ＲＥの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＣＬＫの電位はハイレベルとなる。また、Ｎｏｄｅ３の電位はローレベルになっている。よって、期間Ｔ８では、トランジスタ２０９、トランジスタ２１８、及びトランジスタ２１１が導通状態にあり、トランジスタ２１７は非導通状態にあるため、トランジスタ２１０が導通状態か非導通状態かによって、Ｎｏｄｅ１の電位が定まる。例えば、Ｎｏｄｅ２にローレベルの電位が保持されている場合、トランジスタ２１０は非導通状態にあるため、Ｎｏｄｅ１にはハイレベルの電位が保持される。また、例えば、Ｎｏｄｅ２にハイレベルの電位が保持されている場合、トランジスタ２１０は導通状態にあるため、配線２４１の電位Ｖ１により、ローレベルの電位がＮｏｄｅ１に供給される。
【００７２】
Ｎｏｄｅ１は、第１記憶回路１１が有するインバータ２０５の出力端子、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子に接続されている。よって、期間Ｔ８では、期間Ｔ５において、第２記憶回路１２から第３記憶回路１３に退避させたデータを、第１記憶回路１１に復帰させることができる。
【００７３】
図４に示すタイミングチャートでは、期間Ｔ８において、Ｎｏｄｅ１にハイレベルの電位が保持されている場合を例示している。
【００７４】
なお、期間Ｔ６が短かった場合、期間Ｔ８において、Ｎｏｄｅ３がローレベルの電位にまで低下していないこともあり得る。この場合、トランジスタ２１８が非導通状態となるので、Ｎｏｄｅ２にローレベルの電位が保持されている場合と同様に、Ｎｏｄｅ１にはハイレベルの電位が保持される。よって、いずれにせよ、期間Ｔ５において、第２記憶回路１２から第３記憶回路１３に退避させたデータを、第１記憶回路１１に復帰させることができる。
【００７５】
次いで、期間Ｔ９では、信号ＲＥの電位はローレベルからハイレベルに変化する。また、信号ＣＬＫの電位はハイレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。よって、期間Ｔ９では、インバータ２０５が、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子への、信号の供給を開始する。また、ＮＡＮＤ２０８は、第１入力端子に供給された電位の極性を反転することで得られる信号の、インバータ２０７の入力端子への供給を開始する。また、トランスミッションゲート２０４は、インバータ２０７の入力端子への信号の供給を行う。そのため、期間Ｔ９では、復帰したデータが第１記憶回路１１に保持される。
【００７６】
また、期間Ｔ９では、トランジスタ２１２が導通状態になるので、第１記憶回路１１に保持されている上記データに対応した電位が、Ｎｏｄｅ３に与えられる。そして、Ｎｏｄｅ３に与えられた電位は、容量素子２１９によって保持される。
【００７７】
図４に示すタイミングチャートでは、期間Ｔ９において、Ｎｏｄｅ３に電位Ｖ２が与えられる場合を例示している。
【００７８】
次いで、期間Ｔ１０では、期間Ｔ１と同様に、信号ＲＥの電位がハイレベル、信号ＯＳ＿Ｇの電位がハイレベルであり、信号ＣＬＫの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。よって、Ｎｏｄｅ１には、第１記憶回路１１に書き込まれたデータに対応した電位が与えられる。また、Ｎｏｄｅ３にも、第１記憶回路１１に書き込まれたデータに対応した電位が与えられる。そして、Ｎｏｄｅ３に与えられた、データに対応した電位は、容量素子２１９によって保持される。また、Ｎｏｄｅ２には、ハイレベルの電位が与えられる。そして、Ｎｏｄｅ２に与えられた電位は、容量素子２２０によって保持される。
【００７９】
上述した記憶装置１０を、半導体装置が有するレジスタやキャッシュメモリなどの緩衝記憶装置に用いることで、電源電圧の供給停止による緩衝記憶装置内のデータの消失を防ぐことができる。そして、電源電圧の供給が停止される前の状態の退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で電源電圧の供給が停止される前の状態に復帰することができる。よって、半導体装置において、６０秒のように長い時間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の停止を行うことができる。そのため、消費電力を抑えることができる半導体装置を提供することができる。
【００８０】
なお、図３に示した記憶装置１０では、容量素子２２０またはトランジスタ２１０のゲート容量によって保持された電位に従って、トランジスタ２１０の動作状態（導通状態または非導通状態）が選択され、その動作状態によってデータが読み出される。それ故、容量素子２２０またはトランジスタ２１０のゲート容量に保持された電位が多少変動していても、元のデータを正確に読み出すことが可能である。
【００８１】
また、図３に示したように、オフ電流の著しく小さいトランジスタによりノードの電位が保持される第３記憶回路を用いた記憶装置１０は、ＭＲＡＭなどを第３記憶回路に用いた場合に比べて、データの退避及び復帰により消費されるオーバーヘッド電力を小さく抑えることができる。具体的に、ＭＲＡＭは、データの書き込みに要する電流が５０μＡ乃至５００μＡと言われているが、図３に示した構成を有する記憶装置１０では、容量素子２２０への電荷の供給によりデータの退避を行っているので、データの書き込みに要する電流をＭＲＡＭの１／１００程度に抑えることができる。よって、図３に示した構成を有する記憶装置１０では、オーバーヘッド電力と電源の供給の停止により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：Ｂｒｅａｋ  Ｅｖｅｎ  Ｔｉｍｅ）を、ＭＲＡＭを用いる場合より短くすることができ、半導体装置の消費電力を抑えることができる。
【００８２】
さらに、図３に示した記憶装置１０では、第１記憶回路１１のデータを一旦第２記憶回路１２に退避させてから、第２記憶回路１２からさらに第３記憶回路１３にデータを退避させている。そのため、期間Ｔ４において記憶装置１０への電源電圧の供給を停止した後に、期間Ｔ５において、第３記憶回路１３へのデータの退避を行うことができる。よって、データを退避する動作が開始される期間Ｔ２から、電源電圧の供給が停止される期間Ｔ４までの期間を短く抑えることができるので、データの退避に要するオーバーヘッド時間を短くすることができ、時間的に粒度の細かいパワーゲーティングを行うことができる。
【００８３】
なお、図３に示した記憶装置１０では、信号ＲＥを用いてトランジスタ２１２の導通状態と非導通状態の選択（スイッチング）を行う場合を例示しているが、トランジスタ２１２のスイッチングを信号ＲＥとは異なる信号で制御し、期間Ｔ１及び期間Ｔ１０においてトランジスタ２１２を非導通状態としても良い。上記構成により、期間Ｔ１及び期間Ｔ１０において、容量素子２１９における電荷の充放電が行われなくなるので、第１記憶回路１１をより高速に動作させることが可能になる。この場合、記憶装置１０への電源電圧の供給が停止される前に第１記憶回路１１に最後に書き込まれたデータが、期間Ｔ２または期間Ｔ３において、第１記憶回路１１から第２記憶回路１２に退避されるように、トランジスタ２１２のスイッチングを制御すればよい。
【００８４】
なお、トランジスタ２１２のスイッチングを信号ＲＥで制御する場合は、トランジスタ２１２のスイッチングを信号ＲＥとは異なる信号で制御する場合に比べて、記憶装置１０の動作を制御するのに要する信号の数を少なく抑えることができる。
【００８５】
また、図３に示した記憶装置１０では、記憶装置１０への電源電圧の供給が停止される期間が短く、当該期間において、データに対応した電位Ｖ１または電位Ｖ２がＮｏｄｅ３に保持されている場合、第２記憶回路１２から第３記憶回路１３へのデータの退避を行わなくとも、第１記憶回路１１へのデータの復帰を行うことができる。
【００８６】
また、図３に示した記憶装置１０の読み出し回路１４では、信号ＣＬＫを用いてトランジスタ２１７及びトランジスタ２０９のスイッチングを制御する場合を例示しているが、トランジスタ２１７及びトランジスタ２０９のスイッチングを信号ＣＬＫとは異なる信号で制御しても良い。この場合、読み出し回路１４にトランジスタ２１６及びトランジスタ２１１を設けなくとも良く、読み出し回路１４に用いられるトランジスタの数を少なく抑えることができる。
【００８７】
なお、信号ＣＬＫを用いてトランジスタ２１７及びトランジスタ２０９のスイッチングを制御する場合は、トランジスタ２１７及びトランジスタ２０９のスイッチングを信号ＣＬＫとは異なる信号で制御する場合に比べて、記憶装置１０の動作を制御するのに要する信号の数を少なく抑えることができる。
【００８８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００８９】
（実施の形態３）
次いで、第１記憶回路のデータの退避を、一の記憶回路で行う記憶装置の構成と、実施の形態１及び実施の形態２に示した記憶装置との動作の違いについて述べる。
【００９０】
まず、比較例の記憶装置２０の、具体的な構成の一例を、図５に示す。図５に示す記憶装置２０は、第１記憶回路２１と、第２記憶回路２２とを有する。
【００９１】
第１記憶回路２１は、図１に示す記憶装置１０が有する第１記憶回路１１と同様に、記憶装置２０に電源電圧が供給されている期間において、データを含む信号Ｄが記憶装置２０に入力されると、当該データを保持する機能を有する。そして、第１記憶回路２１からは、保持されているデータを含む信号Ｑが出力される。
【００９２】
第２記憶回路２２は、記憶装置２０に電源電圧が供給されている期間において、当該データを退避させる機能を有する。具体的に、第２記憶回路２２は、容量素子２８０と、ｎチャネル型のトランジスタ２８１乃至２８３とを有する。トランジスタ２８１は、第１記憶回路２１に保持されているデータに対応した電位を、容量素子２８０に供給する機能を有する。また、トランジスタ２８２は、容量素子２８０に供給された電位に従って導通状態または非導通状態が選択される。トランジスタ２８３は、トランジスタ２８１が導通状態であるときに、配線２８４の電位を容量素子２８０に供給する機能を有する。トランジスタ２８１は、オフ電流が著しく小さいものとする。
【００９３】
図５に示した記憶装置２０と、記憶装置１０の動作上の特性と回路構成について、以下の表１に示す。
【００９４】
【表１】
2014209714.tif 000003
【００９５】
また、図６（Ａ）に、クロックゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。クロックゲーティングを行った場合、電源電圧の半導体装置への供給は連続的に行われているので、リーク電流によって生じる消費電力６０１が発生するため、消費電力低減の効果は大きくない。
【００９６】
図６（Ｂ）に、外部メモリを利用したパワーゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。外部メモリを利用したパワーゲーティングを行った場合、クロックゲーティングの場合に比べて、リーク電流によって生じる消費電力は低減するが、パワーゲーティングの処理の前後に生じるオーバーヘッド電力６０２が生じる。また、オーバーヘッド時間が長いために、時間粒度の細かいパワーゲーティングの実行は困難であり、消費電力低減の効果は大きくない。
【００９７】
図７（Ａ）に、図１乃至図３及び図５に示した記憶装置内におけるデータの退避を利用したパワーゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。記憶装置内におけるデータの退避を利用したパワーゲーティングを行った場合、クロックゲーティングの場合に比べて、リーク電流によって生じる消費電力を低減させることができる。また、オーバーヘッド電力６０２も、外部メモリを利用したパワーゲーティングに比べて、著しく小さく抑えることができる。また、外部メモリを利用したパワーゲーティングよりも、オーバーヘッド時間を短く抑えることができるので、図６（Ｂ）よりも時間粒度の細かいパワーゲーティングの実行が可能である。
【００９８】
また、図１乃至図３に示した記憶装置を用いる場合、図５に示した記憶装置を用いる場合に比べて、オーバーヘッド時間を更に短くすることが可能であるので、より時間粒度の細かいパワーゲーティングの実行が可能である。図７（Ｂ）に、図１乃至図３に示した記憶装置内におけるデータの退避を利用し、時間粒度の細かいパワーゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。時間粒度の細かいパワーゲーティングを実行することで、さらに消費電力を低減することが可能である。
【００９９】
図２０に、ステートリテンションレジスタ（ＭＴＳＲ−Ｒ）を用いたパワーゲーティングと、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子を有するレジスタ（ＭＴＪ−Ｒ）を用いたパワーゲーティングと、本発明の一態様に係る記憶装置（ＳＲ−Ｒ）を用いたパワーゲーティングとの、オーバーヘッド電力の比較を示す。なお、図２０において、横軸が時間、縦軸は消費電力を表す。また、図２１に、ＭＴＳＲ−Ｒと、ＭＴＪ−Ｒと、ＳＲ−Ｒとの、パワーゲーティングの時間とパワーゲーティング時に流れる電流の平均値の関係を示す。なお、図２１において、横軸がパワーゲーティング時間（対数プロット）、縦軸が電流の平均値（対数プロット）を表す。図２０及び図２１から分かるように、ＳＲ−Ｒは、ＭＴＳＲ−ＲやＭＴＪ−Ｒを用いたパワーゲーティングと比較して、時間的に粒度の細かいパワーゲーティングを実行することが可能で、オーバーヘッドも電力も小さい。
【０１００】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０１】
（実施の形態４）
次いで、図８（Ａ）に、記憶装置の構成を一例として示す。図８（Ａ）に示す記憶装置は、スイッチ１３０と、記憶装置１０を複数有する。スイッチ１３０を介して配線１３１に与えられた電位Ｖ２が、各記憶装置１０に供給される。また、各記憶装置１０には、配線１３２を介して電位Ｖ１が与えられる。
【０１０２】
図８（Ａ）では、スイッチ１３０として一のトランジスタを用いている場合を例示している。そして、スイッチ１３０は信号ＳｉｇＡによりスイッチングが制御される。スイッチ１３０により、各記憶装置１０への、電位Ｖ２の供給を制御することができる。
【０１０３】
図８（Ｂ）に示す記憶装置は、スイッチ１３３と、記憶装置１０を複数有する。スイッチ１３３を介して配線１３２に与えられた電位Ｖ１が、各記憶装置１０に供給される。また、各記憶装置１０には、配線１３１を介して電位Ｖ２が与えられる。
【０１０４】
図８（Ｂ）では、スイッチ１３３として一のトランジスタを用いている場合を例示している。そして、スイッチ１３３は信号ＳｉｇＡによりスイッチングが制御される。スイッチ１３３により、各記憶装置１０への、電位Ｖ１の供給を制御することができる。
【０１０５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０６】
（実施の形態５）
次いで、本発明の一態様に係る記憶装置を用いた、半導体装置の構成を一例として図９に示す。図９に示す半導体装置３００は、ＣＰＵコア３０１、パワーコントローラ３０２、パワースイッチ３０３、キャッシュ３０４、バスインターフェース３０５、及びデバッグインターフェース３０６を有する。さらに、ＣＰＵコア３０１は、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３１１、及びレジスタファイル３１２を有する。
【０１０７】
制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェース３０５、デバッグインターフェース３０６、及びパワーコントローラ３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
【０１０８】
ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【０１０９】
そして、制御装置３０７には、制御装置３０７において実行される複数の命令で構成されるアプリケーションなどのプログラムと、ＡＬＵ３１１における演算処理に用いられるデータとを、記憶する機能を有するメインメモリが設けられている。
【０１１０】
キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。パイプラインレジスタ３０９は、制御装置３０７で用いられる命令（プログラム）のうち、使用頻度の高い命令を一時的に記憶しておく機能を有する。なお、図９では図示していないが、半導体装置３００には、キャッシュ３０４の動作を制御するキャッシュコントローラが設けられている。
【０１１１】
レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、制御装置３０７のメインメモリから読み出されたデータ、ＡＬＵ３１１の演算処理の途中で得られたデータ、或いはＡＬＵ３１１の演算処理の結果得られたデータ、などを記憶することができる。
【０１１２】
パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理の途中で得られたデータ、或いはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。また、アプリケーションなどのプログラムを一時的に記憶する機能を有していても良い。
【０１１３】
バスインターフェース３０５は、半導体装置３００と半導体装置の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、デバッグの制御を行うための命令を半導体装置３００に入力するための信号の経路としての機能を有する。バスインターフェース３０５とデバッグインターフェース３０６には、それぞれにレジスタが付設されている。
【０１１４】
パワースイッチ３０３は、半導体装置３００が有する、パワーコントローラ３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電圧の供給の有無が一律に制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。
【０１１５】
上記構成を有する半導体装置３００における、パワーゲーティングの動作の流れについて、一例を挙げて説明する。
【０１１６】
まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、半導体装置３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、半導体装置３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしても良い。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、制御装置３０７における命令の実行が再開される。
【０１１７】
図９に示した半導体装置３００を実際に設計することで得られたレイアウトを、図１０に示す。図１０に示すレイアウトでは、キャッシュ３０４の動作を制御するキャッシュコントローラ３１３が図示されている。また、図１９に、実際に作製された半導体装置３００の外観を写した写真を示す。
【０１１８】
以下の表２に、設計された半導体装置３００の仕様を示す。
【０１１９】
【表２】
2014209714.tif 000004
【０１２０】
設計された半導体装置３００では、ＣＰＵコア３０１と、キャッシュ３０４と、バスインターフェース３０５とが、互いに異なるパワードメインに属していた。
【０１２１】
また、図１１に、設計された半導体装置３００で行われるパイプライン処理の流れを、模式的に示す。図１１ではＡＤＤ命令、ＬＯＡＤ命令、ＪＵＭＰ命令で構成される３段のパイプライン処理を示している。ＡＤＤ命令、ＬＯＡＤ命令のそれぞれでは、ＩＦ（命令フェッチ）、Ｄ＆Ｅ（デコード及び実行）、Ｗ＆Ｍ（ライトバック及びメモリーアクセス）が順に実行される。ＪＵＭＰ命令では、ＩＦ、Ｄ＆Ｅが順に実行される。
【０１２２】
図２２には作製された半導体装置３００のパワーゲーティング時における、各種信号の波形を示す。図２２（Ａ）は１ｃｌｏｃｋの電源オフ期間後の、第２記憶回路１２からのデータの復帰、図２２（Ｂ）は１００００ｃｌｏｃｋの電源オフ期間後の、第３記憶回路１３からの復帰を行っている。図２２（Ａ）では、データの退避に要する期間が３ｃｌｏｃｋｓ、電源オフ期間１ｃｌｏｃｋ、データの復帰に要する期間７ｃｌｏｃｋｓ、合計１１ｃｌｏｃｋｓという細かい時間粒度が確認された。なお、パワーゲーティング動作の検証の一つとして、パワーゲーティング前後のレジスタ値が全て一致していることを確認している。
【０１２３】
図２３は作製された半導体装置３００の電源電流を評価した結果である。４０３ｃｌｏｃｋｓからなるテストプログラムとパワーゲーティングを交互に行ったときの平均電源電流とパワーゲーティング時間の関係を示している。図２３より、損益分岐時間（ＢＥＴ）はＣＯＲＥ−ｃｌｏｃｋ数換算で４０ｃｌｏｃｋｓが得られた。これは、ＭＴＳＲ−Ｒを用いたパワーゲーティングのＢＥＴ（４４−１１４ｃｌｏｃｋｓ）より小さい値である。また、第２記憶回路１２及び第３記憶回路１３のいずれから復帰する場合も平均電源電流は同程度であり、第３記憶回路１３への書き込みに要する電力量が小さいことがわかる。詳細な測定から、第３記憶回路１３への書き込みに要する電力量は約２．３ｎＪ／１４１０ＦＦｓを得た。これは、１００ｎｍＳＴＴ−ＲＡＭの書き込みに要する電力量である５ｐＪ／ｂｉｔよりも小さい値である。
【０１２４】
下記の表５は、図３に示した記憶装置１０（ＳＲ−Ｒ）と、ＤＦＦを用いたレジスタ（ｎｏｒｍａｌ  Ｒｅｇｉｓｔｅｒ）の比較である。第２記憶回路１２及び第３記憶回路１３による負荷容量の増加はごくわずかであり、シミュレーションにより周波数低下と電力増加はそれぞれ５％、４％と見積もられた。
【０１２５】
【表５】
2014209714.tif 000005
【０１２６】
図２４に、記憶装置１０のレイアウトを示す。図２４から、記憶装置１０は以下に述べるＣＡＡＣのＩＧＺＯを用いたトランジスタ２１５を、Ｓｉを用いたトランジスタ上に積層して形成することで、面積増を３５％に抑えられることがわかる。作製した半導体装置３００で換算すると、周波数低下および電力増加、面積増はそれぞれ０．１％、１％、２％と、小さい値であることが見積もられた。
【０１２７】
図２５には第２記憶回路１２及び第３記憶回路１３のデータの保持時間を評価した結果を示す。第２記憶回路１２の３５ｍｓは第３記憶回路１３へ退避させるのに十分な時間であり、第３記憶回路１３の１ｈはパワーゲーティングを行う時間として十分な長さであった。保持されているデータは必要に応じてリフレッシュさせることも原理的に可能である。
【０１２８】
次いで、設計された半導体装置３００のキャッシュ３０４が有する、メモリセルの構成を図１２に示す。
【０１２９】
図１２に示すメモリセルは、ｎチャネル型のトランジスタ３５０乃至トランジスタ３５３と、インバータ３５４及びインバータ３５５と、容量素子３５６及び容量素子３５７とを有する。
【０１３０】
そして、トランジスタ３５０のソース及びドレインは、一方が配線ＢＬに接続され、他方がインバータ３５４の入力端子及びインバータ３５５の出力端子に接続されている。トランジスタ３５０のゲート電極は、配線ＷＬに接続されている。トランジスタ３５３のソース及びドレインは、一方が配線ＢＬｂに接続され、他方がインバータ３５４の出力端子及びインバータ３５５の入力端子に接続されている。トランジスタ３５３のゲート電極は、配線ＷＬに接続されている。
【０１３１】
また、トランジスタ３５１のソース及びドレインは、一方がインバータ３５４の入力端子及びインバータ３５５の出力端子に接続され、他方が容量素子３５６の一方の電極に接続されている。トランジスタ３５１のゲート電極は、配線ＯＳＷＥに接続されている。トランジスタ３５２のソース及びドレインは、一方がインバータ３５４の出力端子及びインバータ３５５の入力端子に接続され、他方が容量素子３５７の一方の電極に接続されている。トランジスタ３５２のゲート電極は、配線ＯＳＷＥに接続されている。
【０１３２】
図１２に示すメモリセルでは、トランジスタ３５１及びトランジスタ３５２に、チャネル形成領域が酸化物半導体膜に設けられるトランジスタが、用いられている。容量素子３５６及び容量素子３５７に電荷を蓄積することで、インバータ３５４及びインバータ３５５によって保持されているデータを、容量素子３５６及び容量素子３５７に退避させることができる。
【０１３３】
図１３に、実際に設計された、キャッシュ３０４が有するメモリセルのレイアウトを示す。また、下記の表３に、設計されたキャッシュ３０４に仕様を示す。
【０１３４】
【表３】
2014209714.tif 000006
【０１３５】
次いで、設計された半導体装置の各回路に供給される電源電流について、シミュレーションにより得られた結果を図１４に示す。シミュレーションでは、駆動周波数を１５．１５ＭＨｚ、電源電圧を２．５Ｖとした。そして、ＣＰＵコアと、キャッシュと、パワーコントローラ（ｐｃｔｒ）と、ＣＰＵコア、キャッシュ、及びパワーコントローラ（ｐｃｔｒ）以外のバッファやアイソレータなどの回路（ｔｏｐＶＤＤ２）、のそれぞれに供給される電源電流Ｉａｖｇ（μＡ）について、通常の動作時（Ｎｏｒｍａｌ）と、クロックゲーティング時（ＣＧ）と、パワーゲーティング時（ＰＧ）とに分けて、シミュレーションにより調べた。
【０１３６】
図１４に示すように、ｔｏｐＶＤＤ２、ＣＰＵコア、キャッシュのそれぞれについては、通常の動作時（Ｎｏｒｍａｌ）よりもクロックゲーティング時（ＣＧ）とパワーゲーティング時（ＰＧ）の方が、電源電流Ｉａｖｇ（μＡ）を飛躍的に小さく抑えられることが分かった。なお、パワーコントローラ（ｐｃｔｒ）は、クロックゲーティング時（ＣＧ）とパワーゲーティング時（ＰＧ）よりも、通常の動作時（Ｎｏｒｍａｌ）の方が、電源電流Ｉａｖｇ（μＡ）は若干増加している。しかし、ｔｏｐＶＤＤ２、ＣＰＵコア、キャッシュにおける電源電流Ｉａｖｇ（μＡ）の削減効果を加味すると、トータルの電源電流Ｉａｖｇ（μＡ）は、クロックゲーティング時（ＣＧ）とパワーゲーティング時（ＰＧ）の方が大幅に小さくなることが分かった。また、クロックゲーティング時（ＣＧ）とパワーゲーティング時（ＰＧ）とを比較すると、パワーゲーティング時（ＰＧ）の方がｔｏｐＶＤＤ２の電源電流Ｉａｖｇ（μＡ）を小さく抑えられていることが分かった。
【０１３７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１３８】
（実施の形態６）
次いで、酸化物半導体膜にチャネル形成領域が設けられるトランジスタを、パワースイッチに用いた場合の、パワードメインとパワースイッチの接続構成を、図１５（Ａ）に示す。
【０１３９】
図１５（Ａ）では、酸化物半導体膜にチャネル形成領域が設けられたトランジスタ３６０が、配線３６２と配線３６３との電気的な接続を制御している。配線３６３は、パワードメイン３６１に接続されている。そして、配線３６３は、パワードメイン３６１に電源電位ＶＤＤ（Ｌｏｃａｌ  ＶＤＤ）を供給する機能を有している。配線３６２は、パワードメイン３６１に接続されている配線３６３と、パワードメイン３６１以外のパワードメインに接続されている配線とに、電源電位ＶＤＤ（Ｇｌｏｂａｌ  ＶＤＤ）を供給する機能を有している。
【０１４０】
トランジスタ３６０は、トランジスタのスイッチングを制御するための信号ｗａｋｅｕｐが配線３６４を介して与えられるゲート（フロントゲート）に加えて、トランジスタ３６０の閾値電圧を制御するための信号Ｖｂｇが配線３６５を介して与えられるゲート（バックゲート）を有する。
【０１４１】
図１５（Ｂ）に、信号ｗａｋｅｕｐの電位と、信号Ｖｂｇの電位と、配線３６３の電位の、タイミングチャートを示す。
【０１４２】
図１５（Ｂ）に示すように、信号ｗａｋｅｕｐの電位がローレベルであり、トランジスタ３６０が非導通状態にあるときは、信号Ｖｂｇの電位をローレベルとする。上記構成によって、トランジスタ３６０の閾値電圧はプラス側にシフトするので、トランジスタ３６０のオフ電流を低減することができる。よって、パワードメインへの電源電圧の供給が停止されている期間において、オフ電流に起因する電力の消費を抑えることができる。
【０１４３】
また、信号ｗａｋｅｕｐの電位がローレベルからハイレベルに変化することで、トランジスタ３６０が導通状態になり、パワードメイン３６１への電源電圧の供給が開始される。図１５（Ｂ）に示すように、信号ｗａｋｅｕｐの電位がハイレベルになった後、信号Ｖｂｇの電位をハイレベルとすることで、トランジスタ３６０の閾値電圧はマイナス側にシフトするので、トランジスタ３６０のオン電流を高めることができる。よって、信号ｗａｋｅｕｐの電位がローレベルからハイレベルに変化してから、配線３６３が電源電位ＶＤＤ（Ｌｏｃａｌ  ＶＤＤ）に達するまでに要する時間を短くすることができるので、オーバーヘッド時間を短くすることができる。
【０１４４】
また、信号Ｖｂｇの電位をローレベルとした状態で、信号ｗａｋｅｕｐの電位がローレベルからハイレベルに変化させることで、トランジスタ３６０が導通状態になったときに大電流（突入電流）がパワードメインに流れ込むのを防ぐことができる。
【０１４５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１４６】
（実施の形態７）
図１６に、半導体装置の断面構造を一例として示す。
【０１４７】
また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ４６０と、容量素子４６１とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ４６２上に形成されている場合を例示している。
【０１４８】
なお、トランジスタ４６２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ４６２は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ４６０はトランジスタ４６２上に積層されていなくとも良く、トランジスタ４６０とトランジスタ４６２とは、同一の層に形成されていても良い。
【０１４９】
薄膜のシリコンを用いてトランジスタ４６２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１５０】
トランジスタ４６２が形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１６では、ｎ型の導電型を有する単結晶シリコン基板を用いた場合を例示している。
【０１５１】
また、トランジスタ４６２は、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０１５２】
具体的に、トランジスタ４６２は、半導体基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる。
【０１５３】
トランジスタ４６２上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ接する配線４１０、配線４１１と、ゲート電極４０４に電気的に接続されている配線４１２とが、形成されている。
【０１５４】
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されており、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されており、配線４１２は、絶縁膜４０９上に形成された配線４１７に電気的に接続されている。
【０１５５】
配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように形成されている。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口部に、配線４１７に電気的に接続された配線４２１が形成されている。
【０１５６】
そして、図１６では、絶縁膜４４０上にトランジスタ４６０及び容量素子４６１が形成されている。
【０１５７】
トランジスタ４６０は、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に電気的に接続されている。
【０１５８】
また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設けられている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なっている部分が、容量素子４６１として機能する。
【０１５９】
なお、図１６では、容量素子４６１がトランジスタ４６０と共に絶縁膜４４０の上に設けられている場合を例示しているが、容量素子４６１は、トランジスタ４６２と共に、絶縁膜４４０の下に設けられていても良い。
【０１６０】
そして、トランジスタ４６０、容量素子４６１上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に設けられている。
【０１６１】
なお、図１６において、トランジスタ４６０は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０１６２】
トランジスタ４６０が、半導体膜４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１６３】
また、図１６では、トランジスタ４６０が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ４６０は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１６４】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【０１６５】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１６６】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１６７】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１６８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１６９】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１７０】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１７１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１７２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１７３】
以下では、酸化物半導体膜の構造について説明する。
【０１７４】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１７５】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１７６】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１７７】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１７８】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１７９】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１８０】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１８１】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１８２】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１８３】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１８４】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１８５】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１８６】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１８７】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１８８】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１８９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１９０】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１９１】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１９２】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１９３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１９４】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１９５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１９６】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１９７】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０１９８】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１９９】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法による炭素（Ｃ）濃度の測定値、またはシリコン（Ｓｉ）濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【０２００】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。
【０２０１】
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができる。
【０２０２】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０２０３】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０２０４】
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０２０５】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
【０２０６】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
【０２０７】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
【０２０８】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０２０９】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０２１０】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０２１１】
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
【０２１２】
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、共にＩｎ−Ｍ−Ｚｎ系酸化物を含む場合、第１の金属酸化物膜または第３の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２は、ｘ２の３倍未満であると好ましい。
【０２１３】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０２１４】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０２１５】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０２１６】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０２１７】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０２１８】
なお、第１乃至第３の金属酸化物膜は、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２１９】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
【０２２０】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速動作を実現する上で、より好ましい。
【０２２１】
また、以下の表４に、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ膜（ＣＡＡＣ−ＩＧＺＯ）を有するトランジスタを用いた記憶回路と、ＭＲＡＭを用いた記憶回路と、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いた記憶回路とＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いた記憶回路とについて、仕様を示す。
【０２２２】
【表４】
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【０２２３】
表４から分かるとおり、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ膜（ＣＡＡＣ−ＩＧＺＯ）を有するトランジスタを用いた記憶回路は、他の記憶回路に比べてデータの書き込みに要する電力が小さい。よって、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ膜などの酸化物半導体膜にチャネル形成領域を有するトランジスタを記憶回路に用いた記憶装置は、半導体装置のオーバーヘッド電力を削減するのに好適であると言える。
【０２２４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２２５】
（実施の形態８）
図１７（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０２２６】
図１７（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ７５１が、ワイヤボンディング法により、インターポーザ７５０上の端子７５２と接続されている。端子７５２は、インターポーザ７５０のチップ７５１がマウントされている面上に配置されている。そしてチップ７５１はモールド樹脂７５３によって封止されていても良いが、各端子７５２の一部が露出した状態で封止されるようにする。
【０２２７】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１７（Ｂ）に示す。
【０２２８】
図１７（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０２２９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２３０】
（実施の形態９）
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０２３１】
図１８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２３２】
図１８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２３３】
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０２３４】
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０２３５】
図１８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２３６】
図１８（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【０２３７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２３８】
（実施の形態１０）
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタの、オフ電流を測定した結果について述べる。
【０２３９】
オフ電流の測定には、図４０に示す断面構造を有するトランジスタを用いた。具体的に、図４０に示すトランジスタは絶縁膜４０上に位置していた。そして、図４０に示すトランジスタは、絶縁膜４０上の第１の金属酸化物膜４１と、第１の金属酸化物膜４１上の第２の金属酸化物膜４２と、第２の金属酸化物膜４２上においてソース電極またはドレイン電極としての機能を有する一対の導電膜４３と、第２の金属酸化物膜４２及び一対の導電膜４３上の第３の金属酸化物膜４４と、第３の金属酸化物膜４４上のゲート絶縁膜４５と、ゲート絶縁膜４５を間に挟んで、第１の金属酸化物膜４１、第２の金属酸化物膜４２、及び第３の金属酸化物膜４４と重なるゲート電極４６とを有していた。さらに、図４０に示すトランジスタは、絶縁膜４７に覆われていた。
【０２４０】
以下、図４０に示すトランジスタの、具体的な作製方法について述べる。まず、１００ｎｍ膜厚の熱酸化膜で覆われたシリコン基板上に、ＰＥＣＶＤ法を用いて、膜厚３００ｎｍの酸化窒化珪素膜を形成した。次いで、当該酸化窒化珪素膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて研磨することで、絶縁膜４０を形成した。酸化窒化珪素膜の研磨量は約１２ｎｍとした。次いで、４５０℃で、真空雰囲気下において１時間加熱処理を施した後、絶縁膜４０にイオン注入法により酸素を添加した。イオン注入の条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
【０２４１】
次いで、絶縁膜４０上に、第１の金属酸化物膜と第２の金属酸化物膜とを、大気開放せずに、連続的に形成した。第１の金属酸化物膜として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。また、第２の金属酸化物膜として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度３００℃、基板とターゲット間の距離を６０ｍｍとした。
【０２４２】
次いで、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室内にて、酸素雰囲気下において加熱処理を１時間行った。そして、第１の金属酸化物膜及び第２の金属酸化物膜の形状をエッチングにより加工することで、膜厚が約２０ｎｍである島状の第１の金属酸化物膜４１と、膜厚が約１５ｎｍである第２の金属酸化物膜４２を形成した。なお、上記エッチングには、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法を用いた。エッチング条件は、基板温度を７０℃とし、エッチングガスを三塩化ホウ素と塩素の混合ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）とし、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとし、処理時間を８９秒とした。
【０２４３】
次いで、第１の金属酸化物膜４１及び第２の金属酸化物膜４２上に、膜厚１００ｎｍのタングステン膜を形成した。そして、上記タングステン膜の形状をエッチングにより加工することで、ソース電極またはドレイン電極としての機能を有する一対の導電膜４３を形成した。
【０２４４】
タングステン膜は、スパッタリング法によって成膜した。成膜条件は、アルゴン雰囲気下（流量８０ｓｃｃｍ）、圧力０．８Ｐａ、電源電力（ＤＣ）１ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
【０２４５】
また、タングステン膜のエッチングは、具体的には、以下のように行った。まず、エッチング条件を、基板温度を４０℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）とし、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし、処理時間を１３秒として、第１のエッチングを行った。次いで、基板温度を４０℃とし、エッチングガスを酸素（Ｏ２＝１００ｓｃｃｍ）とし、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａとし、処理時間を１５秒として、レジストマスクのアッシングを行った。アッシングにより、第１のエッチングにおいて用いられたレジストマスクが、部分的に除去され、後退した。次いで、エッチング条件を、基板温度を４０℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）とし、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし、処理時間を４秒として、後退したレジストマスクを用いて第２のエッチングを行った。
【０２４６】
上述した条件でエッチングを行うことで、一対の導電膜４３の端部に傾斜を設けることができた。
【０２４７】
次いで、一対の導電膜４３上に、第３の金属酸化物膜を形成した。第３の金属酸化物膜として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
【０２４８】
次いで、第３の金属酸化物膜上に、ゲート絶縁膜４５となる絶縁膜として、膜厚２０ｎｍの酸化窒化珪素膜を、ＣＶＤ法を用いて形成した。基板温度は３５０℃、圧力は２００Ｐａとした。
【０２４９】
次いで、ゲート絶縁膜４５となる絶縁膜上に、ゲート電極４６となる導電膜を形成した。上記導電膜は、膜厚３０ｎｍの窒化タンタル膜と、膜厚１３５ｎｍのタングステン膜を、順に積層することで形成した。窒化タンタル膜は、成膜条件を、アルゴン及び窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力（ＤＣ）１．０ｋＷ、基板温度室温（約２７℃）、基板とターゲット間の距離を６０ｍｍとした。タングステン膜は、成膜条件を、アルゴン（アルゴン＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力（ＤＣ）４．０ｋＷ、基板温度約２００℃、基板とターゲット間の距離を６０ｍｍとした。なお、タングステン膜の形成時に、基板裏面へ加熱したアルゴン（アルゴン＝１０ｓｃｃｍ）を更に供給した。
【０２５０】
次いで、ゲート電極４６となる導電膜の形状をエッチングにより加工することで、ゲート電極４６を形成した。また、上記導電膜のエッチングは、具体的には、以下のように行った。まず、エッチング条件を、基板温度を４０℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）とし、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし、処理時間を１２秒として、第１のエッチングを行った。次いで、エッチング条件を、基板温度を４０℃とし、エッチングガスを塩素（Ｃｌ２：＝１００ｓｃｃｍ）とし、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａとし、処理時間を１０秒として、第２のエッチングを行った。
【０２５１】
次いで、ゲート電極４６及び一対の導電膜４３をマスクとして、ゲート絶縁膜４５となる絶縁膜と、第３の金属酸化物膜の形状をエッチングにより加工することで、形状が加工されたゲート絶縁膜４５及び第３の金属酸化物膜４４とを、形成した。なお、上記エッチングには、誘導結合型プラズマエッチング法を用いた。エッチング条件は、基板温度を７０℃とし、エッチングガスを三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）とし、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａとし、処理時間を３６秒とした。
【０２５２】
次いで、トランジスタを覆うように、膜厚７０ｎｍの酸化アルミニウム膜と膜厚３００ｎｍの酸化窒化珪素膜とが順に積層された、絶縁膜４７を形成した。酸化アルミニウム膜はスパッタリング法を用いて形成し、酸化窒化珪素膜はＣＶＤ法を用いて形成した。酸化アルミニウム膜の成膜条件は、アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＲＦ）２．５ｋＷ、基板温度２５０℃、基板とターゲット間の距離を６０ｍｍとした。
【０２５３】
次いで、４００℃にて、酸素雰囲気下において加熱処理を１時間行った。
【０２５４】
次いで、絶縁膜４７に、一対の導電膜に達する開口部を、エッチングにより形成した。上記エッチングは、誘導結合型プラズマエッチング法を用いた。
【０２５５】
具体的に、酸化窒化珪素膜のエッチングは、以下のように行った。まず、エッチング条件を、基板温度を７０℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス（ＣＨＦ３：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃｃｍ）とし、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａとし、処理時間を３秒として、第１のエッチングを行った。次いで、エッチング条件を、基板温度を７０℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）とし、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａとし、処理時間を６１秒として、第２のエッチングを行った。次いで、エッチング条件を、基板温度を７０℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス（ＣＨＦ３：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃｃｍ）とし、電源電力４７５Ｗ、バイアス電力１５０Ｗ、圧力５．５Ｐａとし、処理時間を３秒として、第３のエッチングを行った。次いで、エッチング条件を、基板温度を７０℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）とし、電源電力４７５Ｗ、バイアス電力１５０Ｗ、圧力５．５Ｐａとし、処理時間を３６秒として、第４のエッチングを行った。
【０２５６】
また、具体的に、酸化アルミニウム膜のエッチング条件は、基板温度を７０℃とし、エッチングガスを三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）とし、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとし、処理時間を１８５秒とした。
【０２５７】
次いで、開口部内及び絶縁膜４７上に、膜厚５０ｎｍのチタン膜と、膜厚２００ｎｍのアルミニウム膜と、膜厚５０ｎｍのチタン膜とを順に積層させた導電膜を、スパッタリング法を用いて形成した。最下層と最上層のチタン膜の成膜条件は、アルゴン雰囲気下（流量２０ｓｃｃｍ）、圧力０．１Ｐａ、電源電力（ＤＣ）１２ｋＷ、基板温度室温（２７℃）、基板とターゲット間の距離を４００ｍｍとした。また、アルミニウム膜の成膜条件は、アルゴン雰囲気下（流量５０ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）１ｋＷ、基板温度室温（２７℃）、基板とターゲット間の距離を６０ｍｍとした。
【０２５８】
次いで、開口部内及び絶縁膜４７上の導電膜の形状をエッチングにより加工し、配線を形成した。上記エッチングには、誘導結合型プラズマエッチング法を用いた。具体的には、まず、エッチング条件を、基板温度を７０℃とし、エッチングガスを三塩化ホウ素と塩素の混合ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）とし、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとし、処理時間を約１００秒として、第１のエッチングを行った。次いで、エッチング条件を、基板温度を７０℃とし、エッチングガスを四フッ化炭素（ＣＦ４＝８０ｓｃｃｍ）とし、電源電力５００Ｗ、バイアス電力５０Ｗ、圧力２．０Ｐａとし、処理時間を約１５秒として、第２のエッチングを行った。
【０２５９】
次いで、膜厚１．６μｍのポリイミド膜を、塗布法を用いて形成した後、大気雰囲気下において、３００℃で１時間程度、加熱処理を行った。
【０２６０】
以上によって、本実施例のトランジスタを作製した。
【０２６１】
次いで、オフ電流の測定に用いた評価用回路の構成を図４１に示す。図４１に示す評価用回路は、トランジスタ５０乃至トランジスタ５３を有する。トランジスタ５０は、ゲートが入力端子ＩＮ１に接続されており、ソース及びドレインの一方が入力端子ＩＮ２に接続されており、ソース及びドレインの他方がトランジスタ５２のゲート（ノードＮＤ）に接続されている。トランジスタ５１は、ゲートが入力端子ＩＮ３に接続されており、ソース及びドレインの一方が入力端子ＩＮ４に接続されており、ソース及びドレインの他方がトランジスタ５２のゲート（ノードＮＤ）に接続されている。トランジスタ５２は、ソース及びドレインの一方が入力端子ＩＮ７に接続されており、ソース及びドレインの他方が出力端子ＯＵＴに接続されている。トランジスタ５３は、ゲートが入力端子ＩＮ５に接続されており、ソース及びドレインの一方が入力端子ＩＮ６に接続されており、ソース及びドレインの他方が出力端子ＯＵＴに接続されている。
【０２６２】
作製されたトランジスタ５１のチャネル長は０．８μｍ、チャネル幅は１０ｃｍ、Ｌｏｖ長は０．３μｍであった。なお、Ｌｏｖ長とは、チャネル長方向における、導電膜４３とゲート電極４６とが互いに重畳する領域の長さを意味する。また、チャネル長方向とは、一対の導電膜４３間において、キャリアが最短距離で移動する方向を意味する。また、トランジスタ５２及びトランジスタ５３のチャネル長は３μｍ、チャネル幅は１００μｍ、Ｌｏｖ長は０．３μｍであった。また、トランジスタ５０のチャネル長は１０μｍ、チャネル幅は１０μｍ、Ｌｏｖ長は０．３μｍであった。
【０２６３】
図４２に、測定時とデータの保持時において、入力端子ＩＮ１、ＩＮ２、ＩＮ５、ＩＮ６、ＩＮ７に与えられた電位のタイミングチャートを示す。なお、測定時及びデータの保持時の両方において、入力端子ＩＮ３には−３Ｖの電位が継続して与えられ、入力端子ＩＮ４には１Ｖの電位が継続して与えられた。また、入力端子ＩＮ１、ＩＮ２、ＩＮ５、ＩＮ６、ＩＮ７に与えられたハイレベルの電位（Ｈｉ）と、ローレベルの電位（Ｌｏ）の値を、表９に示す。
【０２６４】
【表９】
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【０２６５】
図４２のタイミングチャートに示すように、期間Ｔ１において入力端子ＩＮ１、ＩＮ２及びＩＮ７にハイレベルの電位を与え、入力端子ＩＮ５及びＩＮ６にローレベルの電位を与えた。上記動作により、ノードＮＤに、入力端子ＩＮ２から与えられたデータを含む２Ｖの電位が与えられた。次いで、期間Ｔ２において、入力端子ＩＮ１、ＩＮ２、及びＩＮ７にローレベルの電位を与え、入力端子ＩＮ５及びＩＮ６にハイレベルの電位を与えた。上記動作により、ノードＮＤがフローティングの状態となり、ノードＮＤにおいて電位が保持される状態となった。次いで、期間Ｔ３において入力端子ＩＮ１、ＩＮ２及びＩＮ７にハイレベルの電位を与え、入力端子ＩＮ５及びＩＮ６にローレベルの電位を与えた。上記動作により、期間Ｔ１と同様に、ノードＮＤに、入力端子ＩＮ２から与えられたデータを含む２Ｖの電位が与えられた。
【０２６６】
なお、期間Ｔ１及び期間Ｔ３のそれぞれにおいて、ノードＮＤにデータを含む電位を与えることで、トランジスタ５０の電気的特性のばらつきに起因して、ノードＮＤの電位がばらつくのを防ぐことができる。
【０２６７】
次いで、期間Ｔ４において、入力端子ＩＮ１、ＩＮ２、及びＩＮ７にローレベルの電位を与え、入力端子ＩＮ５及びＩＮ６にハイレベルの電位を与えた。上記動作により、ノードＮＤがフローティングの状態となり、ノードＮＤにおいて電位が保持される状態となった。
【０２６８】
次いで、期間Ｔ５において、入力端子ＩＮ１、ＩＮ２、ＩＮ５、及びＩＮ６にローレベルの電位を与え、入力端子ＩＮ７にハイレベルの電位を与えた。上記動作により、トランジスタ５２及びトランジスタ５３がソースフォロワ回路として機能する。よって、ノードＮＤの電位が高いほどトランジスタ５２のドレイン電流が大きくなり、出力端子ＯＵＴの電位は入力端子ＩＮ７に与えられる電位に近づく、ノードＮＤの電位が低いほどトランジスタ５２のドレイン電流が小さくなり、出力端子ＯＵＴの電位は入力端子ＩＮ６に与えられる電位に近づく。すなわち、トランジスタ５１のオフ電流が小さく、ノードＮＤの電荷のリークが小さいほど、出力端子ＯＵＴの電位は高くなり、トランジスタ５１のオフ電流が大きく、ノードＮＤの電荷のリークが大きいほど、出力端子ＯＵＴの電位は低くなる。
【０２６９】
次いで、期間Ｔ６において、入力端子ＩＮ１、ＩＮ２、及びＩＮ７にローレベルの電位を与え、入力端子ＩＮ５及びＩＮ６にハイレベルの電位を与えた。上記動作により、ノードＮＤがフローティングの状態となり、ノードＮＤにおいて電位が保持される状態となった。
【０２７０】
そして、期間Ｔ６終了後に、期間Ｔ５と期間Ｔ６とを繰り返し設けた。
【０２７１】
なお、期間Ｔ１乃至期間Ｔ５の長さは、それぞれ１０秒、１５秒、１０秒、２０秒、１０秒とした。また、期間Ｔ１と期間Ｔ２の間に、入力端子ＩＮ１の電位がローレベル、入力端子ＩＮ２の電位がハイレベルである期間が５秒設けられた。また、期間Ｔ２と期間Ｔ３の間に、入力端子ＩＮ１の電位がローレベル、入力端子ＩＮ２の電位がハイレベルである期間が５秒設けられた。また、期間Ｔ３と期間Ｔ４の間に、入力端子ＩＮ１の電位がローレベル、入力端子ＩＮ２の電位がハイレベルである期間が５秒設けられた。そして、期間Ｔ６の長さは５分間とした。すなわち、期間Ｔ５における出力端子ＯＵＴの電位の測定は、データの保持時には５分間隔で行われた。
【０２７２】
上述したように、測定された出力端子ＯＵＴの電位の変化から、ノードＮＤの電位の変化を見積もることができる。そして、ノードＮＤの電位の変化から、トランジスタ５１のオフ電流を見積もることができる。
【０２７３】
ノードＮＤに蓄積された電荷量（ＱＮ［Ｃ］）は、ノードＮＤに蓄積可能な容量（ＣＮ［Ｆ］）と、ノードＮＤの電位（ＶＮ［Ｖ］）との積である（ＱＮ＝ＣＮ・ＶＮ）。また、ノードＮＤに蓄積された電荷量の変化（ΔＱＮ［Ｃ］）を時間の変化（Δｔ［秒］）で除した値が、ノードＮＤのリーク電流（ＩＮｌｅａｋ［Ａ］）となる。
【０２７４】
したがって、ノードＮＤのリーク電流（ＩＮｌｅａｋ［Ａ］）と、ノードＮＤの時間の変化（Δｔ［秒］）に対するノードＮＤの電位の変化（ΔＶＮ［Ｖ］）との関係は、ノードＮＤに蓄積可能な容量（ＣＮ［Ｆ］）を用いて、式３のように表される。
【０２７５】
ＩＮｌｅａｋ＝ＣＮ×ΔＶＮ／Δｔ      式３
【０２７６】
また、出力端子ＯＵＴの電位の測定は、以下のシーケンスに従って行った。まず、基板温度を１５０℃で１０時間保持した状態で、ノードＮＤへのデータの書き込み（期間Ｔ１乃至期間Ｔ３で行われる動作）を、１時間ごとに１０回行った。次いで、基板温度を１２５℃で１０時間保持した状態で、ノードＮＤへのデータの書き込みを、１時間ごとに１０回行った。次いで、基板温度を８５℃で２４時間保持した状態で、ノードＮＤへのデータの書き込みを、６時間ごとに４回行った。次いで、基板温度を８５℃で３６時間保持した状態で、ノードＮＤへのデータの書き込みを、１２時間ごとに３回行った。次いで、基板温度を６０℃で６０時間保持した状態とし、ノードＮＤへのデータの書き込みを、最初に１回だけ行った。そして、データの保持が行われている間は、上述したように、期間Ｔ５における出力端子ＯＵＴの電位の測定が５分間隔で行われた。
【０２７７】
また、測定に際し、２つの評価用回路（Ｓａｍｐｌｅ１、Ｓａｍｐｌｅ２）を用意した。Ｓａｍｐｌｅ１、Ｓａｍｐｌｅ２において出力端子ＯＵＴの電位を測定し、当該電位の変化から見積もられたオフ電流の値を図３８に示す。図３８に示すように、トランジスタ５１のオフ電流は、時間の経過に伴い小さくなっていることが分かった。オフ電流が時間の経過に伴い小さく見積もられた理由として、ノードＮＤに電位が与えられた直後は、トランジスタ５１のゲート絶縁膜が有する浅いトラップ準位に捕獲される電荷の移動が、ノードＮＤの電位の変化に寄与していることが挙げられる。そのため、時間の経過に伴い、電荷が捕獲されていないトラップ準位が少なくなり、移動する電荷の量が少なくなったため、オフ電流が小さく見積もられたと考えられる。すなわち、時間の経過に伴い、トラップ準位に捕獲される電荷の移動の影響が少ない、正確なオフ電流の値を見積もることができる。
【０２７８】
具体的に、基板温度が８５℃のときに測定された出力端子ＯＵＴの電位の変化から、トランジスタ５１のオフ電流が３０ｙＡ／μｍ乃至４０ｙＡ／μｍであることが見積もられた。また、基板温度が６０℃のときに測定された出力端子ＯＵＴの電位の変化から、トランジスタ５１のオフ電流が３ｙＡ／μｍ乃至５ｙＡ／μｍであることが見積もられた。
【０２７９】
次いで、図３８に示すオフ電流のアレニウスプロットを図３９に示す。横軸は、基板温度の逆数を１０００倍にした値を示しており、縦軸はオフ電流を対数目盛で示している。図３９に示すように、測定により得られたオフ電流と温度の関係は、直線状のグラフで表され、活性化エネルギーがほぼ一定であることが分かった。
【０２８０】
〈実施の形態１１〉
図３７に、本発明の一態様にかかる半導体装置の断面構造を一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ５５０及びトランジスタ５５１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ５５０及びトランジスタ５５１のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ５５０のチャネル長方向とトランジスタ５５１のチャネル長方向とが、必ずしも一致していなくともよい。
【０２８１】
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
【０２８２】
また、図３７では、酸化物半導体膜にチャネル形成領域を有するトランジスタ５５１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ５５０上に形成されている場合を例示している。
【０２８３】
トランジスタ５５０は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ５５０は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ５５１はトランジスタ５５０上に積層されていなくとも良く、トランジスタ５５１とトランジスタ５５０とは、同一の層に形成されていても良い。
【０２８４】
シリコンの薄膜を用いてトランジスタ５５０を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０２８５】
トランジスタ５５０が形成される基板５００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図３７では、単結晶シリコン基板を基板５００として用いる場合を例示している。
【０２８６】
また、トランジスタ５５０は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図３７では、トレンチ分離法を用いてトランジスタ５５０を電気的に分離する場合を例示している。具体的に、図３７では、エッチング等により基板５００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域５０１により、トランジスタ５５０を素子分離させる場合を例示している。
【０２８７】
また、トレンチ以外の領域に存在する基板５００の凸部には、トランジスタ５５０の不純物領域５０２及び不純物領域５０３と、不純物領域５０２及び不純物領域５０３に挟まれたチャネル形成領域５０４とが設けられている。さらに、トランジスタ５５０は、チャネル形成領域５０４を覆う絶縁膜５０５と、絶縁膜５０５を間に挟んでチャネル形成領域５０４と重なるゲート電極５０６とを有する。
【０２８８】
トランジスタ５５０では、チャネル形成領域５０４における凸部の側部及び上部と、ゲート電極５０６とが絶縁膜５０５を間に挟んで重なることで、チャネル形成領域５０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ５５０の基板上における専有面積を小さく抑えつつ、トランジスタ５５０におけるキャリアの移動量を増加させることができる。その結果、トランジスタ５５０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域５０４における凸部のチャネル幅方向における幅（サラウンデッドチャネル幅）をＷ、チャネル形成領域５０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ５５０のオン電流をより大きくすることができ、電界効果移動度もより高められる。
【０２８９】
なお、バルクの半導体基板を用いたトランジスタ５５０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【０２９０】
トランジスタ５５０上には、絶縁膜５１１が設けられている。絶縁膜５１１には開口部が形成されている。そして、上記開口部には、不純物領域５０２、不純物領域５０３にそれぞれ電気的に接続されている導電膜５１２、導電膜５１３と、ゲート電極５０６に電気的に接続されている導電膜５１４とが、形成されている。
【０２９１】
そして、導電膜５１２は、絶縁膜５１１上に形成された導電膜５１６に電気的に接続されており、導電膜５１３は、絶縁膜５１１上に形成された導電膜５１７に電気的に接続されており、導電膜５１４は、絶縁膜５１１上に形成された導電膜５１８に電気的に接続されている。
【０２９２】
導電膜５１６乃至導電膜５１８上には、絶縁膜５２０が設けられている。そして、絶縁膜５２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜５２１が設けられている。絶縁膜５２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜５２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜５２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２９３】
絶縁膜５２１上には絶縁膜５２２が設けられており、絶縁膜５２２上には、トランジスタ５５１が設けられている。
【０２９４】
トランジスタ５５１は、絶縁膜５２２上に、酸化物半導体を含む半導体膜５３０と、半導体膜５３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜５３２及び導電膜５３３と、半導体膜５３０を覆っているゲート絶縁膜５３１と、ゲート絶縁膜５３１を間に挟んで半導体膜５３０と重なるゲート電極５３４と、を有する。なお、絶縁膜５２０乃至絶縁膜５２２には開口部が設けられており、導電膜５３３は、上記開口部において導電膜５１８に接続されている。
【０２９５】
なお、図３７において、トランジスタ５５１は、ゲート電極５３４を半導体膜５３０の片側において少なくとも有していれば良いが、絶縁膜５２２を間に挟んで半導体膜５３０と重なるゲート電極を、さらに有していても良い。
【０２９６】
トランジスタ５５１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２９７】
また、図３７では、トランジスタ５５１が、一のゲート電極５３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ５５１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０２９８】
また、図３７に示すように、トランジスタ５５１は、半導体膜５３０が、絶縁膜５２２上において順に積層された酸化物半導体膜５３０ａ乃至酸化物半導体膜５３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ５５１が有する半導体膜５３０が、単膜の金属酸化物膜で構成されていても良い。
【実施例１】
【０２９９】
本実施例では、試作された、本発明の一態様にかかるプロセッサの構成について説明する。
【０３００】
図２６に、試作されたプロセッサのブロック図を示す。プロセッサは３段パイプラインを持つ、３２ｂｉｔのＭＩＰＳ  Ｉコア（Ｃｏｒｅ  ｃｉｒｃｕｉｔｓ）、及び電源遮断スイッチ（Ｐｏｗｅｒ  ｓｗｉｔｃｈ）を有するコアパワードメイン（Ｃｏｒｅ  ｐｏｗｅｒ  ｄｏｍａｉｎ）と、パワーマネージメントユニット（ＰＭＵ）と、２ｋＢの記憶容量を有するキャッシュ（２ｋＢ  Ｃａｃｈｅ）と、キャッシュコントローラ（Ｃａｃｈｅ  Ｃｏｎｔｒｏｌｌｅｒ）と、バスインターフェース（Ｂｕｓ  ＩＦ）とを有する。
【０３０１】
プロセッサを構成するトランジスタの数は、キャッシュを除いて、Ｓｉをチャネル形成領域に用いたトランジスタ（以下、Ｓｉ  ＦＥＴと呼ぶ）が１７万個、ＣＡＡＣのＩＧＺＯを用いたトランジスタ（以下、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴと呼ぶ）が１万４千個であった。ＣＡＡＣ−ＩＧＺＯ  ＦＥＴは、コア内の全てのレジスタとキャッシュに搭載されており、プロセッサ中の全ての記憶装置は、電源電圧の供給が停止されている期間においてデータの保持が可能な構成を有していた。
【０３０２】
また、試作されたプロセッサでは、プロセッサの動作を制御する命令セットに、パワーゲーティング（ＰＧ）とクロックゲーティング（ＣＧ）の専用命令を一つずつ追加した。ＰＭＵは、上記専用命令に従い、ＰＧとＣＧを制御した。ＰＧとＣＧからの復帰は、２つの制御モードを用意した。一の制御モードは、所定のカウント数後の自動復帰、もう一つはインターラプトによる復帰である。
【０３０３】
また、電源遮断スイッチ（Ｐｏｗｅｒ  ｓｗｉｔｃｈ）として、電源電位ＶＤＤ側に接続するｐ型のＳｉ  ＦＥＴを用いた。評価を行いやすくするため、退避、復帰、電源遮断、クロック停止の時間を細かく設定できる構成とした。また、電源遮断スイッチを介してコア回路（Ｃｏｒｅ  ｃｉｒｃｕｉｔｓ）に供給されるＶＶＤＤ（Ｖｉｒｔｕａｌ  ＶＤＤ）を０Ｖに落とすためのｎ型のＳｉ  ＦＥＴを、電源遮断スイッチに設け、ＶＶＤＤをＰＭＵで制御できる構成とした。
【０３０４】
図２７に試作されたプロセッサの外観を示す。プロセッサは、Ｓｉ  ＦＥＴを０．３５μｍプロセスで、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴを０．１８μｍプロセスで試作した。表６にプロセッサの概要を示す。
【０３０５】
【表６】
2014209714.tif 000009
【０３０６】
次いで、図２８乃至図３１に、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴを用いた記憶装置（ＩＧＺＯ−Ｒ）の、パワーゲーティング実行時におけるシーケンスを示す。
【０３０７】
ＩＧＺＯ−Ｒは、標準的なフリップフロップ（Ｆｌｉｐ−ｆｌｏｐ）に加えて、状態保持回路（Ｓｔａｔｅ  ｒｅｔｅｎｔｉｏｎ  ｃｉｒｃｕｉｔ）を有する。そして、状態保持回路は、Ｓｉ  ＦＥＴと容量素子Ｃｓ１からなる１次リテンション回路（ＳＲＣ１）と、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴと容量素子Ｃｓ２からなる２次リテンション回路（ＳＲＣ２）と、を有する。
【０３０８】
図３２に、ＩＧＺＯ−Ｒのタイミングチャートを示す。通常動作時は標準的なフリップフロップとして使用することができる。信号ＲＳＴの電位はハイレベルであり、容量素子Ｃｓ１はフリップフロップのデータに従って常に充放電を行う。容量素子Ｃｓ１は標準的なフリップフロップには存在しない負荷であり、余分なエネルギー消費と動作速度劣化をもたらすと考えられる。しかし、実際の測定では、後述するように、プロセッサの性能への影響は、ほとんど見られなかった。
【０３０９】
また、通常動作時において信号ＯＳＧの電位はハイレベルであり、容量素子Ｃｓ２はダイオード接続されたＳｉ  ＦＥＴを介して充電される。
【０３１０】
また、ＳＲＣ１をＳｉ  ＦＥＴで構成し、通常動作時において常に容量素子Ｃｓ１にデータを書き込むことで、退避動作時では、信号ＲＳＴをローレベルの電位とすることでデータの退避が完了し、データの退避後、すぐに電源電圧のＩＧＺＯ−Ｒへの供給を停止することができる。つまり、ＩＧＺＯ−Ｒは、データの退避から電源電圧の供給停止までの時間を、０ｃｌｏｃｋとすることが原理的に可能である。
【０３１１】
しかし、実際のプロセッサでは、コアがＰＧ命令を実行してから電源を遮断するまでに１．５ｃｌｏｃｋｓ分の時間を要する。これは、ＰＭＵ内のＰＧ制御回路の起動に１ｃｌｏｃｋ分の時間を要するためである。また、ＰＭＵはコアとは逆のクロックエッジを採用しており、ＰＧ前後で０．５ｃｌｏｃｋｓずつ調整が必要となるためである。図３２では、データ”０”を退避する場合（実線）と、データ”１”を退避する場合（点線）のタイミングチャートを示す。
【０３１２】
短期間のＰＧであればＳＲＣ１でデータを保持し、そのまま復帰動作に入ることが可能である。一方、長期間の保持は、ＳＲＣ１のデータが消える前に、ＳＲＣ２にデータの退避を行う。ＳＲＣ２へのデータの退避は、ＶＶＤＤが０Ｖのもとで、単に信号ＯＳＧを所定の期間、ハイレベルの電位とすることで、行うことができる。予め、容量素子Ｃｓ２を充電しておき、ＳＲＣ２に入力されたデータに従って容量素子Ｃｓ２を放電することで、ＩＧＺＯ−Ｒへの電源電圧の供給が停止された状態でも、ＳＲＣ２へのデータの退避を行うことができる。
【０３１３】
また、実測の結果から、ＳＲＣ１でのデータの保持時間は、１２．８ｍｓｅｃであり、ＳＲＣ２でのデータの保持時間は１日以上であることが分かった。更に、１日以上のより長時間のパワーゲーティングが必要な場合には、データのリフレッシュ動作が可能である。
【０３１４】
復帰動作時には、初めにコアへの電源電圧の供給を開始させて、ＶＶＤＤを安定化させた。同時に、クロック信号ＣＬＫの電位と信号ＲＳＴの電位をハイレベルにし、図２８乃至図３１において点線の矢印で示すように、ｎｏｄｅ  ＮにＶＶＤＤを印加した。続いて、クロック信号ＣＬＫの電位をハイレベルにすると、ｎｏｄｅ  Ｎの電位は、図２８乃至図３１において示す、容量素子Ｃｓ１に接続されているｐ型のＳｉ  ＦＥＴの導通状態と、容量素子Ｃｓ２に接続されているｎ型のＳｉ  ＦＥＴの導通状態により定まる。具体的に、データ”０”がＳＲＣ１またはＳＲＣ２に保持される場合には、図２８及び図３０に示されるように、２つのＳｉ  ＦＥＴのうち少なくとも一方は常にオフであり、ｎｏｄｅ  Ｎの電位はハイレベルを保持した。一方、データ”１”がＳＲＣ１またはＳＲＣ２に保持される場合には、図２９及び図３１において実線の矢印で示すように、２つのＳｉ  ＦＥＴが共にオンとなり、ｎｏｄｅ  Ｎは放電されローレベルの電位となった。続いて、信号ＲＳＴにハイレベルがセットされ、データが正しくフリップフロップにラッチされた。
【０３１５】
本発明の一態様にかかるプロセッサは、ＰＧ時におけるエネルギーのオーバーヘッドに関して、以下の長所を有する。第１の長所は、ＩＧＺＯ−Ｒにおけるデータの退避に、ＳＲＣ１、ＳＲＣ２共に容量素子の充放電にのみ電力を要するために、データの退避に必要なエネルギーが小さいことである。第２の長所は、電源電圧の供給が停止されるまでの時間が１．５ｃｌｏｃｋｓと短く、その間にプロセッサ全体に流れるリーク電流によるエネルギーも小さいことである。第３の長所は、電源電圧の供給が停止されている期間中は、ＳＲＣ１、ＳＲＣ２共にデータ保持に全く電力を必要としないため、エネルギー消費がゼロであることである。第１乃至第３の長所によって、プロセッサ全体として、ＰＧ時におけるエネルギーのオーバーヘッドが小さいことが期待される。
【０３１６】
また、本発明の一態様にかかるプロセッサは、標準のフリップフロップに、信号ＯＳＧを供給するための配線を追加するだけで設計することができ、設計に際し、常に電源電位が供給されるような配線の追加は必要ない。ＰＭＵから信号ＯＳＧが供給される配線を１本追加するのみで、各種回路のレジスタをＩＧＺＯ−Ｒに容易に置換することができる。従って、ＩＧＺＯ−Ｒは設計の複雑さやチップ面積への影響の観点からも優れており、通常の設計フローを適用することが可能である。
【０３１７】
図３３に、コアにおける平均電源電流の測定結果を示す。測定は、ＰＧ期間を変えて１５ＭＨｚで行い、図３４に示すように、プログラムの実行とＰＧを繰り返した。プログラムは、ＮＯＰ命令、Ｊｕｍｐ命令、ＰＧ命令によって構成され、９ｃｌｏｃｋｓ分の時間を要する。図３３に、測定により得られた、ＳＲＣ１からデータを復帰する際の電流（ＰＧ−ＳＲＣ１）と、ＳＲＣ２からデータを復帰する際の電流（ＰＧ−ＳＲＣ２−ＶＶＤＤ０Ｖ）の値を示す。
【０３１８】
なお、ＳＲＣ２へのデータの退避は、ＶＶＤＤ＝０Ｖのもとで行う必要があり、ＳＲＣ１からデータを復帰する際の電流を測定する前に、ＩＧＺＯ−Ｒへの電源電圧の供給を停止する時、ＶＶＤＤを強制的に０Ｖに下げる動作を行った。ＳＲＣ１からデータを復帰する際の電流（ＰＧ−ＳＲＣ１）よりも、ＳＲＣ２からデータを復帰する際の電流（ＰＧ−ＳＲＣ２−ＶＶＤＤ０Ｖ）の値が大きいのは、プロセッサ全体が有する容量（以下、チップ容量と呼ぶ）に蓄積された電荷を短期間に放電したためと考えられる。
【０３１９】
そこで、ＳＲＣ２へのデータの退避に要するエネルギーを正確に見積もるため、ＩＧＺＯ−Ｒへの電源電圧の供給を停止する時に、ＶＶＤＤを強制的に０Ｖに下げたときの、ＳＲＣ１からデータを復帰する際の電流（ＰＧ−ＳＲＣ１−ＶＶＤＤ０Ｖ）も測定した。図３３に示すように、ＶＶＤＤを強制的に０Ｖに下げたときの、ＳＲＣ１からデータを復帰する際の電流（ＰＧ−ＳＲＣ１−ＶＶＤＤ０Ｖ）の値と、ＳＲＣ２からデータを復帰する際の電流（ＰＧ−ＳＲＣ２−ＶＶＤＤ０Ｖ）の値とがほぼ重なっていることから、ＳＲＣ２へのデータの退避には、ほとんど電流を消費しなかったことがわかった。なお、図３３には、ＣＧ時の電流（Ｃｌｏｃｋ  Ｇａｔｉｎｇ）の測定結果も併せて示した。
【０３２０】
ＰＧ時におけるエネルギーのオーバーヘッドＥＯＨ（以下、オーバヘッドエネルギーと呼ぶ）は、図３４に示すプログラムの実行時間ｔｅｘｅ、ＰＧ時間ｔｐｇ、測定された平均電流Ｉａｖｇ、及びプログラム実行時の平均電流Ｉ０を用いると、以下の式１で表される。
【０３２１】
ＥＯＨ＝（Ｉａｖｇ×（ｔｅｘｅ＋ｔｐｇ）−Ｉ０×ｔｅｘｅ）×ＶＤＤ      式１
【０３２２】
図２６に示すブロック図から、コア全体のオーバヘッドエネルギーは、式１に示すオーバヘッドエネルギーＥＯＨに、信号ＯＳＧの反転で消費されるエネルギーと、電源遮断スイッチ（Ｐｏｗｅｒ  ｓｗｉｔｃｈ）において消費されるエネルギーとを加算する必要がある。
【０３２３】
図３５に、オーバヘッドエネルギーＥＯＨに、信号ＯＳＧの反転で消費されるエネルギーの測定値と、電源遮断スイッチ（Ｐｏｗｅｒ  ｓｗｉｔｃｈ）において消費されるエネルギーの測定値とを加えることで得られる、コア全体のオーバヘッドエネルギーを示す。縦軸にはＮＯＰ命令１クロックあたりの消費エネルギーＥＮＯＰ（＝２．７ｎＪ）で規格化した値、つまりＮＯＰ命令に対するｂｒｅａｋ−ｅｖｅｎ  ｃｙｃｌｅ（ＢＥＣ）を示した。
【０３２４】
図３５から、ＳＲＣ１からデータを復帰する際のオーバヘッドエネルギーは６×ＥＮＯＰであることが分かった。図３５に示す、ＳＲＣ１からデータを復帰する際のエネルギー（ＰＧ−ＳＲＣ１）とＣＧ時のエネルギー（Ｃｌｏｃｋ  Ｇａｔｉｎｇ）の差は、主に、信号ＯＳＧが有する電位の極性を反転させるのに要するエネルギーに起因している。
【０３２５】
また、チップ容量の充放電に要するエネルギーは、ＶＶＤＤを強制的に０Ｖに下げたときの、ＳＲＣ１からデータを復帰する際のエネルギー（ＰＧ−ＳＲＣ１−ＶＶＤＤ０Ｖ）と、ＳＲＣ１からデータを復帰する際のエネルギー（ＰＧ−ＳＲＣ１）の差から、３４．５×ＥＮＯＰであることが分かった。そして、ＳＲＣ２からデータを復帰する際のオーバヘッドエネルギーは、トータルのオーバヘッドエネルギーから、チップ容量の充放電に要するエネルギーを差し引いた値、すなわち７．５×ＥＮＯＰであることが分かった。
【０３２６】
０．３５μｍのＳｉプロセスではリーク電流は非常に小さいため、オーバヘッドエネルギーはＰＧ時間に対してほぼ一定となった。
【０３２７】
次いで、４５ｎｍのＳｉプロセスにおけるＩＧＺＯ−ＲのＰＧの性能を、シミュレーションを用いて考察した。なお、以下に挙げる理由により、試作されたプロセッサでは、４５ｎｍのＳｉプロセスのＩＧＺＯ−Ｒに、０．１８μｍのＣＡＡＣ−ＩＧＺＯプロセスを組み合わせた。
【０３２８】
第１の理由として、ＳＲＣ２へのデータの退避は、ＳＲＣ１がデータを保持している限り正しく実行されるので、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴのオン電流はＳｉ  ＦＥＴほど高い値を維持する必要ないことが挙げられる。よって、ＰＧの性能はＳＲＣ２へのデータの退避を除いて、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴの電気的特性の影響を受けない。第２の理由として、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴは、後述するようにＳｉ  ＦＥＴが形成されている領域の上に、配置することができるため、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴのサイズが多少大きくても、レジスタ面積は増加しないことが挙げられる。更に、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴにはＳｉ  ＦＥＴほど移動度の高さが求められないので、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴのチャネル長は、Ｓｉ  ＦＥＴほど小さくする必要がない。第３の理由として、０．１８μｍのＣＡＡＣ−ＩＧＺＯプロセスを用いたハイブリッドプロセス技術は、既にチップ評価により確立されていることが挙げられる。
【０３２９】
退避動作時と復帰動作時における各種時間を、シミュレーションにより算出した。以下の表７に、試作の結果に基づく０．３５μｍプロセスのＳｉ  ＦＥＴモデルを採用した場合と、ＰＴＭに基づく４５ｎｍプロセスのＳｉ  ＦＥＴモデルを採用した場合の、シミュレーションの結果を示す。なお、いずれの場合も、試作の結果に基づく０．１８μｍプロセスのＣＡＡＣ−ＩＧＺＯ  ＦＥＴモデルを用いた。
【０３３０】
【表７】
2014209714.tif 000010
【０３３１】
表７から、ＳＲＣ１の保持時間（４８９ｎｓ）はＳＲＣ２のデータの退避時間（１６ｎｓ）に比べて十分に長く、４５ｎｍのＳｉプロセスを用いたＩＧＺＯ−Ｒは正常に動作可能なことが分かる。更に、ＳＲＣ２の保持時間（２時間）は、ＰＧでは十分に長い値である。４５ｎｍのＳｉプロセスでＳＲＣ２の保持時間が短くなるのは、容量素子Ｃｓ２が小さくなることと電源電圧が低下することが主な理由である。
【０３３２】
ＩＧＺＯ−Ｒ、Ｓｉ  ＦＥＴのみで構成されるステートリテンションレジスタ（以下、ＳＲ−Ｒと呼ぶ）、及びＳＴＴ−ＭＴＪ素子を用いた不揮発性レジスタ（以下、ＭＴＪ−Ｒと呼ぶ）のそれぞれについて、０．３５μｍのＳｉプロセスを用いた場合と、４５ｎｍのＳｉプロセスを用いた場合とで、ＰＧのオーバヘッドエネルギーを比較する。期間ｔのＰＧに伴うオーバヘッドエネルギーＥＯＨ（ｔ）は、ＰＧ開始時のチップ容量に蓄えられたエネルギーを除くと、以下の式２で表される。
【０３３３】
ＥＯＨ（ｔ）＝ＰＯＦＦ×（ｔ−ｔＢＲ）＋ＰＬＥＡＫ×ｔＢＲ＋ＥＢＲ      式２
【０３３４】
なお、式２において、ＰＯＦＦはＰＧ時のリーク電力であり、ＰＬＥＡＫはＣＧ時のリーク電力であり、ｔＢＲはデータの退避及び復帰のため電源電圧の供給を停止できない時間である。また、ＥＢＲはデータの退避及び復帰時に消費される動的エネルギーである。
【０３３５】
ＳＲ−Ｒでは、常にフリップフロップに電源電圧が供給されるため、ＰＯＦＦの寄与が微細化において問題になる。例えばＰＯＦＦ＝（１／１０）ＰＬＥＡＫ、ＰＬＥＡＫ＝（１／２）ＰＮＯＰのような微細化されたプロセッサでは、２００ｃｌｏｃｋｓ程度の期間に電源電圧の供給を停止するだけで、ＮＯＰ命令１０ｃｌｏｃｋｓ分のエネルギーを消費してしまう。このオーバヘッドエネルギーは、電源電圧の供給を停止する期間が長くなると、急激に大きくなる。
【０３３６】
ＭＴＪ−Ｒでは、ＰＯＦＦをゼロに近づけることができるが、ｔＢＲとＥＢＲが大きいという問題がある。例えば、１００ｎｍプロセスのＭＴＪ素子を用いて試作したメモリセルでは、退避に要する時間が４０ｎｓ、退避に要するエネルギーが５．４ｐＪであることが見積もられる。データの退避に要するエネルギーも大きいが、ＰＬＥＡＫ＝（１／２）ＰＮＯＰ、ｆ＝１ＧＨｚのような微細化されたチップでは、退避に要する時間のリーク電力だけでＮＯＰ命令２０ｃｌｏｃｋｓ以上のエネルギーを消費してしまうことがわかる。
【０３３７】
一方、ＩＧＺＯ−Ｒでは、ＰＯＦＦをゼロに近づけることができ、なおかつ、ｔＢＲは４５ｎｍのＳｉプロセスで非常に小さかった。そして、４５ｎｍのＳｉプロセスの場合、表７に示されるように、バックアップ時間は０．４ｎｓ、リカバリー時間は１．１ｎｓであった。更に、データの退避及び復帰時に消費される動的エネルギーに相当するＥＢＲにおける、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴと容量素子Ｃｓ２で消費される動的エネルギーの寄与率は、２９％であった。よって、ＩＧＺＯ−Ｒのオーバヘッドエネルギーは、ＩＧＺＯ−Ｒを構成するＳｉ回路の寄与率が高く、試作チップの６×ＥＮＯＰに相当することが分かった。
【０３３８】
上記結果より、４５ｎｍのＳｉプロセスのＩＧＺＯ−Ｒを用いたプロセッサが、ＳＲ−ＲやＭＴＪ−Ｒを用いたプロセッサよりも、ＰＧによるエネルギーの削減効果が高いことが予測される。
【０３３９】
次いで、状態保持回路が、ＩＧＺＯ−Ｒの面積に与える影響を見積もった。
【０３４０】
図３６に４５ｎｍのＳｉプロセス、及び０．１８μｍのＣＡＡＣ−ＩＧＺＯプロセスを用いたＩＧＺＯ−Ｒのレイアウトを示す。面積的なオーバーヘッド（以下、オーバーヘッド面積と呼ぶ）は、状態保持回路を構成するＳｉ回路に起因して、３５％となった。一方、図３６から、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴと容量素子Ｃｓ２は、Ｓｉ回路上に積層されており、面積増加がないことが確認できた。オーバーヘッド面積は、０．３５μｍのＳｉプロセス、及び０．１８μｍのＣＡＡＣ−ＩＧＺＯプロセスを用いたＩＧＺＯ−Ｒも、４５ｎｍのＳｉプロセス、及び０．１８μｍのＣＡＡＣ−ＩＧＺＯプロセスを用いたＩＧＺＯ−Ｒと同じく、３５％であった。
【０３４１】
次いで、ＩＧＺＯ−Ｒの動作速度と消費電力への影響を、ＳＰＩＣＥシミュレーションを用いて見積もった。下記の表８には、上述した２つのプロセスで見積もった結果を示す。表８では、０．３５μｍのＳｉプロセスと４５ｎｍのＳｉプロセスの両方のＩＧＺＯ−Ｒの、遅延劣化率と消費電力を比較している。
【０３４２】
【表８】
2014209714.tif 000011
【０３４３】
０．３５μｍのＳｉプロセスで作製したプロセッサは、コアのオーバーヘッド面積が２％で、状態保持回路によるエネルギーオーバーヘッドは０．２％と小さく、速度劣化は０．１２％であることがシミュレーションにより示された。速度劣化は、表８から得られる遅延時間８０ｐｓと１５ＭＨｚ時のクロックサイクル６７ｎｓを用いて計算した値である。これらの値は、主にＩＧＺＯ−Ｒの電気的特性とプロセッサの形状が影響し、Ｓｉプロセスには依存しないため、４５ｎｍのＳｉプロセスでも同様に小さいと考えられる。また、チップ動作周波数への影響も小さいと考えられる。例えば、表８から動作周波数劣化は、遅延時間４ｐｓの増加で０．４％となる。
【符号の説明】
【０３４４】
１０    記憶装置
１１    記憶回路
１２    記憶回路
１３    記憶回路
１４    読み出し回路
２０    記憶装置
２１    記憶回路
２２    記憶回路
４０    絶縁膜
４１    金属酸化物膜
４２    金属酸化物膜
４３    導電膜
４４    金属酸化物膜
４５    ゲート絶縁膜
４６    ゲート電極
４７    絶縁膜
５０    トランジスタ
５１    トランジスタ
５２    トランジスタ
５３    トランジスタ
１３０    スイッチ
１３１    配線
１３２    配線
１３３    スイッチ
２０３    トランスミッションゲート
２０４    トランスミッションゲート
２０５    インバータ
２０６    インバータ
２０７    インバータ
２０８    ＮＡＮＤ
２０９    トランジスタ
２１０    トランジスタ
２１１    トランジスタ
２１２    トランジスタ
２１３    トランジスタ
２１４    トランジスタ
２１５    トランジスタ
２１６    トランジスタ
２１７    トランジスタ
２１８    トランジスタ
２１９    容量素子
２２０    容量素子
２４０    配線
２４１    配線
２４２    配線
２４３    配線
２４４    配線
２８０    容量素子
２８１    トランジスタ
２８２    トランジスタ
２８３    トランジスタ
２８４    配線
３００    半導体装置
３０１    ＣＰＵコア
３０２    パワーコントローラ
３０３    パワースイッチ
３０４    キャッシュ
３０５    バスインターフェース
３０６    デバッグインターフェース
３０７    制御装置
３０８    ＰＣ
３０９    パイプラインレジスタ
３１０    パイプラインレジスタ
３１１    ＡＬＵ
３１２    レジスタファイル
３１３    キャッシュコントローラ
３５０    トランジスタ
３５１    トランジスタ
３５２    トランジスタ
３５３    トランジスタ
３５４    インバータ
３５５    インバータ
３５６    容量素子
３５７    容量素子
３６０    トランジスタ
３６１    パワードメイン
３６２    配線
３６３    配線
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    不純物領域
４０３    不純物領域
４０４    ゲート電極
４０５    ゲート絶縁膜
４０９    絶縁膜
４１０    配線
４１１    配線
４１２    配線
４１５    配線
４１６    配線
４１７    配線
４２０    絶縁膜
４２１    配線
４３０    半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
４３５    導電膜
４４０    絶縁膜
４４１    絶縁膜
４４２    絶縁膜
４４３    導電膜
４６０    トランジスタ
４６１    容量素子
４６２    トランジスタ
５００    基板
５０１    素子分離領域
５０２    不純物領域
５０３    不純物領域
５０４    チャネル形成領域
５０５    絶縁膜
５０６    ゲート電極
５１１    絶縁膜
５１２    導電膜
５１３    導電膜
５１４    導電膜
５１６    導電膜
５１７    導電膜
５１８    導電膜
５２０    絶縁膜
５２１    絶縁膜
５２２    絶縁膜
５３０    半導体膜
５３０ａ    酸化物半導体膜
５３０ｃ    酸化物半導体膜
５３１    ゲート絶縁膜
５３２    導電膜
５３３    導電膜
５３４    ゲート電極
５５０    トランジスタ
５５１    トランジスタ
６０１    消費電力
６０２    オーバーヘッド電力
７５０    インターポーザ
７５１    チップ
７５２    端子
７５３    モールド樹脂
８００    パネル
８０１    プリント配線基板
８０２    パッケージ
８０３    ＦＰＣ
８０４    バッテリー
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロフォン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図１０】
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【図１３】
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【図１９】
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【図２７】
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【図３６】
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