(57)【要約】【課題】表示品質の劣化を抑制することを課題とする。【解決手段】画像表示装置は、クロック信号が入力される信号線に接続されたゲートと、画素に信号を供給する第１の走査線に接続されるドレインと、第２の走査線に接続されたソースとを有する第１のトランジスタを備える。第１のトランジスタは、第１の走査線に信号が供給されるとともにクロック信号が信号線に入力された場合にドレインの電位を所定値まで下降させ、クロック信号が信号線に入力された状態で第１の走査線への信号の供給が停止された場合にドレインの電位をさらに下降させる。【選択図】図１
2014145861.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が入力される信号線に接続されたゲートと、画素に信号を供給する第１の走査線に接続されたドレインと、第２の走査線に接続されたソースとを有する第１のトランジスタを備え、
該第１のトランジスタは、前記第１の走査線に信号が供給されるとともに前記クロック信号が信号線に入力された場合に前記ドレインの電位を所定値まで下降させ、前記クロック信号が信号線に入力された状態で前記第１の走査線への信号の供給が停止された場合に前記ドレインの電位をさらに下降させることを特徴とする走査線制御回路。
【請求項２】
前記第１の走査線に接続されたゲートと、前記第１の走査線に接続されたドレインと、前記第１のトランジスタのドレインに接続されたソースとを有する、該ソースの電位を前記第１の走査線へ信号が供給されることに応じて上昇させる第２のトランジスタをさらに備えていることを特徴とする請求項１に記載の走査線制御回路。
【請求項３】
前記第２の走査線は、電位が所定値よりも低い低電位の走査線であることを特徴とする請求項１または２に記載の走査線制御回路。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載の走査線制御回路と、
前記第１の走査線および前記第２の走査線に信号を出力するドライバ回路と、
該ドライバ回路が出力して前記走査線制御回路を介して入力される信号に従って発光する発光素子によって画像を表示する表示パネルと
を備えたことを特徴とする画像表示装置。
【請求項５】
請求項１乃至請求項３のいずれか１つに記載の走査線制御回路と、
前記第１の走査線および前記第２の走査線に信号を出力するドライバ回路と、
該ドライバ回路が出力して前記走査線制御回路を介して入力される信号に従って画像を表示する液晶パネルと
を備えたことを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査線制御回路および画像表示装置に関する。
【背景技術】
【０００２】
従来、データを表示する表示装置や画像を表示する画像表示装置など様々な情報を表示する表示装置として、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electro-Luminescence）が知られている。
【０００３】
図１１は、従来のＬＣＤを説明する図である。図１１に示すように、ＬＣＤ１００は、制御回路１０１と駆動回路１０２と走査線駆動回路１０３とアクティブエリア１０４とから構成される。アクティブエリア１０４は、マトリックス状に配置した画素１０５を複数有する。具体的には、アクティブエリア１０４には、複数のデータ線が列方向に延在され、複数の走査線が行方向に延在されている。そして、アクティブエリア１０４には、データ線と走査線との交差に対応して、それぞれ画素１０５が形成される。
【０００４】
画素１０５は、アクティブ素子として動作する薄膜トランジスタ１０６と、画素電極１０７とを有する。ＬＣＤ１００は、例えばアレイ基板に設けられた画素電極１０７とカラーフィルタ基板に設けられた共通電極（図示せず）との間に印加された電圧によって液晶分子を制御して画像等を表示する。
【０００５】
制御回路１０１は、アクティブエリア１０４の画素１０５を駆動させる制御信号を駆動回路１０２に出力する。駆動回路１０２は、駆動用の半導体素子からなり、アクティブエリア１０４上に延在されたデータ線に画像信号を出力する信号線駆動回路、走査線制御回路および対向電位駆動回路等で構成される。なお、駆動回路１０２は、アクティブエリア１０４の周辺にＣＯＧ（Chip On Glass）方式で実装される。走査線駆動回路１０３は、走査線に電圧を印加する。なお、走査線駆動回路１０３は、アクティブエリア１０４の周辺にＣＯＧ方式で実装される。
【０００６】
このような構成のもと、ＬＣＤ１００は、走査線駆動回路１０３から対応する走査線に電圧が印加されるとともに、駆動回路１０２から対応するデータ線に電圧が印加された場合に、データ線に印加された電圧が薄膜トランジスタを介して画素電極１０７に印加される。この結果、ＬＣＤ１００は、画素１０５をアクティブにして画像等を表示させる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６２８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、アクティブエリア１０４内で走査線駆動回路１０３に近い近端部と走査線駆動回路から遠い終端部との間で、画素１０５へ出力されるゲート波形の鈍りの差が大きくなるので、ちらつきや焼き付きが発生し、表示品質が劣化するという問題がある。
【０００９】
図１２を用いて具体的に説明する。図１２は、ゲート波形の鈍りを説明する図である。図１２に示すように、走査線駆動回路１０３からゲートライン（走査線）に出力された波形は、出力された時点では図１２の（ａ）に示すような波形となるが、近端部の画素に入力される時点では図１２の（ｂ）に示す波形となり、終端部の画素に入力される時点では図１２の（ｃ）に示す波形となる。いずれの時点でも、出力信号の波形は、低電位（ＶＧＬ）から高電位（ＶＧＨ）に上昇して低電位（ＶＧＬ）へ下降するが、特に下降する際に鈍りが大きくなり、近端部と終端部とでは、鈍りの差が「Ｄ」となる。
【００１０】
このように、近端部では、ゲート波形が急峻となるので、画素に印加する電圧がゲートからのカップリングを受けて変化するだけである。しかし、終端部では、ゲート波形の鈍りが大きく、鈍っている最中にも画素の薄膜トランジスタがオン状態であり、幾分かの充電があるので、カップリングによる電圧変化と再充電分の影響を受ける。この結果、両者に差が生じ、画素の実効電圧差が画面のちらつき（フリッカー）や焼き付きに影響を及ぼす。
【００１１】
なお、ここでは、走査線駆動回路１０３を用いた例を説明したが、これに限らず、走査線に電圧を印加する回路として、シフトレジスタ回路を用いた場合でも、同様の問題が生じる。
【００１２】
本発明は、上記に鑑みてなされたものであって、画面のちらつき（フリッカー）や焼き付き等の表示品質の劣化を抑制する走査線制御回路および画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る走査線制御回路は、クロック信号が入力される信号線に接続されたゲートと、画素に信号を供給する第１の走査線に接続されるドレインと、第２の走査線に接続されたソースとを有する第１のトランジスタを備える。該第１のトランジスタは、前記第１の走査線に信号が供給されるとともに前記クロック信号が信号線に入力された場合に前記ドレインの電位を所定値まで下降させ、前記クロック信号が信号線に入力された状態で前記第１の走査線への信号の供給が停止された場合に前記ドレインの電位をさらに下降させることを特徴とする。
【発明の効果】
【００１４】
本発明に係る走査線制御回路は、表示品質の劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】第１形態の画像表示装置の構成例を示す図である。
【図２】ゲート３値駆動回路を説明する図である。
【図３】入力信号の波形を説明する図である。
【図４】動作説明対象の期間を説明する図である。
【図５】期間１での動作例を説明する図である。
【図６】期間２での動作例を説明する図である。
【図７】期間３での動作例を説明する図である。
【図８】ゲート出力波形を説明する図である。
【図９】第２形態のゲート３値駆動回路を示す図である。
【図１０】有機ＥＬへの適用例を説明する図である。
【図１１】従来のＬＣＤを説明する図である。
【図１２】ゲート波形の鈍りを説明する図である。
【発明を実施するための形態】
【００１６】
以下に、本発明に係る走査線制御回路および画像表示装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態は本発明を限定するものではない。そして、以下に例示する実施形態は、形状を矛盾させない範囲で適宜変更、組み合わせることが可能である。
【００１７】
［第１形態］
（画像表示装置の構成）
図１を用いて、走査線制御回路を用いた画像表示装置の第１形態を説明する。図１に示す例では、画像表示装置５０は、制御回路５１とパネル５２とを有する。図１は、第１形態の画像表示装置の構成例を示す図である。なお、画像表示装置５０は、バックライト等の光源装置、カラーフィルタ基板、偏光方向が互いに異なる偏光板等を有するが、図１では、理解を容易にするため、それらの記載を省略した。
【００１８】
制御回路５１は、例えば、パネル５２に配置されるＦＰＣ（Flexible Printed Circuits）上に設けられたり、または、パネル５２の外部回路基板上に設けられており、パネル５２を駆動させるための制御信号を駆動回路５５に出力する。なお、図１では、ＦＰＣ、または外部回路基板についての図示を省略した。
【００１９】
また、パネル５２には、液晶パネルが用いられており、一対の基板から構成されている。例えば、パネル５２は、アクティブエリア５７に薄膜トランジスタが形成されたアレイ基板とアレイ基板に対向するカラーフィルタ基板とからなる一対のガラス基板で構成されている。また、アクティブエリア５７のアレイ基板の周辺には、周辺部５４が形成されている。周辺部５４には、駆動回路５５、走査線駆動回路５６、ゲート３値駆動回路２０が設けられており、走査線駆動回路５６はアレイ基板のガラス上に形成されている。また、駆動回路５５と走査線駆動回路５６とは走査線制御線５３で接続されている。
【００２０】
駆動回路５５は、駆動用の半導体素子からなり、アクティブエリア５７上に延在されたデータ線５５ａからデータ線５５ｎに画像信号を出力する信号線駆動回路、走査線制御回路および対向電位駆動回路等で構成されている。なお、駆動回路５５は、アクティブエリア５７の周辺部５４にＣＯＧ（Chip On Glass）方式で実装されている。また、データ線の数等は、あくまで例示であり、数等を限定するものではない。
【００２１】
走査線駆動回路５６は、パネル５２の周辺部５４に設けられており、シフトレジスタ回路１０ａからシフトレジスタ回路１０ｎを有する。なお、駆動回路５５は、走査線制御線５３で走査線駆動回路５６と接続されており、走査線制御線５３を介して各シフトレジスタ回路に制御信号を出力する。また、各シフトレジスタ回路は、パネル５２のアレイ基板上の周辺部５４に一体的に形成されている。シフトレジスタ回路の数等は、あくまで例示であり、限定するものではない。
【００２２】
ここで、走査線駆動回路５６は、各シフトレジスタ回路が出力する信号を次段のシフトレジスタ回路に入力するとともに、アクティブエリア５７上に延在する走査線５７ａから５７ｎに入力する。このため、走査線駆動回路５６は、駆動回路５５から走査線制御線５３を介して、制御信号が入力された場合には、アクティブエリア５７上の各走査線に対して上方向から順に電圧を印加する。この走査線の数等についても、あくまで例示であり、数等を限定するものではない。
【００２３】
例えば、シフトレジスタ回路１０ａは、制御信号を受信すると、シフトレジスタ回路１０ｂにＯＵＴ１を出力し、１段目の走査線５７ａに対して電圧を印加する。次に、シフトレジスタ回路１０ｂは、次段のシフトレジスタ回路１０ｃにＯＵＴ２を出力し、２段目の走査線５７ｂに対して電圧を印加する。この際、シフトレジスタ回路１０ｂは、シフトレジスタ回路１０ａにＯＵＴ２を出力するので、シフトレジスタ回路１０ａに信号の出力を停止させ、１段目の走査線５７ａに対する電圧の印加を停止させることとなる。この結果、走査線駆動回路５６は、アクティブエリア５７上の各走査線に対して、順番に電圧を印加する。
【００２４】
ゲート３値駆動回路２０は、走査線制御回路５６の一例であり、各シフトレジスタ回路から出力された信号の鈍りを制御し、画面のちらつきや焼きつきを抑制する回路である。図２以降を用いて具体的に説明するが、ゲート３値駆動回路２０は、駆動回路５５から信号線６１を介して入力された制御パルスに応じて、シフトレジスタ回路から走査線に出力された信号を高電位（ＶＧＨ）から低電位（ＶＧＬ）に降下させる際に、２段階で降下させる。この結果、アクティブエリア５７内でシフトレジスタ回路に近い近端部と、アクティブエリア５７内でシフトレジスタ回路から遠い終端部との間で、画素５８に入力される信号の鈍りの差を小さくすることができる。
【００２５】
アクティブエリア５７は、マトリックス状に配置した画素５８を複数有する。具体的には、アクティブエリア５７には、複数のデータ線５５ａから５５ｎが列方向に延在され、複数の走査線５７ａから５７ｎが行方向に延在されている。そして、アクティブエリア５７には、データ線と走査線との交差に対応して、それぞれ画素５８が形成されている。
【００２６】
ここで、画素５８は、アクティブ素子として動作する薄膜トランジスタ５９と、画素電極６０とを有する。画像表示装置５０は、アレイ基板に設けられた画素電極６０とカラーフィルタ基板に設けられた共通電極（図示せず）との間に印加された電圧によって液晶分子を制御して画像表示する。ここでは、パネル５２は、アレイ基板に画素電極６０が設けられ、カラーフィルタ基板に共通電極が設けられた縦電界方式で説明しているが、これに限らず、例えば、アレイ基板の画素５８内に画素電極６０および共通電極が設けられた横電界方式であってもよい。
【００２７】
薄膜トランジスタ５９は、画素５８が形成された位置に応じたデータ線とソースとが接続され、画素５８が形成された位置に応じた走査線とゲートとが接続されている。そして、走査線駆動回路５６から対応する走査線に電圧が印加されるとともに、駆動回路５５から対応するデータ線に電圧が印加された場合に、データ線に印加された電圧が薄膜トランジスタ５９を介して画素電極６０に印加される。
【００２８】
（ゲート３値駆動回路の説明）
図２は、ゲート３値駆動回路を説明する図である。図２は、各シフトレジスタ回路とゲート３値駆動回路２０とアクティブエリア５７との接続関係を図示している。ここでは、一例として、シフトレジスタ回路１０ａとシフトレジスタ回路１０ｂとシフトレジスタ回路１０ｃから走査線に信号が出力される例を説明する。
【００２９】
図２に示すように、ゲート３値駆動回路２０は、トランジスタ２０ａとトランジスタ２０ｂとトランジスタ２１ａとトランジスタ２１ｂとを有する。また、各トランジスタは、例えば、ｎチャンネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であるが、これに限定されるものではない。例えば、各トランジスタは、ＮＰＮ型のトランジスタや、キャリアが電子であるタイプ（ｎ型）のＭＩＳ(Metal Insulator Semiconductor）構造を採用した電界効果トランジスタ（FET:Field Effect Transistor）であってもよい。
【００３０】
また、各トランジスタは、ＦＥＴの一種である薄膜トランジスタ（TFT：Thin Film Transistor）、すなわちｎ−ＭＩＳＦＥＴＴＦＴであってもよい。また、ＰＮＰ型のトランジスタやキャリアが正孔である（ｐ型）のＦＥＴ、又はＴＦＴ等を用いて、シフトレジスタ回路１０と同等の機能を発揮する回路を構成してもよい。
【００３１】
ここで、各トランジスタには、ゲート、ソース、ドレインの３つの電極が存在するが、ソース、およびドレインは、トランジスタの導電性および相対的な電位関係によって定義される。このため、以下の説明では、一例として、各トランジスタがｎチャンネルのＭＯＳＦＥＴであるものとし、各トランジスタが有する端子のうち、高電位側の端子をドレイン、低電位側の端子をソースと記載する。
【００３２】
トランジスタ２０ａは、ゲートが走査線５７ａであるＧａｔｅ＿ｎに接続され、ドレインがＧａｔｅ＿ｎに接続されるとともにソースがトランジスタ２０ｂのドレインに接続される。なお、Ｇａｔｅ＿ｎは、シフトレジスタ回路１０ａが信号を出力する走査線である。
【００３３】
トランジスタ２０ｂは、ゲートが信号線６１に接続され、ドレインがトランジスタ２０ａのソースに接続されるとともにソースがＧａｔｅ＿ｎ＋１に接続される。なお、信号線６１は、駆動回路５５から制御パルスが出力される信号線であり、Ｇａｔｅ＿ｎ＋１は、シフトレジスタ回路１０ｂが信号を出力する走査線である。また、このＧａｔｅ＿ｎ＋１は、電位が所定値より小さい低電位（ＶＧＬ）の走査線であり、例えば画素へ信号を供給する前の走査線である。
【００３４】
トランジスタ２１ａは、ゲートが走査線５７ｂであるＧａｔｅ＿ｎ＋１に接続され、ドレインがＧａｔｅ＿ｎ＋１に接続されるとともにソースがトランジスタ２１ｂのドレインに接続される。
【００３５】
トランジスタ２１ｂは、ゲートが信号線６１に接続され、ドレインがトランジスタ２１ａのソースに接続されるとともにソースがＧａｔｅ＿ｎ＋２に接続される。なお、Ｇａｔｅ＿ｎ＋１は、シフトレジスタ回路１０ｂが信号を出力する走査線である。なお、Ｇａｔｅ＿ｎ＋２は、シフトレジスタ回路１０ｃが信号を出力する走査線である。
【００３６】
（入力信号の説明）
次に、図２に示した各シフトレジスタ回路およびゲート３値駆動回路２０に供給される入力信号について説明する。図３は、入力信号の波形を説明する図である。「ＣＬＫ１」は、電位がＶＧＨからＶＧＬまで周期的に変化するクロック信号であり、シフトレジスタ回路１０ａが次段のシフトレジスタ回路に「ＯＵＴ１」を出力するタイミングを示す信号である。
【００３７】
「ＣＬＫ２」は、電位がＶＧＨからＶＧＬまで周期的に変化するクロック信号であり、シフトレジスタ回路１０ｂが次段のシフトレジスタ回路に「ＯＵＴ２」を出力するタイミングを示す信号である。「ＣＬＫ３」は、電位がＶＧＨからＶＧＬまで周期的に変化するクロック信号であり、シフトレジスタ回路１０ｃが次段のシフトレジスタ回路に「ＯＵＴ３」を出力するタイミングを示す信号である。
【００３８】
ゲート３値駆動制御パルスは、電位がＶＧＨからＶＧＬまで周期的に変化する信号であり、信号線６１に入力される信号である。このゲート３値駆動制御パルスは、上記各クロック信号がＶＧＨからＶＧＬへ降下するタイミングで、ＶＧＨへ上昇し、次段のクロック信号がＶＧＨへ上昇する前にＶＧＬへ降下する。例えば、ゲート３値駆動制御パルスは、シフトレジスタ回路１０ａの「ＣＬＫ１」がＶＧＨからＶＧＬへ降下するタイミングでＶＧＨへ上昇し、「ＣＬＫ１」がＶＧＨからＶＧＬへ降下してから次段のシフトレジスタ回路の「ＣＬＫ２」がＶＧＬからＶＧＨへ上昇する前に、ＶＧＨからＶＧＬへ降下する。
【００３９】
（ゲート３値駆動回路の動作説明）
続いて、画像表示装置５０のゲート３値駆動回路２０の動作例を説明する。ここでは、図３で説明した各信号が画像表示装置５０に入力されるものとする。まず、図４を用いて、動作例を説明する入力信号の期間について説明する。図４は、動作説明対象の期間を説明する図である。
【００４０】
図４に示すように、ここでは、期間１から期間３について説明する。期間１は、「ＣＬＫ１」がシフトレジスタ回路１０ａに入力されて、ゲート３値駆動制御パルスが入力されるまでの期間である。すなわち、期間１は、「ＣＬＫ１」の電位がＶＧＨで、他の信号の電位がＶＧＬの期間である。
【００４１】
期間２は、「ＣＬＫ１」がシフトレジスタ回路１０ａに入力されている状態で、ゲート３値駆動制御パルスが入力された期間である。すなわち、期間２は、「ＣＬＫ１」の電位がＶＧＨ、ゲート３値駆動制御パルスがＶＧＨ、その他の信号がＶＧＬの期間である。
【００４２】
期間３は、「ＣＬＫ２」がシフトレジスタ回路１０ｂに入力される前で、ゲート３値駆動制御パルスが入力される期間である。すなわち、期間３は、「ＣＬＫ１」の電位がＶＧＨからＶＧＬへ降下し、ゲート３値駆動制御パルスがＶＧＨ、その他の信号がＶＧＬの期間である。
【００４３】
次に、各期間での動作例を具体的に説明する。図５は、期間１での動作例を説明する図である。図６は、期間２での動作例を説明する図である。図７は、期間３での動作例を説明する図である。
【００４４】
図５に示すように、期間１では、シフトレジスタ回路１０ａから電位がＶＧＨの「ＣＬＫ１」がＧａｔｅ＿ｎに出力されるので、画素５８がオンになるとともに、トランジスタ２０ａのゲートに電圧が印加され、トランジスタ２０ａがオン状態となる。また、トランジスタ２０ａのドレインにはＧａｔｅ＿ｎが接続されていることから、当該ドレインにもＶＧＨが印加される。この結果、トランジスタ２０ａのソースがＶＧＨへ上昇する。ただし、信号線６１は、ＶＧＬ状態であることから、トランジスタ２０ｂはオフ状態であり、トランジスタ２０ｂのソースとドレインは電気的には接続されていない。
【００４５】
続いて、図６に示すように、期間２では、期間１の状態から信号線６１に電位がＶＧＨのゲート３値駆動制御パルスが印加される。つまり、Ｇａｔｅ＿ｎと信号線６１とがともにＶＧＨとなる。したがって、トランジスタ２０ｂのゲートに電圧が印加され、トランジスタ２０ｂがオン状態となり、トランジスタ２０ａとトランジスタ２０ｂとがともにオン状態となる。この結果、Ｇａｔｅ＿ｎの電位は、Ｇａｔｅ＿ｎ＋１の電位（ＶＧＬ）に引っ張られ、ＶＧＨから降下し、ＶＧＨとＶＧＬとの間の電位となる。
【００４６】
続いて、図７に示すように、期間３では、期間２の状態から「ＣＬＫ１」の電位がＶＧＨからＶＧＬに降下する。つまり、Ｇａｔｅ＿ｎの電位がＶＧＬであり、信号線６１の電位がＶＧＨとなる。したがって、トランジスタ２０ａは、オフ状態へ遷移していく。このとき、Ｇａｔｅ＿ｎの電位は、「ＶＧＨ」と「ＶＧＬ」の中間状態からシフトレジスタ回路１０ａと共にトランジスタ２０ａがオフ状態へ遷移する過程ではあるが、Ｇａｔｅ＿ｎの電位がＧａｔｅ＿ｎ＋１の電位（ＶＧＬ）よりも高い状態の場合には、Ｇａｔｅ＿ｎはさらにＧａｔｅ＿ｎ＋１にも引っ張られるので、ＶＧＬへ素早く降下する。
【００４７】
このように、画像表示装置５０は、ゲート３値駆動回路２０を設けることで、Ｇａｔｅ＿ｎの電位をＶＧＨからＶＧＬへ降下させる際に、一度、Ｇａｔｅ＿ｎの電位をＶＧＨとＶＧＬの中間電圧に降下させる。その後、画像表示装置５０は、Ｇａｔｅ＿ｎの電位を中間電圧からＶＧＬへ降下させる。
【００４８】
ここで、図８を用いて、Ｇａｔｅ＿ｎの電位降下について説明する。図８は、ゲート出力波形を説明する図である。図８に示すように、入力パルスである「ＣＬＫ１」の立下り時にゲート３値制御パルスを入力する。つまり、「ＣＬＫ１」の電位がＶＧＨからＶＧＬへ遷移するタイミングで、ゲート３値制御パルスの電位がＶＧＨとなる。
【００４９】
このため、本実施形態のゲート出力波形、すなわち、ゲート３駆動回路２０から出力される信号の波形の電位は、ＶＧＨからＶＧＬへ２段階で降下する。したがって、アクティブエリア５７内でシフトレジスタ回路に近い近端部と、アクティブエリア５７内でシフトレジスタ回路から遠い終端部との間で、画素５８に入力される信号の鈍りの差を小さくすることができる。一方で、従来のゲート出力波形、すなわち、シフトレジスタ回路から出力される信号の波形の電位は、ＶＧＨからＶＧＬへ１段階で降下する。したがって、近端部と終端部との間で、画素５８に入力される信号の鈍りの差が大きくなる。
【００５０】
この結果、本実施形態では、従来に比べて、画面のちらつき（フリッカー）や焼き付きへの影響を低減でき、表示品質の劣化を抑制することができる。なお、ここで、「ＣＬＫ１」を例にして説明したが、各シフトレジスタ回路からの各クロック信号についても、同様に処理することができる。
【００５１】
また、１段階目でどの程度ゲート出力波形を降下させるかなどの制御は、トランジスタの性能によって任意に変更することができる。このため、終端部の鈍り状況に応じて、任意に設定変更することができ、画像表示装置ごとに適切な制御を実行することができる。
【００５２】
［第２形態］
第１形態では、ゲート３値駆動回路２０が１つの走査線に対して２つのトランジスタを用いて、ゲート出力波形を制御する例を説明したが、これに限定されるものではない。例えば、ゲート３値駆動回路２０が１つの走査線に対して１つのトランジスタを用いた場合でも同様に処理することができる。
【００５３】
そこで、第２形態では、ゲート３値駆動回路２０が１つの走査線に対して１つのトランジスタを用いてゲート出力波形を制御する例を説明する。図９は、第２形態のゲート３値駆動回路を示す図である。
【００５４】
図９は、シフトレジスタ回路１０ａからの出力を制御する例を示している。図９に示すように、第２形態のゲート３値駆動回路２０は、第１形態とは異なり、トランジスタ２０ｂを用いてゲート出力波形を制御する。このトランジスタ２０ｂは、ゲートが信号線６１に接続され、ドレインがＧａｔｅ＿ｎに接続されるとともにソースがＧａｔｅ＿ｎ＋１に接続される。なお、信号線６１は、駆動回路５５から制御パルスが出力される信号線であり、Ｇａｔｅ＿ｎは、シフトレジスタ回路１０ａが信号を出力する走査線であり、Ｇａｔｅ＿ｎ＋１は、シフトレジスタ回路１０ｂが信号を出力する走査線である。
【００５５】
そして、シフトレジスタ回路１０ａから電位がＶＧＨの「ＣＬＫ１」がＧａｔｅ＿ｎに出力されると、画素５８がオンになるとともに、トランジスタ２０ｂのドレインに電圧が印加される。
【００５６】
続いて、信号線６１に電位がＶＧＨのゲート３値駆動制御パルスが印加されると、Ｇａｔｅ＿ｎの電位と信号線６１の電位とが、ともにＶＧＨとなる。したがって、トランジスタ２０ｂのゲートに電圧が印加され、トランジスタ２０ｂがオン状態となる。この結果、Ｇａｔｅ＿ｎの電位は、Ｇａｔｅ＿ｎ＋１の電位（ＶＧＬ）に引っ張られ、ＶＧＨから降下し、ＶＧＨとＶＧＬとの間の電位となる。
【００５７】
その後、「ＣＬＫ１」の電位がＶＧＨからＶＧＬに降下すると、Ｇａｔｅ＿ｎがＶＧＬへと遷移していく。このとき、信号線６１の電位はＶＧＨを維持する。したがって、Ｇａｔｅ＿ｎの電位は、トランジスタ２０ｂのソースおよびドレインの電圧降下にともなって降下し、さらに、Ｇａｔｅ＿ｎ＋１の電位（ＶＧＬ）に引っ張られるので、ＶＧＨとＶＧＬとの間の電位からＶＧＬへと素早く降下する。
【００５８】
このように、画像表示装置５０は、１つの走査線に対して１つのトランジスタを用いた場合でも、第１形態と同様、ゲート出力波形を３値制御することができる。つまり、画像表示装置５０は、ゲート出力波形をＶＧＨからＶＧＬへ２段階で降下させることができる。また、トランジスタが少なくて済むので、ゲート３値駆動回路２０を小規模にすることができる。したがって、画像表示装置５０の省電力化にも繋がる。
【００５９】
［有機ＥＬへの適用］
上記実施形態では、液晶パネルを用いた例を説明したが、これに限定されるものではなく、有機ＥＬに対しても同様にゲート３値駆動回路２０を提供することができる。図１０は、有機ＥＬへの適用例を説明する図である。
【００６０】
図１０に示す例では、複数のシフトレジスタ回路１０ａと１０ｂを備える走査線駆動回路５６を有し、有機ＥＬパネルを用いた画像表示装置７０について記載する。また、図１０に示す例では、理解を容易にするため、走査線駆動回路５６がシフトレジスタ回路１０ａと１０ｂを有する例について記載したが、走査線駆動回路５６は、走査線の数だけシフトレジスタ回路を有すればよい。なお、上述の液晶パネルを用いた画像表示装置５０と同様に、各シフトレジスタ回路は、パネル５２のアレイ基板上の周辺部に一体的に形成されている。
【００６１】
図１０に示す例では、画素５８は、アノードが定電位供給回路７１と電気的に接続された発光素子８０と、発光素子８０のカソードに一方の電極が接続されたトランジスタ８１とを有する。また、画素５８は、ｎ型の薄膜トランジスタによって形成され、ドレインがトランジスタ８２のドレインに接続され、ソースが電源供給回路７２と電気的に接続されたドライバ素子８３とを有する。また、画素５８は、ドライバ素子８３を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するトランジスタ８２と静電容量８４とを有する。
【００６２】
また、図１０に示す例では、各画素５８内に備わる発光素子８０のアノードに対して一定のオン電位を供給する定電位供給回路７１と、制御線を介して、画素５８内に備わるトランジスタ８１の駆動を制御する駆動制御回路７３と、ドライバ素子８３のソースにオン電位または０電位を供給する電源供給回路７２とを有する。
【００６３】
発光素子８０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。
【００６４】
トランジスタ８１は、発光素子８０とドライバ素子８３との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレインとソースとがそれぞれ発光素子８０、ドライバ素子８３に接続される一方で、ゲートが駆動制御回路７３と電気的に接続された構成を有し、駆動制御回路７３から供給される電位に基づいて、発光素子８０とドライバ素子８３との間の導通状態を制御している。
【００６５】
ドライバ素子８３は、発光素子８０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子８３は、閾値以上の電位差に応じて発光素子８０に流れる電流を制御する機能を有する。本実施形態１では、ドライバ素子８３は、ｎ型の薄膜トランジスタによって形成され、ゲートとソースとの間に印加される電位差に応じて発光素子８０の発光輝度を制御している。
【００６６】
このような画素５８においては、駆動回路５５が信号線に印加した電圧により静電容量８４に電荷が蓄積される。そして、駆動制御回路７３がトランジスタ８１のゲートに電圧を印加している間、静電容量８４に蓄積した電荷に応じた電流が発光素子８０に流れ、発光素子８０が発光する。
【００６７】
このように、各画素５８が発光素子８０を有する場合であっても、ゲート３値駆動回路２０は、駆動回路５５から信号線６１を介して入力された制御パルスに応じて、シフトレジスタ回路１０ａ、１０ｂから走査線に出力された信号を高電位（ＶＧＨ）から低電位（ＶＧＬ）に降下させる際に、２段階で降下させる。この結果、アクティブエリア５７内でシフトレジスタ回路に近い近端部と、アクティブエリア５７内でシフトレジスタ回路から遠い終端部との間で、画素５８に入力される信号の鈍りの差を小さくすることができる。
【００６８】
また、上述した各実施形態では、シフトレジスタ回路を用いる例で説明したが、これに限定されるものではない。例えば、シフトレジスタ回路ではなく、一般的な走査線駆動回路であっても同様に処理することができる。
【符号の説明】
【００６９】
１０ａ〜１０ｎ  シフトレジスタ回路
２０  ゲート３値駆動回路
２０ａ、２０ｂ、２１ａ、２１ｂ  トランジスタ
５０  画像表示装置
５１  制御回路
５２  パネル
５３  走査線制御線
５４  周辺部
５５  駆動回路
５５ａ〜５５ｎ  データ線
５６  走査線駆動回路
５７  アクティブエリア
５７ａ〜５７ｎ  走査線
６１  信号線
【図１】
2014145861.tif 000003
【図２】
2014145861.tif 000004
【図３】
2014145861.tif 000005
【図４】
2014145861.tif 000006
【図５】
2014145861.tif 000007
【図６】
2014145861.tif 000008
【図７】
2014145861.tif 000009
【図８】
2014145861.tif 000010
【図９】
2014145861.tif 000011
【図１０】
2014145861.tif 000012
【図１１】
2014145861.tif 000013
【図１２】
2014145861.tif 000014