(57)【要約】【課題】ＴＳＶ構造で局所的な突出現象を抑制することで安定した構造及び向上した信頼度を提供できる集積回路素子及びその製造方法を提供する。【解決手段】本発明の集積回路素子は、半導体構造物と、半導体構造物を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）構造と、を備え、ＴＳＶ構造は、ＴＳＶ構造の一端を構成して第１濃度の不純物を含む第１貫通電極部と、ＴＳＶ構造の他端を構成して第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部と、を備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体構造物と、
前記半導体構造物を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）構造と、を備え、
前記ＴＳＶ構造は、
前記ＴＳＶ構造の一端を構成して第１濃度の不純物を含む第１貫通電極部と、
前記ＴＳＶ構造の他端を構成して前記第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部と、を備えることを特徴とする集積回路素子。
【請求項２】
前記第１貫通電極部及び前記第２貫通電極部は、同じ金属を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記第２貫通電極部の不純物濃度は、前記第１貫通電極部の不純物濃度より少なくとも１０倍以上大きいことを特徴とする請求項１に記載の集積回路素子。
【請求項４】
前記第２貫通電極部には、前記第１貫通電極部よりも更に多いサブマイクロボイド又はツインバウンダリーが形成されることを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記第１貫通電極部は、第１平均粒径を有する第１金属膜で形成され、
前記第２貫通電極部は、前記第１平均粒径より更に小さな第２平均粒径を有する第２金属膜で形成されることを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記第１貫通電極部及び前記第２貫通電極部は、それぞれ第１金属又は該第１金属の合金で形成され、
前記第１貫通電極部及び前記第２貫通電極部は、それぞれＣ、Ｏ、Ｎ、Ｓ、ハロゲン族元素、及び第２金属から選択される少なくとも一つの不純物を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項７】
前記第２貫通電極部は、アミン又は芳香族作用基からなる不純物を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項８】
前記半導体構造物を貫通するように延びて前記第１貫通電極部及び前記第２貫通電極部をそれぞれ取り囲むバリア膜を更に備えることを特徴とする請求項１に記載の集積回路素子。
【請求項９】
前記半導体構造物と前記バリア膜との間に介在する絶縁膜を更に備えることを特徴とする請求項８に記載の集積回路素子。
【請求項１０】
前記半導体構造物は、基板及び該基板を覆う層間絶縁膜を備え、
前記第１貫通電極部は、前記基板によって取り囲まれる側壁を有し、
前記第２貫通電極部は、前記層間絶縁膜によって取り囲まれる側壁を有することを特徴とする請求項１に記載の集積回路素子。
【請求項１１】
前記ＴＳＶ構造のうちの前記層間絶縁膜によって取り囲まれる部分に、前記第１貫通電極部と前記第２貫通電極部とのインターフェースが存在することを特徴とする請求項１０に記載の集積回路素子。
【請求項１２】
前記半導体構造物は、基板及び該基板を覆う層間絶縁膜を備え、
前記第１貫通電極部は、前記層間絶縁膜によって取り囲まれる側壁を有し、
前記第２貫通電極部は、前記基板によって取り囲まれる側壁を有することを特徴とする請求項１に記載の集積回路素子。
【請求項１３】
前記ＴＳＶ構造のうちの前記基板によって取り囲まれる部分に、前記第１貫通電極部と前記第２貫通電極部とのインターフェースが存在することを特徴とする請求項１２に記載の集積回路素子。
【請求項１４】
前記半導体構造物は、基板、該基板を覆う層間絶縁膜、及び該層間絶縁膜を覆う金属層間絶縁膜を備え、
前記ＴＳＶ構造は、前記基板、前記層間絶縁膜、及び前記金属層間絶縁膜を貫通することを特徴とする請求項１に記載の集積回路素子。
【請求項１５】
前記第１貫通電極部は、前記基板及び前記層間絶縁膜によって取り囲まれる側壁を有し、
前記第２貫通電極部は、前記金属層間絶縁膜によって取り囲まれる側壁を有することを特徴とする請求項１４に記載の集積回路素子。
【請求項１６】
前記ＴＳＶ構造のうちの前記金属層間絶縁膜によって取り囲まれる部分に、前記第１貫通電極部と前記第２貫通電極部とのインターフェースが存在することを特徴とする請求項１４に記載の集積回路素子。
【請求項１７】
接続端子を有するパッケージ基板と、
前記パッケージ基板上に積層され、基板、該基板を覆う層間絶縁膜、及び前記基板と前記層間絶縁膜とを貫通するＴＳＶ構造を備える少なくとも一つの半導体チップと、を備え、
前記ＴＳＶ構造は、
前記ＴＳＶ構造の一端を構成して第１濃度の不純物を含む第１貫通電極部と、
前記ＴＳＶ構造の他端を構成して前記第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部と、を備えることを特徴とする集積回路素子。
【請求項１８】
前記第１貫通電極部は、１００ｎｍ〜３μｍの範囲から選択される第１平均粒径を有する第１金属膜で形成され、
前記第２貫通電極部は、前記第１平均粒径より更に小さな第２平均粒径を有する第２金属膜で形成されることを特徴とする請求項１７に記載の集積回路素子。
【請求項１９】
半導体構造物にビアホールを形成する段階と、
第１濃度の不純物を含んで前記ビアホールの一部を満たす第１貫通電極部を形成する段階と、
前記第１濃度より更に大きい第２濃度の不純物を含んで前記ビアホールの他の一部を満たす第２貫通電極を形成する段階と、を有することを特徴とする集積回路素子の製造方法。
【請求項２０】
前記第１貫通電極部を形成する段階は、前記半導体構造物上に第１電流密度を有する電流を印加して第１導電膜を形成する段階を含み、
前記第２貫通電極部を形成する段階は、前記半導体構造物上に前記第１電流密度より大きい第２電流密度を有する電流を印加して第２導電膜を形成する段階を含むことを特徴とする請求項１９に記載の集積回路素子の製造方法。
【請求項２１】
基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜及び前記基板をエッチングして前記層間絶縁膜を貫通するビアホールを形成する段階と、
前記ビアホール内にＴＳＶ構造を形成する段階と、を有し、
前記ＴＳＶ構造を形成する段階は、
前記ビアホールの底面側の一部に第１濃度の不純物を含む第１貫通電極部を形成する段階と、
前記第１貫通電極部上の前記ビアホールの入口側の一部に前記第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部を形成する段階と、を含むことを特徴とする集積回路素子の製造方法。
【請求項２２】
前記ＴＳＶ構造を形成する段階は、アミン又は芳香族作用基からなるレベリング剤（ｌｅｖｅｌｉｎｇ  ａｇｅｎｔ）を含むメッキ組成物を使用する電気メッキ工程によって、前記基板上に導電膜を形成する段階を含むことを特徴とする請求項２１に記載の集積回路素子の製造方法。
【請求項２３】
前記第２貫通電極部を形成する段階は、前記メッキ組成物から前記レベリング剤又は前記レベリング剤の分解産物を前記導電膜内に導入する段階を含むことを特徴とする請求項２２に記載の集積回路素子の製造方法。
【請求項２４】
前記第１貫通電極部を形成する段階は、前記基板上に第１電流密度を有する電流を印加して第１導電膜を形成する段階を含み、
前記第２貫通電極部を形成する段階は、前記基板上に前記第１電流密度より大きい第２電流密度を有する電流を印加して第２導電膜を形成する段階を含むことを特徴とする請求項２１に記載の集積回路素子の製造方法。
【請求項２５】
前記第１貫通電極部を形成する段階は、第１平均粒径を有する第１導電膜を形成する段階を含み、
前記第２貫通電極部を形成する段階は、前記第１平均粒径より更に小さな第２平均粒径を有する第２導電膜を形成する段階を含むことを特徴とする請求項１９又は２１に記載の集積回路素子の製造方法。
【請求項２６】
前記ビアホールを形成する段階は、前記層間絶縁膜をエッチングした後、前記基板をエッチングして前記ビアホールの底面に前記基板を露出させる段階を含み、
前記第１貫通電極部を形成する段階は、第１電気メッキ工程によって前記ビアホールの底面に露出した基板から前記ビアホールの一部を満たす第１導電膜を形成する段階を含み、
前記第２貫通電極部を形成する段階は、前記第１電気メッキ工程とは異なる条件の第２電気メッキ工程によって前記第１導電膜上の前記ビアホール内部を満たす第２導電膜を形成する段階を含むことを特徴とする請求項２１に記載の集積回路素子の製造方法。
【請求項２７】
前記ビアホールを形成する前に前記層間絶縁膜に配線パターンを形成する段階を更に含み、
前記ビアホールを形成する段階は、前記基板をエッチングした後、前記層間絶縁膜をエッチングして前記ビアホールの底面に前記配線パターンを露出させる段階を含み、
前記第１貫通電極部を形成する段階は、第１電気メッキ工程によって前記ビアホールの底面に露出した配線パターンから前記ビアホールの一部を満たす第１導電膜を形成する段階を含み、
前記第２貫通電極部を形成する段階は、前記第１電気メッキ工程とは異なる条件の第２電気メッキ工程によって前記第１導電膜上の前記ビアホール内部を満たす第２導電膜を形成する段階を含むことを特徴とする請求項２１に記載の集積回路素子の製造方法。
【請求項２８】
半導体構造物にビアホールを形成する段階と、
前記半導体構造物上に５〜１００ｍＡ／ｃｍ２の範囲内から選択される電流密度を有する電流を印加することによって、前記ビアホール内に不純物を含む導電膜を有するＴＳＶ構造を形成する段階と、を有することを特徴とする集積回路素子の製造方法。
【請求項２９】
前記ＴＳＶ構造を形成する段階は、前記半導体構造物上に、複数の順方向電流パルスと複数の逆方向電流パルスとが交互に繰り返されるＰＲＣ（Ｐｕｌｓｅ  Ｒｅｖｅｒｓｅ  Ｃｕｒｒｅｎｔ）モードの電流を前記基板上に印加する段階を含むことを特徴とする請求項２８に記載の集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子及びその製造方法に係り、より詳細には、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）構造を有する集積回路素子及びその製造方法に関する。
【背景技術】
【０００２】
一つの半導体パッケージ内に複数の半導体チップを搭載する３Ｄ（３−ｄｉｍｅｎｓｉｏｎａｌ）パッケージの開発が活発になるにつれて、基板又はダイ（ｄｉｅ）を貫通して垂直に電気的接続を形成するＴＳＶ技術が非常に重要に認識されている。３Ｄパッケージの性能及び信頼度を高めるためには、安定したＴＳＶ構造の形成技術が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、ＴＳＶ構造で局所的な突出現象（ｌｏｃａｌ  ｅｘｔｒｕｓｉｏｎ）を抑制することで安定した構造及び向上した信頼度を提供できる集積回路素子を提供することにある。
本発明の他の目的は、ＴＳＶ構造で局所的な突出現象を抑制することで安定したＴＳＶ構造を提供でき、ＴＳＶ構造を使用する配線の信頼性を向上させる集積回路素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明の一態様による集積回路素子は、半導体構造物と、前記半導体構造物を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）構造と、を備え、前記ＴＳＶ構造は、前記ＴＳＶ構造の一端を構成して第１濃度の不純物を含む第１貫通電極部と、前記ＴＳＶ構造の他端を構成して前記第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部と、を備える。
【０００５】
前記第１貫通電極部は、第１平均粒径を有する第１金属膜で形成され、前記第２貫通電極部は、前記第１平均粒径より更に小さな第２平均粒径を有する第２金属膜で形成される。
【０００６】
上記目的を達成するためになされた本発明の他の態様による集積回路素子は、接続端子を有するパッケージ基板と、前記パッケージ基板上に積層され、基板、該基板を覆う層間絶縁膜、及び前記基板と前記層間絶縁膜とを貫通するＴＳＶ構造を備える少なくとも一つの半導体チップと、を備え、前記ＴＳＶ構造は、前記ＴＳＶ構造の一端を構成して第１濃度の不純物を含む第１貫通電極部と、前記ＴＳＶ構造の他端を構成して前記第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部と、を備える。
【０００７】
前記第１貫通電極部は、１００ｎｍ〜３μｍの範囲から選択される第１平均粒径を有する第１金属膜で形成され、前記第２貫通電極部は、前記第１平均粒径より更に小さな第２平均粒径を有する第２金属膜で形成される。
【０００８】
上記目的を達成するためになされた本発明の一態様による集積回路素子の製造方法は、半導体構造物にビアホールを形成する段階と、第１濃度の不純物を含んで前記ビアホールの一部を満たす第１貫通電極部を形成する段階と、前記第１濃度より更に大きい第２濃度の不純物を含んで前記ビアホールの他の一部を満たす第２貫通電極を形成する段階と、を有する。
【０００９】
前記第１貫通電極部を形成する段階は、第１平均粒径を有する第１導電膜を形成する段階を含み、前記第２貫通電極部を形成する段階は、前記第１平均粒径より更に小さな第２平均粒径を有する第２導電膜を形成する段階を含む。
【００１０】
上記目的を達成するためになされた本発明の他の態様による集積回路素子の製造方法は、基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜及び前記基板をエッチングして前記層間絶縁膜を貫通するビアホールを形成する段階と、前記ビアホール内にＴＳＶ構造を形成する段階と、を有し、前記ＴＳＶ構造を形成する段階は、前記ビアホールの底面側の一部に第１濃度の不純物を含む第１貫通電極部を形成する段階と、前記第１貫通電極部上の前記ビアホールの入口側の一部に前記第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部を形成する段階と、を含む。
【００１１】
前記第１貫通電極部を形成する段階は、第１平均粒径を有する第１導電膜を形成する段階を含み、前記第２貫通電極部を形成する段階は、前記第１平均粒径より更に小さな第２平均粒径を有する第２導電膜を形成する段階を含む。
【００１２】
上記目的を達成するためになされた本発明の更に他の態様による集積回路素子の製造方法は、半導体構造物にビアホールを形成する段階と、前記半導体構造物上に５〜１００ｍＡ／ｃｍ２の範囲内から選択される電流密度を有する電流を印加することによって、前記ビアホール内に不純物を含む導電膜を有するＴＳＶ構造を形成する段階と、を有する。
【発明の効果】
【００１３】
本発明の集積回路素子によれば、ＴＳＶ構造でストレス緩和成分が比較的多く備えられているため、熱負荷による局所的な突出現象を抑制できる安定した構造を有し、向上した信頼度を提供することができる。
本発明の集積回路素子の製造方法によれば、既存の工程設備及び工程条件をあまり変えずにストレス緩和要因を比較的多く含むＴＳＶ構造を形成することで、ＴＳＶ構造の不良を防止し、集積回路素子の生産性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明の一実施形態による集積回路素子を説明するための断面図である。
【図１Ｂ】本発明の他の実施形態による集積回路素子を説明するための断面図である。
【図２】本発明の一実施形態による集積回路素子の製造方法を説明するフローチャートである。
【図３Ａ】図２に例示した集積回路素子の製造方法の一実施例を説明するフローチャートである。
【図３Ｂ】図２に例示した集積回路素子の製造方法の一実施例を説明するフローチャートである。
【図４Ａ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｂ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｃ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｄ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｅ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｆ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｇ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｈ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｉ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｊ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｋ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｌ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図４Ｍ】本発明の一実施形態による集積回路素子の製造方法を工程順に示す断面図である。
【図５】図４Ｆを参照して説明した電気メッキ工程によって第１導電膜を形成する時のビアホール内のボトムアップ充填工程の吸着−拡散モデルを概略的に示す図である。
【図６Ａ】図４Ｆを参照して説明した第１電気メッキ工程によって第１導電膜を形成する間に基板上に印加される多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図６Ｂ】図４Ｆを参照して説明した第１電気メッキ工程によって第１導電膜を形成する間に基板上に印加される多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図６Ｃ】図４Ｆを参照して説明した第１電気メッキ工程によって第１導電膜を形成する間に基板上に印加される多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図７】図４Ｇを参照して説明した第２電気メッキ工程によって第２導電膜を形成する間に基板上に吸着されている添加剤及び他の不純物が第２導電膜内に捕獲されるモデルを概略的に示す図である。
【図８Ａ】図４Ｇを参照して説明した第２電気メッキ工程時の多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図８Ｂ】図４Ｇを参照して説明した第２電気メッキ工程時の多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図８Ｃ】図４Ｇを参照して説明した第２電気メッキ工程時の多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図８Ｄ】図４Ｇを参照して説明した第２電気メッキ工程時の多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図８Ｅ】図４Ｇを参照して説明した第２電気メッキ工程時の多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図８Ｆ】図４Ｇを参照して説明した第２電気メッキ工程時の多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【図９】本発明の一実施形態による集積回路素子の要部構成を示す断面図である。
【図１０Ａ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１０Ｂ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１０Ｃ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１０Ｄ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１０Ｅ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１０Ｆ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１０Ｇ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１０Ｈ】本発明の一実施形態による集積回路素子の製造方法を説明するための断面図である。
【図１１】本発明の一実施形態による集積回路素子の要部構成を示す断面図である。
【図１２】本発明の一実施形態による集積回路素子の要部構成を示す平面図である。
【図１３】本発明の一実施形態による集積回路素子の要部構成を示すダイヤグラムである。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同じ構成要素については同じ参照符号を付け、これらについての重複する説明は省略する。
【００１６】
本発明の実施形態は、当業者に本発明をより完全に説明するために提供するものであり、下記の実施形態は多様な他の形態に変形され、本発明は下記の実施形態に限定されるものではない。むしろ、これらの実施形態は本開示をより充実且つ完全にし、当業者に本発明の思想を完全に伝達するために提供するものである。
【００１７】
本明細書で、第１、第２などの用語を、多様な部材、領域、層、部位、及び／又は構成要素を説明するために使用するが、これらの部材、部品、領域、層、部位、及び／又は構成要素はこれらの用語によって限定されてはならない。これらの用語は特定順序や上下又は優劣を意味せず、一つの部材、領域、部位、又は構成要素を、他の部材、領域、部位、又は構成要素から区別するためにのみ使用する。従って、後述する第１部材、領域、部位、又は構成要素は、本発明の思想から逸脱せずに第２部材、領域、部位、又は構成要素を指称し得る。例えば、本発明の権利範囲から逸脱せずに第１構成要素を第２構成要素と命名し、同様に第２構成要素も第１構成要素と命名する。
【００１８】
特に定義しない限り、ここで使用する全ての用語は、技術用語及び科学用語を含めて当業者が共通的に理解しているものと同じ意味を持つ。また、通常的に使われる辞書に定義された用語は、このような技術の脈絡でこれらが意味するものと一貫した意味を持つと解釈しなければならず、ここで明示的に定義しない限り、過度に形式的な意味と解釈してはならない。
【００１９】
ある実施形態が異なって具現可能な場合に、特定の工程順序は説明する順序と異なって行われ得る。例えば、連続して説明する２つの工程が実質的に同時に行われても、説明する順序と逆の順序で行われる。
【００２０】
図面において、例えば、製造技術及び／又は公差によって図示した形状の変形が予想される。従って、本発明の実施形態は本明細書に図示する領域の特定形状に制限されるものと解釈してはならず、例えば、製造過程で生じる形状の変化を含み得る。
【００２１】
図１Ａは、本発明の一実施形態による集積回路素子１０Ａを説明するための断面図である。
【００２２】
図１Ａを参照すると、集積回路素子１０Ａは、半導体構造物２０と、半導体構造物２０を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）構造３０とを備える。
【００２３】
ＴＳＶ構造３０は、一体に連結されている第１貫通電極部３２及び第２貫通電極部３４を備える。第１貫通電極部３２は上面にリセス３２Ｒが形成されており、第２貫通電極部３４はリセス３２Ｒ内に収容される。第２貫通電極部３４の側壁は、第１貫通電極部３２によって取り囲まれている。
【００２４】
一実施形態で、半導体構造物２０は、半導体基板、例えばシリコン基板で形成される。そして、ＴＳＶ構造３０の第１貫通電極部３２及び第２貫通電極部３４は、半導体基板によって取り囲まれる側壁を有する。
【００２５】
他の実施形態で、半導体構造物２０は、半導体基板と、半導体基板を覆う層間絶縁膜とを備える。そして、第１貫通電極部３２は半導体基板によって取り囲まれる側壁を有し、第２貫通電極部３４は層間絶縁膜によって取り囲まれる側壁を有する。
【００２６】
更に他の実施形態で、半導体構造物２０は、半導体基板と、半導体基板を覆う層間絶縁膜と、層間絶縁膜を覆う金属層間絶縁膜とを備える。そして、第１貫通電極部３２は半導体基板及び層間絶縁膜によって取り囲まれる側壁を有し、第２貫通電極部３４は金属層間絶縁膜によって取り囲まれる側壁を有する。
【００２７】
ＴＳＶ構造３０の両端部（３０Ａ、３０Ｂ）のうち、半導体構造物２０の第１面２０Ａに隣接して位置する一端３０Ａでは、第１貫通電極部３２が露出する。そして、ＴＳＶ構造３０の両端部（３０Ａ、３０Ｂ）のうち、半導体構造物２０の第１面２０Ａと反対側面である第２面２０Ｂに隣接して位置する他端３０Ｂでは、第２貫通電極部３４が露出する。
【００２８】
一実施形態で、第１貫通電極部３２を構成する第１導電膜と、第２貫通電極部３４を構成する第２導電膜とは同じ金属からなる。他の実施形態で、第１貫通電極部３２を構成する第１導電膜と、第２貫通電極部３４を構成する第２導電膜とは互いに異なる金属からなる。例えば、第１貫通電極部３２及び第２貫通電極部３４は、それぞれＣｕ、ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷ、Ｗ、又はＷ合金からなる。
【００２９】
第１貫通電極部３２は第１濃度の不純物を含み、第２貫通電極部３４は第１濃度より更に大きい第２濃度の不純物を含む。一実施形態で、第２貫通電極部３４の不純物濃度は、第１貫通電極部３２の不純物濃度より少なくとも１０倍以上大きい。例えば、第２貫通電極部３４の不純物濃度は、第１貫通電極部３２の不純物濃度より数十倍〜数万倍も大きい。
【００３０】
一実施形態で、第１貫通電極部３２及び第２貫通電極部３４は、それぞれＣ、Ｏ、Ｎ、Ｓ、ハロゲン族元素、芳香族炭化水素化合物、脂肪族炭化水素化合物、及び金属から選択される少なくとも一つの不純物を含む。他の実施形態で、第２貫通電極部３４は、レベリング剤又はレベリング剤の分解産物からなる不純物を含む。例えば、第２貫通電極部３４は、アミン又は芳香族作用基を含む不純物を含む。アミン又は芳香族作用基は、第１貫通電極部３２及び第２貫通電極部３４の形成のための電気メッキ工程時に使われるメッキ組成物に含有される添加剤又はその分解産物から生じる。一実施形態で、半導体構造物２０に形成されたビアホール２２の大きいアスペクト比によって、添加剤のうちの特にレベリング剤又はその分解産物が第１貫通電極部３２内より第２貫通電極部３４内で比較的高い含量で含まれる。これについての更に詳細な事項は、図５及び図７を参照して後述する。
【００３１】
一実施形態で、第１貫通電極部３２は、約０．００１〜１０ｐｐｍの不純物を含む。第２貫通電極部３４は、約１〜１０，０００ｐｐｍの不純物を含む。
【００３２】
第１貫通電極部３２では、比較的低い含量の不純物を含んでいるため、第１貫通電極部３２の形成過程で金属粒子の成長及び熱的ストレス緩和が比較的自由である。従って、比較的大きい平均グレインサイドを有する金属粒子が得られ、金属粒子のグレインバウンダリーに不純物がトラップされるか、或いは数μｍ〜数百μｍのサイズを有するマイクロボイド又は数μｍ〜数百μｍのサイズを有する微細なサブマイクロボイドが生成される可能性が比較的小さい。従って、第１貫通電極部３２がビアホール２２から突出する現象（ｇｌｏｂａｌ  ｅｘｔｒｕｓｉｏｎ）を回避できる。
【００３３】
第２貫通電極部３４は、その形成過程で第２貫通電極部３４内に比較的高い含量の不純物がトラップされる。不純物は、第２貫通電極部３４の形成のための電気メッキ工程時に形成される金属膜の熱−機械的挙動（ｔｈｅｒｍｏ−ｍｅｃｈａｎｉｃａｌ  ｂｅｈａｖｉｏｒ）に影響を与え、金属粒子の成長及び再結晶化を妨害する。第２貫通電極部３４内に比較的高い含量で含有された不純物は、ゼナーピンニング効果（Ｚｅｎｅｒ  ｐｉｎｎｉｎｇ  ｅｆｆｅｃｔ）によって第２貫通電極部３４を構成する金属粒子のグレインバウンダリーに沿って分布し、グレインバウンダリーでの粒界面の移動を妨害（ｐｉｎｎｉｎｇ）し、１次元結晶欠陷（ｄｉｓｌｏｃａｔｉｏｎ）の自由運動を妨害してストレスの緩和を制限する役目を行う。従って、ストレスヒステリシス（ｓｔｒｅｓｓ  ｈｙｓｔｅｒｅｓｉｓ）上で弾性変形（ｅｌａｓｔｉｃ  ｄｅｆｏｒｍａｔｉｏｎ）領域が比較的広くなり、第２貫通電極部３４の非可逆的変形（ｐｌａｓｔｉｃ  ｄｅｆｏｒｍａｔｉｏｎ）が制限される。また、第２貫通電極部３４内にストレス緩和成分が比較的多く存在する。例えば、第２貫通電極部３４内では、比較的小さな粒径を有する金属粒子の粒子成長がストレス緩和成分として用いられる。或いは、第２貫通電極部３４内には、数μｍ〜数百μｍのサイズを有するサブマイクロボイド、例えば１００ｎｍ以下のサイズを有する微細なボイドが第１貫通電極部３２に比べて多く存在し、サブマイクロボイドは他のストレス緩和成分として用いられる。従って、アニーリングなどの熱負荷を受けても、第２貫通電極部３４で所望しない局所的な突出現象（ｌｏｃａｌ  ｅｘｔｒｕｓｉｏｎ）を抑制でき、安定した構造及び向上した信頼度の提供に寄与できる。このように、第２貫通電極部３４内に比較的高い含量にトラップされた不純物によって、第２貫通電極部３４の形成過程で金属粒子の成長が抑制されるため、第１貫通電極部３２の金属粒子に比べて小さな平均粒径を有する。
【００３４】
一実施形態で、第２貫通電極部３４には、第１貫通電極部３２よりも更に多くのサブマイクロボイドが形成されている。第２貫通電極部３４内の複数のサブマイクロボイドは、第２貫通電極部３４の形成過程で生成されるものであり、予備の第２貫通電極部内に存在するツインバウンダリーの構造的な安定性のために、第２貫通電極部３４の形成のためのアニーリング過程で金属粒子の成長が抑制されながら生成される。
【００３５】
一実施形態で、第１貫通電極部３２は第１平均粒径を有する第１金属膜からなり、第２貫通電極部３４は第１平均粒径より更に小さな第２平均粒径を有する第２金属膜からなる。第２貫通電極部３４は、第１貫通電極部３２に比べて更に高含量の不純物を含んでいるため、第１貫通電極部３２及び第２貫通電極部３４の形成のための電気メッキ工程及びアニーリング工程を経た後、第２貫通電極部３４では金属粒子間の界面に存在する不純物によって金属粒子の成長が妨害される。従って、第２貫通電極部３４を構成する金属粒子の平均サイズは、第１貫通電極部３２を構成する金属粒子の平均サイズに比べて小さくなる。
【００３６】
図１Ａに例示したように、集積回路素子１０Ａは、ビアホール２２内で半導体構造物２０を貫通するように延びているバリア膜４０を更に備える。バリア膜４０は、ＴＳＶ構造３０の周りで第１貫通電極部３２及び第２貫通電極部３４を取り囲む。バリア膜４０は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、及びＮｉＢから選択される少なくとも一つの物質を含む。
【００３７】
半導体構造物２０とバリア膜４０との間には絶縁膜５０が介在している。絶縁膜５０は、酸化膜、窒化膜、炭化膜、又はこれらの組み合わせで形成される。
【００３８】
図１Ａには、ＴＳＶ構造３０が第１貫通電極部３２及び第２貫通電極部３４を備えるとして例示したが、本発明はこれに限定されるものではない。例えば、第２貫通電極部３４と同じ組成及び特徴を有する単一膜構造の貫通電極部で形成されるＴＳＶ構造（図示せず）を含む集積回路素子も、本発明の範囲内に含まれる。
【００３９】
図１Ｂは、本発明の他の実施形態による集積回路素子１０Ｂを説明するための断面図である。図１Ｂで、図１Ａと同じ参照符号は同一部材を示し、従って、ここではこれらについての詳細な説明は省略する。
【００４０】
図１Ｂを参照すると、集積回路素子１０Ｂは、半導体構造物２０を貫通するＴＳＶ構造３０Ｅを備える。
【００４１】
ＴＳＶ構造３０Ｅは、一体に連結されている第１貫通電極部３２Ｅ及び第２貫通電極部３４Ｅを備える。第１貫通電極部３２Ｅ及び第２貫通電極部３４Ｅの具体的な構成についての詳細な事項は、図１Ａを参照して第１貫通電極部３２及び第２貫通電極部３４について説明した通りである。但し、第１貫通電極部３２Ｅは平坦な上面３２Ｐを有する。第２貫通電極部３４Ｅは、平坦な上面３２Ｐ上に形成される。第２貫通電極部３４Ｅの側壁は、バリア膜４０に当接している。
【００４２】
図２は、本発明の一実施形態による集積回路素子の製造方法を説明するフローチャートである。以下の説明で、図１Ａ及び図１Ｂを参照して説明した構成要素については、重複する説明を省略する。
【００４３】
図１Ａ、図１Ｂ、及び図２を参照すると、工程７０で、半導体構造物２０にビアホール２２を形成する。
【００４４】
工程８０で、ビアホール２２の一部に、第１濃度の不純物を含む第１貫通電極部（３２又は３２Ｅ）を形成する。
【００４５】
工程９０で、ビアホール２２の他の一部に、第１濃度より更に大きい第２濃度の不純物を含む第２貫通電極部（３４又は３４Ｅ）を形成する。
【００４６】
図３Ａは、図２に例示した集積回路素子の製造方法の一実施例を説明するフローチャートである。
【００４７】
図１Ａ、図１Ｂ、及び図３Ａを参照して、図２の工程８０及び工程９０を行うための一実施例を説明する。
【００４８】
工程８０Ａで、半導体構造物２０上に第１電流密度の電流を印加し、ビアホール２２の一部に第１貫通電極部（３２又は３２Ｅ）を形成する。
【００４９】
工程９０Ａで、半導体構造物２０上に第１電流密度より大きい第２電流密度の電流を印加し、ビアホール２２の他の一部に第２貫通電極部（３４又は３４Ｅ）を形成する。
【００５０】
図３Ｂは、図２に例示した集積回路素子の製造方法の一実施例を説明するフローチャートである。
【００５１】
図１Ａ、図１Ｂ、及び図３Ｂを参照して、図２の工程８０及び工程９０を行うための一実施例を説明する。
【００５２】
工程８０Ｂで、第１平均粒径を有する第１導電膜で形成される第１貫通電極部（３２又は３２Ｅ）を形成する。
【００５３】
工程９０Ｂで、第１平均粒径より更に小さな第２平均粒径を有する第２導電膜で形成される第２貫通電極部（３４又は３４Ｅ）を形成する。
【００５４】
以下、図１Ａ及び図１Ｂに例示した集積回路素子１０Ａ、１０Ｂと、図２、図３Ａ及び図３Ｂにそれぞれ例示した集積回路素子の製造方法について、更に具体的な例を挙げて詳細に説明する。
【００５５】
図４Ａ〜図４Ｍは、本発明の一実施形態による集積回路素子１００（図４Ｍ参照）の製造方法を工程順に示す断面図である。
【００５６】
図４Ａを参照すると、基板１０２上にＦＥＯＬ（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造１１０を形成し、ＦＥＯＬ構造１１０上に研磨阻止層１２０を形成した後、研磨阻止層１２０上にマスクパターン１２２を形成する。マスクパターン１２２には、研磨阻止層１２０の上面を一部露出させるホール１２２Ｈが形成されている。
【００５７】
一実施形態で、基板１０２は半導体ウェーハである。少なくとも一実施形態で、基板１０２はＳｉ（ｓｉｌｉｃｏｎ）を含む。他の実施形態で、基板１０２は、Ｇｅ（ｇｅｒｍａｎｉｕｍ）のような半導体元素、又はＳｉＣ（ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ）、ＧａＡｓ（ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ）、ＩｎＡｓ（ｉｎｄｉｕｍ  ａｒｓｅｎｉｄｅ）、及びＩｎＰ（ｉｎｄｉｕｍ  ｐｈｏｓｐｈｉｄｅ）のような化合物半導体を含む。少なくとも一つの実施形態で、基板１０２はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を有する。例えば、基板１０２はＢＯＸ層（ｂｕｒｉｅｄ  ｏｘｉｄｅ  ｌａｙｅｒ）を備える。一実施形態で、基板１０２は、導電領域、例えば不純物がドーピングされたウェル、又は不純物がドーピングされた構造物を含む。また、基板１０２は、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造のような多様な素子分離構造を有する。
【００５８】
ＦＥＯＬ構造１１０は、多様な種類の複数の個別素子（ｉｎｄｉｖｉｄｕａｌ  ｄｅｖｉｃｅｓ）１１２及び層間絶縁膜１１４を備える。複数の個別素子１１２は、多様な微細電子素子、例えばＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）、システムＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）、ＣＩＳ（ＣＭＯＳ  ｉｍａｇｉｎｇ  ｓｅｎｓｏｒ）などのイメージセンサー、ＭＥＭＳ（ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍ）、能動素子、受動素子などを備える。複数の個別素子１１２は、基板１０２の導電領域に電気的に連結される。また、複数の個別素子１１２は、それぞれ層間絶縁膜１１４によって隣接する他の個別素子と電気的に分離される。
【００５９】
一実施形態で、研磨阻止層１２０はシリコン窒化膜で形成される。研磨阻止層１２０は、約２００〜１０００Åの厚さを有するように形成される。研磨阻止層１２０を形成するためにＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を用いる。
【００６０】
マスクパターン１２２は、フォトレジスト材料からなる。
【００６１】
図４Ｂを参照すると、マスクパターン１２２（図４Ａ参照）をエッチングマスクとして用いて研磨阻止層１２０及び層間絶縁膜１１４をエッチングし、次いで基板１０２をエッチングしてビアホール１３０を形成する。ビアホール１３０は、基板１０２に所定深さに形成された第１ホール１３２と、第１ホール１３２に連通するように層間絶縁膜１１４を貫通して形成された第２ホール１３４とを備える。
【００６２】
ビアホール１３０を形成するために異方性エッチング工程又はレーザードリリング技術を用いる。一実施形態で、ビアホール１３０は、基板１０２で約１０μｍ又はそれ以下の幅（１３０Ｗ）を有するように形成される。一実施形態で、ビアホール１３０は、層間絶縁膜１１４の上面から約５０〜１００μｍの深さ１３０Ｄを有するように形成される。しかし、ビアホール１３０の幅及び深さは上記の例に制限されず、必要に応じて多様な寸法で形成される。ビアホール１３０の第１ホール１３２部分で基板１０２が露出し、ビアホール１３０の第２ホール１３４部分で層間絶縁膜１１４が露出する。
【００６３】
ビアホール１３０が形成された後、マスクパターン１２２を除去して研磨阻止層１２０の上面を露出させる。
【００６４】
図４Ｃを参照すると、ビアホール１３０の内部側壁及び底面を覆う絶縁膜１３８を形成する。
【００６５】
絶縁膜１３８は、ビアホール１３０内部に露出する基板１０２の表面、層間絶縁膜１１４の表面、及び研磨阻止層１２０の表面を均一な厚さで覆うように形成される。一実施形態で、絶縁膜１３８は、酸化膜、窒化膜、炭化膜、又はこれらの組み合わせで形成される。一実施形態で、絶縁膜１３８を形成するためにＣＶＤ工程を用いる。絶縁膜１３８は、約１５００〜２５００Åの厚さを有するように形成される。
【００６６】
図４Ｄを参照すると、絶縁膜１３８上にバリア膜１４２を形成する。
【００６７】
バリア膜１４２は、ビアホール１３０内で第１ホール１３２の底面及び側壁と、第２ホール１３４の側壁と、絶縁膜１３８の上面とを覆うように延びる。一実施形態で、バリア膜１４２は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ、及びＮｉＢから選択される少なくとも一つの物質を含む。一実施形態で、バリア膜１４２を形成するために、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ又はＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を用いる。一実施形態で、バリア膜１４２は、部分的に異なる厚さを有するように形成される。例えば、バリア膜１４２は、ビアホール１３０の外部及び内部の厚さが互いに異なる。例えば、ビアホール１３０の外部ではバリア膜１４２が絶縁膜１３８の上面に約１０００〜２０００Åの厚さを有するように形成され、ビアホール１３０内部ではバリア膜１４２が絶縁膜１３８上に約４０〜５０Åの厚さを有するように形成される。
【００６８】
図４Ｅを参照すると、バリア膜１４２の表面に金属シード層１４４を形成する。
【００６９】
一実施形態で、金属シード層１４４は、Ｃｕ、Ｃｕ合金、Ｃｏ、Ｎｉ、Ｒｕ、Ｃｏ／Ｃｕ、又はＲｕ／Ｃｕからなる。金属シード層１４４を形成するためにＰＶＤ工程を用いる。
【００７０】
図４Ｆを参照すると、電気メッキ工程によってシード層１４４（図４Ｅ参照）から金属膜を成長させて、バリア膜１４２上にビアホール１３０の一部を満たす第１導電膜１５２を形成する第１電気メッキ工程を行う。
【００７１】
第１電気メッキ工程で、第１導電膜１５２は、ビアホール１３０の底面側からビアホール１３０の一部のみを満たすように形成される。例えば、第１導電膜１５２を形成するための制１電気メッキ工程は、ビアホール１３０の入口側エッジから数〜数十μｍ、例えば約１〜１０μｍの深さＤ１を有する上部空間１３０Ｈが残るまで行われる。
【００７２】
第１導電膜１５２は、比較的低濃度の不純物を含む。例えば、第１導電膜１５２は、約０．００１〜１０ｐｐｍの不純物を含む。不純物は、Ｃ、Ｏ、Ｎ、Ｓ、ハロゲン族元素、芳香族炭化水素化合物、脂肪族炭化水素化合物、及び金属不純物から選択される少なくとも一つを含む。金属不純物は、第１導電膜１５２の主材料を構成する金属と異なる種類の金属からなるものであり、第１導電膜１５２内に約５ｐｐｍ以下で存在する。
【００７３】
第１導電膜１５２内の金属粒子は、数百ｎｍ〜数μｍの範囲内に含まれる比較的大きい平均粒径を有する。一実施形態で、第１導電膜１５２内の金属粒子は、約１００ｎｍ〜約３μｍの範囲に属する平均粒径を有する。
【００７４】
第１導電膜１５２の主材料がＣｕである場合、第１導電膜１５２の形成のための第１電気メッキ工程で使われるメッキ組成物は、銅イオンを含む電解質水溶液及び添加剤を含む。添加剤は、レベリング剤、抑制剤（ｓｕｐｒｅｓｓｏｒ）、及び加速剤（ａｃｃｅｌｅｒａｔｏｒ）を含む。レベリング剤は、アミン又は芳香族作用基を有する物質からなる。
【００７５】
第１導電膜１５２を形成するために、金属シード層１４４が形成された基板１０２をメッキ組成物内に浸漬する。Ｃｕが主材料である第１導電膜１５２を形成するために、銅イオンを含む電解質水溶液を含むメッキ組成物を使う。正極（ａｎｏｄｅ）を形成するターゲット（純粋銅）と、負極（ｃａｔｈｏｄｅ）を形成する基板１０２とに電源を印加すると、ターゲット部で発生した銅イオン（Ｃｕ２＋又はＣｕ＋）が電解質水溶液に沿って基板１０２上に移動し、バリア膜１４２上に第１導電膜１５２を形成する。電解質水溶液で、銅イオンを提供する銅塩は、硫酸銅、酸化銅、塩化銅、テトラフルオロホウ酸銅、硝酸銅、メタンスルホン酸銅、アセト酸銅、クエン酸銅、ピロイン酸銅、硫酸銅、ぎ酸銅、フッ化銅、又はこれらの組み合わせからなる。銅塩は、電解質水溶液内で約０．１〜１，０００ｇ／Ｌの濃度で使用される。
【００７６】
電解質水溶液は、無機酸又は有機酸を含む。例えば、電解質水溶液は、硫酸、メタンスルホン酸、フルオロホウ酸、ヒドロホウ酸、塩酸、ヨウ化水素酸、硝酸、リン酸、ホウ酸、又はこれらの組み合わせからなる。電解質水溶液内で、酸は約０．１〜１，０００ｇ／Ｌの濃度で含まれる。
【００７７】
電解質水溶液は、Ｃｌ−又はＢｒ−などのハロゲンイオンを更に含む。電解質水溶液内で、ハロゲンイオンは約１０〜１，０００ｐｐｍの濃度で含まれる。
【００７８】
メッキ組成物に含み得る添加剤のうち、レベリング剤は、ビアホール１３０の入口側コーナーから負極（基板）の表面に吸着させて電流効率を低め、Ｃｕ堆積速度を低下させる。レベリング剤によってビアホール１３０の入口側コーナーのＣｕメッキが抑制され、メッキ工程によって形成しようとする膜上の段差形成を防止してＣｕメッキ膜表面の平坦化度が増加する。レベリング剤は、電解質水溶液内に約１〜５０００ｐｐｍの濃度で添加される。
【００７９】
本発明の実施形態で使用可能なレベリング剤は、ＰＥＩ（ｐｏｌｙｅｔｈｙｌｅｎｅ  ｉｍｉｎｅ）、ＤＴＡＣ（ｄｏｄｅｃｙｌｔｒｉｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｃｈｌｏｒｉｄｅ）、ＤＴＡＢ（ｄｏｄｅｃｙｌｔｒｉｍｅｔｈｙｌ  ａｍｍｏｎｉｕｍ  ｂｒｏｍｉｄｅ）、ＰＶＰ（ｐｏｌｙｖｉｎｙｌｐｙｒｒｏｌｉｄｏｎｅ）、ＢＤＡＣ（ｂｅｎｚｙｌｄｉｍｅｔｈｙｌｈｅｘａｄｅｃｙｌ  ａｍｍｏｎｉｕｍ  ｃｈｌｏｒｉｄｅ）、ＪＧＢ（Ｊａｕｎｓ  Ｇｒｅｅｎ  Ｂ：ジエチルサフラニンアゾジメチルアニリン）、ポリグリシン、ポリ（アリルアミン）、ＳＰＡＮ（ｓｕｌｆｏｎａｔｅｄ  ｐｏｌｙａｎｉｌｉｎｅ）、ＰＥＩ−ＰＳ（ｓｕｌｆｏｐｒｏｐｙｌａｔｅｄ  ｐｏｌｙｅｔｈｙｌｅｎｅｉｍｉｎｅ）、ポリウレア、ＰＡＭ（ｐｏｌｙａｃｒｙｌａｍｉｄｅ）、ベンゾトリアゾール、メラミンとホルムアルデヒドとのコポリマー、ポリアミノアミド、ポリアルカノールアミン、ポリビニルピリジン、ポリビニルイミダゾール、Ｃ１〜Ｃ８のアルキルに置換されたＮ−ビニルピリジン、ビニルイミダゾールとビニルピリジンとのコポリマー、ビニルイミダゾールとビニルピロリドンとのコポリマー、ラウリルジメチルベタイン、ラウリルメチルエチルベタイン、ラウリルジエチルベタイン、ヘキシルジメチルベタイン、オクチルジメチルベタイン、デシルジメチルベタイン、テトラデシルジメチルベタイン、ヘキサデシルジメチルベタイン、オクタデシルジメチルベタイン、シクロヘキシルジメチルベタイン、フェニルジメチルベタイン、トリルジメチルベタイン、ラウラミドプロピルベタイン、オクチルアミドプロピルベタイン、デシルアミドプロピルベタイン、テトラデシルアミドプロピルベタイン、ヘキサデシルアミドプロピルベタイン、ラウラミドブチルベタイン、ラウラミドエチルベタイン、ラウラミドヘキシルベタイン、デシルアミドブチルベタイン、デシルアミドヘキシルベタイン、シクロヘキシルアミドプロピルベタイン、１−（３−スルホプロピル）ピリジニウムベタイン、３−ホルミル−１−（３−スルホプロピル）ピリジニウムベタイン、メチル置換されたキノリン、イソキノリン１−プロパンスルホン酸、Ｎ−ビニルカプロラクタム、Ｎ−ビニルブチロラクタム、Ｎ−ビニルピロリドン、ビニルイミダゾール、Ｎ−ビニルカルバゾール、Ｎ−ビニル−スクシンイミド、（メト）アクリロニトリル、ｏ−、ｍ−又はｐ−アミノスチレン、マレイミド、Ｎ−ビニル−オキサゾリドン、Ｎ，Ｎ−ジメチルアミノエチル−ビニル−エーテル、エチル−２−シアノアクリレート、ビニルアセトニトリル、Ｎ−ビニルフタルイミド、Ｎ−ビニルピロリドン、ビニルピロール、ビニルアニリン、ビニルピペリジン、３−ピリジンスルホン酸、ニコチンアミドＮ−プロピルスルホネート、アルキルアミンオキシド、ポリエチレンイミンエチルアルコール、エピクロロヒドリン及びイミダゾールのポリマー、又はこれらの組み合わせからなる。しかし、本発明は上記の例に制限されず、多様な種類のレベリング剤を使うことができる。
【００８０】
メッキ組成物に含み得る添加剤のうち、抑制剤は、比較的大きい分子量を有する化合物からなる。抑制剤は、Ｃｕ膜の成長や銅イオンの移動を抑制してＣｕの堆積を低減させる役目を行う。抑制剤は、Ｃｌ−又はＢｒ−のようなハロゲンイオンと共に銅表面に単分子層を形成し、単分子層は、Ｃｕメッキ工程が行われる間に界面電荷伝達を遮断する役目を行う。また、抑制剤は、基板の露出表面の湿潤性を向上させる役目を行う。抑制剤は、電解質水溶液内に約１０〜１０，０００ｐｐｍの濃度で添加される。
【００８１】
本発明の実施形態で使用可能な抑制剤は、ＰＥＧ（ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ）、ＰＰＧ（ｐｏｌｙｐｒｏｐｙｌｅｎｅ  ｇｌｙｃｏｌ）、ポリエチレングリコールポリプロピレングリココルモノブチルエーテルブロック共重合体、又はこれらの組み合わせからなる。
【００８２】
メッキ組成物に含み得る添加剤のうち、加速剤は、比較的小さな分子量を有する化合物からなる。加速剤は、ビアホール１３０内部のボトムアップ充填工程時にＣｕ堆積速度を高める役目を行う。加速剤は硫黄含有化合物からなる。硫黄は、ビアホール１３０のように狭くて深い空間内に優先的に拡散する。ビアホール１３０内で銅イオンが還元反応を行う間に、加速剤は触媒として作用して銅の堆積速度を高める。加速剤は、電解質水溶液内に約１〜３０００ｐｐｍの濃度で添加される。
【００８３】
本発明の実施形態で使用可能な加速剤は、ＳＰＳ（ｓｏｄｉｕｍ  ｐｏｌｙａｎｅｔｈｏｌ  ｓｕｌｆｏｎａｔｅ）、ＭＰＳ（３−ｍｅｒｃａｐｔｏｐｒｏｐａｎｅｓｕｌｆｏｎｉｃ  ａｃｉｄ）、ビス（ナトリウム−硫黄プロピル）二硫化物、３−メルカプト−１−プロパン硫酸ナトリウム塩、Ｎ，Ｎ−ジメチル−ジチオカルバミルプロピル硫酸ナトリウム塩、及び３−Ｓ−イソチウロニウムプロピル硫酸から選択される少なくとも一つの有機硫黄化合物からなる。或いは、加速剤は、チオウレア、アリルチオウレア、アセチルチオウレア、ピリジン、又はこれらの組み合わせからなる。
【００８４】
図５は、図４Ｆを参照して説明した電気メッキ工程によって第１導電膜１５２を形成する時のビアホール１３０内のボトムアップ充填工程の吸着−拡散モデルを概略的に示す図である。レベリング剤８２は、ビアホール１３０の入口層コーナー上に優先的に吸着される。抑制剤８４は、基板１０２の上面又はビアホール１３０の入口層コーナー上に優先的に吸着される。そして、加速剤８６は、ビアホール１３０の底面に優先的に吸着される。
【００８５】
レベリング剤８２、抑制剤８４、及び加速剤８６は、それぞれ拡散及び競争的な吸着過程で一時的な相互作用を行う。ここで、レベリング剤８２及び抑制剤８４は、加速剤８６に比べて基板１０２上に吸着される速度は速いが、加速剤８６に比べて拡散する速度は更に遅い。従って、第１導電膜１５２の形成時に初期段階でレベリング剤８２及び抑制剤８４が、ビアホール１０３の外部で基板１０２の上面とビアホール１３０の入口側に近い上部側壁とに吸着される。加速剤８６は、レベリング剤８２及び抑制剤８４に比べて吸着速度は遅いが拡散速度は更に速い。従って、加速剤８６は、ビアホール１３０の底面に吸着されてビアホール１３０の底面での堆積速度を高める。
【００８６】
一実施形態で、図４Ｆを参照して説明した第１電気メッキ工程は、メッキ組成物を収容するメッキ槽、負極として作用する基板１０２を支持する基板ホルダー、基板ホルダーに対して反対電極を有する正極、及び電流を供給するための電流ソースを備えるメッキ設備を使用して行われる。他の実施形態で、第１メッキ工程が行われる間に、基板１０２は所定の速度で回転する。例えば、基板１０２は、約０．１〜３０００ｒｐｍの速度で回転する。更に他の実施形態で、メッキ組成物は、基板１０２上に所定の流量で供給される。例えば、メッキ組成物は、約０．１〜３００Ｌ／ｍｉｎの速度で基板１０２上に供給される。
【００８７】
図４Ｆを参照して説明した第１電気メッキ工程で、第１導電膜１５２を形成するために、基板１０２がメッキ組成物と接触している状態で、正極を形成するターゲット部（図示せず）と負極を形成する基板１０２との間に電圧を印加して順方向電流、即ちカソード電流（ｃａｔｈｏｄｅ  ｃｕｒｒｅｎｔ）Ｉｃを発生させる。その結果、ターゲット部から発生した銅イオンがメッキ組成物に沿って基板１０２上に移動し、金属シード層１４４から金属膜が成長して第１導電膜１５２が形成される。
【００８８】
第１電気メッキ工程は、比較的低い第１電流密度を維持しながら行われる。例えば、第１電気メッキ工程は、約０．１〜５ｍＡ／ｃｍ２の範囲内から選択される第１電流密度を維持する。その結果、第１導電膜１５２の形成のための第１電気メッキ工程時の金属の堆積速度は、第１電流密度より更に高い第２電流密度下での金属の堆積速度に比べて遅くなる。従って、第１導電膜１５２を構成する金属粒子のサイズが比較的大きくなる。
【００８９】
図６Ａ〜図６Ｃは、図４Ｆを参照して説明した第１電気メッキ工程によって第１導電膜１５２を形成する間に基板１０２上に印加される多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【００９０】
図６Ａに例示したように、第１導電膜１５２を形成する間に、基板１０２上にＤＣ（ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）モードの電流を連続的に印加して経時的に一定の順方向電流Ｉ−１Ａを発生させる。この時、約０．１〜５ｍＡ／ｃｍ２の範囲内から選択される電流密度が維持される。
【００９１】
図６Ｂに例示したように、第１導電膜１５２を形成する間に、基板１０２上にＤＣモードの電流を連続的に印加して約０．１〜５ｍＡ／ｃｍ２の範囲内から選択される電流密度を維持しつつ経時的に線形的に増加する順方向電流Ｉ−１Ｂを発生させる。
【００９２】
図６Ｃに例示したように、第１導電膜１５２を形成する間に、基板１０２上にＤＣモードの電流を連続的に印加して約０．１〜５ｍＡ／ｃｍ２の範囲内から選択される電流密度を維持しつつ経時的に階段型に増加する順方向電流Ｉ−１Ｃを発生させる。
【００９３】
第１導電膜１５２を形成する間の電流印加方式は、図６Ａ〜図６Ｃに例示したものに限らず、これらの組み合わせ又は他の多様な方式の電流印加モードを適用できる。
【００９４】
図４Ｆには、第１導電膜１５２がビアホール１３０の入口側でビアホール１３０の内部側壁を覆う形状を有するように形成された場合を例示した。しかし、本発明はこれに限定されるものではない。他の実施形態で、第１電気メッキ工程で図５を参照して説明したレベリング剤８２及び抑制剤８４の役目を更に強化し、ビアホール１３０の外部及びビアホールの入口１３０側の内部側壁には導電膜を蒸着させず、ビアホール１３０の内部でのみビアホール１３０の底面からボトムアップ形態に導電膜を蒸着させる。この場合、図１Ｂに例示したような第１貫通電極部３２Ｅの形状を有する第１導電膜が得られる。
【００９５】
図４Ｇを参照すると、ビアホール１３０の入口側で、ビアホール１３０の残っている空間を満たす第２導電膜１５４を第１導電膜１５２上に形成する第２電気メッキ工程を行う。
【００９６】
第２導電膜１５４の形成のための第２電気メッキ工程時に使われるメッキ組成物は、図４Ｆを参照して説明した第１導電膜１５２の形成のための第１電気メッキ工程時に使われるメッキ組成物と同じ組成を有する。一実施形態で、第２導電膜１５４の形成のための第２電気メッキ工程は、第１導電膜１５２の形成のための第１電気メッキ工程に続いて連続的に進められる。
【００９７】
第２導電膜１５４は、第１導電膜１５２の不純物濃度より更に高濃度の不純物を含む。例えば、第２導電膜１５４は、約１〜１０，０００ｐｐｍの不純物を含む。不純物は、Ｃ、Ｏ、Ｎ、Ｓ、ハロゲン族元素、芳香族炭化水素化合物、脂肪族炭化水素化合物、及び金属から選択される少なくとも一つを含む。金属不純物は、第２導電膜１５４の主材料を構成する金属と異なる種類の金属からなるものであり、第２導電膜１５４内に約１０ｐｐｍ以下で存在する。
【００９８】
第２導電膜１５４の形成に使われるメッキ組成物内に含まれる添加剤のうち、レベリング剤は、図５を参照して説明したように、基板１０２上に吸着される速度は速いが拡散速度は比較的遅く、ビアホール１０３の外部で基板１０２の上面とビアホール１０３の入口側に近い部分とに吸着される。従って、レベリング剤は、電気メッキ工程中にビアホール１３０の内部よりは、ビアホール１３０の入口側コーナー上に優先的に吸着される。従って、図４Ｆを参照して説明した第１導電膜１５２の形成時には、レベリング剤又はその分解産物が第１導電膜１５２内に捕獲される可能性が非常に低い。一方、第２導電膜１５４は、ビアホール１３０の入口側に隣接する部分に形成されるため、電気メッキ工程中にレベリング剤又はその分解産物が第２導電膜１５４内に容易に捕獲され、第２導電膜１５４を構成する金属粒子間のグレインバウンダリーに残っている。このように金属粒子のグレインバウンダリーに残っているレベリング剤によって、第２導電膜１５４の金属粒子の成長が妨害され、金属粒子の粒径が大きくなることに限界がある。また、金属粒子が十分に成長する前に金属粒子上に新たな金属核が形成されるため、第２導電膜１５４を構成する金属粒子の平均粒径は、第１金属膜１５２を構成する金属粒子の平均粒径に比べて小くなる。第２導電膜１５４内の金属粒子は、数μｍ〜数百μｍ範囲内に含まれる比較的小さな平均粒径を有する。例えば、第２導電膜１５４内の金属粒子は、第１導電膜１５２内の金属粒子より約１．５〜１０倍小さい。一実施形態で、第２導電膜１５４内の金属粒子は約１００ｎｍ以下の平均粒径を有する。
【００９９】
第２導電膜１５４内に存在する比較的小さなサイズを有する金属粒子は、後続工程で第２導電膜１５４に熱負荷が加えられる時に成長し、このような粒子成長によりストレスを緩和する。従って、第２導電膜１５４から得られるＴＳＶ構造で、熱負荷による非可逆的変形が発生することを抑制でき、局所的な突出現象の発生を防止できる。
【０１００】
図４Ｇを参照して説明したように、第２電気メッキ工程によって第２導電膜１５４を形成するために、基板１０２がメッキ組成物と接触している状態で、正極を形成するターゲット部（図示せず）と負極を形成する基板１０２との間に電圧を印加する。その結果、ターゲット部から発生した銅イオンがメッキ組成物を通じて基板１０２上に移動し、第１導電膜１５２上に第２導電膜１５４が形成される。一実施形態で、正極と負極との間に順方向電流、即ちカソード電流Ｉｃを発生させる。他の実施形態で、順方向電流Ｉｄが印加される期間の間に逆方向電流、即ちアノード電流Ｉａを所定時間印加する期間を挿入する。更に他の実施形態で、順方向電流Ｉｄパルスと逆方向電流Ｉａパルスとの間に電流を印加しないゼロ電流期間を挿入する。
【０１０１】
第２導電膜１５４の形成のための第２電気メッキ工程は、比較的高い第２電流密度を維持しながら行われる。例えば、第２メッキ工程は、約５〜１００ｍＡ／ｃｍ２の範囲内から選択される比較的高い第２電流密度を維持しながら行われる。電流密度が大きくなるほど金属のメッキ速度が大きくなり、比較的微細な金属粒径を有するメッキ層が得られる。特に、第２導電膜１５４の形成のための第２電気メッキ工程時に印加される比較的高い電流密度によって、第２導電膜１５４の形成時の金属堆積速度は第１導電膜１５２の形成時の金属堆積速度より更に速い。従って、第１導電膜１５２を構成する金属粒子の平均粒径に比べて小さな平均粒径を有する金属粒子からなる第２導電膜１５４が得られる。
【０１０２】
また、電流密度が大きいと電流の密集部分が優先的に成長する傾向があるため、メッキ層内に樹枝状構造が成長し、ツインバウンダリーの発生可能性が大きくなる。このように、第２導電膜１５４内にツインバウンダリーが存在することで、後続のアニーリング工程後にこれらのツインバウンダリーの周りに複数のサブマイクロボイドが形成される。第２導電膜１５４内に存在する複数のサブマイクロボイドは、後続工程で第２導電膜１５４に熱負荷が加えられる際にストレス緩和成分として作用する。従って、第２導電膜１５４から得られるＴＳＶ構造で、熱負荷による局所的な突出現象の発生を防止できる。
【０１０３】
図７は、図４Ｇを参照して説明した第２電気メッキ工程によって第２導電膜１５４を形成する間に、基板１０２上に吸着されている添加剤、特にレベリング剤８２及び他の不純物９０が第２導電膜１５４内に捕獲されるモデルを概略的に示す図である。メッキ組成物が基板１０２上に接触する時にレベリング剤８２はビアホール１３０の入口側コーナー上に優先的に吸着され、第２導電膜１５４の形成時にメッキ速度が速いため、基板１０２上の第１導電膜１５２上に第２導電膜１５４を形成する間、ビアホール１３０の入口層コーナー上にレベリング剤８２がそのまま吸着されている状態でレベリング剤８２上に第２導電膜１５４の形成のための金属が堆積され、第２導電膜１５４内にレベリング剤８２又はその反応産物と不純物９０とが金属粒子の間に捕獲された状態で第２導電膜１５４の形成のための金属膜堆積が進む。
【０１０４】
図８Ａ〜図８Ｆは、図４Ｇを参照して説明した第２電気メッキ工程時の多様な電流印加方法を説明するための経時的な電流密度変化を示すグラフである。
【０１０５】
図８Ａに例示したように、第２電気メッキ工程によって第２導電膜１５４を形成する間に、基板１０２上にＤＣモードの電流を連続的に印加して経時的に一定の順方向電流Ｉ−２Ａを発生させる。この時、約５〜１００ｍＡ／ｃｍ２の範囲内から選択される電流密度を維持させる。
【０１０６】
図８Ｂに例示したように、第２電気メッキ工程によって第２導電膜１５４を形成する間に、基板１０２上にＤＣモードの電流を連続的に印加して約５〜１００ｍＡ／ｃｍ２の範囲内から選択される電流密度を維持しつつ経時的に線形的に増加する順方向電流Ｉ−２Ｂを発生させる。
【０１０７】
図８Ｃに例示したように、第２電気メッキ工程によって第２導電膜１５４を形成する間に、基板１０２上にＤＣモードの電流を連続的に印加して約５〜１００ｍＡ／ｃｍ２の範囲内から選択される電流密度を維持しつつ経時的に階段型に増加する順方向電流Ｉ−２Ｃを発生させる。
【０１０８】
図８Ｄに例示したように、第２電気メッキ工程によって第２導電膜１５４を形成する間に、基板１０２上に約５〜１００ｍＡ／ｃｍ２の範囲内から選択される平均電流密度を維持しつつ電流を印加して休止する過程を規則的に繰り返すＰＣ（ｐｕｌｓｅｄ  ｃｕｒｒｅｎｔ）モードの電流Ｉ−２Ｄを印加する。ＰＣモードの電流Ｉ−２Ｄで、順方向電流Ｉｃパルスのそれぞれの間に電流を印加しないゼロ電流期間が挿入される。
【０１０９】
図８Ｅに例示したように、第２電気メッキ工程によって第２導電膜１５４を形成する間に、基板１０２上に約５〜１００ｍＡ／ｃｍ２の範囲内から選択される平均電流密度を維持しつつ複数の順方向電流パルスと複数の逆方向電流パルスとが交互に繰り返されるＰＲＣ（ｐｕｌｓｅ  ｒｅｖｅｒｓｅ  ｃｕｒｒｅｎｔ）モードの電流Ｉ−２Ｅを印加する。
【０１１０】
図８Ｆに例示したように、第２電気メッキ工程によって第２導電膜１５４を形成する間に、基板１０２上に約５〜１００ｍＡ／ｃｍ２の範囲内から選択される平均電流密度を維持しつつ複数の順方向電流パルスと複数の逆方向電流パルスとが交互に繰り返されるＰＲＣモードの電流Ｉ−２Ｆを印加する。ＰＲＣモードの電流Ｉ−２Ｆで、順方向電流Ｉｃパルスと逆方向電流Ｉａパルスとの間に電流を印加しないゼロ電流期間が挿入される。
【０１１１】
第２電気メッキ工程によって第２導電膜１５４を形成する間の電流印加方式は、図８Ａ〜図８Ｆに例示したものに限らず、これらの組み合わせ又は他の多様な方式の電流印加モードを適用することができる。
【０１１２】
図８Ｄ〜図８Ｆに例示したＰＣ又はＰＲＣ方式の電流印加方式を用いるメッキ工程では、オンタイム（ＯＮ  ｔｉｍｅ）及びオフタイム（ＯＦＦ  ｔｉｍｅ）の瞬時変化によって核成長より核生成が更に促進される。従って、ＤＣモードの電流印加方式を用いるメッキ工程に比べて金属核形成の機会が多くなる。その結果、金属粒子が微細化され、逆方向電流パルスが印加される時に比較的大きい粒径を有する金属粒子が一部エッチングされることもある。また、ＰＣ又はＰＲＣ方式の電流印加方式を用いるメッキ工程では、ＤＣモードの電流印加方式を用いるメッキ工程に比べて更に平滑なメッキ層が得られ、メッキ過程で水素又はメッキ組成物内に含まれている不純物がメッキ層の内部へ比較的に容易に捕獲される。
【０１１３】
図４Ｆ及び図４Ｇを参照して説明した第１及び第２電気メッキ工程は、それぞれ約１０〜６５℃の温度下で行われる。例えば、第１及び第２電気メッキ工程は、それぞれ常温で行われる。第２導電膜１５４が形成された後、必要に応じて第１導電膜１５２及び第２導電膜１５４が形成された結果物を約１５０〜４５０℃の温度下でアニーリングする。
【０１１４】
図４Ｈを参照すると、研磨阻止層１２０（図４Ｇ参照）をストッパとして用いて、第２導電膜１５４を含む結果物をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程によって研磨して研磨阻止層１２０を除去する。その結果、ビアホール１３０内に残っている第１導電膜１５２で形成される第１貫通電極部１５２Ａと、ビアホール１３０内で第１貫通電極部１５２Ａ上に残っている第２導電膜１５４で形成される第２貫通電極部１５４Ａとが形成される。第１貫通電極部１５２Ａ及び第２貫通電極部１５４Ａは、ＴＳＶ構造１５０を構成する。
【０１１５】
第２貫通電極部１５４Ａは、層間絶縁膜１１４の上面１１４Ｔとほぼ同じレベルの上面１５４Ｔを有する。
【０１１６】
第１貫通電極部１５２Ａ及び第２貫通電極部１５４Ａを備えるＴＳＶ構造１５０は、図１Ａに例示した第１貫通電極部３２及び第２貫通電極部３４を備えるＴＳＶ構造３０に対応する。そして、基板１０２及びＦＥＯＬ構造１１０は、図１Ａに例示した半導体構造物２０に対応する。
【０１１７】
図４Ｈで、第２貫通電極部１５４Ａは第１貫通電極部１５２Ａに比べて更に高含量の不純物を含んでおり、それによって第２貫通電極部１５４Ａを構成する金属粒子の平均粒径が第１貫通電極部１５２Ａを構成する金属粒子の平均粒径に比べて小さい。また、後続工程で熱負荷が印加される時に粒子成長又はサブマイクロボイドのようなストレス緩和成分を多く備え、ＴＳＶ構造１５０の局所的な突出現象が防止される。
【０１１８】
図４Ｉを参照すると、層間絶縁膜１１４上に金属層間絶縁膜１６２及び研磨阻止層１６４を順次に形成し、これらをパターニングしてビアホール１３０の入口側にＴＳＶ構造１５０の上面及びその周辺を露出させる金属配線用ホール１６２Ｈを形成する。金属層間絶縁膜１６２は、層間絶縁膜１１４の直上に形成されるエッチング阻止層（図示せず）を更に備える。エッチング阻止層は、金属配線用ホール１６２Ｈの形成のために、金属層間絶縁膜１６２及び研磨阻止層１６４のエッチング時にエッチングストッパとして用いられる。
【０１１９】
金属配線用ホール１６２Ｈを通じて、ＴＳＶ構造１５０、ＴＳＶ構造１５０の側壁を取り囲むバリア膜１４２、バリア膜１４２周りの絶縁膜１３８、及び層間絶縁膜１１４の一部が露出する。一実施形態で、金属配線用ホール１６２Ｈを通じてＴＳＶ構造１５０の上面のみが露出するように金属配線用ホール１６２Ｈを形成することもある。
【０１２０】
一実施形態で、金属層間絶縁膜１６２はＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）からなり、研磨阻止層１６４はシリコンサンファ窒化膜で形成される。金属層間絶縁膜１６２及び研磨阻止層１６４のそれぞれの厚さは、必要に応じて任意に定められる。
【０１２１】
図４Ｊを参照すると、金属配線用ホール１６２Ｈの内部に金属配線層１７２を形成する。
【０１２２】
金属配線層１７２は、配線用バリア膜１７２Ａ及び配線用金属層１７２Ｂが順次に積層された構造を有する。一実施形態で、金属配線層１７２を形成するために、先ず金属配線用ホール１６２Ｈの内部及び研磨阻止層１６４（図４Ｉ参照）上に、配線用バリア膜１７２Ａ形成用の第１膜と、配線用金属層１７２Ｂ形成用の第２膜とを順次に形成した後、研磨阻止層１６４をストッパとして用いて第１膜及び第２膜が形成された結果物をＣＭＰ工程によって研磨し、研磨阻止層１６４を除去して金属層間絶縁膜１６２の上面を露出させる。その結果、金属配線用ホール１６２Ｈの内部に配線用バリア膜１７２Ａ及び配線用金属層１７２Ｂが残る。
【０１２３】
一実施形態で、配線用バリア膜１７２Ａは、Ｔｉ、ＴｉＮ、Ｔａ、及びＴａＮから選択される少なくとも一つの物質を含む。一実施形態で、配線用バリア膜１７４を形成するためにＰＶＤ工程を用いる。配線用バリア膜１７２Ａは、約１０００〜１５００Åの厚さを有するように形成される。
【０１２４】
一実施形態で、配線用金属層１７２ＢはＣｕを含む。配線用金属層１７２Ｂを形成するために、配線用バリア膜１７２Ａの表面にＣｕシード層を形成した後、電気メッキ工程によってＣｕシード層からＣｕ層を成長させ、Ｃｕ層が形成された結果物をアニーリングする工程を行う。
【０１２５】
図４Ｋを参照すると、図４Ｉ及び図４Ｊを参照して説明した金属配線層１７２の形成工程と同様の工程を用いて、金属配線層１７２上に金属配線層１７２と同じ積層構造を有するコンタクトプラグ１７４を形成する。次いで、図４Ｉ及び図４Ｊを参照して説明した金属配線層１７２の形成工程と、コンタクトプラグ１７４の形成工程とを交互に複数回行い、複数の金属配線層１７２及び複数のコンタクトプラグ１７４が一つずつ交互に連結されている貫通電極用の複数層配線パターン１７６を形成する。
【０１２６】
一実施形態で、複数層配線パターン１７６が形成される時に、基板１０２上の他の領域でも、複数の金属配線層１７２及び複数のコンタクトプラグ１７４から選択される少なくとも一部と同時に形成される金属配線層及びコンタクトプラグを備える他の複数層配線パターンが形成される。その結果、ＦＥＯＬ構造１１０上には金属層間絶縁膜１６２と、金属層間絶縁膜１６２によって絶縁される部分を含む複数の複数層配線パターンを備えるＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造１６０とが得られる。ＢＥＯＬ構造１６０は、ＦＥＯＬ構造１１０内に形成されている個別素子を基板１０２上に形成される他の配線と連結させるための複数の配線構造を備えるように形成される。一実施形態で、ＢＥＯＬ構造１６０は、配線構造とその下部の他の構造物とを外部衝撃や湿気から保護するためのシーリングを更に備えるように形成される。
【０１２７】
次いで、複数層配線パターン１７６に電気的に連結されるコンタクトパッド１８０を金属層間絶縁膜１６２上に形成する。
【０１２８】
金属層間絶縁膜１６２は、複数の金属配線層１７２を互いに離隔させる役目を行う。複数の金属配線層１７２及び複数のコンタクトプラグ１７４は、それぞれ金属層間絶縁膜１６２によって同一レベルで互いに隣接する他の配線と電気的に分離される。
【０１２９】
図４Ｋで、複数層配線パターン１７６が３つの金属配線層１７２及び３つのコンタクトプラグ１７４を備えるとして例示しているが、これは説明の簡略化のために例示したものに過ぎず、本発明はこれに限定されるものではない。また、図４Ｋに示した複数層配線パターン１７６で、金属配線層１７２及びコンタクトプラグ１７４の連結構造は例示に過ぎず、本発明は図４Ｋに例示した構造に限定されるものではない。
【０１３０】
一実施形態で、複数の金属配線層１７２及び複数のコンタクトプラグ１７４は、それぞれＷ、Ａｌ、及びＣｕから選択される少なくとも一つの金属を含む。一実施形態で、複数の金属配線層１７２及び複数のコンタクトプラグ１７４は同じ材料で構成される。他の実施形態で、複数の金属配線層１７２及び複数のコンタクトプラグ１７４のうちの少なくとも一部が異なる材料を含むように構成されてもよい。
【０１３１】
一実施形態で、金属層間絶縁膜１６２内には、複数層配線パターン１７６と同一レベルに形成される他の複数の複数層配線パターン（図示せず）が形成される。また、金属層間絶縁膜１６２上には、コンタクトパッド１８０と同一レベルに形成される他の複数のコンタクトパッド（図示せず）が形成される。
【０１３２】
図４Ｌを参照すると、基板１０２をその底面から一部除去し、ＴＳＶ構造１５０のうちの第１貫通電極部１５２Ａの底面１５２Ｂを露出させる。
【０１３３】
図４Ｌに例示したように、基板１０２の底面１０２Ｂから第１貫通電極部１５２の底面１５２Ｂが相対的に突出するように基板１０２の一部を除去する。一実施形態で、基板１０２をその底面から一部除去するためにＣＭＰ工程、エッチバック工程、又はこれらの組み合わせを用いる。
【０１３４】
基板１０２がその底面から一部除去された後、ビアホール１３０（図４Ｂ参照）は、基板１０２及び層間絶縁膜１１４を貫通する貫通ホールになる。
【０１３５】
第１貫通電極部１５２Ａの底面１５２Ｂが露出した後、第１貫通電極部１５２Ａの突出した部分の周りでＴＳＶ構造１５０を取り囲んでいる絶縁膜１３８を、等方性エッチング又は異方性エッチング工程を用いて除去する。次いで、絶縁膜１３８が除去されることで露出するバリア膜１４２も除去し、第１貫通電極部１５２Ａの側壁のうちの底面１５２Ｂに隣接する部分を露出させる。
【０１３６】
図４Ｍを参照すると、ＴＳＶ構造１５０のうちの第１貫通電極部１５２Ａの底面１５２Ｂの周りで基板１０２の底面１０２Ｂを覆うバックサイド絶縁膜１９０を形成して集積回路素子１００を形成する。
【０１３７】
一実施形態で、バックサイド絶縁膜１９０は、スピンコーティング工程又はスプレー工程によって形成される。バックサイド絶縁膜１９０は、ポリマーで形成される。一実施形態で、バックサイド絶縁膜１９０を形成するために、基板１０２の底面と第１貫通電極部１５２Ａの底面１５２Ｂ側の露出部分を完全に覆うポリマー膜を形成した後、ポリマー膜を一部エッチバックしてＴＳＶ構造１５８のうちの第１貫通電極部１５２Ａの底面１５２Ｂを露出させる。
【０１３８】
集積回路素子１００で、バリア膜１４２は、第１貫通電極部１５２Ａ及び第２貫通電極部１５４Ａをそれぞれ取り囲む。第１貫通電極部１５２Ａの側壁は、基板１０２によって取り囲まれる部分と、層間絶縁膜１１４によって取り囲まれる部分とを備える。第２貫通電極部１５４Ａは、層間絶縁膜１１４によって取り囲まれる側壁を有する。ＴＳＶ構造１５０のうちの層間絶縁膜１１４によって取り囲まれる部分に、第１貫通電極部１５２Ａと第２貫通電極部１５４Ａとのインターフェース１５０Ｉが存在する。
【０１３９】
図９は、本発明の一実施形態による集積回路素子２００の要部構成を示す断面図である。図９において、図４Ａ〜図４Ｍと同じ参照符号は同じ部材を示す。従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
【０１４０】
集積回路素子２００で、ＴＳＶ構造２５０は、第１導電膜２５２で形成される第１貫通電極部２５２Ａと、第２導電膜２５４で形成される第２貫通電極部２５４Ａとを有する。
【０１４１】
第１導電膜２５２、第２導電膜２５４、第１貫通電極部２５２Ａ、及び第２貫通電極部２５４Ａは、それぞれ図４Ａ〜図４Ｍを参照して、第１導電膜１５２、第２導電膜１５４、第１貫通電極部１５２Ａ、及び第２貫通電極部１５４Ａについて説明した通りである。従って、ここでは重複する説明を回避するために、これらについての詳細な説明は省略する。
【０１４２】
集積回路素子２００で、ＴＳＶ構造２５０は、基板１０２、層間絶縁膜１１４、及び金属層間絶縁膜１６２を貫通する。第１貫通電極部２５２Ａ及び第２貫通電極部２５４Ａは、それぞれバリア膜２４２によって取り囲まれる。バリア膜２４２は、絶縁膜２３８によって取り囲まれる。第１貫通電極部２５２Ａの側壁は、基板１０２によって取り囲まれる部分と、層間絶縁膜１１４によって取り囲まれる部分と、金属層間絶縁膜１６２によって取り囲まれる部分とを備える。第２貫通電極部２５４Ａは、金属層間絶縁膜１６２によって取り囲まれる側壁を有する。ＴＳＶ構造２５０のうちの金属層間絶縁膜１６２によって取り囲まれる部分に、第１貫通電極部２５２Ａと第２貫通電極部２５４Ａとのインターフェース２５０Ｉが存在する。
【０１４３】
絶縁膜２３８及びバリア膜２４２についての詳細な構成は、図４Ａ〜図４Ｍを参照して絶縁膜１３８及びバリア膜１４２について説明した通りである。絶縁膜２３８及びバリア膜２４２は、基板１０２、層間絶縁膜１１４、及び金属層間絶縁膜１６２をそれぞれ貫通するように延びている。
【０１４４】
ＴＳＶ構造２５０を形成するために、次のような一連の工程を行う。
【０１４５】
先ず、図４Ａを参照して説明した通りの方法でＦＥＯＬ構造１１０を形成した後、図４Ｉ〜図４Ｋを参照して複数層配線パターン１７６及び金属層間絶縁膜１６２を備えるＢＥＯＬ構造１６０を形成する方法について説明したような工程を用いて、ＦＥＯＬ構造１１０上に複数層配線パターン２７６及び金属層間絶縁膜１６２を備えるＢＥＯＬ構造２６０を形成する。
【０１４６】
次いで、金属層間絶縁膜１６２、層間絶縁膜１１４、及び基板１０２を順次にエッチングしてビアホール２３０を形成した後、図４Ａ〜図４Ｈを参照して絶縁膜１３８、バリア膜１４２、及びＴＳＶ構造１５０を形成する工程について説明したことと同様の方法で、ビアホール２３０内に絶縁膜２３８、バリア膜２４２、及びＴＳＶ構造２５０を形成する。そして、ＴＳＶ構造２５０及び複数層配線パターン２７６上にこれらに電気的に連結される複数のコンタクトパッド２８０を形成する。
【０１４７】
次いで、図４Ｌ及び図４Ｍを参照して説明した通りの方法で第１金属膜２５２の底面２５２Ｂを露出させた後、基板１０２の底面を覆うバックサイド絶縁膜１９０を形成して集積回路素子２００を形成する。
【０１４８】
図１０Ａ〜図１０Ｈは、本発明の一実施形態による集積回路素子３００（図１０Ｈ参照）の製造方法を説明するための断面図である。図１０Ａ〜図１０Ｈにおいて、図４Ａ〜図４Ｍと同じ参照符号は同じ部材を示し、従って、ここでは重複を回避するために、これらについての詳細な説明を省略する。
【０１４９】
図１０Ａを参照すると、基板１０２上に複数の個別素子１１２及び層間絶縁膜１１４を備えるＦＥＯＬ構造１１０を形成し、ＦＥＯＬ構造１１０上にエッチング阻止層３１０を形成し、エッチング阻止層３１０上にＢＥＯＬ構造１６０を形成する。ＢＥＯＬ構造１６０は、金属層間絶縁膜１６２及び複数の複数層配線パターン１７６を備える。複数の複数層配線パターン１７６は、それぞれ複数の金属配線層１７２及び複数のコンタクトプラグ１７４で形成される。
【０１５０】
金属層間絶縁膜１６２上に複数のコンタクトパッド１８０を形成し、ＢＥＯＬ構造１６０上にパッシベーション層１８２及び複数のバンプ１８４を形成する。複数のバンプ１８４は、それぞれ第１金属層１８４Ａ及び第２金属層１８４Ｂの積層構造を有するものとして例示したが、これに限定されるものではなく、多様な構造を有するバンプ１８４を形成できる。
【０１５１】
図１０Ｂを参照すると、基板１０２の複数のバンプ１８４が形成されている表面に接着コーティング層１８６を形成し、接着コーティング層１８６を付着材料として用いて、複数のバンプ１８４が形成された基板１０２をウェーハ支持基板１８８上に搭載する。
【０１５２】
基板１０２のうち、ウェーハ支持基板１８８で覆われた側の反対側である基板１０２のバックサイド１０２Ｄが外部に露出している。
【０１５３】
図１０Ｃを参照すると、基板１０２のバックサイド１０２Ｄ上にハードマスク層３２２を形成した後、ハードマスク層３２２上にマスクパターン３２４を形成する。
【０１５４】
一実施形態で、ハードマスク層３２２は、シリコン窒化膜で形成される。ハードマスク層３２２は、約２００〜１０００Åの厚さを有するように形成される。
【０１５５】
マスクパターン３２４には、ハードマスク層３２２の上面を一部露出させる少なくとも１つのホール３２４Ｈが形成されている。一実施形態で、マスクパターン３２４は、フォトレジスト材料からなる。
【０１５６】
図１０Ｄを参照すると、マスクパターン３２４（図１０Ｃ参照）をエッチングマスクとして用いてハードマスク層３２２をエッチングしてハードマスクパターン３２２Ｐを形成し、マスクパターン３２４及びハードマスクパターン３２２Ｐをエッチングマスクとして用いて基板１０２及びエッチング阻止層３１０をエッチングして金属配線層１７２を露出させる複数のビアホール３３０を形成する。複数のビアホール３３０は、基板１０２及びＦＥＯＬ構造１１０の層間絶縁膜１１４を貫通して延びる形状を有する。
【０１５７】
複数のビアホール３３０を形成するために、異方性エッチング工程又はレーザードリリング技術を用いる。一実施形態で、複数のビアホール３３０を形成するための層間絶縁膜１１４のエッチング時、エッチング阻止層３１０を用いてエッチング終了点を定める。複数のビアホール３３０は、約１０μｍ又はそれ以下の幅と約５０〜１００μｍの深さを有する。しかし、複数のビアホール３３０の幅及び深さは例示したものに制限されず、必要に応じて多様な寸法に形成される。
【０１５８】
複数のビアホール３３０が形成された後、マスクパターン３２４（図１０Ｃ参照）を除去してハードマスクパターン３２２Ｐの上面を露出させる。
【０１５９】
図１０Ｅを参照すると、複数のビアホール３３０の内部側壁を覆う絶縁膜３３８を形成する。
【０１６０】
一実施形態で、複数の絶縁膜３３８を形成するために、先ず複数のビアホール３３０の内壁及び基板１０２のバックサイド１０２Ｄを覆う絶縁膜（図示せず）を、ＣＶＤ工程を用いて形成した後、複数のビアホール３３０の内部に複数の金属配線層１７２が露出するように、絶縁膜のうちの一部を異方性イオンエッチング工程によって除去する工程を行う。一実施形態で、複数の絶縁膜３３８は、酸化膜、窒化膜、炭化膜、又はこれらの組み合わせで形成される。複数の絶縁膜３３８は、約１５００〜２５００Åの厚さを有するように形成される。
【０１６１】
図１０Ｆを参照すると、ビアホール３３０内部にバリア膜３４２を形成する。
【０１６２】
バリア膜３４２は、ビアホール３３０内に露出している金属配線層１７２及び絶縁膜３３８を覆うように形成される。本実施例では、バリア膜３４２が絶縁膜３３８上からビアホール３３０の外部まで延びるように形成された場合を例示した。しかし、本発明はこれに限定されるものではない。一実施形態で、バリア膜３４２は、ビアホール３３０の内部にのみ形成される。
【０１６３】
バリア膜３４２についての詳細な構成は、図４Ｄを参照してバリア膜１４２について説明した通りである。
【０１６４】
図１０Ｇを参照すると、図４Ｅ〜図４Ｇを参照して第１導電膜１５２及び第２導電膜１５４の形成工程について説明した通りの方法で、第１導電膜３５２及び第２導電膜３５４を形成する。
【０１６５】
第１導電膜３５２は、ビアホール３３０内でビアホール３３０の入口側エッジから数〜数十μｍ、例えば約１〜１０μｍの深さＤ２を有する上部空間が残るまで行われる。第２導電膜３５４は、第１導電膜３５２上でビアホール３３０の入口側にビアホール３３０の残っている上部空間を満たすように形成される。
【０１６６】
第１導電膜３５２及び第２導電膜３５４についての詳細な事項は、図４Ｆ及び図４Ｇを参照して第１導電膜１５２及び第２導電膜１５４について説明した通りである。
【０１６７】
図１０Ｈを参照すると、図４Ｈを参照して説明したことと同様の方法で、基板１０２のバックサイド１０２Ｄが露出されるまで第２導電膜３５４を備える結果物をＣＭＰ工程によって研磨し、第１導電膜３５２及び第２導電膜３５４を複数のビアホール３３０内部のみに残す。
【０１６８】
複数のビアホール３３０内に残っている第１導電膜３５２及び第２導電膜３５４は、それぞれＴＳＶ構造３５０の第１貫通電極部３５２Ａ及び第２貫通電極部３５４Ａを構成する。第１貫通電極部３５２Ａ及び第２貫通電極部３５４Ａを備えるＴＳＶ構造３５０についての詳細な事項は、図４Ｈを参照して第１貫通電極部１５２Ａ及び第２貫通電極部１５４Ａを備えるＴＳＶ構造１５０について説明した通りである。
【０１６９】
第２貫通電極部３５４Ａは、第１貫通電極部３５２Ａに比べて更に高含量の不純物を含んでおり、第２貫通電極部３５４Ａを構成する金属粒子の平均粒径が第１貫通電極部３５２Ａを構成する金属粒子の平均粒径に比べて小さい。第２貫通電極部３５４Ａは、後続工程で熱負荷が印加される時に粒子成長又はサブマイクロボイドのようなストレス緩和成分を多く備え、ＴＳＶ構造３５０の局所的な突出現象が防止される。
【０１７０】
集積回路素子３００で、バリア膜３４２は、第１貫通電極部３５２Ａ及び第２貫通電極部３５４Ａをそれぞれ取り囲む。第１貫通電極部３５２Ａの側壁は、基板１０２によって取り囲まれる部分と、層間絶縁膜１１４によって取り囲まれる部分と、エッチング阻止層３１０によって取り囲まれる部分とを備える。第２貫通電極部３５４Ａは、基板１０２によって取り囲まれる側壁を有する。ＴＳＶ構造３５０のうちの基板１０２によって取り囲まれる部分に、第１貫通電極部３５２Ａと第２貫通電極部３５４Ａとのインターフェース３５０Ｉが存在する。
【０１７１】
図１１は、本発明の一実施形態による集積回路素子１１００の要部構成を示す断面図である。
【０１７２】
図１１を参照すると、集積回路素子１１００は、パッケージ基板１１１０上に順次に積層された複数の半導体チップ１１２０を備える。複数の半導体チップ１１２０上に制御チップ１１３０が連結されている。複数の半導体チップ１１２０と制御チップ１１３０との積層構造は、パッケージ基板１１１０上で熱硬化性樹脂などの密封材１１４０によって密封されている。図１１には、６つの半導体チップ１１２０が垂直に積層された構造を例示したが、半導体チップ１１２０の数及び積層方向が例示したものに制限されるものではない。半導体チップ１１２０の数は、必要に応じて６つより小さいか又は多く定められる。複数の半導体チップ１１２０は、パッケージ基板１１１０上に水平方向に配列されてもよく、垂直方向実装及び水平方向実装を組み合わせた連結構造に配列されてもよい。一実施形態で、制御チップ１１３０は省略される。
【０１７３】
パッケージ基板１１１０は、軟性印刷回路基板、硬性印刷回路基板、又はこれらの組み合わせで形成される。パッケージ基板１１１０は、基板内部配線１１１２及び接続端子１１１４を備える。接続端子１１１４は、パッケージ基板１１１０の一面に形成される。パッケージ基板１１１０の他面には半田ボール１１１６が形成されている。接続端子１１１４は、基板内部配線１１１２を通じて半田ボール１１１６に電気的に接続される。
【０１７４】
一実施形態で、半田ボール１１１６は、導電性バンプ又はＬＧＡ（ｌｅａｄ  ｇｒｉｄ  ａｒｒａｙ）に置き替わる。
【０１７５】
複数の半導体チップ１１２０及び制御チップ１１３０のうちの少なくとも一つは、図１Ａ〜図１０Ｈを参照して説明したような集積回路素子１０Ａ、１０Ｂ、１００、２００、３００のうちの少なくとも一つを備える。特に、複数の半導体チップ１１２０及び制御チップ１１３０は、それぞれＴＳＶ構造１１２２、１１３２を備える。ＴＳＶ構造１１２２、１１３２のうちの少なくとも一つは、それぞれ図１Ａ〜図１０Ｈを参照して説明したようなＴＳＶ構造３０、３０Ｅ、１５０、２５０、３５０を備える。
【０１７６】
複数の半導体チップ１１２０及び制御チップ１１３０のそれぞれのＴＳＶ構造１１２２、１１３２は、バンプのような連結部材１１５０によってパッケージ基板１１１０の接続端子１１１４に電気的に連結される。
【０１７７】
複数の半導体チップ１１２０は、それぞれシステムＬＳＩ、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＭＲＡＭ、又はＲＲＡＭ（登録商標）を備える。制御チップ１１３０は、ＳＥＲ／ＤＥＳ（ｓｅｒｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ）回路のようなロジック回路を備える。
【０１７８】
図１２は、本発明の一実施形態による集積回路素子１２００の要部構成を示す平面図である。
【０１７９】
集積回路素子１２００は、モジュール基板１２１０と、モジュール基板１２１０に装着された制御チップ１２２０、及び複数の半導体パッケージ１２３０を備える。モジュール基板１２１０には複数の入出力端子１２５０が形成されている。
【０１８０】
複数の半導体パッケージ１２３０は、図１Ａ〜図１１を参照して説明したような集積回路素子１０Ａ、１０Ｂ、１００、２００、３００、１１００のうちの少なくとも一つを備える。特に、複数の半導体パッケージ１２３０は、図１Ａ〜図１０Ｈを参照して説明したようなＴＳＶ構造３０、３０Ｅ、１５０、２５０、３５０のうちの少なくとも一つのＴＳＶ構造を備える。
【０１８１】
図１３は、本発明の一実施形態による集積回路素子１３００の要部構成を示すダイヤグラムである。
【０１８２】
集積回路素子１３００は、制御器１３１０、入／出力装置１３２０、メモリ１３３０、及びインターフェース１３４０を備える。集積回路素子１３００は、モバイルシステム又は情報を送受信するシステムである。一実施形態で、モバイルシステムは、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ、ウェブタブレット、無線電話、携帯電話、デジタルミュージックプレーヤ、又はメモリカードのうちの少なくとも一つである。
【０１８３】
一実施形態で、制御器１３１０は、マイクロプロセッサ、デジタル信号プロセッサ、又はマイクロコントローラである。
【０１８４】
入／出力装置１３２０は、集積回路素子１３００のデータ入出力に用いられる。集積回路素子１３００は、入／出力装置１３２０を用いて外部装置、例えばパソコン又はネットワークに連結され、外部装置と相互にデータを交換する。一実施形態で、入／出力装置１３２０は、キーパッド、キーボード、又は表示装置である。
【０１８５】
一実施形態で、メモリ１３３０は、制御器１３１０の動作のためのコード及び／又はデータを保存する。他の実施形態で、メモリ１３３０は、制御器１３１０で処理されたデータを保存する。制御器１３１０及びメモリ１３３０のうちの少なくとも一つは、図１Ａ〜図１２を参照して説明したような集積回路素子１０Ａ、１０Ｂ、１００、２００、３００、１１００、１２００のうちの少なくとも一つを含む。特に、制御器１３１０及びメモリ１３３０のうちの少なくとも一つは、図１Ａ〜図１０Ｈを参照して説明したようなＴＳＶ構造３０、３０Ｅ、１５０、２５０、３５０のうちの少なくとも一つのＴＳＶ構造を有する半導体パッケージを備える電子システムで形成される。
【０１８６】
インターフェース１３４０は、集積回路素子１３００と他の外部装置との間でデータ送信通路の役目を行う。制御器１３１０、入／出力装置１３２０、メモリ１３３０、及びインターフェース１３４０は、バス１３５０を通じて互いに通信する。
【０１８７】
集積回路素子１３００は、携帯電話、ＭＰ３プレーヤ、ナビゲーションシステム、ポータブルマルチメディア再生器（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ：ＰＭＰ）、固体ディスク（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ：ＳＳＤ）、又は家電製品に含まれる。
【０１８８】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１８９】
本発明は、集積回路素子関連の技術分野に好適に用いられる。
【符号の説明】
【０１９０】
１０Ａ、１０Ｂ、１００、２００、３００、１１００、１２００、１３００    集積回路素子
２０    半導体構造物
２０Ａ    第１面
２０Ｂ    第２面
２２、１３０、２３０、３３０    ビアホール
３０、３０Ｅ、１５０、２５０、３５０、１１２２、１１３２    ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）構造
３０Ａ    一端
３０Ｂ    他端
３２、３２Ｅ、１５２Ａ、２５２Ａ、３５２Ａ    第１貫通電極部
３２Ｒ    リセス
３２Ｐ、１１４Ｔ、１５４Ｔ    上面
３４、３４Ｅ、１５４Ａ、２５４Ａ、３５４Ａ    第２貫通電極部
４０、１４２、２４２、３４２    バリア膜
５０、１３８、２３８、３３８    絶縁膜
８２    レベリング剤
８４    抑制剤
８６    加速剤
９０    不純物
１０２    基板
１０２Ｂ、１５２Ｂ、２５２Ｂ    底面
１０２Ｄ    バックサイド
１１０    ＦＥＯＬ（ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造
１１２    個別素子
１１４    層間絶縁膜
１２０、１６４    研磨阻止層
１２２、３２４    マスクパターン
１２２Ｈ、３２４Ｈ    ホール
１３０Ｄ    深さ
１３０Ｈ    上部空間
１３２    第１ホール
１３０Ｗ    幅
１３４    第２ホール
１４４    金属シード層
１５０Ｉ、２５０Ｉ、３５０Ｉ、１３４０    インターフェース
１５２、２５２、３５２    第１導電膜
１５４、２５４、３５４    第２導電膜
１６０、２６０    ＢＥＯＬ（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）構造
１６２    金属層間絶縁膜
１６２Ｈ    金属配線用ホール
１７２    金属配線層
１７２Ａ    配線用バリア膜
１７２Ｂ    配線用金属層
１７４    コンタクトプラグ
１７６、２７６    複数層配線パターン
１８０、２８０    コンタクトパッド
１８２    パッシベーション層
１８４    バンプ
１８４Ａ    第１金属層
１８４Ｂ    第２金属層
１８６    接着コーティング層
１８８    ウェーハ支持基板
１９０    バックサイド絶縁膜
３１０    エッチング阻止層
３２２    ハードマスク層
３２２Ｐ    ハードマスクパターン
１１１０    パッケージ基板
１１１２    基板内部配線
１１１４    接続端子
１１１６    半田ボール
１１２０    半導体チップ
１１３０、１２２０    制御チップ
１１４０    密封材
１１５０    連結部材
１２１０    モジュール基板
１２３０    半導体パッケージ
１２５０    入出力端子
１３１０    制御器
１３２０    入／出力装置
１３３０    メモリ
１３５０    バス
【図１Ａ】
2014022743.tif 000003
【図１Ｂ】
2014022743.tif 000004
【図２】
2014022743.tif 000005
【図３Ａ】
2014022743.tif 000006
【図３Ｂ】
2014022743.tif 000007
【図４Ａ】
2014022743.tif 000008
【図４Ｂ】
2014022743.tif 000009
【図４Ｃ】
2014022743.tif 000010
【図４Ｄ】
2014022743.tif 000011
【図４Ｅ】
2014022743.tif 000012
【図４Ｆ】
2014022743.tif 000013
【図４Ｇ】
2014022743.tif 000014
【図４Ｈ】
2014022743.tif 000015
【図４Ｉ】
2014022743.tif 000016
【図４Ｊ】
2014022743.tif 000017
【図４Ｋ】
2014022743.tif 000018
【図４Ｌ】
2014022743.tif 000019
【図４Ｍ】
2014022743.tif 000020
【図５】
2014022743.tif 000021
【図６Ａ】
2014022743.tif 000022
【図６Ｂ】
2014022743.tif 000023
【図６Ｃ】
2014022743.tif 000024
【図７】
2014022743.tif 000025
【図８Ａ】
2014022743.tif 000026
【図８Ｂ】
2014022743.tif 000027
【図８Ｃ】
2014022743.tif 000028
【図８Ｄ】
2014022743.tif 000029
【図８Ｅ】
2014022743.tif 000030
【図８Ｆ】
2014022743.tif 000031
【図９】
2014022743.tif 000032
【図１０Ａ】
2014022743.tif 000033
【図１０Ｂ】
2014022743.tif 000034
【図１０Ｃ】
2014022743.tif 000035
【図１０Ｄ】
2014022743.tif 000036
【図１０Ｅ】
2014022743.tif 000037
【図１０Ｆ】
2014022743.tif 000038
【図１０Ｇ】
2014022743.tif 000039
【図１０Ｈ】
2014022743.tif 000040
【図１１】
2014022743.tif 000041
【図１２】
2014022743.tif 000042
【図１３】
2014022743.tif 000043