(57)【要約】【課題】低電圧域および高電圧域の両方においてオン抵抗をバランスよく低減することができるＭＯＳＦＥＴを備える半導体装置を提供すること。【解決手段】ｎ−型ベース層２と、ｎ−型ベース層２の表面に形成されたｐ型ベース層４と、ｐ型ベース層４の内方領域に形成されたｎ＋型ソース層５と、ゲート絶縁膜６を介してチャネル領域１５に対向するように形成されたゲート電極７と、ｐ型ベース層４に連なるようにｎ−型ベース層２内に形成され、ピッチＰ１で配列された複数のｐ型コラム層３と、ｎ−型ベース層２の裏面に選択的に形成され、ピッチＰ１よりも大きいピッチＰ２で配列された複数のｐ＋型コレクタ層１０とを含む、半導体装置１を製造する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層の表面に選択的に形成された複数の第２導電型ベース層と、
前記第２導電型ベース層の内方領域に前記第２導電型ベース層の周縁と間隔を空けて形成され、当該周縁との間にチャネル領域を形成する第１導電型ソース層と、
ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極と、
前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、隣り合う前記第２導電型ベース層との間に連続性を持って所定の第１周期で配列された複数の第２導電型コラム層と、
前記第１導電型ベース層の裏面に選択的に形成され、前記第２導電型コラム層の前記第１周期よりも大きい所定の第２周期で連続性を持って配列された複数の第２導電型コレクタ層とを含む、半導体装置。
【請求項２】
前記第２周期は、前記第１周期の２倍〜５倍である、請求項１に記載の半導体装置。
【請求項３】
前記第１導電型ベース層の裏面全体に対する前記第２導電型コレクタ層の占有率は、５０％〜８０％である、請求項１または２に記載の半導体装置。
【請求項４】
前記第２導電型コレクタ層は、前記第１導電型ベース層の厚さ方向において、前記第２導電型コラム層に対向するように形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２導電型コラム層は、ストライプ状に形成されている、請求項４に記載の半導体装置。
【請求項６】
前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に交差する形状に形成され、当該交差部分において前記第２導電型コラム層に対向している、請求項５に記載の半導体装置。
【請求項７】
前記第２導電型コレクタ層は、前記平面視において、ストライプ状に形成されている、請求項６に記載の半導体装置。
【請求項８】
前記第２導電型コレクタ層は、前記平面視において、前記第２導電型コラム層に直交するストライプ状に形成されている、請求項７に記載の半導体装置。
【請求項９】
前記第２導電型コレクタ層は、前記平面視において、多角形状または円形状に形成されている、請求項６に記載の半導体装置。
【請求項１０】
前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に平行なストライプ状に形成されている、請求項５に記載の半導体装置。
【請求項１１】
前記第２導電型コラム層は、多角形状または円形状に形成されている、請求項４に記載の半導体装置。
【請求項１２】
前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、ストライプ状に形成されている、請求項１１に記載の半導体装置。
【請求項１３】
前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、多角形状または円形状に形成されている、請求項１１に記載の半導体装置。
【請求項１４】
前記第１導電型ベース層は、前記複数の第２導電型コレクタ層の上方領域に形成された第１導電型ドリフト層よりも不純物濃度が高く、前記複数の第２導電型コレクタ層の各間に配置された第１導電型コンタクト層を含む、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第２周期の一周期当たりに占める前記第２導電型コレクタ層と前記第１導電型コンタクト層の幅の比率は、１：１である、請求項１４に記載の半導体装置。
【請求項１６】
前記第１周期が５μｍ〜２０μｍであり、前記第２周期が５μｍ〜２００μｍである、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第２導電型コレクタ層は、２．５μｍ〜１６０μｍの幅を有している、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第２導電型コレクタ層は、前記第１導電型ベース層の裏面から０．２μｍ〜３．０μｍの深さを有している、請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記第２導電型コレクタ層は、１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有している、請求項１〜１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造を有する半導体装置に関する。
【背景技術】
【０００２】
冷蔵庫、エアコンディショナ、洗濯機等の家電、太陽光発電システム、風力発電システム等のエネルギ関連システム、電気自動車（ＥＶ）、ハイブリッド電気自動車（ＨＥＶ）等の自動車の各種セットに組み込まれたインバータ回路や電源回路において使用されるスイッチング素子として、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）が公知である。
【０００３】
特許文献１は、ウエハに形成されたｎ−ドリフト層と、ｎ−ドリフト層上に形成されたｐベース層と、ｐベース層の表面の一部に形成されたｎ＋エミッタ層と、ｎ＋エミッタ層を貫通するように形成されたトレンチ溝と、トレンチ溝内にゲート絶縁膜を介して形成されたゲート電極と、ウエハの下面に形成されたｎバッファ層と、ｎバッファ層よりもウエハの下面側に形成されたｐコレクタ層と、ウエハの上面に形成されたエミッタ電極と、ウエハの下面に形成されたコレクタ電極とを含むＩＧＢＴを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５０３６３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
先に例示したセットでは環境負荷を低減するために、内蔵アプリケーション全てに対して省エネルギ化が要求されている。
しかしながら、スイッチング素子としてのＩＧＢＴは、ＭＯＳＦＥＴとは異なりバイポーラデバイスであるため、電流の立ち上がりにＶＦ（順方向電圧）以上のオン電圧を必要とする。そのため、たとえばモータ駆動回路においては、低電圧域のセット効率が高くないという不具合がある。
【０００６】
一方、モノポーラデバイスであるＭＯＳＦＥＴは、ＩＧＢＴに比べて低電圧域でのセット効率に優れるため、ＩＧＢＴに代えて使用できるかもしれない。しかしながら、ＭＯＳＦＥＴに低電圧域だけでなく高電圧域も対応させるためには、ＭＯＳＦＥＴのチップサイズを大きくしなければならず、コストアップを余儀なくされる。
本発明の目的は、低電圧域および高電圧域の両方においてオン抵抗をバランスよく低減することができるＭＯＳＦＥＴを備える半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１に記載の発明は、第１導電型ベース層と、前記第１導電型ベース層の表面に選択的に形成された複数の第２導電型ベース層と、前記第２導電型ベース層の内方領域に前記第２導電型ベース層の周縁と間隔を空けて形成され、当該周縁との間にチャネル領域を形成する第１導電型ソース層と、ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極と、前記第２導電型ベース層に連なるように前記第１導電型ベース層内に形成され、隣り合う前記第２導電型ベース層との間に連続性を持って所定の第１周期で配列された複数の第２導電型コラム層と、前記第１導電型ベース層の裏面に選択的に形成され、前記第２導電型コラム層の前記第１周期よりも大きい所定の第２周期で連続性を持って配列された複数の第２導電型コレクタ層とを含む、半導体装置である。
【０００８】
この構成によれば、第１導電型ベース層の裏面に複数の第２導電型コレクタ層が選択的に形成されているので、当該裏面には第１導電型ベース層と第２導電型コレクタ層の両方が露出することとなる。これにより、第１導電型ベース層の裏面に、当該露出した第１導電型ベース層および第２導電型コレクタ層の両方に接するように裏面電極を形成することによって、低電圧域でのセット効率に優れるＭＯＳＦＥＴの特性と、高電圧域において伝導度変調を発生させることができるＩＧＢＴの特性とを併せ持つ半導体装置を提供することができる。
【０００９】
一方、第１導電型ベース層の裏面全体に対する、第１導電型ベース層および第２導電型コレクタ層のそれぞれの占有率は、裏面全体が第１導電型もしくは第２導電型の領域単独で占有される一般的なＭＯＳＦＥＴおよびＩＧＢＴに比べて小さくなる。そのため、第１導電型ベース層および第２導電型コレクタ層の一方の面積を増やせば、他方の面積が狭くなる。その結果、相対的に狭い層に対する裏面電極のコンタクト抵抗が高くなり、そのオン抵抗の低減効果が弱まってしまう。つまり、本発明の半導体装置に付与されたＭＯＳＦＥＴの特性とＩＧＢＴの特性との間にはトレードオフの関係がある。
【００１０】
そこで、本願発明者が鋭意研究したところ、第２導電型コレクタ層の周期を第２導電型コラム層の周期と一致（第１周期＝第２周期）させるのではなく、第１周期よりも大きくすることによって（第２周期＞第１周期）、低電圧域および高電圧域の両方においてオン抵抗をバランスよく低減することができた。その結果、本発明の半導体装置によれば、アプリケーションに最適なデバイス特性に制御することができる。
【００１１】
請求項２に記載の発明のように、前記第２周期は、前記第１周期の２倍〜５倍であることが好ましい。
請求項３に記載の発明のように、前記第１導電型ベース層の裏面全体に対する前記第２導電型コレクタ層の占有率は、５０％〜８０％であることが好ましい。
請求項４に記載の発明は、前記第２導電型コレクタ層は、前記第１導電型ベース層の厚さ方向において、前記第２導電型コラム層に対向するように形成されている、請求項１〜３のいずれか一項に記載の半導体装置である。
【００１２】
この構成によれば、高電圧域でのオン抵抗を一層低減することができる。
請求項５に記載の発明のように、前記第２導電型コラム層は、ストライプ状に形成されていてもよい。この場合、前記第２導電型コレクタ層は、請求項６に記載の発明のように、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に交差する形状に形成され、当該交差部分において前記第２導電型コラム層に対向していることが好ましく、請求項７に記載の発明のように、前記平面視において、ストライプ状に形成されていることがさらに好ましく、請求項８に記載の発明のように、前記平面視において、前記第２導電型コラム層に直交するストライプ状に形成されていることが特に好ましい。また、前記第２導電型コレクタ層は、前記平面視において、ストライプ状の第２導電型コラム層に交差する形状であれば、請求項９に記載の発明のように、多角形状または円形状に形成されていてもよい。
【００１３】
すなわち、ストライプ状に配列された第２導電型コラム層の一つ一つに対して第２導電型コレクタ層を均等な数だけ対向させれば、半導体装置のセル間でのオン抵抗のばらつきが小さくなる。そこで、請求項７に記載の発明のように、第２導電型コレクタ層を第２導電型コラム層に交差するストライプ状に形成すれば、各第２導電型コレクタ層は、複数の第２導電型コラム層を連続して横切ることとなるので、全ての第２導電型コラム層に対してほぼ均等に対向させることができる。同様の考えにより、請求項８に記載のように、第２導電型コレクタ層を第２導電型コラム層に直交するストライプ状に形成すれば、全ての第２導電型コラム層に対して均等な数の第２導電型コレクタ層を確実に対向させることができる。
【００１４】
また、請求項１０に記載の発明のように、前記第２導電型コレクタ層は、前記第１導電型ベース層の表面の法線方向から見た平面視において、前記第２導電型コラム層に平行なストライプ状に形成されていてもよい。
請求項１１に記載の発明は、前記第２導電型コラム層は、多角形状または円形状に形成されている、請求項４に記載の半導体装置である。
【００１５】
この場合、前記第２導電型コレクタ層は、請求項１２に記載の発明のように、前記第１導電型ベース層の表面の法線方向から見た平面視において、ストライプ状に形成されていてもよいし、請求項１３に記載の発明のように、前記第１導電型ベース層の表面の法線方向から見た平面視において、多角形状または円形状に形成されていてもよい。
請求項１４に記載の発明は、前記第１導電型ベース層は、前記複数の第２導電型コレクタ層の上方領域に形成された第１導電型ドリフト層よりも不純物濃度が高く、前記複数の第２導電型コレクタ層の各間に配置された第１導電型コンタクト層を含む、請求項１〜１３のいずれか一項に記載の半導体装置である。
【００１６】
この構成によれば、第１導電型ベース層に対して裏面電極を、良好にオーミック接触させることができる。
また、請求項１５に記載の発明のように、前記第２周期の一周期当たりに占める前記第２導電型コレクタ層と前記第１導電型コンタクト層の幅の比率は、１：１であることが好ましい。
【００１７】
また、請求項１６に記載の発明のように、前記第１周期が５μｍ〜２０μｍであり、前記第２周期が５μｍ〜２００μｍμｍであることが好ましい。
また、請求項１７に記載の発明のように、前記第２導電型コレクタ層は、２．５μｍ〜１６０μｍの幅を有していることが好ましい。
また、請求項１８に記載の発明のように、前記第２導電型コレクタ層は、前記第１導電型ベース層の裏面から０．２μｍ〜３．０μｍの深さを有していることが好ましい。
【００１８】
また、請求項１９に記載の発明のように、前記第２導電型コレクタ層は、１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有していることが好ましい。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体装置の模式的な平面図である。
【図２】図１のII−II切断面における断面図である。
【図３Ａ】図１および図２の半導体装置の製造工程の一部を示す図である。
【図３Ｂ】図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｆの次の工程を示す図である。
【図３Ｈ】図３Ｇの次の工程を示す図である。
【図３Ｉ】図３Ｈの次の工程を示す図である。
【図３Ｊ】図３Ｉの次の工程を示す図である。
【図４】ｐ型コラム層およびｐ＋型コレクタ層のレイアウトの変形例を示す図である。
【図５】ｐ型コラム層およびｐ＋型コレクタ層のレイアウトの変形例を示す図である。
【図６】ｐ型コラム層およびｐ＋型コレクタ層のレイアウトの変形例を示す図である。
【図７】ｐ型コラム層およびｐ＋型コレクタ層のレイアウトの変形例を示す図である。
【図８Ａ】図２のｐ型コラム層の製造工程の変形例を示す図である。
【図８Ｂ】図８Ａの次の工程を示す図である。
【図８Ｃ】図８Ｂの次の工程を示す図である。
【図８Ｄ】図８Ｃの次の工程を示す図である。
【図９】本発明の第２実施形態に係る半導体装置の模式的な断面図である。
【図１０Ａ】図９の半導体装置の製造工程の一部を示す図である。
【図１０Ｂ】図１０Ａの次の工程を示す図である。
【図１０Ｃ】図１０Ｂの次の工程を示す図である。
【図１０Ｄ】図１０Ｃの次の工程を示す図である。
【図１０Ｅ】図１０Ｄの次の工程を示す図である。
【図１１】本発明の第３実施形態に係る半導体装置の模式的な断面図である。
【図１２Ａ】図１１の半導体装置の製造工程の一部を示す図である。
【図１２Ｂ】図１２Ａの次の工程を示す図である。
【図１２Ｃ】図１２Ｂの次の工程を示す図である。
【図１２Ｄ】図１２Ｃの次の工程を示す図である。
【図１２Ｅ】図１２Ｄの次の工程を示す図である。
【図１２Ｆ】図１２Ｅの次の工程を示す図である。
【図１３】図２のゲート構造の変形例を示す図である。
【図１４】半導体装置のＩｄ−Ｖｄ特性を、ｐ＋型コレクタ層のピッチごとに示すグラフである。
【図１５】半導体装置のセル間におけるオン抵抗のばらつきを、ｐ＋型コレクタ層のレイアウトごとに示すグラフである。
【発明を実施するための形態】
【００２０】
＜第１実施形態＞
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１のII−II切断面における断面図である。なお、図１では、説明に必要な構成のみを示しており、たとえばゲート電極７、ソース電極８等の図示を省略している。
【００２１】
半導体装置１は、スーパージャンクション構造を有するｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
半導体装置１は、ｎ−型ベース層２と、ｐ型コラム層３と、ｐ型ベース層４と、ｎ＋型ソース層５と、ゲート絶縁膜６と、ゲート電極７と、ソース電極８と、ｎ＋型コンタクト層９と、ｐ＋型コレクタ層１０と、ドレイン電極１１と、空乏層緩和領域３０と、トラップレベル領域３２とを含む。ゲート電極７上には、層間絶縁膜１２が配置されている。
【００２２】
ｎ−型ベース層２は、ｎ型不純物が注入された半導体層である。より具体的には、ｎ型不純物を注入しながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、Ｐ（リン）、Ａｓ（ヒ素）、ＳＢ（アンチモン）などを用いることができる。
ｐ型コラム層３およびｐ型ベース層４は、ｐ型不純物が注入された半導体層である。より具体的には、ｎ−型ベース層２に対してｐ型不純物をイオン注入（インプラ）することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。
【００２３】
ｐ型ベース層４は、図１に示すように、ｎ−型ベース層２の表面の法線方向から見た平面視（以下、単に「平面視」とする）において周期的に離散配置された複数の領域において、ｎ−型ベース層２の表面部に選択的に形成されている。この実施形態では、複数のｐ型ベース層４は、互いに平行なストライプ状に形成されている。各ｐ型ベース層４の幅は、たとえば、３μｍ〜１０μｍである。個々のｐ型ベース層４およびその周囲のｎ−型ベース層２を含む領域は、セル１３を形成している。すなわち、この半導体装置１は、図１のレイアウトでは、平面視においてストライプ状に配列された多数（複数）のセル１３を有している。
【００２４】
ｐ型コラム層３は、平面視において、各セル１３のｐ型ベース層４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型コラム層３は、平面視において、ｐ型ベース層４の幅方向中央の領域においてストライプ状に形成されている。ｐ型コラム層３は、ｐ型ベース層４に連なるように形成されており、ｎ−型ベース層２において、ｐ型ベース層４よりも深い位置までｎ−型ベース層２の裏面に向かって延びている。したがって、ｐ型コラム層３は、隣り合うｐ型ベース層４との間に連続性を持って配列されている。ｐ型コラム層３のピッチＰ１（本発明の第１周期の一例）は、１０μｍ〜２０μｍである。ここで、ピッチＰ１とは、ｐ型コラム層３と、隣り合うｐ型コラム層３の間のｎ−型ベース層２とを一つの繰り返し単位とし、当該繰り返し単位のｎ−型ベース層２の表面に沿う方向の長さのことである。この実施形態では、ｐ型コラム層３が各ｐ型ベース層４の幅方向中央に配置されていることから、ピッチＰ１はセル１３のピッチ（セルピッチ）に一致している。
【００２５】
各ｐ型コラム層３は、ｎ−型ベース層２の厚さ方向に沿う側面が当該方向に沿って周期的に起伏した凹凸面となっている。また、各ｐ型コラム層３の底部からｎ−型ベース層２の裏面までのｎ−型ベース層２の厚さは、１５μｍ以上であることが好ましい。１５μｍ以上であれば、６００Ｖ以上の耐圧性能を実現することができる。
ｐ型ベース層４およびｐ型コラム層３とｎ−型ベース層２との界面は、ｐｎ接合面であり、寄生ダイオード（ボディダイオード）１４を形成している。
【００２６】
ｎ＋型ソース層５は、平面視において各セル１３のｐ型ベース層４の内方領域に形成されている。ｎ＋型ソース層５は、当該領域において、ｐ型ベース層４の表面部に選択的に形成されている。ｎ＋型ソース層５は、ｐ型ベース層４にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。ｎ＋型ソース層５は、ｐ型ベース層４の周縁（ｐ型ベース層４とｎ−型ベース層２との界面）から所定距離だけ内側に位置するようにｐ型ベース層４内に形成されている。これにより、ｎ−型ベース層２およびｐ型ベース層４等を含む半導体層の表層領域において、ｎ＋型ソース層５とｎ−型ベース層２との間には、ｐ型ベース層４の表面部が介在し、この介在している表面部がチャネル領域１５を提供する。
【００２７】
この実施形態では、ｎ＋型ソース層５は、図１に示すように平面視ストライプ状に形成されており、ｐ型コラム層３の側面よりも外側の領域に形成されている。チャネル領域１５は、ｎ＋型ソース層５の形状に応じて、ストライプ状の形状を有している。
ゲート絶縁膜６は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜６は、少なくともチャネル領域１５におけるｐ型ベース層４の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜６は、ｎ＋型ソース層５の一部、チャネル領域１５、およびｎ−型ベース層２の表面を覆うように形成されている。より端的には、ゲート絶縁膜６は、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ＋型ソース層５の内縁領域に開口を有するパターンで形成されている。
【００２８】
ゲート電極７は、ゲート絶縁膜６を介してチャネル領域１５に対向するように形成されている。ゲート電極７は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極７は、ゲート絶縁膜６とほぼ同じパターンに形成されており、ゲート絶縁膜６の表面を覆っている。すなわち、ゲート電極７は、ｎ＋型ソース層５の一部、チャネル領域１５、およびｎ−型ベース層２の表面の上方に配置されている。より端的には、ゲート電極７は、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ＋型ソース層５の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極７は、複数のセル１３を共通に制御するように形成されている。これにより、プレーナゲート構造が構成されている。
【００２９】
層間絶縁膜１２は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなる。層間絶縁膜１２は、ゲート電極７の上面および側面を覆い、各セル１３のｐ型ベース層４の中央領域およびこの領域に連なるｎ＋型ソース層５の内縁領域にコンタクト孔１６を有するパターンで形成されている。
ソース電極８は、アルミニウムその他の金属からなる。ソース電極８は、層間絶縁膜１２の表面を覆い、かつ各セル１３のコンタクト孔１６に埋め込まれるように形成されている。これにより、ソース電極８は、ｎ＋型ソース層５にオーミック接続されている。したがって、ソース電極８は、複数のセル１３に並列に接続されており、複数のセル１３に流れる全電流が流れるように構成されている。また、ソース電極８は、コンタクト孔１６を介して各セル１３のｐ型ベース層４にオーミック接続されており、ｐ型ベース層４の電位を安定化する。
【００３０】
ｎ＋型コンタクト層９は、ｎ−型ベース層２の裏面全体にわたって形成されている。ｎ＋型コンタクト層９は、ｐ型コラム層３の底部に対して間隔が空くような深さで形成されている。これにより、ｐ型コラム層３とｎ＋型コンタクト層９との間には、ｎ−型ベース層２が介在している。
ｐ＋型コレクタ層１０は、ｎ−型ベース層２の裏面に選択的に形成され、当該裏面に沿って連続性を持って複数配列されている。この実施形態では、ｐ＋型コレクタ層１０は、図１にクロスハッチングで明示するように平面視においてｐ型コラム層３に平行なストライプ状に形成されている。これにより、ｎ−型ベース層２の裏面には、ｐ＋型コレクタ層１０と、隣り合うｐ＋型コレクタ層１０間のｎ＋型コンタクト層９とがストライプ状に交互に露出することとなる。
【００３１】
ｐ＋型コレクタ層１０のピッチＰ２（本発明の第２周期の一例）は、ｐ型コラム層３のピッチＰ１よりも大きい。これにより、半導体装置１は、ｎ−型ベース層２の厚さ方向において、ｐ＋型コレクタ層１０に対向するｐ型コラム層３と、ｐ＋型コレクタ層１０に対向せずに、隣り合うｐ＋型コレクタ層１０の間のｎ型部分に対向するｐ型コラム層３とを選択的に有することとなる。
【００３２】
ここで、ピッチＰ２とは、ｐ＋型コレクタ層１０と、隣り合うｐ＋型コレクタ層１０の間のｎ＋型コンタクト層９とを一つの繰り返し単位とし、当該繰り返し単位のｎ−型ベース層２の表面に沿う方向の長さのことである。この繰り返し単位においてｐ＋型コレクタ層１０とｎ＋型コンタクト層９が占める割合（幅）は、適宜変更可能であるが、この実施形態では１：１である。一方、この繰り返し単位においてｐ＋型コレクタ層１０とｎ＋型コンタクト層９が占める割合（幅）は、別の局面から、ｎ−型ベース層２の裏面全体に対するｐ＋型コレクタ層１０の占有率が５０％〜８０％となるように定めてもよい。
【００３３】
そして、ｐ＋型コレクタ層１０のピッチＰ２は、ピッチＰ１よりも大きければ特に制限されないが、好ましくはピッチＰ１の２倍〜５倍である。これにより、半導体装置１の低電圧域および高電圧域の両方において良好なオン抵抗をバランスよく達成することができる。なお、図１および図２では、図面のスペースの制約から、ピッチＰ２がピッチＰ１の２倍の場合を示しているが、むろん、３倍、４倍、５倍、６倍およびそれ以上であってもよい。したがって、ピッチＰ２＝２×ピッチＰ１を示す図１および図２では、ｐ＋型コレクタ層１０は、ｐ型コラム層３を横切る方向に沿って、ｐ型コラム層３一つ置きに一対一で対向しているが、ピッチＰ２＞２×ピッチＰ１の場合には、隣り合う複数のｐ型コラム層３に跨るように対向していてもよい。また、ピッチＰ２の具体的な大きさとしては、たとえば、前述のようにｐ型コラム層３のピッチＰ１が５μｍ〜２０μｍである場合には、５μｍ〜２００μｍである。
【００３４】
さらにｐ＋型コレクタ層１０の構成について説明を加えると、ｐ＋型コレクタ層１０の不純物濃度は、１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３である。また、ｐ＋型コレクタ層１０は、ｎ−型ベース層２の裏面からｎ＋型コンタクト層９を厚さ方向に貫通してｎ−型ベース層２に達するように形成されており、ｎ−型ベース層２の裏面から０．２μｍ〜３μｍの深さを有している。また、ｐ＋型コレクタ層１０の幅は、５μｍ〜２００μｍである。
【００３５】
ドレイン電極１１は、アルミニウムその他の金属からなる。ドレイン電極１１は、ｎ−型ベース層２の裏面に、ｎ＋型コンタクト層９およびｐ＋型コレクタ層１０に接するように形成されている。これにより、ドレイン電極１１は、複数のセル１３に並列に接続されており、複数のセル１３に流れる全電流が流れるように構成されている。この実施形態では、ｎ−型ベース層２の裏面にｎ＋型コンタクト層９が形成されているので、ドレイン電極１１をｎ−型ベース層２に対して良好にオーミック接触させることができる。
【００３６】
ドレイン電極１１を高電位側、ソース電極８を低電位側として、ソース電極８およびドレイン電極１１の間に直流電源を接続すると、寄生ダイオード１４には逆バイアスが与えられる。このとき、ゲート電極７に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極７に閾値電圧以上の制御電圧を与えると、チャネル領域１５の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース層５とｎ−型ベース層２との間が導通する。すなわち、ソース電極８から、ｎ＋型ソース層５、チャネル領域１５の反転層、ｎ−型ベース層２を順に通って、ドレイン電極１１に至る電流経路が形成される。すなわち、半導体装置１は、オン状態となる。
【００３７】
この構成によれば、ｎ−型ベース層２の裏面に複数のｐ＋型コレクタ層１０が選択的に形成されているので、当該裏面にはｎ−型ベース層２とｐ＋型コレクタ層１０の両方が露出することとなる。これにより、ｎ−型ベース層２の裏面に、当該露出したｎ−型ベース層２およびｐ＋型コレクタ層１０の両方に接するようにドレイン電極１１を形成することによって、低電圧域でのセット効率に優れるＭＯＳＦＥＴの特性と、高電圧域において伝導度変調を発生させることができるＩＧＢＴの特性とを併せ持つ半導体装置１を提供することができる。
【００３８】
一方、ｎ−型ベース層２の裏面全体に対する、ｎ−型ベース層２およびｐ＋型コレクタ層１０のそれぞれの占有率は、裏面全体がｎ型もしくはｐ型の領域単独で占有される一般的なＭＯＳＦＥＴおよびＩＧＢＴに比べて小さくなる。そのため、ｎ−型ベース層２およびｐ＋型コレクタ層１０の一方の面積を増やせば、他方の面積が狭くなる。その結果、相対的に狭い層に対するドレイン電極１１のコンタクト抵抗が高くなり、そのオン抵抗の低減効果が弱まってしまう。つまり、半導体装置１に付与されたＭＯＳＦＥＴの特性とＩＧＢＴの特性との間にはトレードオフの関係がある。
【００３９】
そこで、本願発明者が鋭意研究したところ、ｐ＋型コレクタ層１０のピッチＰ２をｐ型コラム層３のピッチＰ１と一致（ピッチＰ１＝ピッチＰ２）させるのではなく、ピッチＰ１よりも大きくすることによって（ピッチＰ２＞ピッチＰ１）、低電圧域および高電圧域の両方においてオン抵抗をバランスよく低減することができた。その結果、この半導体装置１によれば、アプリケーションに最適なデバイス特性に制御することができる。
【００４０】
電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置１が適用されるとき、ソース電極８がドレイン電極１１よりも高電位となって、寄生ダイオード１４がオンし、この寄生ダイオード１４を通って電流が流れる場合がある。その後、ソース電極８がドレイン電極１１よりも低電位となると、寄生ダイオード１４は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード１４のｐｎ接合部から空乏層が広がり、ｐ型ベース層４およびｐ型コラム層３内のキャリヤ（正孔）がソース電極８側に移動し、ｎ−型ベース層２内のキャリヤ（電子）がドレイン電極１１側へと移動する。
【００４１】
このキャリヤの移動により、寄生ダイオード１４がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（ｄｉ/ｄｔ）が大きいときは、電流が零に収束するまでに振動（リンギング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
【００４２】
トラップレベル領域３２は、逆回復時間の短縮に寄与する。また、空乏層緩和領域３０は、ハードリカバリの緩和に寄与する。
トラップレベル領域３２は、ｎ−型ベース層２の裏面側から重粒子を照射することによって形成された領域である。トラップレベル領域３２には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、寄生ダイオード１４がターンオフするときにキャリヤを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。
【００４３】
トラップレベル領域３２は、ｎ−型ベース層２内において、ｎ−型ベース層２の裏面から予め設定された深さ位置に薄く（たとえば１μｍ〜３μｍ程度の厚さで）広がるように局所的に形成されている。トラップレベル領域３２は、ｐ型コラム層３に接していてもよいし、ｐ型コラム層３と接しておらず、ｐ型コラム層３の底部とｐ＋型コレクタ層１０との間に位置していてもよい。トラップレベル領域３２は、ｐ型コラム層３の底部の近くに位置している方が逆回復時間の短縮に効果的である反面、ｐ型コラム層３の底部から離れている方がドレイン・ソース間リーク電流の低減に効果的である。逆回復時間およびドレイン・ソース間リーク電流のいずれをも低減するためには、トラップレベル領域３２の厚さ方向中心位置は、ｐ型コラム層３の底部からｐ＋型コレクタ層１０に向かって５μｍ〜１０μｍの範囲に位置していることが好ましい。これにより、たとえば、逆回復時間を８０ｎｓｅｃ以下にすることができ、かつドレイン・ソース間リーク電流を数μＡ以下にできる。したがって、寄生ダイオード１４を、高電圧域でＩＧＢＴのように動作する半導体装置１のＦＲＤ（ファーストリカバリダイオード）として利用することができる。その結果、半導体装置１のＦＲＤを省略することができる。
【００４４】
トラップレベル領域３２の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子の照射を適用することができる。なかでも、質量の大きなヘリウム原子核（３Ｈｅ＋＋、または４Ｈｅ＋＋）は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。
空乏層緩和領域３０は、ｎ−型ベース層２の裏面側から重粒子を照射し、さらに熱処理によってその重粒子をドナー化して形成された領域である。ドナー化した重粒子は、寄生ダイオード１４がターンオフするときにそのｐｎ接合部から広がる空乏層の広がりを抑制する。これにより、空乏層が広がる速さが緩和されるので、逆回復電流の変化速度を抑制でき、それによって、ハードリカバリを緩和できる。
【００４５】
空乏層緩和領域３０は、ｎ−型ベース層２内において、ｎ−型ベース層２の裏面から設定された深さ位置に厚く（トラップレベル領域３２よりも厚く。たとえば５μｍ〜１０μｍ程度の厚さで）広がるように形成されている。空乏層緩和領域３０は、ｐ型コラム層３に接していてもよいし、ｐ型コラム層３に接していなくてもよい。また、空乏層緩和領域３０は、ｐ型コラム層３との重複領域を有していてもよいし、ｐ型コラム層３との重複領域を有しておらず、ｐ型コラム層３の底部とｐ＋型コレクタ層１０との間に全体が位置していてもよい。空乏層緩和領域３０はドナーを含む領域であるので、ｐ型コラム層３の機能を損なわないように、ｐ型コラム層３と重複する領域は、可能な限り少ないことが好ましい。また、空乏層緩和領域３０は、空乏層の広がりを緩和する目的からは、ｐ型コラム層３に近いことが好ましい。そこで、図２に示すように、空乏層緩和領域３０の上側縁がｐ型コラム層３の底部とほぼ一致するように、空乏層緩和領域３０の配置を選択するのが最も好ましい。
【００４６】
空乏層緩和領域３０の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子照射を適用することができる。なかでも、質量の小さなプロトンは、厚さ方向に広く分布するように導入できるので、厚い空乏層緩和領域３０の形成に適している。また、プロトンは、比較的低温（たとえば、３５０℃〜４５０℃）の熱処理でドナー化を行える。そのため、たとえば、ドレイン電極１１等の形成前でも形成後でも、プロトンの照射およびそのドナー化（熱処理）を行うことができる。したがって、プロトンを用いることにすれば、プロセスの自由度が増す。
【００４７】
上記説明した空乏層緩和領域３０の配置と、トラップレベル領域３２との配置は、任意に組み合わせることができる。
図３Ａ〜図３Ｊは、半導体装置１の製造工程の一部を工程順に示す図である。
まず、図３Ａに示すように、基板１７上に、ｎ型不純物を注入しながら行うエピタキシャル成長によって、初期ベース層１８が形成される。エピタキシャル成長の条件は、たとえば、５．０Ω・ｃｍ、厚さ５０μｍである。基板１７としては、ｎ型シリコン基板を採用することができるが、この基板１７は後の工程で除去するものであるので、高品質なものである必要はなく、安価な基板を使用することができる。
【００４８】
次に、図３Ｂに示すように、初期ベース層１８の上に、ｐ型不純物を所定の位置に選択的に注入（Ｂイオンを５０ｋｅＶ、５．３×１０１３ｃｍ−２、０度で注入）しながら５Ω・ｃｍ／６μｍの薄いｎ型半導体層１９を形成する工程を繰り返すマルチエピタキシャル成長を実行することにより、ｐ型不純物の注入位置が上下間で重なり合う複数層のｎ型半導体層１９を積層させる。これにより、複数枚のｎ型半導体層１９と初期ベース層１８とが一体化されて、ｎ−型ベース層２が形成される。
【００４９】
次に、図３Ｃに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９のｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層３が形成される。
次に、ｎ−型ベース層２の表面部に選択的に比較的低いエネルギでｐ型不純物が注入（Ｂイオンを５０ｋｅＶ、５．０×１０１５ｃｍ−２、７度で注入）されて、ｐ型ベース層４が形成される。また、平面視においてｐ型ベース層４内においてｐ型ベース層４の外周縁から所定距離だけ内方に後退した位置に外縁部を有する所定幅の環状領域にｎ型不純物が選択的に注入（Ｐイオンを１３０ｋｅＶ、２．０×１０１５ｃｍ−２、７度で注入）され、これにより、ｎ＋型ソース層５が形成される。
【００５０】
次に、ｎ−型ベース層２およびｐ型ベース層４の表面（半導体結晶の表面）を覆うように、ゲート絶縁膜６が形成される。このゲート絶縁膜６は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜６上に、ゲート電極７が形成される。ゲート電極７の形成は、たとえば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。このエッチングのときには、ゲート絶縁膜６を同時にパターニングして、ゲート電極７およびゲート絶縁膜６を同一パターンに形成してもよい。さらに、ゲート電極７を覆うように、層間絶縁膜１２（たとえば、３２０００Å厚）が形成され、この層間絶縁膜１２に、フォトリソグラフィによって、コンタクト孔１６が形成される。次に、層間絶縁膜１２上に、ソース電極８が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ソース電極８の形成は、たとえば、Ｔｉ／ＴｉＮ（たとえば２５０／１３００Å）のバリア膜を形成する工程と、当該バリア膜上にＡｌＣｕ膜（たとえば４．２μｍ）堆積させる工程とを含む工程であってもよい。この後、図示しない表面保護膜（たとえば、１６０００Å厚）が形成され、その表面保護膜に、ソース電極８の一部をパッドとして露出させるパッド開口が形成される。
【００５１】
次に、図３Ｄに示すように、たとえばグラインダを用いて基板１７を裏面側から研削する。この研削は、基板１７を完全に除去してｎ−型ベース層２の裏面が露出した後、ｐ型コラム層３の直下のｎ−型ベース層２の厚さが３０μｍ以上残るように行う。研削後、ｎ−型ベース層２の裏面をスピンエッチングすることにより、裏面を鏡面に仕上げる。
このように、製造工程の途中までｎ−型ベース層２が基板１７に支持されているので、ｎ−型ベース層２の搬送・ハンドリングを行い易くすることができる。また、基板１７の研削に続けてｎ−型ベース層２の研削を連続して実行することができるので、ｐ型コラム層３の直下のｎ−型ベース層２の厚さを簡単に調節することができる。
【００５２】
この後、図３Ｅに示すように、ｎ−型ベース層２の裏面から、第１回の重粒子照射が行われる。このときに照射される重粒子（第１重粒子）としては、比較的質量の小さいもの、たとえばプロトンが用いられる。その後、低温の熱処理（低温アニール）が行われる。これにより、照射された重粒子がドナー化する。重粒子としてプロトンを選択した場合には、たとえば、３５０℃〜４５０℃程度（たとえば３６０℃）で３０分〜９０分程度（たとえば６０分）の熱処理により、導入されたプロトンをドナー化できる。
【００５３】
このようにして、第１重粒子の照射およびその後の低温熱処理によって、空乏層緩和領域３０が形成される。第１重粒子を照射するときのエネルギを大きくすれば、第１重粒子の飛程が長くなるから、ｎ−型ベース層２の裏面から遠い位置に空乏層緩和領域３０が形成され、そのエネルギを小さくすれば、重粒子の飛程が短くなるから、ｎ−型ベース層２の裏面から近い位置に空乏層緩和領域３０が形成される。したがって、空乏層緩和領域３０の配置に応じて、第１重粒子の照射のエネルギが設定される。少なくとも空乏層緩和領域３０の一部がｐ型コラム層３の底部とｐ＋型コレクタ層１０との間に位置するように、第１重粒子の照射エネルギが設定される（たとえば８ＭｅＶ程度）。第１重粒子（たとえばプロトン）のドーズ量は、たとえば、５×１０１３個／ｃｍ２〜１×１０１４個／ｃｍ２程度とすればよい。
【００５４】
次いで、図３Ｆに示すように、ｎ−型ベース層２の裏面から、第２回の重粒子照射が行われる。このときに照射される重粒子（第２重粒子）としては、比較的質量の大きいもの、たとえばヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）が用いられる。その後、低温の熱処理（低温アニール）が行われる。これにより、照射された第２重粒子が活性化する。第２重粒子としてヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）を選択した場合には、たとえば、３２０℃〜３８０℃（たとえば３５０℃）で３０分〜１２０分程度（たとえば６０分）の熱処理により、導入されたヘリウム原子核を活性化できる。
【００５５】
こうして、トラップレベル領域３２が形成される。第２重粒子を照射するときのエネルギを大きくすれば、第２重粒子の飛程が長くなるから、ｎ−型ベース層２の裏面から遠い位置にトラップレベル領域３２が形成され、そのエネルギを小さくすれば、第２重粒子の飛程が短くなるから、ｎ−型ベース層２の裏面から近い位置にトラップレベル領域３２が形成される。したがって、トラップレベル領域３２の配置に応じて、第２重粒子の照射エネルギが設定される。たとえば、トラップレベル領域３２がｐ型コラム層３の底部とｐ＋型コレクタ層１０との間に位置するように、第２重粒子の照射エネルギが設定される（たとえば２３ＭｅＶ程度）。重粒子のドーズ量は、たとえば、５×１０１０個／ｃｍ２〜５×１０１２個／ｃｍ２程度とすればよい。
【００５６】
次に、図３Ｇに示すように、ｎ−型ベース層２の裏面へ向かってｎ型不純物を全面に注入（Ａｓイオンを３０ｋｅＶ、１．０×１０１５ｃｍ−２、０度で注入）し、アニール処理することにより、ｎ＋型コンタクト層９が形成される。
次に、図３Ｈに示すように、ｎ−型ベース層２の裏面を選択的に露出させるフォトレジスト２０が形成される。そして、このフォトレジスト２０を介して、まずＢイオンを１００ｋｅＶ、１．０×１０１５ｃｍ−２、７度の傾斜角度で注入する。続けて、Ｂイオンを注入する工程よりも小さなエネルギ、具体的には、３０ｋｅＶ、１．０×１０１５ｃｍ−２、７度（同じ傾斜角度）でＢＦ２イオンを注入する。この際、ＢイオンおよびＢＦ２イオンをｎ−型ベース層２の裏面に対して垂直ではなく、所定の傾斜角度を持たせて斜め注入することにより、イオンがｎ−型ベース層２の深くまで入っていくチャネリングを防止することができる。この後、フォトレジスト２０を、たとえばアッシングにより除去する。
【００５７】
次に、図３Ｉに示すように、ｎ−型ベース層２をレーザアニール処理することにより、前工程で注入したＢイオンおよびＢＦ２イオンを活性化させる。これにより、ｎ＋型コンタクト層９の一部の導電型がｎ型からｐ型へと反転して、ｐ＋型コレクタ層１０が形成される。
このとき、高温（たとえば１５００℃程度）のアニール処理を実行しないので、ソース電極８の溶融を防止することができる。つまり、ソース電極８などの高温環境下で溶融し易い金属系の部分を、このアニール処理に先立って作製することができる。そのため、ｎ−型ベース層２の表面側の構造の大部分もしくは全てを、当該アニール処理を行う前に作製することができる。その結果、ｎ−型ベース層２の表裏面を何度も逆にしなくて済むので、製造効率を向上させることができる。
【００５８】
次に、図３Ｊに示すように、ｎ−型ベース層２の裏面にドレイン電極１１が形成され、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ドレイン電極１１の形成は、Ｔｉ、Ｎｉ、ＡｕおよびＡｇをこの順にスパッタしてする工程であってもよい。
以上の工程を経て、図１および図２の半導体装置１を得ることができる。
＜ｐ型コラム層３およびｐ＋型コレクタ層１０のレイアウトの変形例＞
次に、図４〜図７を参照して、ｐ型コラム層３およびｐ＋型コレクタ層１０のレイアウトの変形例について説明する。
【００５９】
まず図４および図５では、ストライプ状のｐ型コラム層３に対するｐ＋型コレクタ層１０レイアウトの変形例を示している。
具体的には、図４では、ｐ＋型コレクタ層１０は、平面視においてストライプ状のｐ型コラム層３に交差するストライプ状に形成されている。より具体的には、ｐ型コラム層３に直交するストライプ状に形成されている。この図４の構成によれば、各ｐ＋型コレクタ層１０は、ストライプ状のｐ型コラム層３を連続して横切ることとなり、全てのｐ型コラム層３に対して均等に対向することとなる。その結果、セル１３間におけるｐ＋型コレクタ層１０の面積のばらつきをなくすことができるので、セル１３間でのオン抵抗のばらつきを小さくすることができる。なお、図４では、ｐ型コラム層３に交差するストライプ状のｐ＋型コレクタ層１０の一例として、これらの層３，１０が互いに直交する場合を示しているが、ｐ＋型コレクタ層１０は、たとえば鋭角もしくは鈍角の傾斜角度で、ｐ型コラム層３に対して斜めに交差していてもよい。
【００６０】
一方、図５では、ｐ＋型コレクタ層１０は、平面視において格子状に離散配置されており、各ｐ＋型コレクタ層１０は、隣り合う複数のｐ型コラム層３に跨るようにｐ型コラム層３に交差する（横切る）ひし形状に形成されている。各ｐ＋型コレクタ層１０の形状は、図５に示すようにひし形状であってもよく、その他の多角形状や円形状であってもよい。この図５の構成によれば、ｐ＋型コレクタ層１０は、図４の構成のようにストライプ状のｐ型コラム層３を連続して横切るものではないが、周期的な格子状に配列されていることから、図４の場合と同様に、全てのｐ型コラム層３に対して均等に対向させることができる。その結果、セル１３間におけるｐ＋型コレクタ層１０の面積のばらつきをなくすことができるので、セル１３間でのオン抵抗のばらつきを小さくすることができる。
【００６１】
次に、図６および図７では、ひし形状のｐ型コラム層３に対するｐ＋型コレクタ層１０レイアウトの変形例を示している。すなわち、図６および図７では、ｐ型コラム層３は、ｎ−型ベース層２の表面部に格子状に離散配置された各ｐ型ベース層４の内方領域に形成されており、ｐ型コラム層３を取り囲むようにｎ＋型ソース層５が形成されている。各ｐ型ベース層４の形状は、図６および図７に示すようにひし形状であってもよく、その他の多角形状や円形状であってもよい。また、ｐ型コラム層３の形状も、各ｐ型ベース層４に合わせてひし形であってもよく、その他の多角形状や円形状であってもよい。
【００６２】
そして、ｐ＋型コレクタ層１０は、図６では互いに平行なストライプ状に形成されており、図７ではｐ型ベース層４よりも大きいひし形状に形成されている。図７においてｐ＋型コレクタ層１０は、平面視において格子状に離散配置されている。
以上、図４〜図７に示した変形例はほんの一例に過ぎず、ｐ型コラム層３およびｐ＋型コレクタ層１０のレイアウトは、本発明の範囲内で適宜変更することができる。
＜ｐ型コラム層３の製造工程の変形例＞
次に、図８Ａ〜図８Ｄを参照して、ｐ型コラム層３の製造工程の変形例について説明する。
【００６３】
前述の説明では、ｐ型コラム層３は、図３Ａ〜図３Ｃに示すように、初期ベース層１８の形成後、マルチエピタキシャル成長によりｐ型不純物を注入しながら複数枚のｎ型半導体層１９を形成し、その後、アニール処理を行うことにより形成されたが、たとえば、図８Ａ〜図８Ｄの工程により形成してもよい。
具体的には、まず、基板１７の上に、ｎ−型ベース層２をエピタキシャル成長させる。次に、図８Ａに示すように、ｎ−型ベース層２上にハードマスク２４を形成する。ハードマスク２４をパターニングした後、当該ハードマスク２４を介して、ｎ−型ベース層２をドライエッチングする。これにより、ｎ−型ベース層２にトレンチ２５を形成する。
【００６４】
次に、図８Ｂに示すように、ハードマスク２４を除去した後、そのトレンチ２５内部からｎ−型ベース層２の表面が覆われるまで、ｐ型半導体層２６をエピタキシャル成長させる。
次に、図８Ｃに示すように、ｎ−型ベース層２の表面を覆うトレンチ２５外のｐ型半導体層２６を、たとえばエッチバックにより除去する。これにより、トレンチ２５に埋め込まれたｐ型コラム層３が形成される。
【００６５】
その後は、図８Ｄに示すように、図３Ｃと同様の工程を実行し、図３Ｄ〜図３Ｊと同様の工程を実行すればよい。
この方法によれば、トレンチ２５にｐ型半導体層２６を埋め込むことによってｐ型コラム層３を形成するので、ｎ−型ベース層２の厚さ方向に沿う各ｐ型コラム層３の側面を、当該方向に沿って平坦な面にすることができる。
＜第２実施形態＞
図９は、本発明の第２実施形態に係る半導体装置３１の模式的な断面図である。図９において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。
【００６６】
図９の半導体装置３１は、単一層からなるｎ−型ベース層２に代えて、ｎ＋型基板３３と、ｎ＋型基板３３上に形成されたｎ−型ドリフト層３４との積層構造からなるｎ型ベース層３６を含む。ｎ型ベース層３６において、ｎ−型ドリフト層３４は相対的に不純物濃度が低く、ｎ＋型基板３３は相対的に不純物濃度が高い。これにより、ｎ＋型基板３３は、ｎ−型ドリフト層３４を支持する役割とともに、前述のｎ＋型コンタクト層９の役割を兼ねている。
【００６７】
ｐ＋型コレクタ層３５は、ｎ＋型基板３３の裏面からｎ＋型基板３３を厚さ方向に貫通してｎ−型ドリフト層３４の裏面に達するように形成されていて、ｎ＋型基板３３の裏面に露出している。ピッチＰ２、不純物濃度、形状等に関しては、ｐ＋型コレクタ層３５は、前述のｐ＋型コレクタ層１０と同様である。
図１０Ａ〜図１０Ｅは、図９の半導体装置３１の製造工程の一部を工程順に示す図である。
【００６８】
この半導体装置３１を製造するには、まず、図１０Ａに示すように、ｎ＋型基板３３（たとえばｎ＋型シリコン基板）上に、ｎ＋型基板３３の表面を選択的に露出させるフォトレジスト２７が形成される。そして、このフォトレジスト２７を介して、ｐ型不純物をイオン注入する。イオン注入のやり方は、図３Ｈの工程に倣って行えばよい。イオン注入後、フォトレジスト２７を、たとえばアッシングにより除去する。
【００６９】
次に、図１０Ｂおよび図１０Ｃに示すように、図３Ａおよび図３Ｂの工程と同様に、ｎ＋型基板３３上に初期ベース層１８が形成され、続いて、複数層のｎ型半導体層１９を積層させてｎ−型ドリフト層３４が形成される。これにより、ｎ＋型基板３３およびｎ−型ドリフト層３４からなるｎ型ベース層３６が形成される。
次に、図１０Ｄに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９のｐ型不純物およびｎ＋型基板３３に注入されたｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層３およびｐ＋型コレクタ層３５が同時に形成される。続いて、図３Ｃの工程と同様に、ｐ型ベース層４、ｎ＋型ソース層５、ゲート絶縁膜６、ゲート電極７等が形成される。
【００７０】
次に、図１０Ｅに示すように、図３Ｄの工程と同様に、たとえばグラインダを用いてｎ＋型基板３３を裏面側から研削する。この研削は、ｎ＋型基板３３の裏面からｐ＋型コレクタ層３５が露出するまで続ける。研削後、ｎ＋型基板３３の裏面をスピンエッチングすることにより、ｎ＋型基板３３の裏面を鏡面に仕上げる。
その後は、図３Ｅ〜図３Ｊと同様の工程（図３Ｇ〜図３Ｉの工程は除く）を実行することにより、半導体装置３１が得られる。
【００７１】
この方法によれば、ｎ型ベース層３６が、ｎ＋型基板３３およびｎ−型ドリフト層３４の積層構造で形成されている。そのため、半導体装置３１の完成まで、ｎ−型ドリフト層３４がｎ＋型基板３３に支持されることになるので、ｎ型ベース層３６の搬送・ハンドリングをより一層行い易くすることができる。
また、ｎ型ベース層３６の基層となるｎ＋型基板３３を、前述の第１実施形態のｎ＋型コンタクト層９として利用することができるので、図３Ｇに示すようなイオン注入工程を省略することができる。そのため、製造工程を簡単にすることができる。
＜第３実施形態＞
図１１は、本発明の第３実施形態に係る半導体装置４１の模式的な断面図である。図１１において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示し、その説明を省略する。
【００７２】
図１１の半導体装置４１は、単一層からなるｎ−型ベース層２に代えて、ｎ＋型基板４２と、ｎ＋型基板４２上に形成されたｎ−型ドリフト層４３との積層構造からなるｎ型ベース層４４を含む。ｎ型ベース層４４において、ｎ−型ドリフト層４３は相対的に不純物濃度が低く、ｎ＋型基板４２は相対的に不純物濃度が高い。これにより、ｎ＋型基板４２は、ｎ−型ドリフト層４３を支持する役割とともに、前述のｎ＋型コンタクト層９の役割を兼ねている。
【００７３】
ｐ＋型コレクタ層４８は、前述の第２実施形態のｐ＋型コレクタ層３５と同様に、ｎ＋型基板４２の裏面からｎ＋型基板４２を厚さ方向に貫通してｎ−型ドリフト層４３の裏面に達するように形成されている。ｐ＋型コレクタ層４８は、ｎ＋型基板４２の裏面に露出しているが、ｎ−型ドリフト層４３の裏面からｎ＋型基板４２の裏面に向かって幅が小さくなるテーパ形状を有している点で、ｐ＋型コレクタ層３５と異なっている。つまり、ｐ＋型コレクタ層４８のｎ＋型基板４２の裏面に露出する部分の幅が、ｐ＋型コレクタ層４８のｎ−型ドリフト層４３の裏面に接する部分の幅よりも小さくなるテーパ形状である。
【００７４】
図１２Ａ〜図１２Ｆは、図１１の半導体装置４１の製造工程の一部を工程順に示す図である。
この半導体装置４１を製造するには、まず、図１２Ａに示すように、ｎ＋型基板４２（たとえばｎ＋型シリコン基板）上に、ｎ＋型基板４２の表面を選択的に露出させるフォトレジスト４５が形成される。そして、このフォトレジスト４５を介して、ｎ＋型基板４２をドライエッチングする。ドライエッチングでは、ｎ＋型基板４２が表面から裏面へ向かって等方的にエッチングされる。これにより、ｐ＋型コレクタ層４８を形成すべき部分に、開口端から底部へ向かって幅が小さくなるテーパ形状のトレンチ４６が形成される。
【００７５】
次に、図１２Ｂに示すように、ｎ＋型基板４２上に、ｐ型不純物を注入しながら行うエピタキシャル成長によって、ｐ＋型半導体層４７が形成される。ｐ＋型半導体層４７の成長は、少なくともトレンチ４６を埋め尽くし、ｎ＋型基板４２の表面が隠れるまで続けられる。
次に、図１２Ｃに示すように、ＣＭＰ処理により、ｐ＋型半導体層４７を研磨する。これにより、トレンチ４６に残ったｐ＋型半導体層４７からなるｐ＋型コレクタ層４８が形成される。
【００７６】
次に、図１２Ｄに示すように、図３Ａおよび図３Ｂの工程と同様に、ｎ＋型基板４２上に初期ベース層１８が形成され、続いて、複数層のｎ型半導体層１９を積層させてｎ−型ドリフト層４３が形成される。これにより、ｎ＋型基板４２およびｎ−型ドリフト層４３からなるｎ型ベース層４４が形成される。
次に、図１２Ｅに示すように、アニール処理（１０００℃〜１２００℃）を行うことにより、複数層のｎ型半導体層１９のｐ型不純物をドライブ拡散させる。これにより、ｐ型コラム層３が形成される。続いて、図３Ｃの工程と同様に、ｐ型ベース層４、ｎ＋型ソース層５、ゲート絶縁膜６、ゲート電極７等が形成される。
【００７７】
次に、図１２Ｆに示すように、図３Ｄの工程と同様に、たとえばグラインダを用いてｎ＋型基板４２を裏面側から研削する。この研削は、ｎ＋型基板４２の裏面からｐ＋型コレクタ層４８が露出するまで続ける。研削後、ｎ＋型基板４２の裏面をスピンエッチングすることにより、ｎ＋型基板４２の裏面を鏡面に仕上げる。
その後は、図３Ｅ〜図３Ｊと同様の工程（図３Ｇ〜図３Ｉの工程は除く）を実行することにより、半導体装置４１が得られる。
【００７８】
この方法によれば、前述の第２実施形態と同様に、ｎ型ベース層４４が、ｎ＋型基板４２およびｎ−型ドリフト層４３の積層構造で形成されている。そのため、半導体装置４１の完成まで、ｎ−型ドリフト層４３がｎ＋型基板４２に支持されることになるので、ｎ型ベース層４４の搬送・ハンドリングをより一層行い易くすることができる。
また、ｎ型ベース層４４の基層となるｎ＋型基板４２を、前述の第１実施形態のｎ＋型コンタクト層９として利用することができるので、図３Ｇに示すようなイオン注入工程を省略することができる。そのため、製造工程を簡単にすることができる。
【００７９】
さらに、ｐ＋型コレクタ層４８がエピタキシャル成長により形成されるので、ｐ＋型コレクタ層４８の不純物濃度を、全体にわたって一定にすることができる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、図１３に示す半導体装置５１のように、トレンチゲート構造を有していてもよい。具体的には、ｎ−型ベース層２の表面からｎ＋型ソース層５およびｐ型ベース層４を貫通するゲートトレンチ２１が形成され、当該ゲートトレンチ２１に、ゲート絶縁膜２２を介してゲート電極２３が充填されたトレンチゲート構造を有していてもよい。
【００８０】
また、空乏層緩和領域３０およびトラップレベル領域３２は、一方もしくは両方とも省略されていてもよい。
また、半導体装置１，３１，４１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００８１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【００８２】
次に、本発明のいくつかの効果を証明するためのシミュレーションを行ったので説明する。
＜シミュレーション例１＞
シミュレーション例１では、低電圧域および高電圧域それぞれのオン抵抗が、ｐ＋型コレクタ層１０のピッチＰ２の変化によってどのように変化するかを確認した。シミュレーション例１においては、図２に示した半導体装置１の構造を採用し、シミュレーション条件として、ｐ＋型コレクタ層１０の占有率＝６４％、ｐ＋型コレクタ層１０とｎ＋型コンタクト層９の幅の比率＝１：１を設定した。
【００８３】
そして、ｐ＋型コレクタ層１０のピッチＰ２を、ｐ型コラム層３のピッチＰ１の等倍（１cell pitch）、２倍（２cell pitch）、４倍（４cell pitch）および８倍（８cell pitch）とした条件下で、それぞれのＩｄ−Ｖｄ特性を調べた。結果を図１４（ａ）（ｂ）に示す。図１４（ａ）（ｂ）では、参考例として、ｐ＋型コレクタ層１０が形成されていない通常のＭＯＳＦＥＴ構造のＩｄ−Ｖｄ特性も示している。
【００８４】
図１４（ａ）によると、ｐ＋型コレクタ層１０のピッチＰ２が２cell pitch、４cell pitch、８cell pitchと大きくなるにつれて、高電圧域におけるオン電流が増加していることが分かった。ただし、４cell pitchと８cell pitchとの間の増加幅は、２cell pitchと４cell pitchとの間の増加幅ほどではない。このことから、高電圧域におけるオン電流は、ｐ＋型コレクタ層１０のピッチＰ２をｐ型コラム層３のピッチＰ１の４倍もしくは５倍程度までなら等倍に比べて効果的な増加を見込めるが、４倍付近でその増加が飽和状態となることがわかった。
【００８５】
一方、図１４（ｂ）によると、ｐ＋型コレクタ層１０のピッチＰ２が２cell pitch、４cell pitch、８cell pitchと大きくなるにつれて、低電圧域におけるオン電流が減少していることが分かった。しかも、４cell pitchと８cell pitchとの間の減少幅が、２cell pitchと４cell pitchとの間の減少幅よりも増えていることが分かった。したがって、低電圧域においても比較的高い電流を流す観点から、ｐ＋型コレクタ層１０のピッチＰ２をｐ型コラム層３のピッチＰ１の４倍もしくは５倍程度までに留めることが好ましいことが分かった。
【００８６】
以上、図１４（ａ）（ｂ）の結果をまとめると、低電圧域および高電圧域の両方においてオン抵抗をバランスよく低減するという点では、ｐ＋型コレクタ層１０のピッチＰ２をｐ型コラム層３のピッチＰ１よりも大きくすればよいが（ピッチＰ２＞ピッチＰ１）、２倍〜５倍にすることによってより優れた効果を達成できることが分かった。
＜シミュレーション例２＞
シミュレーション例２では、セル１３間でのオン抵抗のばらつきが、ｐ＋型コレクタ層１０のレイアウトの変化によってどのように変化するかを確認した。シミュレーション例２においては、シミュレーション条件として、ｎ−型ベース層２の裏面におけるｐ＋型コレクタ層１０の占有率を７２％、ｐ型コラム層３のピッチＰ１＝１４．２５μｍ、ｐ＋型コレクタ層１０とｎ＋型コンタクト層９の幅の比率＝１：１を設定した。
【００８７】
そして、ｐ＋型コレクタ層１０のピッチＰ２を、ｐ型コラム層３のピッチＰ１の等倍（１cell pitch）、２倍（２cell pitch）、４倍（４cell pitch）および８倍（８cell pitch）とした条件下で、１Ａのドレイン電流を流したときの各セル１３のオン抵抗（Ｒｏｎ）を調べた。結果を図１５に示す。図１５では、参考例として、ｐ＋型コレクタ層１０が形成されていない通常のＭＯＳＦＥＴ構造（０％：ＦＥＴ）のシミュレーション結果も示している。また、実線、破線および一点鎖線の３つの線は、ｐ＋型コレクタ層１０を形成するときのフォトリソグラフィの横方向のずれが、ｎ−型ベース層２の裏面におけるｎ部（ｎ＋型コンタクト層９）にどの程度寄与するかを示している。たとえば、一点鎖線ＰＲ：０．５μｍ／ｎ−寄与（％）は、１cell pitchの場合において０．５μｍリソずれが生じると、そのずれによってｎ部分の形成位置が、設計位置よりも約５０％分ずれることを意味している。
【００８８】
図１５によると、ｐ＋型コレクタ層１０を垂直レイアウト（図４のレイアウト）にすれば、ｐ＋型コレクタ層１０のピッチＰ２の大きさおよびフォトリソグラフィのずれの大きさに関わらず、セル１３間のオン抵抗にばらつきがほとんどないことが分かった。
一方、ｐ＋型コレクタ層１０が平行レイアウト（図１のレイアウト）およびひし形レイアウト（５のレイアウト）では、垂直レイアウトの場合に比べて若干ばらつきが見られた。このばらつきは、ｐ＋型コレクタ層１０が全てのｐ型コラム層３に対して均等に対向していないことや、フォトリソグラフィのずれが要因であると考えられる。なお、平行レイアウトおよびひし形レイアウトのばらつきは、あくまでも垂直レイアウトを基準として大きいというのであって、実用上は問題のないレベルである。
【符号の説明】
【００８９】
１    半導体装置
２    ｎ−型ベース層
３    ｐ型コラム層
４    ｐ型ベース層
５    ｎ＋型ソース層
６    ゲート絶縁膜
７    ゲート電極
８    ソース電極
９    ｎ＋型コンタクト層
１０  ｐ＋型コレクタ層
１１  ドレイン電極
１５  チャネル領域
２２  ゲート絶縁膜
２３  ゲート電極
３１  半導体装置
３３  ｎ＋型基板
３４  ｎ−型ドリフト層
３５  ｐ＋型コレクタ層
３６  ｎ型ベース層
４１  半導体装置
４２  ｎ＋型基板
４３  ｎ−型ドリフト層
４４  ｎ型ベース層
４８  ｐ＋型コレクタ層
５１  半導体装置
【図１】
2014209507.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
2014209507.tif 000009
【図３Ｆ】
2014209507.tif 000010
【図３Ｇ】
2014209507.tif 000011
【図３Ｈ】
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【図３Ｉ】
2014209507.tif 000013
【図３Ｊ】
2014209507.tif 000014
【図４】
2014209507.tif 000015
【図５】
2014209507.tif 000016
【図６】
2014209507.tif 000017
【図７】
2014209507.tif 000018
【図８Ａ】
2014209507.tif 000019
【図８Ｂ】
2014209507.tif 000020
【図８Ｃ】
2014209507.tif 000021
【図８Ｄ】
2014209507.tif 000022
【図９】
2014209507.tif 000023
【図１０Ａ】
2014209507.tif 000024
【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
2014209507.tif 000027
【図１０Ｅ】
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【図１１】
2014209507.tif 000029
【図１２Ａ】
2014209507.tif 000030
【図１２Ｂ】
2014209507.tif 000031
【図１２Ｃ】
2014209507.tif 000032
【図１２Ｄ】
2014209507.tif 000033
【図１２Ｅ】
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【図１２Ｆ】
2014209507.tif 000035
【図１３】
2014209507.tif 000036
【図１４】
2014209507.tif 000037
【図１５】
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