(57)【要約】【課題】スイッチング時に増加する出力インピーダンスを回避し、これにより高い信号品質を確保する回路装置および方法を提供する。【解決手段】電圧源ＳＱと第１のトランジスタＴ１のドレインとに接続された第１のドレイン低下抵抗Ｒ１と、第１のトランジスタＴ１のソースと第１の出力接続Ｏｕｔ＋とに接続された第１の分離抵抗Ｒ３と、第２のトランジスタＴ２のドレインと第１の出力接続Ｏｕｔ＋とに接続された第２の分離抵抗Ｒ４と、電圧源ＳＱと第３のトランジスタＴ３のドレインとに接続された第２のドレイン低下抵抗Ｒ９と、第３のトランジスタＴ３のソースと第２の出力接続Ｏｕｔ−とに接続された第３の分離抵抗Ｒ１１と、第４のトランジスタＴ４のドレインと第２の出力接続Ｏｕｔ−とに接続された第４の分離抵抗Ｒ１２と、を備えた。【選択図】図１Ｄ
2014027670.tif 000002
【特許請求の範囲】
【請求項１】
データ伝送、特にデジタルのデータ伝送を目的として、
−  少なくとも１個の第１の出力接続（Ｏｕｔ＋）及び
−  少なくとも１個の第２の出力接続（Ｏｕｔ−）
に接続可能であり、少なくとも１個の電圧源（ＳＱ）、特にドライバ出力段によって供給可能な、少なくとも１個の差動ラインを駆動する回路装置（Ｓ'''）
であって、
当該回路装置（Ｓ'''）は、互いに左右対称に配置され、前記電圧源（ＳＱ）を少なくとも１個の基準電位（ＧＮＤ）、特に接地電位、グラウンド電位又はゼロ電位に接続する、少なくとも２個の経路（Ｐ１、Ｐ２）を備え、
―  当該第１の経路（Ｐ１）は、
――  少なくとも１個の第１の入力接続、特に少なくとも１個の第１の制御電圧が作用することのできる少なくとも１個の第１の入力接続（Ｉｎ１＋）に割り当てられたゲート接続を有する、少なくとも１個の第１のトランジスタ（Ｔ１）、特に少なくとも１個の第１のＮチャネルＭＯＳＦＥＴと、
――  少なくとも１個の第２の入力接続、特に少なくとも１個の第２の制御電圧が作用することのできる少なくとも１個の入力接続（Ｉｎ２−）に割り当てられたゲート接続を有する、少なくとも１個の第２のトランジスタ（Ｔ２）、特に少なくとも１個の第２のＮチャネルＭＯＳＦＥＴとを備え、
前記第１の出力接続（Ｏｕｔ＋）は、特に少なくとも１個の第１のノード（Ａ）を介して、前記第１のトランジスタ（Ｔ１）と前記第２のトランジスタ（Ｔ２）との間で接続されており、
―  当該第２の経路（Ｐ２）は、
――  少なくとも１個の第３の入力接続、特に少なくとも１個の第３の制御電圧が作用することのできる少なくとも１個の第３の入力接続（Ｉｎ３−）に割り当てられたゲート接続を有する、少なくとも１個の第３のトランジスタ（Ｔ３）、特に少なくとも１個の第３のＮチャネルＭＯＳＦＥＴと、
――  少なくとも１個の第４の入力接続、特に少なくとも１個の第４の制御電圧が作用することのできる少なくとも１個の第４の入力接続（Ｉｎ４＋）に割り当てられたゲート接続を有する、少なくとも１個の第４のトランジスタ（Ｔ４）、特に少なくとも１個の第４のＮチャネルＭＯＳＦＥＴとを備え、
前記第２の出力接続（Ｏｕｔ−）は、特に少なくとも１個の第２のノード（Ｂ）を介して、前記第３のトランジスタ（Ｔ３）と前記第４のトランジスタ（Ｔ４）との間で接続されている、回路装置であって、
―  前記第１の経路（Ｐ１）は、
――  前記電圧源（ＳＱ）と前記第１のトランジスタ（Ｔ１）との間に接続され、特に前記第１のトランジスタ（Ｔ１）のドレイン接続に割り当てられた、少なくとも１個の第１のドレイン低下抵抗（Ｒ１）、及び
――  前記第１のトランジスタ（Ｔ１）と前記第１の出力接続（Ｏｕｔ＋）との間に接続され、特に前記第１のトランジスタ（Ｔ１）のソース接続に割り当てられた、少なくとも１個の第１の分離抵抗（Ｒ３）、及び前記第２のトランジスタ（Ｔ２）と前記第１の出力接続（Ｏｕｔ＋）との間に接続され、特に前記第２のトランジスタ（Ｔ２）のドレイン接続に割り当てられた、少なくとも１個の第２の分離抵抗（Ｒ４）の一方又は双方を備え、
前記第２の経路（Ｐ２）は、
――  前記電圧源（ＳＱ）と前記第３のトランジスタ（Ｔ３）との間に接続され、特に前記第３のトランジスタ（Ｔ３）のドレイン接続に割り当てられた、少なくとも１個の第２のドレイン低下抵抗（Ｒ９）、及び、
――  前記第３のトランジスタ（Ｔ３）と前記第２の出力接続（Ｏｕｔ−）との間に接続され、特に前記第３のトランジスタ（Ｔ３）のソース接続に割り当てられた、少なくとも１個の第３の分離抵抗（Ｒ１１）、及び前記第４のトランジスタ（Ｔ４）と前記第２の出力接続（Ｏｕｔ−）との間に接続され、特に前記第４のトランジスタ（Ｔ４）のドレイン接続に割り当てられた、少なくとも１個の第４の分離抵抗（Ｒ１２）の一方又は双方を備え、
前記第１のドレイン低下抵抗（Ｒ１）、前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）は無視できず、そして
前記第２のドレイン低下抵抗（Ｒ９）、前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）は無視できない
ことを特徴とする回路装置。
【請求項２】
前記第１のトランジスタ（Ｔ１）、前記第２のトランジスタ（Ｔ２）及び前記第１の出力接続（Ｏｕｔ＋）の間に接続される、少なくとも１個の第１の出力直列抵抗（Ｒ７）、及び
前記第３のトランジスタ（Ｔ３）、前記第４のトランジスタ（Ｔ４）及び前記第２の出力接続（Ｏｕｔ−）の間に接続される、少なくとも１個の第２の出力直列抵抗（Ｒ８）
を特徴とする請求項１に記載の回路装置。
【請求項３】
前記第１の出力直列抵抗（Ｒ７）は、前記第１のトランジスタ（Ｔ１）のソース接続、前記第２のトランジスタ（Ｔ２）のドレイン接続、及び前記第１の出力接続（Ｏｕｔ＋）の間に接続され、特に前記第１のノード（Ａ）に割り当てられ、そして
前記第２の出力直列抵抗（Ｒ８）は、前記第３のトランジスタ（Ｔ３）のソース接続、前記第４のトランジスタ（Ｔ４）のドレイン接続、及び前記第２の出力接続（Ｏｕｔ−）の間に接続され、特に前記第２のノード（Ｂ）に割り当てられる
ことを特徴とする請求項２に記載の回路装置。
【請求項４】
請求項１に記載の少なくとも１個の回路装置（Ｓ'''）により少なくとも１個の差動ラインを駆動する方法であって、
−  正のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）は線形領域に位置して伝導し、そして
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）はオフ状態であり、
―  負のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）はオフ状態であり、
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）は線形領域に位置して伝導し、そして
―  正のフルシグナル作動と負のフルシグナル作動との間の遷移範囲において、
――  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化し、
――  前記第２の入力接続（Ｉｎ２−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第２のトランジスタ（Ｔ２）は、依然として飽和領域にあり、
――  前記第３の入力接続（Ｉｎ３−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第３のトランジスタ（Ｔ３）は、依然とひて飽和領域にあり、そして
――  前記第４の入力接続（Ｉｎ４＋）における入力電圧が低下することにより、前記第４のトランジスタ（Ｔ４）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化する
ことを特徴とする方法。
【請求項５】
請求項２または３に記載の少なくとも１個の回路装置（Ｓ'''）により少なくとも１個の差動ラインを駆動する方法であって、
−  正のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）は線形領域に位置して伝導し、そして
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）はオフ状態であり、
―  負のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）はオフ状態であり、
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）は線形領域に位置して伝導し、そして
―  正のフルシグナル作動と負のフルシグナル作動との間の遷移範囲において、
――  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化し、
――  前記第２の入力接続（Ｉｎ２−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第２のトランジスタ（Ｔ２）は、依然として飽和領域にあり、
――  前記第３の入力接続（Ｉｎ３−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第３のトランジスタ（Ｔ３）は、依然とひて飽和領域にあり、そして
――  前記第４の入力接続（Ｉｎ４＋）における入力電圧が低下することにより、前記第４のトランジスタ（Ｔ４）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化する
ことを特徴とする方法。
【請求項６】
遷移領域における前記第１の出力直列抵抗（Ｒ７）を低減することによって、前記第１の出力インピーダンス（ＺＯｕｔ１）を低減させ、そして
遷移領域における前記第２の出力直列抵抗（Ｒ８）を低減することによって、前記第２の出力インピーダンス（ＺＯｕｔ２）を低減させる
ことを特徴とする請求項５に記載の方法。
【請求項７】
正のフルシグナル作動の場合、制御電圧はそれぞれ、
前記第１の入力接続（Ｉｎ１＋）について約１．２ボルト、
前記第２の入力接続（Ｉｎ２−）について約０ボルト、
前記第３の入力接続（Ｉｎ３−）について約０ボルト、
前記第４の入力接続（Ｉｎ４＋）について約１．２ボルト、
負のフルシグナル作動の場合、制御電圧はそれぞれ、
前記第１の入力接続（Ｉｎ１＋）について約０ボルト、
前記第２の入力接続（Ｉｎ２−）について約１．２ボルト、
前記第３の入力接続（Ｉｎ３−）について約１．２ボルト、
前記第４の入力接続（Ｉｎ４＋）について約０ボルト
であることを特徴とする請求項４から６のいずれか１項に記載の方法。
【請求項８】
−  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の前記作動点が線形領域における作動から飽和領域における作動へと変化するとき、前記第１のドレイン低下抵抗（Ｒ１）は、前記第１の出力インピーダンス（ＺＯｕｔ１）に対してほぼ効力がなく、そして
−  前記第３の入力接続（Ｉｎ３−）における入力電圧が増加することにより、前記第３のトランジスタ（Ｔ３）の前記作動点がオフ状態から飽和領域における作動へと変化するとき、前記第２のドレイン低下抵抗（Ｒ９）は、前記第２の出力インピーダンス（ＺＯｕｔ２）に対して効力のない状態から前記第２の出力インピーダンス（ＺＯｕｔ２）に対してわずかに寄与する状態へと移行する過程にある
ことを特徴とする請求項４〜７のいずれか１項に記載の方法。
【請求項９】
遷移領域における前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）を増加させることによって、前記第１の経路（Ｐ１）を流れる横方向電流、特に立ち上がる電流ピークを低減させ、そして
遷移領域における前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）を増加させることによって、前記第２の経路（Ｐ２）を流れる横方向電流、特に立ち上がる電流ピークを低減させる
ことを特徴とする請求項４〜８のいずれか１項に記載の方法。
【請求項１０】
−  前記第１の入力接続（Ｉｎ１＋）及び前記第４の入力接続（Ｉｎ４＋）は、位相シフトの方法で制御され、特に一方のトランジスタ（Ｔ１又はＴ４）の制御信号の上昇又は下降勾配は、他方のトランジスタ（Ｔ４又はＴ１）の制御信号の上昇又は下降勾配より急勾配であり、そして
−  前記第２の入力接続（Ｉｎ２−）及び前記第３の入力接続（Ｉｎ３−）は、位相シフトの方法で制御され、特に一方のトランジスタ（Ｔ２又はＴ３）の制御信号の上昇又は下降勾配は、他方のトランジスタ（Ｔ２又はＴ３）の制御信号の上昇又は下降勾配より急勾配である
ことを特徴とする請求項４〜９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１個のデータソース、例えば少なくとも１個の第１の集積回路から、少なくとも１個のデータシンク、例えば少なくとも１個の第２の集積回路への、データ伝送、特にデジタルデータ伝送を目的として、特定のラインインピーダンスを有するラインを駆動する技術分野に関する。
【０００２】
本発明はより具体的には、回路装置、特に請求項１の前文部分によるドライバ出力段に関し、また請求項４の前文部分による少なくとも１個の差動ラインを駆動する方法に関する。
【０００３】
本発明の範囲において、「無視できる」の語は、回路装置、特にドライバ出力段が、出力側に有する出力インピーダンスの約１パーセントであるものとして理解される。「無視できない」の語は、回路装置、特にドライバ出力段が、出力側に有する出力インピーダンスの約１０パーセントを超えるものであるものとして理解される。
【背景技術】
【０００４】
低データ速度での伝送時に、ドライバとラインとのインピーダンス整合は、一般に行われず、あるいは必要でないことが多い。この場合、単純なインバータ回路が用いられることが多い（図２Ａに一例を示す従来技術による第１の回路装置を参照）。
【０００５】
図２Ａによる従来の回路装置は、１個の出力ノードを備える（＝シングルエンド方式）。電圧源ＳＱに割り当てられたトランジスタ（図２Ａ中、上側）は、Ｐチャネルトランジスタを含み、基準電位（＝例えばグラウンド電位、ゼロ電位又は接地）に割り当てられたトランジスタ（図２Ａ中、下側）は、Ｎチャネルトランジスタを含む。
【０００６】
少ないエラーで高速データ伝送を行うために、出力段のインピーダンス又はラインドライバの出力インピーダンスＺＯｕｔは一般に、ライン入力インピーダンスＺＬに対して整合が図られる（ＺＯｕｔ＝ＺＬ＝例えば５０オームとする整合）。そのようなインピーダンス整合の結果、伝送信号の品質に悪影響を及ぼしうる信号反射が吸収される。
【０００７】
また、干渉を最小化する目的で、高速データ伝送は差動信号として行われることが多い。例として、ＬＶＤＳ（＝低電圧差動信号）、ＳＬＶＳ（＝スケーラブル低電圧信号）、差動ＥＣＬ（＝エミッタ結合論理）、差動ＬＶＰＥＣＬ（＝低電圧正エミッタ結合論理）またはそれらに類するものが挙げられる。
【０００８】
これら差動回路では、出力ノードは１個（＝いわゆるシングルエンド配置）のみではなく、差動出力段である。
【０００９】
これは、２個の出力信号に差が生じることで、基準電位、例えばグラウンド電位、ゼロ電位又は接地に関する干渉が互いに補償され、効力を有さないことを意味する（図２Ｂ、２Ｃ、２Ｄに一例を示す従来技術による差動回路装置を参照）。
【００１０】
図２Ｂにおいて、電圧源ＳＱ（理想的な、無視できるインピーダンスを有するもの）は、約１．２ボルトを提供する。例えばそれぞれ５０オーム（それぞれ基準電位、例えばグラウンド電位、ゼロ電位又は接地に対する）の２個の負荷抵抗は、Ｏｕｔ＋とＯｕｔ−との間が計約１００オームとなるように、出力インピーダンスとして機能する。入力信号におけるＩｎ−が、Ｉｎ＋における入力信号に対して１８０度の位相シフトを有する。
【００１１】
第１のＮチャネルトランジスタＴ１におけるゲート電圧ＶＧ１［Ｔ１のゲート接続が第１の入力接続Ｉｎ＋に割り当てられる］が、電源電圧ＶＳ１とトランジスタしきい値電圧ＶｔｈＮ［Ｔ１のソース接続は定電流源ＫＱ（理想的な、無視できるインピーダンスを有するもの）であり第２のＮチャネルトランジスタＴ２のソース接続に割り当てられる］との合計より小さい場合、ＮチャネルトランジスタＴ１は高い抵抗を有し、オフ状態である。この第１のＮチャネルトランジスタＴ１におけるゲート電圧ＶＧ１が、電源電圧ＶＳ１とトランジスタしきい値電圧ＶｔｈＮとの合計より大きい場合、この第１のＮチャネルトランジスタＴ１が導通する。
【００１２】
図２Ｂにおける差動回路装置は、ハードスイッチングを可能にする切換スイッチを備えており、それぞれの場合、２個の負荷抵抗ノードのうち１個が下方（低電位側）へ引っ張られる。しかし、図２Ｂによる差動回路装置には、電流効率が約２５パーセントに過ぎないため、すなわち供給電圧源ＳＱから取り出された電流の約２５パーセントしか駆動対象のデータラインを流れないため、特に電力効率が非常に低いという不利な点がある。データラインに対して所望の電流振幅を実現するには、供給電圧から４倍の量の電流を取り出す必要がある。
【００１３】
図２Ｃにおいて、電圧源ＳＱ（理想的な、無視できるインピーダンスを有するもの）は約２．５ボルトを提供する。２個のトランジスタＴ２、Ｔ４はＮチャネルトランジスタを含む一方、２個のトランジスタＴ１、Ｔ３はそれぞれ、ゲート電圧ＶＧ３［Ｔ１のゲート接続は第１の入力接続Ｉｎ＋に割り当てられ、Ｔ３のゲート接続は第２の入力接続Ｉｎ−に割り当てられる］が、電源電圧ＶＳ３とトランジスタしきい値電圧ＶｔｈＰ［Ｔ１又はＴ３のソース接続は電圧源ＳＱに割り当てられる］との合計より大きいときにオフ状態となる、高い抵抗を有するＰチャネルトランジスタである。Ｔ１又はＴ３におけるゲート電圧が、電源電圧ＶＳ３とトランジスタしきい値電圧ＶｔｈＰとの合計より小さい場合、ＰチャネルトランジスタＴ１又はＴ３は、抵抗が無視できることから、導通する。
【００１４】
しかし図２Ａのインバータ回路に関連する図２Ｃによる差動回路装置には原則的に、特に約５０パーセントの低い電力効率を有するに過ぎず、すなわち電圧源から取り出される供給電流は、利用可能な出力電流の約２倍の高さであるという不利な点がある。
【００１５】
図２Ｄにおいて、それぞれ５０オームの２個の負荷抵抗は、例えば終端（ターミネート）機能を有する（実際には、トランジスタはそれぞれ約３オームの低い残留抵抗を有しているので、２個の負荷抵抗はそれぞれ約４７オームに過ぎず、図２Ｄによる差動回路装置は終端の精度の点で不適当である）。
【００１６】
実際に、図２Ｄによる差動回路装置は非常に高い電力効率（ほぼ１００パーセントの電流効率）を有する。しかし図２Ｄによる差動回路装置には、スイッチング時にインピーダンスの不整合が起こるという特に不利な点がある。
【００１７】
このような状況において、差動信号を伝送する一般に高いデータ速度における干渉を最小化するために、スイッチング時間の占める割合を全時間の約２０パーセント、最大約３０パーセントとすることが考えられる［理論上仮定される理想的な０及び１パルスは現実には存在せず、すなわち上昇勾配又は下降勾配が、ゼロ状態（オフ状態）と１状態（オン状態）との間で観察されるはずである］。
【００１８】
つまりこれは、高データ速度における上昇時間と下降時間が、確かに関与していることを意味する（電磁環境適合性（ＥＭＣ）の意味においては、完全に望ましくないというわけではない。理想では、すなわち非常に急な勾配［無視できる時間差］の場合、［フーリエ変換後の］非常に高い数の干渉周波数が現れうる）。
【００１９】
ＰチャネルトランジスタＴ１とＮチャネルトランジスタＴ２とに存在するゲート電圧が（同時に）、例えば１．２ボルトから０ボルトへ降下した場合、ＰチャネルトランジスタＴ１は、低下する電圧の略中相に至るまで、すなわち例えば約０．６ボルトまで応答しないが、ＮチャネルトランジスタＴ２は既に停止し始める。すなわち、ＮチャネルトランジスタＴ２は、低下する電圧の中相において、すなわち例えば０．６ボルトにおいて、実質的に増加するインピーダンスを有している。その結果、スイッチング勾配中に出力インピーダンスが顕著に増加し、反射減衰と信号品質とにおける劣化が起こる。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上で概要を説明した不利な点や不適当な点を発端として、また概要を説明した従来技術を認めた上で、本発明の目的は、冒頭で特定したこの種の回路装置と、冒頭で特定したこの種の方法を、スイッチング時に増加する出力インピーダンスを回避し、これにより高い信号品質を確保するようにさらに開発することにある。
【課題を解決するための手段】
【００２１】
この目的は、
−  請求項１に特定される特徴を有する回路装置によって、特に、制御された出力インピーダンスを有する電力効率の良いラインドライバによって、
−  請求項４に特定される特徴を有する方法によって、特に、低反射でエラーのないデジタル伝送を目的とする、少なくとも１個の差動ラインを駆動する方法によって、実現される。
本発明の有利な実施形態及び目的に適った更なる発展は、従属請求項それぞれに特徴付けられている。
【００２２】
本発明の方法により作動する本発明の回路装置は、特に少なくとも１個のガラス繊維、少なくとも１個の合成繊維又は空気等の少なくとも１個のキャリア媒体の末端又は終端に位置する、少なくとも１個の感光部品、例えば少なくとも１個のフォトダイオードの、下流に接続することができる。
【００２３】
本発明は、
−  少なくとも１個の通信システム、特に移動式の通信システム、例えば少なくとも１個の携帯電話等の少なくとも１個の通信装置において、
−  少なくとも１個のデータ通信システム、特に移動式のデータ通信システム、あるいは少なくとも１個のデータ処理装置、特に移動式のデータ処理装置、例えば少なくとも１個のハンドヘルドパソコン、少なくとも１個のノートパソコン又は少なくとも１個の携帯情報端末（ＰＤＡ）において、
−  少なくとも１個のデータ記録及び／又は再生装置、特に移動式のデータ記録及び／又は再生装置、例えば少なくとも１個のビデオカメラ、少なくとも１個のデジタルカメラ又は少なくとも１個の高精細度テレビ（ＨＤＴＶ）において、あるいは
−  少なくとも１個の輸送手段、例えば自動車の少なくとも１個の運転者支援システム又は少なくとも１個のナビゲーションシステムにおいて、
有利に用いることができる。
【図面の簡単な説明】
【００２４】
上で説明したように、本発明の教示を、利点が得られるように様々に構成し発展させることが可能である。このため、とりわけ図１Ａ、１Ｂ、１Ｃ及び１Ｄによって例示される４個の代表的実施形態を参照して、さらなる実施形態、本発明の特徴と利点を以下詳細に説明する。
【００２５】
【図１Ａ】本発明の方法により作動する本発明による回路装置の第１の代表的実施形態を示す模式図である。
【図１Ｂ】本発明の方法により作動する本発明による回路装置の第２の代表的実施形態を示す模式図である。
【図１Ｃ】本発明の方法により作動する本発明による回路装置の第３の代表的実施形態を示す模式図である。
【図１Ｄ】本発明の方法により作動する本発明による回路装置の第４の代表的実施形態を示す模式図である。
【図２Ａ】従来技術の第１の方法により作動する従来技術の回路装置の第１の例を示す模式図である。
【図２Ｂ】従来技術の第２の方法により作動する従来技術の回路装置の第２の例を示す模式図である。
【図２Ｃ】従来技術の第３の方法により作動する従来技術の回路装置の第３の例を示す模式図である。
【図２Ｄ】従来技術の第４の方法により作動する従来技術の回路装置の第４の例を示す模式図である。
【００２６】
図１Ａ〜２Ｄにおいて、同一又は類似の実施形態、素子又は特徴には、同一の参照符号を付した。
【発明を実施するための形態】
【００２７】
不要な繰り返しを避けるために、本発明の実施形態、特徴及び利点についての以下の説明は（特に記載しない限りは）下記に関するものである。
−  図１Ａに示す本発明による回路装置Ｓの第１の代表的実施形態、
−  図１Ｂに示す本発明による回路装置Ｓ’の第２の代表的実施形態、
−  図１Ｃに示す本発明による回路装置Ｓ”の第３の代表的実施形態、及び
−  図１Ｄに示す本発明による回路装置Ｓ’’’の第４の代表的実施形態。
【００２８】
（ドライバ出力）回路装置Ｓ（図１Ａ参照）、Ｓ’（図１Ｂ参照）、Ｓ”（図１Ｃ参照）、Ｓ'''（図１Ｄ参照）の動作モードを説明する前に、まずこれら回路Ｓ、Ｓ’、Ｓ”、Ｓ'''の設計及び構造を詳述する。
【００２９】
ドライバ出力回路Ｓ、Ｓ’、Ｓ”、Ｓ'''には、基準電位ＧＮＤ（＝例えば接地電位、集合電位（マスポテンシャル）又はゼロ電位）と第３の節点Ｃ（＝第３の分岐Ｃ）との間に接続される電圧源ＳＱによって電圧又は電流が供給されており、デジタルデータ伝送を目的として、
−  第１の出力接続Ｏｕｔ＋及び
−  第２の出力接続Ｏｕｔ−
に接続することのできる差動ラインを駆動することを企図している。
【００３０】
回路装置Ｓ、Ｓ’、Ｓ”、Ｓ'''は、節点Ｃから出発して、互いに左右対象に配置され
かつ電圧源ＳＱを基準電位ＧＮＤに接続する、２個の経路Ｐ１、Ｐ２を有する。
【００３１】
この場合、第１の経路Ｐ１は、
−  第１の制御電圧が作用する第１の入力接続Ｉｎ１＋に割り当てられたゲート接続を有する、ＮチャネルＭＯＳＦＥＴ（ＭＯＳＦＥＴ＝金属酸化物半導体型電界効果トランジスタ）の形態の第１のトランジスタＴ１と、
−  第２の制御電圧が作用する第２の入力接続Ｉｎ２−に割り当てられたゲート接続を有する、別のＮチャネルＭＯＳＦＥＴの形態の第２のトランジスタＴ２と
を備え、
第１の出力接続Ｏｕｔ＋は、第１のトランジスタＴ１と第２のトランジスタＴ２との間で第１のノードＡ（＝第１の分岐Ａ）を介して接続されている。
【００３２】
それとは左右対称に、第２の経路Ｐ２は、
−  第３の制御電圧が作用する第３の入力接続Ｉｎ３−に割り当てられたゲート接続を有する、別のＮチャネルＭＯＳＦＥＴの形態の第３のトランジスタＴ３と、
−  第４の制御電圧が作用する第４の入力接続Ｉｎ４＋に割り当てられたゲート接続を有する、別のＮチャネルＭＯＳＦＥＴの形態の第４のトランジスタＴ４と
を備え、
第２の出力接続Ｏｕｔ−は、第３のトランジスタＴ３と第４のトランジスタＴ４との間で第２のノードＢ（＝第２の分岐Ｂ）を介して接続されている。
【００３３】
図１Ａに例示される本発明の第１の代表的実施形態において、第１のドレイン低下抵抗Ｒ１は、例えば約２０オームであり、節点Ｃと第１のトランジスタＴ１のドレイン接続との間に接続され、第１の経路Ｐ１に配置される。
【００３４】
それとは左右対称に、図１Ａに例示される本発明の第１の代表的実施形態において、第２のドレイン低下抵抗Ｒ９は、例えば、約２０オームであり、節点Ｃと第３のトランジスタＴ３のドレイン接続との間に接続され、第２の経路Ｐ２に配置される。
【００３５】
それぞれのゲート接続において、対応する高い電圧によって、第１のトランジスタＴ１又は第３のトランジスタＴ３が非常に低い抵抗の完全な伝導作動状態（＝飽和領域外での作動）に変換されるときにのみ、これら２個のドレイン低下抵抗Ｒ１又はＲ９は、出力接続Ｏｕｔ＋又はＯｕｔ−それぞれについてのインピーダンスとして効力がある。これにより、全出力インピーダンスＺＯｕｔ１又はＺＯｕｔ２それぞれにおいて、起こりうる低下が回避される。
【００３６】
図１Ｂに例示される本発明の第２の代表的実施形態において、
−  第１のトランジスタＴ１のソース接続と第１の出力接続Ｏｕｔ＋との間に接続される第１の分離抵抗Ｒ３及び
−  第２のトランジスタＴ２のドレイン接続と第１の出力接続Ｏｕｔ＋との間に接続される第２の分離抵抗Ｒ４が、第１の経路Ｐ１に配置されている。
【００３７】
分離抵抗Ｒ３、Ｒ４は、第１のトランジスタＴ１と第２のトランジスタＴ２とを分離することができ、所望の第１の出力インピーダンスＺＯｕｔ１を維持しつつ、第１のノードＡと（第１の出力インピーダンスＺＯｕｔ２を有する）第１の出力接続Ｏｕｔ＋との間に接続される第１の出力直列抵抗Ｒ７の値を低下させることができる。特に２個の分離抵抗Ｒ３、Ｒ４は、 
−  スイッチング時に流れる横方向電流（いわゆるシュートスルー電流）を低減し、
−  スイッチング時に、第１の出力インピーダンスＺＯｕｔ１を低下させる
機能を有する。
【００３８】
それとは左右対称に、
−  第３のトランジスタＴ３のソース接続と第２の出力接続Ｏｕｔ−との間に接続される第３の分離抵抗Ｒ１１及び
−  第４のトランジスタＴ４のドレイン接続と第２の出力接続Ｏｕｔ−との間に接続される第４の分離抵抗Ｒ１２
が、第２の経路Ｐ２に配置されている。
【００３９】
分離抵抗Ｒ１１、Ｒ１２は、第３のトランジスタＴ３と第４のトランジスタＴ４とを分離することができ、所望の第２の出力インピーダンスＺＯｕｔ２を維持しつつ、第２のノードＢと（第２の出力インピーダンスＺＯｕｔ２を有する）第２の出力接続Ｏｕｔ−との間に接続される第２の出力直列抵抗Ｒ８の値を低下させることができる。特に２個の分離抵抗Ｒ１１、Ｒ１２は、
−  スイッチング時に流れる横方向電流（いわゆるシュートスルー電流）を低減し、
−  スイッチング時に、第２の出力インピーダンスＺＯｕｔ２を低下させる
機能を有する。
【００４０】
図１Ａに例示される本発明の第１の代表的実施形態では、分離抵抗Ｒ３、Ｒ４又はＲ１１、Ｒ１２はある適度の無視ができ、これは出力インピーダンスＺＯｕｔ１又はＺＯｕｔ２それぞれの約１パーセント未満の抵抗又はインピーダンスとして、本発明の範囲に含まれると理解されるべきであり、一方図１Ｂに例示される本発明の第２の代表的実施形態において、ドレイン低下抵抗Ｒ１又はＲ９はある程度の無視ができる。
【００４１】
図１Ｃに例示される本発明の第３の代表的実施形態において、ドレイン低下抵抗Ｒ１又はＲ９、あるいは分離抵抗Ｒ３、Ｒ４又はＲ１１、Ｒ１２は無視できない。ドレイン低下抵抗Ｒ１、Ｒ９の両方、４個の分離抵抗Ｒ３、Ｒ４、Ｒ１１、Ｒ１２はいずれも無視できず、出力インピーダンスＺＯｕｔ１又はＺＯｕｔ２それぞれの約１０パーセント超の抵抗又はインピーダンスとして、本発明の範囲に含まれると理解されるべきである。
【００４２】
図１Ａ、１Ｂ又は１Ｃの構成図それぞれから更に分かるように、差動回路装置Ｓ、Ｓ’又はＳ”の第１の経路Ｐ１は、第２のトランジスタＴ２のソース接続と基準電位ＧＮＤとの間に接続されるソース低下抵抗Ｒ６を備えている。
【００４３】
それとは左右対称に、図１Ａ、１Ｂ又は１Ｃの構成図それぞれから更に分かるように、差動回路装置Ｓ、Ｓ’又はＳ”の第２の経路Ｐ２は、第４のトランジスタＴ４のソース接続と基準電位ＧＮＤとの間に接続される第２のソース低下抵抗Ｒ１４を備えている。
【００４４】
しかし、図１Ｄを参照に例示される本発明による回路装置の第４の代表的実施形態として示される差動回路装置Ｓ'''のサイズが、第１の経路Ｐ１における２個のＮチャネルＭＯＳＦＥＴＴ１、Ｔ２を介して、又は第２の経路Ｐ２における２個のＮチャネルＭＯＳＦＥＴＴ３、Ｔ４を介して得られる場合、第１のソース低下抵抗Ｒ６又は第２のソース低下抵抗Ｒ１４は、ゼロになりうる、すなわち消滅しうる。
【００４５】
図１Ａ、１Ｂ又は１Ｃの構成図それぞれから更に分かるように、図１Ａ、１Ｂ又は１Ｃにおける差動回路装置Ｓ、Ｓ’又はＳ”の左側部分は、第１のトランジスタＴ１のソース接続、第２のトランジスタＴ２のドレイン接続、及び第１の出力接続Ｏｕｔ＋の間に接続され、第１のノードＡに割り当てられた、第１の出力直列抵抗Ｒ７を備えている。
【００４６】
図１Ａ、１Ｂ又は１Ｃの構成図それぞれから更に分かるように、それとは左右対称に、図１Ａ、１Ｂ又は１Ｃにおける差動回路装置Ｓ、Ｓ’又はＳ”の左側部分は、第３のトランジスタＴ３のソース接続、第４のトランジスタＴ４のドレイン接続、及び第２の出力接続Ｏｕｔ−の間に接続され、第２のノードＢに割り当てられた、第２の出力直列抵抗Ｒ８を備えている。
【００４７】
しかし、第１の経路Ｐ１における分離抵抗Ｒ３、Ｒ４それぞれ、又は第２の経路Ｐ２における分離抵抗Ｒ１１、Ｒ１２それぞれが、所望の全出力インピーダンスＺＯｕｔ１又はＺＯｕｔ２を達成するのに十分に高いものが選択された場合、この第１の出力直列抵抗Ｒ７又は第２の出力直列抵抗Ｒ８は、ゼロになりうる、すなわち消滅しうる。
【００４８】
（ドライバ出力）回路Ｓ（図１Ａ参照）、Ｓ’（図１Ｂ参照）、Ｓ”（図１Ｃ参照）、Ｓ'''（図１Ｄ参照）は、以下のように機能する。
【００４９】
正のフルシグナル作動の場合、すなわち制御電圧それぞれがＩｎ１＋＝１．２ボルト、Ｉｎ２−＝０ボルト、Ｉｎ３−＝０ボルト、Ｉｎ４＋＝１．２ボルトである間、
−  第１のＮチャネルトランジスタＴ１及び（電圧差が最小である結果、幾分小さな）第４のＮチャネルトランジスタＴ４は、伝導して線形領域に位置し、すなわちドレイン電源電圧は、ドレイン電源電圧からしきい値電圧Ｖｔｈを引いたものとして与えられる飽和電圧より低く、そして
−  第２のＮチャネルトランジスタＴ２及び第３のＮチャネルトランジスタＴ３は、オフ状態である。
【００５０】
ラインドライバＳ（図１Ａ参照）、Ｓ’（図１Ｂ参照）、Ｓ”（図１Ｃ参照）の出力インピーダンスＺＯｕｔ１、ＺＯｕｔ２は、
ＺＯｕｔ１＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ７＝ＺＬ１及び
ＺＯｕｔ２＝Ｒ８＋Ｒ１２＋Ｒ１３＋Ｒ１４＝ＺＬ２
（ここでＺＬ１＋ＺＬ２＝ＺＬであり、例えばＺＬ１＝５０オーム、ＺＬ２＝５０オームである）として得られる。
【００５１】
負のフルシグナル作動の場合、すなわち制御電圧が逆極性を有し、例えばＩｎ１＋＝０ボルト、Ｉｎ２−＝１．２ボルト、Ｉｎ３−＝１．２ボルト、Ｉｎ４＋＝０ボルトである間、
−  第１のＮチャネルトランジスタＴ１及び第４のＮチャネルトランジスタＴ４は、オフ状態であり、そして
−  第２のＮチャネルトランジスタＴ２及び第３のＮチャネルトランジスタＴ３は、伝導して線形領域に位置し、すなわちドレイン電源電圧は、ドレイン電源電圧からしきい値電圧Ｖｔｈを引いたものとして与えられる飽和電圧より低い。
【００５２】
ラインドライバＳ（図１Ａ参照）、Ｓ’（図１Ｂ参照）、Ｓ”（図１Ｃ参照）の出力インピーダンスＺＯｕｔ１、ＺＯｕｔ２は、
ＺＯｕｔ１＝Ｒ７＋Ｒ４＋Ｒ５＋Ｒ６＝ＺＬ１及び
ＺＯｕｔ２＝Ｒ９＋Ｒ１０＋Ｒ１１＋Ｒ８＝ＺＬ２として得られる。
【００５３】
この場合、原理上は、抵抗Ｒ１〜Ｒ１４の取りうる複数の値が、整合条件：ＺＯｕｔ１＝ＺＯｕｔ２＝ＺＬ１／２を満たす。
【００５４】
ラインドライバＳ（図１Ａ参照）、Ｓ’（図１Ｂ参照）、Ｓ”（図１Ｃ参照）のスイッチング時の出力インピーダンスＺＯｕｔ１、ＺＯｕｔ２を考慮すると、例としてスイッチング勾配の中心点の範囲で、すなわち例えば初期値約１．２ボルトから約０．６ボルトへ低下する制御電圧において（出力インピーダンスは、任意の作動点全てにおいて特定することができる）、この場合は以下の状態が得られる（ノードＣにおける電圧は例えば約０．４ボルトが仮定される）。
【００５５】
スイッチング勾配の始めにおいて、第１のＮチャネルトランジスタＴ１はその線形領域に位置し（すなわち、伝導状態の低抵抗スイッチとしてある程度作動を始め）、すなわちドレイン電源電圧は飽和電圧より低くなっている。その結果、第１のＮチャネルトランジスタＴ１の同等のドレイン−ソース抵抗Ｒ２は、例えば約３オーム等、非常に低くなる。
【００５６】
第１の入力接続Ｉｎ１＋における電圧の低下によって、第１のトランジスタＴ１の作動点は、ドレイン低下抵抗Ｒ１が第１の出力インピーダンスＺＯｕｔ１に約１００パーセント寄与する線形領域における作動から、飽和領域におけるソースフォロワとしての作動へと変化する。
【００５７】
第１のＮチャネルトランジスタＴ１がソースフォロワとして作動しているので、この変化によって、第１の出力インピーダンスＺＯｕｔ１に対する第１のドレイン低下抵抗Ｒ１の効力は、ほぼなくなる（例えば第１のドレイン低下抵抗Ｒ１の約１０パーセントのみが第１の出力インピーダンスＺＯｕｔ１に寄与する）（――＞ＺＯｕｔ１に対する効力＝Ｒ１ｇＤＳ／ｇｍ＋Ｒ２Ｓ＋Ｒ３＋Ｒ７、ここでｇＤＳはドレイン−ソース導電性でありｇｍは相互コンダクタンスである（スルーレートとしても知られる相互コンダクタンスｇｍは、出力電流対入力電圧の比を与える特性である）。例えばｇＤＳ／ｇｍは約０．１であり、Ｒ２Ｓはｇｍ−１にほぼ等しく、約５０オームであり、約３オームのＲ２より大きい）。
【００５８】
同時に、標準の電源回路において作動する第２のＮチャネルトランジスタＴ２は、伝導を開始するが、遷移の典型的中心点付近に位置しており、すなわち例えば約０．６ボルトの制御電圧において、依然として飽和領域にある。第２のＮチャネルトランジスタＴ２が飽和領域にある限り、その出力インピーダンスは比較的高い。
【００５９】
この遷移中、第３の入力接続Ｉｎ３−における制御電圧の増加によって、第３のトランジスタＴ３の作動点が、オフ状態から飽和領域の作動へ変化するとき、第２のドレイン低下抵抗Ｒ９は、第２の出力インピーダンスＺＯｕｔ２ に対して効力のない状態から第２の出力インピーダンスＺＯｕｔ２に対して少なくともわずかに寄与する状態へと移行する過程にある。
【００６０】
その結果、節点Ａと節点Ｃとの間のインピーダンスと並列に切り替わるが、その高い値のために実際の出力インピーダンスＺＯｕｔ１にほとんど影響を与えない、比較的高いインピーダンスが、節点Ａと基準電位ＧＮＤ（＝例えば接地電位、ゼロ電位又はグラウンド電位）との間に存在する。 
【００６１】
大まかに、ドレイン低下抵抗Ｒ１の初期値として、Ｒ２（＜――＞線形モードにある第１のトランジスタＴ１）とＲ２Ｓ（＜――＞飽和モードにある第１のトランジスタＴ１）との差、例えば約１２オーム程度の大きさを選択することができる。追加の並列経路Ｒ４−Ｒ５Ｓ−Ｒ６を考慮に入れると、ドレイン低下抵抗Ｒ１は、例えば約２０オームに増加する。
【００６２】
ドレイン低下抵抗Ｒ１と第１の分離抵抗Ｒ３とを適切に選択することにより（これは例えば反復法によって達成される）、スイッチング時にもフルシグナル作動時とほぼ同一の値に保たれるように、出力インピーダンスＺＯｕｔ１を調節することが可能である。
【００６３】
抵抗を正しく調節するには、第１の出力直列抵抗Ｒ７を低減させることによって及び２個の分離抵抗Ｒ３、Ｒ４を同時に増加させることによって、
−  スイッチング時に流れる横方向電流、特に立ち上がる電流ピークを低減させ、
−  スイッチング時に、インピーダンスＺＯｕｔ１を低減させる（その逆はスイッチング中におけるインピーダンスＺＯｕｔ１の増加に当てはまる）
ことが更に重要である。
【００６４】
この自由度があることで、ＺＯｕｔ１を、他の全ての作動点について高精度で実現することができる。
【００６５】
正確な出力インピーダンスＺＯｕｔ１の調節における別の自由度が、位相シフト時に第１の入力接続Ｉｎ１＋と第４の入力接続Ｉｎ４＋とにおいて起こる制御によって、有利なことに得られる。これらの制御は、それぞれ整合する上昇及び下降勾配を有する。これはＩｎ１＋とＩｎ４＋とが別々に最適化されることを意味する（ここでは説明しない第２の入力接続Ｉｎ２−、及びここでは説明しない第３の入力接続Ｉｎ３−について、同様のことが当てはまる）。
【００６６】
差動回路装置Ｓ、Ｓ’、Ｓ”又はＳ'''の第２の経路Ｐ２については、上で明確に説明していないが、図１Ａ、１Ｂ、１Ｃ又は１Ｄの右半分について、上記説明が適宜当てはまる。
【００６７】
本発明は、低い相同出力電圧が達成されることのみならず、非常に低い要求電力を達成することに特徴がある。また高データ伝送速度に有利な（かつ必要な）ことであるが、スイッチング時に、非常に良好な出力インピーダンス整合を、従って高い反射減衰を実現することができる。
【００６８】
好ましい形態では、都合のよいことに、
−  少なくとも１個の受光部品、例えば少なくとも１個のフォトダイオードの下流に接続され、
−  デカップリングコンデンサによって支持さる、
図１Ａ、１Ｂ、１Ｃ又は１Ｄに例示される差動回路装置Ｓ、Ｓ’、Ｓ”又はＳ'''におい
て、電圧源ＳＱは約０．４ボルトの電圧を提供する。
【００６９】
接続される差動ラインに対する出力インピーダンスＺＯｕｔ１、ＺＯｕｔ２の整合には、上記した抵抗Ｒ１〜Ｒ１４を選択することが推奨される。この場合、抵抗は、例えば星型回路（図１Ｂ又は１Ｃに示す）又は周回路の形態で、配置することができる。
【００７０】
図１Ａによる差動回路装置Ｓ、図１ＢによるＳ’、又は図１ＣによるＳ”は、４個のＮチャネル金属酸化物半導体（ＭＯＳ）トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４を用いて本発明によって設計することができる。従って、例えば第１のソース低下抵抗Ｒ６及び／又は第２のソース低下抵抗Ｒ１４は、ゼロになりうる。
【００７１】
本発明は、少なくとも１個のデータソース、例えば少なくとも１個の第１の集積回路から、少なくとも１個のデータシンク、例えば少なくとも１個の第２の集積回路への、低反射でエラーのないデジタルデータ伝送を目的として、特定のラインインピーダンスを有するラインを駆動するのに好適に用いられる。
【符号の説明】
【００７２】
Ａ    第１のノード、第１の節点、第１の分岐又は第１の分岐点
Ｂ    第２のノード、第２の節点、第２の分岐又は第２の分岐点
Ｃ    第３のノード、第３の節点、第３の分岐又は第３の分岐点
ＧＮＤ    基準電位、特に接地電位、グラウンド電位又はゼロ電位
Ｉｎ＋    制御電圧が作用することのできる入力接続（＝従来技術の例；図２Ａ参照）、特に第１の制御電圧が作用することのできる第１の入力接続（＝従来技術の例；図２Ｂ、図２Ｃ、図２Ｄ参照）
Ｉｎ−    第２の制御電圧が作用することのできる第２の入力接続（＝従来技術の例；図２Ｂ、図２Ｃ、図２Ｄ参照）
Ｉｎ１＋    第１の制御電圧が作用することのできる第１の入力接続
Ｉｎ２−    第２の制御電圧が作用することのできる第２の入力接続
Ｉｎ３−    第３の制御電圧が作用することのできる第３の入力接続
Ｉｎ４＋    第４の制御電圧が作用することのできる第４の入力接続
ＫＱ    定電流源（＝従来技術の例；図２Ｂ、図２Ｃ参照）
Ｏｕｔ＋    第１の出力接続
Ｏｕｔ−    出力接続（＝従来技術の例；図２Ａ参照）又は第２の出力接続
Ｐ１    第１の経路、特に第１の信号経路
Ｐ２    第２の経路、特に第２の信号経路
Ｒ１    第１のドレイン低下抵抗
Ｒ２    第１のトランジスタＴ１のドレイン−ソース抵抗
Ｒ２Ｓ    飽和領域における第１のトランジスタＴ１のドレイン−ソース抵抗
Ｒ３    第１の分離（スプリット）抵抗又は第１の分離（セパレート）抵抗
Ｒ４    第２の分離抵抗又は第２の分離抵抗
Ｒ５    第２のトランジスタＴ２のドレイン−ソース抵抗
Ｒ５Ｓ    飽和領域における第２のトランジスタＴ２のドレイン−ソース抵抗 
Ｒ６    第１のソース低下抵抗
Ｒ７    第１の出力直列抵抗
Ｒ８    第２の出力直列抵抗
Ｒ９    第２のドレイン低下抵抗
Ｒ１０    第３のトランジスタＴ３のドレイン−ソース抵抗
Ｒ１０Ｓ    飽和領域における第３のトランジスタＴ３のドレイン−ソース抵抗
Ｒ１１    第３の分離抵抗又は第３の分離抵抗
Ｒ１２    第４の分離抵抗又は第４の分離抵抗
Ｒ１３    第４のトランジスタＴ４のドレイン−ソース抵抗
Ｒ１３Ｓ    飽和領域における第４のトランジスタＴ４のドレイン−ソース抵抗
Ｒ１４    第２のソース低下抵抗
Ｓ    回路装置、特にラインドライバ又はドライバ出力段（＝第１の代表的実施形態；図１Ａ参照）
Ｓ’    回路装置、特にラインドライバ又はドライバ出力段（＝第２の代表的実施形態；図１Ｂ参照）
Ｓ”    回路装置、特にラインドライバ又はドライバ出力段（＝第３の代表的実施形態；図１Ｃ参照）
Ｓ'''    回路装置、特にラインドライバ又はドライバ出力段（＝第４の代表的実施形態
；図１Ｄ参照）
ＳＱ    電圧源
Ｔ１    第１のトランジスタ、特に第１の金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、例えば第１のＰチャネルＭＯＳＦＥＴ（＝従来技術の例；図２Ａ、図２Ｃ、図２Ｄ参照）又は第１のＮチャネルＭＯＳＦＥＴ
Ｔ２    第２のトランジスタ、特に第２の金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、例えば第２のＮチャネルＭＯＳＦＥＴ
Ｔ３    第３のトランジスタ、特に第３の金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、例えば第３のＰチャネルＭＯＳＦＥＴ（＝従来技術の例；図２Ｃ、図２Ｄ参照）又は第３のＮチャネルＭＯＳＦＥＴ
Ｔ４    第４のトランジスタ、特に第４の金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、例えば第４のＮチャネルＭＯＳＦＥＴ
ＺＬ    ラインインピーダンス、特にライン入力インピーダンス（＝従来技術の例；図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ参照）
ＺＯｕｔ    出力インピーダンス（＝従来技術の例；図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ参照）
ＺＬ１    第１のラインインピーダンス、特に第１のライン入力インピーダンス
ＺＬ２    第２のラインインピーダンス、特に第２のライン入力インピーダンス
ＺＯｕｔ１    第１の出力インピーダンス
ＺＯｕｔ２    第２の出力インピーダンス
【図１Ａ】
2014027670.tif 000003
【図１Ｂ】
2014027670.tif 000004
【図１Ｃ】
2014027670.tif 000005
【図１Ｄ】
2014027670.tif 000006
【図２Ａ】
2014027670.tif 000007
【図２Ｂ】
2014027670.tif 000008
【図２Ｃ】
2014027670.tif 000009
【図２Ｄ】
2014027670.tif 000010
【手続補正書】
【提出日】平成25年10月11日(2013.10.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ伝送、特にデジタルのデータ伝送を目的として、
−  少なくとも１個の第１の出力接続（Ｏｕｔ＋）及び
−  少なくとも１個の第２の出力接続（Ｏｕｔ−）
に接続可能であり、少なくとも１個の電圧源（ＳＱ）、特にドライバ出力段によって供給可能な、少なくとも１個の差動ラインを駆動する回路装置（Ｓ'''）
であって、
当該回路装置（Ｓ'''）は、互いに左右対称に配置され、前記電圧源（ＳＱ）を少なく
とも１個の基準電位（ＧＮＤ）、特に接地電位、グラウンド電位又はゼロ電位に接続する、少なくとも２個の経路（Ｐ１、Ｐ２）を備え、
―  当該第１の経路（Ｐ１）は、
――  少なくとも１個の第１の入力接続、特に少なくとも１個の第１の制御電圧が作用することのできる少なくとも１個の第１の入力接続（Ｉｎ１＋）に割り当てられたゲート接続を有する、少なくとも１個の第１のトランジスタ（Ｔ１）、特に少なくとも１個の第１のＮチャネルＭＯＳＦＥＴと、
――  少なくとも１個の第２の入力接続、特に少なくとも１個の第２の制御電圧が作用することのできる少なくとも１個の入力接続（Ｉｎ２−）に割り当てられたゲート接続を有する、少なくとも１個の第２のトランジスタ（Ｔ２）、特に少なくとも１個の第２のＮチャネルＭＯＳＦＥＴとを備え、
前記第１の出力接続（Ｏｕｔ＋）は、特に少なくとも１個の第１のノード（Ａ）を介して、前記第１のトランジスタ（Ｔ１）と前記第２のトランジスタ（Ｔ２）との間で接続されており、
―  当該第２の経路（Ｐ２）は、
――  少なくとも１個の第３の入力接続、特に少なくとも１個の第３の制御電圧が作用することのできる少なくとも１個の第３の入力接続（Ｉｎ３−）に割り当てられたゲート接続を有する、少なくとも１個の第３のトランジスタ（Ｔ３）、特に少なくとも１個の第３のＮチャネルＭＯＳＦＥＴと、
――  少なくとも１個の第４の入力接続、特に少なくとも１個の第４の制御電圧が作用することのできる少なくとも１個の第４の入力接続（Ｉｎ４＋）に割り当てられたゲート接続を有する、少なくとも１個の第４のトランジスタ（Ｔ４）、特に少なくとも１個の第４のＮチャネルＭＯＳＦＥＴとを備え、
前記第２の出力接続（Ｏｕｔ−）は、特に少なくとも１個の第２のノード（Ｂ）を介して、前記第３のトランジスタ（Ｔ３）と前記第４のトランジスタ（Ｔ４）との間で接続されている、回路装置であって、
―  前記第１の経路（Ｐ１）は、
――  前記電圧源（ＳＱ）と前記第１のトランジスタ（Ｔ１）との間に接続され、特に前記第１のトランジスタ（Ｔ１）のドレイン接続に割り当てられた、少なくとも１個の第１のドレイン低下抵抗（Ｒ１）、及び
――  前記第１のトランジスタ（Ｔ１）と前記第１の出力接続（Ｏｕｔ＋）との間に接続され、特に前記第１のトランジスタ（Ｔ１）のソース接続に割り当てられた、少なくとも１個の第１の分離抵抗（Ｒ３）、及び前記第２のトランジスタ（Ｔ２）と前記第１の出力接続（Ｏｕｔ＋）との間に接続され、特に前記第２のトランジスタ（Ｔ２）のドレイン接続に割り当てられた、少なくとも１個の第２の分離抵抗（Ｒ４）の一方又は双方を備え、
前記第２の経路（Ｐ２）は、
――  前記電圧源（ＳＱ）と前記第３のトランジスタ（Ｔ３）との間に接続され、特に前記第３のトランジスタ（Ｔ３）のドレイン接続に割り当てられた、少なくとも１個の第２のドレイン低下抵抗（Ｒ９）、及び、
――  前記第３のトランジスタ（Ｔ３）と前記第２の出力接続（Ｏｕｔ−）との間に接続され、特に前記第３のトランジスタ（Ｔ３）のソース接続に割り当てられた、少なくとも１個の第３の分離抵抗（Ｒ１１）、及び前記第４のトランジスタ（Ｔ４）と前記第２の出力接続（Ｏｕｔ−）との間に接続され、特に前記第４のトランジスタ（Ｔ４）のドレイン接続に割り当てられた、少なくとも１個の第４の分離抵抗（Ｒ１２）の一方又は双方を備え、
前記第１のドレイン低下抵抗（Ｒ１）、前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）は無視できず、そして
前記第２のドレイン低下抵抗（Ｒ９）、前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）は無視できない
ことを特徴とする回路装置。
【請求項２】
前記第１のドレイン低下抵抗（Ｒ１）は、少なくとも１個の第３のノード（Ｃ）と前記第１のトランジスタ（Ｔ１）のドレイン接続との間に接続され、
前記第２のドレイン低下抵抗（Ｒ９）は、前記第３のノード（Ｃ）と前記第３のトランジスタ（Ｔ３）のドレイン接続との間に接続されている
ことを特徴とする請求項１に記載の回路装置。
【請求項３】
前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）は、前記第１のトランジスタ（Ｔ１）のソース接続と前記第２のトランジスタ（Ｔ２）のドレイン接続との間に接続され、
前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）は、前記第３のトランジスタ（Ｔ３）のソース接続と前記第４のトランジスタ（Ｔ４）のドレイン接続との間に接続されている
ことを特徴とする請求項１または２に記載の回路装置。
【請求項４】
前記第１の分離抵抗（Ｒ３）は、前記第１のトランジスタ（Ｔ１）のソース接続と少なくとも１個の第１のノード（Ａ）との間に接続され、
前記第２の分離抵抗（Ｒ４）は、前記第１のノード（Ａ）と前記第２のトランジスタ（Ｔ２）のドレイン接続との間に接続され、
前記第３の分離抵抗（Ｒ１１）は、前記第３のトランジスタ（Ｔ３）のソース接続と少なくとも１個の第２のノード（Ｂ）との間に接続され、
前記第４の分離抵抗（Ｒ１２）は、前記第２のノード（Ｂ）と前記第４のトランジスタ（Ｔ４）のドレイン接続との間に接続されている
ことを特徴とする請求項３に記載の回路装置。
【請求項５】
前記第１のトランジスタ（Ｔ１）、前記第２のトランジスタ（Ｔ２）及び前記第１の出力接続（Ｏｕｔ＋）の間に接続される、少なくとも１個の第１の出力直列抵抗（Ｒ７）、及び
前記第３のトランジスタ（Ｔ３）、前記第４のトランジスタ（Ｔ４）及び前記第２の出力接続（Ｏｕｔ−）の間に接続される、少なくとも１個の第２の出力直列抵抗（Ｒ８）
を特徴とする請求項１から４のいずれか一項に記載の回路装置。
【請求項６】
前記第１の出力直列抵抗（Ｒ７）は、前記第１のトランジスタ（Ｔ１）のソース接続、前記第２のトランジスタ（Ｔ２）のドレイン接続、及び前記第１の出力接続（Ｏｕｔ＋）の間に接続され、特に前記第１のノード（Ａ）に割り当てられ、そして
前記第２の出力直列抵抗（Ｒ８）は、前記第３のトランジスタ（Ｔ３）のソース接続、前記第４のトランジスタ（Ｔ４）のドレイン接続、及び前記第２の出力接続（Ｏｕｔ−）の間に接続され、特に前記第２のノード（Ｂ）に割り当てられる
ことを特徴とする請求項５に記載の回路装置。
【請求項７】
請求項１から４のいずれか一項に記載の少なくとも１個の回路装置（Ｓ'''）により少なくとも１個の差動ラインを駆動する方法であって、
−  正のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）は線形領域に位置して伝導し、そして
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）はオフ状態であり、
―  負のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）はオフ状態であり、
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）は線形領域に位置して伝導し、そして
―  正のフルシグナル作動と負のフルシグナル作動との間の遷移範囲において、
――  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化し、
――  前記第２の入力接続（Ｉｎ２−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第２のトランジスタ（Ｔ２）は、依然として飽和領域にあり、
――  前記第３の入力接続（Ｉｎ３−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第３のトランジスタ（Ｔ３）は、依然とひて飽和領域にあり、そして
――  前記第４の入力接続（Ｉｎ４＋）における入力電圧が低下することにより、前記第４のトランジスタ（Ｔ４）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化する
ことを特徴とする方法。
【請求項８】
請求項５または６に記載の少なくとも１個の回路装置（Ｓ'''）により少なくとも１個の差動ラインを駆動する方法であって、
−  正のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）は線形領域に位置して伝導し、そして
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）はオフ状態であり、
―  負のフルシグナル作動の範囲において、
――  前記第１のトランジスタ（Ｔ１）及び前記第４のトランジスタ（Ｔ４）はオフ状態であり、
――  前記第２のトランジスタ（Ｔ２）及び前記第３のトランジスタ（Ｔ３）は線形領域に位置して伝導し、そして
―  正のフルシグナル作動と負のフルシグナル作動との間の遷移範囲において、
――  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化し、
――  前記第２の入力接続（Ｉｎ２−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第２のトランジスタ（Ｔ２）は、依然として飽和領域にあり、
――  前記第３の入力接続（Ｉｎ３−）における入力電圧が前記遷移範囲の略中心点まで増加したとき、特に汎用電源回路において作動する前記第３のトランジスタ（Ｔ３）は、依然とひて飽和領域にあり、そして
――  前記第４の入力接続（Ｉｎ４＋）における入力電圧が低下することにより、前記第４のトランジスタ（Ｔ４）の作動点は、線形領域における作動から、特にソースフォロワとして、飽和領域における作動へと変化する
ことを特徴とする方法。
【請求項９】
遷移領域における前記第１の出力直列抵抗（Ｒ７）を低減することによって、前記第１の出力インピーダンス（ＺＯｕｔ１）を低減させ、そして
遷移領域における前記第２の出力直列抵抗（Ｒ８）を低減することによって、前記第２の出力インピーダンス（ＺＯｕｔ２）を低減させる
ことを特徴とする請求項８に記載の方法。
【請求項１０】
正のフルシグナル作動の場合、制御電圧はそれぞれ、
前記第１の入力接続（Ｉｎ１＋）について約１．２ボルト、
前記第２の入力接続（Ｉｎ２−）について約０ボルト、
前記第３の入力接続（Ｉｎ３−）について約０ボルト、
前記第４の入力接続（Ｉｎ４＋）について約１．２ボルト、
負のフルシグナル作動の場合、制御電圧はそれぞれ、
前記第１の入力接続（Ｉｎ１＋）について約０ボルト、
前記第２の入力接続（Ｉｎ２−）について約１．２ボルト、
前記第３の入力接続（Ｉｎ３−）について約１．２ボルト、
前記第４の入力接続（Ｉｎ４＋）について約０ボルト
であることを特徴とする請求項７から９のいずれか１項に記載の方法。
【請求項１１】
−  前記第１の入力接続（Ｉｎ１＋）における入力電圧が低下することにより、前記第１のトランジスタ（Ｔ１）の前記作動点が線形領域における作動から飽和領域における作動へと変化するとき、前記第１のドレイン低下抵抗（Ｒ１）は、前記第１の出力インピーダンス（ＺＯｕｔ１）に対してほぼ効力がなく、そして
−  前記第３の入力接続（Ｉｎ３−）における入力電圧が増加することにより、前記第３のトランジスタ（Ｔ３）の前記作動点がオフ状態から飽和領域における作動へと変化するとき、前記第２のドレイン低下抵抗（Ｒ９）は、前記第２の出力インピーダンス（ＺＯｕｔ２）に対して効力のない状態から前記第２の出力インピーダンス（ＺＯｕｔ２）に対してわずかに寄与する状態へと移行する過程にある
ことを特徴とする請求項７から１０のいずれか１項に記載の方法。
【請求項１２】
遷移領域における前記第１の分離抵抗（Ｒ３）及び前記第２の分離抵抗（Ｒ４）を増加させることによって、前記第１の経路（Ｐ１）を流れる横方向電流、特に立ち上がる電流ピークを低減させ、そして
遷移領域における前記第３の分離抵抗（Ｒ１１）及び前記第４の分離抵抗（Ｒ１２）を増加させることによって、前記第２の経路（Ｐ２）を流れる横方向電流、特に立ち上がる電流ピークを低減させる
ことを特徴とする請求項７から１１のいずれか１項に記載の方法。
【請求項１３】
−  前記第１の入力接続（Ｉｎ１＋）及び前記第４の入力接続（Ｉｎ４＋）は、位相シフトの方法で制御され、特に一方のトランジスタ（Ｔ１又はＴ４）の制御信号の上昇又は下降勾配は、他方のトランジスタ（Ｔ４又はＴ１）の制御信号の上昇又は下降勾配より急勾配であり、そして
−  前記第２の入力接続（Ｉｎ２−）及び前記第３の入力接続（Ｉｎ３−）は、位相シフトの方法で制御され、特に一方のトランジスタ（Ｔ２又はＴ３）の制御信号の上昇又は下降勾配は、他方のトランジスタ（Ｔ２又はＴ３）の制御信号の上昇又は下降勾配より急勾配である
ことを特徴とする請求項７から１２のいずれか１項に記載の方法。