(57)【要約】【課題】ビット線の加工が容易な半導体装置の製造方法を提供する。【解決手段】半導体基板１１１に第１の方向に延在する溝に埋め込まれたゲート電極１８１を形成し、ゲート電極１８１に対して両側の半導体基板１１１に拡散層１４１を形成する工程と、半導体基板１１１上に導電膜を形成する工程と、導電膜をパターニングして拡散層１４１の一方と接続し、第１の方向に延在する導電層を形成する工程と、導電層上を含んだ半導体基板111上に絶縁膜を形成する工程と、第１の方向と交差する第２の方向に導電層の一部と前記絶縁膜の一部とを除去し、導電層２３１c2を柱状に残すとともに、拡散層１４１の他方を露出させる工程と、拡散層１４１の他方と接続する配線を形成する工程と、柱状の導電層２３１c2に接続するキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。【選択図】図２１A
2014022687.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１の方向に延在する溝に埋め込まれたゲート電極を形成し、前記ゲート電極に対して両側の前記半導体基板に拡散層を形成する工程と、
前記半導体基板上に導電膜を形成する工程と、
前記導電膜をパターニングして前記拡散層の一方と接続し、前記第１の方向に延在する導電層を形成する工程と、
前記導電層上を含んだ前記半導体基板上に絶縁膜を形成する工程と、
前記第１の方向と交差する第２の方向に前記導電層の一部と前記絶縁膜の一部とを除去し、前記導電層を柱状に残すとともに、前記拡散層の他方を露出させる工程と、
前記拡散層の他方と接続する配線を形成する工程と、
前記柱状の導電層に接続するキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電膜は、リンドープシリコン膜と窒化チタン膜とタングステン膜とを含んで形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は、シリコン窒化膜を含んで形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記配線は、チタン膜と窒化チタン膜とタングステン膜とを含んで形成されることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記配線は、ビット線を構成し、
前記柱状の導電層は、容量コンタクトプラグを構成することを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板のメモリセル領域にセル拡散層を形成する工程と、
半導体基板のメモリセル領域に第１の方向に延在するゲート溝内にセルゲート電極を形成する工程と、
前記セルゲート電極の両側に前記セル拡散層を分離する工程と、
前記半導体基板の周辺領域にゲート絶縁膜を形成する工程と、
パッド導電膜を前記セル拡散層上と前記ゲート絶縁膜上を含んだ前記半導体基板表面に形成する工程と、
前記パッド導電膜をパターニングして前記メモリセル領域には前記拡散層の一方と接続し、前記第１の方向に延在するようにパッド電極を形成するとともに、前記周辺領域には周辺ゲート電極を形成する工程と、
前記パッド電極と前記周辺ゲート電極とを含んだ前記半導体基板上に第１の絶縁膜を形成する工程と、
前記パッド電極を前記第１の方向と交差する第２の方向に前記パッド電極の一部と前記第１の絶縁膜の一部とを除去し、前記パッド電極を柱状に残しコンタクトパッドを形成するとともに、前記拡散層の他方を露出させる溝を形成する工程と、
前記溝の側面に第２の絶縁膜を形成する工程と、
前記拡散層の他方と接続するビット線導電膜を前記溝内に形成する工程と、
前記コンタクトパッドに接続するキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ビット線導電膜の上面が前記コンタクトパッドの上面よりも低くなるように前記ビット線導電膜をエッチバックする工程をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ビット線導電膜の上面にシリコン窒化膜を含むビット線キャップ膜を形成し、ＣＭＰにより前記溝に埋め込む工程をさらに含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記パッド導電膜は、リンドープシリコン膜と窒化チタン膜とタングステン膜とを含んで形成されることを特徴とする請求項６から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記パッド導電膜上にシリコン窒化膜を含むパッドキャップ膜を形成する工程をさらに含ことを特徴とする請求項６から９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記ビット線導電膜は、チタン膜と窒化チタン膜とタングステン膜とを含んで形成されることを特徴とする請求項６から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の絶縁膜上に埋め込み絶縁膜を形成し、ＣＭＰ法により前記埋め込み絶縁膜を平坦化する工程をさらに含むことを特徴とする請求項６から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記周辺ゲート電極をマスクに周辺拡散層を形成する工程と、前記周辺拡散層と接続するコンタクトプラグを形成する工程とをさらに含むことを特徴とする請求項６から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
半導体基板上に形成されたパッド導電層を第１の方向に延在するようパターニングして、前記導体基板の第１の基板領域の両側に第１のパッド導電層と第２のパッド導電層とを形成する工程と、
前記第１の基板領域上を含む前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の方向と交差する第２の方向に延在する前記第１のパッド導電層と前記第２のパッド導電層と前記第１の基板領域上の前記第１の絶縁膜とを除去して、それぞれ第１の開口部と第２の開口部とを形成するとともに、前記第１の開口部と前記第２の開口部との間の前記第１のパッド導電層と前記第２のパッド導電層とを前記第１の開口部および前記第２の開口部に面した側面が露出されたそれぞれ第１の柱状層と第２の柱状層とに形成する工程と、
露出された前記第１の柱状層と前記第２の柱状層との側面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上を含めた前記第１の開口部と前記第２の開口部とにビット導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
前記パッド導電層は、リンドープシリコン膜と窒化チタン膜とタングステン膜とを含んで形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ビット導電層は、チタン膜と窒化チタン膜とタングステン膜とを含んで形成されることを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
半導体基板内に一対の拡散層を形成し、
前記一対の拡散層の一方に容量コンタクトプラグを形成し、
その後、前記一対の拡散層の他方にビット線を形成し、
前記容量コンタクトプラグ上にキャパシタを形成することを特徴とする半導体装置の製造方法。
【請求項１８】
前記半導体基板上に第１の導電膜を第１の方向に延在するように加工する工程と、
前記半導体基板上に第１の絶縁膜を形成する工程と、
第１の導電膜を前記第１の方向と交差する第２の方向に延在するよう加工して前記一対の一方の拡散層上に前記容量コンタクトプラグ形成するとともに、前記一対の他方の拡散層上の前記第１の絶縁膜に溝を加工する工程と、
前記溝に第２の導電膜を埋め込んで前記ビット線を形成する工程と
を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記ビット線上にビット線キャップ膜を形成し、前記ビット線キャップ膜を研磨することを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記ビット線キャップ膜の研磨は、CMPにより行われることを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のメモリセルの形成では、ゲート電極を半導体基板の溝内に形成した後、半導体基板上にビットラインを形成し、その上に絶縁膜を形成し，絶縁膜にライン状の開口を形成し、開口部を埋め込むように導電層を形成し、ＣＭＰにより表面の導電層を削りこんで容量コンタクトプラグを形成していた。
【０００３】
これに関連する従来技術として、例えば、特開２０１１−１２９７６２号公報（特許文献１）、特開２０１１−２４３９６０号公報（特許文献２）がある。
【０００４】
特許文献１には、図１５に最上部にシリコン窒化膜２９が形成されたビット線３０が示され、図１８に容量コンタクト開口部３５が示され、図１９に開口部を埋め込むようにポリシリコン３８が形成することが示され、図２０にＣＭＰでシリコン窒化膜２９が露出するまで平坦化を行い、ポリシリコン３８を除去すると共に開口部３５内部にポリシリコン３８を残すことが開示されている。
【０００５】
また、特許文献２には、図２８、２９に最上層にハードマスクＳｉＮ１３が形成されたビット線とサイドウォール２１ＳＷを利用して形成されたコンタクトプラグとなるパッドポリシリコンが形成されていることが示され、図３１に第２層間膜を形成後にＣＭＰでビット線ハードマスクＳｉＮ１３が存在する途中の位置まで削りこむことが開示されている。
【０００６】
このように、従来技術では、ビット線を先に形成し、その後に容量コンタクトプラグを形成していた。このため、ＣＭＰでビット線上の絶縁膜が薄くなりすぎないように、ビット線の導電膜の上にマスク絶縁膜を厚く形成しておく必要がある。このように、ビット線の膜厚が厚くなることでビット線の加工性が困難になるという問題が生じる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１２９７６２号公報
【特許文献２】特開２０１１−２４３９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ビット線の加工が容易な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置の製造方法は、
半導体基板に第１の方向に延在する溝に埋め込まれたゲート電極を形成し、前記ゲート電極に対して両側の前記半導体基板に拡散層を形成する工程と、
前記半導体基板上に導電膜を形成する工程と、
前記導電膜をパターニングして前記拡散層の一方と接続し、前記第１の方向に延在する導電層を形成する工程と、
前記導電層上を含んだ前記半導体基板上に絶縁膜を形成する工程と、
前記第１の方向と交差する第２の方向に前記導電層の一部と前記絶縁膜の一部とを除去し、前記導電層を柱状に残すとともに、前記拡散層の他方を露出させる工程と、
前記拡散層の他方と接続する配線を形成する工程と、
前記柱状の導電層に接続するキャパシタを形成する工程と、
を有することを特徴とする。
【００１０】
本発明の他の態様に係る半導体装置の製造方法は、
半導体基板のメモリセル領域にセル拡散層を形成する工程と、
半導体基板のメモリセル領域に第１の方向に延在するゲート溝内にセルゲート電極を形成する工程と、
前記セルゲート電極の両側に前記セル拡散層を分離する工程と、
前記半導体基板の周辺領域にゲート絶縁膜を形成する工程と、
パッド導電膜を前記セル拡散層上と前記ゲート絶縁膜上を含んだ前記半導体基板表面に形成する工程と、
前記パッド導電膜をパターニングして前記メモリセル領域には前記拡散層の一方と接続し、前記第１の方向に延在するようにパッド電極を形成するとともに、前記周辺領域には周辺ゲート電極を形成する工程と、
前記パッド電極と前記周辺ゲート電極とを含んだ前記半導体基板上に第１の絶縁膜を形成する工程と、
前記パッド電極を前記第１の方向と交差する第２の方向に前記パッド電極の一部と前記第１の絶縁膜の一部とを除去し、前記パッド電極を柱状に残しコンタクトパッドを形成するとともに、前記拡散層の他方を露出させる溝を形成する工程と、
前記溝の側面に第２の絶縁膜を形成する工程と、
前記拡散層の他方と接続するビット線導電膜を前記溝内に形成する工程と、
前記コンタクトパッドに接続するキャパシタを形成する工程と、
を有することを特徴とする。
【００１１】
本発明の他の態様に係る半導体装置の製造方法は、
半導体基板上に形成されたパッド導電層を第１の方向に延在するようパターニングして、前記導体基板の第１の基板領域の両側に第１のパッド導電層と第２のパッド導電層とを形成する工程と、
前記第１の基板領域上を含む前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の方向と交差する第２の方向に延在する前記第１のパッド導電層と前記第２のパッド導電層と前記第１の基板領域上の前記第１の絶縁膜とを除去して、それぞれ第１の開口部と第２の開口部とを形成するとともに、前記第１の開口部と前記第２の開口部との間の前記第１のパッド導電層と前記第２のパッド導電層とを前記第１の開口部および前記第２の開口部に面した側面が露出されたそれぞれ第１の柱状層と第２の柱状層とに形成する工程と、
露出された前記第１の柱状層と前記第２の柱状層との側面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上を含めた前記第１の開口部と前記第２の開口部とにビット導電層を形成する工程と、
を有することを特徴とする。
【００１２】
本発明の他の態様に係る半導体装置の製造方法は、
半導体基板内に一対の拡散層を形成し、
前記一対の拡散層の一方に容量コンタクトプラグを形成し、
その後、前記一対の拡散層の他方にビット線を形成し、
前記容量コンタクトプラグ上にキャパシタを形成することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、半導体装置のビット線の加工を容易にすることができる。
【図面の簡単な説明】
【００１４】
【図１Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１Ｚ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図４Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図４Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図４Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図５Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図５Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図５Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図７Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図７Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図７Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１３Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１３Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１３Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１３Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１３Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１３Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１４Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１４Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１４Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１５Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１５Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１５Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１６Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１６Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１６Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１７Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１７Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１７Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１８Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１８Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１８Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１９Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１９Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１９Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１９Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１９Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１９Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１９Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２０Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２０Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２０Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２０Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２０Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２０Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２０Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２７Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２７Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２７Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２７Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２７Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８Ｘ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２９Ｙ１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２９Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２９Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２９Ｚ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２９Ｑ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３０Ａ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３０Ｘ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３０Ｐ】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３０Ｚ２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【発明を実施するための形態】
【００１５】
上記従来技術では、ビット線を先に形成し、その後に容量コンタクトプラグを形成していた。このため、ＣＭＰでビット線上の絶縁膜が薄くなりすぎないように、ビット線の導電膜の上にマスク絶縁膜を厚く形成しておく必要がある。このように、ビット線の膜厚が厚くなることでビット線の加工性が困難になるという問題が生じていた。
【００１６】
本発明の実施の形態は、このような従来技術も問題を解決するものであり、拡散層とキャパシタ下部電極とをつなぐ容量コンタクトプラグを先に形成し、その後ビット線を形成する。これにより、ビット線の加工を容易にする。
【００１７】
つまり、従来はビットラインを先に形成していたのに対し、本発明の実施の形態では、容量コンタクトプラグとなるラインパターンを先に作り（図１３  ２３１ｃ１参照）、その後、ラインパターンと交差する方向にパターニングすることで線状を柱状に形成する（図２１  ２３１ｃ２参照）と共に、ビット線となる溝（図２１  ３１１参照）を形成する。その溝に導電膜を埋め込みビット線を形成する（図２６  ３５１ｗ参照）。その後、キャパシタを形成する（図３０参照）。
【００１８】
このように、ビット線を後に形成することで、従来技術においてビット線の導電層の上に形成していたマスク窒化膜を厚くつけておく必要がなくなり、ビット線の加工が容易になる。
【００１９】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
【００２０】
図１〜図３０を参照して、本発明の実施の形態に係る半導体装置の製造方法について説明する。
【００２１】
ここで、図１Ｚ、図３Ｚ、図６Ｚ、図９Ｚ、図１０Ｚ、図１２Ｚ、図１３Ｚ、図１９Ｚ〜２６Ｚ、図２８Ｚ〜２９Ｚは、メモリセル領域の基板主表面に平行な平面の上面図を表す。図３０Ｚ２は、図２９Ｚに、キャパシタ下部電極の外周形状を重ねた図である。互いに直交し合うＸ方向とＹ方向、Ａ方向とＢ方向を図１Ｚに示すように定義する。Ｙ方向はメモリセルのワード線延在方向、Ａ方向は素子形成領域延在方向に対応する。
【００２２】
図１Ｙ１〜２９Ｙ１は、図１ＺのＹ１−Ｙ１’線で切った断面図。ビット線コンタクタトを横切りＸ方向に延在する直線で切った断面図に対応する。
【００２３】
図１Ａ〜３０Ａは、図１ＺのＡ−Ａ’線で切った断面図。素子形成領域に延在する直線上に素子形成領域を横切るように切った断面図に対応する。
【００２４】
図１Ｘ１、図８Ｘ１〜１３Ｘ１、図１９Ｘ１〜２８Ｘ１は、図１ＺのＸ１−Ｘ１’線で切った断面図である。ビット線コンタクタトを横切りＹ方向に延在する直線で切った断面図に対応する。
【００２５】
図１Ｘ２、図８Ｘ２〜１３Ｘ２、図１９Ｘ２〜２８Ｘ２は、図１ＺのＸ２−Ｘ２’線で切った断面図。容量コンタクタトを横切りＹ方向に延在する直線で切った断面図に対応する。
【００２６】
図１Ｑ、図３Ｑ、図６Ｑ、図９Ｑ、図１０Ｑ、図１２Ｑ、図１３Ｑ、図１９Ｑ〜２６Ｑ、図２８Ｑ〜２９Ｑは、周辺回路領域の基板主表面に平行な平面の上面図を表す。互いに直交し合うＸ方向とＹ方向を図１Ｚに示すように定義する。Ｙ方向は周辺トランジスタのゲート電極延在方向に対応する。
【００２７】
図１Ｐ〜３０Ｐは、図１ＱのＰ−Ｐ’線で切った断面図。周辺トランジスタのゲートの短辺方向を横切る方向に延びる直線上で切った断面に対応する。
【００２８】
（図１の工程）
半導体基板１１１表面領域に、素子分離膜１１２から成る素子分離領域１１３を形成する。半導体基板１１１には例えばシリコン基板を、素子分離膜には例えばシリコン酸化膜を用いることができる。素子分離領域１１３により区画されて、素子形成領域１１４が画定される。メモリセル領域では、素子分離領域１１３のパターンは、平面上、Ｘ方向から傾いたＡ方向に延在する細長形状を有し、パターンはＹ方向に所定の間隔で繰り返し配置される（図１Ｚ１参照）。周辺回路領域では、素子形成領域１１４は、Ｘ方向、Ｙ方向に延在する辺から成る矩形状に形成される（図１Ｑ参照）。
【００２９】
ここで、素子形成領域１１４において、メモリセル領域に形成されるものを素子形成領域１１４ｃ、周辺回路領域に形成されるものを素子形成領域１１４ｐと表す。また、素子分離領域１１３において、メモリセル領域に形成されるものを素子分離領域１１３ｃ、周辺回路領域に形成されるものを素子分離領域１１３ｐと表す。
【００３０】
メモリセル領域の素子形成領域１１４ｃの、Ｂ方向の幅は、プロセスの最小加工寸法Ｆ程度に形成され、例えばＦとして４０ｎｍに形成される。
【００３１】
尚、本実施例では、図１Ｚ１、図１Ｑに示す半導体基板１１１は、Ｐ型のウエルが形成されているとする。そして、図示されないが、周辺回路領域にはＮ型ウエルが形成される領域も備える。
【００３２】
（図２の工程）
素子形成領域１１４表面上にゲート絶縁膜１２１を形成する。
【００３３】
ゲート絶縁膜１１２上に、第１シリコン膜１２２を形成する。材料には、例えばリンをドープしたアモルファスシリコン膜を用いる。膜厚は、例えば４０ｎｍを用いる。
【００３４】
（図３の工程）
周辺回路領域の素子形成領域１１４ｐ上を覆うと共に、メモリセル領域上が開口された第１マスク１３１を形成する。
【００３５】
第１マスク１３１を用いて、第１シリコン膜１２２をエッチングして、メモリセル領域上の半導体基板１１１、素子分離膜１１２上面を露出させる。周辺回路領域の素子形成領域１１４ｐ上は、第１マスク１３１で覆われた領域に、第１シリコン膜１２２、ゲート絶縁膜１２１から成るパターンが残存する。このパターンは、周辺トランジスタのゲート電極の一部を構成する。
【００３６】
（図４の工程）
引き続き、第１マスク１３１を用いて、セル部素子形成領域１１４の半導体基板１１１表面領域に不純物を導入して、セルトランジスタのセルソース／ドレイン拡散層１４１を形成する。不純物の導入は、例えば、不純物はリン、エネルギーは３０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２を用い、イオン注入法で導入することができる。
【００３７】
（図５の工程）
第１マスク１３１を除去する。
【００３８】
基板上にマスク絶縁膜１５１を形成する。材料は、例えばシリコン酸化膜で、膜厚は例えば５０ｎｍで形成する。
【００３９】
（図６の工程）
セル部に、ゲートトレンチを形成する部分が開口された第２マスク１６１を形成する。ゲートトレンチが形成される開口部分を、第２マスク開口部と呼ぶ。第２マスク開口部のパターンは、Ｘ方向にゲート幅に対応する開口幅を持ち、Ｙ方向に延在する、細長形状に形成される。この第２マスク開口部は、メモリセル領域の各素子形成領域１１４ｃ上に、Ｘ方向に隣接して２本並設されるように配置される。第２マスク開口部のＸ方向の開口幅としては、例えばＦ（４０ｎｍ）の長さが用いられる。第２マスク開口部は、本実施の形態ではメモリセル領域に形成され、周辺回路領域は第２マスク１６１で覆われる。
【００４０】
第２マスク１６１を用いて、第２マスク開口部の部分のマスク絶縁膜１５１をエッチングして、素子形成領域１１４ｃでは半導体基板１１１、素子分離領域１１３ｃでは素子分離膜１１２を露出させる。
【００４１】
さらに、素子形成領域１１４ｃでは半導体基板１１１を、素子分離領域１１３ｃでは素子分離膜１１２をエッチングして、Ｙ方向に延在する溝状のゲートトレンチ１６２を形成する。ゲートトレンチ１６２の深さについては、半導体基板１１１の部分での深さと、素子分離膜１１２での深さが、例えば、互いに略同じ深さになるように形成することができる。本実施の形態では、半導体基板１１１の部分での深さと、素子分離膜１１２での深さは、互いに略同じ深さになるように形成し、半導体基板１１１主表面から２００ｎｍに形成するとする。
【００４２】
メモリセル領域に形成される島状の形状を有する素子形成領域１１４ｃ上には、Ｙ方向に横断するゲートトレンチ１６２が、Ｘ方向に隣接して２本形成される。その結果、各素子形成領域１１４ｃは３つの部分に分離される。分離された３つの部分の半導体基板上部には、セルソース／ドレイン領域１４１が形成されている。後の工程において、中央部分のセルソース／ドレイン領域１４１にはビット線が接続され、左右両側の部分のセルソース／ドレイン領域１４１にはキャパシタ下部電極が接続される。素子形成領域１４１ｃに形成される３つのセルソース／ドレイン領域１４１のうち、中央のものをビット線側セルソース／ドレイン領域１４１ｂ、左右のものをキャパシタ側セルソース／ドレイン領域１４１ｃと称す。
【００４３】
ここで、素子形成領域１１４ｃは、Ｙ方向に並んで形成される。その結果、ビット線側セルソース／ドレイン領域１４１ｂ、左側のキャパシタ側セルソース／ドレイン領域１４１ｃ、右側のキャパシタ側セルソース／ドレイン領域１４１ｃは、それぞれＹ方向の直線状に並ぶように形成される。また、素子形成領域１１４ｃは、Ｘ方向に並ぶように形成される。その結果、ビット線側セルソース／ドレイン領域１４１ｂ、左側のキャパシタ側セルソース／ドレイン領域１４１ｃ、右側のキャパシタ側セルソース／ドレイン領域１４１ｃは、それぞれＡ方向の直線状に並ぶように形成される。
【００４４】
（図７の工程）
第２マスク１６１を除去する。
【００４５】
ゲートトレンチ１６２内に露出した半導体基板１１１表面に、セルゲート絶縁膜１７１を形成する。セルゲート絶縁膜１７１は、材料は、例えばシリコン酸化膜で、製法は、例えば、熱酸化法、膜厚は、例えば、５ｎｍで形成する。尚、ゲート絶縁膜の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。
【００４６】
セルゲート電極膜１７２を成膜する。材料としては、窒化チタン膜１７２ａとタングステン膜１７２ｂを用い、順次形成して積層膜を形成した。膜厚は、例えば、それぞれ５ｎｍ、６０ｎｍを用いる。尚、ゲート電極膜１７２の材料は、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。
【００４７】
（図８の工程）
セルゲート電極膜１７２をエッチバックして、ゲートトレンチ１６２内に埋め込みゲート電極１８１を形成する。このエッチバックは、タングステン膜１７２ｂ上面及び窒化チタン膜１７２ａ上面の位置が、半導体基板１１１主表面から、掘り下げられ、埋め込みゲート１８１上にはリセス部１８２が形成されるように行う。埋め込みゲート電極１８１の、ゲートトレンチ１６２底部からの高さは例えば１００ｎｍに形成する。
【００４８】
（図９の工程）
埋め込みゲート電極１８１上に形成されるリセス部１８２を埋め込み、マスク絶縁膜１５１上を覆うように、埋め込みゲートキャップ膜を形成する。材料は、絶縁膜を用いることができ、例えばシリコン窒化膜を用いる。膜厚は例えば５０ｎｍを用いる。
【００４９】
埋め込みゲートキャップ膜をエッチバック法などにより削りこみ、リセス部１８２に埋め込みゲートキャップ膜１９１を埋設形成する。
【００５０】
（図１０の工程）
マスク絶縁膜１５１を除去して、メモリセル領域の半導体基板１１１表面、素子分離膜１１２表面を露出させると共に、周辺回路領域に形成された第１シリコン膜１２２上面を露出させる。
【００５１】
後の工程の加工性を向上させる観点から、埋め込みゲートキャップ膜１９１の上部をエッチングして、半導体基板１１１、素子分離膜１１２と共に略面一となる面となるように形成することができる。本実施の形態ではそのように形成する。
【００５２】
（図１１の工程）
露出された半導体基板１１１上面、第１シリコン膜１２２上面を洗浄した後、パッド導電膜２１１を形成する。パッド導電膜２１１としては、例えばリンドープのシリコン膜から成る第２シリコン膜２１１ａ、例えば窒化チタン膜から成るバリア膜２１１ｂ、例えばタングステン膜から成る配線膜２１１ｃを順次成膜して形成した。膜厚は、例えば、それぞれ５０ｎｍ、１０ｎｍ、５０ｎｍを用いる。パッド導電膜２１１の上に、パッドキャップ膜２１２を形成する。パッドキャップ膜２１２は、材料は例えばシリコン窒化膜で、膜厚は、例えば５０ｎｍを用いる。
【００５３】
メモリセル領域では、半導体基板１１１上にパッド導電膜２１１が接続されるように形成される。周辺回路領域では、第１シリコン膜１２２の上に積み重なるようにパッド導電膜２１１が形成される。周辺回路領域では、第１シリコン膜１２２とパッド導電膜２１１は合わさって、一つのゲート電極材を形成する。
【００５４】
（図１２の工程）
パッドキャップ膜２１２、パッド導電膜２１１、第１シリコン膜１２２をエッチングしてパターン形成するための第３マスク２２１を形成する。
【００５５】
メモリセル領域では、キャパシタ下部電極が接続するパッド電極のＸ方向の幅方向を規定し、Ｙ方向に延在するライン状のパターンを有する第３マスク２２１ｃが形成される。第３マスク２２１ｃのパターンは、各素子形成領域１１４ｃの左右端に形成されるキャパシタ側セルソース／ドレイン領域１４１ｃのそれぞれと重なる領域を持ち、且つ、Ａ方向に隣接し合うキャパシタ側ソース／ドレイン領域１４１ｃ同士間では、パターンは分離されるように形成され、さらに、ビット線側セルソース／ドレイン領域１４１ｂ表面には重ならないように形成される。ここで、Ｙ方向に並ぶキャパシタ側セルソース／ドレイン領域１４１ｃは、一つのパターンで覆うように形成する。第３マスク２２１ｃのＸ方向の幅及び間隔は、それぞれ例えば６０ｎｍ程度に形成される。
【００５６】
周辺回路領域では、周辺トランジスタのゲート電極のパターンを形成するための第３マスク２２１ｇが形成される。
【００５７】
（図１３の工程）
第３マスク２２１を用いて、メモリセル領域では、パッドキャップ膜２１２、パッド導電膜２１１を、周辺回路領域では、パッドキャップ膜２１２、パッド導電膜２１１、第１シリコン膜１２２をエッチングして、パッド電極２３１のパターンを形成する。
【００５８】
メモリセル領域では、第３マスク２２１ｃの下に、上からパッドキャップ膜２１２、パッド導電膜２１１から成り、Ｙ方向にライン状のパターンを持つ、パッド電極２３１ｃ１が形成される。周辺回路領域では、第３マスク２２１ｇの下に、上からパッドキャップ膜２１２、パッド導電膜２１１、第１シリコン膜１２２から成るパッド電極２３１ｇが形成される。パッド電極２３１ｇは、周辺トランジスタのゲート電極として働く。
【００５９】
本実施の形態の場合、メモリセル領域のパッド電極２３１ｃの高さは、凡そ１６０ｎｍ、周辺回路領域のパッド電極２３１ｇの高さは、凡そ２００ｎｍに形成される。
【００６０】
また、セル内の容量コンタクトプラグの電極２３１ｃ１と同層で周辺部ではトランジスタのゲート電極２３１ｇを形成する（図１３Ｐ参照）。
【００６１】
（図１４の工程）
第３マスク２２１を除去する。
【００６２】
メモリセル領域を覆い、周辺回路領域のＮＭＯＳ形成領域が開口される第４マスク２４１を形成する。
【００６３】
パッド電極２３１ｇをマスクにして素子形成領域１１３ｐの半導体基板１１１上に不純物として例えばリンを導入してＮ型の周辺ＬＤＤ領域２４２を形成する（図１４参照）。不純物の導入は、例えば、エネルギーは３０ＫｅＶ、ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２を用い、イオン注入法で導入することができる。尚、本実施例の図１４Ｐの周辺回路領域は、一例としてＮＭＯＳトランジスタが形成された例が示されている。
【００６４】
第４マスク２４１を除去した後、同様に周辺回路領域のＰＭＯＳ形成領域が開口されたマスクを形成し、パッド電極をマスクにして素子形成領域の半導体基板上に不純物としてホウ素を導入してＰ型の周辺ＬＤＤ領域を形成する。形成後、マスクを除去する。尚、このＰ型の周辺ＬＤＤ領域は図示されない。
【００６５】
（図１５の工程）
パッド電極２３１表面を覆い、半導体基板１１１上、素子分離膜１１２上を覆う、第１サイドウォール膜２５１を形成する。膜厚は、パッド電極２３１ｃ間が埋め込まれてしまわないような膜厚を用いることができ、例えば１５ｎｍに形成する。材料としては、絶縁膜を用いることができ、例えば、シリコン酸化膜を用いる。
【００６６】
（図１６の工程）
メモリセル領域を覆い、周辺回路領域が開口される第５マスク２６１を形成する。
【００６７】
周辺回路領域において、第１サイドウォール膜２５１をエッチバックして、周辺回路領域のパッド電極２３１ｇの側壁に第１サイドウォール２５１ｐを形成する。第１サイドウォール２５１ｐの幅は凡そ１５ｎｍに形成される。
【００６８】
（図１７の工程）
第５マスク２６１を除去する。
【００６９】
メモリセル領域を覆い、周辺回路領域のＮＭＯＳ形成領域が開口される第６マスク２７１を形成する。
【００７０】
パッド電極２３１ｇ、第１サイドウォール２５１ｐをマスクにして素子形成領域１１３ｐの半導体基板１１１上に不純物として例えば砒素を導入してＮ型の周辺ソース／ドレイン領域２７２を形成する（図１７参照）。不純物の導入は、エネルギーは１０ＫｅＶ、ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２を用い、イオン注入法で導入することができる。尚、本実施例の図１７Ｐの周辺回路領域は、一例としてＮＭＯＳトランジスタが形成された例が示されている。
【００７１】
第６マスク２７１を除去した後、同様に周辺回路領域のＰＭＯＳ形成領域が開口されたマスクを形成し、パッド電極をマスクにして素子形成領域の半導体基板上に不純物としてホウ素を半導体基板に導入してＰ型の周辺ソース／ドレイン領域を形成する。形成後、マスクを除去する。尚、このＰ型の周辺ソース／ドレイン領域は図示されない。
【００７２】
（図１８の工程）
メモリセル領域のパッド電極２３１ｃ１間を埋め込むように埋め込み絶縁膜２８１を形成する。材料には絶縁膜を用いることができ、例えばシリコン酸化膜を用いる。膜厚は、好ましくは、周辺回路領域のパッド電極２３１ｇの高さよりも厚さで形成し、例えば３００ｎｍを用いる。
【００７３】
（図１９の工程）
埋め込み絶縁膜２８１に対してＣＭＰ法等を用いて、表面を平坦化する。ＣＭＰ処理を用いる場合、パッド電極２３１ｃ１の上部を形成するパッドキャップ膜２１２を研磨の静止膜として用い、パッドキャップ膜２１２上で平坦化処理を静止するように行うことにより、ウェハ表面をグローバルに平坦化でき、平坦性を高めることができる。本実施例では、この方法を用いて行い、埋め込み絶縁膜２８１をパッド電極２３１ｃ１間に埋め込むように行う例を示している。パッド電極２３１ｃ１間埋め込まれた埋め込み絶縁膜２８１を埋め込み絶縁膜２８１ａと称す。このような平坦化方法を用いると、埋め込み絶縁膜２８１の高さを低くすることができ、後の図２４工程の開口部を形成する際のエッチング加工性を容易にできるという点においても好ましい。
【００７４】
尚、埋め込み絶縁膜２８１は、図１８工程で成膜したままで用いることもでき、平坦性、埋め込み絶縁膜２８１上面の高さが高くなりすぎるなどの問題がなければ、必ずしも平坦化処理を行う必要性はない。
【００７５】
（図２０の工程）
各セル素子形成領域１１４の左右に形成されるキャパシタ側セルソース／ドレイン領域１４１ｃのそれぞれと重なる領域を持ち、且つ、Ｙ方向に隣接し合うキャパシタ側セルソース／ドレイン領域１４１ｃを互いに分離させると共に、ビット線側セルソース／ドレイン領域１４１ｂを開口させるパターンを有する第７マスク３０１を形成する。
【００７６】
第７マスク３０１は、Ｙ方向に所定の幅を有し、Ｘ方向に延在するライン状のパターンに形成される。Ｙ方向の幅は、第１電極２３１ｃ１のＹ方向の幅を規定する。Ｘ方向に繰り返して並んで形成される複数のキャパシタ側セルソース／ドレイン領域１４１ｃは、一つの第７マスク３０１で覆われるように形成される。Ｘ方向に繰り返して並んで形成される複数のビット線側セルソース／ドレイン領域１４１ｂは、隣接し合う第７マスク３０１間が作る一つの細長状スペースで開口されるように形成される。この開口部を第７マスク開口部３０２と称す。
【００７７】
第７マスク３０１のＹ方向の幅及び間隔は、それぞれ例えば６０ｎｍ程度に形成される。
【００７８】
（図２１の工程）
第７マスク３０１を用いて、第７マスク開口部３０２の部分に露出されるパッド電極２３１ｃ１（パッドキャップ膜２１２、パッド導電膜２１１）、隣接し合うパッド電極２３１ｃ１間に挟まれて形成された第１サイドウォール膜２５１、埋め込み絶縁膜２８１ａを、エッチングして、半導体基板１１１、素子分離膜１１２、埋め込みゲートキャップ膜１９１表面を露出させると共に、第７マスク３０１の下に、Ｘ方向に延在するライン状構造体を形成する。第７マスク開口部３０２で開口された部分を第１溝３１１と呼び、隣接し合う第１溝３１１間にライン状構造体が形成される。
【００７９】
Ｙ方向に延在して形成され、Ｙ方向に並んで形成されるキャパシタ側セルソース／ドレイン領域１４１ｃを互いに接続するように形成されていたパッド電極２３１ｃ１は、各キャパシタ側セルソース／ドレイン領域１４１ｃ毎に接続されるようにＹ方向に分離される。この分離されたパッド電極を第１電極２３１ｃ２称す。パッド電極２３１ｃ２は、キャパシタ下部電極とキャパシタ側セルソース／ドレイン領域１４１ｃとを接続するためのコンタクトパッドとして働く。
【００８０】
（図２２の工程）
第７マスク３０１を除去する。
【００８１】
第７マスク３０１の下に形成される、Ｘ方向に延在するライン状構造体は、パッド電極２３１ｃ１が残存した部分と、隣接し合うパッド電極２３１ｃ１間に挟まれて形成された第１サイドウォール膜２５１、埋め込み絶縁膜２８１ａから成る部分が交互に繰り返して配置されて成る。
【００８２】
（図２３の工程）
基板上に、第１溝３１１（Ｙ方向に隣接し合うライン状構造体間）を埋め込まないような厚さで、カバー絶縁膜３３１を形成する。カバー絶縁膜３３１の材料は、絶縁膜で例えばシリコン酸化膜を用いる。厚さは、例えば１５ｎｍに形成する。第１溝３１１の側面、底面を覆うように形成されたカバー絶縁膜３３１の内側に形成される空間部のＹ方向幅は、概ね、後に形成されるビット線のＹ方向幅に相当する。
【００８３】
（図２４の工程）
メモリセル領域において、第１溝３１１の領域内に含まれるビット線側セルソース／ドレイン領域１４１ｂ上が開口されると共に（この開口部を第８マスク開口部と称す）、パッド電極２３１ｃ２上は開口されないようなパターンを有する第８マスク３４１を形成する。
【００８４】
ビット線側セルソース／ドレイン領域１４１ｂは、Ｙ方向に、複数個、並ぶように形成されており、第８マスク開口部は、これらＹ方向に並んで形成される複数のビット線側セルソース／ドレイン領域１４１ｂを、一つの開口部で開口するようにＹ方向に細長いスペース状のパターンに形成される。尚、リソグラフィー技術を用いた開口パターン形成において、露光時の解像力に問題なければ、其々のビット線側セルソース／ドレイン領域１４１ｂ上を開口するホール状、又は矩形状のパターンを用いることもできる。
【００８５】
第８マスク３４１を用いて、第８マスク開口部で開口された部分のカバー絶縁膜３３１をエッチングして、ビット線側セルソース／ドレイン領域１４１ｂ表面を露出させる。このカバー絶縁膜３３１に形成される開口部をビット線コンタクト開口部３４２と称す。また、第８マスク開口部で開口された領域内では、ライン状構造体の上面のカバー絶縁膜３３１は除去され、側壁には、カバー絶縁膜３３１がサイドウォール状に形成される。
【００８６】
このエッチングでは、第８マスク開口部で開口された領域内の、ライン状構造体を構成する埋め込み絶縁膜２８１及び第１サイドウォール膜２５１の上面の膜減りは、できるだけ抑制して行うことが好ましい。と言うのは、図２６工程では、第１溝３１１内に導電膜を埋め込んで、ビット線を形成する。第８マスク開口部で開口された領域内の、ライン状構造体の高さが低くなると、その部分を介してＹ方向に隣接し合うビット線が短絡し易くなるからである。
【００８７】
本実施の形態で示したように第１溝３１１内を埋め込まないような厚さで、カバー絶縁膜３３１を形成するので、半導体基板１１１上面には、凡そ、成膜膜厚程度のカバー絶縁膜３３１が形成され、エッチングでは、成膜膜厚程度の膜を除去するエッチング量でエッチングを行えば半導体基板１１１上面を露出させることができる。１００％の追加エッチングを加えたとしても、カバー絶縁膜の成膜膜厚程度の追加エッチングが加わる程度で済み、埋め込み絶縁膜２８１及び第１サイドウォール膜２５１の上面の膜減りを抑制して開口部を形成することができる。
【００８８】
（図２５の工程）
第８マスク３４１を除去する。
【００８９】
ビット線コンタクト開口部３４２に露出されたビット線側セルソース／ドレイン領域１４１ｂと接続されるビット線導電膜３５１を成膜する。ビット線導電膜３５１は、第１溝３１１内を埋め込むように形成される。ビット線導電膜３５１は、例えば接触膜３５１a、バリア膜３５１ｂ、主配線層３５１ｃで構成することができ、接触膜３５１ａとしては、例えばチタン膜を５ｎｍ、バリア膜３５１ｂとして例えば窒化チタン膜を１０ｎｍ、主配線層３５１ｃとして例えばタングステン膜を１００ｎｍを用いて成膜する。
【００９０】
（図２６の工程）
ビット線導電膜３５１をエッチバックして、第１溝３１１内に、その上面が第１溝３１１上面から低くなるようにビット線導電膜３５１を埋め込む。埋め込まれたビット線導電膜３５１をビット線３５１ｗと称す。ビット線３５１ｗの上の、第１溝３１１部分に形成される空間部をリセス部３６１と称す。
【００９１】
ビット線３５１ｗの高さは、例えば凡そ８０ｎｍで、ビット線３５１ｗの上面は、第１溝３１１上面から例えば８０ｎｍ程度低い位置に形成される。ビット線３５１ｗは、Ｘ方向に並んで形成される複数のビット線側セルソース／ドレイン領域１４１ｂと接続される。
【００９２】
（図２７の工程）
ビット線３５１ｗの上に形成されるリセス部３６１を埋め込むように、ビット線キャップ膜３７１を形成する。材料は、例えばシリコン窒化膜で、膜厚は例えば１００ｎｍを用いる。
【００９３】
（図２８の工程）
ビット線キャップ膜３７１に対して、ＣＭＰ法等を用いて研磨除去を行い、リセス部内にビット線キャップ膜３７１ａを埋設形成する。
【００９４】
（図２９の工程）
周辺回路領域において、埋め込み絶縁膜２８１ａを貫き、周辺ソース／ドレイン領域２７２を開口するコンタクタトホールを形成する。
【００９５】
コンタクタトホール内から埋め込み絶縁膜２８１ａ上にかけて、コンタクタト導電膜を形成した後、ＣＭＰ法を用いて埋め込み絶縁膜上面が露出するように削り込み、コンタクタトホール内に、第１コンタクタトプラグ３９１を形成する。コンタクト導電膜としては、接触膜３９１ａ、バリア膜３９１ｂ、埋め込み導電膜３９１ｃを順次成膜して成る積層膜を用いることができる。接触膜３９１ａとしては例えばチタン膜、バリア膜３９１ｂとしては例えば窒化チタン膜、埋め込み導電膜３９１ｃとしては例えばタングステン膜を用いることができる。
【００９６】
第１配線膜を成膜した後、パターニングを行い、第１コンタクタトプラグ３９１と接続される第１配線３９２を形成する。第１配線膜としては、バリア膜３９２ａ、主配線膜３９２ｂを順次成膜して成る積層膜を用いることができる。バリア膜３９２ａとしては例えば窒化チタン膜、主配線膜３９２ｂとしては例えばタングステン膜を用いることができる。
【００９７】
（図３０の工程）
第１層間絶縁膜４０１を形成する。
【００９８】
第１層間絶縁膜４０１に、第１電極２３１ｃ２のパッド導電膜２１１上を露出するキャパシタ開口部を形成する。
【００９９】
キャパシタ開口部の側面、底面を覆い、パッド導電膜２１１と接続されるキャパシタ下部電極４０２を形成する。材料は、例えば、窒化チタン膜を用いる。
【０１００】
キャパシタ下部電極４０２上に、キャパシタ絶縁膜４０３を形成する。材料は、例えばジルコニウム酸化膜を用いる。
【０１０１】
この上に、キャパシタ上部電極材を形成する。材料は、例えば、窒化チタン膜を用いる。
【０１０２】
キャパシタ上部電極材をパターニングして、キャパシタ上部電極４０４を形成する。キャパシタ下部電極４０２、キャパシタ絶縁膜４０３、キャパシタ上部電極４０４から成るキャパシタが形成される。
【０１０３】
第２層間絶縁膜４０５を形成する。
【０１０４】
第２層間絶縁膜４０５、第１層間絶縁膜４０１を貫いて、第１配線３９２と接続する第２コンタクトプラグ４０６を形成する（図３０Ｐ参照）。第２コンタクトプラグ４０６は、バリア膜４０６ａ、埋め込み導電膜４０６ｂを順次成膜して成る積層膜を形成した後、ＣＭＰ法等を用いて削り込んで形成することができる。バリア膜４０６ａとしては例えば窒化チタン膜、埋め込み導電膜４０６ｂとしては例えばタングステン膜を用いることができる。
【０１０５】
第２コンタクトプラグ４０６に接続される第２配線４０７をパターニング形成する。第２配線４０７は、バリア膜４０７ａ、主配線膜４０７ｂを順次成膜して成る積層膜を形成した後、パターニングして形成することができる。バリア膜４０７ａとしては例えば窒化チタン膜、主配線膜４０７ｂとしては例えば銅を含有したアルミニウム合金膜を用いることができる。
【０１０６】
以上の工程を経て、本発明の半導体装置が完成する。尚、必要に応じて、この後、上部層間膜、ビアホール、配線、パッシベーション膜を形成する。
【０１０７】
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１０８】
１１１  半導体基板
１１２  素子分離膜
１１３  素子分離領域
１１４  素子形成領域
１２１  ゲート絶縁膜
１２２  第１シリコン膜
１３１  第１マスク
１４１  セルソース／ドレイン拡散層
１５１  マスク絶縁膜
１６１  第２マスク
１６２  ゲートトレンチ
１７１  セルゲート絶縁膜
１７２  セルゲート電極膜
１８１  埋め込みゲート電極
１９１  埋め込みゲートキャップ膜
２１１  パッド導電膜
２１２  パッドキャップ膜
２２１  第３マスク
２３１  パッド電極
２４１  第４マスク
２４２  周辺ＬＤＤ領域
２５１  第１サイドウォール膜
２６１  第５マスク
２７１  第６マスク
２８１  埋め込み絶縁膜
３０１  第７マスク
３０２  第７マスク開口部
３１１  第１溝
３３１  カバー絶縁膜
３４１  第８マスク
３４２  ビット線コンタクト開口部
３５１  ビット線導電膜
３６１  リセス部
３７１  ビット線キャップ膜
３９１  第１コンタクタトプラグ
３９２  第１配線
４０１  第１層間絶縁膜
４０２  キャパシタ下部電極
４０３  キャパシタ絶縁膜
４０４  キャパシタ上部電極
４０５  第２層間絶縁膜
４０６  第２コンタクトプラグ
４０７  第２配線
【図１Ｙ１】
2014022687.tif 000003
【図１Ａ】
2014022687.tif 000004
【図１Ｘ１】
2014022687.tif 000005
【図１Ｘ２】
2014022687.tif 000006
【図１Ｐ】
2014022687.tif 000007
【図１Ｚ１】
2014022687.tif 000008
【図１Ｑ】
2014022687.tif 000009
【図２Ｙ１】
2014022687.tif 000010
【図２Ａ】
2014022687.tif 000011
【図２Ｐ】
2014022687.tif 000012
【図３Ｙ１】
2014022687.tif 000013
【図３Ａ】
2014022687.tif 000014
【図３Ｐ】
2014022687.tif 000015
【図３Ｚ】
2014022687.tif 000016
【図３Ｑ】
2014022687.tif 000017
【図４Ｙ１】
2014022687.tif 000018
【図４Ａ】
2014022687.tif 000019
【図４Ｐ】
2014022687.tif 000020
【図５Ｙ１】
2014022687.tif 000021
【図５Ａ】
2014022687.tif 000022
【図５Ｐ】
2014022687.tif 000023
【図６Ｙ１】
2014022687.tif 000024
【図６Ａ】
2014022687.tif 000025
【図６Ｐ】
2014022687.tif 000026
【図６Ｚ】
2014022687.tif 000027
【図６Ｑ】
2014022687.tif 000028
【図７Ｙ１】
2014022687.tif 000029
【図７Ａ】
2014022687.tif 000030
【図７Ｐ】
2014022687.tif 000031
【図８Ｙ１】
2014022687.tif 000032
【図８Ａ】
2014022687.tif 000033
【図８Ｘ１】
2014022687.tif 000034
【図８Ｘ２】
2014022687.tif 000035
【図８Ｐ】
2014022687.tif 000036
【図９Ｙ１】
2014022687.tif 000037
【図９Ａ】
2014022687.tif 000038
【図９Ｘ１】
2014022687.tif 000039
【図９Ｘ２】
2014022687.tif 000040
【図９Ｐ】
2014022687.tif 000041
【図９Ｚ】
2014022687.tif 000042
【図９Ｑ】
2014022687.tif 000043
【図１０Ｙ１】
2014022687.tif 000044
【図１０Ａ】
2014022687.tif 000045
【図１０Ｘ１】
2014022687.tif 000046
【図１０Ｘ２】
2014022687.tif 000047
【図１０Ｐ】
2014022687.tif 000048
【図１０Ｚ】
2014022687.tif 000049
【図１０Ｑ】
2014022687.tif 000050
【図１１Ｙ１】
2014022687.tif 000051
【図１１Ａ】
2014022687.tif 000052
【図１１Ｘ１】
2014022687.tif 000053
【図１１Ｘ２】
2014022687.tif 000054
【図１１Ｐ】
2014022687.tif 000055
【図１２Ｙ１】
2014022687.tif 000056
【図１２Ａ】
2014022687.tif 000057
【図１２Ｘ１】
2014022687.tif 000058
【図１２Ｘ２】
2014022687.tif 000059
【図１２Ｐ】
2014022687.tif 000060
【図１２Ｚ】
2014022687.tif 000061
【図１２Ｑ】
2014022687.tif 000062
【図１３Ｙ１】
2014022687.tif 000063
【図１３Ａ】
2014022687.tif 000064
【図１３Ｘ１】
2014022687.tif 000065
【図１３Ｘ２】
2014022687.tif 000066
【図１３Ｐ】
2014022687.tif 000067
【図１３Ｚ】
2014022687.tif 000068
【図１３Ｑ】
2014022687.tif 000069
【図１４Ｙ１】
2014022687.tif 000070
【図１４Ａ】
2014022687.tif 000071
【図１４Ｐ】
2014022687.tif 000072
【図１５Ｙ１】
2014022687.tif 000073
【図１５Ａ】
2014022687.tif 000074
【図１５Ｐ】
2014022687.tif 000075
【図１６Ｙ１】
2014022687.tif 000076
【図１６Ａ】
2014022687.tif 000077
【図１６Ｐ】
2014022687.tif 000078
【図１７Ｙ１】
2014022687.tif 000079
【図１７Ａ】
2014022687.tif 000080
【図１７Ｐ】
2014022687.tif 000081
【図１８Ｙ１】
2014022687.tif 000082
【図１８Ａ】
2014022687.tif 000083
【図１８Ｐ】
2014022687.tif 000084
【図１９Ｙ１】
2014022687.tif 000085
【図１９Ａ】
2014022687.tif 000086
【図１９Ｘ１】
2014022687.tif 000087
【図１９Ｘ２】
2014022687.tif 000088
【図１９Ｐ】
2014022687.tif 000089
【図１９Ｚ】
2014022687.tif 000090
【図１９Ｑ】
2014022687.tif 000091
【図２０Ｙ１】
2014022687.tif 000092
【図２０Ａ】
2014022687.tif 000093
【図２０Ｘ１】
2014022687.tif 000094
【図２０Ｘ２】
2014022687.tif 000095
【図２０Ｐ】
2014022687.tif 000096
【図２０Ｚ】
2014022687.tif 000097
【図２０Ｑ】
2014022687.tif 000098
【図２１Ｙ１】
2014022687.tif 000099
【図２１Ａ】
2014022687.tif 000100
【図２１Ｘ１】
2014022687.tif 000101
【図２１Ｘ２】
2014022687.tif 000102
【図２１Ｐ】
2014022687.tif 000103
【図２１Ｚ】
2014022687.tif 000104
【図２１Ｑ】
2014022687.tif 000105
【図２２Ｙ１】
2014022687.tif 000106
【図２２Ａ】
2014022687.tif 000107
【図２２Ｘ１】
2014022687.tif 000108
【図２２Ｘ２】
2014022687.tif 000109
【図２２Ｐ】
2014022687.tif 000110
【図２２Ｚ】
2014022687.tif 000111
【図２２Ｑ】
2014022687.tif 000112
【図２３Ｙ１】
2014022687.tif 000113
【図２３Ａ】
2014022687.tif 000114
【図２３Ｘ１】
2014022687.tif 000115
【図２３Ｘ２】
2014022687.tif 000116
【図２３Ｐ】
2014022687.tif 000117
【図２３Ｚ】
2014022687.tif 000118
【図２３Ｑ】
2014022687.tif 000119
【図２４Ｙ１】
2014022687.tif 000120
【図２４Ａ】
2014022687.tif 000121
【図２４Ｘ１】
2014022687.tif 000122
【図２４Ｘ２】
2014022687.tif 000123
【図２４Ｐ】
2014022687.tif 000124
【図２４Ｚ】
2014022687.tif 000125
【図２４Ｑ】
2014022687.tif 000126
【図２５Ｙ１】
2014022687.tif 000127
【図２５Ａ】
2014022687.tif 000128
【図２５Ｘ１】
2014022687.tif 000129
【図２５Ｘ２】
2014022687.tif 000130
【図２５Ｐ】
2014022687.tif 000131
【図２５Ｚ】
2014022687.tif 000132
【図２５Ｑ】
2014022687.tif 000133
【図２６Ｙ１】
2014022687.tif 000134
【図２６Ａ】
2014022687.tif 000135
【図２６Ｘ１】
2014022687.tif 000136
【図２６Ｘ２】
2014022687.tif 000137
【図２６Ｐ】
2014022687.tif 000138
【図２６Ｚ】
2014022687.tif 000139
【図２６Ｑ】
2014022687.tif 000140
【図２７Ｙ１】
2014022687.tif 000141
【図２７Ａ】
2014022687.tif 000142
【図２７Ｘ１】
2014022687.tif 000143
【図２７Ｘ２】
2014022687.tif 000144
【図２７Ｐ】
2014022687.tif 000145
【図２８Ｙ１】
2014022687.tif 000146
【図２８Ａ】
2014022687.tif 000147
【図２８Ｘ１】
2014022687.tif 000148
【図２８Ｘ２】
2014022687.tif 000149
【図２８Ｐ】
2014022687.tif 000150
【図２８Ｚ】
2014022687.tif 000151
【図２８Ｑ】
2014022687.tif 000152
【図２９Ｙ１】
2014022687.tif 000153
【図２９Ａ】
2014022687.tif 000154
【図２９Ｐ】
2014022687.tif 000155
【図２９Ｚ】
2014022687.tif 000156
【図２９Ｑ】
2014022687.tif 000157
【図３０Ａ】
2014022687.tif 000158
【図３０Ｘ２】
2014022687.tif 000159
【図３０Ｐ】
2014022687.tif 000160
【図３０Ｚ２】
2014022687.tif 000161