(57)【要約】【課題】安定した特性を得ることができる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置は、第１方向に延在する半導体部と、制御電極と、第１電極と、を備える。制御電極は、第１方向と直交する第２方向に半導体部と離間して設けられる。半導体部は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、を含む。第１半導体領域は第１導電形を有する。第２半導体領域は第１半導体領域の上に設けられ制御電極と対向する。第３半導体領域は第２半導体領域の上に設けられ第１半導体領域の不純物濃度よりも高い不純物濃度を有する。第４半導体領域は、第３半導体領域と並び第２半導体領域の不純物濃度よりも高い不純物濃度を有する。第１電極は、第３半導体領域及び第４半導体領域と導通する。第４半導体領域は、半導体部の制御電極とは反対側に偏って設けられる。【選択図】図１
2014027182.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在した半導体部と、
前記第１方向と直交する第２方向に前記半導体部と離間して設けられた第１フィールドプレート電極と、
前記第２方向に前記半導体部と離間し前記半導体部と前記第１フィールドプレート電極との間に設けられた制御電極と、
第１電極と、
第１コンタクト部と、
を備え、
前記半導体部は、
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ絶縁膜を介して前記制御電極と対向する第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の第３半導体領域と、
前記第３半導体領域と並び前記第２半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電形の第４半導体領域と、
を含み、
前記第１電極は、前記第３半導体領域及び前記第４半導体領域と導通し、
前記第４半導体領域は、前記半導体部の前記制御電極とは反対側に偏って設けられ、
前記半導体部の上端における前記第３半導体領域の前記第２方向の長さは、前記上端の前記第２方向の長さの半分以上であり、
前記第１コンタクト部は、前記第１電極と前記第３半導体領域との間及び前記第１電極と前記第４半導体領域との間に設けられ、
前記第１コンタクト部は、前記半導体部の前記制御電極とは反対側に偏って設けられた半導体装置。
【請求項２】
第１方向に延在した半導体部と、
前記第１方向と直交する第２方向に前記半導体部と離間して設けられた制御電極と、
第１電極と、
を備え、
前記半導体部は、
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ絶縁膜を介して前記制御電極と対向する第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の第３半導体領域と、
前記第３半導体領域と並び前記第２半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電形の第４半導体領域と、を含み、
前記第１電極は、前記第３半導体領域及び前記第４半導体領域と導通し、
前記第４半導体領域は、前記半導体部の前記制御電極とは反対側に偏って設けられた半導体装置。
【請求項３】
前記第２方向に前記半導体部及び前記制御電極と離間して設けられた第１フィールドプレート電極をさらに備え、
前記制御電極は、前記半導体部と前記第１フィールドプレート電極との間に設けられた請求項２記載の半導体装置。
【請求項４】
前記半導体部の上端における前記第３半導体領域の前記第２方向の長さは、前記上端の前記第２方向の長さの半分以上である請求項２または３に記載の半導体装置。
【請求項５】
前記半導体部の上端における前記第３半導体領域と前記第４半導体領域との境界の位置は、前記半導体部の上端における前記第２方向の長さの半分よりも前記制御電極から離れる側に設けられた請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１電極と前記第３半導体領域との間及び前記第１電極と前記第４半導体領域との間に設けられた第１コンタクト部と、をさらに備え、
前記第１コンタクト部は、前記半導体部の前記制御電極とは反対側に偏って設けられた請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記半導体部の前記制御電極とは反対側に前記半導体部と離間して設けられ、前記第３半導体領域と導通する導通部をさらに備えた請求項２〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１電極と前記導通部との間に設けられた第２コンタクト部をさらに備えた請求項７記載の半導体装置。
【請求項９】
前記半導体部の前記制御電極とは反対側に前記半導体部と離間して設けられた第２フィールドプレート電極をさらに備えた請求項２〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１電極と前記第２フィールドプレート電極との間に設けられた第３コンタクト部をさらに備えた請求項９記載の半導体装置。
【請求項１１】
前記第１電極と前記第１フィールドプレート電極との間に設けられた第４コンタクト部をさらに備えた請求項３記載の半導体装置。
【請求項１２】
第１方向に延在した第１半導体部と、
前記第１方向に延在し、前記第１方向と直交する第２方向に前記第１半導体部と離間して設けられた第２半導体部と、
前記第１半導体部と前記第２半導体部との間に設けられ前記第１半導体部及び前記第２半導体部と離間して設けられた前記第１フィールドプレート電極と、
前記第１半導体部と前記第１フィールドプレート電極との間に設けられ前記第１半導体部及び前記第１フィールドプレート電極と離間して設けられた第１制御電極と、
前記第２半導体部と前記第１フィールドプレート電極との間に設けられ前記第２半導体部及び前記第１フィールドプレート電極と離間して設けられた第２制御電極と、
を備え、
前記第１半導体部は、
第１導電形の第１の第１半導体領域と、
前記第１の第１半導体領域の上に設けられ絶縁膜を介して前記第１制御電極と対向した第２導電形の第１の第２半導体領域と、
前記第１の第２半導体領域の上に設けられ前記第１の第１半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の第１の第３半導体領域と、
前記第１の第３半導体領域と並び前記第１の第２半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電形の第１の第４半導体領域と、を含み、
前記第２半導体部は、
第１導電形の第２の第１半導体領域と、
前記第２の第１半導体領域の上に設けられ絶縁膜を介して前記第２制御電極と対向した第２導電形の第２の第２半導体領域と、
前記第２の第２半導体領域の上に設けられ前記第２の第１半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の第２の第３半導体領域と、
前記第２の第３半導体領域と並び前記第２の第２半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電形の第２の第４半導体領域と、を含み、
前記第１の第４半導体領域は、前記第１半導体部の前記第１制御電極とは反対側に偏って設けられ、
前記第２の第４半導体領域は、前記第２半導体部の前記第２制御電極とは反対側に偏って設けられた半導体装置。
【請求項１３】
前記第１半導体部の上端における前記第１の第３半導体領域の前記第２方向の長さは、前記第１半導体部の上端の前記第２方向の長さの半分以上であり、
前記第２半導体部の上端における前記第２の第３半導体領域の前記第２方向の長さは、前記第２半導体部の上端の前記第２方向の長さの半分以上である請求項１２記載の半導体装置。
【請求項１４】
前記第１の第３半導体領域、前記第１の第４半導体領域、第２の第３半導体領域及び第２の第４半導体領域と導通する第１電極と、
前記第１電極と前記第１の第３半導体領域との間及び前記第１電極と前記第１の第４半導体領域との間に設けられた第１の第１コンタクト部と、
前記第１電極と前記第２の第３半導体領域との間及び前記第１電極と前記第２の第４半導体領域との間に設けられた第２の第１コンタクト部と、をさらに備え、
前記第１の第１コンタクト部は、前記第１半導体部の前記第１制御電極とは反対側に偏って設けられ、
前記第２の第１コンタクト部は、前記第２半導体部の前記第２制御電極とは反対側に偏って設けられた請求項１２または１３に記載の半導体装置。
【請求項１５】
前記第１半導体部の前記第１の制御電極とは反対側に前記第１半導体部と離間して設けられた第２フィールドプレート電極をさらに備えた請求項１２〜１４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体領域の深さ方向に延在するゲート電極を備えたトレンチゲート構造のトランジスタにおいては、プレーナゲート構造のトランジスタに比べて素子面積を小さくすることができる。例えば、トレンチゲート構造のＭＯＳ（Metal Oxide Semiconductor）トランジスタは、トレンチゲート構造に隣接するピラー状の半導体部に、ソース領域、ベース領域及びドリフト領域が設けられる。さらに、半導体部には、ソース領域に並んで不純物濃度の高い高濃度領域が設けられる。
【０００３】
このような半導体装置において、ピラー状の半導体部が微細化すると、半導体部に設けられる高濃度領域の位置精度が重要になる。すなわち、高濃度領域の位置がずれると、高濃度領域に含まれる不純物がベース領域に影響を与え、特性を変動させる要因になる。半導体装置においては、安定した特性を得られることが重要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００２／０５８１６０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、安定した特性を得ることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、半導体部と、制御電極と、第１電極と、を備える。
前記半導体部は、第１方向に延在する。
前記制御電極は、前記第１方向と直交する第２方向に前記半導体部と離間して設けられる。
前記半導体部は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、を含む。
前記第１半導体領域は、第１導電形を有する。前記第２半導体領域は、第２導電形であり、前記第１半導体領域の上に設けられ前記制御電極と対向する。前記第３半導体領域は、第１導電形であり、前記第２半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する。前記第４半導体領域は、第２導電形であり、前記第３半導体領域と並び前記第２半導体領域の不純物濃度よりも高い不純物濃度を有する。
前記第１電極は、前記第３半導体領域及び前記第４半導体領域と導通する。
前記第４半導体領域は、前記半導体部の前記制御電極とは反対側に偏って設けられる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】（ａ）及び（ｂ）は、半導体ピラーの構成を例示する模式的断面図である。
【図３】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図４】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図５】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図６】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図７】（ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
【図８】第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図９】（ａ）及び（ｂ）は半導体装置の模式的平面図である。
【図１０】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１１】第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１２】第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１３】変形例を示す模式的断面図である。
【図１４】変形例を示す模式的断面図である。
【図１５】変形例を示す模式的断面図である。
【図１６】半導体装置の適用例を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
第１の実施形態に係る半導体装置１１０は、半導体ピラー（半導体部）１０と、ゲート電極（制御電極）Ｇと、ソース電極（第１電極）Ｓと、を備える。半導体装置１１０は、ｎ＋形ドレイン層１と、ｎ＋形ドレイン層１と導通するドレイン電極Ｄとを備える。半導体装置１１０は、例えばＭＯＳトランジスタである。
【００１０】
半導体ピラー１０は、ｎ＋形ドレイン層１の上に設けられる。本実施形態では、ｎ＋形ドレイン層１と半導体ピラー１０とを結ぶ方向をＺ方向（第１方向）、Ｚ方向と直交する方向の１つをＸ方向（第２方向）、Ｚ方向及びＸ方向と直交する方向をＹ方向（第３方向）ということにする。また、本実施形態では、ｎ＋形ドレイン層１から半導体ピラー１０に向かう方向を上（上側）、その反対方向を下（下側）ということにする。
【００１１】
半導体ピラー１０はＺ方向に延在する。半導体装置１１０では、複数の半導体ピラー１０がＸ方向に離間して設けられる。複数の半導体ピラー１０のうちの１つを第１の半導体ピラー１０Ａ、第１の半導体ピラー１０Ａと隣り合う半導体ピラー１０を第２の半導体ピラー１０Ｂと称することにする。また、半導体ピラー１０Ａ、１０Ｂを区別しないときは半導体ピラー１０と総称することにする。半導体装置１１０では、複数の半導体ピラー１０Ａのそれぞれと、複数の半導体ピラー１０Ｂのそれぞれと、がＸ方向に交互に配置される。半導体ピラー１０は、Ｚ方向に延在するとともに、Ｙ方向にも延在する。
【００１２】
半導体ピラー１０は、ｎ−形ドリフト層（第１半導体領域）２、ｐ形ベース層（第２半導体領域）３、ｎ＋形ソース層（第３半導体領域）４及びｐ＋形コンタクト層（第４半導体領域）５を含む。
【００１３】
すなわち、第１半導体ピラー１０Ａは、ｎ−形ドリフト層（第１の第１半導体領域）２Ａ、ｐ形ベース層（第１の第２半導体領域）３Ａ、ｎ＋形ソース層（第１の第３半導体領域）４Ａ及びｐ＋形コンタクト層（第１の第４半導体領域）５Ａを含む。第２半導体ピラー１０Ｂは、ｎ−形ドリフト層（第２の第１半導体領域）２Ｂ、ｐ形ベース層（第２の第２半導体領域）３Ｂ、ｎ＋形ソース層（第２の第３半導体領域）４Ｂ及びｐ＋形コンタクト層（第２の第４半導体領域）５Ｂを含む。
【００１４】
ここで、ｎ−形ドリフト層２Ａ及び２Ｂを区別しないときはｎ−形ドリフト層２と総称する。また、ｐ形ベース層３Ａ及び３Ｂを区別しないときはｐ形ベース層３と総称する。また、ｎ＋形ソース層４Ａ及び４Ｂを区別しないときはｎ＋形ソース層４と総称する。また、ｐ＋形コンタクト層５Ａ及び５Ｂを区別しないときはｐ＋形コンタクト層５と総称する。
【００１５】
ｎ−形ドリフト層２は、ｎ＋形ドレイン層１に接し、半導体ピラー１０の下側に設けられる。ｐ形ベース層３は、ｎ−形ドリフト層２の上に設けられる。ｐ形ベース層３は、ｎ−形ドリフト層２に接する。ｐ形ベース層３は、ゲート絶縁膜６１を介してゲート電極Ｇと対向する。
【００１６】
ｎ＋形ソース層４は、ｐ形ベース層３の上に設けられる。ｎ＋形ソース層４は、ｐ形ベース層３に接する。ｎ＋形ソース層４の不純物濃度は、ｎ−形ドリフト層２の不純物濃度よりも高い。ｎ＋形ソース層４は、半導体ピラー１０の上端１０１から露出する。
【００１７】
ｐ＋形コンタクト層５は、ｐ形ベース層３の上に設けられる。ｐ＋形コンタクト層５は、ｐ形ベース層３に接する。ｐ＋形コンタクト層５は、ｎ＋形ソース層４と並んで配置される。ｐ＋形コンタクト層５の不純物濃度は、ｐ形ベース層３の不純物濃度よりも高い。ｐ＋形コンタクト層５は、半導体ピラー１０の上端１０１から露出する。
【００１８】
ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ形ベース層３、ｎ＋形ソース層４及びｐ＋形コンタクト層５は、例えば、シリコンを含む半導体層１００である。半導体層１００にはＺ方向に半導体層１００の一部を除去したトレンチＴが設けられている。半導体ピラー１０は、トレンチＴを形成した後に半導体層１００が除去されずに残った領域である。
【００１９】
半導体装置１１０では、Ｘ方向に複数のトレンチＴが設けられる。トレンチＴの内側には絶縁膜６が設けられる。複数のトレンチＴのうちの１つである第１トレンチＴ１にはゲート電極Ｇが設けられる。複数のトレンチＴのうち第１トレンチＴ１と隣り合う第２トレンチＴ２には導電部８が設けられる。ここで、第１トレンチＴ１及び第２トレンチＴ２を区別しないときはトレンチＴと総称する。半導体装置１１０では、複数の第１トレンチＴ１のそれぞれと、複数の第２トレンチＴ２のそれぞれと、がＸ方向に交互に設けられる。
【００２０】
第１トレンチＴ内には、絶縁膜６を介して第１フィールドプレート電極７Ａ、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２が設けられる。第２トレンチＴ２内には、絶縁膜６を介して第２フィールドプレート電極７Ｂ、第１導電部８Ａ及び第２導電部８Ｂが設けられる。
【００２１】
ここで、第１フィールドプレート電極７Ａ及び第２フィールドプレート電極７Ｂを区別しないときは、フィールドプレート電極７と総称する。第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を区別しないときはゲート電極Ｇと総称する。また、第１導電部８Ａ及び第２導電部８Ｂを区別しないときは導電部８と総称する。
【００２２】
フィールドプレート電極７は、トレンチＴのＸ方向の中央部分に配置され、トレンチＴ内においてＺ方向に延在する。フィールドプレート電極７の下端（ｎ＋形ドレイン層１側の端部）は、ゲート電極Ｇの下端よりも下に設けられる。
【００２３】
第１フィールドプレート電極７Ａは、第１半導体ピラー１０Ａと第２半導体ピラー１０Ｂとの間に設けられる。第２フィールドプレート電極７Ｂは、第１半導体ピラー１０Ａの第１ゲート電極Ｇ１とは反対側に設けられる。第２フィールドプレート電極７Ｂは、第１半導体ピラー１０Ａと離間して設けられる。
【００２４】
第１トレンチＴ１内に設けられる第１ゲート電極Ｇ１は、Ｘ方向に第１半導体ピラー１０Ａと離間して設けられる。第１トレンチＴ１内に設けられる第２ゲート電極Ｇ２は、第２半導体ピラー１０Ｂと第１フィールドプレート電極７Ａとの間に設けられる。第２ゲート電極Ｇ２は、第２半導体ピラー１０Ｂ及び第１フィールドプレート電極７Ａと離間して設けられる。第１トレンチＴ１内において、ゲート電極Ｇと半導体ピラー１０との間に設けられた絶縁膜６は、ゲート絶縁膜６１である。ゲート電極Ｇは、ゲート絶縁膜６１を介してｐ形ベース層３と対向する。
【００２５】
また、トレンチＴ内において、フィールドプレート電極７と半導体ピラー１０との間に設けられた絶縁膜６は、フィールドプレート絶縁膜６２である。フィールドプレート絶縁膜６２の厚さ（フィールドプレート電極７と半導体ピラー１０とのＸ方向の間隔）は、ゲート絶縁膜６１の厚さ（ゲート電極Ｇとｐ形ベース層３とのＸ方向の間隔）よりも大きい。
【００２６】
ソース電極Ｓは、ｎ＋形ソース層４及びｐ＋形コンタクト層５と導通する。ソース電極Ｓは、例えば半導体層１００の上側に設けられる。ソース電極Ｓとｎ＋形ソース層４Ａとの間、及びソース電極Ｓとｐ＋形コンタクト層５Ａとの間には第１コンタクト部Ｃ１が設けられる。ソース電極Ｓとｎ＋形ソース層４Ｂとの間、及びソース電極Ｓとｐ＋形コンタクト層５Ｂとの間にも第１コンタクト部Ｃ１が設けられる。すなわち、ｎ＋形ソース層４及びｐ＋形コンタクト層５は、第１コンタクト部Ｃ１を介してソース電極Ｓを導通する。
【００２７】
ここで、半導体装置１１０の動作について説明する。
ドレイン電極Ｄに、ソース電極Ｓに対して正の電圧が印加された状態で、ゲート電極Ｇに閾値以上の電圧が印加されると、ｐ形ベース層３におけるゲート絶縁膜６１との界面付近に反転層（チャネル）が形成される。これにより、半導体装置１１０はオン状態になり、ドレイン電極Ｄからソース電極Ｓへ電流が流れる。
【００２８】
一方、ゲート電極Ｇに印加される電圧が閾値よりも小さいと、チャネルが消失する。これにより、半導体装置１１０はオフ状態になって、ドレイン電極Ｄからソース電極Ｓへ流れる電流が遮断される。また、半導体装置１１０がオフ状態のときに、ｐ形ベース層３内のホール（正孔）がｐ＋形コンタクト層５を介してソース電極Ｓに流れる。これにより、半導体装置１１０のアバランシェ耐量が向上する。
【００２９】
半導体装置１１０において、フィールドプレート電極７は、電気的に浮遊電位またはｎ＋形ソース層４と同電位である。このようなフィールドプレート電極７によって、トレンチＴの深さ方向（Ｚ方向）における電界の集中を緩和して、半導体装置１１０の耐圧が高まる。
【００３０】
また、導電部８は、電気的に浮遊電位またはｎ＋形ソース層４と同電位である。すなわち、導電部８は、ゲート電極Ｇと同電位ではなく、ゲートとして機能しない。複数のトレンチＴのうちの一部に、ゲートとして機能しない導電部８が設けられていることで、全てのトレンチＴにゲート電極Ｇが設けられている場合に比べて、入力容量Ｃissが小さくなる。
【００３１】
ここで、トレンチＴ内にフィールドプレート電極７及びゲート電極Ｇが互いに離間して設けられており、フィールドプレート電極７がｎ＋形ソース層４と同電位である場合、ゲート電極Ｇとｎ＋形ソース層４との間、及びゲート電極Ｇとフィールドプレート電極７との間にゲート−ソース間容量が発生する。ゲート−ソース間容量は、入力容量Ｃissの一部である。ゲート−ソース間容量は、入力容量Ｃissの全体に対して多くの割合を占める。
【００３２】
これに対し、トレンチＴ内の導電部８をｎ＋形ソース層４と同電位にすることで、そのトレンチＴに関してはゲート−ソース間容量が発生しない。したがって、複数のトレンチＴのうち一部にトレンチＴに導電部８を設けて、その導電部８をｎ＋形ソース層４と同電位にする。これにより、そのトレンチＴではゲート−ソース間容量が発生せず、半導体装置１１０の全体として入力容量Ｃissが小さくなる。
【００３３】
本実施形態に係る半導体装置１１０では、ｐ＋形コンタクト層５が、半導体ピラー１０のゲート電極Ｇとは反対側に偏って設けられている。例えば、第１半導体ピラー１０Ａにおいては、ｐ＋形コンタクト層５Ａが第１半導体ピラー１０Ａの第１ゲート電極Ｇ１とは反対側に偏って設けられる。また、第２半導体ピラー１０Ｂにおいては、ｐ＋形コンタクト層５Ｂが第２半導体ピラー１０Ｂの第２ゲート電極Ｇ２とは反対側に偏って設けられる。
【００３４】
図２（ａ）及び（ｂ）は、半導体ピラーの構成を例示する模式的断面図である。
図２（ａ）及び（ｂ）では、半導体ピラー１０の上端１０１部分を拡大した模式的な断面を表している。図２（ａ）は、半導体ピラー１０の第１の構成例を表し、図２（ｂ）は、半導体ピラー１０の第２の構成例を表している。なお、図２（ａ）及び（ｂ）では、第１半導体ピラー１０Ａを例示しているが、第２半導体ピラー１０Ｂであっても同様である。
【００３５】
図２（ａ）に表したように、第１半導体ピラー１０Ａにおいてｐ＋形コンタクト層５Ａは第１半導体ピラー１０Ａの第１ゲート電極Ｇ１とは反対側に偏って設けられる。ここで、ｐ＋形コンタクト層５Ａが偏って設けられているとは、第１半導体ピラー１０Ａの上端１０１におけるｐ＋形コンタクト層５ＡのＸ方向の中心位置をＣＬ２、上端１０１における全体のＸ方向の中心位置をＣＬ１とした場合、中心位置ＣＬ２が中心位置ＣＬ１に対して第１ゲート電極Ｇ１から離れる方向にずれていることをいう。
【００３６】
偏っている状態の一例を以下に示す。
（１）…第１半導体ピラー１０Ａの上端１０１におけるｎ＋形ソース層４ＡのＸ方向の長さＬ１１は、上端１０１のＸ方向の長さＬ１０の半分以上である。
（２）…上端１０１におけるｐ＋形コンタクト層５ＡのＸ方向の長さＬ１２は、長さＬ１０の半分以下である。
（３）…上端１０１におけるｎ＋形ソース層４Ａとｐ＋形コンタクト層５Ａとの境界の位置ＢＰは、上端１０１におけるＸ方向の長さの半分よりも第１ゲート電極Ｇ１から離れている。
【００３７】
また、半導体装置１１０では、第１コンタクト部Ｃ１が、第１半導体ピラー１０Ａの第１ゲート電極Ｇ１とは反対側に偏って設けられていてもよい。ここで、第１コンタクト部Ｃ１が偏って設けられているとは、第１コンタクト部Ｃ１の上端１０１との接触部分におけるＸ方向の中心位置をＣＬ３とした場合、中心位置ＣＬ３が中心位置ＣＬ１に対して第１ゲート電極Ｇ１から離れる方向にずれていることをいう。
【００３８】
上記（１）〜（３）に例示したように、ｐ＋形コンタクト層５Ａが第１半導体ピラー１０Ａの第１ゲート電極Ｇ１とは反対側に偏って設けられていることで、ｐ＋形コンタクト層５Ａに含まれる不純物によるｐ形ベース層３Ａへの影響が抑制される。
【００３９】
具体的には、ｐ＋形コンタクト層５Ａが第１半導体ピラー１０Ａの第１ゲート電極Ｇ１とは反対側に偏って設けられていると、偏っていない場合に比べてｐ＋形コンタクト層５Ａとチャネル形成領域との距離が長くなる。この距離が長くなるほど、ｐ＋形コンタクト層５の不純物によってチャンネル形成領域の受ける影響が少なくなる。したがって、半導体装置１１０の閾値などの特性が安定する。
【００４０】
ここで、本実施形態に係る半導体装置１１０では、ゲート電極Ｇが設けられた第１トレンチＴ１と、導電部８が設けられた第２トレンチＴ２と、が隣り合っている。したがって、ｐ＋形コンタクト層５が半導体ピラー１０のゲート電極Ｇとは反対側に偏って設けられることで、ｐ＋形コンタクト層５はゲート電極Ｇから離れる一方、導電部８に近づく。しかし、導電部８はゲートとして機能しないことから、オン状態であっても半導体ピラー１０の導電部８側にはチャネルは形成されない。したがって、ｐ＋形コンタクト層５が半導体ピラー１０のゲート電極Ｇとは反対側に偏って設けられても、半導体装置１１０の動作は影響を受けない。
【００４１】
また、半導体装置１１０では、ｐ＋形コンタクト層５がチャネル形成領域から離れているため、ｐ＋形コンタクト層５の不純物濃度をより濃く、ｐ＋形コンタクト層５の深さをより深くしてもよい。
【００４２】
図２（ｂ）に表した半導体ピラー１０の第２の構成例では、図２（ａ）に表したように半導体ピラー１０の第１の構成例に比べて、ｐ＋形コンタクト層５の不純物濃度及び深さが異なる。図２（ｂ）に表したｐ＋形コンタクト層５では、上端１０１側からＺ方向に順に第１領域５１及び第２領域５２を有する。すなわち、図２（ｂ）に表したｐ＋形コンタクト層５では、上端１０１からＺ方向に段階的に不純物濃度が低くなる。なお、第２領域５２より深い位置にさらに段階的に不純物濃度が低くなる領域（例えば、第３領域５３）を設けてもよい。
【００４３】
このように、ｐ＋形コンタクト層５の不純物濃度をより濃く、ｐ＋形コンタクト層５の深さをより深く設けることで、半導体装置１１０がオフ状態のときのｐ形ベース層３内のホール（正孔）が効率よくソース電極Ｓに排出され、アバランシェ耐量の向上が達成される。
【００４４】
次に、半導体装置１１０の製造方法について説明する。
図３（ａ）〜図７（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図３（ａ）に表したように、ｎ＋形ドレイン層１を用意する。ｎ＋形ドレイン層１は、例えばシリコンウェーハである。次に、ｎ＋形ドレイン層１の第１面１ａにｎ−形ドリフト層２を形成する。ｎ−形ドリフト層２は、第１面１ａに例えばエピタキシャル成長によって形成される。
【００４５】
次に、ｎ−形ドリフト層２にＺ方向に延在するトレンチＴを形成する。トレンチＴは、例えばＲＩＥ（Reactive Ion Etching）によって形成される。トレンチＴの深さは、半導体装置１１０の耐圧に応じて空乏層が所定の深さまで伸びるように決められる。例えば、耐圧が１００Ｖ程度の場合は、ｎ−形ドリフト層２の上面２ａからのトレンチＴの深さは６マイクロメートル（μｍ）程度である。半導体装置１１０の耐圧が高いほど、トレンチＴは深く形成される。
【００４６】
トレンチＴは、ｎ−形ドリフト層２にＸ方向に所定の間隔で複数形成される。これにより、隣り合うトレンチＴの間に半導体ピラー１０が構成される。
【００４７】
トレンチＴを形成した後、半導体ピラー１０の上端１０１及びトレンチＴの内側の面全体に、フィールドプレート絶縁膜６２を形成する。フィールドプレート絶縁膜６２は、例えば、酸化シリコンを含む。酸化シリコンは、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により形成される。フィールドプレート絶縁膜６２には、ＣＶＤ法により形成された窒化シリコン、酸窒化シリコン、または、アルミナなどを適用してもよい。
【００４８】
次に、図３（ｂ）に表したように、トレンチＴ内に導電性のポリシリコン７０を例えばＣＶＤ法により埋め込む。導電性のポリシリコン７０は、フィールドプレート絶縁膜６２を介してトレンチＴ内に埋め込まれる。導電性のポリシリコン７０は、例えばｐ形不純物を含有するが、ｎ形不純物を含有してもよい。
【００４９】
次に、図４（ａ）に表したように、ポリシリコン７０の一部を、例えばＣＤＥ（Chemical Dry Etching）法によりエッチングする。ポリシリコン７０は、その上端が半導体ピラー１０の上端１０１に達するまでエッチングされる。この結果、フィールドプレート電極７が、フィールドプレート絶縁膜６２を介してトレンチＴ内に形成される。
【００５０】
次に、図４（ｂ）に表したように、フィールドプレート絶縁膜６２の一部をエッチングして、上端を後退させる。フィールドプレート絶縁膜６２は、その上端が、後述のｐ形ベース層３の下端よりも下側になるまでエッチングされる。フィールドプレート絶縁膜６２は、例えば、弗化水素（ＨＦ）系のエッチング液を用いてウエットエッチングによりエッチングされる。このウエットエッチングでは、ポリシリコンであるフィールドプレート電極７はほとんどエッチングされない。したがって、フィールドプレート絶縁膜６２は選択的にエッチングされる。この結果、フィールドプレート電極７は、フィールドプレート絶縁膜６２の上端から露出し、上側に突出する状態になる。また、半導体ピラー１０の側面１０ｓの一部が、フィールドプレート絶縁膜６２の上方に露出する。
【００５１】
次に、図５（ａ）に表したように、例えば熱酸化法により、酸化シリコン６１０を形成する。酸化シリコン６１０は、フィールドプレート電極７のフィールドプレート絶縁膜６２から露出した部分、半導体ピラー１０の側面１０ｓ及び上端１０１を覆うように形成される。酸化シリコン６１０は、例えばＣＶＤ法によって形成してもよい。
【００５２】
次に、図５（ｂ）に表したように、フィールドプレート絶縁膜６２の上に導電性のポリシリコン７１を形成する。導電性のポリシリコン７１は、例えばＣＶＤ法によりトレンチＴ内に埋め込まれる。導電性のポリシリコン７１は、トレンチＴ内において酸化シリコン６１０を介して半導体ピラー１０及びフィールドプレート電極７と隣接する。本実施形態では、複数のトレンチＴのうち第１トレンチＴ１内に形成されたポリシリコン７１がゲート電極Ｇになる。したがって、ゲート電極Ｇと半導体ピラー１０との間に介在する酸化シリコン６１０がゲート絶縁膜６１になる。また、第１トレンチＴ１の隣りに設けられた第２トレンチＴ２内に形成されたポリシリコン７１は導電部８になる。
【００５３】
次に、図６（ａ）に表したように、トレンチＴの上を覆うように酸化シリコン１３を形成する。酸化シリコン１３は、例えばＣＶＤ法により形成される。酸化シリコン１３は、熱酸化法により形成してもよい。酸化シリコン１３は、トレンチＴの上及び半導体ピラー１０の上端１０１を覆うように全体に形成される。その後、図示しないマスクを用いて、ＲＩＥ法によりエッチングすることにより、半導体ピラー１０の上端１０１を覆う部分を除去する。これにより、酸化シリコン１３は、図６（ａ）に表したようにトレンチＴの上に残る。
【００５４】
次に、酸化シリコン１３をマスクに用いて、ｐ形不純物をイオン注入する。これにより、半導体ピラー１０の上端１０１から所定の深さにｐ形ベース層３が形成される。ｐ形ベース層３は、ゲート絶縁膜６１を介してゲート電極Ｇと対向する。
【００５５】
その後、酸化シリコン１３をマスクに用いて、ｎ形不純物をイオン注入する。これにより、ｐ形ベース層３の上にｎ＋形ソース層４になる領域が形成される。このイオン注入におけるドーズ量では、ｎ＋形ソース層４のｎ形不純物濃度が、ｎ−形ドリフト層２のｎ形不純物濃度よりも高くなるように設定される。ｎ＋形ソース層４の一部は、ゲート絶縁膜６１を介してゲート電極Ｇの一部と対向する。
【００５６】
次に、図６（ｂ）に表したように、トレンチＴ及び半導体ピラー１０の上の一部を覆うように酸化シリコン１４を形成する。酸化シリコン１４は、例えばＣＶＤ法により形成される。酸化シリコン１４は、熱酸化法により形成してもよい。酸化シリコン１４は、トレンチＴの上及び半導体ピラー１０の上端１０１を覆うように全体に形成される。その後、図示しないマスクを用いて、ＲＩＥ法によりエッチングすることにより、半導体ピラー１０の上端１０１を覆う部分の一部を除去する。これにより、酸化シリコン１４に開口ｈ１が形成される。
【００５７】
本実施形態では、開口ｈ１を、半導体ピラー１０の上端１０１においてゲート電極Ｇとは反対側に偏った位置に設ける。
【００５８】
次に、酸化シリコン１４をマスクに用いて、ｐ形不純物をイオン注入する。これにより、半導体ピラー１０の上端１０１から所定の深さにｐ＋形コンタクト層５が形成される。ｐ＋形コンタクト層５は、ｎ＋形ソース層４のｎ形不純物に対してカウンタードープによって形成される。本実施形態では、酸化シリコン１４の開口ｈ１が、半導体ピラー１０の上端１０１においてゲート電極Ｇとは反対側に偏った位置に設けられているため、この開口ｈ１から注入されたｐ形不純物も上端１０１においてゲート電極Ｇとは反対側に偏った位置からｎ＋形ソース層４内に注入される。これにより、半導体ピラー１０の上端１０１においてゲート電極Ｇとは反対側に偏った位置にｐ＋形コンタクト層５が形成される。
【００５９】
このｐ＋形コンタクト層５の形成においては、ｐ形不純物のドーズ量を段階的に変化させた複数段のイオン注入によって形成してもよい。これにより、図２（ｂ）に表したような異なる不純物濃度の領域５１、５２及び５３を有するｐ＋形コンタクト層５が形成される。
【００６０】
次に、図７（ａ）に示したように、例えば酸化シリコンによる層間絶縁膜６３を形成する。層間絶縁膜６３は、例えば、ＣＶＤ法により形成される。層間絶縁膜６３は、トレンチＴの上及び半導体ピラー１０の上端１０１を覆うように全体に形成される。その後、図示しないマスクを用いて、ＲＩＥ法によりエッチングすることにより、層間絶縁膜６３に開口ｈ２を形成する。開口ｈ２は、ｎ＋形ソース層４及びｐ＋形コンタクト層５の上に形成される。開口ｈ２は、半導体ピラー１０の上端１０１において偏った位置に設けられたｐ＋形コンタクト層５に合わせて形成される。
【００６１】
次に、図７（ｂ）に表したように、電極材料膜９０を形成する。電極材料膜９０には、例えば金属材料が用いられる。金属材料には、例えばアルミニウムが用いられる。電極材料膜９０は、バリアメタルを含む複数層構造であってもよい。これにより、ｎ＋形ソース層４及びｐ＋形コンタクト層５と導通するソース電極Ｓが形成される。また、開口ｈ２に埋め込まれた電極材料膜９０は第１コンタクト部Ｃ１になる。第１コンタクト部Ｃ１は、開口ｈ２の位置に形成される。すなわち、第１コンタクト部Ｃ１は、半導体ピラー１０の上端１０１においてゲート電極Ｇとは反対側に偏った位置に形成される。
このような工程を経て半導体装置１１０が完成する。
【００６２】
半導体装置１１０においては、ｐ＋形コンタクト層５が半導体ピラー１０の上端１０１におけるゲート電極Ｇとは反対側に偏って形成されるため、図７（ａ）に表した開口ｈ２を形成する際のマスクの位置合わせに十分な余裕が生じる。例えば、半導体ピラー１０の両側にゲート電極Ｇが設けられる場合、半導体ピラー１０の上端１０１の中央部分にｐ＋形コンタクト層５を形成し、その両側にｎ＋形ソース層４を形成する必要がある。この場合、ｐ＋形コンタクト層５を形成する際のマスクの位置合わせ精度は、上端１０１のＸ方向の長さの１／３よりも十分に小さい必要がある（例えば０．３μｍ以下）。一方、半導体装置１１０では、上端１０１の片側のみにｐ＋形コンタクト層５が設けられ、多少の位置ずれがあってもチャネル形成領域に影響を与えない。したがって、ｐ＋形コンタクト層５を形成する際のマスクの位置合わせに高い精度は要求されない（例えば２．０μｍ以下程度）。
【００６３】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置について説明する。
図８は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、第２の実施形態に係る半導体装置１２０は、ソース電極Ｓと第２トレンチＴ２内に設けられた導電部８との間に設けられた第２コンタクト部Ｃ２を備える。また、半導体装置１２０は、ソース電極と第２トレンチＴ２内に設けられた第２フィールドプレート電極７Ｂとの間に設けられた第３コンタクト部Ｃ３を備える。その他の点は半導体装置１１０と同様である。
【００６４】
第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３は、いずれか一方のみ設けられていても、両方設けられていてもよい。また、第１コンタクト部Ｃ１、第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３は、Ｘ方向に連結していてもよい。第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３は、Ｙ方向に延在して設けられる。第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３には、ソース電極Ｓの材料と同様な金属材料が用いられる。なお、第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３には、金属材料のほか、導電性のポリシリコンであってもよい。
【００６５】
半導体装置１２０を製造するには、図７（ａ）及び（ｂ）に表した半導体装置１１０の製造工程において、開口ｈ２の位置及び大きさを、第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３に合わせて変更すればよい。半導体装置１２０の製造工程で形成される開口ｈ２の大きさは、半導体装置１１０の製造工程で形成される開口ｈ２の大きさよりも大きい。したがって、半導体装置１１０よりも開口ｈ２を形成する際のマスクの位置合わせ精度に余裕が生じる。
【００６６】
このような半導体装置１２０では、半導体装置１１０と同様な作用効果に加え、第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３が設けられていない場合に比べてソース電極Ｓと同電位になる配線全体での電気抵抗が小さくなる。
【００６７】
ここで、導電部８や第２フィールドプレート電極７Ｂは導電性のポリシリコンによって形成される。したがって、金属材料に比べて抵抗値が大きい。導電部８や第２フィールドプレート電極７Ｂとソース電極Ｓとの間に第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３が設けられていないと、導電部８や第２フィールドプレート電極７Ｂを含めたソース電極Ｓと同電位になる配線全体の電気抵抗が大きくなる。ソース電極Ｓと同電位になる配線全体の電気抵抗が大きくなると、セルフターンオンの発生など半導体装置の特性が劣化する。
【００６８】
本実施形態では、導電部８とソース電極Ｓとの間に第２コンタクト部Ｃ２が設けられ、第２フィールドプレート電極７Ｂとソース電極Ｓとの間に第３コンタクト部Ｃ３が設けられていることで、導電部８及び第２フィールドプレート電極７Ｂを含めたソース電極Ｓと同電位になる配線全体の電気抵抗が小さくなる。これにより、半導体装置の特性の劣化が抑制される。
【００６９】
また、このような半導体装置１２０では、第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３が設けられているため、導電部８及び第２フィールドプレート電極７Ｂをソース電極Ｓと導通させるための立ち上がり配線が不要になる。
【００７０】
図９（ａ）及び（ｂ）は半導体装置の模式的平面図である。
図９（ａ）は半導体装置１２０の模式的平面図、図９（ｂ）は参考例に係る半導体装置１９０の模式的平面図である。いずれの図も、矩形のチップ状に形成された半導体装置１２０及び１９０の平面図を模式的に表している。
【００７１】
図９（ｂ）に表したように、参考例に係る半導体装置１９０には、第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３が設けられていない。したがって、半導体装置１９０では、トランジスタとして機能する素子領域ＡＡの外側の周辺領域においてソース電極Ｓと導電部８及び第２フィールドプレート電極７Ｂとを接続する立ち上がり配線ＰＴが設けられている。
【００７２】
一方、図９（ａ）に表したように、本実施形態に係る半導体装置１２０においては、素子領域ＡＡの内側において第２コンタクト部Ｃ２及び第３コンタクト部Ｃ３が設けられている。したがって、素子領域ＡＡの外側に立ち上がり配線ＰＴを設ける必要がなくなる。つまり、半導体装置１２０では、半導体装置１９０に比べて素子領域ＡＡが大きくなる。
【００７３】
また、半導体装置１２０では、素子領域ＡＡの外側の立ち上がり配線ＰＴが不要になるため、立ち上がり配線ＰＴを形成する際のフォトリソグラフィ工程が不要になる。また、立ち上がり配線ＰＴがないことから、立ち上がり配線ＰＴがあることによるレジスト塗布の不良の原因が排除される。すなわち、立ち上がり配線ＰＴがないことで、より平坦な面にレジストが塗布され、フォトリソグラフィ工程の精度が向上する。
【００７４】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置について説明する。
図１０（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１０（ａ）には半導体装置１３０の模式的断面図が表され、図１０（ｂ）には半導体装置１３０の部分的な拡大図が表されている。
図１０に表したように、第３の実施形態に係る半導体装置１３０は、第２の実施形態に係る半導体装置１２０の構成に加え、絶縁膜６５を備える。
【００７５】
絶縁膜６５は、導電部８の側面８ｓとｐ＋形コンタクト層５との間に設けられる。このような絶縁膜６５を備える半導体装置１３０を製造するには、図７（ａ）及び（ｂ）に表した半導体装置１１０の製造工程において、層間絶縁膜６３をエッチングする際に例えば２段階のエッチングを行うようにすればよい。
【００７６】
半導体装置１３０においては、絶縁膜６５が設けられていることにより、第１コンタクト部Ｃ１及び第２コンタクト部Ｃ２を形成する際、絶縁膜６５がバリアとなって半導体ピラー１０に対する影響を抑制する。例えば、第１コンタクト部Ｃ１及び第２コンタクト部Ｃ３の材料として金属材料（例えば、アルミニウム）を用いた場合、この金属材料が半導体ピラー１０と反応すること（アルミスパイク等）を絶縁膜６５によって抑制する。
【００７７】
（第４の実施形態）
次に、第４の実施形態に係る半導体装置について説明する。
図１１は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１１に表したように、第４の実施形態に係る半導体装置１４０は、図８に表した第２の実施形態に係る半導体装置１２０と比べて第２トレンチＴ２内に導電部８が設けられていない点で相違する。その他の点は半導体装置１２０と同様である。
【００７８】
半導体装置１４０を製造するには、図５（ｂ）に表した半導体装置１１０の製造工程において、ポリシリコン７１をトレンチＴ内に埋め込んだ後、第２トレンチＴ２内に埋め込んだポリシリコン７１のみを除去する。その後、ポリシリコン７１が除去された第２トレンチＴ２内にフィールドプレート絶縁膜６２と同じ例えば酸化シリコンを埋め込む。その後は、半導体装置１２０の製造工程と同様である。
【００７９】
半導体装置１４０のように第２トレンチＴ２内に導電部８が設けられていないことで、第２トレンチＴ２に埋め込まれる絶縁膜６の上端面を平坦化しやすくなる。これにより、第２コンタクト部Ｃ２と第２フィールドプレート電極７Ｂとの確実な接触が得やすくなる。
【００８０】
（第５の実施形態）
次に、第５の実施形態に係る半導体装置について説明する。
図１２は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１２に表したように、第５の実施形態に係る半導体装置１５０は、ソース電極Ｓと第１フィールドプレート電極７Ａとの間に設けられた第４コンタクト部Ｃ４を備える。その他の点は第２の実施形態に係る半導体装置１２０と同様である。
【００８１】
半導体装置１５０を製造するには、図７（ａ）及び（ｂ）に表した半導体装置１１０の製造工程において、第４コンタクト部Ｃ４の位置に対応した開口ｈ２を追加すればよい。
【００８２】
このような半導体装置１５０では、半導体装置１２０と同様な作用効果に加え、第４コンタクト部Ｃ４が設けられていない場合に比べてソース電極Ｓと同電位になる配線全体での電気抵抗が小さくなる。これにより、半導体装置の特性の劣化（セルフターンオン等）が抑制される。
【００８３】
（変形例）
次に、本実施形態に係る半導体装置の変形例について説明する。
図１３〜図１５は、変形例を示す模式的断面図である。
図１３には変形例（その１）に係る半導体装置１１１が表される。図１４には変形例（その２）に係る半導体装置１１２が表される。図１５には変形例（その３）に係る半導体装置１１３が表される。
【００８４】
図１３に表した半導体装置１１１では、トレンチＴ１０内の構成が第１の実施形態に係る半導体装置１１０のトレンチＴ内の構成と相違する。トレンチＴ１０内には、フィールドプレート電極７と、ゲート電極Ｇと、導電部８と、が設けられる。フィールドプレート電極７は、トレンチＴ１０の中央部においてＺ方向に延在する。ゲート電極Ｇは、トレンチＴ１０内において、フィールドプレート電極７を中心としたＸ方向の一方側に設けられる。導電部８は、トレンチＴ１０内において、フィールドプレート電極７を中心としたＸ方向の他方側（ゲート電極Ｇとは反対側）に設けられる。
【００８５】
半導体装置１１１においては複数のトレンチＴ１０が設けられる。複数のトレンチＴ１０のそれぞれの内部構造は同じである。半導体装置１１１において、ｐ＋形コンタクト層５は、半導体ピラー１０のゲート電極Ｇとは反対側に偏って設けられている。半導体装置１１１では、同じ内部構造の複数のトレンチＴ１０のそれぞれと、同じ構造の複数の半導体ピラー１０のそれぞれと、がＸ方向に交互に配置される。
【００８６】
図１４に表した半導体装置１１２では、トレンチＴ２１内にゲート電極Ｇが設けられ、トレンチＴ２２内に導電部８が設けられる。また、トレンチＴ２１及びＴ２２内に設けられたフィールドプレート電極７が、ゲート電極Ｇまたは導電部８の下端よりも下側に設けられている。
【００８７】
半導体装置１１２は、複数のトレンチＴ２１と、複数のトレンチＴ２２と、を備える。半導体装置１１２では、複数のトレンチＴ２１のそれぞれと、複数のトレンチＴ２２のそれぞれと、がＸ方向に交互に配置される。トレンチＴ２１とトレンチＴ２２との間に設けられた半導体ピラー１０において、ｐ＋形コンタクト層５は、半導体ピラー１０のゲート電極Ｇとは反対側に偏って設けられている。
【００８８】
図１５に表した半導体装置１１３では、トレンチＴ２３内にゲート電極Ｇが設けられ、トレンチＴ２４内に導電部８が設けられる。また、半導体装置１１３では、図１４に表したフィールドプレート電極７が設けられていない。したがって、半導体装置１１３のトレンチＴ２３及びＴ２４の深さは、半導体装置１１２のトレンチＴ２１及びＴ２２の深さよりも浅い。
【００８９】
半導体装置１１３は、複数のトレンチＴ２３と、複数のトレンチＴ２４と、を備える。半導体装置１１３では、複数のトレンチＴ２３のそれぞれと、複数のトレンチＴ２４のそれぞれと、がＸ方向に交互に配置される。トレンチＴ２３とトレンチＴ２４との間に設けられた半導体ピラー１０において、ｐ＋形コンタクト層５は、半導体ピラー１０のゲート電極Ｇとは反対側に偏って設けられている。
【００９０】
次に、本実施形態に係る半導体装置の適用例について説明する。
なお、以下の適用例では、半導体装置１１０を用いる場合を示すが、半導体装置１１１、１１２、１１３、１２０、１３０、１４０及び１５０であっても適用可能である。
図１６は、半導体装置の適用例を示す回路図である。
図１６は、フライバック回路２００を表している。図１６に表したように、フライバック回路２００は、ブリッジ回路２１０、ＰＦＣ（Power Factor Correction）回路２２０、スイッチ回路２３０、トランス２４０及び同期整流回路２５０を備える。ブリッジ回路２１０、ＰＦＣ回路２２０及びスイッチ回路２３０は、トランス２４０の一次側に設けられ、同期整流回路２５０は、トランス２４０の二次側に設けられる。このようなフライバック回路２００は、例えば電源装置（ＤＣ−ＤＣコンバータ等）に適用される。
【００９１】
本実施形態に係る半導体装置１１０は、例えば同期整流回路２５０に適用される。同期整流回路２５０に半導体装置１１０を適用することで、同期整流回路２５０にダイオードを適用する場合に比べてオン電圧による損失が、例えば１／７程度に抑制される。これにより、フライバック回路２００を適用した電源装置等の電力損失が低減される。また、半導体装置１１０を適用することで、特性の安定した電源装置等が提供される。
【００９２】
以上説明したように、実施形態に係る半導体装置によれば、安定した特性を得ることができる。
【００９３】
なお、上記に本実施形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態や各変形例の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００９４】
例えば、前述の各実施の形態および各変形例においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としても実施可能である。
【００９５】
また、前述の各実施の形態および各変形例においては、半導体としてシリコン（Ｓｉ）を用いる例を説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、または、ダイアモンド等のワイドバンドギャップ半導体を用いてもよい。
【００９６】
さらにまた、前述の各実施の形態および各変形例においては、ＭＯＳトランジスタを例として説明したが、本発明はこれに限定されず、半導体装置は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＩＥＧＴ（Injection Enhanced Gate Transistor）等に対しても適用可能である。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１…ｎ＋形ドレイン層、２…ｎ−形ドリフト層、３…ｐ形ベース層、４…ｎ＋形ソース層、５…ｐ＋形コンタクト層、６…絶縁膜、７…フィールドプレート電極、８…導電部、１０…半導体ピラー、６１…ゲート絶縁膜、６２…フィールドプレート絶縁膜、１００…半導体層、１０１…上端、１１０、１１１、１１２、１１３、１２０、１３０、１４０、１５０、１９０…半導体装置、２００…フライバック回路、ＡＡ…素子領域、ＢＰ…位置、Ｃiss…入力容量、Ｃ１…第１コンタクト部、Ｃ２…第２コンタクト部、Ｃ３…第３コンタクト部、Ｃ４…第４コンタクト部、Ｄ…ドレイン電極、Ｇ…ゲート電極、Ｓ…ソース電極、Ｔ…トレンチ
【図１】
2014027182.tif 000003
【図２】
2014027182.tif 000004
【図３】
2014027182.tif 000005
【図４】
2014027182.tif 000006
【図５】
2014027182.tif 000007
【図６】
2014027182.tif 000008
【図７】
2014027182.tif 000009
【図８】
2014027182.tif 000010
【図９】
2014027182.tif 000011
【図１０】
2014027182.tif 000012
【図１１】
2014027182.tif 000013
【図１２】
2014027182.tif 000014
【図１３】
2014027182.tif 000015
【図１４】
2014027182.tif 000016
【図１５】
2014027182.tif 000017
【図１６】
2014027182.tif 000018