(57)【要約】【課題】仮想電源ラインの電圧が規定の電圧以上に昇圧していることを確認する高閾値の判定回路の実現。【解決手段】入力信号VINが閾値より高いか否かの判定信号FLGを出力する判定回路であって、入力信号が入力され、判定信号を出力する第１のインバータ回路41と、判定信号を入力とする第２のインバータ回路42と、を有し、第１および第２のインバータ回路を形成するＰチャネルおよびＮチャネルトランジスタは、同一の高閾値プロセスで製造され、第２のインバータ回路の出力は、第２のインバータ回路の出力が低レベルから高レベルに変化する時に、第１のインバータ回路が判定信号を高レベルにする駆動能力を低減するようにフィードバックされる判定回路。【選択図】図９
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【特許請求の範囲】
【請求項１】
入力信号が閾値より低い電圧の時には高レベルの判定信号を出力し、前記入力信号が前記閾値より高い電圧の時には低レベルの判定信号を出力する判定回路であって、
前記入力信号が入力され、前記判定信号を出力する第１のインバータ回路と、
前記判定信号を入力とする第２のインバータ回路と、を備え、
前記第１および第２のインバータ回路を形成するＰチャネルトランジスタおよびＮチャネルトランジスタは、同一の高閾値プロセスで製造され、
前記第２のインバータ回路の出力は、前記第２のインバータ回路の出力が低レベルから高レベルに変化する時に、前記第１のインバータ回路が前記判定信号を高レベルにする駆動能力を低減するようにフィードバックされることを特徴とする判定回路。
【請求項２】
前記第１のインバータ回路は、高電位電源と低電位電源との間に直列に接続した高電位側ユニットおよび低電位側ユニットを備え、
前記高電位側ユニットは、並列に接続した２個のＰチャネルトランジスタを備え、
前記低電位側ユニットは、直列に接続した複数個のＮチャネルトランジスタを備え、
前記判定信号は、前記高電位側ユニットと前記低電位側ユニットの接続ノードから出力され、
前記第２のインバータ回路の出力は、前記２個のＰチャネルトランジスタの一方のゲートに接続される請求項１記載の判定回路。
【請求項３】
前記第２のインバータ回路は、高電位電源と低電位電源との間に直列に接続した第２のＰチャネルトランジスタおよび第２のＮチャネルトランジスタを備え、
前記第２のＰチャネルトランジスタのゲートは、前記低電位電源に接続され、
前記判定信号は、前記第２のＮチャネルトランジスタのゲートに印加される請求項２記載の判定回路。
【請求項４】
前記第２のインバータ回路は、高電位電源と低電位電源との間に直列に接続した１個の第２のＰチャネルトランジスタおよび２個の第２のＮチャネルトランジスタを備え、
前記判定信号は、前記１個の第２のＰチャネルトランジスタおよび２個の第２のＮチャネルトランジスタのゲートに印加され、
前記第２のＰチャネルトランジスタと前記第２のＮチャネルトランジスタの接続ノードは、前記高電位側ユニットの前記２個のＰチャネルトランジスタの一方のゲートに接続される請求項２記載の判定回路。
【請求項５】
高電位電源と前記２個の第２のＮチャネルトランジスタの接続ノードとの間に接続され、ゲートが前記第２のＰチャネルトランジスタと前記第２のＮチャネルトランジスタの接続ノードに接続された第３のＮチャネルトランジスタを備える請求項４記載の判定回路。
【請求項６】
前記低電位側ユニットの前記接続ノードに近い２個のＮチャネルトランジスタの接続ノードと、高電位電源との間に接続され、ゲートに前記判定信号が印加される第４のＮチャネルトランジスタを備える請求項３から５のいずれか１項記載の判定回路。
【請求項７】
前記第１および第２のインバータ回路を形成するＰチャネルトランジスタおよびＮチャネルトランジスタを製造する同一の高閾値プロセスは、高速動作する前記Ｐチャネルトランジスタおよび低速動作する前記Ｎチャネルトランジスタを製造するプロセス条件を有する請求項１から６のいずれか１項記載の判定回路。
【請求項８】
主電源ラインと、
複数の仮想電源ラインと、
前記主電源ラインと各仮想電源ラインを接続する第１接続スイッチと、
前記主電源ラインと各仮想電源ラインを接続する第２接続スイッチと、
前記複数の仮想電源ラインにそれぞれ接続された複数の内部回路と、を備え、
各仮想電源ラインの電源立ち上げ時には、前記第１接続スイッチを接続状態にした後、前記第２接続スイッチを接続状態にする半導体装置であって、
前記複数の内部回路に対応して設けられ、入力ノードが、対応する前記仮想電源ラインに接続された複数の判定回路と、
前記複数の判定回路の判定結果を、シーケンスデータにして、外部端子に順次出力するスキャン回路を備え、
前記判定回路の閾値は、前記仮想電源ラインの電源立ち上げ時に、前記第２接続スイッチを接続状態にする前に、前記仮想電源ラインが到達していることが要求される規定電圧に対応していることを特徴とする半導体装置。
【請求項９】
前記判定回路は、請求項１から７のいずれか１項記載の判定回路である請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、判定回路および半導体装置に関する。
【背景技術】
【０００２】
これまで、半導体装置においては、電源は、動作開始時に電圧を昇圧すると、動作時および非動作時にかかわらず、常に一定電圧の電源を供給するのが一般的であった。近年、半導体装置の回路を形成するトランジスタの微細化が進むにつれて、電源投入後に、半導体装置の非動作時の消費電流量が増加する傾向が顕著になっている。そこで、半導体装置内に形成される回路を１つもしくは複数のグループに分割し、グループごとに電源供給を制御することにより、消費電流量を低減することが行われる。グループごとに供給する電源を制御する技術は、パワーゲーティングと称される。
【０００３】
パワーゲーティングを行うには、半導体装置内の回路を複数のグループに分割する。ここでは、分割した各グループの回路を内部回路またはパワードメイン(Power Domain:PD)と称する。複数の内部回路（パワードメイン）に対応させて複数の仮想電源ラインを設け、各仮想電源ラインを半導体装置全体に設けられた主電源ラインにパワースイッチを介して接続する。電源制御回路(Power Management unit:PMU)は、各内部回路の動作状態に応じて、対応するパワースイッチを制御する。
【０００４】
パワースイッチをオン（接続状態）にして、仮想電源ラインに電源供給を行う電源投入時に、想定していない大きな量の電流、すなわち突入電流が流れ込む。この突入電流に起因し、主電源ラインにおいて電源ノイズが発生し、電源ノイズ量に依っては誤動作等が発生する場合が起こり得る。そこで、主電源ラインと仮想電源ラインを、複数個のパワースイッチで接続し、パワースイッチを順にオンすることにより、仮想電源ラインに段階的に電源を供給する。言い換えれば、仮想電源ラインの電圧を段階的に昇圧する手法がある。これにより、急激に電流が流れることを抑制できるため、突入電流量を制限することが可能になる。
【０００５】
ここで、例えば２個のパワースイッチを接続しパワーゲーティングを行う場合、１つ目のパワースイッチがオンした後２つ目のパワースイッチがオンする前に、仮想電源ラインの電圧は、内部回路が動作できる電圧までは昇圧していないが、規定の電圧以上に昇圧している必要がある。そのため、製造出荷時に、１つ目のパワースイッチがオンした時に、仮想電源ラインの電圧が規定電圧以上に昇圧していることを確認する試験が必要となる。
【０００６】
この試験は、各仮想電源ラインを半導体装置のＩ／Ｏセルまで引き出し、そこに直結した試験用Ｉ／Ｏセルおよび試験パッドを設けるように設計し、外部の電圧計測器を試験パッドに接触させて、仮想電源ラインの電圧を測定することにより行っていた。そのため、試験用Ｉ／Ｏセルおよび試験パッドは、内部回路の個数分設けられる。多数の内部回路が存在する半導体装置の場合、試験用Ｉ／Ｏセルおよび試験パッドの個数も多くなり、その分半導体装置のレイアウト面積が増大するという問題があり、製造コストの増加を伴う。製造コストの増加を抑制するため、半導体装置の面積は低減が求められる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−２７３９６５号公報
【特許文献２】特開平１０−１５４９２４号公報
【特許文献３】特開平１０−１６３８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態によれば、試験を行うために増加するレイアウト面積の増加量を抑制しながら、パワーゲーティングを行い、仮想電源ラインの電圧が規定の電圧以上に昇圧していることを確認する試験を行える半導体装置が実現される。
さらに、実施形態によれば、仮想電源ラインの電圧が規定の電圧以上に昇圧していることを確認する高閾値の判定回路が実現される。
【課題を解決するための手段】
【０００９】
第１の観点によれば、入力信号が閾値より低い電圧の時には高レベルの判定信号を出力し、入力信号が閾値より高い電圧の時には低レベルの判定信号を出力する判定回路が実現される。判定回路は、入力信号が入力され、判定信号を出力する第１のインバータ回路と、判定信号を入力とする第２のインバータ回路と、を有する。第１および第２のインバータ回路を形成するＰチャネルトランジスタおよびＮチャネルトランジスタは、同一の高閾値プロセスで製造される。第２のインバータ回路の出力は、第２のインバータ回路の出力が低レベルから高レベルに変化する時に、第１のインバータ回路が判定信号を高レベルにする駆動能力を低減するようにフィードバックされる。
【００１０】
第２の観点によれば、主電源ラインと、複数の仮想電源ラインと、第１接続スイッチと、第２接続スイッチと、複数の内部回路と、を有する半導体装置が実現される。第１接続スイッチおよび第２接続スイッチは、主電源ラインと各仮想電源ラインを接続する。各仮想電源ラインの電源立ち上げ時には、第１接続スイッチを接続（オン）状態にした後、第２接続スイッチを接続状態にする。複数の内部回路に対応して、入力ノードが、対応する仮想電源ラインに接続された複数の判定回路が設けられ、複数の判定回路の判定結果を、シーケンスデータにして、外部端子に順次出力するスキャン回路が設けられる。判定回路の閾値は、仮想電源ラインの電源立ち上げ時に、第２接続スイッチを接続状態にする前に、仮想電源ラインが到達していることが要求される規定電圧に対応している。
【発明の効果】
【００１１】
上記の第１の観点によれば、高閾値の判定回路が実現される。
さらに、上記の第２の観点によれば、パワーゲーティングを行い、仮想電源ラインの電圧が規定の電圧以上に昇圧していることを確認する試験を行える半導体装置が、少ないレイアウト面積の増加量で実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、パワーゲーティングを説明する図であり、（Ａ）はパワーゲーティングを行う半導体装置の構成を示すブロック図であり、（Ｂ）は動作を示すタイムチャートである。
【図２】図２は、多数の内部回路（パワードメイン：ＰＤ）を有し、仮想電源ラインの電圧を外部測定器で直接測定可能にした半導体装置のレイアウトを示すブロック図である。
【図３】図３は、仮想電源電圧を外部測定器で測定する構成を示す図である。
【図４】図４は、実施形態の半導体装置のレイアウトを示すブロック図である。
【図５】図５は、実施形態の半導体装置における、１個の内部回路(Power Domain)と、判定回路と、パワーゲーティングに関係する部分を示すブロック図である。
【図６】図６は、高閾値を有するインバータ回路の回路例を示す図である。
【図７】図７は、図６のインバータ回路で、入力信号の電圧に対する出力（判定）信号の電圧を示す図である。
【図８】図８は、ヒステリシス特性を有するインバータ回路として動作する代表的なシュミットトリガ回路を示す図である。
【図９】図９は、本実施形態で使用する判定回路の回路構成を示す図である。
【図１０】図１０は、図９の判定回路で、入力信号の電圧に対する出力（判定）信号の電圧を示す図である。
【図１１】図１１は、判定回路の変形例を示す図である。
【図１２】図１２は、判定回路の別の変形例を示す図である。
【発明を実施するための形態】
【００１３】
まず、パワーゲーティングについて説明する。
図１は、パワーゲーティングを説明する図であり、（Ａ）はパワーゲーティングを行う半導体装置の構成を示すブロック図であり、（Ｂ）は動作を示すタイムチャートである。
【００１４】
図１の（Ａ）において、参照番号１０で示す範囲が半導体チップ（ダイ）上に形成される半導体集積回路（ＬＳＩ）部分であり、参照番号７はダイ１０が搭載されるパッケージを示し、参照番号５はパッケージ７が搭載される回路基板（ボード）を示す。図１の（Ａ）では、ボード５に設けられる直流電源Ｓおよび直流電源Ｓの電圧を安定化するように直流電源Ｓに並列に接続される容量Ｃ１が示される。さらに、パッケージ７は、ダイ１０の電極パッドおよびボード５の端子と接続される端子およびワイヤ、リードフレーム等であり、電気特性を示す回路素子として抵抗およびインダクタンスで表されるので、図１の（Ａ）では、インダクタンスＬ１およびＬ２、および抵抗Ｒ１およびＲ２として示される。一般に、図１の（Ａ）において、ボード５を除くダイ１０およびパッケージ７の部分を半導体装置と称するが、ダイ１０を半導体装置と称する場合もある。以下、半導体装置は、ダイ１０に対応するものとして説明を行う。
【００１５】
半導体装置１０は、高電位（ＶＤＤ）側の主電源ライン１１および低電位（ＶＳＳ）側の主電源ライン１２を有する。Ｒ１１およびＲ１２は、主電源ライン１１および１２の抵抗成分を表す。主電源ライン１１は、インダクタンスＬ１および抵抗Ｒ１を介して直流電源Ｓの高電位側端子に接続される。主電源ライン１２は、インダクタンスＬ２および抵抗Ｒ２を介して直流電源Ｓの低電位側端子に接続される。
【００１６】
半導体装置１０は、内部回路（パワードメイン(Power Domain :PD)）２１および仮想電源（ＶＤＤＶ電源）ライン１４を有する。図１の（Ａ）では、本発明の回路の動作説明のため１個の内部回路２１のみが示されるが、機能上複数の回路が必要な場合は多数の内部回路２１が設けられる。仮想電源ライン１４は、内部回路２１に対応して設けられる。したがって、仮想電源ライン１４も多数存在する。内部回路２１は、仮想電源ライン１４と主電源ライン１２の間に接続され、仮想電源ライン１４および主電源ライン１２から電源供給を受ける。なお、低電位側の仮想電源ラインを設け、内部回路２１は、高電位側の主電源ライン１と低電位側の仮想電源ラインの間に接続する場合もある。また、主電源ライン１２の代わりに、低電位側の仮想電源ラインを設け、内部回路２１を、仮想電源ライン１４と低電位側の仮想電源ラインの間に接続する場合もある。これはレイアウトしたときの面積の大小を考慮して決める。以下の説明では図１の（Ａ）のように、主電源ライン１２を低電位側の主電源ラインとして使用し、仮想電源ライン１４を高電位側主電源として使用するとして説明する。
【００１７】
さらに、半導体装置１０は、電源制御回路(Power Management Unit:PMU)１３と、各仮想電源ライン１４に対応して設けられたパワースイッチと、パワースイッチを駆動するバッファと、を有する。電源制御回路１３は、半導体装置１０に１個設けられる。
【００１８】
パワースイッチは、駆動能力の小さなトランジスタを多数個合わせて、内部回路が必要とする電流を供給できるよう形成するのが一般的である。図１の（Ａ）の構成では、複数のパワースイッチ用トランジスタを２つ以上のグループに分け、各グループをパワースイッチ（ＰＳＷ）グループと称する。ここでは、２つのＰＳＷグループを設け、第１ＰＳＷグループを構成する各トランジスタをＴｒ１１で表し、第２ＰＳＷグループを構成する各トランジスタをＴｒ１２で表す。トランジスタＴｒ１１およびＴｒ１２は、同一のサイズで製作され、同一の駆動能力を有する。パワースイッチとしての駆動能力は、グループに含まれるトランジスタの個数で決定される。第１ＰＳＷグループに含まれるトランジスタＴｒ１１の個数は、第２ＰＳＷグループに含まれるトランジスタＴｒ１２の個数より小さい。したがって、第１ＰＳＷグループの駆動能力は小さく、第２ＰＳＷグループの駆動能力は大きい。
【００１９】
なお、パワースイッチ用トランジスタの接続位置は、仮想電源ラインの配置等を考慮して適宜決定される。また、パワースイッチ用トランジスタの種別および特性は、上記のようにどのような仮想電源ラインを設けるかに応じて、適宜決定される。
【００２０】
バッファＢ１は、電源制御回路１３からの制御信号ＰＧ−ｗに応じて第１ＰＳＷグループのトランジスタＴｒ１１をオン・オフ制御する。バッファＢ２は、電源制御回路１３からの制御信号ＰＧ−ｓに応じて第２ＰＳＷグループのトランジスタＴｒ１２をオン・オフ制御する。電源制御回路１３は、半導体装置１０内の複数の仮想電源ライン１４に対応して設けられた２組のパワースイッチを駆動する２組のバッファを制御する。
【００２１】
次に図１の（Ｂ）に示すように、半導体装置１０では、内部回路２１を動作状態にする場合を説明する。電源制御回路１３からバッファＢ１およびＢ２に制御信号を出力し、２つのＰＳＷグループを順次オン状態にして、仮想電源ライン１４のＶＤＤＶ電源を昇圧する。第１ＰＳＷグループ内のトランジスタＴｒ１１がオンすると、それまでオフ状態の仮想電源ライン１４に、電源供給が開始され突入電流が流れ込む。突入電流は、パッケージ７や半導体装置１０内の主電源ライン１１および１２上を通るため、存在する抵抗・インダクタによって、主電源ライン１１、１２にそれぞれ電源ノイズ（ΔＶｐ，ΔＶｇ）)が発生する。
【００２２】
この電源ノイズは、電源がオン状態である動作中のほかの内部回路２１の仮想電源ライン１４や、ほかの内部回路２１が接続される主電源ライン１２にも伝搬する。電源ノイズは、半導体装置１０の内部で発生する電圧降下量（ＩＲＤｒｏｐ量)と同様に、回路のパス遅延を増加させる。
【００２３】
半導体装置１０内の回路の誤動作を防ぐため、電源ノイズは、電源がオン状態にある半導体装置内のほかの内部回路のクリティカルパスの遅延劣化が許容できる範囲内に収まるようにすることが求められる。このため、第１ＰＳＷグループがオンした時に発生した電源ノイズが収束するのを待って、第２ＰＳＷグループがオンするように制御する。すなわち、電源がオフ状態の内部回路２１をオンする際には、設計した各ＰＳＷグループをオンする時に発生する電源ノイズを許容値内に抑制しつつ、かつ第１ＰＳＷグループおよび第２ＰＳＷグループを順にオンする。
【００２４】
そして、第２ＰＳＷグループがオンする際には、第１ＰＳＷグループがオンした後で仮想電源ライン１４が規定電圧以上に昇圧していることが求められる。もし仮想電源ライン１４の電圧が規定電圧に達していない場合は、規定の電圧に不足している電圧分を昇圧するために内部回路２１の電源間容量を充電する必要があるため、オンした第２ＰＳＷグループを通してより多くの突入電流が流れ、より大きな電源ノイズを発生させる。なお、仮想電源ライン１４が規定電圧以上に昇圧されていれば、第２ＰＳＷグループ内のトランジスタＴｒ１２がオンした場合に発生する突入電流は小さく、電源ノイズも小さい。
【００２５】
第１ＰＳＷグループが十分な供給電流能力を有さず、上記のように、第２ＰＳＷグループをオンする際にも、仮想電源ライン１４が規定電圧以上に昇圧していない場合には、半導体装置は回路の誤動作を防ぐために不良品として判別する必要がある。規定電圧は、例えば、ＶＤＤ電源電圧に近い電圧であり、例えば、ＶＤＤ電源電圧の約９０％の電圧である。第１ＰＳＷグループが十分な供給電流能力を有さない要因としては、多数のトランジスタＴｒ１１が動作不良であること、内部回路２１および仮想電源ライン１４での短絡などの製造不良もしくは製造ばらつき等に起因するものが考えられる。
【００２６】
仮想電源ライン１４が規定電圧以上に昇圧しているかを、製品出荷時に試験するには、仮想電源ライン１４の電圧を直接測定することが考えられる。
【００２７】
図２は、多数の内部回路（パワードメイン：ＰＤ）２１を有し、仮想電源ライン１４の電圧を外部測定器で直接測定可能にした半導体装置１０のレイアウトを示すブロック図である。図２に示すように、半導体装置１０は、多数の内部回路２１を有する。前述のように、各内部回路２１に対応して仮想電源ライン１４が設けられており、仮想電源ライン１４はＶＤＤＶ電源試験用電極パッド２３に引き出される。なお、図２では、主電源ライン１１および１２については図示を省略している。
【００２８】
図２に示すように、半導体装置１０は、電源供給、信号の入出力、検査等のために多数の電極パッドを有し、パッケージに搭載する時に、電極パッドの一部は、パッケージの端子にボンディングワイヤ等により接続される。なお、検査のための電極パッドは、パッケージの端子には接続されない。電極パッドは、組立工程ではボンディングワイヤが接続され、検査時にはプローブを接触させるため、大きな面積を有する。すなわち、電極パッドの個数を低減すると、半導体装置１０のレイアウト面積を低減できるため、電極パッドの個数低減が求められている。
【００２９】
図２において、斜線を付した電極パッド２３が、ＶＤＤＶ電源試験用電極パッドであり、斜線を付していない電極パッド２２が、ＶＤＤＶ電源試験用電極パッド以外の電極パッド２２である。図２に示すように、ＶＤＤＶ電源試験用電極パッド２３は、内部回路２１の個数分必要であり、内部回路２１の個数が多くなると、その分ＶＤＤＶ電源試験用電極パッド２３の個数も増加し、レイアウト面積は増加する。
【００３０】
図３は、仮想電源電圧を測定する構成を示す図である。
図３に示すように、半導体装置（ＬＳＩ）１０のＶＤＤ電源端子１５およびＶＳＳ電源端子１６を直流電源Ｓに接続する。ＶＤＤ電源端子１５およびＶＳＳ電源端子１６は、いずれかの電極パッド２２に接続される。検査制御回路１８は、バッファＢ１およびＢ２を含み、電極パッド２２に接続される試験制御用端子１７からの信号により、電源制御回路１３からの制御信号にかかわらず、駆動信号を出力するか否かを制御する。仮想電源ライン１４は、ＶＤＤＶ電源試験用電極パッド２３に引き出される。外部電圧測定器１９の測定プローブをＶＤＤＶ電源試験用電極パッド２３に接続する。これにより、仮想電源ライン１４の電圧が測定できる状態になる。なお、電源制御回路１３に検査制御回路１８に相当する回路を含めてもよい。これにより試験制御用端子１７を設けなくてもよくなるという利点がある。
【００３１】
図３の状態で、試験制御用端子１７から信号を入力して、検査制御回路１８が第１ＰＳＷグループのトランジスタＴｒ１をオンし、第２ＰＳＷグループのトランジスタＴｒ２はオフの状態にする。この状態で、外部電圧測定器１９が仮想電源ライン１４の電圧を測定し、規定電圧以上であるかを確認する。実際の試験工程では、さらに第２ＰＳＷグループのトランジスタＴｒ２をオンした状態で、仮想電源ライン１４の電圧を測定する。なお、時間的な電圧変化を考慮して、トランジスタＴｒ１をオンしてから所定時間後の電圧を測定するようにしてもよい。
【００３２】
図２に戻って、内部回路２１の個数が多いと、ＶＤＤＶ電源試験用電極パッド２３の個数も多くなる。そのため、ＶＤＤＶ電源試験用電極パッド２３を共通化して、１個のＶＤＤＶ電源試験用電極パッド２３に接続する仮想電源ラインを切り替えることが考えられる。しかし、仮想電源ライン１４の電圧の試験では、仮想電源電圧というアナログ信号を半導体装置１０の外部に出力する必要がある。そのため、複数ある内部回路２１のそれぞれの仮想電源ライン１４の電圧を、選択してＶＤＤＶ電源試験用電極パッド２３に出力したのでは、アナログ信号として高精度に測定するのが難しかった。
【００３３】
図４は、実施形態の半導体装置１０のレイアウトを示すブロック図である。
実施形態の半導体装置１０は、多数の内部回路（ＰＤ）２１を有する。各内部回路２１に対応して仮想電源ライン１４が設けられているが、図４では、仮想電源ライン１４は図示を省略している。さらに、図２では、主電源ライン１１および１２については図示を省略している。
【００３４】
図４に示すように、実施形態の半導体装置１０は、電源供給、信号の入出力、検査等のために多数の電極パッド２２を有する。検査のための電極パッドのうちの１個が、仮想電源ライン１４のＶＤＤＶ電源試験用電極パッド２４である。各内部回路２１に対応させて、判定回路３０が設けられる。図４では、判定回路３０は、内部回路２１内に設けられるように示されるが、次の図５に示すように、内部回路２１に対応して設けられる。判定回路３０は、第１ＰＳＷグループがオンし、第２ＰＳＷグループがオフした状態で、仮想電源ライン１４が規定電圧以上に昇圧しているか否かを判定する。判定結果は、規定電圧以上であるか否かを示す２値データである。複数の判定回路３０の判定結果は、半導体装置の試験用に広く用いられるスキャン回路を利用してＶＤＤＶ電源試験用電極パッド２４にシーケンスデータとして出力される。なお、図４では、スキャン回路は図示を省略している。また、各内部回路２１の電源制御回路１３にセレクタ回路を設け、判定結果を選択的にＶＤＤＶ電源試験用電極パッド２４に出力できるようにしてもよい。
【００３５】
実施形態の半導体装置１０は、図４に示すように、ＶＤＤＶ電源試験用電極パッド２４が１個であり、図３に示した各内部回路２１に対応した個数分のＶＤＤＶ電源試験用電極パッド２３を設ける場合に比べて、電極パッド数を大幅に低減できる。
【００３６】
図５は、実施形態の半導体装置１０における、１個の内部回路(Power Domain)２１と、判定回路３０と、パワーゲーティングに関係する部分を示すブロック図である。
【００３７】
図５に示すように、半導体装置（ＬＳＩ）１０のＶＤＤ電源端子１５およびＶＳＳ電源端子１６を、図４のいずれかの電極パッド２２を介して、直流電源Ｓに接続する。検査制御回路１８は、バッファＢ１およびＢ２を含み、電極パッド２２に接続される試験制御用端子１７からの信号により、電源制御回路１３からの制御信号にかかわらず、駆動信号を出力するか否かを制御する。仮想電源ライン１４は、判定回路３０に接続される。判定回路３０は、主電源ライン１１と１２に接続され、検査制御回路１８からのイネーブル信号ＥＮが有効（Ｈレベル）の時に、仮想電源ライン１４の電圧が、閾値以上であるかを判定する。前述のように、複数の判定回路３０の判定結果は、図示していないスキャン回路により、シーケンスデータとして、ＶＤＤＶ電源試験用電極パッド２４から出力される。
【００３８】
前述のように、第１ＰＳＷグループがオン状態の時に昇圧されるべき、仮想電源ライン１４の規定電圧は、ＶＤＤ電源の電圧の９０％程度であり、判定回路３０は、ＶＤＤ電源の電圧に近い閾値を有することが求められる。例えば、電源電圧１．０Ｖ時には、判定回路３０の閾値は、ＶＤＤ電源の電圧−１００ｍＶとする。言い換えれば、試験する半導体装置内に、内部回路と同じ製造プロセスで、電源電圧に近い閾値電圧を有する判定回路を作製することが求められる。
【００３９】
判定回路として機能する広く使用されている回路は、インバータ回路である。一般的なインバータ回路では、１段のＰチャネルトランジスタと１段のＮチャネルトランジスタを、高電位側の電源ＶＤＤと低電位側の電源ＶＳＳの間に直列に接続する。インバータ回路では、入力信号の電圧がインバータ回路の閾値より小さい場合には出力信号が「高（Ｈ）」レベルに、入力信号の電圧がインバータ回路の閾値より大きい場合には出力信号が「低（Ｌ）」レベルになる。このインバータ回路の閾値は、ＰチャネルトランジスタおよびＮチャネルトランジスタの構造および製造プロセスに応じて変化する。
【００４０】
インバータ回路の閾値を高くする代表的な第１の方法は、接続するＮチャネルトランジスタの縦積みの段数を増加させることである。ただし、段数は、トランジスタの閾値電圧により制限され、電源電圧ＶＤＤ−ＶＳＳを段数で除した電圧が、少なくともトランジスタの閾値電圧により大きいことが求められる。
【００４１】
インバータ回路の閾値を高くする第２の方法は、トランジスタの構造を変えることである。トランジスタは、ゲート幅を長くするとトランジスタの駆動電流が増加し（すなわちオン抵抗が小さくなり）、ゲート幅を短くすると駆動電流が減少する。また、トランジスタは、ゲート長を短くすると駆動電流が大きく、ゲート幅を長くすると駆動電流が小さくなる。
【００４２】
また、トランジスタの駆動電流量に影響する要因として製造プロセスがある。以下の説明では、ＰチャネルトランジスタおよびＮチャネルトランジスタを平均的な駆動電流量になるように製造する製造プロセスをＴＴ(Pch: Typical, Nch: Typical)で表す。同様に、ＰチャネルトランジスタおよびＮチャネルトランジスタの両方を大きい駆動電流量になるように製造する製造プロセスをＦＦ(Pch: fast, Nch: Fast)で表す。さらに、ＰチャネルトランジスタおよびＮチャネルトランジスタの両方を小さい駆動電流量になるように製造する製造プロセスをＳＳ(Pch: slow, Nch: Slow)で表す。Ｐチャネルトランジスタを小さい駆動電流量になるように、Ｎチャネルトランジスタを大きい駆動電流量になるように製造する製造プロセスをＳＦ(Pch: slow, Nch: Fast)で表す。Ｐチャネルトランジスタを大きい駆動電流量になるように、Ｎチャネルトランジスタを小さい駆動電流量になるように製造する製造プロセスをＦＳ(Pch: Fast, Nch: Slow)で表す。
【００４３】
インバータ回路の閾値を高くするには、Ｐチャネルトランジスタの動作速度を高速に、Ｎチャネルトランジスタの動作速度を低速にするプロセスを採用することが望ましい。
【００４４】
図６は、高閾値を有するインバータ回路の回路例を示す図である。
図６のインバータ回路は、ＰチャネルトランジスタＭＰ００、２個のＮチャネルトランジスタＭＮ００およびＭＮ０１を、ＶＤＤとＶＳＳの間に直列に接続したインバータ回路を示す図である。言い換えれば、Ｎチャネルトランジスタの段数を２段にしたインバータ回路である。
【００４５】
図６のインバータ回路は、入力信号ＶＩＮの電圧が閾値より小さい場合には、出力（判定）信号ＦＬＧがＨレベルであり、ＶＩＮの電圧が閾値より大きくなるとＦＬＧがＬレベルに変化する。なお、図６のインバータ回路は、ＰチャネルトランジスタＭＰ００のゲートにＶＳＳを印加した場合も同様の判定動作を行い、閾値は一層高くなる。
【００４６】
図７は、図６のインバータ回路で、入力信号ＶＩＮの電圧に対する出力（判定）信号ＦＬＧの電圧を示す図である。図７において、実線はプロセス条件ＦＳの場合を、破線はプロセス条件ＳＦの場合を、点線はプロセス条件ＳＳの場合を、一点鎖線はプロセス条件ＴＴの場合を、二点鎖線はプロセス条件ＦＦの場合を、それぞれ示す。また、Ｐで示すグループは、図６のインバータ回路で高閾値化を行わない通常のトランジスタ構造の場合を、Ｑで示すグループは、図６のインバータ回路で高閾値化を行ったトランジスタ構造の場合を、それぞれ示す。高閾値化を行わない通常の構造に比べて高閾値化を行った構造の場合は、ＰチャネルトランジスタＭＰ００は、ゲート長を短く、ゲート幅を長くして、駆動電流量が大きくなるようにしている。また、ＮチャネルトランジスタＭＮ００およびＭＮ０１は、ゲート長を長く、ゲート幅を短くして、駆動電流量が小さくなるようにしている。
【００４７】
図７に示すように、Ｐで示す通常の構造の場合、プロセス条件により閾値電圧は異なるが、ある入力電圧を境としてＦＬＧの電圧は急激に変化しており、インバータ回路として望ましい動作が実現されることが分かる。また、閾値は、プロセス条件に応じてバラツキ、プロセス条件ＦＳの場合に最大になり、プロセス条件ＳＦの場合に最小になることが分かる。Ｒはプロセス条件によるバラツキ具合を示し、実際の製造プロセスにおける製造バラツキの影響に関係する。さらに、ＦＬＧの電圧は、プロセス条件にかかわらず、Ｔで示す範囲まで確実に低下している。これは、インバータ回路としての誤動作や動作不良要因が少ないことを意味する。
【００４８】
しかし、通常の構造のインバータ回路では、本実施形態で求められる閾値に達しないので、高閾値化の構造にすると、閾値は高くなる。しかし、プロセス条件によるバラツキ具合は、Ｒで示す狭い範囲からＳで示す広い範囲に増加し、プロセス条件のバラツキの影響を受けやすくなることが分かる。また、ＦＬＧの電圧は、Ｕで示す範囲では、十分に低下せず、誤動作や動作不良要因となる恐れが増加することが分かる。
【００４９】
特に、高閾値化する上で重要なプロセス条件ＦＳについてはＳで示す部分で次に閾値の大きなプロセス条件ＳＳとの差が大きく、プロセス条件のバラツキの影響をもっとも受けやすくなることが分かる。また、Ｕで示す範囲では、ＦＬＧの電圧低下が不十分で、誤動作や動作不良要因を発生する可能性が高いことが分かる。
【００５０】
以上のように、図６のインバータ回路では、高閾値化する構造を適用すると、たとえ閾値が高くなっても、プロセス条件のバラツキの影響を受けやすくなり、誤動作が発生しやすくなるため、実際の半導体装置に適用するのが難しいことが分かる。
【００５１】
図８は、インバータ回路として動作する代表的なシュミットトリガ回路を示す図である。
図８のシュミットトリガ回路は、２個のＰチャネルトランジスタＭＰ１１およびＭＰ１２と、２個のＮチャネルトランジスタＭＮ１１およびＭＮ１２を、ＶＤＤとＶＳＳの間に直列に接続したインバータ回路部を有する。図８のシュミットトリガ回路は、さらに、ＭＰＮ１とＭＮ１２の接続ノードＡとＶＤＤの間に接続され、ゲートに出力信号ＯＵＴが印加されるＮチャネルトランジスタＭＮ１０を有する。図８のシュミットトリガ回路は、さらに、ＭＰ１１とＭＰ１２の接続ノードＢとＶＳＳの間に接続され、ゲートに出力信号ＯＵＴが印加されるＰチャネルトランジスタＭＰ００を有する。シュミットトリガ回路では、入力信号ＶＩＮがＬレベルの場合、出力信号ＯＵＴはＨレベルであり、ＮチャネルトランジスタＭＮ１０がオンしているため、ノードＡはＶＤＤに接続されている。そのため、ＶＩＮが上昇してもノードＡの電圧は低下しにくいため、閾値が高くなる。
【００５２】
しかし、図８のシュミットトリガ回路に上記の高閾値化する構造およびプロセス条件ＦＳを適用すると、たとえ閾値が高くなっても、プロセス条件のバラツキの影響を受けやすくなり、誤動作が発生しやすくなるという問題を生じる。
【００５３】
以上説明したように、図６および図８に示したインバータ回路では、図５に示した、第1ＰＳＷグループが昇圧すべき仮想電源ライン１４がＶＤＤ電源電圧に近い規定電圧以上に昇圧していることが判定可能な判定回路を実現できない。
【００５４】
そこで、本実施形態では、プロセス条件に関わらず、高い電圧の入力信号を判定可能な高閾値を保つ判定回路を実現して、判定回路に適用する。
【００５５】
図９は、本実施形態で使用する判定回路の回路構成を示す図である。
図９の判定回路は、第１の高閾値インバータ部４１と、第２の高閾値インバータ部４２と、を有する。第１の高閾値インバータ部４１は、ＶＤＤとＶＳＳの間に直列に接続されたＰチャネルトランジスタＭＰ２０および３個のＮチャネルトランジスタＭＮ２１、ＭＮ２２およびＭＮ２３と、ＭＰ２０に並列に接続されたＰチャネルトランジスタＭＰ２０と、を有する。言い換えれば、第１の高閾値インバータ部４１は、４段のうち３段をＮチャネルトランジスタで形成したインバータ回路であり、Ｎチャネルトランジスタが多段である分高閾値である。入力信号ＶＩＮは、ＭＰ２０、ＭＮ２１およびＭＮ２２のゲートに印加され、ＭＰ２０とＭＮ２１の接続ノードＥから出力信号ＦＬＧが出力される。ＭＮ２３のゲートには、バッファＢ１１を介してイネーブル信号ＥＮが印加される。イネーブル信号ＥＮは、判定回路の動作時にＨレベルに固定され、ＭＮ２３をオンする。イネーブル信号ＥＮがＬレベルの時には、判定回路は動作しない。ＭＮ２３は、イネーブル機能を実現するだけでなく、閾値の微調整にも利用する。
【００５６】
第１の高閾値インバータ部４１は、ＭＮ２１とＭＮ２２の接続ノードＤとＶＤＤの間に接続され、ゲートに出力信号ＦＬＧが印加されるＮチャネルトランジスタＭＮ２０を、さらに有する。ＭＮ２０は、入力信号ＶＩＮがＬレベルからＨレベルに変化する時の閾値を上昇させるシュミットトリガ回路を形成する。ＭＮ２０は、シュミットトリガ回路を形成するように設けることが望ましいが、ＭＮ２０を設けず、シュミットトリガ機能を有さないインバータ回路としてもよい。
【００５７】
第２の高閾値インバータ部４２は、ＶＤＤとＶＳＳの間に直列に接続されたＰチャネルトランジスタＭＰ３０およびＮチャネルトランジスタＭＮ３１を有する。ＭＰ３０のゲートはＶＳＳに接続され、ＭＮ３１のゲートには出力信号ＦＬＧが印加される。ＭＰ３０とＭＮ３１の接続ノードＦは、ＭＰ２１のゲートに接続される。第２の高閾値インバータ部４２の高閾値化を図るために、ＭＰ３０のゲートはＶＳＳに接続することが望ましいが、出力信号ＦＬＧをＭＰ３０のゲートに印加する通常のインバータ回路としてもよい。
【００５８】
図９の判定回路のＰチャネルトランジスタおよびＮチャネルトランジスタは、高閾値化した構造および高閾値化したプロセス条件で製造される。
【００５９】
次に、図９の実施形態の判定回路における、入力信号、すなわち仮想電源ライン１４の電圧がＶＳＳ電源電圧から昇圧する時の動作について説明する。
【００６０】
動作開始時には、まずＥＮ信号をＨレベルにし、ＭＮ２３をオンする。
動作開始直後は、入力信号ＶＩＮはＶＳＳ電源電圧が印加されているため、ＭＮ２１およびＭＮ２２がそれぞれオフし、ＭＰ２０がオンし、第１の高閾値インバータ部４１のノードＥの出力信号ＦＬＧはＨレベルの状態にある。第２の高閾値インバータ部４２は、第１の高閾値インバータ部４１の出力信号ＦＬＧを受け、ノードＦはＬレベルの状態にある。第１の高閾値インバータ部４１のＭＮ２１は、ＭＰ２０と同様にオンしている。すなわち動作開始直後には、判定回路は、ＭＰ２０およびＭＰ２１の両方のＰチャネルトランジスタにより出力信号ＦＬＧをＨレベルにする方向に高い駆動能力を有し、出力信号ＦＬＧをＨレベルに保っている。
【００６１】
ここで、入力信号ＶＩＮが昇圧した直後、出力信号ＦＬＧはＨレベルであり、ＭＮ２０がオンしているため、ノードＤの電圧はＶＤＤ電源電圧からＮチャネルトランジスタの閾値電圧Ｖｔｈｎ分降下した電圧値（ＶＤＤ−Ｖｔｈｎ）に保たれている。この時、ノードＣの電圧は、ＶＳＳ電源電圧である。
【００６２】
その後、入力信号ＶＩＮが昇圧すると、ＭＮ２２の駆動能力が上昇し、ノードＤの電圧が下がり始める。この時のノードＤの電圧は、オン状態にあるＭＮ２０と、動作開始直後はオフ状態であったが次第に駆動能力が上がるＭＮ２２の駆動能力の比で決定される。
【００６３】
すなわち、ノードＤの電圧はＮチャネルトランジスタの駆動能力だけで決定するため、製造プロセス条件の変動に影響されにくい。さらに、レイアウトを考慮すれば、ノードＤの電圧は、プロセス条件変動の影響を殆ど受けないように設計することが可能である。
【００６４】
次に、ノードＤの電圧が下がり続けると、ＭＮ２１について、
（ノードＥの電圧）−（ノードＤの電圧）＞Ｖｔｈｎ
ただし、Ｖｔｈｎ：Ｎチャネルトランジスタの閾値
の条件を満たす状態が起きる。この時ＭＮ２１がオン状態となり、入力信号ＶＩＮがゲートに印加されるほかのＮチャネルトランジスタＭＮ２２もオン状態になる。
これにより、ノードＥの電圧は一気に下がり始め、出力信号ＦＬＧはＬレベルに遷移する。
【００６５】
また、この時、第２の高閾値インバータ部４２は、入力である出力信号ＦＬＧがＬレベルに遷移するため、出力であるノードＦがＨレベルに遷移し、第１の高閾値インバータ部４１のＭＰ２１がオフ状態となる。
【００６６】
このように、第１の高閾値インバータ部４１が、ＦＬＧをＨレベルからＬレベルに駆動(遷移)させ始めた直後に、第２の高閾値インバータ部４２は、第１の高閾値インバータ部４１のＰチャネルトランジスタ全体の駆動能力を下げる。言い換えれば、第２の高閾値インバータ部４２は、第１の高閾値インバータ部４１が出力信号ＦＬＧのＬレベルへの変化を開始すると、ＦＬＧをＨレベルにするＰチャネルトランジスタの駆動能力を抑制するフィードバック回路として働く。
【００６７】
すなわち、図６および図８の高閾値インバータが動作不良を起こしていた、Ｐチャネルトランジスタの駆動能力が高い条件であるプロセス条件ＦＳの時に、第２の高閾値インバータ部４２を用いることにより、Ｐチャネルトランジスタの駆動能力が下がる。これにより、第２の高閾値インバータ部４２を用いることでプロセス条件がＦＳの時において、動作不良を起こすことなく、高い電圧の入力信号を判定可能な高閾値を実現できる。
【００６８】
また、Ｐチャネルトランジスタの駆動能力が低い条件であるプロセス条件ＳＦの時において、Ｎチャネルトランジスタの駆動能力が相対的に高い条件となるため、第１の高閾値インバータ部４１の閾値は低くなる。しかし、第２の高閾値インバータの閾値も同様に低くなる。そのため、入力信号ＶＩＮの電圧が昇圧する過程において、第１の高閾値インバータ部４１の出力信号ＦＬＧの電圧が下がり始めても、例えばプロセス条件ＦＳ時などと比べて、第２の高閾値インバータ部４２は動作しにくくなる。すなわち、他のプロセス条件の場合と同様に、入力信号ＶＩＮの電圧が昇圧しても、他のプロセス条件の場合と比べ第２の高閾値インバータ部４２の出力の電圧が上がらない。そのため、第1の高閾値インバータのＭＰ２１がオフ状態になりにくく、出力信号ＦＬＧの電圧はＶＳＳ電源電圧まで下がりにくい。
【００６９】
以上のようにして、第２の高閾値インバータ部４２を用いることでプロセス条件がＦＳ時においても、高い電圧の入力信号ＶＩＮを判定可能な高閾値を実現可能な判定回路が実現できる。
【００７０】
図１０は、図９の判定回路で、入力信号ＶＩＮの電圧に対する出力（判定）信号ＦＬＧの電圧を示す図である。図１０において、図７と同様に、実線はプロセス条件ＦＳの場合を、破線はプロセス条件ＳＦの場合を、点線はプロセス条件ＳＳの場合を、一点鎖線はプロセス条件ＴＴの場合を、二点鎖線はプロセス条件ＦＦの場合を、それぞれ示す。図１０から明らかなように、図９の判定回路は、プロセス条件にかかわらず、高い閾値が得られ、プロセス条件のバラツキの影響も受けにくいことが分かる。したがって、図９の判定回路は、インバータ回路としての誤動作や動作不良要因が少ない。
【００７１】
図１１は、判定回路の変形例を示す図である。図１１の判定回路は、第２の高閾値インバータ部４２において、２個のＮチャネルトランジスタＭＮ３０およびＭＮ３１を接続したことが、図９の判定回路と異なる。言い換えれば、図１１の判定回路は、第２の高閾値インバータ部４２を３段構成にして、より高閾値にしている。
【００７２】
図１２は、判定回路の別の変形例を示す図である。図１２の判定回路は、第２の高閾値インバータ部４２において、ＭＮ３０とＭＮ３１の接続ノードとＶＤＤとの間に接続され、ゲートが第２の高閾値インバータ部４２の出力に接続されるＮチャネルトランジスタＭＮ３２を接続したことが、図１１と異なる。言い換えれば、図１２の判定回路は、第２の高閾値インバータ部４２をシュミットトリガ回路としたことが異なる。これにより、出力信号ＦＬＧがＬに変化する時に、ＭＰ２１をオフするタイミングを遅延させて、第１の高閾値インバータ部４１を高閾値化する。
【００７３】
以上のように、本実施形態では、製造工程のプロセス条件にかかわらず、高い電圧の入力信号を判定可能な高閾値を保つことが可能な判定回路が実現できる。
【００７４】
さらに、本実施形態の半導体装置において、図５の判定回路３０として、図９、図１１および図１２の判定回路を使用することにより、仮想電源ライン１４が規定電圧（ＶＤＤ−１００ｍｖ）以上に昇圧されたかを、確実に判定できるようになる。これにより、仮想電源電圧ＶＤＤＶを段階的に昇圧する方式のパワーゲーティングを行う半導体装置で、各仮想電源ライン１４が規定電圧まで昇圧されるかを判定して、判定データをシーケンスデータとして外部に出力することが可能になる。これにより、各仮想電源ライン１４を直接電極パッドに引き出して試験する場合に比べて、試験に必要なＩ／Ｏセルおよび電極パッドの数を削減できるという顕著な効果が得られる。
【００７５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００７６】
１１    高電位（ＶＤＤ）側主電源ライン
１２    低電位（ＶＳＳ）側主電源ライン
１３    電源制御回路
１４    仮想電源ライン
２１    内部回路(Power Domain) 
２２    電極パッド
２３  ２４    ＶＤＤＶ電源試験用電極パッド
３０    判定回路
４１    第１の高閾値インバータ部
４２    第２の高閾値インバータ部
ＶＩＮ    入力信号（仮想電源電圧）
ＦＬＧ    出力（判定）信号
【図１】
2014027593.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2014027593.tif 000011
【図１０】
2014027593.tif 000012
【図１１】
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【図１２】
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