(57)【要約】      （修正有）【課題】オーバーシュート及びアンダーシュートを低減させると共に、使用される電源電圧の電圧値に拘わらず波形歪みが生じない出力信号を生成することが可能な出力バッファ及び半導体装置を提供する。【解決手段】入力信号ＤＩＮに応じて電源電圧ＶＤＤに対応した電圧値を送出する第１トランジスタ１と出力ラインＤＯＵＴとの間に設けた電圧緩和用の第２トランジスタ２のゲート端子に、この第２トランジスタをオン状態に設定し且つ電源電圧に追従させて第２トランジスタのゲート・ソース間電圧を一定にする電源対応バイアス電圧ＢＶＡを印加している。【選択図】図１
2014027401.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応答して電源電圧に対応した電圧値を有する出力信号を出力ラインを介して送出する出力バッファであって、
ソース端子に前記電源電圧が印加されており、ゲート端子に前記入力信号が供給されている第１ＭＯＳトランジスタと、
ドレイン端子が前記出力ラインに接続されており、ソース端子に前記第１ＭＯＳトランジスタのドレイン端子が接続されている第２ＭＯＳトランジスタと、
前記電源電圧に応じて変化しつつ前記第２ＭＯＳトランジスタをオン状態にし、且つ前記第２ＭＯＳトランジスタのゲート・ソース間電圧を一定にする電圧値を有するバイアス電圧を生成してこれを前記第２ＭＯＳトランジスタのゲート端子に供給するバイアス生成回路と、を有することを特徴とする出力バッファ。
【請求項２】
前記バイアス生成回路は、前記電源電圧が許容範囲の下限電圧値である場合には上限電圧値である場合に比して前記許容範囲の電圧幅の分だけ電圧値が低いバイアス電圧を生成することを特徴とする請求項１記載の出力バッファ。
【請求項３】
前記バイアス生成回路は、前記電源電圧を分圧して夫々異なる複数の候補電圧を生成する分圧手段と、
前記複数の候補電圧の内から選択信号によって示される１つを選択しこれを基準電圧として送出するセレクタと、
前記基準電圧の電圧値を所定値だけ低下させる基準電圧調整手段と、
前記基準電圧調整手段によって調整の施された基準電圧を増幅した電圧を前記バイアス電圧として生成する増幅手段と、を含むことを特徴とする請求項１又は２記載の出力バッファ。
【請求項４】
ドレイン端子が前記出力ラインに接続されている第３ＭＯＳトランジスタと、
ソース端子に接地電圧が印加されており、ドレイン端子が前記第３ＭＯＳトランジスタのソース端子に接続されており、ゲート端子に前記入力信号が供給されている第４ＭＯＳトランジスタと、
前記電源電圧に基づいて前記第３ＭＯＳトランジスタをオン状態に設定する固定電圧値のバイアス電圧を生成してこれを前記第３ＭＯＳトランジスタのゲート端子に供給する固定バイアス生成回路と、を更に含むことを特徴とする請求項１〜３のいずれか１に記載の出力バッファ。
【請求項５】
入力信号に応答して電源電圧に対応した電圧値を有する出力信号を出力ラインを介して送出する出力バッファが形成されている半導体装置であって、
前記出力バッファは、
ソース端子に前記電源電圧が印加されており、ゲート端子に前記入力信号が供給されている第１ＭＯＳトランジスタと、
ドレイン端子が前記出力ラインに接続されており、ソース端子に前記第１ＭＯＳトランジスタのドレイン端子が接続されている第２ＭＯＳトランジスタと、
前記電源電圧に応じて変化しつつ前記第２ＭＯＳトランジスタをオン状態にし、且つ前記第２ＭＯＳトランジスタのゲート・ソース間電圧を一定にする電圧値を有するバイアス電圧を生成してこれを前記第２ＭＯＳトランジスタのゲート端子に供給するバイアス生成回路と、を有することを特徴とする半導体装置。
【請求項６】
前記バイアス生成回路は、前記電源電圧が許容範囲の下限電圧値である場合には上限電圧値である場合に比して前記許容範囲の電圧幅の分だけ電圧値が低いバイアス電圧を生成することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記バイアス生成回路は、前記電源電圧を分圧して夫々異なる複数の候補電圧を生成する分圧手段と、
前記複数の候補電圧の内から選択信号によって示される１つを選択しこれを基準電圧として送出するセレクタと、
前記基準電圧の電圧値を所定値だけ低下させる基準電圧調整手段と、
前記基準電圧調整手段によって調整の施された基準電圧を増幅した電圧を前記バイアス電圧として生成する増幅手段と、を含むことを特徴とする請求項５又は６記載の半導体装置。
【請求項８】
前記出力バッファは、
ドレイン端子が前記出力ラインに接続されている第３ＭＯＳトランジスタと、
ソース端子に接地電圧が印加されており、ドレイン端子が前記第３ＭＯＳトランジスタのソース端子に接続されており、ゲート端子に前記入力信号が供給されている第４ＭＯＳトランジスタと、
前記電源電圧に基づいて前記第３ＭＯＳトランジスタをオン状態に設定する固定電圧値のバイアス電圧を生成してこれを前記第３ＭＯＳトランジスタのゲート端子に供給する固定バイアス生成回路と、を更に含むことを特徴とする請求項５〜７のいずれか１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型のＭＯＳ（Metal Oxide Semiconductor）からなる出力バッファ及びかかる出力バッファが形成されている半導体装置に関する。
【背景技術】
【０００２】
かかる出力バッファとして、入力信号に応じて相補的にオンオフ状態となるｐチャネルＭＯＳ型のトランジスタ及びｎチャネルＭＯＳ型のトランジスタの各々と、出力端子との間に、出力電圧のオーバーシュート及びアンダーシュートを緩和させるべく、電圧緩和用のＭＯＳトランジスタを設けたものが提案されている（例えば、特許文献１の図１（ａ）参照）。この出力バッファでは、上記した電圧緩和用のトランジスタ各々のゲート端子に固定のバイアス電圧ＶＢを印加することにより、夫々を抵抗素子として動作させる。これにより、出力端子に流れ込む出力電流の急峻な変動が抑制され、それに伴い出力電圧のオーバーシュート及びアンダーシュートが軽減される。
【０００３】
また、現在、このような出力バッファを駆動する電源電圧として、３．０ボルト〜３．６ボルトの電圧範囲を許容しているものが製品化されている。
【０００４】
この際、上記した出力バッファにおいて、電源電圧として３．６ボルトを用いた場合、電圧緩和用のトランジスタのゲート・ソース間電圧は（３．６−ＶＢ）ボルトとなり、この（３．６−ＶＢ）ボルトの二乗に比例した出力電流が送出されることになる。
【０００５】
一方、電源電圧として３．０ボルトを用いた場合には、電圧緩和用のトランジスタのゲート・ソース間電圧は（３．０−ＶＢ）ボルトとなり、この（３．０−ＶＢ）ボルトの二乗に比例した出力電流が送出されることになる。
【０００６】
従って、電源電圧が３．０ボルトである場合には３．６ボルトである場合に比して著しく出力電流が低くなる。よって、出力バッファに接続される負荷が重い場合には出力信号の波形に歪みが発生するという問題が生じた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０７−６６７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、かかる問題を解決すべく為されたものであり、オーバーシュート及びアンダーシュートを低減させると共に、使用される電源電圧が許容範囲の下限電圧値であっても波形歪みが生じない出力信号を生成することが可能な出力バッファ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る出力バッファは、入力信号に応答して電源電圧に対応した電圧値を有する出力信号を出力ラインを介して送出する出力バッファであって、ソース端子に前記電源電圧が印加されており、ゲート端子に前記入力信号が供給されている第１ＭＯＳトランジスタと、ドレイン端子が前記出力ラインに接続されており、ソース端子に前記第１ＭＯＳトランジスタのドレイン端子が接続されている第２ＭＯＳトランジスタと、前記電源電圧に応じて変化しつつ前記第２ＭＯＳトランジスタをオン状態にし、且つ前記第２ＭＯＳトランジスタのゲート・ソース間電圧を一定にする電圧値を有するバイアス電圧を生成してこれを前記第２ＭＯＳトランジスタのゲート端子に供給するバイアス生成回路と、を有する。
【００１０】
また、本発明に係る半導体装置は、入力信号に応答して電源電圧に対応した電圧値を有する出力信号を出力ラインを介して送出する出力バッファが形成されている半導体装置であって、前記出力バッファは、ソース端子に前記電源電圧が印加されており、ゲート端子に前記入力信号が供給されている第１ＭＯＳトランジスタと、ドレイン端子が前記出力ラインに接続されており、ソース端子に前記第１ＭＯＳトランジスタのドレイン端子が接続されている第２ＭＯＳトランジスタと、前記電源電圧に応じて変化しつつ前記第２ＭＯＳトランジスタをオン状態にし、且つ前記第２ＭＯＳトランジスタのゲート・ソース間電圧を一定にする電圧値を有するバイアス電圧を生成してこれを前記第２ＭＯＳトランジスタのゲート端子に供給するバイアス生成回路と、を有する。
【発明の効果】
【００１１】
本発明に係る出力バッファは、入力信号に応じて電源電圧に対応した電圧値を送出する第１ＭＯＳトランジスタ（１）と出力ラインとの間に設けた電圧緩和用の第２ＭＯＳトランジスタ（２）のゲート端子に、この第２ＭＯＳトランジスタをオン状態に設定し且つ電源電圧に追従させて第２ＭＯＳトランジスタのゲート・ソース間電圧を一定にする電源対応バイアス電圧を印加している。よって、電圧緩和用のトランジスタを設けたことにより、出力信号に生じるアンダーシュート及びオーバーシュートが低減される。更に、電源電圧がその電圧許容範囲内のいずれの電圧値であっても電圧緩和用の第２ＭＯＳトランジスタのゲート・ソース間電圧が一定となる。
【００１２】
従って、本発明に係る出力バッファによれば、電源電圧の電圧値に拘わらず一定の出力電流を送出することができるので、使用される電源電圧がその電圧許容範囲内の下限電圧値であっても、波形歪みを生じさせることのない高品質な出力信号を送出することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る出力バッファ１００を示す回路図である。
【図２】電源対応バイアス生成回路５２の内部構成を示す回路図である。
【図３】電源対応バイアス生成回路５２で生成される電源対応バイアス電圧ＢＶＡの対電源電圧推移特性を示す特性図である。
【発明を実施するための形態】
【００１４】
図１は、本発明に係る出力バッファ１００を示す回路図である。
【００１５】
図１に示す出力バッファ１００は、ＣＭＯＳ半導体装置としての半導体基板に形成されており、電圧許容範囲が３．０ボルト〜３．６ボルトの電源電圧ＶＤＤで動作する。出力バッファ１００は、ｐチャネルＭＯＳ型のトランジスタ１及び２、ｎチャネルＭＯＳ型のトランジスタ３及び４、バイアス電圧生成回路５を含む。この際、トランジスタ１及び４は、本出力バッファ１００の中核となるインバータ部であり、トランジスタ２及び３は、電圧変動緩和用に設けられたトランジスタである。
【００１６】
高電位側のトランジスタ１及び低電位側のトランジスタ４各々のゲート端子には入力信号ＤＩＮが供給される。トランジスタ１のソース端子には、例えば３．０〜３．６ボルトの電源電圧ＶＤＤが印加されており、そのドレイン端子にはトランジスタ２のソース端子が接続されている。トランジスタ２のゲート端子にはバイアス電圧生成回路５から供給された電源対応バイアス電圧ＢＶＡ（後述する）が供給されており、そのドレイン端子は出力ラインＬＯＵＴに接続されている。
【００１７】
低電位側のトランジスタ４のソース端子には、例えば０ボルトの接地電圧ＶＳＳが印加されており、そのドレイン端子にはトランジスタ３のソース端子が接続されている。トランジスタ３のゲート端子にはバイアス電圧生成回路５から供給された例えば３．０ボルトの固定バイアス電圧ＢＦＸが供給されており、そのドレイン端子は出力ラインＬＯＵＴに接続されている。
【００１８】
バイアス電圧生成回路５は、固定バイアス生成回路５１及び電源対応バイアス生成回路５２を有する。
【００１９】
固定バイアス生成回路５１は、電源電圧ＶＤＤに基づいて例えば３．０ボルトの固定バイアス電圧ＢＦＸを生成し、これを電圧変動緩和用のトランジスタ３のゲート端子に供給する。
【００２０】
電源対応バイアス生成回路５２は、電源電圧ＶＤＤに基づいて以下の如き電源対応バイアス電圧ＢＶＡを生成し、これを電圧変動緩和用のトランジスタ２のゲート端子に供給する。
【００２１】
図２は、かかる電源対応バイアス生成回路５２の内部構成の一例を示す回路図である。
【００２２】
図２において、互いに直列に接続されているｎチャネルＭＯＳ型のトランジスタ５２０１〜５２０ｎは、夫々がダイオード接続されている。この直列接続中の一端のトランジスタ５２０１のドレイン端子には電源電圧ＶＤＤが印加されており、他端のトランジスタ５２０ｎのソース端子には接地電圧ＶＳＳが印加されている。この際、トランジスタ５２０１〜５２０ｎ（ｎは２以上の整数）によるトランジスタ同士の接続点の各々に生じた電圧が、基準電圧の候補となる候補電圧Ｒ１〜Ｒｎ−１としてセレクタ５２１に供給される。すなわち、トランジスタ５２０１〜５２０ｎは、直列接続されたｎ個の抵抗からなる分圧回路として動作し、電源電圧ＶＤＤを分圧して得られた、夫々異なる電圧値からなる候補電圧Ｒ１〜Ｒｎ−１をセレクタ５２１に供給するのである。
【００２３】
セレクタ５２１は、候補電圧Ｒ１〜Ｒｎ−１の内から、外部供給された基準電圧選択信号ＳＥＬＲにて示される１つを基準電圧ＲＥＦとして選択し、これをラインＬ１を介してスイッチング素子５２２の一端、及びオペアンプ５２３の非反転入力端子に供給する。
【００２４】
スイッチング素子５２２の他端には定電流源５２４が接続されている。スイッチング素子５２２は、外部供給された基準電圧微調整信号ＲＣＮＴに応じてオン状態となり、定電流源５２４にて生成された定電流を上記ラインＬ１から引き抜く。これにより、ラインＬ１上の電圧が低下する。すなわち、スイッチング素子５２２及び定電流源５２４は、基準電圧微調整信号ＲＣＮＴに応じて基準電圧ＲＥＦの電圧値を所定値だけ低下するという基準電圧調整手段として動作するのである。
【００２５】
オペアンプ５２３の出力端子はラインＬ２を介して抵抗５２５の一端、及び次段のオペアンプ５２６の非反転入力端子に接続されている。抵抗５２５の他端は、抵抗５２７の一端及びオペアンプ５２３の反転入力端子に接続されている。抵抗５２７の他端には接地電圧ＶＳＳが印加されている。かかる構成により、オペアンプ５２３は、非反転増幅回路として動作し、基準電圧ＲＥＦの電圧値を利得（１＋抵抗５２５の抵抗値／抵抗５２７の抵抗値）にて増幅したものをバイアス電圧ＢＶとして、ラインＬ２上に送出する。
【００２６】
オペアンプ５２６は、その出力端子が自身の反転入力端子に接続されてなる、いわゆるボルテージフォロワ回路として動作し、バイアス電圧ＢＶにて示される電圧を電源対応バイアス電圧ＢＶＡとして低インピーダンスで出力する。
【００２７】
図２に示す構成により、電源対応バイアス生成回路５２は、電圧許容範囲が３．０ボルト〜３．６ボルトの電源電圧ＶＤＤに追従させて、図３に示す如く０ボルト〜０．６ボルトの電圧値を有する電源対応バイアス電圧ＢＶＡを生成するのである。つまり、図３に示すように、電源電圧ＶＤＤが電圧許容範囲の上限電圧値である３．６ボルトの場合には、０．６ボルトの電圧値を有する電源対応バイアス電圧ＢＶＡを生成し、下限電圧値である３．０ボルトの場合には、０ボルトの電圧値を有する電源対応バイアス電圧ＢＶＡを生成するのである。
【００２８】
要するに、電源対応バイアス生成回路５２は、電源電圧ＶＤＤがその許容範囲（３．０〜３．６ボルト）の下限電圧値（３．０ボルト）である場合には上限電圧値（３．６ボルト）である場合に比して、許容範囲の電圧幅、つまり３．６ボルト−３．０ボルト＝０．６ボルト分だけ電圧値が低い電源対応バイアス電圧を生成するのである。
【００２９】
尚、この電源対応バイアス生成回路５２において、図３に示す如く電源電圧ＶＤＤに追従した電源対応バイアス電圧ＢＶＡを生成させるべく、先ず、基準電圧選択信号ＳＥＬＲにより、電源電圧ＶＤＤを分圧して得られた候補電圧Ｒ１〜Ｒｎ−１の内から基準電圧ＲＥＦとして最適なものを１つだけ選択させる。この際、電源電圧ＶＤＤが３．０ボルトである場合に、電圧低下調整手段（５２２、５２４）の電圧低下調整によってラインＬ１上の基準電圧ＲＥＦが０ボルトとなるような候補電圧Ｒを選択する。更に、電源電圧ＶＤＤを３．０ボルトから３．６ボルトに推移させた場合に、電源対応バイアス電圧ＢＶＡが図３に示す如く０ボルトから０．６ボルトに推移するように、オペアンプ５２３の利得を設定、つまり抵抗５２５及び５２７の抵抗値を設定しておく。
【００３０】
以下に、図１に示す構成を有する出力バッファ１００の動作について説明する。
【００３１】
先ず、論理レベル１の入力信号ＤＩＮが供給されると、トランジスタ１がオフ状態、トランジスタ４がオン状態に設定されるので、出力ラインＬＯＵＴ側からトランジスタ３及び４を介して電流が引き込まれる。これにより、出力ラインＬＯＵＴ上の電圧が低下し、その結果、接地電圧ＶＳＳに対応した論理レベル０の出力信号ＤＯＵＴが出力ラインＬＯＵＴを介して送出されることになる。一方、論理レベル０の入力信号ＤＩＮが供給されると、トランジスタ１がオン状態、トランジスタ４がオフ状態に設定されるので、電源電圧ＶＤＤに基づく電流がトランジスタ１及び２を介して出力ラインＬＯＵＴに送出される。これにより、出力ラインＬＯＵＴ上の電圧が上昇し、その結果、電源電圧ＶＤＤに対応した論理レベル１の出力信号ＤＯＵＴが出力ラインＬＯＵＴを介して送出されることになる。
【００３２】
ここで、電源電圧ＶＤＤが電圧許容範囲の上限電圧値、つまり３．６ボルトである場合には、電圧緩和用のトランジスタ２のゲート端子には、図３に示す如き０．６ボルトの電源対応バイアス電圧ＢＶＡが供給されるので、このトランジスタ２のゲート・ソース間電圧は、（３．６−０．６）ボルト、つまり３．０ボルトとなる。よって、論理レベル０の入力信号ＤＩＮが供給された場合にはトランジスタ１がオン状態となり、トランジスタ２のゲート・ソース間電圧、つまり３．０ボルトの二乗に比例した出力電流が出力ラインＬＯＵＴに送出される。
【００３３】
一方、電源電圧ＶＤＤが電圧許容範囲の下限電圧値、つまり３．０ボルトである場合には、トランジスタ２のゲート端子には、図３に示す如き０ボルトの電源対応バイアス電圧ＢＶＡが供給されるので、このトランジスタ２のゲート・ソース間電圧は３．０ボルトとなる。よって、論理レベル０の入力信号ＤＩＮが供給された場合にはトランジスタ１がオン状態となり、電圧緩和用のトランジスタ２のゲート・ソース間電圧である３．０ボルトの二乗に比例した出力電流が出力ラインＬＯＵＴに送出される。
【００３４】
従って、図１〜図２に示す如き出力バッファ１００では、電圧緩和用のＭＯＳトランジスタ（２、３）を設けたことにより、出力信号に生じるアンダーシュート及びオーバーシュートが低減される。更に、電源電圧（ＶＤＤ）がその電圧許容範囲（３．０ボルト〜３．６ボルト）内のいずれの電圧値であっても電圧緩和用のトランジスタのゲート・ソース間電圧が一定（３．０ボルト）となるので、電源電圧の電圧値に拘わらず一定の出力電流を送出することが可能となる。よって、使用される電源電圧がその電圧許容範囲内の下限電圧値（３．０ボルト）であっても、波形歪みを生じさせることのない高品質な出力信号（ＤＯＵＴ）を送出することが可能となる。
【００３５】
尚、図１に示す実施例では、電圧緩和用のｎチャネルＭＯＳ型のトランジスタ３のゲート端子には電源電圧ＶＤＤ（３．０〜３．６ボルト）に拘わらず固定のバイアス電圧（ＢＦＸ）を印加しているが、電源電圧ＶＤＤに追従してＶｔｈ〜３．０ボルト（Ｖｔｈ：トランジスタ３の閾値電圧）間で推移するバイアス電圧を印加するようにしても良い。
【符号の説明】
【００３６】
１、２          ｐチャネルＭＯＳ型トランジスタ
３、４          ｎチャネルＭＯＳ型トランジスタ
５              バイアス電圧生成回路
【図１】
2014027401.tif 000003
【図２】
2014027401.tif 000004
【図３】
2014027401.tif 000005