(57)【要約】【課題】システムオンチップ及びその動作方法を提供する。【解決手段】スレーブＩＰに含まれる第１保存手段に保存された第１制御情報に基づいてデータの第１処理を行うスレーブＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）と、マスターＩＰに含まれる第２保存手段に保存された第２制御情報に基づいて、データの第１処理結果を入力されて第２処理を行うマスターＩＰと、データの第１処理または第２処理による、第１保存手段に保存された第１制御情報の更新時点または第２保存手段に保存された第２制御情報の更新時点を定める更新制御部と、を備えるシステムオンチップ（ＳｏＣ）を提供する。【選択図】図１
2014179100.tif 000002
【特許請求の範囲】
【請求項１】
スレーブＩＰに含まれる第１保存手段に保存された第１制御情報に基づいてデータの第１処理を行うスレーブＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）と、
マスターＩＰに含まれる第２保存手段に保存された第２制御情報に基づいて、前記データの第１処理結果を入力されて第２処理を行うマスターＩＰと、
前記データの第１処理または第２処理による、前記第１保存手段に保存された前記第１制御情報の更新時点または前記第２保存手段に保存された前記第２制御情報の更新時点を定める更新制御部と、を備えることを特徴とするシステムオンチップ（ＳｏＣ）。
【請求項２】
前記更新制御部は、
前記スレーブＩＰの前記第１保存手段に保存された前記第１制御情報の更新時点を定めるスレーブ更新制御部と、
前記マスターＩＰの前記第２保存手段に保存された前記第２制御情報の更新時点を定めるマスター更新制御部と、を備えることを特徴とする請求項１に記載のシステムオンチップ（ＳｏＣ）。
【請求項３】
前記マスター更新制御部は、
前記データの第１処理の属性によって、前記スレーブ更新制御部が、前記第１保存手段に保存された前記第１制御情報の更新時点を定める動作に対する制御の実行如何を異ならせることを特徴とする請求項２に記載のシステムオンチップ（ＳｏＣ）。
【請求項４】
前記スレーブ更新制御部は、
前記データの第１処理結果に対して前記第２処理が要求されない時、前記マスター更新制御部により制御されず、前記データを第１処理した後で前記第１保存手段に保存された前記第１制御情報の更新を行うことを特徴とする請求項２に記載のシステムオンチップ（ＳｏＣ）。
【請求項５】
前記スレーブＩＰが少なくとも２つ以上備えられ、前記少なくとも２つ以上のスレーブＩＰはそれぞれ前記スレーブ更新制御部を備え、
前記少なくとも２つ以上のスレーブＩＰのうちそれぞれの前記第１保存手段に保存された前記第１制御情報の更新の同期化が要求されるスレーブＩＰの前記スレーブ更新制御部は、それぞれ
前記マスター更新制御部に、前記第１保存手段に保存された前記第１制御情報の更新の指示を要請した後、前記マスター更新制御部から更新が指示される時に、それぞれの前記第１保存手段に保存された前記第１制御情報の更新を同時に行うことを特徴とする請求項２に記載のシステムオンチップ（ＳｏＣ）。
【請求項６】
前記第１保存手段に保存された前記第１制御情報の更新、及び前記第２保存手段に保存された前記第２制御情報の更新の同期化が要求される時に、
前記スレーブ更新制御部は、前記第１処理が行われた後で前記マスター更新制御部に、前記第１保存手段に保存された前記第１制御情報の更新の指示を要請し、前記マスター更新制御部から更新が指示される時に、前記第１保存手段に保存された前記第１制御情報の更新を行い、
前記マスター更新制御部は、前記第２処理が行われた後、前記マスターＩＰの前記第２保存手段に保存された前記第２制御情報の更新を指示すると共に、前記第１保存手段に保存された前記第１制御情報の更新を指示することを特徴とする請求項２に記載のシステムオンチップ（ＳｏＣ）。
【請求項７】
前記スレーブＩＰが少なくとも２つ以上備えられ、前記少なくとも２つ以上のスレーブＩＰはそれぞれ、前記スレーブ更新制御部を備え、
前記少なくとも２つ以上のスレーブＩＰそれぞれの第１保存手段に保存された前記第１制御情報の更新、及び前記第２保存手段に保存された前記第２制御情報の更新の同期化が要求される時に、
前記それぞれのスレーブ更新制御部は、前記第１処理が行われた後で前記マスター更新制御部に、前記第１保存手段に保存された前記第１制御情報の更新の指示を要請し、前記マスター更新制御部から更新が指示される時に、前記第１保存手段に保存された前記第１制御情報の更新を同時に行い、
前記マスター更新制御部は、前記第２処理が行われた後、前記それぞれのスレーブ更新制御部の要請に応答して、前記それぞれの第１保存手段に保存された前記第１制御情報の更新を指示すると共に、前記マスターＩＰの前記第２保存手段に保存された前記第２制御情報の更新を指示することを特徴とする請求項２に記載のシステムオンチップ（ＳｏＣ）。
【請求項８】
前記第１処理及び前記第２処理は、前記システムオンチップで処理される映像データのフレーム単位で行われることを特徴とする請求項１に記載のシステムオンチップ（ＳｏＣ）。
【請求項９】
前記スレーブＩＰでの前記第１処理及び前記マスターＩＰでの前記第２処理は、非同期で行われることを特徴とする請求項１に記載のシステムオンチップ（ＳｏＣ）。
【請求項１０】
前記システムオンチップは、前記データを第１処理または第２処理して３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）映像でディスプレイするマルチメディア装置であることを特徴とする請求項１に記載のシステムオンチップ（ＳｏＣ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムオンチップ及びその動作方法に係り、特に外部の要請に迅速かつ正確な応答を提供するのに好適なシステムオンチップ及びその動作方法に関する。
【背景技術】
【０００２】
生活全般に使われる電子装置などにシステムオンチップが含まれることで、システムオンチップに要求された動作が速くかつ正確に処理されることが要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６１-０１８２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、要求された動作が迅速かつ正確に処理されるシステムオンチップ及びその動作方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によるシステムオンチップは、スレーブＩＰに含まれる第１保存手段に保存された第１制御情報に基づいてデータの第１処理を行うスレーブＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）と、マスターＩＰに含まれる第２保存手段に保存された第２制御情報に基づいて、前記データの第１処理結果を入力されて第２処理を行うマスターＩＰと、前記データの第１処理または第２処理による、前記第１保存手段に保存された前記第１制御情報の更新時点または前記第２保存手段に保存された前記第２制御情報の更新時点を定める更新制御部と、を備える。
【０００６】
前記更新制御部は、前記スレーブＩＰの前記第１保存手段に保存された前記第１制御情報の更新時点を定めるスレーブ更新制御部と、前記マスターＩＰの前記第２保存手段に保存された前記第２制御情報の更新時点を定めるマスター更新制御部と、を備える。
【０００７】
前記マスター更新制御部は、前記データの第１処理の属性によって、前記スレーブ更新制御部が、前記第１保存手段に保存された前記第１制御情報の更新時点を定める動作に対する制御の実行如何を異ならせる。
【０００８】
前記スレーブ更新制御部は、前記データの第１処理結果に対して前記第２処理が要求されない時に、前記マスター更新制御部により制御されず、前記データの第１処理後に前記第１保存手段に保存された前記第１制御情報の更新を行う。
【０００９】
前記スレーブＩＰが少なくとも２つ以上備えられ、前記少なくとも２つ以上のスレーブＩＰはそれぞれ前記スレーブ更新制御部を備え、前記少なくとも２つ以上のスレーブＩＰのうちそれぞれの前記第１保存手段に保存された前記第１制御情報の更新の同期化が要求されるスレーブＩＰの前記スレーブ更新制御部は、それぞれ前記マスター更新制御部に、前記第１保存手段に保存された前記第１制御情報の更新の指示を要請した後、前記マスター更新制御部から更新が指示される時に、それぞれの前記第１保存手段に保存された前記第１制御情報の更新を同時に行う。
【００１０】
前記第１保存手段に保存された前記第１制御情報の更新、及び前記第２保存手段に保存された前記第２制御情報の更新の同期化が要求される時に、前記スレーブ更新制御部は、前記第１処理が行われた後で前記マスター更新制御部に、前記第１保存手段に保存された前記第１制御情報の更新の指示を要請し、前記マスター更新制御部から更新が指示される時に、前記第１保存手段に保存された前記第１制御情報の更新を行い、前記マスター更新制御部は、前記第２処理が行われた後、前記マスターＩＰの前記第２保存手段に保存された前記第２制御情報の更新を指示すると共に、前記第１保存手段に保存された前記第１制御情報の更新を指示する。
【００１１】
前記スレーブＩＰが少なくとも２つ以上備えられ、前記少なくとも２つ以上のスレーブＩＰはそれぞれ、前記スレーブ更新制御部を備え、前記少なくとも２つ以上のスレーブＩＰそれぞれの第１保存手段に保存された前記第１制御情報の更新、及び前記第２保存手段に保存された前記第２制御情報の更新の同期化が要求される時に、前記それぞれのスレーブ更新制御部は、前記第１処理が行われた後で前記マスター更新制御部に、前記第１保存手段に保存された前記第１制御情報の更新の指示を要請し、前記マスター更新制御部から更新が指示される時に、前記第１保存手段に保存された前記第１制御情報の更新を同時に行い、前記マスター更新制御部は、前記第２処理が行われた後、前記それぞれのスレーブ更新制御部の要請に応答して、前記それぞれの第１保存手段に保存された前記第１制御情報の更新を指示すると共に、前記マスターＩＰの前記第２保存手段に保存された前記第２制御情報の更新を指示する。
【００１２】
前記第１処理及び前記第２処理は、前記システムオンチップで処理される映像データのフレーム単位で行われる。
【００１３】
前記スレーブＩＰでの前記第１処理及び前記マスターＩＰでの前記第２処理は、非同期で行われる。
【００１４】
前記システムオンチップは、前記データを第１処理または第２処理して３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）映像でディスプレイするマルチメディア装置である。
【発明の効果】
【００１５】
本発明の実施形態によるシステムオンチップ及びその動作方法によれば、互いに異なるＩＰ間の連関した処理に対応する、各ＩＰの動作を制御する制御情報の更新の同期化をなすことができ、ユーザに切れ目のない動作結果を提供できるという長所がある。
【図面の簡単な説明】
【００１６】
【図１】一実施形態によるシステムオンチップを示すブロック図である。
【図２】図１の更新制御部が備えられる一例を示す図面である。
【図３】図１のシステムオンチップに第３機能ブロックがさらに備えられる例を示す図面である。
【図４】図１のシステムオンチップがマルチメディア装置である例を示す図面である。
【図５】図４のＳＦＲ（Ｓｐｅｃｉａｌ Ｆｕｎｃｔｉｏｎ Ｒｅｇｉｓｔｅｒｓ）の一例を示す図面である。
【図６】図１のシステムオンチップを含む電子システムの一例を示す図面である。
【図７】図１のシステムオンチップで制御情報の更新を制御するために使われる信号の例を示す図面である。
【図８】図７の信号のフローの例を示す図面である。
【図９】図７の信号のフローの例を示す図面である。
【図１０】図１のシステムオンチップで制御情報の更新を制御するために、第１機能ブロックと第２機能ブロックとの間に通信される信号の他の例を示す図面である。
【図１１】図１０のシステムオンチップで制御情報の更新のための信号のフローを示す図面である。
【図１２】図３のシステムオンチップで制御情報の更新を制御するために使われる信号の例を示す図面である。
【図１３】図１２の信号のフローの例を示す図面である。
【図１４】図１２の信号のフローの例を示す図面である。
【図１５】図１４のように信号のフローが行われる場合についての一例を示す図面である。
【図１６】図１２の信号のフローの他の例を示す図面である。
【図１７】図１６のように信号のフローが行われる場合についての一例を示す図面である。
【図１８】図１のシステムオンチップの機能ブロックがツリー状に具現される例を示す図面である。
【図１９】図１のシステムオンチップでのフレーム単位で制御情報の更新が行われる時に、制御情報の更新を行うための信号のフローの一例を示す図面である。
【図２０】一実施形態によるシステムオンチップの動作方法を示すフローチャートである。
【図２１】図２０の制御情報を更新する段階をさらに詳細に示すフローチャートである。
【発明を実施するための形態】
【００１７】
以下、添付した図面を参照して本発明の実施形態について詳細に説明する。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。本発明は多様な変更を加えられ、かつ様々な形態を持つことができるところ、特定実施形態を図面に例示して詳細に説明する。しかし、これは、本発明を特定の形態に限定しようとするものではなく、特許請求の範囲の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されねばならない。各図面を説明するに際して、類似した構成要素に類似した参照符号を付する。添付した図面において、構造物の寸法は、本発明の明確性を期するために実際より拡大または縮小して示すものである。
【００１８】
本発明で使った用語は、単に特定の実施形態を説明するために使われたものであり、本発明を限定しようとする意図ではない。単数の表現は、特に断らない限り、複数の表現を含む。本発明で、“含む”または“持つ”などの用語は、明細書上に記載の特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性を予め排除しないと理解されねばならない。
【００１９】
特に断らない限り、技術的や科学的な用語をはじめ、ここで使われるすべての用語は、当業者によって一般的に理解されるものと同じ意味を持つ。一般的に使われる、辞書に定義されているような用語は、関連技術の文脈上持つ意味と一致する意味を持つと解釈されねばならず、本発明で明らかに定義しない限り、理想的または過度に形式的な意味と解釈されない。
【００２０】
図１は、一実施形態によるシステムオンチップを概念的に示すブロック図である。
【００２１】
図１を参照すれば、一実施形態によるシステムオンチップＳｏＣは、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２を備える。第１更新制御部ＵＣＴＬ１は、第１機能ブロックＦＢ１での第１制御情報Ｉｎｆ＿ｃｆ１の更新を制御する。第２更新制御部ＵＣＴＬ２は、第２機能ブロックＦＢ２での第２制御情報Ｉｎｆ＿ｃｆ２の更新を制御する。例えば、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２はそれぞれ、第１データＤＴＡ１を処理した結果ＲＳＴ１及び第２データＤＴＡ２を処理した結果ＲＳＴ２の連関性によって、第１制御情報Ｉｎｆ＿ｃｆ１及び第２制御情報Ｉｎｆ＿ｃｆ２の更新時点を定める。これについてのさらに詳細な説明は、後述する。
【００２２】
第１機能ブロックＦＢ１は、第１制御情報Ｉｎｆ＿ｃｆ１を保存する第１保存手段ＳＴ１を備える。第１機能ブロックＦＢ１は、外部からの要請による第１データＤＴＡ１の処理に際して、第１保存手段ＳＴ１に保存された第１制御情報Ｉｎｆ＿ｃｆ１に基づく。例えば、第１機能ブロックＦＢ１に要請された動作が、映像データである第１データＤＴＡ１の色補正であれば、第１機能ブロックＦＢ１は、色補正についてのパラメータを含む第１制御情報Ｉｎｆ＿ｃｆ１に基づいて、これを処理できる。以下では、説明の便宜上、第１機能ブロックＦＢ１での動作、例えば、第１データＤＴＡ１の処理を第１処理と称する。
【００２３】
第１機能ブロックＦＢ１での第１処理は、第１機能ブロックＦＢ１に含まれた第１機能ロジッグＦＬ１で行われる。第１機能ロジッグＦＬ１は、第１データＤＴＡ１を処理した結果ＲＳＴ１を生成し、第１機能ブロックＦＢ１は、これを出力する。但し、後述するように、第１データＤＴＡ１を処理した結果ＲＳＴ１が第１機能ブロックＦＢ１に限って影響を及ぼす場合、第１データＤＴＡ１を処理した結果ＲＳＴ１は、第１機能ブロックＦＢ１の外部に出力されないか、または第１データＤＴＡ１の処理を要請した外部（例えば、後述する図６のプロセッサ）に処理完了如何に関する情報のみ提供する。後述する他の機能ブロックの場合も同様である。
【００２４】
同様に、第２機能ブロックＦＢ２は、第２制御情報Ｉｎｆ＿ｃｆ２を保存する第２保存手段ＳＴ２を備える。第２機能ブロックＦＢ２は、外部からの要請による第２データＤＴＡ２の処理において、第２保存手段ＳＴ２に保存された第２制御情報Ｉｎｆ＿ｃｆ２に基づく。第２制御情報Ｉｎｆ＿ｃｆ２に基づいた第２データＤＴＡ２の処理は、前述した第１機能ブロックＦＢ１での動作と類似している。
【００２５】
以下では、説明の便宜上、第２機能ブロックＦＢ２での動作、例えば、第２データＤＴＡ２の処理を第２処理と称する。第２機能ブロックＦＢ２での第２処理は、第２機能ブロックＦＢ２に含まれた第２機能ロジッグＦＬ２で行われる。第２機能ロジッグＦＬ２は、第２データＤＴＡ２を第２処理した結果ＲＳＴ２を生成し、第２機能ブロックＦＢ２は、これを出力する。
【００２６】
第１処理結果ＲＳＴ１が生成されれば、第１更新制御部ＵＣＴＬ１に、第１データＤＴＡ１の第１処理の完了に関する第１完了信号ＸＤＯＮ１が提供される。第２処理結果ＲＳＴ２が生成されれば、第２更新制御部ＵＣＴＬ２に、第２データＤＴＡ２の第２処理の完了に関する第２完了信号ＸＤＯＮ２が提供される。
【００２７】
第１更新制御部ＵＣＴＬ１は、第１完了信号ＸＤＯＮ１が入力されれば、第１制御情報Ｉｎｆ＿ｃｆ１の更新時点を制御する。または、第２更新制御部ＵＣＴＬ２は、第２完了信号ＸＤＯＮ２が入力されれば、第２制御情報Ｉｎｆ＿ｃｆ２の更新時点を制御する。そして、第１更新制御部ＵＣＴＬ１は、第１制御情報Ｉｎｆ＿ｃｆ１の更新時点が定められれば、第１更新実行信号ＸＵＤ１を用いて第１制御情報Ｉｎｆ＿ｃｆ１の更新を指示する。第２更新制御部ＵＣＴＬ２は、第２制御情報Ｉｎｆ＿ｃｆ２の更新時点が定められれば、第２更新実行信号ＸＵＤ２を用いて第２制御情報Ｉｎｆ＿ｃｆ２の更新を指示する。
【００２８】
前述したように、第１データＤＴＡ１を処理した結果ＲＳＴ１及び第２データＤＴＡ２を処理した結果ＲＳＴ２の連関性によって、第１制御情報Ｉｎｆ＿ｃｆ１及び第２制御情報Ｉｎｆ＿ｃｆ２の更新時点が定められる。例えば、第１処理結果ＲＳＴ１が第１機能ブロックＦＢ１のみに影響を及ぼす場合、例えば、第１機能ブロックのみで使うフレームバッファについてのアドレスの変更のように、他の機能ブロック（例えば、第２機能ブロックＦＢ２）に影響を与えない場合、第１データＤＴＡ１を処理した結果ＲＳＴ１及び第２データＤＴＡ２を第２処理した結果ＲＳＴ２は、連関性がない。
【００２９】
一方、第１処理結果ＲＳＴ１が第１データＤＴＡ１のサイズを縮小した結果であり、第２処理結果ＲＳＴ２が、第１処理結果ＲＳＴ１を第２データＤＴＡ２として入力されて、第２データＤＴＡ２の色補正処理を行う場合、第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２は連関性を持つ。具体的に、第２機能ブロックＦＢ２は、第１処理結果ＲＳＴ１を入力されて色補正を行う場合、第２データＤＴＡ２のサイズの縮小も伴われねばならない。
【００３０】
第１データＤＴＡ１を処理した結果ＲＳＴ１に対応して、第１保存手段ＳＴ１に保存された第１制御情報Ｉｎｆ＿ｃｆ１が更新されねばならない。そして、第２データＤＴＡ２を第２処理した結果ＲＳＴ２に対応して、第２保存手段ＳＴ２に保存された第２制御情報Ｉｎｆ＿ｃｆ２が更新されねばならないが、前述した互いに異なる機能ブロック間の処理と連関関係がある場合、第１制御情報Ｉｎｆ＿ｃｆ１及び第２制御情報Ｉｎｆ＿ｃｆ２の更新が同期されねばならない。
【００３１】
このために、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２は、第１制御情報Ｉｎｆ＿ｃｆ１及び第２制御情報Ｉｎｆ＿ｃｆ２の更新時点を制御するために通信する。図１は、第１更新制御部ＵＣＴＬ１が第２更新制御部ＵＣＴＬ２に更新指示要請ＲＥＱ＿ｕｄを伝送し、第２更新制御部ＵＣＴＬ２が、更新指示要請ＲＥＱ＿ｕｄに応答して第１制御情報Ｉｎｆ＿ｃｆ１の更新時点を制御できる更新指示応答ＲＥＳ＿ｕｄを第１更新制御部ＵＣＴＬ１に伝送する例を示す。
【００３２】
図１で、第１機能ブロックＦＢ１から第１処理結果ＲＳＴ１と、第１機能ブロックＦＢ１と第２機能ブロックＦＢ２との間の更新指示要請ＲＥＱ＿ｕｄ及び更新指示応答ＲＥＳ＿ｕｄとが互いに異なる線を通じて送受信されると示されたが、これは各々の区分を明確にするためのものに過ぎず、互いに同じ線を通じて送受信される。
【００３３】
本発明は、互いに異なる機能ブロック間の処理と連関関係がある場合に、各制御情報の更新の同期化に最適化された構造及び動作を提供する。互いに異なる機能ブロック間の処理と連関関係がある場合に、各制御情報の更新の同期化のための一実施形態のシステムオンチップでの具体的な動作説明に先立って、図１のシステムオンチップについての多様な具現例を説明する。
【００３４】
再び図１を参照すれば、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２はそれぞれ、第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２の外部に備えられる。但し、これに限定されるものではない。図２に示されるように、第１更新制御部ＵＣＴＬ１は、第１機能ブロックＦＢ１に含まれて備えられる。例えば、第１更新制御部ＵＣＴＬ１は、後述する図５に示される、第１機能ブロックＦＢ１の第１保存手段ＳＴ１に備えられるアップデートロジッグＵＬに含まれる。同様に、第２更新制御部ＵＣＴＬ２も第２機能ブロックＦＢ２に含まれて備えられる。但し、以下の図面で第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２をさらに明確に説明するために、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２をそれぞれ、第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２と分離して示す。
【００３５】
再び図１を参照すれば、図１のシステムオンチップＳｏＣは、２つの機能ブロックを含むと示された。但し、これに限定されるものではない。図３に示されるように、一実施形態によるシステムオンチップＳｏＣは、第３機能ブロックＦＢ３をさらに含む。
【００３６】
第３機能ブロックＦＢ３は、第３制御情報Ｉｎｆ＿ｃｆ３を保存する第３保存手段ＳＴ３を備える。第３機能ブロックＦＢ３は、外部からの要請による第３データＤＴＡ３の処理に際して、第３保存手段ＳＴ３に保存された第３制御情報Ｉｎｆ＿ｃｆ３に基づく。第３制御情報Ｉｎｆ＿ｃｆ３に基づいた第３データＤＴＡ３の処理は、前述した第１機能ブロックＦＢ１または第２機能ブロックＦＢ２での動作と類似している。以下では、説明の便宜上、第３機能ブロックＦＢ３での動作、例えば、第３データＤＴＡ３の処理を第３処理と称する。第３機能ブロックＦＢ３での第３処理は、第３機能ブロックＦＢ３に含まれた第３機能ロジッグＦＬ３で行われる。第３機能ロジッグＦＬ３は、第３データＤＴＡ３を第３処理した結果ＲＳＴ３を生成し、第３機能ブロックＦＢ３はこれを出力する。第３更新制御部ＵＣＴＬ３は、第３機能ブロックＦＢ３での第３処理の根拠となる第３制御情報Ｉｎｆ＿ｃｆ３の更新を制御する。
【００３７】
前述した第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２と同様に、第３更新制御部ＵＣＴＬ３は、第３処理した結果ＲＳＴ３の第１処理結果ＲＳＴ１または第２処理結果ＲＳＴ２との連関性によって、第３制御情報Ｉｎｆ＿ｃｆ３の更新時点の制御を異ならせる。第３更新制御部ＵＣＴＬ３の動作についてのさらに具体的な例は、後述する。
【００３８】
図４は、図１のシステムオンチップがマルチメディア装置である例を示す図面である。
【００３９】
図１及び図４を参照すれば、図１のシステムオンチップＳｏＣは、図４のようなマルチメディア装置である。例えば、図４のシステムオンチップＳｏＣは、データを第１処理または第２処理して３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）映像でディスプレイするマルチメディア装置である。例えば、図４のシステムオンチップＳｏＣは、３Ｄ映像を生成するために、一つの映像データをユーザの左目の角度で第１処理し、右目の角度で第２処理するマルチメディア装置である。
【００４０】
例えば、図１の第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２は、図４の第１ ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）ＩＰ１及び第２ ＩＰ ＩＰ２である。ＩＰは、システムオンチップＳｏＣに使われる回路コンポーネントであり、マイクロプロセッサ、メモリ、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）などである。システムオンチップＳｏＣは、多様な機能を支援するために複数のＩＰを含み、各ＩＰは多様な方法で連結される。特に、マルチメディア装置の場合、データ処理が複数のＩＰによって行われ、複数のＩＰ間のデータフローによって緊密に連結され、ユーザに切れ目のない（ｓｅａｍｌｅｓｓ）結果を提供せねばならない。
【００４１】
図４の第１ ＩＰ ＩＰ１及び第２ ＩＰ ＩＰ２はそれぞれ、映像データを後処理する後処理プロセッサ（ｐｏｓｔ ｐｒｏｃｅｓｓｏｒ）である。後処理プロセッサは、前記の、映像に対する色補正及びサイズ調節などを行うプロセッサである。図４の第１ ＩＰ ＩＰ１及び第２ ＩＰ ＩＰ２はそれぞれ、ディスプレイコントローラＤＣＮＴの制御によって、図１の第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２と同様に第１処理及び第２処理を行える。または、図４の第１ ＩＰ ＩＰ１及び第２ ＩＰ ＩＰ２はそれぞれ、図１の第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２と同様に、第１処理及び第２処理を行った結果をディスプレイコントローラＤＣＮＴに伝送する。ディスプレイコントローラＤＣＮＴは、図４のシステムオンチップＳｏＣの第３ ＩＰ ＩＰ３である。第３ ＩＰ ＩＰ３は、前述した図３の第３機能ブロックＦＢ３である。
【００４２】
したがって、図４の第１ ＩＰ ＩＰ１ないし第３ ＩＰ ＩＰ３はそれぞれ、図３の保存手段ＳＴ１、ＳＴ２、ＳＴ３を備える。図４の第１ ＩＰ ＩＰ１ないし第３ ＩＰ ＩＰ３はそれぞれ、保存手段を特殊機能レジスタ（Ｓｐｅｃｉａｌ Ｆｕｎｃｔｉｏｎ Ｒｅｇｉｓｔｅｒｓ）ＳＦＲ１〜ＳＦＲ３として備える例を示す。
【００４３】
図５は、図４のＳＦＲ（Ｓｐｅｃｉａｌ Ｆｕｎｃｔｉｏｎ Ｒｅｇｉｓｔｅｒｓ）の一例を示す図面である。
【００４４】
図５を参照すれば、特殊機能レジスタＳＦＲは、制御情報を保存するＳＦＲ保存部ＳＴ、ＳＦＲ保存部ＳＴから制御情報を読み出す読み出しロジッグＲＡＬ、ＳＦＲ保存部ＳＴに制御情報を書き込む書き込みロジッグＷＡＬ、制御情報を送受信するバスインターフェースロジッグＢＩＬ、及びＳＦＲ保存部ＳＴに保存された制御情報を用いて作業を行う内部ロジッグＩＬを含む。図５で説明した制御情報は、前述した第１制御情報Ｉｎｆ＿ｃｆ１ないし第３制御情報Ｉｎｆ＿ｃｆ３のうち一つである。
【００４５】
図１または図４のシステムオンチップＳｏＣは、図６に示すように、電子システムＥＳＹＳに含まれる。
【００４６】
図６の電子システムＥＳＹＳは、バスに連結されるプロセッサ、メモリ、複数の機能ブロック及びＳＦＲを含む。プロセッサは、電子システムＥＳＹＳに入力されたユーザの要請に応じて複数の機能ブロックを制御し、メモリは、複数の機能ブロックでの処理が要求されるか、または複数の機能ブロックで処理されたデータが保存される。ＳＦＲは、前述したものとは異なって、複数の機能ブロックと独立して備えられてもよい。また、複数の機能ブロックのうち任意の機能ブロックは、ブロック内部（点線表示）のローカルバスに連結される複数のサーブ機能ブロックを含む。サーブ機能ブロックも、本発明の実施形態による機能ブロックと同様に、サーブ機能ブロック間の処理に連関関係がある場合にサーブ機能ブロックの制御情報の更新の同期化が行われる。図６には示されていないが、各機能ブロックの間にはバス以外のローカル信号ラインが備えられ、ローカル信号ラインを通じて更新の同期化に関する各種信号の伝送が行われる。
【００４７】
以上で述べたように、一実施形態によるシステムオンチップは、多様な形態で具現される。以下では、一実施形態によるシステムオンチップで前述した制御情報の更新時点を制御するための方法について、制御情報の更新を制御するために使われる信号の例を挙げて説明する。
【００４８】
図７は、図１のシステムオンチップで制御情報の更新を制御するために使われる信号の例を示す図面である。
【００４９】
図１及び図７を参照すれば、図７の第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２は、図１の第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２である。以下で第１スレーブＩＰ及びマスターＩＰはそれぞれ、第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２と混用して使われる。
【００５０】
第１スレーブＩＰ ＦＢ１は、任意の第１データＤＴＡ１の第１処理結果ＲＳＴ１をマスターＩＰ ＦＢ２に伝送する。マスターＩＰ ＦＢ２は、第１スレーブＩＰ ＦＢ１から第１処理結果ＲＳＴ１を第２データＤＴＡ２と入力され、第２処理する。但し、第１スレーブＩＰ ＦＢ１での第１処理及びマスターＩＰ ＦＢ２での第２処理は、非同期で行われる。このように、スレーブＩＰは、データ（または処理結果）を提供するＩＰであり、マスターＩＰは、データ（または処理結果）を供給されるＩＰである。以下でも同一である。
【００５１】
スレーブＩＰ及びマスターＩＰの関係は、前述した図６のメモリにローディングされるソフトウェアまたはアプリケーションによって規定され、スレーブＩＰからマスターＩＰへのデータ（または処理結果）フローは、図６のプロセッサによって制御される。但し、スレーブＩＰ及びマスターＩＰがいつもデータ（または処理結果）の提供及び供給関係にあるものではない。前述したように、スレーブＩＰで処理した結果がスレーブＩＰのみに影響を及ぼす。この場合、該処理結果はマスターＩＰに伝送されない。
【００５２】
次いで、図１及び図７を参照すれば、図７の第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２はそれぞれ、図１の第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２である。第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２は、第１スレーブＩＰ ＦＢ１の第１制御情報Ｉｎｆ＿ｃｆ１及びマスターＩＰ ＦＢ２の第２制御情報Ｉｎｆ＿ｃｆ２の更新時点を制御するために、それぞれ、第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２と送受信される第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１、第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２及び更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを使える。第１更新制御部ＵＣＴＬ１と通信する第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１及び第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２は、図１の第１完了信号ＸＤＯＮ１であり、更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図１の第１更新実行信号ＸＵＤ１である。第２更新制御部ＵＣＴＬ２と通信する第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１及び第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２は、図１の第２完了信号ＸＤＯＮ２であり、更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図１の第２更新実行信号ＸＵＤ２である。
【００５３】
前述したように、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２はそれぞれ、第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２に備えられる。よって、前述した第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２がそれぞれ、第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２と信号を送受信するということは、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２それぞれが第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２と物理的に分離されるということに限らず、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２それぞれが、第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２の特定ロジッグ（例えば、図１の第１機能ロジッグＦＬ１及び第２機能ロジッグＦＬ２または図５のアップデートロジッグＵＬ）と信号を送受信するということを意味する。以下でも同一である。
【００５４】
第１スレーブＩＰ ＦＢ１の第１制御情報Ｉｎｆ＿ｃｆ１及び、マスターＩＰ ＦＢ２の第２制御情報Ｉｎｆ＿ｃｆ２の更新時点を制御するために、第１更新制御部ＵＣＴＬ１と第２更新制御部ＵＣＴＬ２との間に、第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２及び第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを送受信する。第１スレーブＩＰ ＦＢ１からマスターＩＰ ＦＢ２に伝送される第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２は、図１の更新指示要請ＲＥＱ＿ｕｄであり、マスターＩＰ ＦＢ２から第１スレーブＩＰ ＦＢ１に伝送される第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図１の更新指示応答ＲＥＳ＿ｕｄである。
【００５５】
以下では、図７の各信号のフローについて具体的な例を挙げて説明する。
【００５６】
図８及び図９はそれぞれ、図７の信号のフローの例を示す図面である。
【００５７】
先ず、図１及び図８を参照すれば、第１スレーブＩＰ ＦＢ１の第１データＤＴＡ１の第１処理が第１スレーブＩＰ ＦＢ１のみに影響を及ぼし、マスターＩＰ ＦＢ２には影響を及ぼさない場合、例えば、第１データＤＴＡ１の第１処理が第１スレーブＩＰ ＦＢ１のみで使うフレームバッファについてのアドレスの変更である場合、第１更新制御部ＵＣＴＬ１は、第２更新制御部ＵＣＴＬ２との通信を行わず、第１保存手段ＳＴ１に保存された第１制御情報Ｉｎｆ＿ｃｆ１の更新を行える。
【００５８】
例えば、第１更新制御部ＵＣＴＬ１は、第１スレーブＩＰ ＦＢ１から第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１を受信すれば（１）、第１制御情報Ｉｎｆ＿ｃｆ１の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第１スレーブＩＰ ＦＢ１に伝送する（２）。この時、第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１は、第１スレーブＩＰ ＦＢ１の第１機能ロジッグＦＬ１が第１スレーブＩＰ ＦＢ１のみに影響を及ぼす第１処理を行った後、第１更新制御部ＵＣＴＬ１に伝送する。そして、更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、第１更新制御部ＵＣＴＬ１が第１保存手段ＳＴ１、例えば、図５のＳＦＲのアップデートロジッグＵＬに伝送する。
【００５９】
図８に示されていないが、第２更新制御部ＵＣＴＬ２も同様に、マスターＩＰ ＦＢ２のみに影響を及ぼす第２処理が行われて第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１が受信される場合、独立して第２制御情報Ｉｎｆ＿ｃｆ２の更新時点を定める。
【００６０】
次いで、図１及び図９を参照すれば、第１スレーブＩＰ ＦＢ１の第１データＤＴＡ１の第１処理が、マスターＩＰ ＦＢ２の第２データＤＴＡ２の第２処理に影響を及ぼす場合、例えば、マスターＩＰ ＦＢ２がスレーブＩＰ ＦＢ１から、フレームデータである第１データＤＴＡ１のサイズを低減した第１処理結果ＲＳＴ１を、第２データＤＴＡ２として入力されて第２処理を行う場合、第１更新制御部ＵＣＴＬ１は、第２更新制御部ＵＣＴＬ２の制御によって第１保存手段ＳＴ１に保存された第１制御情報Ｉｎｆ＿ｃｆ１の更新を行い、第１制御情報Ｉｎｆ＿ｃｆ１の更新及び第２制御情報Ｉｎｆ＿ｃｆ２の更新が同期される。
【００６１】
例えば、第１更新制御部ＵＣＴＬ１は、第１スレーブＩＰ ＦＢ１から第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信すれば（１）、第２更新制御部ＵＣＴＬ２に第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を伝送し（２）、第１制御情報Ｉｎｆ＿ｃｆ１の更新の指示を要請する。この時、第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２は、第１スレーブＩＰ ＦＢ１の第１機能ロジッグＦＬ１が、第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２に共に影響を及ぼす第１処理を行った後、第１更新制御部ＵＣＴＬ１に伝送する。
【００６２】
第１処理が他のＩＰにも影響を及ぼすかどうかは、第１データＤＴＡ１の属性、第１データＤＴＡ１に対応する外部からの要請、または第１処理が他のＩＰにも影響を及ぼすかどうかに関する情報の提供などで把握される。第１処理が他のＩＰにも影響を及ぼすかどうかに関する情報の提供は、前述した図６のプロセッサまたはＳＦＲによって行われる。以下でも同様である。
【００６３】
第２更新制御部ＵＣＴＬ２は、マスターＩＰ ＦＢ２から他のＩＰ、例えば、第１スレーブＩＰ ＦＢ１の第１処理と連関する第２処理の完了を示す第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信し（１’）、第１更新制御部ＵＣＴＬ１から第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信すれば（２）、第２制御情報Ｉｎｆ＿ｃｆ２の更新を指示する更新実行信号Ｕｐｄａｔｅ＿ＣｏｍｍｉｔをマスターＩＰ ＦＢ２に伝送（３）すると共に、第１更新制御部ＵＣＴＬ１に第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを伝送（３）する。第１更新制御部ＵＣＴＬ１は、第２更新制御部ＵＣＴＬ２から第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔが受信されて第１制御情報Ｉｎｆ＿ｃｆ１の更新が指示されれば（３）、第１制御情報Ｉｎｆ＿ｃｆ１の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第１スレーブＩＰ ＦＢ１に伝送する（４）。
【００６４】
したがって、一実施形態によるシステムオンチップＳｏＣによれば、第１スレーブＩＰ ＦＢ１及びマスターＩＰ ＦＢ２が、たとえ非同期で動作するとしても、連関する第１処理及び第２処理による第１制御情報Ｉｎｆ＿ｃｆ１及び第２制御情報Ｉｎｆ＿ｃｆ２の更新の同期化をなすことができ、ユーザに切れ目のない動作結果を提供する。
【００６５】
第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２及び第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、マスターＩＰ ＦＢ２と第１スレーブＩＰ ＦＢ１との間を連結するローカル信号ラインを通じて伝送される。後述する各機能ブロック間の更新要請及び更新指示に関する信号の送信も同様である。
【００６６】
図１０は、図１のシステムオンチップで制御情報の更新を制御するために、第１機能ブロックと第２機能ブロックとの間で通信される信号の他の例を示す図面である。
【００６７】
図１０を参照すれば、図１０のシステムオンチップＳｏＣは、図１と異なって、第１更新制御部ＵＣＴＬ１も更新指示要請ＲＥＱ＿ｕｄを受信でき、第２更新制御部ＵＣＴＬ２で更新指示応答ＲＥＳ＿ｕｄを受信する。言い換えれば、図１のシステムオンチップＳｏＣは、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２のうち第２更新制御部ＵＣＴＬ２のみが第１更新制御部ＵＣＴＬ１の更新動作を制御できる一方、図１０のシステムオンチップＳｏＣは、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２いずれも、他の更新制御部の更新動作を制御できる。これについてのさらに具体的な例が、次の図１１に示される。
【００６８】
図１１は、図１０のシステムオンチップで制御情報の更新のための信号のフローを示す図面である。
【００６９】
図１０及び図１１を参照すれば、図１１の第１スレーブＩＰ ＦＢ１及び第２スレーブＩＰ ＦＢ２はそれぞれ、図１０の第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２である。以下で第１スレーブＩＰ及び第２スレーブＩＰはそれぞれ、第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２と混用して使われる。
【００７０】
第１スレーブＩＰ ＦＢ１及び第２スレーブＩＰ ＦＢ２はそれぞれ、任意の第１データＤＴＡ１及び第２データＤＴＡ２についての第１処理及び第２処理を行える。第１スレーブＩＰ ＦＢ１及び第２スレーブＩＰ ＦＢ２はそれぞれ、第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２を互いに送受信しない。前述したように、スレーブＩＰは、処理結果をマスターＩＰに伝送する。
【００７１】
但し、第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２が連関する場合、例えば、３Ｄ映像データの処理に際して、データをユーザの左目の角度で第１処理（左目に適応的な処理）し、右目の角度で第２処理（右目に適応的な処理）する例のように、第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２が対をなして処理される場合、それぞれ、第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２による第１制御情報Ｉｎｆ＿ｃｆ１の更新及び第２制御情報Ｉｎｆ＿ｃｆ２の更新は同期されねばならない。第１制御情報Ｉｎｆ＿ｃｆ１の更新及び第２制御情報Ｉｎｆ＿ｃｆ２の更新が同期されていない場合、前述した例でユーザの左目のためのデータ（第１処理結果）と右目のためのデータ（第２処理結果）との時間的な処理が互いに異なり、正常な３Ｄデータに形成されない。
【００７２】
本発明で、スレーブＩＰ間の第１制御情報Ｉｎｆ＿ｃｆ１の更新及び第２制御情報Ｉｎｆ＿ｃｆ２の更新の同期のために、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２はそれぞれ、第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信した後（２）、相手に第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２または第２スレーブ更新イシュー信号Ｓｌａｖｅ２＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を伝送する（３）。そして、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２のうち選択された更新制御部によって、選択された更新制御部が含まれたスレーブＩＰの制御情報の更新を指示すると共に、他の更新制御部の更新を指示する。他の更新制御部は、選択された更新制御部から更新指示信号を受信し、含まれるスレーブＩＰの制御情報を更新する。例えば、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２のうち更新イシュー信号に対する応答速度が速いか、または資源が相対的に豊かなスレーブＩＰに対応する更新制御部が選択される。
【００７３】
図１１の例では、第１更新制御部ＵＣＴＬ１が選択され、第１スレーブＩＰ ＦＢ１に更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを伝送して第１制御情報Ｉｎｆ＿ｃｆ１の更新を指示する（３）と共に、第２スレーブ更新指示信号Ｓｌａｖｅ２＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第２更新制御部ＵＣＴＬ２に伝送（３）する例を示す。この場合、第２更新制御部ＵＣＴＬ２は、第２スレーブ更新指示信号Ｓｌａｖｅ２＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔに応答して、第２スレーブＩＰ ＦＢ２に第２制御情報Ｉｎｆ＿ｃｆ２の更新を指示する。図１１で、第１スレーブＩＰ ＦＢ１及び第２スレーブＩＰ ＦＢ２はそれぞれ、自身の更新指示を他のスレーブＩＰに伝送し、他のスレーブＩＰから更新指示がくると、自身の更新情報をアップデートするように制御する。図１２は、図３のシステムオンチップで制御情報の更新を制御するために使われる信号の例を示す図面である。
【００７４】
図３及び図１２を参照すれば、図１２の第１スレーブＩＰ ＦＢ１、第２スレーブＩＰ ＦＢ２及びマスターＩＰＦＢ３はそれぞれ、図３の第１機能ブロックＦＢ１、第２機能ブロックＦＢ２及び第３機能ブロックＦＢ３である。以下、第１スレーブＩＰ、第２スレーブＩＰ及びマスターＩＰはそれぞれ、第１機能ブロックＦＢ１、第２機能ブロックＦＢ２及び第３機能ブロックＦＢ３と混用して使われる。
【００７５】
第１スレーブＩＰ ＦＢ１及び第２スレーブＩＰ ＦＢ２はそれぞれ、第１データＤＴＡ１及び第２データＤＴＡ２についての第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２をマスターＩＰＦＢ３に伝送する。マスターＩＰＦＢ３は、第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２を第３データＤＴＡ３として入力されて第３処理する。
【００７６】
次いで、図３及び図１２を参照すれば、図１２の第１更新制御部ＵＣＴＬ１、第２更新制御部ＵＣＴＬ２及び第３更新制御部ＵＣＴＬ３はそれぞれ、図３の第１更新制御部ＵＣＴＬ１、第２更新制御部ＵＣＴＬ２及び第３更新制御部ＵＣＴＬ３である。
【００７７】
第１更新制御部ＵＣＴＬ１、第２更新制御部ＵＣＴＬ２及び第３更新制御部ＵＣＴＬ３は、第１スレーブＩＰ ＦＢ１の第１制御情報Ｉｎｆ＿ｃｆ１、第２スレーブＩＰ ＦＢ２の第２制御情報Ｉｎｆ＿ｃｆ２及びマスターＩＰＦＢ３の第３制御情報Ｉｎｆ＿ｃｆ３の更新時点を制御するために、それぞれ、第１スレーブＩＰ ＦＢ１、第２スレーブＩＰ ＦＢ２及びマスターＩＰＦＢ３と送受信される第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１、第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２、第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３及び更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを使える。第１更新制御部ＵＣＴＬ１と通信する第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１ないし第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３は、図３の第１完了信号ＸＤＯＮ１であり、更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図３の第１更新実行信号ＸＵＤ１である。第２更新制御部ＵＣＴＬ２と通信する第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１ないし第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３は、図３の第２完了信号ＸＤＯＮ２であり、更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図３の第２更新実行信号ＸＵＤ２である。同様に、第３更新制御部ＵＣＴＬ３と通信する第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１ないし第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３は、図３の第３完了信号ＸＤＯＮ３であり、更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図３の第３更新実行信号ＸＵＤ３である。
【００７８】
図１２の第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１は、各ＩＰのみに影響を及ぼす処理の完了を示す信号であり、第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２は、各スレーブＩＰが連関する処理の完了を示す信号であり、第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３は、スレーブＩＰとマスターＩＰいずれも連関する処理の完了を示す信号である。
【００７９】
第１スレーブＩＰ ＦＢ１の第１制御情報Ｉｎｆ＿ｃｆ１、第２スレーブＩＰ ＦＢ２の第２制御情報Ｉｎｆ＿ｃｆ２と、マスターＩＰＦＢ３の第３制御情報Ｉｎｆ＿ｃｆ３の更新時点を制御するために、第１更新制御部ＵＣＴＬ１と第３更新制御部ＵＣＴＬ３との間に第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２及び第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔが送受信され、第２更新制御部ＵＣＴＬ２と第３更新制御部ＵＣＴＬ３との間に第２スレーブ更新イシュー信号Ｓｌａｖｅ２＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２及び第２スレーブ更新実行信号Ｓｌａｖｅ２＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔが送受信される。第１スレーブＩＰ ＦＢ１からマスターＩＰＦＢ３に伝送される第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２は、図３の第１更新指示要請ＲＥＱ＿ｕｄであり、マスターＩＰＦＢ３から第１スレーブＩＰ ＦＢ１に伝送される第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図３の第１更新指示応答ＲＥＳ＿ｕｄである。第２スレーブＩＰ ＦＢ２からマスターＩＰＦＢ３に伝送される第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２は、図３の第２更新指示要請ＲＥＱ＿ｕｄであり、マスターＩＰＦＢ３から第２スレーブＩＰ ＦＢ２に伝送される第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔは、図３の第２更新指示応答ＲＥＳ＿ｕｄである。
【００８０】
図１２は、前記の各ＩＰの間に送受信される信号が別途の線を通じて送受信されると示したが、これに限定されるものではない。各ＩＰ間の単一の線によって送受信される。以下、同一である。
【００８１】
図１３及び図１４はそれぞれ、図１２の信号のフローの例を示す図面である。
【００８２】
先ず、図３及び図１３を参照すれば、第１スレーブＩＰ ＦＢ１及び第２スレーブＩＰ ＦＢ２それぞれの第１データＤＴＡ１の第１処理及び第２データＤＴＡ２の第２処理が、それぞれの第１スレーブＩＰ ＦＢ１及び第２スレーブＩＰ ＦＢ２のみに影響を及ぼし、相手スレーブＩＰ及びマスターＩＰＦＢ３には影響を与えない場合、図８のように、他の更新制御部と関係なく対応するＩＰの制御情報を更新する。
【００８３】
例えば、図１３の場合、第１更新制御部ＵＣＴＬ１は、第２更新制御部ＵＣＴＬ２及び第３更新制御部ＵＣＴＬ３との通信を行わず、第１保存手段ＳＴ１に保存された第１制御情報Ｉｎｆ＿ｃｆ１の更新を行える。第２更新制御部ＵＣＴＬ２は、第１更新制御部ＵＣＴＬ１及び第３更新制御部ＵＣＴＬ３との通信を行わず、第２保存手段ＳＴ２に保存された第２制御情報Ｉｎｆ＿ｃｆ２の更新を行える。第３更新制御部ＵＣＴＬ３は、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２との通信を行わず、第３保存手段ＳＴ３に保存された第３制御情報Ｉｎｆ＿ｃｆ３の更新を行える。
【００８４】
例えば、第１更新制御部ＵＣＴＬ１は、第１スレーブＩＰ ＦＢ１から第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１を受信すれば（１）、第１制御情報Ｉｎｆ＿ｃｆ１の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第１スレーブＩＰ ＦＢ１に伝送する（２）。第２更新制御部ＵＣＴＬ２は、第２スレーブＩＰ ＦＢ２から第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１を受信すれば（１’）、第２制御情報Ｉｎｆ＿ｃｆ２の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第２スレーブＩＰ ＦＢ２に伝送する（２’）。第３更新制御部ＵＣＴＬ３は、マスターＩＰＦＢ３から第１更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿１を受信すれば（１”）、第３制御情報Ｉｎｆ＿ｃｆ３の更新を指示する更新実行信号Ｕｐｄａｔｅ＿ＣｏｍｍｉｔをマスターＩＰＦＢ３に伝送する（２”）。
【００８５】
次いで、図３及び図１４を参照すれば、第１スレーブＩＰ ＦＢ１の第１データＤＴＡ１の第１処理と第２スレーブＩＰ ＦＢ２の第２データＤＴＡ２の第２処理とが連関する場合、例えば、図１５に示されるように、一つの映像データをユーザの左目の角度で第１処理し（ＩＭＧ１）、右目の角度で第２処理される場合（ＩＭＧ２）のように３Ｄ映像（ＩＭＧ３）の生成のために対をなして処理される場合、第１更新制御部ＵＣＴＬ１及び第２更新制御部ＵＣＴＬ２は、第３更新制御部ＵＣＴＬ３の制御によって第１保存手段ＳＴ１に保存された第１制御情報Ｉｎｆ＿ｃｆ１及び第２保存手段ＳＴ２に保存された第２制御情報Ｉｎｆ＿ｃｆ２の更新を行い、第１制御情報Ｉｎｆ＿ｃｆ１の更新及び第２制御情報Ｉｎｆ＿ｃｆ２の更新が同期される。
【００８６】
例えば、第１更新制御部ＵＣＴＬ１は、第１スレーブＩＰ ＦＢ１から第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信すれば（１）、第３更新制御部ＵＣＴＬ３に第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を伝送して（２）、第１制御情報Ｉｎｆ＿ｃｆ１の更新の指示を要請する。同様に、第２更新制御部ＵＣＴＬ２は、第２スレーブＩＰ ＦＢ２から第２更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信すれば（１’）、第３更新制御部ＵＣＴＬ３に第２スレーブ更新イシュー信号Ｓｌａｖｅ２＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を伝送して（２’）、第２制御情報Ｉｎｆ＿ｃｆ２の更新の指示を要請する。
【００８７】
第３更新制御部ＵＣＴＬ３は、第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２及び第２スレーブ更新イシュー信号Ｓｌａｖｅ２＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２がいずれも受信されれば、第１更新制御部ＵＣＴＬ１に第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを伝送し（３）、第２更新制御部ＵＣＴＬ２に第２スレーブ更新実行信号Ｓｌａｖｅ２＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを伝送（３）する。第１更新制御部ＵＣＴＬ１は、第３更新制御部ＵＣＴＬ３から第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔが受信されて、第１制御情報Ｉｎｆ＿ｃｆ１の更新が指示されれば（３）、第１制御情報Ｉｎｆ＿ｃｆ１の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第１スレーブＩＰ ＦＢ１に伝送する（４）。第２更新制御部ＵＣＴＬ２は、第３更新制御部ＵＣＴＬ３から第２スレーブ更新実行信号Ｓｌａｖｅ２＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔが受信されて、第２制御情報Ｉｎｆ＿ｃｆ２の更新が指示されれば（３）、第２制御情報Ｉｎｆ＿ｃｆ２の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第２スレーブＩＰ ＦＢ２に伝送する（４）。
図１６は、図１２の信号のフローの他の例を示す図面である。
【００８８】
図３及び図１６を参照すれば、第１スレーブＩＰ ＦＢ１の第１データＤＴＡ１の第１処理、第２スレーブＩＰ ＦＢ２の第２データＤＴＡ２の第２処理、及びマスターＩＰＦＢ３の第３データＤＴＡ３の第３処理が連関する場合、例えば、前述したように、第１処理及び第２処理が連関する図１５の第１イメージ（ＩＭＧ１）及び第２イメージ（ＩＭＧ２）のサイズを低減させた第１処理結果ＲＳＴ１及び第２処理結果ＲＳＴ２を、マスターＩＰＦＢ３が第３データＤＴＡ３として入力されて第３処理を行う場合、第１更新制御部ＵＣＴＬ１ないし第３更新制御部ＵＣＴＬ３は、第３更新制御部ＵＣＴＬ３の制御によって対応する制御情報の更新を行い、第１制御情報Ｉｎｆ＿ｃｆ１の更新、第２制御情報Ｉｎｆ＿ｃｆ２の更新及び第３制御情報Ｉｎｆ＿ｃｆ３の更新が同期される。
【００８９】
例えば、第１更新制御部ＵＣＴＬ１は、第１スレーブＩＰ ＦＢ１から第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３を受信すれば（１）、第３更新制御部ＵＣＴＬ３に第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を伝送し（２）、第１制御情報Ｉｎｆ＿ｃｆ１の更新の指示を要請する。そして、第２更新制御部ＵＣＴＬ２は、第２スレーブＩＰ ＦＢ２から第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３を受信すれば（１’）、第３更新制御部ＵＣＴＬ３に第２スレーブ更新イシュー信号Ｓｌａｖｅ２＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を伝送し（２’）、第２制御情報Ｉｎｆ＿ｃｆ２の更新の指示を要請する。
【００９０】
第３更新制御部ＵＣＴＬ３は、マスターＩＰＦＢ３から第３処理の完了を示す第３更新イシュー信号Ｕｐｄａｔｅ＿ｉｓｓｕｅ＿３を受信し（１’）、第１更新制御部ＵＣＴＬ１から第１スレーブ更新イシュー信号Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信し（２）、第２更新制御部ＵＣＴＬ２から第２スレーブ更新イシュー信号Ｓｌａｖｅ２＿ｕｐｄａｔｅ＿ｉｓｓｕｅ＿２を受信すれば（２’）、第３制御情報Ｉｎｆ＿ｃｆ３の更新を指示する更新実行信号Ｕｐｄａｔｅ＿ＣｏｍｍｉｔをマスターＩＰＦＢ３に伝送（３）すると共に、第１更新制御部ＵＣＴＬ１に第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを伝送し（３）、第２更新制御部ＵＣＴＬ２に第２スレーブ更新実行信号Ｓｌａｖｅ２＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを伝送（３）する。第１更新制御部ＵＣＴＬ１は、第３更新制御部ＵＣＴＬ３から第１スレーブ更新実行信号Ｓｌａｖｅ１＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔが受信されて、第１制御情報Ｉｎｆ＿ｃｆ１の更新が指示されれば（３）、第１制御情報Ｉｎｆ＿ｃｆ１の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第１スレーブＩＰ ＦＢ１に伝送する（４）。同様に、第２更新制御部ＵＣＴＬ２は、第３更新制御部ＵＣＴＬ３から第２スレーブ更新実行信号Ｓｌａｖｅ２＿Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔが受信されて、第２制御情報Ｉｎｆ＿ｃｆ２の更新が指示されれば（３）、第２制御情報Ｉｎｆ＿ｃｆ２の更新を指示する更新実行信号Ｕｐｄａｔｅ＿Ｃｏｍｍｉｔを第２スレーブＩＰ ＦＢ２に伝送する（４）。
【００９１】
前記のような動作によって、一実施形態によるシステムオンチップは、図１７に示される例のように、サイズ縮小についての各ＩＰの保存手段に保存された制御情報の更新が同期されなくて、ユーザに映像変化をリアルタイムで提供できないという問題などを防止する。
【００９２】
図１８は、図１のシステムオンチップの機能ブロックがツリー状に具現される例を示す図面である。
【００９３】
図１８を参照すれば、一実施形態によるシステムオンチップＳｏＣは、複数のスレーブＩＰ及び複数のマスターＩＰを含む。複数のスレーブＩＰのうち一部は同じマスターＩＰを共有し、複数のマスターＩＰのうち一部は上位のマスターＩＰについてスレーブＩＰの役割を行える。例えば、第１スレーブＩＰないし第３スレーブＩＰは、第１マスターＩＰにデータ（または処理結果）を提供し、第１マスターＩＰは、第２マスターＩＰにデータ（または処理結果）を提供する。
【００９４】
第１マスターＩＰが前述した図１７のマスターＩＰＦＢ３である場合、第１マスターＩＰは、スレーブＩＰからの更新指示要請に応答して、第２マスターＩＰに更新指示要請を伝送する。第２マスターＩＰは、第１マスターＩＰから更新指示要請を受信して、第２マスターＩＰの更新と共に第１マスターＩＰに更新指示応答を伝送する。第２マスターＩＰから更新指示応答を受信した第１マスターＩＰは、スレーブＩＰに更新指示応答を伝送し、これを受信した各スレーブＩＰは、対応する制御情報の更新を行える。
【００９５】
以上の図１８についての説明において、更新制御部ではないＩＰが更新を制御すると述べたが、これは説明の便宜のためのものに過ぎず、各ＩＰ内部または外部の対応する更新制御部によって制御情報の更新が制御される。
【００９６】
図１９は、図１のシステムオンチップでのフレーム単位で制御情報の更新が行われる時に、制御情報の更新を行うための信号のフローの一例を示す図面である。図１及び図１９を参照すれば、図１９のシステムオンチップＳｏＣは、前述したように映像データを処理するマルチメディア装置である。この場合、第１機能ブロックＦＢ１及び第２機能ブロックＦＢ２はそれぞれ、フレーム単位でデータを第１処理及び第２処理する。そして、フレーム単位で制御情報を更新する。
【００９７】
したがって、第１処理及び第２処理が連関する場合、第１更新制御部ＵＣＴＬ１が第２更新制御部ＵＣＴＬ２に更新指示要請を伝送する際に、フレーム単位で要請Ｓｌａｖｅ１＿ｕｐｄａｔｅ＿ｆｒＩＤできる。但し、ユーザの選択または図６のプロセッサの制御などによって、フレーム単位の更新指示要請ＲＥＱ＿ｕｄ及びデータ単位の更新指示要請ＲＥＱ＿ｕｄが選択的に行われてもよい。
【００９８】
図２０は、一実施形態によるシステムオンチップの動作方法を示すフローチャートである。
【００９９】
図２０を参照すれば、一実施形態によるシステムオンチップの動作方法は、任意の機能ブロックが、含む保存手段に保存された制御情報に基づいてデータを処理する段階（Ｓ２０２０）、及び任意の機能ブロックがデータを処理した結果によって制御情報を更新する段階（Ｓ２０４０）を含む。制御情報を更新する段階（Ｓ２０４０）は、任意の機能ブロックでデータを処理した結果が他の機能ブロックでのデータ処理と連関するかどうかを判断する段階（Ｓ２０４２）、及び任意の機能ブロックでデータを処理した結果が他の機能ブロックでのデータ処理と連関する場合（Ｓ２０４２のＹＥＳ）、任意の機能ブロックでの制御情報の更新を他の機能ブロックでの制御情報の更新と同期させる段階（Ｓ２０４６）を含む。
【０１００】
この時、任意の機能ブロックでの制御情報の更新を他の機能ブロックでの制御情報の更新と同期させる段階（Ｓ２０４６）は、図２１に示されるように、任意の機能ブロックがデータを処理した後、他の機能ブロックに更新の制御を要請する段階（Ｓ２０４６＿１）、他の機能ブロックが任意の機能ブロックからの要請に応答して更新を指示し、他の機能ブロックに含まれた保存手段に保存された制御情報を更新する段階（Ｓ２０４６＿２）、及び任意の機能ブロックが、更新の指示に応答して任意の機能ブロックについての制御情報の更新を行う段階（Ｓ２０４６＿３）を含む。
【０１０１】
再び図２０を参照すれば、制御情報を更新する段階（Ｓ２０４０）は、任意の機能ブロックでデータを処理した結果が、他の機能ブロックでのデータ処理と連関しない場合（Ｓ２０４２のＮＯ）、他の機能ブロックでの制御情報の更新と関係なく任意の機能ブロックでデータを処理した後、任意の機能ブロックについての制御情報の更新を行う段階（Ｓ２０４８）をさらに含む。
【０１０２】
一実施形態によるシステムオンチップの動作方法は、前述したシステムオンチップの動作に関する説明で詳細に記述されたので、さらなる説明は略する。
【０１０３】
以上のように図面及び明細書で最適の実施形態が開示された。ここで特定の用語は、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載の範囲を制限するために使われたものではない。よって、当業者ならば、これよい多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。本発明による真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められねばならない。
【産業上の利用可能性】
【０１０４】
本発明は、システムオンチップ関連の技術分野に好適に用いられる。
【符号の説明】
【０１０５】
ＳｏＣ  システムオンチップ
ＵＣＴＬ１  第１更新制御部
ＵＣＴＬ２  第２更新制御部
ＦＢ１  第１機能ブロック
ＦＢ２  第２機能ブロック
Ｉｎｆ＿ｃｆ１  第１制御情報
Ｉｎｆ＿ｃｆ２  第２制御情報
ＤＴＡ１  第１データ
ＤＴＡ２  第２データ
ＲＳＴ１  第１データ処理結果
ＲＳＴ２  第２データ処理結果
ＦＬ１  第１機能ロジッグ
ＦＬ２  第２機能ロジッグ
ＳＴ１  第１保存手段
ＳＴ２  第２保存手段
ＸＤＯＮ１  第１完了信号
ＸＤＯＮ２  第２完了信号
ＸＵＤ１  第１更新実行信号
ＸＵＤ２  第２更新実行信号
ＲＥＳ＿ｕｄ  更新指示応答
ＲＥＱ＿ｕｄ  更新指示要請
【図１】
2014179100.tif 000003
【図２】
2014179100.tif 000004
【図３】
2014179100.tif 000005
【図４】
2014179100.tif 000006
【図５】
2014179100.tif 000007
【図６】
2014179100.tif 000008
【図７】
2014179100.tif 000009
【図８】
2014179100.tif 000010
【図９】
2014179100.tif 000011
【図１０】
2014179100.tif 000012
【図１１】
2014179100.tif 000013
【図１２】
2014179100.tif 000014
【図１３】
2014179100.tif 000015
【図１４】
2014179100.tif 000016
【図１５】
2014179100.tif 000017
【図１６】
2014179100.tif 000018
【図１７】
2014179100.tif 000019
【図１８】
2014179100.tif 000020
【図１９】
2014179100.tif 000021
【図２０】
2014179100.tif 000022
【図２１】
2014179100.tif 000023