(57)【要約】【課題】電界効果移動度の高いトランジスタ構造を提供する。【解決手段】キャリアを流す酸化物半導体層がゲート絶縁膜に接していない構造とするため、キャリアを流す酸化物半導体層がゲート絶縁膜から離れている埋め込みチャネル構造とする。具体的には２つの酸化物半導体層の間に導電率の高い酸化物半導体層を設ける。また、自己整合的に不純物元素を酸化物半導体層に添加して電極層と接触する領域の低抵抗化を図る。また、絶縁膜に接する酸化物半導体層の膜厚を導電率の高い酸化物半導体層よりも厚くする。【選択図】図１
2014027263.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に第１の絶縁層と、
前記第１の絶縁層上に第１の酸化物半導体層と、
前記第１の酸化物半導体層上に第２の酸化物半導体層と、
前記第２の酸化物半導体層上に第３の酸化物半導体層と、
前記第３の酸化物半導体層上に第２の絶縁層とを有し、
前記第２の酸化物半導体層の導電率は、前記第３の酸化物半導体層及び前記第１の酸化物半導体層よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１において、さらにゲート電極層を前記第２の絶縁層上に有することを特徴とする半導体装置。
【請求項３】
請求項１において、さらに第１のゲート電極層を前記絶縁表面と前記第１の絶縁層の間に有し、前記第２の絶縁層上に第２のゲート電極層を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、前記第２の酸化物半導体層の窒素濃度は、前記第３の酸化物半導体層及び前記第１の酸化物半導体層よりも高いことを特徴とする半導体装置。
【請求項５】
絶縁表面上に第１の絶縁層と、
前記第１の絶縁層上に第１の酸化物半導体層と、
前記第１の酸化物半導体層上に第２の酸化物半導体層と、
前記第２の酸化物半導体層上に第３の酸化物半導体層と、
前記第３の酸化物半導体層上に第２の絶縁層とを有し、
前記第２の酸化物半導体層のボロン濃度は、前記第３の酸化物半導体層及び前記第１の酸化物半導体層よりも高いことを特徴とする半導体装置。
【請求項６】
請求項５において、前記第２の酸化物半導体層の導電率は、前記第３の酸化物半導体層及び前記第１の酸化物半導体層よりも高いことを特徴とする半導体装置。
【請求項７】
絶縁表面上に第１の絶縁層と、
前記第１の絶縁層上に第１の酸化物半導体層と、
前記第１の酸化物半導体層上に第２の酸化物半導体層と、
前記第２の酸化物半導体層上に第３の酸化物半導体層と、
前記第３の酸化物半導体層上に第２の絶縁層とを有し、
前記第２の酸化物半導体層のリン濃度は、前記第３の酸化物半導体層及び前記第１の酸化物半導体層よりも高いことを特徴とする半導体装置。
【請求項８】
請求項７において、前記第２の酸化物半導体層の導電率は、前記第３の酸化物半導体層及び前記第１の酸化物半導体層よりも高いことを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、前記第１の酸化物半導体層の膜厚は、前記第２の酸化物半導体層及び前記第３の酸化物半導体層より大きいことを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、前記第２の酸化物半導体層の側面は、前記第３の酸化物半導体層で覆われることを特徴とする半導体装置。
【請求項１１】
絶縁表面上に第１の絶縁層と、
前記第１の絶縁層上に第１の酸化物半導体層と、
前記第１の酸化物半導体層上に第２の酸化物半導体層と、
前記第２の酸化物半導体層上に第３の酸化物半導体層と、
前記第３の酸化物半導体層上に接する第２の絶縁層と、
前記第２の絶縁層上にゲート電極層と、
前記第３の酸化物半導体層上に接する第３の絶縁層と、を有し、
前記第２の酸化物半導体層の膜厚は、前記第１の酸化物半導体層の膜厚及び前記第３の酸化物半導体層の膜厚よりも小さいことを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記第３の酸化物半導体層のうち、前記第３の絶縁層に接する領域は、結晶性が低い領域であり、前記第２の絶縁層に接する領域よりも窒素濃度が高く、
前記第３の酸化物半導体層の前記第２の絶縁層に接する領域は、前記第２の酸化物半導体層のチャネル形成領域と重なることを特徴とする半導体装置。
【請求項１３】
請求項１１または請求項１２において、前記第３の絶縁層は窒化シリコン膜であることを特徴とする半導体装置。
【請求項１４】
請求項１１乃至１３のいずれか一において、前記第３の絶縁層は前記ゲート電極層の側面に設けられるサイドウォールであることを特徴とする半導体装置。
【請求項１５】
請求項１１乃至１４のいずれか一において、前記第１の酸化物半導体層の端面が前記第１の絶縁層の表面となすテーパ角度は１０°以上６０°以下であることを特徴とする半導体装置。
【請求項１６】
請求項１１乃至１５のいずれか一において、前記第２の酸化物半導体層の端面が前記第１の絶縁層の表面となすテーパ角度は１０°以上６０°以下であることを特徴とする半導体装置。
【請求項１７】
請求項１１乃至１６のいずれか一において、前記第３の酸化物半導体層の端面が前記第１の絶縁層の表面となすテーパ角度は１０°以上６０°以下であることを特徴とする半導体装置。
【請求項１８】
請求項１１乃至１７のいずれか一において、前記第１の酸化物半導体層の端面及び前記第２の酸化物半導体層の端面は、前記第３の酸化物半導体層で覆われていることを特徴とする半導体装置。
【請求項１９】
請求項１１乃至１８のいずれか一において、さらに第２のゲート電極層を前記絶縁表面上と前記第１の絶縁層の間に有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
【０００４】
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
【０００５】
また、チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるトランジスタや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるトランジスタが挙げられる。
【０００６】
特許文献１には基板上に第１の多元系酸化物半導体層、該第１の多元系酸化物半導体層上に一元系酸化物半導体層、該一元系酸化物半導体層上に第２の多元系酸化物半導体層を積層した三層構造が開示されている。
【０００７】
また、非特許文献１に酸化物半導体を積層させた構造を含むトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１５５２４９号公報
【非特許文献】
【０００９】
【非特許文献１】Ａｒｏｋｉａ  Ｎａｔｈａｎ  ｅｔ  ａｌ．，”Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  ＴＦＴｓ：Ｐｒｏｇｒｅｓｓ  ａｎｄ  ｉｓｓｕｅｓ”，ＳＩＤ  ２０１２  Ｄｉｇｅｓｔ  ｐ．１−４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
酸化物半導体層を用いるトランジスタは、酸化物半導体層と接する絶縁膜の影響、即ち、酸化物半導体層と絶縁膜の界面状態により電気特性が左右される。
【００１１】
例えば、絶縁膜としてシリコンを含む絶縁膜を用いる場合において、酸化シリコン膜上に酸化物半導体層をスパッタ法によって成膜すると、スパッタリング時にシリコンが酸化物半導体層中に混入する恐れがある。非特許文献１の構成は、チャネルとして機能する酸化物半導体が酸化シリコンと接しており、酸化シリコン膜の構成原子であるシリコンがチャネルに不純物として混入してしまう恐れがある。酸化物半導体層中にシリコンなどの不純物が混入するとトランジスタの電界効果移動度の低下を招く恐れがある。
【００１２】
また、絶縁膜として窒化シリコン膜を用いると、窒化シリコン膜と酸化物半導体層の界面にキャリアが多く流れるため、トランジスタ特性を得ることが困難となる。
【００１３】
電界効果移動度の高いトランジスタ構造を提供することを課題の一つとする。
【課題を解決するための手段】
【００１４】
そこで、キャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜に接していない構造とするため、キャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜から離れている埋め込みチャネル構造とする。さらに、下地絶縁膜上に酸化物半導体層を有し、酸化物半導体層上にゲート絶縁膜を有している場合、キャリアを流す酸化物半導体層がシリコンを含む下地絶縁膜に接していない構造とするため、キャリアを流す酸化物半導体層がシリコンを含む下地絶縁膜から離れている埋め込みチャネル構造とすることが好ましい。
【００１５】
具体的には、図１（Ａ）に示すように第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、及び第３の酸化物半導体膜４０３ｃを順に積層し、図１（Ｂ）に示すエネルギーバンド図（模式図）中の伝導帯バンドオフセット（Ｅｃ）を０．０５ｅＶ以上、好ましくは０．１ｅＶ以上とするため、第２の酸化物半導体膜４０３ｂをｎ型化させる。図１（Ｂ）に示すエネルギーバンド図は、図１（Ａ）におけるＣ−Ｃ’間のエネルギーバンド図である。なお、図１（Ｂ）に示すエネルギーバンド図は一例であって特に限定されず、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半導体層Ｓ１と３層目の酸化物半導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低ければよい。
【００１６】
ｎ型化させる手段としては、２層目の酸化物半導体層Ｓ２の成膜時に窒素または一酸化二窒素を含む混合雰囲気でのスパッタ法で成膜する。また、他のｎ型化させる手段としては、ボロンやリンを微量に含ませたスパッタリングターゲットを用いて成膜して２層目の酸化物半導体層Ｓ２にボロンやリンを含ませる。
【００１７】
１層目の酸化物半導体層Ｓ１の材料としては、Ｍ１ａＭ２ｂＭ３ｃＯｘ（ａは０以上２以下の実数、ｂは０より大きく５以下の実数、ｃは０以上５以下の実数、ｘは任意の実数）で表記できる材料を用い、構成元素Ｍ２は酸化物半導体の酸素欠損を減らすためのスタビライザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ１はインジウムなどを用いる。構成元素Ｍ３は亜鉛などを用いる。
【００１８】
代表的には、１層目の酸化物半導体層Ｓ１は、酸化ガリウム膜、酸化ガリウム亜鉛膜、または構成元素Ｍ２が構成元素Ｍ１より多くなる組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：４：２の原子数比のスパッタリングターゲットやＩｎ：Ｇａ：Ｚｎ＝１：５：４の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、１層目の酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好ましく、得られる酸化物半導体層は第１のＩ型酸化物半導体層とも呼べる。第１のＩ型酸化物半導体層は、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性半導体）又はそれに近づけている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【００１９】
２層目の酸化物半導体層Ｓ２は、Ｍ４ｄＭ５ｅＭ６ｆＯｘ（ｄは０より大きく５以下の実数、ｅは０以上３以下の実数、ｆは０より大きく５以下の実数、ｘは任意の正数）で表記できる材料を用いる。構成元素Ｍ５は酸化物半導体の酸素欠損を減らすためのスタビライザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ４はインジウムなどを用いる。構成元素Ｍ６は亜鉛などを用いる。代表的には構成元素Ｍ４が構成元素Ｍ５より多くなる組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、第２の酸化物半導体層の形成時において、窒素を含む混合雰囲気や、一酸化二窒素を含む混合雰囲気でのスパッタ法で成膜することが好ましく、得られる酸化物半導体層はＮ型酸化物半導体層とも呼べる。なお、Ｎ型酸化物半導体層は、第１のＩ型酸化物半導体層よりもキャリア密度が高く、導電率σが大きい。
【００２０】
３層目の酸化物半導体層Ｓ３は、Ｍ７ｇＭ８ｈＭ９ｉＯｘ（ｇは０以上２以下の実数、ｈは０より大きく５以下の実数、ｉは０以上５以下の実数、ｘは任意の実数）で表記できる材料を用いる。構成元素Ｍ８は酸化物半導体の酸素欠損を減らすためのスタビライザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ７はインジウムなどを用いる。構成元素Ｍ９は亜鉛などを用いる。代表的には構成元素Ｍ７が構成元素Ｍ８とほぼ同じ組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、第３の酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜し、得られる酸化物半導体層は第２のＩ型酸化物半導体層とも呼べる。
【００２１】
なお、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半導体層Ｓ１の伝導帯の底のエネルギーレベルよりも低い材料であればよく、それぞれ上述の材料の組成を適宜調節すればよい。
【００２２】
また、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが３層目の酸化物半導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低い材料であればよく、それぞれ上述の材料の組成を適宜調節すればよい。
【００２３】
また、２層目の酸化物半導体層Ｓ２は、Ｓ１及びＳ３の構成元素のうち、少なくとも一つが共通する構成元素である。
【００２４】
このような３層構造を用いて２層目の酸化物半導体層Ｓ２の導電率を高め、トランジスタを構成した場合、２層目の酸化物半導体層Ｓ２とドレイン電極との距離、即ち３層目の酸化物半導体層Ｓ３の膜厚が支配的となり、見かけ上、順方向に対してはチャネル長Ｌが短くなったとみなせ、オン電流が大きくできる。逆方向に関しては３層目の酸化物半導体層Ｓ３は空乏化して十分に低いオフ電流を実現できる。
【００２５】
本明細書に開示する本発明の構成は、２つの酸化物半導体層の間に、該２つの酸化物半導体層よりも導電率σが大きい酸化物半導体層を設ける構成としてもよく、その一例が図１（Ａ）に示すトランジスタ４１８である。なお、図１（Ａ）に示すトランジスタ４１８の断面図は、図１（Ｃ）に示す上面図の鎖線Ａ１−Ａ２で切断した構造図であり、図１（Ｃ）に示す点線Ａ２−Ａ３で切断した断面図を図１（Ｄ）に示す。
【００２６】
本明細書に開示する本発明の構成は、絶縁表面上に第１の絶縁層と、第１の絶縁層上に第１の酸化物半導体層と、第１の酸化物半導体層上に第２の酸化物半導体層と、第２の酸化物半導体層上に第３の酸化物半導体層と、第３の酸化物半導体層上に第２の絶縁層とを有し、第２の酸化物半導体層の導電率は、第３の酸化物半導体層及び第１の酸化物半導体層よりも高いことを特徴とする半導体装置である。
【００２７】
上記構成において、第２の酸化物半導体層の導電率を高めるため、第２の酸化物半導体層の窒素濃度或いはボロン濃度或いはリン濃度は、第３の酸化物半導体層及び第１の酸化物半導体層よりも高くする。第２の酸化物半導体層の成膜時の雰囲気に窒素または一酸化二窒素を含ませて導電率σが大きい第２の酸化物半導体層を形成すればよい。
【００２８】
上記構成において、図１（Ａ）に示すように第１の酸化物半導体膜４０３ａの膜厚は、第２の酸化物半導体膜４０３ｂ及び第３の酸化物半導体膜４０３ｃより大きくし、下地膜に含まれるシリコンなどの拡散の影響を低減する。
【００２９】
また、上記構成において、第２の酸化物半導体層の側面は、前記第３の酸化物半導体層で覆われる構成としてもよく、第２の酸化物半導体層の側面がソース電極層やドレイン電極層と直接接しない構造とすることでリーク電流の低減を図ることができる。
【００３０】
また、上記構成において、第１の絶縁層は、シリコンを含む絶縁膜であり、第２の絶縁層はガリウムを含む絶縁膜である。図１（Ｄ）に示すように、第２の酸化物半導体膜４０３ｂの側面は、絶縁膜４０２としてガリウムを含む絶縁膜を用い、接触させて覆う構成とすると、リーク電流の低減を図ることができる。
【００３１】
トップゲート型トランジスタの場合、上記各構成に加えて、さらにゲート電極層を第２の絶縁層上に有する構造である。なお、図１（Ａ）に示すトランジスタ４１８はトップゲート型を示しているが本発明は、特に図１（Ａ）に示すトップゲート型に限定されない。
【００３２】
他のトップゲート型の例として、図１６（Ａ）を示す。埋め込みチャネル構造とするため、具体的には、１層目の酸化物半導体層Ｓ１、２層目の酸化物半導体層Ｓ２、及び３層目の酸化物半導体層Ｓ３を順に積層し、図１６（Ｃ）に示すエネルギーバンド図（模式図）中の伝導帯のエネルギー差を０．０５ｅＶ以上、好ましくは０．１ｅＶ以上とするため、図１６（Ｂ）に示すチャネル形成領域１０３ｂに導電率σが大きい酸化物半導体材料を用いる。なお、図１６（Ｃ）に示すエネルギーバンド図は一例であって特に限定されず、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半導体層Ｓ１と３層目の酸化物半導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低ければよい。
【００３３】
ゲート電極層１０１と重なる２層目の酸化物半導体層Ｓ２の導電率σを大きくする手段としては、２層目の酸化物半導体層Ｓ２の成膜時に窒素または一酸化二窒素を含む雰囲気でのスパッタ法で成膜する。また、他の導電率σを大きくする手段としては、ボロンやリンを微量に含ませたスパッタリングターゲットを用いて成膜して２層目の酸化物半導体層Ｓ２にボロンやリンを含ませる。
【００３４】
また、３層目の酸化物半導体層Ｓ３は、ゲート電極層１０１と重なる領域に形成されるが、ゲート電極層１０１と重ならない低抵抗領域１０４ｃ、１０８ｃはｎ型化させる。ゲート電極層１０１と重ならない低抵抗領域１０４ｃ、１０８ｃはソース電極層やドレイン電極層と電気的に接続させるため、低抵抗な領域とすることが好ましい。また、これらの低抵抗領域１０４ｃ、１０８ｃはゲート電極層１０１をマスクとして自己整合的に形成することが好ましい。
【００３５】
また、ｎ型化させて低抵抗領域を形成する手段としては、ゲート電極層１０１をマスクとし、イオン注入法により窒素、ボロン、またはリンを自己整合的に添加して低抵抗領域１０４ｃ、１０８ｃを形成する。また、他のｎ型化させる手段としては、３層目の酸化物半導体層Ｓ３に接して窒化絶縁膜（代表的には、窒化シリコン膜１０７）を形成する、または３層目の酸化物半導体層Ｓ３に窒素プラズマ処理を行う。
【００３６】
本明細書に開示する他の本発明の構成は、絶縁表面上に第１の絶縁層と、第１の絶縁層上に第１の酸化物半導体層と、第１の酸化物半導体層上に第２の酸化物半導体層と、第２の酸化物半導体層上に第３の酸化物半導体層と、第３の酸化物半導体層上に接する第２の絶縁層と、第２の絶縁層上にゲート電極層と、第３の酸化物半導体層上に接する第３の絶縁層と、を有し、第２の酸化物半導体層の膜厚は、第１の酸化物半導体層の膜厚及び第３の酸化物半導体層の膜厚よりも小さいことを特徴とする半導体装置である。
【００３７】
上記構成において、第３の酸化物半導体層のうち、第３の絶縁層に接する領域は、結晶性が低く、第２の絶縁層に接する領域よりも窒素濃度が高く、第３の酸化物半導体層の第２の絶縁層に接する領域は、第２の酸化物半導体層のチャネル形成領域と重なる。第３の絶縁層は、窒化シリコン膜であり、第３の酸化物半導体層のうち、第３の絶縁層に接する領域は、第２の絶縁層に接する領域よりも窒素濃度が高くすることができる。さらに低抵抗化させるために、第３の酸化物半導体層の第２の絶縁層に接する領域にゲート電極層をマスクとして、リンやボロンや窒素をイオン注入法により添加してもよい。第３の酸化物半導体層は結晶構造を有する膜で形成することが好ましく、ゲート電極層と重なる領域は結晶構造を有し、リンやボロンや窒素をイオン注入法により添加された領域は、結晶性の低い領域となる。
【００３８】
また、上記構成において、第３の絶縁層はゲート電極層の側面に設けられるサイドウォールとして設けてもよい。
【００３９】
また、上記構成において、寄生チャネルの発生を防止するため、第１の酸化物半導体層の端面が第１の絶縁層の表面となすテーパ角度は１０°以上６０°以下であることが好ましい。また、第２の酸化物半導体層の端面が第１の絶縁層の表面となすテーパ角度は１０°以上６０°以下であることが好ましい。また、第３の酸化物半導体層の端面が第１の絶縁層の表面となすテーパ角度は１０°以上６０°以下であることが好ましい。
【００４０】
また、上記構成において、第２の酸化物半導体層の側面は、第３の酸化物半導体層で覆われる構成としてもよく、第２の酸化物半導体層の側面がソース電極層やドレイン電極層と直接接しない構造とすることでリーク電流の低減を図ることができる。
【００４１】
また、酸化物半導体層の上下にゲート電極層を有するデュアルゲート型トランジスタの場合、第１のゲート電極層を絶縁表面と第１の絶縁層の間に有し、第２の絶縁層上に第２のゲート電極層を有する構造である。
【００４２】
各酸化物半導体層の形成は、スパッタリングターゲットが多結晶、且つ、相対密度（充填率）の高いものを用い、成膜時のスパッタリングターゲットは十分冷やして室温とし、被成膜基板の被成膜面は、室温以上に高め、成膜チャンバー内に水分や水素がほとんどない雰囲気下で酸化物半導体膜の成膜を行う。
【００４３】
スパッタリングターゲットは高密度であるほど好ましい。スパッタリングターゲットの密度が高いことで成膜される膜密度も高くできる。具体的には、スパッタリングターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上、さらに好ましくは９９．９％以上とする。なお、スパッタリングターゲットの相対密度とは、スパッタリングターゲットと同一組成の材料の気孔のない状態における密度との比をいう。
【００４４】
スパッタリングターゲットは、不活性ガス雰囲気（窒素または希ガス雰囲気）下、真空中または高圧雰囲気中で焼成を行うことが好ましい。焼成方法として常圧焼成法、加圧焼成法等を適宜用いて得られる多結晶ターゲットを用いる。加圧焼成法としては、ホットプレス法、熱間等方加圧（ＨＩＰ；Ｈｏｔ  Ｉｓｏｓｔａｔｉｃ  Ｐｒｅｓｓｉｎｇ）法、放電プラズマ焼結法、又は衝撃法を適用することが好ましい。焼成の最高温度はスパッタリングターゲット材料の焼結温度により選択するが、１０００℃〜２０００℃程度とするのが好ましく、１２００℃〜１５００℃とするのがより好ましい。また、最高温度の保持時間は、スパッタリングターゲット材料により選択するが、０．５時間〜３時間とするのが好ましい。
【００４５】
Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する場合、スパッタリングターゲットは、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いる。
【００４６】
また、成膜チャンバー内に残存する不純物を低減することも緻密な膜を得る上で重要である。成膜チャンバー内の背圧（到達真空度：反応ガスを導入する前の真空度）を５×１０−３Ｐａ以下、好ましくは６×１０−５Ｐａとし、成膜時の圧力を２Ｐａ未満、好ましくは０．４Ｐａ以下とする。背圧を低くすることで成膜チャンバー内の不純物を低減する。
【００４７】
また、成膜チャンバー内に導入するガス、即ち、成膜時に用いるガス中の不純物を低減することも緻密な膜を得る上で重要である。また、成膜ガス中の酸素割合を高め、電力を最適化することが重要である。成膜ガス中の酸素割合（上限は酸素１００％）を高め、電力を最適化することによって成膜時のプラズマダメージを軽減することができる。そのため、緻密な膜を得やすくなる。
【００４８】
また、酸化物半導体膜の成膜前または成膜中には成膜チャンバー内の水分量などを監視（モニター）するため、四重極形質量分析計（以下、Ｑ−ｍａｓｓと呼ぶ）を常に作動させた状態で成膜を行うことが好ましい。
【００４９】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００５０】
また、成膜条件、例えば被成膜基板の温度を２００℃以上とすることで、結晶部を含む緻密な酸化物半導体膜、即ちＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を得ることもできる。
【００５１】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【００５２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【００５３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００５４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００５５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００５６】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【００５７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００５８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００５９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００６０】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【００６１】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００６２】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【００６３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００６４】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【００６５】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【００６６】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【００６７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、多結晶ターゲットを用いて成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００６８】
被成膜基板の温度を２００℃以上とすると、成膜中は、スパッタリングターゲットから微小なスパッタリング粒子が飛翔して基板上にそのスパッタリング粒子がはりつくようにして成膜され、且つ、基板が加熱されているため、再配列し高密度な膜となる。
【００６９】
この成膜中の現象を図１２、図１３、及び図１４を用いて詳細に説明する。
【００７０】
スパッタリングターゲットの表面にイオンが衝突すると、スパッタリングターゲットに含まれる結晶領域は、ａ−ｂ面から劈開し、ａ−ｂ面に平行な層に沿った形状（平板状またはペレット状）のスパッタリング粒子が剥離する。スパッタリングターゲット２００２の表面でスパッタリングされ、放出される結晶の粒子は、ｃ軸配向であり、図１２（Ａ）に示すような平板状のスパッタリング粒子２００１であると仮定すると、図１２（Ｂ）に示すモデル図で模式的に表すことができる。また、平板状のスパッタリング粒子は、図１２（Ｃ）に示すような状態、即ち最外面は（Ｇａ、Ｚｎ）Ｏ面となっていることが好ましい。
【００７１】
成膜中において、酸素流量が多く、チャンバー２００３内の圧力が高いと、図１３（Ａ）に示すように、酸素イオンが平板状のスパッタリング粒子に付着し、多くの酸素を表面に有する状態とすることができる。この付着した酸素が抜けてしまう前に他の平板状のスパッタリング粒子が積層されるため、図１４（Ｃ）に示すように、膜中に酸素を多く含ませることができる。この表面吸着した酸素は酸化物半導体中の酸素欠損を低減させることに寄与する。
【００７２】
また、ｃ軸配向した結晶領域を有する酸化物半導体膜が形成するには、成膜時の基板温度を上げることが好ましい。しかし、基板温度が３５０℃よりも高い温度とすると、図１３（Ｂ）に示すように表面吸着した酸素が放出される恐れがある。従って、基板温度は、１５０℃以上３５０℃以下、好ましくは１６０℃以上２３０℃以下とし、成膜ガスとして酸素ガスのみを用いると、ｃ軸配向した結晶領域を有する酸化物半導体膜、即ちＣＡＡＣ−ＯＳ膜を形成することができる。
【００７３】
成膜中において、一つの平板状のスパッタリング粒子が基板２０００の面に到達して安定する過程のモデルを図１４（Ａ）に示す。図１４（Ａ）に示すように平板状のスパッタリング粒子が、結晶状態を維持したまま基板表面に到達することでＣＡＡＣ−ＯＳ膜が形成されやすくなる。そして、平板状のスパッタリング粒子が、図１４（Ｂ）に示すように積層されることによってＣＡＡＣ−ＯＳ膜が形成されやすくなる。なお、ＣＡＡＣ−ＯＳ膜は、図１４（Ｃ）に示すように酸素を多く含み、酸素欠損が低減された膜となる。
【００７４】
基板２０００上のＣＡＡＣ−ＯＳ膜のインジウム原子は、横方向に２個以上２０個以下程度の数が連なっており、インジウム原子を含む層を形成している。なお、インジウム原子を含む層は、横方向に２０個より多く連なっていることもある。例えば、２個以上５０個以下、２個以上１００個以下または２個以上５００個以下のインジウム原子が横方向に連なっていてもよい。
【００７５】
また、インジウム原子を含む層は、層同士が重畳しており、その層数は１層以上２０層以下、１層以上１０層以下または１層以上４層以下である。
【００７６】
このように、インジウム原子を含む層の積層体は、横方向が数個程度、縦方向が数層程度の塊であることが多いように見える。これは、スパッタリング粒子が平板状であることに起因すると考えられる。
【００７７】
また、被成膜基板の温度を高めることで、基板表面でのスパッタリング粒子のマイグレーションが起こりやすくなる。この作用でスパッタリング粒子は、平板状で基板表面に到達後、わずかに移動し、平らな面（ａ−ｂ面）を基板表面に向けて付着する。そのため、表面に垂直な方向から見てｃ軸配向した結晶領域を有する酸化物半導体膜が得やすくなる。
【００７８】
また、酸化物半導体膜の成膜後に、２００℃以上の加熱処理を行い、さらに緻密な膜としてもよい。ただし、酸化物半導体膜中の不純物元素（水素や、水など）が低減される際に酸素欠損が生じる恐れがあるため、加熱処理を行う前に、酸化物半導体膜上または酸化物半導体膜下に酸素過剰の絶縁層を設けておくことが好ましく、加熱処理によって酸化物半導体膜中の酸素欠損を低減することができる。
【００７９】
成膜直後の酸化物半導体膜の膜質を高密度なものとすることで、薄膜でありながら単結晶に近い緻密な膜を実現でき、膜中を酸素や水素などがほとんど拡散しないため、緻密な酸化物半導体膜を用いた半導体装置は、信頼性の向上を実現できる。
【００８０】
少なくとも第２の酸化物半導体層としてＣＡＡＣ−ＯＳ膜を用い、ゲート電極層と重なるチャネル形成領域はＣＡＡＣ−ＯＳ膜とすることが好ましい。第１の酸化物半導体層としてＣＡＡＣ−ＯＳ膜を用いる場合、同一の結晶構造であるため、界面に準位が少なく、高い電界効果移動度が実現できる。また、ＣＡＡＣ−ＯＳ膜である第１の酸化物半導体層上に接して第２の酸化物半導体層を形成すると、第１の酸化物半導体層を結晶の種としてその上に形成される第２の酸化物半導体層も結晶化しやすくなり、同一の結晶構造とすることができ好ましい。
【発明の効果】
【００８１】
電界効果移動度の高いトランジスタ構造を実現できる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一態様を示す模式図である。
【図２】本発明の一態様を示す工程断面図である。
【図３】本発明の一態様を示す断面図及び上面図である。
【図４】本発明の一態様を示す断面図及び上面図である。
【図５】半導体装置の一形態を示す断面図及び回路図。
【図６】半導体装置の一形態を示す断面図及び回路図。
【図７】半導体装置の一形態を示す回路図。
【図８】半導体装置の一形態を示す斜視図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】電子機器を説明する図。
【図１１】電子機器を説明する図。
【図１２】（Ａ）は平板状のスパッタリング粒子の模式図であり、（Ｂ）は成膜中のモデルを示す図であり、（Ｃ）は平板状のスパッタリング粒子の状態を示すモデル図である。
【図１３】（Ａ）は成膜中のモデルを示す図であり、（Ｂ）は平板状のスパッタリング粒子の酸素が放出される状態を示すモデル図である。
【図１４】（Ａ）及び（Ｂ）は成膜中のモデルを示す図であり、（Ｃ）は平板状のスパッタリング粒子の状態を示すモデル図である。
【図１５】半導体装置の製造装置の一例を示す上面図である。
【図１６】本発明の一態様を示す上面図及び断面図及び模式図である。
【図１７】本発明の一態様を示す模式図である。
【図１８】本発明の一態様を示す工程断面図である。
【図１９】本発明の一態様を示す工程断面図である。
【図２０】本発明の一態様を示す上面図及び断面図である。
【図２１】本発明の一態様を示す断面図である。
【図２２】半導体装置の一形態を示す断面図及び回路図。
【図２３】半導体装置の一形態を示す断面図及び回路図。
【発明を実施するための形態】
【００８３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００８４】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図２を用いて説明する。本実施の形態では、酸化物半導体膜を有するトランジスタの作製方法の一例を示す。
【００８５】
まず、絶縁表面を有する基板４００上に絶縁膜４３３を形成し、その上にスパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、導電層４９１、配線層４３４、４３６を形成する。
【００８６】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００８７】
絶縁膜４３３の材料は、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、窒化シリコン、若しくは窒化アルミニウムなどの窒化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。ここで酸化窒化シリコンとは、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるものをいう。また、半導体素子が設けられた基板を用いる場合、絶縁膜４３３としてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜としても機能し、水素又は水素化合物が、後に形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。また、プラズマＣＶＤ法の供給ガスをシラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスとして成膜された窒化シリコン膜は、供給ガスをシラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスとして成膜された窒化シリコン膜よりも膜中欠陥を低減することができる。シラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスとして成膜された窒化シリコン膜を膜厚３００ｎｍ以上４００ｎｍ以下で設けることで、ＥＳＤ耐性を３００Ｖ以上とすることができる。従って、シラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスとして成膜された窒化シリコン膜を膜厚３００ｎｍ以上４００ｎｍ以下形成し、その上にシラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を積層した積層膜を絶縁膜４３３として用いると、高いＥＳＤ耐性を有するバリア膜を実現できる。
【００８８】
導電層４９１、配線層４３４、４３６の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層４９１及び配線層４３４、４３６としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。導電層４９１及び配線層４３４、４３６は、単層構造としてもよいし、積層構造としてもよい。
【００８９】
また、導電層４９１、配線層４３４、４３６の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【００９０】
また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料をゲート電極層として用いて、トランジスタのしきい値電圧をプラスにすることが好ましい。具体的には、Ｉｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０−１〜１×１０−４Ω・ｃｍ、好ましくは固有抵抗が５×１０−２〜１×１０−４Ω・ｃｍを有する材料をゲート電極層として用いる。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。
【００９１】
次いで、導電層４９１、及び配線層４３４、４３６上に酸化物絶縁膜を形成する。酸化物絶縁膜は導電層４９１の形状を反映した表面に凸部を有する膜である。
【００９２】
酸化物絶縁膜としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化物絶縁膜は、単層でも積層でもよい。
【００９３】
そして、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））を行い、平坦化された酸化物絶縁膜４３５を形成し、配線層４３４、４３６の上面及び導電層４９１の上面を露呈させている。ＣＭＰを行った後は洗浄を行い、基板に付着している水分を除去する加熱処理を行う。ここまでの工程を終えた断面図が図２（Ａ）に相当する。
【００９４】
平坦化させて加熱処理を行った後は、絶縁膜４３７と酸化物半導体膜の積層４０３を形成する。ここまでの工程を終えた断面図が図２（Ｂ）に相当する。
【００９５】
そして、同一マスクを用いてパターニングを行い、絶縁膜４３７と酸化物半導体膜の積層４０３を選択的にエッチングする。ここまでの工程を終えた断面図が図２（Ｃ）に相当する。絶縁膜４３７と酸化物半導体膜の積層４０３は大気に触れることなく連続的に成膜すると、膜界面の不純物汚染を防ぐことができ、好ましい。
【００９６】
絶縁膜４３７は、プラズマＣＶＤ法やスパッタ法で形成する。プラズマＣＶＤ法を用いる場合、特にマイクロ波の電界エネルギーを利用してプラズマを発生させ、プラズマにより絶縁膜の原料ガスを励起させ、励起させた原料ガスを被形成物上で反応させて反応物を堆積させるプラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法ともいう。）を用いて形成することが好ましい。マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、当該絶縁膜を加工して形成される絶縁膜４３７も緻密な膜である。絶縁膜４３７の膜厚は、５ｎｍ以上３００ｎｍ以下とする。
【００９７】
絶縁膜４３７の材料は、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。
【００９８】
本実施の形態では、図２（Ｃ）に示すように酸化物半導体膜の積層４０３は、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第３の酸化物半導体膜４０３ｃの順に積層した３層構造とする。
【００９９】
酸化物半導体膜は、二元系金属の酸化物であるＩｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物などを用いることができる。
【０１００】
第１の酸化物半導体膜４０３ａとしては、Ｍ１ａＭ２ｂＭ３ｃＯｘ（ａは０以上２以下の実数、ｂは０より大きく５以下の実数、ｃは０以上５以下の実数、ｘは任意の実数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上１５ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、第１の酸化物半導体膜４０３ａは、非晶質構造としてもよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。なお、第１の酸化物半導体膜４０３ａは、第１のＩ型酸化物半導体層と呼ぶことができる。
【０１０１】
また、第２の酸化物半導体膜４０３ｂとしては、Ｍ４ｄＭ５ｅＭ６ｆＯｘ（ｄは０より大きく５以下の実数、ｅは０以上３以下の実数、ｆは０より大きく５以下の実数、ｘは任意の正数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用い、酸素と窒素を含む混合雰囲気、または希ガスと酸素と窒素を含む混合雰囲気でのスパッタ法で膜厚５ｎｍ以上３０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、第２の酸化物半導体膜４０３ｂはＣＡＡＣ−ＯＳ膜とすることが好ましい。なお、第２の酸化物半導体膜４０３ｂは、Ｎ型酸化物半導体層と呼ぶことができる。
【０１０２】
また、第３の酸化物半導体膜４０３ｃとしては、Ｍ７ｇＭ８ｈＭ９ｉＯｘ（ｇは０以上２以下の実数、ｈは０より大きく５以下の実数、ｉは０以上５以下の実数、ｘは任意の実数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上３０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。なお、第３の酸化物半導体膜４０３ｃは、第２のＩ型酸化物半導体層と呼ぶことができる。また、第３の酸化物半導体膜４０３ｃは、非晶質構造としてもよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。第３の酸化物半導体膜４０３ｃは、ソース電極層及びドレイン電極層と接し、しきい値を決める。
【０１０３】
このような積層構造とすることでキャリアを流す第２の酸化物半導体膜４０３ｂがシリコンを含む絶縁膜に接していない構造とする。
【０１０４】
また、第１の酸化物半導体膜４０３ａを形成する際に用いるスパッタリングターゲットと、第２の酸化物半導体膜４０３ｂを形成する際に用いるスパッタリングターゲットは多結晶ターゲットを用い、ＣＡＡＣ−ＯＳ膜とする。また、第１の酸化物半導体膜４０３ａとして結晶化しやすい組成のスパッタリングターゲットを用いることで、第１の酸化物半導体膜４０３ａと接する第２の酸化物半導体膜４０３ｂも結晶化させることができる。第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂの界面に準位が少ないため、高い電界効果移動度が実現できる。望ましくはキャリアが流れるのを第２の酸化物半導体膜４０３ｂのみとなるように膜厚や組成を調節する。
【０１０５】
絶縁膜４３７と第１の酸化物半導体膜４０３ａを大気に触れることなく連続的に成膜すると、絶縁膜４３７と第１の酸化物半導体膜４０３ａの界面の不純物汚染を防ぐことができ、第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃを大気に触れることなく連続的に成膜すると、第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃの界面の不純物汚染を防ぐことができる。また、第３の酸化物半導体膜４０３ｃは、第２の酸化物半導体膜４０３ｂが後の工程のエッチングなどにより大気に触れることから保護する保護膜としても機能する。
【０１０６】
第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃを順次積層する工程を大気に触れることなく連続的に行う場合、図１５に上面図を示す製造装置を用いればよい。
【０１０７】
図１５に示す製造装置は、枚葉式マルチチャンバー設備であり、３つのスパッタ装置１０ａ、１０ｂ、１０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給室１１や、ロードロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５などを有している。なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室１３、及び基板加熱室１５は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。図１５の製造装置を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基板を搬送し、ロードロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板加熱室１５で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室１３を経てスパッタ装置１０ｃに被処理基板を移動させ、スパッタ装置１０ｃ内で第１の酸化物半導体膜４０３ａを成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ａに被処理基板を移動させ、スパッタ装置１０ａ内で第２の酸化物半導体膜４０３ｂを成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ｂに被処理基板を移動させ、スパッタ装置１０ｂ内で第３の酸化物半導体膜４０３ｃを成膜する。必要であれば、大気に触れることなく、搬送室１３を経て基板加熱室１５に被処理基板を移動させ、加熱処理を行う。このように、図１５の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることができる。また、図１５の製造装置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを実現できる。また、図１５の製造装置のスパッタ装置は、平行平板型スパッタリング装置、イオンビームスパッタリング装置、または対向ターゲット式スパッタリング装置などを用いればよい。対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、成膜ダメージが小さいため、結晶化度の高いＣＡＡＣ−ＯＳ膜を形成することができる。
【０１０８】
シリコンを含む絶縁膜と触れないようにすることで、キャリアを流す第２の酸化物半導体膜４０３ｂの膜中及び膜の上下の界面にシリコンなどの不純物を混入させないように上下の界面を第１の酸化物半導体膜４０３ａ及び第３の酸化物半導体膜４０３ｃで保護することで高い電界効果移動度を実現する。
【０１０９】
絶縁膜４３７と酸化物半導体膜の積層４０３を形成した後、導電膜を形成する。この導電膜を選択的にエッチングして電極層４４５ａ、４４５ｂ、及び導電層４４２が形成される。ここまでの工程を終えた断面図が図２（Ｄ）に相当する。このエッチングの際に複数回のエッチングを行うことで下端部に突出した領域を有する断面構造の電極を形成している。なお、下端部に突出した領域を有する電極層４４５ａまたは電極層４４５ｂは、トランジスタのソース電極層またはドレイン電極層である。電極層４４５ａは、配線層４３６上に接して設けられ、電極層４４５ｂは、配線層４３４上に接して設けられている。
【０１１０】
電極層４４５ａ、４４５ｂの間隔は、トランジスタのチャネル長Ｌとなる。また、トランジスタのチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍ程度とする場合には、電子ビームを用いてレジストを露光し、現像したマスクを導電膜のエッチングマスクとして用いることが好ましい。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０−１２〜１×１０−１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
【０１１１】
そして、電極層４４５ａ、４４５ｂ、及び導電層４４２上に絶縁膜４０２を設け、酸化物半導体膜の積層４０３上にも絶縁膜４０２を形成する。絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。また、他の材料として絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物膜も絶縁膜４０２の材料として用いることができる。絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のスパッタリングターゲットを用い、基板温度を室温とし、スパッタリングガスにアルゴン、またはアルゴンと酸素の混合ガスを用いて形成すればよい。
【０１１２】
絶縁膜４０２は、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）を含むことがより好ましい。酸化物半導体膜の積層４０３と接する絶縁層が酸素過剰領域を含むことで、酸化物半導体膜の積層４０３へ酸素を供給することが可能となり、酸化物半導体膜の積層４０３からの酸素の脱離を防止するとともに酸素欠損を補填することが可能となるためである。絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜４０２を形成すればよい。又は、成膜後の絶縁膜４０２に酸素を導入して、酸素過剰領域を形成してもよい。また、絶縁膜４０２は、図３（Ａ）に示すように第１の絶縁膜４０２ａと第２の絶縁膜４０２ｂの積層構造とすることが望ましく、過剰に酸素を含む領域（酸素過剰領域）を含む絶縁膜上に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。具体的には、原料ガスであるシラン（ＳｉＨ４）を１６０ｓｃｃｍ、原料ガスである一酸化二窒素（Ｎ２Ｏ）を４０００ｓｃｃｍ供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの電力を供給して酸化窒化シリコン膜を形成する。また、酸化窒化シリコン膜を形成する際の基板温度は２２０℃とする。
【０１１３】
次いで、絶縁膜４０２を選択的にエッチングして導電層４４２達する開口を形成した後、導電膜を形成し、導電膜を選択的にエッチングすることで導電層４４２と電気的に接続する電極層４３８と、絶縁膜４０２を介して酸化物半導体膜の積層４０３上にゲート電極層４０１とを形成する。そして、ゲート電極層４０１及び電極層４３８を覆い、バリア膜として機能する絶縁膜４０７を設ける。
【０１１４】
絶縁膜４０７は、プラズマＣＶＤ法を用いて、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜として機能し、水素又は水素化合物が、後に形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。
【０１１５】
ゲート電極層４０１及び電極層４３８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１及び電極層４３８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１及び電極層４３８は、単層構造としてもよいし、積層構造としてもよい。
【０１１６】
本実施の形態では、絶縁膜４０２上に接するゲート電極層４０１として、タングステン膜を用いる。
【０１１７】
以上の工程で、本実施の形態のトランジスタ４１５を作製することができる（図３（Ａ）参照）。トランジスタ４１５は、デュアルゲート構造のトランジスタの一例であり、図３（Ａ）は、トランジスタ４１５のチャネル長方向の断面図である。なお、デュアルゲート構造のトランジスタ４１５において、絶縁膜４３７は第１のゲート絶縁膜、絶縁膜４０２は第２のゲート絶縁膜となる。
【０１１８】
また、導電層４９１はトランジスタ４１５の電気的特性を制御する第２のゲート電極層（いわゆるバッグゲートともいう）として機能することができる。例えば導電層４９１の電位をＧＮＤ（または固定電位）とすることでトランジスタ４１５のしきい値電圧をよりプラスとし、ノーマリーオフのトランジスタとすることができる。
【０１１９】
また、導電層４９１及び絶縁膜４３７を設けなければ、図１（Ａ）に示すトップゲート構造のトランジスタを作製することもできる。図１（Ａ）に示すトランジスタを作製する場合、導電層４９１の間に絶縁膜４３７を形成しないという点と、酸化物絶縁膜４３５の下方に窒化物絶縁膜４４４を設けている点以外は同一のプロセスで作製することができるため、ここでは詳細な説明は省略することとする。また、工程数を変更することなく、レイアウトを変更することで同一基板上にデュアルゲート構造のトランジスタとトップゲート構造のトランジスタの両方を作製することもできる。
【０１２０】
図１（Ａ）に示すトランジスタ４１８は、基板４００上に窒化物絶縁膜４４４、酸化物絶縁膜４３５、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第３の酸化物半導体膜４０３ｃ、第１の絶縁膜４０２ａ、第２の絶縁膜４０２ｂの順に積層され、第２の酸化物半導体膜４０３ｂがシリコンを含む絶縁膜と離れている構成となっている。また、窒化物絶縁膜４４４として窒化シリコン膜を用い、第２の絶縁膜４０２ｂとして窒化シリコン膜を用いる、或いは絶縁膜４０７を窒化シリコン膜とすることが好ましく、外部から第２の酸化物半導体膜４０３ｂへの水分の侵入や水素の侵入をブロックできるため、トランジスタの信頼性が向上する。
【０１２１】
また、図３（Ｂ）は、トランジスタ４１５の上面図の一例であり、図３（Ｂ）中の鎖線ＸＹで切断した断面が図３（Ａ）に相当する。
【０１２２】
（実施の形態２）
本実施の形態では、図１（Ａ）の構造と一部異なる図４（Ａ）の構造例およびその作製方法を以下に示す。
【０１２３】
まず、基板４００上に酸化物絶縁膜４３５を形成する。酸化物絶縁膜４３５としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化物絶縁膜４３５は、単層でも積層でもよい。また、必要であれば、基板４００と酸化物絶縁膜４３５の間に窒化シリコン膜などの窒化物絶縁膜を設けてもよい。
【０１２４】
次いで、第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂを同一マスクを用いてパターニングを行って形成し、その後、第３の酸化物半導体膜４０３ｃを形成する。異なるマスクを用いて形成することにより、図４（Ａ）に示すように第１の酸化物半導体膜４０３ａの側面及び第２の酸化物半導体膜４０３ｂの側面及び上面を第３の酸化物半導体膜４０３ｃで覆う構成とすることができる。なお、本実施の形態では、第１の酸化物半導体層乃至第３の酸化物半導体層の全ての層が非晶質構造とする。ただし、特に限定されず、第１の酸化物半導体層乃至第３の酸化物半導体層の全ての層をＣＡＡＣ−ＯＳ膜とすることも可能であり、第１の酸化物半導体層乃至第３の酸化物半導体層の少なくとも一層を非晶質構造とすることも可能である。
【０１２５】
次いで、導電膜を形成する。この導電膜を選択的にエッチングして電極層４４５ａ、４４５ｂが形成される。
【０１２６】
そして、電極層４４５ａ、４４５ｂ上に絶縁膜４０２を設け、第３の酸化物半導体膜４０３ｃ上にも絶縁膜４０２を形成する。また、図４（Ｂ）に示すように、第２の酸化物半導体膜４０３ｂの側面は、第３の酸化物半導体膜４０３ｃで覆われているため、絶縁膜４０２と接しない構成となっている。
【０１２７】
次いで、絶縁膜４０２上に導電膜を形成し、導電膜を選択的にエッチングすることで、絶縁膜４０２を介して第３の酸化物半導体膜４０３ｃ上にゲート電極層４０１を形成する。そして、ゲート電極層４０１を覆い、バリア膜として機能する絶縁膜４０７を設ける。
【０１２８】
以上の工程で、図４（Ａ）に示すトランジスタ４１６を作製することができる。また、図４（Ｃ）は上面図を示しており、鎖線Ｂ１−Ｂ２で切断した断面が図４（Ａ）に相当し、点線Ｂ２−Ｂ３で切断した断面が図４（Ｂ）に相当する。図４（Ｃ）に示すように第３の酸化物半導体膜４０３ｃの周縁は、第２の酸化物半導体膜４０３ｂの周縁の外側になる。
【０１２９】
本実施の形態は実施の形態１と自由に組み合わせることができる。実施の形態１に用いた図面と同じ符号の部分には同じ材料を用いることができる。実施の形態１に示した酸化物半導体膜の積層４０３に代えて、第１の酸化物半導体膜４０３ａの側面及び第２の酸化物半導体膜４０３ｂの側面及び上面を第３の酸化物半導体膜４０３ｃで覆う構成としてもよい。第２の酸化物半導体膜４０３ｂと電極層４４５ａの間に第３の酸化物半導体膜４０３ｃを設けることができるためリーク電流の低減を図ることができる。
【０１３０】
（実施の形態３）
本実施の形態では、実施の形態１に示すトランジスタを使用した半導体装置の例を図５を用いて説明する。
【０１３１】
図５に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５０を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有するものである。トランジスタ６１０は、実施の形態１で示すトランジスタ４１５と同様な構造を有する例である。また、図３と同じ箇所は同じ符号を用いて説明する。なお、図５（Ｂ）は図５（Ａ）に相当する半導体装置の回路図である。
【０１３２】
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１３３】
半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領域は、半導体基板中、又は半導体基板上に形成することができる。図５（Ａ）に示す半導体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例である。
【０１３４】
図５（Ａ）に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の半導体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トランジスタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０及びトランジスタ７５０は電気的に接続されたＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路７６０を形成している。
【０１３５】
なお、本実施の形態では、基板７００としてｐ型の導電型を有する単結晶シリコン基板を用いているため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ型を付与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル形成領域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１３６】
よって、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導電型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加することによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１３７】
一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純物元素を添加してｐウェルを形成してもよい。
【０１３８】
トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソース領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、ゲート電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不純物領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられており、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が異なるｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができる。
【０１３９】
トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域として機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型不純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型不純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５１の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７５６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域７５５を自己整合的に形成することができる。
【０１４０】
基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８９により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８、及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｎ型不純物領域７４５に接する配線層６４７と、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｐ型不純物領域７５５に接する配線層６５７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及びトランジスタ７５０を電気的に接続する配線層７４８が形成されている。配線層７４８は、絶縁膜７８８及び絶縁膜６８７に形成されてｎ型不純物領域７４５に達する開口でｎ型不純物領域７４５と電気的に接続され、絶縁膜７８８及び絶縁膜６８７に形成されてｐ型不純物領域７５５に達する開口でｐ型不純物領域７５５と電気的に接続される。
【０１４１】
絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が設けられ、絶縁膜６８６上に配線層６５８が形成されている。配線層６５８は、絶縁膜７８８、絶縁膜６８７、及び絶縁膜６８６に形成された開口を介してゲート配線と電気的に接続されている。ゲート配線は、ゲート絶縁膜７４２、またはゲート絶縁膜７５２上に形成されており、ゲート配線がそれぞれ枝分かれしてゲート電極層７４１及びゲート電極層７５１となっている。
【０１４２】
また、本実施の形態の半導体装置は図５（Ａ）に示す構成に限定されず、トランジスタ７４０、７５０としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
【０１４３】
次に、図５の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説明する。
【０１４４】
絶縁膜６８６及び配線層６５８上に絶縁膜６８４が積層され、絶縁膜６８４上に、導電層４９１と配線層６９２が形成されている。
【０１４５】
導電層４９１、及び配線層６９２上に酸化物絶縁膜４３５が設けられている。酸化物絶縁膜４３５上には、絶縁膜４３７と、絶縁膜４３７上に第１の酸化物半導体膜４０３ａと、第１の酸化物半導体膜４０３ａ上に第１の酸化物半導体膜４０３ａと組成の異なる第２の酸化物半導体膜４０３ｂと、第１の酸化物半導体膜４０３ａと組成がほぼ同じ第３の酸化物半導体膜４０３ｃとを有する。そして、第３の酸化物半導体膜４０３ｃ上に、突出した領域を下端部に有する電極層４４５ａ、及び突出した領域を下端部に有する電極層４４５ｂを有する。第２の酸化物半導体膜４０３ｂのうち、電極層４４５ａ及び電極層４４５ｂと重なっていない領域（チャネル形成領域）上に接して絶縁膜４０２を有し、その上にゲート電極層４０１が設けられている。
【０１４６】
また、容量素子６９０もトランジスタ６１０と同一の酸化物絶縁膜４３５上に工程を増やすことなく形成しており、容量素子６９０は、電極層４４５ａを一方の電極とし、容量電極層６９３をもう一方の電極とし、それらの間に設けられた絶縁膜４０２を誘電体とする容量である。なお、容量電極層６９３はゲート電極層４０１と同じ工程で形成される。
【０１４７】
導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の電気的特性を制御するバッグゲートとして機能させる。なお、導電層４９１は静電気に対する静電遮蔽機能も有する。ただし、導電層４９１を用いてトランジスタ６１０のしきい値を制御し、ノーマリーオフのトランジスタとする必要がない場合には、導電層４９１を設けなくともよい。また、ある特定の回路の一部にトランジスタ６１０を用いる場合に導電層４９１を設けると支障がでる恐れがある場合には、その回路には設けなくともよい。
【０１４８】
配線層６９２は、絶縁膜６８４に形成された開口を介して配線層６５８と電気的に接続する。本実施の形態において、絶縁膜６８４はＣＭＰ法による平坦化処理を行っている例である。
【０１４９】
絶縁膜６８４は半導体装置において下部と上部の間に設けられており、上部のトランジスタ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しないように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶縁膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。絶縁膜６８４は、実施の形態１に示した絶縁膜４３３と同じ材料を用いることができる。
【０１５０】
トランジスタ６１０は実施の形態１に示した作製方法に従って作製すれば、トランジスタ４１５と同様に作製することができる。そして、絶縁膜４０７を形成した後、層間絶縁膜４８５を形成する。さらに、層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線上方に他の半導体素子や配線などを形成して多層構造を有する半導体装置を作製してもよい。
【０１５１】
また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることができる。
【０１５２】
（実施の形態４）
実施の形態１に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路の断面図の一例を図６（Ａ）に示す。図６（Ｂ）は図６（Ａ）に対応するＮＯＲ型回路の回路図であり、図６（Ｃ）はＮＡＮＤ型回路の回路図である。
【０１５３】
図６（Ａ）及び図６（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、図５に示すトランジスタ７５０と同様な構造を有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、図５に示すトランジスタ６１０、及び実施の形態１で示すトランジスタ４１５と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
【０１５４】
なお、図６（Ａ）及び図６（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層４９１を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能できる該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
【０１５５】
図６（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜の積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。
【０１５６】
トランジスタ８０３のゲート電極層４０１は配線層８３２と電気的に接続している。また、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８０３のゲート電極層４０１は、埋め込み配線と電気的に接続し、埋め込み配線は、電極層８４２と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。
【０１５７】
埋め込み配線は、層間絶縁膜４８５に電極層８４２に達するコンタクトホールを形成し、第１のバリア金属膜４８６を成膜し、その上に低抵抗導電層４８７を形成するための銅または銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層４８７を保護するため、第２のバリア金属膜４８８を形成する。埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。
【０１５８】
第１のバリア金属膜４８６、及び第２のバリア金属膜４８８は、低抵抗導電層４８７に含まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜などを用いる。
【０１５９】
配線層８３２は絶縁膜８２６及び絶縁膜８３０に形成された開口に設けられ、配線層８３５は絶縁膜８３３に形成された開口に設けられ、電極層８４２は配線層８３５上に形成される。
【０１６０】
トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジスタ８０３の電極層４４５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成された開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられている。なお、電極層４４５ａまたは電極層４４５ｂは、トランジスタ８０３のソース電極層またはドレイン電極層である。
【０１６１】
絶縁膜４３７上に接して第１の酸化物半導体膜４０３ａが形成され、第２の酸化物半導体膜４０３ｂ上に接して、第３の酸化物半導体膜４０３ｃが形成される。また、絶縁膜４３７及び絶縁膜４０２によって、不必要な酸素の放出が抑制でき、第２の酸化物半導体膜４０３ｂを酸素過剰な状態に維持することができる。従って、トランジスタ８０３において、効率よく第２の酸化物半導体膜４０３ｂ中及び界面の酸素欠損の補填を行うことが可能となる。トランジスタ８０４も、トランジスタ８０３と同様の構成であり、同様の効果を有する。
【０１６２】
図６（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、図５に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、図５に示すトランジスタ６１０と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
【０１６３】
なお、図６（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
【０１６４】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
【０１６５】
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１６６】
また、本実施の形態では、実施の形態１に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態１または実施の形態２に示すトランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、実施の形態１または実施の形態２に示すトランジスタを使用して電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）を作製することもできる。
【０１６７】
図７に半導体装置の回路図を示す。
【０１６８】
図７において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。トランジスタ１６０は、本実施の形態で示したトランジスタ７４０、７５０、８０２を用いることができる。
【０１６９】
また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１７０】
トランジスタ１６２は、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１７のいずれか一の構造を用いることができる。
【０１７１】
図７に示す回路構成を有する半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１７２】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１７３】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０１７４】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１７５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１７６】
図８に異なる記憶装置の構造の一形態の例を示す。
【０１７７】
図８は、記憶装置の斜視図である。図８に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４を有する。
【０１７８】
図８では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ３４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ３４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、本実施の形態において説明した図７の回路構成と同様の構成とすることもできる。
【０１７９】
なお、メモリセル３１７０ａ及びメモリセル３１７０ｂに含まれるトランジスタは、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いる。酸化物半導体膜にチャネル形成領域を有するトランジスタの構成については、実施の形態１において説明した構成と同様であるため、説明は省略する。
【０１８０】
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタを有する。例えば、半導体材料（例えば、シリコンなど）を含む基板に素子分離絶縁層を設け、素子分離絶縁層に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタは、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。
【０１８１】
メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）及び論理回路３００４は層間絶縁層を間に介して積層され、層間絶縁層を貫通する電極や配線によって適宜電気的接続等を行うことができる。
【０１８２】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１８３】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１８４】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１８５】
また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
【０１８６】
（実施の形態５）
本実施の形態では、半導体装置の一例として、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１８、または実施の形態７または実施の形態８で示すトランジスタ１２０、１２１、１２２、１２３、１３０のいずれか一を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）について説明する。
【０１８７】
図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１８８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１８９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１９０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１９１】
図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態４に開示したメモリセルを用いることができる。
【０１９２】
図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０１９３】
電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図９（Ｂ）及び図９（Ｃ）の回路の説明を行う。
【０１９４】
図９（Ｂ）及び図９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１８、または実施の形態７または実施の形態８で示すトランジスタ１２０、１２１、１２２、１２３、１３０のいずれか一を含む記憶回路の構成の一例を示す。
【０１９５】
図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態３に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１９６】
図９（Ｂ）では、スイッチング素子１１４１として、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１８のいずれか一を用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１９７】
なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１９８】
また、図９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０１９９】
また、図９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２００】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２０１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２０２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０３】
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１０、及び図１１に示す。
【０２０４】
図１０（Ａ）及び図１０（Ｂ）は２つ折り可能なタブレット型端末である。図１０（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
【０２０５】
図１０（Ａ）及び図１０（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態４に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、図１０（Ａ）及び図１０（Ｂ）に示すような携帯機器においては、画像処理や演算処理を行うＣＰＵが使用されている。そのＣＰＵに実施の形態５に示したＣＰＵを用いることが可能であり、用いた場合、携帯機器の消費電力を低減することができる。
【０２０６】
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
【０２０７】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０２０８】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０２０９】
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０２１０】
また、図１０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
【０２１１】
図１０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２１２】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２１３】
また、この他にも図１０（Ａ）及び図１０（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
【０２１４】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【０２１５】
また、図１０（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１０（Ｃ）にブロック図を示し説明する。図１０（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１０（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
【０２１６】
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
【０２１７】
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
【０２１８】
図１１（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。
【０２１９】
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
【０２２０】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２２１】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態４に示すメモリや、実施の形態５に示したＣＰＵを用いることが可能である。
【０２２２】
図１１（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１１（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
【０２２３】
図１１（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１１（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
【０２２４】
図１１（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
【０２２５】
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０２２６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２２７】
（実施の形態７）
本実施の形態では、半導体装置の一形態を、図１６を用いて説明する。
【０２２８】
なお、図１６（Ｂ）に示すトランジスタ１２３の断面図は、図１６（Ａ）に示す上面図の鎖線Ａ−Ｂで切断した構造図である。
【０２２９】
図１６に示すトランジスタ１２３は、基板１００上に設けられた下地絶縁層１３３と、下地絶縁層１３３上に設けられ、少なくともチャネル形成領域１０３ｂ、低抵抗領域１０４ｃ及び低抵抗領域１０８ｃを含む酸化物半導体積層１０９と、チャネル形成領域１０３ｂ上に設けられたゲート絶縁層１０２及びゲート電極層１０１と、酸化物半導体積層１０９、ゲート絶縁層１０２及びゲート電極層１０１上の窒化シリコン膜１０７と、窒化シリコン膜１０７に設けられた開口を介して低抵抗領域１０４ｃ及び低抵抗領域１０８ｃとそれぞれ電気的に接続する電極層１０５ａ、１０５ｂとを有する。電極層１０５ａ、１０５ｂはソース電極層またはドレイン電極層として機能する。
【０２３０】
なお、上記構成において、下地絶縁層１３３は積層であり、第１の下地絶縁層１３３ａ上に第２の下地絶縁層１３３ｂを有している。第１の下地絶縁層１３３ａとして窒化シリコン膜を用い、第２の下地絶縁層１３３ｂとして酸化シリコン膜を用いる。また、ゲート絶縁層１０２は積層であり、第１のゲート絶縁層１０２ａ上に第２のゲート絶縁層１０２ｂを有している。第１のゲート絶縁層１０２ａとして酸化シリコン膜を用い、第２のゲート絶縁層１０２ｂとして窒化シリコン膜を用いる。また、窒化シリコン膜１０７で覆われているため、外部からチャネル形成領域１０３ｂへの水分の侵入や水素の侵入をブロックできるため、トランジスタ１２３の信頼性が向上する。
【０２３１】
また、上記構成において、酸化物半導体積層１０９は、３層の酸化物半導体層からなり、第１の領域１０４ａ、第２の領域１０３ａ、第３の領域１０８ａを有する１層目の酸化物半導体層Ｓ１と、第４の領域１０４ｂ、チャネル形成領域１０３ｂ、第５の領域１０８ｂを有する２層目の酸化物半導体層Ｓ２と、低抵抗領域１０４ｃと、第６の領域１０３ｃと、低抵抗領域１０８ｃとを有する３層目の酸化物半導体層Ｓ３とが順次積層されている。３層の酸化物半導体層は結晶構造を有する膜としてもよいし、非晶質構造を有する膜としてもよい。
【０２３２】
また、３層の酸化物半導体層のうち、２層目の酸化物半導体層の膜厚を他の酸化物半導体層の膜厚より小さくする。３層の酸化物半導体層のそれぞれの膜厚は５ｎｍ以上４０ｎｍ以下とする。また、２層目の酸化物半導体層の材料は、他の酸化物半導体層よりもキャリア密度が高く、導電率σが大きい酸化物半導体であれば特に限定されない。
【０２３３】
例えば、１層目の酸化物半導体層Ｓ１として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、２層目の酸化物半導体層Ｓ２として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、３層目の酸化物半導体層Ｓ３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いてもよい。この３層の場合、各酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好ましく、得られる３層の酸化物半導体層は全てＩ型酸化物半導体層とも呼べる。Ｉ型酸化物半導体層は、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性半導体）又はそれに近づけている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【０２３４】
また、他の積層の組み合わせとして、１層目の酸化物半導体層Ｓ１としてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、２層目の酸化物半導体層Ｓ２として、窒素雰囲気下でＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、３層目の酸化物半導体層Ｓ３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いてもよい。２層目の酸化物半導体層Ｓ２の形成時において、酸素よりも窒素を多く含む混合雰囲気、好ましくは窒素雰囲気（窒素１００％）でのスパッタ法で成膜することが好ましく、得られる２層目の酸化物半導体層はＮ＋型酸化物半導体層とも呼べる。この３層の場合、Ｉ型層、Ｎ＋型層、Ｉ型層の順で積層されているとも呼べる。
【０２３５】
また、他の積層の組み合わせとして、１層目の酸化物半導体層Ｓ１として酸素と窒素の混合雰囲気下でＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いて成膜される窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、２層目の酸化物半導体層Ｓ２として、窒素雰囲気下でＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いて成膜される窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、３層目の酸化物半導体層Ｓ３として、酸素と窒素の混合雰囲気下でＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜される窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いてもよい。１層目の酸化物半導体層Ｓ１及び３層目の酸化物半導体層Ｓ３の形成時において、窒素よりも酸素を多く含む混合雰囲気でのスパッタ法で成膜することが好ましく、得られる１層目及び３層目の酸化物半導体層はＮ−型酸化物半導体層とも呼べる。この３層の場合、Ｎ−型層、Ｎ＋型層、Ｎ−型層の順で積層されているとも呼べる。
【０２３６】
また、３層の酸化物半導体層は、順次積層する工程を大気に触れることなく連続的に行う場合、図１５に上面図を示す製造装置を用いればよい。
【０２３７】
また、図１５の製造装置のスパッタ装置は、平行平板型スパッタリング装置、イオンビームスパッタリング装置、または対向ターゲット式スパッタリング装置などを用いればよい。対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、成膜ダメージが小さいため、結晶化度の高いＣＡＡＣ−ＯＳ膜を形成することができる。
【０２３８】
また、低抵抗領域１０４ｃ、及び低抵抗領域１０８ｃは、窒化シリコン膜１０７が接して形成されているため、第６の領域１０３ｃよりも窒素濃度が高く、低抵抗となっている。また、本実施の形態では、低抵抗領域１０４ｃ、及び低抵抗領域１０８ｃよりもチャネル形成領域１０３ｂは、導電率σを大きくする。
【０２３９】
上記構成において、チャネル形成領域１０３ｂは、下地絶縁層１３３との間に第２の領域１０３ａが設けられ、シリコンを含む下地絶縁層１３３から離れている。第２の領域１０３ａは、下地絶縁層１３３からのシリコンの混入を防止している。また、チャネル形成領域１０３ｂは、ゲート絶縁層１０２との間に第６の領域１０３ｃが設けられ、シリコンを含むゲート絶縁層１０２から離れている。このようにキャリアを流すチャネル形成領域１０３ｂがシリコンを含む絶縁膜から離れている埋め込みチャネル構造のトランジスタ１２３となっている。
【０２４０】
図１６（Ｃ）に示すエネルギーバンド図は、図１６（Ｂ）におけるＣ−Ｃ’間のエネルギーバンド図である。図１６（Ｃ）に示すように、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半導体層Ｓ１と３層目の酸化物半導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低く、伝導帯が凹構造を形成すければよい。
【０２４１】
第２の領域１０３ａを設けることにより、チャネル形成領域１０３ｂにシリコンなどの不純物が混入することを防ぎ、トランジスタの電界効果移動度の低下を防止している。また、チャネル形成領域１０３ｂに導電率σが大きい酸化物半導体を用いることで高い電界効果移動度が実現できる。また、チャネル形成領域１０３ｂ上に設けられた第６の領域１０３ｃは空乏化して十分に低いオフ電流を実現できる。
【０２４２】
また、図１６（Ｃ）に示すエネルギーバンド図は一例であって限定されない。例えば、２層目の酸化物半導体層Ｓ２の成膜途中で成膜条件またはスパッタリングターゲットを変えて層Ｓ２１と層Ｓ２２を形成し、図１７（Ａ）に示すようなエネルギーバンド図となるようにしてもよい。層Ｓ２１と層Ｓ２２の合計膜厚は１５ｎｍ以上３０ｎｍ以下とすることが好ましい。また、３層目の酸化物半導体層Ｓ３は、実質的なチャネル長になりうるため、１層目の酸化物半導体層Ｓ１及び２層目の酸化物半導体層Ｓ２よりも厚いほうが好ましい。
【０２４３】
また、２層目の酸化物半導体層Ｓ２の成膜途中で連続的に成膜条件を変えて層Ｓ２１と層Ｓ２２を形成し、図１７（Ｂ）に示すようなエネルギーバンド図となるようにしてもよい。
【０２４４】
また、３層目の酸化物半導体層Ｓ３の成膜途中で連続的に成膜条件を変えて層Ｓ３１と層Ｓ３２を形成し、図１７（Ｃ）に示すようなエネルギーバンド図となるようにしてもよい。層Ｓ３１と層Ｓ３２の合計膜厚は１５ｎｍ以上３０ｎｍ以下とすることが好ましい。
【０２４５】
（実施の形態８）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１８を用いて説明する。本実施の形態では、不純物元素（ドーパントともいう）を添加して低抵抗領域１０４ｃ及び低抵抗領域１０８ｃを形成することにより、チャネル形成領域１０３ｂよりも電気的抵抗が低い領域としたトランジスタ１２０の作製方法の一例を示す。
【０２４６】
まず、基板１００上に下地絶縁層１３３を成膜する。
【０２４７】
使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。基板１００としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。また、バリウムホウケイ酸ガラスやアルミのホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
【０２４８】
下地絶縁層１３３は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、パルスレーザ堆積法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。なお、下地絶縁層１３３をスパッタリング法を用いて形成すると、水素等の不純物元素を低減することができる。
【０２４９】
また、下地絶縁層１３３の材料は、実施の形態１に示した絶縁膜４３３と同一の材料を用いることができる。
【０２５０】
下地絶縁層１３３は、後に形成される１層目の酸化物半導体層と接するため、層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、下地絶縁層１３３として、酸化珪素膜を用いる場合には、ＳｉＯ（２＋α）（ただし、α＞０）とする。
【０２５１】
続いて、下地絶縁層１３３上に酸化物半導体層の積層を形成する。
【０２５２】
１層目の酸化物半導体層Ｓ１としては、Ｍ１ａＭ２ｂＭ３ｃＯｘ（ａは０以上２以下の実数、ｂは０より大きく５以下の実数、ｃは０以上５以下の実数、ｘは任意の実数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上４０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、１層目の酸化物半導体層は、非晶質構造としてもよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。
【０２５３】
また、２層目の酸化物半導体層Ｓ２としては、Ｍ４ｄＭ５ｅＭ６ｆＯｘ（ｄは０より大きく５以下の実数、ｅは０以上３以下の実数、ｆは０より大きく、５以下の実数、ｘは任意の正数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用い、酸素雰囲気、酸素と窒素を含む混合雰囲気、または希ガスと酸素と窒素を含む混合雰囲気、または窒素雰囲気でのスパッタ法で膜厚５ｎｍ以上４０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、２層目の酸化物半導体層はＣＡＡＣ−ＯＳ膜とすることが好ましい。
【０２５４】
また、３層目の酸化物半導体層Ｓ３としては、Ｍ７ｇＭ８ｈＭ９ｉＯｘ（ｇは０以上２以下の実数、ｈは０より大きく５以下の実数、ｉは０以上５以下の実数、ｘは任意の実数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上４０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、３層目の酸化物半導体層は、非晶質構造としてもよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。３層目の酸化物半導体層は、ソース電極層またはドレイン電極層と接し、しきい値を決める。
【０２５５】
このような積層構造とすることで後に形成される２層目の酸化物半導体層の一部であるチャネル形成領域がシリコンを含む絶縁膜に接していない構造とする。
【０２５６】
なお、３層の酸化物半導体層を形成する際に用いるスパッタリングターゲットは多結晶ターゲットを用い、ＣＡＡＣ−ＯＳ膜とする。
【０２５７】
次に、３層の酸化物半導体層上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて３層の酸化物半導体層の一部をエッチングすることで、図１８（Ａ）に示すように、酸化物半導体層の積層を形成する。この後、マスクを除去する。この段階において、寄生チャネルの発生を防止するため、１層目の酸化物半導体層の端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。また、２層目の酸化物半導体層の端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。また、３層目の酸化物半導体層の端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。
【０２５８】
なお、２層目の酸化物半導体層に下地絶縁層１３３から酸素を供給するための加熱処理は、酸化物半導体層を島状に加工する前に行ってもよいし、島状に加工した後に行ってもよい。ただし、島状に加工するよりも前に加熱処理を行うことで、下地絶縁層１３３から外部に放出される酸素の量が少ないため、より多くの酸素を２層目の酸化物半導体層に供給できる。
【０２５９】
続いて、酸化物半導体層の積層上にゲート絶縁層１０２を形成する。
【０２６０】
ゲート絶縁層１０２の材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ランタン、などのＨｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層１０２は、単層構造としてもよいし、積層構造としてもよい。ゲート絶縁層１０２を積層構造とする場合、３層目の酸化物半導体層と接しないのであれば窒化シリコン膜を用いることもできる。
【０２６１】
ゲート絶縁層１０２の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０２６２】
また、ゲート絶縁層１０２は、下地絶縁層１３３と同様に酸化物半導体層と接するため、層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。
【０２６３】
本実施の形態では、ゲート絶縁層１０２として、ＣＶＤ法を用いた膜厚２０ｎｍの酸化窒化シリコン膜を用いる。
【０２６４】
続いて、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、ゲート電極層１０１を形成する。
【０２６５】
ゲート電極層１０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層１０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０２６６】
また、ゲート絶縁層１０２と接するゲート電極層１０１の一層として、窒素を含む金属酸化物、具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ以上、または５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの閾値電圧をプラスにすることができ、いわゆるノーマリオフのスイッチング素子を実現できる。
【０２６７】
ゲート電極層１０１の膜厚は、５０ｎｍ以上３００ｎｍ以下が好ましい。本実施の形態では、スパッタリング法を用いて、膜厚３０ｎｍの窒化タンタルと膜厚２００ｎｍのタングステンの積層を成膜する。
【０２６８】
次いで、ゲート電極層１０１をマスクとして、ゲート絶縁層１０２を選択的に除去し、３層の酸化物半導体層の一部を露呈させる。ここまでの段階で、図１８（Ａ）に示す構造となる。
【０２６９】
次いで、ゲート電極層１０１をマスクとして、酸化物半導体層に抵抗を低減させる不純物元素を導入し、ゲート電極層と重畳しない領域に低抵抗領域を形成する。不純物元素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０２７０】
導入する不純物元素は、リン、ボロン、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物元素としてリンを導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。
【０２７１】
また、３層の酸化物半導体層に不純物元素を導入する処理は、複数回行っても良い。３層の酸化物半導体層に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
【０２７２】
ここで、不純物元素を導入しておくことにより、３層の酸化物半導体層の抵抗を低減できると共に、３層の酸化物半導体層に打ち込むことで、アモルファス化することによって、後に形成される窒化シリコン膜の形成時に最表面の酸化物半導体層への窒素の拡散が起こりやすく、より低抵抗領域の抵抗を低減することができる。
【０２７３】
なお、不純物元素を導入する条件や、３層の酸化物半導体層の膜厚にもよるが、少なくとも３層目の酸化物半導体層Ｓ３のゲート電極層と重畳しない領域に低抵抗領域を形成する。また、２層目の酸化物半導体層Ｓ２のゲート電極層と重畳しない領域に不純物元素を導入することもでき、１層目の酸化物半導体層Ｓ１のゲート電極層と重畳しない領域に不純物元素を導入することもできる。本実施の形態では２層目の酸化物半導体層Ｓ２のゲート電極層と重畳しない領域にも不純物元素を導入し、１層目の酸化物半導体層Ｓ１のゲート電極層と重畳しない領域にも不純物元素を導入する。ここまでの段階で、図１８（Ｂ）に示す構造となる。
【０２７４】
次いで、ゲート電極層１０１を覆い、且つ、３層目の酸化物半導体層上に接する窒化シリコン膜１０７を形成する。窒化シリコン膜１０７は、プラズマＣＶＤ法を用いて、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜としても機能し、水素又は水素化合物が、後に形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。また、窒化シリコン膜１０７は、窒素雰囲気でのスパッタ法を用いて形成してもよい。窒化シリコン膜１０７に接する酸化物半導体層の表面付近の領域には、窒素が導入されて低抵抗化する。
【０２７５】
以上の工程により、第１の領域１０４ａ、第２の領域１０３ａ、第３の領域１０８ａを有する１層目の酸化物半導体層Ｓ１と、第４の領域１０４ｂ、チャネル形成領域１０３ｂ、第５の領域１０８ｂを有する２層目の酸化物半導体層Ｓ２と、低抵抗領域１０４ｃと、第６の領域１０３ｃと、低抵抗領域１０８ｃとを有する３層目の酸化物半導体層Ｓ３とからなる酸化物半導体積層１０９を形成することができる。
【０２７６】
低抵抗領域１０４ｃ、及び低抵抗領域１０８ｃは、不純物元素が添加され、非晶質構造となっており、さらに窒素が拡散されているため、窒素の含有量が、第６の領域１０３ｃよりも多い。また、１層目の酸化物半導体層Ｓ１のゲート電極層と重畳しない領域である第１の領域１０４ａ、及び第３の領域１０８ａは、不純物元素が添加され、非晶質構造となっている。
【０２７７】
続いて、窒化シリコン膜１０７の低抵抗領域１０４ｃ及び低抵抗領域１０８ｃと重畳する領域の一部をエッチングし、低抵抗領域１０４ｃ及び低抵抗領域１０８ｃに達する開口を形成する。開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。エッチングはドライエッチングでも、ウェットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口は低抵抗領域１０４ｃ及び低抵抗領域１０８ｃに達すればよく、形状は特に限定されない。
【０２７８】
続いて、該開口に導電膜を形成した後、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、電極層１０５ａ、１０５ｂを形成する（図１８（Ｄ）参照）。電極層１０５ａ、１０５ｂには上述したゲート電極層４０１に用いた材料及び方法と同様にして作製することができる。本実施の形態では、導電膜としてタングステン膜を用いる。
【０２７９】
以上の工程でトランジスタ１２０を作製することができる。また、上面図は、図１６（Ａ）と同一であり、鎖線Ａ−Ｂで切断した断面が図１８（Ｄ）に相当する。
【０２８０】
また、トランジスタ１２０のチャネル形成領域１０３ｂ、第２の領域１０３ａ、及び第６の領域１０３ｃは、窒素が添加されず、ＣＡＡＣ−ＯＳ膜のままであるため、信頼性の高い半導体装置とすることができる。
【０２８１】
また、本実施の形態の半導体装置は図１８（Ｄ）に示す構成に限定されず、図１９（Ｄ）、図２０（Ｅ）、図２１（Ａ）、または図２１（Ｂ）示すトランジスタ構成としてもよい。
【０２８２】
図１９（Ｄ）に示すトランジスタ１２２は、ゲート電極層１０１の側面に側壁絶縁層（サイドウォールともよぶ）を設ける構成である。以下にトランジスタ１２２の作製方法を説明する。
【０２８３】
図１８（Ａ）に示した工程までは同一であるため、ここでは説明を省略する。図１９（Ａ）は図１８（Ａ）と同一である。
【０２８４】
図１９（Ａ）と同一の状態を得た後、窒化シリコン膜１０７を形成する。窒化シリコン膜１０７の形成により低抵抗領域１０４ｃ及び低抵抗領域１０８ｃが形成される。この段階での状態が図１９（Ｂ）である。
【０２８５】
次いで、窒化シリコン膜１０７を部分的にエッチングして、側壁絶縁層１１３ａ、１１３ｂを形成する。
【０２８６】
次いで、ゲート電極層１０１及び側壁絶縁層１１３ａ、１１３ｂをマスクとして、酸化物半導体層に抵抗を低減させる不純物元素を導入する。この段階での状態が図１９（Ｃ）である。
【０２８７】
なお、３層目の酸化物半導体層のうち、側壁絶縁層１１３ａと重なる第７の領域１０６ａと、側壁絶縁層１１３ｂと重なる第８の領域１０６ｂが形成される。第７の領域１０６ａ、及び第８の領域１０６ｂは窒素が第６の領域１０３ｃよりも多く含まれている。また、側壁絶縁層１１３ａ、１１３ｂの形成後に低抵抗領域１０４ｃ及び低抵抗領域１０８ｃはリンやボロンが添加されているため、リンやボロンが添加されていない第７の領域１０６ａ、及び第８の領域１０６ｂよりも低抵抗である。
【０２８８】
次いで、導電膜を形成した後、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、電極層１０５ａ、１０５ｂを形成する。また、電極層１０５ａ、１０５ｂと酸化物半導体層が接している面積が大きいため、低抵抗化でき、半導体装置の高速化が可能である。
【０２８９】
次いで、トランジスタ１２２起因の表面凹凸を低減するために、平坦化絶縁膜となる層間絶縁層１１１を設ける。層間絶縁層１１１は、ポリイミド樹脂、アクリル樹脂等の有機材料を用いることができる。また、上記有機材料の他に、低誘電材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０２９０】
以上の工程で、図１９（Ｄ）に示すトランジスタ１２２を作製することができる。
【０２９１】
また、トランジスタ１２２の上面図を図２０（Ａ）に示す。図２０（Ａ）中の鎖線Ｃ−Ｄで切断した断面が、図１９（Ｄ）に対応する。また、図２０（Ａ）中の鎖線Ｅ−Ｆで切断した断面を図２０（Ｂ）に示す。
【０２９２】
図２０（Ｂ）に示すように第２の領域１０３ａの端面はゲート絶縁層１０２で覆われている。第２の領域１０３ａの端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。同様に、チャネル形成領域１０３ｂの端面はゲート絶縁層１０２で覆われている。チャネル形成領域１０３ｂの端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。同様に、第６の領域１０３ｃの端面はゲート絶縁層１０２で覆われている。また、第６の領域１０３ｃの端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。このように少なくともチャネル形成領域１０３ｂの端面をゲート絶縁層１０２で覆う構成とし、各酸化物半導体層の端面が下地絶縁層１３３の表面となすテーパ角度を２０°以上４０°以下とすることで寄生チャネルの発生を防ぐことができる。
【０２９３】
また、リークを低減するために、図２０（Ｅ）に示すトランジスタ構造としてもよい。図２０（Ｅ）に示すトランジスタ１２４は、図１９（Ｄ）の構造と一部異なる構造例である。図２０（Ｅ）に示すトランジスタ１２４は、１層目の酸化物半導体層の側面及び２層目の酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成である。３層目の酸化物半導体層の平面面積は、２層目及び１層目の酸化物半導体層の平面面積よりも広くする。図２０（Ｃ）にトランジスタ１２４の上面図を示しており、３層目の酸化物半導体層の周縁の内側に鎖線で示しているのが、２層目及び１層目の酸化物半導体層の周縁である。図２０（Ｃ）中の鎖線ＧＨで切断した断面が図２０（Ｅ）に相当し、点線ＫＪで切断した断面が図２０（Ｄ）に相当する。
【０２９４】
図２０（Ｄ）に示すトランジスタ１２４は、基板１００上に下地絶縁層１３３を形成し、１層目の酸化物半導体層と２層目の酸化物半導体層を同一マスクを用いてパターニングを行って形成し、その後、３層目の酸化物半導体層を形成する。異なるマスクを用いて形成することにより、図２０（Ｄ）に示すように１層目の酸化物半導体層の側面及び２層目の酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成とすることができる。このような構成とすることにより電極層１０５ａと電極層１０５ｂの間に生じるリーク電流を低減することができる。
【０２９５】
トランジスタ１２４においても、第２の領域１０３ａの端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。同様に、チャネル形成領域１０３ｂの端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。また、第６の領域１０３ｃの端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。
【０２９６】
図２１（Ａ）に示すトランジスタ１２１は、図１８（Ｄ）の構造と一部異なる構造例である。図２１（Ａ）に示すトランジスタ１２１は、１層目の酸化物半導体層の側面及び２層目の酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成である。
【０２９７】
図２１（Ａ）に示すトランジスタ１２１は、基板１００上に下地絶縁層１３３を形成し、１層目の酸化物半導体層と２層目の酸化物半導体層を同一マスクを用いてパターニングを行って形成し、その後、３層目の酸化物半導体層を形成する。異なるマスクを用いて形成することにより、図２１（Ａ）に示すように１層目の酸化物半導体層の側面及び２層目の酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成とすることができる。
【０２９８】
次いで、ゲート絶縁層１０２を形成し、ゲート電極層１０１を形成する。そして、不純物元素の添加を行った後、窒化シリコン膜１０７を形成する。次いで、窒化シリコン膜に開口を形成し、導電膜を形成する。該開口に導電膜を形成した後、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、ソース電極層またはドレイン電極層として機能する電極層１０５ａ、１０５ｂを形成する。
【０２９９】
以上の工程で、図２１（Ａ）に示すトランジスタ１２１を作製することができる。
【０３００】
図２１（Ｂ）に示すトランジスタ１３０は、３層の酸化物半導体層を形成した後、電極層１０５ａ、１０５ｂを形成し、その後にゲート電極層１０１を形成し、電極層１０５ａ、１０５ｂ、及びゲート電極層１０１をマスクとして不純物元素を添加する構成である。電極層１０５ａ、１０５ｂとゲート電極層１０１の作製順序が異なる以外は、図１８（Ｄ）とほぼ同一である。
【０３０１】
以下にトランジスタ１３０の作製方法を説明する。
【０３０２】
まず、基板１００上に下地絶縁層１３３を形成する。次いで、１層目の酸化物半導体層Ｓ１、２層目の酸化物半導体層Ｓ２、３層目の酸化物半導体層Ｓ３を順に形成する。
【０３０３】
１層目の酸化物半導体層Ｓ１として、酸素雰囲気（酸素１００％）でのスパッタ法で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いたＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。
【０３０４】
また、２層目の酸化物半導体層Ｓ２として、酸素雰囲気（酸素１００％）でのスパッタ法で、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いたＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。
【０３０５】
３層目の酸化物半導体層Ｓ３として、酸素雰囲気（酸素１００％）でのスパッタ法で、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いたＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。
【０３０６】
次いで、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて３層の酸化物半導体層の一部をエッチングすることで、酸化物半導体層の積層を形成する。
【０３０７】
次いで、酸化物半導体層の積層を覆う導電膜を形成する。次いで、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、電極層１０５ａ、１０５ｂを形成する。
【０３０８】
次いで、電極層１０５ａ、１０５ｂを覆う絶縁膜を形成し、導電膜を形成する。次いで、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、ゲート電極層１０１を形成する。そして、同じマスクを用いて絶縁膜のゲート電極層１０１と重畳しない領域をエッチングすることでゲート絶縁層１０２を形成する。
【０３０９】
次いで、ゲート電極層１０１、及び電極層１０５ａ、１０５ｂをマスクとして、少なくとも３層目の酸化物半導体層に抵抗を低減させる不純物元素を導入し、ゲート電極層、及び電極層１０５ａ、１０５ｂと重畳しない領域に低抵抗領域１０４ｃ、１０８ｃを形成する。
【０３１０】
次いで、ゲート電極層１０１を覆い、且つ、低抵抗領域１０４ｃ、１０８ｃ上に接する窒化シリコン膜１０７を形成する。
【０３１１】
以上の工程により、第１の領域１０４ａ、第２の領域１０３ａ、第３の領域１０８ａを有する１層目の酸化物半導体層Ｓ１と、第４の領域１０４ｂ、チャネル形成領域１０３ｂ、第５の領域１０８ｂを有する２層目の酸化物半導体層Ｓ２と、低抵抗領域１０４ｃと、第６の領域１０３ｃと、低抵抗領域１０８ｃとを有する３層目の酸化物半導体層Ｓ３とからなる酸化物半導体積層１０９を有するトランジスタ１３０を作製することができる。
【０３１２】
なお、トランジスタ１３０の酸化物半導体積層１０９の下方にバックゲートとして機能できる導電層を設ける場合には、基板１００と下地絶縁層１３３の間に導電層を設ければよく、その場合、下地絶縁層１３３は化学的機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））による平坦化処理を行うことが好ましい。
【０３１３】
また、本実施の形態は他の実施の形態と自由に組み合わせることができる。
【０３１４】
（実施の形態９）
実施の形態７に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路の断面図の一例を図２３（Ａ）に示す。図２３（Ｂ）は図２３（Ａ）に対応するＮＯＲ型回路の回路図であり、図２３（Ｃ）はＮＡＮＤ型回路の回路図である。
【０３１５】
図２３（Ａ）及び図２３（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、図２２に示すトランジスタ７５０と同様な構造を有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、図２２に示すトランジスタ６１０、及び実施の形態７で示すトランジスタ１３０と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
【０３１６】
なお、図２３（Ａ）及び図２３（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層１９１を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能できる該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
【０３１７】
図２３（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜の積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。
【０３１８】
トランジスタ８０３のゲート電極層１０１は配線層８３２と電気的に接続している。また、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８０３のゲート電極層１０１は、埋め込み配線と電気的に接続し、埋め込み配線は、電極層８４２と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜１８６と、第２のバリア金属膜１８８と、第１のバリア金属膜１８６と第２のバリア金属膜１８８で囲まれた低抵抗導電層１８７とで構成される。
【０３１９】
埋め込み配線は、層間絶縁膜１８５に電極層８４２に達するコンタクトホールを形成し、第１のバリア金属膜１８６を成膜し、その上に低抵抗導電層１８７を形成するための銅または銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層１８７を保護するため、第２のバリア金属膜１８８を形成する。
【０３２０】
第１のバリア金属膜１８６、及び第２のバリア金属膜１８８は、低抵抗導電層１８７に含まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜などを用いる。
【０３２１】
配線層８３２は絶縁膜８２６及び絶縁膜８３０に形成された開口に設けられ、配線層８３５は絶縁膜８３３に形成された開口に設けられ、電極層８４２は配線層８３５上に形成される。
【０３２２】
トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジスタ８０３の電極層１０５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成された開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられている。なお、電極層１０５ａまたは電極層１０５ｂは、トランジスタ８０３のソース電極層またはドレイン電極層である。
【０３２３】
絶縁膜１３７上に接して３層の酸化物半導体層が形成される。また、絶縁膜１３７及びゲート絶縁層１０２によって、不必要な酸素の放出が抑制でき、チャネル形成領域１０３ｂを酸素過剰な状態に維持することができる。従って、トランジスタ８０３において、効率よくチャネル形成領域中及び界面の酸素欠損の補填を行うことが可能となる。トランジスタ８０４も、トランジスタ８０３と同様の構成であり、同様の効果を有する。
【０３２４】
図２３（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、図２２に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、図２２に示すトランジスタ６１０と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
【０３２５】
なお、図２３（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
【０３２６】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
【０３２７】
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０３２８】
また、本実施の形態では、実施の形態７に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態７または実施の形態８に示すトランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、実施の形態７または実施の形態８に示すトランジスタを使用して電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）を作製することもできる。
【符号の説明】
【０３２９】
１０ａ    スパッタ装置
１０ｂ    スパッタ装置
１０ｃ    スパッタ装置
１１    基板供給室
１２ａ    ロードロック室
１２ｂ    ロードロック室
１３    搬送室
１４    カセットポート
１５    基板加熱室
１００    基板
１０１    ゲート電極層
１０２    ゲート絶縁層
１０２ａ    ゲート絶縁層
１０２ｂ    ゲート絶縁層
１０３ａ    領域
１０３ｂ    チャネル形成領域
１０３ｃ    領域
１０４ａ    領域
１０４ｂ    領域
１０４ｃ    低抵抗領域
１０５ａ    電極層
１０５ｂ    電極層
１０６ａ    領域
１０６ｂ    領域
１０７    窒化シリコン膜
１０８ａ    領域
１０８ｂ    領域
１０８ｃ    低抵抗領域
１０９    酸化物半導体積層
１１１    層間絶縁層
１１３ａ    側壁絶縁層
１１３ｂ    側壁絶縁層
１２０    トランジスタ
１２１    トランジスタ
１２２    トランジスタ
１２３    トランジスタ
１２４    トランジスタ
１３０    トランジスタ
１３３    下地絶縁層
１３３ａ    下地絶縁層
１３３ｂ    下地絶縁層
１３６    下地絶縁層
１３７    絶縁膜
１６０：トランジスタ
１６２：トランジスタ
１６４：容量素子
１８５    層間絶縁膜
１８６    バリア金属膜
１８７    低抵抗導電層
１８８    バリア金属膜
１９１    導電層
４００：基板
４０１：ゲート電極層
４０２：絶縁膜
４０２ａ：第１の絶縁膜
４０２ｂ：第２の絶縁膜
４０３：酸化物半導体膜の積層
４０３ａ：第１の酸化物半導体膜
４０３ｂ：第２の酸化物半導体膜
４０３ｃ：第３の酸化物半導体膜
４０７    絶縁膜
４１５    トランジスタ
４１６    トランジスタ
４１７    トランジスタ
４１８    トランジスタ
４３３    絶縁膜
４３４    配線層
４３５    酸化物絶縁膜
４３６    配線層
４３７    絶縁膜
４３８    電極層
４４２    導電層
４４４    窒化物絶縁膜
４４５ａ：電極層
４４５ｂ：電極層
４８５    層間絶縁膜
４８６    バリア金属膜
４８７    低抵抗導電層
４８８    バリア金属膜
４９１    導電層
６１０    トランジスタ
６４７    配線層
６５７    配線層
６５８    配線層
６８４    絶縁膜
６８６    絶縁膜
６８７    絶縁膜
６９０    容量素子
６９２    配線層
６９３    容量電極層
７００    基板
７４０    トランジスタ
７４１    ゲート電極層
７４２    ゲート絶縁膜
７４３    チャネル形成領域
７４４    ｎ型不純物領域
７４５    ｎ型不純物領域
７４６    側壁絶縁層
７４８    配線層
７５０    トランジスタ
７５１    ゲート電極層
７５２    ゲート絶縁膜
７５３    チャネル形成領域
７５４    ｐ型不純物領域
７５５    ｐ型不純物領域
７５６    側壁絶縁層
７６０    回路
７８８    絶縁膜
７８９    素子分離領域
８００    基板
８０１    トランジスタ
８０２    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８１１    トランジスタ
８１２    トランジスタ
８１３    トランジスタ
８１４    トランジスタ
８２５    電極層
８２６    絶縁膜
８３０    絶縁膜
８３１    配線層
８３２    配線層
８３３    絶縁膜
８３４    配線層
８３５    配線層
８４２    電極層
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２０００    基板
２００１    スパッタリング粒子
２００２    スパッタリングターゲット
２００３    チャンバー
３００４    論理回路
３１７０ａ    メモリセル
３１７０ｂ    メモリセル
３４００    メモリセルアレイ
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９０３３    具
９０３４    スイッチ
９０３５    電源スイッチ
９０３６    スイッチ
９０３８    操作スイッチ
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
９６３８    操作キー
９６３９    ボタン
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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