(57)【要約】【課題】顕微鏡装置における被写界深度の調整を容易にするための技術を提供する。【解決手段】顕微鏡装置の撮像手段として、互いに平行に配置された複数のラインセンサと、前記複数のラインセンサのそれぞれに対応して設けられ、各ラインセンサの出力をディジタル信号に変換する複数のアナログディジタル変換器と、前記複数のアナログディジタル変換器から出力される複数のディジタル信号に対して、演算処理を施すディジタル演算器と、を有する半導体素子を用いる。【選択図】図１
2014022987.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に配置された複数のラインセンサと、
前記複数のラインセンサのそれぞれに対応して設けられ、各ラインセンサの出力をディジタル信号に変換する複数のアナログディジタル変換器と、
前記複数のアナログディジタル変換器から出力される複数のディジタル信号に対して、演算処理を施すディジタル演算器と、
を有することを特徴とする半導体素子。
【請求項２】
前記ディジタル演算器は、前記複数のラインセンサから得られる複数ライン分のディジタル信号をピクセル毎に合成して、１ライン分の合成ディジタル信号を出力する演算器である
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記複数のラインセンサは、第１段から第ｎ段のｎ個（ｎは２以上の整数）のラインセンサから構成され、
前記複数のアナログディジタル変換器は、第１段から第ｎ段のそれぞれに設けられており、
前記ディジタル演算器は、
第１段から第ｎ段のそれぞれに設けられ、各アナログディジタル変換器から出力されるディジタル信号に対し係数の乗算に相当する処理を行うｎ個の演算器と、
第１段から第ｎ段のそれぞれに設けられ、各演算器からの出力を１ライン分のパラレルデータに変換するｎ個のシフトレジスタと、
第１段から第ｎ−１段のそれぞれに設けられ、パラレルデータを記憶し次の段へと転送するｎ−１個のパラレルラッチ回路と、
第２段から第ｎ段のそれぞれに設けられ、各シフトレジスタから出力されるパラレルデータと前の段のパラレルラッチ回路から転送されるパラレルデータとを加算するｎ−１個の加算器と、
第ｎ段の加算器から出力されるパラレルデータをシリアルデータに変換する出力段シフトレジスタと、を有する
ことを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記ディジタル演算器は、第１段から第ｎ段のそれぞれに設けられ、第１の係数を格納するｎ個の第１のレジスタをさらに有し、
前記演算器は、前記第１のレジスタに格納されている第１の係数を前記ディジタル信号に乗算する乗算器である
ことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記ディジタル演算器は、第１段から第ｎ段のそれぞれに設けられ、第２の係数を格納するｎ個の第２のレジスタをさらに有し、
前記演算器は、前記第２のレジスタに格納されている第２の係数に従って前記ディジタル信号をビットシフトする回路である
ことを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記ディジタル演算器は、
第３の係数を格納する第３のレジスタと、
前記出力段シフトレジスタの出力を前記第３のレジスタに格納された第３の係数により除算する除算器と、をさらに有する
ことを特徴とする請求項３〜５のうちいずれか１項に記載の半導体素子。
【請求項７】
前記ディジタル演算器は、
第４の係数を格納する第４のレジスタと、
前記第４のレジスタに格納されている第４の係数に従って、前記出力段シフトレジスタの出力をビットシフトする回路と、をさらに有する
ことを特徴とする請求項３〜５のうちいずれか１項に記載の半導体素子。
【請求項８】
少なくとも前記複数のラインセンサを含む回路ブロックが、１つの半導体チップにより形成されている
ことを特徴とする請求項１〜７のうちいずれか１項に記載の半導体素子。
【請求項９】
１つの半導体チップに複数の回路ブロックが形成されており、
前記複数の回路ブロックのすべてのラインセンサが互いに平行になるように配置されている
ことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ディジタル演算器が、前記複数の回路ブロックのそれぞれに設けられており、
前記複数の回路ブロックそれぞれのディジタル演算器が、前記演算処理で用いる係数が格納されているレジスタを共用している
ことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
検体を撮像してディジタル画像データを取得するための光学系及び撮像手段を備えた顕微鏡装置において、
請求項１〜１０のうちいずれか１項に記載の半導体素子が、前記撮像手段として用いられている
ことを特徴とする顕微鏡装置。
【請求項１２】
前記半導体素子の複数のラインセンサは、前記検体に対する光軸方向の合焦位置が互いに異なるように配置されており、
前記半導体素子と前記検体とを相対的に移動させながら、前記複数のラインセンサによって光軸に垂直な面内における検体上の同じ位置を順に撮像し、各ラインセンサで得られたディジタル信号を前記ディジタル演算器で合成することによって、被写界深度が拡大されたディジタル画像データが生成される
ことを特徴とする請求項１１に記載の顕微鏡装置。
【請求項１３】
前記複数のラインセンサの前記検体に対する光軸方向の合焦位置を互いに異ならせるために、前記半導体素子を光軸に垂直な面に対して斜めに実装した
ことを特徴とする請求項１１又は１２に記載の顕微鏡装置。
【請求項１４】
前記ディジタル演算器は、
前記複数のラインセンサから得られる複数ライン分のディジタル信号をピクセル毎に合成して、１ライン分の合成ディジタル信号を出力する演算器であり、
複数ライン分のディジタル信号を合成する際の各ラインの重みを調整することによって、１ライン分の合成ディジタル信号の被写界深度を調整する
ことを特徴とする請求項１１〜１３のうちいずれか１項に記載の顕微鏡装置。
【請求項１５】
検体を撮像してディジタル画像データを取得する顕微鏡装置の制御方法であって、
前記検体に対する光軸方向の合焦位置が互いに異なる複数のラインセンサと前記検体とを相対的に移動させながら、前記複数のラインセンサによって光軸に垂直な面内における検体上の同じ位置を順に撮像するステップと、
各ラインセンサから得られる複数ライン分のディジタル信号をピクセル毎に合成するこ
とによって、被写界深度が拡大された１ライン分の合成ディジタル信号を生成するステップと、
を含むことを特徴とする顕微鏡装置の制御方法。
【請求項１６】
複数ライン分のディジタル信号を合成する際の各ラインの重みを調整することによって、合成ディジタル信号の被写界深度が調整される
ことを特徴とする請求項１５に記載の顕微鏡装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検体を撮像してディジタル画像データを取得する顕微鏡装置に関する。
【背景技術】
【０００２】
近年、病理分野においては、光学顕微鏡の代替として、被検試料（検体）を撮像して得られたディジタル画像をディスプレイ上で観察・診断するシステムが注目を集めている。このシステムは、ディジタル顕微鏡システムやバーチャル・スライド・システムなどと呼ばれている。一般に検体の厚みに対して顕微鏡の光学系の被写界深度は極めて狭いため、検体画像を取得する際に次のような工夫が行われることがある。例えば、被写界深度を拡大してぼけの少ない画像を取得する操作（深度拡大）、物体側の合焦位置を少しずつ変えた複数枚の２次元画像データを取得する操作（Ｚスタック）などである。なお、後者で得られた２次元画像データ群を本明細書では「Ｚスタック画像データ」と呼び、Ｚスタック画像データを構成する各層の２次元画像データを「レイヤー画像データ」と呼ぶ。
【０００３】
時間遅延積分（ＴＤＩ）駆動が可能な撮像装置を用いて被写界深度の拡大を行うシステムについては、特表２００４−５０７７４３号公報（特許文献１）、特開２０１１−０５９５１５号公報（特許文献２）に開示されている。
【０００４】
特許文献１では、検出および分析のために物体または粒子を撮像するシステム及び方法、より詳細には、細胞などの物体の３次元構造、内容、分光組成を分析するためのシステムおよび方法が開示されている。このシステムでは、物体面に対して斜めの焦点面をもつ時間遅延積分（ＴＤＩ）検出器を用いて、相対移動する物体を撮影（走査）する。このとき、ＴＤＩクロックを物体の移動と同期することによって被写界深度が拡大された画像が得られる。一方、ＴＤＩクロックを物体の移動と非同期とすることによって断層画像が得られる。
【０００５】
特許文献２のシステムは、ＴＤＩ駆動が可能な撮像装置と、撮像光学系と、試料を走査して観察画像を取得する走査部と、試料での撮像の焦点が光軸方向に振動周波数ｆｓで振動するように制御する焦点振動制御装置とを有する。そして、焦点振動制御装置は、撮像装置におけるＴＤＩ駆動での撮像期間Ｔｉの逆数１／Ｔｉを基本周波数として、振動周波数ｆｓが基本周波数の自然数倍に略一致するように、振動周波数ｆｓを設定する。上記構成によって被写界深度を広げることを可能とすることを開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００４−５０７７４３号公報
【特許文献２】特開２０１１−０５９５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、特許文献１、２の方法によりディジタル顕微鏡装置の被写界深度の拡大を行う場合には、以下のような課題があることを見出した。
【０００８】
すなわち、特許文献１では、物体面に対して斜めの焦点面をもつＴＤＩ検出器を用いることにより被写界深度の拡大ができることを開示している。しかしながら、拡大後の被写界深度の深さは、ＴＤＩ検出器の傾斜角度及びＴＤＩ段数に依存して決まってしまい、被写界深度の深さ（拡大率）を自由に調整することはできなかった。
【０００９】
一方、特許文献２では、被写界深度を拡大するために、撮像の焦点が光軸方向に振動する機構（焦点振動制御装置）が必要であった。そして、更に焦点振動制御装置の振動周波数を撮像期間の逆数である基本周波数の整数倍に制御する複雑な機構が必要であった。また、被写界深度の変更は振動の振幅を調整することによって原理的には行える。しかしそのためには、焦点振動制御装置に振動の振幅を制御する複雑な機構が更に必要となり、設計の困難さやコストの上昇という問題がある。
【００１０】
本発明は上記実情に鑑みてなされたものであって、ディジタル顕微鏡装置における被写界深度の調整を容易にするための技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１態様は、互いに平行に配置された複数のラインセンサと、前記複数のラインセンサのそれぞれに対応して設けられ、各ラインセンサの出力をディジタル信号に変換する複数のアナログディジタル変換器と、前記複数のアナログディジタル変換器から出力される複数のディジタル信号に対して、演算処理を施すディジタル演算器と、を有する半導体素子である。
【００１２】
本発明の第２態様は、検体を撮像してディジタル画像データを取得するための光学系及び撮像手段を備えた顕微鏡装置において、第１態様に係る半導体素子が、前記撮像手段として用いられている顕微鏡装置である。
【００１３】
本発明の第３態様は、検体を撮像してディジタル画像データを取得する顕微鏡装置の制御方法であって、前記検体に対する光軸方向の合焦位置が互いに異なる複数のラインセンサと前記検体とを相対的に移動させながら、前記複数のラインセンサによって光軸に垂直な面内における検体上の同じ位置を順に撮像するステップと、各ラインセンサから得られる複数ライン分のディジタル信号をピクセル毎に合成することによって、被写界深度が拡大された１ライン分の合成ディジタル信号を生成するステップと、を含む顕微鏡装置の制御方法である。
【発明の効果】
【００１４】
本発明によれば、ディジタル顕微鏡装置の被写界深度の調整を容易化することができる。さらに、本発明によれば、被写界深度の調整を容易化可能な複数のラインセンサを有する半導体素子を低コストで実現できる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態の撮像ブロックを構成する回路ブロックを示す図
【図２】第１のレジスタに記憶されている係数Ｋｉの具体的な例を示す表
【図３】第２の実施形態の撮像ブロックを構成する回路ブロックを示す図
【図４】第５の実施形態の撮像ブロックを構成する回路ブロックを示す図
【図５】ＴＤＩ駆動が可能なＣＣＤラインセンサを用いた顕微鏡装置の模式図
【図６】被写界深度を拡大する方法を説明するための模式図
【図７】Ｚスタック画像データを簡便に説明するための模式図
【図８】Ｚスタック画像データを取得する顕微鏡装置の一例を示す図
【発明を実施するための形態】
【００１６】
本発明は、ディジタル顕微鏡システムに適用される顕微鏡装置に関するものであり、詳しくは、被写界深度の調整を容易に実現できる顕微鏡装置の構成（特に撮像手段の構成）並びに顕微鏡装置の制御方法に関するものである。具体的には、顕微鏡装置の撮像手段として、平行に配置された複数のラインセンサと、各ラインセンサから得られる複数ライン
分のディジタル信号に対して演算処理を施すディジタル演算器とが実装された半導体素子を用いる。このような半導体素子を用いることで、光軸に垂直な面内における検体上の同じ位置について、光軸方向の合焦位置（深さ）が少しずつ異なる複数ライン分のディジタル信号（ディジタル画像データ）を得ることができる。そして、ディジタル演算器によってこれら複数ライン分のディジタル信号をピクセル毎に合成することで、オリジナルよりも被写界深度が拡大された合成ディジタル信号を生成することができる。また、合成する際の各ラインの重み（係数又は合成比率ともいう）を適宜調整できるようにすれば、合成ディジタル信号の被写界深度を所望の深さに容易に調整できるようになる。
【００１７】
本発明の実施形態について説明する前に、本発明を説明する上で基本となるＴＤＩ駆動が可能なＣＣＤラインセンサを用いた顕微鏡装置、及び、ＴＤＩ駆動が可能なＣＣＤラインセンサを用いて被写界深度を拡大する方法について説明する。また、光軸方向に合焦位置を変えて取得した２次元画像データ群（Ｚスタック画像データ）についても説明する。
【００１８】
（ＴＤＩ駆動が可能なＣＣＤラインセンサを用いた顕微鏡装置）
図５にＴＤＩ駆動が可能なＣＣＤラインセンサを用いたディジタル顕微鏡装置を模式的に示す。図５において、１ａはＴＤＩ駆動が可能な撮像ブロック、１ａ−１、１ａ−２、１ａ−３は撮像ブロック１ａの３本のラインセンサ、１００は検体を有するプレパラート、１００ａは検体上の注目する部分、１０１は対物レンズ等の光学系を示す。プレパラート１００とは、スライドグラス上に検体（試料）を載置し、マウント液やカバーグラスにより検体を固定したものであり、スライドとも呼ばれる。図５において、紙面に垂直な方向（紙の厚み方向）が、ラインセンサ１ａ−１、１ａ−２、１ａ−３の主走査方向である。主走査方向に対し垂直な方向である紙面の左右方向が、ラインセンサ１ａ−１、１ａ−２、１ａ−３の副走査方向である。ラインセンサ１ａ−１、１ａ−２、１ａ−３はＴＤＩ駆動可能なＣＣＤラインセンサで実現されている。
【００１９】
図５において、ＴＤＩ駆動が可能なＣＣＤラインセンサを用いたディジタル顕微鏡装置による検体の撮像は、以下の様に行う。プレパラート１００は不図示のステージ上に保持されており、プレパラート１００を保持したステージと、撮像ブロック１ａ及び光学系１０１とが副走査方向（図５の矢印）に相対移動しながら、検体の撮像が行われる。説明を簡単にするため、以下、検体上の注目部分１００ａの像の処理についてのみ説明するが、検体上のその他の部分も同様に撮像され、撮像ブロック１ａからは２次元の撮像データが得られる。
【００２０】
まず第１の時刻にラインセンサ１ａ−１が、注目部分１００ａの像を受光し、電荷を発生する。プレパラート１００が副走査方向（矢印方向）に相対移動し、次の時刻（第２の時刻）にラインセンサ１ａ−２が、注目部分１００ａの像を受光し、電荷を発生する。プレパラート１００の相対移動に同期して、第１の時刻にラインセンサ１ａ−１が発生した電荷は副走査方向に移動し、第２の時刻にラインセンサ１ａ−２が発生した電荷にアナログ的に加算される。プレパラート１００が副走査方向（矢印方向）にさらに相対移動し、次の第３の時刻に、ラインセンサ１ａ−３が注目部分１００ａの像を受光し、電荷を発生する。プレパラート１００の相対移動に同期して、ラインセンサ１ａ−１及び１ａ−２の電荷の和が副走査方向に移動し、第３の時刻にラインセンサ１ａ−３が発生した電荷にアナログ的に加算される。この各ラインセンサの電荷を副走査方向に移動するクロックをＴＤＩクロックとも記す。検体の副走査方向の移動とＴＤＩクロックを同期させることで、複数のラインセンサ１ａ−１、１ａ−２、１ａ−３で得られた、検体上の同じ位置（注目部分１００ａ）の像に対応する電荷を互いに加算できる。これにより、出力される信号レベルを大きくすることができるので、シグナルノイズレシオ（Ｓ／Ｎ比）を向上させることが可能となる。
【００２１】
以上説明した様に、ＴＤＩ駆動が可能なＣＣＤラインセンサを用いたディジタル顕微鏡装置は、単一のラインセンサを用いたディジタル顕微鏡装置に比べ、出力信号のＳ／Ｎ比を向上できる利点がある。
【００２２】
（ＴＤＩ駆動が可能なＣＣＤラインセンサを用いた被写界深度の拡大）
図６（ａ）〜図６（ｃ）にＴＤＩ駆動が可能なＣＣＤラインセンサを利用して被写界深度を拡大する方法を模式的な図を示す。図６（ａ）〜図６（ｃ）において、図５で使用した同じ符号については、説明を省略する。図６（ｃ）の符号１０２はガラス等の材料からなる真空（空気）より大きな屈折率を持つ透明部材である。
【００２３】
図６（ａ）の顕微鏡装置でも、図５で説明したのと同様に、プレパラート１００の副走査方向の移動に同期したＴＤＩクロックにより、検体上の注目部分１００ａに対応するラインセンサ１ａ−１、１ａ−２、１ａ−３の電荷がアナログ的に加算され出力される。ここで図５の装置と異なる点は、プレパラート１００が光軸と垂直な平面に設置されているが、撮像ブロック１ａが光軸と垂直な平面に対して副走査方向に斜めに設置されている点である。より詳しくは、撮像ブロック１ａのラインセンサ１ａ−１、１ａ−２、１ａ−３は主走査方向に対しては光軸と垂直な平面と平行に設置されているが、副走査方向には光軸と垂直な平面に対し斜めに設置されている。このように撮像ブロック１ａを配置することにより、ラインセンサ１ａ−１、１ａ−２、１ａ−３の光軸方向の合焦位置を互いに異ならせることができる。つまり、ラインセンサ１ａ−１、１ａ−２、１ａ−３からは、同じ撮像位置（例えば注目部分１００ａ）における異なる深さの画像が得られる。よって、これらのラインセンサ１ａ−１、１ａ−２、１ａ−３の電荷を加算することで、異なる深さの画像を合成するのと同じ効果が得られ、被写界深度の深い画像を得ることができる。
【００２４】
図６（ｂ）において、図６（ａ）との違いは、プレパラート１００が光軸と垂直な平面に対して副走査方向に斜めに設置されている点である。より詳しくは、プレパラート１００が主走査方向については合焦面と平行に、副走査方向については合焦面に対して斜めに設置されている。このような光学的な位置にプレパラート１００を設置することによって、ラインセンサ１ａ−１、１ａ−２、１ａ−３の光軸方向の合焦位置は、プレパラート上で異なる位置となる。よって、図６（ａ）の装置と同様に、ラインセンサ１ａ−１、１ａ−２、１ａ−３の電荷を加算することで、被写界深度の深い画像を取得することができる。もちろん、図６（ａ）と図６（ｂ）を組み合わせた構成、すなわち、撮像ブロック１ａとプレパラート１００の両方を斜めに設置する構成でも、同じ結果を得ることができる。
【００２５】
図６（ｃ）においては、図５と同様にプレパラート１００と撮像ブロック１ａの両方が光軸と垂直な平面（合焦面）に対して平行に配置されている。図５との違いは、透明部材１０２を有する点である。透明部材１０２は屈折率が真空（空気）より大きい部材であり、主走査方向に対しては厚さの変化が無く、副走査方向には厚さの変化を有する。つまり、透明部材１０２は、光学系１０１からラインセンサ１ａ−１、１ａ−２、１ａ−３まで光路長（光学距離）を互いに異ならせるための光学部品である。その結果、図６（ａ）と同様に、ラインセンサ１ａ−１、１ａ−２、１ａ−３を各々異なる合焦位置に設定できる。よって、図６（ａ）の装置と同様に、ラインセンサ１ａ−１、１ａ−２、１ａ−３の電荷を加算することで、被写界深度の深い画像を取得することができる。
【００２６】
以上説明したように、ＴＤＩ駆動が可能な複数のＣＣＤラインセンサを利用することで、被写界深度の拡大を図ることができる。図６（ａ）〜図６（ｃ）では３つのＣＣＤラインセンサについて説明したが、ＣＣＤラインセンサの数は他の数であっても良い。被写界深度の拡大の程度（被写界深度をどの程度まで拡げるか）は、ＣＣＤラインセンサの数と、各ＣＣＤラインセンサの合焦位置の間隔により決定できる。例えば図６（ｂ）の構成であれば、撮像ブロック１ａに実装するＣＣＤラインセンサの数と、プレパラート１００の
傾斜角とによって、最終的に得られる画像の被写界深度が決まる。もちろん、ＣＣＤラインセンサの数が多いほど、またプレパラート１００の傾きが大きいほど、被写界深度が拡大する。
【００２７】
（Ｚスタック画像データ）
初めに、ディジタル顕微鏡装置により撮像されたＺスタック画像データについて説明する。
図７は、Ｚスタック画像データを簡便に説明するための模式図であり、３つのレイヤー画像から構成されるＺスタック画像データを模式的に示している。もちろん、レイヤー画像の数は３つに限るものではなく、観察者の要求するレイヤー数（所望のレイヤー数）でＺスタック画像データを作成することができる。
【００２８】
図７において、２００ａ，２００ｂ，２００ｃは各層のレイヤー画像データを模式的に示す。各々のレイヤー画像データ２００ａ，２００ｂ，２００ｃは、合焦位置を変えて撮影されたものであり、各レイヤー画像データには検体の断面に相当する検体像２０１ａ，２０１ｂ，２０１ｃが現れている。各レイヤー画像データ２００ａ〜２００ｃは２次元画像データであり、各々の画素は、例えばＲＧＢ、８ｂｉｔのデータにより構成される。このＺスタック画像データは、検体の３次元構造を表す３次元画像データということができる。つまり、Ｘ，Ｙ方向が各レイヤー画像の平面方向に対応し、Ｚ方向が奥行き方向（光軸方向）に対応する。
【００２９】
Ｚスタック画像データは、観察用ソフトウエアであるビューアによって表示する。ビューアでは、例えば観察者がマウス等のポインティングデバイスにより指定した層の画像データを表示したり、画像処理によって被写界深度（画像のボケ量）を擬似的に変えたり、あるいは検体を３次元的に表示したりすることができる。これにより、観察者が検体の３次元構造の観察を好適に行うことを可能にする。
【００３０】
各レイヤー（合焦位置）の間隔は、例えば顕微鏡装置の光学系の被写界深度よりやや狭く選ぶと良い。合焦位置の間隔を被写界深度よりやや狭く選べば、少なくとも１つの層ではピントの合った画像データを取得できる。もし合焦位置の間隔を被写界深度より広く選べば、どの層も検体のピントが合っていない可能性があるため、検体の撮像には不向きである。
【００３１】
更に、Ｚスタック画像データを取得するディジタル顕微鏡装置の一例を図８（ａ）〜図８（ｃ）に示す。図８（ａ）〜図８（ｃ）において、図６（ａ）〜図６（ｃ）で説明した符号の説明は省略する。図８（ａ）〜図８（ｃ）において、１は複数の撮像ブロックからなる撮像ユニットであり、１ａ、１ｂ、１ｃはそれぞれ撮像ブロックである。図８（ａ）〜図８（ｃ）において、図６（ａ）〜図６（ｃ）との大きな違いは、一つの撮像ユニット１が複数の撮像ブロック１ａ〜１ｃから構成される点である。すなわち各撮像ブロック１ａ、１ｂ、１ｃから、合焦位置の異なる２次元画像データがプレパラート１００の副走査方向の移動に伴って得られる点である。各撮像ブロック１ａ、１ｂ、１ｃで得られる２次元画像データがそれぞれ、Ｚスタック画像データを構成するレイヤー画像データとなる。つまり、図８（ａ）〜図８（ｃ）の撮像装置では、撮像ユニットの合焦位置を光軸に垂直な平面に対し副走査方向に斜めになるように設置したことで、３つのレイヤーで構成されるＺスタック画像データを略同時に得ることができる。ここで「略同時」と記載した理由は、撮像素子（ラインセンサ）の副走査方向の位置に違いがあるため、レイヤー毎に、撮像開始時刻及び撮像終了時刻に若干の時間ずれがあるからである。すなわち厳密には層毎の画像データの取得時刻は同時にはならないが、１回のスキャン（副走査、つまり、検体と撮像素子群の相対的な移動）で複数のレイヤー画像データが得られるため、「同じスキャンで」という意味で「略同時に」という表現を使用する。なお、各撮像ブロック１ａ、
１ｂ、１ｃはそれぞれ、図６（ａ）〜図６（ｃ）と同様、複数本のラインセンサで構成されているので、各レイヤー画像は（単一のラインセンサで得られる画像に比べ）被写界深度が拡大された画像である。すなわち、図８（ａ）〜図８（ｃ）の撮像装置は、被写界深度が深い複数のレイヤー画像で構成されたＺスタック画像データを略同時に（１回の副走査で）取得できるという利点を有している。
【００３２】
＜第１の実施形態＞
本発明の第１の実施形態は、複数のラインセンサが形成された撮像ブロックを実装した半導体素子を使用したディジタル顕微鏡装置を実現する好適な形態である。
【００３３】
図１は、本発明の第１の実施形態の顕微鏡装置に適用される撮像ブロックを構成する回路ブロックを模式的に示す図である。図１は、ｎ個（以降、ｎ段とも記す。ｎは２以上の整数。）のラインセンサを有する撮像ブロック１ａを構成する回路ブロックを示している。
【００３４】
図１に示すように、半導体素子には、第１段〜第ｎ段のｎ個のラインセンサ１ａ−１〜１ａ−ｎと、各ラインセンサ１ａ−１〜１ａ−ｎの出力をディジタル信号に変換するｎ個のアナログディジタル変換器（Ａ／Ｄ変換器）２−１〜２−ｎが設けられている。Ａ／Ｄ変換器２−１〜２−ｎの後段には、Ａ／Ｄ変換器２−１〜２−ｎからそれぞれ出力されるディジタル信号に対して演算処理を施すディジタル演算器が形成されている。本実施形態では、ディジタル演算器は次のように構成される。すなわち、第１段〜第ｎ段のそれぞれに、各Ａ／Ｄ変換器の出力に対し第１の係数を乗算するｎ個の乗算器（演算器）３−１〜３−ｎと、各乗算器からの出力を１ライン分のパラレルデータに変換するｎ個のシフトレジスタ５−１〜５−ｎが設けられる。第１段〜第ｎ−１段のそれぞれには、パラレルデータを記憶し次の段へと（つまり、副走査方向に）パラレルデータを転送するｎ−１個のパラレルラッチ回路６−１〜６−（ｎ−１）が設けられる。第２段〜第ｎ段のそれぞれには、各シフトレジスタから出力されるパラレルデータと前の段のパラレルラッチ回路から転送されるパラレルデータとを加算するｎ−１個の加算器７−２〜７−ｎが設けられる。第ｎ段の加算器７−ｎの後段には、加算器７−ｎから出力されるパラレルデータをシリアルデータに変換して出力する出力段シフトレジスタ８が設けられている。また、９は除算器、１０は除算に用いる第３の係数を記憶する第３のレジスタ、１１は出力端子である。４−１〜４−ｎは、各ラインに乗算する第１の係数を格納する第１のレジスタである。例えば、撮像ブロック１ａは、１つの半導体チップに実現されている。すなわち、主走査方向に平行に形成される複数のラインセンサ、Ａ／Ｄ変換器を初めとする他の回路も１つの半導体チップに実装されている半導体素子である。
【００３５】
図１の構成の撮像ブロック１ａに形成されたラインセンサ１ａ−１〜１ａ−ｎは、図６（ａ）で説明した様に、光軸に垂直な平面に対して副走査方向に斜めに実装されている。前述したように、副走査方向のプレパラート１００の相対移動に同期して各ラインセンサ１ａ−１〜１ａ−ｎが各々電荷を発生し、電流または電圧のアナログ信号を出力する。各レジスタは不図示の制御用コンピュータに接続され、制御用コンピュータから書き込みができる。各レジスタの値は、後述する所望の特性になるように制御用コンピュータから設定される。
【００３６】
図１において、ラインセンサ１ａ−１〜１ａ−ｎは、前述したＴＤＩ駆動におけるＣＣＤラインセンサと便宜上同じ符号を使用した。本発明の第１の実施形態においては、ラインセンサ以外の回路も１つの半導体チップに実装することを容易にするため、ラインセンサ１ａ−１〜１ａ−ｎ及び他の回路をＣＭＯＳプロセスで実現すると好適である。
【００３７】
本発明の第１の実施形態の動作の説明を以降に記す。
第１の時刻に、検体上の注目部分１００ａの像がラインセンサ１ａ−１で受光されたとする。ラインセンサ１ａ−１は光電変換を行い、前述した様に注目部分１００ａの像（の明るさ）に対応する電流または電圧のアナログ信号を出力する。出力されたアナログ信号はＡ／Ｄ変換器２−１により例えば１２ｂｉｔ幅のディジタルデータに変換される。変換されたディジタルデータには、乗算器３−１において、第１のレジスタ４−１に記憶されている係数Ｋ１が乗じられる。乗算器３−１の出力はシフトレジスタ５−１にシリアル入力される。シフトレジスタ５−１は、主走査方向にデータをシフトし、１ライン分のデータをパラレル出力する。そして次のラインセンサ１ａ−２が注目部分１００ａの撮像を行う時刻（第２の時刻）より前に、パラレルラッチ回路６−１はシフトレジスタ５−１のパラレル出力をラッチする。
【００３８】
第２の時刻では、プレパラート１００が副走査方向に相対移動し、検体上の注目部分１００ａの像がラインセンサ１ａ−２により光電変換され、対応するアナログ信号が出力される。出力されたアナログ信号はＡ／Ｄ変換器２−２により例えば１２ｂｉｔ幅のディジタルデータに変換される。変換されたディジタルデータには、乗算器３−２において、第１のレジスタ４−２に記憶されている係数Ｋ２が乗じられる。乗算器３−２の出力はシフトレジスタ５−２にシリアル入力される。シフトレジスタ５−２は、主走査方向にデータをシフトし、１ライン分のデータをパラレル出力する。加算器７−２は、シフトレジスタ５−２のパラレル出力と、第２の時刻より前にパラレルラッチ回路６−１にラッチされたシフトレジスタ５−１のパラレル出力とを加算する。そして第３の時刻より前に、パラレルラッチ回路６−２は加算器７−２のパラレル出力をラッチする。
【００３９】
同様に、第ｉの時刻では（２≦ｉ≦ｎ−１）、注目部分１００ａの像がラインセンサ１ａ−ｉにより光電変換され、対応するアナログ信号が出力される。出力されたアナログ信号はＡ／Ｄ変換器２−ｉにより例えば１２ｂｉｔ幅のディジタルデータに変換される。変換されたディジタルデータには、乗算器３−ｉにより第１のレジスタ４−ｉに記憶されている係数Ｋｉが乗じられる。乗算器３−ｉの出力はシフトレジスタ５−ｉにシリアル入力される。シフトレジスタ５−ｉは、主走査方向にデータをシフトし、１ライン分のデータをパラレル出力する。加算器７−ｉは、シフトレジスタ５−ｉのパラレル出力と、第ｉの時刻より前にパラレルラッチ回路６−（ｉ−１）にラッチされたシフトレジスタ５−（ｉ−１）のパラレル出力とを加算する。そして第ｉ＋１の時刻より前に、パラレルラッチ回路６−ｉは加算器７−ｉのパラレル出力をラッチする。
【００４０】
第ｎの時刻では、注目部分１００ａの像がラインセンサ１ａ−ｎにより光電変換され、対応するアナログ信号が出力される。出力されたアナログ信号はＡ／Ｄ変換器２−ｎにより例えば１２ｂｉｔ幅のディジタルデータに変換される。変換されたディジタルデータには、乗算器３−ｎにより第１のレジスタ４−ｎに記憶されている係数Ｋｎが乗じられる。乗算器３−ｎの出力はシフトレジスタ５−ｎにシリアル入力される。シフトレジスタ５−ｎは、主走査方向にデータをシフトし、１ライン分のデータをパラレル出力する。加算器７−ｎは、シフトレジスタ５−ｎのパラレル出力と、第ｎの時刻より前にパラレルラッチ回路６−（ｎ−１）にラッチされたシフトレジスタ５−（ｎ−１）のパラレル出力とを加算する。そして第ｎ＋１の時刻より前に、出力段シフトレジスタ８は加算器７−ｎの出力をパラレル入力し、各ピクセルのデータをシリアル出力する。出力段シフトレジスタ８の出力は除算器９に順次入力される。除算器９において各ピクセルの値が第３のレジスタ１０に記憶されている係数Ｄ１ｎで除算され、注目部分１００ａを含む１ライン分（主走査１回分）の画像データＳｏｕｔとして出力端子１１に出力される。
【００４１】
注目部分１００ａ以外の部分の画像データも、同様に計算され出力される。例えば、注目部分１００ａを通るラインを第１のライン、第１のラインの次に撮像されるラインを第２のラインと呼ぶ。各ラインセンサ１ａ−１〜１ａ−ｎでは、第１のラインよりも１タイ
ミングずつ遅れて、第２のラインの撮像が行われる。例えば、１段目のラインセンサ１ａ−１では、（２段目のラインセンサ１ａ−２が第１のラインを撮像するタイミングである）第２の時刻に、第２のラインが撮像される。そして、第２のラインのデータは乗算器３−１により係数が乗算された後、次段の加算器７−２に出力される第１のラインのデータとちょうど入れ替わるように、パラレルラッチ回路６−１にラッチされる。以降同様に、第３の時刻に２段目のラインセンサ１ａ−２、第４の時刻に３段目のラインセンサ１ａ−３、・・・第ｎ＋１の時刻にｎ段目のラインセンサ１ａ−ｎの撮像がそれぞれ実行される。そして、第１のラインの場合と同様、ｎライン分のデータに係数を乗じて加算した後、所定の係数で除算することで、第２のラインの画像データとして出力する。以上の処理を、検体上のすべてのラインについて繰り返すことで、検体全体の２次元画像データを得ることができる。
【００４２】
ここで、シフトレジスタ５−１〜５−ｎ、パラレルラッチ回路６−１〜６−（ｎ−１）、出力段シフトレジスタ８のｂｉｔ幅は、いずれもオーバフローしない様に決定するとよい。例えば、Ａ／Ｄ変換器２−１〜２−ｎの出力が１２ｂｉｔ、第１のレジスタ４−１〜４−ｎの係数Ｋ１〜Ｋｎが１以下の回路の場合、出力段シフトレジスタ８のｂｉｔ幅は、
１２＋Ｒｐ（ｌｎ（ｎ））  ［ｂｉｔ］
と決めると良い。ここで、ｌｎ（）は２を底とする対数（２進対数）を表し、Ｒｐ（）は小数点以下を切り上げる関数を表す。
【００４３】
例えば、８段のラインセンサを用いる場合（ｎ＝８）、出力段シフトレジスタ８のｂｉｔ幅は、１５ｂｉｔ必要となる。
【００４４】
しかしながら、段数が２５６段の様に多い場合は、必要とするｂｉｔ幅が大きくなる。そのため回路の規模が大きくなり半導体チップの面積（以降ダイサイズとも記す）が大きくなる、すなわちコストが上がる弊害が生じる。そのため、このように段数が多い場合は、要求されるｂｉｔ幅により設計すると良い。例えば、出力のｂｉｔ幅が１６ｂｉｔと要求されている場合は、出力段シフトレジスタ８のｂｉｔ幅を１６ｂｉｔと決定する。
【００４５】
更に、これらの関係を数式の形で示し説明する。
第１の時刻における注目部分１００ａのラインセンサ１ａ−１のアナログ出力をｅ１、Ａ／Ｄ変換後の出力をＥ１とする。同様に、第２の時刻における注目部分１００ａのラインセンサ１ａ−２のアナログ出力をｅ２、Ａ／Ｄ変換後の出力をＥ２とする。同様に、第ｉの時刻における注目部分１００ａのラインセンサ１ａ−ｉのアナログ出力をｅｉ、Ａ／Ｄ変換後の出力をＥｉとする。同様に、第ｎの時刻における注目部分１００ａのラインセンサ１ａ−ｎのアナログ出力をｅｎ、Ａ／Ｄ変換後の出力をＥｎとする。第１のレジスタの係数はＫ１〜Ｋｎ、第３のレジスタの係数はＤ１ｎであるから、前述した計算は、撮像ブロック１ａの出力ディジタルデータをＤｏとすると、
【数１】
2014022987.tif 000003
である。式１）を変形すれば、
【数２】
2014022987.tif 000004
となる。ここで、
【数３】
2014022987.tif 000005
と選べば、出力を正規化した係数Ｋｉのディジタルフィルタを実現できることが解る。
【００４６】
説明してきたように、ラインセンサのディジタル出力Ｅｉの副走査方向の加算は、プレパラートの副走査方向の相対移動と同期して行う。その結果、光軸方向に垂直な平面内での位置（Ｘ座標、Ｙ座標）が同じであるが、合焦位置（Ｚ深さ）が異なる、複数の画像データが合算されることになる。このとき、各ラインのデータは、合焦位置毎に設定された係数Ｋｉを掛けたのち合計される。この処理は、光軸方向（Ｚ方向）に対するディジタルフィルタ処理と言い換えることができる。すなわち、本発明の第１の実施形態による撮像ブロックを実装した半導体素子により、係数Ｋｉを持つＺ方向のディジタルフィルタを実現することができる。ディジタルフィルタの特性は、第１のレジスタ４−１〜４−ｎの係数Ｋ１〜Ｋｎを書き換えることにより、自由に変更することができる。
【００４７】
図２（ａ）〜図２（ｅ）は、第１のレジスタ４−１〜４−ｎに記憶されている係数Ｋ１〜Ｋｎの具体的な例を示す表である。より詳しくは、図２（ａ）〜図２（ｅ）は、ｎ＝７すなわち７段のラインセンサを用いた場合の係数値の一例を示している。例えば、深い被写界深度を実現する場合は、図２（ａ）に示すような係数を第１のレジスタ４−１〜４−７に記憶することにより実現できる。また、やや浅い被写界深度を実現するためには、図２（ｂ）や図２（ｃ）に示すような係数を第１のレジスタ４−１〜４−７に記憶することにより実現できる。図２（ｂ）の特性は、図２（ｃ）の特性に比べ、Ｚ方向の変化が急峻な特性になる。さらに、光学系１０１の特性で決まる浅い被写界深度を実現するためには、図２（ｄ）に示すような係数を第１のレジスタ４−１〜４−７に記憶することにより実現できる。また、図２（ｅ）に示すような係数を第１のレジスタ４−１〜４−７に記憶することによって、Ｚ方向の輝度変化の高い周波数成分を強調することが可能である。例えば、Ｚ方向の輝度変化のエッジ成分等を強調したい場合に好適である。
【００４８】
以上まとめると、被写界深度の浅い画像を要求された場合は、係数Ｋｉの変化が激しい、すなわち分散が大きい係数Ｋｉを設定すると好適である。また被写界深度が深い画像を要求された場合は、係数Ｋｉの変化がなだらか、すなわち分散が小さい係数Ｋｉを設定すると好適である。このように、本実施形態によれば、第１のレジスタの係数Ｋｉを書き換えるだけで、撮像装置の光学系の特性、特に被写界深度を、ユーザ（観察者）の望む特性に簡単に変更することができるようになる。
【００４９】
また、本発明の第１の実施形態を用いることによって、異なる顕微鏡装置の光学特性（被写界深度など）を、第１のレジスタの係数Ｋｉを書き換えることで、容易に一致させることができるという利点もある。例えば、図６（ａ）の構成において、撮像ブロック１ａの傾斜角度が異なる２つの撮像装置があったと仮定する。それぞれ２５６段のラインセンサを有しており、装置１の傾斜角度が装置２の傾斜角度の半分であるとする。例えば、装置１において、２５６段全ての係数Ｋ１〜２５６を１に設定した場合には、装置２では、１〜１２８段の係数Ｋ１〜Ｋ１２８を１に設定し、残りの係数Ｋ１２９〜２５６を０に設定することで、装置１と２の被写界深度を同等にできる。係数を０に設定するということは、対応するラインセンサの稼働をオフにする（撮像を行わない）ことに相当する。
【００５０】
以上述べたように、本実施形態の構成は、各ラインセンサの第１の係数Ｋｉの値を調整することで、被写界深度に代表される光学系の特性を制御したり、利用するラインセンサの選択を実現している。制御の自由度や柔軟性は、撮像装置に実装されているラインセン
サの段数が多いほど、高くなる。したがって、所望の段数（例えば、要求スペックから決まる最小限の段数）よりも多い数のラインセンサを実装しておくことで、顕微鏡装置の利便性や拡張性を向上することができる。また、複数段のラインセンサを実装した半導体素子を設計する際には、なるべく多い数のラインセンサを実装するとよい。そうすると、複数機種の顕微鏡装置に同じ半導体素子を流用できるようになるので、トータルコストを低減することができる。
【００５１】
＜第２の実施形態＞
本発明の第２の実施形態は、第１の実施形態よりも回路ブロックのハードウエアを簡略化した実施形態である。第１の実施形態のディジタル演算回路では、ライン毎の合成の重みを調整するために、各ラインセンサの出力に対し乗算器３−１〜３−ｎで第１の係数を乗算する構成を採用している。この部分は、係数の乗算に相当する処理が行えれば、乗算器以外の回路構成により実現することができる。第２の実施形態では、乗算器をビットシフト回路で置き換えた例を示す。また同様に、第１の実施形態の除算器９についても、係数の除算に相当する処理が可能な他の回路構成（例えばビットシフト回路）に代替することができる。
【００５２】
図３に第２の実施形態の撮像ブロックを構成する回路ブロックを示す。図３において、図１で示した符号については説明を省略する。図３において、１２−１〜１２−ｎはビットシフト回路、１３は出力段ビットシフト回路であり、それぞれ不図示の第２のレジスタ、第４のレジスタに記憶されている内容により、ビットシフト量が決定される。図３において、ビットシフト回路１２−１〜１２−ｎは、不図示の第２のレジスタに格納されている第２の係数に従ってビットシフト量を調整する。例えば第２の係数が０ならビットシフト無し、１なら１ビット右にビットシフトを、２なら２ビット右にシフトを、ｒならｒビット右にシフトする回路である。ビットシフト回路は、２のｒ乗分の１を乗算する回路と等価であり、係数の取りうる値の制約があるが、乗算器に比べ必要なハードウエア量が少なくなる利点がある。
【００５３】
図３において、出力段ビットシフト回路１３は、不図示の第４のレジスタに格納されている第４の係数に従ってビットシフト量を調整する。例えば第４の係数が０ならビットシフト無し、１なら１ビット右にビットシフトを、２なら２ビット右にシフトを、ｓならｓビット右にシフトする回路である。このビットシフト回路は、２のｓ乗で除算する回路と等価であり、係数の取りうる値の制約があるが、除算器に比べ必要なハードウエア量が少なくて済む利点がある。
【００５４】
このように、第１の実施形態で必要であった、乗算器３−１〜３−ｎ、除算器９を、簡単なハードウエアで構成できるビットシフト回路で実現できる。これにより半導体チップのダイサイズを小さくでき、コストの低減が可能となる。また、図３において、出力段ビットシフト回路１３自体は更に削除可能である。この演算は画像データ毎の演算であるので、画像データを受ける画像処理回路が除算やビットシフトを行うようにすれば、図１や図３の回路ブロックから除算器９や出力段ビットシフト回路１３を削除できる。
【００５５】
本発明の第２の実施形態は、半導体素子のコスト低減を実現するために好適な実施形態である。すなわち、第２の実施形態の構成であれば、係数の乗算に相当する処理、及び、係数の除算に相当する処理を簡単なハードウエアで構成できるビットシフト回路で実現できる。そして、ゲート数の少ない構成のハードウエアを実現できるので、現在主流であるＣＭＯＳプロセスを使用した論理回路で実現した場合、半導体素子のダイサイズを小さくする効果とともに、消費電力の低減効果が得られる。消費電力の低減は、半導体素子の発熱に直結している。そのため、第２の実施形態では半導体素子の放熱機構のコストダウンを実現することも可能とする。
【００５６】
以上説明した様に、本発明の第２の実施形態のディジタル顕微鏡装置では、本発明の第１の実施形態と同様な効果が実現できる。さらに、本発明の第２の実施形態では、回路規模の大きな乗算器および除算器を回路規模の小さなビットシフト回路で実現した。さらに、除算器や、除算器の代替の出力段ビットシフト回路自体も省略することが可能であることを示した。その結果、第２の実施形態によれば、第１の実施形態と同じ機能をもつディジタル顕微鏡装置を、より低コストに実現できるという効果がある。
【００５７】
＜第３の実施形態＞
本発明の第３の実施形態は、複数の回路ブロックが１つの半導体チップに実装されている半導体素子を用いる点に特徴を有する。各々の回路ブロックは、第１の実施形態（図１）や第２の実施形態（図３）で述べたものと同じである。全てのブロックのラインセンサが平行に並ぶように（つまり各ブロックの主走査方向が一致するように）、複数の回路ブロックがチップ上に配置される。
【００５８】
本実施形態の半導体素子を図８（ａ）の構成に適用した場合、撮像ユニット１が１チップの半導体素子で構成され、撮像ブロック１ａ〜１ｃがそれぞれチップ上に実装された回路ブロックに対応することになる。そして、図８（ａ）に示した様に、複数の回路ブロックが実装された半導体素子（撮像ユニット１）を、光軸に垂直な平面に対して斜めに配置することにより、合焦位置の異なる複数レイヤーの画像データ（Ｚスタック画像データ）を略同時に取得することができる。もちろん、図８（ｂ）や図８（ｃ）の構成における撮像ユニット１に、本実施形態の半導体素子を適用することもできる。
【００５９】
撮像ブロックを構成する回路ブロック内の複数のラインセンサの間隔は、光学系の被写界深度を調整するために適した間隔に決定される。多くの場合、光学系１０１の被写界深度より狭く設定すると好適である。一方、回路ブロック間のラインセンサの間隔はＺスタック画像データの合焦位置の間隔に依存して決定される。一般的に、光学系１０１の被写界深度よりやや狭く設定すると良い。すなわち、回路ブロック内のラインセンサの間隔と、回路ブロック間のラインセンサの間隔は同じであっても良いが異なっていても良い。一般的に、回路ブロック内のラインセンサの間隔を、回路ブロック間のラインセンサの間隔よりも狭く選ぶと好適である。また、回路ブロック内のラインセンサの間隔と、回路ブロック間のラインセンサの間隔を同じにし、１つのラインセンサの出力を異なる撮像ブロックのシフトレジスタに入力し処理を行っても良い。
【００６０】
このように、１つの半導体チップに複数の回路ブロックを実装することによって、被写界深度の調整を可能とし、更にＺスタック画像データを略同時に取得できるディジタル顕微鏡装置を実現できる。一般的に被写界深度の調整は、複数のＺ位置の画像データで個別に調整する要求はないので、レジスタの係数は全ての回路ブロックのディジタル演算器で共通となるように設定すると好適である。さらには、全ての回路ブロックのディジタル演算器が同じレジスタを共用する（同じレジスタを参照する）と好ましい。それによって、制御コンピュータがアクセスするレジスタを少なくすることができる。第１〜第４のレジスタの全て、あるいは１つ以上のレジスタの係数又はレジスタ自体を共通化すると良い。
【００６１】
以上説明した様に、本発明の第３の実施形態のディジタル顕微鏡装置は、１つの半導体チップに複数の回路ブロックを実装した半導体素子を用いている。これにより、第１及び第２の実施形態と同様、第１のレジスタの係数を書き換えることにより、被写界深度などの光学系の特性を容易に変更することができる。さらに本実施形態では、複数の回路ブロックにより、複数のレイヤー（合焦位置）の２次元画像データを略同時に取得することができるという利点もある。
【００６２】
もちろん、第１の実施形態や第２の実施形態に示した一つの回路ブロックが実装された半導体素子を複数用いることでも、複数のレイヤーの２次元画像データを略同時に取得することが可能である。しかしながら、本実施形態のように一つの半導体チップで複数のレイヤーの撮像を可能にしたことで、撮像ユニットの構成の簡易化、コストの削減、位置精度の向上などさまざまな利点を享受できる。
【００６３】
＜第４の実施形態＞
前述した様に、本発明の第１、第２、第３の実施形態で説明した半導体素子を用いることによって、被写界深度の調整をローコストで容易に行うことを可能にする効果、略同時に複数のレイヤーの画像データを取得することが可能となる効果がある。
【００６４】
第４の実施形態では、本発明で重要な撮像ブロック、撮像ユニットを構成する半導体素子、および半導体素子の効果について記す。
【００６５】
本発明の撮像ブロック、撮像ユニットを構成する半導体素子は、前述したように、各レジスタの係数を適宜設定することによって、いろいろな種類の光学系に対応して被写界深度の調整ができる。すなわち本発明の半導体素子は、いろいろなディジタル顕微鏡装置に対して使用可能である。
【００６６】
一般に、半導体素子の開発は、設計時間及びマスク等のイニシャルコストが多くかかる。そのため、開発する半導体素子の種類を少なくし、同じ半導体素子の数を多く作ることによりコストの低減を図ることが可能となる。すなわち、本発明の第１〜第３の実施形態で説明した撮像ブロック、撮像ユニットを実装した半導体素子の共通化を実現することによって、半導体素子自体のコストの低減が可能となる。
【００６７】
また、本発明の第１〜第３の実施形態で説明した用途以外の使い方も本発明の半導体素子は可能である。このような用途を増やすことによって、更に半導体素子のコストを下げることができる。例えば、本発明の半導体素子は、図５のように、複数のラインセンサを焦点面に平行に配置する構成のディジタル顕微鏡装置へも適用できる。このような、ディジタル顕微鏡装置では、係数を選ぶことにより明るさの調整も可能である。例えば、２５６段のラインセンサを持つ半導体素子について説明する。光量が非常に大きい場合、例えば、第１段の第１のレジスタの係数を１とし、以降の段の第１のレジスタの係数を０とすれば、一つのラインセンサの出力から画像が生成される。もし光量が少ない場合（例えば１／２６５の光量の場合）は、例えば第１のレジスタの係数は全て１とすることによって、２５６個のラインセンサの出力が加算されるので、光量が少ない場合であっても同等の出力レベルを得ることができる。
【００６８】
以上、説明した様に、本発明の半導体素子を用い、適宜最適な係数を設定することにより、様々な種類・構成のディジタル顕微鏡装置に好適に対応できる。このように同じ構成の半導体素子を多種の装置に流用することができれば、半導体素子の開発を少ない種類に限定することができる。その結果、ディジタル顕微鏡装置に使用する撮像ブロック、撮像ユニットを実装した半導体素子の開発期間、イニシャルコストを下げることが可能となる。すなわち、ディジタル顕微鏡装置に使用する半導体素子のコストを下げる効果がある。
【００６９】
＜第５の実施形態＞
本発明に係る撮像ブロックや撮像ユニットの最も好適な実現形態は、前述した図１、図３に示した回路ブロックを１つの半導体チップに実装する形態である。なぜならば、半導体チップからの配線が多い場合は、ボンディングワイヤー用のパッドが多く必要とされ、パッドの要求から半導体チップのダイサイズが大きくなる。半導体素子の場合、ダイサイズはコストに直結するため、パッド数が増加するとコストが高くなる。撮像ブロックもし
くは撮像ユニットを構成する回路ブロックを１つの半導体チップに実装することによって、半導体チップの入出力配線の増加を抑えることができるので、コスト増加を抑えた撮像ブロック、撮像ユニットを実現できる。
【００７０】
しかしながら、本発明の構成は上記の構成に限定されない。例えば、回路ブロックは図１、図３で示した機能を有していればどのような実装方法でもよく、１つの半導体チップに実装されていなくてもよい。マルチチップモジュールやマルチチップパッケージ等と呼ばれている複数の半導体チップにより、図１、図３に示した回路ブロックを実現した半導体素子であっても本発明は好適に実現できる。
【００７１】
本発明の第５の実施形態は、マルチチップモジュールやマルチチップパッケージと呼ばれている複数の半導体チップを実装した半導体素子について説明する。より詳しくは、図１、図３に示した回路ブロックを２つの半導体チップで実現する好適な実施形態について説明する。
【００７２】
図４は本発明の第５の実施形態の撮像ブロックを構成する回路ブロックの詳細を示す図である。図４において図１と同じ符号の説明は省略する。図４において１４−１〜１４−ｎ、１５−１〜１５−ｎは半導体チップのパッドであり、１６はラインセンサ１ａ−１〜１ａ−ｎを形成する半導体チップであり、１７はＡ／Ｄ変換器２−１〜２−ｎ以降の回路を形成する半導体チップである。図４の構成において、２つの半導体チップは、例えば、配線が印刷されたセラミック基板上に実装され、ボンディングワイヤー等で、パッド１４−１とパッド１５−１、・・・パッド１４−ｎとパッド１５−ｎが接続される。このような実装方法はマルチチップモジュールや、マルチチップパッケージ等と呼ばれている。また、実装方法は垂直方法に半導体チップを実装する方法であってもかまわない。この実装方法はスタック型マルチチップパッケージと呼ばれている。
【００７３】
第５の実施形態における回路ブロックの動作は第１の実施形態と同じであるので、回路ブロックの動作の説明は省略する。第５の実施形態ではラインセンサ１ａ−１〜１ａ−ｎとＡ／Ｄ変換器２−１〜２−ｎの間にパッドを設け２つの半導体チップに回路ブロックを分けた。他の分割方法も考えられるが、２つの半導体チップにそれぞれ適したプロセスを使用できる点、及び、２つの半導体チップ間の配線数（すなわちパッド数）を少なくできることから、図４に示した様に半導体チップに回路ブロックを分割し形成するのが好適である。２つの半導体チップにそれぞれ適したプロセスは具体的には、ラインセンサに対してはＣＣＤを作成するプロセス、Ａ／Ｄ変換器以降の回路に対してはＣＭＯＳプロセスを選ぶことによって、光電変換やディジタル信号処理に最適なプロセスを選択して半導体素子を実現できる利点がある。また、別の選択としては、両方ともＣＭＯＳプロセスを使用するが、ラインセンサに対して露光線幅の比較的太い（ゲート線幅の）プロセスルールを用い、Ａ／Ｄ変換器以降の回路に対しては露光線幅の細いプロセスルールを用いる方法もある。ラインセンサは受光部分の制約から微細なプロセスは必要ないので製造コストの低い露光線幅の比較的太いプロセスルールを用い、Ａ／Ｄ変換器以降の回路については、高速かつ低消費電力でダイサイズの小さなＣＭＯＳプロセスを選ぶことによって、コストの削減や消費電力の削減が可能である利点がある。なお、本発明では、このように複数の半導体チップを１つのモジュールやパッケージに実装したデバイスも半導体素子と呼ぶこととする。
【００７４】
第５の実施形態によれば、第４の実施形態同様、被写界深度の調整、あるいは、明るさの調整が可能な半導体素子を提供できる。もちろん第１〜第３の実施形態同様に、被写界深度を調整可能なディジタル顕微鏡装置に好適な半導体素子を提供できる。さらに、複数の半導体チップにそれぞれ好適なプロセスを使用することが可能となる利点がある。
【符号の説明】
【００７５】
１ａ−１〜１ａ−ｎ：ラインセンサ
２−１〜２−ｎ：アナログディジタル変換器
３−１〜３−ｎ：乗算器
４−１〜４−ｎ：第１のレジスタ
５−１〜５−ｎ：シフトレジスタ
６−１〜６−（ｎ−１）：パラレルラッチ回路
７−２〜７−ｎ：加算器
８：出力段シフトレジスタ
【図１】
2014022987.tif 000006
【図２】
2014022987.tif 000007
【図３】
2014022987.tif 000008
【図４】
2014022987.tif 000009
【図５】
2014022987.tif 000010
【図６】
2014022987.tif 000011
【図７】
2014022987.tif 000012
【図８】
2014022987.tif 000013