(57)【要約】      （修正有）【課題】半導体デバイスにおけるシングルイベントラッチアップ（ＳＥＬ）に対処するための技法を提供する。【解決手段】半導体デバイスの集積回路設計内の寄生シリコン制御整流器（ＳＣＲ）６００の場所を確定する工程を含んでなる。この場合、寄生ＳＣＲ６００は、寄生ｐｎｐバイポーラ接合トランジスタ（ＢＪＴ）および寄生ｎｐｎＢＪＴを含む。技法はまた、第１の電源ノードＶＤＤと、集積回路設計内の寄生ｐｎｐＢＪＴのエミッタとの間に第１のトランジスタを組み込む工程を含む。第１のトランジスタ５０２は、第１の電源ノードＶＤＤに結合した第１の端子と、寄生ｐｎｐＢＪＴのエミッタに結合した第２の端子と、制御端子とを含む。第１のトランジスタ５０２は、ｐｎｐＢＪＴのベースと第１の電源ノードＶＤＤとの間に配置されない。第１のトランジスタ５０２は、ＳＥＬに続く寄生ｐｎｐバイポーラ接合トランジスタによって伝導される電流を制限する。【選択図】図６
2014027279.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスにおけるシングルイベントラッチアップに対処するための方法において、
前記半導体デバイスの集積回路設計内の寄生シリコン制御整流器の場所を確定する工程であって、前記寄生シリコン制御整流器は、寄生ｐｎｐバイポーラ接合トランジスタおよび寄生ｎｐｎバイポーラ接合トランジスタを含む、確定する工程と、
第１の電源ノードと、前記集積回路設計内の前記寄生ｐｎｐバイポーラ接合トランジスタのエミッタとの間に第１のトランジスタを組み込む工程とを備え、前記第１のトランジスタは、前記第１の電源ノードに結合した第１の端子と、前記寄生ｐｎｐバイポーラ接合トランジスタの前記エミッタに結合した第２の端子と、制御端子とを含んでなり、前記第１のトランジスタは、前記ｐｎｐバイポーラ接合トランジスタのベースと前記第１の電源ノードとの間に配置されず、前記第１のトランジスタは、シングルイベントラッチアップ（ＳＥＬ）に続く前記寄生ｐｎｐバイポーラ接合トランジスタによって伝導される電流を制限する、方法。
【請求項２】
第２の電源ノードと、前記集積回路設計内の前記寄生ｎｐｎバイポーラ接合トランジスタのエミッタとの間に第２のトランジスタを組み込む工程をさらに含み、前記第２のトランジスタは、前記第２の電源ノードに結合した第１の端子と、前記寄生ｎｐｎバイポーラ接合トランジスタの前記エミッタに結合した第２の端子と、制御端子とを含んでなり、前記第１のトランジスタの前記制御端子は、前記寄生ｎｐｎバイポーラ接合トランジスタの前記エミッタに結合され、記第２のトランジスタの前記制御端子は、前記寄生ｐｎｐバイポーラ接合トランジスタの前記エミッタに結合され、前記第２のトランジスタは、前記ｎｐｎバイポーラ接合トランジスタのベースと前記第２の電源ノードとの間に配置されない、請求項１に記載の方法。
【請求項３】
前記第１のトランジスタはｐチャネル金属酸化物半導体電界効果トランジスタであり、前記第２のトランジスタはｎチャネル金属酸化物半導体電界効果トランジスタであり、前記第１および第２のトランジスタの前記第１の端子はソース端子に対応し、前記第１および第２のトランジスタの前記第２の端子はドレイン端子に対応し、前記第１および第２のトランジスタの前記制御端子はゲート端子に対応する、請求項２に記載の方法。
【請求項４】
前記半導体デバイスは、相補的金属酸化物半導体（ＣＭＯＳ）デバイスである、請求項１に記載の方法。
【請求項５】
前記ＣＭＯＳデバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である、請求項４に記載の方法。
【請求項６】
前記第１のトランジスタはｐチャネル金属酸化物半導体電界効果トランジスタであり、前記第１のトランジスタの前記第１の端子はソース端子に対応し、前記方法は、
前記第１の端子から離れている接続を使用して、前記第１の電源ノードに前記第１のトランジスタの本体を結合する工程をさらに含む、請求項１に記載の方法。
【請求項７】
前記半導体デバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）であり、前記第１の電源ノードはグローバル電源ノードであり、前記第１のトランジスタは、前記グローバル電源ノードとローカル電源ノードとの間のストラップセル内に配置される、請求項１に記載の方法。
【請求項８】
ＳＥＬ検出回路を使用して、ＳＥＬイベントに応答してＳＥＬ信号を生成する工程をさらに含む、請求項７に記載の方法。
【請求項９】
外部リセット信号に応答して前記ＳＥＬ検出回路をリセットする工程をさらに含む、請求項８に記載の方法。
【請求項１０】
半導体デバイスであって、
寄生ｐｎｐバイポーラ接合トランジスタおよび寄生ｎｐｎバイポーラ接合トランジスタを含む寄生シリコン制御整流器と、
第１の電源ノードと、前記寄生ｐｎｐバイポーラ接合トランジスタのエミッタとの間に結合された第１のトランジスタとを備え、前記第１のトランジスタは、前記第１の電源ノードに結合した第１の端子と、前記寄生ｐｎｐバイポーラ接合トランジスタの前記エミッタに結合した第２の端子と、制御端子とを含み、前記第１のトランジスタは、前記ｐｎｐバイポーラ接合トランジスタのベースと前記第１の電源ノードとの間に配置されず、記第１のトランジスタは、シングルイベントラッチアップ（ＳＥＬ）に続く前記寄生ｐｎｐバイポーラ接合トランジスタによって伝導される電流を制限する、半導体デバイス。
【請求項１１】
第２の電源ノードと、前記寄生ｎｐｎバイポーラ接合トランジスタのエミッタとの間に結合された第２のトランジスタをさらに備え、前記第２のトランジスタは、前記第２の電源ノードに結合した第１の端子と、前記寄生ｎｐｎバイポーラ接合トランジスタの前記エミッタに結合した第２の端子と、制御端子とを含み、前記第１のトランジスタの前記制御端子は、前記寄生ｎｐｎバイポーラ接合トランジスタの前記エミッタに結合され、記第２のトランジスタの前記制御端子は、前記寄生ｐｎｐバイポーラ接合トランジスタの前記エミッタに結合され、前記第２のトランジスタは、前記ｎｐｎバイポーラ接合トランジスタのベースと前記第２の電源ノードとの間に配置されない、請求項１０に記載の半導体デバイス。
【請求項１２】
前記第１のトランジスタはｐチャネル金属酸化物半導体電界効果トランジスタであり、前記第２のトランジスタはｎチャネル金属酸化物半導体電界効果トランジスタであり、前記第１および第２のトランジスタの前記第１の端子はソース端子に対応し、前記第１および第２のトランジスタの前記第２の端子はドレイン端子に対応し、前記第１および第２のトランジスタの前記制御端子はゲート端子に対応する、請求項１１に記載の半導体デバイス。
【請求項１３】
前記第１のトランジスタの本体は前記第１の電源ノードに結合される請求項１０に記載の半導体デバイス。
【請求項１４】
前記第２のトランジスタの本体は前記第２の電源ノードに結合される請求項１１に記載の半導体デバイス。
【請求項１５】
前記第１のトランジスタはｐチャネル金属酸化物半導体電界効果トランジスタであり、前記第１のトランジスタの前記第１の端子はソース端子に対応し、前記第１のトランジスタの本体は、前記第１の端子から離れている接続を使用して前記第１の電源ノードに結合することをさらに含む請求項１０に記載の半導体デバイス。
【請求項１６】
前記半導体デバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）であり、前記第１の電源ノードはグローバル電源ノードであり、前記第１のトランジスタは、前記グローバル電源ノードとローカル電源ノードとの間のストラップセル内に配置される請求項１０に記載の半導体デバイス。
【請求項１７】
ＳＥＬイベントに応答してＳＥＬ信号を生成するように構成されるＳＥＬ検出回路をさらに備える請求項１６に記載の半導体デバイス。
【請求項１８】
前記ＳＥＬ検出回路は、外部リセット信号に応答してリセットされるようにさらに構成される請求項１７に記載の半導体デバイス。
【請求項１９】
前記第１のトランジスタの前記制御端子はグラウンドに結合される請求項１０に記載の半導体デバイス。
【請求項２０】
前記第１のトランジスタの前記制御端子は、ＳＥＬイベントに続いて前記第１のトランジスタをシャットオフし、次に、リセット信号に続いて前記第１のトランジスタを再びターンオンする制御信号を受信するように構成される請求項１０に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルイベントラッチアップ一般に関する。より詳細には、半導体デバイスのシングルイベントラッチアップを防止するための技法に関する。
【背景技術】
【０００２】
シングルイベントアップセット（ＳＥＵ）は、マイクロプロセッサ、メモリ、または電力トランジスタのノードなどの、半導体デバイスの敏感なノードに衝突するイオンまたは電磁放射線によって引起される状態の変化である。一般に、状態変化は、論理素子の敏感なノード（たとえば、メモリビットセルのノード）内のまたはその近くの電離によって生成される自由電荷の結果である。高エネルギー粒子の衝突による半導体デバイス出力または動作のエラーは、ソフトエラーアップセットまたはＳＥＵと呼ばれることが多い。
【０００３】
通常、ＳＥＵは、半導体デバイスの機能に永久的な損傷を与えていない。対照的に、シングルイベントラッチアップ（ＳＥＬ）、シングルイベントゲート破壊（ＳＥＧＲ）、および／またはシングルイベントバーンアウト（ＳＥＢ）は、半導体デバイスに永久的に損傷を与える場合がある。ＳＥＬは、たとえば、半導体デバイス内でシリコン制御整流器を形成する寄生回路要素に起因する場合がある。ＳＥＬ中、ＳＥＬ誘起電流は、制限され、迅速に取除かれない場合、半導体デバイスのコンポーネントを破壊する場合がある。一般に、半導体デバイスの動作を回復するために、全ての非壊滅的ＳＥＬイベントに応答して、半導体デバイスに対する電力の取外しが必要とされてきた。
【０００４】
地球上でのＳＥＵは、宇宙粒子が大気内の原子に衝突し、中性子および陽子のカスケードまたはシャワーを生成し、それらが、次に、半導体デバイスの回路と相互作用することによって起こる場合がある。サブミクロンの幾何学形状において、ＳＥＵは、大気中の半導体デバイスに悪い影響を及ぼす場合がある。空間内で、高エネルギー粒子は、自然バックグラウンドの一部として存在する。太陽粒子現象および地球の磁気圏に捕捉された高エネルギー陽子もまた、ＳＥＵをもたらしうる。宇宙線によって生成される大気２次中性子もまた、極の上または高い高度を飛行時の航空電子工学エレクトロニクスにおいてＳＥＬを生じることが可能であるエネルギーレベルに達しうる。集積回路（チップ）パッケージ内の微量の放射性元素もまたＳＥＬを引起す場合がある。宇宙空間用途におけるラッチアップを防止するために、電子デバイスは、コストが増加するにもかかわらず、ＳＥＬ感受性を低減するかまたはなくすために、エピタキシャル基板、シリコン−オン−インシュレータ（ＳＯＩ）、またはシリコン−オン−サファイア（ＳＯＳ）技術を使用することができる。
【０００５】
相補的金属酸化物半導体（ＣＭＯＳ）技術を利用する半導体デバイスでは、ＣＭＯＳ技術で利用される、ソース／ドレイン領域、ｎ型ウェル、ｐ型ウェル、および基板の組合せから形成される場合がある複数の寄生ｎｐｎおよびｐｎｐバイポーラ接合トランジスタ（ＢＪＴ）が存在する。寄生ＢＪＴデバイスは、トリガーされると問題を生じる場合がある。たとえば、寄生ＢＪＴデバイスをトリガーすることは、電力（ＶＤＤ）ラインとグラウンド（ＶＳＳ）ラインを短絡することをもたらす場合があり、関連するチップの破壊または関連する電子システム故障をもたらす場合があり、それは、パワーダウンによって解決される可能性があるだけである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第８０４５４１０号明細書
【特許文献２】米国特許第７８４７４０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、一般に、シングルイベントラッチアップ（ＳＥＬ）防止技法を対象とし、より具体的には、相補的金属酸化物半導体（ＣＭＯＳ）デバイス用の１つまたは複数のＳＥＬ電流制限器を対象とする。本明細書の論議はＣＭＯＳデバイスを含むメモリに的を絞るが、本明細書で開示される技法は他のＣＭＯＳデバイスに幅広く適用可能であり、ＳＥＬを受ける他の技術に適用可能であることが企図される。先に述べたように、バルクＣＭＯＳ技術において形成することができる寄生バイポーラ接合トランジスタ（ＢＪＴ）は、高エネルギー粒子によってトリガーされると、ＳＥＬを引起す場合がある。ＣＭＯＳメモリの場合、ＳＥＬは、デバイスを破壊するかまたは記憶されたデータを破損する場合がある。半導体デバイス寸法が減少し、半導体デバイス密度が増加するにつれて、ＳＥＬはよく起こるようになりつつある。本発明の態様によれば、面積効率性が高く、ラッチアップの確率を減少させ、ラッチアップが実際に起こるとラッチアップ状態からの回復を容易にするＳＥＬ防止技法が使用される。
【課題を解決するための手段】
【０００８】
本発明の実施形態は、例として示され、添付図によって制限されない。添付図では、同じ参照は類似の要素を示す。図内の要素は、簡単かつ明確にするために示され、必ずしも一定比例尺に従って描かれていない。
【０００９】
本発明の１つまたは複数の態様によれば、半導体デバイスにおけるシングルイベントラッチアップ（ＳＥＬ）に対処するための技法は、半導体デバイスの集積回路設計内の寄生シリコン制御整流器（ＳＣＲ）の場所を確定する工程を備える。この場合、寄生ＳＣＲは、寄生ｐｎｐバイポーラ接合トランジスタ（ＢＪＴ）および寄生ｎｐｎＢＪＴを含む。技法はまた、第１の電源ノード（たとえば、ＶＤＤ）と、集積回路設計内の寄生ｐｎｐＢＪＴのエミッタとの間に第１のトランジスタ（たとえば、ｐＭＯＳ）を組み込む工程を含む。第１のトランジスタ（ｐＭＯＳ）は、第１の電源ノードに結合した第１の端子（たとえば、ソース）と、寄生ｐｎｐＢＪＴのエミッタに結合した第２の端子（たとえば、ドレイン）と、制御端子（たとえば、ゲート）とを含む。第１のトランジスタは、ｐｎｐＢＪＴのベースと第１の電源ノードとの間に配置されない。
【００１０】
本発明の別の態様によれば、技法は、第２の電源ノード（たとえば、ＶＳＳ）と、集積回路設計内の寄生ｎｐｎＢＪＴのエミッタとの間に第２のトランジスタ（たとえば、ｎＭＯＳ）を組み込むことをさらに含む。第２のトランジスタは、第２の電源ノードに結合した第１の端子（たとえば、ソース）と、寄生ｎｐｎＢＪＴのエミッタに結合した第２の端子（たとえば、ドレイン）と、制御端子（たとえば、ゲート）とを含む。第１のトランジスタの制御端子は、寄生ｎｐｎＢＪＴのエミッタに結合され、前記第２のトランジスタの制御端子は、寄生ｐｎｐＢＪＴのエミッタに結合される。第２のトランジスタは、ｎｐｎＢＪＴのベースと第２の電源ノードとの間に配置されない。
【図面の簡単な説明】
【００１１】
【図１】相補的金属酸化物半導体（ＣＭＯＳ）デバイスの関連部分の断面図（ＣＭＯＳデバイスのシングルイベントラッチアップ（ＳＥＬ）をもたらす場合がある寄生シリコン制御整流器（ＳＣＲ）のコンポーネントの場所を概略的に示す）。
【図２】図１の寄生ＳＣＲの略図。
【図３】図２の寄生ＳＣＲに衝突する高エネルギー粒子によって引起されるＳＥＬを示すグラフ。
【図４】図１の寄生ＳＣＲによって引起されるＳＥＬの作用を低減するために使用された従来の電流制限器の略図。
【図５】本発明の一態様による、ＣＭＯＳデバイス内で寄生ＳＣＲによって引起されるＳＥＬの作用を低減するために使用される電流制限器を含む寄生ＳＣＲの略図。
【図６】本発明の別の態様による、ＣＭＯＳデバイス内で寄生ＳＣＲによって引起されるＳＥＬの作用を低減するために使用される電流制限器を含む寄生ＳＣＲの略図。
【図７】図４および図５の寄生ＳＣＲに衝突する高エネルギー粒子によって引起されるＳＥＬを示すシミュレーショングラフ。
【図８】ＳＥＬをシミュレートするために使用されるさらなる回路要素を有する、図６に従って構築された電流制限器を含む寄生ＳＣＲの略図。
【図９】さらなる回路要素が寄生バイポーラ接合トランジスタ（ＢＪＴ）を短絡するために利用されるときの、図８の寄生ＳＣＲの寄生ＢＪＴについてのエミッタ電圧を示すシミュレーショングラフ。
【図１０】スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルに関連して実装される図５の電流制限器の略図。
【図１１】ＳＲＡＭビットセルに関連して実装される図６の電流制限器の略図。
【図１２】７つの従来のストラップセルを含む従来の２５６×２５６メモリアレイの関連部分のフロアプラン図。
【図１３】本発明の１つまたは複数の実施形態に従って構成された単一ＳＥＬストラップセルを含む２５６×２５６メモリアレイの関連部分のフロアプラン図。
【図１４】従来のストラップセルの略図。
【図１５】本発明の１つまたは複数の実施形態に従って構成されたＳＥＬストラップセルの略図。
【図１６】本発明の１つまたは複数の実施形態に従って構成されたリセット可能なＳＥＬ検出回路の略図。
【図１７】本発明の１つまたは複数の実施形態による、従来のストラップセルの上部と下部に実装された図１６のリセット可能なＳＥＬ検出回路を有する従来のストラップセルの略図。
【発明を実施するための形態】
【００１２】
本発明の例示的な実施形態の以下の詳細な説明では、本発明を実施することができる特定の例示的な実施形態は、当業者が本発明を実施することを可能にするのに十分に詳細に述べられ、また、他の実施形態を利用することができること、および、論理的変更、アーキテクチャ的変更、プログラム的変更、機械的変更、電気的変更、および他の変更が、本発明の趣旨または範囲から逸脱することなく行うことができることが理解される。したがって、以下の詳細な説明は、制限的な意味で考えられず、本発明の範囲は、添付特許請求項の範囲およびその均等物によってだけ規定される。本明細書で使用されるように、用語「結合した(coupled)」は、要素間またはコンポーネント間の直接的な電気接続および１つまたは複数の介在する要素またはコンポーネントを使用して達成される要素間またはコンポーネント間の間接的な電気接続を含む。
【００１３】
図１を参照すると、例示的な相補的金属酸化物半導体（ＣＭＯＳ）デバイス１００の関連部分の断面図が示され、高エネルギー粒子衝突に応答して、デバイス１００についてシングルイベントラッチアップ（ＳＥＬ）をもたらす場合がある寄生シリコン制御整流器（ＳＣＲ）１０６のコンポーネントの場所を概略的に示す。デバイス１００は、ｐチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０２（ｐ型基板上のｎ型ウェルで形成される）およびｎチャネル（ＭＯＳＦＥＴ）１０４（ｐ型基板上のｐ型ウェルで形成される）を含む。デバイス１００の示すコンポーネントは、よく知られており、簡潔にするために、本明細書でさらに論じない。図２を参照すると、寄生ＳＣＲ１０６の略図が、第１の電源ノード（ＶＤＤ）および第２の電源ノード（ＶＳＳ）またはグラウンドに関してさらに示される。図３を参照すると、グラフ３００は、図２の寄生ＳＣＲ１０６のノードに衝突する高エネルギー粒子によって引起されるＳＥＬを示す。すなわち、高エネルギー粒子の衝突がＩ＞ＩＬ、βｎβｐ＞１、およびＶＤＤ＞ＶＨを生じると、寄生ＳＣＲ１０６のラッチアップが起こる。ＶＤＤがＶＨより大きくなるため、デバイス幾何形状が減少するにつれてラッチアップがより問題となることが認識されるべきである。Ｒｎを下げかつラッチアップ閾値を上げるためにエピタキシャル層を付加することができるが、エピタキシャル層の付加は、デバイスコストの増加をもたらし、他の望ましくない特性をもたらす場合がある。
【００１４】
図４を参照すると、ＣＭＯＳデバイス（図４には示さず）内に形成される寄生ＳＣＲ４００に関連するＳＥＬに対処するために、従来の電流制限器４０２が付加されて、ＳＣＲ４００のｐｎｐ寄生ＢＪＴ４０４のエミッタ電流とベース電流の両方を制限する。制限器４０２は、ラッチアップを低減するようにある程度まで働くが、ＣＭＯＳデバイスの破壊を効果的に防止することができず、通常、ＣＭＯＳデバイスをラッチアップから回復させることが可能でない。
【００１５】
図５を参照すると、電流制限器５０２は、本開示の一態様に従って、ＣＭＯＳデバイス（図５には示さず）内での高エネルギー粒子の衝突に関連するラッチアップを低減するために寄生ＳＣＲ５００に付加されているものとして示される。制限器５０２は、ＣＭＯＳデバイスの設計内に制限器５０２を組み込むことによって付加されることが認識されるべきである。寄生ＳＣＲ５００の場所は、ＣＭＯＳデバイスの設計中に電子設計自動化（ＥＤＡ）ツールによって（設計者によって）手作業で確定することができることが認識されるべきである。代替的に、ＥＤＡツールは、ＣＭＯＳデバイス内で寄生ＳＣＲを位置特定するように構成することができる。この態様によれば、関連するｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）のソースおよびｎ型ウェル（ｎウェル）は、制限器５０２が、ｐＭＯＳのドレイン（寄生ｐｎｐＢＪＴのエミッタに等価である）に付加されるだけであり、ｎウェル（寄生ｐｎｐＢＪＴのベースに等価である）がＶＤＤに直接結合されるため分離される。
【００１６】
一般に、制限器５０２は、ｐｎｐＢＪＴのエミッタ−ベース接合の順方向バイアスを減少させ、したがって、ラッチアップを防止または遮断する。通常、制限器５０２を実装することは、ＣＭＯＳデバイス（たとえば、ＣＭＯＳメモリビットセル）にＳＥＬを受けにくくさせ、ＣＭＯＳデバイスがＳＥＬから回復することを可能にする。図５の電流制限アプローチでは、１つの電流制限用ｐＭＯＳだけが寄生ｐｎｐＢＪＴのエミッタノードに付加されることが認識されるべきである。一般に、制限器５０２のゲートは、制限器５０２が常にオンになるようにＶＳＳに結合(tie)することができる。代替的に、制限器５０２のゲートは、ＳＥＬイベントに続いて制限器５０２をシャットオフし、次に、リセット信号に続いて制限器５０２を再びターンオンする制御信号を受信するように構成することができる。
【００１７】
図６を参照すると、電流制限器５０２および６０４は、本開示の別の態様に従って、関連するＣＭＯＳデバイス（図６には示さず）内での高エネルギー粒子の衝突に関連するラッチアップを低減するために寄生ＳＣＲ６００に付加されているものとして示される。制限器５０２および６０４は、ＣＭＯＳデバイスの設計内に制限器５０２および６０４を組み込むことによって付加されることが認識されるべきである。図６に示すように、電流制限器５０２は、寄生ｐｎｐＢＪＴのエミッタと第１の電源ノード（ＶＤＤ）との間に付加されるｐＭＯＳであり、電流制限器６０４は、寄生ｐｎｐＢＪＴのエミッタと第１のグラウンド（ＶＳＳ）との間に付加されるｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）である。同様に示すように、制限器６０４のゲートは、寄生ｐｎｐＢＪＴのエミッタに結合され、制限器５０２のゲートは、寄生ｎｐｎＢＪＴのエミッタに結合される。
【００１８】
電流制限器５０２は、図５に関して先に論じたように、寄生ｐｎｐＢＪＴのエミッタ−ベース接合の順方向バイアスを低減し、したがって、ＳＥＬに関連するラッチアップを防止または遮断するように機能する。同様に、電流制限器６０４は、寄生ｎｐｎＢＪＴのエミッタ−ベース接合の順方向バイアスを低減し、したがって、ラッチアップを防止または遮断するように機能する。一般に、２電流制限器アプローチは、（図５の１電流制限器アプローチに比べて）ＣＭＯＳデバイス（たとえば、ＣＭＯＳメモリビットセル）にＳＥＬをさらに受けにくくさせ、ＣＭＯＳデバイスがＳＥＬからより速く回復することを可能にする。
【００１９】
図７を参照すると、シミュレーショングラフ７００は、図４および図５の寄生ＳＣＲに衝突する高エネルギー粒子によって引起されるＳＥＬを示す。曲線７０６は、ＳＥＬが図５の寄生ＳＣＲ５００についてシミュレートされるときのｎウェル電圧を示し、曲線７０８はそのときのｐ型ウェル（ｐウェル）電圧を示す。曲線７０４は、ＳＥＬが図４の寄生ＳＣＲ４００についてシミュレートされるときのｎウェル電圧を示し、曲線７０２はそのときのｐウェル電圧を示す。ｐＭＯＳ制限器５０２が図５の寄生ＳＣＲ５００に付加された状態では、ラッチアップは、シングルイベント高エネルギー粒子衝突後に回避される。対照的に、従来の制限器４０２を有する図４の寄生ＳＣＲ４００の場合、ラッチアップは、シングルイベント高エネルギー粒子衝突後に起こる（すなわち、ｐウェル電圧およびｎウェル電圧は、両者の衝突前のレベルに戻らない）。
【００２０】
図８を参照すると、寄生ＳＣＲ８００は、ＳＥＬをシミュレートするために実装される制限器５０２およびさらなる回路要素（すなわち、ｐＭＯＳ８０２およびｎＭＯＳ８０４）と共に示される。ラッチアップイベントが起こると、寄生ｐｎｐＢＪＴおよび寄生ｎｐｎＢＪＴのエミッタとコレクタが事実上短絡する。シミュレーションのために、ｐＭＯＳ８０２およびｎＭＯＳ８０４は、それぞれｐｎｐＢＪＴおよびｎｐｎＢＪＴに並列に結合されて、ｐＭＯＳ８０２およびｎＭＯＳ８０４がターンオンするときのラッチアップイベントをシミュレートする。図９を参照すると、シミュレーショングラフ９００は、ｐＭＯＳ８０２およびｎＭＯＳ８０４が寄生ＢＪＴを短絡するために利用されるとき（曲線９０２および９０４参照）のエミッタ電圧曲線９０４および９０８（図８の寄生ＢＪＴについてのエミッタ電圧を示す）を示す。グラフ９００に示すように、ラッチアップが起こると、制限器５０２および６０４は、ラッチアップ（関連するＣＭＯＳデバイスを破壊するかまたはビットセルの状態変化を引起す場合がある）を止め、次に、内部ノードを元の値に戻すように機能する。シミュレーションでは、イオンの衝突は、ベース−ｐｎｐノード電圧をグラウンドにプルダウンする（最悪の場合の状況）ことによってシミュレートすることができる。グラフ９００から、寄生ＢＪＴが、種々のノードで電流スパイクに応答し、その時点で、ノードが、それらの元のレベル（すなわち、ＶＤＤおよびＶＳＳまたはグラウンド）に戻されることが認識されるべきである。
【００２１】
図１０を参照すると、ＳＥＬ保護式スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセル１０００が示され、そのビットセル１０００は、図５の電流制限器５０２によってＳＥＬから保護されるＳＲＡＭビットセル１０１０を含む（明確にするために、寄生ＳＣＲは図１０に示されず、ＣＭＯＳデバイス内の寄生ＳＣＲの場所については図１参照）。図に示すように、制限器５０２のゲートはグラウンド（ＶＳＳ）に結合され、制限器５０２のソースおよび本体は電源ノード（ＶＤＤ）に別々に結合され、制限器５０２のドレインは、ビットセル１０１０の高電圧側に結合される。図１１を参照すると、ＳＥＬ保護式ＳＲＡＭビットセル１１００が示され、そのビットセル１１００は、ＳＥＬに対処するために配置された図６の電流制限器５０２および６０４によって保護されるＳＲＡＭビットセル１０１０を含む（寄生ＳＣＲ６００は図１１に示されず）。示すように、制限器５０２のゲートはグラウンド（ＶＳＳ）に結合され、制限器５０２のソースおよび本体は電源ノード（ＶＤＤ）に別々に結合され、制限器５０２のドレインは、ビットセル１０１０の高電圧側に結合される。同様に示すように、制限器６０４のゲートは電源ノード（ＶＤＤ）に結合され、制限器６０４のソースおよび本体はグラウンド（ＶＳＳ）に別々に結合され、制限器６０４のドレインは、ビットセル１０１０の低電圧側に結合される。
【００２２】
図１２を参照すると、従来の２５６×２５６メモリアレイ１２００が示され、メモリアレイ１２００は、メモリアレイ１２００の３２×２５６サブアレイのためにＶＤＤおよびＶＳＳをストラップするために使用される７つの従来のストラップセル１２０４（図１４参照）を含む。一般に、ＶＤＤおよびＶＳＳは、メモリアレイを横切って延びる長い金属（たとえば、銅またはアルミニウム）ラインによって設けられる。メモリアレイ１２００は、ローカルＶＤＤラインが実質的に同じ電位（すなわち、電源電位）に維持されること、および、ローカルＶＳＳラインが実質的に同じ電位（すなわち、グラウンド）に維持されることを保証するために、３２行毎に従来のストラップセル１２０４を実装した４０ナノメートルＣＭＯＳメモリ技術の例である。
【００２３】
図１３を参照すると、２５６×２５６メモリアレイ１３００の関連部分が示され、関連部分は、メモリアレイ１３００の上側１２８×２５６サブアレイ１３０２の電力ラインをメモリアレイ１３００の下側１２８×２５６サブアレイ１３０６の電力ラインに結合するために本開示の１つまたは複数の実施形態に従って構成される単一ＳＥＬストラップセル１３０４（図１５参照）を含む。本開示のこの態様によれば、複数の制限器５０２（図１５において１５０２および１５０４と表示される）が、ＳＥＬストラップセル設計内に実装されて、ＶＤＤおよびＶＳＳをストラップするために必要とされるストラップセルの数を低減する。この態様によれば、ストラップセルの数は、２５６行について１ストラップセルまで減少する。図１５を参照すると、ｐＭＯＳ１５０２は、サブアレイ１３０２のグローバルＶＤＤ（ｖｄｄａ）をローカルＶＤＤ（ｖｄｄ＿ｃｏｌｕｍｎ＿ｔｏｐ）に結合するために利用され、ｐＭＯＳ１５０４は、サブアレイ１３０６のグローバルＶＤＤ（ｖｄｄａ）をローカルＶＤＤ（ｖｄｄ＿ｃｏｌｕｍｎ＿ｂｏｔ）に結合するために利用される。一般に、２５６×２５６メモリアレイの場合、ＳＥＬストラップセル１３０４を使用することは、メモリアレイ１２００の場合の面積と比較して、メモリアレイ１３００の場合の面積を約５％だけ減少させる。
【００２４】
図１６を参照すると、リセット可能なＳＥＬ検出回路１６００が示され、回路１６００は、本発明の１つまたは複数の実施形態に従って構成される。回路１６００は、グローバルＶＤＤ（ｖｄｄａ）とローカルＶＤＤ（ｖｄｄ＿ｃｏｌｕｍｎ）との間に付加されるｐＭＯＳ１６０２を含み、ローカルＶＤＤ（ｖｄｄ＿ｃｏｌｕｍｎ）についての生成された出力信号（ｓｅｌ＿ｐｄ）１６０６で示すように、ラッチアップイベントに続いて回路１６００をリセットすることを容易にするリセット信号（ｒｅｓｅｔ）１６０４を受信するように構成される。ｐＭＯＳ１６０２が、内部制御式であり、外部制御信号を受信しないことが留意されるべきである。ｐＭＯＳ１６０２は、寄生ＳＣＲ５００（図１６に示さず、図１および図５参照）に関連する電流を制限し、ラッチアップを防止するように機能する（図５の電流制限器５０２参照）。図１７を参照すると、回路１７００は、従来のＳＥＬストラップセル１２０４であって、本開示の１つまたは複数の実施形態に従って図１６のリセット可能なＳＥＬ検出回路１６００の２つがＳＥＬストラップセル１２０４の上部と下部に実装された、従来のＳＥＬストラップセル１２０４を含む。
【００２５】
したがって、相補的金属酸化物半導体デバイスのノードが高エネルギー粒子衝突を受けるときのシングルイベントラッチアップの可能性を低減する技法が本明細書で開示された。
【００２６】
本発明は、特定の実施形態を参照して本明細書で述べられるが、種々の修正および変更が、添付特許請求の範囲に述べる本発明の範囲から逸脱することなく行われうる。たとえば、本明細書で開示される技法は、一般に、データ通信を容易にするシステムに幅広く適用可能である。したがって、仕様および図は、制限的な意味ではなく、例証的な意味で考えられ、全てのこうした修正は、本発明の範囲に含まれることが意図される。特定の実施形態に関して述べる任意の利益、利点、または問題に対する解決策は、任意のまたは全ての特許請求項の重要な、必要とされる、または本質的な特徴または要素とみなされることを意図されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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