(57)【要約】【課題】チップ面積を縮小できる半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、複数の導電層と、複数の導電層の間にそれぞれ設けられた複数の絶縁層とを有する積層体であって、複数の導電層の段が第１の方向に階段状に一列に並ぶ段列を有する階段構造部を有する積層体と、階段構造部における各段の上に設けられ、各段の導電層にそれぞれ達する複数のビアと、を備えている。段列は、最深部と、最深部に対して第１の方向の隣に設けられ、最深部に対して１段分の段差を有する１つの段と、それぞれが第１の方向で隣り合う段に対して複数段分の段差を有する複数の段と、を含む。【選択図】図６
2014027104.tif 000002
【特許請求の範囲】
【請求項１】
複数の導電層と、前記複数の導電層の間にそれぞれ設けられた複数の絶縁層とを有する積層体であって、前記複数の導電層の段が第１の方向に階段状に一列に並ぶ段列を有する階段構造部を有する積層体と、
前記階段構造部における前記各段の上に設けられ、前記各段の前記導電層にそれぞれ達する複数のビアと、
を備え、
前記段列は、
最深部と、
前記最深部に対して前記第１の方向の隣に設けられ、前記最深部に対して１段分の段差を有する１つの段と、
それぞれが前記第１の方向で隣り合う段に対して複数段分の段差を有する複数の段と、
を含む半導体装置。
【請求項２】
前記複数の導電層は、前記第１の方向及び前記第１の方向に対して交差する第２の方向の両方向に階段状に加工され、
前記階段構造部は、前記段列を複数有し、
前記複数の段列は、前記第２の方向に階段状に配列され、
前記複数のビアのそれぞれは、前記階段構造部を最上層側から見た平面視でマトリクス状に区切られた各段の上に設けられ、前記各段の最上層の前記導電層に達している請求項１記載の半導体装置。
【請求項３】
前記積層体を貫通するホール内に設けられたチャネルボディと、
前記チャネルボディと前記ホールの側壁との間に設けられた、電荷蓄積膜を含むメモリ膜と、
をさらに備えた請求項１または２に記載の半導体装置。
【請求項４】
複数の導電層と、前記複数の導電層の間にそれぞれ設けられた複数の絶縁層とを有する積層体に、最深部を第１の方向に挟んで設けられた第１の階段領域及び第２の階段領域であって、各段のそれぞれが２層の前記導電層を含む第１の階段領域及び第２の階段領域を形成する工程と、
前記第１の階段領域及び前記第２の階段領域のうちの一方の各段における上層の前記導電層を除去する工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記複数の導電層を、前記第１の方向に対して交差する第２の方向にも階段状に加工する工程をさらに備えた請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
また、積層された複数の電極層のそれぞれを他の配線と接続させるための構造として、複数の電極層を階段状に加工した構造が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１９２５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、チップ面積を縮小できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、複数の導電層と、前記複数の導電層の間にそれぞれ設けられた複数の絶縁層とを有する積層体であって、前記複数の導電層の段が第１の方向に階段状に一列に並ぶ段列を有する階段構造部を有する積層体と、前記階段構造部における前記各段の上に設けられ、前記各段の前記導電層にそれぞれ達する複数のビアと、を備えている。前記段列は、最深部と、前記最深部に対して前記第１の方向の隣に設けられ、前記最深部に対して１段分の段差を有する１つの段と、それぞれが前記第１の方向で隣り合う段に対して複数段分の段差を有する複数の段と、を含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置におけるメモリセルアレイと階段構造部との配置関係を示す模式平面図。
【図２】実施形態の半導体装置におけるメモリセルアレイの模式斜視図。
【図３】図２における要部の拡大断面図。
【図４】第１実施形態における階段構造部の形成方法を示す模式断面図。
【図５】第１実施形態における階段構造部の形成方法を示す模式断面図。
【図６】第１実施形態における階段構造部の形成方法を示す模式断面図。
【図７】第１実施形態における階段構造部の形成方法を示す模式断面図。
【図８】第１実施形態における階段構造部の形成方法を示す模式断面図。
【図９】（ａ）は第２実施形態における階段構造部の模式平面図であり、（ｂ）は第２実施形態における階段構造部の模式斜視図。
【図１０】第２実施形態における階段構造部の模式断面図。
【図１１】第２実施形態における階段構造部の形成方法を示す模式斜視図。
【図１２】第３実施形態における階段構造部の模式平面図。
【図１３】図１２におけるＢ−Ｂ’断面図。
【図１４】比較例の階段構造部の形成方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体装置におけるメモリセルアレイ１と階段構造部５０との配置関係を示す模式平面図である。図１は、１つのチップの領域に対応する。
【００１０】
メモリセルアレイ１はチップの中央に形成されている。メモリセルアレイ１の第１の方向（Ｘ方向）の外側に、階段構造部５０が形成されている。メモリセルアレイ１及び階段構造部５０の周辺領域には、メモリセルアレイ１を駆動する回路などが形成されている。
【００１１】
図２は、メモリセルアレイ１の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分については図示を省略している。
【００１２】
また、図２において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
【００１３】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
【００１４】
図３は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図を示す。
【００１５】
図２に示すように、基板１０上にはバックゲートＢＧが設けられている。バックゲートＢＧは、導電層であり、例えば不純物が添加されたシリコン層を用いることができる。
【００１６】
バックゲートＢＧ上には、複数の絶縁層４２（図３に示す）と、複数の電極層ＷＬが、それぞれ交互に積層されている。電極層ＷＬと電極層ＷＬとの間に絶縁層４２が設けられている。
【００１７】
電極層ＷＬは、導電層であり、例えば不純物が添加されたシリコン層を用いることができる。絶縁層４２は、例えばシリコン酸化物を含む絶縁材料を用いることができる。
【００１８】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層であり、例えば不純物が添加されたシリコン層を用いることができる。
【００１９】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。ドレイン側選択ゲートＳＧＤの下に積層された電極層ＷＬと、ソース側選択ゲートＳＧＳの下に積層された電極層ＷＬとも、Ｙ方向に分断されている。
【００２０】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。
【００２１】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２２】
メモリストリングＭＳは、バックゲートＢＧ、複数の電極層ＷＬ、複数の絶縁層４２、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホールＭＨ内に設けられたチャネルボディ２０（図３に示す）を有する。
【００２３】
チャネルボディ２０は、Ｕ字状のメモリホールＭＨ内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばシリコン膜を用いることができる。メモリ膜３０は、図３に示すように、メモリホールＭＨの内壁（側壁及び底壁）とチャネルボディ２０との間に設けられている。
【００２４】
なお、図３においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２５】
メモリ膜３０は、第１の絶縁膜としてのブロック膜３１と、電荷蓄積膜３２と、第２の絶縁膜としてのトンネル膜３３とを有する。各電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２６】
チャネルボディ２０は、メモリセルにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２７】
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２８】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。
【００２９】
トンネル膜３３は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００３０】
ブロック膜３１は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３１】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと接続されている。
【００３２】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと接続されている。
【００３３】
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３４】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬをコントロールゲートとするメモリセルが複数設けられている。
【００３５】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３６】
メモリセルアレイ１におけるバックゲートＢＧ及び電極層ＷＬを含む複数の導電層のそれぞれは、階段構造部５０を介して、回路配線と接続されている。
【００３７】
（第１実施形態）
図６（ｄ）は、第１実施形態の階段構造部５０の模式断面図である。図６（ｄ）には、例えば、バックゲートＢＧ及び４層の電極層ＷＬを含む５層の導電層を示すが、導電層の層数はこれに限らない。
【００３８】
バックゲートＢＧ、複数の絶縁層４２、および複数の電極層ＷＬを含む積層体は、メモリセルアレイ１が形成されたチップ中央領域よりもＸ方向の外側の領域にも形成されている。その領域における積層体に階段構造部５０が設けられている。
【００３９】
基板１０上に、絶縁層４２を介してバックゲートＢＧが設けられている。バックゲートＢＧ上には、絶縁層４２と電極層ＷＬとがそれぞれ交互に複数積層されている。複数の電極層ＷＬ及び絶縁層４２はＸ方向に沿って階段状に加工されている。
【００４０】
階段構造部５０は、複数の導電層の段がＸ方向に階段状に一列に並ぶ段列を有する。その段列の最深部であるバックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して１段分の段差を有する電極層（バックゲートＢＧを除いて数えて下から１層目の電極層）ＷＬの段が設けられている。
【００４１】
その下から１層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から３層目の電極層ＷＬが設けられている。
【００４２】
また、バックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して２段分の段差を有する、下から２層目の電極層ＷＬが設けられている。
【００４３】
その下から２層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から４層目の電極層ＷＬが設けられている。
【００４４】
階段構造部５０上には、エッチングストップ膜７２を介して層間絶縁膜７１が設けられている。層間絶縁膜７１は、例えばシリコン酸化膜を用いることができる。エッチングストップ膜７２は、層間絶縁膜７１と異なる材料の絶縁膜であり、例えばシリコン窒化膜を用いることができる。
【００４５】
階段構造部５０における各段の上には、複数のビア７５ａ〜７５ｅが設けられている。複数のビア７５ａ〜７５ｅのそれぞれは、層間絶縁膜７１、エッチングストップ膜７２および絶縁層４２を貫通して、各段の最上層の導電層に達する。
【００４６】
ビア７５ａは、階段構造部５０の最深部に達し、バックゲートＢＧに接続されている。ビア７５ｂは、最深部の導電層であるバックゲートＢＧから上に１層目の電極層ＷＬに接続されている。ビア７５ｃは、バックゲートＢＧから上に２層目の電極層ＷＬに接続されている。ビア７５ｄは、バックゲートＢＧから上に３層目の電極層ＷＬに接続されている。ビア７５ｅは、バックゲートＢＧから上に４層目の電極層ＷＬに接続されている。
【００４７】
ビア７５ａ〜７５ｅは金属材料を用いることができる。例えば、ビア７５ａ〜７５ｅは、バリアメタルと埋込メタルとを含むことができる。図６（ｃ）に示すビアホール７３の内壁に、密着性及び金属の拡散防止の機能を担うバリアメタルが形成され、そのバリアメタルの内側に、埋め込み性に優れた埋込メタルが埋め込まれている。例えば、バリアメタルとして窒化チタン、埋込メタルとしてタングステンを用いることができる。
【００４８】
階段構造部５０のバックゲートＢＧはメモリセルアレイ１のバックゲートＢＧとつながっている。同様に、階段構造部５０の各階層の電極層ＷＬのそれぞれは、メモリセルアレイ１の各階層の電極層ＷＬとつながっている。
【００４９】
したがって、メモリセルアレイ１のバックゲートＢＧ及び各電極層ＷＬは、階段構造部５０のビア７５ａ〜７５ｅを介して、積層体の上に設けられた図示しない配線と接続されている。その配線は、図示しないビアを通じて、基板１０表面に形成された駆動回路と接続されている。
【００５０】
階段構造部５０は、最深部をＸ方向に挟んで設けられた第１の階段領域５１及び第２の階段領域５２を有する。第１の階段領域５１及び第２の階段領域５２の一方は、メモリセルアレイ１側（チップ中央側）に位置し、他方は周辺領域側に位置する。
【００５１】
図６（ｄ）に例示する構造では、最深部の導電層であるバックゲートＢＧと、最上層の電極層ＷＬとの間に、例えば３層の電極層（以下、中間電極層とも称する）ＷＬを有する。
【００５２】
それら中間電極層ＷＬのそれぞれに達するビア７５ｂ、７５ｃ、７５ｄのうち、バックゲートＢＧから上に奇数層目（１層目、３層目）の中間電極層ＷＬに達するビア７５ｂ、７５ｄは第１の階段領域５１に設けられ、バックゲートＢＧから上に偶数層目（２層目）の中間電極層ＷＬに達するビア７５ｃは第２の階段領域５２に設けられている。
【００５３】
図６（ｄ）に示す例では、最上層の電極層ＷＬに達するビア７５ｅは、第２の階段領域５２に設けられているが、ビア７５ｅは第１の階段領域５１で最上層の電極層ＷＬに達していてもよい。
【００５４】
実施形態によれば、階段構造部５０の最深部をＸ方向に挟んで位置する第１の階段領域５１及び第２の階段領域５２は、相互で同じ階層の中間電極層ＷＬの段を含まない。階段構造部５０の最深部をＸ方向に挟んだ両方の領域にビア７５ａ〜７５ｅを配分して設けている。そして、各ビア７５ａ〜７５ｅはそれぞれ異なる導電層（バックゲートＢＧまたは電極層ＷＬ）と接続されている。
【００５５】
したがって、ビアを設けない無効な段を生じさせず、階段構造部５０を有効利用できる。この結果、階段構造部５０を設ける領域の増大を抑え、ひいてはチップ面積（チップサイズ）の縮小を図れる。
【００５６】
次に、図４（ａ）〜図６（ｄ）を参照して、実施形態の半導体装置の製造方法について、階段構造部５０の形成方法を中心に説明する。
【００５７】
図４（ａ）に示すように、基板１０上に、絶縁層４２を介してバックゲートＢＧが形成される。バックゲートＢＧ上には、絶縁層４２と電極層ＷＬとが交互に積層され、複数の絶縁層４２及び複数の電極層ＷＬを含む積層体が形成される。図に示す電極層ＷＬの層数は一例であって、図示する層数に限らない。バックゲートＢＧ、絶縁層４２および電極層ＷＬは、例えばＣＶＤ（chemical vapor deposition）法により形成される。
【００５８】
バックゲートＢＧ、複数の絶縁層４２及び複数の電極層ＷＬを含む積層体において、メモリセルアレイ領域に対しては図２に示すメモリセルアレイ１が形成される。すなわち、上記積層体に前述したＵ字状のメモリホールＭＨが形成された後、そのメモリホールＭＨの内壁（側壁及び底壁）にメモリ膜３０が形成され、そのメモリ膜３０の内側にチャネルボディ２０が形成される。
【００５９】
上記積層体におけるメモリセルアレイ１のＸ方向の外側の領域には、階段構造部５０が形成される。以下、階段構造部５０の形成方法について説明する。
【００６０】
まず、上記積層体上に、図４（ｂ）に示すレジスト膜１１が形成され、そのレジスト膜１１に対して露光及び現像が行われ、レジスト膜１１に開口（またはスリット）１１ａが形成される。
【００６１】
そして、そのレジスト膜１１をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法により、積層体をエッチングする。図４（ｃ）に示すように、開口１１ａの下の部分の、上から２層の絶縁層４２及び上から２層の電極層ＷＬがエッチングにより選択的に除去される。
【００６２】
次に、レジスト膜１１に対して例えば酸素を含むガスを用いたアッシング処理を行う。これにより、図４（ｄ）に示すように、レジスト膜１１は厚さ方向及び面方向に等方的にエッチングされ、開口１１ａのＸ方向の幅が広がる。
【００６３】
その開口１１ａの幅が広げられたレジスト膜１１をマスクにして、さらに積層体に対するＲＩＥが行われる。このときも、開口１１ａに露出した部分における上から２層の絶縁層４２と上から２層の電極層ＷＬとが選択的に除去される。
【００６４】
これにより、図５（ａ）に示すように、積層体が階段状に加工され、その後、レジスト膜１１を例えば酸素を含むガスを用いたアッシング処理で除去する（図５（ｂ））。積層体の階段状加工により、最深部をＸ方向に挟んで位置する第１の階段領域５１及び第２の階段領域５２が形成される。この時点では、階段構造部の最深部をＸ方向に挟んで各段が対称的に形成されている。
【００６５】
すなわち、第１の階段領域５１及び第２の階段領域５２ともに、最上段から最深部に向かって、２層の絶縁層４２及び２層の電極層ＷＬを含む４層ずつ下がっている。第１の階段領域５１の各段は、２層の絶縁層４２及び２層の電極層ＷＬを含み、第２の階段領域５２の各段も、２層の絶縁層４２及び２層の電極層ＷＬを含む。
【００６６】
次に、第１の階段領域５１及び第２の階段領域５２のうち、メモリセルアレイ１側の階段領域をレジスト膜で覆う。図５（ｃ）では、例えば第２の階段領域５２をレジスト膜１２で覆っている。レジスト膜１２は、階段構造部の最深部も覆う。また、第１の階段領域５１における積層体をエッチングしたくない部分にもレジスト膜１２が形成される。
【００６７】
そして、レジスト膜１２をマスクにして、積層体を例えばＲＩＥ法でエッチングする。このときは、絶縁層４２及び電極層ＷＬをそれぞれ１層ずつエッチングする。すなわち、第１の階段領域５１の各段における上層の絶縁層４１及び上層の電極層ＷＬが除去される。
【００６８】
これにより、図５（ｄ）に示すように、第１の階段領域５１では、バックゲートＢＧから上に奇数層目（１層目、３層目）の電極層ＷＬが各段における最上層の電極層となる。一方、第２の階段領域５２では、バックゲートＢＧから偶数層目（２層目、４層目）の電極層ＷＬが各段における最上層の電極層となる。
【００６９】
その後、レジスト膜１２を例えば酸素を含むガスを用いたアッシング処理で除去する（図６（ａ））。以上の工程により、各段の最深部からの高さが、最深部を挟んで非対称の関係にある階段構造部５０が形成される。
【００７０】
バックゲートＢＧのすぐ上の絶縁層４２が、階段構造部５０の最深部の底を形成している。第２の階段領域５２の１段目の高さ（最深部からの高さ）は、第１の階段領域５１の１段目の高さよりも高い。第１の階段領域５１の２段目の高さは、第２の階段領域５２の１段目の高さよりも高い。第２の階段領域５２の２段目の高さは、第１の階段領域５１の２段目の高さよりも高い。
【００７１】
階段構造部５０を形成した後、階段構造部５０の上に、図６（ｂ）に示すように、エッチングストップ膜７２を介して層間絶縁膜７１を埋め込む。層間絶縁膜７１の上面は平坦化される。
【００７２】
層間絶縁膜７１の材料は、例えばシリコン酸化物を用いることができる。エッチングストップ膜７２の材料は、層間絶縁膜７１とは異なる材料、例えばシリコン窒化物を用いることができる。
【００７３】
層間絶縁膜７１を形成した後、図６（ｃ）に示すように、階段構造部５０の最深部の下のバックゲートＢＧに達するビアホール７３、および各段における最上層の電極層ＷＬに達する複数のビアホール７３を形成する。
【００７４】
各ビアホール７３は、層間絶縁膜７１、その下のエッチングストップ膜７２およびその下の絶縁層４２を貫通して、バックゲートＢＧまたは電極層ＷＬに達する。各ビアホール７３の底部に、バックゲートＢＧ、または各段の最上層の電極層ＷＬが露出する。
【００７５】
複数のビアホール７３は、図示しないレジスト膜をマスクに用いた例えばＲＩＥ法により、同時に一括して形成される。
【００７６】
その後、各ビアホール７３内に、図６（ｄ）に示すように、ビア７５ａ〜７５ｅが埋め込まれる。
【００７７】
ビア７５ａは階段構造部５０の最深部の上に延び、ビア７５ａの下端はバックゲートＢＧと接続している。
【００７８】
ビア７５ｂ及びビア７５ｄは、第１の階段領域５１に設けられている。ビア７５ｂは、バックゲートＢＧから上に１層目の電極層ＷＬに接続され、ビア７５ｄは、バックゲートＢＧから上に３層目の電極層ＷＬに接続されている。
【００７９】
ビア７５ｃ及びビア７５ｅは、第２の階段領域５２に設けられている。ビア７５ｃは、バックゲートＢＧから上に２層目の電極層ＷＬに接続され、ビア７５ｅは、バックゲートＢＧから上に４層目の電極層ＷＬに接続されている。
【００８０】
（比較例）
ここで、比較例の階段構造部の形成方法について、図１４（ａ）及び（ｂ）を参照して説明する。
【００８１】
比較例では、レジスト膜１１をマスクにした積層体のエッチング（ＲＩＥ）と、レジスト膜１１を等方的にエッチングして開口１１ａを広げる工程とが繰り返される。
【００８２】
まず、図１４（ａ）において実線で表されるレジスト膜１１をマスクにして積層体がエッチングされる。このとき、開口１１ａに露出する部分の上から１層目の絶縁層４２と上から１層目の電極層ＷＬがエッチングにより除去される。
【００８３】
次に、破線で表されるように、開口１１ａのＸ方向の幅を広げて、その開口１１ａに露出する部分のやはり上から１層目の絶縁層４２と上から１層目の電極層ＷＬとをエッチングにより除去する。
【００８４】
以降、同様に、開口１１ａの幅を広げる工程と、絶縁層４２及び電極層ＷＬをそれぞれ１層分ずつエッチングする工程とを繰り返す。これにより、積層体が階段状に加工される。
【００８５】
その後、図１４（ｂ）に示すように、階段構造部の上にエッチングストップ膜７２を介して層間絶縁膜７１が形成され、さらに各段の電極層ＷＬに達するビア７５ａ〜７５ｅが形成される。
【００８６】
比較例においては、階段構造部の最深部を挟んでＸ方向に対称的な階段構造が形成される。すなわち、最深部をＸ方向に挟んだ２つの階段領域に、同じ階層の電極層ＷＬを含む同じ高さの段が形成される。それら２つの階段領域のうちの一方（図１４（ｂ）においては右側の階段領域）にのみビア７５ａ〜７５ｅを設ければよく、他方の階段領域はビアが設けられない無駄な領域となってしまう。
【００８７】
これに対して、実施形態によれば、図６（ｄ）に示すように、階段構造部５０の最深部をＸ方向に挟んで位置する第１の階段領域５１及び第２の階段領域５２で段の高さが非対称である。第１の階段領域５１及び第２の階段領域５２は、相互で同じ階層の中間電極層ＷＬの段を含まず、第１の階段領域５１及び第２の階段領域５２にビア７５ａ〜７５ｅを配分して設けている。
【００８８】
したがって、ビアを設けない無効な段を生じさせず、階段構造部５０を有効利用できる。この結果、階段構造部５０を設ける領域の増大を抑え、ひいてはチップ面積（チップサイズ）の縮小を図れる。
【００８９】
実施形態によれば、図１４（ｂ）に示す比較例の階段構造部における最深部の右側の領域と同じ平面サイズ内に、比較例と同じ５個のビア７５ａ〜７５ｅを形成することができる。すなわち、実施形態における階段構造形成領域を、図１４（ｂ）に示す比較例の階段構造の半分の領域に抑えることができる。
【００９０】
また、同じ数のビアを形成する場合、実施形態の方法は、比較例の方法よりも、レジスト膜の平面サイズを縮小（スリミング）して開口幅を広げる工程数を少なくすることができる。
【００９１】
前述した実施形態では、第１の階段領域５１及び第２の階段領域５２のうちの一方をレジスト膜１２で覆う工程において、図５（ｃ）に示すように、階段構造部の最深部の全面をレジスト膜１２で覆ったが、図７（ａ）に示すように、最深部の一部はレジスト膜１２で覆わずに露出させてもよい。
【００９２】
図７（ａ）では、図５（ｃ）と同様に第２の階段領域５２をレジスト膜１２で覆う。そして、最深部においては第２の階段領域５２側の面がレジスト膜１２で覆われ、第１の階段領域５１側の面は露出させる。
【００９３】
そして、レジスト膜１２をマスクにして、レジスト膜１２で覆われていない部分の絶縁層４２及び電極層ＷＬをそれぞれ１層ずつエッチングにより除去する（図７（ｂ））。このとき、レジスト膜１２の第１の階段領域５１側の側壁１２ａと、第１の階段領域５１との間の絶縁層４２及び電極層ＷＬもそれぞれ１層ずつエッチングされて除去される。したがって、図５（ｄ）に示す構造よりも段数を１段多くすることができる。
【００９４】
その後、レジスト膜１２を例えばアッシング処理により除去した後（図７（ｃ））、図７（ｄ）に示すように、階段構造部上にエッチングストップ膜７２を介して層間絶縁膜７１を形成する。さらに、各段の電極層ＷＬに達するビア７５ｂ〜７５ｆ、および最深部のバックゲートＢＧに達するビア７５ａを形成する。
【００９５】
図７（ｄ）の構造は、図６（ｄ）の構造に比べて段数が１段多い。そのため、図７（ｄ）の構造は、図６（ｄ）の構造よりも１個多い６個のビア７５ａ〜７５ｆを有する。レジスト膜１２のパターニング時に側壁１２ａの位置をずらすことで段数を増やすことができ、工程数の増加はまねかない。
【００９６】
図７（ｄ）に示す階段構造部は、複数の導電層の段がＸ方向に階段状に一列に並ぶ段列を有する。その段列の最深部であるバックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して１段分の段差を有する、下から１層目の電極層ＷＬの段が設けられている。
【００９７】
その下から１層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から３層目の電極層ＷＬが設けられている。
【００９８】
その下から３層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から５層目の電極層ＷＬが設けられている。
【００９９】
また、バックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して２段分の段差を有する、下から２層目の電極層ＷＬが設けられている。
【０１００】
その下から２層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から４層目の電極層ＷＬが設けられている。
【０１０１】
図７（ｄ）の構造においても、階段構造部の最深部をＸ方向に挟んだ第１の階段領域５１及び第２の階段領域５２で、段の高さが非対称である。バックゲートＢＧから上に奇数層目（１層目、３層目）の中間電極層ＷＬに達するビア７５ｂ、７５ｄは第２の階段領域５２に設けられ、バックゲートＢＧから上に偶数層目（２層目、４層目）の中間電極層ＷＬに達するビア７５ｃ、７５ｅは第１の階段領域５１に設けられている。
【０１０２】
第１の階段領域５１及び第２の階段領域５２は、相互で同じ階層の中間電極層ＷＬの段を含まず、第１の階段領域５１及び第２の階段領域５２にビア７５ｂ〜７５ｆを配分して設けている。したがって、ビアを設けない無効な段を生じさせず、階段構造部を設ける領域の増大を抑え、ひいてはチップ面積（チップサイズ）の縮小を図れる。
【０１０３】
図８（ａ）〜（ｄ）は、上記実施形態よりも電極層ＷＬの層数が多い場合の階段構造部の形成方法を示す模式断面図である。上記実施形態における図５（ｂ）以降の工程に対応する。
【０１０４】
電極層ＷＬの層数にかかわらず、まず、上記実施形態と同様に、図８（ａ）に示すように、各段が２層の電極層ＷＬを含む第１の階段領域５１及び第２の階段領域５２を、最深部をＸ方向に挟んで対称的に形成する。
【０１０５】
その後、図８（ｂ）に示すように、一方の階段領域（例えば第２の階段領域５２）をレジスト膜１２で覆って、他方の階段領域（例えば第１の階段領域５１）における絶縁層４２及び電極層ＷＬを１層分ずつエッチングして除去する（図８（ｃ））。
【０１０６】
その後、レジスト膜１２を例えばアッシング処理により除去した後、図８（ｄ）に示すように、階段構造部上にエッチングストップ膜７２を介して層間絶縁膜７１を形成する。さらに、各段の電極層ＷＬに達するビア７５ｂ〜７５ｉ、および最深部のバックゲートＢＧに達するビア７５ａを形成する。
【０１０７】
図８（ｄ）に示す階段構造部は、複数の導電層の段がＸ方向に階段状に一列に並ぶ段列を有する。その段列の最深部であるバックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して１段分の段差を有する、下から１層目の電極層ＷＬの段が設けられている。
【０１０８】
その下から１層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から３層目の電極層ＷＬが設けられている。
【０１０９】
その下から３層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から５層目の電極層ＷＬが設けられている。
【０１１０】
その下から５層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から７層目の電極層ＷＬが設けられている。
【０１１１】
また、バックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して２段分の段差を有する、下から２層目の電極層ＷＬが設けられている。
【０１１２】
その下から２層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から４層目の電極層ＷＬが設けられている。
【０１１３】
その下から４層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から６層目の電極層ＷＬが設けられている。
【０１１４】
その下から６層目の電極層ＷＬのＸ方向の隣には、その電極層ＷＬに対して２段分の段差を有する、下から８層目の電極層ＷＬが設けられている。
【０１１５】
図８（ｄ）の構造においても、階段構造部の最深部をＸ方向に挟んだ第１の階段領域５１及び第２の階段領域５２で、段の高さが非対称である。バックゲートＢＧから上に奇数層目（１層目、３層目、５層目、７層目）の中間電極層ＷＬに達するビア７５ｂ、７５ｄ、７５ｆ、７５ｈは第１の階段領域５１に設けられ、バックゲートＢＧから上に偶数層目（２層目、４層目、６層目）の中間電極層ＷＬに達するビア７５ｃ、７５ｅ、７５ｇは第２の階段領域５２に設けられている。
【０１１６】
第１の階段領域５１及び第２の階段領域５２は、相互で同じ階層の中間電極層ＷＬの段を含まず、第１の階段領域５１及び第２の階段領域５２にビア７５ｂ〜７５ｉを配分して設けている。したがって、ビアを設けない無効な段を生じさせず、階段構造部を設ける領域の増大を抑え、ひいてはチップ面積（チップサイズ）の縮小を図れる。
【０１１７】
（第２実施形態）
次に、図９（ａ）は第２実施形態の階段構造部８０の模式平面図であり、図９（ｂ）は階段構造部８０の模式斜視図である。  
図１０は、図９（ａ）におけるＡ−Ａ’断面を表す。
【０１１８】
図９（ａ）及び（ｂ）では、各段におけるビアと接続される対象である導電層（バックゲートＢＧ、電極層ＷＬ１〜ＷＬ２９）を最表面に表している。
【０１１９】
第２実施形態では、バックゲートＢＧ及び複数の電極層ＷＬ１〜ＷＬ２９を含む積層体の一部が、Ｘ方向だけでなくＹ方向にも階段状に加工され、階段構造部８０が形成される。Ｙ方向は、Ｘ方向に対して交差し、例えば直交している。
【０１２０】
各電極層ＷＬ１〜ＷＬ２９におけるＷＬの後ろに付された数字は、バックゲートＢＧから上に何層目であるかを表す。なお、以下の説明において、各電極層ＷＬ１〜ＷＬ２９を区別せずに、単に電極層ＷＬと称する場合もある。
【０１２１】
基板１０上に絶縁層４２を介してバックゲートＢＧが設けられている。バックゲートＢＧ上には、絶縁層４２と電極層ＷＬとがそれぞれ交互に複数積層されている。
【０１２２】
複数の電極層ＷＬ及び絶縁層４２はＸ方向に沿って階段状に加工されている。さらに、複数の電極層ＷＬ及び絶縁層４２はＹ方向に沿っても階段状に加工されている。階段構造部８０は、複数の段列８０ａ〜８０ｅを有する。それぞれの段列８０ａ〜８０ｅは、Ｘ方向に階段状に一列に並ぶ複数の段を有する。複数の段列８０ａ〜８０ｅは、Ｙ方向に階段状に配列されている。
【０１２３】
階段構造部８０上には、前述した実施形態と同様、エッチングストップ膜７２を介して層間絶縁膜７１が設けられている。
【０１２４】
階段構造部８０における各段の上面は、階段構造部８０を最上層側から見た平面視でマトリクス状に区切られ、その各段の上のそれぞれに複数のビア（図１０に一部のビア７５ａ〜７５ｆを示す）が設けられている。複数のビアのそれぞれは、層間絶縁膜７１、エッチングストップ膜７２および絶縁層４２を貫通して、各段の最上層の電極層ＷＬに達する。それぞれのビアは、互いに異なる階層の電極層ＷＬに達する。
【０１２５】
例えば、図１０において、ビア７５ｂは、バックゲートＢＧから上に１層目の電極層ＷＬ１に接続されている。ビア７５ｃは、バックゲートＢＧから上に２層目の電極層ＷＬ２に接続されている。ビア７５ｄは、バックゲートＢＧから上に３層目の電極層ＷＬ３に接続されている。ビア７５ｅは、バックゲートＢＧから上に４層目の電極層ＷＬ４に接続されている。ビア７５ｆは、バックゲートＢＧから上に５層目の電極層ＷＬ４に接続されている。ビア７５ａは、バックゲートＢＧに接続されている。
【０１２６】
段列８０ａの最深部であるバックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して１段分の段差を有する電極層ＷＬ１の段が設けられている。
【０１２７】
その電極層ＷＬ１のＸ方向の隣には、電極層ＷＬ１に対して２段分の段差を有する電極層ＷＬ３が設けられている。
【０１２８】
その電極層ＷＬ３のＸ方向の隣には、電極層ＷＬ３に対して２段分の段差を有する電極層ＷＬ５が設けられている。
【０１２９】
また、バックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して２段分の段差を有する電極層ＷＬ２が設けられている。
【０１３０】
その電極層ＷＬ２のＸ方向の隣には、電極層ＷＬ２に対して２段分の段差を有する電極層ＷＬ４が設けられている。
【０１３１】
段列８０ｂの最深部である電極層ＷＬ６のＸ方向の隣には、電極層ＷＬ６に対して１段分の段差を有する電極層ＷＬ７の段が設けられている。
【０１３２】
その電極層ＷＬ７のＸ方向の隣には、電極層ＷＬ７に対して２段分の段差を有する電極層ＷＬ９が設けられている。
【０１３３】
その電極層ＷＬ９のＸ方向の隣には、電極層ＷＬ９に対して２段分の段差を有する電極層ＷＬ１１が設けられている。
【０１３４】
また、電極層ＷＬ６のＸ方向の隣には、電極層ＷＬ６に対して２段分の段差を有する電極層ＷＬ８が設けられている。
【０１３５】
その電極層ＷＬ８のＸ方向の隣には、電極層ＷＬ８に対して２段分の段差を有する電極層ＷＬ１０が設けられている。
【０１３６】
段列８０ｃの最深部である電極層ＷＬ１２のＸ方向の隣には、電極層ＷＬ１２に対して１段分の段差を有する電極層ＷＬ１３の段が設けられている。
【０１３７】
その電極層ＷＬ１３のＸ方向の隣には、電極層ＷＬ１３に対して２段分の段差を有する電極層ＷＬ１５が設けられている。
【０１３８】
その電極層ＷＬ１５のＸ方向の隣には、電極層ＷＬ１５に対して２段分の段差を有する電極層ＷＬ１７が設けられている。
【０１３９】
また、電極層ＷＬ１２のＸ方向の隣には、電極層ＷＬ１２に対して２段分の段差を有する電極層ＷＬ１４が設けられている。
【０１４０】
その電極層ＷＬ１４のＸ方向の隣には、電極層ＷＬ１４に対して２段分の段差を有する電極層ＷＬ１６が設けられている。
【０１４１】
段列８０ｄの最深部である電極層ＷＬ１８のＸ方向の隣には、電極層ＷＬ１８に対して１段分の段差を有する電極層ＷＬ１９の段が設けられている。
【０１４２】
その電極層ＷＬ１９のＸ方向の隣には、電極層ＷＬ１９に対して２段分の段差を有する電極層ＷＬ２１が設けられている。
【０１４３】
その電極層ＷＬ２１のＸ方向の隣には、電極層ＷＬ２１に対して２段分の段差を有する電極層ＷＬ２３が設けられている。
【０１４４】
また、電極層ＷＬ１８のＸ方向の隣には、電極層ＷＬ１８に対して２段分の段差を有する電極層ＷＬ２０が設けられている。
【０１４５】
その電極層ＷＬ２０のＸ方向の隣には、電極層ＷＬ２０に対して２段分の段差を有する電極層ＷＬ２２が設けられている。
【０１４６】
段列８０ｅの最深部である電極層ＷＬ２４のＸ方向の隣には、電極層ＷＬ２４に対して１段分の段差を有する電極層ＷＬ２５の段が設けられている。
【０１４７】
その電極層ＷＬ２５のＸ方向の隣には、電極層ＷＬ２５に対して２段分の段差を有する電極層ＷＬ２７が設けられている。
【０１４８】
その電極層ＷＬ２７のＸ方向の隣には、電極層ＷＬ２７に対して２段分の段差を有する電極層ＷＬ２９が設けられている。
【０１４９】
また、電極層ＷＬ２４のＸ方向の隣には、電極層ＷＬ２４に対して２段分の段差を有する電極層ＷＬ２６が設けられている。
【０１５０】
その電極層ＷＬ２６のＸ方向の隣には、電極層ＷＬ２６に対して２段分の段差を有する電極層ＷＬ２８が設けられている。
【０１５１】
階段構造部８０のそれぞれの段列８０ａ〜８０ｅは、Ｘ方向に並ぶ複数の段のうちの最深部６０をＸ方向に挟んで設けられた第１の階段領域６１及び第２の階段領域６２を有する。
【０１５２】
電極層ＷＬ５とのコンタクト用の段、電極層ＷＬ３とのコンタクト用の段、電極層ＷＬ１とのコンタクト用の段、バックゲートＢＧとのコンタクト用の段、電極層ＷＬ２とのコンタクト用の段、および電極層ＷＬ４とのコンタクト用の段がＸ方向に並んだ段列８０ａでは、最深部６０はバックゲートＢＧとのコンタクト用の段である。
【０１５３】
電極層ＷＬ１１とのコンタクト用の段、電極層ＷＬ９とのコンタクト用の段、電極層ＷＬ７とのコンタクト用の段、電極層ＷＬ６とのコンタクト用の段、電極層ＷＬ８とのコンタクト用の段、および電極層ＷＬ１０とのコンタクト用の段がＸ方向に並んだ段列８０ｂでは、最深部６０は電極層ＷＬ６とのコンタクト用の段である。
【０１５４】
電極層ＷＬ１７とのコンタクト用の段、電極層ＷＬ１５とのコンタクト用の段、電極層ＷＬ１３とのコンタクト用の段、電極層ＷＬ１２とのコンタクト用の段、電極層ＷＬ１４とのコンタクト用の段、および電極層ＷＬ１６とのコンタクト用の段がＸ方向に並んだ段列８０ｃでは、最深部６０は電極層ＷＬ１２とのコンタクト用の段である。
【０１５５】
電極層ＷＬ２３とのコンタクト用の段、電極層ＷＬ２１とのコンタクト用の段、電極層ＷＬ１９とのコンタクト用の段、電極層ＷＬ１８とのコンタクト用の段、電極層ＷＬ２０とのコンタクト用の段、および電極層ＷＬ２２とのコンタクト用の段がＸ方向に並んだ段列８０ｄでは、最深部６０は電極層ＷＬ１８とのコンタクト用の段である。
【０１５６】
電極層ＷＬ２９とのコンタクト用の段、電極層ＷＬ２７とのコンタクト用の段、電極層ＷＬ２５とのコンタクト用の段、電極層ＷＬ２４とのコンタクト用の段、電極層ＷＬ２６とのコンタクト用の段、および電極層ＷＬ２８とのコンタクト用の段がＸ方向に並んだ段列８０ｅでは、最深部６０は電極層ＷＬ２４とのコンタクト用の段である。
【０１５７】
図１０に示す段列８０ａの断面構造では、バックゲートＢＧと、最上層の電極層ＷＬ５との間に、例えば４層の電極層（中間電極層）ＷＬ１〜ＷＬ４が形成されている。
【０１５８】
それら中間電極層ＷＬ１〜ＷＬ４のそれぞれに達するビア７５ｂ、７５ｃ、７５ｄ、７５ｅのうち、バックゲートＢＧから上に奇数層目（１層目、３層目）の中間電極層ＷＬ１、ＷＬ３に達するビア７５ｂ、７５ｄは第１の階段領域６１に設けられ、バックゲートＢＧから上に偶数層目（２層目、４層目）の中間電極層ＷＬ２、ＷＬ４に達するビア７５ｃ、７５ｅは第２の階段領域６２に設けられている。
【０１５９】
電極層ＷＬ１１とのコンタクト用の段、電極層ＷＬ９とのコンタクト用の段、電極層ＷＬ７とのコンタクト用の段、電極層ＷＬ６とのコンタクト用の段、電極層ＷＬ８とのコンタクト用の段、および電極層ＷＬ１０とのコンタクト用の段がＸ方向に並んだ段列８０ｂにおいても、中間電極層ＷＬ７〜ＷＬ１０のそれぞれに達するビアのうち、最深部６０の電極層ＷＬ６から上に奇数層目（１層目、３層目）の中間電極層ＷＬ７、ＷＬ９に達するビアは第１の階段領域６１に設けられ、電極層ＷＬ６から上に偶数層目（２層目、４層目）の中間電極層ＷＬ８、ＷＬ１０に達するビアは第２の階段領域６２に設けられている。
【０１６０】
電極層ＷＬ１７とのコンタクト用の段、電極層ＷＬ１５とのコンタクト用の段、電極層ＷＬ１３とのコンタクト用の段、電極層ＷＬ１２とのコンタクト用の段、電極層ＷＬ１４とのコンタクト用の段、および電極層ＷＬ１６とのコンタクト用の段がＸ方向に並んだ段列８０ｃにおいても、中間電極層ＷＬ１３〜ＷＬ１６のそれぞれに達するビアのうち、最深部６０の電極層ＷＬ１２から上に奇数層目（１層目、３層目）の中間電極層ＷＬ１３、ＷＬ１５に達するビアは第１の階段領域６１に設けられ、電極層ＷＬ１２から上に偶数層目（２層目、４層目）の中間電極層ＷＬ１４、ＷＬ１６に達するビアは第２の階段領域６２に設けられている。
【０１６１】
電極層ＷＬ２３とのコンタクト用の段、電極層ＷＬ２１とのコンタクト用の段、電極層ＷＬ１９とのコンタクト用の段、電極層ＷＬ１８とのコンタクト用の段、電極層ＷＬ２０とのコンタクト用の段、および電極層ＷＬ２２とのコンタクト用の段がＸ方向に並んだ段列８０ｄにおいても、中間電極層ＷＬ１９〜ＷＬ２２のそれぞれに達するビアのうち、最深部６０の電極層ＷＬ１８から上に奇数層目（１層目、３層目）の中間電極層ＷＬ１９、ＷＬ２１に達するビアは第１の階段領域６１に設けられ、電極層ＷＬ１８から上に偶数層目（２層目、４層目）の中間電極層ＷＬ２０、ＷＬ２２に達するビアは第２の階段領域６２に設けられている。
【０１６２】
電極層ＷＬ２９とのコンタクト用の段、電極層ＷＬ２７とのコンタクト用の段、電極層ＷＬ２５とのコンタクト用の段、電極層ＷＬ２４とのコンタクト用の段、電極層ＷＬ２６とのコンタクト用の段、および電極層ＷＬ２８とのコンタクト用の段がＸ方向に並んだ段列８０ｅにおいても、中間電極層ＷＬ２５〜ＷＬ２８のそれぞれに達するビアのうち、最深部６０の電極層ＷＬ２４から上に奇数層目（１層目、３層目）の中間電極層ＷＬ２５、ＷＬ２７に達するビアは第１の階段領域６１に設けられ、電極層ＷＬ２４から上に偶数層目（２層目、４層目）の中間電極層ＷＬ２６、ＷＬ２８に達するビアは第２の階段領域６２に設けられている。
【０１６３】
すなわち、それぞれの段列８０ａ〜８０ｅにおいて、最深部６０をＸ方向に挟んで位置する第１の階段領域６１及び第２の階段領域６２は、相互で同じ階層の中間電極層ＷＬの段を含まず、第１の階段領域６１及び第２の階段領域６２にビアを配分して設けている。したがって、ビアを設けない無効な段を生じさせず、階段構造部８０を有効利用できる。この結果、階段構造部８０を設ける領域の増大を抑え、ひいてはチップ面積（チップサイズ）の縮小を図れる。
【０１６４】
さらに、第２実施形態では、Ｙ方向にも階段構造が形成されている。このため、Ｘ方向に２９段の階段を形成する場合よりも、Ｘ方向のサイズを抑えることができる。
【０１６５】
次に、第２実施形態の階段構造部８０の形成方法について、図１１（ａ）及び（ｂ）を参照して説明する。
【０１６６】
なお、図１１（ａ）及び（ｂ）は、階段構造部８０における最深部６０及び第２の階段領域６２のみを表す。
【０１６７】
まず、第１実施形態と同様に、Ｘ方向に沿った階段構造の加工が行われる。この後、その階段構造の上に、図１１（ａ）において破線で表すレジスト膜１３を形成する。
【０１６８】
そして、レジスト膜１３をマスクにして、レジスト膜１３から露出している部分の絶縁層４２及び電極層ＷＬをそれぞれ１層ずつエッチング（ＲＩＥ）して除去する。Ｘ方向に沿って階段状に形成された各段の上層の絶縁層４２及び上層の電極層ＷＬがそれぞれ１層分ずつエッチングされる。
【０１６９】
この後、レジスト膜１３をＹ方向にスリミングして、積層体におけるレジスト膜１３からの露出部のＹ方向の幅を広げる。図１１（ａ）において、例えばレジスト膜１３の右側の側壁１３ａを左方に後退させる。
【０１７０】
そして、スリミングされたレジスト膜１３をマスクにして、レジスト膜１３から露出している部分の絶縁層４２及び電極層ＷＬをそれぞれ１層ずつエッチング（ＲＩＥ）して除去する。
【０１７１】
以上説明したレジスト膜１３のスリミングと、絶縁層４２及び電極層ＷＬのエッチングを繰り返し、図１１（ｂ）に示すように、Ｙ方向にも階段構造が形成される。
【０１７２】
なお、第２実施形態における電極層ＷＬ１〜ＷＬ２９の層数は一例であってこれに限らない。また、階段構造部８０におけるＸ方向の段数およびＹ方向の段数も図示する段数に限らない。
【０１７３】
（第３実施形態）
次に、図１２は、第３実施形態の階段構造部９０の模式平面図であり、図１３は、図１２におけるＢ−Ｂ’断面図である。
【０１７４】
図１２では、各段におけるビアと接続される対象である導電層（バックゲートＢＧ、電極層ＷＬ０〜ＷＬ２９）を最表面に表している。
【０１７５】
第３実施形態においても、第２実施形態と同様、バックゲートＢＧ及び複数の電極層ＷＬ０〜ＷＬ２９を含む積層体の一部が、Ｘ方向だけでなくＹ方向にも階段状に加工され、階段構造部９０が形成される。
【０１７６】
第３実施形態においては、バックゲートＢＧ上の１層目の電極層を電極層ＷＬ０と表す。電極層ＷＬ０は、絶縁層４２を介してバックゲートＢＧ上に設けられている。電極層ＷＬ０上には、複数の電極層ＷＬ１〜ＷＬ２９が積層されている。各電極層ＷＬ１〜ＷＬ２９におけるＷＬの後ろに付された数字は、電極層ＷＬ０から上に何層目であるかを表す。なお、以下の説明において、各電極層ＷＬ０〜ＷＬ２９を区別せずに、単に電極層ＷＬと称する場合もある。各電極層ＷＬ間には、絶縁層４２が設けられている。
【０１７７】
複数の電極層ＷＬ及び絶縁層４２はＸ方向に沿って階段状に加工されている。さらに、複数の電極層ＷＬ及び絶縁層４２はＹ方向に沿っても階段状に加工されている。階段構造部９０は、複数の段列９０ａ〜９０ｄを有する。それぞれの段列９０ａ〜９０ｄは、Ｘ方向に階段状に一列に並ぶ複数の段を有する。複数の段列９０ａ〜９０ｄは、Ｙ方向に階段状に配列されている。
【０１７８】
階段構造部９０上にも、前述した実施形態と同様、エッチングストップ膜７２を介して層間絶縁膜７１が設けられている。
【０１７９】
第３実施形態においても、第２実施形態と同様、階段構造部９０における各段の上面は、階段構造部９０を最上層側から見た平面視でマトリクス状に区切られ、その各段の上のそれぞれに複数のビアが設けられている。複数のビアのそれぞれは、層間絶縁膜７１、エッチングストップ膜７２および絶縁層４２を貫通して、各段の最上層の電極層ＷＬに達する。それぞれのビアは、互いに異なる階層の電極層ＷＬに達する。
【０１８０】
段列９０ａの最深部であるバックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して１段分の段差を有する電極層ＷＬ０の段が設けられている。
【０１８１】
その電極層ＷＬ０のＸ方向の隣には、電極層ＷＬ０に対して７段分の段差を有する電極層ＷＬ７が設けられている。
【０１８２】
その電極層ＷＬ７のＸ方向の隣には、電極層ＷＬ７に対して８段分の段差を有する電極層ＷＬ１５が設けられている。
【０１８３】
その電極層ＷＬ１５のＸ方向の隣には、電極層ＷＬ１５に対して８段分の段差を有する電極層ＷＬ２３が設けられている。
【０１８４】
また、バックゲートＢＧのＸ方向の隣には、バックゲートＢＧに対して７段分の段差を有する電極層ＷＬ６が設けられている。
【０１８５】
その電極層ＷＬ６のＸ方向の隣には、電極層ＷＬ６に対して８段分の段差を有する電極層ＷＬ１４が設けられている。
【０１８６】
その電極層ＷＬ１４のＸ方向の隣には、電極層ＷＬ１４に対して８段分の段差を有する電極層ＷＬ２２が設けられている。
【０１８７】
段列９０ｂの最深部である電極層ＷＬ１のＸ方向の隣には、電極層ＷＬ１に対して１段分の段差を有する電極層ＷＬ２の段が設けられている。
【０１８８】
その電極層ＷＬ２のＸ方向の隣には、電極層ＷＬ２に対して７段分の段差を有する電極層ＷＬ９が設けられている。
【０１８９】
その電極層ＷＬ９のＸ方向の隣には、電極層ＷＬ９に対して８段分の段差を有する電極層ＷＬ１７が設けられている。
【０１９０】
その電極層ＷＬ１７のＸ方向の隣には、電極層ＷＬ１７に対して８段分の段差を有する電極層ＷＬ２５が設けられている。
【０１９１】
また、電極層ＷＬ１のＸ方向の隣には、電極層ＷＬ１に対して７段分の段差を有する電極層ＷＬ８が設けられている。
【０１９２】
その電極層ＷＬ８のＸ方向の隣には、電極層ＷＬ８に対して８段分の段差を有する電極層ＷＬ１６が設けられている。
【０１９３】
その電極層ＷＬ１６のＸ方向の隣には、電極層ＷＬ１６に対して８段分の段差を有する電極層ＷＬ２４が設けられている。
【０１９４】
段列９０ｃの最深部である電極層ＷＬ３のＸ方向の隣には、電極層ＷＬ３に対して１段分の段差を有する電極層ＷＬ４の段が設けられている。
【０１９５】
その電極層ＷＬ４のＸ方向の隣には、電極層ＷＬ４に対して７段分の段差を有する電極層ＷＬ１１が設けられている。
【０１９６】
その電極層ＷＬ１１のＸ方向の隣には、電極層ＷＬ１１に対して８段分の段差を有する電極層ＷＬ１９が設けられている。
【０１９７】
その電極層ＷＬ１９のＸ方向の隣には、電極層ＷＬ１９に対して８段分の段差を有する電極層ＷＬ２７が設けられている。
【０１９８】
また、電極層ＷＬ３のＸ方向の隣には、電極層ＷＬ３に対して７段分の段差を有する電極層ＷＬ１０が設けられている。
【０１９９】
その電極層ＷＬ１０のＸ方向の隣には、電極層ＷＬ１０に対して８段分の段差を有する電極層ＷＬ１８が設けられている。
【０２００】
その電極層ＷＬ１８のＸ方向の隣には、電極層ＷＬ１８に対して８段分の段差を有する電極層ＷＬ２６が設けられている。
【０２０１】
段列９０ｄの最深部である電極層ＷＬ５のＸ方向の隣には、電極層ＷＬ５に対して１段分の段差を有する電極層ＷＬ６の段が設けられている。
【０２０２】
その電極層ＷＬ６のＸ方向の隣には、電極層ＷＬ６に対して７段分の段差を有する電極層ＷＬ１３が設けられている。
【０２０３】
その電極層ＷＬ１３のＸ方向の隣には、電極層ＷＬ１３に対して８段分の段差を有する電極層ＷＬ２１が設けられている。
【０２０４】
その電極層ＷＬ２１のＸ方向の隣には、電極層ＷＬ２１に対して８段分の段差を有する電極層ＷＬ２９が設けられている。
【０２０５】
また、電極層ＷＬ５のＸ方向の隣には、電極層ＷＬ５に対して７段分の段差を有する電極層ＷＬ１２が設けられている。
【０２０６】
その電極層ＷＬ１２のＸ方向の隣には、電極層ＷＬ１２に対して８段分の段差を有する電極層ＷＬ２０が設けられている。
【０２０７】
その電極層ＷＬ２０のＸ方向の隣には、電極層ＷＬ２０に対して８段分の段差を有する電極層ＷＬ２８が設けられている。
【０２０８】
階段構造部９０のそれぞれの段列９０ａ〜９０ｄは、Ｘ方向に並ぶ複数の段のうちの最深部９１をＸ方向に挟んで設けられた第１の階段領域９２及び第２の階段領域９３を有する。
【０２０９】
段列９０ａの最深部９１は、バックゲートＢＧとのコンタクト用の段である。段列９０ｂの最深部９１は、電極層ＷＬ１とのコンタクト用の段である。段列９０ｃの最深部９１は、電極層ＷＬ３とのコンタクト用の段である。段列９０ｄの最深部９１は、電極層ＷＬ５とのコンタクト用の段である。
【０２１０】
段列９０ａは同じ階層の段を含まず、最深部９１（バックゲートＢＧ）をＸ方向に挟んで位置する第１の階段領域９２及び第２の階段領域９３に、それぞれ異なる階層の電極層ＷＬに達するビアが配分されている。
【０２１１】
段列９０ｂも同じ階層の段を含まず、最深部９１（電極層ＷＬ１）をＸ方向に挟んで位置する第１の階段領域９２及び第２の階段領域９３に、それぞれ異なる階層の電極層ＷＬに達するビアが配分されている。
【０２１２】
段列９０ｃも同じ階層の段を含まず、最深部９１（電極層ＷＬ３）をＸ方向に挟んで位置する第１の階段領域９２及び第２の階段領域９３に、それぞれ異なる階層の電極層ＷＬに達するビアが配分されている。
【０２１３】
段列９０ｄも同じ階層の段を含まず、最深部９１（電極層ＷＬ５）をＸ方向に挟んで位置する第１の階段領域９２及び第２の階段領域９３に、それぞれ異なる階層の電極層ＷＬに達するビアが配分されている。
【０２１４】
したがって、第３実施形態においても、ビアを設けない無効な段を生じさせず、階段構造部９０を有効利用できる。この結果、階段構造部９０を設ける領域の増大を抑え、ひいてはチップ面積（チップサイズ）の縮小を図れる。
【０２１５】
さらに、第３実施形態においても、第２実施形態と同様、Ｙ方向にも階段構造が形成されている。このため、Ｘ方向に３０段の階段を形成する場合よりも、Ｘ方向のサイズを抑えることができる。
【０２１６】
次に、第３実施形態の階段構造部９０の形成方法について説明する。
【０２１７】
第２実施形態と同様、まず、Ｘ方向に沿った階段構造の加工が行われる。この状態を図１３に示す。最深部９１を挟んでＸ方向に高さが非対称の階段構造が形成される。
【０２１８】
このＸ方向に沿った階段加工後の状態では、最深部９１は、電極層ＷＬ５を最上層電極層として含む段である。第１の階段領域９２は、電極層ＷＬ２９を最上層電極層として含む段と、電極層ＷＬ２１を最上層電極層として含む段と、電極層ＷＬ１３を最上層電極層として含む段と、電極層ＷＬ６を最上層電極層として含む段と、を含む。第２の階段領域９３は、電極層ＷＬ２８を最上層電極層として含む段と、電極層ＷＬ２０を最上層電極層として含む段と、電極層ＷＬ１２を最上層電極層として含む段と、を含む。
【０２１９】
そして、その階段構造の上に形成されたレジスト膜（図示せず）をマスクにして、レジスト膜から露出している部分の絶縁層４２及び電極層ＷＬをそれぞれ２層ずつエッチング（ＲＩＥ）して除去する。Ｘ方向に階段状に形成された各段の上側２層の絶縁層４２及び上側２層の電極層ＷＬがそれぞれエッチングされる。
【０２２０】
このエッチングの後、レジスト膜をＹ方向にスリミングして、積層体におけるレジスト膜からの露出部のＹ方向の幅を広げる。そして、スリミングされたレジスト膜をマスクにして、レジスト膜から露出している部分の絶縁層４２及び電極層ＷＬをそれぞれ２層ずつエッチング（ＲＩＥ）して除去する。
【０２２１】
以上説明したレジスト膜のスリミングと、絶縁層４２の２層分のエッチング及び電極層ＷＬの２層分のエッチングを繰り返し、Ｙ方向にも階段構造が形成される。
【０２２２】
図１２を参照して、Ｙ方向の階段加工について説明すると、Ｘ方向の階段加工を行った後、段列９０ｂ〜９０ｄを形成する領域をレジスト膜で覆い、段列９０ａを形成する領域をレジスト膜から露出させた状態で、まず、絶縁層４２及び電極層ＷＬをそれぞれ２層ずつエッチングして除去する。
【０２２３】
次に、レジスト膜をＹ方向にスリミングして、段列９０ｂを形成する領域もレジスト膜から露出させる。その状態で、レジスト膜から露出する段列９０ａを形成する領域および段列９０ｂを形成する領域における絶縁層４２及び電極層ＷＬをそれぞれ２層ずつエッチングして除去する。
【０２２４】
次に、レジスト膜をさらにＹ方向にスリミングして、段列９０ｃを形成する領域もレジスト膜から露出させる。その状態で、レジスト膜から露出する段列９０ａを形成する領域、段列９０ｂを形成する領域、および段列９０ｃを形成する領域における絶縁層４２及び電極層ＷＬをそれぞれ２層ずつエッチングして除去する。
【０２２５】
上記レジスト膜を用いた３回にわたるエッチングにより、段列９０ａを形成する領域は、上から６層分の電極層ＷＬと上から６層分の絶縁層４２が除去され、電極層ＷＬ２３を最上層電極層とする段と、電極層ＷＬ１５を最上層電極層とする段と、電極層ＷＬ７を最上層電極層とする段と、電極層ＷＬ０を最上層電極層とする段と、バックゲートＢＧを最上層導電層とする段（最深部）と、電極層ＷＬ６を最上層電極層とする段と、電極層ＷＬ１４を最上層電極層とする段と、電極層ＷＬ２２を最上層電極層とする段と、が形成される。
【０２２６】
上記レジスト膜を用いた３回にわたるエッチングにより、段列９０ｂを形成する領域は、上から４層分の電極層ＷＬと上から４層分の絶縁層４２が除去され、電極層ＷＬ２５を最上層電極層とする段と、電極層ＷＬ１７を最上層電極層とする段と、電極層ＷＬ９を最上層電極層とする段と、電極層ＷＬ２を最上層電極層とする段と、電極層ＷＬ１を最上層電極層とする段（最深部）と、電極層ＷＬ８を最上層電極層とする段と、電極層ＷＬ１６を最上層電極層とする段と、電極層ＷＬ２４を最上層電極層とする段と、が形成される。
【０２２７】
上記レジスト膜を用いた３回にわたるエッチングにより、段列９０ｃを形成する領域は、上から２層分の電極層ＷＬと上から２層分の絶縁層４２が除去され、電極層ＷＬ２７を最上層電極層とする段と、電極層ＷＬ１９を最上層電極層とする段と、電極層ＷＬ１１を最上層電極層とする段と、電極層ＷＬ４を最上層電極層とする段と、電極層ＷＬ３を最上層電極層とする段（最深部）と、電極層ＷＬ１０を最上層電極層とする段と、電極層ＷＬ１８を最上層電極層とする段と、電極層ＷＬ２６を最上層電極層とする段と、が形成される。
【０２２８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２９】
１…メモリセルアレイ、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁層、５０，８０，９０…階段構造部、５１，６１，９２…第１の階段領域、５２，６２，９３…第２の階段領域、７１…層間絶縁膜、７２…エッチングストップ膜、７５ａ〜７５ｉ…ビア、ＢＧ…バックゲート、ＷＬ…電極層
【図１】
2014027104.tif 000003
【図２】
2014027104.tif 000004
【図３】
2014027104.tif 000005
【図４】
2014027104.tif 000006
【図５】
2014027104.tif 000007
【図６】
2014027104.tif 000008
【図７】
2014027104.tif 000009
【図８】
2014027104.tif 000010
【図９】
2014027104.tif 000011
【図１０】
2014027104.tif 000012
【図１１】
2014027104.tif 000013
【図１２】
2014027104.tif 000014
【図１３】
2014027104.tif 000015
【図１４】
2014027104.tif 000016