(57)【要約】【課題】拡散層へのコンタクト抵抗が低く、かつ、コンタクト抵抗のばらつきが小さい半導体装置を提供する。【解決手段】本実施形態による製造方法では、半導体基板の表面に素子分離領域およびアクティブエリアを形成する。アクティブエリアの上方に複数のゲート電極を形成する。ゲート電極間のアクティブエリアを選択的にエッチングすることによって、アクティブエリアに素子分離領域よりも窪んだリセス部を形成する。アクティブエリア、素子分離領域およびゲート電極上に層間絶縁膜を堆積する。異方性エッチングを用いて層間絶縁膜をエッチングすることによって、リセス部上にコンタクトホールを形成する。等方性エッチングを用いて、コンタクトホールの内壁の層間絶縁膜をさらにエッチングすることによって、コンタクトホールの底面を広げる。コンタクトホール内に導電性材料を埋め込むことによってアクティブエリアのリセス部と接触するコンタクトを形成する。【選択図】図１１
2014022688.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に素子分離領域およびアクティブエリアを形成し、
前記アクティブエリアの上方に複数のゲート電極を形成し、
前記ゲート電極を被覆する保護絶縁膜を形成し、
前記素子分離領域および前記保護絶縁膜をマスクとして用いて、複数の前記ゲート電極間の前記アクティブエリアを自己整合的に選択的にエッチングすることによって、該アクティブエリアに前記素子分離領域の表面よりも窪んだリセス部を形成し、
前記アクティブエリア、前記素子分離領域および前記ゲート電極上に層間絶縁膜を堆積し、
異方性エッチングを用いて前記層間絶縁膜をエッチングすることによって、前記リセス部上にコンタクトホールを形成し、
等方性エッチングを用いて、前記コンタクトホールの内壁の前記層間絶縁膜をさらにエッチングすることによって、前記コンタクトホールの底面を前記素子分離領域と前記アクティブエリアとの境界まで広げ、
前記コンタクトホール内に導電性材料を埋め込むことによって前記アクティブエリアのリセス部と接触するコンタクトを形成することを具備した半導体装置の製造方法。
【請求項２】
半導体基板の表面に素子分離領域およびアクティブエリアを形成し、
前記アクティブエリアの上方に複数のゲート電極を形成し、
複数の前記ゲート電極間の前記アクティブエリアを選択的にエッチングすることによって、該アクティブエリアに前記素子分離領域の表面よりも窪んだリセス部を形成し、
前記アクティブエリア、前記素子分離領域および前記ゲート電極上に層間絶縁膜を堆積し、
異方性エッチングを用いて前記層間絶縁膜をエッチングすることによって、前記リセス部上にコンタクトホールを形成し、
等方性エッチングを用いて、前記コンタクトホールの内壁の前記層間絶縁膜をさらにエッチングすることによって、前記コンタクトホールの底面を広げ、
前記コンタクトホール内に導電性材料を埋め込むことによって前記アクティブエリアのリセス部と接触するコンタクトを形成することを具備した半導体装置の製造方法。
【請求項３】
前記ゲート電極の形成後、前記ゲート電極を被覆する保護絶縁膜を形成することを具備し、
前記リセス部を形成する際に、前記アクティブエリアは、前記素子分離領域および前記保護絶縁膜をマスクとして用いて自己整合的にエッチングされることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記リセス部は、前記アクティブエリアの延伸方向の断面において円弧形状に形成されていることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記等方性エッチングにおいて、前記コンタクトホールの底面は、前記素子分離領域と前記アクティブエリアとの境界まで広げられることを特徴とする請求項２から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の表面に設けられた素子分離領域およびアクティブエリアと、
前記アクティブエリアの上方に設けられた複数のゲート電極と、
複数の前記ゲート電極間にある前記アクティブエリアの表面に設けられ、前記素子分離領域の表面よりも窪んだリセス部と、
前記リセス部において前記アクティブエリアに接触し、かつ、前記素子分離領域と前記アクティブエリアとの間の境界部において前記素子分離領域の側面に接触するコンタクトとを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化および高集積化に伴い、拡散層へのコンタクト抵抗が高くなっており、かつ、コンタクト抵抗のばらつきも大きくなっている。コンタクトと拡散層との接触面積を大きくするために、コンタクトホールの形成後、コンタクトホールの底面のシリコン基板をエッチングすることが考えられる。
【０００３】
しかし、この場合、アスペクト比の高いコンタクトホールを通してコンタクトホールの底部のシリコンのみを等方性エッチングする必要がある。コンタクトホールを通してシリコンをエッチングするため、エッチングレートの制御が難しく、かつ、エッチングレートがコンタクトホールごと（あるいはウェハごとに）に大きくばらつく可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
拡散層へのコンタクト抵抗が低く、かつ、コンタクト抵抗のばらつきが小さい半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置の製造方法では、半導体基板の表面に素子分離領域およびアクティブエリアを形成する。アクティブエリアの上方に複数のゲート電極を形成する。複数のゲート電極間のアクティブエリアを選択的にエッチングすることによって、該アクティブエリアに素子分離領域の表面よりも窪んだリセス部を形成する。アクティブエリア、素子分離領域およびゲート電極上に層間絶縁膜を堆積する。異方性エッチングを用いて層間絶縁膜をエッチングすることによって、リセス部上にコンタクトホールを形成する。等方性エッチングを用いて、コンタクトホールの内壁の層間絶縁膜をさらにエッチングすることによって、コンタクトホールの底面を広げる。コンタクトホール内に導電性材料を埋め込むことによってアクティブエリアのリセス部と接触するコンタクトを形成する。
【図面の簡単な説明】
【０００７】
【図１】本実施形態による半導体装置の製造方法を示す平面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に示す構造の平面図。
【図６】図４に続く、半導体装置の製造方法を示す断面図。
【図７】図６に続く、半導体装置の製造方法を示す断面図。
【図８】図７に続く、半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す断面図。
【図１０】図９に続く、半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法を示す断面図、本実施形態による半導体装置の構成を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
本実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリ装置のセルトランジスタに適用することができる。また、本実施形態は、メモリ装置以外の半導体装置にも適用することができる。
【００１０】
図１〜図１１を参照して、本実施形態による半導体装置の製造方法を説明する。半導体装置は、例えば、メモリ装置のセルトランジスタである。
【００１１】
図１は、本実施形態による半導体装置の製造方法を示す平面図である。まず、半導体基板１０を準備する。半導体基板１０は、例えば、シリコン基板である。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、半導体基板１０にトレンチを形成し、そのトレンチに絶縁膜を充填する。この絶縁膜は、例えば、ＨＤＰ（High Density Plasma）によるシリコン酸化膜を用いて形成される。これにより、半導体基板１０の表面に素子分離領域ＳＴＩ（Shallow Trench Isolation）が形成される。図１に示すように、素子分離領域ＳＴＩは、アクティブエリアＡＡを規定する。これにより、複数のアクティブエリアＡＡは、第１の方向Ｄ１に延伸し、ストライプ状に形成される。隣接するアクティブエリアＡＡ間には、素子分離領域ＳＴＩが設けられており、素子分離領域ＳＴＩはアクティブエリアＡＡ間を電気的に分離している。
【００１２】
次に、図２に示すように、リソグラフィ技術およびＲＩＥ法を用いて、アクティブエリアＡＡにゲートトレンチＧＴＲを形成する。図２および図３は、図１の２−２線に沿った断面図に対応する。ゲートトレンチＧＴＲは、アクティブエリアＡＡのうちゲート電極Ｇが通過する領域に形成される。即ち、ゲートトレンチＧＴＲは、ゲート電極Ｇと同様に、アクティブエリアＡＡの延伸方向Ｄ１に対してほぼ直交する方向Ｄ２に延伸している（図５参照）。
【００１３】
次に、アクティブエリアＡＡの表面およびゲートトレンチＧＴＲの内面にゲート絶縁膜２０が形成される。ゲート絶縁膜２０は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の高い高誘電体材料（例えば、シリコン酸窒化膜、ＨｆＯ２等）を用いて形成される。
【００１４】
次に、図３に示すように、ゲート電極Ｇの材料がゲート絶縁膜２０上に堆積される。このとき、ゲート電極Ｇの材料は、ゲートトレンチＧＴＲ内に埋め込まれる。ゲート電極Ｇの材料は、例えば、ポリシリコンまたは金属等の導電性材料を用いて形成される。
【００１５】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いてゲート電極Ｇの材料を平坦化した後、ゲート電極Ｇ上にバリアメタル層ＢＭを堆積する。バリアメタル層ＢＭは、例えば、ＴｉＮ等の導電性材料を用いて形成される。
【００１６】
次に、バリアメタル層ＢＭ上に配線層ＷＲが形成され、配線層ＷＲ上にハードマスクＨＭの材料が形成される。配線層ＷＲは、例えば、タングステン、モリブデン等の金属を用いて形成される。ハードマスクＨＭは、例えば、シリコン窒化膜等の絶縁膜を用いて形成される。これにより、図３に示す構造が得られる。
【００１７】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスクＨＭの材料をゲート電極Ｇのレイアウトパターンに加工する。さらに、ハードマスクＨＭをマスクとして用いて、ＲＩＥ法によって配線層ＷＲ、バリアメタル層ＢＭおよびゲート電極Ｇの材料をゲート電極Ｇのレイアウトパターンに加工する。これにより、図４に示す構造が得られる。
【００１８】
ゲート電極Ｇは、ゲートトレンチＧＴＲ内に設けられているが、完全な埋込み型ゲート電極とは異なり、半導体基板１０の表面上方にも設けられている。
【００１９】
この段階での平面図は、図５に示す。図５は、図４に示す構造の平面図である。図５には、アクティブエリアＡＡ、素子分離領域ＳＴＩおよびゲート電極Ｇの配置関係が示されている。複数のゲート電極Ｇは、アクセスエリアＡＡの延伸方向Ｄ１に対してほぼ直交する第２の方向Ｄ２に延伸しており、平面レイアウトにおいてストライプ状に配置されている。
【００２０】
図６〜図１１を参照して本実施形態による製造方法の説明を続ける。図６〜図１１の（Ａ）は図５のＡ−Ａ線に沿った断面図に対応し、図６〜図１１の（Ｂ）は図５のＢ−Ｂ線に沿った断面図に対応する。
【００２１】
ゲート電極Ｇ、バリアメタル層ＢＭ、配線層ＷＲ、ハードマスクＨＭの各側面、アクティブエリアＡＡおよび素子分離領域ＳＴＩ上にスペーサ３０および側壁膜４０を堆積する。スペーサ３０および側壁膜４０は、例えば、シリコン窒化膜等の絶縁膜を用いて形成される。続いて、スペーサ３０および側壁膜４０をエッチングバックすることによって、ゲート電極Ｇ、バリアメタル層ＢＭ、配線層ＷＲ、ハードマスクＨＭの各側面にあるスペーサ３０および側壁膜４０を残置させたまま、アクティブエリアＡＡおよび素子分離領域ＳＴＩ上のスペーサ３０および側壁膜４０を除去する。これにより、図６（Ａ）および図６（Ｂ）に示す構造が得られる。
【００２２】
次に、スペーサ３０、側壁膜４０およびハードマスクＨＭ等をマスクとして用いて、アクティブエリアＡＡに不純物をイオン注入する。これにより、アクティブエリアＡＡに拡散層５０が形成される。拡散層５０は、例えば、ソースまたはドレインとして機能する。尚、この段階で、エッチングストッパとして用いられる絶縁膜は形成されていない。
【００２３】
次に、図７（Ａ）および図７（Ｂ）に示すように、複数のゲート電極Ｇ間のアクティブエリアＡＡを選択的にエッチングすることによって、アクティブエリアＡＡにリセス部ＲＣＳを形成する。アクティブエリアＡＡは、ハードマスクＨＭ、素子分離領域ＳＴＩ、スペーサ３０および側壁膜４０をマスクとして用いて自己整合的にエッチングされる。ここで、スペーサ３０および側壁膜４０をまとめて保護絶縁膜３０、４０とも呼ぶ。
【００２４】
エッチング前において、アクティブエリアＡＡおよび素子分離領域ＳＴＩは、ほぼ同じ高さであり、図５に示すように平面レイアウトにおいてはゲート電極Ｇの延伸方向Ｄ２に直線状に交互に配列されている。よって、コンタクトホールＣＨのような小さな孔を介してアクティブエリアＡＡをエッチングする場合と比較して、本実施形態は、リセス部ＲＣＳの形成が非常に容易であることが分かる。
【００２５】
エッチング後において、リセス部ＲＣＳは、図７（Ｂ）に示すように、素子分離領域ＳＴＩの表面よりも低い位置まで窪んでいる。リセス部ＲＣＳは、図７（Ａ）に示すように、アクティブエリアＡＡの延伸方向Ｄ１の断面において円弧形状に形成されている。
【００２６】
リセス部ＲＣＳは、ゲート電極Ｇおよび保護絶縁膜３０、４０で被覆されている領域以外のアクティブエリアＡＡに形成される。即ち、図５の平面図において、リセス部ＲＣＳは、斜線で示されている領域に形成される。
【００２７】
ハードマスクＨＭおよび保護絶縁膜３０、４０は、上述の通り、拡散層５０の形成時におけるマスクとしてだけでなく、リセス部ＲＣＳの形成時におけるマスクとしても機能する。
【００２８】
次に、図８（Ａ）および図８（Ｂ）に示すように、アクティブエリアＡＡ、素子分離領域ＳＴＩおよびゲート電極Ｇ上に層間絶縁膜ＩＬＤ１を堆積する。ＣＭＰ法を用いて層間絶縁膜ＩＬＤ１を平坦化した後、層間絶縁膜ＩＬＤ１上に層間絶縁膜ＩＬＤ２を堆積する。層間絶縁膜ＩＬＤ１、ＩＬＤ２は、例えば、シリコン酸化膜（ポリイミド）等の絶縁膜を用いて形成される。
【００２９】
次に、リソグラフィ技術およびＲＩＥ法を用いて、図９（Ａ）および図９（Ｂ）に示すように、コンタクトホールＣＨを形成する。このとき、異方性エッチングを用いて層間絶縁膜ＩＬＤ１、ＩＬＤ２をエッチングすることによって、コンタクトホールＣＨは、隣接するゲート電極Ｇ間のリセス部ＲＣＳ上に形成される。
【００３０】
次に、ウェットエッチング、ＣＤＥ（Chemical Dry Etching）等の等方性エッチングを用いて、コンタクトホールＣＨの内壁の層間絶縁膜ＩＬＤ１、ＩＬＤ２をさらにエッチングする。例えば、希フッ酸（ＤＨＦ）を用いたウェットエッチングにより、コンタクトホールＣＨの内壁の層間絶縁膜ＩＬＤ１、ＩＬＤ２をエッチングする。これにより、図１０（Ａ）および図１０（Ｂ）に示すように、コンタクトホールＣＨの底面を広げ、リセス部ＲＣＳの表面を広く露出させる。
【００３１】
このとき、コンタクトホールＣＨの底面は、素子分離領域ＳＴＩとアクティブエリアＡＡとの境界まで広げられてもよい。即ち、コンタクトホールＣＨは、素子分離領域ＳＴＩとアクティブエリアＡＡとの境界において素子分離領域ＳＴＩの側面に接触していてもよい。ただし、層間絶縁膜ＩＬＤ１が、コンタクトホールＣＨと素子分離領域ＳＴＩとの間に残存していても問題はない。
【００３２】
次に、図１１（Ａ）および図１１（Ｂ）に示すように、リセス部ＲＣＳ（アクティブエリアＡＡ）の表面にシリサイド層６０を形成する。次に、コンタクトホールＣＨの内面にバリアメタルＢＭを形成する。バリアメタルＢＭは、例えば、ＴｉＮを用いて形成される。さらに、ＣＶＤ（Chemical Vapor Deposition）法を用いて、コンタクトホールＣＨ内に導電性材料を埋め込むことによって、アクティブエリアＡＡのリセス部ＲＣＳと接触するコンタクトＣＮＴを形成する。コンタクトＣＮＴは、例えば、タングステン等の金属を用いて形成される。
【００３３】
その後、配線層および層間絶縁膜等を形成することによって、本実施形態による半導体装置が完成する。
【００３４】
尚、本実施形態において、リセス部ＲＣＳは、拡散層５０の形成後に形成されている。しかし、リセス部ＲＣＳを拡散層５０の形成前に形成し、その後、拡散層５０を形成してもよい。
【００３５】
本実施形態によれば、ゲート電極Ｇの形成後、かつ、コンタクトホールＣＨの形成前にリセス部ＲＣＳがアクティブエリアＡＡに形成されている。このとき、メモリ領域にリソグラフィ技術を用いることなく、リセス部ＲＣＳは、ゲート電極Ｇの保護絶縁膜３０、４０および素子分離領域ＳＴＩをマスクとして自己整合的に形成され得る。
【００３６】
隣接するゲート電極Ｇ間の間隙は直線状であり、コンタクトホールＣＨのような穴ではない。尚且つ、隣接するゲート電極Ｇ間の間隔は、コンタクトホールＣＨの開口径より大きい。従って、コンタクトホールＣＨを介してアクティブエリアＡＡの表面をエッチングする場合と比較すると、本実施形態による製造方法は、エッチングレートの制御が容易であり、かつ、リセス部ＲＣＳの大きさや深さのばらつきが小さい。その結果、コンタクト抵抗のばらつきが小さくなる。
【００３７】
また、リセス部ＲＣＳは、アクティブエリアＡＡの延伸方向Ｄ１の断面において円弧形状に形成されている。尚且つ、コンタクトホールＣＨが、隣接する素子分離領域ＳＴＩ間に亘って形成されている。従って、コンタクトＣＮＴとアクティブエリアＡＡ（拡散層５０）との接触面積が従来よりも広くなる。その結果、コンタクト抵抗が低減される。
【００３８】
素子分離領域ＳＴＩがＨＤＰにより形成されたシリコン酸化膜である場合、素子分離領域ＳＴＩのシリコン酸化膜は、層間絶縁膜ＩＬＤ１、ＩＬＤ２のポリイミドよりも密度が高い。従って、素子分離領域ＳＴＩの側面８０をエッチングストッパとして用いて、コンタクトホールＣＨの側壁を素子分離領域ＳＴＩの側面８０までエッチングすることができる。これにより、コンタクト抵抗をさらに低減させることができる。
【００３９】
さらに、本実施形態では、アクティブエリアＡＡ上にエッチングストッパ膜が設けられていない。従来、全てのコンタクトホールを完全に開口させるためには、或る程度、オーバーエッチングが必要となる。このため、コンタクトホールの形成時に、アクティブエリアＡＡ上にエッチングストッパ膜を設け、エッチングストッパ膜によってコンタクトホールの底部を検出していた。コンタクトホールの形成後、その底部のエッチングストッパ膜を除去する。そして、コンタクトホールを介してアクティブエリアＡＡにリセス部を形成していた。
【００４０】
これに対し、本実施形態では、エッチングストッパ膜は不要である。これは、コンタクトホール形成時にオーバーエッチングをするが、このオーバーエッチング時に形成されるコンタクトホール底部の酸化膜は希フッ酸（ＤＨＦ）処理によって除去されるからである。この場合、コンタクトホールの径が大きくなるが、ＭＴＪ素子等のメモリ素子をコンタクトホール上方に設ける場合には、コンタクトホールの径は問題とならない。
【００４１】
さらに、本実施形態では、リセス部ＲＣＳは、ゲート電極Ｇの形成後に形成されている。これにより、リセス部ＲＣＳを自己整合的に形成することができる。ゲート電極がアクティブエリアの表面よりも下に埋め込まれた埋込みゲート電極である場合には、リセス部をゲート電極よりも先に形成してもゲート電極とコンタクトとが短絡しないと考えられる。しかし、本実施形態のように、ゲート電極ＧがアクティブエリアＡＡの上方にも設けられている場合、リセス部ＲＣＳをゲート電極Ｇよりも先に形成すると、ゲート電極Ｇをマスクとして用いてリセス部ＲＣＳを自己整合的に形成することができない。この場合、コンタクトＣＮＴがゲート電極Ｇに短絡してしまうおそれがある。これに対し、本実施形態のようにリセス部ＲＣＳをゲート電極Ｇよりも後に形成すれば、ゲート電極ＧがアクティブエリアＡＡの上方にも設けられていても、コンタクトＣＮＴとゲート電極Ｇとの間の短絡を抑制することができる。
【００４２】
比較例として、コンタクトホールを介してコンタクト底部にリセス部を形成した場合、第１の方向Ｄ１における断面においてリセス部の幅は約４５ｎｍとなった。また、コンタクトとアクティブエリアとの接触面積は約９１０ｎｍ２となった。
【００４３】
一方、本実施形態による製造方法を用いて同一のコンタクトを形成した場合、リセス部の幅が約９２ｎｍとなった。また、コンタクトとアクティブエリアとの接触面積は約３８００ｎｍ２となった。即ち、本実施形態によれば、コンタクトとアクティブエリアとの接触面積は、比較例のそれよりも約４倍大きくなった。
【００４４】
次に、本実施形態による製造方法に従って形成された半導体装置の構成を説明する。本実施形態に従って形成された半導体装置は、図１１に示すような構成を有する。半導体装置は、半導体基板１０の表面に設けられた素子分離領域ＳＴＩおよびアクティブエリアＡＡを備える。複数のゲート電極Ｇは、アクティブエリアＡＡの上方に設けられている。リセス部ＲＣＳは、複数のゲート電極Ｇ間にあるアクティブエリアＡＡの表面に設けられ、素子分離領域ＳＴＩの表面よりも窪んでいる。リセス部ＲＣＳにおいて、コンタクトＣＮＴは、アクティブエリアＡＡ（拡散層５０）に接触し、かつ、素子分離領域ＳＴＩとアクティブエリアＡＡとの間の境界部において素子分離領域ＳＴＩの側面８０に接触している。
【００４５】
ゲート電極Ｇは、アクティブエリアＡＡとほぼ直交するように設けられている。従って、リセス部ＲＣＳおよびコンタクトＣＮＴは、複数のゲート電極Ｇ間にあるアクティブエリアＡＡ上に設けられる。リセス部ＲＣＳは、アクティブエリアＡＡの延伸方向Ｄ１の断面において円弧形状に形成されている。
【００４６】
また、本実施形態では、コンタクトＣＮＴだけでなく、ゲート電極Ｇもリセス構造に形成されている。即ち、ゲート電極Ｇは、半導体基板１０の表面に形成されたゲートトレンチＧＴＲ内に埋め込まれ、かつ、半導体基板１０の表面上方にも突出するように形成されている。トランジスタのチャネルはゲート電極Ｇの底部において形成され、隣接する拡散層５０間（ソース−ドレイン間）を導通状態にすることができる。
【００４７】
本実施形態によれば、コンタクトＣＮＴがリセス部ＲＣＳにおいて拡散層５０に接触している。よって、コンタクト面積が広くなり、それにより、コンタクト抵抗が低減する。コンタクトＣＮＴの底面は、隣接する素子分離領域ＳＴＩ間において素子分離領域ＳＴＩの側面８０まで広がっている。よって、コンタクト面積はさらに広くなり、それにより、コンタクト抵抗はさらに低減する。
【００４８】
アクティブエリアＡＡとコンタクトＣＮＴとの間にはシリサイド層６０が設けられていてもよい。これにより、コンタクト抵抗はさらに低減する。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５０】
１０・・・半導体基板、ＳＴＩ・・・素子分離領域、ＡＡ・・・アクティブエリア、ＧＴＲ・・・ゲートトレンチ、２０・・・ゲート絶縁膜、Ｇ・・・ゲート電極、ＢＭ・・・バリアメタル、ＷＲ・・・配線、ＨＭ・・・ハードマスク、３０・・・スペーサ、４０・・・側壁膜、５０・・・拡散層、６０・・・シリサイド層、ＲＣＳ・・・リセス部、８０・・・側面、ＩＬＤ１，ＩＬＤ２・・・層間絶縁膜、ＣＨ・・・コンタクトホール、ＣＮＴ・・・コンタクト
【図１】
2014022688.tif 000003
【図２】
2014022688.tif 000004
【図３】
2014022688.tif 000005
【図４】
2014022688.tif 000006
【図５】
2014022688.tif 000007
【図６】
2014022688.tif 000008
【図７】
2014022688.tif 000009
【図８】
2014022688.tif 000010
【図９】
2014022688.tif 000011
【図１０】
2014022688.tif 000012
【図１１】
2014022688.tif 000013