(57)【要約】【課題】より精度良く照度検出や動き検出を行う。【解決手段】光電変換素子と、光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、フローティングディフュージョンの電荷をリセットするリセットトランジスタと、フローティングディフュージョンの電荷を出力する出力トランジスタとを備える複数の単位画素が２次元に配列されてなる画素アレイを備え、複数の単位画素のうちの少なくとも一部のフローティングディフュージョンは、出力トランジスタを介して電気的に接続される。本技術は、例えば、CMOSイメージセンサに適用することができる。【選択図】図３
2014209696.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、
前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電荷を出力する出力トランジスタと
を備える複数の単位画素が２次元に配列されてなる画素アレイを備え、
複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される
固体撮像装置。
【請求項２】
複数の前記単位画素のうちの少なくとも一部の前記出力トランジスタから出力される電荷を加算する加算ノードと、
前記加算ノードにおいて加算された電荷を加算信号として読み出す加算信号読み出し回路とをさらに備える
請求項１に記載の固体撮像装置。
【請求項３】
前記加算ノードは、前記画素アレイにおける全ての前記単位画素の前記出力トランジスタから出力される電荷を加算する
請求項２に記載の固体撮像装置。
【請求項４】
前記加算ノードは、前記画素アレイの各領域における前記単位画素の集合である画素ブロック毎に設けられ、前記画素ブロックに含まれる前記単位画素の前記出力トランジスタから出力される電荷を加算する
請求項２に記載の固体撮像装置。
【請求項５】
前記単位画素は、前記フローティングディフュージョンの電荷に対応する信号を出力する増幅トランジスタをさらに備え、
前記画素ブロックに含まれる所定の単位画素の前記増幅トランジスタは、前記画素ブロック毎の前記加算信号を前記加算信号読み出し回路に出力する
請求項４に記載の固体撮像装置。
【請求項６】
前記単位画素の列毎に垂直信号線を備え、
前記画素ブロックに含まれる所定の単位画素の前記増幅トランジスタは、前記画素ブロック毎の前記加算信号を、前記垂直信号線を介して前記加算信号読み出し回路に出力する
請求項５に記載の固体撮像装置。
【請求項７】
前記単位画素は、前記増幅トランジスタの出力を前記垂直信号線に供給する選択トランジスタをさらに備え、
前記単位画素の行毎に与えられる駆動信号により選択された前記選択トランジスタを備える前記単位画素の前記増幅トランジスタは、前記画素ブロック毎の前記加算信号を、前記垂直信号線を介して前記加算信号読み出し回路に出力する
請求項６に記載の固体撮像装置。
【請求項８】
前記加算信号読み出し回路は、
前記画素ブロック毎の前記加算信号が出力される前記垂直信号線に接続されているA/D変換器と、
前記画素ブロック毎の前記加算信号が出力されない前記垂直信号線に接続されているダミー負荷とを有する
請求項７に記載の固体撮像装置。
【請求項９】
前記加算信号読み出し回路は、前記垂直信号線に接続されている列毎のA/D変換器を有し、
列選択信号により選択された列の前記垂直信号線に接続されている前記A/D変換器に、前記画素ブロック毎の前記加算信号が出力される
請求項７に記載の固体撮像装置。
【請求項１０】
前記画素アレイが形成される基板に対して所定電位を印加する基板電位制御回路をさらに備え、
前記基板電位制御回路は、前記光電変換素子に蓄積された電荷を排出するシャッタ動作時に、前記基板に対して接地電位を印加し、前記光電変換素子に電荷を蓄積する蓄積動作時に、前記基板に対して所定の正電位を印加する
請求項１に記載の固体撮像装置。
【請求項１１】
前記基板電位制御回路は、前記蓄積動作後の、前記単位画素から出力される電荷を画素信号として読み出す画素信号読み出し動作時に、前記基板に対して接地電位を印加する
請求項１０に記載の固体撮像装置。
【請求項１２】
光電変換素子と、
前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電荷を出力する出力トランジスタと
を備える複数の単位画素が２次元に配列されてなる画素アレイを備え、
複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される固体撮像装置の信号読み出し方法において、
前記固体撮像装置は、
複数の前記単位画素のうちの少なくとも一部の前記出力トランジスタから出力される電荷が加算された加算信号を読み出す
ステップを含む信号読み出し方法。
【請求項１３】
光電変換素子と、
前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電荷を出力する出力トランジスタと
を備える複数の単位画素が２次元に配列されてなる画素アレイを備え、
複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される固体撮像装置
を備える電子機器。
【請求項１４】
光電変換素子に蓄積された電荷に対応する信号を出力する複数の単位画素が２次元に配列されてなる画素アレイと、
前記単位画素の列毎に形成された垂直信号線と、
前記単位画素の所定列の前記垂直信号線に出力される信号を加算することで加算信号を読み出す加算信号読み出し回路と
を備え、
前記加算信号読み出し回路は、
前記所定列に対応して設けられ、一端が前記垂直信号線に接続された容量素子と、
前記容量素子それぞれの他端に接続され、前記垂直信号線に出力される信号を加算して出力する出力回路と
を有する
固体撮像装置。
【請求項１５】
前記加算信号読み出し回路は、前記垂直信号線と前記容量素子とを電気的に接続するスイッチをさらに有する
請求項１４に記載の固体撮像装置。
【請求項１６】
前記単位画素の集合である画素ブロックから出力される信号を加算する加算ノードをさらに備え、
前記加算信号読み出し回路は、複数列毎の前記垂直信号線に出力される前記加算ノードからの信号を加算して出力する複数の前記出力回路を備える
請求項１５に記載の固体撮像装置。
【請求項１７】
光電変換素子と、前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、前記フローティングディフュージョンの電荷に対応する信号を出力する増幅トランジスタとを備える複数の単位画素が２次元に配列されてなる画素アレイと、
前記画素アレイの所定の領域に配列される前記単位画素の前記リセットトランジスタのドレインに接続されている電源配線を介して出力される電荷を加算した加算信号を読み出す読み出し回路と
を備え、
前記電源配線は、有効画素としての前記単位画素が配列される有効画素領域と、オプティカルブラックとしての前記単位画素が配列されるオプティカルブラック領域とで電気的に分離されて形成され、
前記読み出し回路は、前記有効画素領域の前記加算信号と、前記オプティカルブラック領域の前記加算信号のそれぞれを読み出す
固体撮像装置。
【請求項１８】
前記単位画素の列毎に形成された垂直信号線と、
前記垂直信号線に接続され、前記増幅トランジスタとソースフォロワ回路を構成する負荷MOS（Metal Oxide Semiconductor）とをさらに備え、
前記読み出し回路が前記加算信号を読み出すとき、前記負荷MOSはオフされる
請求項１７に記載の固体撮像装置。
【請求項１９】
前記有効画素領域の前記電源配線と電源とを接続する第１のトランジスタと、
前記オプティカルブラック領域の前記電源配線と前記電源とを接続する第２のトランジスタとをさらに備え、
前記第２のトランジスタは、前記第１のトランジスタより接合容量が小さくなるように構成される
請求項１７に記載の固体撮像装置。
【請求項２０】
前記有効画素領域の前記電源配線と、前記オプティカルブラック領域の前記電源配線とは配線レイアウトが異なるように構成される
請求項１７に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置、信号読み出し方法、および電子機器に関し、特に、照度検出や動き検出を行うことができるようにする固体撮像装置、信号読み出し方法、および電子機器に関する。
【背景技術】
【０００２】
従来、イメージセンサにおける信号の読み出しには、高解像度および高フレームレートは要求されるが、低消費電力、高S/N（Signal to Noise ratio）、および広ダイナミックレンジはさほど要求されない場合と、逆に、超低消費電力、高S/N、および広ダイナミックレンジは要求されるが、解像度およびフレームレートはある程度の値で許容される場合とがある。
【０００３】
一般的に、イメージセンサを搭載した撮像装置で被写体を撮像する際には、前者が要求される。
【０００４】
一方、近年のイメージセンサには、被写体の動きを検出する動き検出機能や、撮影環境の照度を検出する照度検出機能を備えるものがあり、照度検出や動き検出を行う際には、後者が求められる。
【０００５】
例えば、照度検出機能を備えるイメージセンサとして、画素アレイの全画素の画素値を同時に読み出すことで、照度を検出するようにしたものがある（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００９／００８４９４３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
イメージセンサに動き検出機能を持たせる場合、画素アレイを複数の領域に分割し、それぞれの領域における画素値を読み出す必要がある。また、イメージセンサに照度検出機能を持たせる場合、非常に広いダイナミックレンジが要求されるため、全画素一括ではなく、画素アレイを複数の領域に分割した部分領域毎に画素値を読み出し、部分領域毎に値が飽和しているか否かの判定を行うことが望ましい。
【０００８】
一般的な照度計においては、フォトダイオードの前に光拡散板が配置されることで、撮影環境に照度の分布がある場合でも、平均化された光がフォトダイオードに入射されるようになされている。一方、イメージセンサとレンズとを組み合わせて形成されたカメラモジュールにおいては、フォトダイオードの前にレンズが配置される。このようなカメラモジュール、例えば携帯電話機に設けられているいわゆるサブカメラ（インカメラとも呼ばれる）等の、単焦点レンズを用いたカメラモジュールでは、数10cm以上のある程度距離が離れた位置にある光源に対して焦点が合ってしまう。そのため、画素アレイに入射される光の照度は大きな分布を持つことになり、イメージセンサには非常に広いダイナミックレンジが要求されることになる。
【０００９】
しかしながら、特許文献１の技術のように、画素のリセットトランジスタから信号を読み出す方式では、画素アレイを複数の領域に分割した場合に、最外周以外の部分領域から信号を読み出すことは困難であり、事実上、３×３以上の部分領域に分割することはできなかった。すなわち、従来の技術では、撮像領域の部分領域毎に照度や動きを検出することはできず、精度の良い照度検出を行うことができなかった。
【００１０】
また、上述した構成の場合、画素のリセットトランジスタの電源をフローティング状態とするためのスイッチを設ける必要がある。このスイッチを大きくすると面積が増えチップサイズが大きくなってしまい、このスイッチを小さくすると電源線のインピーダンスが高くなり画質が劣化してしまうというデメリットがあった。
【００１１】
本技術は、このような状況に鑑みてなされたものであり、より精度良く照度検出や動き検出を行うことができるようにするものである。
【課題を解決するための手段】
【００１２】
本技術の第１の側面の固体撮像装置は、光電変換素子と、前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、前記フローティングディフュージョンの電荷を出力する出力トランジスタとを備える複数の単位画素が２次元に配列されてなる画素アレイを備え、複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される。
【００１３】
前記固体撮像装置には、複数の前記単位画素のうちの少なくとも一部の前記出力トランジスタから出力される電荷を加算する加算ノードと、前記加算ノードにおいて加算された電荷を加算信号として読み出す加算信号読み出し回路とをさらに設けることができる。
【００１４】
前記加算ノードには、前記画素アレイにおける全ての前記単位画素の前記出力トランジスタから出力される電荷を加算させることができる。
【００１５】
前記加算ノードは、前記画素アレイの各領域における前記単位画素の集合である画素ブロック毎に設けられ、前記画素ブロックに含まれる前記単位画素の前記出力トランジスタから出力される電荷を加算させることができる。
【００１６】
前記単位画素には、前記フローティングディフュージョンの電荷に対応する信号を出力する増幅トランジスタをさらに設け、前記画素ブロックに含まれる所定の単位画素の前記増幅トランジスタには、前記画素ブロック毎の前記加算信号を前記加算信号読み出し回路に出力させることができる。
【００１７】
前記固体撮像装置には、前記単位画素の列毎に垂直信号線を設け、前記画素ブロックに含まれる所定の単位画素の前記増幅トランジスタには、前記画素ブロック毎の前記加算信号を、前記垂直信号線を介して前記加算信号読み出し回路に出力させることができる。
【００１８】
前記単位画素には、前記増幅トランジスタの出力を前記垂直信号線に供給する選択トランジスタをさらに設け、前記単位画素の行毎に与えられる駆動信号により選択された前記選択トランジスタを備える前記単位画素の前記増幅トランジスタには、前記画素ブロック毎の前記加算信号を、前記垂直信号線を介して前記加算信号読み出し回路に出力させることができる。
【００１９】
前記加算信号読み出し回路には、前記画素ブロック毎の前記加算信号が出力される前記垂直信号線に接続されているA/D変換器と、前記画素ブロック毎の前記加算信号が出力されない前記垂直信号線に接続されているダミー負荷とを設けることができる。
【００２０】
前記加算信号読み出し回路には、前記垂直信号線に接続されている列毎のA/D変換器を設け、列選択信号により選択された列の前記垂直信号線に接続されている前記A/D変換器に、前記画素ブロック毎の前記加算信号が出力されるようにすることができる。
【００２１】
前記固体撮像装置には、前記画素アレイが形成される基板に対して所定電位を印加する基板電位制御回路をさらに設け、前記基板電位制御回路には、前記光電変換素子に蓄積された電荷を排出するシャッタ動作時に、前記基板に対して接地電位を印加させ、前記光電変換素子に電荷を蓄積する蓄積動作時に、前記基板に対して所定の正電位を印加させることができる。
【００２２】
前記基板電位制御回路には、前記蓄積動作後の、前記単位画素から出力される電荷を画素信号として読み出す画素信号読み出し動作時に、前記基板に対して接地電位を印加させることができる。
【００２３】
本技術の第１の側面の信号読み出し方法は、光電変換素子と、前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、前記フローティングディフュージョンの電荷を出力する出力トランジスタとを備える複数の単位画素が２次元に配列されてなる画素アレイを備え、複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される固体撮像装置の信号読み出し方法であって、前記固体撮像装置が、複数の前記単位画素のうちの少なくとも一部の前記出力トランジスタから出力される電荷が加算された加算信号を読み出すステップを含む。
【００２４】
本技術の第１の側面の電子機器は、光電変換素子と、前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、前記フローティングディフュージョンの電荷を出力する出力トランジスタとを備える複数の単位画素が２次元に配列されてなる画素アレイを備え、複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される固体撮像装置を備える。
【００２５】
本技術の第２の側面の固体撮像装置は、光電変換素子に蓄積された電荷に対応する信号を出力する複数の単位画素が２次元に配列されてなる画素アレイと、前記単位画素の列毎に形成された垂直信号線と、前記単位画素の所定列の前記垂直信号線に出力される信号を加算することで加算信号を読み出す加算信号読み出し回路とを備え、前記加算信号読み出し回路は、前記所定列に対応して設けられ、一端が前記垂直信号線に接続された容量素子と、前記容量素子それぞれの他端に接続され、前記垂直信号線に出力される信号を加算して出力する出力回路とを有する。  
【００２６】
前記加算信号読み出し回路には、前記垂直信号線と前記容量素子とを電気的に接続するスイッチをさらに設けることができる。
【００２７】
前記固体撮像装置には、前記単位画素の集合である画素ブロックから出力される信号を加算する加算ノードをさらに設け、前記加算信号読み出し回路には、複数列毎の前記垂直信号線に出力される前記加算ノードからの信号を加算して出力する複数の前記出力回路を設けることができる。
【００２８】
本技術の第３の側面の固体撮像装置は、光電変換素子と、前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、前記フローティングディフュージョンの電荷に対応する信号を出力する増幅トランジスタとを備える複数の単位画素が２次元に配列されてなる画素アレイと、前記画素アレイの所定の領域に配列される前記単位画素の前記リセットトランジスタのドレインに接続されている電源配線を介して出力される電荷を加算した加算信号を読み出す読み出し回路とを備え、前記電源配線は、有効画素としての前記単位画素が配列される有効画素領域と、オプティカルブラックとしての前記単位画素が配列されるオプティカルブラック領域とで電気的に分離されて形成され、前記読み出し回路は、前記有効画素領域の前記加算信号と、前記オプティカルブラック領域の前記加算信号のそれぞれを読み出す。
【００２９】
前記固体撮像装置には、前記単位画素の列毎に形成された垂直信号線と、前記垂直信号線に接続され、前記増幅トランジスタとソースフォロワ回路を構成する負荷MOS（Metal Oxide Semiconductor）とをさらに設け、前記読み出し回路が前記加算信号を読み出すとき、前記負荷MOSはオフされるようにすることができる。
【００３０】
前記固体撮像装置には、前記有効画素領域の前記電源配線と電源とを接続する第１のトランジスタと、前記オプティカルブラック領域の前記電源配線と前記電源とを接続する第２のトランジスタとをさらに設け、前記第２のトランジスタは、前記第１のトランジスタより接合容量が小さくなるように構成されるようにすることができる。
【００３１】
前記有効画素領域の前記電源配線と、前記オプティカルブラック領域の前記電源配線とは配線レイアウトが異なるように構成されるようにすることができる。
【００３２】
本技術の第１の側面においては、複数の単位画素のうちの少なくとも一部のフローティングディフュージョンが、出力トランジスタを介して電気的に接続される。
【００３３】
本技術の第２の側面においては、単位画素の所定列の垂直信号線に出力される信号が加算される。
【００３４】
本技術の第３の側面においては、電源配線が、有効画素としての単位画素が配列される有効画素領域と、オプティカルブラックとしての単位画素が配列されるオプティカルブラック領域とで電気的に分離されて形成され、有効画素領域の加算信号と、オプティカルブラック領域の加算信号のそれぞれが読み出される。
【発明の効果】
【００３５】
本技術の第１乃至第３の側面によれば、より精度良く照度検出や動き検出を行うことが可能となる。
【図面の簡単な説明】
【００３６】
【図１】本技術を適用したCMOSイメージセンサの第１の実施の形態の構成例を示す図である。
【図２】単位画素の構成例を示す図である。
【図３】画素アレイの構成例を示す図である。
【図４】加算信号の読み出しについて説明するタイミングチャートである。
【図５】行毎の画素信号の読み出しについて説明するタイミングチャートである。
【図６】加算信号の読み出しについて説明するタイミングチャートである。
【図７】本技術を適用したCMOSイメージセンサの第２の実施の形態の構成例を示す図である。
【図８】画素アレイ、AFE回路、および加算信号読み出し回路の構成例を示す図である。
【図９】加算信号の読み出しについて説明するタイミングチャートである。
【図１０】本技術を適用したCMOSイメージセンサの第３の実施の形態の構成例を示す図である。
【図１１】画素アレイおよびAFE回路の構成例を示す図である。
【図１２】加算信号の読み出しについて説明するタイミングチャートである。
【図１３】加算信号の読み出しについて説明するタイミングチャートである。
【図１４】加算信号の読み出しについて説明するタイミングチャートである。
【図１５】本技術を適用したCMOSイメージセンサの第４の実施の形態の構成例を示す図である。
【図１６】画素アレイおよびAFE回路の構成例を示す図である。
【図１７】加算信号の読み出しについて説明するタイミングチャートである。
【図１８】行毎の画素信号の読み出しについて説明するタイミングチャートである。
【図１９】本技術を適用したCMOSイメージセンサの第５の実施の形態の構成例を示す図である。
【図２０】加算信号の読み出しについて説明するタイミングチャートである。
【図２１】加算信号の読み出しについて説明するタイミングチャートである。
【図２２】本技術を適用したCMOSイメージセンサの第６の実施の形態の構成例を示す図である。
【図２３】加算信号の読み出しについて説明するタイミングチャートである。
【図２４】単位画素の他の構成例を示す図である。
【図２５】本技術を適用したCMOSイメージセンサの第７の実施の形態の構成例を示す図である。
【図２６】単位画素の構成例を示す図である。
【図２７】画素アレイ、AFE回路、および加算信号読み出し回路の構成例を示す図である。
【図２８】加算信号の読み出しについて説明するタイミングチャートである。
【図２９】本技術を適用したCMOSイメージセンサの第８の実施の形態の構成例を示す図である。
【図３０】画素アレイ、AFE回路、および加算信号読み出し回路の構成例を示す図である。
【図３１】加算信号の読み出しについて説明するタイミングチャートである。
【図３２】本技術を適用したCMOSイメージセンサの第９の実施の形態の構成例を示す図である。
【図３３】画素アレイの構成例を示す図である。
【図３４】従来の画素配列について説明する図である。
【図３５】本実施の形態の画素配列の例について説明する図である。
【図３６】電源配線について説明する図である。
【図３７】有効画素領域の配線レイアウトを示す図である。
【図３８】OPB領域の配線レイアウトを示す図である。
【図３９】本実施の形態の画素配列の他の例について説明する図である。
【図４０】本技術を適用した電子機器の一実施の形態の構成例を示す図である。
【発明を実施するための形態】
【００３７】
以下、本技術の実施の形態について図を参照して説明する。
【００３８】
［本技術を適用したCMOSイメージセンサの第１の実施の形態］
図１は、本技術を適用した固体撮像装置としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示す図である。
【００３９】
CMOSイメージセンサ３０は、画素アレイ４１、行選択回路４２、AFE（アナログフロントエンド）回路４３、画素駆動線４４、垂直信号線４５、加算信号読み出し回路４６、および加算ノード４７から構成される。画素アレイ４１乃至加算ノード４７は、図示せぬ半導体基板（チップ）上に形成されている。
【００４０】
画素アレイ４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の単位画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」といい、単位画素を、単に「画素」という場合もある。
【００４１】
画素アレイ４１には、行列状の画素配列に対して行毎に画素駆動線４４が図の左右方向（画素行の画素の配列方向）に沿って形成され、列毎に垂直信号線４５が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４４の一端は、行選択回路４２の各行に対応した出力端に接続されている。
【００４２】
行選択回路４２は、画素アレイ４１の各画素に対して駆動信号を供給することで、各画素を、全画素同時あるいは行単位等で駆動する。
【００４３】
行選択回路４２から供給される駆動信号によって選択された画素行の各単位画素から出力される画素信号は、垂直信号線４５の各々を通してAFE回路４３に供給される。
【００４４】
AFE回路４３は、画素アレイ４１の画素列毎に、選択行の各単位画素から垂直信号線４５を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。具体的には、AFE回路４３は、垂直信号線４５を通して出力される画素信号に対して、CDS(Correlated Double Sampling）処理およびA/D（Analog to Digital）変換を行う。
【００４５】
また、行選択回路４２から供給される駆動信号によって選択された各単位画素から出力される画素信号は、加算ノード４７を通して加算信号読み出し回路４６にも供給される。
【００４６】
加算信号読み出し回路４６は、加算ノード４７において加算された各単位画素からの画素信号に対して、A/D変換を行う。なお、加算信号読み出し回路４６は、CDS処理を行うようにしてもよい。
【００４７】
加算ノード４７は、各単位画素から出力される画素信号を加算し、加算信号として加算信号読み出し回路４６に供給する。
【００４８】
さらに、CMOSイメージセンサ３０は、AFE回路４３から出力される画素信号に対して加算処理等の種々の信号処理を行う信号処理部や、信号処理部での信号処理に当たって、その処理に必要なデータを一時的に格納するデータ格納部を含むように構成されてもよい。なお、信号処理部およびデータ格納部は、DSP(Digital Signal Processor)回路等として、CMOSイメージセンサ３０とは別の基板に設けられても構わないし、CMOSイメージセンサ３０と同じ基板上に搭載されても構わない。
【００４９】
［単位画素の回路構成例］
次に、図２を参照して、図１の画素アレイ４１に行列状に配置されている単位画素５０の回路構成例について説明する。
【００５０】
図２の単位画素５０は、フォトダイオード６１、転送トランジスタ６２、フローティングディフュージョン（FD）６３、リセットトランジスタ６４、増幅トランジスタ６５、選択トランジスタ６６、および出力トランジスタ６７から構成される。
【００５１】
フォトダイオード６１のカソードは基準電位に接続されており、フォトダイオード６１のアノードは、転送トランジスタ６２のソースに接続されている。転送トランジスタ６２のドレインは、それぞれリセットトランジスタ６４のドレイン、増幅トランジスタ６５のゲート、および出力トランジスタ６７のソースに接続されており、この接続点が、フローティングディフュージョン６３を構成する。
【００５２】
リセットトランジスタ６４のソースは、所定の電源VDDに接続されており、増幅トランジスタ６５のソースもまた、所定の電源VDDに接続されている。増幅トランジスタ６５のドレインは、選択トランジスタ６６のソースに接続されており、選択トランジスタ６６のドレインは、垂直信号線４５（VSL）に接続されている。また、垂直信号線４５は、増幅トランジスタ６５とともにソースフォロア回路を構成する定電流源に接続されている。
【００５３】
さらに、出力トランジスタ６７のドレインは、加算ノード４７（FDC）に接続されている。
【００５４】
転送トランジスタ６２、リセットトランジスタ６４、選択トランジスタ６６、および出力トランジスタ６７それぞれのゲートは、画素駆動線４４を介して、図１の行選択回路４２にそれぞれ接続されており、駆動信号TRG，RST，SEL，FDC_CONNECTがそれぞれ供給される。
【００５５】
フォトダイオード６１は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。
【００５６】
転送トランジスタ６２は、行選択回路４２から供給される駆動信号TRGに従って、フォトダイオード６１からフローティングディフュージョン６３への電荷の転送をオン／オフする。例えば、転送トランジスタ６２は、Ｈ（High）レベルの駆動信号TRGが供給されると、フォトダイオード６１に蓄積されている電荷を、フローティングディフュージョン６３に転送し、Ｌ（Low）レベルの駆動信号TRGが供給されると、電荷の転送を停止する。なお、転送トランジスタ６２が、フローティングディフュージョン６３への電荷の転送を停止している間、フォトダイオード６１が光電変換した電荷は、フォトダイオード６１に蓄積される。
【００５７】
フローティングディフュージョン６３は、フォトダイオード６１から転送トランジスタ６２を介して転送されてくる電荷を蓄積し、電圧に変換する。
【００５８】
リセットトランジスタ６４は、行選択回路４２から供給される駆動信号RSTに従って、フローティングディフュージョン６３に蓄積されている電荷の排出をオン／オフする。例えば、リセットトランジスタ６４は、Ｈレベルの駆動信号RSTが供給されると、フローティングディフュージョン６３を電源電圧VDDにクランプし、フローティングディフュージョン６３に蓄積されている電荷を排出（リセット）する。また、リセットトランジスタ６４は、Ｌレベルの駆動信号RSTが供給されると、フローティングディフュージョン６３を電気的に浮遊状態にする。
【００５９】
増幅トランジスタ６５は、フローティングディフュージョン６３に蓄積されている電荷に応じた電圧を増幅する。増幅トランジスタ６５により増幅された電圧（電圧信号）は、選択トランジスタ６６を介して垂直信号線４５に出力される。
【００６０】
選択トランジスタ６６は、行選択回路４２から供給される駆動信号SELに従って、増幅トランジスタ６５からの電圧信号の垂直信号線４５への出力をオン／オフする。例えば、選択トランジスタ６６は、Ｈレベルの駆動信号SELが供給されると、電圧信号を垂直信号線４５に出力し、Ｌレベルの駆動信号SELが供給されると、電圧信号の出力を停止する。
【００６１】
出力トランジスタ６７は、行選択回路４２から供給される駆動信号FDC_CONNECTに従って、フローティングディフュージョン６３に蓄積されている電荷の出力をオン／オフする。例えば、Ｈレベルの駆動信号FDC_CONNECTが供給されると、フローティングディフュージョン６３と加算ノード４７とが電気的に接続され、出力トランジスタ６７は、フローティングディフュージョン６３に蓄積されている電荷を加算ノード４７に出力する。
【００６２】
このように、単位画素５０は、行選択回路４２から供給される駆動信号TRG，RST，SEL，FDC_CONNECTに従って駆動する。
【００６３】
［画素アレイの回路構成例］
次に、図３を参照して、図２の単位画素５０が行列状に配列されてなる画素アレイ４１の回路構成例について説明する。なお、単位画素５０それぞれの構成については、図２を参照して説明したので省略する。
【００６４】
図３の画素アレイ４１は、単位画素５０が、行方向にＭ個、列方向にＮ個配列されて構成されている。
【００６５】
ここで、単位画素５０が配置されている行の行番号を上から順に０，１，２，・・・，M-1、列の列番号を上から順に０，１，２，・・・，N-1とし、以下においてもこれに従うものとする。
【００６６】
また、行番号がｍである画素行の各単位画素５０に供給される駆動信号をそれぞれTRG<m>，RST<m>，SEL<m>，FDC_CONNECT<m>等と表し、列番号がｎである画素列に対応する垂直信号線４５およびこれに出力される信号をVSL<n>等と表す。すなわち、例えば、行番号が０である画素行の各単位画素５０に供給される駆動信号はそれぞれTRG<0>，RST<0>，SEL<0>，FDC_CONNECT<0>と表され、列番号が０である画素列に対応する垂直信号線４５およびこれに出力される信号はVSL<0>と表される。また、加算ノード４７およびこれに出力される加算信号を、適宜FDCと表す。なお、電源電圧VDDは、全ての単位画素５０に対して同様に供給される。
【００６７】
また、図３の画素アレイ４１において、各単位画素５０の出力トランジスタ６７のドレインは、加算ノード４７に接続されている。すなわち、各単位画素５０の全てのフローティングディフュージョン６３は、出力トランジスタ６７を介して電気的に接続される。
【００６８】
これにより、画素アレイ４１における全ての単位画素５０のフローティングディフュージョン６３の電荷が加算された加算信号が、加算ノード４７を介して加算信号読み出し回路４６に読み出される。
【００６９】
［加算信号の読み出し］
ここで、図４のタイミングチャートを参照して、加算信号の読み出しにおける単位画素５０の動作例について説明する。
【００７０】
なお、図４には、行番号がａ（ａ：０≦ａ≦M-1の整数）の、すなわち、全ての画素行の各単位画素５０に供給される駆動信号SEL<a>，RST<a>，TRG<a>，FDC_CONNECT<a>と、加算ノードFDCの信号レベルとが示されている。
【００７１】
加算信号の読み出しにおいては、全ての画素行の各単位画素５０に供給される駆動信号FDC_CONNECT<a>が、常時Ｈレベルとされる。これにより、全ての単位画素５０のフローティングディフュージョン６３に蓄積されている電荷が加算された加算信号FDCを読み出すことができる。
【００７２】
駆動信号RST<a>がパルス状に印加されると、フローティングディフュージョン６３に蓄積されている電荷が排出（リセット）される。これにより、時刻t1において、加算ノードFDCのリセットレベルが読み出される。
【００７３】
時刻t1乃至t2の期間において、駆動信号TRG<a>がパルス状に印加されると、フォトダイオード６１に蓄積された電荷が転送トランジスタ６２によってフローティングディフュージョン６３に転送される。これにより、時刻t2において、加算ノードFDCの信号レベルが読み出される。
【００７４】
時刻t2において読み出される加算ノードFDCの信号レベル（加算信号FDC）は、CMOSイメージセンサ３０の置かれている撮影環境が暗い場合には、フォトダイオード６１に電荷があまり蓄積されないため、図４の破線で示されるように、リセットレベルと略同一のレベルとなる。また、加算信号FDCは、撮影環境が明るい場合には、フォトダイオード６１に相応の電荷が蓄積されるため、図４の一点鎖線で示されるように、リセットレベルと異なるレベルとなる。
【００７５】
このようにして、読み出されたリセットレベルと加算信号との差分をとることでノイズを除去するCDS処理を行うことで、ノイズが除去された加算信号が読み出される。
【００７６】
以上の動作によれば、全ての単位画素５０の信号を加算した加算信号を読み出す際に、列毎のA/D変換やCDS処理を行う必要がないので、撮像領域全体の照度検出や動き検出を行う場合の消費電力を抑えることが可能となる。
【００７７】
以上の動作は、CMOSイメージセンサ３０を用いて撮像領域全体の照度検出を行う場合に適用できるが、CMOSイメージセンサ３０を用いて被写体の撮像を行う場合には、行毎に画素信号が読み出される。
【００７８】
［行毎の画素信号の読み出し］
ここで、図５のタイミングチャートを参照して、CMOSイメージセンサ３０の、行毎の画素信号の読み出しにおける単位画素５０の動作例について説明する。
【００７９】
図５には、行番号が０の画素行に供給される駆動信号SEL<0>，RST<0>，TRG<0>，FDC_CONNECT<0>、行番号が１の画素行に供給される駆動信号SEL<1>，RST<1>，TRG<1>，FDC_CONNECT<1>、・・・、行番号がM-1の画素行に供給される駆動信号SEL<M-1>，RST<M-1>，TRG<M-1>，FDC_CONNECT<M-1>と、加算ノードFDCの信号レベルとが示されている。
【００８０】
行番号が０の画素行の各単位画素５０について注目すると、まず、駆動信号RST<0>，FDC_CONNECT<0>がＨレベルの状態で、駆動信号TRG<0>がパルス状に印加されることで、シャッタ動作が行われる。
【００８１】
その後、駆動信号SEL<0>がＬレベルからＨレベルとされ、駆動信号RST<0>がＨレベルからＬレベルとされた状態で、駆動信号TRG<0>がパルス状に印加されることで、リード動作（読み出し）が行われる。ここで、駆動信号SEL<0>がＬレベルからＨレベルとされるとともに、駆動信号FDC_CONNECT<0>は、ＨレベルからＬレベルとされる。このようにして、行番号が０の画素行の画素信号の読み出しが行われる。
【００８２】
そして、以上のような動作が、各画素行に対して順次行われることで、各画素行の画素信号の読み出しが行われる。
【００８３】
なお、図５においては、各画素行の駆動信号FDC_CONNECTのうち、読み出しが行われる読み出し行の駆動信号FDC_CONNECTがＬレベルとされるとき、他の行の駆動信号FDC_CONNECTはＨレベルとされる。また、読み出し行以外の行の駆動信号RSTは、Ｌレベルとされ、読み出し行以外の行のフローティングディフュージョン６３は、電源電圧VDDに固定されている。
【００８４】
ここで、読み出し行以外の行の駆動信号FDC_CONNECTもＬレベルとされた場合、加算ノードFDCはフローティング状態となり、その信号レベルが低下し、読み出し行のフローティングディフュージョン６３から加算ノードFDCに電荷が漏れてしまう恐れがある。
【００８５】
また、加算ノードFDCがフローティング状態である場合、画素アレイにおいて明るい環境を撮像した領域の画素から信号を読み出してフローティングディフュージョン６３の電圧が大きく変化したときに、カップリングにより加算ノードFDCの電圧が変化してしまう。これにより、画素アレイにおいて暗い環境を撮像した領域の画素のフローティングディフュージョン６３の電圧も変化してしまい、異なる画素のフローティングディフュージョン６３間で信号が伝搬してしまう恐れがある。
【００８６】
そこで、上述したように、他の行の駆動信号FDC_CONNECTおよび駆動信号RSTはＨレベルとされるようにすることで、読み出し行以外の行の出力トランジスタ６７およびリセットトランジスタ６４を介して加算ノードFDCを常に電源電圧VDDに固定されるようにし、読み出し行のフローティングディフュージョン６３から加算ノードFDCに電荷が漏れてしまうことを防ぐことができる。
【００８７】
また、加算ノードFDCに、その信号レベルを固定するためのリセットトランジスタを設けるようにしてもよい。行毎の読み出しの際に、このリセットトランジスタを常にオンしておくことで、全ての行の駆動信号FDC_CONNECTがＬレベルとされるようにすることができる。なお、加算信号の読み出しの際には、このリセットトランジスタはオフされるようにする。
【００８８】
ところで、図４に示されるように、CMOSイメージセンサ３０の置かれている撮影環境が暗い場合と明るい場合とでは、単位画素５０のフローティングディフュージョン６３の電圧、すなわち加算信号FDCが異なる。このとき、増幅トランジスタ６５のゲート容量や、出力トランジスタ６７のソース容量またはドレイン容量が変化すると、変換効率も変化してしまい、信号量に対する出力値の線形性が崩れてしまう。
【００８９】
例えば、増幅トランジスタ６５がデプレッション型であり、加算信号が読み出されてフローティングディフュージョン６３の電位が下がった場合でも、強反転領域で動作するのであれば、増幅トランジスタ６５のゲート容量はほぼ同じである。しかしながら、増幅トランジスタ６５が、リセットレベルが読み出される場合には強反転領域で動作し、撮影環境が明るい状態で（明時の）加算信号が読み出される場合には蓄積領域で動作するのであれば、それぞれの場合で増幅トランジスタ６５のゲート容量は異なってくる。
【００９０】
そこで、増幅トランジスタ６５の閾値電圧Vthによって、リセットレベルから明時の加算信号のレベルの範囲の信号が読み出される場合には、常に強反転領域で動作するか、または、常に蓄積領域で動作するように、リセットレベルを調整する。これにより、信号量に対する出力値の線形性を維持することができる。
【００９１】
また、増幅トランジスタ６５がデプレッション型でなく、蓄積領域で動作する場合、選択トランジスタ６６をオフすると、増幅トランジスタ６５のソースはフローティング状態となる。このとき、加算信号が読み出されてフローティングディフュージョン６３の電位が下がると、増幅トランジスタ６５のソースの電位も下がるが、時間が経つとリーク電流により徐々にその電位が変化し、これが変換効率の変化を引き起こす原因となる。
【００９２】
そこで、図６のタイミングチャートに示されるように、垂直信号線VSL<b>（ｂ：０≦ｂ≦N-1の整数）、すなわち、全画素列の垂直信号線４５の電位を電源電圧VDDに固定し、選択トランジスタ６６を導通状態にする（駆動信号SEL<a>をＨレベルとする）。これにより、増幅トランジスタ６５のソースの電位がリーク電流により変化することを防ぐことができるので、変換効率の変化も抑えられ、ひいては、信号量に対する出力値の線形性を維持することができる。
【００９３】
さらに、出力トランジスタ６７についても、リセットレベルを読み出す際に強反転領域で動作していないと、信号量によってフローティングディフュージョン６３側からみた容量値が変化し、これが変換効率の変化を引き起こす原因となってしまう。これに対して、その閾値電圧Vthを下げるか、または、リセットトランジスタ６４のドレインを電源電圧VDDと分離させて、そこに適切なバイアス電圧を供給する。これにより、各単位画素５０のフローティングディフュージョン６３の電荷が加算される際に、出力トランジスタ６７は、フローティングディフュージョン６３の電圧（すなわち加算信号FDC）がリセットレベル（VDD）であっても強反転領域で動作し、加算信号が読み出されてフローティングディフュージョン６３の電位が下がった場合でも、出力トランジスタ６７のソース容量またはドレイン容量が変化しないようになる。これにより、信号量に対する出力値の線形性を維持することができる。
【００９４】
［本技術を適用したCMOSイメージセンサの第２の実施の形態］
図７は、本技術を適用したCMOSイメージセンサの第２の実施の形態の構成例を示す図である。
【００９５】
図７のCMOSイメージセンサ１３０は、画素アレイ４１、行選択回路４２、AFE回路４３、画素駆動線４４、垂直信号線４５、加算信号読み出し回路１４１、および垂直信号線１４２から構成される。なお、図７において、図１のCMOSイメージセンサ３０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【００９６】
なお、図７のCMOSイメージセンサ１３０において、画素アレイ４１の行列状に画素が配列されている領域は、16×16の領域に分割されている。以下においては、各領域における単位画素５０の集合を画素ブロックBLといい、その配置に応じて画素ブロックBL（s,t）と表す。なお、ｓは画素ブロックの行を表し、０乃至１５の整数をとる。また、ｔは画素ブロックの列を表し、０乃至１５の整数をとる。さらに、簡単のため、行数Ｍおよび列数Ｎは、それぞれ１６の倍数とされる。
【００９７】
加算信号読み出し回路１４１は、画素アレイ４１の画素ブロックBLの列毎に、画素ブロックBLに含まれる所定の単位画素から垂直信号線１４２を通して出力される画素信号に対して、A/D変換およびCDS処理を行う。
【００９８】
垂直信号線１４２は、少なくとも画素ブロックBLの列毎に、すなわち、少なくとも１６本で形成される。なお、垂直信号線１４２は、垂直信号線４５と同様、画素列毎に形成されるようにしてもよいし、垂直信号線４５と共有されて形成されてもよい。
【００９９】
［画素アレイ、AFE回路、および加算信号読み出し回路の回路構成例］
次に、図８を参照して、画素アレイ４１、AFE回路４３、および加算信号読み出し回路１４１の回路構成例について説明する。
【０１００】
図８の画素アレイ４１においては、単位画素５０は適宜省略されているが、左上の４つの単位画素５０は、画素ブロックBL(0,0)に含まれ、左下の４つの単位画素５０は、画素ブロックBL(1,0)に含まれる。また、右上の４つの単位画素５０は、画素ブロックBL(0,1)に含まれ、右下の４つの単位画素５０は、画素ブロックBL(1,1)に含まれる。
【０１０１】
それぞれの画素ブロックBLには、加算ノードFDCが設けられており、画素ブロックに対応させて、加算ノードFDC（s,t）と表す。すなわち、画素ブロックBL(0,0)には、加算ノードFDC（0,0）が、画素ブロックBL(1,0)には、加算ノードFDC（1,0）が、画素ブロックBL(0,1)には、加算ノードFDC（0,1）が、画素ブロックBL(1,1)には、加算ノードFDC（1,1）が、それぞれ設けられている。
【０１０２】
加算ノードFDCは、それぞれの画素ブロックBLに含まれる単位画素５０の出力トランジスタ６７のドレインに接続されており、画素ブロックBL毎に単位画素５０の出力トランジスタ６７から出力される電荷を加算する。加算された電荷としての加算信号は、それぞれの画素ブロックBLに含まれる所定の単位画素５０の増幅トランジスタ６５および垂直信号線４５を介して、加算信号読み出し回路１４１に出力される。具体的には、加算信号は、それぞれの画素ブロックBLに含まれる所定の単位画素５０のうち、駆動信号SELにより選択された画素行の単位画素５０の選択トランジスタ６６がオンされることで、その単位画素５０の増幅トランジスタ６５および垂直信号線４５を介して、加算信号読み出し回路１４１に出力される。
【０１０３】
なお、図８において、図７で説明した垂直信号線１４２は、垂直信号線４５と共有されて形成されている。
【０１０４】
AFE回路４３は、クロック発生器１６１、DAC（Digital Analog Converter）１６２、列毎に設けられたコンパレータ１７１、カウンタ１７２、および、増幅トランジスタ６５とともにソースフォロア回路を構成する定電流源１７３を有している。
【０１０５】
クロック発生器１６１は、クロック信号を生成し、DAC１６２、および列毎のカウンタ１７２に供給する。
【０１０６】
DAC１６２は、クロック発生器１６１からのクロック信号に基づいて、時間とともに電圧値が変化するランプ波形の参照電圧を発生し、列毎のコンパレータ１７１に入力する。
【０１０７】
コンパレータ１７１は、DAC１６２から入力される参照電圧と、垂直信号線４５を介して読み出されたアナログ信号（画素信号）の電圧とを比較し、その比較結果を表す比較信号をカウンタ１７２に供給する。
【０１０８】
カウンタ１７２は、コンパレータ１７１から供給された比較信号に応じて、クロック発生器１６１からのクロック信号をカウントし、そのカウント値を保持するとともに、必要に応じてカウント値に応じたデータ（画素信号）を出力する。
【０１０９】
このように、AFE回路４３において、コンパレータ１７１およびカウンタ１７２は、画素列毎のCDS回路およびA/D変換器として構成される。
【０１１０】
加算信号読み出し回路１４１は、クロック発生器１８１、DAC１８２、コンパレータ１９１、カウンタ１９２、定電流源１９３、およびダミー負荷１９４を有している。
【０１１１】
なお、加算信号読み出し回路１４１におけるクロック発生器１８１、DAC１８２、コンパレータ１９１、カウンタ１９２、および定電流源１９３は、AFE回路４３におけるクロック発生器１６１、DAC１６２、コンパレータ１７１、カウンタ１７２、および定電流源１７３と、それぞれ同一の機能を有するので、その説明は省略する。
【０１１２】
加算信号読み出し回路１４１において、コンパレータ１９１、カウンタ１９２、および定電流源１９３は、画素アレイ４１の画素ブロックBLの列毎に設けられており、それぞれ画素ブロックBLの加算信号が出力される垂直信号線４５に接続されている。すなわち、図８の例では、各画素ブロックに含まれる画素列の一番左の列に対応する垂直信号線VSL<0>，VSL<N/16>，・・・，VSL<15N/16>の１６本が、コンパレータ１９１、カウンタ１９２、および定電流源１９３に接続されている。
【０１１３】
また、ダミー負荷１９４は、画素ブロックBLの加算信号が出力されない垂直信号線４５に接続されている。すなわち、図８の例では、各画素ブロックに含まれる画素列の一番左の列に対応する垂直信号線VSL<0>，VSL<N/16>，・・・，VSL<15N/16>以外のN-16本が、ダミー負荷１９４に接続されている。
【０１１４】
このように、ダミー負荷１９４を設けることで、画素ブロックBLの加算信号が出力される垂直信号線４５と、画素ブロックBLの加算信号が出力されない垂直信号線４５とで負荷を揃えることができる。これにより、セトリング時間やPSRR（Power Supply Rejection Ratio）の列毎のばらつきを低減することができる。
【０１１５】
なお、加算信号読み出し回路１４１は、フラッシュ型や逐次比較型、ΔΣ型等のA/D変換器を用いて構成することも可能である。
【０１１６】
［加算信号の読み出し］
次に、図９のタイミングチャートを参照して、CMOSイメージセンサ１３０の、加算信号の読み出しにおける単位画素５０の動作例について説明する。
【０１１７】
なお、図９には、行番号が０乃至M-1の、すなわち、全ての画素行に供給される駆動信号FDC_CONNECT<0>乃至FDC_CONNECT<M-1>、画素ブロックBLの０行目に含まれる画素行に供給される駆動信号SEL<0>，SEL<1>乃至SEL<M/16-1>，RST<0>乃至RST<M/16-1>，TRG<0>乃至TRG<M/16-1>、画素ブロックBLの１行目に含まれる画素行に供給される駆動信号SEL<M/16>，SEL<M/16+1>乃至SEL<2M/16-1>，RST<M/16>乃至RST<2M/16-1>，TRG<M/16>乃至TRG<2M/16-1>、・・・、画素ブロックBLの15行目に含まれる画素行に供給される駆動信号SEL<15M/16>，SEL<15M/16+1>乃至SEL<M-1>，RST<15M/16>乃至RST<M-1>，TRG<15M/16>乃至TRG<M-1>、列番号がb・N/16（０≦ｂ≦15）、およびb・N/16+1乃至(b+1)・N/16-1の画素列の垂直信号線VSL<b・N/16>，VSL<b・N/16+1>乃至VSL<(b+1)・N/16-1>の信号レベルが示されている。
【０１１８】
ここでも、加算信号の読み出しにおいては、全ての画素行の各単位画素５０に供給される駆動信号FDC_CONNECT<0>乃至FDC_CONNECT<M-1>が、常時Ｈレベルとされる。
【０１１９】
駆動信号SEL<0>をＨレベルとした状態で、駆動信号RST<0>乃至RST<M/16-1>がパルス状に印加され、フローティングディフュージョン６３に蓄積されている電荷が排出（リセット）されると、時刻t01において、０行目の画素ブロックBL(0,0)乃至BL(0,15)それぞれの単位画素５０の加算ノードFDC(0,0)乃至FDC(0,15)のリセットレベルが、垂直信号線VSL<b・N/16>を介して読み出される。
【０１２０】
時刻t01乃至t02の期間において、駆動信号TRG<0>乃至TRG<M/16-1>がパルス状に印加されると、フォトダイオード６１に蓄積された電荷が転送トランジスタ６２によってフローティングディフュージョン６３に転送される。その後、時刻t02において、０行目の画素ブロックBL(0,0)乃至BL(0,15)それぞれの加算ノードFDC(0,0)乃至FDC(0,15)の信号レベルが、垂直信号線VSL<b・N/16>を介して読み出される。このようにして、０行目の画素ブロックBL(0,0)乃至BL(0,15)それぞれの加算信号の読み出しが行われる。
【０１２１】
そして、以上のような動作が、各画素ブロック行に対して順次行われることで、各画素ブロック行の加算信号の読み出しが行われる。
【０１２２】
以上の動作によれば、画素ブロックBL毎に、各画素ブロックBLに含まれる単位画素５０の信号を加算した加算信号を読み出すことができるので、明るさに偏りのある撮影環境で照度や動きを検出する場合、撮像領域毎に値を得ることができ、より精度良く照度検出や動き検出を行うことができる。
【０１２３】
また、加算信号の読み出しにおいて、加算信号が出力されない垂直信号線VSL<b・N/16+1>乃至VSL<(b+1)・N/16-1>については、列毎のA/D変換やCDS処理を行う必要がないので、消費電力をより抑えることが可能となる。
【０１２４】
なお、図９のタイミングチャートに示されるように、加算信号が出力されない垂直信号線VSL<b・N/16+1>乃至VSL<(b+1)・N/16-1>の電位は電源電圧VDDに固定されている。これにより、増幅トランジスタ６５のソースの電位がリーク電流により変化することを防ぐことができ、変換効率の変化も抑えられ、ひいては、信号量に対する出力値の線形性を維持することができる。
【０１２５】
なお、CMOSイメージセンサ１３０を用いて被写体の撮像を行う場合には、図５のタイミングチャートを参照して説明した動作により、行毎に画素信号が読み出される。
【０１２６】
［本技術を適用したCMOSイメージセンサの第３の実施の形態］
図１０は、本技術を適用したCMOSイメージセンサの第３の実施の形態の構成例を示す図である。
【０１２７】
図１０のCMOSイメージセンサ２３０は、画素アレイ４１、行選択回路４２、画素駆動線４４、垂直信号線４５、AFE回路２４１、コントロールユニット２４２、および列選択信号線２４３から構成される。なお、図１０において、図７のCMOSイメージセンサ１３０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【０１２８】
また、図１０のCMOSイメージセンサ２３０においても、画素アレイ４１において、行列状に画素が配列されている領域は、16×16の領域に分割されている。さらに、簡単のため、行数Ｍおよび列数Ｎは、それぞれ１６の倍数とされる。
【０１２９】
AFE回路２４１は、画素アレイ４１の画素列毎に、A/D変換およびCDS処理を行うとともに、必要に応じて、画素アレイ４１の画素ブロックBLの列毎に、A/D変換およびCDS処理を行う。
【０１３０】
コントロールユニット２４２は、AFE回路２４１が行う画素アレイ４１の画素列毎のA/D変換およびCDS処理の動作を制御する。具体的には、コントロールユニット２４２は、画素アレイ４１の画素列毎に形成されている列選択信号線２４３を介して、A/D変換およびCDS処理を行う画素列を選択する列選択信号を、AFE回路２４１に供給する。AFE回路２４１においては、列選択信号により選択された画素列について、A/D変換およびCDS処理が行われる。
【０１３１】
［画素アレイ、AFE回路、および加算信号読み出し回路の回路構成例］
次に、図１１を参照して、CMOSイメージセンサ２３０における画素アレイ４１およびAFE回路２４１の回路構成例について説明する。
【０１３２】
なお、画素アレイ４１の構成については、図８を参照して説明したものと同一であるので、その説明は省略する。
【０１３３】
AFE回路２４１は、クロック発生器２６１、DAC２６２、列毎に設けられたコンパレータ２７１、カウンタ２７２、定電流源２７３、およびスイッチ２７４，２７５を有している。
【０１３４】
なお、AFE回路２４１におけるクロック発生器２６１、DAC２６２、列毎に設けられたコンパレータ２７１、カウンタ２７２、および定電流源２７３は、図８のAFE回路４３におけるクロック発生器１６１、DAC１６２、コンパレータ１７１、カウンタ１７２、および定電流源１７３と、それぞれ同一の機能を有するので、その説明は省略する。
【０１３５】
スイッチ２７４，２７５は、コントロールユニット２４２から列選択信号線２４３を介して列毎に供給される列選択信号に応じてオン／オフする。なお、以下においては、列番号がｎである画素列に対応する列選択信号をCS<n>等と表す。すなわち、例えば、列番号が０である画素列に対応する列選択信号はCS<0>と表される。
【０１３６】
また、列選択信号CS<n>は、列番号がｎである画素列毎に設けられているコンパレータ２７１およびカウンタ２７２にも供給され、対応する列のコンパレータ２７１およびカウンタ２７２の動作がオン／オフされる。
【０１３７】
例えば、Ｈレベルの列選択信号CS<n>が供給されると、スイッチ２７４がオンし、コンパレータ２７１および定電流源２７３に電流が流れ、カウンタ２７２は、クロック発生器１６１からのクロック信号のカウントを行う。
【０１３８】
一方、Ｌレベルの列選択信号CS<n>が供給されると、スイッチ２７５がオンし、垂直信号線VSL<n>が電源電圧VDDに固定され、定電流源２７３に電流が流れなくなる。カウンタ２７２は、クロック発生器１６１からクロック信号が入力されてもカウント動作を行わない。
【０１３９】
すなわち、列選択信号CS<n>により選択された列の垂直信号線VSL<n>に接続されているA/D変換器（コンパレータ２７１およびカウンタ２７２）に、画素ブロックBL毎の加算信号が出力される。
【０１４０】
［加算信号の読み出し］
次に、図１２のタイミングチャートを参照して、CMOSイメージセンサ２３０の、加算信号の読み出しにおける単位画素５０の動作例について説明する。
【０１４１】
なお、図１２には、行番号が０乃至M-1の、すなわち、全ての画素行に供給される駆動信号FDC_CONNECT<0>乃至FDC_CONNECT<M-1>、画素ブロックBLの１行目に含まれる画素行に供給される駆動信号SEL<0>，SEL<1>乃至SEL<M/16-1>，RST<0>乃至RST<M/16-1>，TRG<0>乃至TRG<M/16-1>、画素ブロックBLの２行目に含まれる画素行に供給される駆動信号SEL<M/16>，SEL<M/16+1>乃至SEL<2M/16-1>，RST<M/16>乃至RST<2M/16-1>，TRG<M/16>乃至TRG<2M/16-1>、・・・、画素ブロックBLの16行目に含まれる画素行に供給される駆動信号SEL<15M/16>，SEL<15M/16+1>乃至SEL<M-1>，RST<15M/16>乃至RST<M-1>，TRG<15M/16>乃至TRG<M-1>、列番号がb・N/16（０≦ｂ≦15），b・N/16+1，b・N/16+2乃至(b+1)・N/16-1の画素列を選択する列選択信号CS<b・N/16>，CS<b・N/16+1>，CS<b・N/16+2>乃至CS<(b+1)・N/16-1>、および列番号がb・N/16，b・N/16+1，b・N/16+2乃至(b+1)・N/16-1の画素列の垂直信号線VSL<b・N/16>，VSL<b・N/16+1>，VSL<b・N/16+2>乃至VSL<(b+1)・N/16-1>の信号レベルが示されている。
【０１４２】
ここでも、加算信号の読み出しにおいては、全ての画素行の各単位画素５０に供給される駆動信号FDC_CONNECT<0>乃至FDC_CONNECT<M-1>が、常時Ｈレベルとされる。
【０１４３】
なお、図１２のタイミングチャートには、フレーム毎（具体的には、フレーム１およびフレーム２）の動作が示されているが、各フレームにおける駆動信号SEL，RST，TRGは、図９のタイミングチャートで説明した動作と同様であるので、その説明は省略する。
【０１４４】
また、図１２のタイミングチャートに示されるように、フレーム１についての加算信号の読み出し時には列選択信号CS<b・N/16>がＨレベルとされ、フレーム２についての加算信号の読み出し時には列選択信号CS<b・N/16+1>がＨレベルとされる。すなわち、列選択信号CSにより選択される画素列は、フレーム毎にシフトするように変更される。結果として、画素ブロックBL毎の加算信号が出力される垂直信号線も、フレーム毎に変更されるようになる。
【０１４５】
以上の動作によれば、画素ブロックBL毎に、各画素ブロックBLに含まれる単位画素５０の信号を加算した加算信号を読み出すことができるので、明るさに偏りのある撮影環境で照度や動きを検出する場合、撮像領域毎に値を得ることができ、より精度良く照度検出や動き検出を行うことができる。
【０１４６】
また、加算信号の読み出しにおいて、加算信号が出力されない垂直信号線４５、すなわち、列選択信号CSにより選択されていない画素列については、列毎のA/D変換やCDS処理を行う必要がないので、消費電力をより抑えることが可能となる。
【０１４７】
なお、特定の画素列のみから加算信号の読み出しを行った場合、その画素列に含まれる単位画素５０の増幅トランジスタ６５や、その画素列に対応するAFE回路２４１のA/D変換器（コンパレータ２７１およびカウンタ２７２）が、他の列のデバイスと比較して早く劣化してしまい、列毎の特性にずれが生じてしまう。
【０１４８】
そこで、本実施の形態においては、列選択信号CSにより選択される画素列がフレーム毎に変更されるようにしたので、列毎のデバイスの劣化の偏りが少なくなり、列毎の特性のずれの発生を防ぐことが可能となる。
【０１４９】
なお、図１２のタイミングチャートに示されるように、加算信号が出力されない垂直信号線４５の電位は電源電位VDDに固定されている。これにより、増幅トランジスタ６５のソースの電位がリーク電流により変化することを防ぐことができ、変換効率の変化も抑えられ、ひいては、信号量に対する出力値の線形性を維持することができる。
【０１５０】
また、CMOSイメージセンサ２３０を用いて被写体の撮像を行う場合には、図５のタイミングチャートを参照して説明した動作に加え、全ての列の列選択信号CSを常時Ｈレベルとすることにより、行毎に信号が読み出される。
【０１５１】
以上においては、列毎のデバイスの劣化の偏りを少なくする動作例について説明したが、行毎のデバイスの劣化の偏りを少なくするようにもできる。
【０１５２】
図１３のタイミングチャートは、行毎のデバイスの劣化の偏りを少なくするようにした、加算信号の読み出しにおける単位画素５０の動作例を示している。
【０１５３】
図１３のタイミングチャートにおいて、図１２のタイミングチャートと異なるのは、駆動信号SEL<m>が与えられる画素行が、フレーム毎にシフトされるように変更される点である。
【０１５４】
具体的には、例えば、０行目の画素ブロック行の読み出しでは、フレーム１において、行番号が０の駆動信号SEL<0>がＨレベルとされ、フレーム２において、行番号が１の駆動信号SEL<1>がＨレベルとされる。また、１行目の画素ブロック行の読み出しでは、フレーム１において、行番号がM/16の駆動信号SEL<M/16>がＨレベルとされ、フレーム２において、行番号がM/16+1の駆動信号SEL<M/16+1>がＨレベルとされる。
【０１５５】
なお、図１３のタイミングチャートにおいては、列選択信号CS<b・N/16>が常時Ｈレベルとされているので、図示はしないが、垂直信号線VSL<b・N/16>に、各画素ブロックの加算信号が出力されるようになる。
【０１５６】
このように、駆動信号SELが与えられる画素行がフレーム毎に変更されるようにしたので、行毎のデバイスの劣化の偏りを少なくし、行毎の特性のずれの発生を防ぐことが可能となる。
【０１５７】
また、図１２のタイミングチャートに示される動作では、各画素ブロックBLにおいて、列選択信号CSにより選択される画素列と、駆動信号SELが与えられる画素行とは、それぞれ１つであるものとしたが、複数としてもよい。
【０１５８】
図１４のタイミングチャートは、列選択信号CSにより選択される画素列と、駆動信号SELが与えられる画素行を複数とした、加算信号の読み出しにおける単位画素５０の動作例を示している。
【０１５９】
図１４のタイミングチャートにおいて、図１２のタイミングチャートと異なるのは、各画素ブロック行に含まれる画素行のうちの２行に対して、駆動信号SELが同時に与えられ、かつ、各画素ブロック列に含まれる画素列のうちの２列が、列選択信号CSにより選択されている点である。
【０１６０】
具体的には、フレーム毎に、０行目の画素ブロック行の読み出しでは、行番号が０および１の駆動信号SEL<0>，SEL<1>がＨレベルとされ、１行目の画素ブロック行の読み出しでは、行番号がM/16およびM/16+1の駆動信号SEL<M/16>，SEL<M/16+1>がＨレベルとされ、15行目の画素ブロック行の読み出しでは、行番号が15M/16および15M/16+1の駆動信号SEL<15M/16>，SEL<15M/16+1>がＨレベルとされる。また、フレーム１においては、列番号がb・N/16およびb・N/16+1の列選択信号CS<b・N/16>，CS<b・N/16+1>がＨレベルとされ、フレーム２においては、列番号がb・N/16+2およびb・N/16+3の列選択信号CS<b・N/16+2>，CS<b・N/16+3>がＨレベルとされる。
【０１６１】
この場合、１つの画素ブロックBLについての加算信号FDCは、２×２の単位画素５０それぞれの増幅トランジスタ６５を介して、２本の垂直信号線４５に出力される。２本の垂直信号線４５に出力された加算信号FDCは、それぞれCDS処理およびA/D変換が行われた後、加算される。
【０１６２】
このように、１つの画素ブロックについての加算信号を、複数の画素行および複数の画素列を選択して読み出し、加算するようにしたので、増幅トランジスタ６５や列毎のA/D変換器に起因するランダムノイズを低減することができるようになる。
【０１６３】
なお、図７のCMOSイメージセンサ１３０においては、加算信号読み出し回路１４１（図８）が備えるA/D変換器（コンパレータ１９１およびカウンタ１９２）を、画素アレイ４１の画素ブロックBLの列毎に複数設けることで、図１４のタイミングチャートを参照して説明した動作を実現することが可能である。
【０１６４】
［本技術を適用したCMOSイメージセンサの第４の実施の形態］
図１５は、本技術を適用したCMOSイメージセンサの第４の実施の形態の構成例を示す図である。
【０１６５】
図１５のCMOSイメージセンサ３３０は、画素アレイ４１、垂直信号線４５、AFE回路２４１、コントロールユニット２４２、列選択信号線２４３、行選択回路３４１、および画素駆動線３４２から構成される。なお、図１５において、図１０のCMOSイメージセンサ２３０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【０１６６】
また、図１５のCMOSイメージセンサ３３０においても、画素アレイ４１において、行列状に画素が配列されている領域は、16×16の領域に分割されている。さらに、簡単のため、行数Ｍおよび列数Ｎは、それぞれ１６の倍数とされる。
【０１６７】
行選択回路３４１は、画素アレイ４１の各画素に対して駆動信号を供給することで、各画素を、全画素同時あるいは行単位等で駆動するとともに、画素ブロック毎の加算信号を読み出すための画素を駆動する。
【０１６８】
画素駆動線３４２は、画素アレイ４１の各単位画素５０の駆動に必要な信号を供給する。特に、画素駆動線３４２のうち、画素ブロック毎の加算信号を読み出すための画素を選択する画素選択信号を供給する画素選択信号線は、少なくとも画素ブロックBLの行毎に、すなわち、少なくとも１６本で形成される。
【０１６９】
なお、画素選択信号線は、画素アレイ４１の画素行毎に、すなわちＭ本で形成されるようにしてもよい。これにより、画素アレイ４１における各単位画素５０のレイアウトの対称性を高めることができ、各単位画素５０の特性を均一にすることができる。
【０１７０】
［画素アレイおよびAFE回路の回路構成例］
次に、図１６を参照して、CMOSイメージセンサ３３０における画素アレイ４１およびAFE回路２４１の回路構成例について説明する。
【０１７１】
なお、画素アレイ４１の構成については、図８を参照して説明したものと同一であるので、その説明は省略する。また、AFE回路２４１の構成については、図１１を参照して説明したものと同一であるので、その説明は省略する。
【０１７２】
図１６の画素アレイ４１には、その画素行毎に形成される画素選択信号線を介して、画素選択信号SEL_FDCが供給される。
【０１７３】
具体的には、図１６の画素アレイ４１において、A・N/16+B行の画素選択信号SEL_FDCは、C・N/16+B列の画素に供給される。ここで、Ａ，Ｂ，Ｃはそれぞれ、０≦Ａ≦15、０≦Ｂ≦15、０≦Ｃ≦15の任意の整数である。
【０１７４】
［加算信号の読み出し］
ここで、図１７のタイミングチャートを参照して、CMOSイメージセンサ３３０の、加算信号の読み出しにおける単位画素５０の動作例について説明する。
【０１７５】
なお、図１７には、行番号がd・M/16+d（ｄ：０≦ｄ≦15の整数）の画素行に供給される画素選択信号SEL_FDC<d・M/16+d>、行番号がd・M/16+d以外の画素行に供給される画素選択信号SEL_FDC<d・M/16+d以外>、行番号がｅ（ｅ：０乃至M-1の整数）の、すなわち、全ての画素行に供給される駆動信号SEL<e>，RST<e>，TRG<e>，FDC_CONNECT<e>、列番号がb・N/16+d（ｂ：０≦ｂ≦15の整数）の画素列を選択する列選択信号CS<b・N/16+d>、および、列番号がb・N/16+d以外の画素列を選択する列選択信号CS<b・N/16+d以外>の信号レベルが示されている。
【０１７６】
図１７のタイミングチャートにおいては、同一列にある画素ブロック毎の加算信号が、その画素ブロックに含まれる単位画素５０のそれぞれ異なる列の垂直信号線４５を介して出力される。
【０１７７】
例えば、同一列にある画素ブロックBL(0,0)，BL(1,0)のうち、画素ブロックBL(0,0)の加算信号FDC(0,0)は、行番号が０の画素列に含まれる単位画素５０の増幅トランジスタ６５から、列番号が０の垂直信号線VSL<0>を介して出力され、画素ブロックBL(1,0)の加算信号FDC(1,0)は、行番号が１の画素列に含まれる単位画素５０の増幅トランジスタ６５から、列番号が１の垂直信号線VSL<1>を介して出力されるようになる。また、同一列にある画素ブロックBL(0,1)，BL(1,1)のうち、画素ブロックBL(0,1)の加算信号FDC(0,1)は、行番号が０の画素列に含まれる単位画素５０の増幅トランジスタ６５から、列番号がN/16の垂直信号線VSL<N/16>を介して出力され、画素ブロックBL(1,1)の加算信号FDC(1,1)は、行番号が１の画素列に含まれる単位画素５０の増幅トランジスタ６５から、列番号がN/16+1の垂直信号線VSL<N/16+1>を介して出力されるようになる。
【０１７８】
以上の動作によれば、同一列にある画素ブロック毎の加算信号が、異なる列の垂直信号線を介して出力されるので、複数の画素ブロック行の加算信号、ひいては全ての画素ブロックの加算信号を同時に読み出すことができるようになる。これにより、加算信号の読み出しに要する時間が短縮されるようになり、フレームレートの向上や、AFE回路２４１におけるA/D変換に要する時間の短縮による消費電力の削減を実現することが可能となる。
【０１７９】
［行毎の画素信号の読み出し］
図１８のタイミングチャートは、CMOSイメージセンサ３３０における、行毎の画素信号の読み出しにおける単位画素５０の動作例を示している。
【０１８０】
図１８には、行番号が０の画素行に供給される駆動信号SEL<0>，画素選択信号SEL_FDC<0>，駆動信号RST<0>，TRG<0>，FDC_CONNECT<0>、行番号が１の画素行に供給される駆動信号SEL<1>，画素選択信号SEL_FDC<1>，駆動信号RST<1>，TRG<1>，FDC_CONNECT<1>、・・・、行番号がM-1の画素行に供給される駆動信号SEL<M-1>，画素選択信号SEL_FDC<M-1>，駆動信号RST<M-1>，TRG<M-1>，FDC_CONNECT<M-1>と、加算ノードFDCの信号レベルとが示されている。
【０１８１】
図１８のタイミングチャートは、基本的には、図５のタイミングチャートと同様の動作を示しているが、それぞれの画素行の駆動信号SELと画素選択信号SEL_FDCとが同じ動作をすることで、行毎の画素信号の読み出しがなされるようになる。
【０１８２】
ところで、一般的なCMOSイメージセンサにおいて、フォトダイオードへの電荷の蓄積期間に、転送トランジスタのゲート電位として、基板に対して負の電位を印加することで、フォトダイオードの飽和信号量を増加させ、暗電流や白点を抑制する技術が知られている。
【０１８３】
しかしながら、負の電圧を生成するためにはある程度の電力が必要とされるため、上述したCMOSイメージセンサにおいて、暗電流や白点を抑制しようとする場合、照度検出を行う際に要求される超低消費電力を実現することは容易ではなかった。
【０１８４】
［本技術を適用したCMOSイメージセンサの第５の実施の形態］
図１９は、本技術を適用したCMOSイメージセンサの第５の実施の形態の構成例を示す図である。
【０１８５】
図１９のCMOSイメージセンサ４３０は、画素アレイ４１、行選択回路４２、AFE回路４３、画素駆動線４４、垂直信号線４５、加算信号読み出し回路４６、加算ノード４７、および基板電位制御回路４４１から構成される。なお、図１９において、図１のCMOSイメージセンサ３０と同一の機能を有する部分には同一符号を付してあり、その説明は省略する。
【０１８６】
基板電位制御回路４４１は、画素アレイ４１が形成される図示せぬ半導体基板（チップ）に対して、所定のタイミングで所定の基板電位VSS_PXを印加する。この基板には、少なくとも画素アレイ４１を構成する単位画素５０におけるフォトダイオード６１のカソード、および転送トランジスタ６２のボディが接続されている。
【０１８７】
［加算信号の読み出し］
次に、図２０のタイミングチャートを参照して、CMOSイメージセンサ４３０の、加算信号の読み出しにおける単位画素５０の動作例について説明する。
【０１８８】
なお、図２０には、行番号がａ（ａ：０≦ａ≦M-1の整数）の、すなわち、全ての画素行の各単位画素５０に供給される駆動信号SEL<a>，RST<a>，TRG<a>，FDC_CONNECT<a>、加算ノードFDC、列番号がｂ（ｂ：０≦ｂ≦N-1の整数）の、すなわち、全ての画素列の垂直信号線VSL<b>の信号レベル、および基板電位VSS_PXが示されている。
【０１８９】
ここでも、加算信号の読み出しにおいては、全ての画素行の各単位画素５０に供給される駆動信号FDC_CONNECT<a>が、常時Ｈレベルとされる。
【０１９０】
駆動信号RST<a>をＨレベルとした状態で、駆動信号TRG<a>がパルス状に印加されると、フォトダイオード６１に蓄積されている電荷が排出される。これにより、時刻t11において、シャッタ動作が行われる。このとき、基板電位VSS_PXは接地電位（０Ｖ）とされる。
【０１９１】
シャッタ動作後、駆動信号TRG<a>がＬレベルになると、フォトダイオード６１への電荷の蓄積が始まる。すなわち、時刻t12においては、蓄積動作が行われている。このとき、基板電位VSS_PXは所定の正電位（1.2Ｖ）とされる。
【０１９２】
時刻t13において、駆動信号TRG<a>がパルス状に印加されると、フォトダイオード６１に蓄積された電荷が転送トランジスタ６２によってフローティングディフュージョン６３に転送される。すなわち、各単位画素５０の画素信号の読み出しが行われる。これにより、時刻t14において、加算ノードFDCの信号レベルが読み出される。
【０１９３】
なお、駆動信号TRG<a>がパルス状に印加されている期間、具体的には時刻t13において、基板電位VSS_PXは接地電位（０Ｖ）とされる。
【０１９４】
時刻t14において読み出される加算ノードFDCの信号レベル（加算信号FDC）は、CMOSイメージセンサ４３０の置かれている撮影環境が暗い場合には、フォトダイオード６１に電荷があまり蓄積されないため、図２０の破線で示されるように、リセットレベルと略同一のレベルとなる。また、加算信号FDCは、撮影環境が明るい場合には、フォトダイオード６１に相応の電荷が蓄積されるため、図２０の一点鎖線で示されるように、リセットレベルと異なるレベルとなる。
【０１９５】
その後、駆動信号RST<a>がパルス状に印加されると、フローティングディフュージョン６３に蓄積されている電荷が排出（リセット）される。これにより、時刻t15において、加算ノードFDCのリセットレベルが読み出される。
【０１９６】
このようにして、読み出された加算信号とリセットレベルとの差分をとることでノイズを除去するCDS処理を行うことで、ノイズが除去された加算信号が読み出される。
【０１９７】
以上の動作によれば、図４のタイミングチャートを参照して説明した動作と同様の効果を奏することができる。また、以上の動作においては、シャッタ動作時に、基板に対して接地電位が印加され、蓄積動作時に、基板に対して所定の正電位が印加される。
【０１９８】
これにより、シャッタ動作時には、転送トランジスタ６２のゲートと基板との間に、転送トランジスタ６２が強反転領域で動作するのに十分な電圧が印加されるとともに、フォトダイオード６１のアノードとカソードとの間には、フォトダイオード６１が完全に空乏化するのに十分な電圧が印加されるようになる。
【０１９９】
また、蓄積動作時には、基板に正電位が印加され、転送トランジスタ６２のゲートに接地電位（Ｌレベルの駆動信号TRG）が印加されることで、転送トランジスタ６２のゲート電位より基板の電位の方が高くなる。基板の電位が高くなることで、カップリングによりフォトダイオード６１のカソードの電圧も高くなり、結果として、フォトダイオード６１の飽和電子数（飽和信号量）が増加し、暗電流を減少させることができる。
【０２００】
したがって、負電圧を生成することなく、すなわち、照度検出を行う際に要求される超低消費電力を実現しつつ、暗電流や白点を抑制することが可能となる。
【０２０１】
なお、以上の動作においては、画素信号の読み出しが行われている期間、すなわち、駆動信号TRG<a>がパルス状に印加されている期間に、基板電位VSS_PXが接地電位とされる。例えば、画素信号の読み出しが行われる前に、基板電位VSS_PXを接地電位とすると、フォトダイオード６１の飽和電子数が減少してしまう。また、画素信号の読み出しが行われている期間に基板電位VSS_PXを接地電位としないと、転送トランジスタ６２のゲートと基板との間に十分な電圧が印加されない。したがって、画素信号の読み出しが行われている期間に、基板電位VSS_PXを接地電位とするようにする。
【０２０２】
ところで、一般的には、kT/Cノイズ（リセットノイズ）をキャンセルするために、フローティングディフュージョンのリセット後のリセットレベルを読み出し、次いで、画素信号読み出し後の信号レベルを読み出し、これらの差分をとることが行われている。
【０２０３】
しかしながら、通常、フローティングディフュージョンの基板は、フォトダイオードおよび転送トランジスタの基板と接続されているので、基板電位を正電位から接地電位に変化させると、フローティングディフュージョンの電位も低下してしまう。
【０２０４】
そこで、以上の動作においては、加算信号の読み出し後に、フローティングディフュージョンのリセットを行い、リセットレベルを読み出すことで、加算信号との差分をとるようになされている。これは、加算ノードFDCに多くの単位画素のフローティングディフュージョンが接続されている場合、加算信号の読み出しにおいては、kT/Cノイズは十分小さくなり、十分なS/N比を得ることができることによる。
【０２０５】
なお、画素信号の読み出し時に、基板電位を正電位から接地電位に変化させることで、フローティングディフュージョン６３の電位が低下すると、フォトダイオード６１のアノードとカソードとの間に十分な電圧が印加されず、フォトダイオード６１が完全に空乏化せずに、全ての信号電荷が読み出されない可能性がある。
【０２０６】
そこで、以上の動作において、複数の単位画素５０について駆動信号SEL<a>をＨレベルとし、画素信号の読み出し時に、各画素列の垂直信号線VSL<b>の電位をフローティングディフュージョン６３のリセット時の電位より高くするようにしてもよい。これにより、増幅トランジスタ６５のゲート容量を介して、フローティングディフュージョン６３の電位を昇圧させることができ、フォトダイオード６１の電荷の読み出しを確実に行うことができる。
【０２０７】
また、画素信号の読み出し時に、単位画素５０の電源電圧VDDを、フローティングディフュージョン６３のリセット時の電位より高くするようにしても、上述の効果を奏することができる。
【０２０８】
なお、図２１に示されるように、時刻t24において画素信号を読み出す前に、時刻t23においてリセットレベルを読み出し、時刻t24において画素信号を読み出した後に、時刻t25において加算信号を読み出すようにしてもよい。このとき、画素信号の読み出し時（時刻t24）に接地電位とされた基板電位VSS_PXは、加算信号の読み出し時（時刻t25）には、再度、正電位（1.2Ｖ）とされる。
【０２０９】
これにより、フォトダイオード６１に電荷が蓄積されていない状態での、フローティングディフュージョン６３のリセット時の電位と、画素信号読み出し後のフローティングディフュージョン６３および加算ノードFDCの電位とを等しくして、CDS処理を行うことができる。
【０２１０】
また、図２１においては、フローティングディフュージョン６３のリセット後（駆動信号RST<a>がＬレベルになった直後）に、各画素列の垂直信号線VSL<b>の電位をフローティングディフュージョン６３のリセット時の電位より高くすることで、フローティングディフュージョン６３（加算ノードFDC）の電位を昇圧させるようにしている。
【０２１１】
［本技術を適用したCMOSイメージセンサの第６の実施の形態］
図２２は、本技術を適用したCMOSイメージセンサの第６の実施の形態の構成例を示す図である。
【０２１２】
図２２のCMOSイメージセンサ４８０は、画素アレイ４１、垂直信号線４５、AFE回路２４１、コントロールユニット２４２、列選択信号線２４３、行選択回路３４１、画素駆動線３４２、および基板電位制御回路４４１から構成される。なお、図２２において、図１５のCMOSイメージセンサ３３０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。また、基板電位制御回路４４１は、図１９のCMOSイメージセンサ４３０に設けられたものと同一であるので、その説明も省略する。
【０２１３】
また、図１５と同様、図２２のCMOSイメージセンサ４８０においても、画素アレイ４１において、行列状に画素が配列されている領域は、16×16の領域に分割されている。さらに、簡単のため、行数Ｍおよび列数Ｎは、それぞれ１６の倍数とされる。
【０２１４】
［加算信号の読み出し］
次に、図２３のタイミングチャートを参照して、CMOSイメージセンサ４８０の、加算信号の読み出しにおける単位画素５０の動作例について説明する。
【０２１５】
図２３には、行番号がd・M/16+d（ｄ：０≦ｄ≦15の整数）の画素行に供給される画素選択信号SEL_FDC<d・M/16+d>、行番号がd・M/16+d以外の画素行に供給される画素選択信号SEL_FDC<d・M/16+d以外>、行番号がｅ（ｅ：０乃至M-1の整数）の、すなわち、全ての画素行に供給される駆動信号SEL<e>，RST<e>，TRG<e>，FDC_CONNECT<e>、列番号がb・N/16+d（ｂ：０≦ｂ≦15の整数）の画素列を選択する列選択信号CS<b・N/16+d>、および、列番号がb・N/16+d以外の画素列を選択する列選択信号CS<b・N/16+d以外>の信号レベルが示されている。
【０２１６】
さらに、図２３には、基板電位VSS_PX、列番号がb・N/16+dの画素列の垂直信号線VSL<b・N/16+d>、および列番号がb・N/16+d以外の画素列の垂直信号線VSL<b・N/16+d以外>の信号レベルが示されている。
【０２１７】
図２３のタイミングチャートにおいて、各単位画素５０の動作は、基本的には、図２１のタイミングチャートを参照して説明した動作と同様とされる。また、図２３のタイミングチャートにおいては、図１７のタイミングチャートと同様、同一列にある画素ブロック毎の加算信号が、その画素ブロックに含まれる単位画素５０のそれぞれ異なる列の垂直信号線４５を介して出力される。
【０２１８】
ここで、本実施の形態においては、図２３のタイミングチャートに示されるように、b・N/16+d以外の画素列（非選択列）の垂直信号線VSL<b・N/16+d以外>の電位を変化させることで、フローティングディフュージョン６３のリセット後の、フローティングディフュージョン６３および各画素ブロックの加算ノードFDCを昇圧させるようにしている。
【０２１９】
具体的には、フローティングディフュージョン６３のリセット期間から加算信号の読み出しまでの読み出し動作中、具体的には時刻t33以降に、駆動信号SEL<e>をＨレベルとする。
【０２２０】
また、フローティングディフュージョン６３のリセット動作中、具体的には時刻t33において、非選択列を選択する列選択信号CS<b・N/16+d以外>をＨレベルとし、フローティングディフュージョン６３のリセット動作後、具体的には時刻t34において、非選択列を選択する列選択信号CS<b・N/16+d以外>をＬレベルとする。これにより、加算信号の出力に用いられない非選択列の垂直信号線VSL<b・N/16+d以外>の電位を変化させ、増幅トランジスタ６５のゲート容量を介して、フローティングディフュージョン６３および各画素ブロックの加算ノードFDCを昇圧させることができる。結果として、フォトダイオード６１の電荷の読み出しを確実に行うことができる。
【０２２１】
［単位画素の他の構成例］
上述した動作を行うイメージセンサを構成する単位画素は、図２に示される単位画素以外の構成を採用することもできる。
【０２２２】
具体的には、画素アレイ４１を構成する画素は、複数のフォトダイオードおよび複数の転送トランジスタが、１個のフローティングディフュージョンを共有する構成であってもよい。例えば、図２４に示されるように、４個のフォトダイオード６１−１乃至６１−４および４個の転送トランジスタ６２−１乃至６２−４が、１個のフローティングディフュージョン６３を共有する画素４００が、画素アレイ４１を構成するようにしてもよい。なお、フォトダイオード６１および転送トランジスタ６２の数は、４個に限らず、他の数であってももちろんよい。
【０２２３】
なお、以上においては、画素アレイ４１の行列状に画素が配列されている領域は、16×16の領域に分割されているものとしたが、分割のされ方はこれに限らず、任意の部分領域に分割されるようにすることができる。
【０２２４】
［本技術を適用したCMOSイメージセンサの第７の実施の形態］
図２５は、本技術を適用したCMOSイメージセンサの第７の実施の形態の構成例を示す図である。
【０２２５】
図２５のCMOSイメージセンサ６３０は、AFE回路４３、垂直信号線４５、画素アレイ６４１、行選択回路６４２、加算信号読み出し回路６４３、画素駆動線６４４、垂直信号線６４５、コントロールユニット６４６、および制御信号線６４７からから構成される。なお、図２５において、図１のCMOSイメージセンサ３０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【０２２６】
画素アレイ６４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２６の単位画素６５０）が行列状に２次元配置されている。
【０２２７】
画素アレイ６４１には、行列状の画素配列に対して行毎に画素駆動線６４４が図の左右方向（画素行の画素の配列方向）に沿って形成され、列毎に垂直信号線６４５が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線６４４の一端は、行選択回路６４２の各行に対応した出力端に接続されている。
【０２２８】
行選択回路６４２は、画素アレイ６４１の各画素に対して駆動信号を供給することで、各画素を、全画素同時あるいは行単位等で駆動する。
【０２２９】
行選択回路６４２から供給される駆動信号によって選択された画素行の各単位画素から出力される画素信号は、垂直信号線６４５の各々を通してAFE回路４３に供給される。
【０２３０】
また、行選択回路６４２から供給される駆動信号によって選択された各単位画素から出力される画素信号は、垂直信号線６４５の各々を通して加算信号読み出し回路６４３にも供給される。
【０２３１】
加算信号読み出し回路６４３は、画素アレイ６４１の画素列毎に、単位画素から垂直信号線６４５を通して出力される画素信号を加算し、得られた加算信号に対して、CDS処理およびA/D変換を行う。
【０２３２】
垂直信号線６４５は、画素列毎に形成される。なお、垂直信号線６４５は、垂直信号線４５と共有されて形成されてもよい。
【０２３３】
コントロールユニット６４６は、加算信号読み出し回路６４３が行う画素アレイ６４１の画素列毎の画素信号の加算を制御する。具体的には、コントロールユニット６４６は、制御信号線６４７を介して、画素列毎の画素信号の加算を制御する制御信号を加算信号読み出し回路６４３に供給する。加算信号読み出し回路６４３においては、制御信号に応じて画素信号の加算が行われる。
【０２３４】
［単位画素の回路構成例］
次に、図２６を参照して、図２５の画素アレイ６４１に行列状に配置されている単位画素６５０の回路構成例について説明する。
【０２３５】
図２６の単位画素６５０は、フォトダイオード６１、転送トランジスタ６２、フローティングディフュージョン（FD）６３、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６から構成される。なお、図２５において、図２の単位画素５０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【０２３６】
すなわち、図２６の単位画素６５０において、図２の単位画素５０と異なるのは、出力トランジスタ６７を備えない点である。
【０２３７】
［画素アレイ、AFE回路、および加算信号読み出し回路の回路構成例］
次に、図２７を参照して、画素アレイ６４１、AFE回路４３、および加算信号読み出し回路６４３の回路構成例について説明する。
【０２３８】
なお、AFE回路４３の構成については、図８を参照して説明したものと同一であるので、その説明は省略する。
【０２３９】
図２７の画素アレイ６４１は、適宜省略されているが、単位画素６５０が、行方向にＭ個、列方向にＮ個配列されて構成されている。
【０２４０】
ここで、単位画素６５０が配置されている行の行番号を上から順に０，１，２，・・・，M-1、列の列番号を上から順に０，１，２，・・・，N-1とし、以下においてもこれに従うものとする。
【０２４１】
各単位画素６５０の画素信号は、増幅トランジスタ６５および垂直信号線４５を介して、AFE回路４３および加算信号読み出し回路６４３に出力される。具体的には、画素信号は、駆動信号SELにより選択された画素行の単位画素６５０の選択トランジスタ６６がオンされることで、その単位画素６５０の増幅トランジスタ６５および垂直信号線４５を介して、AFE回路４３および加算信号読み出し回路６４３に出力される。
【０２４２】
なお、図２７において、図２５で説明した垂直信号線６４５は、垂直信号線４５と共有されて形成されている。
【０２４３】
加算信号読み出し回路６４３は、スイッチ６６１、容量素子６６２，６６３、増幅器６６４、スイッチ６６５、およびADC（Analog Digital Converter）６６６を有している。
【０２４４】
スイッチ６６１は、コントロールユニット６４６から供給される制御信号のうちの制御信号MODEに応じてオン／オフすることで、垂直信号線４５と容量素子６６２の一端とを電気的に接続する。
【０２４５】
容量素子６６２は、その他端が、容量素子６６３の一端および増幅器６６４の負側の入力端子に接続されている。
【０２４６】
容量素子６６３は、その他端が、増幅器６６４の出力端子に接続されている。
【０２４７】
増幅器６６４は、その正側の入力端子に参照電圧Vrefが供給され、出力端子は、ADC６６６に接続されている。増幅器６６４は、正側の入力端子と負側の入力端子の電位差を増幅して出力端子に出力する出力回路として構成される。
【０２４８】
スイッチ６６５は、コントロールユニット６４６から供給される制御信号のうちの制御信号EQに応じてオン／オフすることで、増幅器６６４の出力端子と負側の入力端子とを電気的に接続する。
【０２４９】
ADC６６６は、増幅器６６４の出力に対してA/D変換およびCDS処理を行う。
【０２５０】
なお、図２７においては、容量素子６６２の一端が、スイッチ６６１を介して電気的に接続される垂直信号線４５は、垂直信号線VSL<0>乃至VSL<c-1>（ｃ：１≦ｃ≦N-1）とされる。すなわち、スイッチ６６１、容量素子６６２，６６３は、垂直信号線VSL<0>乃至VSL<c-1>に対応して設けられている。
【０２５１】
つまり、加算信号読み出し回路６４３は、単位画素６５０の画素列のうち、０乃至c-1列の垂直信号線VSL<0>乃至VSL<c-1>に出力される信号を加算することで、加算信号を読み出す。加算信号読み出し回路６４３において、垂直信号線VSL<0>乃至VSL<c-1>に出力され加算された加算信号は、増幅器６６４によって、容量素子６６２，６６３の容量比に応じて反転増幅されて出力される。
【０２５２】
［加算信号の読み出し］
次に、図２８のタイミングチャートを参照して、CMOSイメージセンサ６３０の、加算信号の読み出しにおける単位画素６５０の動作例について説明する。
【０２５３】
図２８には、制御信号MODE，EQ、列番号がｂ（ｂ：０≦ｂ≦c-1の整数）の画素列の垂直信号線VSL<b>の信号レベル、および、増幅器６６４の負側の入力電位VSL_SUMが示されている。
【０２５４】
さらに、図２８には、行番号が０の画素行に供給される駆動信号SEL<0>，RST<0>，TRG<0>、行番号が１の画素行に供給される駆動信号SEL<1>，RST<1>，TRG<1>、・・・、行番号がM-1の画素行に供給される駆動信号SEL<M-1>，RST<M-1>，TRG<M-1>の信号レベルが示されている。
【０２５５】
加算信号の読み出しにおいては、垂直信号線４５と容量素子６６２とを電気的に接続するスイッチ６６１をオンするための制御信号MODEが、常時Ｈレベルとされる。
【０２５６】
行番号が０の画素行の各単位画素６５０について注目すると、まず、駆動信号RST<0>がＨレベルの状態で、駆動信号TRG<0>がパルス状に印加されることで、シャッタ動作が行われる。このとき、制御信号EQはＨレベルとされる。
【０２５７】
その後、駆動信号SEL<0>がＬレベルからＨレベルとされ、駆動信号RST<0>がＨレベルからＬレベルとされた状態で、駆動信号TRG<0>がパルス状に印加されることで、リード動作（読み出し）が行われる。
【０２５８】
リード動作においては、駆動信号TRG<0>がパルス状に印加される前（駆動信号SEL<0>がＨレベルとされ、駆動信号RST<0>がＬレベルとされた後）に、制御信号EQがＨレベルからＬレベルとされることで、フローティングディフュージョン６３がリセットされた状態で、増幅器６６４の出力が参照電圧Vrefにリセットされ、リセットレベルVrefの読み出しが行われる。
【０２５９】
また、駆動信号TRG<0>がパルス状に印加されることで、各画素列の各単位画素６５０からの画素信号が読み出され、垂直信号線４５および容量素子６６２を介して加算されて増幅器６６４の負側の入力端子に入力され、加算信号の読み出しが行われる。
【０２６０】
ここで、リセットレベルの読み出し時から画素信号の読み出し時までの、垂直信号線VSL<0>乃至VSL<c-1>それぞれの電圧の増加分を、ΔVSL<0>，ΔVSL<1>，・・・，ΔVSL<c-1>とし、容量素子６６２，６６３それぞれの容量値をC_SUM，C_FBとすると、増幅器６６４の出力端子には、｛（ΔVSL<0>＋ΔVSL<1>＋・・・＋ΔVSL<c-1>）/ｃ｝×（C_FB/C_SUM）＋Vrefといった電圧が加算信号として出力される。
【０２６１】
そして、ADC６６６が、リセットレベルVrefと、加算信号｛（ΔVSL<0>＋ΔVSL<1>＋・・・＋ΔVSL<c-1>）/ｃ｝×（C_FB/C_SUM）＋Vrefとの差分をとることでノイズを除去するCDS処理を行うことで、ノイズが除去された加算信号が出力される。
【０２６２】
以上の動作によれば、単位画素６５０の信号を加算した加算信号を読み出す際に、列毎のA/D変換やCDS処理を行う必要がないので、撮像領域全体の照度検出や動き検出を行う場合の消費電力を抑えることが可能となる。
【０２６３】
また、垂直信号線４５と容量素子６６２とは、スイッチ６６１によって電気的に接続されるようになされているので、通常の画素信号の読み出し時には、スイッチ６６１をオフすることで、加算信号読み出し回路６４３の動作が、通常の画素信号の読み出し動作に影響を与えないようにすることができる。
【０２６４】
なお、以上においては、加算対象となる画素列を０乃至c-1列の画素列として説明したが、加算対象となる画素列は、任意の画素列とすることができ、例えば、全ての画素列であってもよいし、偶数列（または奇数列）の画素列であってもよい。
【０２６５】
さらに、加算対象となる画素列毎に、加算信号読み出し回路６４３を設けるようにしてもよい。例えば、０乃至９９列目の画素列、１００乃至１９９列目の画素列、・・・のように、１００列毎に加算信号読み出し回路６４３を設けるようにしてもよいし、偶数列と奇数列とで別個に加算信号読み出し回路６４３を設けるようにしてもよい。
【０２６６】
［本技術を適用したCMOSイメージセンサの第８の実施の形態］
図２９は、本技術を適用したCMOSイメージセンサの第８の実施の形態の構成例を示す図である。
【０２６７】
図２９のCMOSイメージセンサ７３０は、画素アレイ４１、行選択回路４２、AFE回路４３、画素駆動線４４、垂直信号線４５、コントロールユニット６４６、制御信号線６４７、加算信号読み出し回路７４１、および垂直信号線７４２から構成される。なお、図２９において、図７のCMOSイメージセンサ１３０および図２５のCMOSイメージセンサ６３０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【０２６８】
なお、図２９のCMOSイメージセンサ７３０において、画素アレイ４１の行列状に画素が配列されている領域は、16×Ｎの領域に分割されている。以下においては、各領域における単位画素５０の集合を画素ブロックBLといい、その配置に応じて画素ブロックBL（s,t）と表す。なお、ｓは画素ブロックの行を表し、０乃至１５の整数をとる。また、ｔは画素列を表し、０乃至N-1の整数をとる。さらに、簡単のため、行数Ｍは１６の倍数とされる。
【０２６９】
加算信号読み出し回路７４１は、画素アレイ４１の画素列毎に、画素ブロックBLに含まれる所定の単位画素から垂直信号線７４２を通して出力される画素信号（加算信号）を加算し、得られた加算信号に対して、A/D変換およびCDS処理を行う。
【０２７０】
垂直信号線７４２は、画素列毎に形成される。なお、垂直信号線７４２は、垂直信号線４５と共有されて形成されてもよい。
【０２７１】
［画素アレイ、AFE回路、および加算信号読み出し回路の回路構成例］
次に、図３０を参照して、画素アレイ４１、AFE回路４３、および加算信号読み出し回路７４１の回路構成例について説明する。
【０２７２】
なお、AFE回路４３の構成については、図８を参照して説明したものと同一であるので、その説明は省略する。
【０２７３】
図３０の画素アレイ４１において、単位画素５０は適宜省略されているが、最も左側の列（０列目）の上２つの単位画素５０は、画素ブロックBL(0,0)に含まれ、下２つの単位画素５０は、画素ブロックBL(1,0)に含まれる。また、最も右側の列（2N/16-1列目）の上２つの単位画素５０は、画素ブロックBL(0,2N/16-1)に含まれ、下２つの単位画素５０は、画素ブロックBL(1,2N/16-1)に含まれる。
【０２７４】
それぞれの画素ブロックBLには、加算ノードFDCが設けられており、画素ブロックに対応させて、加算ノードFDC（s,t）と表す。すなわち、画素ブロックBL(0,0)には、加算ノードFDC（0,0）が、画素ブロックBL(1,0)には、加算ノードFDC（1,0）が、画素ブロックBL(0,2N/16-1)には、加算ノードFDC（0,2N/16-1）がそれぞれ設けられている。
【０２７５】
加算ノードFDCは、それぞれの画素ブロックBLに含まれる単位画素５０の出力トランジスタ６７のドレインに接続されており、画素ブロックBL毎に単位画素５０の出力トランジスタ６７から出力される電荷を加算する。加算された電荷としての加算信号は、それぞれの画素ブロックBLに含まれる所定の単位画素５０の増幅トランジスタ６５および垂直信号線４５を介して、加算信号読み出し回路７４１に出力される。具体的には、加算信号は、それぞれの画素ブロックBLに含まれる所定の単位画素５０のうち、駆動信号SELにより選択された画素行の単位画素５０の選択トランジスタ６６がオンされることで、その単位画素５０の増幅トランジスタ６５および垂直信号線４５を介して、加算信号読み出し回路７４１に出力される。
【０２７６】
なお、図３０において、図２９で説明した垂直信号線７４２は、垂直信号線４５と共有されて形成されている。
【０２７７】
加算信号読み出し回路７４１は、スイッチ６６１、容量素子６６２，６６３、増幅器６６４、スイッチ６６５、およびADC６６６を有している。なお、図３０において、図２７の加算信号読み出し回路６４３と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【０２７８】
図３０の加算信号読み出し回路７４１において、図２７の加算信号読み出し回路６４３と異なるのは、全ての画素列についてスイッチ６６１、容量素子６６２，６６３が設けられている点と、N/16列毎に増幅器６６４、スイッチ６６５、およびADC６６６が設けられている点である。具体的には、加算信号読み出し回路７４１において、増幅器６６４、スイッチ６６５、およびADC６６６は、列方向に１５個ずつ設けられている。
【０２７９】
すなわち、加算信号読み出し回路７４１は、N/16列毎の垂直信号線４５に出力される、画素ブロックBL毎の加算ノードFDCからの加算信号を加算して出力する。
【０２８０】
なお、列方向に設けられる増幅器６６４、スイッチ６６５、およびADC６６６の数は１５個に限られない。
【０２８１】
［加算信号の読み出し］
次に、図３１のタイミングチャートを参照して、CMOSイメージセンサ７３０の、加算信号の読み出しにおける単位画素５０の動作例について説明する。
【０２８２】
図３１には、制御信号MODE，EQ、列番号がx・N/16乃至(x+1)・N/16-1（０≦ｘ≦15）の画素列の垂直信号線VSL<x・N/16>乃至VSL<(x+1)・N/16-1>の信号レベル、および、列方向ｘ番目の増幅器６６４の負側の入力電位VSL_SUM<x>が示されている。
【０２８３】
また、図３１には、行番号が０乃至M-1の画素行の、すなわち、全ての画素行に供給される駆動信号FDC_CONNECT<0>乃至FDC_CONNECT<M-1>、画素ブロックBLの０行目に含まれる画素行に供給される駆動信号SEL<0>，RST<0>乃至RST<M/16-1>，TRG<0>乃至TRG<M/16-1>、画素ブロックBLの１行目に含まれる画素行に供給される駆動信号SEL<M/16>，RST<M/16>乃至RST<2M/16-1>，TRG<M/16>乃至TRG<2M/16-1>、・・・、画素ブロックBLの15行目に含まれる画素行に供給される駆動信号SEL<15M/16>，RST<15M/16>乃至RST<M-1>，TRG<15M/16>乃至TRG<M-1>の信号レベルが示されている。
【０２８４】
ここでも、加算信号の読み出しにおいては、垂直信号線４５と容量素子６６２とを電気的に接続するスイッチ６６１をオンするための制御信号MODEが、常時Ｈレベルとされる。また、全ての画素行の各単位画素５０に供給される駆動信号FDC_CONNECT<0>乃至FDC_CONNECT<M-1>が、常時Ｈレベルとされる。
【０２８５】
０行目の画素ブロックBL(0,0)乃至BL(0,N-1)について注目すると、まず、駆動信号RST<0>乃至RST<M/16-1>がＨレベルの状態で、駆動信号TRG<0>乃至TRG<M/16-1>がパルス状に印加されることで、シャッタ動作が行われる。このとき、制御信号EQはＨレベルとされる。
【０２８６】
その後、駆動信号SEL<0>がＬレベルからＨレベルとされ、駆動信号RST<0>乃至RST<M/16-1>がＨレベルからＬレベルとされた状態で、駆動信号TRG<0>乃至TRG<M/16-1>がパルス状に印加されることで、リード動作（読み出し）が行われる。
【０２８７】
リード動作においては、駆動信号TRG<0>乃至TRG<M/16-1>がパルス状に印加される前（駆動信号SEL<0>がＨレベルとされ、駆動信号RST<0>乃至RST<M/16-1>がＬレベルとされた後）に、制御信号EQがＨレベルからＬレベルとされることで、０行目の画素ブロックBL(0,0)乃至BL(0,N-1)それぞれの単位画素５０の加算ノードFDC(0,0)乃至FDC(0,N-1)のリセットレベルが、垂直信号線VSL<0>乃至VSL<N-1>を介して読み出される。
【０２８８】
また、駆動信号TRG<0>乃至TRG<M/16-1>がパルス状に印加されることで、０行目の画素ブロックBL(0,0)乃至BL(0,N-1)それぞれの加算ノードFDC(0,0)乃至FDC(0,N-1)の信号レベルが、垂直信号線VSL<0>乃至VSL<N-1>を介して読み出される。このようにして、０行目の画素ブロックBL(0,0)乃至BL(0,N-1)それぞれの加算信号の読み出しが行われる。
【０２８９】
このうち、画素ブロックBL(0,0)乃至BL(0,N/16-1)の加算信号は、それぞれが加算された信号VSL_SUM<0>として、図３０の加算信号読み出し回路７４１における列方向０番目の増幅器６６４の負側の入力端子に入力される。また、画素ブロックBL(0,N/16)乃至BL(0,2N/16-1)の加算信号は、それぞれが加算された信号VSL_SUM<1>として、図３０の加算信号読み出し回路７４１における列方向１番目の増幅器６６４の負側の入力端子に入力される。そして、画素ブロックBL(0,15N/16)乃至BL(0,N-1)の加算信号は、それぞれが加算された信号VSL_SUM<N-1>として、図３０の加算信号読み出し回路７４１における列方向１５番目の増幅器６６４（図示せず）の負側の入力端子に入力される。
【０２９０】
これにより、行方向（垂直方向）について加算ノードFDCにより加算された加算信号が、列方向（水平方向）について複数列毎に加算信号読み出し回路７４１により加算される。
【０２９１】
以上の動作によっても、単位画素５０の信号を加算した加算信号を読み出す際に、列毎のA/D変換やCDS処理を行う必要がないので、撮像領域全体の照度検出や動き検出を行う場合の消費電力を抑えることが可能となる。
【０２９２】
また、垂直信号線４５と容量素子６６２とは、スイッチ６６１によって電気的に接続されるようになされているので、通常の画素信号の読み出し時には、スイッチ６６１をオフすることで、加算信号読み出し回路６４３の動作が、通常の画素信号の読み出し動作に影響を与えないようにすることができる。
【０２９３】
なお、本実施の形態において、画素ブロックBLは、N/16×１の単位画素５０から構成されるものとしたが、列方向の画素数を２以上の複数として構成されるようにしてもよい。この場合、画素ブロックBL(s,t)毎の加算ノードFDC(s,t)から出力される加算信号は、例えば、第３の実施の形態における列選択信号により選択された所定の列の垂直信号線４５を介して、加算信号読み出し回路７４１に出力されるようにする。
【０２９４】
［本技術を適用したCMOSイメージセンサの第９の実施の形態］
図３２は、本技術を適用したCMOSイメージセンサの第９の実施の形態の構成例を示す図である。
【０２９５】
図３２のCMOSイメージセンサ８３０は、画素アレイ８４１、行選択回路８４２、AFE回路８４３、画素駆動線８４４、垂直信号線８４５、加算信号読み出し回路８４６、および加算ノード８４７から構成される。
【０２９６】
画素アレイ８４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図３３の単位画素８５０）が行列状に２次元配置されている。
【０２９７】
画素アレイ８４１には、行列状の画素配列に対して行毎に画素駆動線８４４が図の左右方向（画素行の画素の配列方向）に沿って形成され、列毎に垂直信号線８４５が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線８４４の一端は、行選択回路８４２の各行に対応した出力端に接続されている。
【０２９８】
行選択回路８４２は、画素アレイ８４１の各画素に対して駆動信号を供給することで、各画素を、全画素同時あるいは行単位等で駆動する。
【０２９９】
行選択回路８４２から供給される駆動信号によって選択された画素行の各単位画素から出力される画素信号は、垂直信号線８４５の各々を通してAFE回路８４３に供給される。
【０３００】
AFE回路８４３は、画素アレイ８４１の画素列毎に、選択行の各単位画素から垂直信号線８４５を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。具体的には、AFE回路８４３は、垂直信号線８４５を通して出力される画素信号に対して、CDS処理およびA/D変換を行う。
【０３０１】
また、行選択回路８４２から供給される駆動信号によって選択された各単位画素から出力される画素信号は、加算ノード８４７を通して加算信号読み出し回路８４６にも供給される。
【０３０２】
加算信号読み出し回路８４６は、加算ノード８４７において加算された各単位画素からの画素信号に対して、CDS処理およびA/D変換を行う。
【０３０３】
加算ノード８４７は、各単位画素から出力される画素信号を加算し、加算信号として加算信号読み出し回路８４６に供給する。
【０３０４】
［画素アレイの回路構成例］
次に、図３３を参照して、図３２の画素アレイ８４１の回路構成例について説明する。
【０３０５】
図３３の画素アレイ８４１は、単位画素８５０が、行方向にＭ個、列方向にＮ個配列されて構成されている。
【０３０６】
ここで、単位画素８５０が配置されている行の行番号を上から順に０，１，２，・・・，M-1、列の列番号を上から順に０，１，２，・・・，N-1とし、以下においてもこれに従うものとする。
【０３０７】
また、行番号がｍである画素行の各単位画素８５０に供給される駆動信号をそれぞれTRG<m>，RST<m>，SEL<m>等と表し、列番号がｎである画素列に対応する垂直信号線８４５およびこれに出力される信号をVSL<n>等と表す。すなわち、例えば、行番号が０である画素行の各単位画素８５０に供給される駆動信号はそれぞれTRG<0>，RST<0>，SEL<0>と表され、列番号が０である画素列に対応する垂直信号線８４５およびこれに出力される信号はVSL<0>と表される。また、なお、電源電圧VDDは、電源配線を介して、全ての単位画素８５０に対して同様に供給される。
【０３０８】
図３３の単位画素８５０は、フォトダイオード６１、転送トランジスタ６２、フローティングディフュージョン（FD）６３、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６から構成される。なお、図３３において、図２の単位画素５０と同一の機能を有する部分には同一符号を付してあり、その説明は適宜省略する。
【０３０９】
すなわち、図３３の単位画素８５０において、図２の単位画素５０と異なるのは、出力トランジスタ６７を備えない点である。また、図３３の画素アレイ８４１において、各単位画素８５０のリセットトランジスタ６４のドレインは、電源配線を介して、加算ノード８４７に接続されている。すなわち、各単位画素８５０の全てのフローティングディフュージョン６３は、リセットトランジスタ６４を介して電気的に接続される。
【０３１０】
これにより、画素アレイ８４１における全ての単位画素８５０のフローティングディフュージョン６３の電荷が加算された加算信号が、電源配線および加算ノード８４７を介して加算信号読み出し回路８４６に読み出される。
【０３１１】
また、画素アレイ８４１において、各画素列の垂直信号線８４５（VSL<0>乃至VSL<N-1>）それぞれには、負荷MOS８６１が接続されている。負荷MOS８６１は、垂直信号線８４５と接続されることで、各単位画素８５０の増幅トランジスタ６５とソースフォロワ回路を構成する。
【０３１２】
CMOSイメージセンサ８３０を搭載した電子機器がカメラとして機能し、行毎の画素信号の読み出しが行われる場合、画素アレイ８４１において、各単位画素８５０のフォトダイオード６１に蓄積された電荷は、図３３中、矢印Ａで示されるように、転送トランジスタ６２、フローティングディフュージョン６３、増幅トランジスタ６５、および選択トランジスタ６６を介して、垂直信号線８４５に出力される。このとき、各画素列の負荷MOS８６１はオンされる。
【０３１３】
一方、CMOSイメージセンサ８３０を搭載した電子機器が、例えば照度計として機能し、加算信号の読み出しが行われる場合、画素アレイ８４１において、各単位画素８５０のフォトダイオード６１に蓄積された電荷は、図３３中、矢印Ｂで示されるように、転送トランジスタ６２、およびリセットトランジスタ６４のドレインを介して、電源配線に出力される。このとき、各画素列の負荷MOS８６１はオフされる。
【０３１４】
このように、CMOSイメージセンサ８３０において、加算信号の読み出し時には、各画素列の負荷MOS８６１は全てオフとされるので、照度検出や動き検出を行う際に要求される超低消費電力を実現することが可能となる。
【０３１５】
［従来の画素配列］
ところで、従来の画素アレイは、図３４に示されるように、主に、有効画素・OPB領域とプロセスダミー領域とに分けられている。有効画素・OPB領域には、映像信号としての画素信号を出力する有効画素、および、映像信号における黒の基準となる画素信号を出力するオプティカルブラック画素（以下、OPB画素という）が配列されている。また、プロセスダミー領域には、プロセス上のばらつきや、有効画素・OPB領域の境界付近の画素の劣化を抑制するためのダミー画素が配列されている。
【０３１６】
しかしながら、図３４に示されるような画素配列の場合、加算信号の読み出しの際に、有効画素の画素信号とOPB画素の画素信号とが混在してしまい、高S/Nの実現の妨げとなる可能性がある。
【０３１７】
そこで、以下において、本実施の形態の画素配列について説明する。
【０３１８】
［本実施の形態の画素配列の例］
図３５は、本実施の形態の画素配列の例を示している。
【０３１９】
図３５に示されるように、画素アレイ８４１は、有効画素・OPB領域８４１ａ、プロセスダミー領域８４１ｂ、OPB不問領域８４１ｃ、加算信号用OPB領域８４１ｄ、およびOPB不問プロセスダミー領域８４１ｅに分けられている。
【０３２０】
有効画素・OPB領域８４１ａには、有効画素およびOPB画素としての単位画素８５０が配列され、プロセスダミー領域８４１ｂには、ダミー画素が配列されている。
【０３２１】
OPB不問領域８４１ｃ、加算信号用OPB領域８４１ｄ、およびOPB不問プロセスダミー領域８４１ｅにはそれぞれ、開口部が遮光用メタルで遮光された単位画素８５０が配列されている。
【０３２２】
このうち、加算信号用OPB領域８４１ｄに配列されている画素は、加算信号における黒の基準となる画素信号（以下、基準信号という）を出力するOPB画素（以下、加算信号用OPB画素という）である。
【０３２３】
また、OPB不問領域８４１ｃおよびOPB不問プロセスダミー領域８４１ｅに配列されている画素は、有効画素・OPB領域８４１ａや加算信号用OPB領域８４１ｄの境界付近の画素の画素信号の規則性くずれによるノイズ等を抑制するための画素である。これらの画素は、画素信号を出力可能であるが、出力される画素信号は後段で用いられることはない。
【０３２４】
なお、図３５に示される画素アレイ８４１において、各画素に接続されている電源配線は、有効画素・OPB領域８４１ａ、加算信号用OPB領域８４１ｄ、並びにOPB不問領域８４１ｃ、加算信号用OPB領域８４１ｄ、およびOPB不問プロセスダミー領域８４１ｅで電気的に分離可能なように形成されている。
【０３２５】
［電源配線について］
ここで、図３６を参照して、画素アレイ８４１における電源配線の構成について説明する。
【０３２６】
図３６に示される画素アレイ８４１は、電源配線８７１，８７２，８７３、電源PAD８７４、行選択回路８７５Ｌ，８７５Ｒ、スイッチングトランジスタ８７６，８７７、増幅トランジスタ８７８，８７９を備えている。
【０３２７】
電源配線８７１は、OPB不問領域８４１ｃ、加算信号用OPB領域８４１ｄ、およびOPB不問プロセスダミー領域８４１ｅに配列されている画素に電源電圧VDDを供給する電源配線である。
【０３２８】
電源配線８７２は、有効画素・OPB領域８４１ａに配列されている画素に電源電圧VDDを供給する電源配線である。
【０３２９】
電源配線８７３は、加算信号用OPB領域８４１ｄに配列されている画素に電源電圧VDDを供給する電源配線である。
【０３３０】
電源PAD８７４は、図示せぬ電源に接続されており、電源配線８７１に電源電圧VDDを供給する。
【０３３１】
行選択回路画素８７５Ｌ，８７５Ｒは、図３２の行選択回路８４２に対応し、画素アレイ８４１の各画素に対して駆動信号を供給する。
【０３３２】
スイッチトランジスタ８７６は、オンすることで、電源配線８７１と電源配線８７２を電気的に接続し、オフすることで、電源配線８７１と電源配線８７２を電気的に分離する。
【０３３３】
スイッチングトランジスタ８７７は、オンすることで、電源配線８７１と電源配線８７３を電気的に接続し、オフすることで、電源配線８７１と電源配線８７３を電気的に分離する。
【０３３４】
増幅トランジスタ８７８は、電源電圧８７２の電圧を増幅する。増幅トランジスタ８７８により増幅された電圧（電圧信号）は、加算ノード８４７に出力される。
【０３３５】
増幅トランジスタ８７９は、電源電圧８７３の電圧を増幅する。増幅トランジスタ８７９により増幅された電圧（電圧信号）は、加算ノード８４７に出力される。
【０３３６】
以上のような構成において、CMOSイメージセンサ８３０を搭載した電子機器がカメラとして機能し、行毎の画素信号の読み出しが行われる場合、スイッチングトランジスタ８７６，８７７はオンされ、電源配線８７１に供給される電源電圧VDDは、スイッチングトランジスタ８７６，８７７を介して、電源配線８７２，８７３にも供給される。
【０３３７】
このように、CMOSイメージセンサ８３０を搭載した電子機器がカメラとして機能する場合には、画素アレイ８４１における全画素の電源が同一であるので、IRドロップや周期性くずれによる特性悪化を回避することができる。
【０３３８】
一方、CMOSイメージセンサ８３０を搭載した電子機器が、例えば照度計として機能し、加算信号の読み出しが行われる場合、スイッチングトランジスタ８７６はオフされ、電源配線８７２に出力される加算信号が、増幅トランジスタ８７８および加算ノード８４７を介して、加算信号読み出し回路８４６（図３２）に読み出される。また同様にして、スイッチングトランジスタ８７７はオフされ、電源配線８７３に出力される基準信号が、増幅トランジスタ８７９および加算ノード８４７を介して、加算信号読み出し回路８４６に読み出される。
【０３３９】
加算信号読み出し回路８４６においては、電源配線８７２に出力される加算信号と、電源配線８７３に出力される基準信号とに基づいてCDS処理が行われ、ノイズが除去された加算信号が読み出される。
【０３４０】
このように、CMOSイメージセンサ８３０を搭載した電子機器が、例えば照度計として機能する場合には、画素アレイ８４１において、有効画素・OPB領域８４１ａと、加算信号用OPB領域８４１ｄとで電源が分離されるので、有効画素の画素信号と加算信号用OPB画素の画素信号とが混在することなく、高S/Nの加算信号の読み出しを実現することが可能となる。
【０３４１】
［配線容量の対策について］
上述したように、CMOSイメージセンサ８３０が例えば照度計として機能する場合、電源配線８７２に出力される加算信号と、電源配線８７３に出力される基準信号とが読み出される。このとき、電源配線８７２と電源配線８７３との配線容量の差が、出力される加算信号と基準信号との差として表れる恐れがある。
【０３４２】
ここで、CMOSイメージセンサ８３０は、表面照射型のCMOSイメージセンサであるものとする。
【０３４３】
有効画素・OPB領域８４１ａにおいて、単位画素８５０の容量をＷ、行数をＸａ、列数をＹ、電源配線８７１と電源配線８７２との境界部分の配線容量をＢａ、スイッチングトランジスタ８７６の接合容量をＪａ、増幅トランジスタ８７８のゲート容量をＧａとすると、電源配線８７２の配線容量は、｛Ｗ×（Ｘａ×Ｙ）＋Ｂａ＋Ｊａ＋Ｇａ｝／（Ｘａ×Ｙ）で表される。
【０３４４】
また、加算信号用OPB領域８４１ｄにおいて、単位画素８５０の容量をＷ、行数をＸｂ、列数をＹ、電源配線８７１と電源配線８７３との境界部分の配線容量をＢｂ、スイッチングトランジスタ８７７の接合容量をＪｂ、増幅トランジスタ８７９のゲート容量をＧｂとすると、電源配線８７３の配線容量は、｛Ｗ×（Ｘｂ×Ｙ）＋Ｂｂ＋Ｊｂ＋Ｇｂ｝／（Ｘｂ×Ｙ）で表される。
【０３４５】
この場合、電源配線８７３（加算信号用OPB領域８４１ｄ）の配線容量の方が、電源配線８７２（有効画素・OPB領域８４１ａ）の配線容量より大きくなる。
【０３４６】
そこで、本実施の形態においては、加算信号用OPB領域８４１ｄにおいて、スイッチングトランジスタ８７７のサイズを、スイッチングトランジスタ８７６より大きくすることで、スイッチングトランジスタ８７６の接合容量Ｊｂを小さくするようにする。
【０３４７】
また、加算信号用OPB領域８４１ｄにおける画素行数Ｘｂを、所定の行数（例えば５行）以上とする。
【０３４８】
以上のような対策により、電源配線８７２と電源配線８７３との配線容量の差を減らすことが可能となる。
【０３４９】
なお、上述した対策は、電源配線８７３の方が、電源配線８７２より配線容量が大きくなる場合に有効とされるが、受光面の反対側に配線層が形成される裏面照射型のCMOSイメージセンサにおいては、加算信号用OPB領域８４１ｄに設けられる遮光用メタルによって、電源配線８７３の配線容量の方が、電源配線８７２の配線容量より小さくなる。
【０３５０】
ここで、裏面照射型のCMOSイメージセンサ８３０において、電源配線８７２と電源配線８７３との配線容量の差を減らす対策について説明する。
【０３５１】
［有効画素領域の配線レイアウト］
まず、図３７を参照して、CMOSイメージセンサ８３０が裏面照射型である場合の、有効画素・OPB領域８４１ａにおける各配線層の配線レイアウトについて説明する。
【０３５２】
図３７には、有効画素・OPB領域８４１ａにおける各配線層の最下層から、第１配線層１ＭＴ、第２配線層２ＭＴ、第３配線層３ＭＴ、および第４配線層４ＭＴの配線レイアウトが示されている。
【０３５３】
図３７に示される第１配線層１ＭＴ乃至第４配線層４ＭＴには、それぞれ、有効画素・OPB領域８４１ａにおける８画素分の配線レイアウトが示されている。
【０３５４】
第１配線層１ＭＴにおける横一文字型のパターン、および第２配線層２ＭＴにおけるＬ字型のパターンは、各画素の転送トランジスタ６２のゲート電極の引き出し線を示している。
【０３５５】
また、第３配線層３ＭＴにおけるＴ字型のパターンは、各画素の転送トランジスタ６２のゲート電極に駆動信号TRGを供給するための信号線を示している。
【０３５６】
そして、第４配線層４ＭＴにおける格子状のパターンは、電源配線８７２を示している。
【０３５７】
［OPB領域の配線レイアウト］
次に、図３８を参照して、CMOSイメージセンサ８３０が裏面照射型である場合の、加算信号用OPB領域８４１ｄにおける各配線層の配線レイアウトについて説明する。
【０３５８】
図３８には、加算信号用OPB領域８４１ｄにおける各配線層の最下層から、第１配線層１ＭＴ、第２配線層２ＭＴ、第３配線層３ＭＴ、および第４配線層４ＭＴの配線レイアウトが示されている。
【０３５９】
図３８に示される第１配線層１ＭＴ乃至第４配線層４ＭＴには、それぞれ、加算信号用OPB領域８４１ｄにおける８画素分の配線レイアウトが示されている。
【０３６０】
第１配線層１ＭＴにおける櫛型のパターンは、各画素の転送トランジスタ６２のゲート電極の引き出し線を示している。
【０３６１】
第２配線層２ＭＴにおける横縞模様状のパターンは、各画素の転送トランジスタ６２のゲート電極に駆動信号TRGを供給するための信号線を示している。
【０３６２】
また、第３配線層３ＭＴにおける格子状のパターンは、電源配線８７３を示している。
【０３６３】
そして、第４配線層４ＭＴにおける、パターニングされていない、いわゆるベタパターンは、遮光用メタルを示している。
【０３６４】
このように、裏面照射型のCMOSイメージセンサ８３０においては、加算信号用OPB領域８４１ｄに設けられる遮光用メタルによって、電源配線８７３の配線容量の方が、電源配線８７２の配線容量より小さくなる。
【０３６５】
そこで、電源配線８７３の配線容量を増やすために、図３８の第１配線層１ＭＴに示されるように、各画素の転送トランジスタ６２のゲート電極の引き出し線のパターンを、図３７の第１配線層１ＭＴに示される横一文字型から櫛型に変更するようにする。
【０３６６】
また、図３８の第２配線層２ＭＴに示されるように、各画素の転送トランジスタ６２のゲート電極に駆動信号TRGを供給するための信号線のレイヤを、図３７の第３配線層３ＭＴから変更するようにする。
【０３６７】
以上のような対策により、裏面照射型のCMOSイメージセンサ８３０においても、電源配線８７２と電源配線８７３との配線容量の差を減らすことが可能となる。
【０３６８】
以上においては、画素アレイ８４１における画素配列として、有効画素と、映像信号における黒の基準となる画素信号を出力するOPB画素とを同一の領域（有効画素・OPB領域８４１ａ）に配置するようにしたが、映像信号における黒の基準となる画素信号を出力するOPB画素として、加算信号用OPB画素を用いるようにしてもよい。
【０３６９】
［本実施の形態の画素配列の他の例］
図３９は、本実施の形態の画素配列の他の例を示している。
【０３７０】
図３９に示されるように、画素アレイ８４１は、有効画素領域８４１ａ’、プロセスダミー領域８４１ｂ、OPB不問領域８４１ｃ、共用OPB領域８４１ｄ’、およびOPB不問プロセスダミー領域８４１ｅに分けられている。
【０３７１】
なお、図３９において、プロセスダミー領域８４１ｂ、OPB不問領域８４１ｃ、およびOPB不問プロセスダミー領域８４１ｅは、図３５を参照して説明したものと同様とされる。
【０３７２】
有効画素領域８４１ａ’には、有効画素のみが配列されている。
【０３７３】
また、共用OPB領域８４１ｄ’には、映像信号における黒の基準となる画素信号を出力するとともに、加算信号における黒の基準となる画素信号（基準信号）を出力するOPB画素が配列されている。
【０３７４】
図３９に示される画素アレイ８４１においても、各画素に接続されている電源配線は、有効画素領域８４１ａ’、共用OPB領域８４１ｄ’、並びにOPB不問領域８４１ｃ、加算信号用OPB領域８４１ｄ、およびOPB不問プロセスダミー領域８４１ｅで電気的に分離可能なように形成されている。
【０３７５】
なお、図３９に示される画素配列は、CMOSイメージセンサ８３０を搭載した電子機器がカメラとして機能する際に、IRドロップや周期性くずれによる特性悪化が画質に影響を及ぼさない範囲で適用可能とされる。
【０３７６】
［本技術を適用した電子機器の構成例］
本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０３７７】
図４０は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０３７８】
図４０の撮像装置９００は、レンズ群などからなる光学部９０１、上述した単位画素５０等の各構成が採用される固体撮像装置（撮像デバイス）９０２、およびカメラ信号処理回路であるDSP回路９０３を備える。また、撮像装置９００は、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７、および電源部９０８も備える。DSP回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７および電源部９０８は、バスライン９０９を介して相互に接続されている。
【０３７９】
光学部９０１は、被写体からの入射光（像光）を取り込んで固体撮像装置９０２の撮像面上に結像する。固体撮像装置９０２は、光学部９０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置９０２として、上述した実施の形態に係るCMOSイメージセンサ３０等の固体撮像装置を用いることができる。
【０３８０】
表示部９０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置９０２で撮像された動画または静止画を表示する。記録部９０６は、固体撮像装置９０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
【０３８１】
操作部９０７は、ユーザによる操作の下に、撮像装置９００が持つ様々な機能について操作指令を発する。電源部９０８は、DSP回路９０３、フレームメモリ９０４、表示部９０５、記録部９０３および操作部９０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０３８２】
上述したように、固体撮像装置９０２として、上述した実施の形態に係るCMOSイメージセンサ３０等を用いることで、明るさに偏りのある撮影環境で照度や動きを検出する場合、撮像領域毎に値を得ることができ、より精度良く照度検出や動き検出を行うことができる。
【０３８３】
また、上述した実施の形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、固体撮像装置全般に対して適用可能である。
【０３８４】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３８５】
さらに、本技術は以下のような構成をとることができる。
（１）
光電変換素子と、
前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電荷を出力する出力トランジスタと
を備える複数の単位画素が２次元に配列されてなる画素アレイを備え、
複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される
固体撮像装置。
（２）
複数の前記単位画素のうちの少なくとも一部の前記出力トランジスタから出力される電荷を加算する加算ノードと、
前記加算ノードにおいて加算された電荷を加算信号として読み出す加算信号読み出し回路とをさらに備える
（１）に記載の固体撮像装置。
（３）
前記加算ノードは、前記画素アレイにおける全ての前記単位画素の前記出力トランジスタから出力される電荷を加算する
（２）に記載の固体撮像装置。
（４）
前記加算ノードは、前記画素アレイの各領域における前記単位画素の集合である画素ブロック毎に設けられ、前記画素ブロックに含まれる前記単位画素の前記出力トランジスタから出力される電荷を加算する
（２）に記載の固体撮像装置。
（５）
前記単位画素は、前記フローティングディフュージョンの電荷に対応する信号を出力する増幅トランジスタをさらに備え、
前記画素ブロックに含まれる所定の単位画素の前記増幅トランジスタは、前記画素ブロック毎の前記加算信号を前記加算信号読み出し回路に出力する
（４）に記載の固体撮像装置。
（６）
前記単位画素の列毎に垂直信号線を備え、
前記画素ブロックに含まれる所定の単位画素の前記増幅トランジスタは、前記画素ブロック毎の前記加算信号を、前記垂直信号線を介して前記加算信号読み出し回路に出力する
（５）に記載の固体撮像装置。
（７）
前記単位画素は、前記増幅トランジスタの出力を前記垂直信号線に供給する選択トランジスタをさらに備え、
前記単位画素の行毎に与えられる駆動信号により選択された前記選択トランジスタを備える前記単位画素の前記増幅トランジスタは、前記画素ブロック毎の前記加算信号を、前記垂直信号線を介して前記加算信号読み出し回路に出力する
（６）に記載の固体撮像装置。
（８）
前記加算信号読み出し回路は、
前記画素ブロック毎の前記加算信号が出力される前記垂直信号線に接続されているA/D変換器と、
前記画素ブロック毎の前記加算信号が出力されない前記垂直信号線に接続されているダミー負荷とを有する
（７）に記載の固体撮像装置。
（９）
前記加算信号読み出し回路は、前記垂直信号線に接続されている列毎のA/D変換器を有し、
列選択信号により選択された列の前記垂直信号線に接続されている前記A/D変換器に、前記画素ブロック毎の前記加算信号が出力される
（７）に記載の固体撮像装置。
（１０）
前記画素アレイが形成される基板に対して所定電位を印加する基板電位制御回路をさらに備え、
前記基板電位制御回路は、前記光電変換素子に蓄積された電荷を排出するシャッタ動作時に、前記基板に対して接地電位を印加し、前記光電変換素子に電荷を蓄積する蓄積動作時に、前記基板に対して所定の正電位を印加する
（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
前記基板電位制御回路は、前記蓄積動作後の、前記単位画素から出力される電荷を画素信号として読み出す画素信号読み出し動作時に、前記基板に対して接地電位を印加する
（１０）に記載の固体撮像装置。
（１２）
光電変換素子と、
前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電荷を出力する出力トランジスタと
を備える複数の単位画素が２次元に配列されてなる画素アレイを備え、
複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される固体撮像装置の信号読み出し方法において、
前記固体撮像装置は、
複数の前記単位画素のうちの少なくとも一部の前記出力トランジスタから出力される電荷が加算された加算信号を読み出す
ステップを含む信号読み出し方法。
（１３）
光電変換素子と、
前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、
前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電荷を出力する出力トランジスタと
を備える複数の単位画素が２次元に配列されてなる画素アレイを備え、
複数の前記単位画素のうちの少なくとも一部の前記フローティングディフュージョンは、前記出力トランジスタを介して電気的に接続される固体撮像装置
を備える電子機器。
（１４）
光電変換素子に蓄積された電荷に対応する信号を出力する複数の単位画素が２次元に配列されてなる画素アレイと、
前記単位画素の列毎に形成された垂直信号線と、
前記単位画素の所定列の前記垂直信号線に出力される信号を加算することで加算信号を読み出す加算信号読み出し回路と
を備え、
前記加算信号読み出し回路は、
前記所定列に対応して設けられ、一端が前記垂直信号線に接続された容量素子と、
前記容量素子それぞれの他端に接続され、前記垂直信号線に出力される信号を加算して出力する出力回路と
を有する
固体撮像装置。
（１５）
前記加算信号読み出し回路は、前記垂直信号線と前記容量素子とを電気的に接続するスイッチをさらに有する
（１４）に記載の固体撮像装置。
（１６）
前記単位画素の集合である画素ブロックから出力される信号を加算する加算ノードをさらに備え、
前記加算信号読み出し回路は、複数列毎の前記垂直信号線に出力される前記加算ノードからの信号を加算して出力する複数の前記出力回路を備える
（１４）または（１５）に記載の固体撮像装置。
（１７）
光電変換素子と、前記光電変換素子に蓄積された電荷をフローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電荷をリセットするリセットトランジスタと、前記フローティングディフュージョンの電荷に対応する信号を出力する増幅トランジスタとを備える複数の単位画素が２次元に配列されてなる画素アレイと、
前記画素アレイの所定の領域に配列される前記単位画素の前記リセットトランジスタのドレインに接続されている電源配線を介して出力される電荷を加算した加算信号を読み出す読み出し回路と
を備え、
前記電源配線は、有効画素としての前記単位画素が配列される有効画素領域と、オプティカルブラックとしての前記単位画素が配列されるオプティカルブラック領域とで電気的に分離されて形成され、
前記読み出し回路は、前記有効画素領域の前記加算信号と、前記オプティカルブラック領域の前記加算信号のそれぞれを読み出す
固体撮像装置。
（１８）
前記単位画素の列毎に形成された垂直信号線と、
前記垂直信号線に接続され、前記増幅トランジスタとソースフォロワ回路を構成する負荷MOS（Metal Oxide Semiconductor）とをさらに備え、
前記読み出し回路が前記加算信号を読み出すとき、前記負荷MOSはオフされる
（１７）に記載の固体撮像装置。
（１９）
前記有効画素領域の前記電源配線と電源とを接続する第１のトランジスタと、
前記オプティカルブラック領域の前記電源配線と前記電源とを接続する第２のトランジスタとをさらに備え、
前記第２のトランジスタは、前記第１のトランジスタより接合容量が小さくなるように構成される
（１７）または（１８）に記載の固体撮像装置。
（２０）
前記有効画素領域の前記電源配線と、前記オプティカルブラック領域の前記電源配線とは配線レイアウトが異なるように構成される
（１７）乃至（１９）のいずれかに記載の固体撮像装置。
【符号の説明】
【０３８６】
３０  CMOSイメージセンサ，  ４１  画素アレイ，  ４２  行選択回路，  ４３  AFE回路，  ４６  加算信号読み出し回路，  ４７  加算ノード，  ５０  単位画素，  ６１  フォトダイオード，  ６２  転送トランジスタ，  ６３  フローティングディフュージョン，  ６４  リセットトランジスタ，  ６５  増幅トランジスタ，  ６６  選択トランジスタ，  ６７  出力トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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