(57)【要約】      （修正有）【課題】ＯＮＯ構造に含まれるＳｉＲＮ膜とゲート電極との間の絶縁を確実にする半導体装置及びその製造方法を提供する。【解決手段】半導体装置１０は、第１の方向に延在する活性領域１１と、活性領域１１に隣接して配置され、活性領域１１の表面よりも上方へ突出した形状を有し、第１の方向に延在する側面部および側面部に連続する上面部とを備える素子分離絶縁膜５２と、活性領域１１の上に形成された下部絶縁膜７２と、下部絶縁膜７２を覆うとともに、素子分離絶縁膜５２の側面部へ延在する島状の電荷捕獲膜８１と、電荷捕獲膜８１を覆うとともに、素子分離領域１２の上面部へ連続して延在する上部絶縁膜１１１，１２１と、第１の方向と交差する第２の方向に延在し、上部絶縁膜１１１，１２１を覆うゲート電極１３１と、を備える。【選択図】図２Ａ
2014022430.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する活性領域と、
当該活性領域に隣接して配置され、前記活性領域の表面よりも上方へ突出した形状を有し、前記第１の方向に延在する側面部および当該側面部に連続する上面部とを備える素子分離絶縁膜と、
前記活性領域の上に形成された下部絶縁膜と、
当該下部絶縁膜を覆うとともに、前記素子分離絶縁膜の前記側面部へ延在する島状の電荷捕獲膜と、
当該電荷捕獲膜を覆うとともに、前記素子分離領域の前記上面部へ連続して延在する上部絶縁膜と、
前記第１の方向と交差する第２の方向に延在し、前記上部絶縁膜を覆うゲート電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記電荷捕獲膜がシリコンと窒素の化合物であって、（シリコン原子数）割る（窒素原子数）で定義される組成比が０．９以上である、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電荷捕獲膜がシリコンと窒素の化合物であって、（シリコン原子数）割る（窒素原子数）で定義される組成比がそれぞれ０．７５以上である複数の化合物の積層膜である、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部絶縁膜が、窒化シリコン膜とその上表面を覆う酸化シリコン膜との積層膜である、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極が多結晶シリコン層とその上層を覆う金属シリサイド層の積層膜である、ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１の方向に延在し、当該第１の方向と交差する第２の方向に繰り返し配置された複数の活性領域と、
当該複数の活性領域同士の間に位置し、前記活性領域の表面よりも上方へ突起した形状を持ち、側面部と上面部とを各々に備える複数の素子分離膜と、
前記第２の方向に延在し、前記第１の方向に繰り返し配置された複数の第１のゲート電極と、
平面視において前記複数の活性領域の各々と前記複数の第１のゲート電極の各々が交差する領域で、前記複数の活性領域を覆う複数の下部絶縁膜と、
当該複数の下部絶縁膜の各々を覆い、前記複数の素子分離膜の各々の側面部へ延在する電荷捕獲膜と、
当該複数の電荷捕獲膜の各々を覆い、前記複数の素子分離膜の各々の上面部へ連続的に延在する複数の上部絶縁膜と、
平面視において前記複数の第１のゲート電極同士の間に位置する領域で、前記複数の活性領域に形成された第１の拡散層と、を備えることを特徴とする半導体装置。
【請求項７】
前記複数の第１のゲート電極のうち両端に配置された第１のゲート電極にそれぞれ隣接する第２のゲート電極および第３のゲート電極と、
前記第２のゲート電極および第３のゲート電極の各々の両側の前記複数の活性領域にそれぞれ形成された第２の拡散層および第３の拡散層と、を更に備え、
前記複数の第１のゲート電極がワード線であって、前記第１の拡散層を含む複数の活性領域がビット線の一部であり、前記第２のゲート電極がソース選択ゲートを成し、前記第３のゲート電極がドレイン選択ゲートを成し、フラッシュメモリセルアレイを構成する、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
突起形状を有する素子分離絶縁膜を形成する工程と、
当該素子分離領域に隣接する活性領域に下部絶縁膜を形成する工程と、
当該下部絶縁膜の上面と前記突起形状部を有する素子分離絶縁膜の上面に電荷捕獲膜を形成する工程と、
当該電荷捕獲膜上にマスク層を形成する工程と、
前記突起形状部で前記電荷捕獲膜が除去されて前記素子分離絶縁膜が露出し、かつ活性領域上の電荷捕獲膜上のマスク層が残存する様に、前記マスク層の一部と前記電荷捕獲膜の一部を除去する工程と、
前記マスク層を除去する工程と、
前記電荷捕獲膜の残存部分の上面と露出した前記素子分離絶縁膜の上面の両方に延在する上部絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項９】
表面が平坦となる様に前記マスク層を形成し、前記電荷捕獲膜の一部とマスク層の一部との除去をエッチングにより全体をエッチバックして行なうこと、を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記電荷捕獲膜の一部とマスク層の一部との除去をフォトリソグラフィーとエッチングにより行なうこと、を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記上部絶縁膜を、シリコン窒化膜を堆積しその表面を熱酸化して一部をシリコン酸化膜に変えることにより形成すること、を特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チャージトラップ型フラッシュメモリ及びその製造方法に関する。
【背景技術】
【０００２】
関連するチャージトラップ型フラッシュメモリの製造方法として、ＳＴＩ（Shallow Trench Isolation）が突出形成された半導体基板上にＯＮＯ（Oxide-Nitride-Oxide）層を形成する工程と、形成されたＯＮＯ層のうち比較的高い位置にあるＳＴＩ上の第１の領域を除去し、比較的低い位置にある半導体基板上の第２の領域を残留させる工程（ＯＮＯ層分割工程）と、を含む方法がある（例えば、特許文献１参照）。なお、ＯＮＯ層は、下部酸化膜と、シリコンリッチ窒化膜（SiRN: Silicon Rich Nitride）と、上部酸化膜とが積層された層である。
【０００３】
また、関連するチャージトラップ型フラッシュメモリとして、トランジスタゲート絶縁膜として、下部酸化膜、ＳｉＲＮ膜、ＳｉＲＮ膜よりシリコン濃度が低いシリコン窒化膜、及び上部酸化膜、をこの順に積層した積層膜を備えているものがある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開２０１１／０１９５５７８号
【特許文献２】米国特許出願公開２００８／００７９０６１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された方法によれば、ＯＮＯ膜形成時には上部酸化膜に覆われていたＳｉＲＮ膜の一部が、ＯＮＯ膜の分割工程の後、外部に露出する。ＳｉＲＮ膜は導電性を有しており、その後ＯＮＯ膜上に形成されるゲート電極との間の絶縁確保が問題となる。
【０００６】
特許文献２に記載されたフラッシュメモリは、突出形成されたＳＴＩを備えておらず、上記問題及びその解決方法について何ら開示するものでも示唆するものでもない。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態に係る半導体装置は、第１の方向に延在する活性領域と、当該活性領域に隣接して配置され、前記活性領域の表面よりも上方へ突出した形状を有し、前記第１の方向に延在する側面部および当該側面部に連続する上面部とを備える素子分離絶縁膜と、前記活性領域の上に形成された下部絶縁膜と、当該下部絶縁膜を覆うとともに、前記素子分離絶縁膜の前記側面部へ延在する島状の電荷捕獲膜と、当該電荷捕獲膜を覆うとともに、前記素子分離領域の前記上面部へ連続して延在する上部絶縁膜と、前記第１の方向と交差する第２の方向に延在し、前記上部絶縁膜を覆うゲート電極と、を備えることを特徴とする。
【０００８】
また、本発明の他の実施の形態に係る半導体装置は、第１の方向に延在し、当該第１の方向と交差する第２の方向に繰り返し配置された複数の活性領域と、当該複数の活性領域同士の間に位置し、前記活性領域の表面よりも上方へ突起した形状を持ち、側面部と上面部とを各々に備える複数の素子分離膜と、前記第２の方向に延在し、前記第１の方向に繰り返し配置された複数の第１のゲート電極と、平面視において前記複数の活性領域の各々と前記複数の第１のゲート電極の各々が交差する領域で、前記複数の活性領域を覆う複数の下部絶縁膜と、当該複数の下部絶縁膜の各々を覆い、前記複数の素子分離膜の各々の側面部へ延在する電荷捕獲膜と、当該複数の電荷捕獲膜の各々を覆い、前記複数の素子分離膜の各々の上面部へ連続的に延在する複数の上部絶縁膜と、平面視において前記複数の第１のゲート電極同士の間に位置する領域で、前記複数の活性領域に形成された第１の拡散層と、を備えることを特徴とする。
【０００９】
さらに、本発明のさらに別の実施の形態に係る半導体装置の製造方法は、突起形状を有する素子分離絶縁膜を形成する工程と、当該素子分離領域に隣接する活性領域に下部絶縁膜を形成する工程と、当該下部絶縁膜の上面と前記突起形状部を有する素子分離絶縁膜の上面に電荷捕獲膜を形成する工程と、当該電荷捕獲膜上にマスク層を形成する工程と、前記突起形状部で前記電荷捕獲膜が除去されて前記素子分離絶縁膜が露出し、かつ活性領域上の電荷捕獲膜上のマスク層が残存する様に、前記マスク層の一部と前記電荷捕獲膜の一部を除去する工程と、前記マスク層を除去する工程と、前記電荷捕獲膜の残存部分の上面と露出した前記素子分離絶縁膜の上面の両方に延在する上部絶縁膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電荷捕獲膜を覆うとともに素子分離絶縁膜の上面部へ連続して延在する上部絶縁膜を備えることで、電荷捕獲膜とゲート電極との間を確実に絶縁することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置の一部の概略構成を示す平面図である。
【図２Ａ】図１のＡ−Ａ線縦断面図である。
【図２Ｂ】図１のＢ−Ｂ線縦断面図である。
【図２Ｃ】図１のＣ線内の拡大図である。
【図３】本発明の第１の実施の形態に係る半導体装置を製造する製造工程を説明するための工程図である。
【図４】図３の工程に続く工程を説明するための工程図である。
【図５】図４の工程に続く工程を説明するための工程図である。
【図６】図５の工程に続く工程を説明するための工程図である。
【図７】図６の工程に続く工程を説明するための工程図である。
【図８】図７の工程に続く工程を説明するための工程図である。
【図９】図８の工程に続く工程を説明するための工程図である。
【図１０】図９の工程に続く工程を説明するための工程図である。
【図１１】図１０の工程に続く工程を説明するための工程図である。
【図１２】図１１の工程に続く工程を説明するための工程図である。
【図１３】図１２の工程に続く工程を説明するための工程図である。
【図１４】図１３の工程に続く工程を説明するための工程図である。
【図１５】図１４の工程に続く工程を説明するための工程図である。
【図１６】本発明の第２の実施の形態に係る半導体装置の概略構成を示す縦断面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置を製造する製造工程を説明するための工程図である。
【図１８】図１７の工程に続く工程を説明するための工程図である。
【図１９】図１８の工程に続く工程を説明するための工程図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１３】
図１は、本発明の第１の実施形態に係る半導体装置であるチャージトラップ（ＣＴ）型ＮＡＮＤフラッシュメモリの一部、即ちメモリセルアレイ部の一部、の製造途中の状態を示す平面図である。
【００１４】
図示の半導体装置１０は、第１の方向（Ｘ方向）に延在し、第１の方向に交差する第２の方向（ここでは直交するＹ方向）に所定の間隔を置いて平行に配置された複数の活性領域１１を有している。活性領域１１は、半導体基板に素子分離領域（ＳＴＩ：Shallow Trench Isolation）１２を形成することによって規定される。
【００１５】
また、半導体装置１０は、第２の方向に延在し、第１の方向に所定の間隔を置いて配置された複数の第１のゲート電極（ワード線）１３を有している。第１のゲート電極１３は、複数の活性領域１１にまたがって形成され、これら複数の活性領域１１にそれぞれ形成されるメモリセルの制御電極として機能する。図の表裏方向に関して、活性領域１１と第１のゲート電極１３との間には、島状電荷捕獲膜１４（ハッチングで示す）を含む積層絶縁膜（ＯＮＯ構造）が形成されている。
【００１６】
複数の第１のゲート電極１３の第１の方向の両端に位置する第１のゲート電極１３の隣には、第２及び第３のゲート電極（ソース及びドレイン選択線）１５（一方のみ図示）が設けられている。第２及び第３のゲート電極１５は、第１のゲート電極１３と同様に、複数の活性領域１１にまたがって形成され、これら複数の活性領域１１にそれぞれ形成されるソース選択トランジスタ又はドレイン選択トランジスタのゲート電極として機能する。
【００１７】
複数の活性領域１１の上方（図の表面側）には、層間絶縁膜等を介して複数のメタル配線（ビット線）Ｍ１が複数の活性領域１１とそれぞれ重なる位置に設けられている。各メタル配線Ｍ１と対応する活性領域１１とを互いに電気的に接続するため（ここでは二層の）層間絶縁膜には、それぞれコンタクトホールＣ１とビアホールＶ０が形成され、これらホールＣ１及びＶ０内にはそれぞれプラグが形成されている。
【００１８】
図２Ａは、図１のＡ−Ａ線断面図、図２Ｂは、図１のＢ−Ｂ線断面図である。
【００１９】
図２Ａを参照すると、半導体基板３１に形成されたＳＴＩトレンチ溝４１に、ライナー酸化膜５１を介してＳＴＩ絶縁膜５２が埋め込まれている。ＳＴＩ絶縁膜５２が、活性領域１１を規定する素子分離領域１２を構成する。ＳＴＩ絶縁膜５２は、その一部が半導体基板３１の表面よりも上方へ突出している。ＳＴＩ絶縁膜５２の突出部は、第１の方向（図の表裏方向）に延在する一対の側面部及びこれら側面部に連続する上面部を有している。
【００２０】
活性領域１１では、半導体基板３１中にコアＶｔ注入層７１が形成されている。また、活性領域１１では、半導体基板３１の表面上に、下部絶縁膜７２、電荷捕獲膜８１、上部下層絶縁膜１１１及び上部上層絶縁膜１２１が、順に積層されている。
【００２１】
下部絶縁膜７２は、平面視で活性領域と第１、第２（及び第３）のゲート電極とが交差する領域に形成されている。また、電荷捕獲膜８１は、下部絶縁膜７２を覆い、ＳＴＩ絶縁膜５２の側面部まで延びている。また、上部下層絶縁膜１１１は、電荷捕獲膜８１を覆い、さらにＳＴＩ絶縁膜５２の上面部にまで延びている。上部下層絶縁膜１１１と上部上層絶縁膜１２１が上部絶縁膜を構成する。
【００２２】
一方、素子分離領域１２のＳＴＩ絶縁膜５２の上には、上部下層絶縁膜１１１と上部上層絶縁膜１２１とが積層されている。
【００２３】
上部上層絶縁膜１２１の上には、ポリシリコンコアゲート電極１３１、ニッケルシリサイドコアゲート電極１４１、ＥＳＬ（Etching Stop Layer）シリコン窒化膜１５１、第１層間絶縁膜１５２及び第２層間絶縁膜１５４が、この順に積層されている。第２層間絶縁膜１５４には、メタル配線Ｍ１が埋め込み形成されている。
【００２４】
図２Ｂを参照すると、ポリシリコンコアゲート電極１３１及びニッケルシリサイドコアゲート電極１４１は、第１のゲート電極１３と第２（及び第３）のゲート電極１５とを構成している。平面視で第１のゲート電極１３同士の間には、半導体基板３１の表面側（活性領域１１）に、コア拡散層（第１の拡散層）１３２が形成されている。コア拡散層１３２を含む各活性領域１１の一部がビット線を構成する。また、コア拡散層１３２の上には、第１のゲート電極１３間を埋めるコアスペーサ１３３が形成されている。さらに、第２のゲート電極１５の両側では、半導体基板３１の表面側に、選択トランジスタ用のソース／ドレイン（第２の拡散層）１３４が形成されている。図示しない第３のゲート電極の両側にも同様に、選択トランジスタ用のソース／ドレイン（第３の拡散層）１３４が形成されている。第２のゲート電極１５は、ソース選択ゲートを構成し、図示しない第３の選択ゲートはドレイン選択ゲートを構成する。また、コアスペーサ１３３を構成するシリコン酸化膜の膜厚が、両端に位置する第１のゲート電極１３の一方の側壁と、第２（及び第３）のゲート電極１５の両側壁を覆うサイドウォール１３５を構成している。
【００２５】
第１層間絶縁膜１５２を貫通するコンタクトホールプラグ１５３が形成されている。コンタクトホールプラグ１５３は、ＥＳＬシリコン窒化膜１５１をも貫通し、ソース／ドレイン領域１３４上に形成された接続パッドに接続されている。
【００２６】
第２層間絶縁膜１５４を貫通するヴィアホールプラグ１５５が、コンタクトホールプラグ１５３とメタル配線Ｍ１との間を接続するように形成されている。
【００２７】
図２Ｃは、図２Ａに示す円Ｃで囲んだ部分の拡大図である。
【００２８】
図２Ｃから理解されるように、ＳＴＩ絶縁膜５２の側面を覆う電荷捕獲膜８１の上端面は、実質上、ＳＴＩ絶縁膜５２の上面に一致している。また、上部下層絶縁膜１１１は、電荷捕獲膜８１の側面のみならず、上端面をも覆うように形成されている。このように、電荷捕獲膜８１は、その周囲をＳＴＩ絶縁膜５２と上部下層絶縁膜１１１に囲まれており、上部上層絶縁膜１２１と直接接触することがない。この構成により、ポリシリコンコアゲート電極１３１に電圧が印加された場合に、電荷捕獲膜８１にトラップされているべき電子が、上部上層絶縁膜１２１を突き抜けてポリシリコンコアゲート電極１３１に流出するのを防止することができる。
【００２９】
次に、図３乃至図１５を参照して、第１の実施の形態に係る半導体装置の製造方法について説明する。なお、図３乃至図１５は、図１のＡ−Ａ線に対応する位置での各工程における断面を表している。
【００３０】
まず、図３に示すように、半導体基板３１を用意し、その上にパッド酸化膜３２及びシリコン窒化膜（ＳＴＩトレンチエッチング用ハードマスク）３３を順に形成する。半導体基板３１としては、シリコン基板を用いることができる。
【００３１】
次に、フォトリソグラフィー技術を用いてシリコン窒化膜３３の所定の位置に開口を形成する。所定の位置は、半導体基板３１に形成しようとするＳＴＩトレンチ溝４１に対応する位置である。それから、開口が形成されたシリコン窒化膜３３をマスクとしてパッド酸化膜３２及び半導体基板３１をドライエッチングし、図４に示すように、ＳＴＩトレンチ溝４１を形成する。
【００３２】
次に、図５に示すように、ＳＴＩトレンチ溝４１の内壁を酸化させてライナー酸化膜５１を形成する。続いて、ＳＴＩトレンチ溝４１を埋め込むようにＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜を堆積しＳＴＩ絶縁膜５２を形成する。それから、形成したＳＴＩ絶縁膜５２の表面を、ＣＭＰ（Chemical Vapor deposition）法により、シリコン窒化膜３３が露出するまで平坦化する。
【００３３】
次に、図６に示すように、シリコン窒化膜３３を除去し、引き続きパッド酸化膜３２も除去する。
【００３４】
以上のようにして、その一部が半導体基板３１に埋め込まれ、残りの一部が半導体基板３１の表面から突出するＳＴＩ絶縁膜５２が形成される。ＳＴＩ絶縁膜５２は、活性領域１１を規定する素子分離領域１２を構成する。前述のように、活性領域１１及び素子分離領域１２は、第１の方向に沿って延在しており、ＳＴＩ絶縁膜５２の露出する側面部６１及び上面部６２も第１の方向に沿って延在する。
【００３５】
次に、活性領域１１に、閾値（Ｖｔ）を調整するための不純物を注入し、コアＶｔ注入層７１を形成する。その後、シリコン基板３１を熱酸化し、基板の表面に、下部絶縁膜７２として機能する酸化シリコン膜を形成する。
【００３６】
次に、図８に示すように、下部絶縁膜７２及びＳＴＩ絶縁膜５２の露出する表面６１，６２を覆うように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、電荷捕獲膜８１として機能するシリコンリッチシリコン窒化膜（ＳｉＲＮ）を形成する。シリコンリッチ窒化膜は、Ｓｉ３Ｎ４膜に比べてシリコンの組成比が高い膜である。即ち、シリコンリッチ窒化膜は、組成比＝シリコンの原子数／窒素の原子数、と定義したときの組成比が０．７５よりも大きい膜である。シリコンリッチ窒化膜の組成比は、０．９以上であることが望ましい。シリコンリッチ窒化膜の組成は、成膜条件を変更することにより変更することができる。
【００３７】
次に、図９に示すように、電荷捕獲膜８１を覆い、ＳＴＩ絶縁膜５２同士の間を埋めるマスク層９１を形成する。マスク層９１として、ポリマー系材料を用いることができる。そして、形成したマスク層９１をエッチバックする。このエッチバックは、図１０に示すように、ＳＴＩ絶縁膜５２の上面部６２の上に形成された電荷捕獲膜８１が除去されるまで行う。その後、マスク層９１をウエットエッチ等により全て除去する。
【００３８】
次に、図１１に示すように、電荷捕獲膜８１を覆うとともにＳＴＩ絶縁膜５２の上面部６２をも覆う上部下層絶縁膜１１１を形成する。ここでは、上部下層絶縁膜１１１として、シリコン窒化膜（導電性を持たないＳｉＮ膜）を用いる。
【００３９】
次に、図１２に示すように、上部下層絶縁膜１１１の上に上部上層絶縁膜１２１を形成する。この上部上層絶縁膜１２１は、上部下層絶縁膜１１１の表面を熱酸化させることにより形成した酸化膜であってよい。あるいは、ＣＶＤ法を用いて、上部上層絶縁膜１２１を覆うように形成した酸化膜であってもよい。
【００４０】
以上により、活性領域１１には、下部絶縁膜７２、電荷捕獲膜８１、上部下層絶縁膜１１１及び上部上層絶縁膜１２１からなるＯＮＯ構造が形成される。
【００４１】
本実施の形態では、ＳＴＩ絶縁膜５２の上に形成された電荷捕獲膜８１を除去した後、残りの電荷捕獲膜８１を覆う上部下層絶縁膜１１１を形成する。このため、活性領域１１からＳＴＩ絶縁膜５２の側面部６２にかけて存在する残りの電荷捕獲膜８１が、上部上層絶縁膜１２１と直接接することがない。
【００４２】
電荷捕獲膜８１は、シリコンリッチ窒化膜で構成されており導電性を有する。つまり、電化捕獲膜８１に捕獲された電荷は、移動可能な状態にある。このため、後に形成されるゲート電極に高電圧が印加されたとき、電荷捕獲膜８１とゲート電極との間にシリコン酸化膜である上部上層絶縁膜１２１しか存在しなければ、電荷捕獲膜８１からゲート電極への電荷の流出（バックゲートインジェクション）が起こる可能性がある。本実施の形態では、電化捕獲膜８１とゲート電極との間に上部上層絶縁膜１２１のみならず、シリコン窒化膜である上部下層絶縁膜１１１も存在するため、このような電荷の流出現象の発生を防止することができる。また、メモリセルの書き込み特性を改善することができる。
【００４３】
次に、図１３に示すように、上部上層絶縁膜１２１を覆うようにポリシリコン層を堆積させ、堆積させたポリシリコン層にボロンをイオン注入して、Ｐ＋型の導電性を持つポリシリコンコアゲート電極１３１を形成する。続いて、フォトリソグラフィ技術とドライエッチング技術とを用いて、ポリシリコンコアゲート電極１３１を第１、第２（及び第３の）ワード線１３，１５に対応する形状パターンにパターニングする。
【００４４】
また、上部上層絶縁膜１２１、上部下層絶縁膜１１１、電荷捕獲膜８１及び下部絶縁膜７２を、ポリシリコンコアゲート電極１３１と同様に、第１、第２（及び第３の）ワード線１３，１５に対応する形状パターンにパターニングする。これにより、電荷捕獲膜８１は、島状電荷捕獲膜１４となる。
【００４５】
次に、パターニングされたポリシリコンコアゲート電極１３１をマスクとして、活性領域１１に不純物を注入し、コア拡散層（ソース／ドレイン）（ＬＤＤ：Lightly Doped drain）（図２Ｂの１３２）を形成する。
【００４６】
次に、第１のワード線の一部となるポリシリコンコアゲート電極１３１同士の間を埋めるように、シリコン酸化膜を形成する。このシリコン酸化膜の厚みは、第２（及び第３）のワード線となるポリシリコンコアゲート電極１３１の両側を完全に埋め込まない厚みとする。
【００４７】
次に、形成したシリコン酸化膜をエッチバックし、ポリシリコンコアゲート電極１３１の上に形成された部分を除去する。第１のワード線の一部となるポリシリコンコアゲート電極１３１同士の間を埋めるシリコン酸化膜は、コアスペーサ（図２Ｂの１３３）として残留する。
【００４８】
次に、ポリシリコンコアゲート電極１３１とコアスペーサとをマスクとして、不純物を注入し、選択トランジスタのソース／ドレイン層（図２Ｂの１３４）を形成する。さらに、レジストを用いてソース／ドレイン層の一部を覆い、不純物を注入してＮ＋のソース／ドレインを形成する。
【００４９】
次に、ポリシリコンコアゲート電極１３１の上面を含む全面にニッケル膜を形成し、ＲＴＡ（Rapid Thermal Anneal）等の熱処理を行う。これにより、ポリシリコンコアゲート電極１３１の上面には、図１４に示すように、ポリシリコンとニッケルとの反応物であるニッケルシリサイドコアゲート電極１４１が形成される。この後、未反応のニッケルをエッチングにより除去する。これにより、ポリシリコンとニッケルシリサイドからなる積層構造のコアゲート電極が形成される。
【００５０】
この後、図１５に示すように、ニッケルシリサイドコアゲート電極１４１の上面を含む全面に、ＣＶＤ法を用いて、ＥＳＬシリコン窒化膜１５１を形成する。このＥＳＬシリコン窒化膜１５１は、電荷捕獲膜８１を劣化させることがないように含有水素量を極小化するように形成される。
【００５１】
次に、ＥＳＬシリコン窒化膜１５１の上に、第１層間絶縁膜１５２を形成する。そして、形成した第１層間絶縁膜１５２に、選択トランジスタのソース／ドレイン層に達するコンタクトホールＣ１を形成する。それから、コンタクトホールＣ１を埋めるコンタクトホールプラグ（図２Ｂの１５３）を形成する。このプラグは、例えば、タングステン（Ｗ）プラグである。
【００５２】
次に、第１層間絶縁膜１５２の上に、第２層間絶縁膜１５４を形成する。そして、形成した第２層間絶縁膜１５４に、コンタクトホールプラグの一部を露出させるヴィアホールＶ０を形成する。それから、ヴィアホールＶ０を埋めるとともにコンタクトホールプラグに接続されるヴィアホールプラグ（図２Ｂの１５５）と、ヴィアホールプラグに接続されるメタル配線Ｍ１を形成する。これらプラグと配線は、例えば、タングステンを用いるデュアルダマシン法により同時に形成することができる。
【００５３】
この後、保護膜等の形成を行って、半導体装置１０が完成する。
【００５４】
次に、本発明の第２の実施の形態に係る半導体装置について説明する。なお、第１の実施の形態と同一のものには同一の参照番号を付し、その説明を省略する。
【００５５】
図１６は、本実施の形態に係る半導体装置２０の縦断面図である。図１６は、図２Ａと同様に、図１のＡ−Ａ線に対応する位置での断面図を表している。本実施の形態においても、図１のＢ−Ｂ線に対応する位置での断面は、図２Ｂと同じに表れる。
【００５６】
図１６と図２Ａとの比較から容易に理解されるように、半導体装置２０の構成は略半導体装置１０と同じであるが、上部下層絶縁膜１１１と上部上層絶縁膜１２１ａがＳＴＩ絶縁膜５２の上面全体を覆っておらず、一部しか覆っていない点で異なっている。
【００５７】
しかしながら、本実施の形態においても、電荷捕獲膜８１は、その周囲をＳＴＩ絶縁膜５２と上部下層絶縁膜１１１に囲まれている。したがって、電荷捕獲膜８１が上部上層絶縁膜１２１ａに直接接触することはない。その結果、ポリシリコンコアゲート電極１３１に電圧が印加された場合に、電荷捕獲膜８１にトラップされているべき電子が、上部上層絶縁膜１２１ａを突き抜けてポリシリコンコアゲート電極１３１に流出するのを防止することができる。
【００５８】
次に、半導体装置２０の製造方法について説明する。
【００５９】
半導体装置２０の製造方法は、上部下層絶縁膜１１１膜を形成するまで（図３〜図１１）、半導体装置１０を製造する方法と同じである。
【００６０】
上部下層絶縁膜１１１を形成した後、図１７に示すように、上部下層絶縁膜１１１を覆うポリシリコンハードマスク１７１を形成する。そして、形成したポリシリコンハードマスクをリソグラフィー技術を用いてパターニングし、ＳＴＩ絶縁膜５２に対応する領域に開口１７２を形成する。
【００６１】
次に、ポリシリコンハードマスク１７１をマスクとするドライエッチング技術により、図１８に示すように、開口１７２内に露出する上部下層絶縁膜１１１を除去する。このとき、電荷捕獲膜８１が外部に露出しないようにする。その後、ポリシリコンハードマスク１７１を除去する。
【００６２】
次に、上部下層絶縁膜１１１の表面を熱酸化させ、上部上層絶縁膜１２１ａを形成する。
【００６３】
以上により、本実施の形態においても、活性領域１１に、下部絶縁膜７２、電荷捕獲膜８１、上部下層絶縁膜１１１及び上部上層絶縁膜１２１ａからなるＯＮＯ構造が形成される。
【００６４】
本実施の形態においても、第１の実施の形態と同様に、電荷捕獲膜８１は、ＳＴＩ絶縁膜５２及び上部下層絶縁膜１１１に覆われ、上部上層絶縁膜１２１ａと直接接することがない。
【００６５】
また、本実施の形態では、各活性領域１１上に形成されたＯＮＯ構造を、他の活性領域１１上に形成されたＯＮＯ構造から電気的に完全に分離することができる。これにより、より安定した動作を実現することができる。
【００６６】
この後、第１の実施の形態と同様の工程（図１３〜図１６）を経て、半導体装置２０が完成する。
【００６７】
以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲で、種々の変形、変更が可能である。
【００６８】
上述した成膜材料、成膜方法、加工（エッチング）方法は、単なる例示に過ぎず、所定の目的を達成できるものであれば任意に選択することができる。
【符号の説明】
【００６９】
１０，２０    半導体装置
１１    活性領域
１２    素子分離領域
１３    第１のゲート電極
１４    島状電荷捕獲膜
１５    第２，第３のゲート電極
３１    半導体基板
３２    パッド酸化膜
３３    シリコン窒化膜
４１    ＳＴＩトレンチ溝
５１    ライナー酸化膜
５２    ＳＴＩ絶縁膜
６１    側面部
６２    上面部
７１    コアＶｔ注入層
７２    下部絶縁膜
８１    電荷捕獲膜
９１    マスク層
１１１    上部下層絶縁膜
１２１，１２１ａ    上部上層絶縁膜
１３１    ポリシリコンコアゲート電極
１３２    コア拡散層
１３３    コアスペーサ
１３４    ソース／ドレイン
１３５    サイドウォール
１４１    ニッケルシリサイドコアゲート電極
１５１    ＥＳＬシリコン窒化膜
１５２    第１層間絶縁膜
１５３    コンタクトホールプラグ
１５４    第２層間絶縁膜
１５５    ヴィアホールプラグ
１７１    ポリシリコンハードマスク
１７２    開口
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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