(57)【要約】【課題】低雑音増幅性能を維持しつつ、利得制御状態にかかわらず入出力のインピーダンスの整合を図る。【解決手段】可変利得増幅器１００は、第１モードの選択時に入力端子ＲＦＩＮに入力された信号を増幅する増幅回路１０１と、増幅回路１０１に並列に接続され、第１モードよりも利得が低い第２モードの選択時に入力端子ＲＦＩＮに入力された信号を増幅回路１０１の出力側に迂回させるバイパス回路１０２と、増幅回路１０１およびバイパス回路１０２の出力側に接続され、第１モードの選択時に増幅回路１０１の出力側のインピーダンスを整合させる出力整合回路ＭＮ２と、第２モードの選択時に出力整合回路ＭＮ２に並列に接続され、バイパス回路１０２の出力側のインピーダンスを整合させる整合補正回路ＭＮ３とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１モードの選択時に入力端子に入力された信号を増幅する増幅回路と、
前記増幅回路に並列に接続され、前記第１モードよりも利得が低い第２モードの選択時に前記入力端子に入力された信号を前記増幅回路の出力側に迂回させるバイパス回路と、
前記増幅回路および前記バイパス回路の出力側に接続され、前記第１モードの選択時に前記増幅回路の出力側のインピーダンスを整合させる出力整合回路と、
前記第２モードの選択時に前記出力整合回路に並列に接続され、前記バイパス回路の出力側のインピーダンスを整合させる整合補正回路とを含む、可変利得増幅器。
【請求項２】
前記出力整合回路は、入力ノードと出力ノードとの間に設けられる第１キャパシタと、一方端が電源に接続され、他方端が前記第１キャパシタよりも前記入力ノード側に接続されるインダクタとを含み、
前記整合補正回路は、第２キャパシタとスイッチ回路とを直列に接続した回路を含む、請求項１に記載の可変利得増幅器。
【請求項３】
前記スイッチ回路は、電界効果トランジスタおよびバイポーラトランジスタのうちのいずれか一方を含む、請求項２に記載の可変利得増幅器。
【請求項４】
前記バイパス回路は、電界効果トランジスタを用いたスイッチ回路を含む、請求項１に記載の可変利得増幅器。
【請求項５】
前記増幅回路は、電界効果トランジスタおよびバイポーラトランジスタのうちのいずれか一方、もしくは両者が、カスコード接続されるように構成される、請求項１に記載の可変利得増幅器。
【請求項６】
請求項１〜５のいずれかに記載の可変利得増幅器を備えた無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号を用いて通信を行なう無線通信機器に設けられる可変利得増幅器に関する。
【背景技術】
【０００２】
無線ＬＡＮ（Local  Area  Network）や携帯電話等の無線通信機器に搭載されるフロントエンド回路には、送信機との距離や使用環境に応じて、様々な電波強度の無線信号を良好な受信感度で受信するために低雑音増幅器が設けられる。
【０００３】
低雑音増幅器に求められ性能指標として、小さな受信信号を雑音に埋もれないように増幅する低雑音増幅性能、および、大きな受信信号を歪ませることなく後段ブロックに伝える線形性がある。
【０００４】
そのため、受信信号の振幅の大きさに応じて、入力信号を増幅回路を用いて増幅して低雑音増幅性能を向上させる高利得モードと、増幅回路を迂回させて入力信号を後段ブロックに出力して線形性を向上させる低利得モードとを切り換える可変利得増幅器が公知である。
【０００５】
この可変利得増幅器によると、受信信号の振幅が小さい場合には、高利得モードが選択されることにより、良好な低雑音増幅性能を確保することができる。また、受信信号の振幅が大きい場合には、低利得モードが選択されることにより、受信信号の線形性を確保することができる。
【０００６】
たとえば、特開２００６−００５６３７号公報（特許文献１）、特開２０１０−２１３１４１号公報（特許文献２）、特開２００７−２４３８３０号公報（特許文献３）および特開２００９−２９０４１１号公報（特許文献４）には、上述のような可変利得増幅器が開示される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−００５６３７号公報
【特許文献２】特開２０１０−２１３１４１号公報
【特許文献３】特開２００７−２４３８３０号公報
【特許文献４】特開２００９−２９０４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、通常の無線通信機器では、上述の可変利得増幅器の前後には、アンテナやフィルタ等が接続される。前段および後段の回路との接続に際し、信号のロスやフィルタ特性の劣化を防ぐために、入力端子と出力端子のインピーダンスを前段および後段の回路のインピーダンス（たとえば、５０Ω）にそれぞれ整合させる必要がある。
【０００９】
しかしながら、たとえば、上述の特許文献１に記載されるように出力インピーダンスを整合するために高利得モードと低利得モードとで共通の出力整合回路が用いられる場合には、出力整合回路がいずれかの一方のモード（たとえば、高利得モード）を基準として整合をとるように調整されるため、他方のモード（たとえば、低利得モード）が選択される場合の出力インピーダンスを適切に整合できない場合がある。
【００１０】
このような課題に対して上述の特許文献２に記載されるように経路毎にインピーダンス整合回路を設けることが考えられるが、増幅回路を経由する経路の途中にスイッチ素子が設けられる場合には、スイッチ素子が抵抗値を有することにより高利得モードの選択時の利得が低下して、低雑音増幅性能が低下する場合がある。
【００１１】
本発明は、上述した課題を解決するためになされたものであって、その目的は、低雑音増幅性能を維持しつつ、利得制御状態にかかわらず入出力のインピーダンスの整合が図れる可変利得増幅器および可変利得増幅器を備えた無線通信機器を提供することである。
【課題を解決するための手段】
【００１２】
この発明のある局面に係る可変利得増幅器は、第１モードの選択時に入力端子に入力された信号を増幅する増幅回路と、増幅回路に並列に接続され、第１モードよりも利得が低い第２モードの選択時に入力端子に入力された信号を増幅回路の出力側に迂回させるバイパス回路と、増幅回路およびバイパス回路の出力側に接続され、第１モードの選択時に増幅回路の出力側のインピーダンスを整合させる出力整合回路と、第２モードの選択時に出力整合回路に並列に接続され、バイパス回路の出力側のインピーダンスを整合させる整合補正回路とを含む。
【００１３】
好ましくは、出力整合回路は、入力ノードと出力ノードとの間に設けられる第１キャパシタと、一方端が電源に接続され、他方端が第１キャパシタよりも入力ノード側に接続されるインダクタとを含む。整合補正回路は、第２キャパシタとスイッチ回路とを直列に接続した回路を含む。
【００１４】
さらに好ましくは、スイッチ回路は、電界効果トランジスタおよびバイポーラトランジスタのうちのいずれか一方を含む。
【００１５】
さらに好ましくは、バイパス回路は、電界効果トランジスタを用いたスイッチ回路を含む。
【００１６】
さらに好ましくは、増幅回路は、電界効果トランジスタおよびバイポーラトランジスタのうちのいずれか一方、もしくは両者が、カスコード接続されるように構成される。
【００１７】
この発明の他の局面に係る無縁通信機器は、上記の可変利得増幅器を備える。
【発明の効果】
【００１８】
この発明によると、第１モード（高利得モード）の選択時において出力整合回路は、増幅回路の出力側のインピーダンスを整合させる。第２モード（低利得モード）の選択時において整合補正回路は、出力整合回路に並列に接続され、バイパス回路の出力側のインピーダンスを整合させる。このように選択されたモードに応じて適切に出力側のインピーダンスを整合することができる。そのため、インピーダンスの不整合によるロスやフィルタ特性の劣化の発生を抑制することができる。さらに、増幅回路を経由する経路の途中にスイッチを設ける必要がないため、第１モードの選択時の利得の低下を抑制することができる。したがって、低雑音増幅性能を維持しつつ、利得制御状態にかかわらず入出力のインピーダンスの整合が図れる可変利得増幅器および可変利得増幅器を備えた無線通信機器を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る可変利得増幅器の構成を示すブロック図である。
【図２】本発明の実施の形態に係る可変利得増幅器の構成を示す回路図（その１）である。
【図３】本発明の実施の形態に係る可変利得増幅器の構成を示す回路図（その２）である。
【図４】高利得モードの選択時の可変利得増幅器の動作を説明するための図である。
【図５】低利得モードの選択時の可変利得増幅器の動作を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号が付されている。それらの名称および機能も同じである。したがってそれらについての詳細な説明は繰り返されない。
【００２１】
図１は、本発明の実施の形態に係る可変利得増幅器１００の構成を示すブロック図である。なお、本発明の実施の形態に係る可変利得増幅器１００は、各種無線通信機器に搭載される。各種無線通信機器は、高周波信号を扱う無線通信機器であって、たとえば、無線ＬＡＮモジュールや、携帯電話機等を含む。
【００２２】
図１に示すように、本実施の形態に係る可変利得増幅器１００は、入力端子ＲＦＩＮと、入力整合回路ＭＮ１と、増幅回路１０１と、バイパス回路１０２と、出力整合回路ＭＮ２と、バイパス回路用整合補正回路（以下、単に整合補正回路と記載する）ＭＮ３とを含む。
【００２３】
入力端子ＲＦＩＮには、高周波信号が供給される。入力整合回路ＭＮ１の入力ノードは、入力端子ＲＦＩＮに接続される。入力整合回路ＭＮ１の出力ノードは、増幅回路１０１の入力ノードに接続される（図１のノードＡ）。
【００２４】
入力整合回路ＭＮ１は、増幅回路１０１の入力側のインピーダンスを整合させる。入力整合回路ＭＮ１は、たとえば、インダクタとキャパシタとで構成されるようにしてもよいし、その他の周知の構成であってもよい。入力整合回路ＭＮ１は、たとえば、増幅回路１０１の入力側のインピーダンスを可変利得増幅器１００の前段の回路のインピーダンスに基づいて設定される値（たとえば、５０Ω）に整合させる。
【００２５】
増幅回路１０１の入力ノードは、入力整合回路ＭＮ１の出力ノードに接続される（図１のノードＡ）。増幅回路１０１の出力ノードは、出力整合回路ＭＮ２の入力ノードに接続される（図１のノードＢ）。増幅回路１０１は、第１モード（以下、高利得モードと記載する）の選択時において、入力整合回路ＭＮ１から出力される信号を増幅する。
【００２６】
バイパス回路１０２は、増幅回路１０１に対して並列に接続される。すなわち、バイパス回路１０２の入力ノードは、増幅回路１０１の入力ノードに接続される（図１のノードＡ）。バイパス回路１０２の出力ノードは、増幅回路１０１の出力ノードに接続される（図１のノードＢ）。
【００２７】
バイパス回路１０２は、第１モードよりも利得が低い第２モード（以下、低利得モードと記載する）の選択時において、入力整合回路ＭＮ１から出力される信号を増幅回路１０１を経由せずに増幅回路１０１の出力側に迂回させる。
【００２８】
出力整合回路ＭＮ２の入力ノードは、増幅回路１０１の出力ノードおよびバイパス回路１０２の出力ノードの各々に接続される（図１のノードＢ）。出力整合回路ＭＮ２の出力ノードは、出力端子ＲＦＯＵＴに接続される。出力整合回路ＭＮ２は、高利得モードの選択時に増幅回路１０１の出力側のインピーダンスを整合させる。出力整合回路ＭＮ２は、たとえば、増幅回路１０１の出力側のインピーダンスを可変利得増幅器１００の後段の回路のインピーダンスや増幅回路１０１の入力側のインピーダンスに基づいて設定される値（たとえば、５０Ω）に整合させる。
【００２９】
整合補正回路ＭＮ３は、低利得モードの選択時に出力整合回路ＭＮ２に対して並列に接続され、バイパス回路１０２の出力側のインピーダンスを整合させる。すなわち、整合補正回路ＭＮ３は、低利得モードの選択時に出力整合回路ＭＮ２とともにバイパス回路１０２の出力側のインピーダンスを整合させる。
【００３０】
整合補正回路ＭＮ３は、高利得モードの選択時には、出力整合回路ＭＮ２との並列接続が解消され、非動作状態となる。
【００３１】
可変利得増幅器１００は、入力端子ＲＦＩＮへの入力信号の振幅に応じて高利得モードと低利得モードとのうちのいずれか一方を選択するための制御回路（図示せず）をさらに含む。
【００３２】
制御回路は、入力端子ＲＦＩＮに入力される入力信号の振幅が小さい場合には、高利得モードを選択する。制御回路は、入力端子ＲＦＩＮに入力される入力信号の振幅が大きい場合には、低利得モードを選択する。
【００３３】
制御回路は、たとえば、出力端子ＲＦＯＵＴの出力信号の振幅を所定のしきい値と比較することにより、入力信号の振幅が増幅回路１０１を経由させる必要がないほどに十分に大きいか否かを判定する。
【００３４】
制御回路は、たとえば、出力端子ＲＦＯＵＴの振幅が所定のしきい値よりも小さい場合には、入力信号の振幅が小さいと判定して、高利得モードを選択する。
【００３５】
一方、制御回路は、たとえば、出力端子ＲＦＯＵＴの振幅が所定のしきい値よりも大きい場合には、入力信号の振幅が大きいと判定して、低利得モードを選択する。
【００３６】
図２に示すように、増幅回路１０１は、第１トランジスタＭ１と、第２トランジスタＭ２と、インダクタＬｓと、キャパシタＣ１０と、抵抗Ｒ２とを含む。
【００３７】
本実施の形態において、第１トランジスタＭ１および第２トランジスタＭ２は、たとえば、エンハンスメント型の電界効果トランジスタである。
【００３８】
第１トランジスタＭ１と第２トランジスタＭ２とによってカスコード型増幅器が構成される。第１トランジスタＭ１のゲートは、増幅回路１０１の入力ノードに接続される。そのため、入力端子ＲＦＩＮから入力される信号は、高利得モードの選択時においては、入力整合回路ＭＮ１を経由して第１トランジスタＭ１のゲートに入力される。
【００３９】
第２トランジスタＭ２のゲートは、キャパシタＣ１０を経由して交流的に接地される。第１トランジスタＭ１のソースは、インダクタＬｓを経由して接地されている。第１トランジスタＭ１は、第１トランジスタＭ１のゲートに対して抵抗Ｒ２を経由してバイアス電圧が供給可能に構成される。
【００４０】
インダクタＬｓは、第１トランジスタＭ１のゲートから見た入力インピーダンスを大きくし、増幅回路１０１の入力側のインピーダンスの整合をし易くしている。
【００４１】
第１トランジスタＭ１のドレインは、第２トランジスタＭ２のソースおよびドレインのうちのいずれか一方に接続される。第２トランジスタＭ２のソースおよびドレインのうちのいずれか他方は、増幅回路１０１の出力ノードに接続される。
【００４２】
さらに、第２トランジスタＭ２は、第２トランジスタＭ２のゲートに対して制御電圧が供給可能に構成される。
【００４３】
バイパス回路１０２は、第３トランジスタＭ３と、キャパシタＣ５と、抵抗Ｒ１とを含む。キャパシタＣ５は、ＤＣ阻止用のキャパシタである。第３トランジスタＭ３は、第３トランジスタＭ３のゲートに対して抵抗Ｒ１を経由して制御電圧が供給可能に構成される。第３トランジスタＭ３は、エンハンスメント型の電界効果トランジスタである。
【００４４】
バイパス回路１０２の入力ノードには、第３トランジスタＭ３のソースおよびドレインのうちのいずれか一方が接続される。第３トランジスタＭ３のソースおよびドレインのうちのいずれか他方は、キャパシタＣ５の一方端に接続される。キャパシタＣ５の他方端は、バイパス回路１０２の出力ノードに接続される。
【００４５】
図３に示すように、出力整合回路ＭＮ２は、入力ノードと出力ノードとの間に設けられるキャパシタＣ６と、一方端が電源に接続され、他方端がキャパシタＣ６よりも入力ノード側の信号線上のノードＣに接続されるインダクタＬｄとを含む。
【００４６】
インダクタＬｄのインダクタンスや、キャパシタＣ６の静電容量等の各種のパラメータは、高利得モードの選択時において出力整合回路ＭＮ２が増幅回路１０１の出力側のインピーダンスを整合させることができるように決定されることが望ましい。
【００４７】
整合補正回路ＭＮ３は、キャパシタＣ７とスイッチ回路とを直列に接続した回路である。スイッチ回路は、第４トランジスタＭ４である。第４トランジスタＭ４は、エンハンスメント型の電界効果トランジスタである。第４トランジスタＭ４は、第４トランジスタＭ４のゲートに対して抵抗Ｒ３を経由して制御電圧が供給可能に構成される。
【００４８】
整合補正回路ＭＮ３のキャパシタＣ７の一方端は、出力整合回路ＭＮ２のキャパシタＣ６よりも入力ノード側の信号線上のノードＤに接続される。なお、ノードＣは、ノードＤよりも入力ノード側であってもよい。キャパシタＣ７の他方端は、第４トランジスタＭ４のソースおよびドレインのうちのいずれか一方に接続される。第４トランジスタＭ４のソースおよびドレインのうちのいずれか他方は、出力整合回路ＭＮ２のキャパシタＣ６よりも出力ノード側の信号線上のノードＥに接続される。
【００４９】
整合補正回路ＭＮ３は、低利得モードの選択時において、制御電圧が第４トランジスタＭ４のゲートに供給されることによりスイッチ回路が導通状態になる。この場合に、整合補正回路ＭＮ３は、出力整合回路ＭＮ２に並列に接続された状態になる。
【００５０】
整合補正回路ＭＮ３が出力整合回路ＭＮ２に並列に接続された状態において、キャパシタＣ６とキャパシタＣ７とは並列に接続された状態になるため、キャパシタＣ６の静電容量とキャパシタＣ７の静電容量との和が出力整合回路ＭＮ２と整合補正回路ＭＮ３とを含む回路の静電容量となる。
【００５１】
キャパシタＣ７の静電容量は、低利得モードの選択時において出力整合回路ＭＮ２および整合補正回路ＭＮ３がバイパス回路１０２の出力側のインピーダンスを整合させることができるように決定されることが望ましい。
【００５２】
以上のような構成を有する可変利得増幅器１００の動作について図４および図５を参照しつつ説明する。
【００５３】
制御回路は、入力信号の振幅が小さいと判定する場合には、高利得モードを選択する。制御回路は、高利得モードの選択時において、第１トランジスタＭ１のゲートに対してバイアス電圧を供給させる。これにより、第１トランジスタＭ１は動作状態になる。
【００５４】
制御回路は、高利得モードの選択時において第３トランジスタＭ３のゲートに対する制御電圧の供給を停止させる。その結果、第３トランジスタＭ３は非動作状態になるため、バイパス回路１０２の経路が遮断される。
【００５５】
さらに、制御回路は、高利得モードの選択時において第４トランジスタＭ４のゲートに対する制御電圧の供給を停止させる。その結果、第４トランジスタＭ４は非動作状態になるため、整合補正回路ＭＮ３の経路が遮断される。
【００５６】
そのため、入力信号は、図４の実線矢印に示すように、増幅回路１０１によって増幅され、増幅された信号が出力整合回路ＭＮ２を経由して出力端子ＲＦＯＵＴに出力される。第１トランジスタＭ１と第２トランジスタＭ２とは、カスコード接続されており、ミラー効果を小さくし、かつ、出力抵抗を大きくすることができるため、高周波低雑音増幅性能に優れている。
【００５７】
増幅回路１０１の入力側のインピーダンスの整合は、第１トランジスタＭ１のソースに接続されたインダクタＬｓと入力整合回路ＭＮ１とによって実現される。
【００５８】
また、増幅回路１０１の出力側のインピーダンスの整合は、インダクタＬｄと、キャパシタＣ６と、第２トランジスタＭ２のドレインの寄生容量とによって実現される。また、増幅回路１０１の出力ノードと出力端子ＲＦＯＵＴとの間に経路毎に設けられる出力整合回路を切り替えるためのスイッチを設ける必要がない。
【００５９】
制御回路は、入力信号の振幅が大きいと判定する場合には、低利得モードを選択する。制御回路は、低利得モードの選択時において、第１トランジスタＭ１のゲートに対するバイアス電圧の供給を停止させる。これにより、第１トランジスタＭ１は非動作状態になるため、増幅回路１０１の経路が遮断される。
【００６０】
さらに、制御回路は、低利得モードの選択時において第３トランジスタＭ３のゲートに対して制御電圧を供給させる。その結果、第３トランジスタＭ３は動作状態になる。そのため、入力信号は、図５の実線矢印に示すように、バイパス回路１０２を経由して増幅回路１０１の出力側に迂回させられる。
【００６１】
制御回路は、低利得モードの選択時において第４トランジスタＭ４のゲートに対して制御電圧を供給させる。その結果、第４トランジスタＭ４は動作状態になるため、整合補正回路ＭＮ３が出力整合回路ＭＮ２に並列に接続した状態になる。
【００６２】
そのため、入力信号は、図５の実線矢印に示すように、増幅回路１０１によって増幅されることなく、出力整合回路ＭＮ２および整合補正回路ＭＮ３を経由して出力端子ＲＦＯＵＴに出力される。バイパス回路１０２の入力側のインピーダンスの整合は、入力整合回路ＭＮ１によって実現される。
【００６３】
また、バイパス回路１０２の出力側のインピーダンスの整合は、インダクタＬｄと、キャパシタＣ６と、キャパシタＣ７とを含む出力整合回路ＭＮ２および整合補正回路ＭＮ３によって実現される。
【００６４】
また、バイパス回路１０２は、電界効果トランジスタを用いたスイッチ素子で実現しているため、動作電流を流す必要がなく、低消費電力でかつ線形性に優れた出力特性が得られる。
【００６５】
以上のようにして、本実施の形態に係る可変利得増幅器によると、高利得モードの選択時において出力整合回路ＭＮ２は、増幅回路１０１の出力側のインピーダンスを整合させる。低利得モードの選択時において整合補正回路ＭＮ３は、出力整合回路ＭＮ２に並列に接続され、バイパス回路１０２の出力側のインピーダンスを整合させる。このように選択されたモードに応じて適切に出力側のインピーダンスを整合することができる。そのため、インピーダンスの不整合によるロスやフィルタ特性の劣化の発生を抑制することができる。さらに、増幅回路１０１を経由する経路の途中にスイッチを設ける必要がないため、高利得モードの選択時の利得の低下を抑制することができる。したがって、低雑音増幅性能を維持しつつ、利得制御状態にかかわらず入出力のインピーダンスの整合が図れる可変利得増幅器および可変利得増幅器を備えた無線通信機器を提供することができる。
【００６６】
本実施の形態においては、増幅回路１０１、バイパス回路１０２および整合補正回路ＭＮ３に用いられる第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３および第４トランジスタＭ４は、エンハンスメント型の電界効果トランジスタを用いるとして説明したが、必要とされる特性や適用するプロセスに応じた種類のトランジスタを選択すればよく、特にこれに限定されるものではない。
【００６７】
第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３および第４トランジスタＭ４は、たとえば、バイポーラトランジスタやデプレッション型の電界効果トランジスタ等であってもよい。また、ＤＣ阻止用キャパシタの配置、制御電圧の供給箇所、供給電圧等は、選択されたトランジスタの特性に応じて適切に設定することが望ましい。
【００６８】
さらに、第１トランジスタＭ１と第２トランジスタＭ２とは、いずれも電界効果トランジスタであってもよいし、いずれもバイポーラトランジスタであってもよいし、電界効果トランジスタとバイポーラトランジスタとの組み合わせであってもよい。
【００６９】
さらに、出力整合回路ＭＮ２および整合補正回路ＭＮ３についても、必要とされる特性や増幅回路１０１の特性等に応じて設定されればよく、特に図３に示す構成に限定されるものではない。
【００７０】
さらに、本実施の形態においてキャパシタＣ７とスイッチ回路とを直列に接続した整合補正回路ＭＮ３は、出力整合回路ＭＮ２のキャパシタＣ６に並列に接続することによって静電容量を補正するものとして説明したが、特に、このような構成に限定されるものではない。たとえば、整合補正回路ＭＮ３は、インダクタＬｅとスイッチ回路とを直列に接続した回路であって、出力整合回路ＭＮ２のインダクタＬｄに並列に接続することによってインダクタンスを補正するものであってもよい。
【００７１】
さらに、整合補正回路ＭＮ３は、キャパシタＣ７とスイッチ回路とによって構成されるため、キャパシタＣ６に可変容量コンデンサを用いる場合よりも安価にすることができる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７３】
１００  可変利得増幅器、１０１  増幅回路、１０２  バイパス回路、Ｃ５，Ｃ６，Ｃ７，Ｃ１０  キャパシタ、Ｌｄ，Ｌｓ  インダクタ、Ｍ１，Ｍ２，Ｍ３，Ｍ４  トランジスタ、ＭＮ１  入力整合回路、ＭＮ２  出力整合回路、ＭＮ３  整合補正回路、Ｒ１，Ｒ２，Ｒ３  抵抗、ＲＦＩＮ  入力端子、ＲＦＯＵＴ  出力端子。
【図１】
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【図２】
2014027501.tif 000004
【図３】
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【図４】
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【図５】
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