(57)【要約】【課題】画素部の周辺回路に安定した電源を供給する。【解決手段】固体撮像装置１０は、画素領域及び周辺回路領域を有する半導体層２０と、画素領域に設けられた複数のフォトダイオード２１と、周辺回路領域の半導体層２０の第１の主面に設けられた電源線４４と、周辺回路領域の半導体層２０の第２の主面に設けられた配線層４６と、周辺回路領域に設けられ、半導体層２０を貫通する複数の貫通電極４１とを含む。複数の貫通電極４１の一部は、電源線４４及び配線層４６を電気的に接続する。【選択図】図２
2014022402.tif 000002
【特許請求の範囲】
【請求項１】
画素領域及び周辺回路領域を有する半導体層と、
前記画素領域に設けられた複数のフォトダイオードと、
前記周辺回路領域の前記半導体層の第１の主面に設けられた電源線と、
前記周辺回路領域の前記半導体層の第２の主面に設けられた第１の配線層と、
前記周辺回路領域に設けられ、前記半導体層を貫通する複数の第１の貫通電極と、
を具備し、
前記複数の第１の貫通電極の一部からなる第１のグループは、前記電源線及び前記第１の配線層を電気的に接続することを特徴とする固体撮像装置。
【請求項２】
前記複数の第１の貫通電極のうち前記第１のグループ以外の第２のグループは、前記電源線に電気的に接続されかつ前記第１の配線層に電気的に接続されないことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記半導体層の第２の主面に設けられ、前記第１の配線層に電気的に接続され、外部から電源を受ける電源パッドと、
前記電源パッドと前記電源線とを電気的に接続する第２の貫通電極と、
をさらに具備することを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記第１の配線層は、前記周辺回路領域を覆うように平面状に形成されることを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記周辺回路領域の前記半導体層の第１の主面に設けられた第１及び第２の信号線と、
前記周辺回路領域の前記半導体層の第２の主面に設けられた第２の配線層と、
前記第１及び第２の信号線と前記第２の配線層とを電気的に接続し、前記半導体層を貫通する第３及び第４の貫通電極と、
をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の固体撮像装置。
【請求項６】
前記複数の第１の貫通電極のうち前記第１のグループ以外の第２のグループは、容量素子又はインダクタンス素子を構成することを特徴とする請求項１乃至５のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使用されている。固体撮像装置では、画素サイズの縮小化に伴い、フォトダイオードへの入射光量を確保するのに優位な裏面照射型構造が一部で用いられている。
【０００３】
固体撮像装置内のアナログ回路及びロジック回路に電源を供給する場合、例えば、半導体基板の裏面に設けられた電源パッドから半導体基板を貫通する貫通電極を介して、半導体基板の表面に設けられた電源線に電源が供給され、さらに、この電源線からアナログ回路及びロジック回路に電源が供給される。よって、電源パッドがチップ端に配置される場合、チップ中央部では電源の供給元からの距離が遠くなり、電圧降下が大きくなる。このため、アナログ回路及びロジック回路に安定した電源を供給することが困難となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８２５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、画素部の周辺回路に安定した電源を供給することが可能な固体撮像装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る固体撮像装置は、画素領域及び周辺回路領域を有する半導体層と、前記画素領域に設けられた複数のフォトダイオードと、前記周辺回路領域の前記半導体層の第１の主面に設けられた電源線と、前記周辺回路領域の前記半導体層の第２の主面に設けられた第１の配線層と、前記周辺回路領域に設けられ、前記半導体層を貫通する複数の第１の貫通電極とを具備し、前記複数の第１の貫通電極の一部からなる第１のグループは、前記電源線及び前記第１の配線層を電気的に接続する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る固体撮像装置のレイアウト図。
【図２】図１のＡ−Ａ´線に沿った固体撮像装置の断面図。
【図３】図１のＢ−Ｂ´線に沿った固体撮像装置の断面図。
【図４】電源用の複数の貫通電極のレイアウト図。
【図５】図４のＣ−Ｃ´線に沿った固体撮像装置の断面図。
【図６】アナログ回路領域に形成された半導体素子を説明する固体撮像装置の断面図。
【図７】第２の実施形態に係る貫通電極及び裏面側配線のレイアウト図。
【図８】図７のＤ−Ｄ´線に沿った固体撮像装置の断面図。
【図９】図７のＥ−Ｅ´線に沿った固体撮像装置の断面図。
【図１０】本実施形態の固体撮像装置を用いたデジタルカメラのブロック図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［第１の実施形態］
本実施形態では、固体撮像装置として、裏面照射型（ＢＳＩ：backside illumination）構造を有するＣＭＯＳイメージセンサを例に挙げて説明する。
【００１０】
図１は、第１の実施形態に係る固体撮像装置１０のレイアウト図である。固体撮像装置１０は、画素アレイが配置される画素領域１１、画素アレイを駆動するアナログ回路が配置されるアナログ回路領域１３、固体撮像装置１０の動作を制御するロジック回路が配置されるロジック回路領域１４、及び固体撮像装置１０と外部回路との接続に使用されるパッド部１５（１５−１、１５−２）を備えている。
【００１１】
画素領域１１には、複数の画素１２を有する画素アレイが配置されている。画素領域１１は、例えば、固体撮像装置１０の中央に配置される。アナログ回路領域１３は、例えば、画素領域１１の３辺を囲むように配置される。ロジック回路領域１４は、例えば、画素領域１１のＸ方向に隣接して配置される。画素領域１１、アナログ回路領域１３及びロジック回路領域１４のレイアウト及びサイズは、任意に設計可能である。
【００１２】
パッド部１５−１、１５−２は、固体撮像装置１０のＹ方向両端に配置されている。パッド部１５−１、１５−２はそれぞれ、複数のパッド１６を備えている。パッド１６には、ボンディングワイヤ（図示せず）が接続され、固体撮像装置１０は、パッド１６及びボンディングワイヤを介して外部回路と接続される。なお、パッド部１５−１、１５−２は、半導体素子が形成される半導体層の裏面に設けられている。パッド部を配置する位置は、任意に設計可能である。例えば、固体撮像装置１０のＸ方向両端にパッド部を配置してもよいし、固体撮像装置１０の４辺（固体撮像装置１０のＸ方向両端及びＹ方向両端）にパッド部を配置してもよい。
【００１３】
図２は、図１のＡ−Ａ´線に沿った固体撮像装置１０の断面図である。図３は、図１のＢ−Ｂ´線に沿った固体撮像装置１０の断面図である。
【００１４】
半導体素子が形成されるＮ型半導体層２０は、第１の主面（表面）２０ａ及び第２の主面（裏面）２０ｂを有する。半導体層２０としては、例えばシリコン（Ｓｉ）からなるエピタキシャル層が用いられる。半導体層２０の画素領域１１には、複数の画素１２が設けられている。図２及び図３では、３つの画素を抽出して示している。
【００１５】
各画素１２は、フォトダイオード２１、シールド層２２、２３、カラーフィルタ２７、及びマイクロレンズ２８などから構成される。フォトダイオード２１は、光電変換を行うＮ型半導体領域２１ａと、光電変換された電荷を蓄積するＮ型半導体領域２１ｂとを備えている。Ｎ型半導体領域２１ｂの不純物濃度は、Ｎ型半導体領域２１ａの不純物濃度より高く形成される。Ｎ型半導体領域２１ｂ上には、暗電流を防ぐためのシールド層２２が設けられている。Ｎ型半導体領域２１ａの下には、シールド層２３が設けられている。シールド層２２、２３はそれぞれ、Ｐ型半導体領域から構成される。
【００１６】
半導体層２０の第１の主面２０ａ側には、Ｐ型半導体領域２４が設けられている。Ｐ型半導体領域２４には、画素１２を構成する浮遊拡散層及びＭＯＳＦＥＴ（図示せず）が形成される。このＭＯＳＦＥＴには、フォトダイオード２１に蓄積された電荷を浮遊拡散層に転送する転送トランジスタが含まれる。
【００１７】
半導体層２０の第２の主面２０ｂ上には、例えばシリコン酸化物からなる層間絶縁膜２５を介して、例えばシリコン窒化物からなる平坦化膜２６が設けられている。平坦化膜２６上には、フォトダイオード２１に対応するようにカラーフィルタ２７及びマイクロレンズ２８が設けられている。
【００１８】
半導体層２０内には、複数のフォトダイオード２１を電気的に分離する素子分離領域２９が設けられている。素子分離領域２９は、Ｐ型半導体領域から構成される。半導体層２０の第１の主面２０ａ上には、配線構造体３２が設けられている。配線構造体３２は、層間絶縁膜３１を介して形成された複数レベルの配線層３０を備えている。配線構造体３２上には、半導体層２０の強度を補強するための支持基板３３が設けられている。支持基板３３としては、シリコン基板や絶縁性基板などが用いられる。支持基板３３は、接着剤によって配線構造体３２に接着される。
【００１９】
次に、パッド部１５−１、１５−２の構成について説明する。パッド部１５−１、１５−２には、外部回路から電源を受ける電源パッド、及び外部回路との間で信号の受け渡しを行うパッドなどが含まれる。図３に示すように、パッド部１５−１に含まれる導電性のパッド１６は、半導体層２０の第２の主面２０ｂの下方に層間絶縁膜２５を介して設けられている。パッド１６は、半導体層２０を貫通する貫通電極３４を介して、配線構造体３２に含まれる配線層に電気的に接続される。
【００２０】
具体的には、半導体層２０内には、半導体層２０を貫通する貫通電極３４が設けられている。貫通電極３４の周囲は、絶縁膜３５で覆われている。貫通電極３４の一端は、ビアプラグ３６を介して配線構造体３２に含まれる配線層に電気的に接続されている。貫通電極３４の他端は、ビアプラグ３７を介してパッド１６に電気的に接続されている。パッド部１５−２の構成も、パッド部１５−１と同じである。このようにパッド部１５−１、１５−２を構成することで、外部回路との接続に使用するボンディングワイヤを半導体層２０の第２の主面２０ｂ側に接続することが可能となる。
【００２１】
（アナログ回路領域１３の構成）
次に、アナログ回路領域１３の構成について説明する。図２に示すように、半導体層２０のアナログ回路領域１３には、Ｐ型半導体領域４０が設けられている。Ｐ型半導体領域４０には、複数の半導体素子（ＭＯＳＦＥＴを含む）が設けられる。さらに、本実施形態では、半導体層２０のアナログ回路領域１３のうち半導体素子が形成されない領域には、半導体層２０を貫通する複数の貫通電極４１が設けられている。貫通電極４１の周囲は、絶縁膜４２で覆われている。アナログ回路領域１３に設けられた複数の貫通電極４１は、アナログ回路用の電源ＡＶＳＳ用に使用される。
【００２２】
図４は、電源用の複数の貫通電極のレイアウト図である。図４のレイアウト図は、図２に示したレベルＬＶを半導体層２０に向かって見た場合のレイアウトである。図５は、図４のＣ−Ｃ´線に沿った固体撮像装置１０の断面図である。図４に示すように、アナログ回路領域１３には、複数の貫通電極４１が設けられている。
【００２３】
貫通電極４１の一端は、ビアプラグ４３を介して、アナログ回路用の電源ＡＶＳＳを供給するための電源配線層４４に電気的に接続されている。電源配線層４４は、配線構造体３２に含まれる。貫通電極４１の他端は、ビアプラグ４５を介して、配線層４６に電気的に接続されている。配線層４６は、アナログ回路領域１３とほぼ同じサイズを有するように平面状に形成されている。
【００２４】
図４において、アナログ回路用の電源ＡＶＳＳに使用されるパッドを１６−１、１６−２と表記し、パッド１６−１、１６−２にそれぞれ接続される貫通電極を３４−１、３４−２と表記する。パッド１６−１、１６−２はそれぞれ、配線層４７−１、４７−２を介して配線層４６に電気的に接続されている。配線層４７−１、４７−２は、配線層４６と同じレベルの配線層で構成される。
【００２５】
アナログ回路領域１３に配置された全ての貫通電極４１のうち所定数の貫通電極４１は、配線層４６に接続されている。すなわち、アナログ回路領域１３に配置された全ての貫通電極４１が配線層４６に接続されるのではなく、全ての貫通電極４１のうち一部のみが配線層４６に接続されている。図４において、例えば、アナログ回路領域１３に配置された全ての貫通電極４１のうち斜線で示した貫通電極４１のみが配線層４６に接続されている。また、アナログ回路領域１３に配置された全ての貫通電極４１は、配線構造体３２に含まれる電源配線層４４に電気的に接続されている。これにより、パッド１６−１、１６−２に供給された電源ＡＶＳＳを、配線層４６及び一部の貫通電極４１を用いて、アナログ回路領域１３全体に安定して供給することができる。
【００２６】
配線層４６に接続される所定数の貫通電極４１は、電源ＡＶＳＳの変動や電圧降下が大きい領域を考慮しながら任意に選択できる。貫通電極４１を配線層４６に接続するか否かの選択は、層間絶縁膜２５内に形成するビアプラグ４５によって制御できる。すなわち、貫通電極４１を配線層４６に接続する場合はビアプラグ４５を形成すればよく、貫通電極４１を配線層４６に接続しない場合はビアプラグ４５を形成しないようにする。一方で、全ての貫通電極４１は、ビアプラグ４３を介して対応する電源配線層４４に電気的に接続される。複数の電源配線層４４は、互いに電気的に接続されている。
【００２７】
なお、図２では、アナログ回路領域１３に形成された貫通電極４１を抽出して示しているが、アナログ回路領域１３のうち貫通電極４１が形成されない部分には、半導体素子が形成されている。図６は、アナログ回路領域１３に形成された半導体素子を説明する固体撮像装置１０の断面図である。アナログ回路領域１３のＰ型半導体領域４０には、複数のＰ型半導体領域４８及び複数のＮ型半導体領域４９が設けられている。Ｐ型半導体領域４８にはＮチャネルＭＯＳＦＥＴ（図示せず）が形成され、Ｎ型半導体領域４９にはＰチャネルＭＯＳＦＥＴ（図示せず）が形成される。
【００２８】
また、図２及び図３では、アナログ回路用の一種類の電源ＡＶＳＳを供給するための貫通電極及び配線層の構成を図示している。実際には、アナログ回路用として２種類以上の電源が用意されるため、この場合は、電源ごとに貫通電極４１及び配線層４６を形成する。
【００２９】
（ロジック回路領域１４の構成）
次に、ロジック回路領域１４の構成について説明する。図２に示すように、半導体層２０のロジック回路領域１４には、Ｎ型半導体領域５０が設けられ、このＮ型半導体領域５０の周囲を囲むようにＰ型半導体領域５１が設けられ、このＰ型半導体領域５１は、第１の主面２０ａから第２の主面２０ｂに到達するように形成されている。
【００３０】
Ｎ型半導体領域５０には、複数の半導体素子（ＭＯＳＦＥＴを含む）が設けられる。さらに、本実施形態では、半導体層２０のロジック回路領域１４のうち半導体素子が形成されない部分には、半導体層２０を貫通する複数の貫通電極５２が設けられている。貫通電極５２の周囲は、絶縁膜５３で覆われている。ロジック回路領域１４に設けられた複数の貫通電極５２は、ロジック回路用の電源ＤＶＳＳ用に使用される。図４に示すように、ロジック回路領域１４には、複数の貫通電極５２が設けられている。
【００３１】
貫通電極５２の一端は、ビアプラグ５４を介して、ロジック回路用の電源ＤＶＳＳを供給するための電源配線層５５に電気的に接続されている。電源配線層５５は、配線構造体３２に含まれる。貫通電極５２の他端は、ビアプラグ５６を介して、配線層５７に電気的に接続されている。配線層５７は、ロジック回路領域１４とほぼ同じサイズを有するように平面状に形成されている。
【００３２】
図４において、ロジック回路用の電源ＤＶＳＳに使用されるパッドを１６−３、１６−４と表記し、パッド１６−３、１６−４にそれぞれ接続される貫通電極を３４−３、３４−４と表記する。パッド１６−３、１６−４はそれぞれ、配線層４７−３、４７−４を介して配線層５７に電気的に接続されている。配線層４７−３、４７−４は、配線層５７と同じレベルの配線層で構成される。
【００３３】
ロジック回路領域１４に配置された全ての貫通電極５２のうち所定数の貫通電極５２は、配線層５７に接続されている。すなわち、ロジック回路領域１４に配置された全ての貫通電極５２が配線層５７に接続されるのではなく、全ての貫通電極５２のうち一部のみが配線層５７に接続されている。図４において、例えば、ロジック回路領域１４に配置された全ての貫通電極５２のうち斜線で示した貫通電極５２のみが配線層５７に接続されている。また、ロジック回路領域１４に配置された全ての貫通電極５２は、配線構造体３２に含まれる電源配線層５５に電気的に接続されている。これにより、パッド１６−３、１６−４に供給された電源ＤＶＳＳを、配線層５７及び一部の貫通電極５２を用いて、ロジック回路領域１４全体に安定して供給することができる。
【００３４】
配線層５７に接続される所定数の貫通電極５２は、電源ＤＶＳＳの変動や電圧降下が大きい領域を考慮しながら任意に選択できる。貫通電極５２を配線層５７に接続するか否かの選択は、層間絶縁膜２５内に形成するビアプラグ５６によって制御できる。すなわち、貫通電極５２を配線層５７に接続する場合はビアプラグ５６を形成すればよく、貫通電極５２を配線層５７に接続しない場合はビアプラグ５６を形成しないようにする。一方で、全ての貫通電極５２は、ビアプラグ５４を介して対応する電源配線層５５に電気的に接続される。複数の電源配線層５５は、互いに電気的に接続されている。
【００３５】
なお、図２では、ロジック回路領域１４に形成された貫通電極５２を抽出して示しているが、ロジック回路領域１４のうち貫通電極５２が形成されない部分には、半導体素子が形成されている。図６に示すように、ロジック回路領域１４のＮ型半導体領域５０には、複数のＮ型半導体領域５８及び複数のＰ型半導体領域５９が設けられている。Ｎ型半導体領域５８にはＰチャネルＭＯＳＦＥＴ（図示せず）が形成され、Ｐ型半導体領域５９にはＮチャネルＭＯＳＦＥＴ（図示せず）が形成される。
【００３６】
また、図２及び図３では、ロジック回路用の一種類の電源ＤＶＳＳを供給するための貫通電極及び配線層の構成を図示している。実際には、ロジック回路用として２種類以上の電源が用意されるため、この場合は、電源ごとに貫通電極５２及び配線層５７を形成する。
【００３７】
（効果）
以上詳述したように第１の実施形態では、裏面照射型の固体撮像装置１０は、画素領域１１及び周辺回路領域（アナログ回路領域１３及び／又はロジック回路領域１４）を有する半導体層２０を備えている。半導体層２０の第１の主面（表面）２０ａには、電源配線層４４を含む配線構造体３２が設けられ、半導体層２０の第２の主面（裏面）２０ｂには、周辺回路領域を覆うように平面状に形成された配線層４６が設けられる。また、周辺回路領域の半導体層２０には、複数の貫通電極４１が設けられる。そして、複数の貫通電極４１の一部からなる第１のグループは、電源配線層４４及び配線層４６を電気的に接続するようにしている。
【００３８】
従って第１の実施形態によれば、電源パッドで受けた電源を、貫通電極及び裏面側配線（配線層４６）を用いて周辺回路領域の任意の箇所に供給することができる。この結果、周辺回路領域に安定した電源を供給することが可能となる。すなわち、電源パッドから離れた箇所において電源の電圧降下を低減することができ、また、周辺回路領域において局所的に電源が変動するのを抑制することができる。
【００３９】
また、固体撮像装置１０を製造した後に局所的に電源強化が必要になった場合でも、ビアプラグ及び裏面側配線のみ変更することで、任意の箇所の電源を調整することができる。
【００４０】
また、配線層４６に接続しない貫通電極４１が電源配線層４４に接続されるので、配線層４６に接続しない貫通電極４１を電源配線層４４用の容量素子又はインダクタンス素子として使用することができる。さらに、電源配線層４４のみ接続する貫通電極４１の数を制御することで、電源配線層４４の容量又はインダクタンスを制御することが可能である。電源配線層４４に接続する貫通電極４１の数は、ビアプラグ４３を形成するか否かで制御することができる。ロジック回路領域１４についても、アナログ回路領域１３と同様に、電源配線層５５の容量又はインダクタンスを制御することが可能である。なお、貫通電極は、電源配線層以外の配線に容量又はインダクタンスを付加するために使用することも可能である。
【００４１】
［第２の実施形態］
表面側配線に含まれかつ互いに離れて配置された２つの信号線を、貫通電極及び裏面側配線を用いて接続することも可能である。第２の実施形態は、表面側配線（配線構造体３２）に含まれる第１及び第２の信号線を、貫通電極及び裏面側配線を用いて接続するようにしている。
【００４２】
図７は、第２の実施形態に係る貫通電極及び裏面側配線のレイアウト図である。図８は、図７のＤ−Ｄ´線に沿った固体撮像装置１０の断面図である。本実施形態では、図８に示した信号線６０、７０を電気的に接続するものとする。信号線６０、７０は、アナログ回路領域１３の配線構造体３２に含まれる。
【００４３】
半導体層２０のアナログ回路領域１３には、半導体層２０を貫通する貫通電極６１、７１が設けられている。貫通電極６１、７１はそれぞれ、信号線６０、７０の下方に配置される。貫通電極６１、７１の周囲はそれぞれ、絶縁膜６２、７２で覆われている。貫通電極６１、７１の一端はそれぞれ、ビアプラグ６３、７３を介して、信号線６０、７０に電気的に接続されている。貫通電極６１、７１の他端はそれぞれ、ビアプラグ６４、７４を介して、配線層６５に電気的に接続されている。
【００４４】
配線層６５は、貫通電極６１及び７１間を接続する長さ及び幅を有している。信号用の配線層６５は、電源用の配線層４６と同じレベルの配線層で形成される。信号用の配線層６５は、電源用の配線層４６に囲まれており、電源用の配線層４６と電気的に分離されている。これにより、アナログ回路領域１３の信号線６０、７０を貫通電極６１、７１及び裏面側配線（配線層６５）を用いて電気的に接続することができる。
【００４５】
次に、ロジック回路領域１４の構造について説明する。図９は、図７のＥ−Ｅ´線に沿った固体撮像装置１０の断面図である。本実施形態では、図９に示した信号線８０、９０を電気的に接続するものとする。信号線８０、９０は、ロジック回路領域１４の配線構造体３２に含まれる。
【００４６】
半導体層２０のロジック回路領域１４には、半導体層２０を貫通する貫通電極８１、９１が設けられている。貫通電極８１、９１はそれぞれ、信号線８０、９０の下方に配置される。貫通電極８１、９１の周囲はそれぞれ、絶縁膜８２、９２で覆われている。貫通電極８１、９１の一端はそれぞれ、ビアプラグ８３、９３を介して、信号線８０、９０に電気的に接続されている。貫通電極８１、９１の他端はそれぞれ、ビアプラグ８４、９４を介して、配線層８５に電気的に接続されている。
【００４７】
配線層８５は、貫通電極８１及び８１間を接続する長さ及び幅を有している。信号用の配線層８５は、電源用の配線層５７と同じレベルの配線層で形成される。信号用の配線層８５は、電源用の配線層５７に囲まれており、電源用の配線層５７と電気的に分離されている。これにより、ロジック回路領域１４の信号線８０、９０を貫通電極８１、９１及び裏面側配線（配線層８５）を用いて電気的に接続することができる。
【００４８】
以上詳述したように第２の実施形態によれば、電源線以外にも、互いに離れて配置された第１及び第２の信号線を裏面側配線及び貫通電極を用いて電気的に接続するこが可能である。また、裏面側配線を使用することで、配線構造体３２内の配線が増えることがない。これにより、配線構造体３２内の配線が混雑するのを防ぐことができるため、配線間容量などが低減できる。
【００４９】
［適用例］
上記第１及び第２の実施形態で説明した固体撮像装置１０は、デジタルカメラやカメラ付携帯電話など様々なカメラ付電子機器に適用することができる。図１０は、本実施形態の固体撮像装置１０を用いたデジタルカメラ１００のブロック図である。
【００５０】
デジタルカメラ１００は、レンズユニット１０１、固体撮像装置（イメージセンサ）１０、信号処理部１０２、記憶部１０３、表示部１０４、及び制御部１０５を備えている。
【００５１】
レンズユニット１０１は、複数の撮像レンズを含み、入射した光に対して機械的又は電気的に光学特性（例えば、焦点距離）を制御する。レンズユニット１０１を通過した光は、イメージセンサ１０上に結像される。イメージセンサ１０から出力された電気信号は、信号処理部１０２で信号処理される。信号処理部１０２は、ＤＳＰ（Digital Signal Processor）などから構成される。信号処理部１０２からの出力信号Ｓは、表示部１０４に出力、又は記憶部１０３を経由して表示部１０４に出力される。これにより、撮影中の画像、又は撮影した画像が表示部１０４に表示される。制御部１０５は、デジタルカメラ１００全体の動作を制御するとともに、レンズユニット１０１、イメージセンサ１０及び信号処理部１０２の動作タイミングを制御する。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１０…固体撮像装置、１１…画素領域、１２…画素、１３…アナログ回路領域、１４…ロジック回路領域、１５…パッド部、１６…パッド、２０…半導体層、２１…フォトダイオード、２２，２３…シールド層、２４，４０，４８，５１，５９…Ｐ型半導体領域、２５，３１…層間絶縁膜、２６…平坦化膜、２７…カラーフィルタ、２８…マイクロレンズ、２９…素子分離領域、３０，４６，４７，５７，６５，８５…配線層、３２…配線構造体、３３…支持基板、３４，４１，５２，６１，７１，８１，９１…貫通電極、３５，４２，５３，６２，７２，８２，９２…絶縁膜、３６，３７，４３，４５，５４，５６，６３，６４，７３，７４，８３，８４，９３，９４…ビアプラグ、４４，５５…電源配線層、４９，５０，５８…Ｎ型半導体領域、６０，７０，８０，９０…信号線、１００…デジタルカメラ、１０１…レンズユニット、１０２…信号処理部、１０３…記憶部、１０４…表示部、１０５…制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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