(57)【要約】【課題】メモリセルアレイ中に複数のメモリマットが存在する場合において、回路面積の増大を抑制することを可能にするものである。【解決手段】この半導体記憶装置は、第１の可変抵抗素子を含むメモリセルが第１の配線と第２の配線の交点に配置されたメモリマットを複数配列してなるメモリセルアレイを備える。第３の配線は、複数のメモリマットに跨って延びる。第２の可変抵抗素子は、第３の配線と複数のメモリマットの各々の第２の配線との間に接続される。【選択図】図４
2014044759.tif 000002
【特許請求の範囲】
【請求項１】
第１の可変抵抗素子を含むメモリセルが第１の配線と第２の配線の交点に配置されたメモリマットを複数配列してなるメモリセルアレイと、
複数のメモリマットに跨って延びる第３の配線と、
前記第３の配線と前記複数のメモリマットの各々の前記第２の配線との間に接続された第２の可変抵抗素子と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
ダミーメモリセルと、
前記ダミーメモリセルを介して前記第２の配線と接続される第４の配線と
を更に備え、
前記第４の配線は、対応する前記メモリマットが選択される場合に第１の電位に設定され、対応する前記メモリマットが非選択とされる場合に前記第１の電位とは異なる第２の電位に設定される請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の配線と前記第３の配線とは同一方向を長手方向として延びる請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記メモリマットが半導体基板に垂直な垂直方向に積層され、
前記垂直方向において隣接する前記メモリマットは、前記第３の配線を共有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記メモリマットが半導体基板に垂直な垂直方向に積層され、
第１のメモリマットに接続される前記第３の配線は、前記第１のメモリマットの上層に位置する第２のメモリマットにおいて前記第２の配線として機能する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、大容量のデータストレージ媒体としてのファイルメモリ候補として、抵抗変化素子を用いたメモリが注目されている。このような抵抗変化メモリを用いて大容量ストレージを目指す場合の一般的な構成の一つとして、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用する方法が提案されている。このクロスポイント型構成は、一般的に構成要素が簡単であることが特徴であり、従来のメモリセルに比べ微細化が容易であり、メモリセルをアレイ状に配置したセルアレイの記憶密度を上げることができ、また縦方向に積層構造とすることにより記憶容量密度を大幅に上げることができるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
【０００３】
このようなクロスポイント型の抵抗変化メモリでは、メモリの大容量化をするためにはメモリセルアレイを大きくする必要があり、その場合には不良の救済や置換えの効率やアレイとしての動作マージン、例えば電圧降下などによる動作性能マージン悪化などに直面し、必ずしも一つのアレイ構成だけでの大容量化には課題が多い。そこで、メモリセルアレイを複数のメモリアレイに分割し、それらの弊害を緩和することが提案されている。この分割されたアレイの小単位をここではメモリマットと呼ぶこととする。このようにメモリセルアレイ中に複数のメモリマットが存在する場合には、各メモリマット間を繋ぐ配線とこれを制御する制御系回路が必要になってくる。その際に、各メモリマット中のローカル配線と、複数のメモリマットに跨るように配線されるグローバル配線との間の接続の切り替えが必要となる。このような切替（スイッチング）のための回路及び制御回路の分回路面積が増大し、これはチップ面積の増大に繋がり、ウェハ上のチップ取れ高を減少させるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９９７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載する実施の形態は、メモリセルアレイ中に複数のメモリマットが存在する場合において、配線の切替スイッチ領域やメモリアレイの制御回路の面積の増大を抑制することを可能にするものである。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体記憶装置は、第１の可変抵抗素子を含むメモリセルが第１の配線と第２の配線の交点に配置されたメモリマットを複数配列してなるメモリセルアレイを備える。第３の配線は、複数のメモリマットに跨って延びる。第２の可変抵抗素子は、第３の配線と複数のメモリマットの各々の第２の配線との間に接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】メモリセルアレイ１１の一部の構成を示す斜視図である。
【図３】メモリセルＭＣの構成を示す断面図である。
【図４】第１の実施の形態の不揮発性半導体記憶装置のメモリセルアレイ１１の構成を示す等価回路図である。
【図５】第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す概略図である。
【図６】第２の実施の形態の不揮発性半導体記憶装置のメモリセルアレイ１１の構成を示す等価回路図である。
【図７】第３の実施の形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図８】第３の実施の形態の不揮発性半導体記憶装置のメモリセルアレイ１１の構成を示す等価回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の実施の形態に係る不揮発性半導体記憶装置について詳細に説明する。
する。
【０００９】
［第１の実施形態］
［全体構成］
図１は、第１の実施形態に係る不揮発性メモリのブロック図である。
【００１０】
この不揮発性メモリは、メモリセルアレイ１１を備える。メモリセルアレイ１は、複数のメモリマットＭＡＴ１１〜ｎから構成される。
【００１１】
１つのメモリマットＭＡＴｉは、複数のメモリセルＭＣをマトリクス状に配列して構成される。メモリセルＭＣは、複数のローカルビット線ＬＢＬと複数のワード線ＷＬの交点に配置されている。なお、各メモリマットＭＡＴは、ローカルビット線ＬＢＬと直交しワード線ＷＬと平行に延びるセレクトゲート線ＳＧＬも備えている。
【００１２】
また、これら複数のメモリマットＭＡＴ１〜ｎに跨るようにグローバルビット線ＧＢＬが配設されている。グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の接続関係については後述する。
【００１３】
グローバルビット線ＧＢＬには、カラム制御回路１２が接続されている。カラム制御回路１２は、グローバルビット線ＧＢＬの電位を制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行う。また、ワード線ＷＬには、ロウ制御回路１３が接続されている。ロウ制御回路１３は、ワード線ＷＬ及びセレクトゲート線ＳＧＬの電位を制御する機能を有する。これらカラム制１御回路１２及びロウ制御回路１３で、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路を構成する。
【００１４】
データ入出力バッファ１４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ１４は、受け取った書き込みデータをカラム制御回路１２に送り、カラム制御回路１２から読み出したデータを受け取って外部に出力する。
【００１５】
外部のホスト装置からデータ入出力バッファ１４に供給されたアドレスは、アドレスレジスタ１５を介してカラム制御回路１２及びロウ制御回路１３に送られる。また、外部のホスト装置からデータ入出力バッファ１４に供給されたコマンドは、コマンド・インタフェース１６に送られる。コマンド・インタフェース１６は、外部からの外部制御信号を受け、データ入出力バッファ１４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン１７に転送する。
【００１６】
ステートマシン１７は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン１７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１７】
また、ステートマシン１７によってパルスジェネレータ１９が制御される。この制御により、パルスジェネレータ１９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路１２及びロウ制御回路１３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のシリコン（Si）基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１８】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１１の一部の斜視図、図３は、図２におけるＩ-Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１９】
複数本のワード線ＷＬがロウ方向を長手方向として互いに平行に配設され、これと交差して複数本のローカルビット線ＬＢＬがカラム方向を長手方向として互いに平行に配設される。そして、両配線の交差部にメモリセルＭＣが配置される。ワード線ＷＬ及びローカルビット線ＬＢＬの材料は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ（タングステン）、Ｍｏ（モリブデン）、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ（ニッケルシリサイド）、ＣｏＳｉ（コバルトシリサイド）、或いはＣｕ（銅）、Ａｌ（アルミニウム）、それらの合金、またカーボン系材料等を用いることができる。
【００２０】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲ（第１の可変抵抗素子）とダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲは、電圧印加によって抵抗値を変化させることができる材料から構成される。可変抵抗素子ＶＲの上面及び下面には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が形成される。また、ローカルビット線ＬＢＬとダイオードＤＩとの間にも、同様の電極ＥＬ３が形成される。
【００２１】
電極ＥＬ１、ＥＬ２及びＥＬ３の材料は、半導体や金属、金属化合物等が用いられる。半導体としては、リン（Ｐ）、砒素（Ａｓ）、ボロン（Ｂ）等が添加された多結晶シリコンやアモルファスシリコン、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）が挙げられる。金属及び金属化合物としては、例えば、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、ＳｒＲｕＯ、ルテニウム（Ｒｕ）、窒化ルテニウム（ＲｕＮ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＬａＮｉＯ、アルミニウム（Ａｌ）、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ/ＴａＡｌＮ等及びこれらを組み合わせた材料が用いられる。また、配向性を一様にするようなメタル膜を電極ＥＬ１、ＥＬ２と可変抵抗素子ＶＲとの間に挿入することも可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２２】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、母材に金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ：ＣＢ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ：Conductive Bridge RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）等を用いることができる。
ＣＢＲＡＭの母材としては、例えば、シリコン（Ｓｉ）、多結晶シリコン膜、アモルファスシリコン膜、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、炭素（Ｃ）、金属酸化膜（例えば、アルミナＡｌＯｘ、ハフニアＨｆＯｘ、等）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、硫黄（Ｓ）、硫化物、テルル（Ｔｅ）、酸化銀（Ａｇ２Ｏ）、硫化銀（Ａｇ２Ｓ）、セレン化銀（Ａｇ２Ｓｅ）、テルル化銀（Ａｇ２Ｔe）、ヨウ化銀（ＡｇＩ）、ヨウ化銅（ＣｕＩ２），酸化銅（ＣｕＯ）、硫化銅（ＣｕＳ）、セレン化銅（ＣｕＳe）、テルル化銅（ＣｕＴe）、酸化ゲルマニウム（ＧｅＯ２）その他半導体または絶縁膜、等が挙げられる。これらの材料を組み合わせて複数層に積層した構造であってもよい。なお、これら材料は、ここで記述した特定の組成比に限られず用いることができる。
ＣＢＲＡＭの金属陽イオンとしては、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等の金属材料の陽イオン等が挙げられる。
ＲｅＲＡＭの母材としては、例えば、金属酸化膜（例えば、アルミナＡｌＯｘ、ハフニアＨｆＯｘ、等）が挙げられる。
また、図３の構成においては、可変抵抗素子ＶＲとダイオードＤＩの積層構造となっているが、可変抵抗素子ＶＲにダイオード機能が内蔵している場合のメモリ素子においては、ダイオードＤＩは必ずしも必要ではない。すなわち、メモリセルＭＣはワード線ＷＬ〜電極ＥＬ１〜可変抵抗素子ＶＲ〜電極ＥＬ２〜ローカルビット線ＬＢＬの構成を取ることも可能である。また、メモリセルＭＣの中に電流を制限する機能を持つ膜が内蔵されている場合も同様である。
【００２３】
次に、図４を参照して、メモリマットＭＡＴ１〜ｎの具体的な構成、及びメモリマットＭＡＴ１〜ｎとグローバルビット線ＧＢＬの接続関係について説明する。
図４に示すように、メモリマットＭＡＴｉ（ｉ＝１〜ｎ）は、複数（ｊ本）のワード線ＷＬと複数（ｋ本）のローカルビット線ＬＢＬとを備え、その交点に複数のメモリセルＭＣ（ｊ×ｋ個）を備えている。
【００２４】
また、メモリマットＭＡＴｉの各々は、セレクトゲート線ＳＧＬを備えている。このセレクトゲート線ＳＧＬは、ワード線ＷＬと平行に延びるように形成され、ダミーセルＤＭＣを介してローカルビット線ＬＢＬに接続されている。ダミーセルＤＭＣは、メモリセルＭＣと同一の構造を有する積層物とすることができ、メモリセルＭＣと異なり、データの記憶のためには用いられない。セレクトゲート線ＳＧＬは、対応するメモリマットＭＡＴｉが選択される場合に第１の電圧（例えば接地電圧Ｖｓｓ）を与えられ、対応するメモリマットＭＡＴｉが非選択とされる場合にこの第１の電圧よりも高い第２の電圧（例えば電源電圧Ｖｄｄ）を与えられる。なお、ダミーセルＤＭＣは、メモリセルＭＣと同様にダイオードＤＩを含んでおり、ダイオードＤＩは、例えばローカルビット線ＬＢＬからセレクトゲート線ＳＧＬに向かう方向を順方向として接続されている。なお、図４では、セレクトゲート線ＳＧＬ及びダミーセルＤＭＣは、メモリマットＭＡＴの端部に設けられている。これに代えて、セレクトゲート線ＳＧＬ及びダミーセルＤＭＣをメモリマットＭＡＴの中央付近に設けることも可能である。
【００２５】
グローバルビット線ＧＢＬは、ローカルビット線ＬＢＬと平行（同一方向）に、カラム方向を長手方向として配線されている。グローバルビット線ＧＢＬは、メモリマットＭＡＴｉ中のローカルビット線ＬＢＬの数に対応する数だけ設けられている。この実施の形態では、グローバルビット線ＧＢＬの数は、ローカルビット線ＬＢＬと同一のｋ本とされている。
【００２６】
グローバルビット線ＧＢＬとローカルビット線ＬＢＬは、可変抵抗素子ＶＲＧ（第２の可変抵抗素子）を介して接続されている。グローバルビット線ＧＢＬは、ｎ個のメモリマットＭＡＴ１〜ｎに跨るように配設されている。１本のグローバルビット線ＧＢＬは、複数のメモリマットＭＡＴ１〜ｎの各々と、ｎ個の可変抵抗素子ＶＲＧを介して接続されている。可変抵抗素子ＶＲＧは、対応するメモリマットＭＡＴｉが選択される場合に、その抵抗値を高抵抗状態から低抵抗状態に変化させられる。
【００２７】
［動作］
ここで、第１の実施の形態の抵抗変化メモリの動作を説明する。一例として、メモリマットＭＡＴ１が選択され、そのメモリマットＭＡＴ１の中の、ローカルビット線ＬＢＬｋ（選択ローカルビット線）とワード線ＷＬ１（選択ワード線）の交点に位置するメモリセルＭＣｓが、書き込み動作の対象とされる場合を説明する。
【００２８】
（書き込み準備動作）
この場合、書き込み動作の準備のため、選択メモリマットＭＡＴ１に繋がる可変抵抗素子ＶＲＧの抵抗値を高抵抗状態から低抵抗状態に切り替えるための動作が実行される。この動作においては、まず、全てのグローバルビット線ＧＢＬ１〜ｋの電圧が電圧Ｖｐｒｅｐ（”Ｈ”）に設定される。そして、セレクトゲート線ＳＧＬは、メモリマットＭＡＴ１の中のセレクトゲート線ＳＧＬ（ＳＧＬ１）の電位のみが接地電圧Ｖｓｓ（”Ｌ”）に設定され、その他のメモリマットＭＡＴ２〜ｎの中のセレクトゲート線ＳＧＬの電圧は電圧Ｖｐｒｅｐ（”Ｈ”）に設定される。これにより、グローバルビット線ＧＢＬ１〜ｋと選択メモリマットＭＡＴ１のセレクトゲート線ＳＧＬ１の間にのみ順バイアスの電圧が印加され、それらの間に接続される可変抵抗素子ＶＲＧの抵抗値が高抵抗状態から低抵抗状態に変化する。グローバルビット線ＧＢＬ１〜ｋと非選択メモリマットＭＡＴ２〜ｎの間には電圧は印加されないので、それらの間に接続される可変抵抗素子ＶＲＧの抵抗値は変化しない。
【００２９】
なお、図１〜４では、メモリマットＭＡＴが半導体基板上に並列に単層で形成される例を説明したが、これに代えて、複数のメモリマットＭＡＴが半導体基板に垂直な方向に複数個積層されるような構成も採用可能である。
【００３０】
（書き込み動作）
上述した書き込み準備動作が終了すると、引き続いて選択メモリマットＭＡＴ１における書き込み動作に移行する。以下に、この書き込み動作の一例を示すが、電圧の印加方法、電圧値等はあくまでも一例であり、公知の、又はこれに類似した様々な電圧印加方法が採用し得る。
【００３１】
メモリセルＭＣｓを書き込み動作の対象する場合、選択ローカルビット線ＬＢＬｋに接続されるグローバルビット線ＧＢＬｋにセット電圧Ｖｓｅｔが印加され、それ以外のグローバルビット線ＧＢＬ１〜ｋ−１には接地電圧Ｖｓｓが印加される。ワード線ＷＬにおいては、選択ワード線ＷＬ１にのみ接地電圧Ｖｓｓが印加され、その他の非選択ワード線ＷＬ２〜ｊにはセット電圧Ｖｓｅｔが印加される。上述のような電圧がグローバルビット線ＧＢＬに印加されると、この電圧は低抵抗状態に変化した可変抵抗素子ＶＲＧを介してローカルビット線ＬＢＬに印加される。これにより、選択メモリセルＭＣｓにのみ書込みのための高電圧が印加され、書き込み動作（選択メモリセルＭＣｓ中の可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる動作）が実行される。
【００３２】
（書き込み終了動作）
書き込み動作が終了すると、選択メモリマットＭＡＴ１に接続される可変抵抗素子ＶＲＧの抵抗値を元の高抵抗状態に戻す（リセットする）ための動作（書き込み終了動作）が実行される。この書き込み終了動作においては、まず、全てのグローバルビット線ＧＢＬ１〜ｋの電圧が電圧Ｖｐｒｅｐ’（”Ｈ”）に設定される。電圧Ｖｐｒｅｐ’は、前述の電圧Ｖｐｒｅｐよりも若干小さい電圧である。そして、セレクトゲート線ＳＧＬは、メモリマットＭＡＴ１の中のセレクトゲート線ＳＧＬ（ＳＧＬ１）の電位のみが接地電圧Ｖｓｓ（”Ｌ”）に設定され、その他のメモリマット２〜ｎの中のセレクトゲート線ＳＧＬの電圧は電圧Ｖｐｒｅｐ’（”Ｈ”）に設定される。
【００３３】
電圧の印加期間は、書き込み準備動作の場合のそれよりも長い。これにより、グローバルビット線ＧＢＬ１〜ｋと選択メモリマットＭＡＴ１のローカルビット線ＳＧＬ１の間にのみ順バイアスの電圧が印加され、それらの間に接続される可変抵抗素子ＶＲＧの抵抗値が低抵抗状態から高抵抗状態に変化する。グローバルビット線ＧＢＬ１〜ｋと非選択メモリマットＭＡＴ２〜ｎの間には電圧は印加されないので、それらの間に接続される可変抵抗素子ＶＲＧの抵抗値は変化しない。以上により、書き込み動作が終了する。読み出し動作に関しても、公知の読み出し動作の前後で、読み出し動作の準備のための読み出し準備動作、読み出し動作の終了のための読み出し終了動作を実行する。読み出し準備動作での印加電圧、及び読み出し終了動作での印加電圧は、それぞれ書き込み準備動作での印加電圧、及び書き込み終了動作での印加電圧と同様である。
上述した書込み動作の場合には、可変抵抗素子ＶＲＧのセット電圧は、可変抵抗素子ＶＲのセット電圧に対して大きいことが望ましく、可変抵抗素子ＶＲＧのリセット電圧は、可変抵抗素子ＶＲのリセット電圧に対して大きいことが望ましい。
【００３４】
［効果］
本実施の形態では、メモリセルアレイが複数のメモリマットに分割されている不揮発性半導体記憶装置において、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に可変抵抗素子ＶＲＧが接続されている。この可変抵抗素子ＶＲＧは、必要に応じて高抵抗状態と低抵抗状態との間で切り替えられ、スイッチの役割を有する。この可変抵抗素子は、それ自体への配線が不要であり、トランジスタ等をスイッチ素子とする場合に比べ専有面積が小さい。したがって、回路面積の縮小を図ることができる。
メモリセルアレイが複数のメモリマットに分割される不揮発性半導体装置では、非選択メモリセルへの外乱を抑制するため、メモリマットの大きさを小さくすることが好ましい。しかし、メモリマットの大きさを小さくし、メモリマットの数を増やすことは、グローバルビット線とローカルビット線の間の接続を制御する切替回路の規模を増大させる。  しかし、本実施の形態では、上述のようにグローバルビット線とローカルビット線の間の可変抵抗素子により切替がなされるので、切替回路の規模の増大は抑制され得る。したがって、本実施の形態によれば、非選択メモリセルへの外乱を抑制しつつ、切替回路他の回路規模を小さく維持することが可能になる。
【００３５】
［第２の実施の形態］
次に、図５〜図６を参照して、第２の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。
【００３６】
この実施の形態の全体構成は、第１の実施の形態（図１）と略同一である。ただし、この実施の形態では、図５に示すように、複数のメモリマットＭＡＴが半導体基板に垂直な方向に複数個積層される。そして、上下方向で隣接する複数のメモリマットＭＡＴが、少なくともその一部においてグローバルビット線ＧＢＬを共有している。グローバルビット線ＧＢＬは、第１の実施の形態と同様に、半導体基板と水平な方向に並ぶ複数のメモリマットに跨るように配設させることができる。
【００３７】
この図５では、４つのメモリマットＭＡＴｉ−１〜４が積層され、マットＭＡＴｉ−１とマットＭＡＴｉ−２の間でグローバルビット線ＢＬが共有され、マットＭＡＴｉ−３とマットＭＡＴｉ−４の間でグローバルビット線ＧＢＬが共有される例を示している。なお、図５のように複数のメモリマットを積層させる場合、ワード線ＷＬ、及びローカルビット線ＬＢＬのいずれか一方を、複数層間で共通接続してもよい。図５では、ワード線ＷＬが複数層間で共通接続され、ローカルビット線ＬＢＬは複数層間で独立に接続される例を図示している。
【００３８】
図６は、積層方向で隣接するメモリマットＭＡＴｉ−１、ｉ−２の具体的な構成を説明する等価回路図である。メモリマットＭＡＴｉ−３、ｉ−４の構成も同様であるので、説明は省略する。
【００３９】
各メモリマットＭＡＴの構成は、第１の実施の形態と同様である。ただし、メモリマットＭＡＴｉ−１と、メモリマットＭＡＴｉ−２とでは、グローバルビット線ＧＢＬを挟んで対称な構造を有している。すなわち、メモリマットＭＡＴｉ−２は、メモリマットＭＡＴｉ−１を上下方向に反転させた構造を有している。動作は第１の実施の形態と略同一である。
【００４０】
［効果］
本実施の形態によれば、第１の実施の形態と同一の効果を得ることができる。加えて、グローバルビット線ＧＢＬが積層方向で隣接するメモリマットの間で共有されることにより、配線層の数を減少させることができ、第１の実施の形態に比べ回路面積の更なる減少を図ることができる。
【００４１】
［第３の実施の形態］
次に、図７〜図８を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図７は、第３の実施の形態の全体構成を示すブロック図であり、図８はメモリセルアレイ１１の構成を示している。
【００４２】
この第３の実施の形態では、複数のメモリマットＭＡＴが半導体基板に垂直な方向に複数個積層されており、この点第２の実施の形態と同一である。また、上下方向で隣接する複数のメモリマットＭＡＴが、少なくともその一部においてグローバルビット線ＧＢＬを共有している点も第２の実施の形態と同一である。ただし、この第３の実施の形態では、共有されたグローバルビット線ＧＢＬが、ワード線ＷＬとしても兼用されることがある点で、第２の実施の形態と異なっている。
【００４３】
図７に示すように、この実施の形態では、一例として、４層のメモリマットＭＡＴｘｙ−１〜ＭＡＴｘｙ−４（ｘ＝１〜ｎ、ｙ＝１〜ｍ）が半導体基板上に積層されると共に、その４つのメモリマットＭＡＴｘｙ−１〜４の組が、ｎ×ｍ個配列されている。すなわち、このメモリセルアレイ１１は、４×ｍ×ｎ個のメモリマットＭＡＴを、半導体基板に平行な方向、及び垂直な方向にマトリクス状に配列している。
【００４４】
そして、そのような積層されたメモリマットＭＡＴｘｙ１〜４の少なくとも一部において、グローバルビット線ＧＢＬが、ワード線ＷＬとしても兼用されている。以下の説明では、ワード線ＷＬとしての機能も兼ねるグローバルビット線ＧＢＬを、「グローバルビット線ＧＢＬ（ＷＬ）」のように表記する。一方、グローバルビット線ＧＢＬとしてのみ機能しワード線ＷＬとしては機能しないグローバルビット線ＧＢＬを、単に「グローバルビット線ＧＢＬ」のように表記する。なお、本実施の形態では、最上層のメモリマットＭＡＴｘｙ−４に接続されるグローバルビット線ＧＢＬは、ワード線ＷＬとしては機能せずグローバルビット線ＧＢＬとしてのみ機能する場合を図示しているが、これに限られるという趣旨ではない。
【００４５】
このように、本実施の形態のグローバルビット線ＧＢＬ（ＷＬ）は、ワード線ＷＬとしても機能する。このため、本実施の形態の不揮発性半導体記憶装置は、図７に示すように、２つのカラム制御回路１２−１、及び１２−２を備えると共に、２つのロウ制御回路１３−１、１３−２を備えている。
【００４６】
カラム制御回路１２−１は、カラム方向においてメモリセルアレイ１１と隣接するように配置される一方、カラム制御回路１２−２はロウ方向においてメモリセルアレイ１１と隣接するように配置されている。カラム制御回路１２−１は、メモリセルアレイ１１中でカラム方向を長手方向として延びるグローバルビット線ＧＢＬ（ＷＬ）と接続されている。一方、カラム制御回路１２−２は、メモリセルアレイ１１中でロウ方向を長手方向として延びるグローバルビット線ＧＢＬ（ＷＬ）又はＧＷＬと接続されている。
【００４７】
ロウ制御回路１３−１は、カラム方向においてメモリセルアレイ１１と隣接するように配置される一方、ロウ制御回路１３−２はロウ方向においてメモリセルアレイ１１と隣接するように配置されている。
ロウ制御回路１３−１は、メモリセルアレイ１１中でカラム方向を長手方向として延びるグローバルビット線ＧＢＬ（ＷＬ）と接続されている。一方、ロウ制御回路１３−２は、メモリセルアレイ１１中でロウ方向を長手方向として延びるグローバルビット線ＧＢＬ（ＷＬ）と接続されている。ロウ制御回路１３−１、１３−２は、いずれもグローバルビット線ＧＢＬ（ＷＬ）をワード線ＷＬとして機能させる場合に当該グローバルビット線ＧＢＬ（ＷＬ）を選択し、動作に必要な電圧を供給する。
【００４８】
図７においては、通常、カラム制御回路１２−２とロウ制御回路１３−１がペアとなって動作し、カラム制御回路１２−１とロウ制御回路１３−２がペアとなって動作する。例えば、カラム制御回路１２−２とロウ制御回路１３−１が動作する際には、カラム側スイッチトランジスタＳＷＣ１とロウ側スイッチトランジスタＳＷＲ２が電流を遮断し、カラム制御回路１２−１とロウ制御回路１３−２は駆動しない。
【００４９】
図８は、積層方向で隣接するメモリマットＭＡＴｘｙ−１、ｘｙ−２の具体的な構成を説明する等価回路図である。図８は、カラム方向に沿うｎ個のメモリマットＭＡＴの組を代表的に図示している。
最下層のメモリマットＭＡＴ１１−１〜ＭＡＴｎ１−１の構成は、第２の実施の形態（図６）と同様である。２層目のメモリマットＭＡＴ１１−２〜ｎ１−２の構成は、グローバルビット線ＧＢＬ（ＷＬ）がワード線ＷＬの機能も兼ねている点で、第２の実施の形態とは異なっている。すなわち、第２の実施の形態の２層目のメモリマットＭＡＴ１−２〜３−２は、それぞれローカルビット線ＬＢＬとワード線ＷＬを備えているが、本実施の形態の２層目のメモリマットＭＡＴ１１−２〜ｎ１−２はワード線ＷＬを有しておらず、グローバルビット線ＧＢＬ（ＷＬ）がワード線ＷＬを兼用している。したがって、第２の実施の形態に比べ配線数を少なくすることができ、製造コストの低減を図ることができる。
【００５０】
なお、図８では図示は省略しているが、２層目のメモリマットＭＡＴ１１−２〜ｎ１−２のローカルビット線ＬＢＬの上層にも、グローバルビット線ＧＢＬが可変抵抗素子ＶＲＧを介して接続される。
【００５１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１１・・・メモリセルアレイ、  ＭＡＴ・・・メモリマット、  ＭＣ・・・メモリセル、  ＬＢＬ・・・ローカルビット線、  ＷＬ・・・ワード線、  ＧＢＬ・・・グローバルビット線、  ＳＧＬ・・・セレクトゲート線、  ＤＭＣ・・・ダミーセル、  ＤＩ・・・ダイオード、  ＶＲ、ＶＲＧ・・・可変抵抗素子、  １２・・・カラム制御回路、  １３・・・ロウ制御回路、  １４・・・データ入出力バッファ、  １５・・・アドレスレジスタ、  １６・・・コマンドＩ／Ｆ、  １７・・・ステートマシン。
【図１】
2014044759.tif 000003
【図２】
2014044759.tif 000004
【図３】
2014044759.tif 000005
【図４】
2014044759.tif 000006
【図５】
2014044759.tif 000007
【図６】
2014044759.tif 000008
【図７】
2014044759.tif 000009
【図８】
2014044759.tif 000010