(57)【要約】【課題】接続対象物との間の接触面となるコンタクトプラグの上面の面積を大きく確保することが可能な半導体装置の製造方法および半導体装置を提供すること。【解決手段】第１の導電膜９を形成する工程と、第１の導電膜９の上面上に形成される複数の保護膜１２を形成する工程と、第２の方向Ｄ２に面する保護膜１２の側壁を覆う第１の側壁保護膜１４とを形成する工程と、複数の保護膜１２および第１の側壁保護膜１４から露出した部分の第１の導電膜９を除去することで、複数の配線１５を形成する工程と、複数の配線１５を形成した後、第１の側壁保護膜１４を除去する工程と、第１の側壁保護膜１４を除去した後、複数の配線１５間および複数の保護膜１２間を第２の導電膜で埋めてコンタクトプラグ２２を形成する工程と、を有する半導体装置の製造方法。【選択図】図９
2014022381.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電膜を形成する工程と、
前記第１の導電膜の上面上に形成され、基板面に沿った第１の方向にそれぞれ延在し、かつ、前記基板面に沿って前記第１の方向に交差する第２の方向に互いに離間して配置された複数の保護膜を形成する工程と、
前記第２の方向に面する前記保護膜の側壁を覆う第１の側壁保護膜を形成する工程と、
前記複数の保護膜および前記第１の側壁保護膜から露出した部分の前記第１の導電膜を除去することで、前記第１の方向に沿って延在し、かつ、前記第２の方向に互いに離間して配置される複数の配線を形成する工程と、
前記複数の配線を形成した後、前記第１の側壁保護膜を除去する工程と、
前記第１の側壁保護膜を除去した後、前記複数の配線間および前記複数の保護膜間を第２の導電膜で埋めてコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の側壁保護膜は、前記第２の方向に面する前記保護膜の両側壁にそれぞれ形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の側壁保護膜は、第１のエッチングにおいて前記保護膜よりも高いエッチングレートで除去される材料で形成され、前記第１の側壁保護膜を除去する工程では前記第１のエッチングを用いることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の側壁保護膜を除去した後、かつ、前記コンタクトプラグを形成する前に、前記第２の方向に面する前記配線の側壁および前記保護膜の前記側壁を覆う第２の側壁保護膜を形成する工程を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の側壁保護膜は、前記保護膜より低い誘電率の材料から形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の側壁保護膜は、前記保護膜の上面側から下面側に亘って、前記保護膜の前記側壁を覆うように形成されることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の側壁保護膜を形成する工程は、
前記複数の保護膜から露出した前記第１の導電膜の上面から、前記複数の保護膜の上面および前記側壁とに渡って絶縁膜を形成する工程と、
前記第１の導電膜の上面上と前記保護膜の上面上とに位置する前記絶縁膜を除去することで、前記保護膜の前記側壁に前記絶縁膜からなる前記第１の側壁保護膜を形成する工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記保護膜は、前記第１の導電膜の上面上に配置される下層部と、前記下層部の上面上に配置される上層部とを有し、
前記第２の方向における前記下層部の端部は、前記第２の方向に面する前記上層部の側壁から前記第２の方向の外側に突出し、
前記第１の側壁保護膜は、前記上層部の前記側壁を覆うように形成されることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記保護膜および前記第１の側壁保護膜を形成する工程は、
前記第１の導電膜の上面上に配置される下層部と、前記下層部の上面から上側に向けて突出して、前記第１の方向に沿ってそれぞれ延在し前記第２の方向に互いに離間して配置された複数の上層部と、を含む絶縁膜を形成する工程と、
露出した前記下層部の上面と前記上層部の上面と前記上層部の側壁とを覆う絶縁膜を形成する工程と、
前記上層部の上面より上側に位置する前記絶縁膜と、前記上層部間に対応する位置の前記絶縁膜および前記下層部とを除去することで、前記上層部の前記側壁に前記第１の側壁保護膜を残しつつ、前記絶縁膜の前記下層部を複数に分断する工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
基板と、
前記基板の主面に沿った第１の方向にそれぞれ延在し、かつ、前記基板の主面に沿って前記第１の方向に交差する第２の方向に互いに離間して配置された複数の配線と、
前記配線の上面上にそれぞれ配置された複数の保護膜と、
前記複数の配線間および前記複数の保護膜間に埋設された第２の導電膜からなるコンタクトプラグとを有し、
前記複数の保護膜間の前記第２の方向における幅寸法は、前記複数の配線間の前記第２の方向における幅寸法より大きいことを特徴とする半導体装置。
【請求項１１】
前記第２の方向に面する前記配線の側壁および前記保護膜の側壁を覆う側壁保護膜を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記側壁保護膜は、前記保護膜より低い誘電率の材料から形成されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記保護膜は、前記第２の方向における幅寸法が、前記保護膜の上面側から下面側に亘って同一に形成されていることを特徴とする請求項１０乃至請求項１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記保護膜は、前記配線の上面上に配置される下層部と、前記下層部の上面上に配置される上層部とを有し、
前記第２の方向における前記下層部の端部は、前記第２の方向に面する前記上層部の側壁から前記第２の方向の外側に突出していることを特徴とする請求項１０乃至請求項１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
特開２０１１−１２９５６６号公報（特許文献１）には、埋め込みゲート（ワード線）型トランジスタと、その上側に形成されるビット線とを含むＤＲＡＭを備えた半導体装置の製造方法が開示されている。
【０００３】
この特許文献１の従来技術では、所定方向に延在する複数のビット線を形成した後、複数のビット線間に自己整合的にコンタクトプラグを形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１の従来技術では、接続対象物（キャパシタ）との接触面となるコンタクトプラグの上面の幅寸法がビット線間の間隔によって決定されるため、コンタクトプラグの上面の幅寸法を所定値以上に拡幅するのが困難な場合がある。そして、この場合、コンタクトプラグの上面（接触面）の面積を大きく確保することができず、コンタクトプラグと接続対象物との間の接触抵抗の増大が懸念される。この傾向は、半導体装置の小型化に伴って、より一層顕著になる。
【０００６】
そこで、本発明は、従来の問題を解決するものであって、すなわち、本発明の目的は、接続対象物との間の接触面となるコンタクトプラグの上面の面積を大きく確保することが可能な半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、第１の導電膜を形成する工程と、前記第１の導電膜の上面上に形成され、基板面に沿った第１の方向にそれぞれ延在し、かつ、前記基板面に沿って前記第１の方向に交差する第２の方向に互いに離間して配置された複数の保護膜を形成する工程と、前記第２の方向に面する前記保護膜の側壁を覆う第１の側壁保護膜を形成する工程と、前記複数の保護膜および前記第１の側壁保護膜から露出した部分の前記第１の導電膜を除去することで、前記第１の方向に沿って延在し、かつ、前記第２の方向に互いに離間して配置される複数の配線を形成する工程と、前記複数の配線を形成した後、前記第１の側壁保護膜を除去する工程と、前記第１の側壁保護膜を除去した後、前記複数の配線間および前記複数の保護膜間を第２の導電膜で埋めてコンタクトプラグを形成する工程と、を有することにより、前述した課題を解決したものである。
【０００８】
本発明の半導体装置は、基板と、前記基板の主面に沿った第１の方向にそれぞれ延在し、かつ、前記基板の主面に沿って前記第１の方向に交差する第２の方向に互いに離間して配置された複数の配線と、前記配線の上面上にそれぞれ配置された複数の保護膜と、前記複数の配線間および前記複数の保護膜間に埋設された第２の導電膜からなるコンタクトプラグとを有し、前記複数の保護膜間の前記第２の方向における幅寸法は、前記複数の配線間の前記第２の方向における幅寸法より大きいことにより、前述した課題を解決したものである。
【発明の効果】
【０００９】
本発明では、配線間および保護膜間を第２の導電膜で埋めることでコンタクトプラグを形成する時点において、保護膜の上面の幅寸法を配線の幅寸法より予め小さくしておくことにより、接続対象物との接触面となるコンタクトプラグの上面の面積を大きく確保することが可能であるため、コンタクトプラグと接続対象物との間の接触面積を拡大して、コンタクトプラグと接続対象物との間の接触抵抗を低減できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態である半導体装置を示す説明図であり、（ａ）はキャパシタを省略して示す半導体装置の上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図である。
【図２】第１実施形態の半導体装置の製造工程１を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図３】第１実施形態の半導体装置の製造工程２を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図４】第１実施形態の半導体装置の製造工程３を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図５】第１実施形態の半導体装置の製造工程４を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図６】第１実施形態の半導体装置の製造工程５を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図７】第１実施形態の半導体装置の製造工程６を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図８】第１実施形態の半導体装置の製造工程７を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図９】第１実施形態の半導体装置の製造工程８を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１０】第１実施形態の半導体装置の製造工程９を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１１】第１実施形態の半導体装置の製造工程１０を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１２】第１実施形態の半導体装置の製造工程１１を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１３】第１実施形態の半導体装置の製造工程１２を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１４】第１実施形態の半導体装置の製造工程１３を示す説明図であり、（ａ）は図１３（ａ）のＸ−Ｘ線に対応する断面図であり、（ｂ）は図１３（ａ）のＡ−Ａ線に対応する断面図であり、（ｃ）は図１３（ａ）のＢ−Ｂ線に対応する断面図である。
【図１５】本発明の第２実施形態である半導体装置を示す説明図であり、（ａ）はキャパシタを省略して示す半導体装置の上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図である。
【図１６】第２実施形態の半導体装置の製造工程５を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１７】第２実施形態の半導体装置の製造工程６を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１８】第２実施形態の半導体装置の製造工程７を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図１９】第２実施形態の半導体装置の製造工程８を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図２０】第２実施形態の半導体装置の製造工程１０を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図２１】第２実施形態の半導体装置の製造工程１２を示す説明図であり、（ａ）は上面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＡ−Ａ線に沿った断面図であり、（ｄ）はＢ−Ｂ線に沿った断面図である。
【図２２】第２実施形態の半導体装置の製造工程１３を示す説明図であり、（ａ）は図２１（ａ）のＸ−Ｘ線に対応する断面図であり、（ｂ）は図２１（ａ）のＡ−Ａ線に対応する断面図であり、（ｃ）は図１３（ａ）のＢ−Ｂ線に沿った断面図である。
【図２３】本発明の第３実施形態である半導体を示す説明図である。
【図２４】本発明の第４実施形態である半導体を示す説明図であり、キャパシタを省略して半導体装置を示す上面図である。
【図２５】本発明の第６実施形態である半導体を示す説明図であり、（ａ）は上面図であり、（ｂ）はＢ−Ｂ線に沿った断面図である。
【図２６】本発明の第７実施形態である半導体を示す説明図であり、（ａ）は上面図であり、（ｂ）はＢ−Ｂ線に沿った断面図である。
【図２７】本発明の第８実施形態である半導体を示す説明図であり、（ａ）は上面図であり、（ｂ）はＢ−Ｂ線に沿った断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置の複数の実施形態を図面に基づいて説明する。以下では、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
また、以下の実施形態の説明においては、基板１の基板面（主面）に沿った一方向を第１の方向Ｄ１、基板１の基板面（主面）に沿って第１の方向Ｄ１に交差する方向を第２の方向Ｄ２、基板１に垂直な方向を第３の方向Ｄ３として規定する。
【実施例】
【００１３】
以下、本発明の第１実施形態である半導体装置（ＤＲＡＭ）を、図面に基づいて説明する。
【００１４】
まず、第１実施形態の半導体装置の構成について説明する。
【００１５】
半導体装置は、図１に示すメモリセル領域と、図示しない周辺回路領域とから構成されている。
【００１６】
半導体装置のメモリセル領域には、素子分離領域３に囲まれて区画された活性領域２が、所定間隔で複数形成されている。また、活性領域２を縦断するように、複数の埋め込みワード線７が、第２の方向Ｄ２に沿ってそれぞれ延在し第１の方向Ｄ１に互いに離間した状態で埋め込み形成されている。さらに、複数のビット線１５が、第１の方向Ｄ１に沿ってそれぞれ延在し第２の方向Ｄ２に互いに離間した状態で形成されている。そして、埋め込みワード線７と活性領域２とが交差する領域にそれぞれメモリセルが形成されている。
【００１７】
次に、本実施形態の半導体装置を構成するメモリセルについて説明する。本実施形態のメモリセルは、埋め込みワード線７が基板１内に完全に埋め込まれた埋め込みゲート型トランジスタおよびキャパシタ２３などから成る積層構造体である。
【００１８】
埋め込みゲート型トランジスタは、図１に示すように、基板１と、活性領域２と、活性領域２を区画する素子分離領域３と、基板１に埋め込み形成された埋め込みワード線７と、埋め込みワード線７を絶縁するゲート絶縁膜６と、埋め込みワード線７の上面を保護する絶縁膜８と、基板１の上方に形成されるビット線１５と、ビット線１５の上面を部分的に覆う保護膜１２と、ビット線１５および保護膜１２の側壁を覆うサイドウォールスペーサ１７と、ビット線１５間に形成される層間絶縁膜１８と、キャパシタ２３に接続されるコンタクトプラグ２２と、ビット線１５に接続されるビット線用拡散層４ａと、コンタクトプラグ２２に接続されるコンタクト用拡散層４ｂとを備えている。
【００１９】
埋め込みゲート型トランジスタの上方には、図１４に示すように、シリンダ状の下部電極２４と上部電極２５とプレート電極２６と誘電膜２７とを有したキャパシタ２３が設けられている。
【００２０】
つぎに、第１実施形態の半導体装置の製造方法について、図２乃至図１４に基づいて以下に説明する。
【００２１】
まず、製造工程１では、図２に示すように、基板１に、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いて活性領域２を区画する素子分離領域３を形成するとともに、基板１の上面にイオンを注入することによって拡散層４（後のビット線用拡散層４ａ、コンタクト用拡散層４ｂ）を形成する。
【００２２】
次に、製造工程２では、図３に示すように、フォトリソグラフィおよびドライエッチングによって、基板１に、第２の方向Ｄ２に延在する埋め込みワード線（ゲート電極）用トレンチ５を複数形成する。
【００２３】
次に、製造工程３では、図４に示すように、ワード線用トレンチ５の内壁面および基板１の上面を覆うように、熱酸化膜などから成るゲート絶縁膜６を形成する。続いて、窒化チタン膜やタングステン膜やポリシリコン膜などの導電膜を堆積することによって、ワード線用トレンチ５の底部に埋め込みワード線７を形成する。続いて、基板１および埋め込みワード線７の上側に、ＣＶＤ酸化シリコン膜などの絶縁膜８を形成する。
【００２４】
次に、製造工程４では、図５に示すように、基板１の上側に、ポリシリコン膜やタングステン膜や窒化タングステン膜などで導電膜（第１の導電膜）９を形成し、続いて、導電膜９の上面に、窒化シリコン膜などのビット線ハードマスク用の絶縁膜１０を形成する。
【００２５】
次に、製造工程５では、図６に示すように、絶縁膜１０の上面にフォトレジスト１１を塗布し、フォトレジスト１１をマスクとして絶縁膜１０をドライエッチングすることで、第１の方向Ｄ１に沿ってそれぞれ延在し第２の方向Ｄ２に互いに離間する複数の保護膜１２を形成する。フォトレジスト１１は、保護膜１２を形成した後、除去される。
【００２６】
ここで、製造工程５では、図６に示すように、第２の方向Ｄ２における保護膜１２の幅寸法Ｗｐは、所望のビット線１５の上面および下面の幅寸法Ｗｂより小さく設定される。
なお、本実施形態では、図６に示すように、フォトレジスト１１の幅寸法を所望のビット線１５の幅寸法Ｗｂより小さく設定することによって、保護膜１２の幅寸法Ｗｐが所望のビット線１５の幅寸法Ｗｂより小さくなるように設定した。しかしながら、保護膜１２の幅寸法Ｗｐを所望のビット線１５の幅寸法Ｗｂより小さくするための方法は、上記に限定されず、例えば、保護膜１２を幅寸法Ｗｂで形成した後に、ウェットエッチングなどによって保護膜１２をスリミングすることで、保護膜１２の幅寸法Ｗｐを所望のビット線１５の幅寸法Ｗｂより小さくしてもよい。
【００２７】
次に、製造工程６では、図７に示すように、露出した導電膜９の上面と、複数の保護膜１２の上面と、第２の方向Ｄ２に面する保護膜１２の両側壁とを覆うように、絶縁膜１３を均一の厚みで成膜する。
【００２８】
ここで、絶縁膜１３の材料としては、後述する第１のエッチング（製造工程８を参照）において、保護膜１２（絶縁膜１０）よりも高いエッチングレートで除去される材料であればよく、本実施形態では、例えば酸化シリコンが挙げられる。また、絶縁膜１３の膜厚は、図７に示すように、所望のビット線１５の幅寸法Ｗｂから保護膜１２の幅寸法Ｗｐを差し引いた値の半分の寸法で設定されている。絶縁膜１３の膜厚は、１ｎｍ以上であることが好ましい。
【００２９】
次に、製造工程７では、図８に示すように、導電膜９の上面上と保護膜１２の上面上に位置する絶縁膜１３をエッチバックして除去することで、第２の方向Ｄ２に面する保護膜１２の両側壁を覆う犠牲サイドウォールスペーサ（第１の側壁保護膜）１４を形成する。ここで、第２の方向Ｄ２における保護膜１２および一対の犠牲サイドウォールスペーサ１４の幅寸法は、所望のビット線１５の幅寸法Ｗｂに一致する。
【００３０】
次に、製造工程８では、図９に示すように、保護膜１２および犠牲サイドウォールスペーサ１４をマスクとして、導電膜９をドライエッチングすることで、第１の方向Ｄ１に沿ってそれぞれ延在し第２の方向Ｄ２に互いに離間する複数のビット線１５を形成する。犠牲サイドウォールスペーサ１４は、ビット線１５を形成した後、ウェットエッチング（第１のエッチング）によって除去される。
【００３１】
次に、製造工程９では、図１０に示すように、基板１の上側、すなわち、露出した絶縁膜８の上面と、第２の方向Ｄ２に面するビット線１５の両側壁と、第２の方向Ｄ２に面する保護膜１２の両側壁と、保護膜１２の上面とを覆うように、窒化シリコン膜などの絶縁膜１６を成膜する。
【００３２】
次に、製造工程１０では、図１１に示すように、絶縁膜８および保護膜１２の上面上に位置する絶縁膜１６をエッチバックして除去することで、第２の方向Ｄ２に面するビット線１５および保護膜１２の両側壁を覆うサイドウォールスペーサ１７を均一の厚みで形成する。続いて、第２の方向Ｄ２に離間して配置されたビット線１５および保護膜１２およびサイドウォールスペーサ１７から成る組の間に、ＣＶＤ酸化シリコン膜などを成膜しエッチバックやＣＭＰなどで平坦することで、層間絶縁膜１８を形成する。
【００３３】
次に、製造工程１１では、図１２に示すように、基板１の上側に、第２の方向Ｄ２にそれぞれ延在し第１の方向Ｄ１に互いに離間する複数のフォトレジスト１９を塗布し、フォトレジスト１９をマスクとして層間絶縁膜１８をドライエッチングすることで、第２の方向Ｄ２に離間して配置されたビット線１５および保護膜１２およびサイドウォールスペーサ１７から成る組の間に、隙間空間２０を形成する。この隙間空間２０は、図１２に示すように、第１の方向Ｄ１において互いに離間して複数形成されるとともに、第２の方向Ｄ２に互いに離間して複数形成され、換言すると、第３の方向Ｄ３に見た場合に格子状（グリッド状）に形成される。フォトレジスト１９は、隙間空間２０を形成した後、除去される。
【００３４】
次に、製造工程１２では、図１３に示すように、隙間空間２０に面するサイドウォールスペーサ１７の側壁、層間絶縁膜１８の側壁、および絶縁膜８の側壁を覆うように、サイドウォールスペーサ２１を形成する。続いて、隙間空間２０内に、ポリシリコン膜やタングステン膜や窒化タングステン膜や金属シリサイド膜などの導電膜（第２の導電膜）を堆積しエッチバックを施すことによって、複数のコンタクトプラグ２２を形成する。
【００３５】
ここで、製造工程１２では、図１３に示すように、ビット線１５間および保護膜１２間に形成された隙間空間２０を第２の導電膜で埋めることでコンタクトプラグ２２を形成する時点において、保護膜１２の幅寸法Ｗｐがビット線１５の幅寸法Ｗｂより小さいため、第２の方向Ｄ２におけるコンタクトプラグ２２の上面の幅寸法Ｗｃｕが、第２の方向Ｄ２におけるコンタクトプラグ２２の下面の幅寸法Ｗｃｄより大きくなり、接続対象物であるキャパシタ２３との接触面となるコンタクトプラグ２２の上面の面積が大きく確保される。
【００３６】
次に、製造工程１３では、図１４に示すように、キャパシタ２３の下部電極２４がコンタクトプラグ２２の上面に接触するように、トランジスタの上側に、公知の方法によってキャパシタ２３を形成する。なお、図１４に示す符号２８は、キャパシタ２３の形成時に用いられるエッチストッパ膜である。
【００３７】
このようにして得られたビット線１５間および保護膜１２間に形成された隙間空間２０を第２の導電膜で埋めることでコンタクトプラグ２２を形成する時点において、保護膜１２の上面の幅寸法Ｗｐをビット線１５の幅寸法Ｗｂより予め小さくしておくことにより、キャパシタ２３との接触面となるコンタクトプラグ２２の上面の面積を大きく確保することが可能であるため、コンタクトプラグ２２とキャパシタ２３との間の接触面積を拡大して、コンタクトプラグ２２とキャパシタ２３との間の接触抵抗を低減できる。
【００３８】
つぎに、本発明の第２実施形態について、図１５乃至図２２に基づいて説明する。なお、第２実施形態では、主に保護膜１２および犠牲サイドウォールスペーサ１４の構成が第１実施形態の構成と異なるだけであるため、第１実施形態との相違点のみを以下に説明する。
【００３９】
まず、第２実施形態における半導体装置の構成について、以下に説明する。
【００４０】
第２実施形態では、図１５に示すように、保護膜１２は、ビット線１５（導電膜９）の上面上に配置される下層部１２ａと、下層部１２ａの上面上に配置される上層部１２ｂとから構成されている。第２の方向Ｄ２における下層部１２ａの両端部は、第２の方向Ｄ２に面する上層部１２ｂの両側壁から第２の方向Ｄ２の外側に突出しており、これにより、第２の方向Ｄ２に面する保護膜１２の側壁には、段差が形成されている。
【００４１】
つぎに、第２実施形態の半導体装置の製造方法について、図１６乃至図２２に基づいて以下に説明する。
【００４２】
まず、製造工程１〜４については、上述した第１実施形態の製造工程１〜４と同様であるため、説明を省略する。
【００４３】
次に、製造工程５では、図１６に示すように、絶縁膜１０の上面に、第１の方向Ｄ１に沿ってそれぞれ延在し第２の方向Ｄ２に互いに離間する複数のフォトレジスト１１を塗布し、フォトレジスト１１をマスクとして絶縁膜１０を上面側から第３の方向Ｄ３の途中までドライエッチングする。その結果、図１６に示すように、（製造工程５の後の状態では）導電膜９の上面上の全面に配置される下層部１２ａと、下層部１２ａの上面上に配置され第１の方向Ｄ１に沿ってそれぞれ延在し第２の方向Ｄ２に互いに離間する複数の上層部１２ｂと、を有する保護膜１２が形成される。
【００４４】
ここで、製造工程５では、図１６に示すように、第２の方向Ｄ２における保護膜１２の上層部１２ｂの幅寸法Ｗｐは、所望のビット線１５の上面および下面の幅寸法Ｗｂより小さく設定される。
【００４５】
次に、製造工程６では、図１７に示すように、露出した保護膜１２の下層部１２ａの上面と、保護膜１２の上層部１２ｂの上面と、第２の方向Ｄ２に面する上層部１２ｂの両側壁とを覆うように、絶縁膜１３を均一の厚みで成膜する。ここで、絶縁膜１３の膜厚は、図１７に示すように、所望のビット線１５の幅寸法Ｗｂから上層部１２ｂの幅寸法Ｗｐを差し引いた値の半分の寸法で設定されている。絶縁膜１３の膜厚は、１ｎｍ以上であることが好ましい。
【００４６】
次に、製造工程７では、図１８に示すように、上層部１２ｂの上面上と下層部１２ａの上面上に位置する絶縁膜１３をエッチバックして除去することで、第２の方向Ｄ２に面する上層部１２ｂの両側壁を覆う犠牲サイドウォールスペーサ（第１の側壁保護膜）１４を形成する。続いて、図１８に示すように、上層部１２ｂおよび犠牲サイドウォールスペーサ１４によって覆われていない部分の下層部１２ａをエッチバックする。ここで、第２の方向Ｄ２における上層部１２ｂおよび一対の犠牲サイドウォールスペーサ１４の幅寸法と、下層部１２ａの幅寸法とは、所望のビット線１５の幅寸法Ｗｂに一致する。
【００４７】
次に、製造工程８では、図１９に示すように、保護膜１２および犠牲サイドウォールスペーサ１４をマスクとして、導電膜９をドライエッチングすることで、第１の方向Ｄ１に沿ってそれぞれ延在し第２の方向Ｄ２に互いに離間する複数のビット線１５を形成する。犠牲サイドウォールスペーサ１４は、ビット線１５を形成した後、ウェットエッチングによって除去される。
【００４８】
次に、製造工程９では、基板１の上側、すなわち、露出した絶縁膜８の上面と、第２の方向Ｄ２に面するビット線１５の両側壁と、第２の方向Ｄ２に面する保護膜１２の両側壁と、保護膜１２の上面とを覆うように、窒化シリコン膜などの絶縁膜１６を均一の厚みで成膜する。
【００４９】
次に、製造工程１０では、図２０に示すように、絶縁膜８および保護膜１２の上面上に位置する絶縁膜１６をエッチバックして除去することで、第２の方向Ｄ２に面するビット線１５および保護膜１２の両側壁を覆うサイドウォールスペーサ１７を均一の厚みで形成する。続いて、第２の方向Ｄ２に離間して配置されたビット線１５および保護膜１２およびサイドウォールスペーサ１７から成る組の間に、ＣＶＤ酸化シリコン膜などを成膜しエッチバックやＣＭＰなどで平坦することで、層間絶縁膜１８を形成する。
【００５０】
次に、製造工程１１では、基板１の上側に、第２の方向Ｄ２にそれぞれ延在し第１の方向Ｄ１に互いに離間する複数のフォトレジスト１９を塗布し、フォトレジスト１９をマスクとして層間絶縁膜１８をドライエッチングすることで、第２の方向Ｄ２に離間して配置されたビット線１５および保護膜１２およびサイドウォールスペーサ１７から成る組の間に、隙間空間２０を形成する。フォトレジスト１９は、隙間空間２０を形成した後、除去される。
【００５１】
次に、製造工程１２では、図２１に示すように、隙間空間２０に面するサイドウォールスペーサ１７の側壁、層間絶縁膜１８の側壁、絶縁膜８の側壁を覆うように、サイドウォールスペーサ２１を形成する。続いて、隙間空間２０内に、ポリシリコン膜やタングステン膜や窒化タングステン膜や金属シリサイド膜などの導電膜（第２の導電膜）を堆積しエッチバックを施すことによって、複数のコンタクトプラグ２２を形成する。
【００５２】
ここで、製造工程１２では、図２１に示すように、ビット線１５間および保護膜１２間に形成された隙間空間２０を第２の導電膜で埋めることでコンタクトプラグ２２を形成する時点において、保護膜１２の幅寸法Ｗｐがビット線１５の幅寸法Ｗｂより小さいため、第２の方向Ｄ２におけるコンタクトプラグ２２の上面の幅寸法Ｗｃｕが、第２の方向Ｄ２におけるコンタクトプラグ２２の下面の幅寸法Ｗｃｄより大きくなり、接続対象物であるキャパシタ２３との接触面となるコンタクトプラグ２２の上面の面積が大きく確保される。
【００５３】
次に、製造工程１３では、図２２に示すように、キャパシタ２３の下部電極２４がコンタクトプラグ２２の上面に接触するように、トランジスタの上側に、公知の方法によってキャパシタ２３を形成する。なお、図２２に示す符号２８は、キャパシタ２３の形成時に用いられるエッチストッパ膜である。
【００５４】
このようにして得られた第２実施形態の半導体装置では、第１実施形態における効果に加えて、図２１の符号Ｋの領域に示すように、保護膜１２を、上層部１２ｂと、上層部１２ｂの下面に配置され第２の方向Ｄ２に面する上層部１２ｂの両側壁から第２の方向Ｄ２の外側に突出する下層部１２ａとから構成し、これら上層部１２ｂおよび下層部１２ａの側壁をサイドウォールスペーサ１７で覆う構成を採用することにより、コンタクトプラグ２２とビット線１５との間で短絡が生じる危険性を低減できる。
【００５５】
つぎに、本発明の第３実施形態について、図２３に基づいて説明する。なお、第３実施形態では、キャパシタ２３のコンタクトパッド２９の配置態様のみが、第１実施形態または第２実施形態と異なるだけであるため、第１実施形態または第２実施形態との相違点のみを以下に説明する。
【００５６】
第３実施形態では、図２３に示すように、第２の方向Ｄ２に沿って複数並べられたコンタクトパッド２９の列ｈが、第１の方向Ｄ１に隣接するコンタクトパッド２９の列ｈに対して、第２の方向Ｄ２にずれて配置されている。
【００５７】
そして、第３実施形態においても、上述した第１実施形態または第２実施形態と同様に、第２の方向Ｄ２におけるコンタクトプラグ２２の上面の幅寸法Ｗｃｕが下面の幅寸法Ｗｃｄより大きく形成され、換言すると、コンタクトプラグ２２の上面が第２の方向Ｄ２に限定して拡大されるため、コンタクトプラグ２２とコンタクトパッド２９との間の接触面積を確保しつつ、第２の方向Ｄ２にコンタクトパッド２９をずらして配置することができる。
【００５８】
つぎに、本発明の第４実施形態について、図２４に基づいて説明する。なお、第４実施形態では、コンタクトプラグ２２のピッチＰのみが、上述した実施形態と異なるだけであるため、上述した実施形態との相違点のみを以下に説明する。
【００５９】
第４実施形態では、第２の方向Ｄ２に沿って複数並べられたコンタクトプラグ２２の列ｉの、隣接するコンタクトプラグ２２の列ｉとの間の、第１の方向Ｄ１におけるピッチＰが、等しいピッチで形成されていない。
【００６０】
ここで、ピッチＰを等ピッチではなく形成した場合、仮に、コンタクトプラグ２２の上面を第１の方向Ｄ１および第２の方向Ｄ２の両方に拡大した場合には、第１の方向Ｄ１において隣接するコンタクトプラグ２２間の間隔が狭まり、コンタクトプラグ２２間で短絡が生じる懸念が生じる。
しかしながら、本実施形態では、上述した実施形態と同様に、コンタクトプラグ２２の上面が第２の方向Ｄ２に限定して拡大されるため、第１の方向Ｄ１におけるコンタクトプラグ２２のピッチＰを等ピッチではなく形成した場合であっても、第１の方向Ｄ１に隣接するコンタクトプラグ２２間で短絡を生じる懸念はない。
【００６１】
つぎに、本発明の第５実施形態について説明する。なお、第５実施形態では、保護膜１２とサイドウォールスペーサ１７との材料面の関係のみが、上述した実施形態と異なるだけであるため、上述した実施形態との相違点のみを以下に説明する。
【００６２】
第５実施形態では、サイドウォールスペーサ１７が、保護膜１２より低い誘電率の材料から形成されている。これにより、ビット線１５とコンタクトプラグ２２との間の容量を低減することができる。例えば、サイドウォールスペーサ１７を窒化膜で形成した場合と、サイドウォールスペーサ１７を酸窒化膜で形成した場合とを比較すると、ビット線１５とコンタクトプラグ２２との間の容量は８５％程度に減少することが可能である。
【００６３】
つぎに、本発明の第６実施形態について説明する。なお、第６実施形態では、コンタクトプラグ２２の構成のみが、上述した実施形態と異なるだけであるため、上述した実施形態との相違点のみを以下に説明する。
【００６４】
第６実施形態では、図２５に示すように、コンタクトプラグ２２が、互いに異なる材料から成る下層部２２ａおよび上層部２２ｂから構成されている。上層部２２ｂは、下層部２２ａの上面側に埋設されている。このようなコンタクトプラグ２２の形成方法としては、下層部２２ａをＣＶＤで成膜した後、上層部２２ｂをＰＶＤまたはＣＶＤで形成し、その後、ＣＭＰで平坦化する方法が挙げられる。
【００６５】
なお、上記では、コンタクトプラグ２２を２つの材料から形成した例を記載したが、コンタクトプラグ２２を構成する材料の数量は、３つや４つなど如何なるものでもよい。
【００６６】
つぎに、本発明の第７実施形態について、図２６に基づいて説明する。なお、第７実施形態では、コンタクトプラグ２２の構成および製造方法のみが、上述した第６実施形態と異なるだけであるため、上述した第６実施形態との相違点のみを以下に説明する。
【００６７】
第７実施形態では、上層部２２ｂが、下層部２２ａの上面の全面に亘って形成されている。
【００６８】
第７実施形態のコンタクトプラグ２２の製造方法としては、例えば、以下に説明する２つの製造方法が挙げられる。
【００６９】
１つ目の製造方法は、下層部２２ａをＣＶＤで成膜した後、下層部２２ａのドライエッチバックを行い、上層部２２ｂをＰＣＤまたはＣＶＤで形成し、その後、ＣＭＰで平坦化を行う方法である。
【００７０】
２つ目の製造方法は、下層部２２ａをＣＶＤで成膜した後、上層部２２ｂをＰＣＤまたはＣＶＤで形成し、さらに、下層部２２ａの材料をドライエッチバックし、再度、上層部２２ｂをＰＣＤまたはＣＶＤで形成し、その後、ＣＭＰで平坦化を行う方法である。
【００７１】
第７実施形態の半導体装置では、第６実施形態と比較して、上層部２２ｂの上面の面積が増大するため、キャパシタ２３との間の接触抵抗をより一層低減できる。
【００７２】
つぎに、本発明の第８実施形態について、図２７に基づいて説明する。なお、第８実施形態では、保護膜１２の構成のみが、上述した実施形態と異なるだけであるため、上述した実施形態との相違点のみを以下に説明する。
【００７３】
第８実施形態では、図２７に示すように、保護膜１２が、ビット線１５（導電膜９）の上面上に配置される下層部１２ａと、下層部１２ａの上面上に配置される上層部１２ｂとから構成される。
【００７４】
そして、第８実施形態では、下層部１２ａと上層部１２ｂとが、互いに異なる材料、特に、互いにエッチング選択性を確保できる材料から形成されている。
【００７５】
このようにして得られた第８実施形態では、下層部１２ａと上層部１２ｂとを互いに異なる材料から形成することにより、上述した第２実施形態の製造工程５（図１６）において、絶縁膜１０（保護膜１２）をエッチングする際に、上層部１２ｂのみをエッチングすることで、絶縁膜１０の上面側から第３の方向Ｄ３の途中までエッチングすることが可能であるため、保護膜１２の形成が容易になる。
【符号の説明】
【００７６】
１    ・・・  基板
２    ・・・  活性領域
３    ・・・  素子分離領域
４    ・・・  拡散層
４ａ  ・・・  ビット線用拡散層
４ｂ  ・・・  コンタクト用拡散層
５    ・・・  ワード線用トレンチ
６    ・・・  ゲート絶縁膜
７    ・・・  埋め込みワード線
８    ・・・  絶縁膜
９    ・・・  導電膜（第１の導電膜）
１０    ・・・  ビット線ハードマスク用の絶縁膜
１１    ・・・  フォトレジスト
１２    ・・・  保護膜
１２ａ  ・・・  下層部
１２ｂ  ・・・  上層部
１３    ・・・  絶縁膜
１４    ・・・  犠牲サイドウォールスペーサ（第１の側壁保護膜）
１５    ・・・  ビット線（配線）
１６    ・・・  絶縁膜
１７    ・・・  サイドウォールスペーサ（第２の側壁保護膜）
１８    ・・・  層間絶縁膜
１９    ・・・  フォトレジスト
２０    ・・・  隙間空間
２１    ・・・  サイドウォールスペーサ
２２    ・・・  コンタクトプラグ（第２の導電膜）
２２ａ  ・・・  下層部
２２ｂ  ・・・  上層部
２３    ・・・  キャパシタ
２４    ・・・  下部電極
２５    ・・・  上部電極
２６    ・・・  プレート電極
２７    ・・・  誘電膜
２８    ・・・  エッチストッパ膜
２９    ・・・  コンタクトパッド
Ｄ１    ・・・  第１の方向
Ｄ２    ・・・  第２の方向
Ｄ３    ・・・  第３の方向
Ｗｂ    ・・・  ビット線の幅寸法
Ｗｐ    ・・・  保護膜の幅寸法
Ｗｃｕ  ・・・  コンタクトプラグの上面の幅寸法
Ｗｃｄ  ・・・  コンタクトプラグの下面の幅寸法
Ｐ    ・・・  コンタクトプラグのピッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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