(57)【要約】【課題】プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタのゲートを異なる電圧で動作する別々の回路で駆動する構成の出力回路において、必要なＭＯＳトランジスタの数を低減させる。【解決手段】出力回路が、信号Ｅを生成する第１駆動部（５）と、信号Ｆを生成する第２駆動部（６）と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１とを具備する。第１駆動部（５）は、クロスカップル接続されたＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ドレインがノードＮ１１に共通に接続されたＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ノードＮ１２、Ｎ１３の間に直列に接続されたＮＭＯＳトランジスタＭＮ１３、１４とを備えている。信号Ｅは、ノードＮ１２からＰＭＯＳトランジスタＭＰ１のゲートに供給される。【選択図】図５Ａ
2014179777.tif 000002
【特許請求の範囲】
【請求項１】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第２信号は、Ｈｉｇｈレベルが前記基準電位よりも高く前記第１電位よりも低い第３電位であり、Ｌｏｗレベルが前記第２電位である信号であり、
前記第１駆動部は、
ソースが前記第１電位を有するノードに接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第２ＰＭＯＳトランジスタと、
ソースが前記第１電位を有するノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続された第３ＰＭＯＳトランジスタと、
ゲートに第３信号が供給された第２ＮＭＯＳトランジスタと、
ゲートに第４信号が供給された第３ＮＭＯＳトランジスタと、
ゲートに前記第３信号と相補の第５信号が供給された第４ＮＭＯＳトランジスタと、
ゲートに前記第４信号と相補の第６信号が供給された第５ＮＭＯＳトランジスタ
とを備え、
前記第２ＮＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタとは、前記基準電位よりも低く前記第２電位よりも高い第４電位を有する第３ノードと前記第２ノードの間に直列に接続され、
前記第４ＮＭＯＳトランジスタ及び前記第５ＮＭＯＳトランジスタのドレインは前記第１ノードに接続され、
前記第４ＮＭＯＳトランジスタ及び前記第５ＮＭＯＳトランジスタのソースは、前記第４電位を有するノードに接続され、
前記第１信号は、前記第２ノードから前記第１ＰＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項２】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第２信号は、Ｈｉｇｈレベルが前記基準電位よりも高く前記第１電位よりも低い第３電位であり、Ｌｏｗレベルが前記第２電位である信号であり、
前記第１駆動部は、
前記基準電位よりも低く前記第２電位よりも高い第４電位を有するノードにソースが接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第２ＮＭＯＳトランジスタと、
ソースが前記第４電位を有するノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続された第３ＮＭＯＳトランジスタと、
ゲートに第３信号が供給された第２ＰＭＯＳトランジスタと、
ゲートに第４信号が供給された第３ＰＭＯＳトランジスタと、
ゲートに前記第３信号と相補の第５信号が供給された第４ＰＭＯＳトランジスタと、
ゲートに前記第４信号と相補の第６信号が供給された第５ＰＭＯＳトランジスタ
とを備え、
前記第２ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのソースは、前記第１電位を有するノードに接続され、
前記第２ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのドレインは前記第２ノードに接続され、
前記第４ＰＭＯＳトランジスタと前記第５ＰＭＯＳトランジスタとは、前記第１電位を有する第３ノードと前記第１ノードの間に直列に接続され、
前記第１信号は、前記第２ノードから前記第１ＰＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項３】
請求項１又は２に記載の出力回路であって、
更に、
第１制御信号に応答して、前記第３信号及び前記第５信号を生成する第１レベルシフト部と、
第２制御信号に応答して、前記第４信号及び前記第６信号を生成する第２レベルシフト部
とを具備し、
前記第１レベルシフト部は、前記第３信号及び前記第５信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成し、
前記第２レベルシフト部は、前記第４信号及び前記第６信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成し、
前記第２駆動部は、前記第１制御信号及び前記第２制御信号に応答して前記第２信号を生成する
出力回路。
【請求項４】
請求項１又は２のいずれかに記載の出力回路であって、
前記第２駆動部は、
ソースが前記第３電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＰＭＯＳトランジスタと、
ソースが前記第３電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＰＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＮＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＮＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＮＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＮＭＯＳトランジスタ
とを備え、
前記第６ＮＭＯＳトランジスタと前記第７ＮＭＯＳトランジスタとは、前記第２電位を有する第６ノードと前記第５ノードの間に直列に接続され、
前記第８ＮＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのドレインは前記第４ノードに接続され、
前記第８ＮＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのソースは、前記第２電位を有するノードに接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項５】
請求項１又は２のいずれかに記載の出力回路であって、
前記第２駆動部は、
ソースが前記第２電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＮＭＯＳトランジスタと、
ソースが前記第２電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＮＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＰＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＰＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＰＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＰＭＯＳトランジスタ
とを備え、
前記第６ＰＭＯＳトランジスタ及び前記第７ＰＭＯＳトランジスタのドレインは前記第５ノードに接続され、
前記第６ＮＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのソースは、前記第３電位を有するノードに接続され、
前記第８ＰＭＯＳトランジスタと前記第９ＰＭＯＳトランジスタとは、前記第３電位を有する第６ノードと前記第４ノードの間に直列に接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項６】
請求項４又は５に記載の出力回路であって、
更に、
第１制御信号に応答して、前記第３信号、前記第５信号、前記第７信号及び前記第９信号を生成する第１レベルシフト部と、
第２制御信号に応答して、前記第４信号、前記第６信号、前記第８信号及び前記第１０信号を生成する第２レベルシフト部
とを具備し、
前記第１レベルシフト部は、前記第３信号及び前記第５信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成すると共に、前記第７信号及び前記第９信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位であるように生成し、
前記第２レベルシフト部は、前記第４信号及び前記第６信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成すると共に、前記第８信号及び前記第１０信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位であるように生成する
出力回路。
【請求項７】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第１信号は、Ｈｉｇｈレベルが前記第１電位である信号であり、Ｌｏｗレベルが前記基準電位よりも低く前記第２電位よりも高い第４電位であり、
前記第２駆動部は、
前記基準電位よりも高く前記第１電位より低い第３電位を有するノードにソースが接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＰＭＯＳトランジスタと、
ソースが前記第３電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＰＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＮＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＮＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＮＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＮＭＯＳトランジスタ
とを備え、
前記第６ＮＭＯＳトランジスタと前記第７ＮＭＯＳトランジスタとは、前記第２電位を有する第６ノードと前記第５ノードの間に直列に接続され、
前記第８ＮＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのドレインは前記第４ノードに接続され、
前記第８ＮＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのソースは、前記第２電位を有するノードに接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項８】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第１信号は、Ｈｉｇｈレベルが前記第１電位である信号であり、Ｌｏｗレベルが前記基準電位よりも低く前記第２電位よりも高い第４電位であり、
前記第２駆動部は、
ソースが前記第２電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＮＭＯＳトランジスタと、
ソースが前記第２電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＮＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＰＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＰＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＰＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＰＭＯＳトランジスタ
とを備え、
前記第６ＰＭＯＳトランジスタ及び前記第７ＰＭＯＳトランジスタのドレインは前記第５ノードに接続され、
前記第６ＮＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのソースは、前記基準電位よりも高く前記第１電位より低い第３電位を有するノードに接続され、
前記第８ＰＭＯＳトランジスタと前記第９ＰＭＯＳトランジスタとは、前記第３電位を有する第６ノードと前記第４ノードの間に直列に接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項９】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第２信号は、Ｈｉｇｈレベルが前記基準電位よりも高く前記第１電位よりも低い第３電位であり、Ｌｏｗレベルが前記第２電位である信号であり、
前記第１駆動部は、
ソースが前記第１電位を有するノードに接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第２ＰＭＯＳトランジスタと、
ソースが前記第１電位を有するノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続された第３ＰＭＯＳトランジスタと、
ゲートに第３信号が供給された第２ＮＭＯＳトランジスタと、
ゲートに第４信号が供給された第３ＮＭＯＳトランジスタと、
ゲートに前記第３信号と相補の第５信号が供給された第４ＮＭＯＳトランジスタと、
ゲートに前記第４信号と相補の第６信号が供給された第５ＮＭＯＳトランジスタ
とを備え、
前記第２ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのドレインは前記第２ノードに接続され、
前記第２ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのソースは、前記基準電位よりも低く前記第２電位よりも高い第４電位を有するノードに接続され、
前記第４ＮＭＯＳトランジスタと前記第５ＮＭＯＳトランジスタとは、前記第４電位を有する第３ノードと前記第１ノードの間に直列に接続され、
前記第１信号は、前記第２ノードから前記第１ＰＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項１０】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第２信号は、Ｈｉｇｈレベルが前記基準電位よりも高く前記第１電位よりも低い第３電位であり、Ｌｏｗレベルが前記第２電位である信号であり、
前記第１駆動部は、
前記基準電位よりも低く前記第２電位よりも高い第４電位を有するノードにソースが接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第２ＮＭＯＳトランジスタと、
ソースが前記第４電位を有するノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続された第３ＮＭＯＳトランジスタと、
ゲートに第３信号が供給された第２ＰＭＯＳトランジスタと、
ゲートに第４信号が供給された第３ＰＭＯＳトランジスタと、
ゲートに前記第３信号と相補の第５信号が供給された第４ＰＭＯＳトランジスタと、
ゲートに前記第４信号と相補の第６信号が供給された第５ＰＭＯＳトランジスタ
とを備え、
前記第２ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタとは、前記第１電位を有する第３ノードと前記第２ノードの間に直列に接続され、
前記第４ＰＭＯＳトランジスタ及び前記第５ＰＭＯＳトランジスタのソースは、前記第１電位を有するノードに接続され、
前記第４ＰＭＯＳトランジスタ及び前記第５ＰＭＯＳトランジスタのドレインは前記第１ノードに接続され、
前記第１信号は、前記第２ノードから前記第１ＰＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項１１】
請求項９又は１０に記載の出力回路であって、
更に、
第１制御信号に応答して、前記第３信号及び前記第５信号を生成する第１レベルシフト部と、
第２制御信号に応答して、前記第４信号及び前記第６信号を生成する第２レベルシフト部
とを具備し、
前記第１レベルシフト部は、前記第３信号及び前記第５信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成し、
前記第２レベルシフト部は、前記第４信号及び前記第６信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成し、
前記第２駆動部は、前記第１制御信号及び前記第２制御信号に応答して前記第２信号を生成する
出力回路。
【請求項１２】
請求項９又は１０のいずれかに記載の出力回路であって、
前記第２駆動部は、
ソースが前記第３電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＰＭＯＳトランジスタと、
ソースが前記第３電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＰＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＮＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＮＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＮＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＮＭＯＳトランジスタ
とを備え、
前記第６ＮＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのドレインは前記第５ノードに接続され、
前記第６ＮＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのソースは、前記第２電位を有するノードに接続され、
前記第８ＮＭＯＳトランジスタと前記第９ＮＭＯＳトランジスタとは、前記第２電位を有する第６ノードと前記第４ノードの間に直列に接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項１３】
請求項９又は１０のいずれかに記載の出力回路であって、
前記第２駆動部は、
ソースが前記第２電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＮＭＯＳトランジスタと、
ソースが前記第２電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＮＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＰＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＰＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＰＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＰＭＯＳトランジスタ
とを備え、
前記第６ＰＭＯＳトランジスタと前記第７ＰＭＯＳトランジスタとは、前記第３電位を有する第６ノードと前記第５ノードの間に直列に接続され、
前記第８ＰＭＯＳトランジスタ及び前記第９ＰＭＯＳトランジスタのドレインは前記第４ノードに接続され、
前記第８ＰＭＯＳトランジスタ及び前記第９ＰＭＯＳトランジスタのソースは、前記第３電位を有するノードに接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項１４】
請求項１２又は１３に記載の出力回路であって、
更に、
第１制御信号に応答して、前記第３信号、前記第５信号、前記第７信号及び前記第９信号を生成する第１レベルシフト部と、
第２制御信号に応答して、前記第４信号、前記第６信号、前記第８信号及び前記第１０信号を生成する第２レベルシフト部
とを具備し、
前記第１レベルシフト部は、前記第３信号及び前記第５信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成すると共に、前記第７信号及び前記第９信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位であるように生成し、
前記第２レベルシフト部は、前記第４信号及び前記第６信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記第４電位であるように生成すると共に、前記第８信号及び前記第１０信号のそれぞれが、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位であるように生成する
出力回路。
【請求項１５】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第１信号は、Ｈｉｇｈレベルが前記第１電位である信号であり、Ｌｏｗレベルが前記基準電位よりも低く前記第２電位よりも高い第４電位であり、
前記第２駆動部は、
前記基準電位よりも高く前記第１電位より低い第３電位を有するノードにソースが接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＰＭＯＳトランジスタと、
ソースが前記第３電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＰＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＮＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＮＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＮＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＮＭＯＳトランジスタ
とを備え、
前記第６ＮＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのドレインは前記第５ノードに接続され、
前記第６ＮＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのソースは、前記第２電位を有するノードに接続され、
前記第８ＮＭＯＳトランジスタと前記第９ＮＭＯＳトランジスタとは、前記第２電位を有する第６ノードと前記第４ノードの間に直列に接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項１６】
第１信号を生成する第１駆動部と、
第２信号を生成する第２駆動部と、
基準電位よりも高い第１電位を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号がゲートに供給される第１ＰＭＯＳトランジスタと、
前記基準電位よりも低い第２電位を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第１信号は、Ｈｉｇｈレベルが前記第１電位である信号であり、Ｌｏｗレベルが前記基準電位よりも低く前記第２電位よりも高い第４電位であり、
ソースが前記第２電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＮＭＯＳトランジスタと、
ソースが前記第２電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＮＭＯＳトランジスタと、
ゲートに第７信号が供給された第６ＰＭＯＳトランジスタと、
ゲートに第８信号が供給された第７ＰＭＯＳトランジスタと、
ゲートに前記第７信号と相補の第９信号が供給された第８ＰＭＯＳトランジスタと、
ゲートに前記第８信号と相補の第１０信号が供給された第９ＰＭＯＳトランジスタ
とを備え、
前記第６ＰＭＯＳトランジスタと前記第７ＰＭＯＳトランジスタとは、前記基準電位よりも高く前記第１電位より低い第３電位を有する第６ノードと前記第５ノードの間に直列に接続され、
前記第８ＰＭＯＳトランジスタ及び前記第９ＰＭＯＳトランジスタのドレインは前記第４ノードに接続され、
前記第８ＰＭＯＳトランジスタ及び前記第９ＰＭＯＳトランジスタのソースは、前記第３電位を有するノードに接続され、
前記第２信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
出力回路。
【請求項１７】
第１乃至第Ｎブロック選択信号と第１乃至第Ｍ出力選択信号とを生成する制御論理回路と、
第１乃至第Ｎ出力回路
とを具備し、
前記第１乃至第Ｎ出力回路のうちの第ｉ出力回路は、
第１レベルシフト部と、
第１乃至第Ｍ出力部と、
第１乃至第Ｍ出力端子
とを具備し、
前記第ｉ出力回路の第ｊ出力部は、第ｉブロック選択信号と第ｊ出力選択信号とに応答して、Ｈｉｇｈレベルが基準電位より高い第１電位であり、Ｌｏｗレベルが基準電位より低い第２電位である第ｊ出力信号を第ｊ出力端子から出力し、
前記第ｉ出力回路の前記第１レベルシフト部は、前記第ｉブロック選択信号に応答して、第１信号乃至第４信号を生成し、
前記第１信号及び前記第２信号は、Ｈｉｇｈレベルが前記基準電位より高く前記第１電位よりも低い第３電位であり、Ｌｏｗレベルが前記基準電位より低く前記第２電位より高い第４電位である信号であり、且つ、互いに相補の信号であり、
前記第３信号及び前記第４信号は、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位である信号であり、且つ、互いに相補の信号であり、
前記第ｉ出力回路の前記第ｊ出力部は、
前記第ｊ出力選択信号に応答して、第５信号乃至第８信号を生成する第２レベルシフト部と、
前記第１信号、前記第２信号、前記第５信号、及び、前記第６信号に応答して第９信号を生成する第１駆動部と、
前記第３信号、前記第４信号、前記第７信号、及び、前記第８信号に応答して第１０信号を生成する第２駆動部と、
ソースが前記第１電位を有するノードに接続され、ドレインが前記第ｊ出力端子に接続され、前記第９信号がゲートに供給される第１ＰＭＯＳトランジスタと、
ソースが前記第２電位を有するノードに接続され、ドレインが前記第ｊ出力端子に接続され、前記第１０信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第５信号及び前記第６信号は、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位より低く前記第２電位より高い第４電位である信号であり、且つ、互いに相補の信号であり、
前記第７信号及び前記第８信号は、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位である信号であり、且つ、互いに相補の信号であり、
前記第１駆動部は、
ソースが前記第１電位を有するノードに接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第２ＰＭＯＳトランジスタと、
ソースが前記第１電位を有するノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続された第３ＰＭＯＳトランジスタと、
ゲートに前記第１信号が供給された第２ＮＭＯＳトランジスタと、
ゲートに前記第５信号が供給された第３ＮＭＯＳトランジスタと、
ゲートに前記第２信号が供給された第４ＮＭＯＳトランジスタと、
ゲートに前記第６信号が供給された第５ＮＭＯＳトランジスタ
とを備え、
前記第２ＮＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタとは、前記第４電位を有する第３ノードと前記第２ノードの間に直列に接続され、
前記第４ＮＭＯＳトランジスタ及び前記第５ＮＭＯＳトランジスタのドレインは前記第１ノードに接続され、
前記第４ＮＭＯＳトランジスタ及び前記第５ＮＭＯＳトランジスタのソースは、前記第４電位を有するノードに接続され、
前記第９信号は、前記第２ノードから前記第１ＰＭＯＳトランジスタのゲートに供給される
選択回路。
【請求項１８】
第１乃至第Ｎブロック選択信号と第１乃至第Ｍ出力選択信号とを生成する制御論理回路と、
第１乃至第Ｎ出力回路
とを具備し、
前記第１乃至第Ｎ出力回路のうちの第ｉ出力回路は、
第１レベルシフト部と、
第１乃至第Ｍ出力部と、
第１乃至第Ｍ出力端子
とを具備し、
前記第ｉ出力回路の第ｊ出力部は、第ｉブロック選択信号と第ｊ出力選択信号とに応答して、Ｈｉｇｈレベルが基準電位より高い第１電位であり、Ｌｏｗレベルが基準電位より低い第２電位である第ｊ出力信号を第ｊ出力端子から出力し、
前記第ｉ出力回路の前記第１レベルシフト部は、前記第ｉブロック選択信号に応答して、第１信号乃至第４信号を生成し、
前記第１信号及び前記第２信号は、Ｈｉｇｈレベルが前記基準電位より高く前記第１電位よりも低い第３電位であり、Ｌｏｗレベルが前記基準電位より低く前記第２電位より高い第４電位である信号であり、且つ、互いに相補の信号であり、
前記第３信号及び前記第４信号は、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位である信号であり、且つ、互いに相補の信号であり、
前記第ｉ出力回路の前記第ｊ出力部は、
前記第ｊ出力選択信号に応答して、第５信号乃至第８信号を生成する第２レベルシフト部と、
前記第１信号、前記第２信号、前記第５信号、及び、前記第６信号に応答して第９信号を生成する第１駆動部と、
前記第３信号、前記第４信号、前記第７信号、及び、前記第８信号に応答して第１０信号を生成する第２駆動部と、
ソースが前記第１電位を有するノードに接続され、ドレインが前記第ｊ出力端子に接続され、前記第９信号がゲートに供給される第１ＰＭＯＳトランジスタと、
ソースが前記第２電位を有するノードに接続され、ドレインが前記第ｊ出力端子に接続され、前記第１０信号がゲートに供給される第１ＮＭＯＳトランジスタ
とを具備し、
前記第５信号及び前記第６信号は、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位より低く前記第２電位より高い第４電位である信号であり、且つ、互いに相補の信号であり、
前記第７信号及び前記第８信号は、Ｈｉｇｈレベルが前記第３電位であり、Ｌｏｗレベルが前記基準電位である信号であり、且つ、互いに相補の信号であり、
前記第１駆動部は、
前記第４電位を有するノードにソースが接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第２ＮＭＯＳトランジスタと、
ソースが前記第４電位を有するノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続された第３ＮＭＯＳトランジスタと、
ゲートに前記第１信号が供給された第２ＰＭＯＳトランジスタと、
ゲートに前記第５信号が供給された第３ＰＭＯＳトランジスタと、
ゲートに前記第２信号が供給された第４ＰＭＯＳトランジスタと、
ゲートに前記第６信号が供給された第５ＰＭＯＳトランジスタ
とを備え、
前記第２ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのソースは、前記第１電位を有するノードに接続され、
前記第２ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのドレインは前記第２ノードに接続され、
前記第４ＰＭＯＳトランジスタと前記第５ＰＭＯＳトランジスタとは、前記第１電位を有する第３ノードと前記第１ノードの間に直列に接続され、
前記第９信号は、前記第２ノードから前記第１ＰＭＯＳトランジスタのゲートに供給される
選択回路。
【請求項１９】
請求項１７又は１８に記載の選択回路であって、
前記第２駆動部は、
ソースが前記第３電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＰＭＯＳトランジスタと、
ソースが前記第３電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＰＭＯＳトランジスタと、
ゲートに前記第３信号が供給された第６ＮＭＯＳトランジスタと、
ゲートに前記第７信号が供給された第７ＮＭＯＳトランジスタと、
ゲートに前記第４信号が供給された第８ＮＭＯＳトランジスタと、
ゲートに前記第８信号が供給された第９ＮＭＯＳトランジスタ
とを備え、
前記第６ＮＭＯＳトランジスタと前記第７ＮＭＯＳトランジスタとは、前記第２電位を有する第６ノードと前記第５ノードの間に直列に接続され、
前記第８ＮＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのドレインは前記第４ノードに接続され、
前記第８ＮＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのソースは、前記第２電位を有するノードに接続され、
前記第１０信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
選択回路。
【請求項２０】
請求項１７又は１８に記載の選択回路であって、
前記第２駆動部は、
ソースが前記第２電位を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＮＭＯＳトランジスタと、
ソースが前記第２電位を有するノードに接続され、ドレインが前記第５ノードに接続され、ゲートが前記第４ノードに接続された第７ＮＭＯＳトランジスタと、
ゲートに前記第３信号が供給された第６ＰＭＯＳトランジスタと、
ゲートに前記第７信号が供給された第７ＰＭＯＳトランジスタと、
ゲートに前記第４信号が供給された第８ＰＭＯＳトランジスタと、
ゲートに前記第８信号が供給された第９ＰＭＯＳトランジスタ
とを備え、
前記第６ＰＭＯＳトランジスタ及び前記第７ＰＭＯＳトランジスタのドレインは前記第５ノードに接続され、
前記第６ＮＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのソースは、前記第３電位を有するノードに接続され、
前記第８ＰＭＯＳトランジスタと前記第９ＰＭＯＳトランジスタとは、前記第３電位を有する第６ノードと前記第４ノードの間に直列に接続され、
前記第１０信号は、前記第５ノードから前記第１ＮＭＯＳトランジスタのゲートに供給される
選択回路。
【請求項２１】
請求項１７乃至２０のいずれかに記載の選択回路を具備し、
前記第１乃至第Ｎ出力回路の前記第１乃至第Ｍ出力端子が、表示パネルのＮ×Ｍ本のゲート線にそれぞれに接続される
ゲートドライバ回路。
【請求項２２】
請求項２１に記載のゲートドライバ回路であって、
前記制御論理回路が、第１乃至第Ｎブロック選択信号と前記第１乃至第Ｍ出力選択信号を、シフトパルス及びドットクロックに応答して生成する
ゲートドライバ回路。
【請求項２３】
表示パネルと、
ゲートドライバ回路
とを具備し、
前記ゲートドライバ回路が、請求項１７乃至２０のいずれかに記載の選択回路を具備し、
前記第１乃至第Ｎ出力回路の前記第１乃至第Ｍ出力端子が、前記表示パネルのＮ×Ｍ本のゲート線にそれぞれに接続される
表示装置。
【請求項２４】
請求項１７乃至２０のいずれかに記載の選択回路と、
複数のアドレス線と、
行列に配置された複数の素子
とを具備し、
前記複数のアドレス線のそれぞれには、前記複数の素子のうちの対応する行の素子が接続され、
前記第１乃至第Ｎ出力回路の前記第１乃至第Ｍ出力端子が前記複数のアドレス線に接続された
マトリクス型装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路、選択回路、ゲートドライバ回路、表示装置及びマトリクス型装置に関し、特に、電圧振幅が大きい出力信号を出力する出力回路、及び、その応用に関する。
【背景技術】
【０００２】
電圧振幅が大きい出力信号（例えば、高電圧の出力信号）を出力する出力回路は、様々な応用があり、様々な半導体集積回路に集積化される。例えば、液晶表示パネル、プラズマ表示パネルその他の表示パネルのゲート線（走査線、アドレス線とも呼ばれる）を駆動する回路、フラッシュメモリその他の浮遊ゲートに電荷を蓄積してデータを記憶する不揮発性メモリの制御ゲート線を駆動する回路は、電圧振幅が大きい出力信号を出力する出力回路の典型例である。
【０００３】
電圧振幅が大きい出力信号を出力する出力回路は、典型的には、プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタとで構成された出力段と、出力段のＭＯＳトランジスタのゲートを高電圧で駆動するためのレベルシフタとを備えている。このとき、出力段及びレベルシフタを構成するＭＯＳトランジスタは、耐圧が高いことが求められる。
【０００４】
しかしながら、設計上の問題により、耐圧が高くないＭＯＳトランジスタで出力回路を構成する必要がある場合がある。このような場合、回路設計による対処が必要になる。
【０００５】
一つのアプローチとして、発明者らは、プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタのゲートを、異なる電圧で動作する別々の回路で駆動する構成を採用することで、耐圧が高くないＭＯＳトランジスタを用いて出力回路を構成することを検討している。プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタのゲートを駆動する回路に供給される電圧を適切に設定することで、電圧振幅が大きい出力信号を出力する出力回路を耐圧が高くないＭＯＳトランジスタを用いて設計することができる。
【０００６】
その一方で、発明者らの検討によると、プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタのゲートを、異なる電圧で動作する別々の駆動回路で駆動する出力回路の構成は、必要なＭＯＳトランジスタの数が増加するという問題がある。
【０００７】
なお、本発明と関連し得る技術として、特開２０００−１８７９９４号公報は、第１、第２制御信号及びクロック信号がＨｉｇｈの場合にレベルシフタ回路として動作し、それ以外はレベル保持回路として動作する回路を開示している。
【０００８】
また、特開２００４−３１８１２７号公報は、液晶表示装置の走査線駆動回路の構成を開示している。この公報は、３選択デコーダと、走査線ごとに設けられるレベルシフタと、マルチプレクサと、バッファとを備える走査線駆動回路を開示している。
【０００９】
特開２００３−１７８５８４号公報及び国際公開ＷＯ９８／０５６００４号は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成される出力段を含む変換ユニットを開示している。公知のこの変換ユニットでは、出力段のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートが、別々のレベルシフタで駆動される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１８７９９４号公報
【特許文献２】特開２００４−３１８１２７号公報
【特許文献３】特開２００３−１７８５８４号公報
【特許文献４】国際公開ＷＯ９８／０５６００４号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
したがって、本願発明の目的は、プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタのゲートを異なる電圧で動作する別々の回路で駆動する構成の出力回路において、必要なＭＯＳトランジスタの数を低減させるための技術を提供することにある。
【課題を解決するための手段】
【００１２】
以下では、上記の目的を達成するために本発明が採用する手段を記載する。以下の記載では、本発明が採用する手段の構成要素に［発明を実施するための形態］で使用される符号が括弧付きで付記されている。当該符号は、［発明を実施するための形態］と本発明の対応関係の一例を示すためのものであり、本発明の解釈に用いてはならない。
【００１３】
本発明の一の観点では、出力回路が、第１信号（Ｅ）を生成する第１駆動部（５）と、第２信号（Ｆ）を生成する第２駆動部（６）と、基準電位よりも高い第１電位（ＶＧＨ）を有するノードにソースが接続され、ドレインが出力端子に接続され、第１信号（Ｅ）がゲートに供給される第１ＰＭＯＳトランジスタ（ＭＰ１）と、基準電位よりも低い第２電位（ＶＧＬ）を有するノードにソースが接続され、ドレインが出力端子に接続され、第２信号（Ｆ）がゲートに供給される第１ＮＭＯＳトランジスタ（ＭＮ１）とを具備する。第２信号（Ｆ）は、Ｈｉｇｈレベルが基準電位よりも高く第１電位（ＶＧＨ）よりも低い第３電位（ＶＳＰ）であり、Ｌｏｗレベルが第２電位（ＶＧＬ）である信号である。第１駆動部（５）は、ソースが第１電位（ＶＧＨ）を有するノードに接続され、ドレインが第１ノード（Ｎ１１）に接続され、ゲートが第２ノード（Ｎ１２）に接続された第２ＰＭＯＳトランジスタ（ＭＰ１１）と、ソースが第１電位（ＶＧＨ）を有するノードに接続され、ドレインが第２ノード（Ｎ１２）に接続され、ゲートが第１ノード（Ｎ１１）に接続された第３ＰＭＯＳトランジスタ（ＭＰ１２）と、ゲートに第３信号（Ａ）が供給された第２ＮＭＯＳトランジスタ（ＭＮ１３）と、ゲートに第４信号（Ｂ）が供給された第３ＮＭＯＳトランジスタ（ＭＮ１４）と、ゲートに第３信号（Ａ）と相補の第５信号（／Ａ）が供給された第４ＮＭＯＳトランジスタ（ＭＮ１１）と、ゲートに第４信号（Ｂ）と相補の第６信号（／Ｂ）が供給された第５ＮＭＯＳトランジスタ（ＭＮ１２）とを備えている。第２ＮＭＯＳトランジスタ（ＭＮ１３）と第３ＮＭＯＳトランジスタ（ＭＮ１４）とは、基準電位よりも低く第２電位（ＶＧＬ）よりも高い第４電位（ＶＳＮ）を有する第３ノード（Ｎ１３）と第２ノード（Ｎ１２）の間に直列に接続されている。第４ＮＭＯＳトランジスタ（ＭＮ１１）及び第５ＮＭＯＳトランジスタ（ＭＮ１２）のドレインは第１ノード（Ｎ１１）に接続されており、ソースは、第４電位（ＶＳＮ）を有するノードに接続されている。第１信号（Ｅ）は、第２ノード（Ｎ１２）から第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートに供給される。
【００１４】
なお、上記では、第１駆動部（５）に、２組の互いに相補な信号（Ａ、／Ａ、Ｂ、／Ｂ）が供給されると記述されているが、第１駆動部（５）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。この場合、第１ノード（Ｎ１１）に並列に接続されるＮＭＯＳトランジスタの数と、第２ノード（Ｎ１２）と第３ノード（Ｎ１３）の間に接続されるＮＭＯＳトランジスタの数が、第１駆動部（５）に供給される互いに相補な信号の組の数に応じて増加される。
【００１５】
本発明の他の観点では、出力回路が、第１信号（Ｅ）を生成する第１駆動部（５）と、第２信号（Ｆ）を生成する第２駆動部（６）と、基準電位よりも高い第１電位（ＶＧＨ）を有するノードにソースが接続され、ドレインが出力端子に接続され、第１信号（Ｅ）がゲートに供給される第１ＰＭＯＳトランジスタ（ＭＰ１）と、基準電位よりも低い第２電位（ＶＧＬ）を有するノードにソースが接続され、ドレインが出力端子に接続され、第２信号（Ｆ）がゲートに供給される第１ＮＭＯＳトランジスタ（ＭＮ１）とを具備する。第２信号（Ｆ）は、Ｈｉｇｈレベルが基準電位よりも高く第１電位（ＶＧＨ）よりも低い第３電位（ＶＳＰ）であり、Ｌｏｗレベルが第２電位（ＶＧＬ）である信号である。第１駆動部（５）は、基準電位よりも低く第２電位（ＶＧＬ）よりも高い第４電位（ＶＳＮ）を有するノードにソースが接続され、ドレインが第１ノード（Ｎ２１）に接続され、ゲートが第２ノード（Ｎ２２）に接続された第２ＮＭＯＳトランジスタ（ＭＮ２１）と、ソースが第４電位（ＶＳＮ）を有するノードに接続され、ドレインが第２ノード（Ｎ２２）に接続され、ゲートが第１ノード（Ｎ１１）に接続された第３ＮＭＯＳトランジスタ（ＭＮ２２）と、ゲートに第３信号（Ａ）が供給された第２ＰＭＯＳトランジスタ（ＭＰ２３）と、ゲートに第４信号（Ｂ）が供給された第３ＰＭＯＳトランジスタ（ＭＰ２４）と、ゲートに第３信号（Ａ）と相補の第５信号（／Ａ）が供給された第４ＰＭＯＳトランジスタ（ＭＰ２１）と、ゲートに第４信号（Ｂ）と相補の第６信号（／Ｂ）が供給された第５ＰＭＯＳトランジスタ（ＭＰ２２）とを備えている。第２ＰＭＯＳトランジスタ（ＭＰ２３）及び第３ＰＭＯＳトランジスタ（ＭＰ２４）のソースは、第１電位（ＶＧＨ）を有するノードに接続され、ドレインは第２ノード（Ｎ２２）に接続されている。第４ＰＭＯＳトランジスタ（ＭＰ２１）と第５ＰＭＯＳトランジスタ（ＭＰ２２）とは、第１電位（ＶＧＨ）を有する第３ノード（Ｎ２３）と第１ノード（Ｎ２１）の間に直列に接続されている。第１信号（Ｅ）は、第２ノード（Ｎ２２）から第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートに供給される。
【００１６】
このような構成においても、第１駆動部（５）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。この場合、第２ノード（Ｎ２２）に並列に接続されるＮＭＯＳトランジスタの数と、第１ノード（Ｎ２１）と第３ノード（Ｎ２３）の間に接続されるＮＭＯＳトランジスタの数が、第１駆動部（５）に供給される互いに相補な信号の組の数に応じて増加される。
【００１７】
このとき、一実施形態では、第２駆動部（６）が、ソースが第３電位（ＶＳＰ）を有するノードに接続され、ドレインが第４ノード（Ｎ１１）に接続され、ゲートが第５ノード（Ｎ１２）に接続された第６ＰＭＯＳトランジスタ（ＭＰ１１）と、ソースが第３電位（ＶＳＰ）を有するノードに接続され、ドレインが第５ノード（Ｎ１２）に接続され、ゲートが第４ノード（Ｎ１１）に接続された第７ＰＭＯＳトランジスタ（ＭＰ１２）と、ゲートに第７信号（Ｃ）が供給された第６ＮＭＯＳトランジスタ（ＭＮ１３）と、ゲートに第８信号（Ｄ）が供給された第７ＮＭＯＳトランジスタ（ＭＮ１４）と、ゲートに第７信号（Ｃ）と相補の第９信号（／Ｃ）が供給された第８ＮＭＯＳトランジスタ（ＭＮ１１）と、ゲートに第８信号（Ｄ）と相補の第１０信号（／Ｄ）が供給された第９ＮＭＯＳトランジスタ（ＭＮ１２）とを備えている。第６ＮＭＯＳトランジスタ（ＭＮ１３）と第７ＮＭＯＳトランジスタ（ＭＮ１４）とは、第２電位（ＶＧＬ）を有する第６ノード（Ｎ１３）と第５ノード（Ｎ１２）の間に直列に接続されている。第８ＮＭＯＳトランジスタ（ＭＮ１１）及び第９ＮＭＯＳトランジスタ（ＭＮ１２）のドレインは第４ノード（Ｎ１１）に接続されている。第８ＮＭＯＳトランジスタ（ＭＮ１１）及び第９ＮＭＯＳトランジスタ（ＭＮ１２）のソースは、第２電位（ＶＧＬ）を有するノードに接続されている。第２信号（Ｆ）は、第５ノード（Ｎ１２）から第１ＮＭＯＳトランジスタ（ＭＮ１）のゲートに供給される。
【００１８】
なお、上記では、第２駆動部（６）に、２組の互いに相補な信号（Ｃ、／Ｃ、Ｄ、／Ｄ）が供給されると記述されているが、第２駆動部（６）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。この場合、第４ノード（Ｎ１１）に並列に接続されるＮＭＯＳトランジスタの数と、第５ノード（Ｎ１２）と第６ノード（Ｎ１３）の間に接続されるＮＭＯＳトランジスタの数が、第２駆動部（６）に供給される互いに相補な信号の組の数に応じて増加される。
【００１９】
他の実施形態では、第２駆動部（６）は、ソースが第２電位（ＶＧＬ）を有するノードに接続され、ドレインが第４ノードに接続され、ゲートが第５ノードに接続された第６ＮＭＯＳトランジスタ（ＭＮ２１）と、ソースが第２電位（ＶＧＬ）を有するノードに接続され、ドレインが第５ノードに接続され、ゲートが第４ノードに接続された第７ＮＭＯＳトランジスタ（ＭＮ２２）と、ゲートに第７信号（Ｃ）が供給された第６ＰＭＯＳトランジスタ（ＭＰ２３）と、ゲートに第８信号（Ｄ）が供給された第７ＰＭＯＳトランジスタ（ＭＰ２４）と、ゲートに第７信号（Ｃ）と相補の第９信号（／Ｃ）が供給された第８ＰＭＯＳトランジスタ（ＭＰ２１）と、ゲートに第８信号（Ｄ）と相補の第１０信号（／Ｄ）が供給された第９ＰＭＯＳトランジスタ（ＭＰ２２）とを備えている。第６ＰＭＯＳトランジスタ（ＭＰ２３）及び第７ＰＭＯＳトランジスタ（ＭＰ２４）のドレインは第５ノード（Ｎ２２）に接続され、ソースは、第３電位（ＶＳＰ）を有するノードに接続されている。第８ＰＭＯＳトランジスタ（ＭＰ２１）と第９ＰＭＯＳトランジスタ（ＭＰ２２）とは、第３電位（ＶＳＰ）を有する第６ノード（Ｎ２３）と第４ノード（Ｎ２１）の間に直列に接続されている。第２信号（Ｆ）は、第５ノード（Ｎ２２）から第１ＮＭＯＳトランジスタ（ＭＮ１）のゲートに供給される。
【００２０】
このような構成においても、第２駆動部（６）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。この場合、第２ノード（Ｎ２２）に並列に接続されるＮＭＯＳトランジスタの数と、第１ノード（Ｎ２１）と第３ノード（Ｎ２３）の間に接続されるＮＭＯＳトランジスタの数が、第１駆動部（５）に供給される互いに相補な信号の組の数に応じて増加される。
【００２１】
本発明の更に他の観点では、出力回路が、第１信号（Ｅ）を生成する第１駆動部（５）と、第２信号（Ｆ）を生成する第２駆動部（６）と、基準電位よりも高い第１電位（ＶＧＨ）を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号（Ｅ）がゲートに供給される第１ＰＭＯＳトランジスタ（ＭＰ１）と、基準電位よりも低い第２電位（ＶＧＬ）を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号（Ｆ）がゲートに供給される第１ＮＭＯＳトランジスタ（ＭＮ１）
とを具備する。第２信号（Ｆ）は、Ｈｉｇｈレベルが基準電位よりも高く第１電位（ＶＧＨ）よりも低い第３電位（ＶＳＰ）であり、Ｌｏｗレベルが前記第２電位（ＶＧＬ）である信号である。第１駆動部（５）は、ソースが第１電位（ＶＧＨ）を有するノードに接続され、ドレインが第１ノード（Ｎ３１）に接続され、ゲートが第２ノード（Ｎ３２）に接続された第２ＰＭＯＳトランジスタ（ＭＰ３１）と、ソースが第１電位（ＶＧＨ）を有するノードに接続され、ドレインが第２ノード（Ｎ３２）に接続され、ゲートが第１ノード（Ｎ３１）に接続された第３ＰＭＯＳトランジスタ（ＭＰ３２）と、ゲートに第３信号（Ａ）が供給された第２ＮＭＯＳトランジスタ（ＭＮ３３）と、ゲートに第４信号（Ｂ）が供給された第３ＮＭＯＳトランジスタ（ＭＮ３４）と、ゲートに第３信号（Ａ）と相補の第５信号（／Ａ）が供給された第４ＮＭＯＳトランジスタ（ＭＮ３１）と、ゲートに前記第４信号（Ｂ）と相補の第６信号（／Ｂ）が供給された第５ＮＭＯＳトランジスタ（ＭＮ３２）とを備えている。第２ＮＭＯＳトランジスタ（ＭＮ３３）及び第３ＮＭＯＳトランジスタ（ＭＮ３４）のドレインは第２ノード（Ｎ３２）に接続され、ソースは、基準電位よりも低く第２電位（ＶＧＬ）よりも高い第４電位（ＶＳＮ）を有するノードに接続されている。第４ＮＭＯＳトランジスタ（ＭＮ３１）と第５ＮＭＯＳトランジスタ（ＭＮ３２）とは、第４電位（ＶＳＮ）を有する第３ノード（Ｎ３３）と第１ノード（Ｎ３１）の間に直列に接続されている。第１信号（Ｅ）は、第２ノード（Ｎ３２）から第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートに供給される。
【００２２】
なお、上記では、第１駆動部（５）に、２組の互いに相補な信号（Ａ、／Ａ、Ｂ、／Ｂ）が供給されると記述されているが、第１駆動部（５）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。
【００２３】
本発明の更に他の観点では、出力回路が、第１信号（Ｅ）を生成する第１駆動部（５）と、第２信号（Ｆ）を生成する第２駆動部（６）と、基準電位よりも高い第１電位（ＶＧＨ）を有するノードにソースが接続され、ドレインが出力端子に接続され、前記第１信号（Ｅ）がゲートに供給される第１ＰＭＯＳトランジスタ（ＭＰ１）と、基準電位よりも低い第２電位（ＶＧＬ）を有するノードにソースが接続され、ドレインが前記出力端子に接続され、前記第２信号（Ｆ）がゲートに供給される第１ＮＭＯＳトランジスタ（ＭＮ１）
とを具備する。第２信号（Ｆ）は、Ｈｉｇｈレベルが前記基準電位よりも高く前記第１電位（ＶＧＨ）よりも低い第３電位（ＶＳＰ）であり、Ｌｏｗレベルが前記第２電位（ＶＧＬ）である信号である。第１駆動部（５）は、基準電位よりも低く前記第２電位（ＶＧＬ）よりも高い第４電位（ＶＳＮ）を有するノードにソースが接続され、ドレインが第１ノードに接続され、ゲートが第２ノードに接続された第２ＮＭＯＳトランジスタ（ＭＮ４１）と、ソースが第４電位（ＶＳＮ）を有するノードに接続され、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続された第３ＮＭＯＳトランジスタ（ＭＮ４２）と、ゲートに第３信号（Ａ）が供給された第２ＰＭＯＳトランジスタ（ＭＰ４３）と、ゲートに第４信号（Ｂ）が供給された第３ＰＭＯＳトランジスタ（ＭＰ４４）と、ゲートに前記第３信号（Ａ）と相補の第５信号（／Ａ）が供給された第４ＰＭＯＳトランジスタ（ＭＰ４１）と、ゲートに前記第４信号（Ｂ）と相補の第６信号（／Ｂ）が供給された第５ＰＭＯＳトランジスタ（ＭＰ４２）とを備えている。第２ＰＭＯＳトランジスタ（ＭＰ４３）と第３ＰＭＯＳトランジスタ（ＭＰ４４）とは、第１電位（ＶＧＨ）を有する第３ノード（Ｎ４３）と第２ノード（Ｎ４２）の間に直列に接続されている。第４ＰＭＯＳトランジスタ（ＭＰ４１）及び第５ＰＭＯＳトランジスタ（ＭＰ４２）のソースは、前記第１電位（ＶＧＨ）を有するノードに接続され、ドレインは第１ノード（Ｎ４１）に接続されている。第１信号（Ｅ）は、第２ノード（Ｎ４２）から第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートに供給される。
【００２４】
このような構成においても、第１駆動部（５）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。
【００２５】
このとき、一実施形態では、第２駆動部（６）が、ソースが前記第３電位（ＶＳＰ）を有するノードに接続され、ドレインが第４ノード（Ｎ３１）に接続され、ゲートが第５ノード（Ｎ３２）に接続された第６ＰＭＯＳトランジスタ（ＭＰ３１）と、ソースが第３電位（ＶＳＰ）を有するノードに接続され、ドレインが第５ノード（Ｎ３２）に接続され、ゲートが第４ノード（Ｎ３１）に接続された第７ＰＭＯＳトランジスタ（ＭＰ３２）と、ゲートに第７信号（Ｃ）が供給された第６ＮＭＯＳトランジスタ（ＭＮ３３）と、ゲートに第８信号（Ｄ）が供給された第７ＮＭＯＳトランジスタ（ＭＮ３４）と、ゲートに前記第７信号（Ｃ）と相補の第９信号（／Ｃ）が供給された第８ＮＭＯＳトランジスタ（ＭＮ３１）と、ゲートに前記第８信号（Ｄ）と相補の第１０信号（／Ｄ）が供給された第９ＮＭＯＳトランジスタ（ＭＮ３２）とを備えている。第６ＮＭＯＳトランジスタ（ＭＮ３３）及び第７ＮＭＯＳトランジスタ（ＭＮ３４）のドレインは第５ノード（Ｎ３２）に接続され、ソースは、第２電位（ＶＧＬ）を有するノードに接続されている。第８ＮＭＯＳトランジスタ（ＭＮ３１）と第９ＮＭＯＳトランジスタ（ＭＮ３２）とは、第２電位（ＶＧＬ）を有する第６ノード（Ｎ３３）と第４ノード（Ｎ３１）の間に直列に接続されている。第２信号（Ｆ）は、第５ノード（Ｎ３２）から第１ＮＭＯＳトランジスタ（ＭＮ１）のゲートに供給される。
【００２６】
なお、上記では、第２駆動部（６）に、２組の互いに相補な信号（Ｃ、／Ｃ、Ｄ、／Ｄ）が供給されると記述されているが、第２駆動部（６）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。
【００２７】
他の実施形態では、第２駆動部（６）が、ソースが前記第２電位（ＶＧＬ）を有するノードに接続され、ドレインが第４ノード（Ｎ４１）に接続され、ゲートが第５ノード（Ｎ４２）に接続された第６ＮＭＯＳトランジスタ（ＭＮ４１）と、ソースが第２電位（ＶＧＬ）を有するノードに接続され、ドレインが第５ノード（Ｎ４２）に接続され、ゲートが第４ノード（Ｎ４１）に接続された第７ＮＭＯＳトランジスタ（ＭＮ４２）と、ゲートに第７信号（Ｃ）が供給された第６ＰＭＯＳトランジスタ（ＭＰ４３）と、ゲートに第８信号（Ｄ）が供給された第７ＰＭＯＳトランジスタ（ＭＰ４４）と、ゲートに前記第７信号（Ｃ）と相補の第９信号（／Ｃ）が供給された第８ＰＭＯＳトランジスタ（ＭＰ４１）と、ゲートに第８信号（Ｄ）と相補の第１０信号（／Ｄ）が供給された第９ＰＭＯＳトランジスタ（ＭＰ４２）とを備えている。第６ＰＭＯＳトランジスタ（ＭＰ４３）と第７ＰＭＯＳトランジスタ（ＭＰ４４）とは、第３電位（ＶＳＰ）を有する第６ノード（Ｎ４３）と第５ノード（Ｎ４２）の間に直列に接続されている。第８ＰＭＯＳトランジスタ（ＭＰ４１）及び第９ＰＭＯＳトランジスタ（ＭＰ４２）のドレインは第４ノード（Ｎ４１）に接続され、ソースは、第３電位（ＶＳＰ）を有するノードに接続されている。第２信号（Ｆ）は、第５ノード（Ｎ４２）から第１ＮＭＯＳトランジスタ（ＭＮ１）のゲートに供給される。
【００２８】
このような構成においても、第２駆動部（６）に供給される互いに相補な信号の組の数は、２に限定されず、３以上であってもよい。
【００２９】
本発明の他の観点では、選択回路が、第１乃至第Ｎブロック選択信号（ＢＬＫ１〜ＢＬＫＮ）と第１乃至第Ｍ出力選択信号（ＳＥＬ１〜ＳＥＬＭ）とを生成する制御論理回路と、第１乃至第Ｎ出力回路（５２１〜５２Ｎ）とを備えている。第１乃至第Ｎ出力回路（５２１〜５２Ｎ）のうちの第ｉ出力回路（５２ｉ）は、第１レベルシフト部（２ｉ）と、第１乃至第Ｍ出力部と、第１乃至第Ｍ出力端子（７１〜７Ｍ）とを具備している。第ｉ出力回路（５２ｉ）の第ｊ出力部（３ｊ、５ｊ、６ｊ、ＭＰ１−ｊ、ＭＰ２−ｊ）は、第ｉブロック選択信号（ＢＬＫｉ）と第ｊ出力選択信号（ＳＥＬｊ）とに応答して、Ｈｉｇｈレベルが基準電位より高い第１電位（ＶＧＨ）であり、Ｌｏｗレベルが基準電位より低い第２電位（ＶＧＬ）である第ｊ出力信号（ＳＯＵＴｊ）を第ｊ出力端子（７ｊ）から出力する。第ｉ出力回路（５２ｉ）の第１レベルシフト部（２ｉ）は、第ｉブロック選択信号（ＢＬＫｉ）に応答して、第１信号乃至第４信号（Ａｉ、／Ａｉ、Ｃｉ、／Ｃｉ）を生成する。第１信号（Ａｊ）及び第２信号（／Ａｊ）は、Ｈｉｇｈレベルが基準電位より高く第１電位（ＶＧＨ）よりも低い第３電位（ＶＳＰ）であり、Ｌｏｗレベルが基準電位より低く第２電位（ＶＧＬ）より高い第４電位（ＶＳＮ）である信号であり、且つ、互いに相補の信号である。第３信号（Ｃｊ）及び第４信号（／Ｃｊ）は、Ｈｉｇｈレベルが第３電位（ＶＳＰ）であり、Ｌｏｗレベルが基準電位である信号であり、且つ、互いに相補の信号である。第ｉ出力回路（５２ｉ）の第ｊ出力部は、第ｊ出力選択信号（ＳＥＬｊ）に応答して、第５信号乃至第８信号（Ｂｊ、／Ｂｊ、Ｄｊ、／Ｄｊ）を生成する第２レベルシフト部（３ｊ）と、第１信号（Ａｊ）、第２信号（／Ａｊ）、第５信号（Ｂｊ）、及び、第６信号（／Ｂｊ）に応答して第９信号（Ｅｊ）を生成する第１駆動部（５ｊ）と、第３信号（Ｃｊ）、第４信号（／Ｃｊ）、第７信号（Ｄｊ）、及び、第８信号（／Ｄｊ）に応答して第１０信号（Ｆｊ）を生成する第２駆動部（６ｊ）と、ソースが第１電位（ＶＧＨ）を有するノードに接続され、ドレインが第ｊ出力端子（７ｊ）に接続され、第９信号（Ｅｊ）がゲートに供給される第１ＰＭＯＳトランジスタ（ＭＰ１−ｊ）と、ソースが第２電位（ＶＧＬ）を有するノードに接続され、ドレインが第ｊ出力端子（７ｊ）に接続され、第１０信号（Ｆｊ）がゲートに供給される第１ＮＭＯＳトランジスタ（ＭＮ１−ｊ）とを具備する。第５信号（Ｂｊ）及び第６信号（／Ｂｊ）は、Ｈｉｇｈレベルが基準電位より高く第１電位（ＶＧＨ）よりも低い第３電位（ＶＳＰ）であり、Ｌｏｗレベルが基準電位より低く第２電位（ＶＧＬ）より高い第４電位（ＶＳＮ）である信号であり、且つ、互いに相補の信号である。第７信号（Ｄｊ）及び第８信号（／Ｄｊ）は、Ｈｉｇｈレベルが第３電位（ＶＳＰ）であり、Ｌｏｗレベルが基準電位である信号であり、且つ、互いに相補の信号である。
【００３０】
当該選択回路の一実施形態では、第１駆動部（５ｊ）が、ソースが第１電位（ＶＧＨ）を有するノードに接続され、ドレインが第１ノード（Ｎ１１）に接続され、ゲートが第２ノード（Ｎ１２）に接続された第２ＰＭＯＳトランジスタ（ＭＰ１１）と、ソースが第１電位（ＶＧＨ）を有するノードに接続され、ドレインが第２ノード（Ｎ１２）に接続され、ゲートが第１ノード（Ｎ１１）に接続された第３ＰＭＯＳトランジスタ（ＭＰ１２）と、ゲートに第１信号（Ａｊ）が供給された第２ＮＭＯＳトランジスタ（ＭＮ１３）と、ゲートに第５信号（Ｂｊ）が供給された第３ＮＭＯＳトランジスタ（ＭＮ１４）と、ゲートに第２信号（／Ａｊ）が供給された第４ＮＭＯＳトランジスタ（ＭＮ１１）と、ゲートに第６信号（／Ｂｊ）が供給された第５ＮＭＯＳトランジスタ（ＭＮ１２）とを備えている。第２ＮＭＯＳトランジスタ（ＭＮ１３）と第３ＮＭＯＳトランジスタ（ＭＮ１４）とは、第４電位（ＶＳＮ）を有する第３ノード（Ｎ１３）と第２ノード（Ｎ１２）の間に直列に接続されている。第４ＮＭＯＳトランジスタ（ＭＮ１１）及び第５ＮＭＯＳトランジスタ（ＭＮ１２）のドレインは第１ノード（Ｎ１１）に接続され、ソースは、第４電位（ＶＳＮ）を有するノードに接続されている。第９信号（Ｅｊ）は、第２ノード（Ｎ１２）から第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートに供給される。
【００３１】
当該選択回路の他の実施形態では、第１駆動部（５ｊ）が、第４電位（ＶＳＮ）を有するノードにソースが接続され、ドレインが第１ノード（Ｎ１１）に接続され、ゲートが第２ノード（Ｎ１２）に接続された第２ＮＭＯＳトランジスタ（ＭＮ２１）と、ソースが第４電位（ＶＳＮ）を有するノードに接続され、ドレインが第２ノード（Ｎ２２）に接続され、ゲートが第１ノード（Ｎ２１）に接続された第３ＮＭＯＳトランジスタ（ＭＮ２２）と、ゲートに第１信号（Ａｊ）が供給された第２ＰＭＯＳトランジスタ（ＭＰ２３）と、ゲートに第５信号（Ｂｊ）が供給された第３ＰＭＯＳトランジスタ（ＭＰ２４）と、ゲートに第２信号（／Ａｊ）が供給された第４ＰＭＯＳトランジスタ（ＭＰ２１）と、ゲートに第６信号（／Ｂｊ）が供給された第５ＰＭＯＳトランジスタ（ＭＰ２２）
とを備えている。第２ＰＭＯＳトランジスタ（ＭＰ２３）及び第３ＰＭＯＳトランジスタ（ＭＰ２４）のソースは、第１電位（ＶＧＨ）を有するノードに接続され、ドレインは第２ノード（Ｎ２２）に接続される。第４ＰＭＯＳトランジスタ（ＭＰ２１）と第５ＰＭＯＳトランジスタ（ＭＰ２２）とは、第１電位（ＶＧＨ）を有する第３ノード（Ｎ２３）と第１ノード（Ｎ２２）の間に直列に接続される。第９信号（Ｅｊ）は、第２ノード（Ｎ２２）から第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートに供給される。
【００３２】
当該選択回路の一実施形態では、第２駆動部（６ｊ）が、ソースが第３電位（ＶＳＰ）を有するノードに接続され、ドレインが第４ノード（Ｎ１１）に接続され、ゲートが第５ノードに接続された第６ＰＭＯＳトランジスタ（ＭＰ１１）と、ソースが第３電位（ＶＳＰ）を有するノードに接続され、ドレインが第５ノード（Ｎ１２）に接続され、ゲートが第４ノード（Ｎ１１）に接続された第７ＰＭＯＳトランジスタ（ＭＰ１２）と、ゲートに第３信号（Ｃｊ）が供給された第６ＮＭＯＳトランジスタ（ＭＮ１３）と、ゲートに第７信号（Ｄｊ）が供給された第７ＮＭＯＳトランジスタ（ＭＮ１４）と、ゲートに第４信号（／Ｃｊ）が供給された第８ＮＭＯＳトランジスタ（ＭＮ１１）と、ゲートに第８信号（／Ｄｊ）が供給された第９ＮＭＯＳトランジスタ（ＭＮ１２）とを備えている。第６ＮＭＯＳトランジスタ（ＭＮ１３）と第７ＮＭＯＳトランジスタ（ＭＮ１４）とは、第２電位（ＶＧＬ）を有する第６ノード（Ｎ１３）と第５ノード（Ｎ１２）の間に直列に接続されている。第８ＮＭＯＳトランジスタ（ＭＮ１１）及び第９ＮＭＯＳトランジスタ（ＭＮ１２）のドレインは第４ノード（Ｎ１１）に接続され、ソースは、第２電位（ＶＧＬ）を有するノードに接続される。第１０信号（Ｆｊ）は、第５ノードから第１ＮＭＯＳトランジスタ（ＭＮ１−ｊ）のゲートに供給される。
【００３３】
当該選択回路の他の実施形態では、第２駆動部（６ｊ）が、ソースが前記第２電位（ＶＧＬ）を有するノードに接続され、ドレインが第４ノード（Ｎ２２）に接続され、ゲートが第５ノード（Ｎ２２）に接続された第６ＮＭＯＳトランジスタ（Ｎ２１）と、ソースが第２電位（ＶＧＬ）を有するノードに接続され、ドレインが第５ノード（Ｎ２２）に接続され、ゲートが第４ノード（Ｎ２１）に接続された第７ＮＭＯＳトランジスタ（ＭＮ２２）と、ゲートに第３信号（Ｃｊ）が供給された第６ＰＭＯＳトランジスタ（ＭＰ２３）と、ゲートに第７信号（Ｄｊ）が供給された第７ＰＭＯＳトランジスタ（ＭＰ２４）と、ゲートに前記第４信号（／Ｃｊ）が供給された第８ＰＭＯＳトランジスタ（ＭＰ２１）と、ゲートに前記第８信号（／Ｄｊ）が供給された第９ＰＭＯＳトランジスタ（ＭＰ２２）
とを備えている。第６ＰＭＯＳトランジスタ（ＭＰ２３）及び第７ＰＭＯＳトランジスタ（ＭＰ２４）のドレインは第５ノード（Ｎ２２）に接続され、ソースは、前記第３電位（ＶＳＰ）を有するノードに接続されている。第８ＰＭＯＳトランジスタ（ＭＰ２１）と第９ＰＭＯＳトランジスタ（ＭＰ２２）とは、第３電位（ＶＳＰ）を有する第６ノード（Ｎ２３）と第４ノード（Ｎ２１）の間に直列に接続されている。第１０信号（Ｆｊ）は、第５ノード（Ｎ２２）から第１ＮＭＯＳトランジスタ（ＭＮ１−ｊ）のゲートに供給される。
【００３４】
このような構成の選択回路は、表示パネルを備える表示装置において、表示パネルのゲート線を駆動するゲートドライバ回路に応用され得る。この場合、ゲートドライバ回路の制御論理回路が、第１乃至第Ｎブロック選択信号と前記第１乃至第Ｍ出力選択信号を、シフトパルス及びドットクロックに応答して生成してもよい。
【００３５】
また、このような構成の選択回路は、行列に配置された素子を備えたマトリクス型装置において、素子の行を選択するために使用され得る。
【発明の効果】
【００３６】
本発明によれば、プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタのゲートを別々の回路で駆動する構成の出力回路において、必要なＭＯＳトランジスタの数を低減させることができる。
【図面の簡単な説明】
【００３７】
【図１】出力段のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートを別々の回路で駆動する出力回路の例を示す回路図である。
【図２】レベルシフタ回路の典型的な構成を示す回路図である。
【図３】ＮＡＮＤゲートの典型的な構成を示す回路図である。
【図４】本発明の第１の実施形態の出力回路の構成を示すブロック図である。
【図５Ａ】第１の実施形態において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の例を示す回路図である。
【図５Ｂ】第１の実施形態において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の他の例を示す回路図である。
【図６Ａ】第１の実施形態において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の例を示す回路図である。
【図６Ｂ】第１の実施形態において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の他の例を示す回路図である。
【図７】第１の実施形態の出力回路の変形例を示すブロック図である。
【図８Ａ】該変形例において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の例を示す回路図である。
【図８Ｂ】該変形例において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の他の例を示す回路図である。
【図９Ａ】該変形例において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の例を示す回路図である。
【図９Ｂ】該変形例において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＡＮＤ型レベルシフタ回路の構成の他の例を示す回路図である。
【図１０】本発明の第２の実施形態の出力回路の構成を示すブロック図である。
【図１１Ａ】第２の実施形態において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲ型レベルシフタ回路の構成の例を示す回路図である。
【図１１Ｂ】第２の実施形態において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲ型レベルシフタ回路の構成の他の例を示す回路図である。
【図１２Ａ】第２の実施形態において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲ型レベルシフタ回路の構成の例を示す回路図である。
【図１２Ｂ】第２の実施形態において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲ型レベルシフタ回路の構成の他の例を示す回路図である。
【図１３】第１の実施形態の出力回路の変形例を示すブロック図である。
【図１４Ａ】該変形例において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲレベルシフタ回路の構成の例を示す回路図である。
【図１４Ｂ】該変形例において出力段のＰＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲ型レベルシフタ回路の構成の他の例を示す回路図である。
【図１５Ａ】該変形例において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲ型レベルシフタ回路の構成の例を示す回路図である。
【図１５Ｂ】該変形例において出力段のＮＭＯＳトランジスタのゲートを駆動するために用いられるＮＯＲ型レベルシフタ回路の構成の他の例を示す回路図である。
【図１６】一実施形態における選択回路の構成を示すブロック図である。
【図１７】図１６の選択回路において使用される出力回路の構成を示すブロック図である。
【図１８】一実施形態における液晶表示装置の構成を示すブロック図である。
【図１９】図１８の液晶表示装置において用いられるゲートドライバ回路の構成を示すブロック図である。
【図２０】図１６の選択回路が適用された半導体記憶装置の構成を示すブロック図である。
【図２１】図２０の選択回路が適用されたセンサ装置の構成を示すブロック図である。
【発明を実施するための形態】
【００３８】
本発明の技術的意義の理解を容易にするために、まず、出力段のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートを別々の回路で駆動する出力回路について説明する。図１は、このような出力回路１００の例を示す回路図である。図１において、記号“ＭＰ１”は、出力段のＰＭＯＳトランジスタを示しており、記号“ＭＮ１”は、出力段のＮＭＯＳトランジスタを示している。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のドレインは、出力信号ＳＯＵＴを出力する出力端子１０７に共通に接続されている。ＰＭＯＳトランジスタＭＰ１のソースには、正の電圧ＶＧＨが供給され、ＮＭＯＳトランジスタＭＮ１のソースには、負の電圧ＶＧＬが供給される。即ち、ＰＭＯＳトランジスタＭＰ１のソースの電位はＶＧＨ（＞０）になり、ＮＭＯＳトランジスタのソースの電位は、ＶＧＬ（＜０）になる。
【００３９】
出力信号ＳＯＵＴの振幅を増大させたい場合（例えば、振幅を３０Ｖにまで増大させたい場合）、ＰＭＯＳトランジスタＭＰ１のソースの電位ＶＧＨ、及び、ＮＭＯＳトランジスタＭＮ１のソースの電位ＶＧＬの差を増大させる必要がある。一例では、出力信号ＳＯＵＴの振幅を３０Ｖまで増大させたい場合、電位ＶＧＨが＋１５Ｖ、電位ＶＧＬが−１５Ｖに設定される。
【００４０】
ここで、設計上、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１の最大ゲート−ソース電圧Ｖｇｓｐに制約がある場合がある。例えば、製造プロセスの関係で、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１として、耐圧がそれほど高くないＭＯＳトランジスタを用いざるを得ない場合がある。このような制約を克服するための一つの手法は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のゲートを、供給される電源電圧が異なる別々の駆動回路で駆動することである。図１では、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートが、それぞれ、駆動回路１０５、１０６で駆動されている。更に、駆動回路１０５、１０６に供給される電圧を適切に設定することで、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲート−ソース電圧を抑制することができる。
【００４１】
例えば、図１の出力回路１００では、駆動回路１０５が、上述の電圧ＶＧＨと電圧ＶＳＮとで動作しており、駆動回路１０６が、電圧ＶＳＰと電圧ＶＧＬとで動作している。例えば、電圧ＶＧＨが＋１５Ｖ、電圧ＶＧＬが−１５Ｖに設定される場合、駆動回路１０５に供給される電圧ＶＳＮを−５Ｖ、駆動回路１０６に供給される電圧ＶＳＰを＋５Ｖに設定すれば、ＰＭＯＳトランジスタＭＰ１のゲート−ソース電圧Ｖｇｓｐを−２０Ｖ、ＮＭＯＳトランジスタＭＮ１のゲート−ソース電圧Ｖｇｓｐを＋２０Ｖ程度に抑制できる。
【００４２】
ここで、出力信号ＳＯＵＴの値が、ＬＳＩにおいて一般的に用いられる電圧振幅（例えば、５Ｖ）を有する２つの制御信号Ｓ１、Ｓ２によって制御される場合を考える。この場合、制御信号Ｓ１、Ｓ２を、駆動回路１０５、１０６の入力レベルに適合した信号振幅を有するようにレベルシフトを行うと共に、駆動回路１０５、１０６において論理演算を行う必要がある。図１の出力回路１００は、このような動作を行うように構成されており、制御信号Ｓ１、Ｓ２の両方が“１”（又はＨｉｇｈレベル）であるときに、出力信号ＳＯＵＴがＨｉｇｈレベル（即ち、電位ＶＧＨ）、それ以外の場合には出力信号ＳＯＵＴがＬｏｗレベル（即ち、電位ＶＧＬ）になるように構成されている。以下、図１の出力回路１００について詳細に説明する。
【００４３】
なお、図１において、電圧ＶＧＨ、ＶＳＰ、ＶＳＮ、ＶＧＬは、下記の関係：
ＶＧＨ＞ＶＳＰ＞０＞ＶＳＮ＞ＶＧＬ
を満たしている一組の電圧である。一例としては、電圧ＶＧＨは＋１５Ｖ、電圧ＶＳＰは＋５Ｖ、電圧ＶＳＮは−５Ｖ、電圧ＶＧＬは−１５Ｖであり、この場合、出力信号ＳＯＵＴの電圧振幅は３０Ｖになる。
【００４４】
図１の出力回路１００は、レベルシフタ１０１〜１０４と、駆動回路１０５、１０６と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１とを備えている。レベルシフタ１０１は、制御信号Ｓ１を、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが基準電位（最も典型的には、接地電位）である信号Ｃ、／Ｃに変換する。同様に、レベルシフタ１０２は、制御信号Ｓ２を、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが基準電位（又は接地電位）である信号Ｃ、／Ｃに変換する。レベルシフタ１０３は、信号Ｃ、／Ｃを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＳＮである信号Ａ、／Ａに変換する。同様に、レベルシフタ１０４は、信号Ｄ、／Ｄを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＳＮである信号Ｂ、／Ｂに変換する。
【００４５】
駆動回路１０５は、信号Ａ、／Ａ、Ｂ、／ＢからＰＭＯＳトランジスタＭＰ１のゲートを駆動する信号Ｅを生成する。駆動回路１０５は、レベルシフタ１１１、１１２と、ＮＡＮＤゲート１１３とを備えている。レベルシフタ１１１は、信号Ａ、／Ａを、Ｈｉｇｈレベルが電位ＶＧＨであり、Ｌｏｗレベルが電位ＶＳＮである信号Ｐに変換する。レベルシフタ１１２は、信号Ｂ、／Ｂを、Ｈｉｇｈレベルが電位ＶＧＨであり、Ｌｏｗレベルが電位ＶＳＮである信号Ｑに変換する。ＮＡＮＤゲート１１３は、信号Ｐ、ＱのＮＡＮＤ論理である信号Ｅを出力する。ＮＡＮＤゲート１１３は、電圧ＶＧＨと電圧ＶＳＮの供給を受けて動作する回路であり、よって、信号Ｅは、Ｈｉｇｈレベルが電位ＶＧＨであり、Ｌｏｗレベルが電位ＶＳＮである信号である。このような構成の駆動回路１０５を用いることにより、ＰＭＯＳトランジスタＭＰ１のソース−ゲート間電圧の絶対値を電圧（ＶＧＨ−ＶＳＮ）にまで抑制でき、耐圧が高くないＰＭＯＳトランジスタをＰＭＯＳトランジスタＭＰ１として用いることができる。例えば、駆動回路１０５に供給される電圧ＶＧＨが＋１５Ｖ、電圧ＶＳＮが−５Ｖであれば、ＰＭＯＳトランジスタＭＰ１のソース−ゲート間電圧の絶対値を、２０Ｖに抑制できることになる。
【００４６】
駆動回路１０６は、信号Ｃ、／Ｃ、Ｄ、／ＤからＮＭＯＳトランジスタＭＮ１のゲートを駆動する信号Ｆを生成する。駆動回路１０６は、レベルシフタ１１４、１１５と、ＮＡＮＤゲート１１６とを備えている。レベルシフタ１１４は、信号Ｃ、／Ｃを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＧＬである信号Ｒに変換する。レベルシフタ１１５は、信号Ｄ、／Ｄを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＧＬである信号Ｓに変換する。ＮＡＮＤゲート１１６は、信号Ｒ、ＳのＮＡＮＤ論理である信号Ｆを出力する。ここで、ＮＡＮＤゲート１１６は、電圧ＶＳＰと電圧ＶＧＬの供給を受けて動作する回路であり、よって、信号Ｆは、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＧＬである信号である。このような構成の駆動回路１０６を用いることにより、ＮＭＯＳトランジスタＭＮ１のソース−ゲート間電圧を電圧（ＶＳＰ−ＶＧＬ）にまで抑制でき、耐圧が高くないＮＭＯＳトランジスタをＮＭＯＳトランジスタＭＮ１として用いることができる。例えば、駆動回路１０５に供給される電圧ＶＳＰが＋５Ｖ、電圧ＶＧＬが−１５Ｖであれば、ＮＭＯＳトランジスタＭＮ１のソース−ゲート間電圧を、＋２０Ｖに抑制できることになる。
【００４７】
ここで、発明者の検討によると、図１の出力回路１００には、駆動回路１０５、１０６を構成するために必要なＭＯＳトランジスタの数において改良の余地がある。駆動回路１０５、１０６は、いずれも、２つのレベルシフタと１つのＮＡＮＤゲートとを備えている。ここで、最も典型的な構成のレベルシフタは、図２に図示されているように、６つのＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ２〜ＭＰ５、ＮＭＯＳトランジスタＭＮ２、ＭＮ３）で構成され、最も典型的な構成のＮＡＮＤゲートは、図３に図示されているように、４つのＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ６、ＭＰ７、ＮＭＯＳトランジスタＭＮ６、ＭＮ７）で構成される。これは、駆動回路１０５、１０６が、それぞれ、１６個のＭＯＳトランジスタで構成されることを意味している。発明者の検討によれば、より少ない数のＭＯＳトランジスタで、駆動回路１０５、１０６の機能を実現できる。以下に述べられる本発明の実施形態では、駆動回路１０５、１０６の構成が改良され、これにより、出力回路のＭＯＳトランジスタの数が低減される。以下、本発明の実施形態について詳細に説明する。
【００４８】
（第１の実施形態）
図４は、本発明の第１の実施形態の出力回路１の構成を示す回路図である。本実施形態では、出力回路１が、制御信号Ｓ１、Ｓ２に応答して出力信号ＳＯＵＴを出力するように構成されている。詳細には、制御信号Ｓ１、Ｓ２の両方が、いずれもＨｉｇｈレベル（又は、論理“１”）である場合に、出力信号ＳＯＵＴがＨｉｇｈレベルにプルアップされ、それ以外の場合（即ち、制御信号Ｓ１、Ｓ２の少なくとも一方がＬｏｗレベル（又は、論理“０”）である場合）、出力信号ＳＯＵＴがＬｏｗレベルにプルダウンされる。ここで、出力信号ＳＯＵＴのＨｉｇｈレベルは電位ＶＧＨであり、Ｌｏｗレベルは電位ＶＧＬである。一例としては、電位ＶＧＨが＋１５Ｖであり、電位ＶＧＬは−１５Ｖである。
【００４９】
具体的な構成としては、出力回路１は、レベルシフト部２、３と、ＮＡＮＤ型レベルシフタ回路５、６と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１とを備えている。
【００５０】
レベルシフト部２は、制御信号Ｓ１に対してレベルシフトを行って信号Ａ、／Ａ、Ｃ、／Ｃを生成する回路部分であり、レベルシフタ１１、１２を備えている。レベルシフタ１１は、制御信号Ｓ１を、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが基準電位である信号Ｃ、／Ｃに変換する。ここで、基準電位としては、接地電位が使用され得る。また、信号Ｃは、制御信号Ｓ１と同一論理の信号であり、信号／Ｃは、信号Ｃと相補の信号である。レベルシフタ１２は、信号Ｃ、／Ｃを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＳＮである信号Ａ、／Ａに変換する。ここで、信号Ａは、信号Ｃと同一論理（即ち、制御信号Ｓ１と同一論理）の信号であり、信号／Ａは、信号Ａと相補の信号である。
【００５１】
レベルシフト部３は、制御信号Ｓ２に対してレベルシフトを行って信号Ｂ、／Ｂ、Ｄ、／Ｄを生成する回路部分であり、レベルシフタ１３、１４を備えている。レベルシフタ１３は、制御信号Ｓ２を、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが基準電位（又は接地電位）である信号Ｄ、／Ｄに変換する。ここで、信号Ｄは、制御信号Ｓ２と同一論理の信号であり、信号／Ｄは、信号Ｄと相補の信号である。レベルシフタ１４は、信号Ｄ、／Ｄを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＳＮである信号Ｂ、／Ｂに変換する。信号Ｂは、信号Ｄと同一論理（即ち、制御信号Ｓ２と同一論理）の信号であり、信号／Ｂは、信号Ｂと相補の信号である。
【００５２】
ＮＡＮＤ型レベルシフタ回路５は、信号Ａ、／Ａ、Ｂ、／ＢからＰＭＯＳトランジスタＭＰ１のゲートを駆動する信号Ｅを生成する駆動回路部である。信号Ｅは、その論理が信号Ａ、ＢのＮＡＮＤ論理であるように生成される。ここで、ＮＡＮＤ型レベルシフタ回路５は、電圧ＶＧＨ及び電圧ＶＳＮの供給を受けて動作するように構成されており、よって、信号Ｅは、Ｈｉｇｈレベルが電位ＶＧＨであり、Ｌｏｗレベルが電位ＶＳＮである信号である。後述されるように、本実施形態のＮＡＮＤ型レベルシフタ回路５は、図１の駆動回路１０５と比較して少ない数のＭＯＳトランジスタで構成される。ＮＡＮＤ型レベルシフタ回路５の構成については、後に説明する。
【００５３】
ＮＡＮＤ型レベルシフタ回路６は、信号Ｃ、／Ｃ、Ｄ、／ＤからＮＭＯＳトランジスタＭＮ１のゲートを駆動する信号Ｆを生成する駆動回路部として動作する。信号Ｆは、その論理が信号Ｃ、ＤのＮＡＮＤ論理であるように生成される。ここで、ＮＡＮＤ型レベルシフタ回路６は、電圧ＶＳＰ及び電圧ＶＧＬの供給を受けて動作するように構成されており、よって、信号Ｆは、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＧＬである信号である。後述されるように、本実施形態のＮＡＮＤ型レベルシフタ回路６は、図１の駆動回路１０６と比較して少ない数のＭＯＳトランジスタで構成される。ＮＡＮＤ型レベルシフタ回路６の構成については、後に説明する。
【００５４】
ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１は、出力回路１の出力段を構成している。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のドレインは、出力信号ＳＯＵＴを出力する出力端子７に共通に接続されている。ＰＭＯＳトランジスタＭＰ１のソースには電圧ＶＧＨが供給され、ＮＭＯＳトランジスタＭＮ１のソースには電圧ＶＧＬが供給される。
【００５５】
このような構成の出力回路１では、制御信号Ｓ１、Ｓ２が、いずれもＨｉｇｈレベル（又は、論理“１”）である場合に、信号Ｅ、Ｆの両方がＬｏｗレベルになり、出力信号ＳＯＵＴがＨｉｇｈレベル（電位ＶＧＨ）にプルアップされる。それ以外の場合（即ち、制御信号Ｓ１、Ｓ２の少なくとも一方がＬｏｗレベル（又は、論理“０”）である場合）、信号Ｅ、Ｆの両方がＨｉｇｈレベルになり、出力信号ＳＯＵＴがＬｏｗレベル（電位ＶＧＬ）にプルダウンされる。電位ＶＧＨ、電位ＶＧＬの絶対値を増大させることで、出力信号ＳＯＵＴの電圧振幅を増大させることができ、例えば、電位ＶＧＨが１５Ｖ、電位ＶＧＬが−１５Ｖである場合、出力信号ＳＯＵＴの振幅が３０Ｖになる。
【００５６】
なお、上述の出力回路１の構成では、制御信号Ｓ１がレベルシフト部２のレベルシフタ１１に供給されているが、制御信号Ｓ１に加え、制御信号Ｓ１と相補の制御信号／Ｓ１がレベルシフタ１１に供給されてもよい。同様に、上述の出力回路１の構成では、制御信号Ｓ２がレベルシフト部３のレベルシフタ１３に供給されているが、制御信号Ｓ２に加え、制御信号Ｓ２と相補の制御信号／Ｓ２がレベルシフタ１３に供給されてもよい。
【００５７】
本実施形態の出力回路１の一つの特徴は、ＮＡＮＤ型レベルシフタ回路５、６が、２つの機能：レベルシフトの機能と、ＮＡＮＤ演算の機能を持ちながら、少ない数のＭＯＳトランジスタで構成できることにある。以下、本実施形態におけるＮＡＮＤ型レベルシフタ回路５、６の構成について説明する。
【００５８】
図５Ａは、一実施形態におけるＮＡＮＤ型レベルシフタ回路５の構成を示す回路図である。図５ＡのＮＡＮＤ型レベルシフタ回路５は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４とを備えている。
【００５９】
ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のソースは、電圧ＶＧＨが供給されるノード、即ち、電位ＶＧＨを有するノードに接続されており、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のドレインは、それぞれ、ノードＮ１１、Ｎ１２に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートはノードＮ１２に接続され、ＰＭＯＳトランジスタＭＰ１２のゲートはノードＮ１１に接続されている。
【００６０】
ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のドレインは、ノードＮ１１に共通に接続されており、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のソースは、電圧ＶＳＮが供給されるノード、即ち、電位ＶＳＮを有するノードに接続される。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートには、それぞれ、信号／Ａ、／Ｂが供給される。
【００６１】
ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４は、ノードＮ１２、Ｎ１３の間に直列に接続されており、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４は、その一方のゲートに信号Ａが供給され、他方のゲートに信号Ｂが供給されている。ここで、ノードＮ１３には電圧ＶＳＮが供給されている。即ち、ノードＮ１３の電位は、電位ＶＳＮである。より具体的には、図５Ａの構成では、ＮＭＯＳトランジスタＭＮ１３は、そのドレインがノードＮ１２に接続され、ソースがＮＭＯＳトランジスタＭＮ１４のドレインに接続され、ゲートには信号Ａが供給される。また、ＮＭＯＳトランジスタＭＮ１４は、そのゲートに信号Ｂが供給され、そのソースがノードＮ１３に接続される。
【００６２】
なお、図５Ａでは、信号／Ａ、／Ｂが、それぞれＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに供給されているが、信号／ＢがＮＭＯＳトランジスタＭＮ１１のゲートに供給され、信号／ＡがＮＭＯＳトランジスタＭＮ１２のゲートに供給されてもよい。また、図５Ａでは、信号Ａ、Ｂが、それぞれＮＭＯＳトランジスタＭＮ１３、ＭＮ１４のゲートに供給されているが、信号ＡがＮＭＯＳトランジスタＭＮ１４のゲートに供給され、信号ＢがＮＭＯＳトランジスタＭＮ１３のゲートに供給されてもよい。
【００６３】
このような構成のＮＡＮＤ型レベルシフタ回路５では、信号Ａ、ＢのＮＡＮＤ論理であり、且つ、Ｈｉｇｈレベルが電位ＶＧＨ、Ｌｏｗレベルが電位ＶＳＮである信号Ｅが、ノードＮ１２から出力される。ここで、図１の駆動回路１０５は、レベルシフト動作と、信号Ａ、ＢのＮＡＮＤ論理を演算する動作とを行うために１６個のＭＯＳトランジスタが必要であるのに対し、図５ＡのＮＡＮＤ型レベルシフタ回路５は、６個のＭＯＳトランジスタにより、同一の動作を実現することができることに留意されたい。このように、図５ＡのＮＡＮＤ型レベルシフタ回路５の構成によれば、少ない数のＭＯＳトランジスタでレベルシフト動作と、信号Ａ、ＢのＮＡＮＤ論理を演算する動作とを実現することができる。
【００６４】
図５Ｂは、ＮＡＮＤ型レベルシフタ回路５の他の構成を示す回路図である。図５ＢのＮＡＮＤ型レベルシフタ回路５は、ＮＭＯＳトランジスタＭＮ２１、２２と、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２４とを備えている。
【００６５】
ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のソースは、電圧ＶＳＮが供給されるノード、即ち、電位ＶＳＮを有するノードに接続されており、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のドレインは、それぞれ、ノードＮ２１、Ｎ２２に接続されている。ＮＭＯＳトランジスタＭＮ２１のゲートはノードＮ２２に接続され、ＮＭＯＳトランジスタＭＮ２２のゲートはノードＮ２１に接続されている。
【００６６】
ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、ノードＮ２１、Ｎ２３の間に直列に接続されており、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、その一方のゲートに信号／Ａが供給され、他方のゲートに信号／Ｂが供給されている。ここで、ノードＮ２３には電圧ＶＧＨが供給され、よってノードＮ２３の電位は、電位ＶＧＨである。より具体的には、図５Ｂの構成では、ＰＭＯＳトランジスタＭＰ２１は、そのドレインがノードＮ２３に接続され、ソースがＰＭＯＳトランジスタＭＰ２２のドレインに接続され、ゲートには信号／Ａが供給される。また、ＰＭＯＳトランジスタＭＰ２２は、そのゲートに信号／Ｂが供給され、そのソースがノードＮ２１に接続される。
【００６７】
ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のドレインは、ノードＮ２２に共通に接続されており、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のソースは、電圧ＶＧＨが供給されるノード、即ち、電位ＶＧＨを有するノードに接続される。ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のゲートには、それぞれ、信号Ａ、Ｂが供給される。
【００６８】
なお、図５Ｂでは、信号／Ａ、／Ｂが、それぞれＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートに供給されているが、信号／ＢがＰＭＯＳトランジスタＭＰ２１のゲートに供給され、信号／ＡがＰＭＯＳトランジスタＭＰ２２のゲートに供給されてもよい。また、図５Ｂでは、信号Ａ、Ｂが、それぞれＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のゲートに供給されているが、信号ＡがＰＭＯＳトランジスタＭＰ２４のゲートに供給され、信号ＢがＰＭＯＳトランジスタＭＰ２３のゲートに供給されてもよい。
【００６９】
このような構成のＮＡＮＤ型レベルシフタ回路５でも、信号Ａ、ＢのＮＡＮＤ論理であり、且つ、Ｈｉｇｈレベルが電位ＶＧＨ、Ｌｏｗレベルが電位ＶＳＮである信号Ｅが、ノードＮ２２から出力される。ここで、図５ＢのＮＡＮＤ型レベルシフタ回路５も、６個のＭＯＳトランジスタにより、レベルシフト動作と、信号Ａ、ＢのＮＡＮＤ論理を演算する動作とを実現することができることに留意されたい。このように、図５ＢのＮＡＮＤ型レベルシフタ回路５の構成によれば、少ない数のＭＯＳトランジスタでレベルシフト動作と、信号Ａ、ＢのＮＡＮＤ論理を演算する動作とを実現することができる。
【００７０】
図６Ａ、図６Ｂは、本実施形態におけるＮＡＮＤ型レベルシフタ回路６の構成を示す回路図である。ＮＡＮＤ型レベルシフタ回路６は、入力される信号及び供給される電圧が相違する以外、ＮＡＮＤ型レベルシフタ回路５と同一の構成を有している。
【００７１】
詳細には、図６ＡのＮＡＮＤ型レベルシフタ回路６は、図５ＡのＮＡＮＤ型レベルシフタ回路５において、信号Ａ、／Ａ、Ｂ、／Ｂの代わりに信号Ｃ、／Ｃ、Ｄ、／Ｄがそれぞれ供給され、電圧ＶＧＨ、ＶＳＮの代わりに電圧ＶＳＰ、ＶＧＬがそれぞれ供給された構成を有している。信号Ｃ、ＤのＮＡＮＤ論理に対応する信号Ｆは、ノードＮ１２から出力される。ここで、信号Ｆは、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＧＬである信号として出力される。
【００７２】
また、図６ＢのＮＡＮＤ型レベルシフタ回路６は、図５ＢのＮＡＮＤ型レベルシフタ回路５において、信号Ａ、／Ａ、Ｂ、／Ｂの代わりに、それぞれ信号Ｃ、／Ｃ、Ｄ、／Ｄが供給され、電圧ＶＧＨ、ＶＳＮの代わりにそれぞれ電圧ＶＳＰ、ＶＧＬが供給された構成を有している。信号Ｃ、ＤのＮＡＮＤ論理に対応する信号Ｆは、ノードＮ２２から出力される。
【００７３】
以上に説明されているように、本実施形態の出力回路１では、少ない数（本実施形態では６個）のＭＯＳトランジスタで構成されるＮＡＮＤ型レベルシフタ回路５が、出力段のＰＭＯＳトランジスタＭＰ１のゲートを駆動するために使用され、これにより、出力段のＰＭＯＳトランジスタＭＰ１のゲートを駆動する回路のＭＯＳトランジスタの数が低減されている。また、本実施形態の出力回路１では、少ない数（本実施形態では６個）のＭＯＳトランジスタで構成されるＮＡＮＤ型レベルシフタ回路６が、出力段のＮＭＯＳトランジスタＭＮ１のゲートを駆動するために使用され、これにより、出力段のＮＭＯＳトランジスタＭＮ１のゲートを駆動する回路のＭＯＳトランジスタの数が低減されている。
【００７４】
なお、上記の本実施形態の出力回路１では、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートの両方について、各ゲートを駆動するために６個のＭＯＳトランジスタで構成される上述のＮＡＮＤ型レベルシフタ回路が使用されるが、一方のみに６個のＭＯＳトランジスタで構成されるＮＡＮＤ型レベルシフタ回路を用いても良い。この場合でも、ＭＯＳトランジスタの数を少なくする効果が得られる。ただし、ＭＯＳトランジスタの数を少なくするという観点からは、本実施形態のように、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートの両方について上述の構成のＮＡＮＤ型レベルシフタ回路５、６を用いることが好ましい。
【００７５】
なお、上述の第１の実施形態の出力回路１は、２本の制御信号（Ｓ１、Ｓ２）に応答して出力信号ＳＯＵＴを出力するように構成されているが、３以上の制御信号（Ｓ１、Ｓ２、Ｓ３）に応答して出力信号ＳＯＵＴを出力するように構成されてもよい。この場合、レベルシフタ部（２、３）の数が、制御信号の数に併せて増加されると共に、ＮＡＮＤ型レベルシフタ回路５、６の構成も変更される。
【００７６】
図７は、３本の制御信号Ｓ１、Ｓ２、Ｓ３に応答して出力信号ＳＯＵＴを出力するように構成された出力回路１の構成を示す回路図である。図７の出力回路１では、制御信号Ｓ１、Ｓ２、Ｓ３の全てがＨｉｇｈレベル（又は、論理“１”）である場合に、出力信号ＳＯＵＴがＨｉｇｈレベルにプルアップされる。それ以外の場合（即ち、制御信号Ｓ１、Ｓ２、Ｓ３の少なくとも一つがＬｏｗレベル（又は、論理“０”）である場合）、出力信号ＳＯＵＴがＬｏｗレベルにプルダウンされる。ここで、出力信号ＳＯＵＴのＨｉｇｈレベルは電位ＶＧＨであり、Ｌｏｗレベルは電位ＶＧＬである。
【００７７】
詳細には、図７の出力回路１では、レベルシフト部４が追加されると共に、ＮＡＮＤ型レベルシフタ回路５、６の入力の数が増加される。レベルシフト部４は、制御信号Ｓ３に対してレベルシフトを行って信号Ｇ、／Ｇ、Ｈ、／Ｈを生成する回路部分であり、レベルシフタ１５、１６を備えている。レベルシフタ１５は、制御信号Ｓ３を、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが基準電位（又は、接地電位）である信号Ｈ、／Ｈに変換する。ここで、信号Ｈは、制御信号Ｓ３と同一論理の信号であり、信号／Ｈは、信号Ｈと相補の信号である。レベルシフタ１６は、信号Ｈ、／Ｈを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＳＮである信号Ｇ、／Ｇに変換する。ここで、信号Ｇは、信号Ｈと同一論理（即ち、制御信号Ｓ３と同一論理）の信号であり、信号／Ｈは、信号Ｈと相補の信号である。
【００７８】
図８Ａは、図７の出力回路１におけるＮＡＮＤ型レベルシフタ回路５の構成の例を示す回路図である。図８ＡのＮＡＮＤ型レベルシフタ回路５の構成は、図５ＡのＮＡＮＤ型レベルシフタ回路５の構成と類似しているが、ノードＮ１１に並列に接続されるＮＭＯＳトランジスタの数と、ノードＮ１２、Ｎ１３の間に直列に接続されるＮＭＯＳトランジスタの数が相違している。詳細には、図８ＡのＮＡＮＤ型レベルシフタ回路５には、ドレインがノードＮ１１に接続され、ゲートに信号／Ｇが供給され、ソースに電圧ＶＳＮが供給されるノード（即ち、電位ＶＳＮを有するノード）に接続されたＮＭＯＳトランジスタＭＮ１５が追加される。加えて、ノードＮ１２、Ｎ１３の間に、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４と直列に接続され、且つ、ゲートに信号Ｇが供給されたＮＭＯＳトランジスタＭＮ１６が追加される。このような構成のＮＡＮＤ型レベルシフタ回路５では、信号Ｅは、信号Ａ、Ｂ、ＧのＮＡＮＤ論理に対応する信号として生成される。
【００７９】
なお、図８Ａの構成では、ノードＮ１２、Ｎ１３の間に直列に接続されたＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１６のゲートに、それぞれ、信号Ａ、Ｂ、Ｇが供給されているが、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１６のゲートのそれぞれに供給される信号は、信号Ａ、Ｂ、Ｇのうちから選択され、且つ、互いに異なっていれば、いずれの信号が供給されてもよい。
【００８０】
なお、出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合（即ち、レベルシフタ部の数が制御信号の数に合わせて増加される場合）には、ノードＮ１１に並列に接続されるＮＭＯＳトランジスタの数、及びノードＮ１２、Ｎ１３の間に直列に接続されるＮＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【００８１】
図８Ｂは、図７の出力回路１におけるＮＡＮＤ型レベルシフタ回路５の構成の他の例を示す回路図である。図８ＢのＮＡＮＤ型レベルシフタ回路５の構成は、図５ＢのＮＡＮＤ型レベルシフタ回路５の構成と類似しているが、ノードＮ２１、Ｎ２３の間に直列に接続されるＮＭＯＳトランジスタの数と、ノードＮ２２に並列に接続されるＮＭＯＳトランジスタの数が相違している。
【００８２】
詳細には、図８ＢのＮＡＮＤ型レベルシフタ回路５には、ノードＮ２１、Ｎ２３の間に、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４と直列に接続され、且つ、ゲートに信号／Ｇが供給されたＰＭＯＳトランジスタＭＰ２５が追加される。加えて、ドレインがノードＮ２２に接続され、ゲートに信号Ｇが供給され、電圧ＶＧＨが供給されるノード（電位ＶＧＨを有するノード）にソースが接続されたＰＭＯＳトランジスタＭＰ２６が追加される。このような構成のＮＡＮＤ型レベルシフタ回路５では、信号Ｅは、信号Ａ、Ｂ、ＧのＮＡＮＤ論理に対応する信号として生成される。
【００８３】
なお、図８Ｂの構成では、ノードＮ２１、Ｎ２３の間に直列に接続されたＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２５のゲートに、それぞれ、信号／Ａ、／Ｂ、／Ｇが供給されているが、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２５のゲートのそれぞれに供給される信号は、信号／Ａ、／Ｂ、／Ｇのうちから選択され、且つ、互いに異なっていれば、いずれの信号が供給されてもよい。
【００８４】
出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合（即ち、レベルシフタ部の数が制御信号の数に合わせて増加される場合）には、ノードＮ２２に並列に接続されるＰＭＯＳトランジスタの数、及びノードＮ２１、Ｎ２３の間に直列に接続されるＰＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【００８５】
図９Ａ、図９Ｂは、図７の出力回路１におけるＮＡＮＤ型レベルシフタ回路６の構成を示す回路図である。図７の出力回路１におけるＮＡＮＤ型レベルシフタ回路６は、入力される信号及び供給される電圧が相違する以外、図８Ａ、図８ＢのＮＡＮＤ型レベルシフタ回路５と同一の構成を有している。
【００８６】
詳細には、図９ＡのＮＡＮＤ型レベルシフタ回路６は、図８ＡのＮＡＮＤ型レベルシフタ回路５において、信号Ａ、／Ａ、Ｂ、／Ｂ、Ｇ、／Ｇの代わりに信号Ｃ、／Ｃ、Ｄ、／Ｄ、Ｈ、／Ｈがそれぞれ供給され、電圧ＶＧＨ、ＶＳＮの代わりに電圧ＶＳＰ、ＶＧＬがそれぞれ供給された構成を有している。信号Ｃ、Ｄ、ＨのＮＡＮＤ論理に対応する信号Ｆは、ノードＮ１２から出力される。
【００８７】
図９ＡのＮＡＮＤ型レベルシフタ回路６についても、出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合には、ノードＮ１１に並列に接続されるＮＭＯＳトランジスタの数及びノードＮ１２、Ｎ１３の間に直列に接続されるＮＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【００８８】
また、図９ＢのＮＡＮＤ型レベルシフタ回路６は、図８ＢのＮＡＮＤ型レベルシフタ回路５において、信号Ａ、／Ａ、Ｂ、／Ｂ、Ｇ、／Ｇの代わりに信号Ｃ、／Ｃ、Ｄ、／Ｄ、Ｈ、／Ｈがそれぞれ供給され、電圧ＶＧＨ、ＶＳＮの代わりに電圧ＶＳＰ、ＶＧＬがそれぞれ供給された構成を有している。信号Ｃ、Ｄ、ＨのＮＡＮＤ論理に対応する信号Ｆは、ノードＮ２２から出力される。
【００８９】
図９ＢのＮＡＮＤ型レベルシフタ回路６についても、出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合（即ち、レベルシフタ部の数が制御信号の数に合わせて増加される場合）には、ノードＮ２２に並列に接続されるＰＭＯＳトランジスタの数、及びノードＮ２１、Ｎ２３の間に直列に接続されるＰＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【００９０】
（第２の実施形態）
図１０は、本発明の第２の実施形態の出力回路１Ａの構成を示す回路図である。第２の実施形態の出力回路１Ａも、制御信号Ｓ１、Ｓ２に応答して出力信号ＳＯＵＴを出力するように構成されている。ただし、本実施形態では、制御信号Ｓ１、Ｓ２の両方が、いずれもＬｏｗレベル（又は、論理“０”）である場合に、出力信号ＳＯＵＴがＬｏｗレベルにプルダウンされ、それ以外の場合（即ち、制御信号Ｓ１、Ｓ２の少なくとも一方がＨｉｇｈレベル（又は、論理“１”）である場合）、出力信号ＳＯＵＴがＨｉｇｈレベルにプルアップされる。ここで、出力信号ＳＯＵＴのＨｉｇｈレベルは電圧ＶＧＨであり、Ｌｏｗレベルは電圧ＶＧＬである。一例としては、電圧ＶＧＨが＋１５Ｖであり、電圧ＶＧＬは−１５Ｖである。
【００９１】
第２の実施形態の出力回路１Ａは、第１の実施形態の出力回路１と比較すると、ＮＡＮＤ型レベルシフタ回路５、６の代わりに、ＮＯＲ型レベルシフタ回路５Ａ、６Ａが用いられる点で相違する。第２の実施形態の出力回路１Ａの他の構成は、第１の実施形態の出力回路１と同一である。
【００９２】
図１１Ａは、第２の実施形態におけるＮＯＲ型レベルシフタ回路５Ａの構成の例を示す回路図である。図８ＡのＮＯＲ型レベルシフタ回路５Ａは、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２と、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４とを備えている。
【００９３】
ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のソースは、電圧ＶＧＨが供給されるノード、即ち、電位ＶＧＨを有するノードに接続されており、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のドレインは、それぞれ、ノードＮ３１、Ｎ３２に接続されている。ＰＭＯＳトランジスタＭＰ３１のゲートはノードＮ３２に接続され、ＰＭＯＳトランジスタＭＰ３２のゲートはノードＮ３１に接続されている。
【００９４】
ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、ノードＮ３１、Ｎ３３の間に直列に接続されており、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、その一方のゲートに信号／Ａが供給され、他方のゲートに信号／Ｂが供給されている。ここで、ノードＮ３３には電圧ＶＳＮが供給されており、ノードＮ３３の電位は電位ＶＳＮである。より具体的には、図１１Ａの構成では、ＮＭＯＳトランジスタＭＮ３１は、そのドレインがノードＮ３１に接続され、ソースがＮＭＯＳトランジスタＭＮ３２のドレインに接続され、ゲートには信号／Ａが供給される。また、ＮＭＯＳトランジスタＭＮ３２は、そのゲートに信号／Ｂが供給され、そのソースがノードＮ３３に接続される。
【００９５】
ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のドレインは、ノードＮ３２に共通に接続されており、ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のソースは電圧ＶＳＮが供給されるノード、即ち、電位ＶＳＮを有するノードに接続される。ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のゲートには、それぞれ、信号Ａ、Ｂが供給される。
【００９６】
なお、図１１Ａでは、信号／Ａ、／Ｂが、それぞれＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のゲートに供給されているが、信号／ＢがＮＭＯＳトランジスタＭＮ３１のゲートに供給され、信号／ＡがＮＭＯＳトランジスタＭＮ３２のゲートに供給されてもよい。また、図１１Ａでは、信号Ａ、Ｂが、それぞれＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のゲートに供給されているが、信号ＡがＮＭＯＳトランジスタＭＮ３４のゲートに供給され、信号ＢがＮＭＯＳトランジスタＭＮ３３のゲートに供給されてもよい。
【００９７】
このような構成のＮＯＲ型レベルシフタ回路５Ａでは、信号Ａ、ＢのＮＯＲ論理であり、且つ、Ｈｉｇｈレベルが電位ＶＧＨ、Ｌｏｗレベルが電位ＶＳＮである信号Ｅが、ノードＮ３２から出力される。ここで、図１１ＡのＮＯＲ型レベルシフタ回路５Ａは、６個のＭＯＳトランジスタにより、レベルシフト動作と、信号Ａ、ＢのＮＯＲ論理を演算する動作を実現することができることに留意されたい。このように、図１１ＡのＮＯＲ型レベルシフタ回路５Ａの構成によれば、少ない数のＭＯＳトランジスタでレベルシフト動作と、信号Ａ、ＢのＮＯＲ論理を演算する動作とを実現することができる。
【００９８】
図１１Ｂは、ＮＯＲ型レベルシフタ回路５Ａの他の構成を示す回路図である。図１１ＢのＮＯＲ型レベルシフタ回路５Ａは、ＮＭＯＳトランジスタＭＮ４１、４２と、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４とを備えている。
【００９９】
ＮＭＯＳトランジスタＭＮ４１、ＭＮ４２のソースは、電圧ＶＳＮが供給されるノード、即ち、電位ＶＳＮを有するノードに接続されており、ＮＭＯＳトランジスタＭＮ４１、ＭＮ４２のドレインは、それぞれ、ノードＮ４１、Ｎ４２に接続されている。ＮＭＯＳトランジスタＭＮ４１のゲートはノードＮ４２に接続され、ＮＭＯＳトランジスタＭＮ４２のゲートはノードＮ４１に接続されている。
【０１００】
ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のドレインは、ノードＮ４１に共通に接続されており、ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のソースは、電圧ＶＧＨが供給されるノード、即ち、電位ＶＧＨを有するノードに接続される。ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のゲートには、それぞれ、信号／Ａ、／Ｂが供給される。
【０１０１】
ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４は、ノードＮ４２、Ｎ４３の間に直列に接続されており、ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４は、その一方のゲートに信号Ａが供給され、他方のゲートに信号Ｂが供給されている。ここで、ノードＮ４３には電圧ＶＧＨが供給されており、ノードＮ４３の電位は電位ＶＧＨである。より具体的には、図１１Ｂの構成では、ＰＭＯＳトランジスタＭＰ４３は、そのドレインがノードＮ４３に接続され、ソースがＰＭＯＳトランジスタＭＰ４４のドレインに接続され、ゲートには信号Ａが供給される。また、ＰＭＯＳトランジスタＭＰ４４は、そのゲートに信号Ｂが供給され、そのソースがノードＮ４２に接続される。
【０１０２】
なお、図１１Ｂでは、信号／Ａ、／Ｂが、それぞれＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のゲートに供給されているが、信号／ＢがＰＭＯＳトランジスタＭＰ４１のゲートに供給され、信号／ＡがＰＭＯＳトランジスタＭＰ４２のゲートに供給されてもよい。また、図１１Ｂでは、信号Ａ、Ｂが、それぞれＰＭＯＳトランジスタＭＰ４３、ＭＰ４４のゲートに供給されているが、信号ＡがＰＭＯＳトランジスタＭＰ４４のゲートに供給され、信号ＢがＰＭＯＳトランジスタＭＰ４３のゲートに供給されてもよい。
【０１０３】
このような構成のＮＯＲ型レベルシフタ回路５Ａでも、信号Ａ、ＢのＮＯＲ論理であり、且つ、Ｈｉｇｈレベルが電位ＶＧＨ、Ｌｏｗレベルが電位ＶＳＮである信号Ｅが、ノードＮ４２から出力される。ここで、図１１ＢのＮＡＮＤ型レベルシフタ回路５も、６個のＭＯＳトランジスタにより、レベルシフト動作と、信号Ａ、ＢのＮＯＲ論理を演算する動作を実現することができることに留意されたい。このように、図１１ＢのＮＡＮＤ型レベルシフタ回路５の構成でも、少ない数のＭＯＳトランジスタでレベルシフト動作と、信号Ａ、ＢのＮＯＲ論理を演算する動作とを実現することができる。
【０１０４】
図１２Ａ、図１２Ｂは、本実施形態におけるＮＯＲ型レベルシフタ回路６Ａの構成を示す回路図である。ＮＯＲ型レベルシフタ回路６Ａは、入力される信号及び供給される電圧が相違する以外、ＮＯＲ型レベルシフタ回路５Ａと同一の構成を有している。
【０１０５】
詳細には、図１２ＡのＮＯＲ型レベルシフタ回路６Ａは、図１１ＡのＮＯＲ型レベルシフタ回路５Ａにおいて、信号Ａ、／Ａ、Ｂ、／Ｂの代わりに信号Ｃ、／Ｃ、Ｄ、／Ｄがそれぞれ供給され、電圧ＶＧＨ、ＶＳＮの代わりに電圧ＶＳＰ、ＶＧＬがそれぞれ供給された構成を有している。信号Ｃ、ＤのＮＡＮＤ論理に対応する信号Ｆは、ノードＮ３２から出力される。ここで、信号Ｆは、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＧＬである信号として出力される。
【０１０６】
また、図１２ＢのＮＯＲ型レベルシフタ回路６Ａは、図１１ＢのＮＯＲ型レベルシフタ回路５Ａにおいて、信号Ａ、／Ａ、Ｂ、／Ｂの代わりに、それぞれ信号Ｃ、／Ｃ、Ｄ、／Ｄが供給され、電圧ＶＧＨ、ＶＳＮの代わりにそれぞれ電圧ＶＳＰ、ＶＧＬが供給された構成を有している。信号Ｃ、ＤのＮＡＮＤ論理に対応する信号Ｆは、ノードＮ４２から出力される。
【０１０７】
以上に説明されているように、本実施形態の出力回路１では、少ない数（本実施形態では６個）のＭＯＳトランジスタで構成されるＮＯＲ型レベルシフタ回路５Ａが、出力段のＰＭＯＳトランジスタＭＰ１のゲートを駆動するために使用され、これにより、出力段のＰＭＯＳトランジスタＭＰ１のゲートを駆動する回路のＭＯＳトランジスタの数が低減されている。また、本実施形態の出力回路１では、少ない数（本実施形態では６個）のＭＯＳトランジスタで構成されるＮＯＲ型レベルシフタ回路６Ａが、出力段のＮＭＯＳトランジスタＭＮ１のゲートを駆動するために使用され、これにより、出力段のＮＭＯＳトランジスタＭＮ１のゲートを駆動する回路のＭＯＳトランジスタの数が低減されている。
【０１０８】
なお、上記の本実施形態の出力回路１では、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートの両方について、各ゲートを駆動するために６個のＭＯＳトランジスタで構成される上述のＮＯＲ型レベルシフタ回路が使用されるが、一方のみに６個のＭＯＳトランジスタで構成されるＮＯＲ型レベルシフタ回路を用いても良い。この場合でも、ＭＯＳトランジスタの数を少なくする効果が得られる。ただし、ＭＯＳトランジスタの数を少なくするという観点からは、本実施形態のように、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートの両方について上述の構成のＮＯＲ型レベルシフタ回路５Ａ、６Ａを用いることが好ましい。
【０１０９】
なお、上述の第２の実施形態の出力回路１は、２本の制御信号（Ｓ１、Ｓ２）に応答して出力信号ＳＯＵＴを出力するように構成されているが、３以上の制御信号（Ｓ１、Ｓ２、Ｓ３）に応答して出力信号ＳＯＵＴを出力するように構成されてもよい。この場合、レベルシフタ部（２、３）の数が、制御信号の数に併せて増加されると共に、ＮＯＲ型レベルシフタ回路５Ａ、６Ａの構成も変更される。
【０１１０】
図１３は、３本の制御信号Ｓ１、Ｓ２、Ｓ３に応答して出力信号ＳＯＵＴを出力するように構成された出力回路１の構成を示す回路図である。図１３の出力回路１では、制御信号Ｓ１、Ｓ２、Ｓ３の全てがＬｏｗレベル（又は、論理“０”）である場合に、出力信号ＳＯＵＴがＬｏｗレベルにプルダウンされる。それ以外の場合（即ち、制御信号Ｓ１、Ｓ２、Ｓ３の少なくとも一つがＨｉｇｈレベル（又は、論理“１”）である場合）、出力信号ＳＯＵＴがＨｉｇｈレベルにプルアップされる。ここで、出力信号ＳＯＵＴのＨｉｇｈレベルは電圧ＶＧＨであり、Ｌｏｗレベルは電圧ＶＧＬである。
【０１１１】
詳細には、図１３の出力回路１Ａは、図１０の出力回路１Ａに、制御信号Ｓ３から信号Ｇ、／Ｇ、Ｈ、／Ｈを生成するレベルシフト部４（図７参照）が追加された構成を有している。加えて、図１３の出力回路１Ａにおいては、図１０の出力回路１Ａと比較すると、ＮＯＲ型レベルシフタ回路５Ａ、６Ａの入力の数が増加される。
【０１１２】
図１４Ａは、図１３の出力回路１ＡにおけるＮＯＲ型レベルシフタ回路５Ａの構成の例を示す回路図である。図１４ＡのＮＯＲ型レベルシフタ回路５Ａの構成は、図１１ＡのＮＯＲ型レベルシフタ回路５Ａの構成と類似しているが、ノードＮ３１、Ｎ３３の間に直列に接続されるＮＭＯＳトランジスタの数と、ノードＮ３２に並列に接続されるＮＭＯＳトランジスタの数とが相違している。
【０１１３】
詳細には、図１４ＡのＮＯＲ型レベルシフタ回路５Ａには、ノードＮ３１、Ｎ３３の間に、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２と直列に接続され、且つ、ゲートに信号／Ｇが供給されたＮＭＯＳトランジスタＭＮ３５が追加される。加えて、ドレインがノードＮ３２に接続され、ゲートに信号Ｇが供給され、ソースに電圧ＶＳＮが供給されるＮＭＯＳトランジスタＭＮ３６が追加される。このような構成のＮＯＲ型レベルシフタ回路５Ａでは、信号Ｅは、信号Ａ、Ｂ、ＧのＮＯＲ論理に対応する信号として生成される。
【０１１４】
なお、図１４Ａの構成では、ノードＮ３１、Ｎ３３の間に直列に接続されたＮＭＯＳトランジスタＭＮ３１、ＭＮ３２、ＭＮ３５のゲートに、それぞれ、信号／Ａ、／Ｂ、／Ｇが供給されているが、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２、ＭＮ３５のゲートのそれぞれに供給される信号は、信号／Ａ、／Ｂ、／Ｇのうちから選択され、且つ、互いに異なっていれば、いずれの信号が供給されてもよい。
【０１１５】
なお、出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合（即ち、レベルシフタ部の数が制御信号の数に合わせて増加される場合）には、ノードＮ３１、Ｎ３３の間に直列に接続されるＮＭＯＳトランジスタの数、及び、ノードＮ３２に並列に接続されるＮＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【０１１６】
図１４Ｂは、図１３の出力回路１におけるＮＯＲ型レベルシフタ回路５Ａの構成の他の例を示す回路図である。図１４ＢのＮＯＲ型レベルシフタ回路５Ａの構成は、図１１ＢのＮＯＲ型レベルシフタ回路５Ａの構成と類似しているが、ノードＮ４１に並列に接続されるＮＭＯＳトランジスタの数と、ノードＮ４２、Ｎ４３の間に直列に接続されるＮＭＯＳトランジスタの数とが相違している。
【０１１７】
詳細には、図１４ＢのＮＯＲ型レベルシフタ回路５Ａには、ドレインがノードＮ４１に接続され、ゲートに信号／Ｇが供給され、電圧ＶＧＨが供給されたノード（即ち、電位ＶＧＨを有するノード）にソースが接続されたＰＭＯＳトランジスタＭＰ４５が追加される。加えて、ノードＮ４２、Ｎ４３の間に、ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４と直列に接続され、且つ、ゲートに信号Ｇが供給されたＰＭＯＳトランジスタＭＰ４６が追加される。このような構成のＮＯＲ型レベルシフタ回路５Ａでは、信号Ｅは、信号Ａ、Ｂ、ＧのＮＯＲ論理に対応する信号として生成される。
【０１１８】
なお、図１４Ｂの構成では、ノードＮ４２、Ｎ４３の間に直列に接続されたＰＭＯＳトランジスタＭＰ４３、ＭＰ４４、ＭＰ４６のゲートに、それぞれ、信号Ａ、Ｂ、Ｇが供給されているが、ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４、ＭＰ４６のゲートのそれぞれに供給される信号は、信号Ａ、Ｂ、Ｇのうちから選択され、且つ、互いに異なっていれば、いずれの信号が供給されてもよい。
【０１１９】
出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合（即ち、レベルシフタ部の数が制御信号の数に合わせて増加される場合）には、ノードＮ４１に並列に接続されるＰＭＯＳトランジスタの数、及びノードＮ４２、Ｎ４３の間に直列に接続されるＰＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【０１２０】
図１５Ａ、図１５Ｂは、図１３の出力回路１ＡにおけるＮＯＲ型レベルシフタ回路６Ａの構成を示す回路図である。図１３の出力回路１ＡにおけるＮＯＲ型レベルシフタ回路６Ａは、入力される信号及び供給される電圧が相違する以外、図１４Ａ、図１４ＢのＮＯＲ型レベルシフタ回路５Ａと同一の構成を有している。
【０１２１】
詳細には、図１５ＡのＮＯＲ型レベルシフタ回路６Ａは、図１４ＡのＮＯＲ型レベルシフタ回路５Ａにおいて、信号Ａ、／Ａ、Ｂ、／Ｂ、Ｇ、／Ｇの代わりに信号Ｃ、／Ｃ、Ｄ、／Ｄ、Ｈ、／Ｈがそれぞれ供給され、電圧ＶＧＨ、ＶＳＮの代わりに電圧ＶＳＰ、ＶＧＬがそれぞれ供給された構成を有している。信号Ｃ、Ｄ、ＨのＮＯＲ論理に対応する信号Ｆは、ノードＮ３２から出力される。
【０１２２】
図１５ＡのＮＯＲ型レベルシフタ回路６Ａについても、出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合には、ノードＮ３１、Ｎ３３の間に直列に接続されるＮＭＯＳトランジスタの数及びノードＮ３２に並列に接続されるＮＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【０１２３】
また、図１５ＢのＮＯＲ型レベルシフタ回路６Ａは、図１４ＢのＮＯＲ型レベルシフタ回路５Ａにおいて、信号Ａ、／Ａ、Ｂ、／Ｂ、Ｇ、／Ｇの代わりに信号Ｃ、／Ｃ、Ｄ、／Ｄ、Ｈ、／Ｈがそれぞれ供給され、電圧ＶＧＨ、ＶＳＮの代わりに電圧ＶＳＰ、ＶＧＬがそれぞれ供給された構成を有している。信号Ｃ、Ｄ、ＨのＮＯＲ論理に対応する信号Ｆは、ノードＮ４２から出力される。
【０１２４】
図１５ＢのＮＯＲ型レベルシフタ回路６Ａについても、出力回路１が３以上の制御信号に応じて出力信号ＳＯＵＴを出力するように構成される場合（即ち、レベルシフタ部の数が制御信号の数に合わせて増加される場合）には、ノードＮ４１に並列に接続されるＰＭＯＳトランジスタの数、及びノードＮ４２、Ｎ４３の間に直列に接続されるＰＭＯＳトランジスタの数を、該制御信号の数に合わせて増加すればよいことは、当業者には容易に理解されよう。
【０１２５】
（選択回路への応用）
上記の実施形態で説明した出力回路１、１Ａは、ＭＯＳトランジスタの数の低減が可能であるため、多数の出力信号を選択的に出力する選択回路に適用することが好適である。多数の出力信号を選択的に出力する選択回路では、ＭＯＳトランジスタの数の低減の効果が大きい。
【０１２６】
図１６は、上記の実施形態で説明した出力回路１を適用した選択回路の構成を示すブロック図である。図１６の選択回路は、制御論理回路５１と、Ｎ個の出力回路５２１〜５２Ｎとを備えている。出力回路５２１〜５２Ｎのそれぞれは、Ｍ個の出力端子を有しており、図１６の選択回路は、全体として、Ｎ×Ｍ個の出力端子から出力される出力信号を、選択的に、Ｈｉｇｈレベルにする機能を有している。制御論理回路５１は、外部から供給される制御信号に応答して、ブロック選択信号ＢＬＫ１〜ＢＬＫＮ、及び、出力選択信号ＳＥＬ１〜ＳＥＬＭを生成する。ここで、ブロック選択信号ＢＬＫ１〜ＢＬＫＮは、それぞれ、出力回路５２１〜５２Ｎを選択する信号であり、ブロック選択信号ＢＬＫｉがＨｉｇｈレベルである場合に、出力回路５２ｉが選択される。非選択の出力回路５２は、その全ての出力信号がＬｏｗレベルに設定される。出力選択信号ＳＥＬ１〜ＳＥＬＭは、選択された出力回路５２ｉのＭ個の出力信号のうち、Ｈｉｇｈレベルにする信号を選択する信号である。出力選択信号ＳＥＬｊがＨｉｇｈレベルに設定されると、選択された出力回路５２ｉの対応する出力信号がＨｉｇｈレベルに設定され、他の出力信号はＬｏｗレベルに設定される。Ｎ個の出力回路５２１〜５２Ｎのそれぞれにおいて、上記の実施形態で説明した出力回路１の構成が適用される。
【０１２７】
図１７は、各出力回路５２ｉの構成を示す回路図である。図１７の構成では、各出力回路５２ｉに、ブロック選択信号ＢＬＫｉ、／ＢＬＫｉ、出力選択信号ＳＥＬ１〜ＳＥＬＭ、及び、／ＳＥＬ１〜／ＳＥＬＭが制御論理回路５１から供給され、これらの信号に応答して出力信号ＳＯＵＴ１〜ＳＯＵＴＭを出力するように構成されている。詳細には、ブロック選択信号ＢＬＫｉがＬｏｗレベル（又は、論理“０”）の場合、全ての出力信号ＳＯＵＴ１〜ＳＯＵＴＭがＬｏｗレベルに設定される。ブロック選択信号ＢＬＫｉがＨｉｇｈレベルのときには、出力選択信号ＳＥＬｊが、Ｈｉｇｈレベル（又は、論理“１”）である場合に、出力信号ＳＯＵＴｊがＨｉｇｈレベルにプルアップされ、出力選択信号ＳＥＬｊが、Ｌｏｗレベルである場合に、出力信号ＳＯＵＴｊはＬｏｗレベルにプルダウンされる。ここで、出力信号ＳＯＵＴ１〜ＳＯＵＴＭのＨｉｇｈレベルは電位ＶＧＨであり、Ｌｏｗレベルは電位ＶＧＬである。一例としては、電位ＶＧＨが＋１５Ｖであり、電位ＶＧＬは−１５Ｖである。
【０１２８】
各出力回路５２ｉは、レベルシフト部２ｉ、３１〜３Ｍと、ＮＡＮＤ型レベルシフタ回路５１〜５Ｍ、６１〜６Ｍと、ＰＭＯＳトランジスタＭＰ１−１〜ＭＰ１−Ｍと、ＮＭＯＳトランジスタＭＮ１−１〜ＭＰ１−Ｍとを備えている。ここで、レベルシフト部３ｊ、ＮＡＮＤ型レベルシフタ回路５ｊ、６ｊ、ＰＭＯＳトランジスタＭＰ１−ｊ〜ＭＰ１−ｊは、出力選択信号ＳＥＬｊに応答して出力信号ＳＯＵＴｊを生成する第ｊ出力部を構成している。
【０１２９】
レベルシフト部２ｉは、ブロック選択信号ＢＬＫｉ、／ＢＬＫｉに対してレベルシフトを行って信号Ａｉ、／Ａｉ、Ｃｉ、／Ｃｉを生成する回路部分であり、レベルシフタ１１ｉ、１２ｉを備えている。レベルシフタ１１ｉは、ブロック選択信号ＢＬＫｉ、／ＢＬＫｉを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが基準電位（又は接地電位）である信号Ｃｉ、／Ｃｉに変換する。ここで、信号Ｃｉは、ブロック選択信号ＢＬＫｉと同一論理の信号であり、信号／Ｃｉは、信号Ｃｉと相補の信号である。レベルシフタ１２ｉは、信号Ｃｉ、／Ｃｉを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＳＮである信号Ａｉ、／Ａｉに変換する。ここで、信号Ａｉは、信号Ｃｉと同一論理（即ち、ブロック選択信号ＢＬＫｉと同一論理）の信号であり、信号／Ａｉは、信号Ａｉと相補の信号である。
【０１３０】
レベルシフト部３ｊ（ｊは、１以上Ｍ以下の整数）は、出力選択信号ＳＥＬｊ、／ＳＥＬｊに対してレベルシフトを行って信号Ｂｊ、／Ｂｊ、Ｄｊ、／Ｄｊを生成する回路部分であり、レベルシフタ１３ｊ、１４ｊを備えている。レベルシフタ１３ｊは、出力選択信号ＳＥＬｊ、／ＳＥＬｊを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが基準電位（又は接地電位）である信号Ｄｊ、／Ｄｊに変換する。ここで、信号Ｄｊは、出力選択信号ＳＥＬｊと同一論理の信号であり、信号／Ｄｊは、信号Ｄｊと相補の信号である。レベルシフタ１４ｊは、信号Ｄｊ、／Ｄｊを、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＳＮである信号Ｂｊ、／Ｂｊに変換する。信号Ｂｊは、信号Ｄｊと同一論理（即ち、出力選択信号ＳＥＬｊと同一論理）の信号であり、信号／Ｂｊは、信号Ｂｊと相補の信号である。
【０１３１】
ＮＡＮＤ型レベルシフタ回路５ｊ（ｊは、１以上Ｍ以下の整数）は、信号Ａｉ、／Ａｉ、Ｂｊ、／ＢｊからＰＭＯＳトランジスタＭＰ１−ｊのゲートを駆動する信号Ｅｊを生成する駆動回路部である。信号Ｅｊは、その論理が信号Ａｊ、ＢｊのＮＡＮＤ論理であるように生成される。各ＮＡＮＤ型レベルシフタ回路５ｊは、上述された、図５Ａ又は図５ＢのＮＡＮＤ型レベルシフタ回路５と同一の構成を有している。これは、各ＮＡＮＤ型レベルシフタ回路５ｊが、少ない数のＭＯＳトランジスタ（より具体的には、６個のＭＯＳトランジスタ）で構成されることを意味している。信号Ｅｊは、Ｈｉｇｈレベルが電位ＶＧＨであり、Ｌｏｗレベルが電位ＶＳＮである信号である。
【０１３２】
ＮＡＮＤ型レベルシフタ回路６ｊ（ｊは、１以上Ｍ以下の整数）は、信号Ｃｊ、／Ｃｊ、Ｄｊ、／ＤｊからＮＭＯＳトランジスタＭＮ１−ｊのゲートを駆動する信号Ｆｊを生成する駆動回路部として動作する。信号Ｆｊは、その論理が信号Ｃｊ、ＤｊのＮＡＮＤ論理であるように生成される。各ＮＡＮＤ型レベルシフタ回路６ｊは、上述された、図６Ａ又は図６ＢのＮＡＮＤ型レベルシフタ回路６と同一の構成を有している。これは、各ＮＡＮＤ型レベルシフタ回路６ｊが、少ない数のＭＯＳトランジスタ（より具体的には、６個のＭＯＳトランジスタ）で構成されることを意味している。信号Ｆｊは、Ｈｉｇｈレベルが電位ＶＳＰであり、Ｌｏｗレベルが電位ＶＧＬである信号である。
【０１３３】
ＰＭＯＳトランジスタＭＰ１−１〜ＭＰ１−Ｍ、ＭＮ１−１〜ＭＮ１−Ｍは、出力回路５２ｉの出力段を構成している。ＰＭＯＳトランジスタＭＰ１−ｊ、ＮＭＯＳトランジスタＭＮ１−ｊのドレインは、出力信号ＳＯＵＴｊを出力する出力端子７−ｊに共通に接続されている。ＰＭＯＳトランジスタＭＰ１−ｊのソースには電圧ＶＧＨが供給され、ＮＭＯＳトランジスタＭＮ１−ｊのソースには電圧ＶＧＬが供給される。
【０１３４】
このような構成の出力回路５２ｉでは、ブロック制御信号ＢＬＫｉ、出力選択信号ＳＥＬｊが、いずれもＨｉｇｈレベル（又は、論理“１”）である場合に、信号Ｅｊ、ＦｊがＬｏｗレベルになり、出力信号ＳＯＵＴｊがＨｉｇｈレベル（電位ＶＧＨ）にプルアップされる。それ以外の場合（即ち、ブロック制御信号ＢＬＫｉ、出力選択信号ＳＥＬｊの少なくとも一方がＬｏｗレベル（又は、論理“０”）である場合）、信号Ｅｊ、Ｆｊの両方がＨｉｇｈレベルになり、出力信号ＳＯＵＴｊがＬｏｗレベル（電位ＶＧＬ）にプルダウンされる。電位ＶＧＨ、電位ＶＧＬの絶対値を増大させることで、出力信号ＳＯＵＴ１〜ＳＯＵＴＭの電圧振幅を増大させることができ、例えば、電位ＶＧＨが１５Ｖ、電位ＶＧＬが−１５Ｖである場合、出力信号ＳＯＵＴ１〜ＳＯＵＴＭの振幅が３０Ｖになる。
【０１３５】
ここで、図１７の出力回路５２ｉでは、図５Ａ又は図５ＢのＮＡＮＤ型レベルシフタ回路５の構成を各ＮＡＮＤ型レベルシフタ回路５ｊに採用することで、各ＰＭＯＳトランジスタＭＰ１−ｊを駆動する回路に含まれるＭＯＳトランジスタの数を低減することができる。また、図１７の出力回路５２ｉでは、図６Ａ又は図６ＢのＮＡＮＤ型レベルシフタ回路６の構成を各ＮＡＮＤ型レベルシフタ回路６ｊに採用することで、各ＮＭＯＳトランジスタＭＮ１−ｊを駆動する回路に含まれるＭＯＳトランジスタの数を低減することができる。これは、出力回路５２ｉの回路規模を小さくする上で有効である。
【０１３６】
なお、各ＮＡＮＤ型レベルシフタ回路５ｊ、６ｊの代わりに、それぞれ、図１１Ａ又は図１１ＢのＮＯＲ型レベルシフタ回路５Ａ、図１２Ａ又は図１２ＢのＮＯＲ型レベルシフタ回路６Ａを用いても良い。この場合、出力回路５２ｉでは、ブロック制御信号ＢＬＫｉ、出力選択信号ＳＥＬｊが、いずれもＬｏｗレベルである場合に、信号Ｅｊ、ＦｊがＨｉｇｈレベルになり、出力信号ＳＯＵＴｊがＬｏｗレベルにプルダウンされる。それ以外の場合（即ち、ブロック制御信号ＢＬＫｉ、出力選択信号ＳＥＬｊの少なくとも一方がＨｉｇｈレベルである場合）、信号Ｅｊ、Ｆｊの両方がＬｏｗレベルになり、出力信号ＳＯＵＴｊがＨｉｇｈレベルにプルアップされる。
【０１３７】
（表示装置への応用）
上述された、図１７の出力回路５２ｉは、液晶表示装置において、液晶表示パネルのゲート線（走査線、アドレス線とも呼ばれる）を駆動するゲート線駆動回路に適用可能である。
【０１３８】
図１８は、このような構成の液晶表示装置２０の構成を示すブロック図である。液晶表示装置２０は、液晶表示パネル２１と、ソースドライバＩＣ２２とを備えている。液晶表示パネル２１は、表示部２３と、ゲートドライバ回路２４とを備えている。表示部２３には、ゲート線２５と、ソース線２６と、行列に配置された液晶画素２７とが設けられる。各液晶画素２７は、対応するゲート線２５、ソース線２６に接続される。ゲートドライバ回路２４は、ソースドライバＩＣ２２からスタートパルスとシフトクロックを受け取り、受け取ったスタートパルスとシフトクロックに応答して表示部２３のゲート線２５を駆動する。ゲート線２５の数は、Ｎ×Ｍ本である。ゲートドライバ回路２４は、液晶表示パネル２１のガラス基板に、ＣＯＧ(circuit  on  glass)技術を用いて形成してもよい。ソースドライバＩＣ２２は、外部から供給される画像データ及び制御データに応答して、ソース線２６を駆動する。
【０１３９】
ソースドライバＩＣ２２は、更に、制御データからスタートパルスとシフトクロックを生成する機能を有している。ソースドライバＩＣ２２は、生成したスタートパルスをゲートドライバ回路２４に出力するスタートパルス出力回路２８と、生成したシフトクロックをゲートドライバ回路２４に出力するシフトクロック出力回路２９とを有している。
【０１４０】
図１９は、ゲートドライバ回路２４の構成を示すブロック図である。ゲートドライバ回路２４は、Ｎ×Ｍ本のゲート線２５を順次に駆動するように構成されており、上述された構成の出力回路５２１〜５２Ｎと、制御論理回路５３と、レベルシフタ５４とを備えている。制御論理回路５３は、ソースドライバＩＣ２２から供給されるスタートパルス及びシフトクロックに応答して、ブロック選択信号ＢＬＫ１〜ＢＬＫＮ、及び、出力選択信号ＳＥＬ１〜ＳＥＬＭを生成する。ここで、ブロック選択信号ＢＬＫ１〜ＢＬＫＮは、それぞれ、出力回路５２１〜５２Ｎを選択する信号であり、ブロック選択信号ＢＬＫｉがＨｉｇｈレベルである場合に、出力回路５２ｉが選択される。非選択の出力回路５２は、その全ての出力信号がＬｏｗレベルに設定される。出力選択信号ＳＥＬ１〜ＳＥＬＭは、選択された出力回路５２ｉのＭ個の出力信号のうち、Ｈｉｇｈレベルにする信号を選択する信号である。出力選択信号ＳＥＬｊがＨｉｇｈレベルに設定されると、選択された出力回路５２ｉの対応する出力信号がＨｉｇｈレベルに設定され、他の出力信号はＬｏｗレベルに設定される。生成されたブロック選択信号ＢＬＫ１〜ＢＬＫＮ、及び、出力選択信号ＳＥＬ１〜ＳＥＬＭは、レベルシフタ５４を介して出力回路５２１〜５２Ｎに供給される。Ｎ個の出力回路５２１〜５２Ｎのそれぞれにおいて、図１７の出力回路５２ｉの構成が適用され、Ｎ個の出力回路５２１〜５２Ｎによって、Ｎ×Ｍ本のゲート線２５に接続されたＮ×Ｍ個の出力端子が駆動される。
【０１４１】
加えて、上述の図４の構成の出力回路１を、ソースドライバＩＣ２２のスタートパルス出力回路２８として用いても良い。ソースドライバＩＣ２２からゲートドライバ回路２４へのスタートパルスの供給は、一般に、電圧振幅が大きい信号によって行われるから、上述の図４の構成の出力回路１をスタートパルス出力回路２８として用いることは、スタートパルス出力回路２８の回路規模を小さくする上で好適である。この場合、例えば、ソースドライバＩＣ２２の内部で生成したスタートパルスを制御信号Ｓ２として出力回路１に供給し、スタートパルスの出力を許可し、又は、禁止する信号を制御信号Ｓ１として出力回路１に供給してもよい。
【０１４２】
また、上述の図４の構成の出力回路１を、ソースドライバＩＣ２２のシフトクロック出力回路２９として用いても良い。ソースドライバＩＣ２２からゲートドライバ回路２４へのシフトクロックの供給は、一般に、電圧振幅が大きい信号によって行われるから、上述の図４の構成の出力回路１をシフトクロック出力回路２９として用いることは、シフトクロック出力回路２９の回路規模を小さくする上で好適である。この場合、例えば、ソースドライバＩＣ２２の内部で生成したシフトクロックを制御信号Ｓ２として出力回路１に供給し、シフトクロックの出力を許可し、又は、禁止する信号を制御信号Ｓ１として出力回路１に供給してもよい。
【０１４３】
なお、以上には、図１７の出力回路５２ｉが液晶表示パネル２１のゲート線２５の駆動に用いられる例が記述されているが、図１７の出力回路５２ｉを用いたゲート線駆動回路は、他の表示パネル（例えば、プラズマ表示パネル）のゲート線を駆動するために使用しても良い。
【０１４４】
（その他の応用）
図１７に図示されている構成の出力回路５２１〜５２Ｎを備えた図１６に図示されている選択回路は、一般に、行列に配置された素子（記憶素子やセンサ素子）を備えたマトリクス型装置において、該素子の行を選択するために用いることができる。図２０は、図１６に図示されている選択回路を用いた半導体記憶装置３０の構成の例を示すブロック図である。
【０１４５】
図２０の半導体記憶装置３０は、メモリアレイ３１と、行選択回路３２と、列選択回路３３と、センスアンプ回路３４と、書き込み回路３５とを備えている。メモリアレイ３１は、アドレス線３６と、ビット線３７と、行列に配置されたメモリ素子３８とを備えている。各アドレス線３６には、対応する行のメモリ素子３８が接続される。行選択回路３２は、行アドレス信号に応答してアドレス線３６を選択し、列選択回路３３は、列アドレス信号に応答してビット線３７を選択する。センスアンプ回路３４は、行選択回路３２及び列選択回路３３によって選択されたメモリ素子３８に記憶されているデータを識別する。また、書き込み回路３５は、行選択回路３２及び列選択回路３３によって選択されたメモリ素子３８にデータを書き込む。
【０１４６】
図１６に図示されている選択回路は、例えば、このような構成の半導体記憶装置３０の行選択回路３２に適用可能である。この場合、図１６に図示されている選択回路の出力端子７が、それぞれ、対応するアドレス線３６に接続される。行アドレス信号が、図１６の選択回路の制御論理回路５１に供給され、制御論理回路５１は、行アドレス信号に応答してブロック選択信号ＢＬＫ１〜ＢＬＫＮ、及び、出力選択信号ＳＥＬ１〜ＳＥＬＭを生成する。
【０１４７】
一方、図２１は、図１６に図示されている選択回路を用いたセンサ装置４０の構成の例を示すブロック図である。
【０１４８】
図２１のセンサ装置４０は、センサアレイ４１と、行選択回路４２と、センス回路４３とを備えている。センサアレイ４１は、アドレス線４４と、データ線４５と、行列に配置されたセンサ素子４６とを備えている。センサ素子４６は、何らかの物理量を電圧又は電流に変換する素子であり、電気的な物理量（電圧、電流、容量）を検出する素子であってもよく、光を検出する素子（例えば、フォトダイオード）であってもよい。各センサ素子４６は、対応するアドレス線４４、データ線４５に接続される。行選択回路４２は、行アドレス信号に応答してアドレス線４４を選択する。センス回路４３は、行選択回路３２によって選択された行のセンサ素子４６から電流又は電圧を読み出し、センサ素子４６によって検出された物理量を識別する。
【０１４９】
図１６に図示されている選択回路は、例えば、このような構成のセンサ装置４０の行選択回路４２に適用可能である。この場合、行アドレス信号が、図１６の選択回路の制御論理回路５１に供給され、制御論理回路５１は、行アドレス信号に応答してブロック選択信号ＢＬＫ１〜ＢＬＫＮ、及び、出力選択信号ＳＥＬ１〜ＳＥＬＭを生成する。
【０１５０】
以上には、本発明の様々な実施形態が具体的に記述されているが、本発明は、上述の実施形態に限定して解釈されない。本発明が、様々な変更と共に実施され得ることは、当業者には自明的であろう。
【符号の説明】
【０１５１】
１、１Ａ  ：出力回路
２、３、４：レベルシフト部
５        ：ＮＡＮＤ型レベルシフタ回路
５Ａ      ：ＮＯＲ型レベルシフタ回路
６        ：ＮＡＮＤ型レベルシフタ回路
６Ａ      ：ＮＯＲ型レベルシフタ回路
７        ：出力端子
１１、１２、１３、１４、１５、１６：レベルシフタ
２０      ：液晶表示装置
２１      ：液晶表示パネル
２２      ：ソースドライバＩＣ
２３      ：表示部
２４      ：ゲートドライバ回路
２５      ：ゲート線
２６      ：ソース線
２７      ：液晶画素
２８      ：スタートパルス出力回路
２９      ：シフトクロック出力回路
３０      ：半導体記憶装置
３１      ：メモリアレイ
３２      ：行選択回路
３３      ：列選択回路
３４      ：センスアンプ回路
３５      ：書き込み回路
３６      ：アドレス線
３７      ：ビット線
３８      ：メモリ素子
４０      ：センサ装置
４１      ：センサアレイ
４２      ：行選択回路
４３      ：センス回路
４４      ：アドレス線
４５      ：データ線
４６      ：センサ素子
５１      ：制御論理回路
５２      ：出力回路
５３      ：制御論理回路
５４      ：レベルシフタ
１００    ：出力回路
１０１、１０２、１０３、１０４：レベルシフタ
１０５、１０６：駆動回路
１０７    ：出力端子
１１１、１１２：レベルシフタ
１１３    ：ＮＡＮＤゲート
１１４、１１５：レベルシフタ
１１６    ：ＮＡＮＤゲート
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ６、ＭＮ７、ＭＮ１１〜１６、ＭＮ２、ＭＮ２１、ＭＮ２２、ＭＮ３１〜ＭＮ３６、ＭＮ４１、ＭＮ４２：ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ７、ＭＰ１１、ＭＰ１２、ＭＰ２１〜ＭＰ２６、ＭＰ３１、ＭＰ３２、ＭＰ４１〜４６、：ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１３、Ｎ２１〜Ｎ２３、Ｎ３１〜Ｎ３３、Ｎ４１〜Ｎ４３：ノード
【図１】
2014179777.tif 000003
【図２】
2014179777.tif 000004
【図３】
2014179777.tif 000005
【図４】
2014179777.tif 000006
【図５Ａ】
2014179777.tif 000007
【図５Ｂ】
2014179777.tif 000008
【図６Ａ】
2014179777.tif 000009
【図６Ｂ】
2014179777.tif 000010
【図７】
2014179777.tif 000011
【図８Ａ】
2014179777.tif 000012
【図８Ｂ】
2014179777.tif 000013
【図９Ａ】
2014179777.tif 000014
【図９Ｂ】
2014179777.tif 000015
【図１０】
2014179777.tif 000016
【図１１Ａ】
2014179777.tif 000017
【図１１Ｂ】
2014179777.tif 000018
【図１２Ａ】
2014179777.tif 000019
【図１２Ｂ】
2014179777.tif 000020
【図１３】
2014179777.tif 000021
【図１４Ａ】
2014179777.tif 000022
【図１４Ｂ】
2014179777.tif 000023
【図１５Ａ】
2014179777.tif 000024
【図１５Ｂ】
2014179777.tif 000025
【図１６】
2014179777.tif 000026
【図１７】
2014179777.tif 000027
【図１８】
2014179777.tif 000028
【図１９】
2014179777.tif 000029
【図２０】
2014179777.tif 000030
【図２１】
2014179777.tif 000031