(57)【要約】【課題】埋設不良を防止し、半導体チップに付着する可能性のある異物の発生を低減させる。【解決手段】半導体基板を貫通する貫通電極と、半導体基板に形成され、貫通電極を取り囲む絶縁リングと、半導体基板に形成されるアクセサリマークと、を備え、アクセサリマークを構成する溝の幅と絶縁リングを構成する溝の幅とが同一である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板を貫通する貫通電極と、
前記半導体基板に形成され、前記貫通電極を取り囲む絶縁リングと、
前記半導体基板に形成されるアクセサリマークと、
を備え、
前記アクセサリマークを構成する溝の幅と前記絶縁リングを構成する溝の幅とが同一である半導体装置。
【請求項２】
前記アクセサリマークは、線分の組合せからなり、線分の幅方向に対し、絶縁膜を埋め込んだ１または複数の前記溝を有する請求項１に記載の半導体装置。
【請求項３】
前記絶縁リングは、前記貫通電極を取り囲む１または多重のリング形状とされる絶縁膜を埋め込んだ前記溝として構成される請求項１に記載の半導体装置。
【請求項４】
請求項１乃至３のいずれか一に記載の半導体装置を複数積層して構成される積層型半導体装置。
【請求項５】
半導体基板に同一幅を有する複数の溝を形成するステップと、
前記形成された複数の溝に絶縁膜を埋め込むステップと、
前記絶縁膜が埋め込まれた複数の溝の内の一の溝によって囲まれ、前記半導体基板を貫通する貫通電極を形成するステップと、
を含み、
前記複数の溝の内、前記一の溝を絶縁リングとし、他の溝をアクセサリマークとする半導体装置の製造方法。
【請求項６】
前記アクセサリマークは、線分の組合せからなり、線分の幅方向に対し、絶縁膜を埋め込んだ１または複数の前記一の溝として形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記絶縁リングを、前記貫通電極を取り囲む１または多重のリング形状とされる絶縁膜を埋め込んだ前記他の溝として形成する請求項５に記載の半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか一に記載の半導体装置の製造方法によって製造される半導体装置を複数積層して構成される積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、貫通電極を有する半導体装置及びその製造方法に係る。
【背景技術】
【０００２】
近年、複数の半導体チップを積層したチップ積層型半導体装置が開発されている。チップ積層型半導体装置では、積層される半導体チップのそれぞれにおいて、シリコン基板を貫通する貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を形成し、この貫通電極によって各半導体チップ間の電気的接続がとられる。
【０００３】
特許文献１には、シリコン基板を貫通する貫通電極と、前記貫通電極を取り囲むように前記シリコン基板を貫通して設けられた分離溝と、前記分離溝の内周側面及び外周側面とそれぞれ接する第１及び第２のシリコン膜と、前記第１のシリコン膜と前記第２のシリコン膜との間に設けられた絶縁膜とを備える半導体装置が記載されている。このような半導体装置によれば、分離溝内のシリコン膜は実質的にシリコン基板の一部とみなすことができる。したがって、エッチングレートを高めるために分離溝の幅を広く形成しても、デッドスペースとなる絶縁膜の幅は十分に細くなることから、チップ面積を縮小することが可能となる。
【０００４】
また、特許文献２にも貫通電極を有する半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５１９６４号公報
【特許文献２】特開２０１１−１７１５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
一般に、半導体チップを製造するに際しては、チップの位置決めのために基準となるマーク（アクセサリマーク）をチップ上に設ける。製造工程で画像認識（パターン認識）によってこのマークを認識して半導体チップの位置を特定する。この場合、必要な認識精度を満たすようにマークの周辺部とのコントラストが十分得られることが必要である。
【０００８】
従来、コントラストが不足する場合には、照明系を調整すると共に、アクセサリマークの線幅を太くしてコントラストマージンを確保することが行われる。アクセサリマークは、基板に設けられる溝に多結晶シリコン膜（ＮＳＧ：Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を埋設し、さらにＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によるシリコン酸化膜を形成する。
【０００９】
このような製造工程において、アクセサリマークの線幅を太くするために溝の幅を広く取ると、多結晶シリコン膜の埋設不良（表面の段差）が発生することがある。そして、発生した異物が半導体チップに付着して不良品となる虞が生じる。したがって、半導体チップの製造における歩留まりが低下する要因となる。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る半導体装置は、半導体基板を貫通する貫通電極と、半導体基板に形成され、前記貫通電極を取り囲む絶縁リングと、半導体基板に形成されるアクセサリマークと、を備え、アクセサリマークを構成する溝の幅と絶縁リングを構成する溝の幅とが同一である。
【００１１】
本発明の他のアスペクト（側面）に係る半導体装置の製造方法は、半導体基板に同一幅を有する複数の溝を形成するステップと、形成された複数の溝に絶縁膜を埋め込むステップと、絶縁膜が埋め込まれた複数の溝の内の一の溝によって囲まれ、半導体基板を貫通する貫通電極を形成するステップと、を含み、複数の溝の内、一の溝を絶縁リングとし、他の溝をアクセサリマークとする。
【発明の効果】
【００１２】
本発明によれば、絶縁リングと同様の狭い溝によってアクセサリマークを形成することで埋設不良を防止し、半導体チップに付着する可能性のある異物の発生を低減させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例に係る積層型半導体装置の構成を示す図である。
【図２】半導体チップ上のアクセサリマークの配置位置を説明する図である。
【図３】本発明の一実施例に係る半導体装置のアクセサリマークの形状の例を示す図である。
【図４】本発明の一実施例に係る半導体装置の貫通電極近傍の断面の例を示す図である。
【図５】本発明の一実施例に係る半導体装置の絶縁リングの形状の例を示す図である。
【図６】本発明の一実施例に係る半導体装置の絶縁リングの形状の他の例を示す図である。
【図７】本発明の一実施例に係る半導体装置の製造工程を示す図である。
【図８】本発明の一実施例に係る半導体装置の一部製造工程における構造を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１５】
本発明の一実施形態に係る半導体装置は、半導体基板（図１の１５に相当）を貫通する貫通電極（図１の２０）と、半導体基板に形成され、貫通電極を取り囲む絶縁リングと、半導体基板に形成されるアクセサリマーク（図１の２５）と、を備え、アクセサリマークを構成する溝の幅と絶縁リングを構成する溝の幅とが同一である。
【００１６】
半導体装置において、アクセサリマーク（図３の２５）は、線分の組合せからなり、線分の幅方向に対し、絶縁膜を埋め込んだ１または複数の溝（図３のＰ０〜Ｐ５）を有することが好ましい。
【００１７】
半導体装置において、絶縁リングは、貫通電極を取り囲む１または多重のリング形状とされる絶縁膜を埋め込んだ溝（図５、６のＰａ）として構成されることが好ましい。
【００１８】
積層型半導体装置は、上記の半導体装置を複数積層して構成されるようにしてもよい。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の一実施例に係る積層型半導体装置の構成を示す図である。図１（ａ）は、積層型半導体装置の断面図であり、図１（ｂ）は、積層型半導体装置の構成を模式的に表す図である。図１において、積層型半導体装置は、ＤＲＡＭコア１０、リードフレーム１１、インタフェースチップ１２、再配線層１３、半田ボール１４を備える。
【００２１】
ＤＲＡＭコア１０は、例えば８枚の積層された基板１５から構成される。各基板１５は、例えば８０μｍの厚さを有するＤＤＲ３  ＳＤＲＡＭ  （Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  ３  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の実装基板であり、他の基板との間の電気的接続のための貫通電極２０を有する。また、各基板１５は、四隅などの一部に位置決などに用いるアクセサリマーク２５を有する。
【００２２】
リードフレーム１１は、ＤＲＡＭコア１０の基底側に配設され、ＤＲＡＭコア１０の放熱板として機能する。
【００２３】
インタフェースチップ１２は、ＤＲＡＭコア１０に対しリードフレーム１１の反対側に配設され、ＤＲＡＭコア１０と外部との入出力制御を行うインタフェースとして機能する。
【００２４】
再配線層１３は、インタフェースチップ１２上に配される配線層であり、外部との電気的接続を可能とする半田ボール１４を備える。
【００２５】
次に、ＤＲＡＭコア１０を構成する各基板１５におけるアクセサリマーク２５について説明する。アクセサリマーク２５は、露光アライメントマーク、重ね確認パターン、寸法確認パターン、残膜測定用パターン、段差測定用パターン、ダイシングマークなどとして機能し、各基板１５上に配設される。
【００２６】
図２は、半導体チップ上のアクセサリマーク２５の配置位置を説明する図である。ウェハから切り出された半導体チップの外周領域には、半導体チップの切り出しにおいて切り取られるスクライブ領域が存在する。また、半導体チップの四隅など、例えば対角の２箇所にはアクセサリマーク２５が存在する。
【００２７】
図３は、アクセサリマーク２５の形状の例を示す図である。アクセサリマーク２５は、線分の組合せからなり、線分の幅方向に対し、基板１５に形成される、絶縁膜を埋め込んだ１または複数の溝を有する。ここでは、アクセサリマークが表面から見てＦの字の形状である例を示すが、これに限定されるものではない。
【００２８】
図３（ａ）は、従来のアクセサリマークの形状であり、溝Ｐの幅Ｘ２は、一例として６μｍである。図３（ｂ）〜（ｄ）は、本発明におけるアクセサリマークの形状であり、溝Ｐ０〜Ｐ５の幅Ｘ１は、一例として２μｍである。図３（ｂ）では、アクセサリマークがＦの字の形状の溝Ｐ０として形成される。図３（ｃ）では、アクセサリマークがＦの字の形状の２重の溝Ｐ１〜Ｐ３として形成される。図３（ｄ）では、アクセサリマークがＦの字の形状の溝Ｐ４と、この溝を囲む溝Ｐ５として実質的に３重の溝として形成される。
【００２９】
チップの位置決めなどにおいてアクセサリマークをパターン認識するに際し、図３（ｂ）では溝の幅が狭くて認識の精度が不十分である場合には、図３（ｃ）さらに図３（ｄ）に示すようなアクセサリマークを用いる。アクセサリマークは、このような狭い溝を多重に形成することで実質的に太い線として認識されるのでパターン認識の精度を向上させることが可能である。この場合、従来に比べて狭い溝Ｐ０〜Ｐ５によってアクセサリマークを形成することで埋設不良を防止し、半導体チップに付着する可能性のある異物の発生を低減させることができる。したがって、半導体チップの製造における歩留まりが向上する。
【００３０】
次に、ＤＲＡＭコア１０を構成する各基板における貫通電極と絶縁リングについて説明する。図４は、基板１５における貫通電極近傍の断面を示す図である。基板１５は、トランジスタが形成されるトランジスタ形成領域Ａと、貫通電極２０が形成される貫通電極形成領域Ｂと、を有する。トランジスタ形成領域Ａには、トランジスタＴｒや素子分離領域Ｉｓなどが設けられる。貫通電極形成領域Ｂには、基板１５を貫通し、他の基板との間で電気的に接続する貫通電極２０を有する。また、貫通電極２０の周囲には貫通電極２０を電気的に絶縁するための絶縁リング２１を有する。
【００３１】
図５は、絶縁リング２１の形状の例を示す図である。絶縁リング２１は、基板１５に形成される環状の溝Ｐａによって構成され、溝Ｐａの幅Ｘ１は、前述のアクセサリマークの溝Ｐ０〜Ｐ５の幅と同一であって、一例として２μｍである。
【００３２】
なお、一重の絶縁リングでは、絶縁耐圧が不十分である場合、図６に示すような貫通電極２０の周囲に二重に絶縁リングＰａを配設する。さらに絶縁耐圧が不十分である場合、さらに多重に絶縁リングを配設するようにしてもよい。
【００３３】
また、上記では絶縁リングが円形である例を示したが、これに限定されるものではなく、矩形などであってもよい。
【００３４】
次に、以上のような構造を有する半導体装置の製造方法について説明する。図７は、本発明の一実施例に係る半導体装置の製造工程を示す図である。なお、本製造工程は、形成する溝の形状が特許文献１とは異なる点を除き、製造工程自体に関しては従来と同様である。したがって、主要な工程について簡単に説明するに留める。
【００３５】
ステップＳ１は、フォトリソグラフィ工程である。この工程では、基板１５上に耐酸化保護膜を形成し、耐酸化保護膜上にフォトレジストによってマスク層を形成する。このマスク層には、前述のアクセサリマークや絶縁リングの溝を形成するための開口部が設けられる。
【００３６】
ステップＳ２は、ドライエッチング工程である。この工程では、形成したマスク層によって基板および耐酸化保護膜のエッチングを行い、前述のアクセサリマークや絶縁リングのための溝などを基板１５に形成する。
【００３７】
ステップＳ３は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を行う工程である。この工程では、図８（ａ）に示すように基板１５に形成された溝Ｐａの側面および底面並びに基板１５の表面に多結晶シリコン膜（ＮＳＧ：Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）３１、３２を形成する。さらに、ＣＶＤによって多結晶シリコン膜３１、３２の表面および溝内にＣＶＤシリコン酸化膜３３を形成する。図８では絶縁リングの溝Ｐａを形成する例を示したが、アクセサリマークの溝Ｐ０〜Ｐ５も同様に形成する。
【００３８】
ステップＳ４は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う工程である。この工程では、図８（ｂ）に示すようにＣＶＤシリコン酸化膜３３の一部をＣＭＰによって除去し、アクセサリマークや絶縁リングのための溝が形成される。
【００３９】
ステップＳ５は、素子分離領域（ＳＴＩ：Ｓｉｌｉｃｏｎ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の形成工程である。この工程では、素子分離領域、ゲート電極、拡散層などが形成される。
【００４０】
ステップＳ６は、通常の半導体チップの素子形成工程である。この工程では、層間絶縁膜や配線層を形成し、チップ表面側の製造プロセスを終える。また、チップ裏面側の製造プロセスを経て貫通電極が形成される。
【００４１】
さらに、上記で製造された半導体チップを複数積層することで、図１で示したような構造の積層型半導体装置を製造する。
【００４２】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４３】
１０  ＤＲＡＭコア
１１  リードフレーム
１２  インタフェースチップ
１３  再配線層
１４  半田ボール
１５  基板
２０  貫通電極
２１  絶縁リング
２５  アクセサリマーク
３１、３２  多結晶シリコン膜
３３  ＣＶＤシリコン酸化膜
Ｐ０〜Ｐ５、Ｐａ  溝
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図２】
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