(57)【要約】【課題】より速い消去動作及びプログラム動作を実行するメモリシステムを提供する。【解決手段】本発明による不揮発性メモリ装置の消去方法は、消去モードを設定する段階及び前記設定された消去モードにしたがって正常消去動作及び緊急消去動作の中でいずれか１つを実行する段階を含み、前記正常消去動作はメモリセルの閾値電圧を第１消去検証レベルより低い消去状態にセットし、前記緊急消去動作はメモリセルの閾値電圧を第２消去検証レベルより低い擬似消去状態にセットし、前記第２消去検証レベルは前記第１消去検証レベルより高い。【選択図】      図１
2014022031.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置の消去方法において、
消去モードを設定する段階と、
前記設定された消去モードにしたがって正常消去動作及び緊急消去動作の中でいずれか１つを実行する段階と、を含み、
前記正常消去動作はメモリセルの閾値電圧を第１消去検証レベルより低い消去状態にセットし、
前記緊急消去動作はメモリセルの閾値電圧を第２消去検証レベルより低い擬似消去状態にセットし、
前記第２消去検証レベルは前記第１消去検証レベルより高い消去方法。
【請求項２】
前記消去モードは外部から入力された命令に応答して設定される請求項１に記載の消去方法。
【請求項３】
前記消去モードは前記不揮発性メモリ装置の使用者により設定される請求項１に記載の消去方法。
【請求項４】
前記正常消去動作は増加形ステップパルス消去方式による複数のサイクルを実行する請求項１に記載の消去方法。
【請求項５】
前記複数のサイクルの各々は、
消去されるメモリブロックのワードラインにバイアスを設定する段階と、
消去されるメモリブロックのビットライン及び消去されないワードラインをフローティングさせるバイアスの設定段階と、
前記メモリブロックのウェルへ消去電圧を印加する実行段階と、
前記ビットラインの電圧、前記ワードラインの電圧、及び前記ウェルの電圧を放電するリカバリ段階と、
前記メモリブロックのメモリセルの閾値電圧が前記消去状態に存在するか否かを判別する検証段階とを含む請求項４に記載の消去方法。
【請求項６】
前記緊急消去動作は、前記複数のサイクル全てが、前記複数のサイクルの中で一部或いは前記複数のサイクルの中でいずれか１つの実行段階で一部を実行する請求項５に記載の消去方法。
【請求項７】
前記緊急消去動作は、前記正常消去動作の前記消去電圧より低いレベルを有する消去電圧を印加し、前記複数のサイクル、前記複数のサイクルの中で一部、或いは前記複数のサイクルの中でいずれか１つの実行段階で一部を実行する請求項５に記載の消去方法。
【請求項８】
前記緊急消去動作は、前記複数のサイクル各々の区間より短い区間を有する少なくとも１つのサイクル、或いは前記少なくとも１つのサイクルの一部を実行する請求項５に記載の消去方法。
【請求項９】
前記緊急消去動作は、前記正常消去動作の前記消去電圧より低いレベルを有する消去電圧を印加し、前記複数のサイクル各々の区間より短い区間を有する少なくとも１つのサイクル或いは前記少なくとも１つのサイクルの一部を実行する請求項５に記載の消去方法。
【請求項１０】
複数の閾値電圧状態の中のいずれか１つにプログラムされるプログラム動作以後に前記正常消去動作が実行され、
前記消去状態は前記複数の閾値電圧状態の中の最下位状態及び前記最下位状態より低い請求項１に記載の消去方法。
【請求項１１】
複数の閾値電圧状態の中のいずれか１つにプログラムされるプログラム動作以後に前記緊急消去動作が実行され、
前記擬似消去状態は前記複数の閾値電圧状態の中の最上位状態より低い請求項１に記載の消去方法。
【請求項１２】
前記緊急消去動作を実行する時、前記第２消去検証レベルである緊急消去マージンを決定する段階をさらに含む請求項１に記載の消去方法。
【請求項１３】
前記不揮発性メモリ装置は複数のメモリブロックを含み、
前記複数のメモリブロックの各々は、いずれか１つの基板上に垂直方向に形成された複数のメモリセルを有する複数のストリングを含む請求項１に記載の消去方法。
【請求項１４】
複数のメモリブロックを有する少なくとも１つの不揮発性メモリ装置及び前記少なくとも１つの不揮発性メモリ装置を制御するメモリ制御器を含むメモリシステムのブロック管理方法において、
メモリブロックにＭ（Ｍは自然数）−ビットプログラム動作を実行する段階と、
前記Ｍ−ビットプログラム動作以後に前記メモリブロックに消去動作が必要である時、前記メモリブロックのメモリセルの閾値電圧を擬似消去状態にセットする緊急消去動作を実行する段階と、
前記メモリブロックに前記擬似消去状態を利用するＮ（Ｎは正の整数）−ビットプログラム動作を実行する段階と、
前記Ｎ−ビットプログラム動作以後に前記メモリブロックに消去動作が必要である時、前記メモリブロックのメモリセルの閾値電圧を消去状態にセットする正常消去動作を実行する段階と、を含み、
前記消去状態は第１消去検証レベルより低く、
前記擬似消去状態は第２消去検証レベルより低く、
前記第２消去検証レベルは前記第１消去検証レベルより高いブロック管理方法。
【請求項１５】
前記Ｍ−ビットプログラム動作は、いずれか１つのメモリセルにＭ−ビットのデータを同時に格納させる請求項１４に記載のブロック管理方法。
【請求項１６】
前記Ｍ−ビットプログラム動作を実行する段階は、
いずれか１つのページに最下位ビットプログラム動作を実行する段階と、
前記ページに最上位ビットプログラム動作を実行する段階と、をさらに含む請求項１４に記載のブロック管理方法。
【請求項１７】
前記Ｎ−ビットプログラム動作の以後に前記メモリブロックに消去動作が必要である時、前記緊急消去動作を反復するか否かを判別する段階をさらに含む請求項１４に記載のブロック管理方法。
【請求項１８】
前記メモリブロックのプログラム或いは消去サイクル関連情報に応答して前記緊急消去動作が反復される請求項１７に記載のブロック管理方法。
【請求項１９】
前記メモリブロックの中で前記正常消去動作、プログラム動作或いは読出し動作が成功的に実行された比率にしたがって前記緊急消去動作が反復される請求項１７に記載のブロック管理方法。
【請求項２０】
前記正常消去動作の成功比率が基準値以上である時、前記緊急消去動作が反復される請求項１９に記載のブロック管理方法。
【請求項２１】
前記正常消去動作の成功比率が基準値以上である時、オーバーライトされるビットを決定する段階をさらに含む請求項１９に記載のブロック管理方法。
【請求項２２】
前記正常消去動作或いは前記プログラム動作のサイクルが基準値以下である時、前記緊急消去動作が反復される請求項１９に記載のブロック管理方法。
【請求項２３】
前記正常消去動作或いは前記プログラム動作のサイクルが基準値以上である時、前記緊急消去動作が反復される請求項１９に記載のブロック管理方法。
【請求項２４】
前記Ｍ−ビットプログラム動作以後に前記メモリブロックの消去動作が必要とする時、前記緊急消去動作が必要であるか否かを判別する段階をさらに含む請求項１４に記載のブロック管理方法。
【請求項２５】
前記緊急消去動作が必要であるか否かを判別する段階は、
書込み応答時間の予測段階と、
前記予測された書込み応答時間に応答して前記緊急消去動作を実行するか否かを決定する段階を含む請求項２４に記載のブロック管理方法。
【請求項２６】
前記書込み応答時間は消去時間を含み、
前記書込み応答時間を予測段階は、プリブロックの個数、ブロック消去動作比率、プログラム或いは消去サイクル、データリテンション時間、及び動作温度の中で少なくとも１つを利用して前記消去時間を予測する予測段階をさらに含む請求項２４に記載のブロック管理方法。
【請求項２７】
前記緊急消去動作が必要であるか否かを判別する段階は、
ホストの要請にしたがって速い書込み動作が必要である時、前記緊急消去動作を実行するか否かを決定する段階を含む請求項２４に記載のブロック管理方法。
【請求項２８】
前記緊急消去動作が必要であるか否かを判別する段階は、
入力されたデータの種類にしたがって前記緊急消去動作を実行するか否かを決定する段階を含む請求項２４に記載のブロック管理方法。
【請求項２９】
前記Ｎ−ビットプログラム動作は前記Ｍ−ビットプログラム動作の最上位状態より高い状態を利用するオーバーライトを実行する請求項１４に記載のブロック管理方法。
【請求項３０】
前記Ｎは前記Ｍより小さい請求項１４に記載のブロック管理方法。
【請求項３１】
不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するメモリ制御器を含むメモリシステムのプログラム方法において、
データ及びアドレスが入力される段階と、
消去動作が必要であるか否かを判別する段階と、
前記消去動作が必要である時、緊急消去動作が必要であるか否かを判別する段階と、
前記緊急消去動作が必要である時擬似消去状態にセットする前記緊急消去動作を実行する段階と、
前記緊急消去動作が必要でない時、消去状態にセットする正常消去動作を実行する段階と、
前記消去動作の以後に前記入力されたデータに対して前記アドレスに対応する前記不揮発性メモリ装置のメモリブロックにプログラム動作を実行する段階と、を含み、
前記消去状態は第１消去検証レベルより低く、
前記擬似消去状態は第２消去検証レベルより低く、
前記第２消去検証レベルは前記第１消去検証レベルより高いプログラム方法。
【請求項３２】
前記消去動作は、前記不揮発性メモリ装置のメモリブロックの間にマージ動作の以後に無効データ或いはガーベッジを有するメモリブロックがプリブロックを必要とする時、実行される請求項３１に記載のプログラム方法。
【請求項３３】
前記プログラム動作は前記メモリブロックに前記消去状態を利用するＭ（Ｍは自然数）−ビットプログラム動作である請求項３１に記載のプログラム方法。
【請求項３４】
前記プログラム動作は前記メモリブロックに前記擬似消去状態を利用するＮ（Ｎは正の整数）−ビットプログラム動作である請求項３１に記載のプログラム方法。
【請求項３５】
前記Ｎ−ビットプログラム動作で前記擬似消去状態は前記消去状態より閾値電圧が高くなる請求項３４に記載のプログラム方法。
【請求項３６】
前記Ｎ−ビットプログラム動作は前記消去状態を利用するＭ（Ｍは自然数）−ビットプログラム動作の最上位状態より高いエキストラ状態を利用する請求項３４に記載のプログラム方法。
【請求項３７】
前記Ｎ−ビットプログラム動作は格納されるデータ値をエンコーディングして連続した所定の個数のメモリセルにプログラムする多次元変調方式（ｍｕｌｔｉ  ｄｉｍｅｎｓｉｏｎ  ｍｏｄｕｌａｔｉｏｎ  ｓｃｈｅｍｅ）のプログラム動作である請求項３４に記載のプログラム方法。
【請求項３８】
少なくとも１つの不揮発性メモリ装置と、
前記少なくとも１つの不揮発性メモリ装置を制御するメモリ制御器と、を含み、
前記少なくとも１つの不揮発性メモリ装置は、
ページデータをメモリセル当たり１−ビットプログラムする複数の第１メモリセルを有する第１メモリブロックを含む第１メモリセルアレイと、
前記第１メモリセルアレイの複数のページデータをいずれか１つのページにマルチ−ビットプログラムする複数の第２メモリセルを有する第２メモリブロックを含む第２メモリセルアレイと、
前記第１メモリブロックを第１消去モード及び第２消去モードの中のいずれか１つで消去し、前記第２メモリブロックを前記第１消去モードで消去する制御ロジックと、を含み、
前記第１消去モードは前記第１メモリセル或いは前記第２メモリセルを消去状態にセットし、
前記第２消去モードは前記第１メモリセルを擬似消去状態にセットし、
前記消去状態は第１消去検証レベルより低く、
前記擬似消去状態は第２消去検証レベルより低く、
前記第２消去検証レベルは前記第１消去検証レベルより高いメモリシステム。
【請求項３９】
前記第１メモリセルアレイの前記第１メモリブロックの各々は、前記消去状態を利用する１−ビットプログラム動作を実行した後、前記擬似消去状態を利用する１−ビットプログラム動作を実行する請求項３８に記載のメモリシステム。
【請求項４０】
前記第１及び第２消去モードはメモリブロックの状態にしたがって決定される請求項３８に記載のメモリシステム。
【請求項４１】
前記メモリブロックのプログラム或いは消去サイクルの回数が所定の値未満である時、前記第２消去モードが決定される請求項４０に記載のメモリシステム。
【請求項４２】
前記メモリブロックのプログラム或いは消去サイクルの回数が所定の値以上である時、前記第２消去モードが決定される請求項３８に記載のメモリシステム。
【請求項４３】
前記第１メモリブロックの中で消去動作、プログラム動作或いは読出し動作が成功的に実行された比率が所定の値未満である時、前記第２消去モードが決定される請求項３８に記載のメモリシステム。
【請求項４４】
前記第１メモリブロックの中で消去動作、プログラム動作或いは読出し動作が成功的に実行された比率が所定の値以上である時、前記第２消去モードが決定される請求項３８に記載のメモリシステム。
【請求項４５】
前記メモリ制御器は、前記第１メモリセルアレイの前記複数のページデータを前記いずれか１つのページに前記マルチ−ビットプログラムさせる時、前記複数のページデータを前記第１メモリセルアレイから読み出し、前記読み出したデータのエラーを訂正するエラー訂正回路をさらに含む請求項３８に記載のメモリシステム。
【請求項４６】
前記第２消去モードは、前記第１消去モードの消去電圧より低いレベルの消去電圧を印加するか、或いは前記第１消去モードの前記消去サイクルの中で一部、前記消去サイクルの中でいずれか１つの一部、或いは前記消去サイクル各々より短い消去サイクル、前記短い消去サイクルの中で一部、或いは前記短い消去サイクルの中でいずれか１つの一部を実行する請求項３８に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置とそれを含むメモリシステム及びそれらのメモリブロック管理、消去、プログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。不揮発性半導体メモリ装置は電源が遮断されてもデータを保存できる。不揮発性メモリに格納されるデータはメモリ製造技術によって、永久的であるか、或いは再プログラムできる。不揮発性半導体メモリ装置はコンピュータ、航空電子工学、通信、及び消費者電子技術産業のような広い範囲の応用で使用者データの格納、プログラム及びマイクロコードの格納のために使用される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開第２０１２／２６８、９８８号公報
【特許文献２】米国特許第７、８０２、０５４号公報
【特許文献３】米国特許第８、０２７、１９４号公報
【特許文献４】米国特許第８、１２２、１９３号公報
【特許文献５】米国特許公開第２００７／０、１０６、８３６号公報
【特許文献６】米国特許公開第２０１０／０、０８２、８９０号公報
【特許文献７】米国特許第８、２７４、８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、より速い消去動作を実行する不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。
本発明の更に他の目的は、より速いプログラム動作を実行する不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施形態による不揮発性メモリ装置の消去方法は、消去モードを設定する段階と、前記設定された消去モードにしたがって正常消去動作及び緊急消去動作の中でいずれか１つを実行する段階と、を含み、前記正常消去動作はメモリセルの閾値電圧を第１消去検証レベルより低い消去状態にセットし、前記緊急消去動作はメモリセルの閾値電圧を第２消去検証レベルより低い擬似消去状態にセットする。
【０００６】
本発明の実施形態による複数のメモリブロックを有する少なくとも１つの不揮発性メモリ装置及び前記少なくとも１つの不揮発性メモリ装置を制御するメモリ制御器を含むメモリシステムのブロック管理方法は、メモリブロックにＭ（Ｍは自然数）−ビットプログラム動作を実行する段階と、前記Ｍ−ビットプログラム動作以後に前記メモリブロックに消去動作が必要である時、前記メモリブロックのメモリセルの閾値電圧を擬似消去状態にセットする緊急消去動作を実行する段階と、前記メモリブロックに前記擬似消去状態を利用するＮ（Ｎは正の整数）−ビットプログラム動作を実行する段階と、前記Ｎ−ビットプログラム動作以後に前記メモリブロックに消去動作が必要である時、前記メモリブロックのメモリセルの閾値電圧を消去状態にセットする正常消去動作を実行する段階と、を含み、前記消去状態は第１消去検証レベルより低く、前記擬似消去状態は第２消去検証レベルより低く、前記第２消去検証レベルは前記第１消去検証レベルより高い。
【０００７】
本発明の実施形態による不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するメモリ制御器を含むメモリシステムのプログラム方法は、データ及びアドレスが入力される段階と、消去動作が必要であるか否かを判別する段階と、前記消去動作が必要である時、緊急消去動作が必要であるか否かを判別する段階と、前記緊急消去動作が必要である時擬似消去状態にセットする前記緊急消去動作を実行する段階と、前記緊急消去動作が必要でない時、消去状態にセットする正常消去動作を実行する段階と、前記消去動作の以後に前記入力されたデータに対して前記アドレスに対応する前記不揮発性メモリ装置のメモリブロックにプログラム動作を実行する段階と、を含み、前記消去状態は第１消去検証レベルより低く、前記擬似消去状態は第２消去検証レベルより低く、前記第２消去検証レベルは前記第１消去検証レベルより高い。
【０００８】
本発明の実施形態によるメモリシステムは、少なくとも１つの不揮発性メモリ装置と、前記少なくとも１つの不揮発性メモリ装置を制御するメモリ制御器と、を含み、前記少なくとも１つの不揮発性メモリ装置は、ページデータをメモリセル当たり１−ビットプログラムする複数の第１メモリセルを有する第１メモリブロックを含む第１メモリセルアレイと、前記第１メモリセルアレイの複数のページデータをいずれか１つのページにマルチ−ビットプログラムする複数の第２メモリセルを有する第２メモリブロックを含む第２メモリセルアレイと、前記第１メモリブロックを第１消去モード及び第２消去モードの中のいずれか１つで消去し、前記第２メモリブロックを前記第１消去モードで消去する制御ロジックと、を含み、前記第１消去モードは前記第１メモリセル或いは前記第２メモリセルを消去状態にセットし、前記第２消去モードは前記第１メモリセルを擬似消去状態にセットし、前記消去状態は第１消去検証レベルより低く、前記擬似消去状態は第２消去検証レベルより低く、前記第２消去検証レベルは前記第１消去検証レベルより高い。
【発明の効果】
【０００９】
上述したように本発明による不揮発性メモリ装置及びそれを含むメモリシステムは、設定された消去モードにしたがって、正常消去動作及び緊急消去動作の中でいずれか１つを実行できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の概念を説明するための図。
【図２】擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第１実施形態を示す図。
【図３】擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第２実施形態を示す図。
【図４】擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第３実施形態を示す図。
【図５】擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第４実施形態を示す図。
【図６】本発明の擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第５実施形態を示す図。
【図７】本発明の実施形態による不揮発性メモリ装置を例示的に示すブロック図。
【図８】図７に図示されたメモリブロックＢＬＫ１〜ＢＬＫｉの中でいずれか１つのブロックＢＬＫを例示的に示す図。
【図９】本発明の実施形態による緊急消去方法に対する第１実施形態を示すタイミング図。
【図１０】本発明の実施形態による緊急消去方法に対する第２実施形態を示すタイミング図。
【図１１】本発明の実施形態による緊急消去方法に対する第３実施形態を示すタイミング図。
【図１２】本発明の実施形態による緊急消去方法に対する第４実施形態を示すタイミング図。
【図１３】本発明の実施形態によるメモリシステムを示すブロック図。
【図１４】本発明の実施形態によるメモリシステムのプログラム方法を例示的に示すフローチャート。
【図１５】本発明の実施形態によるメモリシステムのブロック管理方法に対する第１実施形態を示す図。
【図１６】本発明の実施形態によるメモリシステムのブロック管理方法に対する第２実施形態を示す図。
【図１７】本発明の実施形態によるメモリシステムのブロック管理方法に対する第３実施形態を示す図。
【図１８】本発明の実施形態によるＯＢＰを使用するメモリシステムを例示的に示すブロック図。
【図１９】図１８に図示されたシングルレベルセル領域のメモリブロックの閾値電圧変化過程を例示的に示す図。
【図２０】図１８に図示されたメモリシステム２０のメモリブロック管理方法を例示的に示す図。
【図２１】本発明のその他の実施形態によるＯＢＰを使用するメモリシステムを例示的に示すブロック図。
【図２２】本発明の実施形態によるメモリシステムの書込み動作を例示的に示すフローチャート。
【図２３】応用例を示す図。
【図２４】応用例を示す図。
【図２５】応用例を示す図。
【図２６】応用例を示す図。
【図２７】応用例を示す図。
【図２８】応用例を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように、本発明の実施形態を添付された図面を参照して説明する。
【００１２】
図１は本発明の概念を説明するための図である。図１を参照すれば、プログラム動作によってメモリセルは複数の閾値電圧状態、即ち、最下位状態（ｌｅａｓｔ  ｓｔａｔｅ；ＬＳ）から最上位状態（ｍｏｓｔ  ｓｔａｔｅ；ＭＳ）の中でいずれか１つの閾値電圧分布を有する。以後、メモリセルに次のプログラム動作が要求される時、正常消去（ｎｏｒｍａｌ  ｅｒａｓｅ）動作及び緊急消去（ｑｕｉｃｋ／ｗｅａｋ／ｌｉｇｈｔ／Ｐｓｕｅｄｏ／ｒｏｕｇｈ  ｅｒａｓｅ）動作の中でいずれか１つが選択的に実行できる。
【００１３】
正常消去動作はプログラムされた状態を最下位状態ＬＳ或いはそれ以下の閾値電圧を有する消去状態Ｅにセットする。例えば、正常消去動作はメモリセルの閾値電圧を第１消去検証レベルＥＲより大きくないようにする。ここで、第１消去検証レベルＥＲは最下位状態ＬＳを検証するレベルであり得る。
緊急消去動作はプログラム状態を第２消去検証レベルＰＥＲより大きくない閾値電圧を有する擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）にセットする。ここで、第２消去検証レベルＰＥＲは第１消去検証レベルＥＲより大きい。第２消去検証レベルＰＥＲは緊急消去マージン（ｑｕｉｃｋ  ｅｒａｓｅ  ｍａｒｇｉｎ；ＱＥＭ）と称され得る。ここで、緊急消去マージンＱＥＭは、緊急消去動作以後に格納できるプログラム状態の個数を多くするか、或いは上書き（ｏｖｅｒｗｒｉｔｅ）をする場合、データの信頼性を向上させるために調節可能である。
【００１４】
本発明はメモリセルの閾値電圧を擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）にセットする緊急消去動作を実行するか、或いは消去状態Ｅにセットする正常消去動作を実行することができる。
図２は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第１実施形態を示す図である。説明を簡単にするために、以前に８つの状態が存在する３−ビットプログラム動作が実行されたと仮定する。
緊急消去動作によって、メモリセルは次のプログラム動作のための擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）になる。以後、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用する１−ビットプログラム動作が実行される。即ち、メモリセルは擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）及びプログラム状態Ｐの中でいずれか１つにプログラムされる。ここで、プログラム状態Ｐは第２消去検証レベルＰＥＲより高い閾値電圧分布を有する。
【００１５】
本発明は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用して１−ビットプログラム動作を実行できる。
図２で擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）は以前プログラム動作の状態が第２消去検証レベルＰＥＲより大きくない閾値電圧分布を有する。しかし、本発明が必ずしもこれに制限される必要はない。本発明の擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）はプログラム動作で所定の区間内に集まった閾値電圧分布を有することができる。
【００１６】
図３は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第２実施形態を示す図である。図３を参照すれば、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作で、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）は第２消去検証レベルＰＥＲより大きくなく、第３消去検証レベルＰＥＲＬより小さくない閾値電圧を有する。ここで、第３消去検証レベルＰＥＲＬは第１消去検証レベルＥＲより大きく、第２消去検証レベルＰＥＲより小さい。
図２乃至図３は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用して１−ビットプログラム動作が実行される例を示す。しかし、本発明が必ずこれに制限される必要はない。本発明は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用して２−ビットプログラム動作を実行することができる。このために、緊急消去マージンＱＥＭは１−ビットプログラム動作の時のそれよりさらに低くなる。
【００１７】
図４は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第３実施形態を示す図である。図４を参照すれば、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作でメモリセルは、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、及び第３プログラム状態Ｐ３の中でいずれか１つにプログラムされる。
また、本発明の擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作はエキストラ状態（ｅｘｔｒａ  ｓｔａｔｅ）を利用することもあり得る。ここで、エキストラ状態は以前プログラム動作で利用されなかった状態として、以前プログラム動作のプログラム状態より高い状態である。一方、エキストラ状態に対する詳細は、この出願の先行技術文献として記載された特許文献１で説明される。
【００１８】
図５は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第４実施形態を示す図である。図５を参照すれば、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作でメモリセルは、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、及び第３プログラム状態Ｐ３の中でいずれか１つにプログラムされる。ここで、第３プログラム状態Ｐ３はエキストラ状態を含む。
図５では１つのエキストラ状態が第３プログラム状態に包含されるが、本発明はこれに制限されない。本発明の擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作は少なくとも１つのエキストラ状態が少なくとも１つのプログラム状態に包含され得る。
【００１９】
また、本発明の擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作は多次元変調方式（ｍｕｌｔｉ  ｄｉｍｅｎｓｉｏｎ  ｍｏｄｕｌａｔｉｏｎ  ｓｃｈｅｍｅ）のプログラム動作にも適用可能である。ここで、多次元変調方式は、格納されるデータ値をエンコーディングして連続した所定の個数のメモリセルにプログラムすることを言う。一方、多次元変調方式に対する詳細は本出願の出願人である三星電子から出願され、この出願の先行技術文献として記載された特許文献１で説明される。
【００２０】
図６は本発明の擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作に対する第５実施形態を示す図である。図６を参照すれば、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用するプログラム動作でメモリセルは、多次元変調方式にしたがって擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）、第１プログラム状態Ｐ１、及び第２プログラム状態Ｐ２の中でいずれか１つにプログラムされる。
【００２１】
図７は本発明の実施形態による不揮発性メモリ装置１００を例示的に示すブロック図である。図７を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、電圧発生回路１３０、入出力回路１４０、及び制御ロジック１５０を含む。
【００２２】
本発明による不揮発性メモリ装置はＮＡＮＤフラッシュメモリ（ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、垂直形ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ  ＮＡＮＤ、以下、‘ＶＮＡＮＤ’と称する）、ＮＯＲフラッシュメモリ（ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）等であり得る。また、本発明の不揮発性メモリ装置１００は３次元アレイ構造（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）で具現され得る。本発明の不揮発性メモリ装置１００は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置を含めて、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュ（ｃｈａｒｇｅ  ｔｒａｐ  ｆｌａｓｈ；ＣＴＦ）にも全て適用できる。
【００２３】
メモリセルアレイ１１０は複数のメモリブロック（ＢＬＫ１〜ＢＬＫｉ、ｉは１より大きい整数）を含む。メモリブロックの各々は、ビットラインＢＬの各々に連結されたストリングを含む。ここで、ストリングは少なくとも１つのストリング選択トランジスタ、複数のメモリセル、少なくとも１つの接地選択トランジスタを含む。ストリング選択トランジスタはストリング選択ラインを通じて伝送される電圧によって駆動される。接地選択トランジスタは接地選択ラインを通じて伝送される電圧によって駆動される。メモリセルの各々は少なくとも１つのビットのデータを格納し、対応するワードラインＷＬへ伝送される電圧によって駆動される。
【００２４】
アドレスデコーダ１２０はアドレスに応答して複数のメモリブロックの中でいずれか１つを選択し、駆動に必要であるワードライン電圧（例えば、プログラム電圧、パス電圧、消去電圧、検証電圧、読出し電圧、読出しパス電圧等）を対応するワードラインへ伝送する。
電圧発生回路１３０は駆動に必要であるワードライン電圧を発生する。電圧発生回路１３０は高電圧発生器、低電圧発生器、及び／或いは負電圧発生器を含む。また、電圧発生回路１３０は消去動作のための消去電圧Ｖｅｒａｓｅを発生する。消去電圧ＶｅｒａｓｅはメモリブロックＢＬＫ１〜ＢＬＫｉの中で選択されたブロックのウェルへ印加される。
入出力回路１４０はプログラム動作で外部から入力されたデータを臨時的に格納した後に、選択されたページにプログラムし、読出し動作で読み出されるページからデータを読み出して臨時的に格納した後に外部へ出力する。入出力回路１４０はビットラインＢＬの各々に対応するページバッファを含む。
【００２５】
制御ロジック１５０は不揮発性メモリ装置１００の全般的な動作を制御する。制御ロジック１５０は外部のメモリ制御器から提供される制御信号及び命令語を解釈し、解釈結果に応答してアドレスデコーダ１２０、電圧発生回路１３０及び入出力回路１４０を制御する。即ち、制御ロジック１５０は、駆動（例えば、プログラム／読出し／消去動作）に必要である電圧を発生するように電圧発生回路１３０を制御し、発生された電圧を対応するワードラインＷＬへ伝送するようにアドレスデコーダ１２０を制御し、プログラムされるページデータ及び読み出されたページデータを入出力するために入出力回路１４０を制御する。
【００２６】
また、制御ロジック１５０は正常消去モード（ｎｏｒｍａｌ  ｅｒａｓｅ  ｍｏｄｅ）にしたがって、消去動作を実行するか、或いは緊急消去モード（ｑｕｉｃｋ  ｅｒａｓｅ  ｍｏｄｅ）にしたがって消去動作を実行する。正常消去モードではメモリセルの閾値電圧を消去状態Ｅにセットする。ここで、消去状態Ｅは最下位状態（図１参照、ＬＳ）或いはそれ以下である。また、緊急消去モードではメモリセルの閾値電圧を擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）にセットする。ここで、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）は最上位状態（図１参照、ＭＳ）以下であり、第２消去検証レベル（図１参照、ＰＥＲ）以下である。
実施形態において、正常消去モード及び緊急消去モードの選択は外部のメモリ制御器から入力された消去モード選択命令によって決定され得る。他の実施形態において、正常消去モード及び緊急消去モードの選択は、不揮発性メモリ装置１００で内部的に決定され得る。その他の実施形態において、正常消去モード及び緊急消去モードの選択は、製造者によって固定され得る。
【００２７】
本発明の不揮発性メモリ装置１００では必要に応じて正常消去モード及び緊急消去モードの中のいずれか１つで消去動作を実行できる。
図８は図７に図示されたメモリブロックＢＬＫ１〜ＢＬＫｉの中でいずれか１つのブロックＢＬＫを例示的に示す図である。図８に図示されたメモリブロックＢＬＫは基板上に垂直方向に形成される。図８を参照すれば、基板上に複数のワードラインカットの間には少なくとも１つの接地ストリングラインＧＳＬ、複数のワードラインＷＬ、少なくとも１つのストリング選択ラインＳＳＬが積層される。ここで、少なくとも１つのストリング選択ラインＳＳＬはストリング選択ラインカットによって分離される。複数のピラーが少なくとも１つの接地ストリングライン基板ＧＳＬ、複数のワードラインＷＬ、少なくとも１つのストリング選択ラインＳＳＬを貫通する。ここで、少なくとも１つの接地ストリングラインＧＳＬ、複数のワードラインＷＬ、少なくとも１つのストリング選択ラインＳＳＬは基板形態に具現される。また、複数のピラーの上部面には複数のビットラインＢＬが連結される。図８でメモリブロックはワードライン併合構造であるが、本発明がこれに制限される必要はない。
【００２８】
一般的に３次元メモリ装置、電荷トラップフラッシュメモリ装置、或いはＶＮＡＮＤでは物性的／構造的特性のため、消去動作の時間（以下、消去時間）が長い。例えば、ＶＮＡＮＤは大きいブロック／サブブロック単位に消去動作を実行するので、プラナメモリ装置と比較して長い消去時間を有する。このような長い消去時間は長くなった応答時間（ｒｅｓｐｏｎｓｅ  ｔｉｍｅ）によって、システム性能（ｓｙｓｔｅｍ  ｐｅｒｆｏｒｍａｎｃｅ）を低下させ得る。例えば、書込み動作の中で消去動作が実行される場合、長い消去時間のため、書込み動作の応答時間がタイムアウト（ｔｉｍｅ−ｏｕｔ）される可能性がある。
一方、本発明の不揮発性メモリ装置は、正常消去モード及び緊急消去モードの中のいずれか１つを選択して消去動作を実行できる。従って、本発明の不揮発性メモリ装置は応答時間が長くなることが予想される場合には緊急消去モードを通じて消去動作を実行することによって、消去時間を減少させ得る。その結果として、書込み動作の応答時間がタイムアウトされる可能性が減る。
【００２９】
本発明による不揮発性メモリ装置の緊急消去方法は正常消去動作で時間（或いは、サイクル）を変更することによって、具現され得る。
図９は本発明の実施形態による緊急消去方法に対する第１実施形態を示すタイミング図である。説明を簡単にするために図９では正常消去動作は２つのサイクルで構成されたとする。各サイクルはセットアップ区間、実行区間、回復区間、検証区間に区分される。実線はウェルへ印加される電圧、点線はワードラインへ印加される電圧を示す。図９を参照すれば、正常消去動作は２つのサイクルで構成され、セットアップ区間では消去動作のためにワードラインは接地電圧に、ビットラインとソースラインはフローティングされ、実行区間ではウェルへ消去電圧Ｖｅｒａｓｅが印加され、回復区間ではウェル電圧とビットライン電圧が放電され、検証区間では消去動作が正しく実行されたか否かを判別するために第１検証レベル（図１参照、ＥＲ）で検証読出し動作が実行される。図９に図示しないが、サイクルが増加することによって、消去電圧Ｖｅｒａｓｅは増加され得る。
【００３０】
実施形態において、緊急消去動作は正常消去動作の中で一部サイクル（例えば、１つのサイクル）を実行する（(1)）。
他の実施形態において、緊急消去動作は正常消去動作の１つのサイクルの中で一部であり得る（(2)）。
整理すれば、本発明の緊急消去動作は、正常消去動作でサイクルの中で一部であるか、或いはいずれか１つのサイクルの一部であり得る。即ち、緊急消去動作は、正常消去動作の消去時間ｔ＿ｅｒｓ＿ｎｏｒｍａｌより短い時間ｔ＿ｅｒｓ＿ｑｕｉｃｋの間に消去電圧Ｖｅｒａｓｅをウェルへ印加することによって実行することができる。
【００３１】
本発明の緊急消去方法は正常消去動作で消去電圧Ｖｅｒａｓｅのレベルを変更することによって具現され得る。
図１０は本発明の実施形態による緊急消去方法に対する第２実施形態を示すタイミング図である。図１０を参照すれば、緊急消去方法は、正常消去動作のレベルＶＥ＿ｎｏｒｍａｌより低いレベルＶＥ＿ｑｕｉｃｋを有する消去電圧Ｖｅｒａｓｅを印加する。
実施形態において、緊急消去動作は低いレベルＶＥ＿ｑｕｉｃｋを有する消去電圧Ｖｅｒａｓｅを印加し、正常消去動作のようにすべてのサイクルを実行することであり得る（(3)）。
他の実施形態において、緊急消去動作は低いレベルＶＥ＿ｑｕｉｃｋを有する消去電圧Ｖｅｒａｓｅを印加し、一部サイクルを実行することであり得る（(4)）。
他の実施形態において、緊急消去動作は低いレベルＶＥ＿ｑｕｉｃｋを有する消去電圧Ｖｅｒａｓｅを印加し、１つのサイクルの中で一部を実行することであり得る（(5)）。
【００３２】
本発明の緊急消去方法は正常消去動作で消去電圧Ｖｅｒａｓｅが印加される実行区間を減らすことによって具現され得る。
図１１は本発明の実施形態による緊急消去方法に対する第３実施形態を示すタイミング図である。図１１を参照すれば、緊急消去方法は、図９に図示された緊急消去方法と比較して消去電圧Ｖｅｒａｓｅを印加する実行区間を減らす。即ち、緊急消去動作の１つのサイクルは正常消去動作の１つのサイクルより短い。
実施形態において、緊急消去動作は正常消去動作のように同一の回数のサイクルを実行する（(6)）。
他の実施形態において、緊急消去動作は正常消去動作のサイクル回数より少ない回数のサイクルを実行する（(7)）。
【００３３】
本発明の緊急消去方法は、正常消去動作と比較して消去電圧Ｖｅｒａｓｅのレベルを低くしながら、短いサイクルを実行することによって具現される。
図１２は本発明の実施形態による緊急消去方法に対する第４実施形態を示すタイミング図である。図１２を参照すれば、緊急消去動作は正常消去動作のレベルＶＥ＿ｎｏｒｍａｌと比較して低いレベルＶＥ＿ｑｕｉｃｋを有する消去電圧Ｖｅｒａｓｅを印加し、正常消去動作のサイクルより短いサイクルを実行する。
実施形態において、緊急消去動作は正常消去動作と同一な回数のサイクルを実行する（(8)）。
他の実施形態において、緊急消去動作は正常消去動作のサイクル回数より少ない回数のサイクルを実行する（(9)）。
【００３４】
図９乃至図１２を参照すれば、本発明による緊急消去動作は、メモリセルを擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）にセットするために正常消去動作の時間、或いはレベルの多様な組合わせによって決定され得る。
図１３は本発明の実施形態によるメモリシステムを示すブロック図である。図１３を参照すれば、メモリシステム１０は少なくとも１つの不揮発性メモリ装置１００及びそれを制御するメモリ制御器２００を含む。不揮発性メモリ装置１００は図７で説明したのと同一である。メモリ制御器２００は必要によって、不揮発性メモリ装置１００の制御ロジック１５０を正常消去モードで動作させるか、或いは緊急消去モードで動作させるかを決定することができる。
【００３５】
実施形態において、メモリ制御器２００はホストの書込み要請に対する応答時間を予測し、予測された結果に基づいて緊急消去モードを選択することができる。例えば、メモリ制御器２００は書込み要請の時、応答時間が長くなるマージ動作が必要であると判別される時、すぐに不揮発性メモリ装置１００を緊急消去モードに動作するよう制御することができる。
実施形態において、メモリ制御器２００はホストの使用者の要請に応答して緊急消去モードを選択することができる。例えば、使用者がより速い書込み動作を望む場合には、メモリ制御器２００はこのような要請に応答して不揮発性メモリ装置１００が緊急消去モードで動作するように制御することができる。
図１４は本発明の実施形態によるメモリシステム１０のプログラム方法を例示的に示すフローチャートである。図７乃至図１４を参照すれば、プログラム方法は次の通りである。
【００３６】
メモリシステム１０には外部のホストから書き込まれるデータ及びアドレス（例えば、論理アドレス）が入力される（Ｓ１１０）。メモリ制御器２００は消去動作が必要であるか否かを判別する。例えば、データを書き込むプリブロックが存在しない時、データブロックを消去してプリブロックにセットする必要があり、このためにデータブロックに対する消去動作が実行されなければならない。例えば、メモリブロックの間にマージ動作の後、無効データ、或いはガーベッジ（ｇａｒｂａｇｅ）を有するメモリブロックがプリブロックを必要とする時、消去動作が必要である（Ｓ１２０）。データブロックが消去される必要がなければ、Ｓ１５０段階が進行される。
【００３７】
データブロックが消去される必要があれば、メモリ制御器２００は緊急消去動作が必要であるか否かを判別する（Ｓ１３０）。もし、緊急消去動作が必要であれば、データブロックに対する緊急消去動作が実行される（Ｓ１４０）。これに対し、緊急消去動作が必要でなければ、データブロックに対する正常消去動作が実行される（Ｓ１４５）。データブロックに対する消去動作が完了した後に、アドレスに対応するメモリブロックに書き込まれるデータを格納するためのプログラム動作が実行される（Ｓ１５０）。したがって、本発明のプログラム動作が完了する。
【００３８】
本発明のプログラム方法は、緊急消去動作が必要であるか否かを判別し、その結果にしたがって緊急消去動作を実行することによって、一般的なそれと比較してプログラム動作時間を短縮させ得る。
図１５は本発明の実施形態によるメモリシステムのブロック管理方法に対する第１実施形態を示す図である。図１５を参照すれば、メモリシステム１０のメモリ制御器２００は次の順序でメモリブロックを管理する。
【００３９】
処女状態のメモリブロックのページに最下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ；ＬＳＢ）プログラム動作が実行される（Ｓ２１０）。以後、最下位ビットプログラムされたページに次のビットプログラム動作が実行され、このような方式で最上位ビット（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ；ＭＳＢ）プログラム動作が実行される（Ｓ２２０）。図１５ではメモリブロックのページに最下位ビットＬＳＢプログラム動作が先ず実行され、最上位ビットＭＳＢプログラム動作が後に実行される。しかし、本発明がこれに制限される必要はない。反対に、メモリブロックのページに最上位ビットＭＳＢプログラム動作が先に実行され、その後、最下位ビットＬＳＢプログラム動作が実行されることもあり得る。
【００４０】
図１５でマルチビットプログラム動作は１ビットずつ順に実行される。しかし、本発明のマルチビットプログラム動作は必ずしもこれに制限されない。本発明のマルチビットプログラム動作はマルチビットが一度に或いは同時にプログラムされることもある。
メモリブロックの複数のページが上述したようにプログラム動作が実行された後に、メモリブロックに格納されたデータが無効であると判別され得る。例えば、外部のホストに要請にしたがって格納されたデータが無効処理され得る。また、格納されたデータが物理的に他の位置に複写された後に、以前データを無効化処理することができる（Ｓ２３０）。
【００４１】
この時、メモリ制御器２００は無効化データを格納するメモリブロックに次のプログラム動作を実行するために緊急消去動作を実行する。ここで、緊急消去動作が実行されたメモリブロックに存在するメモリセルは擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）に位置する（Ｓ２４０）。擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用してオーバーライト（ｏｖｅｒｗｒｉｔｅ）或いはプログラム動作が実行される（Ｓ２５０）。その後、メモリ制御器２００は消去状態Ｅを利用する正常的なプログラム動作を実行するためにオーバーライト／プログラムされたメモリブロックに対して正常消去動作を実行し、Ｓ２１０段階へ進入する（Ｓ２６０）。
【００４２】
本発明によるメモリブロック管理方法は正常消去動作を実行する前に緊急消去動作を実行し、この時、発生した擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用してオーバーライト／プログラム動作を実行できる。
本発明によるメモリブロック管理方法は、いずれか１つのメモリブロックに対する緊急消去動作を反復することもあり得る。
【００４３】
図１６は本発明の実施形態によるメモリシステムのブロック管理方法に対する第２実施形態を示す図である。図１６を参照すれば、メモリブロック管理方法は、図１５に図示されたメモリブロック管理方法と比較してＳ２５５段階が追加される。
Ｓ２５５段階では、メモリ制御器２００はメモリブロックに緊急消去動作を反復するための条件を満足するか否かを判別する。このような反復条件は、メモリブロックに関連した情報であり得る。例えば、反復条件はメモリブロックのプログラム／消去サイクル回数、ブロック消去比率等であり得る。緊急消去動作の反復条件を満足すれば、例えば、プログラム／消去サイクル回数或いはブロック消去比率が所定の値より小さければ、メモリブロックに対する緊急消去動作を反復するためにＳ２３０段階へ進入する。
【００４４】
実施形態において、消去動作、プログラム動作、或いは読出し動作が成功的に実行された比率にしたがって、緊急消去動作の可否が決定され得る。例えば、このような比率が所定の値以上である時、緊急消去動作が実行できる。また、このような比率が所定の値以上である時、オーバーライト動作でメモリセル当たり幾つのビットがプログラムされるかが決定され得る。
実施形態において、緊急消去動作が反復される毎に、緊急消去マージンＱＥＭは段々と低くなり得る。他の実施形態において、緊急消去動作が反復される毎に緊急消去マージンＱＥＭは一定であり得る。
一方、緊急消去動作の反復条件を満足しなければ、正常的なプログラム動作のためにＳ２６０段階へ進入する。
【００４５】
本発明によるメモリブロック管理方法は、メモリブロックの状態にしたがって反復的に緊急消去動作を実行できる。
図１５及び図１６では正常消去動作の前に緊急消去動作が実行される。しかし、本発明がこれに制限される必要はない。本発明の緊急消去動作は選択的に実行されることもできる。
【００４６】
図１７は本発明の実施形態によるメモリシステムのブロック管理方法に対する第３実施形態を示す図である。図１７を参照すれば、メモリブロックの管理方法は次の通りである。
メモリブロックのページに最下位ビットＬＳＢプログラム動作が先に実行され（Ｓ３１０）、以後に最上位ビットＭＳＢプログラム動作が実行される（Ｓ３２０）。メモリブロックの複数のページに上述したようにプログラム動作が実行された後に、メモリブロックに格納されたデータが無効であると判別され得る（Ｓ３３０）。この時、メモリ制御器２００は無効化されたデータを格納するメモリブロックに対して緊急消去動作を実行するか否かを判別する（Ｓ３３５）。例えば、ホストの要請が速い消去動作を要求する時、メモリ制御器２００は緊急消去動作が実行されるように不揮発性メモリ装置１００を制御することができる。
【００４７】
もし、緊急消去動作を必要としなければ、Ｓ３６０段階へ進入する。一方、緊急消去動作が必要であれば、無効化データを格納するメモリブロックに次のプログラム動作を実行するために緊急消去動作を実行する。ここで、緊急消去動作が実行されたメモリブロックに存在するメモリセルは擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）に位置する（Ｓ３４０）。例えば、ホストから書込み要請が入力される時、データを不揮発性メモリ装置１００の物理的位置に書き込むまでの時間（以下、書込み応答時間）が所定の値を超過したと予測される時、メモリ制御器２００は緊急消去動作を実行するように不揮発性メモリ装置１００を制御する。ここで、書込み応答時間にはマージ動作時間或いは消去時間が包含される。
【００４８】
実施形態において、消去時間は、プリブロックの個数、ブロック消去比率ＢＥＲ、プログラム／消去サイクル、データリテンション時間（ｄａｔａ  ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）、動作温度の中で少なくとも１つを利用して予測することができる。ここで、ブロック消去比率ＢＥＲが所定の値以上である時、消去時間が長くなるので、緊急消去動作が実行される。また、ブロック消去比率ＢＥＲが所定の値以上である時、マルチビットオーバーライトが難しいことがあり得るので、オーバーライト動作の時、幾つかのビットにプログラム動作が実行されるかが決定されなければならない。
【００４９】
以後、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用してオーバーライト（ｏｖｅｒｗｒｉｔｅ）或いはプログラム動作が実行される（Ｓ３５０）。その後、メモリ制御器２００は消去状態Ｅを利用する正常的なプログラム動作を実行するためにメモリブロックに対して正常消去動作を実行し、Ｓ３１０段階へ進入する（Ｓ３６０）。
本発明のメモリブロック管理方法は予測された書込み応答時間によって、メモリブロックに緊急消去動作を実行できる。
図１５乃至図１７では１つの物理ページに複数の論理ページが順次的にプログラムされる場合を開示する。しかし、本発明がこれのみに制限されない。本発明は１つの物理ページに複数の論理ページが一度にプログラムされる場合にも適用可能である。即ち、本発明はオンチップバッファプログラム（ｏｎ−ｃｈｉｐ  ｂｕｆｆｅｒｅｄ  ｐｒｏｇｒａｍ；以下、‘ＯＢＰ’）にも適用可能である。
【００５０】
図１８は本発明の実施形態によるＯＢＰを使用するメモリシステムを例示的に示すブロック図である。図１８を参照すれば、メモリシステム２０は少なくとも１つの不揮発性メモリ装置３００及びそれを制御するメモリ制御器４００を含む。
不揮発性メモリ装置３００はページデータを１つのメモリセル当たり１−ビットで格納するシングルレベルセル領域３１１、シングルレベルセル領域３１１に格納された複数のページデータを１つのページに一度に格納する（或いは、メモリセル当たりマルチ−ビットで格納する）マルチレベルセル領域３１２、及び制御ロジック３５０を含む。シングルレベルセル領域３１１及びマルチレベルセル領域３１２の各々は複数のメモリブロックを含む。制御ロジック３５０は正常消去動作を実行する正常消去モード及び緊急消去動作を実行する緊急消去モードを有する。メモリ制御器４００はシングルレベルセル領域３１１に格納されたページデータを読出し、読み出されたページデータのエラーを訂正するエラー訂正回路４２０を包含することができる。
【００５１】
本発明のメモリシステム２０はシングルレベルセル領域３１１のメモリブロックに対して緊急消去動作を実行できる。
他の実施形態において、本発明のメモリシステム２０はシングルレベルセル領域３１１及びマルチレベルセル領域３１２の中でいずれか１つに選択的に正常消去動作或いは緊急消去動作を実行することができる。
【００５２】
図１９は図１８に図示されたシングルレベルセル領域３１１のメモリブロックの閾値電圧変化過程を例示的に示す図である。図１９を参照すれば、シングルレベルセル領域３１１のメモリブロックの閾値電圧状態変化は次の通りである。
最初に消去状態Ｅを利用する１−ビットプログラム動作が実行される。これによってメモリブロックのメモリセルは消去状態Ｅとプログラム状態Ｐ０の中でいずれか１つにプログラムされる。以後、メモリブロックに消去動作が必要であれば、緊急消去動作が実行される。図１９に示したように、以前プログラム動作のプログラム状態Ｐ０は擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）になるように緊急消去動作を通じてメモリセルの閾値電圧が低くなる。緊急消去動作が実行された後、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用して１−ビットプログラム動作が実行される。即ち、メモリブロックのメモリセルは擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）或いはプログラム状態Ｐの中でいずれか１つにプログラムされる。
【００５３】
図２０は図１８に図示されたメモリシステム２０のメモリブロック管理方法を例示的に示す図である。図２０を参照すれば、メモリシステム２０のメモリブロック管理方法は次の通りである。
優先的に、メモリブロックのシングルレベルセル領域３１１のページにプログラム動作が実行される（Ｓ４１０）。メモリブロックに格納されたデータが無効であると判別され得る（Ｓ４２０）。この時、メモリ制御器４００は無効化されたデータを格納するメモリブロックのプログラム／消去サイクル或いはブロック消去比率が所定の値より下であるか否かを判別する（Ｓ４３０）。ここで、プログラム／消去サイクル或いはブロック消去比率はブロックの状態条件になることができる。一方、ブロックの状態条件は、消去動作、プログラム動作、或いは読出し動作が成功的に実行された比率であることもあり得る。
【００５４】
もし、プログラム／消去サイクル或いはブロック消去比率が所定の値未満ではない時、Ｓ４６０段階へ進入する。一方、プログラム／消去サイクル或いはブロック消去比率が所定の値未満である時、無効化データを格納するメモリブロックに次のプログラム動作を実行するために緊急消去動作を実行する。ここで、緊急消去動作が実行されたメモリブロックに存在するメモリセルは擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）に位置する（Ｓ４４０）。
【００５５】
その後、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）を利用してオーバーライト（ｏｖｅｒｗｒｉｔｅ）或いはプログラム動作が実行される（Ｓ４５０）。ここで、オーバーライト或いはプログラム動作はメモリセル当たり１−ビットプログラム動作である。以後に、メモリ制御器４００は消去状態Ｅを利用する正常的な１−ビットプログラム動作を実行するためにメモリブロックに対して正常消去動作を実行し、Ｓ４１０段階へ進入する（Ｓ４６０）。
【００５６】
本発明のメモリブロック管理方法は、メモリブロックの状態を考慮して緊急消去動作を実行するか否かを決定する。
図１８で１つの不揮発性メモリ装置３００はシングルレベルセル領域３１１及びマルチレベルセル領域３１２を含む。しかし、本発明が必ずしもこれに制限される必要はない。本発明はページデータをバッファリングするためのシングルレベルセル領域３１１のみを有する別の不揮発性メモリ装置を具備することもある。
【００５７】
図２１は本発明のその他の実施形態によるＯＢＰを使用するメモリシステムを例示的に示すブロック図である。図２１を参照すれば、メモリシステム３０は第１不揮発性メモリ装置５００−１、第２不揮発性メモリ装置５００−２、及びメモリ制御器６００を含む。第１不揮発性メモリ装置５００−１はシングルレベルセル領域５１１及び制御ロジック５５０−１を含む。第２不揮発性メモリ装置５００−２はマルチレベルセル領域５１２を含む。
本発明のメモリシステム３０は、ページデータを第１不揮発性メモリ装置５００−１のシングルレベルセル領域５１１にバッファリングして置いた後に、第２不揮発性メモリ装置５００−２のマルチレベルセル領域５１２にプログラムさせる。ここで、シングルレベルセル領域５１１は緊急消去モード或いは正常消去モードにしたがって消去されるメモリブロックを含む。
【００５８】
図２２は本発明の実施形態によるメモリシステムの書込み動作を例示的に示すフローチャートである。図２２を参照すれば、メモリシステムの書込み動作は次の通りである。
ホストからメモリシステムに書込み要請が入力される。この時、データ及びアドレス（論理アドレス）が入力される（Ｓ５１０）。メモリシステムは書込み速度の増加が必要であるか否かを判別する（Ｓ５２０）。ここで、書込み速度の増加に対する判別動作は、ホストの要請によって決定され得る。実施形態において、書込み速度の増加に対する判別動作は、入力されたデータ関連情報にしたがって決定され得る。例えば、大容量データである場合、速い書込み速度が必要であると判別される。
【００５９】
もし、書込み速度を増加させる必要があれば、メモリ制御器は緊急消去モードを設定するための命令語を不揮発性メモリ装置へ伝送する（Ｓ５３０）。不揮発性メモリ装置は伝送された命令語にしたがって緊急消去モードを設定し、以後消去命令に応答して緊急消去動作を実行する。
一方、書込み速度を増加させる必要がなければ、メモリ制御器は正常消去モードを設定するための命令語を不揮発性メモリ装置へ伝送する（Ｓ５３５）。不揮発性メモリ装置は伝送された命令語にしたがって正常消去モードを設定し、以後消去命令に応答して緊急消去動作を実行する。しかし、本発明のモード設定はこれに制限されない。正常消去モードの設定は別の設定過程無しでデフォルト値に決定することができる。
【００６０】
以後、メモリ制御器は設定された消去モードで入力されたデータを不揮発性メモリ装置にプログラムするように制御する（Ｓ５４０）。
本発明によるメモリシステムの書込み方法は書込み速度を増加させるか否かを判別し、その結果にしたがって緊急消去動作の可否を決定する。
上述したように本発明の緊急消去動作はメモリセルを最上位状態（図１参照、ＭＳ）下の擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）にセットすることである。しかし、緊急消去動作は必ずしもこれに制限されない。緊急消去動作は、別の消去動作を実行せず、以前プログラム状態をそのまま擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）として利用することもできる。
【００６１】
一方、本発明の緊急消去動作は、擬似消去状態（Ｐｓｕｅｄｏ  Ｅ）にセットするものに制限されない。本発明の正常消去動作よりむしろ高い消去電圧或いは制限された時間内に多サイクルを印加することで具現されることもあり得る。
本発明は多様な装置に応用可能である。
【００６２】
図２３は本発明によるメモリシステムを例示的に示すブロック図である。図２３を参照すれば、メモリシステム１０００は少なくとも１つの不揮発性メモリ装置１１００及びメモリ制御器１２００を含む。メモリシステム１０００は、図１乃至図２２に上述されたように緊急消去動作を実行できる。
不揮発性メモリ装置１１００は外部から高電圧Ｖｐｐがオプション的に提供され得る。メモリ制御器１２００は複数のチャンネルを通じて不揮発性メモリ装置１１００に連結される。メモリ制御器１２００は少なくとも１つの中央処理装置１２１０、バッファメモリ１２２０、エラー訂正回路１２３０、ＲＯＭ１２４０、ホストインターフェイス１２５０、及びメモリインターフェイス１２６０を含む。メモリ制御器１２００はデータをランダム化させるか、或いはデランダム化させるランダム化回路（図示せず）をさらに包含できる。本発明のメモリシステム１０００はＰＰＮ（Ｐｅｒｆｅｃｔ  Ｐａｇｅ  Ｎｅｗ）に適用可能である。不揮発性メモリ装置１１１０は、外部の高電圧を選択的に受信することができる。
【００６３】
メモリ制御器１２００は不揮発性メモリ装置１１００のプログラム動作がフェイルされるか、或いはプログラム動作の信頼性が要求される時、データ復旧命令を発生し、発生されたデータ復旧命令を不揮発性メモリ装置１１００へ伝送することができる。
メモリ制御器１２００はエラー訂正コード（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ；ＥＣＣ）にしたがってデータのエラーを訂正するエラー訂正回路１２３０を含む。エラー訂正回路１２３０は書込み動作でプログラムされるデータのエラー訂正コード値を計算し、読出し動作で読み出されたデータをエラー訂正コード値に基づいてエラー訂正できる。メモリ制御器１２００はデータ復旧動作で復旧されたデータを他の物理的なページにプログラムさせるように不揮発性メモリ装置１１００へプログラム命令を伝送することができる。
本発明によるメモリシステム１０００は緊急消去動作を実行することによって、速い書込み速度が要求される大容量のデータを高速に格納できる。
【００６４】
図２４は本発明によるメモリカードを例示的に示すブロック図である。図２４を参照すれば、メモリカード２０００は少なくとも１つのフラッシュメモリ装置２１００、バッファメモリ装置２２００、及びそれらを制御するメモリ制御器２３００を含む。メモリカード２０００は、図１乃至図２２で上述したように緊急消去動作を実行できる。
フラッシュメモリ装置２１００は外部高電圧Ｖｐｐをオプション的に受信することができる。バッファメモリ装置２２００はメモリカード２０００の動作の際に生成されるデータを臨時的に格納するための装置である。バッファメモリ装置２２００はＤＲＡＭ或いはＳＲＡＭ等で具現され得る。メモリ制御器２３００は複数のチャンネルを通じてフラッシュメモリ装置２１００に連結される。メモリ制御器２３００はホスト及びフラッシュメモリ装置２１００の間に連結される。ホストからの要請に応答して、メモリ制御器２３００はフラッシュメモリ装置２１００をアクセスする。
【００６５】
メモリ制御器２３００は少なくとも１つのマイクロプロセッサ２３１０、ホストインターフェイス２３２０、フラッシュインターフェイス２３３０を含む。少なくとも１つのマイクロプロセッサ２３１０はファームウェア（ｆｉｒｍｗａｒｅ）を動作するように具現される。ホストインターフェイス２３２０はホストとメモリカード２０００との間にデータ交換を実行するためのカードプロトコル（例えば、ＳＤ／ＭＭＣ）を通じてホストとインターフェイシングする。
本発明のメモリカード２０００はマルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ：ＭＭＣ）、保安デジタル（Ｓｅｃｕｒｉｔｙ  Ｄｉｇｉｔａｌ：ＳＤ）、ｍｉｎｉＳＤ、ＵＳＢを利用するメモリスティック（Ｍｅｍｏｒｙ  Ｓｔｉｃｋ）、スマートメディア（Ｓｍａｒｔ  Ｍｅｄｉａ（登録商標））、トランスフラッシュ（ＴｒａｎｓＦｌａｓｈ）カード等に適用可能である。
【００６６】
図２５は本発明によるｍｏｖｉＮＡＮＤを例示的に示すブロック図である。図２５を参照すれば、ｍｏｖｉＮＡＮＤ３０００は少なくとも１つのＮＡＮＤフラッシュメモリ装置３１００及び制御器３２００を包含することができる。ｍｏｖｉＮＡＮＤ３０００はＭＭＣ４．４（言い換えれば、ｅＭＭＣ）規格を支援する。ｍｏｖｉＮＡＮＤ３０００は、図１乃至図２２で上述したように緊急消去動作を実行できる。
【００６７】
ＮＡＮＤフラッシュメモリ装置３１００はＳＤＲ（Ｓｉｎｇ  Ｄａｔａ  Ｒａｔｅ）ＮＡＮＤ或いはＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＮＡＮＤであり得る。実施形態において、ＮＡＮＤフラッシュメモリ装置３１００は単品のＮＡＮＤフラッシュメモリ装置を含むことができる。ここで、単品のＮＡＮＤフラッシュメモリ装置は１つのパッケージ（例えば、ＦＢＧＡ、Ｆｉｎｅ−ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）に積層され得る。メモリ制御器３２００は複数のチャンネルを通じてフラッシュメモリ装置３１００に連結される。制御器３２００は少なくとも１つの制御器コア３２１０、ホストインターフェイス３２５０、及びＮＡＮＤインターフェイス３２６０を含む。少なくとも１つの制御器コア３２１０はｍｏｖｉＮＡＮＤ３０００の全般的な動作を制御する。ホストインターフェイス３２５０は制御器３２１０とホストのインターフェイシングを実行する。ＮＡＮＤインターフェイス３２６０はＮＡＮＤフラッシュメモリ装置３１００と制御器３２００のインターフェイシングを実行する。実施形態において、ホストインターフェイス３２５０は並列インターフェイス（例えば、ＭＭＣインターフェイス）であり得る。他の実施形態において、ｍｏｖｉＮＡＮＤ３０００のホストインターフェイス３２５０は直列インターフェイス（例えば、ＵＨＳ−ＩＩ、ＵＦＳインターフェイス）であり得る。
【００６８】
ｍｏｖｉＮＡＮＤ３０００はホストから電源電圧Ｖｃｃ、Ｖｃｃｑを受信する。ここで、第１電源電圧（Ｖｃｃ：３．３Ｖ）はＮＡＮＤフラッシュメモリ装置３１００及びＮＡＮＤインターフェイス３２３０へ提供され、第２電源電圧（Ｖｃｃｑ：１．８Ｖ／３．３Ｖ）は制御器３２００へ提供される。実施形態において、ｍｏｖｉＮＡＮＤ３０００は外部高電圧Ｖｐｐがオプション的に提供され得る。
本発明によるｍｏｖｉＮＡＮＤ３０００は大容量のデータを格納するのに有利であることのみでなく、向上された書込み動作特性を有する。本発明の実施形態によるｍｏｖｉＮＡＮＤ３０００は小型及び低電力が要求されるモバイル製品（例えば、ギャラクシーＳ（登録商標）、ギャラクシーノート（登録商標）、ギャラクシータブ（登録商標）、アイフォン（登録商標）、アイパッド（登録商標）等）に応用可能である。
【００６９】
図２６は本発明によるＳＳＤを例示的に示すブロック図である。図２６を参照すれば、ＳＳＤ４０００は複数のフラッシュメモリ装置４１００及びＳＳＤ制御器４２００を含む。ＳＳＤ４０００は、図１乃至図２２に上述されたように緊急消去動作を実行できる。
フラッシュメモリ装置４１００はオプション的に外部高電圧Ｖｐｐを提供されるように具現され得る。ＳＳＤ制御器４２００は複数のチャンネルＣＨ１〜ＣＨ４を通じてフラッシュメモリ装置４１００に連結される。ＳＳＤ制御器４２００は少なくとも１つの中央処理装置４２１０、バッファメモリ４２２０、ホストインターフェイス４２５０、及びフラッシュインターフェイス４２６０を含む。
本発明によるＳＳＤ４０００はデータの信頼性を向上させるプログラム動作を実行する。一方、ＳＳＤ４０００に対するさらなる詳細は本出願の出願人である三星電子から出願し、先行技術文献として記載された特許文献２乃至６で説明される。
【００７０】
図２７は本発明による通信装置を例示的に示すブロック図である。図２７を参照すれば、モバイル装置８０００は通信ユニット８１００、制御器８２００、メモリユニット８３００、ディスプレイユニット８４００、タッチスクリーンユニット８５００、及びオーディオユニット８６００を含む。メモリユニット８３００は少なくとも１つのＤＲＡＭ８３１０、少なくとも１つのＯｎｅＮＡＮＤ８３２０、及び少なくとも１つのｍｏｖｉＮＡＮＤ８３３０を含む。ＯｎｅＮＡＮＤ８３２０及びＭｏｖｉＮＡＮＤ８３３０の中で少なくとも１つは図２３に図示されたメモリシステム１０００と同一な構成及び動作を有するように具現される。
【００７１】
図２８は本発明によるスマートＴＶシステムを例示的に示すブロック図である。図２８を参照すれば、スマートＴＶシステム９０００はスマートＴＶ９１００、レヴュー９２００、セットトップボックス９３００、無線共有器９４００、キーパッド９５００、及びスマートフォン９６００を含む。スマートＴＶ９１００と無線共有器９４００との間に無線通信が実行される。スマートＴＶ９１００は開放形プラットホームであるＧｏｏｇｌｅ陣営のレヴュー（Ｒｅｖｕｅ、９２００）を具備することによって、インターネットに接続が可能である。スマートＴＶ９１００はセットトップボックス９３００を通じてケーブル放送及び衛星放送を視聴することができる。スマートＴＶはキーパッド９５００の制御或いはスマートフォン９６００の制御にしたがって運用され得る。本発明のスマートＴＶ９１００は図２３に図示されたメモリシステム１０００を包含することができる。
【００７２】
本発明の実施形態によるメモリシステム或いは格納装置は多様な形態のパッケージを利用して実装され得る。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る。
【００７３】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない範囲内で様々に変形できる。したがって本発明の範囲は上述した実施形態に限定されてはならないし、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等なものによって定められる。
【符号の説明】
【００７４】
ＥＲ・・・第１消去検証レベル
ＰＥＲ・・・第２消去検証レベル
ＱＥＭ・・・緊急消去マージン
Ｐｓｕｅｄｏ  Ｅ・・・擬似消去状態
１００・・・不揮発性メモリ装置
１１０・・・メモリセルアレイ
１２０・・・アドレスデコーダ
１３０・・・電圧発生回路
１４０・・・入出力回路
１５０・・・制御ロジック
２００・・・メモリ制御器
１０、２０、３０・・・メモリシステム
Ｖｅｒａｓｅ・・・消去電圧
３１１・・・シングルレベルセル領域
３１２・・・マルチレベルセル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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