(57)【要約】【課題】半導体素子の信頼性を向上させることができる半導体素子が提供される。【解決手段】半導体素子は基板上に積層された水平電極を含む電極構造体及び前記水平電極の間の第１絶縁層を含む。前記第１絶縁層の間へ提供され、各層が前記水平電極各々と同一レベルに配置された第２絶縁層が提供される。前記第１絶縁層及び前記第２絶縁層を貫通するコンタクトを含み、前記コンタクトは前記第１絶縁層及び前記第２絶縁層と接する。前記複数の第２絶縁層は、前記複数の第１絶縁層と各々接する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
基板上に積層された複数の水平電極を含む電極構造体と、
前記複数の水平電極の間の複数の第１絶縁層と、
前記複数の第１絶縁層の間へ提供され、各層が前記水平電極の各々と同一レベルに配置された複数の第２絶縁層と、
前記複数の第１絶縁層及び前記複数の第２絶縁層を貫通するコンタクトと、を含み、
前記コンタクトが、前記複数の第１絶縁層及び前記複数の第２絶縁層と接する、半導体素子。
【請求項２】
前記複数の第２絶縁層が、前記複数の第１絶縁層と各々接する、請求項１に記載の半導体素子。
【請求項３】
前記第２絶縁層が、前記第１絶縁層に対して食刻選択性がある、請求項１に記載の半導体素子。
【請求項４】
前記第１絶縁層がシリコン酸化物を含み、前記第２絶縁層がシリコン窒化物、シリコン酸化窒化物、又はポリシリコンの中の少なくとも１つを含む、請求項３に記載の半導体素子。
【請求項５】
前記コンタクトが、金属、金属シリサイド、又は導電性金属窒化物の中の少なくとも１つを含む、請求項１に記載の半導体素子。
【請求項６】
前記基板に接続された第１導電領域をさらに含み、
前記コンタクトが前記第１導電領域に接続される、請求項１に記載の半導体素子。
【請求項７】
前記第１導電領域が、前記基板の導電型と同一の導電型の不純物イオンが前記基板より高いドーピング濃度に提供された不純物領域である、請求項６に記載の半導体素子。
【請求項８】
前記第１導電領域が、金属、金属シリサイド、又は導電性窒化金属の中の少なくとも１つを含む、請求項６に記載の半導体素子。
【請求項９】
前記コンタクトが、前記第２絶縁層の延長方向に従って相互離隔された複数のコンタクトプラグを含む、請求項１に記載の半導体素子。
【請求項１０】
前記コンタクトがライン形状であり、前記第２絶縁層の延長方向に従って延長され、前記基板を露出するトレンチ内に提供される、請求項１に記載の半導体素子。
【請求項１１】
前記電極構造体を貫通して前記水平電極を水平に分離する分離絶縁層をさらに含み、
前記第２絶縁層が前記分離絶縁層の延長方向に従って延長される、請求項１に記載の半導体素子。
【請求項１２】
前記分離絶縁層とオーバーラップされる前記基板に提供される共通ソースラインをさらに含む、請求項１１に記載の半導体素子。
【請求項１３】
前記複数の分離絶縁層が、前記第２絶縁層を介して相互離隔された第１分離絶縁層及び第２分離絶縁層を含み、
前記第１分離絶縁層と前記第２絶縁層との間の距離が、前記第２分離絶縁層と前記第２絶縁層との間の距離と実質的に同一である、請求項１１に記載の半導体素子。
【請求項１４】
前記第１絶縁層が前記分離絶縁層によって水平に分離され、
前記水平に分離された前記第１絶縁層が、
垂直に積層された前記第１絶縁層の間に前記第２絶縁層が各々提供された複数の第１副絶縁層と、
垂直に積層された前記第１絶縁層の間に前記第２絶縁層が各々提供されない複数の第２副絶縁層と、を含む、請求項１１に記載の半導体素子。
【請求項１５】
前記第１副絶縁層の幅が、前記第２副絶縁層の幅より大きい、請求項１４に記載の半導体素子。
【請求項１６】
前記第２絶縁層が、前記コンタクトの側壁を囲んだリング形状である、請求項１４に記載の半導体素子。
【請求項１７】
前記電極構造体を貫通する複数のセル柱と、
前記セル柱と前記水平電極との間の情報格納要素と、をさらに含む、請求項１に記載の半導体素子。
【請求項１８】
前記水平電極が、前記セル柱と前記第２絶縁層との間に各々配置される、請求項１７に記載の半導体素子。
【請求項１９】
前記水平電極が、前記セル柱を介して前記第２絶縁層と離隔された、請求項１７に記載の半導体素子。
【請求項２０】
前記コンタクト上で前記第２絶縁層に従って延長され、前記コンタクトと電気的に連結されるコンタクト連結ラインをさらに含む、請求項１７に記載の半導体素子。
【請求項２１】
前記コンタクト連結ラインと交差する複数のビットラインをさらに含み、
前記コンタクト連結ラインが、前記複数のビットラインの中の少なくとも１つと電気的に連結される、請求項２０に記載の半導体素子。
【請求項２２】
前記コンタクト連結ラインに連結された前記ビットラインとオーバーラップされる前記セル柱が、前記コンタクト連結ラインと電気的に連結される、請求項２１に記載の半導体素子。
【請求項２３】
前記セル柱上に提供され、前記第２絶縁層と交差して延長されるビットラインをさらに含み、
前記コンタクトが、前記ビットラインの中の少なくとも１つに電気的に連結される、請求項１７に記載の半導体素子。
【請求項２４】
前記セル柱が半導体柱であり、
前記情報格納要素が、電荷格納膜、前記電荷格納膜と前記水平電極との間のブロッキング絶縁層、及び前記電荷格納膜と前記半導体柱との間のトンネル絶縁層を含む、請求項１７に記載の半導体素子。
【請求項２５】
前記セル柱が複数の導電柱であり、
前記情報格納要素が可変抵抗パターンである、請求項１７に記載の半導体素子。
【請求項２６】
基板上に互いに異なる第１絶縁層及び第２絶縁層が交互に４回以上反複して積層された積層構造体と、
前記積層構造体を貫通するコンタクトと、
前記複数の第１絶縁層の間に延長される複数の水平電極と、を含み、
前記第１絶縁層及び前記第２絶縁層が前記コンタクトと各々接触し、前記第１絶縁層が前記第２絶縁層と異なる物質を含む半導体素子。
【請求項２７】
前記基板の上部に提供され、前記基板の導電型と同一の導電型の不純物イオンが前記基板より高いドーピング濃度に提供された第１導電領域をさらに含み、
前記コンタクトが前記第１導電領域に接続される、請求項２６に記載の半導体素子。
【請求項２８】
前記第２絶縁層が、前記水平電極の延長方向に従って各々延長される、請求項２６に記載の半導体素子。
【請求項２９】
前記第１導電領域が、前記第２絶縁層の延長方向に従って延長され、
前記コンタクトが、前記第１導電領域と接続される複数のコンタクトプラグを含む、請求項２７に記載の半導体素子。
【請求項３０】
前記水平電極を貫通して前記基板を露出するトレンチ内に各々提供される複数の分離絶縁層をさらに含み、
前記分離絶縁層が、前記第２絶縁層の延長方向に従って延長される、請求項２８に記載の半導体素子。
【請求項３１】
前記複数の水平電極を貫通する複数のセル柱と、
前記セル柱と前記水平電極との間の情報格納要素と、をさらに含む、請求項２６に記載の半導体素子。
【請求項３２】
前記複数の水平電極が、前記セル柱と前記第２絶縁層との間に各々配置される、請求項３１に記載の半導体素子。
【請求項３３】
前記複数の水平電極が、前記セル柱を介して前記第２絶縁層と各々離隔された、請求項３１に記載の半導体素子。
【請求項３４】
前記コンタクト上で、前記第２絶縁層に従って延長され、前記コンタクトと電気的に連結されるコンタクト連結ラインをさらに含む、請求項３１に記載の半導体素子。
【請求項３５】
前記セル柱と各々連結される複数のビットラインをさらに含み、
前記コンタクト連結ラインが、前記複数のビットラインの中の少なくとも１つと接続される、請求項３４に記載の半導体素子。
【請求項３６】
前記コンタクト連結ラインと接続された前記ビットラインとオーバーラップされた前記セル柱が、前記コンタクト連結ラインと電気的に連結された、請求項３５に記載の半導体素子。
【請求項３７】
前記基板がメモリセル領域及び周辺回路領域を含み、
前記コンタクトが前記周辺回路領域に提供される、請求項２６に記載の半導体素子。
【請求項３８】
基板上に第１絶縁層及び第２絶縁層を交互に反複して積層することと、
前記第２絶縁層の各々の一部を水平に除去して前記第１絶縁層の間に空間を形成することと、前記空間が、前記第１絶縁層及び前記第２絶縁層の残留部分によって画定されることと、
前記第２絶縁層の各々の残部を前記第１絶縁層の間に残留させることと、
前記第２絶縁層が除去された各々の空間に水平電極を形成することと、
前記第１絶縁層及び前記残留された第２絶縁層を貫通するコンタクトを形成することと、を含む、半導体素子の製造方法。
【請求項３９】
前記コンタクトが、前記第１絶縁層及び前記残留された第２絶縁層と接触するように形成される、請求項３８に記載の半導体素子の製造方法。
【請求項４０】
前記水平電極層と前記基板との間に第１導電領域を形成することをさらに含み、
前記コンタクトが、前記第１導電領域に接続されるように形成される、請求項３８に記載の半導体素子の製造方法。
【請求項４１】
前記第１導電領域の形成が、前記第１及び第２絶縁層を形成する前に前記基板の上部に前記基板と同一の導電型の不純物イオンを高濃度でドーピングすることを含む、請求項４０に記載の半導体素子の製造方法。
【請求項４２】
前記第１導電領域を形成することが、前記第１及び第２絶縁層を形成する前に金属、金属シリサイド又は導電性金属窒化物を前記基板上に形成することを含む、請求項４０に記載の半導体素子の製造方法。
【請求項４３】
前記空間を形成することが、
前記第２絶縁層の各々の一部を水平に除去することと、
前記第１絶縁層及び前記第２絶縁層を貫通する分離領域を形成することと、
前記分離領域によって露出された前記第２絶縁層の一部を除去することと、を含む、請求項３８に記載の半導体素子の製造方法。
【請求項４４】
前記第１絶縁層が、前記分離領域によって水平に分離された第１副絶縁層及び第２副絶縁層を含み、
前記第１副絶縁層の幅が、前記第２副絶縁層の幅より大きく、前記第２絶縁層が、前記第１副絶縁層の間に限定されて残留される、請求項４３に記載の半導体素子の製造方法。
【請求項４５】
前記第１絶縁層及び前記第２絶縁層を貫通して前記基板に接続される複数のセル柱を形成することと、
前記セル柱と前記水平電極との間に情報格納要素を形成することと、をさらに含み、
前記第２絶縁層の除去が、前記セル柱を形成した後に遂行される、請求項３８に記載の半導体素子の製造方法。
【請求項４６】
前記水平電極の端部に接続されるパッドコンタクトプラグを形成することをさらに含み、
前記コンタクトの形成工程と前記パッドコンタクトプラグの形成工程とが、少なくとも一部の工程を共有する、請求項３８に記載の半導体素子の製造方法。
【請求項４７】
前記コンタクトが提供されるコンタクトホールと前記パッドコンタクトプラグが提供されるパッドコンタクトホールの形成とが、同一食刻工程によって遂行される、請求項４６に記載の半導体素子の製造方法。
【請求項４８】
基板上に交互に垂直積層された複数の第１絶縁層及び複数の第２層を含み、前記第２層の各々が、第２絶縁層によって分離された水平電極を含み、
前記複数の第１絶縁層及び前記第２層の前記第２絶縁層を貫通するコンタクトプラグを含む、半導体素子。
【請求項４９】
第１分離層及び第２分離層をさらに含み、
前記第１及び第２分離層が、前記複数の第１絶縁層及び前記水平電極を貫通し、
前記第１分離層が前記第２絶縁層の一側に配置され、前記第２分離層が前記第２絶縁層の他側に配置される、請求項４８に記載の半導体素子。
【請求項５０】
第１コンタクトセル柱及び第２コンタクトセル柱をさらに含み、
前記第１及び第２コンタクトセル柱が、前記複数の第１絶縁層及び前記水平電極を貫通し、
前記第１コンタクトセル柱が、前記第１分離層と前記コンタクトプラグとの間に配置され、前記第２コンタクトセル柱が、前記第２分離層と前記コンタクトプラグとの間に配置される、請求項４９に記載の半導体素子。
【請求項５１】
前記コンタクトプラグが、前記第１コンタクトセル柱と前記第２コンタクトセル柱との間の中間に配置される、請求項５０に記載の半導体素子。
【請求項５２】
前記水平電極と前記第１及び第２コンタクトセル柱との間に、複数のメモリ素子が垂直に提供される、請求項５０に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、より詳細には垂直型半導体素子に関する。
【背景技術】
【０００２】
優れた性能及び低廉な価格を充足させるために半導体素子の集積度を増加させることが要求されている。特に、メモリ装置の集積度は製品の価格を決定する重要な要因である。従来の２次元メモリ装置の集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには非常に高価な装置が必要であるので、２次元半導体メモリ装置の集積度は増加しているが、依然として制限がある。
【０００３】
このような制約を克服するために、３次元的に配列されるメモリセルを具備する３次元メモリ装置が提案されている。しかし、３次元メモリ装置の大量生産のためには、ビット当たり製造費用を２次元メモリ装置のそれより減少させることができるとともに、信頼性ある製品特性を具現できる工程技術が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８、０８４、８０９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は半導体素子の信頼性を向上させることができる半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は半導体素子を提供する。前記半導体素子は基板上に積層された水平電極を含む電極構造体と、前記水平電極の間の第１絶縁層と、前記第１絶縁層の間へ提供され、各層が前記水平電極各々と同一レベルに配置された第２絶縁層と、前記第１絶縁層及び前記第２絶縁層を貫通するコンタクトと、を含み、前記コンタクトは前記第１絶縁層及び前記第２絶縁層と接することができる。前記第２絶縁層は前記第１絶縁層と接することができる。
【０００７】
前記第２絶縁層は前記第１絶縁層に対して食刻選択性があり得る。
【０００８】
前記第１絶縁層はシリコン酸化物を含み、前記第２絶縁層はシリコン窒化物、シリコン酸化窒化物、又はポリシリコンの中の少なくとも１つを包含することができる。
【０００９】
前記コンタクトは金属、金属シリサイド、又は導電性金属窒化物の中の少なくとも１つを包含することができる。
【００１０】
前記基板に接続された第１導電領域をさらに含み、前記コンタクトは前記第１導電領域に接続され得る。
【００１１】
前記第１導電領域は、前記基板の導電型と同一の導電型の不純物イオンが前記基板より高いドーピング濃度に提供された不純物領域であり得る。
【００１２】
前記第１導電領域は前記基板と前記電極構造体との間に配置された金属層、金属−シリサイド層、又は導電性金属窒化物層の中の少なくとも１つであり得る。
【００１３】
前記コンタクトは前記第２絶縁層の延長方向に従って相互離隔された複数のコンタクトプラグを包含することができる。
【００１４】
前記コンタクトは前記第２絶縁層の延長方向に従って延長され、前記基板を露出するトレンチ内に提供され得る。
【００１５】
前記電極構造体を貫通して前記水平電極を水平に分離する分離絶縁層をさらに含み、前記第２絶縁層は前記分離絶縁層の延長方向に従って延長され得る。
【００１６】
前記分離絶縁層とオーバーラップされる前記基板に提供される共通ソースラインをさらに包含できる。
【００１７】
前記分離絶縁層は前記第２絶縁層を介して相互離隔された第１分離絶縁層及び第２分離絶縁層を含み、前記第１分離絶縁層と前記第２絶縁層の間の距離は前記第２分離絶縁層と前記第２絶縁層の間の距離と実質的に同一であり得る。
【００１８】
前記第１絶縁層は前記分離絶縁層によって水平に分離され、前記水平に分離された前記第１絶縁層は、垂直に積層された前記第１絶縁層の間に前記第２絶縁層が提供された第１副絶縁層と、垂直に積層された前記第１絶縁層の間に前記第２絶縁層が提供されない第２副絶縁層を含み、前記第１副絶縁層の幅は前記第２副絶縁層が幅より大きくなり得る。
【００１９】
前記電極構造体を貫通するセル柱と、前記セル柱と前記水平電極との間の情報格納要素をさらに包含できる。
【００２０】
前記水平電極は前記セル柱と前記第２絶縁層との間に配置され得る。
【００２１】
前記水平電極は前記セル柱を介して前記第２絶縁層と離隔され得る。
【００２２】
前記第２絶縁層は前記コンタクトの側壁を囲んだリング形状であり得る。
【００２３】
前記コンタクト上で前記第２絶縁層に従って延長され、前記コンタクトと電気的に連結されるコンタクト連結ラインをさらに包含できる。
【００２４】
前記コンタクト連結ラインと交差するビットラインをさらに含み、前記コンタクト連結ラインは前記ビットラインの中の少なくとも１つと電気的に連結され得る。
【００２５】
前記コンタクト連結ラインに連結された前記ビットラインとオーバーラップされる前記セル柱は前記コンタクト連結ラインと電気的に連結され得る。
【００２６】
前記セル柱上に提供され、前記第２絶縁層と交差して延長されるビットラインをさらに含み、前記コンタクトは前記ビットラインの中の少なくとも１つに電気的に連結され得る。
【００２７】
前記基板はメモリセル領域及び周辺回路領域を含み、前記コンタクトは前記周辺回路領域に提供され得る。
【００２８】
前記セル柱は半導体柱であり、前記情報格納要素は電荷格納膜、前記電荷格納膜と前記水平電極との間のブロッキング絶縁層、及び前記電荷格納膜と前記半導体柱との間のトンネル絶縁層を包含することができる。
【００２９】
前記セル柱は導電柱であり、前記情報格納要素は可変抵抗パターンであり得る。
【００３０】
基板上に順に積層された複数の第１絶縁層と、前記第１絶縁層の間の層間領域と、前記層間領域各々の一部を満たす複数の水平電極と、前記複数の水平電極各々と水平に配置され、前記層間領域の残部を満たす第２絶縁層と、前記第１絶縁層及び前記第２絶縁層を貫通するコンタクトを含み、前記第１絶縁層及び前記第２絶縁層は前記コンタクトと接触することができる。
【００３１】
前記基板の上部に提供され、前記基板の導電型と同一の導電型の不純物イオンが前記基板より高いドーピング濃度に提供された第１導電領域をさらに含み、前記コンタクトは前記第１導電領域に接続され得る。
【００３２】
前記第２絶縁層は前記水平電極の延長方向に従って延長され得る。
【００３３】
前記第１導電領域は前記第２絶縁層の延長方向に従って延長され、前記コンタクトは前記第１導電領域と接続される複数のコンタクトプラグを包含することができる。
【００３４】
前記水平電極を貫通して前記基板を露出するトレンチ内に提供される分離絶縁層をさらに含み、前記分離絶縁層は前記第２絶縁層の延長方向に従って延長され得る。
【００３５】
前記水平電極を貫通するセル柱と、前記セル柱と前記水平電極との間の情報格納要素をさらに包含できる。
【００３６】
前記水平電極は前記セル柱と前記第２絶縁層の間に配置され得る。
【００３７】
前記水平電極は前記セル柱を介して前記第２絶縁層と離隔され得る。
【００３８】
前記コンタクト上で、前記第２絶縁層に従って延長され、前記コンタクトと電気的に連結されるコンタクト連結ラインをさらに包含できる。
【００３９】
前記セル柱に連結されるビットラインをさらに含み、前記コンタクト連結ラインは前記ビットラインの中の少なくとも１つと接続され得る。
【００４０】
前記コンタクト連結ラインと接続された前記ビットラインとオーバーラップされた前記セル柱は前記コンタクト連結ラインと電気的に連結され得る。
【００４１】
本発明は半導体素子の製造方法を提供する。前記方法は基板上に第１絶縁層及び第２絶縁層を交互に反複して積層することと、前記第２絶縁層各々の一部を水平に除去して前記第２絶縁層各々の残部を前記第１絶縁層の間に残留させることと、前記第２絶縁層が除去された空間に水平電極を形成することと、前記第１絶縁層及び前記残留された第２絶縁層を貫通するコンタクトを形成することと、を包含することができる。
【００４２】
前記コンタクトは前記第１絶縁層及び前記残留された第２絶縁層と接触するように形成され得る。
【００４３】
前記水平電極層と前記基板との間に第１導電領域を形成することをさらに含み、前記コンタクトは前記第１導電領域に接続されるように形成され得る。
【００４４】
前記第１導電領域の形成は前記第１及び第２絶縁層の形成の前に前記基板の上部に前記基板と同一の導電型の不純物イオンを高濃度でドーピングすることを包含することができる。
【００４５】
前記第１導電領域の形成は前記第１及び第２絶縁層の形成の前に前記基板の上面上に金属、金属シリサイド又は導電性金属窒化物の中の少なくとも１つを形成することを包含することができる。
【００４６】
前記第２絶縁層各々の一部を水平に除去することは、前記第１絶縁層及び前記第２絶縁層を貫通する分離領域を形成することと、前記分離領域によって露出された前記第２絶縁層の一部を除去することと、を包含することができる。
【００４７】
前記第１絶縁層は前記分離領域によって水平に分離された第１副絶縁層及び第２副絶縁層を含み、前記第１副絶縁層の幅は前記第２副絶縁層の幅より大きく、前記第２絶縁層は前記第１副絶縁層の間に限定されて残留され得る。
【００４８】
前記第１絶縁層及び前記第２絶縁層を貫通して前記基板に接続されるセル柱を形成することと、前記セル柱と前記水平電極との間に情報格納要素を形成することをさらに含み、前記第２絶縁層の除去は前記セル柱の形成以後に遂行できる。
【００４９】
前記水平電極の端部に接続されるパッドコンタクトプラグを形成することをさらに含み、前記コンタクトの形成工程と前記パッドコンタクトプラグの形成工程とは少なくとも一部の工程を共有することができる。
【００５０】
前記コンタクトが提供されるコンタクトホールと前記パッドコンタクトプラグが提供されるパッドコンタクトホールの形成とは同一食刻工程によって遂行できる。
【発明の効果】
【００５１】
本発明の一実施形態によれば、コンタクト形成のための追加的な絶縁膜形成工程無しで容易にコンタクト構造を形成することができる。これによって、コンタクトが形成されるコンタクトホールの大きさを相対的に小さく形成することができるので、半導体素子の集積化を達成することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態による半導体素子を示すブロック図である。
【図２】図１のメモリセルアレイの例を示すブロック図である。
【図３】本発明の一実施形態による半導体素子及びその製造方法を説明するための平面図である。
【図４】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図５】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図６】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図７】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図８】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図９】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１０】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１１】図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１２】本発明の他の実施形態による半導体素子及びその製造方法を説明するための平面図である。
【図１３】図１２のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１４】本発明のその他の実施形態による半導体素子及びその製造方法を説明するための平面図である。
【図１５】図１４のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１６】本発明の一部実施形態による残留絶縁層の形成を説明するための平面図である。
【図１７】本発明の一部実施形態による残留絶縁層の形成を説明するための平面図である。
【図１８】本発明の一部実施形態による残留絶縁層の形成を説明するための平面図である。
【図１９】本発明の一部実施形態による残留絶縁層の形成を説明するための平面図である。
【図２０】本発明の他の実施形態による残留絶縁層の形成を説明するための平面図である。
【図２１】本発明の他の実施形態による残留絶縁層の形成を説明するための平面図である。
【図２２】本発明のその他の実施形態による半導体素子及びその製造方法を説明するための平面図である。
【図２３】図２２のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図２４】図２２のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図２５】図２２のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図２６】本発明の一部実施形態による第１導電領域の形成方法を説明するための図面である。
【図２７】本発明の一部実施形態による第１導電領域の形成方法を説明するための図面であって、図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図２８】本発明の他の実施形態による第１導電領域の形成方法を説明するための図面であって、図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図２９】本発明の他の実施形態による第１導電領域の形成方法を説明するための図面であって、図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図３０Ａ】本発明の一部実施形態による情報格納要素を説明するための図面である。
【図３０Ｂ】本発明の一部実施形態による情報格納要素を説明するための図面である。
【図３０Ｃ】本発明の一部実施形態による情報格納要素を説明するための図面である。
【図３０Ｄ】本発明の一部実施形態による情報格納要素を説明するための図面である。
【図３１Ａ】本発明の他の実施形態による情報格納要素を説明するための図面である。
【図３１Ｂ】本発明の他の実施形態による情報格納要素を説明するための図面である。
【図３１Ｃ】本発明の他の実施形態による情報格納要素を説明するための図面である。
【図３１Ｄ】本発明の他の実施形態による情報格納要素を説明するための図面である。
【図３２】本発明の一部実施形態による導電ラインの連結を説明するための平面図である。
【図３３】図３２のＡ−Ａ’線に沿う断面図である。
【図３４】図３２のＢ−Ｂ’線に沿う断面図である。
【図３５】図３２のＡ−Ａ’線に沿う断面図である。
【図３６】図３２のＢ−Ｂ’線に沿う断面図である。
【図３７】本発明の他の実施形態による導電ラインの連結を説明するための平面図である。
【図３８】図３７のＡ−Ａ’線に沿う断面図である。
【図３９】図３７のＢ−Ｂ’線に沿う断面図である。
【図４０】図３７のＡ−Ａ’線に沿う断面図である。
【図４１】図３７のＢ−Ｂ’線に沿う断面図である。
【図４２】本発明のその他の実施形態による導電ラインの連結を説明するための平面図である。
【図４３】本発明のその他の実施形態による導電ラインの連結を説明するための平面図である。
【図４４】本発明の一部実施形態によるメモリセル領域及びパッドコンタクト領域を図示する平面図である。
【図４５】図４４のＣ−Ｃ’線に沿う断面図である。
【図４６】本発明の一部実施形態によるパッドコンタクト領域及び周辺回路領域の形成工程を図示する断面図である。
【図４７】本発明の一部実施形態によるパッドコンタクト領域及び周辺回路領域の形成工程を図示する断面図である。
【図４８】本発明の概念による実施形態によって形成された半導体素子を含むメモリシステムの一例を示す概略ブロック図である。
【図４９】本発明の概念による実施形態によって形成された半導体素子を具備するメモリカードの一例を示す概略ブロック図である。
【図５０】本発明の概念による実施形態によって形成された半導体素子を装着した情報処理システムの一例を示す概略ブロック図である。
【発明を実施するための形態】
【００５３】
以上の本発明の目的、他の目的、特徴及び長所は添付された図面に関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもあり得る。ここで、説明される実施形態は開示された内容が徹底であり、完全になることできるように、そして当業者に本発明の思想が十分に伝達され得るようにするために提供される。
【００５４】
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板上にあると言及される場合に、それは他の膜（又は層）又は基板上に直接形成されることができるか、又はこれらの間に第３の膜（又は層）が介在されることもあり得る。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張されることもあり得る。また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されたが、これら領域、膜はこのような用語によって限定されない。これらの用語は単なるいずれか所定の領域又は膜（又は層）を他の領域又は膜（又は層）と区別させるために使用されただけである。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で‘及び／又は’という表現は前後に羅列された構成要素の中の少なくとも１つを含む意味に使用される。明細書全体にかけて同一の参照番号で表示された部分は同一の構成要素を示す。
【００５５】
以下、図面を参照して本発明の実施形態に対して詳細に説明する。
【００５６】
図１は本発明の実施形態による半導体素子を示すブロック図である。図１を参照すれば、本発明の実施形態による半導体素子はメモリセルアレイ１０、アドレスデコーダー２０、読出し／書込み回路３０、データ入出力回路４０、及び制御ロジック５０を包含することができる。
【００５７】
メモリセルアレイ１０は複数個のワードラインＷＬを通じてアドレスデコーダー２０に連結され、ビットラインＢＬを通じて読出し及び書込み回路３０に連結され得る。メモリセルアレイ１０は複数個のメモリセルを含む。例えば、メモリセルアレイ１０はセル当たり１つ又はそれ以上のビットを格納することができるように構成される。
【００５８】
アドレスデコーダー２０はワードラインＷＬを通じてメモリセルアレイ１０に連結され得る。アドレスデコーダー２０は制御ロジック５０の制御に応答して動作するように構成される。アドレスデコーダー２０は外部からアドレスＡＤＤＲを受信できる。アドレスデコーダー２０は受信されたアドレスＡＤＤＲの中の行アドレスをデコーディングして、複数個のワードラインＷＬの中の対応するワードラインを選択する。また、アドレスデコーダー２０は受信されたアドレスＡＤＤＲの中の列アドレスをデコーディングし、デコーディングされた列アドレスを読出し／書込み回路３０へ伝達する。例えば、アドレスデコーダー２０は行デコーダー、列デコーダー、アドレスバッファ等のように広く周知の構成要素を包含することができる。
【００５９】
読出し／書込み回路３０はビットラインＢＬを通じてメモリセルアレイ１０に連結され、データラインＤＬを通じてデータ入出力回路４０に連結され得る。読出し／書込み回路３０は制御ロジック５０の制御に応答して動作できる。読出し／書込み回路３０はアドレスデコーダー２０からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読出し／書込み回路３０はビットラインＢＬを選択する。例えば、読出し／書込み回路３０はデータ入出力回路４０からデータを受信し、受信されたデータをメモリセルアレイ１０に書き込む。読出し／書込み回路３０はメモリセルアレイ１０からデータを読出し、読み出されたデータをデータ入出力回路４０へ伝達する。読出し／書込み回路３０はメモリセルアレイ１０の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ１０の第２格納領域に書き込む。例えば、読出し／書込み回路３０はコピーバック動作を遂行するように構成されることができる。
【００６０】
読出し／書込み回路３０はページバッファ（又はページレジスター）及び列選択回路を含む構成要素を包含することができる。他の例として、読出し／書込み回路３０は感知増幅器、書込みドライバー、及び列選択回路を含む構成要素を包含することができる。
【００６１】
データ入出力回路４０はデータラインＤＬを通じて読出し／書込み回路３０に連結され得る。データ入出力回路４０は制御ロジック５０の制御に応答して動作する。データ入出力回路４０は外部とデータＤＡＴＡを交換するように構成される。データ入出力回路４０は外部から伝達されるデータＤＡＴＡをデータラインＤＬを通じて読出し／書込み回路３０へ伝達するように構成される。データ入出力回路４０は読出し及び書込み回路からデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部へ出力するように構成される。例えば、データ入出力回路４０はデータバッファ等のような構成要素を包含することができる。
【００６２】
制御ロジック５０はアドレスデコーダー２０、読出し／書込み回路３０、及びデータ入出力回路４０に連結され得る。制御ロジック５０は半導体素子の動作を制御するように構成される。制御ロジック５０は外部から伝達される制御信号ＣＴＲＬに応答して動作することができる。
【００６３】
図２は図１のメモリセルアレイ１０の例を示すブロック図である。図２を参照すれば、メモリセルアレイ１０は複数個のメモリブロックＢＬＫ１〜ＢＬＫｈを包含することができる。
【００６４】
各メモリブロックは３次元構造（又は垂直構造）を有することができる。例えば、各メモリブロックは互いに交差する第１乃至第３方向に延長された構造物を包含することができる。例えば、各メモリブロックは第３方向に延長された複数個のセルストリングを含む。
【００６５】
図３乃至図１１を参照して、本発明の一実施形態による半導体素子及びその製造方法が説明される。図３は本発明の一実施形態による半導体素子の平面図である。図４乃至図１１は図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【００６６】
図３及び図４を参照して、基板１００が提供され得る。基板１００はシリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板であり得る。基板１００は第１導電型のドーパントでドーピングされた構造であり得る。一例として、第１導電型はｐ型であり得る。基板１００に第１導電領域１０１が提供され得る。第１導電領域１０１は基板１００へ所定の電圧を印加するための領域であり得る。第１導電領域１０１は基板１００の上部に形成された不純物領域であり得る。第１導電領域１０１は基板１００の導電型と同一の導電型の不純物イオンが基板１００の不純物濃度より高い濃度にドーピングされた領域であり得る。一例として、第１導電領域１０１はｘ方向に従って延長されるライン形状であり得る。第１導電領域１０１はイオン注入工程によって形成され得る。
【００６７】
基板１００上にバッファ絶縁層１０５が形成され得る。バッファ絶縁層１０５はシリコン酸化膜であり得る。バッファ絶縁層は熱酸化工程によって形成され得る。バッファ絶縁層１０５上に第２絶縁層１１０及び第１絶縁層１２０が交互に反複して積層され得る。第１絶縁層１２０及び第２絶縁層１１０は交互に４回以上反複して積層され得る。一例として、第１絶縁層１２０及び第２絶縁層１１０は交互に１０回以上反複して積層され得る。第２絶縁層１１０及び第１絶縁層１２０は相互食刻選択性がある物質で選択され得る。即ち、所定の食刻レシピを使用して第２絶縁層１１０を食刻する工程で、第２絶縁層１１０は第１絶縁層１２０の食刻を最少化しながら食刻され得る物質で形成され得る。このような食刻選択性（ｅｔｃｈ  ｓｅｌｅｃｔｉｖｉｔｙ）は第１絶縁層１２０の食刻速度に対する第２絶縁層１１０の食刻速度の比率を通じて定量的に表現できる。一実施形態によれば、第２絶縁層１１０は第１絶縁層１２０に対して１：１０乃至１：２００（さらに限定的には、１：３０乃至１：１００）の食刻選択比を提供できる物質の中の１つであり得る。一例として、第２絶縁層１１０はシリコン窒化膜、シリコン酸窒化膜、又はポリシリコン膜であり、第１絶縁層１２０はシリコン酸化膜であり得る。絶縁層１１０、１２０は化学的気相蒸着（ＣＶＤ）によって形成され得る。
【００６８】
図３及び図５を参照して、絶縁層１１０、１２０を貫通して基板１００を露出するセルホール１２５が形成され得る。セルホール１２５は絶縁層１１０、１２０の異方性食刻工程によって形成され得る。
【００６９】
図３及び図６を参照して、セルホール１２５内に半導体層１３０及び埋め込み絶縁層１４０が順に形成され得る。半導体層１３０はセルホール１２５を完全に満たさず、セルホール１２５を画定する絶縁層１１０、１２０の側壁及び基板１００の上面に沿って実質的にコンフォーマルに形成され得る。埋め込み絶縁層１４０は半導体層１３０が形成されたセルホール１２５を満たすことができる。半導体層１３０及び埋め込み絶縁層１４０は第１絶縁層１２０の中の最上層の表面に沿って延長され得る。他の実施形態において、半導体層１３０はセルホール１２５を満たすことができ、埋め込み絶縁層１４０は提供されないことがあり得る。
【００７０】
一例として、半導体層１３０は第１導電型のポリシリコンであり得る。埋め込み絶縁層１４０はシリコン酸化膜又はシリコン酸窒化膜であり得る。他の実施形態において、半導体層１３０の代わりにドーピングされた半導体、金属、導電性金属窒化物、シリサイドのような導電層、又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体が提供され得る。以下、説明を簡単にするために半導体層１３０を基準に説明される。半導体層１３０及び埋め込み絶縁層１４０は化学気相蒸着又は原子層蒸着（ＡＬＤ）によって形成され得る。
【００７１】
図３及び図７を参照して、半導体層１３０、埋め込み絶縁層１４０、及び絶縁層１１０、１２０を貫通して基板１００を露出する分離領域１２６が形成され得る。分離領域１２６は絶縁層１１０、１２０の側壁及び基板１００の上面に画定された領域であり得る。分離領域１２６はｘ方向に従って延長されるトレンチ形状であり得る。
【００７２】
図３及び図８を参照して、分離領域１２６によって露出された第２絶縁層１１０の一部が除去されてリセス領域１４４が形成され得る。リセス領域１４４は第２絶縁層１１０が除去された領域であり得る。第２絶縁層１１０がシリコン窒化膜又はシリコン酸窒化膜を包含する場合、リセス領域１４４の形成はリン酸を含む食刻液を利用して遂行できる。リセス領域１４４は半導体層１３０の側壁の一部を露出することができる。第２絶縁層１１０は全部除去されるのではなく、一部が第１絶縁層１２０の間に残留され得る。以下、第１絶縁層１２０の間に残留された第２絶縁層１１０の一部は残留絶縁層１１１と称される。残留絶縁層１１１は第１導電領域１０１とオーバーラップされ得る。残留絶縁層１１１の詳細な形成工程は以下図１６乃至図２１を参照してより詳細に説明される。
【００７３】
図３及び図９を参照して、リセス領域１４４内に情報格納層及び導電層が順に形成された後、リセス領域１４４の外部に形成された情報格納層及び導電層の一部が除去されて情報格納要素１３５及び水平電極ＰＧが形成され得る。一実施形態において、情報格納要素１３５はトンネル絶縁層、トンネル絶縁層上の電荷格納膜、及び電荷格納膜上のブロッキング絶縁層を包含することができる。他の実施形態において、情報格納要素１３５は可変抵抗パターンであり得る。水平電極ＰＧは第１絶縁層１２０によって相互離隔され得る。水平電極ＰＧはドーピングされたシリコン、金属、金属シリサイド、又は導電性金属窒化膜の中の少なくとも１つで形成され得る。情報格納要素１３５及び水平電極ＰＧは以下、図３０Ａ乃至図３０Ｄ、及び図３１Ａ乃至図３１Ｄを参照してより詳細に説明される。
【００７４】
分離領域１２６によって露出された基板１００の上部に不純物領域１０２が形成され得る。不純物領域１０２は基板１００の導電型と異なる第２導電型、一例としてｎ型の不純物イオンが高濃度でドーピングされた領域であり得る。一例として、不純物領域１０２は半導体素子の共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅｓ）であり得る。
【００７５】
図３及び図１０を参照して、分離領域１２６を満たす分離絶縁層１４５が形成され得る。一例として、分離絶縁層１４５はシリコン酸化膜又はシリコン酸窒化膜であり得る。平坦化工程が遂行されて情報格納要素１３５が各セルホール内に分離された複数のセル柱ＰＬが形成され得る。埋め込み絶縁層１４０も各セルホール内に分離されて埋め込み絶縁パターン１４１が形成され得る。
【００７６】
セル柱ＰＬの上部に第２導電領域１３２が形成され得る。第２導電領域１３２はセル柱ＰＬ上部の一部を除去した後、ドーピングされたポリシリコン又は金属を蒸着して形成され得る。一例として、第２導電領域１３２はｎ型不純物領域であり得る。第２導電領域１３２は半導体素子のドレーン領域として使用され得る。第２導電領域１３２を覆う第１層間絶縁膜１１４が形成され得る。第１層間絶縁膜１１４はシリコン酸化膜又はシリコン酸窒化膜で形成され得る。一例として、第１層間絶縁膜１１４は化学気相蒸着によって形成され得る。
【００７７】
図３及び図１１を参照して、残留絶縁層１１１を貫通するコンタクトＣＴＳが形成され得る。コンタクトＣＴＳは第１層間絶縁膜１１４、第１絶縁層１２０及び残留絶縁層１１１を貫通して第１導電領域１０１に接続され得る。一例として、コンタクトＣＴＳは残留絶縁層１１１の延長方向、即ちｘ方向に従って形成された複数のコンタクトプラグを包含することができる。コンタクトプラグは第１導電領域１０１を露出するコンタクトホール１２８内に提供され得る。コンタクトホール１２８の形成は異方性食刻工程を包含することができる。コンタクトＣＴＳは金属、導電性金属窒化物、金属シリサイド、又はドーピングされた半導体の中の少なくとも１つを包含することができる。一例として、コンタクトＣＴＳが金属に形成される場合、コンタクトＣＴＳと第１導電領域１０１の間に金属シリサイド層が提供され得る。
【００７８】
図３及び図１１を再び参照して、本発明の一実施形態による半導体素子が説明される。基板１００上に順に積層された水平電極ＰＧを含む電極構造体が提供され得る。水平電極ＰＧは分離絶縁層１４５によって水平に分離され、ｘ方向に従って延長され得る。分離絶縁層１４５下の基板１００に不純物領域１０２が提供され得る。不純物領域１０２は基板１００の導電型とは異なる不純物でドーピングされた領域であり得る。一例として、不純物領域１０２は半導体素子の共通ソースラインであり得る。
【００７９】
水平電極ＰＧを貫通して基板１００に接続されるセル柱ＰＬが提供され得る。一例として、セル柱ＰＬは分離絶縁層１４５に最も隣接する第１列のセル柱及び分離絶縁層１４５に次に隣接する第２列のセル柱を包含することができる。セル柱ＰＬと水平電極ＰＧとの間に情報格納要素１３５が提供され得る。一実施形態において、情報格納要素１３５はトンネル絶縁層、トンネル絶縁層上の電荷格納膜、及び電荷格納膜上のブロッキング絶縁層を包含することができる。他の実施形態において、情報格納要素１３５は可変抵抗パターンであり得る。
【００８０】
水平電極ＰＧは第１絶縁層１２０によって垂直に相互離隔され得る。第１絶縁層１２０の間に提供され、各層が水平電極ＰＧの各々と同一レベルに配置される残留絶縁層１１１が提供され得る。即ち、水平電極ＰＧは第１絶縁層の間の層間領域（ｉｎｔｅｒｌａｙｅｒ  ｒｅｇｉｏｎｓ）の各々の一部を満たすことができ、残留絶縁層１１１は層間領域の残部を満たすことができる。残留絶縁層１１１の上面及び下面は第１絶縁層１２０と接することができる。残留絶縁層１１１は分離絶縁層１４５の延長方向、即ち、ｘ方向に従って延長され得る。一実施形態において、水平電極ＰＧはセル柱ＰＬと残留絶縁層１１１との間に配置され得る。残留絶縁層１１１は第１絶縁層１２０と食刻選択性がある物質で形成され得る。一例として、第１絶縁層１２０がシリコン酸化膜である場合、残留絶縁層１１１はシリコン窒化膜、シリコン酸窒化膜、又はポリシリコンの中の少なくとも１つを包含することができる。
【００８１】
第１絶縁層１２０及び残留絶縁層１１１を貫通して基板１００の第１導電領域１０１に接続されるコンタクトＣＴＳが提供され得る。コンタクトＣＴＳは第１絶縁層１２０及び残留絶縁層１１１と接することができる。一例として、第１導電領域１０１は基板１００の導電型と同一の不純物イオンでドーピングされ、基板１００の不純物濃度より高いドーピング濃度の不純物領域であり得る。コンタクトＣＴＳは第１絶縁層１２０及び残留絶縁層１１１によって水平電極ＰＧと絶縁され得る。本実施形態において、コンタクトＣＴＳは残留絶縁層１１１の延長方向、即ち、ｘ方向に従って相互離隔された複数のコンタクトプラグを包含することができる。一例として、複数のコンタクトプラグの間の離隔距離はｘ方向に従って配置されたセル柱ＰＬの間の距離より大きくなり得る。
【００８２】
垂直型半導体素子の場合、セルの個数は積層される層の個数を増加させて増加させることができるが、これによって積層された層を貫通するコンタクトの形成は次第にさらに難しくなる。また、コンタクトの形成の時、電極との絶縁のためにコンタクトホール内に追加的な絶縁層を形成する必要がある。このような追加的な絶縁層は絶縁破壊を防止するために一定の厚さ以上に形成されるので、垂直型半導体素子の平面における占有面積を増加させ得る。
【００８３】
本発明の一実施形態によれば、第２絶縁層の一部を残留させ、これを貫通するコンタクトＣＴＳを形成することができる。それによって、水平電極とコンタクトの絶縁のための追加的な絶縁層形成工程を省略することができるので、より簡単な方法で半導体素子のコンタクト構造を形成することができる。追加的な絶縁層形成工程の省略によって、コンタクトが提供されるコンタクトホールの大きさを相対的に小さく形成でき、従って、半導体素子の集積化を達成することができる。
【００８４】
図１２は本発明の他の実施形態による半導体素子及びその製造方法を説明するための平面図であり、図１３は図１２のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。説明を簡単にするために、重複される構成に対する説明は省略される。
【００８５】
本実施形態において、コンタクトＣＴＳは残留絶縁層１１１の延長方向、一例として、ｘ方向に従って延長され、基板１００を露出するトレンチ１２９内に提供され得る。即ち、コンタクトＣＴＳの横断面は分離絶縁層１４５に従って延長されるライン形状であり得る。第１導電領域１０１はコンタクトＣＴＳの延長方向に従って延長され、コンタクトＣＴＳと電気的に連結され得る。トレンチ１２９の形成は異方性食刻工程を包含することができる。トレンチ１２９は残留絶縁層１１１の側壁、第１絶縁層１２０側壁、及び基板１００の上面に画定され得る。
【００８６】
図１４は本発明のその他の実施形態による半導体素子及びその製造方法を説明するための平面図であり、図１５は図１４のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。説明を簡単にするために、重複される構成に対する説明は省略される。
【００８７】
本実施形態において、セル柱ＰＬは内部に第１埋め込み絶縁パターン１４１を含み、第１埋め込み絶縁パターン１４１はセル柱ＰＬによって露出された側壁を有するシェル（ｓｈｅｌｌ）形態であり得る。ｘ方向に従って配置されたセル柱ＰＬの間に第２埋め込み絶縁パターン１４２が提供され得る。前述の形態のセル柱ＰＬは基板１００を露出するトレンチ１２７を形成した後、トレンチ１２７内に順に半導体層及び絶縁層を形成することを包含することができる。その後、半導体層及び絶縁層はｘ方向に分離されて複数のセル柱ＰＬが形成され、複数のセル柱ＰＬの間に第２埋め込み絶縁パターン１４２が形成され得る。第２埋め込み絶縁パターン１４２はシリコン酸化膜又はシリコン酸窒化膜で形成され得る。
【００８８】
本実施形態において、水平電極ＰＧはセル柱ＰＬを介して残留絶縁層１１１と分離され得る。即ち、コンタクトＣＴＳの側壁に沿って形成された残留絶縁層１１１及び第１絶縁層１２０はセル柱ＰＬ及び第２埋め込み絶縁パターン１４２によって水平電極ＰＧと分離され得る。残留絶縁層１１１はセル柱ＰＬの側壁と接触することができる。
【００８９】
図１６乃至図１９は本発明の一部実施形態による残留絶縁層１１１の形成を説明するための平面図である。説明を簡単にするために、重複された構成に対する説明は省略される。
【００９０】
図１６は図８を参照して説明されたリセス領域の形成工程の一部である。分離領域１２６によって相互分離された第１絶縁層は相対的に幅が狭い第１副絶縁層ＲＧ１及び相対的に幅が広い第２副絶縁層ＲＧ２を包含することができる。分離領域１２６を通じて第２絶縁層１１０を食刻するための食刻液が供給され得る。図１７に示したように、食刻液は第２絶縁層１１０を横方向に食刻し、第１絶縁層の間へ流れ込まれ得る。図面内の矢印は食刻液の進行方向を示す。食刻液によって、第２絶縁層１１０は分離領域１２６から実質的に同一の深さ、一例として、ｙ方向に食刻されることができる。食刻液が第２絶縁層１１０を食刻することによって、セル柱ＰＬの一部が露出され得る。
【００９１】
図１８を参照して、食刻が進行されることによって、相対的にｙ方向に幅が狭い第１副絶縁層ＲＧ１の間の第２絶縁層１１０の除去が完了され得る。これと異なり、相対的に幅が広い第２副絶縁層ＲＧ２の間の第２絶縁層１１０は第２副絶縁層ＲＧ２の間に残留することができる。食刻がさらに進行されることによって、図１９に示したように第２副絶縁層ＲＧ２を貫通するセル柱ＰＬの側壁が全て露出され、第２絶縁層１１０はセル柱ＰＬの間の領域に限定された残留絶縁層１１１に成り得る。一実施形態において、第２副絶縁層ＲＧ２の幅がｄ２であり、第１副絶縁層ＲＧ１の幅がｄ１である場合、残留絶縁層１１１の幅ｄ３はｄ２−２＊ｄ１になり得る。即ち、本実施形態において、残留絶縁層１１１を介して垂直に離隔された第２副絶縁層ＲＧ２の幅ｄ２は残留絶縁層１１１の間に残留されない第１副絶縁層ＲＧ１の幅ｄ１の２倍以上であり得る。
【００９２】
分離領域は残留絶縁層１１１を介して相互離隔された第１分離領域１２６＿ａ及び第２分離領域１２６＿ｂを包含することができる。分離領域１２６＿ａ、１２６＿ｂから第２絶縁層が食刻される速度が同一であると仮定する場合、第１分離領域１２６＿ａと残留絶縁層１１１との間の距離ｄ５は第２分離領域１２６＿ｂと残留絶縁層１１１との間の距離ｄ６と実質的に同一であり得る。残留絶縁層１１１の幅ｄ３は分離領域１２６の幅ｄ４より大きくなり得る。
【００９３】
他の実施形態において、図１８の食刻段階で食刻工程が中止されることができる。この場合、セル柱ＰＬの一部は残留絶縁層１１１を貫通した状態で以後の工程が遂行できる。
【００９４】
図２０乃至図２１は本発明の他の実施形態による残留絶縁層１１１の形成を説明するための平面図である。説明を簡単にするために、重複された構成に対する説明は省略される。
【００９５】
本実施形態において、第２副絶縁層ＲＧ２を貫通するセル柱の配置は第１副絶縁層ＲＧ１を貫通するセル柱の配置と異なり得る。一例として、第１副絶縁層ＲＧ１を貫通するセル柱はｙ方向に離隔された第１セル柱ＰＬ１及び第２セル柱ＰＬ２を包含することができる。第２セル柱ＰＬ２は第１セル柱ＰＬ１からｙ方向に所定の距離だけシフトされたセル柱であり得る。これと異なり、第２副絶縁層ＲＧ２を貫通するセル柱は残留絶縁層１１１を介して各々第１セル柱ＰＬ１のみが配置され得る。
【００９６】
本実施形態において、図２１に示したように、第１副絶縁層ＲＧ１の間の第２絶縁層１１０の除去が完了される時、第２副絶縁層ＲＧ２を貫通するセル柱ＰＬが全て露出され、食刻工程を中断することができる。この場合、第２副絶縁層ＲＧ２の幅がｄ２であり、第１副絶縁層ＲＧ１の幅がｄ１である場合、残留絶縁層１１１の幅ｄ３はｄ２−ｄ１になり得る。
【００９７】
図２２は本発明のその他の実施形態による半導体素子及びその製造方法を説明するための平面図であり、図２３乃至図２５は図２２のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。説明を簡単にするために、重複される構成に対する説明は省略される。
【００９８】
図２２及び図２３を参照して、基板１００の上部に不純物領域１０２及び第１導電領域１０１が形成され得る。不純物領域１０２はイオン注入工程を通じて基板１００の上部に平面的に形成され得る。一例として、不純物領域１０２は基板１００の導電型と異なる導電型の不純物領域であり得る。第１導電領域１０１はｘ方向に従って延長されたライン形状の不純物領域であり得る。一例として、第１導電領域１０１は基板１００の導電型と同一の導電型の不純物イオンが基板１００の不純物濃度より高い濃度にドーピングされた領域であり得る。
【００９９】
不純物領域１０２及び第１導電領域１０１が形成された基板１００上にバッファ絶縁層１０５が形成され得る。バッファ絶縁層１０５上に第１絶縁層１２０及び水平電極ＰＧが交互に反複して積層され得る。一例として、水平電極ＰＧはドーピングされた半導体層であり得る。第１絶縁層１２０及び水平電極ＰＧを貫通するセルホール１２５内に情報格納要素１３５が提供され得る。情報格納要素１３５はセルホール１２５の側壁とセル柱ＰＬとの間に延長され得る。セル柱ＰＬは情報格納要素１３５を貫通して基板１００に形成された不純物領域１０２に接続され得る。セル柱ＰＬの上部に第２導電領域１３２が形成され得る。第２導電領域１３２はセル柱ＰＬ上部の一部を除去した後、ドーピングされたポリシリコン又は金属を蒸着して形成され得る。一例として、第２導電領域１３２はｎ型不純物領域であり得る。セル柱ＰＬを覆う第１層間絶縁膜１１４が形成され得る。
【０１００】
第１絶縁層１２０及び水平電極ＰＧを貫通して基板１００を露出するコンタクトホール１２８が形成され得る。コンタクトホール１２８は第１絶縁層１２０の側壁及び水平電極ＰＧの側壁で画定される領域であり得る。コンタクトホール１２８の形成は異方性食刻工程を包含することができる。
【０１０１】
図２２及び図２４を参照して、コンタクトホール１２８によって露出された水平電極ＰＧの側壁に第２絶縁層１１２が形成され得る。第２絶縁層１１２はコンタクトホール１２８によって露出された基板１００の上面にも形成され得る。一例として、第２絶縁層１１２は水平電極ＰＧの熱酸化工程によって形成された酸化膜であり得る。
【０１０２】
図２２及び図２５を参照して、コンタクトホール１２８内にコンタクトＣＴＳが形成され得る。コンタクトＣＴＳは第１導電領域１０１に接続され得る。一例として、コンタクトＣＴＳが形成される前に、基板１００の上面を覆う第２絶縁層１１２の一部が除去され得る。
【０１０３】
本実施形態において、第２絶縁層１１２はコンタクトＣＴＳと接触し、コンタクトＣＴＳを囲んだリング形状であり得る。コンタクトＣＴＳは第２絶縁層１１２及び第１絶縁層１２０によって水平電極ＰＧと電気的に分離され得る。
【０１０４】
図２６及び図２７は本発明の一部実施形態による第１導電領域の形成方法を説明するための図面であって、図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【０１０５】
図３及び図２６を参照して、バッファ絶縁層１０５及びマスク層１０７によって露出された基板１００の上面上に第１導電領域１０３が形成され得る。第１導電領域１０３は金属層及び／又は金属シリサイド層であり得る。一例として、第１導電領域１０３はマスク層１０７によって画定された領域を満たすように形成され得る。他の実施形態において、基板１００の全面上に金属層及び／又は金属シリサイド層を形成した後、パターニング工程によって、第１導電領域１０３を形成することができる。第１導電領域１０３はｘ方向に従って延長されたライン形状であり得る。
【０１０６】
図３及び図２７を参照して、第１導電領域１０３が形成された結果物上に、第２絶縁層１１０及び第１絶縁層１２０が交互に反複して積層され得る。マスク層１０７は絶縁層１１０、１２０が形成される以前に除去され得る。
【０１０７】
以後、図５乃至図１１を参照して説明された工程が遂行できる。
【０１０８】
図２８及び図２９は本発明の他の実施形態による第１導電領域の形成方法を説明するための図面であって、図３のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【０１０９】
本実施形態において、第１導電領域は水平電極ＰＧの形成後に形成され得る。一例として、図２８及び図２９に示したように、第１導電領域１０１は残留絶縁層１１１及び第１絶縁層１２０を貫通するコンタクトホール１２８を形成した後、コンタクトホール１２８によって露出された基板１００の上部にイオン注入工程を通じて形成され得る。コンタクトホール１２８が複数個形成される場合、第１導電領域１０１は複数のコンタクトホール１２８下に各々分離された複数の不純物領域を包含することができる。
【０１１０】
図３０Ａ乃至図３０Ｄは本発明の一部実施形態による情報格納要素を説明するための図面である。
【０１１１】
図３０Ａを参照して、情報格納要素１３５は水平電極ＰＧに隣接するブロッキング絶縁層１３５ｃ、セル柱ＰＬに隣接するトンネル絶縁層１３５ａ及びこれらの間の電荷格納膜１３５ｂを包含することができる。情報格納要素１３５は水平電極ＰＧと第１絶縁層１２０との間に延長され得る。ブロッキング絶縁層１３５ｃはアルミニウム酸化膜又はハフニウム酸化膜のような高絶縁層を包含することができる。ブロッキング絶縁層１３５ｃは複数の薄膜で構成される多層膜であり得る。電荷格納膜１３５ｂは電荷トラップ膜又は導電性ナノ粒子を含む絶縁層であり得る。一例として、電荷トラップ膜はシリコン窒化膜を包含することができる。トンネル絶縁層１３５ａはシリコン酸化膜を包含することができる。
【０１１２】
図３０Ｂ乃至図３０Ｄを参照して、図３０Ａに図示されたこととは異なり、情報格納要素１３５の少なくとも一部は第１絶縁層１２０とセル柱ＰＬとの間に延長できる。図３０Ｂを参照して、トンネル絶縁層１３５ａは第１絶縁層１２０とセル柱ＰＬとの間に延長され、電荷格納膜１３５ｂ及びブロッキング絶縁層１３５ｃは第１絶縁層１２０と水平電極ＰＧとの間に延長され得る。図３０Ｃを参照して、トンネル絶縁層１３５ａ及び電荷格納膜１３５ｂは第１絶縁層１２０とセル柱ＰＬとの間に延長し、ブロッキング絶縁層１３５ｃは第１絶縁層１２０と水平電極ＰＧとの間に延長できる。図３０Ｄを参照して、トンネル絶縁層１３５ａ、電荷格納膜１３５ｂ及びブロッキング絶縁層１３５ｃは第１絶縁層１２０とセル柱ＰＬとの間に延長できる。
【０１１３】
図３１Ａ乃至図３１Ｄは本発明の他の実施形態による情報格納要素を説明するための図面である。
【０１１４】
セル柱ＰＬは導電柱であり得る。一例として、セル柱ＰＬはドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体の中の少なくとも１つを包含することができる。情報格納要素１３５は可変抵抗パターンであり得る。可変抵抗パターンはそれの抵抗が変化され得る、可変抵抗特性を有する物質の中の少なくとも１つを包含することができる。図３１Ａを参照して、情報格納要素１３５は水平電極ＰＧとセル柱ＰＬとの間に限定され得る。図３１Ｂ及び図３１Ｃを参照して、情報格納要素１３５は第１絶縁層１２０とセル柱ＰＬとの間、又は第１絶縁層１２０と水平電極ＰＧとの間に延長できる。
【０１１５】
情報格納要素１３５はそれに隣接する電極を通過する電流によって発生する熱によって、それの電気的抵抗が変化され得る物質（例えば、相変化物質）を包含することができる。相変化物質はアンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びセレン（ｓｅｌｅｎｉｕｍ、Ｓｅ）の中の少なくとも１つを包含することができる。例えば、相変化物質は、テルルＴｅは大略２０原子％乃至大略８０原子％の濃度を有し、アンチモンＳｂは大略５原子％乃至大略５０原子％の濃度を有し、残りはゲルマニウムＧｅであるカルコゲン化合物を包含することができる。これに加えて、相変化物質は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ及びＬａの中の少なくとも１つを包含することができる。又は、可変抵抗パターンはＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ及びＧａＳｂの中の１つで形成されることもあり得る。
【０１１６】
情報格納要素１３５はそれを通過する電流によるスピン伝達過程を利用してそれの電気的抵抗が変化され得る薄膜構造を有するように形成され得る。情報格納要素１３５は磁気−抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造を有し得、少なくとも１つの強磁性物質及び／又は少なくとも１つの反強磁性物質を包含することができる。
【０１１７】
情報格納要素１３５はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物の中の少なくとも１つを包含することができる。例えば、情報格納要素１３５はニオブ酸化物（ｎｉｏｂｉｕｍ  ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ニッケル酸化物（ｎｉｋｅｌ  ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ  ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、ストロンチウム−チタン酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウム−ストロンチウム−チタン酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バリウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、又はバリウム−ストロンチウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）等の少なくとも１つを包含することができる。
【０１１８】
図３１Ｄを参照して、情報格納要素１３５と水平電極ＰＧとの間に磁気整流特性（ｓｅｌｆ−ｒｅｃｔｉｆｙｉｎｇ  ｐｒｏｐｅｒｔｙ）を有する物質の中の少なくとも１つ（ＳＷ、例えば、ＰＮ接合ダイオード）が形成され得る。
【０１１９】
図３２は本発明の一部実施形態による導電ラインの連結を説明するための平面図である。図３３及び図３５は図３２のＡ−Ａ’線に沿う断面図であり、図３４及び図３６は図３２のＢ−Ｂ’線に沿う断面図である。
【０１２０】
図３２乃至図３６を参照して、セル柱を連結するビットラインＢＬ＿ａ、ＢＬ＿ｂが提供され得る。セル柱は残留絶縁層１１１を介して分離された複数のセルグループＰＬＧ１、ＰＬＧ２を包含することができる。セルグループＰＬＧ１、ＰＬＧ２の各々は分離絶縁層１４５に最も隣接する第１列の第１セル柱ＰＬ１及び分離絶縁層１４５に次に隣接する第２列の第２セル柱ＰＬ２を包含することができる。第２セル柱ＰＬ２は第１セル柱ＰＬ１からｙ方向にシフトされることができる。示したように、互いに隣接するセルグループＰＬＧ１、ＰＬＧ２は同様に配列されたセル柱を有することができる。これと異なり、１つのグループ（例えば、ＰＬＧ１）はそれに隣接する他のグループ（例えば、ＰＬＧ２）とミラー対称に配列されたセル柱を有することができる。図面には、１つのグループが２つの列に従って配置されたセル柱ＰＬ１、ＰＬ２を有することが示したがこれに限定されない。例えば、１つのグループが２つ以上の列に従って配置されたセル柱を有することができる。
【０１２１】
コンタクトＣＴＳが複数個のコンタクトプラグ形態に提供される場合、コンタクトプラグと共通的に接続されるコンタクト連結ラインＳＣが提供され得る。コンタクト連結ラインＳＣ及びビットラインＢＬ＿ａ、ＢＬ＿ｂは金属及び／又は導電性金属窒化膜を包含することができる。コンタクト連結ラインＳＣはコンタクトＣＴＳ及び第１導電領域１０１を通じて基板１００へ所定の電圧を印加することができる。コンタクト連結ラインＳＣは残留絶縁層１１１の延長方向、一例としてｘ方向に従って延長され得る。コンタクト連結ラインＳＣはビットラインＢＬ＿ａ、ＢＬ＿ｂとコンタクトＣＴＳとの間に提供されることと図示されたが、ビットラインＢＬ＿ａ、ＢＬ＿ｂの上に提供され得る。
【０１２２】
ビットラインＢＬ＿ａ、ＢＬ＿ｂは分離絶縁層１４５及び残留絶縁層１１１の延長方向と交差することができる。ビットラインはコンタクトＣＴＳとオーバーラップされない第１ビットラインＢＬ＿ａ及びコンタクトＣＴＳとオーバーラップされた第２ビットラインＢＬ＿ｂを包含することができる。第１セルグループＰＬＧ１の第１セル柱ＰＬ１及び第２セルグループＰＬＧ２の第１セル柱ＰＬ２は第１ビットラインコンタクトＣＰ１によって同一の第１ビットラインＢＬ＿ａに連結され得る。
【０１２３】
第２ビットラインＢＬ＿ｂとオーバーラップされるセル柱ＰＬ＿ａは第２ビットラインＢＬ＿ｂに連結されないことがあり得る。一実施形態において、図３３及び図３４に示したように、第２ビットラインＢＬ＿ｂはコンタクト連結ラインＳＣと第２層間絶縁膜１１５によって絶縁され得る。他の実施形態において、図３５及び図３６に示したように、第２ビットラインＢＬ＿ｂは第２層間絶縁膜１１５を貫通する第２ビットラインプラグＣＰ２によってコンタクト連結ラインＳＣと電気的に連結され得る。この場合、第２ビットラインＢＬ＿ｂは第１導電領域１０１に所定の電圧を印加する経路として使用され得る。
【０１２４】
図３７は本発明の他の実施形態による導電ラインの連結を説明するための平面図である。図３８及び図４０は図３７のＡ−Ａ’線に沿う断面図であり、図３９及び図４１は図３７のＢ−Ｂ’線に沿う断面図である。説明を簡単にするために、重複された構成に対する説明は省略される。
【０１２５】
本実施形態において、第２ビットラインＢＬ＿ｂとオーバーラップされるセル柱ＰＬ＿ａは第３ビットラインプラグＣＰ３を通じて第２ビットラインＢＬ＿ｂに連結され得る。一実施形態において、図３８及び図３９に示したように、第２ビットラインＢＬ＿ｂはコンタクト連結ラインＳＣと第２層間絶縁膜１１５によって絶縁され得る。他の実施形態において、図４０及び図４１に示したように、第２ビットラインＢＬ＿ｂは第２層間絶縁膜１１５を貫通する第２ビットラインプラグＣＰ２によってコンタクト連結ラインＳＣと電気的に連結され得る。この場合、第２ビットラインＢＬ＿ｂは基板１００へ所定の電圧を印加する経路として使用され得る。また、第２ビットラインＢＬ＿ｂに連結されたセル柱ＰＬ＿ａはコンタクトＣＴＳと共に基板１００へ所定の電圧を印加するために使用され得る。
【０１２６】
図４２及び図４３は本発明のその他の実施形態による導電ラインの連結を説明するための平面図である。本実施形態において、上述したコンタクト連結ラインＳＣは提供されず、第２ビットラインＢＬ＿ｂが第２ビットラインプラグＣＰ２を通じてコンタクトＣＴＳに連結され得る。第２ビットラインＢＬ＿ｂは別個の導電ライン（図示せず）によって相互電気的に連結され得る。図４２に示したように、第２ビットラインＢＬ＿ｂとオーバーラップされるセル柱ＰＬ＿ａは第２ビットラインＢＬ＿ｂに連結されないことがあり得る。これと異なり、図４３に示したように、第２ビットラインＢＬ＿ｂとオーバーラップされるセル柱ＰＬ＿ａは第３ビットラインプラグＣＰ３を通じて第２ビットラインＢＬ＿ｂに連結され得る。この場合、第２ビットラインＢＬ＿ｂに連結されたセル柱ＰＬ＿ａはコンタクトＣＴＳとともに基板１００に所定の電圧を印加するために使用され得る。
【０１２７】
図４４は本発明の一部実施形態によるメモリセル領域ＭＲ及びパッドコンタクト領域ＣＲを図示する平面図である。図４５は図４４のＣ−Ｃ’線に沿う断面図である。
【０１２８】
図４４及び図４５を参照して、コンタクトＣＴＳ及びパッドコンタクトプラグＰＣＰの形成工程が説明される。メモリセル領域ＭＲは複数のセル柱ＰＬが形成された領域であり得る。パッドコンタクト領域ＣＲはメモリセル領域ＭＲから延長された水平電極ＰＧの電気的連結のためのパッドコンタクトプラグＰＣＰが形成される領域であり得る。パッドコンタクト領域ＣＲにおいて、水平電極ＰＧはパッドコンタクトプラグＰＣＰと電気的接続のために階段形状構造で形成され得る。パッドコンタクトプラグＰＣＰは第３層間絶縁膜１１６を貫通して垂直に離隔された各水平電極ＰＧに接続され得る。１つの水平電極ＰＧに複数のパッドコンタクトプラグＰＣＰが形成される場合、複数のパッドコンタクトプラグＰＣＰは全域ワードライン（Ｇｌｏｂａｌ  Ｗｏｒｄ  Ｌｉｎｅｓ：ＧＷＬ）によって相互連結され得る。
【０１２９】
コンタクトＣＴＳの形成工程は周辺回路領域又はパッドコンタクト領域ＣＲに形成されるコンタクトの形成工程と少なくとも一部工程を共有することができる。一例として、コンタクトＣＴＳ及びパッドコンタクトプラグＰＣＰの形成工程は少なくとも一部の工程を共有することができる。一例としてコンタクトＣＴＳが挿入されるコンタクトホール１２８とパッドコンタクトプラグＰＣＰが挿入されるパッドコンタクトホール１２４の中の少なくとも一部は同時に形成され得る。コンタクトＣＴＳ及びパッドコンタクトプラグＰＣＰはコンタクトホール１２８及びパッドコンタクトホール１２４を満たす導電層を形成して同時に形成され得る。
【０１３０】
図４６及び図４７は本発明の一部実施形態によるパッドコンタクト領域ＣＲ及び周辺回路領域ＰＲの形成工程を図示する断面図である。
【０１３１】
図４６を参照して、周辺回路領域ＰＲ上に周辺トランジスターＴＲが形成され得る。周辺トランジスターＴＲは素子分離膜ＩＳによって画定された活性領域上に形成され得る。周辺トランジスターＴＲはソース／ドレーン領域１０４及びゲート電極ＧＥを包含することができる。周辺トランジスターＴＲを覆う第４層間絶縁膜１１７が形成され得る。
【０１３２】
パッドコンタクト領域ＣＲに第１積層構造ＳＴ１が形成され得る。第１積層構造ＳＴ１は交互に反複して積層された第１絶縁層１２０及び第２絶縁層１１０を包含することができる。第１積層構造ＳＴ１は基板１００の全面を覆うように形成された後、周辺回路領域ＰＲで除去されて第４層間絶縁膜１１７を露出することができる。除去工程の時に、パッドコンタクト領域ＣＲに残留する第１積層構造ＳＴ１は階段形状構造を有するようにパターニングされ得る。その後、階段形状構造を覆う第５層間絶縁膜１１９が形成され得る。第５層間絶縁膜１１９は第１積層構造ＳＴ１の上面を露出することができる。
【０１３３】
第１積層構造ＳＴ１上に第２積層構造ＳＴ２が形成され得る。第２積層構造ＳＴ２はパッドコンタクト領域ＣＲ及び周辺回路領域ＰＲを覆うことができる。第２積層構造ＳＴ２は交互に反複して積層された第１絶縁層１２０及び第２絶縁層１１０を包含することができる。
【０１３４】
図４７を参照して、パッドコンタクト領域ＣＲに階段形状構造を有する水平電極ＰＧが形成され得る。水平電極ＰＧは第２積層構造ＳＴ２を階段形状構造を有するようにパターニングした後、図８及び図９を参照して説明された工程によって、第２絶縁層を導電層で置き換えて形成され得る。階段形状にパターニングされた第２積層構造ＳＴ２上に第６層間絶縁膜１１８が形成され得る。
【０１３５】
水平電極ＰＧの形成工程の時に、周辺回路領域ＰＲ上に第２積層構造ＳＴ２の一部が残されることができる。その後、第２積層構造ＳＴ２を貫通する周辺回路コンタクトＣＰＬが形成され得る。周辺回路コンタクトＣＰＬは交互に反複して積層された第１絶縁層１２０及び第２絶縁層１１０を貫通して周辺トランジスターＴＲのソース／ドレーン領域１０４及び／又はゲート電極ＧＥに接続され得る。第２積層構造ＳＴ２の第２絶縁層１１０は第１絶縁層１２０の間に提供され、各層が水平電極ＰＧと実質的に同一レベルに配置され得る。周辺回路コンタクトＣＰＬは第１絶縁層１２０及び第２絶縁層１１０と接触することができる。第２積層構造ＳＴ２上に周辺回路コンタクトＣＰＬに連結される周辺導電ラインＰＤが形成され得る。
【０１３６】
前述した実施形態の構成は本発明の概念を逸脱しない範囲内で互いに置き換えられるか、或いは結合されることができる。
【０１３７】
図４８は本発明の概念による実施形態によって形成された半導体素子を含むメモリシステムの一例を示す概略ブロック図である。
【０１３８】
図４８を参照すれば、本発明の実施形態による電子システム１１００はコントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、インターフェイス１１４０及びバス（１１５０、ｂｕｓ）を包含することができる。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０はバス１１５０を通じて互いに結合されることができる。バス１１５０はデータが移動される経路（ｐａｔｈ）に該当する。記憶装置（１１３０、ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）は本発明の実施形態による半導体素子を包含することができる。
【０１３９】
コントローラ１１１０はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似な機能を遂行できる論理素子の中の少なくとも１つを包含することができる。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレー装置等を包含することができる。記憶装置１１３０はデータ及び／又は命令語等を格納できる。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行できる。インターフェイス１１４０は有線又は無線形態であり得る。例えば、インターフェイス１１４０はアンテナ又は有線もしくは無線トランシーバー等を包含することができる。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上するための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに包含することもあり得る。
【０１４０】
電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ポータブルコンピューター（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用され得る。
【０１４１】
図４９は本発明の概念による実施形態によって形成された半導体素子を具備するメモリカードの一例を示す概略ブロック図である。
【０１４２】
図４９を参照すれば、メモリカード１２００は記憶装置１２１０を含む。記憶装置１２１０は前述した実施形態に開示された半導体素子の中の少なくとも１つを包含することができる。また、記憶装置１２１０は他の形態の半導体メモリ装置（例えば、ＤＲＡＭ装置及び／又はＳＲＡＭ装置等）をさらに包含することができる。メモリカード１２００はホスト（Ｈｏｓｔ）と記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を包含することができる。記憶装置１２１０及び／又はコントローラ１２２０は本発明の実施形態による半導体素子を包含することができる。
【０１４３】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット１２２２を包含することができる。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ（１２２１、ＳＲＡＭ）を包含することができる。これに加えて、メモリコントローラ１２２０はホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに包含できる。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備することができる。メモリインターフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０を接続させ得る。さらに、メモリコントローラ１２２０はエラー訂正ブロック（１２２４、Ｅｃｃ）をさらに包含できる。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ  ｄｅｖｉｃｅ）をさらに包含することもあり得る。メモリカード１２００は携帯用データ格納カードに使用され得る。これと異なり、メモリカード１２００はコンピューターシステムのハードディスクを代替できるソリッドステートデバイス（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）としても具現され得る。
【０１４４】
図５０は本発明の概念による実施形態によって形成された半導体素子を装着した情報処理システムの一例を示す概略ブロック図である。
【０１４５】
図５０を参照すれば、モバイル機器やデスクトップコンピューターのような情報処理システムに本発明の概念による実施形態によるフラッシュメモリシステム１３１０が装着される。本発明の概念による実施形態による情報処理システム１３００はフラッシュメモリシステム１３１０と各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。フラッシュメモリシステム１３１０は先に言及されたメモリシステムと実質的に同様に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置（ＳＳＤ）で構成され得、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に格納できる。そして、信頼性の増大に従って、フラッシュメモリシステム１３１０はエラー訂正に所要される資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００へ提供する。図示しないが、本発明の概念による実施形態による情報処理システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供され得ることはこの分野の通常的な知識を習得した者には明確である。
【０１４６】
また、本発明の概念による実施形態によるメモリ装置又はメモリシステムは多様な形態のパッケージに実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【０１４７】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形せず、他の具体的な形態に実施されることもあり得る。従って、以上で記述した実施形態にはすべての面で例示的なことであり限定的なことではないことを理解しなければならない。
【符号の説明】
【０１４８】
１０  メモリセルアレイ
２０  ＡＤＤＲデコーダー
３０  読出し及び書込み回路
４０  データ入出力回路
５０  制御ロジック
１００  基板
１０１  第１導電領域
１０５  バッファ絶縁層
１１０  第２絶縁層
１１１  残留絶縁層
１１４  第１層間絶縁膜
１１５  第２層間絶縁膜
１２０  第１絶縁層
１２５  セルホール
１２６  分離領域
１２８  コンタクトホール
１３０  半導体層
１３２  第２導電領域
１３５  情報格納要素
１４０  埋め込み絶縁層
１４４  リセス領域
ＣＴＳ  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３０Ｄ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３１Ｃ】
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【図３１Ｄ】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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