(57)【要約】【課題】高い線形性を維持しつつも、低消費電力化または高利得化された差動増幅器を提供する。【解決手段】第１ＰＭＯＳトランジスタＭ１ｐ＿ａ、第１ＮＭＯＳトランジスタＭ１ｎ＿ａのゲートは、第１入力端子ＩＮ＿ａと接続され、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂ、第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのゲートは、第２入力端子ＩＮ＿ｂと接続される。第１ＰＭＯＳトランジスタＭ１ｐ＿ａのドレインと第１ＮＭＯＳトランジスタＭ１ｎ＿ａのドレインの間には、第１インピーダンス回路Ｒｂ＿ａが挿入され、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのドレインと第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのドレインの間には、第２インピーダンス回路Ｒｂ＿ｂが挿入される。【選択図】図３
2014179886.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子と、
第２入力端子と、
第１出力端子と、
第２出力端子と、
そのゲートが前記第１入力端子と接続された第１ＰＭＯＳトランジスタと、
そのゲートが前記第２入力端子と接続された第２ＰＭＯＳトランジスタと、
そのゲートが前記第１入力端子と接続された第１ＮＭＯＳトランジスタと、
そのゲートが前記第２入力端子と接続された第２ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインの間に設けられた第１インピーダンス回路と、
前記第２ＰＭＯＳトランジスタのドレインと前記第２ＮＭＯＳトランジスタのドレインの間に設けられた第２インピーダンス回路と、
前記第１ＰＭＯＳトランジスタのソースと前記第２ＰＭＯＳトランジスタのソースの間に設けられた第１カップリング回路と、
前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースの間に設けられた第２カップリング回路と、
そのゲートが前記第１ＰＭＯＳトランジスタのドレインと接続され、そのソースが第１電源ラインと接続された第３ＰＭＯＳトランジスタと、
そのゲートが前記第２ＰＭＯＳトランジスタのドレインと接続され、そのソースが前記第１電源ラインと接続された第４ＰＭＯＳトランジスタと、
そのゲートが前記第１ＰＭＯＳトランジスタのドレインと接続され、そのソースが前記第１電源ラインと接続され、そのドレインが前記第１出力端子と接続された第５ＰＭＯＳトランジスタと、
そのゲートが前記第２ＰＭＯＳトランジスタのドレインと接続され、そのソースが前記第１電源ラインと接続され、そのドレインが前記第２出力端子と接続された第６ＰＭＯＳトランジスタと、
そのゲートが前記第１ＮＭＯＳトランジスタのドレインと接続され、そのソースが第２電源ラインと接続された第３ＮＭＯＳトランジスタと、
そのゲートが前記第２ＮＭＯＳトランジスタのドレインと接続され、そのソースが前記第２電源ラインとされた第４ＮＭＯＳトランジスタと、
そのゲートが前記第１ＮＭＯＳトランジスタのドレインと接続され、そのソースが接地され、そのドレインが前記第１出力端子と接続された第５ＮＭＯＳトランジスタと、
そのゲートが前記第２ＮＭＯＳトランジスタのドレインと接続され、そのソースが接地され、そのドレインが前記第２出力端子と接続された第６ＮＭＯＳトランジスタと、
を備えることを特徴とする差動増幅器。
【請求項２】
前記第１インピーダンス回路および前記第２インピーダンス回路はそれぞれ抵抗を含むことを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記第１インピーダンス回路および前記第２インピーダンス回路はそれぞれ、ゲートがバイアスされたＭＯＳトランジスタを含むことを特徴とする請求項１に記載の差動増幅器。
【請求項４】
前記第１カップリング回路は、前記第１ＰＭＯＳトランジスタのソースと前記第２ＰＭＯＳトランジスタのソースの間に設けられたインピーダンス素子を含み、
前記第２カップリング回路は、前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースの間に設けられたインピーダンス素子を含むことを特徴とする請求項１から３のいずれかに記載の差動増幅器。
【請求項５】
前記第１カップリング回路は、前記第１ＰＭＯＳトランジスタのソースと前記第２ＰＭＯＳトランジスタのソースの間を結線する配線を含み、
前記第２カップリング回路は、前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースの間を結線する配線を含むことを特徴とする請求項１から３のいずれかに記載の差動増幅器。
【請求項６】
前記第５ＰＭＯＳトランジスタのドレインと前記第１出力端子の間に挿入された第７ＰＭＯＳトランジスタと、
前記第６ＰＭＯＳトランジスタのドレインと前記第２出力端子の間に挿入された第８ＰＭＯＳトランジスタと、
前記第５ＮＭＯＳトランジスタのドレインと前記第１出力端子の間に挿入された第７ＮＭＯＳトランジスタと、
前記第６ＮＭＯＳトランジスタのドレインと前記第２出力端子の間に挿入された第８ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項５に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関する。
【背景技術】
【０００２】
電気信号を増幅するために、電圧／電流変換器（トランスコンダクタンスアンプ）や演算増幅器（本明細書において、差動増幅器と総称する）が利用される。
【０００３】
図１は、本発明者らが検討した差動増幅器の構成を示す回路図である。差動増幅器２ｒは、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂ、第１出力端子ＯＵＴ＿ａ、第２出力端子ＯＵＴ＿ｂを備え、入力端子ＩＮ＿ａ、ＩＮ＿ｂの入力電圧Ｖｉｎ＿ａ、Ｖｉｎ＿ｂの差分に応じた電流Ｉｏｕｔ＿ａ、Ｉｏｕｔ＿ｂを出力する完全差動型の電圧／電流変換器である。
【０００４】
ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂは、入力差動対を形成する。ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂそれぞれのソースの間には、抵抗Ｒｓが設けられる。ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１＿ｂそれぞれのソースと接地ラインの間には、ＮＭＯＳトランジスタＭ２ｎ＿ａ、Ｍ２ｎ＿ｂが設けられる。ＮＭＯＳトランジスタＭ２ｎ＿ａ、Ｍ２ｎ＿ｂそれぞれのゲートは、ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂのドレインと接続されている。
【０００５】
ＮＭＯＳトランジスタＭ３ｎ＿ａ、Ｍ３ｎ＿ｂのそれぞれのソースは接地され、それらのゲートは、ＮＭＯＳトランジスタＭ２ｎ＿ａ、Ｍ２ｎ＿ｂのゲートと接続され、それらのドレインは出力端子ＯＵＴ＿ａ、ＯＵＴ＿ｂと接続される。
【０００６】
ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１＿ｂそれぞれのドレインと電源ラインの間には、ゲートがバイアスされたＰＭＯＳトランジスタＭ４ｐ＿ａ、Ｍ４ｐ＿ｂが設けられる。
【０００７】
ＰＭＯＳトランジスタＭ５ｐ＿ａ、Ｍ５ｐ＿ｂのゲートは、ＰＭＯＳトランジスタＭ４ｐ＿ａ、Ｍ４ｐ＿ｂと共通に接続される。ＰＭＯＳトランジスタＭ５ｐ＿ａ、Ｍ５ｐ＿ｂのソースは電源ラインと接続され、それらのドレインは、出力端子ＯＵＴ＿ａ、ＯＵＴ＿ｂと接続される。
【０００８】
ゲートがバイアスされたＰＭＯＳトランジスタＭ４ｐ＿ａ、Ｍ４ｐ＿ｂ、Ｍ５ｐ＿ａ、Ｍ５ｐ＿ｂはそれぞれ電流源を形成しており、ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂ、Ｍ２ｎ＿ａ、Ｍ２ｎ＿ｂ、Ｍ３ｎ＿ａ、Ｍ３ｎ＿ａにバイアス電流を供給する。
【０００９】
図２は、図１の差動増幅器の小信号等価回路図である。図１の差動増幅器２ｒは、回路の対称性によりどちらか一方の小信号等価回路により、差動増幅器２ｒ全体の動作を解析できる。ここでは図１において添え字ａが付される左側について解析する。
Ｇｓ＝１／Ｒｓであり、各トランジスタのトランスコンダクタンスをｇｍ、ドレインコンダクタンスをｇｄ、負荷コンダクタンスをｇＬ、内部ノードの電圧をｖｓと記す。キルヒホッフの法則により、式（１ａ）、（１ｂ）が得られる。添え字はトランジスタの番号を表す。
ｇｍ３ｖｏ＋２Ｇｓｖｓ＋ｇｄ１（ｖｓ−ｖｏ）−ｇｍ１（ｖｉｎ−ｖｓ）    …（１ａ）
ｇｄ１（ｖｏ−ｖｓ）＋ｇＬｖｏ＋ｇｍ１（ｖｉｎ−ｖｓ）      …（１ｂ）
これらを整理すると、式（２ａ）、（２ｂ）が得られる。
（２Ｇｓ＋ｇｄ１＋ｇｍ１）ｖｓ＋（ｇｍ３−ｇｄ１）ｖｏ＝ｇｍ１ｖｉｎ      …（２ａ）
（ｇｄ１＋ｇｍ１）ｖｓ−（ｇｄ１＋ｇＬ）ｖｏ＝ｇｍ１ｖｉｎ      …（２ｂ）
したがって、図１のトランスコンダクタンスアンプの入力電圧−出力電流特性は、式（３）で与えられる。
ｉｏ／ｖｉｎ＝Ｍｇｍ３ｖｏ／ｖｉｎ
＝−２ＭＧｓ／｛１＋ｇｄ１／ｇｍ１＋ｇＬ／ｇｍ３＋（２Ｇｓ（ｇｄ１＋ｇＬ）＋ｇｄ１ｇＬ）／ｇｍ１ｇｍ３｝        …（３）
ここでＭはミラー比である。
【００１０】
通常、ｇｄ≪ｇｍ、ｇＬ≪ｇｍ、Ｇｓ＜ｇｍであるので、式（３）の分母項はほぼ１となり、この回路は高い線形性を有することがわかる。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】R. G. Caravajal, J. Ramirez-Angulo, A J. Lopez-Martin, A. Torralba, J. A. G. Galan, A. Carlosena, and F. M. Chavero, “The Flipped Voltage Follower: Useful Cell for Low-Voltage Low-Power Circuit Design,” IEEE Trans. Circuits. Syst. 1, Reg. Papers., vol. 52, no. 7, pp. 1276-1291, Jul. 2005.
【非特許文献２】Tien-Yu Lo, Cheng-Sheng Kao, and Chung-Chih Hung, "A Gm-C Continuous-time Analog Filter for IEEE 802. 11 a/b/g/n Wireless LANs,"  ISSCS, vol.1, pp.41-44, Iasi, Romania, July 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者は、図１の比較技術に係る差動増幅器２ｒについて検討した結果、以下の課題を認識するに至った。
【００１３】
図１の差動増幅器２ｒでは、ＰＭＯＳトランジスタＭ４ｐ＿ａ、Ｍ４ｐ＿ｂ、Ｍ５ｐ＿ａ、Ｍ５ｐ＿ｂが、電流源としてのみ利用されており、電圧／電流変換に寄与していない。なお、この認識を当業者の一般的な認識としてとらえてはならない。
【００１４】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高い線形性を維持しつつも、低消費電力化された、あるいは、電圧／電流変換係数が高められた差動増幅器の提供にある。
【課題を解決するための手段】
【００１５】
本発明のある態様は、差動増幅器に関する。差動増幅器は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、そのゲートが第１入力端子と接続された第１ＰＭＯＳトランジスタと、そのゲートが第２入力端子と接続された第２ＰＭＯＳトランジスタと、そのゲートが第１入力端子と接続された第１ＮＭＯＳトランジスタと、そのゲートが第２入力端子と接続された第２ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのドレインと第１ＮＭＯＳトランジスタのドレインの間に設けられた第１インピーダンス回路と、第２ＰＭＯＳトランジスタのドレインと第２ＮＭＯＳトランジスタのドレインの間に設けられた第２インピーダンス回路と、第１ＰＭＯＳトランジスタのソースと第２ＰＭＯＳトランジスタのソースの間に設けられた第１カップリング回路と、第１ＮＭＯＳトランジスタのソースと第２ＮＭＯＳトランジスタのソースの間に設けられた第２カップリング回路と、そのゲートが第１ＰＭＯＳトランジスタのドレインと接続され、そのソースが第１電源ラインと接続された第３ＰＭＯＳトランジスタと、そのゲートが第２ＰＭＯＳトランジスタのドレインと接続され、そのソースが第１電源ラインと接続された第４ＰＭＯＳトランジスタと、そのゲートが第１ＰＭＯＳトランジスタのドレインと接続され、そのソースが第１電源ラインと接続され、そのドレインが第１出力端子と接続された第５ＰＭＯＳトランジスタと、そのゲートが第２ＰＭＯＳトランジスタのドレインと接続され、そのソースが第１電源ラインと接続され、そのドレインが第２出力端子と接続された第６ＰＭＯＳトランジスタと、そのゲートが第１ＮＭＯＳトランジスタのドレインと接続され、そのソースが第２電源ラインと接続された第３ＮＭＯＳトランジスタと、そのゲートが第２ＮＭＯＳトランジスタのドレインと接続され、そのソースが第２電源ラインとされた第４ＮＭＯＳトランジスタと、そのゲートが第１ＮＭＯＳトランジスタのドレインと接続され、そのソースが接地され、そのドレインが第１出力端子と接続された第５ＮＭＯＳトランジスタと、そのゲートが第２ＮＭＯＳトランジスタのドレインと接続され、そのソースが接地され、そのドレインが第２出力端子と接続された第６ＮＭＯＳトランジスタと、を備える。
【００１６】
この態様によると、高い線形性を維持しつつ、低消費電力化を図ることができ、あるいは電圧／電流変換係数を高めることができる。
【００１７】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、差動増幅器の低消費電力化を図り、あるいは、電圧／電流変換係数を高めることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明者らが検討した差動増幅器の構成を示す回路図である。
【図２】図１の差動増幅器の小信号等価回路図である。
【図３】第１の実施例に係る差動増幅器の構成を示す回路図である。
【図４】第２の実施例に係る差動増幅器の示す回路図である。
【図５】第３の実施例に係る差動増幅器の構成を示す回路図である。
【図６】変形例に係る差動増幅器の構成を示す回路図である。
【図７】第４の実施例に係る差動増幅器の構成を示す回路図である。
【図８】変形例に係る差動増幅器の構成を示す回路図である。
【図９】変形例に係る演算増幅器の構成を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
（第１の実施例）
図３は、第１の実施例に係る差動増幅器２の構成を示す回路図である。差動増幅器２は、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂ、第１出力端子ＯＵＴ＿ａ、第２出力端子ＯＵＴ＿ｂ、第１電源ラインＶＤＤ、第２電源ラインＶＳＳ、有する。
【００２３】
差動増幅器２は、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂそれぞれに入力された第１入力電圧Ｖｉｎ＿ａ、第２入力電圧Ｖｉｎ＿ｂの差分を増幅し、差分に応じた電流信号Ｉｏｕｔ＿ａ、Ｉｏｕｔ＿ｂの少なくとも一方を、第１出力端子ＯＵＴ＿ａ、第２出力端子ＯＵＴ＿ｂから出力する電圧／電流変換器である。図３には、完全差動型の電圧／電流変換器が示される。
【００２４】
差動増幅器２は、複数のＰＭＯＳトランジスタＭ１ｐ＿ａ、Ｍ１ｐ＿ｂ、Ｍ２ｐ＿ａ、Ｍ２ｐ＿ｂ、Ｍ３ｐ＿ａ、Ｍ３ｐ＿ｂならびに複数のＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂ、Ｍ２ｎ＿ａ、Ｍ２ｎ＿ｂ、Ｍ３ｎ＿ａ、Ｍ３ｎ＿ｂ、第１インピーダンス回路Ｒｂ＿ａ、第２インピーダンス回路Ｒｂ＿ｂ、第１カップリング回路Ｒｓ１、第２カップリング回路Ｒｓ２を備える。
複数のＰＭＯＳトランジスタＭ１ｐ＿ａ、Ｍ１ｐ＿ｂ、Ｍ２ｐ＿ａ、Ｍ２ｐ＿ｂ、Ｍ３ｐ＿ａ、Ｍ３ｐ＿ｂを順に、第１ＰＭＯＳトランジスタ〜第６ＰＭＯＳトランジスタと称し、複数のＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂ、Ｍ２ｎ＿ａ、Ｍ２ｎ＿ｂ、Ｍ３ｎ＿ａ、Ｍ３ｎ＿ｂを順に、第１ＮＭＯＳトランジスタ〜第６ＮＭＯＳトランジスタと称する。
【００２５】
第１ＰＭＯＳトランジスタＭ１ｐ＿ａのゲートおよび第１ＮＭＯＳトランジスタＭ１ｎ＿ａのゲートは、第１入力端子ＩＮ＿ａと接続され、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのゲートおよび第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのゲートは、第２入力端子ＩＮ＿ｂと接続される。
【００２６】
第１インピーダンス回路Ｒｂ＿ａは、第１ＰＭＯＳトランジスタＭ１ｐ＿ａのドレインと第１ＮＭＯＳトランジスタＭ１ｎ＿ａのドレインの間に設けられ、第２インピーダンス回路Ｒｂ＿ｂは、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのドレインと第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのドレインの間に設けられる。
【００２７】
第１カップリング回路Ｒｓ１は、第１ＰＭＯＳトランジスタＭ１ｐ＿ａのソースと、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのソースの間に設けられ、第２カップリング回路Ｒｓ２は、第１ＮＭＯＳトランジスタＭ１ｎ＿ａのソースと第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのソースの間に設けられる。
【００２８】
第３ＰＭＯＳトランジスタＭ２ｐ＿ａのゲートは、第１ＰＭＯＳトランジスタＭ１ｐ＿ａのドレインと接続され、そのソースは、第１電源ラインＶＤＤと接続される。
第４ＰＭＯＳトランジスタＭ２ｐ＿ｂのゲートは、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのドレインと接続され、そのソースは、第１電源ラインＶＤＤと接続される。
【００２９】
第５ＰＭＯＳトランジスタＭ３ｐ＿ａのゲートは、第１ＰＭＯＳトランジスタＭ１ｐ＿ａのドレインと接続され、そのソースは、第１電源ラインＶＤＤと接続され、そのドレインは、第１出力端子ＯＵＴ＿ａと接続される。
第６ＰＭＯＳトランジスタＭ３ｐ＿ｂのゲートは、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのドレインと接続され、そのソースは、第１電源ラインＶＤＤと接続され、そのドレインは、第２出力端子ＯＵＴ＿ｂと接続される。
【００３０】
第３ＮＭＯＳトランジスタＭ２ｎ＿ａのゲートは、第１ＮＭＯＳトランジスタ第１ＮＭＯＳトランジスタＭ１ｎ＿ａのドレインと接続され、そのソースは、第２電源ラインＶＳＳと接地される。第４ＮＭＯＳトランジスタＭ２ｎ＿ｂのゲートは、第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのドレインと接続され、そのソースは、第２電源ラインＶＳＳと接続される。
【００３１】
第５ＮＭＯＳトランジスタＭ３ｎ＿ａのゲートは、第１ＮＭＯＳトランジスタＭ１ｎ＿ａのドレインと接続され、そのソースは第２電源ラインＶＳＳと接続され、そのドレインは第１出力端子ＯＵＴ＿ａと接続される。
【００３２】
第６ＮＭＯＳトランジスタＭ３ｎ＿ｂのゲートは、第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのドレインと接続され、そのソースは第２電源ラインＶＳＳと接続され、そのドレインは第２出力端子ＯＵＴ＿ｂと接続される。
【００３３】
本実施例において、第１インピーダンス回路Ｒｂ＿ａ、第２インピーダンス回路Ｒｂ＿ｂはそれぞれ抵抗を含む。第１カップリング回路Ｒｓ１、第２カップリング回路Ｒｓ２もそれぞれ抵抗素子を含む。
【００３４】
以上が差動増幅器２の構成である。
図１の差動増幅器２ｒでは、ＰＭＯＳトランジスタが電流源としてしか用いられておらず、電圧／電流変換には直接寄与しておらず、ＮＭＯＳトランジスタのみによって電圧／変換が行われている。これに対して図３の差動増幅器２では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方を利用して電圧／変換を行い、それぞれの出力電流を出力端において合成している。
【００３５】
加えて、第１ＰＭＯＳトランジスタＭ１ｐ＿ａのドレインと第１ＮＭＯＳトランジスタＭ１ｎ＿ａのドレインとは、第１インピーダンス回路Ｒｂ＿ａを介して接続されており、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのドレインと第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのドレインも、第２インピーダンス回路Ｒｂ＿ｂを介して接続される。これにより、ＰＭＯＳトランジスタＭ１ｐ＿ａ、Ｍ１ｐ＿ｂのドレイン電流を、ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂのドレイン電流を互いに共有でき、言い換えれば再利用することができる。したがって、消費電力を増大させることなく、電圧／電流変換係数（利得）を２倍程度に高めることができ、ひいては高速化を図ることができる。
【００３６】
図３の差動増幅器２では、図１の差動増幅器２ｒに比べて、電圧／電流変換係数（トランスコンダクタンス）ｇｍが２倍に向上している反面、消費電力は同一であり、電流利用効率が２倍に高められているとも言える。このため、遮断周波数ｆＴが以下の式で表される電子回路において、電圧／電流変換係数ｇｍが上昇することにより、同一負荷容量ＣＬを想定したときの周波数帯域を２倍に向上することができる。
ｆＴ＝ｇｍ／（２πＣＬ）
【００３７】
別の観点から言えば、図３の差動増幅器２を、図１の差動増幅器２ｒと同一の電圧／電流変換係数を実現するよう構成した場合、必要とされる消費電力（消費電流）を半減することが可能となる。
【００３８】
加えて、ＮＭＯＳトランジスタで構成される回路と、ＰＭＯＳトランジスタで構成される回路は、相補的に動作する。たとえば入力電圧Ｖｉｎ＿ａが上昇すると、第１ＮＭＯＳトランジスタＭ１ｎ＿ａのドレイン電圧は低下するが、このとき第１ＰＭＯＳトランジスタＭ１ｐ＿ａのドレイン電圧もそれに追従して同様に低下する。つまり第１インピーダンス回路Ｒｂ＿ａの両端間に印加される電圧（電圧降下）は変化せず、一定の電流が流れる。つまり、第１インピーダンス回路Ｒｂ＿ａがあたかも定電流源として振る舞うものと理解され、これによりＰＭＯＳトランジスタＭ１ｐ＿ａ、ＮＭＯＳトランジスタＭ１ｎ＿ａのドレインから見た負荷インピーダンスＲＬを極めて高くすることができる。これは、式（３）のｇＬ（＝１／ＲＬ）がほぼゼロとなることを意味するため、差動増幅器２は、極めて高い線形性を有することになる。
【００３９】
（第２の実施例）
図３の差動増幅器２では、第１インピーダンス回路Ｒｂ＿ａ、第２インピーダンス回路Ｒｂ＿ｂとして、抵抗素子が利用されており、回路構成を簡素化でき、低電圧動作に適するという利点を有する。その反面、（i）動作電流が電源電圧ＶＤＤ、ＶＳＳや温度に依存し、および／または、（ii）ＮＭＯＳ側の電圧／電流変換係数と、ＰＭＯＳ側の電圧／電流変換係数にミスマッチが生じた場合に、インピーダンス回路Ｒｂ＿ａ、Ｒｂ＿ｂの両端間電圧が変化し、ドレインからみた負荷抵抗ＲＬが減少するため、線形性が幾分悪化するという課題を有している。これらの課題は、第２の実施例により解決される。
【００４０】
図４は、第２の実施例に係る差動増幅器２ａの示す回路図である。差動増幅器２ａの第１インピーダンス回路Ｒｂ＿ａ、第２インピーダンス回路Ｒｂ＿ｂは、図３の抵抗に代えて、ゲートがバイアスされたトランジスタを含む。
【００４１】
具体的には、第１インピーダンス回路Ｒｂ＿ａは、縦積みされたＮＭＯＳトランジスタＭ６ｎ＿ａ、ＰＭＯＳトランジスタＭ６ｐ＿ａを含む。同様に第２インピーダンス回路Ｒｂ＿ｂは、縦積みされたＮＭＯＳトランジスタＭ６ｎ＿ｂ、ＰＭＯＳトランジスタＭ６ｐ＿ｂを含む。ＮＭＯＳトランジスタＭ６ｎ＿ａ、Ｍ６ｎ＿ｂのゲートは、バイアス電圧Ｖｂｎで、ＰＭＯＳトランジスタＭ６ｐ＿ａ、Ｍ６ｐ＿ｂのゲートは、バイアス電圧Ｖｂｐでバイアスされる。
【００４２】
第２の実施例によれば、バイアス電圧Ｖｂｎ、Ｖｂｐを適切に設定することにより、動作電流を電源電圧ＶＤＤ、ＶＳＳとは独立して設定することが可能となり、差動増幅器２ａを、電源電圧変動や温度変動の影響をほとんど受けずに動作させることができる。それに加えて、第１インピーダンス回路Ｒｂ＿ａ、第２インピーダンス回路Ｒｂ＿ｂが定電流源として動作するため、ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂ、ＰＭＯＳトランジスタＭ１ｐ＿ａ、Ｍ１ｐ＿ｂのドレインから見た負荷抵抗ＲＬが極めて高くなり、良好な線形性を維持することができる。
【００４３】
（変形例２．１）
第１の実施例と第２の実施例を組み合わせて、インピーダンス回路Ｒｂ＿ａ、Ｒｂ＿ｂそれぞれを、抵抗素子とゲートがバイアスされたＭＯＳトランジスタの直列接続で構成してもよい。
【００４４】
（第３の実施例）
図１の差動増幅器２ｒでは、第１ＰＭＯＳトランジスタＭ１ｐ＿ａ、第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのソース間、および第１ＮＭＯＳトランジスタＭ１ｎ＿ａ、第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのソース間に、第１カップリング回路Ｒｓ１、第２カップリング回路Ｒｓ２が挿入されている。本発明者らは、図１の差動増幅器２ｒについて検討し、この差動増幅器２ｒにおいて、ソース間のインピーダンス回路Ｒｓ１、Ｒｓ２のインピーダンスをゼロとし、すなわちソース間を短絡すれば、電圧／電流変換器ではなく、演算増幅器を構成できることを見いだした。
【００４５】
図５は、第３の実施例に係る差動増幅器２ｂの構成を示す回路図である。
この差動増幅器２ｂは、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂそれぞれに入力された第１入力電圧Ｖｉｎ＿ａ、第２入力電圧Ｖｉｎ＿ｂの差分を増幅し、差分に応じた電圧信号Ｖｏｕｔ＿ａ、Ｖｏｕｔ＿ｂを、第１出力端子ＯＵＴ＿ａ、第２出力端子ＯＵＴ＿ｂから出力する完全差動型の演算増幅器である。
【００４６】
図５の差動増幅器２ｂは、図１の差動増幅器２ｒから、第１カップリング回路Ｒｓ１、第２カップリング回路Ｒｓ２を省略し、第１ＰＭＯＳトランジスタＭ１ｐ＿ａのソースと第２ＰＭＯＳトランジスタＭ１ｐ＿ｂのソースの間を配線で結線し、同様に第１ＮＭＯＳトランジスタＭ１ｎ＿ａのソースと第２ＮＭＯＳトランジスタＭ１ｎ＿ｂのソースの間を、配線で結線したものである。
【００４７】
コモンモードフィードバック回路１０は、出力電圧Ｖｏｕｔ＿ａ、Ｖｏｕｔ＿ｂのコモンモード電圧（平均電圧）ＶＣＯＭが、所定の基準電圧Ｖｃｍｏと一致するように、差動増幅器２ｂのバイアス状態をフィードバック制御する。
【００４８】
差動増幅器２ｂにおいて、コモンモードフィードバック回路１０は、コモンモード電圧ＶＣＯＭが基準電圧Ｖｃｍｏと一致するように、ＰＭＯＳトランジスタＭ５ｐ＿ａ、Ｍ５ｐ＿ｂのゲート電圧をフィードバック制御する。
【００４９】
差動増幅器２ｂは、以下のように把握することができる。
第１トランジスタＭ１ｎ＿ａ、第２トランジスタＭ１ｎ＿ｂは、第１の導電性（Ｎチャンネル、Ｐチャンネルの一方）を有し、それぞれのゲートは、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂと接続され、それぞれのソースは共通に接続される。
第３トランジスタＭ４ｐ＿ａは、第２の導電性（ＮチャンネルとＰチャンネルの他方）を有し、第１トランジスタＭ１ｎ＿ａのドレインと第１電源ライン（ＶＤＤとＶＳＳの一方ＶＤＤ）の間に設けられ、そのゲートはバイアスされる。
第４トランジスタＭ４ｐ＿ｂは、第２の導電性（ＮチャンネルとＰチャンネルの他方）を有し、第２トランジスタＭ１ｎ＿ｂのドレインと第１電源ライン（ＶＤＤ）の間に設けられ、そのゲートはバイアスされる。
【００５０】
第５トランジスタＭ２ｎ＿ａは、第１の導電性を有し、第１トランジスタＭ１ｎ＿ａのソースと、第２電源ライン（ＶＤＤとＶＳＳの他方ＶＳＳ）の間に設けられ、そのゲートは第１トランジスタＭ１ｎ＿ａのドレインと接続される。
第６トランジスタＭ２ｎ＿ｂは、第１の導電性を有し、第２トランジスタＭ１ｎ＿ｂのソースと、第２電源ライン（ＶＳＳ）の間に設けられ、そのゲートは第２トランジスタＭ１ｎ＿ｂのドレインと接続される。
【００５１】
第７トランジスタＭ５ｎ＿ａは、第２の導電性を有し、第１電源ライン（ＶＤＤ）と第１出力端子ＯＵＴ＿ａの間に設けられる。第８トランジスタＭ５ｎ＿ｂは、第２の導電性を有し、第１電源ライン（ＶＤＤ）と第２出力端子ＯＵＴ＿ｂの間に設けられる。第７トランジスタＭ５ｎ＿ａ、第８トランジスタＭ５ｎ＿ｂそれぞれのゲートはバイアスされる。
【００５２】
第９トランジスタＭ３ｎ＿ａは、第１の導電性を有し、第１出力端子ＯＵＴ＿ａと第２電源ライン（ＶＳＳ）の間に設けられ、そのゲートは、第５トランジスタＭ２ｎ＿ａのゲートと接続される。
第１０トランジスタＭ３ｎ＿ｂは、第１の導電性を有し、第２出力端子ＯＵＴ＿ｂと第２電源ライン（ＶＳＳ）の間に設けられ、そのゲートは、第６トランジスタＭ２ｎ＿ｂのゲートと接続される。
【００５３】
この差動増幅器（演算増幅器）２ｂは、極めて低電圧で動作させることができる。Ｖｅｆｆ＝ＶＧＳ−ＶＴを有効ゲート電圧とすると、差動増幅器２ｂの最低動作電圧はＶＴｎ＋２Ｖｅｆｆとなるので、９０ｎｓプロセスのＣＭＯＳの典型的なパラメータであるＶＴ＝０．２Ｖ、Ｖｅｆｆ＝０．１５Ｖを代入すると、わずか０．５Ｖで動作する低電圧演算増幅器を構成することが出来る。
【００５４】
（変形例３．１）
図５の差動増幅器２ｂにおけるバイアスの態様は、特に限定されない。たとえば、出力側の電流源であるＰＭＯＳトランジスタＭ５ｐ＿ａ、Ｍ５ｐ＿ｂのゲートを所定のバイアス電圧によりバイアスし、入力側のトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂにバイアス電流を供給する電流源であるＰＭＯＳトランジスタＭ４ｐ＿ａ、Ｍ４ｐ＿ｂのゲート電圧を、コモンモードフィードバック回路１０により制御しても良い。
【００５５】
（変形例３．２）
図５の差動増幅器２ｂは、完全差動の演算増幅器であったが、これをシングルエンドの演算増幅器として構成することもできる。図６は、変形例に係る差動増幅器２ｃの構成を示す回路図である。差動増幅器２ｃは、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂそれぞれに入力された第１入力電圧Ｖｉｎ＿ａ、第２入力電圧Ｖｉｎ＿ｂの差分を増幅し、差分に応じた電圧信号Ｖｏｕｔ＿ａを、出力端子ＯＵＴ＿ｂから出力する。
【００５６】
差動増幅器２ｃは、図５からコモンモードフィードバック回路１０を省略し、ＰＭＯＳトランジスタＭ５ｐ＿ａのゲートを、そのドレインと接続し、トランジスタＭ５ｐ＿ａ、Ｍ５ｐ＿ｂをカレントミラー負荷としたものである。
【００５７】
（変形例３．３）
図５の差動増幅器２ｂ、その変形例３．１、３．２において、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴを置換し、天地を反転させた構成も、本発明の態様として有効である。この場合、第１電源ラインをＶＳＳ、第２電源ラインをＶＤＤ、第１の導電性をＰチャンネル、第２の導電性をＮチャンネルと読み替えればよい。
【００５８】
（第４の実施例）
図７は、第４の実施例に係る差動増幅器２ｄの構成を示す回路図である。この差動増幅器２ｄは、図５の演算増幅器２ｂに図３の差動増幅器２を組み合わせた構成と把握できる。
【００５９】
図７の差動増幅器２ｄでは、図３と同様に、第１インピーダンス回路Ｒｂ＿ａ、第２インピーダンス回路Ｒｂ＿ｂそれぞれは抵抗素子で形成され、それぞれのセンターにタップＴａ、Ｔｂが設けられている。コモンモードフィードバック回路１０は、コモンモード電圧が基準電圧Ｖｃｍｏと一致するように、タップの電位をフィードバック制御する。
【００６０】
この差動増幅器２ｄによれば、図３の差動増幅器２と同様に、電流を再利用することにより、トランスコンダクタンスｇｍを２倍にしていることで，消費電流を増加させることなしに入力換算ノイズ電圧を１／√２倍に低減にすることができる。また利得帯域幅積を２倍に増加させることができる。
【００６１】
（変形例４．１）
図７のコモンモードフィードバック回路１０のバイアス制御は限定されない。たとえば第１インピーダンス回路Ｒｂ＿ａ、第２インピーダンス回路Ｒｂ＿ｂを、図４に示すようにトランジスタで構成し、そのゲート電圧Ｖｂｐ、Ｖｂｎを、コモンモードフィードバック回路１０によってフィードバック制御してもよい。
当業者であれば、ここで例示されるもの以外のその他の回路構成によっても、コモンモードフィードバックが可能であることが理解される。
【００６２】
（変形例４．２）
図８は、変形例に係る差動増幅器２ｅの構成を示す回路図である。この差動増幅器２ｅは、図６の差動増幅器２ｄと同様、完全差動型の演算増幅器である。差動増幅器２ｅは、その出力段に、カスコード回路を形成するトランジスタＭ７ｐ＿ａ、Ｍ７ｐ＿ｂ、Ｍ７ｎ＿ａ、Ｍ７ｎ＿ｂを有する。
【００６３】
トランジスタＭ７ｐ＿ａ、Ｍ７ｎ＿ａのゲートは、第１入力端子ＩＮ＿ａと接続され、トランジスタＭ７ｐ＿ｂ、Ｍ７ｎ＿ｂのゲートは、第２入力端子ＩＮ＿ｂと接続される。
【００６４】
この構成によれば、出力トランジスタＭ３ｐ＿ａ、Ｍ３ｐ＿ｂ、Ｍ３ｎ＿ａ、Ｍ３ｎ＿ｂのドレインと出力端子の間に、カスコード回路を挿入することにより、利得を大幅に、具体的には２０〜３０ｄＢ程度増大させることができる。
【００６５】
（変形例４．３）
図８において、トランジスタＭ７ｐ＿ａ、Ｍ７ｎ＿ａ、Ｍ７ｐ＿ｂ、Ｍ７ｎ＿ｂのゲートを、入力端子ＩＮ＿ａ、ＩＮ＿ｂと接続する代わりに、適切なバイアス電圧を供給してもよい。
【００６６】
（変形例４．４）
図９は、変形例に係る演算増幅器２ｆの構成を示す回路図である。演算増幅器２ｆは、図８の演算増幅器２ｅに加えて、電圧源１４ａ、１４ｂ、１６ａ、１６ｂを備える。電圧源１４ａ、１４ｂ、１６ａ、１６ｂは、出力段のトランジスタＭ３ｎ＿ａ、Ｍ３ｎ＿ｂ、Ｍ３ｐ＿ａ、Ｍ３ｐ＿ｂそれぞれのゲートソース間電圧ＶＧＳを小さくする。
これにより、ＡＢ級のバイアスが可能となり，低電力であっても大きな負荷駆動能力を得ることができる。
【００６７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６８】
ところで、以上における説明では位相補償回路を省略したが，発振防止のためには位相補償回路が必要なことは言うまでもない。
【００６９】
上述のいくつかの実施例に係る差動増幅器２あるいはそれらの変形例は、演算増幅器、フィルタ、ミキサー、可変利得増幅器などアナログ電子回路に広く用いることができ、その用途は特に限定されず、高線形性、高速化、低消費電力化が求められるさまざまな用途に利用できる。
【００７０】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７１】
２…差動増幅器、Ｍ１ｐ＿ａ…第１ＰＭＯＳトランジスタ、Ｍ１ｐ＿ｂ…第２ＰＭＯＳトランジスタ、Ｍ２ｐ＿ａ…第３ＰＭＯＳトランジスタ、Ｍ２ｐ＿ｂ…第４ＰＭＯＳトランジスタ、Ｍ３ｐ＿ａ…第５ＰＭＯＳトランジスタ、Ｍ３ｐ＿ｂ…第６ＰＭＯＳトランジスタ、Ｍ１ｎ＿ａ…第１ＮＭＯＳトランジスタ、Ｍ１ｎ＿ｂ…第２ＮＭＯＳトランジスタ、Ｍ２ｎ＿ａ…第３ＮＭＯＳトランジスタ、Ｍ２ｎ＿ｂ…第４ＮＭＯＳトランジスタ、Ｍ３ｎ＿ａ…第５ＮＭＯＳトランジスタ、Ｍ３ｎ＿ｂ…第６ＮＭＯＳトランジスタ、Ｒｂ＿ａ…第１インピーダンス回路、Ｒｂ＿ｂ…第２インピーダンス回路、Ｒｓ１…第１カップリング回路、Ｒｓ２…第２カップリング回路、１０…コモンモードフィードバック回路、１４…電圧源、１６…電圧源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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