(57)【要約】【課題】電源立ち上げ時における瞬時電流を抑制することのできる表示装置を提供する。【解決手段】絶縁基板上の第１及び第２方向に列設される信号線Ｓ及び走査線Ｇと、信号線及び走査線の各交点付近に形成される画素スイッチング素子と、信号線を駆動する信号線駆動回路（２１）と、走査線を駆動する走査線駆動回路（４）と、前記画素スイッチング素子のそれぞれに対応して設けられる、液晶層を挟持する画素電極と対向電極とからなる表示画素及び補助容量と、を備え、前記信号線駆動回路は、前記絶縁基板の外部から供給される制御信号ＦＤＯＮが第１論理レベルのときにすべての信号線に前記対向電極と同一の電圧を付与し、前記走査線駆動回路は、前記制御信号が前記第１論理レベルのときにすべての前記画素スイッチング素子を導通させ、前記制御信号が第２論理レベルのときは時間差をもって前記画素スイッチング素子を非導通とする表示装置である。【選択図】図７
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【特許請求の範囲】
【請求項１】
絶縁基板上の第１及び第２方向に列設される信号線及び走査線と、
信号線及び走査線の各交点付近に形成される画素スイッチング素子と、
信号線を駆動する信号線駆動回路と、
走査線を駆動する走査線駆動回路と、
前記画素スイッチング素子のそれぞれに対応して設けられる、液晶層を挟持する画素電極と対向電極とからなる表示画素及び補助容量と、を備え、
前記信号線駆動回路は、前記絶縁基板の外部から供給される制御信号が第１論理レベルのときにすべての信号線に前記対向電極と同一の電圧を付与し、
前記走査線駆動回路は、前記制御信号が前記第１論理レベルのときにすべての前記画素スイッチング素子を導通させ、前記制御信号が第２論理レベルのときは時間差をもって前記画素スイッチング素子を非導通とする、表示装置。
【請求項２】
前記走査線駆動回路は、前記制御信号が第２論理レベルのときは前記走査線を順次選択して前記画素スイッチング素子を非導通とする、請求項１に記載の表示装置。
【請求項３】
前記走査線駆動回路は、スタート信号をシフトさせるシフトレジスタと、それぞれの走査線に前記画素スイッチング素子の導通／非導通を制御する走査信号を出力する出力回路とを有し、
前記出力回路は、前記制御信号が第１論理レベルから第２論理レベルに変化したときは前記画素スイッチング素子を導通状態に維持し、その後、前記シフトレジスタからシフト信号が出力されたときは前記画素スイッチング素子を非導通状態に制御するようになされる、請求項２に記載の表示装置。
【請求項４】
前記走査線駆動回路は、前記制御信号が第２論理レベルのときは奇数行の走査線と偶数行の走査線とで前記画素スイッチング素子を非導通とするタイミングを異ならせる、請求項１に記載の表示装置。
【請求項５】
前記走査線駆動回路は、前記制御信号が第２論理レベルのときはそれぞれ奇数行、偶数行の走査線を駆動して前記画素スイッチング素子を非導通状態に制御する第１、第２の走査線駆動回路を有し、
前記制御信号は、いずれか１方の走査線駆動回路に遅延回路を介して入力するようになされる、請求項４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に代表される表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、アクティブマトリクス型表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。
【０００３】
ところで、液晶表示装置では、液晶に対して同一方向に電圧を印加し続けると、表示不良が生ずるため、一定周期で液晶層の電圧印加極性を切り替える極性反転駆動が採用されている。極性反転駆動を行う場合、電源線の電圧の極性を周期的に変化させる必要があるため、複数の基準電源が予め用意されている。
【０００４】
しかし、電源投入時では、電源線がどの基準電源に接続しているか不定である。この結果、液晶層の印加電圧が変化してしまい、ちらつきが視認されるなどの表示不良が視認されるという問題がある。そこで、電源投入時に表示不良が視認されないようになされた表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−４９８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１記載の発明においてもなお解決すべき課題が存在していた。
【０００７】
特許文献１記載の発明では、電源立ち上げ時に全画素に対して一斉に電源電圧が切り替えられている。このため、今後当該発明を、ＦＨＤ（フルハイビジョン）など従来の表示装置と比べて解像度の高い表示装置に適用する場合には、電源電圧の切り替えに伴う瞬時電流が増大することで、駆動回路に加わる負荷が増大して表示装置の故障発生の原因ともなりえる。また、電流が増大することで表示装置に要求されている仕様が未達と判断される事態に至る恐れもある。
【０００８】
本願発明は斯かる事情に鑑みてなされたものであって、電源立ち上げ時における瞬時電流を抑制することのできる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による表示装置は、絶縁基板上の第１及び第２方向に列設される信号線及び走査線と、信号線及び走査線の各交点付近に形成される画素スイッチング素子と、信号線を駆動する信号線駆動回路と、走査線を駆動する走査線駆動回路と、前記画素スイッチング素子のそれぞれに対応して設けられる、液晶層を挟持する画素電極と対向電極とからなる表示画素及び補助容量と、を備え、前記信号線駆動回路は、前記絶縁基板の外部から供給される制御信号が第１論理レベルのときにすべての信号線に前記対向電極と同一の電圧を付与し、前記走査線駆動回路は、前記制御信号が前記第１論理レベルのときにすべての前記画素スイッチング素子を導通させ、前記制御信号が第２論理レベルのときは時間差をもって前記画素スイッチング素子を非導通とする。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の表示装置に先立って検討した表示装置の構成を示すブロック図である。
【図２】第１の実施の形態の表示装置に先立って検討した表示装置の制御信号に関わる動作を説明するための図である。
【図３】第１の実施の形態の表示装置に先立って検討した表示装置の電源投入時におけるタイムチャートである。
【図４】第１の実施の形態の表示装置に先立って検討した表示装置の電源投入時における問題点を説明するためのタイムチャートである。
【図５】第１の実施の形態の表示装置の走査線駆動回路を説明するための図である。
【図６】第１の実施の形態の表示装置の走査線駆動回路の動作を説明するためのタイムチャートである。
【図７】第１の実施の形態の表示装置の電源投入時における動作を説明するためのタイムチャートである。
【図８】第２の実施の形態の表示装置の制御信号に関わる動作を説明するための図である。
【発明を実施するための形態】
【００１１】
[第１の実施の形態]  
図１は、第１の実施の形態の表示装置に先立って検討した表示装置の構成を示すブロック図である。ここでは、アクティブマトリクス型の液晶表示装置を例に説明する。
【００１２】
図１の液晶表示装置は、ガラス基板上の第１方向に沿って延線される信号線Ｓ１〜Ｓｍと、第２方向に沿って延線される走査線Ｇ１〜Ｇｎとを備えている。信号線及び走査線の各交点付近には画素ＴＦＴ１（Thin Film Transistor）が形成されている。画素ＴＦＴ１のドレイン端子は補助容量Ｃ１および画素電極２と接続する。画素電極２は液晶層を挟んで対向配置される対向電極３との間に液晶容量Ｃ２を形成する。
【００１３】
走査線駆動回路４は、走査線Ｇ１〜Ｇｎを駆動する。ソースドライバ５は、信号線Ｓ１〜Ｓｍを駆動する。走査線方向（第２方向）に並んだ補助容量Ｃ１の一端には、補助容量電源線ＣＳ１〜ＣＳｍが共通して接続される。補助容量電源線ＣＳ１〜ＣＳｍは、第１方向の画素数分だけ設けられ、極性反転駆動に合わせて高電圧ＶＧＨと低電圧ＶＧＬの２種類の電圧が切り替えられて付与される。
【００１４】
外部駆動回路７は、ガラス基板２０の外側に設けられるか、ガラス基板２０上に実装される。ガラス基板２０と外部駆動回路７は、ＦＰＣ（Flexible Print Circuit）等により接続されている。ソースドライバ５はガラス基板２０上に実装される。外部駆動回路７は、ソースドライバ５との間で画素データ、制御信号などを授受する。
【００１５】
また、ガラス基板２０上には、走査線駆動回路４と信号線電圧制御回路（ＦＤＯＮ回路）２１が設けられている。そして、走査線駆動回路４と信号線電圧制御回路２１には、外部駆動回路７から制御信号ＦＤＯＮが供給される。この制御信号ＦＤＯＮにより、電源投入時における表示不良（表示ムラ）を抑制する制御が行われる。なお、外部駆動回路７からは走査線駆動回路４に補助電源用電圧ＶＣＳとして高電圧ＶＧＨと低電圧ＶＧＬとが供給される。
【００１６】
図２は、第１の実施の形態の表示装置に先立って検討した表示装置の制御信号ＦＤＯＮに関わる動作を説明するための図である。なお、説明の便宜のため、簡略化して必要な信号のみを記載し、走査線駆動回路４は、一部の回路のみを記載している。また、信号線電圧制御回路２１は、上段に記載している。
【００１７】
走査線駆動回路４内には、走査信号を生成する生成回路として、シフトレジスタを構成する論理回路４１とバッファ回路１３とが設けられている。図示のように、走査線ごとに、ＮＡＮＤ回路２２と、ＮＡＮＤ回路２２の出力端子に縦続接続される２段のインバータ２３，２４とが設けられている。ＮＡＮＤ回路２２は、論理回路４１からの出力信号である走査線駆動用タイミング信号と制御信号ＦＤＯＮとの反転論理積を演算する。
【００１８】
制御信号ＦＤＯＮがローレベル（第１論理レベル）の場合には、ＮＡＮＤ回路２２の出力はハイレベルになり、走査線もハイレベルになる。したがって、その走査線に接続されたすべての画素ＴＦＴ１が導通する。一方、制御信号ＦＤＯＮは、走査線駆動回路４内のすべてのＮＡＮＤ回路２２に供給される。そのため、制御信号ＦＤＯＮがローレベルの場合には、表示エリア内のすべての画素ＴＦＴ１が導通する。
【００１９】
信号線電圧制御回路２１は、個々の信号線にそれぞれ接続される複数のＰＭＯＳトランジスタを有する。これらＰＭＯＳトランジスタのゲートには制御信号ＦＤＯＮが供給される。また、これらＰＭＯＳトランジスタのドレインには対向電極と同一の電圧（以下、Ｖｃｏｍという。）が印加されている。
【００２０】
制御信号ＦＤＯＮがローレベルになると、信号線電圧制御回路２１内のすべてのＰＭＯＳトランジスタが導通し、すべての信号線にはＶｃｏｍが供給される。このため、画素電極２と対向電極３とには共にＶｃｏｍが付与される。従って、液晶容量Ｃ２の両端電圧は略同一となり、表示ムラが視認されなくなる。
【００２１】
図３は、第１の実施の形態の表示装置に先立って検討した表示装置の電源投入時におけるタイムチャートである。
【００２２】
図３に示される信号は次のとおりである。Ｖｓｉｇは、ソースドライバ５から供給される画素電圧を表す。ＡＳＷ１〜３は、１画素を構成するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）のサブピクセルを選択する信号である。選択されたサブピクセルに対応する信号線にソースドライバ５からＶｓｉｇが供給される。ＳＴＶは、走査線駆動回路４に対するスタート信号である。ＣＫＶは、シフトレジスタを駆動するためのクロック信号である。ＵＤは、表示装置に映像を表示する方向（上→下、下→上）を指定する信号である。ＦＤＯＮは、電源立ち上げ時の表示ムラを抑制するための制御信号である。高電圧ＶＧＨ、低電圧ＶＧＬ及び対向電圧Ｖｃｏｍは、表示装置の電源制御回路２７で生成され各部に供給される電源電圧である。
【００２３】
続いて、図３を参照しつつ電源投入時における表示ムラ抑制動作について説明する。
【００２４】
電源が投入されるタイミングＴ１以前はそれぞれの信号の状態は不定である。タイミングＴ１において電源が投入されると、信号ＡＳＷ１〜３、ＳＴＶ、ＣＫＶ、ＵＤ、ＦＤＯＮは、それぞれローレベルに設定される。また、電源電圧ＶＧＨ及びＶＧＬはそれぞれ所定の電圧に推移する。一方、Ｖｃｏｍは、ローレベルの状態に維持される。この状態が３フレームの期間維持される。ここで３フレームは、ウオーミングアップのための期間であり、表示装置ごとに適宜のフレーム数を設定することができる。
【００２５】
タイミングＴ２において、信号ＳＴＶ、ＣＫＶ、ＵＤが入力される。図３では詳細の信号は記載していないが、信号ＳＴＶ、ＣＫＶは、通常の表示動作時における信号と同じ信号である。但しこの期間では、Ｖｓｉｇには信号が付与されず、ＡＳＷ１〜３も動作していない。従って、走査線駆動回路４のみが動作を実行する。これによって、走査線駆動回路内の残留電荷がクリアされるリセット動作が実行される。
【００２６】
タイミングＴ３において、Ｖｃｏｍの昇圧が開始される。この状態では、制御信号ＦＤＯＮは、ローレベルである。従って、信号線電圧制御回路２１内のすべてのＰＭＯＳトランジスタが導通し、信号線にはＶｃｏｍが供給される。なお、制御信号ＦＤＯＮがローレベルのときには、上述のように、ＮＡＮＤ回路２２の出力はハイレベルになり、走査線もハイレベルになる。このため、画素ＴＦＴ１が導通して、画素電極２と対向電極３とには共にＶｃｏｍが付与される。従って、例えば、ノーマリブラックの液晶モードでは、全画面に黒レベルが表示されるため、表示ムラが解消される。
【００２７】
タイミングＴ４において、ＦＤＯＮが解除される。即ち、制御信号ＦＤＯＮがハイレベル（第２論理レベル）とされるため、信号線電圧制御回路２１内のすべてのＰＭＯＳトランジスタがオフし、信号線にはＶｃｏｍが供給されなくなる。一方、タイミングＴ４において、Ｖｓｉｇに映像信号が付与され、ＡＳＷ１〜３が動作を開始する。従って、信号線ＳにＶｓｉｇが供給されて本表示動作が開始される。
【００２８】
図４は、第１の実施の形態の表示装置に先立って検討した表示装置の電源投入時における問題点を説明するためのタイムチャートである。
【００２９】
図４に示される信号は次のとおりである。Ｇａｔｅ１〜４は、走査線Ｇ１〜Ｇ４に出力される画素ＴＦＴ１を駆動するためのゲート信号である。ＶＧＨ電流、ＶＧＬ電流は、それぞれ高電圧ＶＧＨ、低電圧ＶＧＬを供給する電源制御回路２７で測定した電流である。なお、これら以外の信号は、既に説明しているため、重複した説明を省略する。
【００３０】
続いて、図４を参照しつつ電源投入時における問題点について説明する。
【００３１】
制御信号ＦＤＯＮがローレベルの期間は、上述のようにゲート信号Ｇａｔｅ１〜４には全て画素ＴＦＴ１を導通させるハイレベルの信号（ＶＧＨ電圧）が出力されている。制御信号ＦＤＯＮがハイレベルになると、ゲート信号Ｇａｔｅ１〜４のレベルがハイレベル（ＶＧＨ電圧）からローレベル（ＶＧＬ電圧）に切り換わる。この後は、ゲート信号Ｇａｔｅ１〜４は順次駆動される走査パルス信号となって表示動作が実行される。
【００３２】
ところで、図４では、４つのゲート信号を記載しているが、例えばＦＨＤ（フルハイビジョン）の表示装置では１９２０本のゲート線が設けられている。従って、ＦＤＯＮが解除されたときは、１９２０本の信号が一斉にＶＧＨ電圧の使用から、ＶＧＬ電圧の使用に切り換わる。この結果、瞬時の大きなＶＧＬ電流が流れる。
【００３３】
このように電源立ち上げ毎に大きな瞬時電流が流れるため表示装置の回路素子の負荷が増大する。従って、このような状態が継続して繰り返されることによって回路素子の劣化が促進され、故障発生の原因ともなり得る。
【００３４】
続いて、上述の問題点を解決する方法について説明する。
【００３５】
図５は、第１の実施の形態の表示装置の走査線駆動回路を説明するための図である。図５（１）は、上述の検討に使用した走査線駆動回路の概略の構成を示し、図５（２）は、第１の実施の形態の表示装置の走査線駆動回路の概略の構成を示している。
【００３６】
図５（２）に示すようにバッファ回路１３には、メモリ回路１５が新たに設けられている。そして、シフトレジスタを構成する論理回路４１の出力信号は、メモリ回路１５への入力端子ＩＮ１に接続され、制御信号ＦＤＯＮはメモリ回路１５の入力端子ＩＮ２に接続されている。そして、メモリ回路１５の出力端子ＯＵＴ１がＮＡＮＤ回路２２の一方の入力端子に接続されている。ＮＡＮＤ回路２２の他方の入力端子には論理回路４１の出力信号が入力されている。これ以降の回路の構成は、上述のバッファ回路１３の構成と同様である。
【００３７】
ここで、メモリ回路１５は順序回路で構成されており、制御信号ＦＤＯＮがローレベルからハイレベルに変化した場合であっても論理回路４１からシフトレジスタ出力であるパルス信号が出力されるまでは出力端子ＯＵＴ１のレベルは変化しない。
【００３８】
図６は、第１の実施の形態の表示装置の走査線駆動回路の動作を説明するためのタイムチャートである。このタイムチャートには、制御信号ＦＤＯＮ、論理回路４１の出力信号ＳＲ、走査線に出力されるゲート信号Ｇａｔｅについて記載している。
【００３９】
タイミングＴ０において、制御信号ＦＤＯＮがローレベルからハイレベルに変化する。しかしながら、上述のメモリ回路１５により、ゲート信号Ｇａｔｅはハイレベルを維持する。そして、出力信号ＳＲ１、・・・、４が出力されると、それぞれのタイミングでゲート信号Ｇａｔｅ１、・・・、４がそれぞれローレベルに変化する。ゲート信号Ｇａｔｅがローレベルに変化した走査線にそれ以降入力されるゲート信号は順次駆動のための走査パルス信号となって表示動作が実行される。
【００４０】
図７は、第１の実施の形態の表示装置の電源投入時における動作を説明するためのタイムチャートである。
【００４１】
制御信号ＦＤＯＮがローレベルになったときは、ゲート信号Ｇａｔｅ１、・・・、４が一斉にハイレベルに変化する。次に、制御信号ＦＤＯＮがハイレベルに変化するが上述のようにメモリ回路１５の作用によってゲート信号Ｇａｔｅ１、・・・、４はハイレベルを維持する。そして、シフトレジスタを構成する論理回路４１から出力信号（不図示）が出力されたタイミングで、ゲート信号Ｇａｔｅ１、・・・、４が順次ローレベルに変化する。
【００４２】
このように制御信号ＦＤＯＮを解除しても、ゲート信号は一斉にローレベルになることはなく、１フレーム期間で順次ローレベルに変化する。従って、瞬時の大きなＶＧＬ電流が流れることを回避することができる。
【００４３】
なお、ゲート信号を順次ローレベルに変化させる１フレーム期間では信号線Ｓに付与される電圧は特に規定されないが、ＡＳＷ１〜３を動作させずにソースドライバ５から信号線ＳにＶｓｉｇが供給されないようにすることが望ましい。一方、ＡＳＷ１〜３を動作させ、ソースドライバ５から信号線ＳにＶｓｉｇ信号としてＶｃｏｍを出力するようにしても良い。
【００４４】
[第２の実施の形態]  
第２の実施の形態では、走査線駆動回路の構成が第１の実施の形態と異なっている。第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。
【００４５】
図８は、第２の実施の形態の表示装置の制御信号ＦＤＯＮに関わる動作を説明するための図である。なお、説明の便宜のため、簡略化して必要な信号のみを記載している。また、信号線電圧制御回路２１は、上段に記載している。
【００４６】
第２の実施の形態では、走査線駆動回路が、奇数行の走査線を駆動する走査線駆動回路４ｏと、偶数行の走査線を駆動する走査線駆動回路４ｅとを備えている。制御信号ＦＤＯＮは、走査線駆動回路４ｏと信号線電圧制御回路２１に直接供給される。また、制御信号ＦＤＯＮは、遅延回路２５を介して走査線駆動回路４ｅに供給される。なお、第１の実施の形態で説明したメモリ回路は第２の実施の形態では採用していない。
【００４７】
この構成によれば、走査線駆動回路４ｏと走査線駆動回路４ｅとで制御信号ＦＤＯＮがローレベルからハイレベルに変化するタイミングを異ならせることができる。そして、第２の実施の形態では、第１の実施の形態のようにメモリ回路を設けなくても良いため、簡略化した構成で瞬時の大きなＶＧＬ電流が流れることを抑制することができる。
【００４８】
なお、第２の実施の形態では、表示エリアの両側に走査線駆動回路４ｏ、４ｅを設けているが、この形態に限定されず一方の側に走査線駆動回路を４ｏ、４ｅを設けても良い。
【００４９】
また、第１の実施の形態において、走査線駆動回路４を２つの走査線駆動回路４ｏと走査線駆動回路４ｅの２つに分離しても良い。
【００５０】
なお、上述の実施の形態では、ソースドライバ５と信号線電圧制御回路２１とを一体として構成しても良い。
【００５１】
さらに、信号線電圧制御回路２１に使用されるトランジスタの極性をＰ型からＮ型に変更しても良い。このときは、トランジスタの動作するレベル（ハイレベル、ローレベル）が上述の実施の形態とは逆となるように装置を構成すれば良い。
【００５２】
以上説明した各実施の形態によれば、ＦＨＤ（フルハイビジョン）など従来の表示装置と比べて解像度の高い表示装置においても電源電圧の切り替えに伴う瞬時電流の増大を抑制することができるので、駆動回路に加わる負荷が増大して表示装置の故障発生の原因となることを回避することができる。また、電流が増大して表示装置に要求されている瞬時電流に関する仕様が未達となることを防止することができる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５４】
また上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００５５】
ＶＧＨ…高電圧、ＶＧＬ…低電圧、ＶＣＳ…補助電源用電圧、Ｖｃｏｍ…対向電圧、Ｓ…信号線、Ｇ…走査線、１…画素ＴＦＴ、２…画素電極、３…対向電極、４…走査線駆動回路、５…ソースドライバ、７…外部駆動回路、１３…バッファ回路、１５…メモリ回路、２０…ガラス基板、２１…信号線電圧制御回路、２５…遅延回路、２７…電源制御回路、４１…論理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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