(57)【要約】【課題】消去特性を向上させ、かつチャネル電流を増加させる。【解決手段】本実施形態による不揮発性半導体記憶装置は、半導体基板３０と、半導体基板の上方に順に形成された第１層ＢＧ、第１導電層ＣＧ、第２導電層ＳＧ、絶縁層５９と、絶縁層、第２導電層、および第１導電層内に設けられた一対の貫通ホール４９の内面上、および第１層内に設けられた連結ホール６０ｂの内面上に順に形成されたブロック絶縁層５３、電荷蓄積層５４、トンネル絶縁層５５、および半導体ピラーＳＰと、を具備する。半導体ピラーは、絶縁層内に設けられた一対の貫通ホール内に形成され、Ｐ、Ｂ、またはＡｓが注入されたドープドシリサイド層７１と、第２導電層および第１導電層内に設けられた一対の貫通ホール内に形成されたシリコン層７３と、第１層内に設けられた連結ホール内に形成されたノンドープドシリサイド層７２と、を含む。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された第１層と、
前記第１層の上方に形成された第１導電層と、
前記第１導電層の上方に形成された第２導電層と、
前記第２導電層上に形成された絶縁層と、
前記絶縁層、前記第２導電層、および前記第１導電層内に設けられ、積層方向に延びた一対の貫通ホールの内面上、および前記第１層内に設けられ、前記一対の貫通ホールの下端を連結させる連結ホールの内面上に形成されたブロック絶縁層と、
前記ブロック絶縁層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁層と、
前記トンネル絶縁層上に形成された半導体ピラーと、
を具備し、
前記半導体ピラーは、前記絶縁層内に設けられた前記一対の貫通ホール内に形成され、Ｐ、Ｂ、またはＡｓが注入されたドープドシリサイド層と、前記第２導電層および前記第１導電層内に設けられた前記一対の貫通ホール内に形成されたシリコン層と、前記第１層内に設けられた前記連結ホール内に形成されたシリサイド層と、を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シリコン層は、その膜厚以上の結晶粒径を有する結晶質であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シリコン層の結晶方位は、前記シリサイド層の結晶方位と同じまたはほぼ同じであることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ドープドシリサイド層および前記シリサイド層は、ダイシリサイドを含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記シリサイド層は、ノンドープドシリサイド層であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の上方に、第１層を形成する工程と
前記第１層の上方に、第１導電層を形成する工程と、
前記第１導電層の上方に、第２導電層を形成する工程と、
前記第２導電層上に、絶縁層を形成する工程と、
前記絶縁層、前記第２導電層、および前記第１導電層内に積層方向に延びた一対の貫通ホールを形成し、かつ、前記第１層内に前記一対の貫通ホールの下端を連結させる連結ホールを形成する工程と、
前記一対の貫通ホールおよび前記連結ホールの内面上に、ブロック絶縁層を形成する工程と、
前記ブロック絶縁層上に、電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、トンネル絶縁層を形成する工程と、
前記第２導電層および前記第１導電層内に設けられた前記一対の貫通ホール内、および前記第１層内に設けられた前記連結ホール内における前記トンネル絶縁層上にアモルファスシリコン層を形成し、かつ、前記絶縁層内に設けられた前記一対の貫通ホール内における前記トンネル絶縁層上にＰ、Ｂ、またはＡｓが注入されたドープドアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層の上端部および前記ドープドアモルファスシリコン層をシリサイド化することで、シリサイド層およびドープドシリサイド層を形成する工程と、
前記シリサイド層を触媒としたＭＩＬＣ法によって、前記アモルファスシリコン層を単結晶化する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリとして、プロセスコストの増大を抑制するために、垂直方向に積層され、一括加工により形成されるＢｉＣＳ（Bit Cost Scalable）メモリが提案されている。
【０００３】
ＢｉＣＳメモリでは、半導体基板上に積層された複数の電極に一括で円筒型のメモリホールを開口し、メモリホールの内壁にメモリ膜を形成し、その後、メモリホールの内部にチャネルとなるポリシリコンを形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるＮＡＮＤストリング（メモリストリング）を一括で形成することができる。また、従来の浮遊ゲート型のＮＡＮＤフラッシュメモリよりも高密度の記憶容量を実現することができる。
【０００４】
このＢｉＣＳメモリでは、選択トランジスタの拡散層（ソース／ドレイン）は、チャネルと同じポリシリコンに不純物イオンを注入することにより形成される。そして、これら選択トランジスタの拡散層とチャネルとの接合界面のＧＩＤＬ（Gate-Induced Drain Leakage）電流により生じる正孔をメモリセルに注入することで、消去動作を行う。しかし、チャネルの薄膜化に伴い、拡散層へのイオン注入が困難になる。このため、ＧＩＤＬ電流が低下し、消去特性が劣化してしまう。
【０００５】
また、チャネルの薄膜化や積層数の増加に伴い、電荷の移動度が低下する。すなわち、チャネル電流が減少し、動作速度が低下してしまう。
【０００６】
このようなチャネルの薄膜化や積層数の増加といったメモリの微細化および高密度化に伴う問題を解決することが求められる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−０２３０９１号公報
【特許文献２】特開２０１０−１９９３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
消去特性を向上させ、かつチャネル電流を増加させる不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本実施形態による不揮発性半導体記憶装置によれば、半導体基板と、前記半導体基板の上方に形成された第１層と、前記第１層の上方に形成された第１導電層と、前記第１導電層の上方に形成された第２導電層と、前記第２導電層上に形成された絶縁層と、前記絶縁層、前記第２導電層、および前記第１導電層内に設けられ、積層方向に延びた一対の貫通ホールの内面上、および前記第１層内に設けられ、前記一対の貫通ホールの下端を連結させる連結ホールの内面上に形成されたブロック絶縁層と、前記ブロック絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたトンネル絶縁層と、前記トンネル絶縁層上に形成された半導体ピラーと、を具備する。前記半導体ピラーは、前記絶縁層内に設けられた前記一対の貫通ホール内に形成され、Ｐ、Ｂ、またはＡｓが注入されたドープドシリサイド層と、前記第２導電層および前記第１導電層内に設けられた前記一対の貫通ホール内に形成されたシリコン層と、前記第１層内に設けられた前記連結ホール内に形成されたノンドープドシリサイド層と、を含む。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図２】本実施形態に係るＮＡＮＤストリングを示す斜視図。
【図３】本実施形態に係るＮＡＮＤストリングの第１構成例を示す断面図。
【図４】本実施形態に係るＮＡＮＤストリングを示す回路図。
【図５】本実施形態に係るＮＡＮＤストリングの第１構成例の変形例を示す断面図。
【図６】本実施形態に係るＮＡＮＤストリングの第１構成例の変形例を示す断面図。
【図７】本実施形態に係るＮＡＮＤストリングの第１構成例の変形例を示す断面図。
【図８】本実施形態に係るＮＡＮＤストリングの第２構成例を示す断面図。
【図９】本実施形態に係るＮＡＮＤストリングの第３構成例を示す断面図。
【図１０】本実施形態に係るＮＡＮＤストリングの第４構成例を示す断面図。
【図１１】本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１２】図１１に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１３】図１２に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１４】図１３に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１５】図１４に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１６】図１５に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１７】図１６に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１８】図１７に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図１９】図１８に続く、本実施形態に係る不揮発性半導体記憶装置の第１製造工程を示す断面図。
【図２０】本実施形態に係る不揮発性半導体記憶装置の第１製造工程の一部をより詳細に示す図。
【図２１】本実施形態に係る不揮発性半導体記憶装置の第２製造工程を示す断面図。
【図２２】図２１に続く、本実施形態に係る不揮発性半導体記憶装置の第２製造工程を示す断面図。
【図２３】図２２に続く、本実施形態に係る不揮発性半導体記憶装置の第２製造工程を示す断面図。
【図２４】図２３に続く、本実施形態に係る不揮発性半導体記憶装置の第２製造工程を示す断面図。
【図２５】比較例における半導体ピラーのバンドギャップと本実施形態における半導体ピラーのバンドギャップとを示す図。
【図２６】本実施形態に係るＮＡＮＤストリングの適用例を示す断面図。
【発明を実施するための形態】
【００１１】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１２】
＜実施形態＞
図１乃至図２４を用いて、本実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、半導体ピラーＳＰにおいて、選択トランジスタＳＧの拡散層を不純物（例えば、Ｐ）が注入されたドープドシリサイド層７１で構成し、チャネル層を単結晶化された単結晶シリコン層７３で構成する例である。これにより、消去特性を向上させ、かつチャネル電流を増加させることができる。以下に、本実施形態に係る不揮発性半導体記憶装置について詳説する。
【００１３】
［全体構成例］
まず、図１を用いて、本実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。
【００１４】
図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００１５】
図１に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。
【００１６】
このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述する半導体ピラーＳＰとの各交差部に、データを記憶するメモリセルトランジスタＭＴｒが配置される。半導体ピラーＳＰに沿って直列に接続された複数のメモリセルトランジスタＭＴｒで後述するＮＡＮＤストリング４０が構成される。
【００１７】
積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続される。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１８】
また、ソース線ＳＬ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。
【００１９】
ワード線駆動回路１３は、上部に形成された配線およびコンタクトを介してワード線ＷＬに接続される。
【００２０】
ソース側選択ゲート線駆動回路１４は、上部に形成された配線およびコンタクトを介してソース側選択ゲートＳＧＳに接続される。
【００２１】
ドレイン側選択ゲート線駆動回路１５は、上部に形成された配線およびコンタクトを介してドレイン側選択ゲートＳＧＤに接続される。
【００２２】
バックゲート駆動回路１８は、上部に形成された配線およびコンタクトを介してバックゲートＢＧに接続される。
【００２３】
ソース線駆動回路１７は、上部に形成された配線およびコンタクトを介してソース線ＳＬに接続される。
【００２４】
センスアンプ４は、ビット線ＢＬのカラム方向における端部の下面に接続されるコンタクトを介して接続される。
【００２５】
また、図１において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。
【００２６】
［ＮＡＮＤストリングの第１構成例］
次に、図２乃至図４を用いて、本実施形態に係るＮＡＮＤストリング４０の第１構成例について説明する。
【００２７】
図２は、本実施形態に係るＮＡＮＤストリング４０を示す斜視図である。図３は、本実施形態に係るＮＡＮＤストリング４０の第１構成例を示す断面図であり、ＮＡＮＤストリング４０のカラム方向に沿った断面構造についてより詳細に示す図である。なお、図２においてメモリ膜は省略し、図３においてソース線ＳＬおよびビット線ＢＬは省略している。
【００２８】
図２および図３に示すように、メモリセルアレイ５において、ＮＡＮＤストリング４０は、半導体基板３０の上方に形成され、バックゲートＢＧ、複数のコントロールゲートＣＧ、選択ゲートＳＧ、半導体ピラーＳＰ、およびメモリ膜（ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層５５）を有する。
【００２９】
なお、本明細書において、ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層５５をメモリ膜と称するが、データを記憶する膜とは限らない。
【００３０】
バックゲートＢＧは、半導体基板３０上に絶縁層３１を介して形成される。バックゲートＢＧは、平面状に広がるように形成される。バックゲートＢＧは、不純物（例えば、Ｐ）が注入されたドープドシリコン層等の導電層で構成される。
【００３１】
複数のコントロールゲートＣＧは、バックゲートＢＧ上に絶縁層４１を介して形成される。また、複数のコントロールゲートＣＧは、それぞれ間に電極間絶縁層５３ａを介して形成される。言い換えると、バックゲートＢＧ上に絶縁層４１を介して、複数の電極間絶縁層５３ａおよび複数のコントロールゲートＣＧが交互に積層される。コントロールゲートＣＧは、例えば、不純物（例えば、Ｂ）が注入されたドープドシリコン層で構成される。
【００３２】
選択ゲートＳＧは、最上層のコントロールゲートＣＧ上に、絶縁層４５を介して形成される。選択ゲートＳＧは、例えば、コントロールゲートＣＧと同様に、不純物が注入されたドープドシリコン層で構成される。
【００３３】
選択ゲートＳＧの上方に絶縁層５９を介してソース線ＳＬが形成され、さらに上方に図示せぬ絶縁層を介してビット線ＢＬが形成される。
【００３４】
選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、絶縁層４１，４５，５９、および電極間絶縁層５３ａ内には、Ｕ字状メモリホール５１が設けられる。このＵ字状メモリホール５１は、カラム方向に並ぶ一対の貫通ホール４９と、一対の貫通ホール４９の下端を連結する連結ホール６０ｂとで構成される。貫通ホール４９は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５，５９、および電極間絶縁層５３ａ内において積層方向に延びるように形成される。連結ホール６０ｂは、バックゲートＢＧ内にカラム方向に延びるように形成される。
【００３５】
また、コントロールゲートＣＧ、絶縁層４１，４５，５９、および電極間絶縁層５３ａには、一対の貫通ホール４９の間で、かつロウ方向および積層方向に拡がるスリット４７ａが設けられる。これにより、コントロールゲートＣＧ、絶縁層４１，４５，５９、および電極間絶縁層５３ａは、ロウ方向に沿って分断される。さらに、選択ゲートＳＧには、スリット４７ａが開口するように、スリット４７ａの上部にロウ方向および積層方向に拡がる開口部４７ｂが設けられる。これにより、選択ゲートＳＧは、ロウ方向に沿って分断され、一方がドレイン側選択ゲートＳＧＤ、他方がソース側選択ゲートＳＧＳとなる。スリット４７ａおよび開口部４７ｂには、絶縁材５８が埋め込まれる。
【００３６】
メモリ膜は、ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層５５で構成される。
【００３７】
ブロック絶縁層５３は、Ｕ字状メモリホール５１の内面上に形成される。すなわち、ブロック絶縁層５３は、Ｕ字状メモリホール５１内における選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、電極間絶縁層５３ａ、および絶縁層４１，４５上に形成される。ブロック絶縁層５３は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。
【００３８】
また、ブロック絶縁層５３は、電極間絶縁層５３ａと一体であってもよい。すなわち、電極間絶縁層５３ａは、積層方向に隣接する２つのコントロールゲートＣＧ間の隙間５２にブロック絶縁層５３が埋め込まれた構造でもよい。
【００３９】
電荷蓄積層５４は、Ｕ字状メモリホール５１内におけるブロック絶縁層５３上に形成される。電荷蓄積層５４は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される
トンネル絶縁層５５は、Ｕ字状メモリホール５１内における電荷蓄積層５４上に形成される。トンネル絶縁層５５は、例えば酸化シリコンまたは窒化シリコン等の絶縁層で構成される。
【００４０】
半導体ピラーＳＰは、Ｕ字状メモリホール５１内におけるトンネル絶縁層５５上に形成される。すなわち、半導体ピラーＳＰは、一対の貫通ホール４９内におけるメモリ膜上に形成された一対の柱状部と、連結ホール６０ｂ内におけるメモリ膜上に形成された連結部とで構成される。半導体ピラーＳＰは、ＮＡＮＤストリング４０のチャネルおよびソース／ドレイン拡散層として機能する。この半導体ピラーＳＰの詳細については、後述する。
【００４１】
Ｕ字状メモリホール５１内における半導体ピラーＳＰ上には、コア層５６が形成される。コア層５６は例えば酸化シリコンからなる絶縁層で構成され、これにより、Ｕ字状メモリホール５１内が埋め込まれる。なお、コア層５６を空洞として、Ｕ字状メモリホール５１内を埋め込まなくてもよい。
【００４２】
また、半導体ピラーＳＰに接するように、コンタクト７４が形成される。コンタクト７４は、例えば、金属層、ポリシリコン層、またはシリサイド層等の導電層で構成される。このコンタクト層は、その上部においてソース線ＳＬまたはビット線ＢＬに電気的に接続される。
【００４３】
また、図示はしないが、選択ゲートＳＧおよびコントロールゲートＣＧの絶縁材５８に接する部分をシリサイド化してもよい。
【００４４】
半導体ピラーＳＰと、その周囲に形成されたメモリ膜および各種ゲートによって、各種トランジスタが構成される。そして、半導体ピラーＳＰをチャネルとして、これに沿ってＮＡＮＤストリング４０が構成される。
【００４５】
より具体的には、コントロールゲートＣＧ、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。また、バックゲートＢＧ、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜でバックゲートトランジスタＢＧＴｒが構成される。
【００４６】
なお、メモリ膜と称したが、選択トランジスタおよびバックゲートトランジスタＢＧＴｒにおいてメモリ膜はデータを記憶するものではない。また、バックゲートトランジスタＢＧＴｒは、動作中において常に導通状態になるように制御される。
【００４７】
図４は、本実施形態に係るＮＡＮＤストリング４０を示す回路図である。
【００４８】
図４に示すように、ＮＡＮＤストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒを備える。
【００４９】
上述したように、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とＭＴｒ４との間に電流経路が直列に接続される。
【００５０】
より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ３の電流経路、およびメモリセルトランジスタＭＴｒ４〜ＭＴｒ７の電流経路はそれぞれ積層方向に直列接続される。そして、積層方向の下部側においてバックゲートトランジスタＢＧＴｒがメモリセルトランジスタＭＴｒ３とＭＴｒ４との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図２に示すシリコンピラーＳＰに沿って、ＮＡＮＤストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒの電流経路が直列に接続される。データの書き込み動作および読み出し動作時において、バックゲートトランジスタＢＧＴｒは常にオン状態とされる。
【００５１】
また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはコントロールゲートＣＧ０〜ＣＧ７に接続され、バックゲートトランジスタＢＧＴｒの制御ゲートはバックゲートＢＧに接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。
【００５２】
以下に、本実施形態に係る第１構成例における半導体ピラーＳＰについて、詳説する。
【００５３】
図３に示すように、本実施形態に係る第１構成例における半導体ピラーＳＰは、ドープドシリサイド層７１、ノンドープドシリサイド層７２、および単結晶シリコン層７３を有する。
【００５４】
ドープドシリサイド層７１は、絶縁層５９内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に形成される。ドープドシリサイド層７１は、例えばＰが注入されたＮｉダイシリサイド（ＮｉＳｉ２）で構成される。ドープドシリサイド層７１は、選択トランジスタＳＤＴｒ、ＳＳＴｒのソース／ドレインとして機能する。
【００５５】
ここで、ドープドシリサイド層７１がＮｉダイシリサイドで構成されるとは、ドープドシリサイド層７１の組成比がＮｉＳｉ２ではなく、ドープドシリサイド層７１がＮｉＳｉ２の結晶構造を含むことを示す。言い換えると、ドープドシリサイド層７１は、少なくとも一部にＮｉＳｉ２の結晶構造を含む。このため、ドープドシリサイド層７１は、Ｎｉダイシリサイドだけでなく、一部にＮｉモノシリサイド（ＮｉＳｉ）などの他のＮｉ−Ｓｉ組成のＮｉシリサイドを含んでもよい。
【００５６】
また、ドープドシリサイド層７１におけるＰの濃度は、例えば１．０×１０２０［ａｔｏｍｓ／ｃｃ］以上である。これにより、ドープドシリサイド層７１において後述するＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションを抑制することできる。
【００５７】
なお、ドープドシリサイド層７１はＮｉダイシリサイドに限らず、Ｃｏシリサイドを含んでもよい。また、これらに限らず、Ｓｉとシリサイドを形成する金属元素を含めばよい。以下では、ドープドシリサイド層７１がＮｉダイシリサイドで構成される例について説明する。
【００５８】
また、ドープドシリサイド層７１はＰに限らず、Ａｓが注入されてもよい。また、Ｐチャネルの場合、Ｂが注入されてもよい。また、これらに限らず、注入されることで、ドープドシリサイド層７１のＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションを抑えるドーパント材料であればよい。
【００５９】
単結晶シリコン層７３は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に連接して形成される。また、単結晶シリコン層７３は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１内における一部のトンネル絶縁層５５上にも連接して形成される。単結晶シリコン層７３の端面は、ドープドシリサイド層７１の端面に接して形成される。単結晶シリコン層７３は、ＮＡＮＤストリング４０（選択トランジスタＳＤＴｒ，ＳＳＴｒ、メモリセルトランジスタＭＴｒ、およびバックゲートトランジスタＢＧＴｒ）のチャネルとして機能する。
【００６０】
ドープドシリサイド層７１と単結晶シリコン層７３との接合界面は、選択ゲートＳＧの上面よりも高いことが望ましい。これは、ドープドシリサイド層７１と単結晶シリコン層７３との接合界面が選択ゲートＳＧの上面より低くなる、すなわち、ゲートコントローラブルな領域にドープドシリサイド層７１がオーバーラップすると、選択トランジスタＳＤＴｒ，ＳＳＴｒにおいてオフリークの上昇などトランジスタ特性が劣化する懸念があるためである。しかし、これに限らず、ドープドシリサイド層７１と単結晶シリコン層７３との接合界面は、選択トランジスタＳＤＴｒ，ＳＳＴｒがＮＡＮＤストリング４０の選択トランジスタとして機能する範囲に位置すればよい。
【００６１】
単結晶シリコン層７３は、後述するノンドープドシリサイド層７２を触媒としたＭＩＬＣプロセスによって後述するアモルファスシリコン３２が単結晶化したものである。言い換えると、単結晶シリコン層７３は、ノンドープドシリサイド層７２を成長端としてアモルファスシリコン３２が固相エピタキシャル成長したものである。このため、単結晶シリコン層７３の結晶方位は、ノンドープドシリサイド層７２の結晶方位と同じまたはほぼ同じである。ここで、結晶方位がほぼ同じとは、結晶方位のずれが±２０°以内であることを示す。
【００６２】
また、単結晶シリコン層７３におけるＮｉ濃度は、５．０×１０１８［ａｔｏｍｓ／ｃｃ］以下程度である。すなわち、ＭＩＬＣプロセスによってノンドープドシリサイド層７２がアモルファスシリコン３２中をマイグレーションするが、ＭＩＬＣプロセスにより形成された単結晶シリコン層７３内のＮｉ原子の濃度は５．０×１０１８以下程度となる。
【００６３】
ノンドープドシリサイド層７２は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１内における一部のトンネル絶縁層５５上に形成される。より具体的には、ノンドープドシリサイド層７２は、カラム方向における連結ホール６０ｂの一部に存在する。このため、連結ホール６０ｂ内において、一方の貫通ホール４９側から他方の貫通ホール４９側に向かって単結晶シリコン層７３、ノンドープドシリサイド層７２、単結晶シリコン層７３が順に形成される。
【００６４】
また、ノンドープドシリサイド層７２の端面は、単結晶シリコン層７３の端面に接して形成される。このノンドープドシリサイド層７２と単結晶シリコン層７３との接合界面は、連結ホール６０ｂ内に位置する。言い換えると、ノンドープドシリサイド層７２と単結晶シリコン層７３との接合界面は、バックゲートＢＧの上面よりも低い。また、ノンドープドシリサイド層７２は、ドープドシリサイド層７１と同じ金属元素を含むシリサイド層であり、例えば不純物が注入されないＮｉダイシリサイドで構成される。ノンドープドシリサイド層７２は、ＭＩＬＣプロセスにおける触媒であり、ＭＩＬＣによって貫通ホール４９の上部から連結ホール６０ｂまでマイグレーションしたものである。
【００６５】
このノンドープドシリサイド層７２をバックゲートＢＧ内に形成することで、バックゲートトランジスタＢＧＴｒのオン抵抗を低減することができ、チャネル電流が増加する。なお、ノンドープドシリサイド層７２は、ノンドープドシリサイド層７２による電気的影響が最下層のコントロールゲートＣＧに寄与しない領域に設定できればよい。ノンドープドシリサイド層７２の形成領域については、第２構成例乃至第４構成例において後述する。
【００６６】
なお、ドープドシリサイド層７１、ノンドープドシリサイド層７２、および単結晶シリコン層７３はそれぞれ、Ｇｅを含んでもよい。また、ノンドープドシリサイド層７２は、不純物が注入されないシリサイド層であるが、これに限らず、ＭＩＬＣ結晶化が起こる程度であれば、不純物（例えば、Ｐ）を含んでもよい。
【００６７】
また、図５に示すように、ノンドープドシリサイド層７２は、バックゲートＢＧ内に設けられた連結ホール６０ｂ内において散在してもよい。また、図示はしないが、ノンドープドシリサイド層７２は、貫通ホール４９内に散在してもよい。これらは、ＭＩＬＣプロセスにおいて成長端となるノンドープドシリサイド層７２の一部（Ｎｉシリサイド結晶粒）が拡散したものである。
【００６８】
また、図６に示すように、単結晶シリコン層７３は、単結晶シリコンに限らず、大粒径化した多結晶シリコンを含んでもよい。より具体的には、単結晶シリコン層７３は、その膜厚（トンネル絶縁層５５とコア層５６との間の寸法）以上の結晶粒径を有する多結晶シリコンを含んでもよい。このとき、多結晶シリコンの結晶粒界７５は、半導体ピラーＳＰを横断するように形成される。このように、単結晶シリコン層７３は、その膜厚以上の結晶粒径を有する結晶質シリコン（単結晶シリコンおよび多結晶シリコン）である。
【００６９】
さらに、図７に示すように、単結晶シリコン層７３は、その膜厚未満の結晶粒径を有する多結晶シリコンを含んでもよい。このとき、単結晶シリコン層７３は、バックゲートＢＧ内に設けられた連結ホール６０ｂ内にその膜厚未満の結晶粒径を有する多結晶シリコンを含む。一方、単結晶シリコン層７３は、選択ゲートＳＧおよびコントロールゲートＣＧ内に設けられた貫通ホール４９内にその膜厚以上の結晶粒径を有する多結晶シリコンおよび単結晶シリコンを含む。
【００７０】
［ＮＡＮＤストリングの第２構成例］
次に、図８を用いて、本実施形態に係るＮＡＮＤストリング４０の第２構成例について説明する。
【００７１】
図８は、本実施形態に係るＮＡＮＤストリング４０の第２構成例を示す断面図である。ここでは、上記第１構成例と同様の点については説明を省略し、主に異なる点について説明する。
【００７２】
図８に示すように、第２構成例における半導体ピラーＳＰは、ドープドシリサイド層７１、ノンドープドシリサイド層７２、単結晶シリコン層７３、およびアモルファスシリコン層３２を有する。
【００７３】
ドープドシリサイド層７１は、絶縁層５９内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に形成される。
【００７４】
単結晶シリコン層７３は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に連接して形成される。単結晶シリコン層７３の端面は、ドープドシリサイド層７１の端面に接して形成される。単結晶シリコン層７３は、ＮＡＮＤストリング４０（選択トランジスタＳＤＴｒ，ＳＳＴｒおよびメモリセルトランジスタＭＴｒ）のチャネルとして機能する。単結晶シリコン層７３は、後述するノンドープドシリサイド層７２を触媒としたＭＩＬＣプロセスによって後述するアモルファスシリコン層３２が単結晶化したものである。
【００７５】
ノンドープドシリサイド層７２は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１内における一部のトンネル絶縁層５５上に形成される。より具体的には、ノンドープドシリサイド層７２は、カラム方向における連結ホール６０ｂの両端部に位置する。
【００７６】
また、ノンドープドシリサイド層７２の端面は、単結晶シリコン層７３の端面に接して形成される。このノンドープドシリサイド層７２と単結晶シリコン層７３との接合界面は、連結ホール６０ｂ内に位置し、例えばバックゲートＢＧの上面と同じ高さである。ノンドープドシリサイド層７２は、ＭＩＬＣプロセスにおける触媒であり、ＭＩＬＣによって貫通ホール４９の上部から連結ホール６０ｂまでマイグレーションしたものである。
【００７７】
アモルファスシリコン層３２は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１内における一部のトンネル絶縁層５５上に形成される。より具体的には、アモルファスシリコン層３２は、カラム方向における連結ホール６０ｂの一部に位置する。このため、連結ホール６０ｂ内において、一方の貫通ホール４９側から他方の貫通ホール４９側に向かって単結晶シリコン層７３、ノンドープドシリサイド層７２、アモルファスシリコン層３２、ノンドープドシリサイド層７２、単結晶シリコン層７３が順に形成される。このアモルファスシリコン層３２は、ノンドープドシリサイド層７２を触媒としたＭＩＬＣによって単結晶シリコン層７３へと変化し得る。しかし、第２構成例におけるアモルファスシリコン層３２は、ＭＩＬＣ結晶化せずに残留したものである。
【００７８】
なお、アモルファスシリコン層３２は、ＭＩＬＣ結晶化しなくとも、後の熱工程において多結晶化してもよい。
【００７９】
［ＮＡＮＤストリングの第３構成例］
次に、図９を用いて、本実施形態に係るＮＡＮＤストリング４０の第３構成例について説明する。
【００８０】
図９は、本実施形態に係るＮＡＮＤストリング４０の第３構成例を示す断面図である。ここでは、上記第１構成例と同様の点については説明を省略し、主に異なる点について説明する。
【００８１】
図９に示すように、第３構成例における半導体ピラーＳＰは、ドープドシリサイド層７１、ノンドープドシリサイド層７２、および単結晶シリコン層７３を有する。
【００８２】
ドープドシリサイド層７１は、絶縁層５９内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に形成される。
【００８３】
単結晶シリコン層７３は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に連接して形成される。単結晶シリコン層７３の端面は、ドープドシリサイド層７１の端面に接して形成される。単結晶シリコン層７３は、ＮＡＮＤストリング４０（選択トランジスタＳＤＴｒ，ＳＳＴｒおよびメモリセルトランジスタＭＴｒ）のチャネルとして機能する。単結晶シリコン層７３は、ノンドープドシリサイド層７２を触媒としたＭＩＬＣプロセスによってモルファスシリコン層３２が単結晶化したものである。
【００８４】
ノンドープドシリサイド層７２は、バックゲートＢＧ内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に形成される。より具体的には、ノンドープドシリサイド層７２は、連結ホール６０ｂ内におけるトンネル絶縁層５５上の全面に位置する。言い換えると、半導体ピラーＳＰとして連結ホール６０ｂ内に、ノンドープドシリサイド層７２が埋め込まれる。
【００８５】
また、ノンドープドシリサイド層７２の端面は、単結晶シリコン層７３の端面に接して形成される。このノンドープドシリサイド層７２と単結晶シリコン層７３との接合界面は、連結ホール６０ｂ内に位置し、例えばバックゲートＢＧの上面と同じ高さである。ノンドープドシリサイド層７２は、ＭＩＬＣプロセスにおける触媒であり、ＭＩＬＣによって貫通ホール４９の上部から連結ホール６０ｂまでマイグレーションしたものである。
【００８６】
［ＮＡＮＤストリングの第４構成例］
次に、図１０を用いて、本実施形態に係るＮＡＮＤストリング４０の第４構成例について説明する。
【００８７】
図１０は、本実施形態に係るＮＡＮＤストリング４０の第４構成例を示す断面図である。ここでは、上記第１構成例と同様の点については説明を省略し、主に異なる点について説明する。
【００８８】
図１０に示すように、第４構成例における半導体ピラーＳＰは、ドープドシリサイド層７１、ノンドープドシリサイド層７２、および単結晶シリコン層７３を有する。また、複数のコントロールゲートＣＧのうち、最下層のコントロールゲートＣＧはダミーコントロールゲートＤＣＧである。
【００８９】
ドープドシリサイド層７１は、絶縁層５９内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に形成される。
【００９０】
単結晶シリコン層７３は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４５、および電極間絶縁層５３ａ内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に連接して形成される。また、単結晶シリコン層７３は、ダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内における一部のトンネル絶縁層５５上にも連接して形成される。単結晶シリコン層７３の端面は、ドープドシリサイド層７１の端面に接して形成される。単結晶シリコン層７３は、ＮＡＮＤストリング４０（選択トランジスタＳＤＴｒ，ＳＳＴｒおよびメモリセルトランジスタＭＴｒ）のチャネルとして機能する。単結晶シリコン層７３は、ノンドープドシリサイド層７２を触媒としたＭＩＬＣプロセスによってアモルファスシリコン層３２が単結晶化したものである。
【００９１】
ノンドープドシリサイド層７２は、絶縁層４１およびバックゲートＢＧ内に設けられたＵ字状メモリホール５１内におけるトンネル絶縁層５５上に連接して形成される。また、ノンドープドシリサイド層７２は、ダミーコントロールゲートＤＣＧ内に設けられたＵ字状メモリホール５１内における一部のトンネル絶縁層５５上にも連接して形成される。
【００９２】
また、ノンドープドシリサイド層７２の端面は、単結晶シリコン層７３の端面に接して形成される。このノンドープドシリサイド層７２と単結晶シリコン層７３との接合界面は、ダミーコントロールゲートＤＣＧ内に設けられた貫通ホール４９内に位置する。
【００９３】
このとき、ダミーコントロールゲートＤＣＧ（ダミーメモリセルトランジスタ）はデータを記憶しないセルであるため、ノンドープドシリサイド層７２によるダミーメモリセルトランジスタへの電気的影響を考慮する必要はない。すなわち、ダミーコントロールゲートＤＣＧの膜厚を、ノンドープドシリサイド層７２と単結晶シリコン層７３との接合界面の形成領域のマージンとすることができる。
【００９４】
なお、第３構成例および第４構成例に示すように、半導体ピラーＳＰとして連結ホール６０ｂ内にノンドープドシリサイド層７２が埋め込まれる場合、バックゲートトランジスタＢＧＴｒはトランジスタとして機能せず、常に導通状態になる。この場合、バックゲートＢＧは、導電層ではなく、絶縁層で構成されてもよい。
【００９５】
［第１製造方法］
次に、図１１乃至図２０を用いて、本実施形態に係る不揮発性半導体記憶装置の第１製造方法について説明する。
【００９６】
図１１乃至図１９は、本実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤストリング４０）の第１製造工程を示す断面図である。図２０は、本実施形態に係る不揮発性半導体記憶装置の製造工程の一部をより詳細に示す図である。より具体的には、図２０（ａ）は図１７の工程をより詳細に示す図であり、図２０（ｂ）は図１８の工程をより詳細に示す図であり、図２０（ｃ）は図１９の工程をより詳細に示す図である。
【００９７】
まず、図１１に示すように、半導体基板３０上に、例えば酸化シリコンで構成される絶縁層３１が形成される。この絶縁層３１上に、バックゲートＢＧが形成される。バックゲートＢＧは、不純物（例えば、Ｐ）が注入されたドープドシリコン層で構成される。
【００９８】
このバックゲートＢＧ内に、フォトリソグラフィおよびエッチングにより、溝６０ａが形成される。この溝６０ａは、カラム方向に延び、後の工程において後述する連結ホール６０ｂとなる。また、溝６０ａは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように複数配置される。
【００９９】
次に、全面に、不純物が注入されていないノンドープドシリコン層が形成される。その後、溝６０ａ外のバックゲートＢＧの上面上におけるノンドープドシリコン層が除去され、溝６０ａ内のみにノンドープドシリコン層が残留する。これにより、ノンドープドシリコン層からなり、溝６０ａ内を埋め込む第１犠牲層６０が形成される。
【０１００】
次に、図１２に示すように、ダミー層６０が形成されたバックゲートＢＧ上に、例えば酸化シリコンで構成される絶縁層４１が形成される。この絶縁層４１上に、第２犠牲層４３とコントロールゲートＣＧとが交互に積層される積層体４６が形成される。コントロールゲートＣＧは不純物（例えば、Ｂ）が注入されたドープドシリコン（Ｐ型ポリシリコン）層で構成され、第２犠牲層４３は不純物が注入されていないノンドープドシリコン層で構成される。第２犠牲層４３は、後の工程において電極間絶縁層５３ａと置き換わる層である。
【０１０１】
なお、第２犠牲層４３の代わりに、例えば酸化シリコンで構成される電極間絶縁層とコントロールゲートＣＧを交互に積層してもよい。この場合は、後の工程での犠牲層と電極間絶縁層との置き換えが不要となる。
【０１０２】
また、図１２において、４層のコントロールゲートＣＧと３層の第２犠牲層４３と積層させる例を示しているが、積層数はこれらに限らない。
【０１０３】
その後、最上層のコントロールゲートＣＧ上に、例えば酸化シリコンで構成される絶縁層４５が形成される。
【０１０４】
次に、フォトリソグラフィおよびエッチングにより、絶縁層４１，４５および積層体４６内にスリット４７ａが形成される。このスリット４７ａは、絶縁層４１，４５および積層体４６を貫通し、ロウ方向（図１０において紙面奥行き方向）に沿って形成される。すなわち、スリット４７ａは、ロウ方向および積層方向に拡がるように形成され、絶縁層４１，４５および積層体４６を分断する。また、スリット４７ａは、カラム方向における第１犠牲層６０の中央部の上方に位置するように形成される。
【０１０５】
次に、スリット４７ａ内に、例えば、窒化シリコンで構成される絶縁材５８が埋め込まれる。より具体的には、スリット４７ａ内が埋まるまで全面に絶縁材５８が形成された後、絶縁層４５上の絶縁材５８が除去される。これにより、スリット４７ａ内に絶縁材５８が残留し、ロウ方向および積層方向に拡がる絶縁材５８が形成される。
【０１０６】
次に、図１３に示すように、絶縁層４５上に、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）が形成される。選択ゲートＳＧは、不純物（例えば、Ｂ）が注入されたドープドシリコン（例えば、Ｐ型ポリシリコン）層で構成される。その後、選択ゲートＳＧ上に、絶縁層５９が形成される。
【０１０７】
その後、選択ゲートＳＧ、積層体４６、および絶縁層４１，４５，５９内に、一対の貫通ホール４９が形成される。このとき、一対の貫通ホール４９が、第１犠牲層６０のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール４９を介して選択ゲートＳＧ、積層体４５、絶縁層４１，４５，５９、および第１犠牲層６０が露出する。
【０１０８】
貫通ホール４９は、積層方向からみて、例えば円形に形成される。また、一対の貫通ホール４９はカラム方向に並び、選択ゲートＳＧ、積層体４６、および絶縁層４１，４５，５９内で積層方向に延びている。
【０１０９】
次に、図１４に示すように、貫通ホール４９を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体４６における第２犠牲層４３が除去される。その結果、積層方向に隣接する２つのコントロールゲートＣＧ間に隙間５２が形成され、隙間５２を介して犠牲材４７が露出する。
【０１１０】
同時に、第１犠牲層６０も除去される。これにより、バックゲートＢＧ内に、カラム方向に延び、一対の貫通ホール４９の下端を連結する連結ホール６０ｂ（溝６０ａ）が形成される。すなわち、選択ゲートＳＧ、積層体４６、絶縁層４１，４５，５９、およびバックゲートＢＧ内に、一対の貫通ホール４９および連結ホール６０ｂからなるＵ字状メモリホール５１が形成される。
【０１１１】
このとき、エッチング液を適当に選択することにより、ドープドシリコン層で構成される選択ゲートＳＧ、コントロールゲートＣＧ、およびバックゲートＢＧと、ノンドープドシリコン層で構成される第１犠牲層６０および第２犠牲層４３との間で高いエッチング選択比を実現できる。このため、ドープドシリコン層で構成される選択ゲートＳＧ、コントロールゲートＣＧ、およびバックゲートＢＧは、ほとんどエッチングされずに残留する。このとき、コントロールゲートＣＧは、絶縁材５８によって支持される。
【０１１２】
次に、図１５に示すように、例えばＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法により、Ｕ字状メモリホール５１の内面上に、ブロック絶縁層５３が形成される。すなわち、ブロック絶縁層５３は、Ｕ字状メモリホール５１内における露出した選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、および絶縁層４１，４５，５９上に形成される。ブロック絶縁層５３は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。
【０１１３】
このとき、ブロック絶縁層５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、ブロック絶縁層５３は、隙間５２内における露出したコントロールゲートＣＧ上および絶縁材５８上にも形成される。これにより、隙間５２内に、ブロック絶縁層５３と一体である電極間絶縁層５３ａが埋め込まれる。また、ブロック絶縁層５３は、Ｕ字状メモリホール５１外の絶縁層５９上（上面上）にも形成される。
【０１１４】
次に、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内におけるブロック絶縁層５３上に、電荷蓄積層５４が形成される。また、電荷蓄積層５４は、Ｕ字状メモリホール５１外におけるブロック絶縁層５３上にも形成される。電荷蓄積層５４は、例えば酸化シリコンまたは窒化シリコン等の絶縁層で構成される。
【０１１５】
次に、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内における電荷蓄積層５４上に、トンネル絶縁層５５が形成される。また、トンネル絶縁層５５は、Ｕ字状メモリホール５１外における電荷蓄積層５４上にも形成される。トンネル絶縁層５５は、例えば酸化シリコンまたは窒化シリコン等の絶縁層で構成される。
【０１１６】
次に、図１６に示すように、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内におけるトンネル絶縁層５５上に、半導体ピラーＳＰとしてアモルファスシリコン層３２が形成される。また、アモルファスシリコン層３２は、Ｕ字状メモリホール５１外における電荷蓄積層５５上にも形成される。
【０１１７】
その後、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内におけるアモルファスシリコン層３２上に、アモルファスシリコン層３２が結晶化しない成膜温度でコア層５６が形成される。また、コア層５６は、Ｕ字状メモリホール５１外におけるアモルファスシリコン層３２上にも形成される。コア層５６は例えば酸化シリコンからなる絶縁層で構成され、これにより、Ｕ字状メモリホール５１内が埋め込まれる。
【０１１８】
なお、コア層５６は、後述するアモルファスシリコン層３２へのイオン注入のマスクとして機能する。このため、イオン注入後、コア層５６は除去されてもよい。すなわち、コア層５６は、犠牲膜として形成されてもよい。
【０１１９】
次に、図１７に示すように、例えばＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、Ｕ字状メモリホール５１外に形成されたコア層５６が除去される。このとき、コア層５６の上面の高さは、選択ゲートＳＧの上面の高さと同程度、望ましくは選択ゲートＳＧの上面の高さよりも高くなるように設定される。
【０１２０】
次に、例えばＲＩＥ等のドライエッチングより、Ｕ字状メモリホール５１外に形成されたアモルファスシリコン層３２が除去される。このとき、アモルファスシリコン層３２の上面の高さは、コア層５６の上面の高さよりも高くなるように設定される。
【０１２１】
次に、例えばＲＩＥ等のドライエッチングより、Ｕ字状メモリホール５１外に形成されたトンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３が除去される。
【０１２２】
その後、コア層５６をマスクとして、イオン注入法により、アモルファスシリコン層３２にＰが注入される。これにより、アモルファスシリコン層３２の上端部に、ドープドアモルファスシリコン層６１が形成される。
【０１２３】
より具体的には、図２０（ａ）に示すように、ドープドアモルファスシリコン層６１の下面（ドープドアモルファスシリコン層６１（P doped a-Si）とアモルファスシリコン層３２（intrinsic Si）との接合界面）は、選択ゲートＳＧの上面と同程度、または選択ゲートＳＧの上面よりも高くなるように設定される。このため、選択ゲートＳＧとドープドアモルファスシリコン層６１とは、オーバーラップしない。
【０１２４】
ここで、アモルファスシリコンにおいて、Ｐ濃度を大きくすることで、ＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションを抑制することができる。ドープドアモルファスシリコン層６１におけるＰ濃度は、シリサイド化は起こるが、ＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションは起こらない程度の濃度である。例えば、ドープドアモルファスシリコン層６１のＰ濃度は、１×１０２０［ａｔｏｍｓ／ｃｃ］以上である。一方、アモルファスシリコン層３２におけるＰ濃度は、ドープドアモルファスシリコン層６１のＰ濃度よりも小さく、シリサイド化およびＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションが起こる程度のＰ濃度である。すなわち、シリサイド化は起こるが、ＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションが起こらない領域とシリサイド化およびＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションが起こる領域との界面が選択ゲートＳＧの上面と同程度に位置する。
【０１２５】
なお、後工程において形成される選択トランジスタＳＤＴｒ，ＳＳＴｒがトランジスタとして機能するならば、ドープドアモルファスシリコン層６１とアモルファスシリコン層３２との接合界面が選択ゲートＳＧの上面の高さよりも低くなってもよい。ドープドアモルファスシリコン層６１の領域と不純物濃度は、イオン注入の加速エネルギー、ドーズ量、および注入角度を変えることにより、調整可能である。また、Ｐに限らず、ＡｓまたはＢが注入されてもよい。
【０１２６】
次に、図１８に示すように、例えばＰＶＤ（Physical Vapor Deposition）法やＭＯ（Metal Organic）−ＣＶＤ法により、全面を覆うように、金属層６２が形成される。金属層６２は、ドープドアモルファスシリコン層６１上に接して形成される。金属層６２は、例えばＮｉで構成されるが、これに限らない。金属層６２は、Ｓｉとシリサイドを形成する金属元素で構成されればよく、Ｃｏ、またはＹで構成されてもよい。
【０１２７】
次に、金属層６２、ドープドアモルファスシリコン層６１、およびアモルファスシリコン層３２に対して３５０℃以上６００℃以下のシリサイドアニール、例えば、ＲＴＡ（Rapid Thermal Annealing）が行われる。これにより、ドープドアモルファスシリコン層６１がシリサイド化され、ドープドシリサイド層７１が形成される。また、アモルファスシリコン層３２の上端部の一部がシリサイド化され、ノンドープドシリサイド層７２が形成される。
【０１２８】
より具体的には、図２０（ｂ）に示すように、ドープドシリサイド層７１の下面（ドープドシリサイド層７１（Ｐ doped NiSi２）とノンドープドシリサイド層７２（NiSi２）との接合界面）は、選択ゲートＳＧの上面と同程度、または選択ゲートＳＧの上面よりも高くなるように設定される。また、ノンドープドシリサイド層７２の下面（ノンドープドシリサイド層７２とアモルファスシリコン層３２との接合界面）は、選択ゲートＳＧの上面よりも低くなるように設定される。すなわち、選択ゲートＳＧとドープドシリサイド層７１とはオーバーラップしないが、選択ゲートＳＧとノンドープドシリサイド層７２とはオーバーラップする。
【０１２９】
なお、シリサイドアニール温度は、ダイシリサイド化は起こるが、ＭＩＬＣ結晶化は起こらない温度である。より具体的には、ＲＴＡの温度を３５０℃以下にした場合、ダイシリサイド化は起こらない。また、ＲＴＡの温度を５５０℃以上にした場合、ＭＩＬＣ単結晶化が起こってしまう。なお、上記シリサイドアニールにより形成されるＮｉ−Ｓｉ組成はアモルファスシリコン層３２の膜厚に依存する。
【０１３０】
また、ＲＴＡの時間および温度を調整することにより、アモルファスシリコン層３２の上端部の一部に形成されるノンドープドシリサイド層７２の量（膜厚）が決まる。後にバックゲートＢＧ内における導通状態を良好にするために、バックゲートＢＧ内に収まる程度でノンドープドシリサイド層７２の形成量を多くすることが望ましい。
【０１３１】
次に、図１９に示すように、例えば硫酸加水液（硫酸と過酸化水素水の混合液）を用いたウェットエッチングにより、シリサイド反応に寄与しなかった余剰な金属層６２が除去される。
【０１３２】
その後、ノンドープドシリサイド層７２およびアモルファスシリコン層３２に対して５００℃以上、かつ、アモルファスシリコン層３２が結晶化しない温度、例えば７５０℃以下の温度でアニールが行われる。これにより、ノンドープドシリサイド層７２を触媒としてアモルファスシリコン層３２のＭＩＬＣ結晶化が起こる。より具体的には、ノンドープドシリサイド層７２がアモルファスシリコン層３２内にマイグレーションしていく。その結果、ノンドープドシリサイド層７２が通過したアモルファスシリコン層３２が単結晶化し、単結晶シリコン層７３（MILC Si）が形成される。また、単結晶シリコン層７３の結晶方位は、ノンドープドシリサイド層７２の結晶方位と同じまたはほぼ同じになる。
【０１３３】
ここで、図２０（ｃ）に示すように、ドープドシリサイド層７１は、ＭＩＬＣによるＮｉダイシリサイドのマイグレーションが起こらない程度のＰを含む。一方、ノンドープドシリサイド層７２は、ＭＩＬＣによるＮｉダイシリサイドのマイグレーションが起こる程度のＰを含む、またはＰを含まない。このため、アニールを行っても、ドープドシリサイド層７１はマイグレーションせず、ノンドープドシリサイド層７２のみがアモルファスシリコン層３２内にマイグレーションし、アモルファスシリコン層３２が単結晶化する。
【０１３４】
なお、アニールの温度と時間は、ＭＩＬＣ結晶化は起こるが、多結晶化（ポリシリコン化）は起こらない温度と時間である。より具体的には、アニールの温度を４５０℃以下、かつ、２時間以下では多結晶化もＭＩＬＣ結晶化も起こらない。また、アモルファスシリコン層３２の膜厚にも依存するが、例えば膜厚が１０ｎｍの場合、アニールの温度を７５０℃以上、かつ、アニール時間を３０分以上ではアモルファスシリコン層３２の多結晶化が起こってしまう。
【０１３５】
また、アニールは、ノンドープドシリサイド層７２がバックゲートＢＧ内にマイグレーションするまで行う。このとき、アニールの終了のタイミングに応じて、連結ホール６０ｂ内における単結晶シリコン層７３、ノンドープドシリサイド層７２、およびアモルファスシリコン層３２の配置が決まる。
【０１３６】
次に、図３に示すように、Ｕ字状メモリホール５１を埋め込むように、導電層で構成されるコンタクト７４が形成される。コンタクト７４は、ドープドシリサイド層７１に接して形成される。さらに、コンタクト７４に電気的に接続される図示せぬソース線ＳＬおよびビット線ＢＬが形成される。
【０１３７】
なお、コンタクト７４の形成前に、コア層５６を空洞にしてもよい。この場合、コンタクト７４は、コア層５６の空洞を埋め込まないようにカバレッジの悪い方法で形成されることが望ましい。
【０１３８】
このようにして、本実施形態に係る第１製造方法による不揮発性半導体記憶装置が形成される。
【０１３９】
［第２製造方法］
次に、図２１乃至図２４を用いて、本実施形態に係る不揮発性半導体記憶装置の第２製造方法について説明する。
【０１４０】
図２１乃至図２４は、本実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤストリング４０）の第２製造工程を示す断面図である。ここでは、上記第１製造方法と同様の点については説明を省略し、主に異なる点について説明する。
【０１４１】
まず、第１製造方法における図１１乃至図１６の工程が行われる。すなわち、Ｕ字状メモリホール５１の内面上に、ブロック絶縁層５３、電荷蓄積層５４、トンネル絶縁層５３、アモルファスシリコン層３２、およびコア層５６が順に形成される。これにより、Ｕ字状メモリホール５１内が埋め込まれる。また、ブロック絶縁層５３、電荷蓄積層５４、トンネル絶縁層５３、アモルファスシリコン層３２、およびコア層５６は、Ｕ字状メモリホール５１外にも形成される。
【０１４２】
次に、図２１に示すように、例えばＲＩＥ等のドライエッチングにより、Ｕ字状メモリホール５１外に形成されたコア層５６が除去される。このとき、コア層５６の上面の高さは、選択ゲートＳＧの上面の高さと同程度になるように設定される。
【０１４３】
次に、例えばＲＩＥ等のドライエッチングより、Ｕ字状メモリホール５１外に形成されたアモルファスシリコン層３２が除去される。このとき、アモルファスシリコン層３２の上面の高さは、コア層５６および選択ゲートＳＧの上面の高さと同程度になるように設定される。
【０１４４】
次に、例えばＲＩＥ等のドライエッチングより、Ｕ字状メモリホール５１外に形成されたトンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３が除去される。
【０１４５】
次に、図２２に示すように、例えばＣＶＤ法等の堆積法により、全面に、例えばＰが注入されたドープドアモルファスシリコン層６１が形成される。ドープドアモルファスシリコン層６１におけるＰ濃度は、シリサイド化は起こるが、ＭＩＬＣ結晶化によるＮｉダイシリサイドのマイグレーションが起こらない程度の濃度である。ドープドアモルファスシリコン層６１のＰ濃度は、例えば１×１０２０［ａｔｏｍｓ／ｃｃ］以上である。
【０１４６】
その後、例えばＲＩＥにより、ドープドアモルファスシリコン層６１がエッチバックされる。これにより、Ｕ字状メモリホール５１外に形成されたドープドアモルファスシリコン層６１が除去され、Ｕ字状メモリホール５１内にドープドアモルファスシリコン層６１が残留する。より具体的には、ドープドアモルファスシリコン層６１は、Ｕ字状メモリホール５１内におけるコア層５６、アモルファスシリコン層３２、およびトンネル絶縁層５５上に形成される。
【０１４７】
次に、例えばＰＶＤ法により、全面を覆うように、金属層６２が形成される。金属層６２は、ドープドアモルファスシリコン層６１上に接して形成される。
【０１４８】
次に、図２３に示すように、金属層６２、ドープドアモルファスシリコン層６１、およびアモルファスシリコン層３２に対して３５０℃以上６００℃以下のシリサイドアニール、例えば、ＲＴＡが行われる。これにより、ドープドアモルファスシリコン層６１がシリサイド化され、ドープドシリサイド層７１が形成される。また、アモルファスシリコン層３２の上端部の一部がシリサイド化され、ノンドープドシリサイド層７２が形成される。
【０１４９】
次に、図２４に示すように、例えば硫酸加水液（硫酸と過酸化水素水の混合液）を用いたウェットエッチングにより、シリサイド反応に寄与しなかった余剰な金属層６２が除去される。
【０１５０】
その後、ノンドープドシリサイド層７２およびアモルファスシリコン層３２に対して５００℃以上、かつ、アモルファスシリコン層３２が結晶化しない温度、例えば７５０℃以下の温度でアニールが行われる。これにより、ノンドープドシリサイド層７２を触媒としてアモルファスシリコン層３２のＭＩＬＣ結晶化が起こる。より具体的には、ノンドープドシリサイド層７２がアモルファスシリコン層３２内にマイグレーションしていく。その結果、ノンドープドシリサイド層７２が通過したアモルファスシリコン層３２が単結晶化し、単結晶シリコン層７３（MILC Si）が形成される。また、単結晶シリコン層７３の結晶方位は、ノンドープドシリサイド層７２の結晶方位と同じまたはほぼ同じになる。
【０１５１】
次に、図３に示すように、例えばＲＩＥにより、Ｕ字状メモリホール５１外に形成されたトンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３が除去される。その後、Ｕ字状メモリホール５１を埋め込むように、導電層で構成されるコンタクト７４が形成される。コンタクト７４は、ドープドシリサイド層７１に接して形成される。さらに、コンタクト７４に電気的に接続される図示せぬソース線ＳＬおよびビット線ＢＬが形成される。
【０１５２】
このようにして、本実施形態に係る第２製造方法による不揮発性半導体記憶装置が形成される。
【０１５３】
［効果］
上記本実施形態によれば、半導体ピラーＳＰにおいて、選択トランジスタＳＧの拡散層がドープドシリサイド層７１で構成され、ＮＡＮＤストリング４０のチャネル層が単結晶シリコン層７３で構成される。これにより、以下の効果を得ることができる。
【０１５４】
図２５は、比較例における半導体ピラーＳＰのバンドギャップと本実施形態における半導体ピラーＳＰのバンドギャップとを示す図である。より具体的には、図２５（ａ）は比較例における選択トランジスタＳＤＴｒ，ＳＳＴｒの拡散層とチャネルとの接合界面におけるバンドベンディングを示す図であり、図２５（ｂ）は本実施形態における選択トランジスタＳＤＴｒ，ＳＳＴｒの拡散層とチャネルとの接合界面におけるバンドベンディングを示す図である。
【０１５５】
図２５（ａ）に示すように、拡散層をＰが注入されたドープドシリコン層で構成し、チャネルをノンドープドシリコン層で構成した比較例では、ドープドシリコン／ノンドープドシリコンの接合界面での不純物濃度は、熱拡散の影響で連続的に緩やかに変化するためバンドベンディングが緩やかである。このため、消去時のソース・ドレイン電圧が緩やかな接合界面で緩和されるため、消去時の接合界面の電界が弱くてＧＩＤＬ電流が小さくなり、消去特性が不十分となる。
【０１５６】
これに対し、図２５（ｂ）に示すように、拡散層をシリサイド化されたドープドシリサイド層７１で構成し、チャネルを単結晶シリコン層７３で構成した本実施形態では、これらの接合界面のバンドベンディングを急峻にすることができる。すなわち、拡散層とチャネルとの接合をショットキー接合にすることができる。これにより、消去時に電圧を印加した場合、比較例よりも接合界面の電界が強まりＧＩＤＬ電流を増大することができる。その結果、消去特性の向上を図ることができる。
【０１５７】
また、本実施形態では、拡散層をＰが注入されたドープドシリサイド層７１で構成する。シリサイドにＰを注入することにより、仕事関数を増大することができる。これにより、拡散層とチャネルとの接合界面のバンドベンディングをより急峻にすることができる。すなわち、ＧＩＤＬ電流をさらに増大することができ、さらなる消去特性の向上を図ることができる。
【０１５８】
また、本実施形態では、ＮＡＮＤストリング４０におけるチャネルがＭＩＬＣプロセスによって単結晶化された単結晶シリコン層７３で構成される。これにより、チャネルが単結晶化されていないシリコン層で構成される場合と比較して、チャネルの電荷移動度を増大することができる。すなわち、チャネル電流を増大することができる。
【０１５９】
さらに、本実施形態では、バックゲートＢＧ内に設けられた連結ホール６０ｂ内にノンドープドシリサイド層７２が形成される。これにより、バックゲートトランジスタＢＧＴｒにおけるチャネルのオン抵抗を下げることができ、チャネル電流を増大することができる。
【０１６０】
［適用例］
次に、図２６を用いて、本実施形態に係る不揮発性半導体記憶装置の適用例について説明する。
【０１６１】
図２６は、本実施形態に係るＮＡＮＤストリング４０の適用例を示す断面図である。より具体的には、図２６は、本実施形態をいわゆるｐ（pipe型）−ＢｉＣＳではなく、直線型のＢｉＣＳに適用した例である。
【０１６２】
図２６に示すように、適用例におけるＮＡＮＤストリング４０は、半導体基板８０の上方に形成され、複数のコントロールゲートＣＧ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、メモリ膜（ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層５５）、および半導体ピラー（ドープドシリサイド層９０、単結晶シリコン層８９、およびノンドープドシリサイド層９１）を有する。
【０１６３】
ソース側選択ゲートＳＧＳは、半導体基板上に形成されたソース線ＳＬ上に絶縁層８１を介して形成される。ソース側選択ゲートＳＧＳは、例えば、不純物（例えば、Ｂ）が注入されたドープドシリコン層で構成される。ソース側選択ゲートＳＧＳ上には、絶縁層８２が形成される。
【０１６４】
複数のコントロールゲートＣＧは、絶縁層８２上に形成される。また、複数のコントロールゲートＣＧは、それぞれ間に電極間絶縁層８３を介して形成される。言い換えると、絶縁層８２上に、複数の電極間絶縁層８３および複数のコントロールゲートＣＧが交互に積層される。コントロールゲートＣＧは、例えば、不純物（例えば、Ｂ）が注入されたドープドシリコン層で構成される。
【０１６５】
ドレイン側選択ゲートＳＧＤは、複数のコントロールゲート上に絶縁層８４を介して形成される。ドレイン側選択ゲートＳＧＤは、例えば、不純物（例えば、Ｂ）が注入されたドープドシリコン層で構成される。ドレイン側選択ゲートＳＧＤ上には、絶縁層８５が形成される。
【０１６６】
絶縁層８５上には絶縁層９２が形成され、この絶縁層９２内にビット線ＢＬが形成される。
【０１６７】
コントロールゲートＣＧ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、絶縁層８１，８２，８４，８５、および電極間絶縁層８３内には、図示せぬメモリホールが設けられる。このメモリホールは、コントロールゲートＣＧ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、絶縁層８１，８２，８４，８５、および電極間絶縁層８３内において積層方向に延びるように形成される。
【０１６８】
メモリ膜は、ブロック絶縁層８６、電荷蓄積層８７、およびトンネル絶縁層８８で構成される。
【０１６９】
ブロック絶縁層８６は、メモリホールの内面上に形成される。すなわち、ブロック絶縁層８６は、メモリホール内におけるコントロールゲートＣＧ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、絶縁層８１，８２，８４，８５、および電極間絶縁層８３上に形成される。電荷蓄積層８７は、メモリホール内におけるブロック絶縁層８６上に形成される。トンネル絶縁層８８は、メモリホール内における電荷蓄積層８７上に形成される。
【０１７０】
半導体ピラーは、メモリホール内におけるトンネル絶縁層８８上に形成される。半導体ピラーは、ＮＡＮＤストリング４０のチャネルとして機能する。適用例における半導体ピラーについての詳細は、後述する。
【０１７１】
メモリホール内における半導体ピラー上には、コア層９３が形成される。コア層９３は例えば酸化シリコンからなる絶縁層で構成され、これにより、メモリホール内が埋め込まれる。なお、コア層９３を空洞として、メモリホール内を埋め込まなくてもよい。
【０１７２】
半導体ピラーと、その周囲に形成されたメモリ膜および各種ゲートによって、各種トランジスタが構成される。そして、半導体ピラーをチャネルとして、これに沿ってＮＡＮＤストリング４０が構成される。
【０１７３】
より具体的には、コントロールゲートＣＧ、半導体ピラー、およびこれらの間に形成されたメモリ膜でメモリセルトランジスタが構成される。また、選択ゲート（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜で選択トランジスタ（ドレイン側選択トランジスタおよびソース側選択トランジスタ）が構成される。
【０１７４】
適用例における半導体ピラーは、ドープドシリサイド層９０、ノンドープドシリサイド層９１、および単結晶シリコン層８９を有する。
【０１７５】
ドープドシリサイド層９０は、絶縁層８５内に設けられたメモリホール内におけるトンネル絶縁層８８上に形成される。ドープドシリサイド層９０は、例えば、Ｐが注入されたＮｉダイシリサイド（ＮｉＳｉ２）で構成される。ドープドシリサイド層９０は、ドレイン側選択トランジスタの拡散層として機能する。また、ドープドシリサイド層９０におけるＰの濃度は、例えば１．０×１０２０［ａｔｏｍｓ／ｃｃ］以上である。
【０１７６】
単結晶シリコン層８９は、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、コントロールゲートＣＧ、絶縁層８２，８４、および電極間絶縁層８３内に設けられたメモリホール内におけるトンネル絶縁層８８上に形成される。単結晶シリコン層８９の端面は、ドープドシリサイド層９０の端面に接して形成される。単結晶シリコン層８９は、ＮＡＮＤストリング４０（ドレイン側選択トランジスタ、ソース側選択トランジスタ、およびメモリセルトランジスタ）のチャネルとして機能する。
【０１７７】
ドープドシリサイド層９０と単結晶シリコン層８９との接合界面は、ドレイン側選択ゲートＳＧＤの上面よりも高いことが望ましい。これは、ドープドシリサイド層９０と単結晶シリコン層８９との接合界面がドレイン側選択ゲートＳＧＤの上面より低くなる、すなわち、ゲートコントローラブルな領域にドープドシリサイド層がオーバーラップするとオフリークの上昇などトランジスタ特性が劣化する懸念があるためである。しかし、これに限らず、ドープドシリサイド層９０と単結晶シリコン層８９との接合界面は、ドレイン側選択トランジスタがＮＡＮＤストリングの選択トランジスタとして機能する範囲に位置すればよい。
【０１７８】
単結晶シリコン層８９は、後述するノンドープドシリサイド層９１を触媒としたＭＩＬＣプロセスによってアモルファスシリコンが単結晶化したものである。このため、単結晶シリコン層８９の結晶方位は、ノンドープドシリサイド層９１の結晶方位と同じまたはほぼ同じである。
【０１７９】
ノンドープドシリサイド層９１は、絶縁層８１内に設けられたメモリホール内におけるトンネル絶縁層８８上に形成される。ノンドープドシリサイド層９１の端面は、単結晶シリコン層８９の端面に接して形成される。このノンドープドシリサイド層９１と単結晶シリコン層８９との接合界面は、ソース側選択ゲートＳＧＳの下面よりも低いことが望ましい。これは、ノンドープドシリサイド層９１と単結晶シリコン層８９との接合界面がソース側選択ゲートＳＧＳの下面より高くなる、すなわち、ゲートコントローラブルな領域にノンドープドシリサイド層がオーバーラップするとオフリークの上昇などトランジスタ特性が劣化する懸念があるためである。しかし、これに限らず、ノンドープドシリサイド層９１と単結晶シリコン層８９との接合界面は、ソース側選択トランジスタがＮＡＮＤストリングの選択トランジスタとして機能する範囲に位置すればよい。
【０１８０】
また、ノンドープドシリサイド層９１は、ドープドシリサイド層９０と同じ金属元素を含むシリサイド層であり、例えば不純物が注入されないＮｉダイシリサイドで構成される。ノンドープドシリサイド層９１は、ＭＩＬＣプロセスにおける触媒であり、ＭＩＬＣによってメモリホールの上部から下部までマイグレーションしたものである。
【０１８１】
なお、ドープドシリサイド層７１、ノンドープドシリサイド層７２、および単結晶シリコン層７３はそれぞれ、Ｇｅを含んでもよい。また、ノンドープドシリサイド層７２は、不純物が注入されないシリサイド層であるが、これに限らず、ＭＩＬＣ結晶化が起こる程度であれば、不純物（例えば、Ｐ）を含んでもよい。
【０１８２】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８３】
３０…半導体基板、３２…アモルファスシリコン層、４５，５９…絶縁層、４９…貫通ホール、５３…ブロック絶縁層、５４…電荷蓄積層、５５…トンネル絶縁層、６０ｂ…連結ホール、６１…ドープドアモルファスシリコン層、７１…ドープドシリサイド層、７２…ノンドープドシリサイド層、７３…シリコン層、ＳＰ…半導体ピラー、ＢＧ…バックゲート、ＣＧ…コントロールゲート、ＳＧ…選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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