(57)【要約】【課題】複数のＣＰＵのうち、一部のＣＰＵのみを動作させることができる電子機器、画像処理装置及び信号送信方法を提供する。【解決手段】直列に接続されるｎ個（ｎは１以上の整数）のプロセッサと、ｎ段目のプロセッサに接続され、タイマの満了時に、ｎ個のプロセッサのうち、１以上のプロセッサにリセット信号を送信するウォッチドッグタイマ回路と、を備え、ｎ個のプロセッサのうち、１段目のプロセッサは、タイマのクリア信号を送信し、ｎ個のプロセッサのうち、２段目以降のプロセッサは、前段のプロセッサからクリア信号を受信したときに、後段のプロセッサにクリア信号を送信し、ｎ個のプロセッサのうち、所定のプロセッサは、クリア信号の送信先を、後段のプロセッサ、又は後段のプロセッサ以外の任意のプロセッサに切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に接続されるｎ個（ｎは１以上の整数）のプロセッサと、
ｎ段目の前記プロセッサに接続され、タイマの満了時に、ｎ個の前記プロセッサのうち、１以上の前記プロセッサにリセット信号を送信するウォッチドッグタイマ回路と、
を備え、
ｎ個の前記プロセッサのうち、１段目の前記プロセッサは、
前記タイマのクリア信号を送信し、
ｎ個の前記プロセッサのうち、２段目以降の前記プロセッサは、
前段の前記プロセッサから前記クリア信号を受信したときに、後段の前記プロセッサに前記クリア信号を送信し、
ｎ個の前記プロセッサのうち、所定の前記プロセッサは、
前記クリア信号の送信先を、後段の前記プロセッサ、又は後段の前記プロセッサ以外の任意の前記プロセッサに切り替える
電子機器。
【請求項２】
前記所定のプロセッサは、
前記プロセッサが起動したことを示す起動検出信号を、他の前記プロセッサから受信し、
前記起動検出信号の有無に応じて、前記クリア信号の送信先を切り替える
請求項１に記載の電子機器。
【請求項３】
前記所定のプロセッサに実行させるための第１プログラムを記憶する第１記憶部を更に備え、
前記所定のプロセッサは、
前記所定のプロセッサが、前記第１プログラムを書き換えるために起動されている場合は、前記クリア信号の送信先を前記ｎ段目のプロセッサに切り替える
請求項１又は２に記載の電子機器。
【請求項４】
前記所定のプロセッサは、前記１段目のプロセッサである
請求項１乃至３のいずれか１項に記載の電子機器。
【請求項５】
前記２段目以降のプロセッサに実行させるための第２プログラムを記憶する第２記憶部を更に備え、
前記第２記憶部と接続されたプロセッサは、
前記第２記憶部と接続されたプロセッサが、前記第２プログラムを書き換えるために起動されている場合は、前段の前記プロセッサから前記クリア信号を受信していなくても、定期的に、前記クリア信号を送信する
請求項１乃至４のいずれか１項に記載の電子機器。
【請求項６】
直列に接続されるｎ個（ｎは１以上の整数）のプロセッサと、
ｎ段目の前記プロセッサに接続され、タイマの満了時に、ｎ個の前記プロセッサのうち、１以上の前記プロセッサにリセット信号を送信するウォッチドッグタイマ回路と、
を備え、
ｎ個の前記プロセッサのうち、１段目の前記プロセッサは、
前記タイマのクリア信号を送信し、
ｎ個の前記プロセッサのうち、２段目以降の前記プロセッサは、
前段の前記プロセッサから前記クリア信号を受信したときに、後段の前記プロセッサに前記クリア信号を送信し、
ｎ個の前記プロセッサのうち、所定の前記プロセッサは、
前記クリア信号の送信先を、後段の前記プロセッサ、又は後段の前記プロセッサ以外の任意の前記プロセッサに切り替える
画像処理装置。
【請求項７】
直列に接続されるｎ個（ｎは１以上の整数）のプロセッサと、
ｎ段目の前記プロセッサに接続され、タイマの満了時に、ｎ個の前記プロセッサのうち、１以上の前記プロセッサにリセット信号を送信するウォッチドッグタイマ回路と、
を備える電子機器の信号送信方法であって、
ｎ個の前記プロセッサのうち、１段目の前記プロセッサが、前記タイマのクリア信号を送信するステップと、
ｎ個の前記プロセッサのうち、２段目以降の前記プロセッサが、前段の前記プロセッサから前記クリア信号を受信したときに、後段の前記プロセッサに前記クリア信号を送信するステップと、
ｎ個の前記プロセッサのうち、所定の前記プロセッサが、前記クリア信号の送信先を、後段の前記プロセッサ、又は後段の前記プロセッサ以外の任意の前記プロセッサに切り替えるステップと、
を含む信号送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器、画像処理装置及び信号送信方法に関する。
【背景技術】
【０００２】
複数のＣＰＵ（プロセッサ）を持つ電子機器では、それぞれのＣＰＵの動作を監視しようとするとウォッチドッグタイマＩＣがＣＰＵの数だけ必要となる。このような構成では、ウォッチドッグタイマＩＣが複数になり、回路が複雑になる。一般に、回路が複雑になるほど、電子機器のシステム全体としての信頼性は低下する。
【０００３】
複数のＣＰＵを直列に接続し、最終段にウォッチドッグタイマＩＣを接続することにより、複数のＣＰＵの動作を監視する発明が知られている（特許文献１）。特許文献１には、前段のＣＰＵから後段のＣＰＵに、順番にトリガ要求を出力することにより、最終段のウォッチドッグタイマＩＣのタイマをクリアする方法の発明が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、特定のＣＰＵに実行させるためのプログラムの書き換え等の理由により、一部のＣＰＵのみを動作させることができなかった。すなわち、全てのＣＰＵが正常に動作しなければ、システム全体が動作しないという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、複数のＣＰＵのうち、一部のＣＰＵのみを動作させることができる電子機器、画像処理装置及び信号送信方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明の電子機器は、直列に接続されるｎ個（ｎは１以上の整数）のプロセッサと、ｎ段目の前記プロセッサに接続され、タイマの満了時に、ｎ個の前記プロセッサのうち、１以上の前記プロセッサにリセット信号を送信するウォッチドッグタイマ回路と、を備え、ｎ個の前記プロセッサのうち、１段目の前記プロセッサは、前記タイマのクリア信号を送信し、ｎ個の前記プロセッサのうち、２段目以降の前記プロセッサは、前段の前記プロセッサから前記クリア信号を受信したときに、後段の前記プロセッサに前記クリア信号を送信し、ｎ個の前記プロセッサのうち、所定の前記プロセッサは、前記クリア信号の送信先を、後段の前記プロセッサ、又は後段の前記プロセッサ以外の任意の前記プロセッサに切り替える。
【発明の効果】
【０００７】
本発明によれば、複数のＣＰＵのうち、一部のＣＰＵのみを動作させることができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態の電子機器の制御部１００の構成の一例を示す図である。
【図２】図２は、第１実施形態の電子機器の一例（画像処理装置の場合）を示す図である。
【図３】図３は、第１実施形態のＣＰＵ１の信号送信方法を説明するためのフローチャートである。
【図４】図４は、第２実施形態の電子機器の制御部１００の構成の一例を示す図である。
【図５】図５は、第２実施形態のＣＰＵ１の信号送信方法を説明するためのフローチャートである。
【図６】図６は、第３実施形態の電子機器の制御部１００の構成の一例を示す図である。
【図７】図７は、第３実施形態のＣＰＵ４の信号送信方法を説明するためのフローチャートである。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、電子機器、画像処理装置及び信号送信方法の実施形態を詳細に説明する。
【００１０】
（第１実施形態）
図１は、第１実施形態の電子機器の制御部１００の構成の一例を示す図である。本実施形態の電子機器の制御部１００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１、ＣＰＵ２、ＣＰＵ３、ＣＰＵ４、ウォッチドッグタイマＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）５、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）６及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）７を備える。なお、本実施形態の電子機器では、ＣＰＵの数を４つとしているが、ＣＰＵの数は任意でよい。
【００１１】
ＣＰＵ１は、ＣＰＵ２及びＣＰＵ４と信号線（ＷＤＣＬＫ＿ＣＰＵ１）を介して接続されている。なお、図１では、ＷＤＣＬＫ＿ＣＰＵ１は、個別の信号線として、それぞれＣＰＵ２及びＣＰＵ４と接続されている。しかしながら、ＷＤＣＬＫ＿ＣＰＵ１は、ＣＰＵ１のＣＰＵバスを使用して実現してもよい。すなわち、ＣＰＵ１は、ＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔ）信号等により、ＣＰＵバスのアクセス先を切り替えることにより、ＣＰＵ２又はＣＰＵ４に信号を送信してもよい。また、ＣＰＵ１は、ＲＯＭ６及びＲＡＭ７と接続されている。ＣＰＵ２は、ＣＰＵ３と信号線（ＷＤＣＬＫ＿ＣＰＵ２）を介して接続されている。ＣＰＵ３は、ＣＰＵ４と信号線（ＷＤＣＬＫ＿ＣＰＵ３）を介して接続されている。ＣＰＵ４は、ウォッチドッグタイマＩＣ５と信号線（ＷＤＣＬＫ＿ＣＰＵ４）を介して接続されている。ウォッチドッグタイマＩＣ５は、信号線（ＲＥＳＥＴ）を介して、ＣＰＵ１〜４と接続されている。
【００１２】
ＣＰＵ１〜４は、電子機器の動作を用途毎に制御するためのプロセッサである。ここで、複数のＣＰＵを使用して、電子機器の動作を制御する場合について説明する。図２は、第１実施形態の電子機器の一例（画像処理装置の場合）を示す図である。画像処理装置は、複写機本体１１、自動原稿送り装置（ＡＤＦ（Ａｕｔｏ  Ｄｏｃｕｍｅｎｔ  Ｆｅｅｄｅｒ  ））１２、フィニッシャ１３、両面反転ユニット１４、拡張給紙トレイ１５、大容量給紙トレイＬＣＴ（Ｌａｒｇｅ  Ｃａｐａｃｉｔｙ  Ｔｒａｙ）１６、１ビン排紙トレイ１７及びインサートフィーダ１８を備える。複写機本体１１は、図示されていないスキャナ部、書き込み部、感光体、現像部、給紙部及び転写部等を備える。フィニッシャ１３は、図示されていないステープラ及びシフトトレイを備える。
【００１３】
図２のような画像処理装置の動作を制御する場合に、一般に、複数のＣＰＵが使用される。例えば、ＣＰＵ１を作像系の動作を制御するメインＣＰＵとし、ＣＰＵ２〜４をモーター、ファン及びソレノイド等の各負荷を制御するサブＣＰＵとする。
【００１４】
図１に戻り、ＲＯＭ６及びＲＡＭ７は、ＣＰＵ１に実行させるためのプログラムを記憶する記憶部である。ＲＯＭ６は、電子機器の電源ＯＦＦ時でも、当該プログラムを記憶することができる書き換え可能なフラッシュＲＯＭ等である。ＲＡＭ７は、電子機器の電源ＯＮ時に、ＣＰＵ１によりプログラムが書き込まれることにより使用される。
【００１５】
ウォッチドッグタイマＩＣ５は、ＣＰＵ１〜４の状態を監視する。ウォッチドッグタイマＩＣ５が、所定の期間の間に、ＣＰＵ４からクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を受信しなかった場合には、ウォッチドッグタイマＩＣ５内のタイマ（カウンタ）が満了する。ウォッチドッグタイマＩＣ５は、当該タイマの満了を契機にして、ＣＰＵ１〜４をリセットするための信号（ＲＥＳＥＴ）をＣＰＵ１〜４に送信する。これにより、ウォッチドッグタイマＩＣ５は、ＣＰＵ１〜４に意図しない無限ループ等の異常が発生しているか否かを監視し、異常が発生している場合、ＣＰＵ１〜４をリセットすることで、電子機器を正常な動作状態に戻す。
【００１６】
ここで、本実施形態の電子機器の制御部１００が、クリア信号を送信する方法について説明する。ＣＰＵ１〜４は、図１に示されるように直列に接続されている。１段目のＣＰＵ１は、後段のＣＰＵ２、又は最終段のＣＰＵ４にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する。
【００１７】
図３は、第１実施形態のＣＰＵ１の信号送信方法を説明するためのフローチャートである。ＣＰＵ１は、電子機器が通常の動作モードで起動されているか否かを判定する（ステップＳ１）。ＣＰＵ１は、電子機器が通常の動作モードで起動されている場合（ステップＳ１、Ｙｅｓ）は、後段のＣＰＵ２のＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）／ｉｎにクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する（ステップＳ２）。
【００１８】
ここで、ステップＳ２の場合の電子機器の動作について説明する。ＣＰＵ２は、ＧＰＩＯ／ｉｎを介して前段のＣＰＵ１からクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を受信したときに、ＧＰＩＯ／ｏｕｔを介して後段のＣＰＵ３にクリア信号（ＷＤＣＬＫ＿ＣＰＵ２）を送信する。ＣＰＵ３は、ＧＰＩＯ／ｉｎを介して前段のＣＰＵ２からクリア信号（ＷＤＣＬＫ＿ＣＰＵ２）を受信したときに、ＧＰＩＯ／ｏｕｔを介して後段のＣＰＵ４にクリア信号（ＷＤＣＬＫ＿ＣＰＵ３）を送信する。ＣＰＵ４は、ＧＰＩＯ／ｉｎを介して前段のＣＰＵ３からクリア信号（ＷＤＣＬＫ＿ＣＰＵ３）を受信したときに、ＧＰＩＯ／ｏｕｔを介してウォッチドッグタイマＩＣ５にクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を送信する。
【００１９】
すなわち、電子機器が通常の動作モードで起動されている場合には、ＣＰＵ１〜４のうち、いずれか１つのＣＰＵに異常があると、ウォッチドッグタイマＩＣ５にクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）が送信されない。したがって、ウォッチドッグタイマＩＣ５は、ＣＰＵ１〜４のうち、１以上のＣＰＵに異常がある場合、ＣＰＵ１〜４をリセットするための信号（ＲＥＳＥＴ）をＣＰＵ１〜４に送信する。
【００２０】
ＣＰＵ１は、電子機器が通常の動作モードで起動されていない場合（ステップＳ１、Ｎｏ）は、ＣＰＵ４にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する（ステップＳ３）。まず、電子機器が通常の動作モードで起動されていない場合について説明する。本実施形態の電子機器は、電子機器の起動毎にＣＰＵ１〜４にプログラムを書込み、当該プログラムによりＣＰＵ１〜４を動作させる。なお、ＣＰＵ２〜４の記憶部は図１に図示されていないが、ＣＰＵ２〜４の内部にプログラムを記憶するための記憶部を備えているものとする。
【００２１】
ＣＰＵ１〜４が実行するプログラムのうち、一部のプログラムだけ書き換える場合がある。例えば、ＣＰＵ１に接続されたＲＯＭ６又はＲＡＭ７のプログラムを書き換え中に、電子機器の電源断等が発生すると、ＲＯＭ６又はＲＡＭ７のプログラムが破損する。このような場合、ＣＰＵ１のプログラムのみを書き換えるために電子機器を起動することがある。すなわち、ＣＰＵ２〜４にはプログラムを書き込まずに、電子機器を起動することがある。このような場合、ＣＰＵ２及び３は、クリア信号を送信できない状態でもよい。また、ＣＰＵ４は、通常の動作状態でなくても、ウォッチドッグタイマＩＣ５にクリア信号が送信できる状態であればよい。ＣＰＵ１は、電子機器が通常の動作モードで起動されていない場合には、最終段のＣＰＵ４にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信（ＣＰＵ４のＧＰＩＯ／ｉｎのレジスタを直接操作）することにより、ＣＰＵ４を介して、ウォッチドッグタイマＩＣ５にクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を送信する。
【００２２】
ステップＳ１及びステップＳ３により、本実施形態の電子機器は、直列に接続されたＣＰＵ１〜４のうち、正常に起動していないＣＰＵがある場合であっても、ウォッチドッグタイマＩＣ５にクリア信号を送信することができるので、電子機器の動作を継続することができる。
【００２３】
（第２実施形態）
次に、第２実施形態の電子機器について説明する。本実施形態の電子機器は、ウォッチドッグタイマＩＣ５が、ＣＰＵ１をリセットしない構成になっている点、及びＣＰＵ１がＣＰＵ２〜４から起動検出信号を受信する構成となっている点が異なる。起動検出信号は、ＣＰＵ２（３、４）が起動したことを、ＣＰＵ１が検出するための信号である。本実施形態の電子機器の説明では、第１実施形態の電子機器と同じであって、本実施形態の電子機器の説明として特に明示する必要のない説明は省略する。
【００２４】
図４は、第２実施形態の電子機器の制御部１００の構成の一例を示す図である。本実施形態の電子機器の制御部１００は、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３、ＣＰＵ４、ウォッチドッグタイマＩＣ５、ＲＯＭ６及びＲＡＭ７を備える。
【００２５】
ＣＰＵ１は、ＣＰＵ２〜４と信号線（ＷＤＣＬＫ＿ＣＰＵ１）を介して接続されている。なお、図４では、ＷＤＣＬＫ＿ＣＰＵ１は、個別の信号線として、それぞれＣＰＵ２〜４と接続されている。しかしながら、ＷＤＣＬＫ＿ＣＰＵ１は、ＣＰＵ１のＣＰＵバスを使用して実現してもよい。すなわち、ＣＰＵ１は、ＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔ）信号等により、ＣＰＵバスのアクセス先を切り替えることにより、ＣＰＵ２、ＣＰＵ３又はＣＰＵ４に信号を送信してもよい。また、ＣＰＵ１は、ＲＯＭ６及びＲＡＭ７と接続されている。また、ＣＰＵ１は、ＣＰＵ２〜４と信号線（起動検出信号）を介して接続されている。ＣＰＵ２は、ＣＰＵ３と信号線（ＷＤＣＬＫ＿ＣＰＵ２）を介して接続されている。ＣＰＵ３は、ＣＰＵ４と信号線（ＷＤＣＬＫ＿ＣＰＵ３）を介して接続されている。ＣＰＵ４は、ウォッチドッグタイマＩＣ５と信号線（ＷＤＣＬＫ＿ＣＰＵ４）を介して接続されている。ウォッチドッグタイマＩＣ５は、信号線（ＲＥＳＥＴ）を介して、ＣＰＵ２〜４と接続されている。
【００２６】
ＣＰＵ１〜４は、電子機器の動作を用途毎に制御するためのプロセッサである。ＣＰＵ１〜４の説明は、第１実施形態と同じであるため省略する。ＲＯＭ６及びＲＡＭ７は、ＣＰＵ１に実行させるためのプログラムを記憶する記憶部である。ウォッチドッグタイマＩＣ５は、ＣＰＵ１〜４の状態を監視する。ウォッチドッグタイマＩＣ５が、所定の期間の間に、ＣＰＵ４からクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を受信しなかった場合には、ウォッチドッグタイマＩＣ５内のタイマ（カウンタ）が満了する。ウォッチドッグタイマＩＣ５は、当該タイマの満了を契機にして、ＣＰＵ２〜４をリセットするための信号（ＲＥＳＥＴ）をＣＰＵ２〜４に送信する。これにより、ウォッチドッグタイマＩＣ５は、ＣＰＵ２〜４に意図しない無限ループ等の異常が発生しているか否かを監視し、異常が発生している場合、ＣＰＵ２〜４をリセットすることで、電子機器を正常な動作状態に戻す。
【００２７】
ここで、本実施形態の電子機器の制御部１００が、クリア信号を送信する方法について説明する。ＣＰＵ１〜４は、図４に示されるように直列に接続されている。１段目のＣＰＵ１は、ＣＰＵ２、ＣＰＵ３又はＣＰＵ４にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する。
【００２８】
図５は、第２実施形態のＣＰＵ１の信号送信方法を説明するためのフローチャートである。ＣＰＵ１は、起動開始から一定時間経過したか否かを判定する（ステップＳ１１）。ＣＰＵ１は、一定時間経過していない場合（ステップＳ１１、Ｎｏ）は、一定時間経過するまで待つ（ステップＳ１１に戻る）。一定時間経過した場合（ステップＳ１１、Ｙｅｓ）は、ステップＳ１２に進む。
【００２９】
ＣＰＵ１は、ＣＰＵ３から起動検出信号を受信したか否かを判定する（ステップＳ１２）。ＣＰＵ３から起動検出信号を受信していない場合（ステップＳ１２、Ｎｏ）は、ＣＰＵ１は、ＣＰＵ４にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する（ステップＳ１４）。ＣＰＵ３から起動検出信号を受信した場合（ステップＳ１２、Ｙｅｓ）は、ステップＳ１３に進む。
【００３０】
ＣＰＵ１は、ＣＰＵ２から起動検出信号を受信したか否かを判定する（ステップＳ１３）。ＣＰＵ２から起動検出信号を受信していない場合（ステップＳ１３、Ｎｏ）は、ＣＰＵ１は、ＣＰＵ３にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する（ステップＳ１５）。ＣＰＵ２から起動検出信号を受信した場合（ステップＳ１３、Ｙｅｓ）は、ＣＰＵ１は、ＣＰＵ２にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する（ステップＳ１６）。
【００３１】
クリア信号を受信したときのＣＰＵ２〜４の動作は、第１実施形態の電子機器と同じであるため説明を省略する。
【００３２】
本実施形態の電子機器によれば、起動検出信号の有無に応じて、制御部１００のクリア信号の送信経路を変更することができる。これにより、ＣＰＵ２及び３が起動していなくても、ウォッチドッグタイマＩＣ５が、ＣＰＵ２〜４をリセットすることがない。なお、ＣＰＵ４については、少なくともＣＰＵ１からクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を受信したときに、ウォッチドッグタイマＩＣ５にクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を送信できる動作状態にしておく必要がある。
【００３３】
本実施形態の電子機器によれば、ＲＯＭ６又はＲＡＭ７のプログラムの破損等により、当該プログラムの書き換えのために電子機器を立ち上げる場合にも、図４の構成であれば、ウォッチドッグタイマＩＣ５によりＣＰＵ１がリセットされない。そのため、ＣＰＵ１は、ＲＯＭ６又はＲＡＭ７のプログラムを安全に書き換えることができる。また、本実施形態の電子機器によれば、ＣＰＵ２（３）の故障等により、ＣＰＵ２（３）から、ＣＰＵ１に起動検出信号が来ない場合にも電子機器を動作させることができる。また、ウォッチドッグタイマＩＣ５がＣＰＵ２〜４をリセットすると、電子機器のシステムが、システムが異常であると判断するような場合にも、ＣＰＵ１は、ＲＯＭ６又はＲＡＭ７のプログラムを安全に書き換えることができる。
【００３４】
なお、ＣＰＵ１は、起動検出信号の代わりとして、ＣＰＵ２〜４のレジスタにアクセスし、そのレジスタが書き換わらない場合にはＣＰＵ２〜４が正常に動作していないものとして判断してもよい。
【００３５】
また、本実施形態の電子機器のウォッチドッグタイマＩＣ５は、信号線（ＲＥＳＥＴ）を介して、ＣＰＵ２〜４と接続されている。しかしながら、ウォッチドッグタイマＩＣ５を、信号線（ＲＥＳＥＴ）を介して、１以上の任意のＣＰＵと接続してもよい。
【００３６】
（第３実施形態）
次に、第３実施形態の電子機器について説明する。本実施形態の電子機器は、ウォッチドッグタイマＩＣ５が、ＣＰＵ１をリセットしない構成になっている点、ＣＰＵ１が信号線（ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ））を介してＣＰＵ４と接続されている点、及びＣＰＵ４がＲＯＭ８及びＲＡＭ９と接続されている点が異なる。本実施形態の電子機器の説明では、第１実施形態の電子機器と同じであって、本実施形態の電子機器の説明として特に明示する必要のない説明は省略する。
【００３７】
図６は、第３実施形態の電子機器の制御部１００の構成の一例を示す図である。本実施形態の電子機器の制御部１００は、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３、ＣＰＵ４、ウォッチドッグタイマＩＣ５、ＲＯＭ６、ＲＡＭ７、ＲＯＭ８及びＲＡＭ９を備える。
【００３８】
ＣＰＵ１は、ＣＰＵ２及びＣＰＵ４と信号線（ＷＤＣＬＫ＿ＣＰＵ１）を介して接続されている。なお、図６では、ＷＤＣＬＫ＿ＣＰＵ１は、個別の信号線として、それぞれＣＰＵ２及びＣＰＵ４と接続されている。しかしながら、ＷＤＣＬＫ＿ＣＰＵ１は、ＣＰＵ１のＣＰＵバスを使用して実現してもよい。すなわち、ＣＰＵ１は、ＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔ）信号等により、ＣＰＵバスのアクセス先を切り替えることにより、ＣＰＵ２又はＣＰＵ４に信号を送信してもよい。また、ＣＰＵ１は、ＲＯＭ６及びＲＡＭ７と接続されている。また、ＣＰＵ１は、信号線（ＵＡＲＴ）を介して、ＣＰＵ４と接続されている。ＣＰＵ２は、ＣＰＵ３と信号線（ＷＤＣＬＫ＿ＣＰＵ２）を介して接続されている。ＣＰＵ３は、ＣＰＵ４と信号線（ＷＤＣＬＫ＿ＣＰＵ３）を介して接続されている。ＣＰＵ４は、ウォッチドッグタイマＩＣ５と信号線（ＷＤＣＬＫ＿ＣＰＵ４）を介して接続されている。また、ＣＰＵ４は、ＲＯＭ８及びＲＡＭ９と接続されている。ウォッチドッグタイマＩＣ５は、信号線（ＲＥＳＥＴ）を介して、ＣＰＵ２〜４と接続されている。
【００３９】
ＣＰＵ１〜４は、電子機器の動作を用途毎に制御するためのプロセッサである。ＣＰＵ１〜４の説明は、第１実施形態と同じであるため省略する。ＲＯＭ６及びＲＡＭ７は、ＣＰＵ１に実行させるためのプログラムを記憶する記憶部である。ウォッチドッグタイマＩＣ５は、ＣＰＵ１〜４の状態を監視する。ウォッチドッグタイマＩＣ５が、所定の期間の間に、ＣＰＵ４からクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を受信しなかった場合には、ウォッチドッグタイマＩＣ５内のタイマ（カウンタ）が満了する。ウォッチドッグタイマＩＣ５は、当該タイマの満了を契機にして、ＣＰＵ２〜４をリセットするための信号（ＲＥＳＥＴ）をＣＰＵ２〜４に送信する。これにより、ウォッチドッグタイマＩＣ５は、ＣＰＵ２〜４に意図しない無限ループ等の異常が発生しているか否かを監視し、異常が発生している場合、ＣＰＵ２〜４をリセットすることで、電子機器を正常な動作状態に戻す。ＲＯＭ８及びＲＡＭ９は、ＣＰＵ４に実行させるためのプログラムを記憶する記憶部である。ＲＯＭ８及びＲＡＭ９のプログラムの書き換えは、ＣＰＵ１から信号線（ＵＡＲＴ）等を介して行う。
【００４０】
ここで、本実施形態の電子機器の制御部１００が、クリア信号を送信する方法について説明する。ＣＰＵ１〜４は、図６に示されるように直列に接続されている。１段目のＣＰＵ１は、後段のＣＰＵ２、又は最終段のＣＰＵ４にクリア信号（ＷＤＣＬＫ＿ＣＰＵ１）を送信する。また、最終段のＣＰＵ４は、クリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を送信するタイミングを、電子機器の起動状態により変更する。
【００４１】
第１及び第２実施形態のＣＰＵ４は、図示されていないＣＰＵ４内部の記憶部にプログラムが書き込まれることにより、当該プログラムを使用した動作が可能である。一方、本実施形態のＣＰＵ４は、ＲＯＭ８及びＲＡＭ９に接続されているため、電源ＯＮ時から、ＲＯＭ８及びＲＡＭ９のプログラムを使用した動作が可能である。
【００４２】
図７は、第３実施形態のＣＰＵ４の信号送信方法を説明するためのフローチャートである。ＣＰＵ４は、電子機器が通常の動作モードで起動されているか否かを判定する（ステップＳ２１）。ＣＰＵ４は、通常の動作モードで起動されていない場合（ステップＳ２１、Ｎｏ）は、前段のＣＰＵ３からクリア信号を受信していなくても、ウォッチドッグタイマＩＣ５にクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）の送信を開始する（ステップＳ２３）。なお、ステップＳ２３でクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を定期的に送信する周期は、ウォッチドッグタイマＩＣ５のタイマを満了させないような周期であれば、任意の周期でよい。
【００４３】
通常の動作モードで起動されていない場合には、前段のＣＰＵ３が正常に起動できていることも想定されるが、ＣＰＵ４は、前段のＣＰＵ３からの入力は監視しない。電子機器が通常の動作モードで起動されていない例は、ＣＰＵ１が信号線（ＵＡＲＴ）を介してプログラムをＲＯＭ８又はＲＡＭ９に書き込むことに失敗し、ＲＯＭ８又はＲＡＭ９に記憶させるプログラムを書き換えるために電子機器を起動する場合等である。このとき、ＣＰＵ１は、信号線（ＵＡＲＴ）を介して、最低限の起動に必要なＲＯＭ８の情報（ブートローダ等）は書き換えずに、当該ＲＯＭ８の情報以外の情報を書き換える。
【００４４】
通常の動作モードで起動されている場合（ステップＳ２１、Ｙｅｓ）は、ステップＳ２２に進む。なお、この場合の処理は、第１実施形態の電子機器と同じである。
【００４５】
ＣＰＵ４は、ＧＰＩＯ／ｉｎのレジスタにＣＰＵ３からアクセスがあったか否かを判定する（ステップＳ２２）。ＣＰＵ３からアクセスがなかった場合（ステップＳ２２、Ｎｏ）は、ＣＰＵ４は、ＣＰＵ３からアクセスがあるまで待つ（ステップＳ２２に戻る）。ＣＰＵ３からアクセスがあった場合（ステップＳ２２、Ｙｅｓ）は、ＣＰＵ４は、ウォッチドッグタイマＩＣ５にクリア信号（ＷＤＣＬＫ＿ＣＰＵ４）を送信する（ステップＳ２４）。
【００４６】
本実施形態の電子機器によれば、ＣＰＵ４に実行するプログラムを書き換えるために、電子機器を起動した場合（ＣＰＵ２（３）が起動していない場合）等であっても、ウォッチドッグタイマＩＣ５によってＣＰＵ４がリセットされることがない。そのため、ＣＰＵ１が、信号線（ＵＡＲＴ）を介して、ＲＯＭ８又はＲＡＭ９のプログラムを安全に書き換えることができる。
【００４７】
なお、本実施形態の電子機器の説明では、最終段のＣＰＵ４に記憶部（ＲＯＭ８及びＲＡＭ９）を接続しているが、途中のＣＰＵ２及びＣＰＵ３に当該記憶部を接続してもよい。
【００４８】
第１〜３実施形態の電子機器によれば、ウォッチドッグタイマＩＣ５に送信するクリア信号の送信経路を変更することにより、複数のＣＰＵのうち、一部のＣＰＵのみを動作させることができる。
【００４９】
なお、第１〜３実施形態の電子機器の説明では、ＣＰＵ１がクリア信号の送信先を、後段のＣＰＵ２、又は後段のＣＰＵ２以外のＣＰＵに切り替える構成について説明した。しかしながら、クリア信号の送信先を切り替えるＣＰＵは、１段目のＣＰＵ１に限られず、１段目以外の所定のＣＰＵでもよい。
【符号の説明】
【００５０】
１  ＣＰＵ
２  ＣＰＵ
３  ＣＰＵ
４  ＣＰＵ
５  ウォッチドッグタイマＩＣ
６  ＲＯＭ
７  ＲＡＭ
８  ＲＯＭ
９  ＲＡＭ
１１  複写機本体
１２  自動原稿送り装置
１３  フィニッシャ
１４  両面反転ユニット
１５  拡張給紙トレイ
１６  大容量給紙トレイＬＣＴ
１７  １ビン排紙トレイ
１８  インサートフィーダ
１００  制御部
【先行技術文献】
【特許文献】
【００５１】
【特許文献１】特開平５−２０２８９号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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