(57)【要約】【課題】アンプの応答速度を早くすることを可能にした差動増幅回路を提供する。【解決手段】第１および第２の電源と、入力ノードおよび出力ノードと、第２の電源と接続され、入力ノードに制御端子が接続され、出力ノードに出力端子が接続される第１のトランジスタおよび第１の電源から第１のトランジスタの出力端子に電流を供給する第２のトランジスタとを含む差動対回路と、第１のトランジスタの出力端子または第２のトランジスタの制御端子と入力ノードとの間に設けられたキャパシタ素子と、を有する。【選択図】図２
2014182843.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の電源と、
入力ノードおよび出力ノードと、
前記第２の電源と接続され、前記入力ノードに制御端子が接続され、前記出力ノードに出力端子が接続される第１のトランジスタと、前記第１の電源から該第１のトランジスタの出力端子に電流を供給する第２のトランジスタとを含む差動対回路と、
前記第１のトランジスタの出力端子または前記第２のトランジスタの制御端子と前記入力ノードとの間に設けられたキャパシタ素子と、
を有することを特徴とする差動増幅回路。
【請求項２】
第１および第２の電源と、
第１および第２の入力ノードと、
前記第１および第２の電源間に第１の内部ノードを介して互いに直列に接続される第１のトランジスタと前記第１の入力ノードが制御端子に接続される第２のトランジスタとを備える第１の電流経路と、
前記第１および第２の電源間に第２の内部ノードを介して互いに直列に接続される第３のトランジスタと前記第２の入力ノードが制御端子に接続される第４のトランジスタとを備え、前記第２の内部ノードが前記第１および第３のトランジスタのそれぞれの制御端子に接続される第２の電流経路と、
前記第１の電流経路における前記第１の内部ノードの電位に対応して第１および第２のデータのいずれか一方が出力される出力ノードと、
前記第１の入力ノードと、前記第１および第２の内部ノードのいずれか一方との間に設けられたキャパシタ素子と、
を有することを特徴とする差動増幅回路。
【請求項３】
請求項２記載の差動増幅回路において、
前記キャパシタ素子が前記第１の入力ノードと前記第２の内部ノードとの間に設けられたことを特徴とする差動増幅回路。
【請求項４】
請求項２記載の差動増幅回路において、
前記キャパシタ素子は前記第１の入力ノードと前記第１の内部ノードとの間に設けられ、
前記キャパシタ素子は、２つの電極のうち、一方の電極が前記第１の入力ノードに接続される第１および第２のキャパシタ素子であり、
前記第１のキャパシタ素子の２つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第１の内部ノードに接続される第５のトランジスタと、
前記第２のキャパシタ素子の２つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第１の内部ノードに接続される第６のトランジスタと、をさらに有することを特徴とする差動増幅回路。
【請求項５】
第１および第２の電源と、
前記第１および第２の電源間に第１の内部ノードを介して互いに直列に接続される第１のトランジスタと第２のトランジスタとを備える第１の電流経路と、
前記第１および第２の電源間に第２の内部ノードを介して互いに直列に接続される第３のトランジスタと第４のトランジスタとを備える第２の電流経路と、
前記第３および第４のトランジスタのそれぞれの制御端子と前記第１の内部ノードを介して接続される入力ノードと、
前記第１および第２のトランジスタのそれぞれの制御端子と前記第２の内部ノードを介して接続される出力ノードと、
前記第１および第２の内部ノードの間に設けられたキャパシタ素子と、
を有することを特徴とする差動増幅回路。
【請求項６】
請求項５記載の差動増幅回路において、
前記キャパシタ素子は、２つの電極のうち、一方の電極が前記第１の内部ノードに接続される第１および第２のキャパシタ素子であり、
前記第１のキャパシタ素子の２つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第２の内部ノードに接続される第５のトランジスタと、
前記第２のキャパシタ素子の２つの電極のうち、他方の電極に制御端子が接続され、出力端子が前記第２の内部ノードに接続される第６のトランジスタと、をさらに有することを特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。
【背景技術】
【０００２】
差動増幅回路の一例として、カレントミラー型センスアンプが特許文献１に開示されている。関連する差動増幅回路の構成を簡単に説明する。図７は関連する差動増幅回路の一構成例を示す回路図である。
【０００３】
図７に示すように、差動増幅回路は、第１の電源（不図示）から電源電圧ＶＤＤが供給される第１の電源線と、第２の電源（不図示）から電源電圧ＶＳＳが供給される第２の電源線と、入力信号を増幅して出力する差動対回路と、差動対回路と第２の電源線との間に接続されたｎ−ｃｈトランジスタＴｎ３と、差動対回路から出力される信号を反転して出力するインバータＢＦ１とを有する。差動対回路は、一対のｎ−ｃｈトランジスタＴｎ１、Ｔｎ２、および一対のｐ−ｃｈトランジスタＴｐ１、Ｔｐ２を有する構成である。
【０００４】
第１の電源線とｎ−ｃｈトランジスタＴｎ３の間に内部ノードＮＡを介してｐ−ｃｈトランジスタＴｐ１とｎ−ｃｈトランジスタＴｎ１が直列に接続されている。また、第１の電源線とｎ−ｃｈトランジスタＴｎ３の間に内部ノードＮＢを介してｐ−ｃｈトランジスタＴｐ２とｎ−ｃｈトランジスタＴｎ２が直列に接続されている。
【０００５】
ｐ−ｃｈトランジスタＴｐ１とｎ−ｃｈトランジスタＴｎ１は出力端子となるドレイン電極同士で接続され、ｐ−ｃｈトランジスタＴｐ２とｎ−ｃｈトランジスタＴｎ２はドレイン電極同士で接続されている。ｎ−ｃｈトランジスタＴｎ１、Ｔｎ２のそれぞれはｐ−ｃｈトランジスタＴｐ１、Ｔｐ２のそれぞれを介して第１の電源線から電流が供給される。
【０００６】
ｎ−ｃｈトランジスタＴｎ１の制御端子に相当するゲート電極には第１の入力ノードが接続され、第１の入力ノードを介して入力信号Ｖｉｎが入力される。ｎ−ｃｈトランジスタＴｎ２のゲート電極には第２の入力ノードが接続され、第２の入力ノードを介して参照電圧ＶＲＥＦが入力される。ｐ−ｃｈトランジスタＴｐ１、Ｔｐ２のそれぞれのゲート電極が内部ノードＮＢと接続されている。
【０００７】
内部ノードＮＡは出力信号Ｖｏｕｔを出力する信号線と接続され、その信号線にはインバータＢＦ１が接続されている。ｎ−ｃｈトランジスタＴｎ３のゲート電極には、例えば、コマンドラッチイネーブル（ＣＬＥ）信号が入力される。ＣＬＥ活性化時の入力信号Ｖｉｎはコマンド信号となる。
【０００８】
図７に示す差動増幅回路において、Ｖｉｎ＞ＶＲＥＦのとき、インバータＢＦ１は出力信号Ｖｏｕｔとして電源電圧ＶＤＤの電位となるＨｉｇｈレベル信号を出力し、Ｖｉｎ＜ＶＲＥＦのとき、インバータＢＦ１は出力信号Ｖｏｕｔとして電源電圧ＶＳＳの電位となるＬｏｗレベル信号を出力する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−３８３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図７に示す差動増幅回路では、入力信号Ｖｉｎと参照電圧ＶＲＥＦとの差（Ｖｉｎ−ＶＲＥＦ）である入力信号変化量が低下すると、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの反応速度が大きく遅れてしまうという問題があった。
【課題を解決するための手段】
【００１１】
本発明の差動増幅回路は、
第１および第２の電源と、
入力ノードおよび出力ノードと、
前記第２の電源と接続され、前記入力ノードに制御端子が接続され、前記出力ノードに出力端子が接続される第１のトランジスタと、前記第１の電源から該第１のトランジスタの出力端子に電流を供給する第２のトランジスタとを含む差動対回路と、
前記第１のトランジスタの出力端子または前記第２のトランジスタの制御端子と前記入力ノードとの間に設けられたキャパシタ素子と、
を有する構成である。
【００１２】
本発明によれば、入力ノードの信号変化が容量カップリングにより第１のトランジスタの出力端子または第２のトランジスタの制御端子に伝達され、第１のトランジスタの出力端子の電位の変化を早めることが可能となる。
【発明の効果】
【００１３】
本発明によれば、アンプの応答速度を早くすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の差動増幅回路を含む半導体記憶装置の一構成例を示すブロック図である。
【図２】第１の実施形態の差動増幅回路の一構成例を示す回路図である。
【図３】第２の実施形態の差動増幅回路の一構成例を示す回路図である。
【図４】図３に示す補助駆動回路の一構成例を示す回路図である。
【図５】第３の実施形態の差動増幅回路の一構成例を示す回路図である。
【図６】図５に示した補助駆動回路の一構成例を示す回路図である。
【図７】関連する差動増幅回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
本実施形態の差動増幅回路を備えた半導体装置の一例を説明する。図１は本実施形態の差動増幅回路を有する半導体記憶装置の一構成例を示すブロック図である。
【００１６】
図１に示すように、半導体記憶装置１０は、制御信号入力回路３１と、入出力制御回路３２と、制御ロジック回路３３と、メモリセルアレイを含むバンク３４と、行デコーダ３５と、列デコーダ３６と、センサアンプ／ライトバッファ３７と、データレジスタ／ベリファイ判定回路３８と、データバッファ３９と、内部電源発生回路６０とを有する。
【００１７】
入出力制御回路３２にはアドレスレジスタ４１が接続され、アドレスレジスタ４１は行アドレスバッファ４２および列アドレスバッファ４３のそれぞれを介して行デコーダ３５および列デコーダ３６のそれぞれと接続されている。行アドレスバッファ４２にはアレイ制御回路４４が接続されている。
【００１８】
入出力制御回路３２と制御ロジック回路３３の間にはコマンドレジスタ５１およびステータスレジスタ５２が接続されている。コマンドレジスタ５１は入出力制御回路３２から受信するコマンドを制御ロジック回路３３に送信する。ステータスレジスタ５２は制御ロジック回路３３から受信するステータスを入出力制御回路３２に送信する。
【００１９】
内部電源発生回路６０は、外部から供給される電源電圧ＶＤＤ、ＶＳＳを各部に供給し、参照電圧ＶＲＥＦを制御信号入力回路３１および入出力制御回路３２に供給する。
【００２０】
ＩＯ端子を介してデータＩ／Ｏ０〜Ｉ／Ｏ７が入出力される。ＩＯ端子には、ＣＬＥ活性時にコマンド信号が入力され、アドレスラッチイネーブル（ＡＬＥ）活性時にアドレス信号が入力される。
【００２１】
制御信号入力回路３１には、外部から制御信号用端子を介して、チップイネーブル（ＣＥＢ）信号、ＣＬＥ信号、ＡＬＥ信号、ライトイネーブル（ＷＥＢ）信号、リードイネーブル（ＲＥＢ）信号およびライトプロテクト（ＷＰＢ）信号が入力される。制御信号入力回路３１は、ＣＬＥ信号およびＡＬＥ信号を入出力制御回路３２に供給する。
【００２２】
入出力制御回路３２は、制御信号入力回路３１から入力されるＣＬＥ信号が活性時に、外部からＩＯ端子を介して入力されるコマンド信号をコマンドレジスタ５１に出力する。また、入出力制御回路３２は、制御信号入力回路３１から入力されるＡＬＥ信号が活性時に、外部からＩＯ端子を介して入力されるアドレス信号をアドレスレジスタ４１に出力する。
【００２３】
アドレスレジスタ４１に入力されたアドレス信号のうち、カラムアドレス（Ｃａｄｄ）信号は列アドレスバッファ４３を介して列デコーダ３６に入力される。アドレスレジスタ４１に入力されたアドレス信号のうち、ロウアドレス信号は行アドレスバッファ４２を介して行デコーダ３５に入力される。行アドレスバッファ４２はメインワード線アドレス信号ＭＷＬＢ＿０：ｋを行デコーダ３５に出力する。
【００２４】
入出力制御回路３２は、外部からＩＯ端子を介して入力されるデータＩ／Ｏ０〜Ｉ／Ｏ７をデータバッファ３９に出力し、データバッファ３９から受け取るデータＩ／Ｏ０〜Ｉ／Ｏ７をＩＯ端子を介して外部に出力する。
【００２５】
制御ロジック回路３３は、次のアクセスの準備ができているか否かを通知するためのレディービジー（ＲＹ／ＢＹ）信号を制御信号用端子から外部に出力する。制御ロジック回路３３は、コマンドレジスタ５１から入力されるコマンド信号と、制御信号入力回路３１から入力される信号とに基づいて、内部コマンド信号ＩＮＴ＿ｃｏｍをアレイ制御回路４４に送信し、その応答信号をアレイ制御回路４４から受信する。
【００２６】
アレイ制御回路４４は、内部コマンド信号ＩＮＴ＿ｃｏｍを制御ロジック回路３３から受信すると、内部コマンド信号にしたがって処理を行い、処理を実行中か完了したかを示す応答信号を制御ロジック回路３３に返信する。アレイ制御回路４４は、受信した内部コマンド信号ＩＮＴ＿ｃｏｍにしたがって、ロウ側の制御コマンドであるロウコントロール信号Ｒｃｏｎｔを行デコーダ３５に出力し、カラム側の制御コマンドであるカラムコントロール信号Ｃｃｏｎｔを列デコーダ３６に出力する。ロウコントロール信号Ｒｃｏｎｔはワード線ＷＬの制御に関するコマンドであり、カラムコントロール信号Ｃｃｏｎｔはビット線ＢＬの制御に関するコマンドである。
【００２７】
図１に示す構成のうち、例えば、制御信号入力回路３１、入出力制御回路３２の入力側、およびセンスアンプ等に、本実施形態の差動増幅回路が設けられている。
以下に、本実施形態の差動増幅回路を詳しく説明する。
【００２８】
（第１の実施形態）
本実施形態はカレントミラー型差動増幅回路の場合である。本実施形態の差動増幅回路の構成を説明する。
【００２９】
図２は本実施形態の差動増幅回路の一構成例を示す回路図である。ここでは、図７に示した構成と同様な構成についての詳しい説明を省略する。
【００３０】
図２に示すように、本実施形態の差動増幅回路は、図７に示した回路において、ｎ−ｃｈトランジスタＴｎ１のゲート電極がキャパシタ素子Ｃ１を介して内部ノードＮＢと接続された構成である。
【００３１】
ここで、図２に示す差動増幅回路の適用例として、２つの差動増幅回路が入出力制御回路３２に設けられている場合について説明する。
【００３２】
２つの差動増幅回路のｎ−ｃｈトランジスタＴｎ１のゲート電極は共通のＩＯ端子に接続されているが、一方の差動増幅回路のｎ−ｃｈトランジスタＴｎ３のゲート電極に制御信号入力回路３１からＣＬＥ信号が入力され、他方の差動増幅回路のｎ−ｃｈトランジスタＴｎ３のゲート電極に制御信号入力回路３１からＡＬＥ信号が入力される構成である。
【００３３】
ＣＬＥ活性化時、一方の差動増幅回路のｎ−ｃｈトランジスタＴｎ３のゲート電極にＣＬＥ信号が入力され、ｎ−ｃｈトランジスタＴｎ１のゲート電極には入力信号Ｖｉｎとしてコマンド信号ＣＯＭが入力される。この場合、一方の差動増幅回路のインバータＢＦ１から出力信号Ｖｏｕｔとして、電位が電源電圧ＶＤＤのコマンド信号ＣＯＭがコマンドレジスタ５１に出力される。
【００３４】
ＡＬＥ活性化時、他方の差動増幅回路のｎ−ｃｈトランジスタＴｎ３のゲート電極にＡＬＥ信号が入力され、ｎ−ｃｈトランジスタＴｎ１のゲート電極には入力信号Ｖｉｎとしてアドレス信号ＡＤＤが入力される。この場合、他方の差動増幅回路のインバータＢＦ１から出力信号Ｖｏｕｔとして、電位が電源電圧ＶＤＤのアドレス信号ＡＤＤがアドレスレジスタ４１に出力される。
【００３５】
なお、図２において、ｎ−ｃｈトランジスタＴｎ１のゲート電極に入力される「ＣＯＭ（ＡＤＤ）」と、ｎ−ｃｈトランジスタＴｎ３のゲート電極に入力される「ＣＬＥ（ＡＬＥ）」は、ＣＬＥ活性化時にコマンド信号ＣＯＭがＶｉｎとして入力され、ＡＬＥ活性化時にアドレス信号ＡＤＤがＶｉｎとして入力されることを示す。
【００３６】
次に、本実施形態の差動増幅回路の動作を説明する。
【００３７】
入力信号ＶｉｎがＬｏｗ側から参照電圧ＶＲＥＦよりも高くなってＨｉｇｈレベルになると、キャパシタ素子Ｃ１のカップリングにより内部ノードＮＢの電位が上昇する。内部ノードＮＢの電位が高くなると、ｐ−ｃｈトランジスタＴｐ１の能力が一時的に弱まり内部ノードＮＡにおける電位のｆａｌｌが速くなる。その結果、出力信号Ｖｏｕｔのｒｉｓｅが速くなる。
【００３８】
上述の動作とは反対に、入力信号ＶｉｎがＨｉｇｈ側から参照電圧ＶＲＥＦよりも低くなってＬｏｗレベルになると、キャパシタ素子Ｃ１のカップリングにより内部ノードＮＢの電位が下降する。内部ノードＮＢの電位が低くなると、ｐ−ｃｈトランジスタＴｐ１の能力が一時的に強くなり内部ノードＮＡにおける電位のｒｉｓｅが速くなる。その結果、出力信号Ｖｏｕｔのｆａｌｌが速くなる。
【００３９】
このように入力信号の変化に対する容量カップリングによりアンプの応答速度を早くすることができる。本実施形態の差動増幅回路が入出力制御回路３２に用いられている場合には、制御信号入力回路３１から入力されるコマンド信号およびアドレス信号を速く増幅して出力することが可能となる。
【００４０】
本実施形態の差動増幅回路では、入力信号が入力される第１の入力ノードとｐ−ｃｈトランジスタＴｐ１のゲート電極との間にキャパシタ素子Ｃ１を設けている。このようにして、入力信号に容量を付加することで、アンプ内のｐ−ｃｈトランジスタＴｐ１のゲート電極に入力信号に応じた、容量カップリングによる信号が入力される。その結果、アンプ内の節点のｒｉｓｅ／ｆａｌｌを早め、入力信号に対する出力信号の応答性を０．２〜０．３ｎｓほど早めることができる。本実施形態は、回路を簡素に構成することができ、回路のサイズが大きくなることを抑制できる。
【００４１】
（第２の実施形態）
本実施形態は、カレントミラー型差動増幅回路の場合であって、第１の実施形態とは異なる構成である。
【００４２】
図３は本実施形態の差動増幅回路の一構成例を示す回路図である。ここでは、図７に示した構成と同様な構成の詳しい説明を省略する。
【００４３】
図３に示すように、本実施形態の差動増幅回路は、図７に示した回路において、ｎ−ｃｈトランジスタＴｎ１のゲート電極が補助駆動回路２０を介して内部ノードＮＡと接続された構成である。
【００４４】
図３に示す差動増幅回路でも、図２に示した差動増幅回路と同様に入出力制御回路３２に適用することが可能である。入出力制御回路３２に設けられた２つの、図３に示す差動増幅回路において、ＣＬＥおよびＡＬＥのそれぞれの活性化時に応じてコマンド信号ＣＯＭおよびアドレス信号ＡＤＤのそれぞれを出力する構成は、第１の実施形態と同様であるため、その詳細な説明を省略する。
【００４５】
図４は図３に示す補助駆動回路の一構成例を示す回路図である。
【００４６】
図４に示すように、補助駆動回路２０は、キャパシタ素子Ｃ１０、Ｃ２０と、抵抗Ｒ１、Ｒ２と、ｐ−ｃｈトランジスタＴｐ１０と、ｎ−ｃｈトランジスタＴｎ１０とを有する。電源電圧ＶＤＤが供給される第１の電源線と電源電圧ＶＳＳが供給される第２の電源線との間にｐ−ｃｈトランジスタＴｐ１０とｎ−ｃｈトランジスタＴｎ１０が内部ノードＮＣを介して直列に接続されている。内部ノードＮＣは図３に示した差動増幅回路の内部ノードＮＡと接続されている。
【００４７】
入力信号Ｖｉｎが伝送される信号線が２つに分岐し、分岐した２本の信号線のうち一方の信号線がキャパシタ素子Ｃ１０を介してｐ−ｃｈトランジスタＴｐ１０のゲート電極に接続され、他方の信号線がキャパシタ素子Ｃ２０を介してｎ−ｃｈトランジスタＴｎ１０のゲート電極に接続されている。
【００４８】
抵抗Ｒ１は２つの端子のうち、一方の端子がキャパシタ素子Ｃ１０およびｐ−ｃｈトランジスタＴｐ１０のゲート電極の間の内部ノードＮＤで接続され、他方の端子にＶＲＰ電位が印加されている。ＶＲＰ電位は、ｐ−ｃｈトランジスタＴｐ１０の閾値電圧をＶＴＰとすると、ＶＲＰ≒（ＶＤＤ−｜ＶＴＰ｜）である。
【００４９】
抵抗Ｒ２は２つの端子のうち、一方の端子がキャパシタ素子Ｃ１０およびｐ−ｃｈトランジスタＴｐ１０のゲート電極の間の内部ノードＮＥで接続され、他方の端子にＶＲＮ電位が印加されている。ＶＲＮ電位は、ｎ−ｃｈトランジスタＴｎ１０の閾値電圧をＶＴＮとすると、ＶＲＮ≒（ＶＳＳ＋｜ＶＴＮ｜）である。
【００５０】
次に、本実施形態の差動増幅回路の動作を説明する。
【００５１】
入力信号ＶｉｎがＬｏｗ側から参照電圧ＶＲＥＦよりも高くなってＨｉｇｈレベルになると、キャパシタ素子Ｃ２０のカップリングにより内部ノードＮＥの電位が一時的に上昇する。内部ノードＮＥの電位が高くなると、ｎ−ｃｈトランジスタＴｎ１０の能力が一時的に強まる。ｎ−ｃｈトランジスタＴｎ１０は内部ノードＮＡを駆動しているので、内部ノードＮＥの電位が上昇することにより、ｎ−ｃｈトランジスタＴｎ１０の能力が強まり内部ノードＮＡのｆａｌｌが速くなる。その結果、出力信号Ｖｏｕｔのｒｉｓｅが速くなる。
【００５２】
上述の動作とは反対に、入力信号ＶｉｎがＨｉｇｈ側から参照電圧ＶＲＥＦよりも低くなってＬｏｗレベルになると、キャパシタ素子Ｃ１０のカップリングにより内部ノードＮＤの電位が一時的に下降する。内部ノードＮＤの電位が低下すると、ｐ−ｃｈトランジスタＴｐ１０の能力が一時的に強まる。ｐ−ｃｈトランジスタＴｐ１０は内部ノードＮＡを駆動しているので、内部ノードＮＤの電位が下降することにより、ｐ−ｃｈトランジスタＴｐ１０の能力が強まり内部ノードＮＡのｒｉｓｅが速くなる。その結果、出力信号Ｖｏｕｔのｆａｌｌが速くなる。
【００５３】
本実施形態の差動増幅回路では、入力信号が入力される第１の入力ノードと内部ノードＮＡとの間に、キャパシタ素子Ｃ１０、Ｃ２０を含む補助駆動回路２０を設けている。入力信号に容量を付加することで、補助駆動回路２０内のトランジスタのゲート電極に入力信号に応じた、容量カップリングによる信号が入力される。その結果、補助駆動回路２０の出力側の内部ノードＮＡのｒｉｓｅ／ｆａｌｌを早め、入力信号に対する出力信号の応答性を早めることができる。
【００５４】
本実施形態では、回路のサイズが図２に示した回路よりも大きくなるが、チャージポンプされる接点をｐ−ｃｈトランジスタＴＰ１０、ｎ−ｃｈトランジスタＴｎ１０で受けて増幅するため、内部ノードＮＡの電位レベルを第２の実施形態に比べて大きく変化させることが可能である。その結果、より高速化できる。
【００５５】
（第３の実施形態）
本実施形態はラッチ型差動増幅回路の場合である。本実施形態の差動増幅回路の適用例として、例えば、図１に示したセンスアンプ／ライトバッファ３７のセンスアンプに用いられる場合が考えられる。
【００５６】
図５は本実施形態の差動増幅回路の一構成例を示す回路図である。
【００５７】
図５に示すように、本実施形態の差動増幅回路は、電源電圧ＶＤＤが供給される第１の電源線と、電源電圧ＶＳＳが供給される第２の電源線と、差動対回路と、インバータＢＦ２と、ｐ−ｃｈトランジスタＴｐ３と、ｎ−ｃｈトランジスタＴｎ３と、補助駆動回路２５とを有する。差動対回路は、一対のｎ−ｃｈトランジスタＴｎ１、Ｔｎ２、および一対のｐ−ｃｈトランジスタＴｐ１、Ｔｐ２を有する。第１の電源線にｐ−ｃｈトランジスタＴｐ３が接続され、第２の電源線にｎ−ｃｈトランジスタＴｎ３が接続されている。
【００５８】
ｐ−ｃｈトランジスタＴｐ３とｎ−ｃｈトランジスタＴｎ３の間に内部ノードＮＡを介してｐ−ｃｈトランジスタＴｐ１とｎ−ｃｈトランジスタＴｎ１が直列に接続されている。また、ｐ−ｃｈトランジスタＴｐ３とｎ−ｃｈトランジスタＴｎ３の間に内部ノードＮＢを介してｐ−ｃｈトランジスタＴｐ２とｎ−ｃｈトランジスタＴｎ２が直列に接続されている。
【００５９】
ｐ−ｃｈトランジスタＴｐ２とｎ−ｃｈトランジスタＴｎ２のそれぞれのゲート電極が内部ノードＮＨを介して接続されている。ビット線の電位に対応する信号を伝送するためのデータ線Ｄが内部ノードＮＨおよび内部ノードＮＡと接続されている。ｐ−ｃｈトランジスタＴｐ１とｎ−ｃｈトランジスタＴｎ１のそれぞれのゲート電極が内部ノードＮＦを介して接続されている。データ線Ｄで伝送される信号の反転信号を伝送するためのデータ反転信号線／Ｄが内部ノードＮＦおよび内部ノードＮＢと接続されている。
【００６０】
補助駆動回路２５はデータ線Ｄとデータ反転信号線／Ｄの間に接続されている。ｎ−ｃｈトランジスタＴｎ３のゲート電極はインバータＢＦ２を介してｐ−ｃｈトランジスタＴｐ３のゲート電極と接続されている。
【００６１】
図５において、ｎ−ｃｈトランジスタＴｎ３のゲート電極およびインバータＢＦ２に入力される「ＳＡＥ」は、本実施形態の差動増幅回路がセンスアンプとして用いられた場合に、センスアンプイネーブル（ＳＡＥ）信号が入力されることを示す。
【００６２】
図６は図５に示した補助駆動回路の一構成例を示す回路図である。
【００６３】
図６に示すように、補助駆動回路２５は、図４に示した補助駆動回路２０を２つ有する構成である。これら２つの補助駆動回路を区別して説明するために、図６では、一方の補助駆動回路に符号２０ａを付し、他方の補助駆動回路に符号２０ｂを付している。
【００６４】
補助駆動回路２０ａは、Ｖｉｎ側がデータ反転信号線／Ｄに接続され、内部ノードＮＣがデータ線Ｄに接続されている。補助駆動回路２０ｂは、Ｖｉｎ側がデータ線Ｄに接続され、内部ノードＮＣがデータ反転信号線／Ｄに接続されている。補助駆動回路２０ａ、２０ｂのそれぞれの構成は図４を参照して説明した構成と同様であるため、ここでは詳細な説明を省略する。
【００６５】
図５に示したラッチ型差動増幅回路では、データ線Ｄおよびデータ反転信号線／Ｄのうち、いずれか一方の電位が変化すると、他方も変化する。変化が生じた方を入力ノードとすれば、他方は出力ノードに相当する。本実施形態では、データ線Ｄを入力ノードとし、データ反転信号線／Ｄを出力ノードとしたとき、補助駆動回路２０ｂが動作する。反対に、データ反転信号線／Ｄを入力ノードとし、データ線Ｄを出力ノードとしたとき、補助駆動回路２０ａが動作する。
【００６６】
なお、データ線Ｄの電位の変化が補助駆動回路２０ａの内部ノードＮＣにも入力されるが、補助駆動回路２０ａがデータ線Ｄの電位にほとんど影響を及ぼさないことを説明する。ｐ−ｃｈトランジスタＴｐ１０、ｎ−ｃｈトランジスタＴｎ１０のそれぞれについて、ゲート電極−ソース電極間に電圧を印加したときにドレイン電極−ソース電極間に所定の電流が流れるときの電圧を閾値電圧ＶＧＳｐ、ＶＧＳｎとする。補助駆動回路２０ａの電流特性は主にゲート電極−ソース電極間に印加される閾値電圧ＶＧＳｐ、ＶＧＳｎで決まるため、データ線Ｄの電位が変動しても電流特性は変わらない。そのため、補助駆動回路２０ａがデータ線Ｄの電位に対して与える影響はほとんどない。このことは、データ反転信号線／Ｄの電位に変化が生じた場合における補助駆動回路２０ｂのデータ反転信号線／Ｄの電位への影響についても同様である。
【００６７】
次に、本実施形態の差動増幅回路の動作を、図４から図６を参照して説明する。ＳＡＥ活性化時にｐ−ｃｈトランジスタＴｐ３およびｎ−ｃｈトランジスタＴｎ３がオンになる。
【００６８】
データ線Ｄの電位がＬｏｗレベルからＨｉｇｈレベル側に変化すると、補助駆動回路２０ｂのキャパシタ素子Ｃ２０のカップリングにより内部ノードＮＥの電位が一時的に上昇する。内部ノードＮＥの電位が高くなると、ｎ−ｃｈトランジスタＴｎ１０の能力が一時的に強まる。ｎ−ｃｈトランジスタＴｎ１０は内部ノードＮＢを駆動しているので、内部ノードＮＥの電位が上昇することにより、ｎ−ｃｈトランジスタＴｎ１０の能力が強まり内部ノードＮＢのｆａｌｌが速くなる。その結果、データ反転信号線／Ｄの電位変化のｆａｌｌが速くなる。
【００６９】
一方、データ反転信号線／Ｄの電位がＨｉｇｈレベルからＬｏｗレベル側に変化すると、補助駆動回路２０ａのキャパシタ素子Ｃ１０のカップリングにより内部ノードＮＤの電位が一時的に下降する。内部ノードＮＤの電位が低下すると、ｐ−ｃｈトランジスタＴｐ１０の能力が一時的に強まる。ｐ−ｃｈトランジスタＴｐ１０は内部ノードＮＡを駆動しているので、内部ノードＮＤの電位が下降することにより、ｐ−ｃｈトランジスタＴｐ１０の能力が強まり内部ノードＮＡのｒｉｓｅが速くなる。その結果、データ線Ｄの電位変化のｒｉｓｅが速くなる。
【００７０】
本実施形態の差動増幅回路では、入力ノードと出力ノードとの間に、キャパシタ素子Ｃ１０、Ｃ２０を含む補助駆動回路２０ａ、２０ｂを設けている。入力信号に容量を付加することで、補助駆動回路２０ａまたは補助駆動回路２０ｂ内のトランジスタのゲート電極に入力信号に入力信号に応じた、容量カップリングによる信号が入力される。その結果、補助駆動回路２０ａ、２０ｂの出力側の内部ノードＮＣのｒｉｓｅ／ｆａｌｌを早め、入力ノードの信号の変化に対する出力ノードの信号の応答性を早めることができる。
【００７１】
なお、上述の実施形態では、本実施形態の差動増幅回路を半導体記憶装置に利用する場合で説明したがが、半導体記憶装置に限らず、コントローラ、ＡＳＩＣ（Application Specific Integrated Circuit）、ディスクリート半導体等の種々のデバイスに利用することが可能である。また、本実施形態の差動増幅回路を、図１に示した制御信号入力回路３１、入出力制御回路３２の入力側、およびセンスアンプ等で用いる場合を説明したが、これらの機能のための利用に限定されるものではなく、一般的な差動増幅回路に適用することが可能である。
【符号の説明】
【００７２】
１０    半導体記憶装置
２０、２０ａ、２０ｂ、２５    補助駆動回路
３１    制御信号入力回路
３２    入出力制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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