(57)【要約】【課題】  プロセッサが割り込み通知回路から受信した割り込み通知に関連する割り込みの要因を特定する方法を提供する。【解決手段】  プロセッサで割り込み通知回路から受信した割り込み通知に関連する割り込み要因を特定する方法であって、前記割り込み通知回路に、それぞれ割り込み要因に対応する複数のビットを有する複数の最下位層レジスタと、前記複数の最下位層レジスタを集約する１以上の上位層レジスタと、を配置し、前記１以上の上位層レジスタと前記複数の最下位層レジスタは階層構造を形成し、前記プロセッサで、前記階層構造に従って前記上位層レジスタから前記最下位層レジスタまで順次読み出すことにより、割り込みの要因を特定する。【選択図】  図２
2014182515.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサで割り込み通知回路から受信した割り込み通知に関連する割り込み要因を特定する方法であって、
前記割り込み通知回路に、
それぞれ割り込み要因に対応する複数のビットを有する複数の最下位層レジスタと、
前記複数の最下位層レジスタを集約する１以上の上位層レジスタと、
を配置し、前記１以上の上位層レジスタと前記複数の最下位層レジスタは階層構造を形成し、
前記プロセッサで、前記階層構造に従って前記上位層レジスタから前記最下位層レジスタまで順次読み出すことにより、割り込み要因を特定する、方法。
【請求項２】
前記割り込み通知回路に、
先入れ先出し型メモリ（ＦＩＦＯ）と、
割り込み要因の発生に応じて最下位層レジスタのビットを書き込み且つ該最下位層レジスタのアドレスを前記ＦＩＦＯに格納する書き込み部と、
を設け、
前記プロセッサで、割り込み通知を受信する度に前記ＦＩＦＯに格納されたアドレスを１つ読み出し、
前記プロセッサで、前記割り込み通知回路から第１の割り込み通知が受信された場合に、前記階層構造に従って前記最下位層レジスタまで順次読み出し、前記第１の割り込み通知に関連する割り込み要因を特定する間に第２の割り込み通知が受信された場合に、前記ＦＩＦＯから読み出したアドレスに基づき、前記第２の割り込み通知に関連する割り込み要因に対応する最下位層レジスタを直接読み出す、請求項１に記載の方法。
【請求項３】
前記プロセッサで、前記階層構造の上位層レジスタを読み出すことにより、次に読み出すべき下位層レジスタを特定する、請求項１又は２に記載の方法。
【請求項４】
１つの前記最下位層レジスタに含まれるビット数は、前記プロセッサが１回の読み出し動作で読み出すことができるビット数に等しい、請求項１乃至３のいずれか一項に記載の方法。
【請求項５】
前記割り込み要因は、通信ネットワーク内で生じたアラームである、請求項１乃至４のいずれか一項に記載の方法。
【請求項６】
プロセッサと割り込み通知回路を有する装置であって、
前記割り込み通知回路は、
それぞれ割り込み要因に対応する複数のビットを有する複数の最下位層レジスタと、
前記複数の最下位層レジスタを集約する１以上の上位層レジスタと、
を有し、前記１以上の上位層レジスタ及び前記複数の最下位層レジスタは階層構造を有し、
前記プロセッサは、前記階層構造に従って前記上位層レジスタから前記最下位層レジスタまで順次読み出すことにより、割り込み要因を特定する、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、割り込み要因を特定する方法及び装置に関する。
【背景技術】
【０００２】
通信ネットワークの通信速度及び容量が増大するにつれ、通信ネットワークで使用される監視装置が扱うアラーム情報量も急速に増加している。このような監視装置では、ネットワーク内で生じたアラームは、割り込み通知信号としてマイクロプロセッサに送信され、割り込み要因となったアラームが特定される。しかし、アラーム情報量の増加に伴い、アラームの特定に長時間を要し、マイクロプロセッサの処理負荷も増大している。
【０００３】
アラーム情報を収集する方法には、論理和演算を用いてアラーム情報を集約する技術やアラームをグループ化し優先度の高いアラームを通知する技術が知られている。（例えば、特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−８６５２２号公報
【特許文献２】特開平５−８１０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
プロセッサで割り込み通知を処理する際に、読み出し回数を削減し、処理時間を短縮することを目的とする。
【課題を解決するための手段】
【０００６】
開示の一実施形態による方法は、プロセッサで割り込み通知回路から受信した割り込み通知に関連する割り込み要因を特定する方法であって、前記割り込み通知回路に、それぞれ割り込み要因に対応する複数のビットを有する複数の最下位層レジスタと、前記複数の最下位層レジスタを集約する１以上の上位層レジスタと、を配置し、前記１以上の上位層レジスタと前記複数の最下位層レジスタは階層構造を形成し、前記プロセッサで、前記階層構造に従って前記上位層レジスタから前記最下位層レジスタまで順次読み出すことにより、割り込みの要因を特定する。
【発明の効果】
【０００７】
開示の装置及び方法によれば、プロセッサで割り込み通知を処理する際に、読み出し回数を削減し、処理時間を短縮することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】従来の割り込み通知回路の構成図である。
【図２】本発明の一実施形態による割り込み通知回路の構成図である。
【図３】ＦＩＦＯに格納された情報の例を示す。
【図４】ＦＩＦＯに格納された情報の時間的変化の例を示す。
【図５】本発明の一実施形態による割り込み要因を特定する方法のフローチャートである。
【図６】本発明の一実施形態を適用可能な装置構成図の例である。
【発明を実施するための形態】
【０００９】
本発明の一実施形態は、階層構造を有するレジスタを上位層から下位層へ順次読み出して割り込み要因を特定することで、読み出し回数を削減し、処理時間を短縮する。
【００１０】
＜割り込み通知回路＞
図１を参照して、従来の割り込み通知回路の構成を説明する。図１では、ＩＣ１００がマイクロプロセッサ２００に割り込通知を送信する。
【００１１】
ＩＣ１００は、代表通知部１１０、種別通知部１２０、要因通知部１３０を有する。代表通知部１１０は、レジスタ１１１及びマスク１１２を有する。種別通知部１２０は、論理和（ＯＲ）回路１２１、レジスタ１２３、マスク１２４を有する。要因通知部１３０は、ＯＲ回路１３１及びレジスタ１３２を有する。
【００１２】
ＩＣ１００に２０４８個のアラームＡＬＭ１−１〜ＡＬＭ１−２０４８の内の１又は複数が通知されると、要因通知部１３０のレジスタ１３２の対応するビットが書き込まれる。レジスタ１３２は、リードクリア型のレジスタであって良い。レジスタ１３２の少なくとも１つのビットが書き込まれると、ＯＲ回路１３１は種別通知部１２０にアラームの発生を通知する。図１は、１種類のアラームに対応する１個の要因通知部１３０のみを示すが、ｎ種類のアラームを通知するためにはｎ個の要因通知部１３０が設けられる。
【００１３】
種別通知部１２０は、ｎ種類のアラームの内の１又は複数を通知されると、マスク１２４により通知すべきアラームを選択し、レジスタ１２３の対応するビットを書き込む。レジスタ１２３は、リードオンリー型のレジスタであって良い。マスク１２４によりどのアラームを選択するかは、マイクロプロセッサ２００により設定及び変更されても良く、予め定められても良い。代替として、マスク１２４は省略されても良い。レジスタ１２３の少なくとも１つのビットが書き込まれると、ＯＲ回路１２１は代表通知部１１０にアラームの発生を通知する。
【００１４】
代表通知部１１０は、アラームを通知されると、マスク１１２により通知すべきアラームを選択し、レジスタ１１１のビットを書き込む。レジスタ１１１は、リードオンリー型のレジスタであって良い。マスク１１２によりどのアラームを選択するかは、マイクロプロセッサ２００により設定及び変更されても良く、予め定められても良い。代替として、マスク１１２は省略されても良い。レジスタ１１のビットが書き込まれると、代表通知部１１０はマイクロプロセッサ２００にアラームの発生を通知する。マイクロプロセッサ２００は、この通知を割り込み通知として処理する。
【００１５】
マイクロプロセッサ２００は、割り込み信号を検出すると、割り込みの要因を特定する手順を実行する。先ず、マイクロプロセッサ２００は、代表通知部１１０のレジスタ１１１を読み出し、アラームが通知されているか否かを判定する。
【００１６】
次に、アラームが通知されている場合、例えばレジスタ１１１にアラーム状態を示す「１」が書き込まれている場合、マイクロプロセッサ２００は、種別通知部１２０のレジスタ１２３を読み出し、通知されているアラームの種類を特定する。例えば、レジスタ１２３の複数のビットのうち、ＡＬＭ１〜ｎのどの種類に対応するビットが書き込まれているかを特定する。
【００１７】
さらに、マイクロプロセッサ２００は、特定したアラームの種類に対応する要因通知部１３０のレジスタ１３２を読み出し、通知されているアラームを特定する。例えば、レジスタ１２３のＡＬＭ１に対応するビットが書き込まれている場合、ＡＬＭ１に対応する要因通知部１３０のレジスタ１３２を読み出す。そして、レジスタ１３２の複数のビットのうちＡＬＭ１−１〜ＡＬＭ１−２０４８のどのアラームに対応するビットが書き込まれているかを特定する。
【００１８】
このように、マイクロプロセッサ２００は、ＩＣ１００のレジスタ１１１、１２３、１３２を順次読み出して割り込みの要因となったアラームを特定する。
【００１９】
しかし、例えばＡＬＭ１が２０４８チャネル分存在し、ＩＣ１００とマイクロプロセッサ２００との間のバスが３２ビット幅である場合、マイクロプロセッサ２００は、図１の破線で示したように３２ビット単位でレジスタ１３２の読み出し動作を繰り返さなければならない。したがって、マイクロプロセッサ２００は、レジスタ１１１、１２３、１３２をそれぞれ１回、１回、６４（２０４８ｃｈ／３２ｂｉｔ）回の合計６６回の読み出し動作を行わなければならない。
【００２０】
このため、多数のアラームを監視するマイクロプロセッサでは、読み出し動作の回数が増大し、アラームを特定するために長時間を要してしまう。また、多数の回線を有するネットワークでは、監視装置のマイクロプロセッサによる読み出し動作の回数も増大し、アラームを特定するために長時間を要してしまう。
【００２１】
＜階層化構造を有する割り込み通知回路＞
図２を参照して、本発明の一実施形態による割り込み通知回路の構成を説明する。図２でも、図１と同様にＩＣ１００がマイクロプロセッサ２００に割り込み通知を送信する。
【００２２】
ＩＣ１００は、代表通知部１１０、種別通知部１２０、要因通知部３００、アシスト部４００を有する。代表通知部１１０及び種別通知部１２０の構成は図１と同様なので説明を省略する。
【００２３】
要因通知部３００は、第３層（Ｌ３）レジスタ３３１〜３３６、ＯＲ回路３３７〜３４２、第２層（Ｌ２）レジスタ３２１〜３２２、ＯＲ回路３２３〜３２４、第１層（Ｌ１）レジスタ３１１を有する。
【００２４】
アラームは階層構造を有し、対応するＬ１〜Ｌ３レジスタも階層構造を有する。最下位層のＬ３レジスタ３３１〜３３６のそれぞれは、最小単位のアラームに１対１に対応する複数のビットを有する。図２では、Ｌ３レジスタ３３１〜３３６は、３２ビットのバス幅に対応させるために、１つのＬ３レジスタが３２ビットを有する。
【００２５】
Ｌ３レジスタより１階層上にあるＬ２レジスタも、１つのＬ２レジスタが３２ビットを有し、３２個のＬ３レジスタを集約する。
【００２６】
Ｌ２レジスタより１階層上にあるＬ１レジスタは、１つのＬ１レジスタが２ビットを有し、２個のＬ２レジスタを集約する。
【００２７】
図２では、２０４８個のアラームに対応するため、それぞれ３２ビットを有するＬ３レジスタが６４個設けられている。Ｌ３レジスタの数は任意であり、６４個より多い又は少なくても良い。また、階層構造に含まれる階層の数は任意であり、例えば６４ビットのような他のバス幅、他のアラーム数等に基づき決定されても良い。
【００２８】
例えば、６５５３６個のアラームに対応するため、４層を有する階層構造を採用しても良い。この場合、それぞれ３２ビットを有する２０４８個の最下位層（第４層、Ｌ４）レジスタ、それぞれ３２個のＬ４レジスタを集約する６４個の第３層（Ｌ３）レジスタ、それぞれ３２個のＬ３レジスタを集約する２個の第２層（Ｌ２）レジスタ、及び２個のＬ２レジスタを集約する１個の最上位層（第１層、Ｌ１）レジスタを設けても良い。
【００２９】
図２の回路は、図１と同数のアラームに対応する。しかし、図２のアラームは、６４個のグループＡＬＭ１−１−１−１〜ＡＬＭ１−１−１−３２、・・・、ＡＬＭ１−１−３２−１〜ＡＬＭ１−１−３２−３２、並びにＡＬＭ１−２−１−１〜ＡＬＭ１−２−１−３２、・・・、ＡＬＭ１−２−３２−１〜ＡＬＭ１−２−３２−３２に分けられる。
【００３０】
Ｌ３レジスタ３３１は、アラームＡＬＭ１−１−１−１〜ＡＬＭ１−１−１−３２に対応する。Ｌ３レジスタ３３２は、アラームＡＬＭ１−１−２−１〜ＡＬＭ１−１−２−３２に対応する。以下同様にＬ３レジスタ３３６は、アラームＡＬＭ１−２−３２−１〜ＡＬＭ１−２−３２−３２に対応する。
【００３１】
Ｌ３レジスタ３３１〜３３６は、それぞれＯＲ回路３３７〜３４２に接続される。ＯＲ回路３３７〜３３９は、Ｌ２レジスタ３２１に接続される。Ｌ２レジスタ３２１は、ＯＲ回路３２３を介してＬ１レジスタ３１１に接続される。一方、ＯＲ回路３４０〜３４２は、Ｌ２レジスタ３２２に接続される。Ｌ２レジスタ３２２は、ＯＲ回路３２４を介してＬ１レジスタ３１１に接続される。
【００３２】
ＩＣ１００に２０４８個のアラームＡＬＭ１−１〜ＡＬＭ１−２０４８の内の１又は複数が通知されると、要因通知部３００のＬ３レジスタ３３１〜３３６の対応するビットが書き込まれる。Ｌ３レジスタ３３１〜３３６の少なくとも１つのビットが書き込まれると、書き込まれたＬ３レジスタに接続されたＯＲ回路３３７〜３４２は、Ｌ２レジスタ３２１〜３２２の対応するビットを書き込む。さらに、Ｌ２レジスタ３２１〜３２２の少なくとも１つのビットが書き込まれると、書き込まれたＬ２レジスタに接続されたＯＲ回路３２３〜３２４は、Ｌ１レジスタ３１１のビットを書き込む。
【００３３】
例えば、図２において、アラームＡＬＭ１−２−３２−３２が通知された場合、Ｌ３レジスタ３３６の対応するビットが書き込まれる。次に、ＯＲ回路３４２は、Ｌ２レジスタ３２２のＡＬＭ１−２−３２−１〜ＡＬＭ１−２−３２−３２に対応するビットを書き込む。ＯＲ回路３２４は、Ｌ１レジスタ３２２のＡＬＭ１−２−１〜ＡＬＭ１−２−３２に対応するビットを書き込む。Ｌ１レジスタ３２２のビットが書き込まれると、ＯＲ回路３１２は、種別通知部１２０にアラームの発生を通知する。
【００３４】
代表通知部１１０及び種別通知部１２０の動作は図１と同様なので、説明を省略する。図２は、１種類のアラームに対応する１個の要因通知部３００のみを示すが、ｎ種類のアラームを通知するためにはｎ個の要因通知部３００が設けられる。
【００３５】
マイクロプロセッサ２００は、割り込み通知を受信すると、割り込み要因を特定する手順を実行する。図１と同様に、マイクロプロセッサ２００は、先ず代表通知部１１０のレジスタ１１１を読み出してアラームが存在すると判定すると、種別通知部１２０のレジスタ１２３を読み出してアラームの種類を特定する。
【００３６】
次に、マイクロプロセッサ２００は、特定したアラーム種別に対応する要因通知部３００のＬ１レジスタ３１１を読み出し、階層構造を有するアラームの第１層（最上位層）のアラームを特定する。次に、マイクロプロセッサ２００は、特定した第１層のアラームに対応するＬ２レジスタ３２１又は３２２を読み出し、第２層（上から２番目の層）のアラームを特定する。さらに、マイクロプロセッサ２００は、特定した第２層のアラームに対応するＬ３レジスタ３３６〜３３６のいずれか１つを読み出し、第３層（上から３番目の層、本例では最下位層）のアラームを特定する。
【００３７】
例えば、上述の例と同様に、アラームＡＬＭ１−２−３２−３２が通知された場合に、マイクロプロセッサ２００が要因通知部３００を読み出す手順は次の通りである。
【００３８】
先ず、マイクロプロセッサ２００は、図１と同様に種別通知部１２０のレジスタ１２３を読み出して特定したアラーム種別に対応する要因通知部１３０のＬ１レジスタ３１１を読み出す。マイクロプロセッサ２００は、Ｌ１レジスタ３１１の２つのビットのうち、第１層のアラームＡＬＭ１−１又はＡＬＭ１−２のどのアラームに対応するビットが書き込まれているかを特定する。本例では、アラームＡＬＭ１−２に対応するビットが書き込まれている。
【００３９】
次に、マイクロプロセッサ２００は、第１層のアラームＡＬＭ１−２に対応するＬ２レジスタ３２２を読み出す。マイクロプロセッサ２００は、Ｌ２レジスタ３２２の３２個のビットのうち、第２層のアラームＡＬＭ１−２−１〜ＡＬＭ１−２−３２のどのアラームに対応するビットが書き込まれているかを特定する。本例では、アラームＡＬＭ１−２−３２に対応するビットが書き込まれている。
【００４０】
次に、マイクロプロセッサ２００は、第２層のアラームＡＬＭ１−２−３２に対応するＬ３レジスタ３３６を読み出す。マイクロプロセッサ２００は、Ｌ３レジスタ３３６の３２個のビットのうち、第３層のアラームＡＬＭ１−２−３２−１〜ＡＬＭ１−２−３２−３２のどのアラームに対応するビットが書き込まれているかを特定する。本例では、アラームＡＬＭ１−２−３２−３２に対応するビットが書き込まれている。
【００４１】
このように、マイクロプロセッサ２００は、ＩＣ１００のレジスタ１１１、１２３並びにＬ１レジスタ、Ｌ２レジスタ、Ｌ３レジスタを順次読み出して割り込みの要因となったアラームを特定する。
【００４２】
図１と同様にＡＬＭ１が２０４８チャネル分存在しバスが３２ビット幅である場合、図２の回路では、割り込みの要因となったアラームを特定するために、レジスタ１１１、１２３及びＬ１〜Ｌ３レジスタを各１回の合計５回の読み出し動作を行うだけで良い。よって、図２の回路は、図１の回路と比べて読み出し動作の回数を大幅に削減できる。これにより、監視装置のマイクロプロセッサがアラームを特定するために要する時間を短縮できる。
【００４３】
図２のＩＣ１００は、複数のアラームが発生している場合に更に読み出し動作の回数を削減するためにアシスト部４００を更に有しても良い。アシスト部４００は、書き込み部４０１、読み出し部４０２、先入れ先出し型（First  In,  First  Out：ＦＩＦＯ）メモリ（以下、ＦＩＦＯと表す）４０３を有する。
【００４４】
書き込み部４０１は、ＩＣ１００に通知されたアラームをＬ３レジスタ３３１〜３３６の対応するビットに書き込む。書き込み部４０１は、Ｌ３レジスタ３３１〜３３６を書き込む度に、書き込んだＬ３レジスタのアドレスをＦＩＦＯ４０３に格納する。
【００４５】
読み出し部４０２は、マイクロプロセッサ２００により指定されたアドレスに対応するＬ３レジスタの内容をバスに出力させることにより、マイクロプロセッサ２００にＬ３レジスタを読み出しさせる。
【００４６】
ＦＩＦＯ４０３は、書き込み部４０１により書き込まれたＬ３レジスタのアドレスを先入れ先出し方式で格納する。Ｌ１レジスタがマイクロプロセッサ２００により読み出されると、ＦＩＦＯ４０３に格納されていたＬ３レジスタのアドレスが１つ消去される。ＦＩＦＯ４０３に格納されたアドレスを消去するタイミングは任意であり、例えばＬ２又はＬ３レジスタを読み出すタイミングであっても良い。
【００４７】
書き込み部４０１は、書き込まれたＬ３レジスタのアドレスをＦＩＦＯ４０３に順次格納する。マイクロプロセッサ２００は、アラームを特定するためにＬ１レジスタを読み出すと、ＦＩＦＯ４０３からＬ３レジスタのアドレスを１つ消去すると共に、他のアドレスがＦＩＦＯ４０３に格納されているか否かを調べる。他のアドレスがＦＩＦＯ４０３に格納されていた場合、マイクロプロセッサ２００は、ＦＩＦＯ４０３に格納されていたアドレスに対応するＬ３レジスタを読み出して、アラームを特定する。複数のアラームを連続して特定する場合に、ＦＩＦＯ４０３に格納されたアドレスに従ってＬ３レジスタを直接読み出すことにより、Ｌ１及びＬ２レジスタを読み出す必要がなく、更に読み出し動作の回数を削減することができる。
【００４８】
例えば、上述のようにアラームＡＬＭ１−２−３２−３２が発生した後に、更にアラームＡＬＭ１−１−１−１が発生したとする。書き込み部４０１は、アラームＡＬＭ１−２−３２−３２が発生すると対応するＬ３レジスタ３３６のビットを書き込み、ＦＩＦＯ４０３にＬ３レジスタ３３６のアドレスを格納する。次に、上述のようにマイクロプロセッサ２００にアラームが通知され、マイクロプロセッサ２００によりアラームが特定される。
【００４９】
アラームＡＬＭ１−１−１−１が発生すると、書き込み部４０１は、アラームＡＬＭ１−１−１−１に対応するＬ３レジスタ３３１のビットを書き込み、ＦＩＦＯ４０３にＬ３レジスタ３３１のアドレスを格納する。
【００５０】
２つのアラームＡＬＭ１−２−３２−３２及びＡＬＭ１−１−１−１が連続して発生した場合、ＦＩＦＯに格納された情報の例を図３に示す。Ａｄｄｒｅｓｓ６４はＬ３レジスタ３３６のアドレスを表し、Ａｄｄｒｅｓｓ１はＬ３レジスタ３３１のアドレスを表す。ＡＬＭ１−１−１−１の後にアラームが生じていないので、ＦＩＦＯ４０３はＡｄｄｒｅｓｓ１より後に如何なるアドレスも格納していない（Ｅｍｐｔｙである）。
【００５１】
図４を参照して、ＦＩＦＯ４０３に格納された情報の時間的変化の例を説明する。図４の横軸は時間ｔを示し、（ａ）〜（ｅ）は各時間のＦＩＦＯ４０３に格納された情報を示す。図４では、ＦＩＦＯ４０３は６４行を有するが、行数は任意であり、６４行より多くの又は少ない行を有しても良い。
【００５２】
時間ｔ０では如何なるアラームも生じていないので、（ａ）に示すようにＦＩＦＯ４０３の全ての行は全てＥｍｐｔｙである。マイクロプロセッサ２００は割り込みのない状態である。
【００５３】
時間ｔ１で、アラームＡＬＭ１−２−３２−３２が発生すると、書き込み部４０１は、対応するＬ３レジスタ３３６を書き込み、（ｂ）に示すようにＦＩＦＯ４０３にＬ３レジスタ３３６のアドレスＡｄｄｒｅｓｓ６４を格納する。マイクロプロセッサ２００は、ＩＣ１００から割り込み通知を受信し、割り込み要因となったアラームを特定するための手順を開始するので、割り込みを有する状態になる。
【００５４】
時間ｔ２で、マイクロプロセッサ２００はＬ１レジスタ３１１を読み出し、ＦＩＦＯ４０３に格納されていたＬ３レジスタ３３６のアドレスＡｄｄｒｅｓｓ６４も読み出して消去する。これにより、ＦＩＦＯ４０３は（ｃ）に示されるように全ての行がＥｍｐｔｙになる。ＦＩＦＯ４０３の全ての行はＥｍｐｔｙになるが、マイクロプロセッサ２００は、アラームを特定する手順の最中なので、割り込みを有する状態のままである。
【００５５】
時間ｔ３で、別のアラームＡＬＭ１−１−１−１が発生すると、書き込み部４０１は、対応するＬ３レジスタ３３１を書き込み、（ｄ）に示すようにＦＩＦＯ４０３にＬ３レジスタ３３１のアドレスＡｄｄｒｅｓｓ１を格納する。マイクロプロセッサ２００は、別のアラームＡＬＭ１−１−１−１の発生により割り込み通知を受信するので、引き続き割り込みを有する状態である。
【００５６】
時間ｔ４で、マイクロプロセッサ２００は、アラームＡＬＭ１−２−３２−３２に対応するＬ３レジスタ３３６を読み出し、アラームを特定する手順を終える。しかし、別のアラームＡＬＭ１−１−１−１を特定する手順の最中なので、引き続き割り込みを有する状態である。
【００５７】
時間ｔ５で、マイクロプロセッサ２００は、ＦＩＦＯ４０３に格納されていたＬ３レジスタ３３１のアドレスＡｄｄｒｅｓｓ１を読み出して消去する。これにより、ＦＩＦＯ４０３は（ｅ）に示されるように全ての行がＥｍｐｔｙになる。
【００５８】
時間ｔ６で、マイクロプロセッサ２００は、時間ｔ５でＦＩＦＯ４０３から読み出したＡｄｄｒｅｓｓ１に従ってアラームＡＬＭ１−１−１−１に対応するＬ３レジスタ３３１を直接読み出す。先に生じたアラームＡＬＭ１−２−３２−３２を特定する手順では、上位階層のレジスタから順次読み出した。これに対し、後に生じたアラームＡＬＭ１−１−１−１を特定する手順では、上位階層のＬ１及びＬ２レジスタを読み出さず、最下位層のＬ３レジスタのみを読み出すだけでよい。マイクロプロセッサ２００は、Ｌ３レジスタ３３１を読み出すと、アラームを特定する手順を終える。ここで、ＦＩＦＯ４０３の行は全てＥｍｐｔｙなので、書き込まれているＬ３レジスタがなく、他にアラームが発生していないことが分かる。マイクロプロセッサ２００は割り込みを有しない状態になる。
【００５９】
このように、書き込まれたＬ３レジスタのアドレスをＦＩＦＯに格納し、マイクロプロセッサがＦＩＦＯに格納されたアドレスに従ってＬ３レジスタを直接読み出すことにより、読み出し動作の回数を削減し、マイクロプロセッサの処理時間を短縮することができる。
【００６０】
＜割り込み要因を特定する方法＞
図５を参照して、本発明の一実施形態による割り込み要因を特定する方法を説明する。図５の方法は、図２に示したＩＣ及びマイクロプロセッサにより実行される。
【００６１】
Ｓ１で、アラームが発生する。
【００６２】
Ｓ２で、Ｓ１で発生したアラームがＩＣ１００に通知され、書き込み部４０１は、最下位層のＬ３レジスタ３３１〜３３６にアラーム状態を書き込む。
【００６３】
Ｓ３で、書き込み部４０１は、Ｓ２でアラーム状態を書き込んだ最下位層のＬ３レジスタ３３１〜３３６のアドレスをＦＩＦＯ４０３に格納する。
【００６４】
Ｓ４で、Ｓ２でアラーム状態が書き込まれたＬ３レジスタに対応する上位層のＬ１及びＬ２レジスタに順次アラームが通知される。Ｓ４では、要因通知部３００のＬ２及びＬ１レジスタにアラームが通知される。
【００６５】
Ｓ５で、Ｓ４でアラームが通知された要因通知部３００に対応する種別通知部１２０のレジスタ１２３にアラームが通知される。
【００６６】
Ｓ６で、代表通知部１１０のレジスタ１２３にアラームが通知される。
【００６７】
Ｓ７で、ＩＣ１００は、割り込み通知信号を生成し、マイクロプロセッサ２００へ送信する。
【００６８】
Ｓ８で、マイクロプロセッサ２００は、代表通知部１１０のレジスタ１２３を読み出し、アラームが通知されていることを知る。
【００６９】
Ｓ９で、マイクロプロセッサ２００は、ＦＩＦＯ４０３に格納されたＬ３レジスタのアドレスをＦＩＦＯ方式で１つ読み出す。
【００７０】
Ｓ１０で、マイクロプロセッサ２００は、種別通知部１２０のレジスタ１２３を読み出し、通知されているアラームの種別ＡＬＭ１〜ｎを特定する。
【００７１】
Ｓ１１で、マイクロプロセッサ２００は、要因通知部３００の上位層のＬ１及びＬ２レジスタを順次読み出し、通知されているアラームに対応するＬ３レジスタを特定する。
【００７２】
Ｓ１２で、マイクロプロセッサ２００は、Ｓ１１で特定したＬ３レジスタを読み出す。
【００７３】
Ｓ１３で、マイクロプロセッサ２００は、Ｓ１２で読み出したＬ３レジスタのどのビットにアラーム状態が書き込まれているかに基づき割り込み要因となったアラームを特定する。
【００７４】
Ｓ１４で、マイクロプロセッサ２００は、ＦＩＦＯ４０３が空か否かを判定する。
【００７５】
Ｓ１４で、ＦＩＦＯ４０３が空ではない場合、Ｓ９に戻り、マイクロプロセッサ２００は、ＦＩＦＯ４０３に格納されているＬ３レジスタのアドレスを読み出す。さらに、Ｓ１２で、Ｓ９で読み出したアドレスに対応するＬ３レジスタを読み出す。このとき、マイクロプロセッサ２００は、ＦＩＦＯ４０３から読み出したＬ３レジスタのアドレスを読み出し部４０２に通知し、読み出し部４０２が通知されたアドレスを有するＬ３レジスタの内容をバスに出力し、マイクロプロセッサ２００に読み出しさせても良い。
【００７６】
Ｓ１４で、ＦＩＦＯ４０３が空の場合、Ｓ１５で方法は終了する。
【００７７】
＜装置構成＞
図６を参照して、本発明の一実施形態を適用可能な装置構成の例を説明する。図６の装置は、制御部６００、回線インタフェース＃１〜ｎ  ７００を有する。回線インタフェース＃１〜ｎの数は任意であり、同一又は異なる構成を有しても良い。
【００７８】
制御部６００は、メインインタフェース６０２及びメインＣＰＵ６０１を有する。
【００７９】
メインＣＰＵ６０１は、制御部６００内の構成要素を制御する。
【００８０】
メインインタフェース６０２は、１又は複数の回線インタフェース＃１〜ｎからアラーム情報を収集し、メインＣＰＵ６０１に通知する。
【００８１】
回線インタフェース＃１は、ローカルＣＰＵ７０１、ローカルインタフェース７０２、スイッチ部７０３、処理部７０４、送受信部７０５を有する。
【００８２】
ローカルＣＰＵ７０１は、回線インタフェース＃１内の構成要素を制御する。
【００８３】
ローカルインタフェース７０２は、処理部７０４により通知されるアラーム情報を収集し、メインインタフェース６０２に通知する。
【００８４】
スイッチ部７０３は、装置内の他の回線インタフェース等から受信した主信号を処理部７０４へ渡し、処理部７０４から受信した主信号を他の回線インタフェース等へ渡す。スイッチ部７０３は、主信号を多重化及び／又は分離しても良い。
【００８５】
処理部７０４は、主信号を処理するとともに、アラームを監視及び検出し、アラームをローカルインタフェース７０２に通知する。
【００８６】
送受信部７０５は、回線に接続され、処理部７０４から受信したデータを回線へ送信し、回線から受信したデータを処理部７０４へ渡す。
【００８７】
図２に示したＩＣ１００及びマイクロプロセッサ２００は、図６のメインインタフェース６０２及びメインＣＰＵ６０１、ローカルインタフェース７０２及びローカルＣＰＵ７０１、又はこれらの両者の組合せに適用することができる。
【００８８】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）  プロセッサで割り込み通知回路から受信した割り込み通知に関連する割り込み要因を特定する方法であって、
前記割り込み通知回路に、
それぞれ割り込み要因に対応する複数のビットを有する複数の最下位層レジスタと、
前記複数の最下位層レジスタを集約する１以上の上位層レジスタと、
を配置し、前記１以上の上位層レジスタと前記複数の最下位層レジスタは階層構造を形成し、
前記プロセッサで、前記階層構造に従って前記上位層レジスタから前記最下位層レジスタまで順次読み出すことにより、割り込み要因を特定する、方法。
（付記２）  前記割り込み通知回路に、
先入れ先出し型メモリ（ＦＩＦＯ）と、
割り込み要因の発生に応じて最下位層レジスタのビットを書き込み且つ該最下位層レジスタのアドレスを前記ＦＩＦＯに格納する書き込み部と、
を設け、
前記プロセッサで、割り込み通知を受信する度に前記ＦＩＦＯに格納されたアドレスを１つ読み出し、
前記プロセッサで、前記割り込み通知回路から第１の割り込み通知が受信された場合に、前記階層構造に従って前記最下位層レジスタまで順次読み出し、前記第１の割り込み通知に関連する割り込み要因を特定する間に第２の割り込み通知が受信された場合に、前記ＦＩＦＯから読み出したアドレスに基づき、前記第２の割り込み通知に関連する割り込み要因に対応する最下位層レジスタを直接読み出す、付記１に記載の方法。
（付記３）  前記プロセッサで、前記階層構造の上位層レジスタを読み出すことにより、次に読み出すべき下位層レジスタを特定する、付記１又は２に記載の方法。
（付記４）  １つの前記最下位層レジスタに含まれるビット数は、前記プロセッサが１回の読み出し動作で読み出すことができるビット数に等しい、付記１乃至３のいずれか一項に記載の方法。
（付記５）  前記割り込み要因は、通信ネットワーク内で生じたアラームである、付記１乃至４のいずれか一項に記載の方法。
（付記６）  プロセッサと割り込み通知回路を有する装置であって、
前記割り込み通知回路は、
それぞれ割り込み要因に対応する複数のビットを有する複数の最下位層レジスタと、
前記複数の最下位層レジスタを集約する１以上の上位層レジスタと、
を有し、前記１以上の上位層レジスタ及び前記複数の最下位層レジスタは階層構造を有し、
前記プロセッサは、前記階層構造に従って前記上位層レジスタから前記最下位層レジスタまで順次読み出すことにより、割り込み要因を特定する、装置。
（付記７）  前記割り込み通知回路は、
先入れ先出し型メモリ（ＦＩＦＯ）と、
割り込み要因の発生に応じて最下位層レジスタのビットを書き込み且つ該最下位層レジスタのアドレスを前記ＦＩＦＯに格納する書き込み部と、
を更に有し、
前記プロセッサは、割り込み通知を受信する度に前記ＦＩＦＯに格納されたアドレスを１つ読み出し、
前記プロセッサは、前記割り込み通知回路により第１の割り込み通知が受信された場合に、前記階層構造に従って前記最下位層レジスタまで順次読み出し、前記第１の割り込み通知に関連する割り込み要因を特定する間に第２の割り込み通知が受信された場合に、前記ＦＩＦＯから読み出したアドレスに基づき、前記第２の割り込み通知に関連する割り込み要因に対応する最下位層レジスタを直接読み出す、付記６に記載の装置。
（付記８）  前記プロセッサは、前記階層構造の上位層レジスタを読み出すことにより、次に読み出すべき下位層レジスタを特定する、請求項６又は７に記載の装置。
（付記９）  １つの前記最下位層レジスタに含まれるビット数は、前記プロセッサが１回の読み出し動作で読み出すことができるビット数に等しい、付記６乃至８のいずれか一項に記載の装置。
（付記１０）  前記割り込み要因は、通信ネットワーク内で生じたアラームである、付記６乃至９のいずれか一項に記載の装置。
【符号の説明】
【００８９】
１００  ＩＣ
１１０  代表通知部
１１１  レジスタ
１１２  マスク
１２０  種別通知部
１２１  ＯＲ回路
１２３  レジスタ
１２４  マスク
１３０  要因通知部
１３１  ＯＲ回路
１３２  レジスタ
２００  マイクロプロセッサ
３００  要因通知部
３１２  ＯＲ回路
３１１  Ｌ１レジスタ
３２１、３２２  Ｌ２レジスタ
３２３、３２４  ＯＲ回路
３３１〜３３６  Ｌ３レジスタ
３３７〜３４２  ＯＲ回路
４００  アシスト部
４０１  書き込み部
４０２  読み出し部
４０３  ＦＩＦＯ
６００  制御部
６０１  メインＣＰＵ
６０２  メインインタフェース
７００  回線インタフェース
７０１  ローカルＣＰＵ
７０２  ローカルインタフェース
７０３  スイッチ部
７０４  処理部
７０５  送受信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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