(57)【要約】【課題】ポリシリコン膜中の不純物濃度や濃度プロファイルを変更しなくても、ポリシリコン膜の抵抗値を容易にコントロールすることができるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板１上にフィールド酸化膜５を介してポリシリコン膜７を形成する工程と、ポリシリコン膜７に不純物を導入する工程と、不純物が導入されたポリシリコン膜７上に層間絶縁膜５５を形成する工程と、層関絶縁膜５５を形成した後で、不純物を活性化させるための最終の熱処理をポリシリコン膜７等に施す熱処理工程と、最終の熱処理に続いて、不純物を不活性化させるための降温処理をポリシリコン膜７等に施す降温処理工程と、を有する。【選択図】図１０
2014179370.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介してポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不純物を導入する工程と、
前記不純物が導入された前記ポリシリコン膜上に層間絶縁膜を形成する工程と、
前記層関絶縁膜を形成した後で、前記不純物を活性化させるための最終の熱処理を前記半導体基板に施す熱処理工程と、
前記最終の熱処理に続いて、前記不純物を不活性化させるための降温処理を前記半導体基板に施す降温処理工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記最終の熱処理は、熱処理温度が８００℃以上１１００℃以下で、熱処理時間が１０秒以上６０秒以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理工程は、４００℃から、８００℃以上１１００℃以下まで昇温する昇温プロセスを含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記降温処理工程の所要時間は、前記熱処理工程の所要時間よりも長いことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜を形成する前に、
前記ポリシリコン膜の表面を熱酸化して熱酸化膜を形成する工程と、
前記熱酸化膜及び前記ポリシリコン膜をパターニングして、前記半導体基板の容量素子形成領域に前記ポリシリコン膜からなる下部電極を形成すると共に、前記半導体基板の抵抗素子形成領域に前記ポリシリコン膜からなる抵抗体を形成する工程と、をさらに有することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記ポリシリコン膜を第１のポリシリコン膜としたとき、
前記層間絶縁膜を形成する前に、
前記半導体基板のトランジスタ形成領域にゲート絶縁膜を介して第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜をパターニングして該第２のポリシリコン膜からなるゲート電極を形成する工程と、
前記ゲート電極の両側下にソース領域及びドレイン領域を形成する工程と、をさらに有することを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
不純物を活性化するための最終の熱処理が施され、続いて、該不純物を不活性化するための降温処理が施されたポリシリコン膜の抵抗値と、前記降温処理の温度条件との関係を予め調べておき、
前記ポリシリコン膜の抵抗値が予め設定した値となるように前記降温処理の温度条件を調整することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ポリシリコン膜中の不純物濃度や濃度プロファイルを変更しなくても、ポリシリコン膜の抵抗値を容易にコントロールすることができるようにした半導体装置の製造方法に関する。
【背景技術】
【０００２】
不純物濃度が１×１０１９／ｃｍ３であるＮ＋層もしくはＰ＋層を有する半導体装置を製造する方法において、不純物の活性状態に影響を及ぼす熱工程のうち、最終に行う熱工程を高温短時間アニールとする半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。具体的には、Ｎ＋、Ｐ＋拡散層の活性化のために、８００〜１１００℃、１０〜６０ｓｅｃの熱処理を行い、その後に層間絶縁膜の平坦化や緻密化のために、６００〜９５０℃程度、１０ｍｉｎ以上の熱処理を行い、その後８００〜１１００℃、１０〜６０ｓｅｃの最終熱処理を行う方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１９０９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ポリシリコン膜の抵抗値をコントロールするためには、ポリシリコン膜中の不純物濃度やその濃度勾配（即ち、濃度プロファイル）を変更する必要がある。不純物濃度や濃度プロファイルを変更すると、ポリシリコン膜を熱酸化することにより形成される熱酸化膜の酸化レートが変化する。これにより、例えば、ＰＩＰ（Poly Si-Insulator-Poly Si）構造の容量素子では、その容量値が変化してしまうという課題があった。
【０００５】
一方、上記の容量変化を防止するためには、容量素子と、容量素子以外の素子（例えば、抵抗素子等）との間で、不純物濃度や濃度プロファイルを別々にコントロールする必要がある。不純物濃度や濃度プロファイルを別々にコントロールするためには、フォトマスクを追加して、レジストパターンの形成工程と該レジストパターンをマスクに用いたイオン注入工程とを複数回行う必要があり、工程数が増加するという課題があった。
【０００６】
そこで、この発明は、このような事情に鑑みてなされたものであって、ポリシリコン膜中の不純物濃度や濃度プロファイルを変更しなくても、ポリシリコン膜の抵抗値を容易にコントロールできるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、半導体基板上に絶縁膜を介してポリシリコン膜を形成する工程と、前記ポリシリコン膜に不純物を導入する工程と、前記不純物が導入された前記ポリシリコン膜上に層間絶縁膜を形成する工程と、前記層関絶縁膜を形成した後で、前記不純物を活性化させるための最終の熱処理を前記半導体基板に施す熱処理工程と、前記最終の熱処理に続いて、前記不純物を不活性化させるための降温処理を前記半導体基板に施す降温処理工程と、を有することを特徴とする。
【０００８】
また、上記の半導体装置の製造方法において、前記最終の熱処理は、熱処理温度が８００℃以上１１００℃以下で、熱処理時間が１０秒以上６０秒以下であることを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記熱処理工程は、４００℃から、８００℃以上１１００℃以下まで昇温する昇温プロセスを含むことを特徴としてもよい。
【０００９】
また、上記の半導体装置の製造方法において、前記降温処理工程の所要時間は、前記熱処理工程の所要時間よりも長いことを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記層間絶縁膜を形成する前に、前記ポリシリコン膜の表面を熱酸化して熱酸化膜を形成する工程と、前記熱酸化膜及び前記ポリシリコン膜をパターニングして、前記半導体基板の容量素子形成領域に前記ポリシリコン膜からなる下部電極を形成すると共に、前記半導体基板の抵抗素子形成領域に前記ポリシリコン膜からなる抵抗体を形成する工程と、をさらに有することを特徴としてもよい。
【００１０】
また、上記の半導体装置の製造方法において、前記ポリシリコン膜を第１のポリシリコン膜としたとき、前記層間絶縁膜を形成する前に、前記半導体基板のトランジスタ形成領域にゲート絶縁膜を介して第２のポリシリコン膜を形成する工程と、前記第２のポリシリコン膜をパターニングして該第２のポリシリコン膜からなるゲート電極を形成する工程と、前記ゲート電極の両側下にソース領域及びドレイン領域を形成する工程と、をさらに有することを特徴としてもよい。
【００１１】
本発明の別の態様に係る半導体装置の製造方法は、不純物が導入され、該不純物を活性化するための最終の熱処理が施されたポリシリコン膜の抵抗値と、前記最終の熱処理に続く降温処理の温度条件との関係を予め調べておき、前記ポリシリコン膜の抵抗値が予め設定した値となるように前記降温処理の温度条件を調整することを特徴とする。
【発明の効果】
【００１２】
本発明の一態様によれば、層間絶縁膜を形成した後で、不純物を活性化させるための最終の熱処理を行い、続いて、該不純物を不活性化させるための降温処理を行う。これにより、ポリシリコン膜中の不純物濃度や濃度プロファイルを変更しなくても、降温処理の温度条件（例えば、アンロード温度、降温レート等の温度プロファイル）を調整することにより、ポリシリコン膜の抵抗値を容易にコントロールすることができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】実施形態に係る熱処理工程及び降温処理工程の温度プロファイルを示すグラフである。
【図１２】容量素子７０の容量値とアンロード温度との関係を示す図である。
【図１３】ＭＯＳトランジスタ８０の閾値電圧Ｖｔｈとアンロード温度との関係を示す図である。
【図１４】抵抗素子９０の抵抗値とアンロード温度との関係を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（製造方法）
図１〜図１０は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
図１に示すように、まず始めにシリコン（Ｓｉ）基板１を用意する。次に、シリコン基板１の表面を例えば熱酸化して、シリコン酸化膜（ＳｉＯ２）３を形成する。そして、例えばＬＯＣＯＳ法又はＳＴＩ法により、シリコン基板１上に素子分離用のフィールド酸化膜５を形成する。例えば、シリコン基板１のＰＩＰ形成領域と抵抗素子形成領域とにフィールド酸化膜５を形成する。また、シリコン基板１のトランジスタ形成領域にはフィールド酸化膜５は形成しない。次に、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、シリコン基板１の上方全面にポリシリコン膜７を形成する。ポリシリコン膜７の厚さは数百ｎｍである。
【００１５】
次に、図２に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜７上にレジストパターン９を形成する。このレジストパターン９は、ＰＩＰ形成領域と抵抗素子形成領域とを部分的に開口し、それ以外の領域を覆う形状を有する。そして、このレジストパターン９をマスクに用いて、ポリシリコン膜７にヒ素又はボロン等の不純物をイオン注入する。これにより、ポリシリコン膜７のレジストパターン９下から露出している部分の抵抗値（シート抵抗）を、例えば数十〜数百Ω／ｓｑまで低減する。その後、レジストパターン９をアッシングして除去する。
【００１６】
次に、図３に示すように、ポリシリコン膜７の表面を熱酸化して、シリコン酸化膜１１を形成する。この熱酸化の条件は、例えば９００℃、３０分である。これにより、シリコン酸化膜１１を数十ｎｍ（例えば、２０ｎｍ）の厚さに形成する。そして、例えばＬＰＣＶＤ法を用いて、シリコン酸化膜１１上にシリコン窒化膜（Ｓｉ３Ｎ４）１３を形成する。シリコン窒化膜１３の厚さは、例えば数十ｎｍである。
【００１７】
次に、図４に示すように、フォトリソグラフィ技術を用いて、シリコン窒化膜１３上にレジストパターン２１を形成する。そして、このレジストパターン２１をマスクに用いて、シリコン窒化膜１３と、シリコン酸化膜１１と、ポリシリコン膜７とを順次エッチングし、これらを予め設定した（即ち、所定の）形状及び寸法に加工する。これにより、ＰＩＰ形成領域では、ポリシリコン膜７からなる下部電極７Ａと、シリコン酸化膜１１及びシリコン窒化膜１３とからなる誘電体２３とを形成する。また、抵抗素子形成領域では、ポリシリコン膜７からなる抵抗体７Ｂを形成する。
なお、トランジスタ形成領域では、シリコン窒化膜１３と、シリコン酸化膜１１と、ポリシリコン膜７とを除去して、シリコン酸化膜３の表面を露出させる。その後、レジストパターン２１をアッシングして除去する。
【００１８】
次に、図５に示すように、例えばＬＰＣＶＤ法を用いて、シリコン基板１の上方全面にキャップ（ＣＡＰ）酸化膜３１を形成する。キャップ酸化膜３１は、例えばシリコン酸化膜である。
次に、図６に示すように、フォトリソグラフィ技術を用いて、キャップ酸化膜３１上にレジストパターン３３を形成する。そして、このレジストパターン３３をマスクに用いて、ＰＩＰ形成領域のキャップ酸化膜３１をエッチングして、シリコン窒化膜１３の表面を露出させる。なお、抵抗素子形成領域のキャップ酸化膜３１はレジストパターン３３で覆われているので、エッチングされずにそのまま残る。また、トランジスタ形成領域のシリコン酸化膜３もレジストパターン３３で覆われており、エッチング雰囲気に晒されることはない。その後、レジストパターン３３をアッシングして除去する。
【００１９】
次に、シリコン基板１を例えばフッ酸を含む薬液で洗浄して、トランジスタ形成領域のシリコン酸化膜３を除去する。そして、シリコン基板１に熱酸化処理を施す。これにより、図７に示すように、トランジスタ形成領域にゲート酸化膜４１を形成する。続いて、例えばＬＰＣＶＤ法を用いて、シリコン基板１の上方全面にポリシリコン膜４３を形成する。また、このポリシリコン膜４３には、例えばｉｎ−ｓｉｔｕで、或いはイオン注入技術を用いて、下部電極７Ａと同様に、ヒ素又はボロン等の不純物を導入する。これにより、ポリシリコン膜４３の抵抗値（シート抵抗）を低減する。
【００２０】
なお、このポリシリコン膜４３に対する不純物の導入は省略することも可能である。その場合でも、後述の図９に示すソース領域５１及びドレイン領域５２を形成する際のイオン注入工程で、マスクとして用いる上部電極４３Ａ及びゲート電極４３Ｂにそれぞれ不純物を導入することができ、その抵抗値を低減することができる。
次に、図８に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜４３上にレジストパターン４５を形成する。そして、このレジストパターン４５をマスクに用いて、ポリシリコン膜４３をエッチングし、これらを予め設定した（即ち、所定の）形状及び寸法に加工する。これにより、ＰＩＰ形成領域では、ポリシリコン膜４３からなる上部電極４３Ａを形成する。また、トランジスタ形成領域では、ポリシリコン膜４３からなるゲート電極４３Ｂを形成する。なお、抵抗素子形成領域では、ポリシリコン膜４３を除去して、キャップ酸化膜３１を露出させる。その後、レジストパターン４５をアッシングして除去する。
【００２１】
次に、図９に示すように、例えばゲート電極４３Ｂをマスクに用いて、トランジスタ形成領域のシリコン基板１に不純物をイオン注入して、ソース領域５１及びドレイン領域５２を形成する。トランジスタ形成領域にＮ型ＭＯＳトランジスタを形成する場合は、例えばリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ソース領域５１及びドレイン領域５２として、Ｎ＋拡散層を形成する。また、トランジスタ形成領域にＰ型ＭＯＳトランジスタを形成する場合は、例えばボロン等のＰ型不純物をイオン注入する。これにより、ソース領域５１及びドレイン領域５２として、Ｐ＋拡散層を形成する。
【００２２】
次に、ソース領域５１及びドレイン領域５２のＮ型不純物、又はＰ型不純物を活性化するための熱処理をシリコン基板１に施す。この熱処理は、例えば、熱処理温度が８００℃〜１１００℃、熱処理時間が１０〜６０秒である。また、この熱処理により、ポリシリコン膜からなる下部電極７Ａ、上部電極４３Ａ、ゲート電極４３Ｂ、抵抗体７Ｂの各々において、導入されているＮ型不純物、又はＰ型不純物も活性化される。
【００２３】
次に、図１０に示すように、例えばＣＶＤ法を用いて、シリコン基板１の上方全面に層間絶縁膜５５を形成する。層間絶縁膜５５は、例えばＢＰＳＧ（Boron Phosphorus Silicon Glass）膜である。そして、ＢＰＳＧ膜等の層間絶縁膜５５を成膜した後で、この層間絶縁膜５５の平坦化や緻密化のために、層間絶縁膜５５を含むシリコン基板１全体に熱処理を施す。この熱処理の条件は、例えば、熱処理温度が６００〜９５０℃、熱処理時間が１０分以上である。
【００２４】
次に、下部電極７Ａ、上部電極４３Ａ、ゲート電極４３Ｂ、抵抗体７Ｂ等に導入されているＮ型不純物又はＰ型不純物を活性化させるための最終の熱処理を行う（熱処理工程）。この熱処理工程では、例えばシリコン基板１を炉内に搬入（ロード）して、下部電極７Ａ、上部電極４３Ａ、ゲート電極４３Ｂ、抵抗体７Ｂを含むシリコン基板１全体に最終の熱処理を施す。最終の熱処理は、熱処理温度が８００℃以上１１００℃以下（８００℃〜１１００℃）で、熱処理時間が１０秒以上６０秒以下（１０〜６０秒）である。
【００２５】
また、この熱処理工程に続いて、Ｎ型不純物、又はＰ型不純物を不活性化するための降温処理を行う（降温処理工程）。降温処理工程では、炉内で最終の熱処理が施されたシリコン基板を８００〜１１００℃の熱処理温度から所定の温度まで降温させ、その後、炉内から搬出（アンロード）する。熱処理工程と降温処理工程について、一例を挙げてより具体的に説明する。
【００２６】
図１１は、本発明の実施形態に係る熱処理工程及び降温処理工程の温度プロファイルを示すグラフである。図１１の横軸は時間（ｍｉｎ）であり、縦軸は温度（℃）を示す。
図１１に示すように、熱処理工程では、層間絶縁膜５５を形成した後のシリコン基板１を、例えば４００℃の炉内にロードする。次に、炉内でシリコン基板１を一定時間放置して、シリコン基板１の温度を安定化させる（スタビライズ）。スタビライズの後、炉内を加熱して、シリコン基板１を４００℃から例えば８５０℃まで昇温させる（昇温プロセス）。昇温プロセスの所要時間は例えば２０分であり、昇温レートは例えば２２．５℃／分である。また、昇温プロセスの後で、例えば８５０℃で１０分間、シリコン基板１に最終の熱処理を施す。ここまでの昇温プロセス及びそれに続く最終の熱処理が、本実施形態の熱処理工程である。
【００２７】
次に、図１１に示すように、熱処理工程に続いて降温工程を行う。降温工程の所要時間は、熱処理工程の所要時間よりも長い。降温工程は、熱処理工程よりも長時間（例えば、２４０分）をかけて、例えば８５０℃から４００℃まで炉内の温度を降温する。降温レートは、例えば約１．９℃／分である。降温工程で炉内の温度を例えば４００℃まで下げた後、シリコン基板１を炉内からアンロードする。
【００２８】
このように、本実施形態では、不純物を活性化するための最終の熱処理を行った後で、不純物を不活性化するための降温処理を行う。これにより、降温処理を行わない場合と比べて、ポリシリコン膜からなる下部電極７Ａ、上部電極４３Ａ、ゲート電極４３Ｂ、抵抗体７Ｂの各々の抵抗値を上昇させることができる。また、この降温処理では、アンロード時の炉内温度（以下、アンロード温度）や降温レートを調整することで、ポリシリコン膜７、４３毎に、下部電極７Ａ、抵抗体７Ｂ、上部電極４３Ａ及びゲート電極４３Ｂの各々の抵抗値をコントロールすることができる。
【００２９】
なお、不純物を導入したポリシリコン膜の抵抗値と、アンロード温度とについて、本発明者は実験を行ってその相関を確認している。実験結果は、後述の実施例で示す。
上記のように、熱処理工程と降温処理工程とを行った後は、層間絶縁膜５５を貫いて、下部電極７Ａと、上部電極４３Ａと、ゲート電極４３Ｂと、ソース領域５１と、ドレイン領域５２と、抵抗体７Ｂとにそれぞれ電気的に接続する複数のプラグ電極等（図示せず）を形成する。このような工程を経て、ＰＩＰ構造の容量素子７０と、ＭＯＳトランジスタ８０と、抵抗素子９０とを同一のシリコン基板１に備える半導体装置が完成する。
【００３０】
図１０に示すように、容量素子７０は、ＰＩＰ形成領域のフィールド酸化膜５上に形成された下部電極７Ａと、下部電極７Ａ上に形成された誘電体２３と、誘電体２３上に形成された上部電極４３Ａとを有する。また、ＭＯＳトランジスタ８０は、トランジスタ形成領域のシリコン基板１表面に形成されたゲート酸化膜４１と、ゲート酸化膜４１上に形成されたゲート電極４３Ｂと、ゲート電極４３Ｂの両側下のシリコン基板１に形成されたソース領域５１及びドレイン領域５２を有する。抵抗素子９０は、抵抗素子形成領域のフィールド酸化膜５上に形成された抵抗体７Ｂを有する。
【００３１】
この実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、フィールド酸化膜５又はゲート酸化膜４１が本発明の「絶縁膜」に対応している。また、ポリシリコン膜７又はポリシリコン膜４３が本発明の「ポリシリコン膜」に対応している。或いは、ポリシリコン膜７が本発明の「第１のポリシリコン膜」に対応し、ポリシリコン膜４３が本発明の「第２のポリシリコン膜」に対応していてもよい。シリコン酸化膜１１が本発明の「熱酸化膜」に対応している。
【００３２】
（実施形態の効果）
本発明の実施形態は以下の効果を奏する。
（１）層間絶縁膜５５を形成した後で、下部電極７Ａ、上部電極４３Ａ、ゲート電極４３Ｂ、抵抗体７Ｂ等に導入されている不純物を活性化させるための最終の熱処理を行い、続いて、該不純物を不活性化させるための降温処理を行う。これにより、例えば、ポリシリコン膜７（即ち、下部電極７Ａ及び抵抗体７Ｂ）中の不純物濃度や濃度プロファイルを変更しなくても、降温処理の温度条件（例えば、アンロード温度、降温レート）を調整することにより、ポリシリコン膜７の抵抗値を容易にコントロールすることができる。
（２）また、ポリシリコン膜７中の不純物濃度や濃度プロファイルを変更せずに済むため、第１のポリシリコン膜の酸化レートは変わらない。このため、容量素子７０の容量変化を防ぐことができる。
【００３３】
（３）また、容量素子７０の容量変化を防ぐために、容量素子７０と抵抗素子９０との間で、ポリシリコン膜７の不純物濃度や濃度プロファイルを別々にコントロールする必要もない。これにより、下部電極７Ａと抵抗体７Ｂとに対する不純物の導入を同一のフォトマスクによる同一工程で同時に行うことができるので、フォトマスクの追加を伴う工程数の増加を防ぐことができる。
【００３４】
（変形例）
上記の実施形態では、例えば図１１に示したように、昇温プロセスでは、４００℃から８５０℃まで昇温させる場合について説明した。しかしながら、本発明の実施形態において、昇温の到達温度は８５０℃に限定されるものではない。昇温の到達温度は熱処理温度と同じ温度、例えば、８００℃〜１１００℃の範囲内でもよい。このような場合であっても、実施形態の効果（１）〜（３）を奏する。
【実施例】
【００３５】
次に、実施例として、本発明者が行った実験とその結果について説明する。
本発明者は、実施形態で示した半導体装置の製造方法を下記の製造条件で行うと共に、容量素子７０の容量値、ＭＯＳトランジスタ８０の閾値電圧Ｖｔｈ及び抵抗素子９０の抵抗値と、降温処理の到達温度（即ち、アンロード温度）との関係を調べる実験を行った。
（製造条件）
［下部電極７Ａ、抵抗体７Ｂについて］
膜種：ポリシリコン膜  
厚さ：２００ｎｍ  
不純物種：ヒ素（Ａｓ＋）  
不純物の注入エネルギー：４０ｋｅＶ
不純物のドーズ量：１ｅ１６ａｔｏｍｓ／ｃｍ２
【００３６】
［シリコン酸化膜１１について］
熱酸化温度：９００℃  
熱酸化雰囲気：Ｏ２ 
熱酸化時間（膜厚）：２０ｍｉｎ（２０ｎｍ）
［上部電極４３Ａ、ゲート電極４３Ｂについて］
膜種：ポリシリコン膜  
厚さ：２００ｎｍ  
不純物種：リン（Ｐ＋）  
【００３７】
［熱処理と、それに続く降温処理について］
条件１：４００℃でロード／８３０℃、Ｎ２、１０ｍｉｎの条件で熱処理／４００℃でアンロード（降温処理あり）
条件２：４００℃でロード／８３０℃、Ｎ２、１０ｍｉｎの条件で熱処理／８３０℃でアンロード（降温処理なし）
【００３８】
（実験結果１）
図１２は、容量素子７０の容量値とアンロード温度との関係を示す図である。図１２の横軸はアンロード温度（℃）を示し、縦軸は容量値（ｆＦ／μｍ２）を示す。
図１２に示すように、アンロード温度が４００℃（降温処理あり）の場合と、アンロード温度が８３０℃（降温処理なし）の場合とで、容量素子７０の容量値はほぼ同じ値であった。即ち、実施形態で示した半導体装置の製造方法において、降温処理の有無は、容量素子７０の容量値に影響を与えない、ということがわかった。
【００３９】
（実験結果２）
図１３は、ＭＯＳトランジスタ８０の閾値電圧Ｖｔｈとアンロード温度との関係を示す図である。図１３の横軸はアンロード温度（℃）を示し、縦軸は閾値電圧Ｖｔｈ（Ｖ）を示す。
図１３に示すように、アンロード温度が４００℃（降温処理あり）の場合と、アンロード温度が８３０℃（降温処理なし）の場合とで、ＭＯＳトランジスタ８０の閾値電圧はほぼ同じ値であった。即ち、実施形態で示した半導体装置の製造方法において、降温処理の有無は、ＭＯＳトランジスタ８０の閾値電圧Ｖｔｈに影響を与えない、ということがわかった。
【００４０】
（実験結果３）
図１４は、抵抗素子９０の抵抗値とアンロード温度との関係を示す図である。図１４の横軸はアンロード温度（℃）を示し、縦軸は抵抗値（Ω／ｓｑ）を示す。なお、この実験では、下記の条件３を追加した。
条件３：４００℃でロード／８３０℃、Ｎ２、１０ｍｉｎの条件で熱処理／６００℃でアンロード（降温処理あり）
図１４に示すように、抵抗素子９０の抵抗値（シート抵抗）は、アンロード温度が４００℃（降温処理あり）の場合が最も高く、次いで、アンロード温度が６００℃（降温処理あり）の場合、アンロード温度が８３０℃（降温処理あり）の場合、の順で高かった。アンロード温度が低いほど、抵抗素子９０の抵抗値が高くなる傾向がある、ということがわかった。
【００４１】
（結論）
以上の結果から、本発明の実施形態においては、高濃度不純物の不活性化により、容量素子７０の容量値、ＭＯＳトランジスタ８０の閾値電圧Ｖｔｈ等の特性を変化させることなく、抵抗素子９０の抵抗値をコントロールすることができる、ということを確認した。
【００４２】
本発明の実施形態では、例えば図１４に示したような関係、即ち、不純物を活性化するための最終の熱処理が施され、続いて、該不純物を不活性化するための降温処理が施されたポリシリコン膜７の抵抗値と、降温処理の温度条件（一例として、アンロード温度。但し、これに限定されず、降温処理の温度プロファイルでもよい。）との関係を予め調べておく。そして、ポリシリコン膜７の抵抗値が予め設定した値となるように降温処理の温度条件を設定する。この温度条件の設定は、例えば、半導体装置の設計段階で製品の種類毎に一括で行ってもよいし、半導体装置の製造段階で降温処理のバッチ毎に行ってもよい。何れの場合も、容量素子７０の容量値、ＭＯＳトランジスタ８０の閾値電圧Ｖｔｈ等の特性を変化させることなく、抵抗素子９０の抵抗値をコントロールすることができる。
【００４３】
（その他）
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。
【符号の説明】
【００４４】
１  シリコン基板
３  シリコン酸化膜
５  フィールド酸化膜
７、４３  ポリシリコン膜
７Ａ  下部電極
７Ｂ  抵抗体
９、２１、３３、４５  レジストパターン
１１  シリコン酸化膜
１３  シリコン窒化膜
２３  誘電体
３１  キャップ酸化膜
４１  ゲート酸化膜
４３Ａ  上部電極
４３Ｂ  ゲート電極
５１  ソース領域
５２  ドレイン領域
５５  層間絶縁膜
７０  容量素子
８０  ＭＯＳトランジスタ
９０  抵抗素子
【図１】
2014179370.tif 000003
【図２】
2014179370.tif 000004
【図３】
2014179370.tif 000005
【図４】
2014179370.tif 000006
【図５】
2014179370.tif 000007
【図６】
2014179370.tif 000008
【図７】
2014179370.tif 000009
【図８】
2014179370.tif 000010
【図９】
2014179370.tif 000011
【図１０】
2014179370.tif 000012
【図１１】
2014179370.tif 000013
【図１２】
2014179370.tif 000014
【図１３】
2014179370.tif 000015
【図１４】
2014179370.tif 000016