(57)【要約】【課題】  磁性層を微細化した場合でも、十分な熱擾乱定数を確保する。【解決手段】  磁気記憶素子１０は、膜面に垂直方向の磁気異方性を有し、磁化方向が可変の記憶層１２と、膜面に垂直方向の磁気異方性を有し、磁化方向が不変の参照層１４と、記憶層１２及び参照層１４に挟まれたトンネルバリア層１３とを含む。記憶層１２は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成される。記憶層１２の両界面に複数の酸素原子が存在する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
膜面に垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、
膜面に垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、
前記記憶層及び前記参照層に挟まれたトンネルバリア層と、
を具備し、
前記記憶層は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成され、
前記トンネルバリア層と前記記憶層との界面と、前記記憶層の前記トンネルバリア層と反対側の主面とに複数の酸素原子が存在することを特徴とする磁気記憶素子。
【請求項２】
膜面に垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、
膜面に垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、
前記記憶層及び前記参照層に挟まれたトンネルバリア層と、
を具備し、
前記記憶層は、複数の磁性層が積層されて構成され、
前記複数の磁性層の各々は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成され、
前記トンネルバリア層と前記記憶層との界面と、前記複数の磁性層の界面とに複数の酸素原子が存在することを特徴とする磁気記憶素子。
【請求項３】
前記トンネルバリア層は、酸化物から構成されることを特徴とする請求項１又は２に記載の磁気記憶素子。
【請求項４】
前記トンネルバリア層は、酸化マグネシウム（ＭｇＯ）から構成されることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶素子。
【請求項５】
前記記憶層は、柱状構造又は粒状構造を有することを特徴とする請求項１乃至４のいずれかに記載の磁気記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶素子に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、２つの磁性層の磁化状態により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。
【０００３】
ＭＲＡＭを実用化するには、大容量化、及びチップサイズの縮小化が必要である。このような要求を実現するには、メモリセルアレイのさらなる微細化、すなわちＭＴＪ素子のさらなる微細化が望まれる。
【０００４】
ＭＴＪ素子が情報を安定して長時間保持するためには、磁性層が所定の熱擾乱定数を有していることが必要である。よって、ＭＴＪ素子を微細化した場合でも、十分な熱擾乱定数を確保する必要がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Jeong-Heon Park et al., “Enhancement of data retention and write current scaling for sub-20nm STT-MRAM by utilizing dual interfaces for perpendicular magnetic anisotropy”, 2012 Symposium on VLSI Technology Digest of Technical Papers, pp.57-58
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、磁性層を微細化した場合でも、情報を長時間保持するための十分な熱擾乱定数を確保することが可能な磁気記憶素子を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気記憶素子は、膜面に垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、膜面に垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、前記記憶層及び前記参照層に挟まれたトンネルバリア層とを具備し、前記記憶層は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成され、前記トンネルバリア層と前記記憶層との界面と、前記記憶層の前記トンネルバリア層と反対側の主面とに複数の酸素原子が存在する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＭＴＪ素子の断面図。
【図２】記憶層の他の構成例を示す断面図。
【図３】記憶層の他の構成例を示す断面図。
【図４】ＭＴＪ素子の抵抗状態と書き込み電流との関係を説明する図。
【図５】第２の実施形態に係る記憶層の断面図。
【図６】記憶層の他の構成例を示す断面図。
【図７】第３の実施形態に係るＭＲＡＭの回路図。
【図８】ＭＲＡＭの断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係るＭＴＪ素子（磁気記憶素子）１０の断面図である。ＭＴＪ素子１０は、下から順に、下地層１１、記憶層１２、非磁性層（トンネルバリア層）１３、参照層１４、ハードマスク層１５が積層されて構成されている。なお、記憶層１２と参照層１４との積層順序は逆転していても構わない。図中の矢印は、磁化の様子を表している。ＭＴＪ素子１０の平面形状については特に制限はなく、例えば円や楕円である。
【００１１】
記憶層１２及び参照層１４はそれぞれ、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子１０は、記憶層１２及び参照層１４の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化ＭＴＪ素子である。
【００１２】
記憶層１２は、磁化方向が可変である（反転する）。参照層１４は、磁化方向が不変である（固着している）。参照層１４は、記憶層１２よりも十分大きな垂直磁気異方性エネルギーを持つように設計される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層１２の磁化反転電流を小さくし、参照層１４の磁化反転電流を記憶層１２のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層１２と磁化方向が不変の参照層１４とを備えたＭＴＪ素子１０を実現できる。
【００１３】
トンネルバリア層１３は、非磁性体から構成され、非磁性金属、半導体、絶縁体などを用いることができる。トンネルバリア層１３としては、例えば、酸化マグネシウム（ＭｇＯ）が用いられる。
【００１４】
下地層１１は、例えば非磁性金属からなり、記憶層１２の結晶配向を制御するために設けられている。ハードマスク層１５は、例えば金属からなり、ＭＴＪ素子１０を加工する際のマスクとして用いられる。ハードマスク層１５は、上部電極としての役割も果たすように構成してもよい。ハードマスク層１５としては、タンタル（Ｔａ）などを用いることができる。
【００１５】
磁性層の磁気異方性エネルギーＫｕは、以下の式で表される。  
Ｋｕ＝Ｋｓ・Ｓ−２πＭｓ２（３Ｎａ−１／２）
Ｋｓは界面磁気異方性定数、Ｓは磁性層の面積、Ｍｓは飽和磁化、Ｎａは反磁界係数である。上記式から、磁性層の面積Ｓが小さくなると、磁気異方性エネルギーＫｕが小さくなることが分かる。
【００１６】
磁性層の熱擾乱定数は、“Ｋｕ／（ＫＢ・Ｔ）”で表される。ＫＢはボルツマン定数、Ｔは温度である。よって、磁性層の磁気異方性エネルギーＫｕが小さくなると、磁性層の熱擾乱定数が小さくなることが分かる。磁性層の熱擾乱定数が小さくなると、磁性層が磁化状態を保持することが困難となり、すなわち、ＭＴＪ素子１０においては情報を保持することが困難となる。よって、ＭＴＪ素子１０を微細化した場合でも十分な熱擾乱定数を確保するには、記憶層１２の磁気異方性エネルギーを大きくすることが重要となる。
【００１７】
本実施形態では、記憶層１２をコバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金、例えばＣｏＦｅＢで構成し、トンネルバリア層１３を酸化物、例えば酸化マグネシウム（ＭｇＯ）で構成する。この時、コバルト（Ｃｏ）及び鉄（Ｆｅ）と酸素とのｐ軌道が結合することで、コバルト（Ｃｏ）及び鉄（Ｆｅ）のｄ電子軌道の対称性が崩れ、この結果、記憶層１２に垂直磁気異方性が誘起されると考えられる。
【００１８】
そこで、本実施形態では、記憶層１２（或いは記憶層１２に含まれる磁性層）の両界面の各々に複数の酸素原子（Ｏ）を挿入する。そして、記憶層１２の両界面から垂直磁気異方性を誘起することで、記憶層１２の垂直磁気異方性エネルギーを増加させる。
【００１９】
図１のうち右側の図は、記憶層１２及びトンネルバリア層１３を拡大した図である。図１に示すように、記憶層１２の両界面（記憶層１２とトンネルバリア層１３との界面、及び記憶層１２と下地層１１との界面）の各々には、複数の酸素原子（Ｏ）が挿入されている。記憶層１２は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成され、例えばＣｏＦｅＢから構成される。なお、トンネルバリア層１３が酸化物で構成されている場合は、トンネルバリア層１３を構成する酸素原子が記憶層１２とトンネルバリア層１３との界面に存在しているので、記憶層１２とトンネルバリア層１３との界面に新たに酸素原子を挿入する必要はない。一方、トンネルバリア層１３を酸化物以外の非磁性体で構成してもよい。この場合は、トンネルバリア層１３が複数の酸素原子を含んでいないので、記憶層１２とトンネルバリア層１３との界面に複数の酸素原子を挿入する。
【００２０】
下地層１１を酸素原子を含む非磁性層で構成してもよい。この場合、下地層１１を構成する酸素原子が記憶層１２と下地層１１との界面に存在しているので、記憶層１２と下地層１１との界面に新たに酸素原子を挿入する必要はない。
【００２１】
図１の構成を換言すると、記憶層１２とトンネルバリア層１３との界面、及び記憶層１２と下地層１１との界面の各々には、酸素原子を含む層１６が設けられている。酸素原子を含む層１６は、ＣｏＦｅＢ及び酸素原子を主成分として構成される。
【００２２】
図２は、記憶層１２の他の構成例である。記憶層１２は、ｎ層の磁性層１２−１〜１２−ｎが積層されて構成されている。ｎは２以上の自然数である。磁性層１２−１〜１２−ｎの各々は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成され、例えばＣｏＦｅＢから構成される。
【００２３】
最上層の磁性層１２−１とトンネルバリア層１３との界面、及び最下層の磁性層１２−ｎと下地層１１との界面の各々には、複数の酸素原子が挿入されている。同様に、磁性層１２−１〜１２−ｎの界面の各々には、複数の酸素原子が挿入されている。なお、トンネルバリア層１３が酸化物で構成されている場合は、トンネルバリア層１３を構成する酸素原子がトンネルバリア層１３と磁性層１２−１との界面に存在しているので、トンネルバリア層１３と磁性層１２−１との界面に新たに酸素原子を挿入する必要はない。同様に、下地層１１を酸素原子を含む非磁性層で構成した場合は、下地層１１を構成する酸素原子が磁性層１２−ｎと下地層１１との界面に存在しているので、磁性層１２−ｎと下地層１１との界面に新たに酸素原子を挿入する必要はない。
【００２４】
図２の構成を換言すると、磁性層１２−１とトンネルバリア層１３との界面、磁性層１２−１〜１２−ｎの界面、及び磁性層１２−ｎと下地層１１との界面の各々には、酸素原子を含む層１６が設けられている。酸素原子を含む層１６は、ＣｏＦｅＢ及び酸素原子を主成分として構成される。
【００２５】
図３は、記憶層１２のさらに他の構成例である。下地層１１の材料やＭＴＪ素子１０の製造工程によっては、磁性層１２−ｎと下地層１１との界面に酸素原子を挿入するのが好ましくない場合も考えられる。図３の構成例では、磁性層１２−ｎと下地層１１との界面に酸素原子を挿入していない。図３の構成でも、少なくとも磁性層１２−１〜１２−ｎの界面の各々には酸素原子が挿入されているため、複数の界面で垂直磁気異方性が誘起されるため、記憶層１２の垂直磁気異方性エネルギーを増加させることができる。図３のその他の構成は、図２と同じである。
【００２６】
本実施形態では、ＭＴＪ素子１０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子１０の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子１０は、記憶層１２と参照層１４との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。図４は、ＭＴＪ素子１０の抵抗状態と書き込み電流との関係を説明する図である。
【００２７】
図４（ａ）に示すように、ＭＴＪ素子１０に対して、記憶層１２から参照層１４へ向かう書き込み電流Ｉｗ１を流すと、記憶層１２と参照層１４との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子１０の抵抗値は最も低くなり、ＭＴＪ素子１０は低抵抗状態に設定される。ＭＴＪ素子１０の低抵抗状態を、例えばデータ“０”と規定する。
【００２８】
図４（ｂ）に示すように、ＭＴＪ素子１０に対して、参照層１４から記憶層１２へ向かう書き込み電流Ｉｗ２を流すと、記憶層１２と参照層１４との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子１０の抵抗値は最も高くなり、ＭＴＪ素子１０は高抵抗状態に設定される。ＭＴＪ素子１０の高抵抗状態を、例えばデータ“１”と規定する。
【００２９】
これにより、ＭＴＪ素子１０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子１０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００３０】
ＭＴＪ素子１０からデータを読み出す場合は、ＭＴＪ素子１０に読み出し電圧を印加し、この時にＭＴＪ素子１０に流れる読み出し電流に基づいてＭＴＪ素子１０の抵抗値を検知する。この読み出し電圧は、スピン注入によって記憶層１２が磁化反転する閾値よりも十分小さい値に設定される。
【００３１】
（効果）
以上詳述したように第１の実施形態では、ＭＴＪ素子（磁気記憶素子）１０は、記憶層１２、トンネルバリア層１３、及び参照層１４が積層されて構成され、記憶層１２は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成される。そして、トンネルバリア層１３と記憶層１２との界面と、記憶層１２のトンネルバリア層１３と反対側の主面とに複数の酸素原子を挿入するようにしている。或いは、記憶層１２は、複数の磁性層１２−１〜１２−ｎが積層されて構成され、複数の磁性層１２−１〜１２−ｎの各々は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成される。そして、トンネルバリア層１３と記憶層１２との界面と、複数の磁性層１２−１〜１２−ｎの界面とに複数の酸素原子を挿入するようにしている。
【００３２】
従って第１の実施形態によれば、記憶層１２の両界面、及び／又は記憶層１２を構成する複数の磁性層の界面において垂直磁気異方性が誘起される。これにより、記憶層１２を微細化した場合でも、ＭＴＪ素子１０が情報を安定して長時間保持するために十分な熱擾乱定数を確保することが可能である。この結果、ＭＴＪ素子１０は、情報を安定して長時間保持することができる。
【００３３】
また、酸素原子が挿入された界面の数に比例して垂直磁気異方性が増加する。これにより、複数の磁性層を積層して記憶層１２を構成することで、記憶層１２の熱擾乱定数をより大きくすることが可能である。
【００３４】
なお、上記実施形態では、記憶層１２の垂直磁気異方性エネルギーを増加させるための構成例を示しているが、記憶層１２の構造を参照層１４に適用することも可能である。すなわち、記憶層１２及び参照層１４の一方又は両方に対して、磁性層の両界面に酸素原子が存在するように構成することができる。
【００３５】
［第２の実施形態］
第２の実施形態は、記憶層１２（或いは記憶層１２に含まれる磁性層）を柱状構造（columnar structure）或いは粒状構造（granular structure）により構成するようにしている。
【００３６】
図５は、第２の実施形態に係る記憶層１２の断面図である。なお、図５では、記憶層１２及びトンネルバリア層１３のみを抽出して示している。図５に示す記憶層１２及びトンネルバリア層１３以外の構成は、第１の実施形態と同じである。
【００３７】
記憶層１２は、ｎ層の磁性層１２−１〜１２−ｎが積層されて構成されている。磁性層１２−１〜１２−ｎの各々は、柱状構造を有している。すなわち、磁性層１２−１〜１２−ｎの各々は、絶縁相（非磁性相）２１内に複数の磁性相２０が柱状に成長するようにして構成されている。複数の磁性相２０の各々は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成され、例えばＣｏＦｅＢから構成される。絶縁相２１は、例えばシリコン酸化物（ＳｉＯ２）から構成される。
【００３８】
また、第１の実施形態と同様に、磁性層１２−１とトンネルバリア層１３との界面、及び磁性層１２−１〜１２−ｎの界面の各々には、複数の酸素原子が挿入されている。このようにして記憶層１２を構成した場合でも、第１の実施形態と同様の効果を得ることができる。
【００３９】
図６は、記憶層１２の他の構成例である。記憶層１２は、ｎ層の磁性層１２−１〜１２−ｎが積層されて構成されている。磁性層１２−１〜１２−ｎの各々は、粒状構造を有している。すなわち、磁性層１２−１〜１２−ｎの各々は、絶縁相（非磁性相）２３内に複数の磁性相２２が粒状に成長するようにして構成されている。複数の磁性相２２の各々は、コバルト（Ｃｏ）及び鉄（Ｆｅ）を含む合金から構成され、例えばＣｏＦｅＢから構成される。絶縁相２３は、例えばシリコン酸化物（ＳｉＯ２）から構成される。
【００４０】
また、第１の実施形態と同様に、磁性層１２−１とトンネルバリア層１３との界面、及び磁性層１２−１〜１２−ｎの界面の各々には、複数の酸素原子が挿入されている。このようにして記憶層１２を構成した場合でも、第１の実施形態と同様の効果を得ることができる。
【００４１】
なお、第１の実施形態の図２のように、磁性層１２−ｎと下地層１１との界面に複数の酸素原子を挿入してもよい。また、第１の実施形態の図１と同様に、記憶層１２を単層の磁性層で構成してもよい。この場合、記憶層１２は、柱状構造或いは粒状構造を有する単層の磁性層から構成される。さらに、本実施形態の記憶層１２の構造を参照層１４に適用してもよい。
【００４２】
［第３の実施形態］
第３の実施形態は、前述したＭＴＪ素子１０を用いてＭＲＡＭ（磁気メモリ）を構成した場合の構成例である。ＭＴＪ素子１０としては、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子を用いることができる。
【００４３】
図７は、第３の実施形態に係るＭＲＡＭ３０の回路図である。ＭＲＡＭ３０は、マトリクス状に配列された複数のメモリセルＭＣを有するメモリセルアレイ３２を備えている。なお、図７には、（２×２）個のメモリセルＭＣを一例として示している。メモリセルアレイ３２には、それぞれが列（カラム）方向に延在するように、複数のビット線対ＢＬ，／ＢＬが配設されている。また、メモリセルアレイ３２には、それぞれが行（ロウ）方向に延在するように、複数のワード線ＷＬが配設されている。
【００４４】
ビット線とワード線との交差領域には、メモリセルＭＣが配置されている。各メモリセルＭＣは、ＭＴＪ素子１０、及び選択トランジスタ３１を備えている。選択トランジスタ３１としては、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。ＭＴＪ素子１０の一端は、ビット線ＢＬに接続されている。ＭＴＪ素子１０の他端は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ３１のソースは、ビット線／ＢＬに接続されている。
【００４５】
ワード線ＷＬには、ロウデコーダ３３が接続されている。ロウデコーダ３３は、ロウアドレスに基づいて、複数のワード線ＷＬのいずれか１本を選択する。
【００４６】
ビット線対ＢＬ，／ＢＬには、カラム選択回路３５を介して、書き込み回路３６及び読み出し回路３７が接続されている。カラム選択回路３５は、例えば、全ビット線に対応する数のＮチャネルＭＯＳＦＥＴを備えており、カラムデコーダ３４の指示に応じて、動作に必要なビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ３４は、カラムアドレスをデコードし、このデコード信号をカラム選択回路３５に送る。
【００４７】
書き込み回路３６は、外部から書き込みデータを受ける。書き込み回路３６は、書き込み対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに書き込み電圧を印加する。そして、選択メモリセルにビット線対ＢＬ，／ＢＬを介して書き込み電流を流すことで、選択メモリセルにデータを書き込む。
【００４８】
読み出し回路３７は、読み出し対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに読み出し電圧を印加する。そして、選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。読み出し回路３７によって読み出されたデータは、外部に出力される。
【００４９】
メモリセルＭＣへのデータの書き込みは、以下のように行われる。まず、データ書き込みを行うメモリセルＭＣを選択するために、この選択メモリセルＭＣに接続されたワード線ＷＬがロウデコーダ３３によって活性化される。これにより、選択トランジスタ３１がオンする。さらに、選択メモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬがカラムデコーダ３４によって選択される。
【００５０】
ここで、ＭＴＪ素子１０には、書き込みデータに応じて、双方向の書き込み電流のうち一方が供給される。具体的には、ＭＴＪ素子１０に図面の左から右へ書き込み電流を供給する場合、書き込み回路３６は、ビット線ＢＬに正の電圧を印加し、ビット線／ＢＬに接地電圧を印加する。また、ＭＴＪ素子１０に図面の右から左へ書き込み電流を供給する場合、書き込み回路３６は、ビット線／ＢＬに正の電圧を印加し、ビット線ＢＬに接地電圧を印加する。このようにして、メモリセルＭＣにデータ“０”、或いはデータ“１”を書き込むことができる。
【００５１】
次に、メモリセルＭＣからのデータ読み出しは、以下のように行われる。まず、書き込みの場合と同様に、選択メモリセルＭＣの選択トランジスタ３１がオンする。読み出し回路３７は、ＭＴＪ素子１０に、例えば図面の右から左へ流れる読み出し電流を供給する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。そして、読み出し回路３７は、読み出し電流に基づいて、ＭＴＪ素子１０の抵抗値を検出する。このようにして、ＭＴＪ素子１０に記憶されたデータを読み出すことができる。
【００５２】
次に、ＭＲＡＭ３０の構造例について説明する。図８は、ＭＲＡＭ３０の断面図である。Ｐ型半導体基板４１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層４２が設けられている。素子分離絶縁層４２に囲まれた素子領域（活性領域）には、選択トランジスタ３１としてのＮチャネルＭＯＳＦＥＴが設けられている。選択トランジスタ３１は、素子領域内に離間して形成されたソース領域４３及びドレイン領域４４と、ソース領域４３及びドレイン領域４４間のチャネル領域上に設けられたゲート絶縁膜４５と、ゲート絶縁膜４５上に設けられたゲート電極４６とを備えている。ゲート電極４６は、図７に示したワード線ＷＬとして機能する。ソース領域４３及びドレイン領域４４はそれぞれ、Ｎ型拡散領域から構成される。
【００５３】
ソース領域４３上には、コンタクトプラグ４７が設けられている。コンタクトプラグ４７上には、ビット線／ＢＬが設けられている。ドレイン領域４４上には、コンタクトプラグ４８が設けられている。コンタクトプラグ４８上には、引き出し電極４９が設けられている。引き出し電極４９上には、ＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、ビット線ＢＬが設けられている。半導体基板４１とビット線ＢＬとの間は、層間絶縁層５０で満たされている。
【００５４】
以上詳述したように第３の実施形態によれば、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子１０を用いてＭＲＡＭ３０を構成することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１０…ＭＴＪ素子、１１…下地層、１２…記憶層、１３…トンネルバリア層、１４…参照層、１５…ハードマスク層、１６…酸素を含む層、２０，２２…磁性相、２１，２３…絶縁相、３０…ＭＲＡＭ、３１…選択トランジスタ、３２…メモリセルアレイ、３３…ロウデコーダ、３４…カラムデコーダ、３５…カラム選択回路、３６…書き込み回路、３７…読み出し回路、４１…半導体基板、４２…素子分離絶縁層、４３…ソース領域、４４…ドレイン領域、４５…ゲート絶縁膜、４６…ゲート電極、４７，４８…コンタクトプラグ、４９…引き出し電極、５０…層間絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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