(57)【要約】【課題】複合ウエハ基板の半導体層に形成された溝内に充填体を容易に充填することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、以下の工程を備えている。半導体支持基板１と、半導体支持基板１上に配置された埋め込み絶縁膜２と、埋め込み絶縁膜２上に配置された半導体層３とを有する複合ウエハ基板４が準備される。複合ウエハ基板４の半導体層３の表面から埋め込み絶縁膜２に至る途中の位置まで半導体層３に溝１１が形成される。少なくとも溝１１の側面と底面とを覆うように絶縁膜２３が形成される。ドライエッチングによって、溝１１の側面に絶縁膜２３が残されつつ、溝１１が埋め込み絶縁膜２に達するように溝１１の底面を覆う絶縁膜２３と、溝１１の底面と埋め込み絶縁膜２との間の半導体層３とが除去される。【選択図】図１０
2014022593.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板と、前記半導体支持基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを有する複合ウエハ基板を準備する工程と、
前記複合ウエハ基板の前記半導体層の表面から前記埋め込み絶縁膜に至る途中の位置まで前記半導体層に溝を形成する工程と、
少なくとも前記溝の側面と底面とを覆うように絶縁膜を形成する工程と、
ドライエッチングによって、前記溝の前記側面に前記絶縁膜を残しつつ、前記溝が前記埋め込み絶縁膜に達するように前記溝の前記底面を覆う前記絶縁膜と、前記溝の前記底面と前記埋め込み絶縁膜との間の前記半導体層とを除去する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記溝内に充填体を充填する工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝が前記埋め込み絶縁膜に達した後であって前記充填体が充填される前に、前記溝の前記側面に熱酸化膜を形成する工程をさらに備えた、請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体支持基板と、前記半導体支持基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された半導体層とを有する複合ウエハ基板を準備する工程と、
前記複合ウエハ基板の前記半導体層の表面から前記埋め込み絶縁膜に達する溝を第１のドライエッチングによって前記半導体層に形成する工程とを備え、
前記溝は、前記半導体層が前記埋め込み絶縁膜と接する部分において前記溝の他の部分よりも前記溝の幅方向に張り出した張り出し部を有するように前記第１のドライエッチングにより形成され、
さらに、少なくとも、前記張り出し部を充填し、かつ前記溝の側面と底面とを覆うように絶縁膜を化学的気相成長法により形成する工程とを備えた、半導体装置の製造方法。
【請求項５】
前記張り出し部に充填された前記絶縁膜を残すように前記絶縁膜を第２のドライエッチングによって除去する工程をさらに備えた、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜を第２のドライエッチングによって除去する工程は、前記埋め込み絶縁膜を露出させるように前記溝の底面を覆う前記絶縁膜を除去する工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記溝内に充填体を充填する工程をさらに備えた、請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記張り出し部を充填するように前記絶縁膜が形成された後であって前記充填体が充填される前に、前記溝の前記側面に熱酸化膜を形成する工程をさらに備えた、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置は前記半導体層の表面上に形成されたゲート電極を有し、
前記ゲート電極と、前記充填体とが同時に形成される、請求項２または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造装置の製造方法に関し、特に、複合ウエハ基板の半導体層に溝を形成する工程を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
複数のパワー素子および制御回路を１チップ上に集積する技術として、近年ではｐｎ分離の寄生防止の観点から、ＳＯＩ（Silicon  On  Insulator）基板を用いたトレンチ分離が使用されている。ＳＯＩ基板上に高耐圧集積回路を形成することで、ノイズによる干渉防止および寄生容量の低減などの効果が得られる。さらに、トレンチ分離を集積回路内の高耐圧端部およびチップの終端部に適用することで、チップサイズの縮小も可能となる。
【０００３】
たとえば、特開昭６１−５９８５２号公報（特許文献１）、特開平８−２３０２７号公報（特許文献２）および特開平１１−２９７８１５号公報（特許文献３）には、トレンチが形成されたＳＯＩ基板が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６１−５９８５２号公報
【特許文献２】特開平８−２３０２７号公報
【特許文献３】特開平１１−２９７８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通常、ＳＯＩ基板では、シリコンからなる半導体支持基板上に埋め込酸化膜が形成されており、埋め込み酸化膜上にシリコンからなる半導体層が形成されている。そして、トレンチは半導体層の表面から埋め込み酸化膜に達するように形成されている。
【０００６】
トレンチが形成される際、ドライエッチングによって半導体層を貫通するように形成されたトレンチの溝によって半導体層が互いに分離される。この際、半導体層は埋め込み酸化膜の近傍で帯電しやすくなる。ドライエッチングのエッチャントであるイオンが溝内を通って埋め込み酸化膜に到達すると、埋め込み酸化膜の近傍にて半導体層にイオンが引き付けられて横方向にエッチングが進む。これにより、溝の底部では溝の幅が広がるように張り出し部が形成される。この張り出し部が大きくなると、張り出し部に充填体を隙間なく充填することが困難となる。そのため、トレンチの溝内に充填体を埋め込むことが困難となる。
【０００７】
本発明は上記課題を鑑みてなされたものであり、その目的は、複合ウエハ基板の半導体層に形成された溝内に充填体を容易に充填することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、以下の工程を備えている。半導体支持基板と、半導体支持基板上に配置された埋め込み絶縁膜と、埋め込み絶縁膜上に配置された半導体層とを有する複合ウエハ基板が準備される。複合ウエハ基板の半導体層の表面から埋め込み絶縁膜に至る途中の位置まで半導体層に溝が形成される。少なくとも溝の側面と底面とを覆うように絶縁膜が形成される。ドライエッチングによって、溝の側面に絶縁膜が残されつつ、溝が埋め込み絶縁膜に達するように溝の底面を覆う絶縁膜と、溝の底面と埋め込み絶縁膜との間の半導体層とが除去される。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法によれば、ドライエッチングによって、溝の側面に絶縁膜が残されつつ、溝が埋め込み絶縁膜に達するように溝の底面を覆う絶縁膜と、溝の底面と埋め込み絶縁膜との間の半導体層とが除去される。
【００１０】
このため、絶縁膜をドライエッチングする条件で溝の底面を覆う絶縁膜と溝の底面と埋め込み絶縁膜との間の半導体層とを除去することができる。これにより、ドライエッチングのエッチャントであるイオンが溝内を通って埋め込み絶縁膜に到達した時点で、埋め込み絶縁膜の近傍において溝内でイオンが散乱することを抑制することができる。したがって、このイオンによって埋め込み絶縁膜の近傍の溝内において半導体層に張り出し部が形成されることを抑制することができる。これにより、半導体層に形成された溝内に充填体を容易に充填することができる。
【００１１】
また、ドライエッチングの際に、溝の側面に絶縁体が残されるため、絶縁体と埋め込み絶縁膜との間に半導体層が残される。この残された半導体層によって溝の幅は小さくなる。このため、充填体２４を充填する際に、埋め込み絶縁膜まで溝内に充填体を容易に充填することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１における半導体装置の製造方法の一工程を示す概略断面図である。
【図２】図１に示す工程の次の工程を示す概略断面図であって、図１のＰ１部の拡大図である。
【図３】図２に示す工程の次の工程を示す概略断面図である。
【図４】図３に示す工程の次の工程を示す概略断面図である。
【図５】図４に示す工程の次の工程を示す概略断面図である。
【図６】図５に示す工程の次の工程を示す概略断面図である。
【図７】図６に示す工程の次の工程を示す概略断面図である。
【図８】図７に示す工程の次の工程を示す概略断面図である。
【図９】図８に示す工程の次の工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の概略断面図である。
【図１１】図９のＰ２部の拡大図である。
【図１２】本発明の実施の形態１における変形例の半導体装置の製造方法の一工程を示す概略断面図であって、図６に示す工程の次の工程を示す図である。
【図１３】比較例の半導体装置の概略断面図である。
【図１４】比較例の半導体装置の製造方法の一工程を示す概略断面図であって、図１３のＰ３部に対応する部分の拡大図である。
【図１５】図１４に示す工程の次の工程を示す概略断面図である。
【図１６】図１５に示す工程の次の工程を示す概略断面図である。
【図１７】本発明の実施の形態２における半導体装置の製造方法の一工程を示す概略断面図であって、図１のＰ１部に対応する部分の拡大図である。
【図１８】図１７に示す工程の次の工程を示す概略断面図である。
【図１９】図１８に示す工程の次の工程を示す概略断面図である。
【図２０】図１９に示す工程の次の工程を示す概略断面図である。
【図２１】図２０に示す工程の次の工程を示す概略断面図である。
【図２２】本発明の実施の形態２における半導体装置の概略断面図である。
【図２３】本発明の実施の形態２における変形例の半導体装置の製造方法の一工程を示す概略断面図であって、図１９に示す工程の次の工程を示す図である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の工程図である。
【図２５】本発明の実施の形態３における半導体装置の製造方法の工程図である。
【図２６】本発明の実施の形態４における半導体装置の製造方法の工程図である。
【図２７】本発明の実施の形態４における半導体装置の製造方法の一工程を示す概略断面図である。
【図２８】図２７に示す工程の次の工程を示す概略断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本発明の実施の形態１の半導体装置の製造方法について説明する。以下、本発明を適用可能な半導体装置の一例であるＨＶＩＣ（High  Voltage  IC）について説明する。
【００１４】
図１を参照して、半導体支持基板１と、半導体支持基板１上に配置された埋め込み絶縁膜２と、埋め込み絶縁膜２上に配置された半導体層３とを有する複合ウエハ４が準備される。半導体支持基板１にはシリコン基板が適用され得る。半導体支持基板１の上面に埋め込み絶縁膜２が設けられる。埋め込み絶縁膜２には埋め込み酸化膜が適用され得る。埋め込み絶縁膜２の上面に半導体層３が張り合わされる。半導体層３にはたとえばｎ-シリコン基板が適用され得る。埋め込み絶縁膜２は半導体支持基板１と半導体層３とを誘電体分離する。
【００１５】
半導体層３にウエルが形成される。半導体層３の主表面にＬＯＣＯＳ（Local  Oxidation  of  Silicon）等による素子分離酸化膜８が形成される。半導体層３の主表面にソースおよびドレインとなるｎ+注入層５およびｐ+注入層６がそれぞれ形成される。また、半導体層３の主表面上にゲート電極９などの各種素子が形成されている。ゲート電極９はたとえばポリシリコン（多結晶シリコン）で形成される。
【００１６】
続いて、図２を参照して、半導体層３の主表面上にフォトレジスト２１およびＴＥＯＳ（Tetra  EthOxySilane）酸化膜２２が形成される。ハードマスク材料としてたとえばＣＶＤ（Chemical  Vapor  Deposition）によってＴＥＯＳ酸化膜２２が成膜される。フォトレジスト２１がＴＥＯＳ酸化膜２２上に形成され、写真製版技術によってパターニングされる。
【００１７】
図３を参照して、パターニングされたフォトレジスト２１をマスクとして、ハードマスク材料のＴＥＯＳ酸化膜２２が異方性のドライエッチングにてエッチングされる。その後、フォトレジスト２１は除去される。なお、この段階でフォトレジスト２１を必ずしも除去する必要はなく、後述する半導体層３のエッチング後に除去されてもよい。また、フォトレジスト２１が後述する半導体層３のエッチングに対して十分なレジスト耐性を有する場合、ハードマスクとしてＴＥＯＳ酸化膜２２を形成する必要はなく、半導体層３上に直接フォトレジスト２１がパターニングされればよい。
【００１８】
図４を参照して、パターニングされたＴＥＯＳ酸化膜２２をマスクとして、被エッチング層である半導体層３に対して異方性のシリコンエッチングが施され、溝１１が形成される。半導体層３の表面から埋め込み絶縁膜２に至る途中の位置まで半導体層３に溝１１が形成される。つまり、シリコンエッチングでは溝１１を埋め込み絶縁膜２まで到達させずに、溝１１と埋め込み絶縁膜２との間に残存部３１を残存させる。
【００１９】
残存部３１の膜厚はなるべく薄いほうが望ましい。残存部３１の膜厚は、製造ばらつきおよびエッチングの制御性を考慮して、たとえば１００ｎｍ程度とする。この際、埋め込み絶縁膜２が溝１１から露出しないため、溝１１内の半導体層３は帯電を抑えることが可能となる。
【００２０】
次に、図５を参照して、絶縁膜が少なくとも溝１１の側面と底面とを覆うように形成される。本実施の形態では、たとえばＣＶＤによって、絶縁膜としてのＴＥＯＳ酸化膜２３がＴＥＯＳ酸化膜２２および溝１１の側面および底面を覆うように成膜される。ＴＥＯＳ酸化膜２３は溝１１を閉塞しないような薄い膜厚で成膜される。ＴＥＯＳ酸化膜２３はたとえば５０ｎｍの膜厚で成膜される。
【００２１】
続いて、図６を参照して、異方性の酸化膜ドライエッチングが施され、ＴＥＯＳ酸化膜２３の一部および溝１１形成時に残存させた半導体層３の残存部３１が除去される。このドライエッチングによって、溝１１の側面にＴＥＯＳ酸化膜２３を残しつつ、溝１１が埋め込み絶縁膜２に達するように溝１１の底面を覆うＴＥＯＳ酸化膜２３と、溝１１の底面と埋め込み絶縁膜２との間の半導体層３（残存部３１）とが除去される。これにより、溝１１が埋め込み絶縁膜２に達する。この際、埋め込み絶縁膜２の一部がエッチングされることで凹部２ａが形成される。
【００２２】
この際、溝１１の側面ではＴＥＯＳ酸化膜２３は幾分かエッチングされるものの、ＴＥＯＳ酸化膜２３で覆われた半導体層３はエッチングされない。また、溝１１の底面ではＴＥＯＳ酸化膜２３がエッチングされる。さらに、半導体層３の残存部３１は酸化膜ドライエッチングの条件でエッチングされる。残存部３１の膜厚が薄いことによってエッチング時間は短くなる。このため、酸化膜ドライエッチングで露出する溝１１の側面の半導体層３では帯電が抑制される。
【００２３】
この結果、埋め込み絶縁膜２の近傍の溝１１内において半導体層３にドライエッチングのエッチャントであるイオンが引き付けられて横方向にエッチングが進むことが抑制される。また、この製造工程によって、溝１１内には凸部１１ａが形成される。
【００２４】
次に、図７を参照して、たとえばフッ酸系のウエットエッチングによって溝１１内の残存しているＴＥＯＳ酸化膜２３が除去される。そして、熱酸化によって溝１１内に熱酸化膜１３が形成される。熱酸化膜１３は溝１１が埋め込み絶縁膜２に達した後であって、後述する充填体２４が充填される前に溝１１の側面に形成される。この際、溝１１内に形成されていた凸部１１ａの角は丸まる。これにより、凸部１１ａでの電界集中を抑制することができる。
【００２５】
続いて、図８を参照して、たとえばＣＶＤ等によってポリシリコンおよびＴＥＯＳ酸化膜などの誘電体からなる充填体２４が半導体層３の主表面上に成膜される。これにより、溝１１内に充填体２４が充填される。
【００２６】
その後、図９を参照して、半導体層３の主表面の全面において、ポリシリコンおよび酸化膜のドライエッチングが施されて、溝１１内のみに充填体２４が形成される。これにより、トレンチ１０が形成される。
【００２７】
なお、充填体２４がＴＥＯＳ酸化膜で形成される場合は、ドライエッチングにて溝１１内のみに充填体２４を形成する必要はなく、充填体２４を残存させて後述する配線間誘電体層１０１の一部とすることもできる。
【００２８】
次に、図１０を参照して、半導体層３の主表面上に、必要な膜厚となるように配線間誘電体層１０１が成膜される。配線間誘電体層１０１上にメタル配線１０２が形成される。メタル配線１０２は配線間誘電体層１０１を貫通してソースおよびドレインとなるｎ+注入層５およびｐ+注入層６に接続される。その後、配線間誘電体層１０１およびメタル配線１０２を覆うように保護層１０３が形成される。
【００２９】
これにより、図１０に示す本実施の形態の半導体装置が製造される。本実施の形態の半導体装置では、半導体層３の主表面に沿う方向において、半導体層３はトレンチ１０によって分離されている。
【００３０】
図１１を参照して、本実施の形態の半導体装置では、溝１１の下端に凸部１１ａが形成されている。凸部１１ａは溝１１の中央に向かって突出するように形成されている。溝１１の凸部１１ａは、たとえば高さが１００ｎｍとなり、幅が５０ｎｍとなるように形成されている。
【００３１】
次に、図１２を参照して、本実施の形態の変形例について説明する。上記では、図７に示すように、溝１１内に残存しているＴＥＯＳ酸化膜２３をウエットエッチングで除去してから熱酸化膜１３が形成される場合について説明したが、溝１１内に残存しているＴＥＯＳ酸化膜２３をウエットエッチングで除去せずに熱酸化膜１３が形成されてもよい。
【００３２】
つまり、溝１１内の残存しているＴＥＯＳ酸化膜２３が、たとえば１０ｎｍのように薄い場合は、ＴＥＯＳ酸化膜２３をウエットエッチングにて除去せずに、熱酸化を施して溝１１と残存ＴＥＯＳ酸化膜２３との界面の半導体層３を酸化することで熱酸化膜１３が形成され得る。
【００３３】
次に、本実施の形態の作用効果について比較例と対比して説明する。
図１３を参照して、比較例の半導体装置は本実施の形態と対比してトレンチ１０の形状が異なっている。この相違点について説明する。図１４を参照して、比較例の半導体装置の製造方法では、フォトレジスト２１をマスクとして半導体層３にドライエッチングが施され、溝１１が形成される。
【００３４】
半導体層３をドライエッチングする条件は、半導体層３の下の埋め込み絶縁膜２をエッチングしないように埋め込み絶縁膜２に対して高い選択比を有している。この半導体層３をドライエッチングする条件では、ドライエッチングのエッチャントであるイオンが溝１１内を通って埋め込み絶縁膜２に到達した時点で、埋め込み絶縁膜２の近傍において溝１１内でイオンが散乱する。そして、このイオンが埋め込み絶縁膜２の近傍において溝１１内で半導体層３に引きつけられることで横方向にエッチングが進行する。これにより、溝１１の底部で溝１１の幅が広がるように張り出し部１１ｂが形成される。
【００３５】
図１５および図１６を参照して、溝１１内に充填体２４が充填される際、張り出し部１１ｂには十分に充填体２４が埋め込まれない。このため、比較例の半導体装置では、トレンチ１０の溝１１内に充填体２４を充填することは困難である。
【００３６】
また、図１３および図１６を参照して、たとえばトレンチ１０が数μｍの間隔で２本以上配置されている場合、張り出し部１１ｂによって、トレンチ１０に挟まれた半導体層３と埋め込み絶縁膜２との密着強度が低下する。このため、溝１１内に充填体２４を充填する際および熱処理を施す際に、熱応力および膜応力によって半導体層３が一方向に引っ張られて溝１１の幅が広がる。これにより、半導体層３の表面付近において溝１１と充填体２４との間に隙間が形成されることがある。また、埋め込み絶縁膜２および半導体層３にクラックが発生することがある。したがって、トレンチ１０の分離特性および信頼性が劣化する。
【００３７】
これに対して、本実施の形態の半導体装置の製造方法によれば、ドライエッチングによって、溝１１の側面にＴＥＯＳ酸化膜２３が残されつつ、溝１１が埋め込み絶縁膜２に達するように溝１１の底面を覆うＴＥＯＳ酸化膜２３と、溝１１の底面と埋め込み絶縁膜２との間の半導体層３とが除去される。
【００３８】
このため、ＴＥＯＳ酸化膜２３をドライエッチングする条件で溝１１の底面を覆うＴＥＯＳ酸化膜２３と溝１１の底面と埋め込み絶縁膜２との間の半導体層３とを除去することができる。これにより、ドライエッチングのエッチャントであるイオンが溝１１内を通って埋め込み絶縁膜２に到達した時点で、埋め込み絶縁膜２の近傍において溝１１内でイオンが散乱することを抑制することができる。したがって、このイオンによって埋め込み絶縁膜２の近傍の溝１１内において半導体層３に張り出し部１１ｂが形成されることを抑制することができる。これにより、半導体層３に形成された溝１１内に充填体２４を容易に充填することができる。
【００３９】
また、ドライエッチングの際に、溝１１の側面にＴＥＯＳ酸化膜２３が残されるため、ＴＥＯＳ酸化膜２３と埋め込み絶縁膜２との間に半導体層３が残される。この残された半導体層３によって溝１１の幅は小さくなる。このため、充填体２４を充填する際に、埋め込み絶縁膜２まで溝１１に充填体２４を容易に充填することができる。
【００４０】
また、半導体層３に張り出し部１１ｂが形成されることを抑制することができるため、埋め込み絶縁膜２と半導体層３との密着強度を向上させることができる。これにより、トレンチ１０の分離特性および信頼性の劣化を防ぐことが可能となる。
【００４１】
また、本実施の形態の半導体装置の製造方法によれば、溝１１内に充填体２４が充填されるため、充填体２４を充填する際に、埋め込み絶縁膜２まで溝１１に充填体２４を容易に充填することができる。
【００４２】
また、本実施の形態の半導体装置の製造方法によれば、溝１１が埋め込み絶縁膜２に達した後であって充填体２４が充填される前に、溝１１の側面に熱酸化膜１３が形成される。熱酸化膜１３によって溝１１の側面に形成された凸部１１ａの角が丸まることで、凸部１１ａでの電界集中を抑制することができる。
【００４３】
（実施の形態２）
本発明の実施の形態２では、特に言及しない限り、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。このことは以下の実施の形態についても同様である。
【００４４】
本実施の形態の半導体装置の製造方法について説明する。まず、実施の形態１と同様に、半導体支持基板１と、半導体支持基板１上に配置された埋め込み絶縁膜２と、埋め込み絶縁膜２上に配置された半導体層３とを有する複合ウエハ４が準備される。そして、ｎ+注入層５、ｐ+注入層６、素子分離酸化膜８およびゲート電極９が形成される。続いて、フォトレジスト２１をマスクとしてＴＥＯＳ酸化膜２２がエッチングされる。その後、フォトレジスト２１が除去される。
【００４５】
次に、図１７を参照して、パターニングされたＴＥＯＳ酸化膜２２をマスクとして、半導体層３に対して異方性のシリコンエッチングが施される。この第１のドライエッチングによって溝１１が形成される。溝１１は、半導体層３の表面から埋め込み絶縁膜２に達するように形成される。溝１１は、半導体層３が埋め込み絶縁膜２と接する部分において溝１１の他の部分よりも溝１１の幅方向に張り出した張り出し部１１ｂを有するように形成される。
【００４６】
溝１１が埋め込み絶縁膜２に到達した後は、埋め込み絶縁膜２のオーバーエッチング量を減らすようエッチングが制御される。そのためには、ＥＰＤ(End Point Detector)等を使用することが望ましい。また、この際、溝１１と埋め込み絶縁膜２との界面近傍の半導体層３には横方向へエッチングが進むが、オーバーエッチング量を減らしているため、張り出し部１１ｂの大きさを小さく抑えることができる。
【００４７】
続いて、図１８を参照して、ＣＶＤによってＴＥＯＳ酸化膜２３がＴＥＯＳ酸化膜２２および溝１１の側面および底面を覆うように成膜される。ＴＥＯＳ酸化膜２３は、少なくとも、張り出し部１１ｂを充填し、かつ溝１１の側面と底面とを覆うように化学的気相成長法（ＣＶＤ）により形成される。これにより、溝１１の他の部分より溝１１の幅方向にＴＥＯＳ酸化膜２３が埋め込まれる。これにより、張り出し部１１ｂにＴＥＯＳ酸化膜２３が充填された状態となる。ＴＥＯＳ酸化膜２３は張り出し部１１ｂに隙間なく埋め込まれていることが好ましい。
【００４８】
その後、図１９を参照して、異方性の酸化膜ドライエッチングが施され、ＴＥＯＳ酸化膜２３の一部が除去される。この第２のドライエッチングによって、ＴＥＯＳ酸化膜２３は張り出し部１１ｂに充填されたＴＥＯＳ酸化膜２３を残すように除去される。埋め込み絶縁膜２を露出させるように溝１１の底面を覆うＴＥＯＳ酸化膜が除去される。この際、埋め込み絶縁膜２の一部がエッチングされることで凹部２ａが形成される。また、異方性の酸化膜ドライエッチングでは横方向のエッチングの量はわずかである。
【００４９】
この酸化膜ドライエッチングを施すことで、溝１１上部の間口が広がり、後述する充填体２４の埋め込み性を向上させることができる。なお、この酸化膜ドライエッチングは、必ずしも埋め込み絶縁膜２まで達する必要はない。
【００５０】
次に、図２０を参照して、たとえばフッ酸系のウエットエッチングによって溝１１内の残存しているＴＥＯＳ酸化膜２３が除去されるが、張り出し部１１ｂに充填されたＴＥＯＳ酸化膜は残される。そして、熱酸化によって溝１１内に熱酸化膜１３が形成される。熱酸化膜１３は張り出し部１１ｂを充填するようにＴＥＯＳ酸化膜２３が形成された後であって後述する充填体２４が充填される前に溝１１の側面に形成される。この際、溝１１内に形成されていた張り出し部１１ｂの角は丸まる。これにより、張り出し部１１ｂでの電界集中を抑制することができる。
【００５１】
続いて、図２１を参照して、たとえばＣＶＤ等によってポリシリコンおよびＴＥＯＳ酸化膜などの充填体２４が半導体層３の主表面上に成膜される。これにより、溝１１内に充填体２４が充填される。その後、半導体層３の主表面の全面において、ポリシリコンおよび酸化膜のドライエッチングが施されて、溝１１内のみに充填体２４が形成される。これにより、トレンチ１０が形成される。
【００５２】
次に、図２２を参照して、半導体層３の主表面上に、配線間誘電体層１０１、メタル配線１０２および保護層１０３が形成される。これにより、本実施の形態の半導体装置が製造される。
【００５３】
次に、図２３を参照して、本実施の形態の変形例について説明する。溝１１内の残存しているＴＥＯＳ酸化膜２３が、たとえば１０ｎｍのように薄い場合は、ＴＥＯＳ酸化膜２３をウエットエッチングにて除去せずに、熱酸化を施して溝１１と残存ＴＥＯＳ酸化膜２３との界面の半導体層３を酸化することで熱酸化膜１３を形成してもよい。また、ＴＥＯＳ酸化膜２３を除去する場合でも、１０ｎｍ程度の膜厚を残してＴＥＯＳ酸化膜２３を除去してもよい。
【００５４】
次に、本実施の形態の作用効果について説明する。
本実施の形態の半導体装置の製造方法によれば、張り出し部１１ｂを充填し、かつ溝１１の側面と底面とを覆うようにＴＥＯＳ酸化膜２３が化学的気相成長法により形成される。そのため、ＴＥＯＳ酸化膜２３によって張り出し部１１ｂが充填される。したがって、充填体２４を充填する際に張り出し部１１ｂを充填体２４で充填する必要がない。これにより、溝１１内に充填体２４を容易に充填することができる。
【００５５】
また、本実施の形態の半導体装置の製造方法によれば、張り出し部１１ｂに充填されたＴＥＯＳ酸化膜２３を残すようにＴＥＯＳ酸化膜２３が第２のドライエッチングによって除去される。このため、張り出し部１１ｂにＴＥＯＳ酸化膜２３が残されているので、充填体２４を充填する際に張り出し部１１ｂを充填体２４で充填する必要がない。これにより、溝１１内に充填体２４を容易に充填することができる。
【００５６】
また、本実施の形態の半導体装置の製造方法によれば、ＴＥＯＳ酸化膜２３を第２のドライエッチングによって除去する工程は、埋め込み絶縁膜２を露出させるように溝１１の底面を覆うＴＥＯＳ酸化膜２３を除去する工程を含んでいる。これにより、溝１１上部の間口が広がるため、充填体２４の埋め込み性を向上させることができる。また、充填体２４を埋め込み絶縁膜２に接触させることができる。
【００５７】
また、本実施の形態の半導体装置の製造方法によれば、溝１１内に充填体２４が充填されるため、充填体２４を充填する際に、埋め込み絶縁膜２まで溝１１に充填体２４を容易に充填することができる。
【００５８】
また、本実施の形態の半導体装置の製造方法によれば、張り出し部１１ｂを充填するようにＴＥＯＳ酸化膜が形成された後であって充填体２４が充填される前に、溝１１の側面に熱酸化膜１３が形成される。熱酸化膜１３によって溝１１の側面に形成された張り出し部１１ｂの角が丸まることで、張り出し部１１ｂでの電界集中を抑制することができる。
【００５９】
（実施の形態３）
図２４および図２５を参照して、本発明の実施の形態３の半導体装置の製造方法は、実施の形態１と比べてトレンチを形成する工程とｎ+注入層およびｐ+注入層を形成する工程との順番が異なっている。つまり、実施の形態１の半導体装置の製造方法（Ｓ０１〜Ｓ１０）に対して本実施の形態の半導体装置の製造方法（Ｓ１１〜Ｓ２０）では、トレンチを形成する工程（Ｓ１５〜Ｓ１７）とｎ+注入層およびｐ+注入層を形成する工程（Ｓ１８）とが入れ替わっている。
【００６０】
実施の形態１では、トレンチ１０の熱酸化膜１３の形成時に、ｎ+注入層５およびｐ+注入層６が形成された半導体層３の表面および溝１１の側面が酸化されるため、注入されていたｎ型およびｐ型のドーパントが熱酸化膜１３中に吸い出されたり、あるいは外方拡散したりする場合がある。この場合、ｎ+注入層５およびｐ+注入層６の濃度が変動したり、またはｎ+注入層５およびｐ+注入層６の濃度のばらつきが発生したりするため、素子特性が悪化する。
【００６１】
本実施の形態の半導体装置の製造方法では、ｎ+注入層およびｐ+注入層を形成する前に、トレンチ１０を形成することによって、ｎ+注入層およびｐ+注入層の濃度を安定して制御することができる。
【００６２】
（実施の形態４）
図２４および図２６を参照して、本発明の実施の形態４の半導体装置の製造方法は、実施の形態１と比べてトレンチを形成する工程とゲート電極を形成する工程とｎ+注入層およびｐ+注入層とを形成する工程との順番が異なっている。つまり、実施の形態１の半導体装置の製造方法（Ｓ０１〜Ｓ１０）に対して本実施の形態の半導体装置の製造方法（Ｓ２１〜Ｓ２８）では、トレンチを形成する工程（Ｓ２３）と、ゲート電極を形成する工程（Ｓ２４〜Ｓ２５）と、ｎ+注入層およびｐ+注入層を形成する工程（Ｓ２６）との順番が異なっている。
【００６３】
本実施の形態の半導体装置の製造方法では、実施の形態１同様に、ウエルおよび素子分離酸化膜８が形成される。次に、図２７を参照して、半導体層３の表面上に形成されるゲート電極９およびゲート電極９と半導体層３の界面に形成されるゲート酸化膜を形成する前に、実施の形態１と同様にＴＥＯＳ酸化膜２３を有する溝１１が形成される。ウエットエッチングを施して溝１１内の残存しているＴＥＯＳ酸化膜２３が除去される。続いて、熱酸化によって溝１１内の熱酸化膜１３およびゲート酸化膜が形成される。この際のウエットエッチングでは、半導体層３表面のＴＥＯＳ酸化膜２３を完全に除去するエッチング量が望ましい。
【００６４】
続いて、図２８を参照して、ＣＶＤによって、充填体２４とゲート電極９とを構成するポリシリコンが成膜される。これにより、ゲート電極９と充填体２４とが同時に形成される。なお、ポリシリコンの膜厚は、溝１１を埋め込むのに十分な膜厚であるとともに、ゲート電極９として必要な膜厚に設定される。
【００６５】
次に、ゲート電極９を加工するためにフォトレジストでパターニングが施される。溝１１上などのポリシリコンが不要な箇所はフォトレジストを開口して、ドライエッチングによってポリシリコンがエッチングされる。ここで、通常、ポリシリコンのエッチングは酸化膜に対して十分に高い選択比を有しているため、幾分かのオーバーエッチングを施しても溝１１から露出する熱酸化膜１３および溝１１内のポリシリコンを残存させることは容易である。続いて、ソースおよびドレインとなるｎ+注入層５およびｐ+注入層６、配線間誘電体層１０１、メタル配線１０２が形成される。
【００６６】
本実施の形態の半導体装置の製造方法によれば、ゲート電極９と充填体２４とが同時に形成されるため、製造工程を簡略化することができる。
【００６７】
上記の各実施の形態は適宜組み合せられ得る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６８】
１  半導体支持基板、２  絶縁膜、２ａ  凹部、３  半導体層、４  複合ウエハ、５  ｎ+注入層、６  ｐ+注入層、８  素子分離酸化膜、９  ゲート電極、１０  トレンチ、１１  溝、１１ａ  凸部、１１ｂ  張り出し部、１３  熱酸化膜、２１  フォトレジスト、２２，２３  ＴＥＯＳ酸化膜、２４  充填体、３１  残存部、１０１  配線間誘電体層、１０２  メタル配線、１０３  保護層。
【図１】
2014022593.tif 000003
【図２】
2014022593.tif 000004
【図３】
2014022593.tif 000005
【図４】
2014022593.tif 000006
【図５】
2014022593.tif 000007
【図６】
2014022593.tif 000008
【図７】
2014022593.tif 000009
【図８】
2014022593.tif 000010
【図９】
2014022593.tif 000011
【図１０】
2014022593.tif 000012
【図１１】
2014022593.tif 000013
【図１２】
2014022593.tif 000014
【図１３】
2014022593.tif 000015
【図１４】
2014022593.tif 000016
【図１５】
2014022593.tif 000017
【図１６】
2014022593.tif 000018
【図１７】
2014022593.tif 000019
【図１８】
2014022593.tif 000020
【図１９】
2014022593.tif 000021
【図２０】
2014022593.tif 000022
【図２１】
2014022593.tif 000023
【図２２】
2014022593.tif 000024
【図２３】
2014022593.tif 000025
【図２４】
2014022593.tif 000026
【図２５】
2014022593.tif 000027
【図２６】
2014022593.tif 000028
【図２７】
2014022593.tif 000029
【図２８】
2014022593.tif 000030