(57)【要約】      （修正有）【課題】製造コストを低減するＮＡＭＤ型不揮発性半導体記憶装置とその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、浮遊ゲート電極４及び制御ゲート電極ＣＧを有するメモリセルトランジスタＭＴと、下部電極層３及び上部電極層ＧＣからなるゲート電極とを有する電界効果トランジスタＴｒと、を含む。メモリセルトランジスタＭＴの浮遊ゲート電極４はｐ型ポリシリコンからなり、インターポリ絶縁膜５を介して、制御ゲート電極ＣＧ内のｐ型ポリシリコン膜８２が、浮遊ゲート電極４上に積層されている。電界効果トランジスタＴｒの下部電極層３は、ｎ型ポリシリコンからなり、上部電極層ＧＣが含むｐ型ポリシリコン膜８２が、インターポリ絶縁膜５内の開口部を介して、下部電極層３に接続されている。【選択図】図４
2014022394.tif 000002
【特許請求の範囲】
【請求項１】
電気的なデータの書き込み及び消去が可能で、浮遊ゲート電極及び制御ゲート電極をそれぞれ有した、ｍ個（ｍは３以上の整数）のメモリセルトランジスタと、
直列接続された前記メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタと、
ゲート絶縁膜と、前記ゲート絶縁膜上の下部電極層及び前記下部電極層上の上部電極層からなるゲート電極とを有する第１の電界効果トランジスタと、
を具備し、
前記メモリセルトランジスタの浮遊ゲート電極はｐ型ポリシリコンからなり、制御ゲート電極が含んでいるｐ型ポリシリコン膜が、前記浮遊ゲート電極と前記制御ゲート電極との間の第１のインターポリ絶縁膜を介して、前記浮遊ゲート電極上に積層され、
前記第１の電界効果トランジスタの前記下部電極層はｎ型ポリシリコンからなり、前記上部電極層が含んでいるｐ型ポリシリコン膜が、前記上部電極層と前記下部電極層との間の第２のインターポリ絶縁膜内の開口部を介して、前記下部電極層に接続されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的なデータの書き込み及び消去が可能で、浮遊ゲート電極及び制御ゲート電極をそれぞれ有し、ｍ個(ｍは３以上の整数)のメモリセルトランジスタと、
直列接続された前記メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタと、
ゲート絶縁膜と、前記ゲート絶縁膜上の下部電極層及び下部電極層上の上部電極層からなるゲート電極とを有する第１の電界効果トランジスタと、
を具備し、
前記メモリセルトランジスタの前記浮遊ゲート電極はｐ型ポリシリコンからなり、前記制御ゲート電極が含んでいるｐ型ポリシリコン膜が、前記浮遊ゲート電極と前記制御ゲート電極との間の第１のインターポリ絶縁膜を介して、ｐ型ポリシリコンからなる前記浮遊ゲート電極上に積層され、
前記第１の電界効果トランジスタの前記下部電極層はｎ型ポリシリコンからなり、前記上部電極層が含んでいるｐ型ポリシリコン層が、前記ｎ型ポリシリコンからなる前記下部電極層に接している、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
電気的なデータの書き込み及び消去が可能で、浮遊ゲート電極及び制御ゲート電極をそれぞれ有し、ｍ個(ｍは３以上の整数)のメモリセルトランジスタと、
直列接続された前記メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタと、
ゲート絶縁膜と、前記ゲート絶縁膜上の下部電極層及び下部電極層上の上部電極層からなるゲート電極とを有する第１の電界効果トランジスタと、
を具備し、
前記メモリセルトランジスタの前記浮遊ゲート電極はｐ型ポリシリコンからなり、前記制御ゲート電極が含んでいるｐ型ポリシリコン膜が、前記浮遊ゲート電極と前記制御ゲート電極との間の第１のインターポリ絶縁膜を介して、前記浮遊ゲート電極上に積層され、
前記第１の電界効果トランジスタの前記下部電極層はｎ型ポリシリコンからなり、前記上部電極層が含んでいる窒化タングステン膜とタングステン膜との積層膜が、前記下部電極層に接続されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記上部電極層は、ＷＳｉ膜、窒化タングステン膜及びタングステン膜を積層して含み、前記ＷＳｉ膜が前記下部電極層に接している、
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記窒化タングステン膜が、前記下部電極層と前記上部電極層との間の第２のインターポリ絶縁膜内に設けられた開口部を介して、前記ｎ型ポリシリコンに直接接触している、
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
例えば、データの入出力の高速化、動作の信頼性の向上、製造コストの低減などが、フラッシュメモリには求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３３６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性半導体記憶装置の製造コストの低減を図る技術を提言する。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能で、浮遊ゲート電極及び制御ゲート電極をそれぞれ有した、ｍ個（ｍは３以上の整数）のメモリセルトランジスタと、直列接続された前記メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタと、ゲート絶縁膜と、前記ゲート絶縁膜上の下部電極層及び前記下部電極層上の上部電極層からなるゲート電極とを有する第１の電界効果トランジスタと、を具備し、前記メモリセルトランジスタの浮遊ゲート電極はｐ型ポリシリコンからなり、制御ゲート電極が含んでいるｐ型ポリシリコン膜が、前記浮遊ゲート電極と前記制御ゲート電極との間の第１のインターポリ絶縁膜を介して、前記浮遊ゲート電極上に積層され、前記第１の電界効果トランジスタの前記下部電極層はｎ型ポリシリコンからなり、前記上部電極層が含んでいるｐ型ポリシリコン膜が、前記上部電極層と前記下部電極層との間の第２のインターポリ絶縁膜内の開口部を介して、前記下部電極層に接続されている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の不揮発性半導体記憶装置を説明するための模式図。
【図２】実施形態の不揮発性半導体記憶装置を説明するための模式図。
【図３】実施形態の不揮発性半導体記憶装置を説明するための模式図。
【図４】第１の実施形態の不揮発性半導体記憶装置の構造を示す模式的断面図。
【図５】第１の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図６】第１の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図７】第１の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図８】第２の実施形態の不揮発性半導体記憶装置の構造を示す模式的断面図。
【図９】第２の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１０】第２の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１１】第２の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１２】第３の実施形態の不揮発性半導体記憶装置の構造を示す模式的断面図。
【図１３】第３の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１４】第３の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１５】第３の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１６】第４の実施形態の不揮発性半導体記憶装置の構造を示す模式的断面図。
【図１７】第４の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１８】第４の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図１９】第５の実施形態の不揮発性半導体記憶装置の構造を示す模式的断面図。
【図２０】第５の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図２１】第６の実施形態の不揮発性半導体記憶装置の構造を示す模式的断面図。
【図２２】第６の実施形態の不揮発性半導体記憶装置の製造方法の断面工程図。
【図２３】実施形態の不揮発性半導体記憶装置の変形例を説明するための図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
［実施の形態］  
（０）不揮発性半導体記憶装置の全体構成  
図１乃至図３を参照して、実施形態で述べる不揮発性半導体記憶装置の構成について、説明する。
【００１０】
図１は、実施形態の不揮発性半導体記憶装置のチップレイアウトの一例を示す図である。
【００１１】
図１に示されるように、メモリセルを含むメモリセルアレイ１００Ａ，１００Ｂが、チップ（半導体基板上）に設けられている。
【００１２】
メモリセルアレイ１００Ａ，１００Ｂは、不揮発性半導体記憶装置の制御単位の１つとなる複数のセルブロックを含む。データを記憶可能なメモリセルに対して、データの書き込み、データの消去及びデータの読み出しが実行される。
【００１３】
メモリセルへの書き込みや消去、読み出しを制御するために、メモリセルアレイの周りに、周辺回路が設置されている。  
周辺回路は、電源キャパシタや外部信号を処理する論理回路及び制御回路２０９、ワード線の電位を昇圧するロウデコーダ２０１Ａ，２０１Ｂ、ビット線の電流／電位を検知するセンスアンプ２０２Ａ，２０２Ｂなどを含む。各周辺回路は、Ｎ型又はＰ型の電界効果トランジスタから形成される。
【００１４】
以下で述べる実施形態の不揮発性半導体記憶装置は、例えば、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）である。
【００１５】
図２は、実施形態のフラッシュメモリのメモリセルアレイを示す等価回路図である。図３は、実施形態のフラッシュメモリのメモリセルアレイの構造を模式的に示す断面図である。
【００１６】
図２及び図３には、ＮＡＮＤ型のフラッシュメモリが例として示されている。
【００１７】
図２及び図３に示されるように、複数個のメモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，・・・，ＭＴｍ−１が、隣接するもの同士でソース２７又はドレイン２７を共有するような形で列方向に直列接続され、選択ゲートトランジスタＳＴ０，ＳＴ１が直列接続された複数のメモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，・・・，ＭＴｍ−１の一端及び他端に配置される。  
以下では、直接接続されたメモリセルトランジスタ及びその両端に配置される選択ゲートトランジスタから形成される構成のことを、ＮＡＮＤセルユニットとよぶ。また、複数のメモリセルトランジスタの電流経路を直列に接続することを、ＮＡＮＤ接続とよぶ。
【００１８】
説明の明確化のため、メモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，ＭＴ３，・・・，ＭＴｍ−１を区別しない場合において、メモリセルトランジスタＭＴと表記し、選択ゲートトランジスタＳＴ０，ＳＴ１を区別しない場合において、選択ゲートトランジスタＳＴと表記する。
【００１９】
図３に示されるように、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルトランジスタＭＴは、半導体基板１上のゲート絶縁膜２を介して電荷蓄積層(例えば、浮遊ゲート電極)４と制御ゲート電極９とが積層されることによって形成されたスタックゲート構造を有している。
【００２０】
複数個のＮＡＮＤセルユニットＮＵ０，ＮＵ１，・・・ＮＵｋ−１が、マトリクス状に配置することにより、メモリセルアレイが構成される。以下では、各ＮＡＮＤセルユニットＮＵ０，ＮＵ１，・・・ＮＵｋ−１を区別しない場合、ＮＡＮＤセルユニットＮＵと表記する。
【００２１】
行方向に並ぶ複数個のＮＡＮＤセルユニットＮＵによって形成される単位を、ＮＡＮＤセルブロックと呼ぶ。
【００２２】
同一行（ロウ方向）に並ぶ選択ゲートトランジスタＳＴ０のゲートは、同一の選択ゲート線ＳＧＤに接続されている。  
同一行（ロウ方向）に並ぶメモリセルトランジスタＭＴの制御ゲートは、同一の制御ゲート線ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬｍ−１に接続される。制御ゲート線ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬｍ−１は、フラッシュメモリのワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬｍ−１として機能する。
【００２３】
ＮＡＮＤセルユニットＮＵのそれぞれは、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・，ＢＬｋ−１のうち１本のビット線に接続されている。
【００２４】
ＮＡＮＤセルユニットＮＵ内に、ｍ個のメモリセルトランジスタＭＴが直列接続されている場合、c
１つのＮＡＮＤセルブロック内に含まれるＮＡＮＤセルユニットＮＵの個数が、ｋ個の場合、１つのＮＡＮＤセルブロック内に含まれるビット線の本数は、ｋ本となる。
【００２５】
以下では、説明の明確化のため、各ワード線（制御ゲート線）ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬｍ−１を区別しない場合には、ワード線ＷＬと表記し、ビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・，ＢＬｋ−１を区別しない場合には、ビット線ＢＬと表記する。
【００２６】
図３に示されるように、ＮＡＮＤセルユニットＮＵのソース側において列方向に並ぶ２つのＮＡＮＤセルユニットＮＵにおいて、ソース側の２つの選択ゲートトランジスタＳＴ１のソース拡散層２７ｂは、共通のコンタクトプラグＣＰｂを介して、ソース線ＳＬに接続されている。
【００２７】
ＮＡＮＤセルユニットＮＵのドレイン側において列方向に並ぶ２つのＮＡＮＤセルユニットＮＵにおいて、ドレイン側の２つの選択ゲートトランジスタＳＴ０のドレイン拡散層２７ａは、共通のコンタクトプラグＣＰａ，ＣＶ及び中間配線Ｍ０を介して、ビット線ＢＬに接続されている。
【００２８】
メモリセルトランジスタＭＴは、電荷蓄積層としての浮遊ゲート電極４の電荷蓄積状態により、データを不揮発に記憶する。  
例えば、トンネル絶縁膜を経由してチャネルから浮遊ゲート電極内に電子を注入した閾値電圧の高い状態を、“０”データ、浮遊ゲート電極内の電子をチャネルに放出させた閾値電圧の低い状態を、“１”データとして、メモリセルトランジスタＭＴが２値（１ビット）のデータを記憶する。  
閾値分布の制御をより細分化することによって、１つのメモリセルトランジスタＭＴが４値（２ビット）や８値（３ビット）のデータを記憶する多値記憶方式を、用いることができる。
【００２９】
（１）  第１の実施形態  
図４乃至図７を参照して、第１の実施形態の不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）及びその製造方法について、説明する。
【００３０】
＜構造＞  
図４を用いて、本実施形態のＮＡＮＤ型フラッシュメモリの構造について説明する。
【００３１】
図４は、本実施形態のＮＡＮ型フラッシュメモリが含むメモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタの断面構造を示している。図４において、ＮＡＮＤセルユニットの一部が抽出されて、示されている。図４において、各トランジスタの主要な構成部材を示し、コンタクトプラグ及び層間絶縁膜の図示は、説明の明確化のため、省略する。
【００３２】
図４の（ａ）は、トランジスタのゲート長方向（ビット線方向と称する場合もある）に沿う、本実施形態のＮＡＮＤ型フラッシュメモリが含むメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴの断面構造を示している。
【００３３】
図４の（ａ）において、３つのメモリセルトランジスタＭＴが直列に形成された構造を示している。
【００３４】
メモリセルアレイ領域２０のメモリセルトランジスタＭＴの形成領域において、例えば、ボロンの不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコンからなる半導体領域（アクティブ領域）１（ＡＡ）上に、メモリセルトランジスタＭＴのゲート絶縁膜（トンネル絶縁膜）２が設けられている。
【００３５】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜(ＳｉＯ２)、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜からなる。
【００３６】
ゲート絶縁膜２上に、ｐ型の半導体からなる浮遊ゲート電極（電荷蓄積層）４が設けられている。浮遊ゲート電極４は、例えば、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型のポリシリコンからなり、３０ｎｍから１２０ｎｍの範囲の膜厚を有している。
【００３７】
この浮遊ゲート電極４上に、インターポリ絶縁膜（ゲート間絶縁膜）５が設けられている。  
インターポリ絶縁膜５は、例えば、トータル厚さが２ｎｍから３０ｎｍの間になるように形成された、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＯｘ／シリコン酸化膜、又は、シリコン酸化膜のうちいずれか１つからなる。
【００３８】
インターポリ絶縁膜５上に、制御ゲート電極ＣＧが設けられている。  
制御ゲート電極ＣＧは、例えば、５ｎｍから１００ｎｍの膜厚の範囲で、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型（ｐ＋型）の第１のポリシリコン膜６、及び、その膜６上に積層された、例えば、５ｎｍから１００ｎｍの膜厚の範囲で、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型（ｐ＋型）の第２のポリシリコン膜８２、及び、そのポリシリコン膜８２上において、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ(窒化タングステン)膜９、及び、そのＷＮ膜９上に積層された、１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ(タングステン)膜１０を含む。
【００３９】
ＷＮ膜９及びＷ膜１０は、ワード線ＷＬとして用いられる制御ゲート電極ＣＧの裏打ち配線となる。ＷＮ膜９は、例えば、バリアメタルとして機能する。
【００４０】
また、第１のポリシリコン膜６とＷＮ膜９の間に、例えば、０．５ｎｍから５ｎｍの範囲の膜厚を有するＷＳｉ（タングステンシリサイド）膜を追加形成して、ＷＮ膜９と第１のポリシリコン膜６の界面抵抗を下げてもよい。例えば、ＷＳｉ膜の下面は第１のポリシリコン膜６の上面と接しており、ＷＳｉ膜の上面はＷＮ膜９と接している。
【００４１】
例えば、１ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮ(窒化シリコン)から形成されるキャップ材１１が、制御ゲート電極ＣＧ上に積み上げられている。
【００４２】
本実施形態のフラッシュメモリが含むメモリセルトランジスタＭＴにおいて、制御ゲート電極ＣＧ内の第２のポリシリコン膜８２が、ｎ型のポリシリコンでなく、ｐ型のポリシリコンになっている。
【００４３】
制御ゲート電極ＣＧの側面上及び浮遊ゲート電極４の側面は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、ＳｉＯ２、又は、ＳｉＮ、又は、それらの積層膜を用いた保護膜１３に覆われている。
【００４４】
制御ゲート電極ＣＧは、ＷＳｉ（タングステンシリサイド）、ＣｏＳｉ(コバルトシリサイド)、ＮｉＳｉ(ニッケルシリサイド)、又は、タングステンとポリシリコンとのスタック構造からなる構造でも良い。尚、制御ゲート電極ＣＧがタングステン以外の構造（例えば、シリサイド）の場合には、キャップ材１１は制御ゲート電極ＣＧ上に設けられていなくても良い。
【００４５】
これらのメモリセルトランジスタＭＴのゲート電極４のチャネル長方向の両端の半導体基板１内に、トランジスタＭＴのソース電極又はドレイン電極となるｎ型拡散層（以下では、ソース／ドレイン拡散層ともよぶ）２７が形成されている。これらソース／ドレイン電極としてのｎ型拡散層２７は、例えば、リン、砒素又はアンチモンの表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように、深さ１０ｎｍから５００ｎｍの間で形成されている。なお、ｎ型拡散層２７はｐ型拡散層にすることもできる。
【００４６】
浮遊ゲート電極４、及び、制御ゲート電極ＣＧ及びソース／ドレインとしてのｎ型拡散層２７を含むメモリセルトランジスタＭＴにより、浮遊ゲート型の不揮発性ＥＥＰＲＯＭ（例えば、フラッシュメモリ）のメモリセルが形成されている。メモリセルトランジスタＭＴのｎ型拡散層２７が、隣接するメモリセルトランジスタＭＴ同士で共有されることによって、メモリセルトランジスタＭＴのＮＡＮＤ接続が実現されている。
【００４７】
浮遊ゲート電極のゲート長は、例えば、０．５μｍ以下、０．０１μｍ以上に設定されている。メモリセルトランジスタＭＴの制御ゲート電極ＣＧの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。例えば、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ間の間隔は、制御ゲート電極ＣＧの高さ（厚さ）よりも小さく設定するものとする。
【００４８】
ＮＡＮＤ接続されたメモリセルトランジスタにおいて、その一端及び他端に選択ゲートトランジスタＳＴ０，ＳＴ１が、メモリセルブロックの選択を行うために、設けられている。
【００４９】
選択ゲートトランジスタＳＴのゲート電極４，ＳＧは、ｐ型シリコン領域１（ＡＡ）上のゲート絶縁膜２上に設けられている。選択ゲートトランジスタＳＴのゲート電極４，ＳＧは、ゲート絶縁膜２上のｐ型のポリシリコンからなる下部電極層４と、下部電極層４上のインターポリ絶縁膜５と、下部電極層４上及びインターポリ絶縁膜５上の選択ゲート電極層（上部電極層）ＳＧとを含む。
【００５０】
選択ゲートトランジスタＳＴのゲート絶縁膜２は、メモリセルトランジスタＭＴのゲート絶縁膜２と実質的に同時に形成され、同じ材料を用いて形成されている。
【００５１】
選択ゲートトランジスタＳＴの下部電極層４は、メモリセルトランジスタＭＴの浮遊ゲート電極４と実質的に同時に形成され、実質的に同じ材料を用いて、形成されている。選択ゲートトランジスタＳＴの下部電極層４は、浮遊ゲート電極４と同様に、例えば、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型のポリシリコンからなり、３０ｎｍから１２０ｎｍの範囲の膜厚を有している。
【００５２】
選択ゲートトランジスタＳＴの選択ゲート層（上部電極層ともよぶ）ＳＧは、メモリセルトランジスタの制御ゲート電極ＣＧと実質的に同じ部材６，８２，９，１０を含む。  
本実施形態において、選択ゲートトランジスタＳＴの選択ゲート層ＳＧは、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型の第１のポリシリコン膜６、及び、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型の第２のポリシリコン膜８２、ＷＮ(窒化タングステン)膜９、及び、Ｗ(タングステン)膜１０によって構成される。
【００５３】
選択ゲート層ＳＧは、インターポリ絶縁膜５内に形成された開口部を介して、下部電極層４に接触している。
【００５４】
選択ゲートトランジスタのゲート電極４，ＳＧのメモリセル側のシリコン領域１内に、メモリセルトランジスタＭＴと共有されるソース又はドレイン電極となるｎ型拡散層２７が形成されている。選択ゲートトランジスタのゲート電極４，ＳＧのメモリセルトランジスタ側の反対側のシリコン領域１内に、ソース又はドレイン電極となるｎ型拡散層２７ｚが形成されている。
【００５５】
選択ゲートトランジスタのゲート電極４，ＳＧのメモリセルトランジスタ側の側面は、制御ゲート電極ＣＧの側面上の膜と同じ保護膜１３によって覆われ、選択ゲートトランジスタのゲート電極４、ＳＧのメモリセルトランジスタ側の反対側の側面は、保護膜１３に覆われず、保護膜１３とは異なる（連続しない）絶縁膜（例えば、側壁絶縁膜）に覆われている。
【００５６】
選択ゲートトランジスタＳＴのゲート電極４，ＳＧとメモリセルトランジスタＭＴの制御ゲート電極ＣＧとの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。
【００５７】
図４の（ｂ）は、トランジスタのゲート長方向に沿う、本実施形態のフラッシュメモリが含む周辺トランジスタの断面構造を示している。
【００５８】
図４の（ｂ）において、例えば、Ｎチャネル型のＭＯＳ構造の電界効果トランジスタ（以下では、ＭＯＳトランジスタと表記する）を例とした周辺トランジスタが示されている。なお、Ｐチャネル型のＭＯＳトランジスタは、拡散層の導電型が異なるだけでＮチャネル型のＭＯＳトランジスタと同じ構造を有している。Ｎチャネル型のＭＯＳトランジスタはｐ型ウェル領域上又はｐ型半導体基板上に配置することができ、Ｐチャネル型のＭＯＳトランジスタは、ｎ型ウェル領域上に配置することができる。また、ｎ型半導体基板が用いられる場合において、Ｐチャネル型のＭＯＳトランジスタをｎ型半導体基板上に配置することもできる。
【００５９】
周辺トランジスタＴｒは、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴと同じ半導体基板上に設けられている。
【００６０】
周辺トランジスタＴｒは、メモリセルトランジスタＭＴと実質的に同時に形成され、実質的に同じ材料を含む。
【００６１】
ここで、周辺トランジスタとしてのＭＯＳトランジスタの形成領域（周辺領域とよぶ）２１において、ｐ型のシリコン領域（半導体領域）１内に、例えば、ボロン等のｐ型不純物がドープされており、シリコン領域１の表面から約１μｍまでの深さにおけるｐ型不純物濃度は、１０１６ｃｍ−３以上、５×１０１８ｃｍ−３以下である。また、ｐ型シリコン領域１内に、ｐ型ウェルまたはｎ型ウェルを、形成することができる。
【００６２】
このｐ型半導体領域１上において、ゲート絶縁膜２を介在して、周辺トランジスタＴｒのゲート電極３，ＣＧが設けられている。
【００６３】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜（ＳｉＯ２）、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜を用いて形成される。  
周辺トランジスタＴｒのゲート絶縁膜２の膜厚（及び材料）を、メモリセルトランジスタＭＴのゲート絶縁膜２の膜厚（及び材料）と揃えることによって、メモリセルトランジスタＭＴと周辺トランジスタＴｒのゲート絶縁膜２を同時に形成でき、フラッシュメモリの製造工程数を減らすことができる。
【００６４】
周辺トランジスタＴｒのゲート電極３，ＧＣは、ゲート絶縁膜２上のｎ型の半導体層からなる下部電極層３と、下部電極層３上に設けられたインターポリ絶縁膜５と、インターポリ絶縁膜５上に設けられたゲートコンタクト層ＧＣを有している。  
ｎ型の半導体層の下部電極層３は、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、例えば、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でリン、ヒ素又はアンチモンが添加されたｎ型（ｎ＋型）のポリシリコンからなる。
【００６５】
ゲートコンタクト層ＧＣは、例えば、インターポリ絶縁膜５上に設けられ、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加された第１のｐ型のポリシリコン膜６と、下部電極層３上及びポリシリコン膜６上に設けられた第２のポリシリコン膜８２と、ポリシリコン膜８２上に設けられたＷＮ膜９と、ＷＮ膜９上に積層されたＷ膜１０により形成される。ＷＮ膜９は、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有し、Ｗ膜１０は、１０ｎｍから１００ｎｍの範囲の膜厚を有する。
【００６６】
本実施形態において、ＭＯＳトランジスタＴｒは、ｎ型のポリシリコンからなる下部電極層３上及びｐ型の第１のポリシリコン膜６上に、ｎ型ではなく、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加された第２のｐ型（ｐ＋型）のポリシリコン膜８２が、設けられている。
【００６７】
以下では、周辺トランジスタにおいて、ゲート絶縁膜２上の下部電極層（ｎ型ポリシリコン層）３上に積層された、メモリセルトランジスタＭＴの制御ゲート電極ＣＧと実質的に同じ部材を含む、又は、メモリセルトランジスタＭＴの制御ゲート電極ＣＧを形成するための複数の部材のうち少なくとも１つを含む構造のことを、ゲートコンタクト層（ＧＣ電極）とよぶ。
【００６８】
ＭＯＳトランジスタの形成領域２１であるｐ型半導体領域１の表面領域内に、ＭＯＳトランジスタのソース及びドレインのＬＤＤ領域として機能するｎ型拡散層１６が設けられている。このｎ型拡散層１６は、拡散層１６の表面の不純物濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように、例えば、リン、砒素、又はアンチモンの少なくとも１つを含み、その接合深さは、例えば、１０ｎｍ〜３００ｎｍになっている。このｎ型拡散層１６は、ＭＯＳトランジスタのゲート電極３，ＧＣの側面上の側壁絶縁膜（図示せず）に対して自己整合的に形成される。
【００６９】
例えば、ＭＯＳトランジスタのゲートコンタクト層ＧＣの上部上に、例えば、２ｎｍから１００ｎｍの膜厚の範囲のＳｉＮ(窒化シリコン)で構成されるキャップ材１１が、設けられている。
【００７０】
周辺トランジスタＴｒのゲート電極３，ＧＣの側面上に、例えば、１０ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮ又はそれらの積層膜からなる側壁絶縁膜（図示せず）が形成されている。
【００７１】
このように、本実施形態において、ＭＯＳトランジスタのゲートコンタクト層ＧＣは、第１のｐ型のポリシリコン膜６、第２のｐ型のポリシリコン膜８２、ＷＮ膜９及びＷ膜１０を含む。
【００７２】
各トランジスタのゲート電極ＣＧ，ＳＧ，ＧＣ上のキャップ材１１上に、例えば、２ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＯ２又はＳｉＮ（窒化シリコン）から形成されるマスク材１２が設けられている。
【００７３】
例えば、２ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＯ２又はＳｉＮ(窒化シリコン)から形成される第１の間隙形成絶縁膜（第１の層間絶縁膜）１４が、形成されている。また、間隙形成絶縁膜１４上に、絶縁膜（第２の間隙形成絶縁膜／層間絶縁膜）１５が、形成されている。
【００７４】
間隙形成絶縁膜１４により、互いに隣り合うメモリセルトランジスタＭＴ間、及び、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴとの間に、エアギャップ（間隙、空洞）ＡＧが設けられている。
【００７５】
尚、本実施形態において、周辺トランジスタとして、Ｎ型のＭＯＳトランジスタのみが図示されているが、Ｐチャネル型の電界効果トランジスタ（以下、Ｐ型ＭＯＳトランジスタ）も、周辺トランジスタとして、メモリセルトランジスタ及びＭＯＳトランジスタと同じ半導体基板上に設けられている。
【００７６】
周辺トランジスタとしてのＰ型ＭＯＳトランジスタは、上述のＭＯＳトランジスタと実質的に同じ構造を有している。周辺トランジスタとしてのＰ型ＭＯＳトランジスタは、ソース／ドレインとしての拡散層１６の導電型がＮ型ＭＯＳトランジスタと異なり、ゲート電極の構造がＮ型ＭＯＳトランジスタと実質的に同じ構造を有している。Ｎ型ＭＯＳトランジスタは、ｐ型ウェル領域上又はｐ型半導体基板上に配置することができ、Ｐ型ＭＯＳトランジスタはｎ型ウェル領域上に配置することができる。また、ｎ型半導体基板が用いられる場合、Ｐ型ＭＯＳトランジスタをｎ型半導体基板上に配置することもできる。
【００７７】
ここで、周辺トランジスタＴｒのゲートコンタクト層ＧＣの構成部材は、メモリセルトランジスタＭＴの制御ゲート電極ＣＧの構成部材と実質的に同時に形成される。
【００７８】
但し、周辺トランジスタＴｒのインターポリ絶縁膜５内に開口部が形成され、その開口部を貫通してゲートコンタクト層ＧＣと下部電極層３とが接続されている。
【００７９】
つまり、周辺トランジスタＴｒにおいて、インターポリ絶縁膜５の一部がエッチングにより除去され、下部電極層３とゲートコンタクト層ＧＣとが接触している。
【００８０】
選択ゲートトランジスタＳＴにおいても、周辺トランジスタＴｒと同様に、インターポリ絶縁膜５内の開口部を介して、下部電極層４と選択ゲート層ＳＧとが接触している。
【００８１】
これによって、周辺トランジスタＴｒと選択ゲートトランジスタＳＴは、ＭＯＳトランジスタの動作が実現されている。
【００８２】
以下では、周辺トランジスタＴｒ及び選択ゲートトランジスタＳＴにおいて、インターポリ絶縁膜５内に形成された開口部のこと、及び、その開口部を介して互いに接触する部分のことを、ＥＩ部ともよぶ。
【００８３】
メモリセルトランジスタのデータリテンションの改善のために、ｐ型のポリシリコン層が浮遊ゲート電極に用いられる場合がある。これにともなって、メモリセルトランジスタにおいて、制御ゲート電極には、ｐ型のポリシリコンが用いられている。
【００８４】
周辺トランジスタにおいて、ＥＩ部を介して接続される下部電極層とゲートコンタクト層との間で良好なコンタクトを形成するために、ｎ型のポリシリコンからなる下部電極とゲートコンタクト層内に設けたｎ型のポリシリコン膜とが用いられる場合がある。
【００８５】
メモリセルトランジスタと周辺トランジスタとで、異なる導電型のポリシリコンを用いてゲートが形成される場合、メモリセルトランジスタのｐ型のゲート電極と周辺トランジスタのｎ型のゲート電極とを作り分ける製造工程が採用される。  
例えば、周辺トランジスタの形成工程において、メモリセルトランジスタの形成工程とは別途に、２回のイオン注入が実行される。
【００８６】
第１の実施形態のフラッシュメモリにおいて、メモリセルトランジスタＭＴの制御ゲート電極ＣＧと周辺トランジスタＴｒのゲート電極のゲートコンタクト層ＧＣは、実質的に共通の製造工程を用いて形成され、実質的に同じ材料を含む。
【００８７】
本実施形態において、周辺トランジスタＴｒのゲート電極３，ＧＣにおいて、ゲートコンタクト層ＧＣは、メモリセルトランジスタＭＴの制御ゲート電極ＣＧに用いられるｐ型シリコン膜８２と実質的に同時に形成される同じ材料のｐ型ポリシリコン膜８２を含む。
【００８８】
このように、周辺トランジスタのゲート電極のゲートコンタクト層が、メモリセルトランジスタの制御ゲート電極ＣＧと同様にｐ型ゲート化される（ｐ型半導体を用いて形成される）ことによって、本実施形態のフラッシュメモリにおいて、フラッシュメモリの製造工程の共通化によって、フラッシュメモリの製造コストの増大が抑制される。
【００８９】
本実施形態において、ＭＯＳトランジスタのゲート電極３，ＧＣにおいて、ゲート電極３、ＧＣ内のＥＩ部において、下部電極層３のｎ型のポリシリコン膜３とゲートコンタクト層ＧＣのｐ型の第２のポリシリコン膜８２とが接触している。ｎ型のポリシリコン膜３及びｐ型のポリシリコン膜８２のそれぞれは、１０１８ｃｍ−３以上の不純物が添加されている。
【００９０】
そのため、ＭＯＳトランジスタのゲート電極３、ＧＣ内のｐ型の第２のポリシリコン膜８２とｎ型のポリシリコン膜３との間に形成されるｐｎ接合において、周辺トランジスタの駆動時（ゲート電圧の印加時）、そのｐｎ接合が順バイアス印加状態となる。すなわち、第２のポリシリコン膜８２とゲート電極３との間に空乏層ができないため、ゲート絶縁膜２に接するゲート電極３に印加される電圧が大きくなる。順バイアス状態によるｐ型及びｎ型のポリシリコン膜８２，３のｐｎ接合のトンネル効果（順バイアス電流の発生）の結果として、下部電極層３及びゲートコンタクト層ＧＣ間のＥＩ抵抗を低減することができる。
【００９１】
また、本実施形態のフラッシュメモリにおいて、周辺トランジスタＴｒのゲートコンタクト層ＧＣを形成する第１のポリシリコン膜６及び第２のポリシリコン膜８２の両方がｐ型の導電型を有する。そのため、周辺トランジスタのゲート電極内においてｎ型のポリシリコン膜がｐ型のポリシリコン膜上に設けられている場合と異なり、周辺トランジスタのゲートコンタクト層ＧＣを形成する２つのポリシリコン６，８２間で空乏化が生じることなく、ｐ型のゲート構造を形成することができる
したがって、第１の実施形態の不揮発性半導体記憶装置は、製造コストを低減できる。また、第１の実施形態の不揮発性半導体記憶装置は、メモリの電気的特性を改善できる。
【００９２】
＜製造方法＞  
図５乃至図７を参照して、第１の実施形態の不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の製造方法について説明する。ここでは、図３及び図４を適宜用いて、本実施形態のフラッシュメモリの製造方法について、説明する。
【００９３】
図５の（ａ）に示されるように、半導体基板のメモリセルアレイ領域２０及び周辺領域２１となるシリコン領域１上に、例えば、熱酸化法などを用いて、ゲート絶縁膜２が形成される。ゲート絶縁膜２上に、例えば、ＣＶＤ法によって、ノンドープのポリシリコン層が、堆積される。  
なお、図５の（ａ）に示す工程の前に、イオン注入等を用いて、ｎ型ウェル及びｐ型ウェルを半導体基板内に形成する工程を、実行できる。
【００９４】
ポリシリコン層上に、レジスト膜９０が形成される。レジスト膜９０は、リソグラフィ及エッチングによってパターニングされ、メモリセルアレイ領域２０内のレジスト膜は、除去される。これによって、メモリセルアレイ領域２０内のポリシリコン層４の上面は露出され、周辺領域２１内のポリシリコン層３Ｚの上面は、レジスト膜９０によって覆われている。
【００９５】
パターニングされたレジスト膜９０をマスクに用いて、メモリセルアレイ領域２０において、メモリセルトランジスタの浮遊ゲート電極及び選択ゲートトランジスタの下部電極層となるポリシリコン層４内に、イオン注入等を用いて、例えば、ボロンなどのｐ型不純物イオンが、１０１４ｃｍ−２から１０１６ｃｍ−２の範囲の濃度で注入される。  
これによって、浮遊ゲート電極を形成するためのポリシリコン層４が、ｐ＋型化される。
【００９６】
メモリセルアレイ領域２０内のポリシリコン層４内に、ｐ型の不純物が添加された後、周辺領域２１内のレジスト膜９０は、除去される。
【００９７】
図５の（ｂ）に示されるように、上述と同様の方法によって、パターニングされたレジスト膜９１が、ポリシリコン層４上に、形成される。レジスト膜９１は、メモリセルアレイ領域２０内のポリシリコン層４の上面を覆い、周辺領域２１内のポリシリコン層３を露出させるように、パターニングされている。
【００９８】
周辺領域２１において、周辺トランジスタのＭＯＳトランジスタとしての下部電極層となるポリシリコン層３内に、イオン注入などを用いて、例えば、Ｐ又はＡｓなどのｎ型不純物イオンが、１０１４ｃｍ−２から１０１６ｃｍ−２の範囲の濃度で注入される。これによって、ＭＯＳトランジスタのゲート電極の下部電極層を形成するためのポリシリコン層３が、ｎ＋型化される。
【００９９】
メモリセルアレイ領域２０内及び周辺領域２１内に同時に堆積されたノンドープのシリコン層に対するイオン注入によって、ｎ型及びｐ型のシリコン層が作り分けられる場合、メモリセルアレイ領域２０内のｐ型シリコン層４の膜厚と周辺領域２１内のｎ型シリコン層３の膜厚は、実質的に同じである。
【０１００】
図５の（ｃ）に示されるように、メモリセルアレイ領域２０及び周辺領域２１内において、ｎ型又はｐ型のポリシリコン層３，４上に、例えば、ＣＶＤ法、酸化処理、窒化処理などを用いて、インターポリ絶縁膜（ゲート間絶縁膜）５が形成される。メモリセルトランジスタの制御ゲート電極の一部となる第１のポリシリコン膜６が、例えば、ＣＶＤ法によってインターポリ絶縁膜５上に成膜される。
【０１０１】
メモリセルアレイ領域２０及び周辺領域２１内において、第１のポリシリコン膜６上に、レジスト膜９２が形成される。そして、選択ゲートトランジスタ及び周辺トランジスタのＥＩ部に対応する位置において、レジスト膜９２内に開口部ＯＰが形成される。
【０１０２】
図５の（ｄ）に示されるように、開口部を有するレジスト膜をマスクとしたＲＩＥ法によるエッチングを用いて、第１のポリシリコン膜６Ａ及びインターポリ絶縁膜５内にＥＩ部が形成される。ＥＩ部が形成された後、第１のポリシリコン膜６Ａ上のレジスト膜は、除去される。
【０１０３】
図６の（ａ）に示されるように、ＥＩ部の形成後に、メモリセルトランジスタの制御ゲート電極の一部となる第２のポリシリコン膜８２Ｚが、５ｎｍから２００ｎｍの膜厚を有するように、形成される。  
メモリセルアレイ領域２０及び周辺領域２１において、ＥＩ部を経由して、第２のポリシリコン膜８２Ｚが、下層のｎ型又はｐ型のシリコン層３，４に接触する。
【０１０４】
尚、第２のポリシリコン膜８２Ｚの膜厚は、第１のポリシリコン膜６及びインターポリ絶縁膜５内に形成されたＥＩ部が、第２ポリシリコン膜８２Ｚによって埋め戻される膜厚に設定されることが好ましい。
【０１０５】
図６の（ｂ）に示されるように、第２のポリシリコン膜８２Ｙの上面がエッチバックされることによって、各トランジスタのゲート電極を形成するための積層膜の高さが低減される。この際、インターポリ絶縁膜５の上面上に残存した第１のポリシリコン膜６の膜厚と第２のポリシリコン膜８２Ｙの膜厚との和（残膜の膜厚）は、５ｎｍから１００ｎｍの間に設定される。
【０１０６】
図６の（ｃ）に示されるように、ボロン、ＢＦ２、又は、インジウムなどのｐ型不純物イオンが、１０１３ｃｍ−２から１０１７ｃｍ−２の範囲の濃度で、ポリシリコン膜６，８２内に注入され、ポリシリコン膜６，８２がｐ＋型化される。
【０１０７】
この際、本実施形態において、メモリセルアレイ領域２０と周辺領域２１とにおいて、インターポリ絶縁膜５上方のポリシリコン膜の導電型を作り分けないため、例えば、ポリシリコン膜６，８２上にレジストを塗布せずに、全面イオン注入を行うことによって、ｐ＋型の半導体領域が形成される。
【０１０８】
尚、例えば、ポリシリコン膜をｐ型化する方法として、ポリシリコン膜の堆積時、Ｂ２Ｈ６ガスを添加しつつポリシリコンを堆積することにより、ｐ型のポリシリコン膜を形成し、ｐ＋型の半導体領域をメモリセルアレイ領域２０及び周辺領域２１の全面に形成しても良い。このように、ポリシリコンの堆積時にドーピングガスにより不純物注入を行うことによって、イオン注入工程を削減できる。
【０１０９】
このように、本実施形態において、メモリセルアレイ領域２０と周辺領域２１とにおいて、インターポリ絶縁膜６（浮遊ゲート電極及び下部電極）上のポリシリコン膜の導電型を異ならせずに、同じ導電型のポリシリコン膜を２つの領域２０，２１の全面に形成する製造工程を実行する。これによって、本実施形態は、メモリセルアレイ領域２０と周辺領域２１とでｐ型及びｎ型のポリシリコンを作り分ける場合に比較して、リソグラフィ工程を１回減らすことができる。それゆえ、フラッシュメモリの製造工程の削減によって、フラッシュメモリの製造コストを低減できる。また、導電型の異なるポリシリコン膜の作り分けのためのリソグラフィ工程の削減によって、リソグラフィ工程で生じるポリシリコンの有機物汚染の影響を低減することができる。
【０１１０】
図７の（ａ）に示されるように、ｐ型の第２のポリシリコン膜８２が形成された後、例えば、ワード線として機能するメモリセルトランジスタの制御ゲート電極の裏打ち膜を形成するために、ＷＮ（窒化タングステン）膜９及びＷ（タングステン）膜１０が、ｐ型のポリシリコン膜８２上に、堆積される。  
Ｗ膜１０上に、キャップ材１１及びマスク材１２となるＳｉＮ膜が、堆積される。
【０１１１】
そして、メモリセルアレイ領域２０において、リソグラフィにより、キャップ材上に形成されたレジスト膜（図示せず）においてメモリセルトランジスタ間となる領域が開口され、マスク材１２、キャップ材１１、Ｗ膜１０、ＷＮ膜９、第２のｐ型のポリシリコン膜８２、第１のｐ型のポリシリコン膜６、インターポリ絶縁膜５、浮遊ゲート電極４が、例えばＲＩＥ法によってエッチングされる。  
これによって、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ及びフラッシュメモリのワード線が、形成される。また、メモリセルトランジスタＭＴ毎に独立した浮遊ゲート電極４が形成される。
【０１１２】
例えば、メモリセルトランジスタＭＴのゲート加工時、メモリセルアレイ領域２０の選択ゲートトランジスタ形成領域内及び周辺領域２１内において、レジスト膜によってゲート電極の形成部材が覆われ、選択ゲートトランジスタ及び周辺トランジスタのゲート電極の加工は、実行されない。
【０１１３】
形成されたメモリセルトランジスタのゲート電極４，ＣＧをマスクとして、メモリセルトランジスタＭＴのソース／ドレインの形成領域内に、例えば、イオン注入等を用いて、Ｐ又はＡｓのようなｎ型不純物イオンが１０１３ｃｍ−２から１０１５ｃｍ−２の範囲で、注入される。これによって、メモリセルトランジスタ４，ＣＧのソース／ドレイン電極となるｎ型拡散層が、メモリセルトランジスタのゲート電極に対して自己整合的に、ｐ型シリコン領域１内に形成される。
【０１１４】
メモリセルトランジスタＭＴのゲート電極４，ＣＧの側面を覆うように、保護膜１３が、メモリセルアレイ領域２０及び周辺領域２１の全面に堆積される。
【０１１５】
次いで、例えば、メモリセルアレイ領域２０及び周辺領域２１内において、ｄ−ＴＥＯＳのようなカバレッジの悪い絶縁膜（間隙形成膜）１４及び絶縁膜（間隙形成膜／層間絶縁膜）１５が堆積される。これによって、ワード線間（メモリセルトランジスタのゲート電極間）に、エアギャップＡＧが形成される。
【０１１６】
その後、メモリセルアレイ領域２０内の選択ゲートトランジスタ形成領域のメモリセル側と反対側の領域内において、及び、周辺領域２１内において、リソグラフィ及びエッチングによって、ゲート電極を形成するための積層体が加工され、選択ゲートトランジスタのゲート電極４，ＳＧ及び周辺トランジスタのゲート電極３，ＧＣが形成される。
【０１１７】
本実施形態において、選択ゲートトランジスタＳＴと周辺トランジスタＴｒとにおいて、第２のポリシリコン膜８２及び第１のポリシリコン膜６が、同じ不純物がドーピングされたポリシリコン膜で形成されている。そのため、選択ゲートトランジスタＳＴと周辺トランジスタＴｒとの間で、ドーピング（異なる導電型）に起因したシリコン膜間のエッチングレート差がほとんど生じることなく、ゲート電極の加工においてより均一なエッチングを行うことができる。
【０１１８】
選択ゲートトランジスタＳＴのメモリセルトランジスタ側と反対側のソース／ドレイン電極、及び、周辺トランジスタのソース／ドレイン電極が、例えば、イオン注入等用いて、Ｐ又はＡｓのｎ型不純物イオンが１０１３ｃｍ−２から１０１６ｃｍ−２の範囲で注入されることによって、実質的に同時にｐ型の半導体領域１内に形成される。
【０１１９】
尚、周辺トランジスタのうち、Ｐ型ＭＯＳトランジスタのソース／ドレイン電極としてのｐ型拡散層は、Ｎ型ＭＯＳトランジスタのソース／ドレイン電極と異なる工程で形成される。Ｐ型ＭＯＳトランジスタのソース／ドレイン電極は、ｎ型不純物イオンの注入工程と異なる工程で、Ｎ型ＭＯＳトランジスタと同時に形成されたゲート電極をマスクとして、イオン注入等用いてｐ型不純物イオンが注入されることによって、ｎ型ウェル内に形成される。
【０１２０】
選択ゲートトランジスタＳＴ及び周辺トランジスタのゲート電極の露出面上に、側壁絶縁膜が形成される。
【０１２１】
この後、周知の技術によって、半導体領域１上に、層間絶縁膜が形成される。そして、層間絶縁膜内及び層間絶縁膜上に、コンタクトプラグ及び各配線が、順次形成される。
【０１２２】
以上の工程によって、本実施形態のＮＡＮＤ型フラッシュメモリが形成される。
【０１２３】
図５乃至図７を用いて説明した製造工程によって形成された第１の実施形態のフラッシュメモリは、浮遊ゲート電極（ｐ＋型のシリコン層）と同時に堆積されたシリコン層からなる周辺トランジスタ（ＭＯＳトランジスタ）の下部電極層３がｎ＋型（ｎ型）のシリコン層であることを除いて、メモリセルアレイ領域２０内におけるメモリセルトランジスタＭＴの浮遊ゲート電極及び制御ゲート電極ＣＧ、及び、選択ゲートトランジスタＳＴのゲート電極が含む下部電極層３及び選択ゲート層ＳＧ、周辺領域２１の周辺トランジスタＴｒのゲート電極が含むゲートコンタクト層ＧＣが、ｐ＋型のポリシリコン膜を含むｐ＋型ゲート構造である。  
また、上述の製造工程によって形成された本実施形態のフラッシュメモリは、制御ゲート電極（ワード線）ＣＧ、選択ゲート層ＳＧ及びゲートコンタクト層ＧＣ内に、ＷＮ膜９及びＷ膜１０（Ｗ／ＷＮ構造）を有している。
【０１２４】
本実施形態のフラッシュメモリにおいて、ＭＯＳトランジスタのゲート電極３，ＧＣのＥＩ部で、下部電極層３のｎ型のポリシリコン膜３とゲートコンタクト層ＧＣのｐ型のポリシリコン膜８２とが接触している。ｎ型のポリシリコン膜３及びｐ型のポリシリコン膜８２のそれぞれは、１０１８ｃｍ−３以上のｎ型又はｐ型の不純物が添加されている。
【０１２５】
そのため、ＭＯＳトランジスタのゲート電極３，ＧＣ内のｐ型の第２のポリシリコン膜８２とｎ型のポリシリコン膜３との間に形成されるｐｎ接合において、周辺トランジスタの駆動時（ゲート電圧の印加時）、そのｐｎ接合が順バイアス印加状態となる。順バイアス状態のｐ型及びｎ型のポリシリコン膜８２，３のｐｎ接合のトンネル効果（順バイアス電流の発生）の結果として、下部電極層３及びゲートコンタクト層ＧＣ間のＥＩ抵抗の影響を低減することができる。
【０１２６】
また、メモリセルトランジスタＭＴにおいて、インターポリ絶縁膜５を挟む浮遊ゲート電極４及び第１のポリシリコン膜６がｐ型のポリシリコン膜である。その結果、インターポリ絶縁膜５の上面または下面のいずれかに空乏層が形成される。その結果、インターポリ絶縁膜５を介して流れるリーク電流を減らすことができる。また、本実施形態のフラッシュメモリにおいて、周辺トランジスタのゲートコンタクト層ＧＣを形成する第１のポリシリコン膜６及び第２のポリシリコン膜８２の両方がｐ型の導電型を有するように、形成されている。そのため、周辺トランジスタのゲート電極内においてｎ型のポリシリコン膜がｐ型のポリシリコン膜上に設けられている場合と異なり、周辺トランジスタのゲートコンタクト層ＧＣを形成する２つのポリシリコン６，８２間で空乏化が生じることなく、ｐ型のゲート構造を形成することができる。
【０１２７】
また、選択ゲートトランジスタのゲート電極ＳＧは、ｐ型の半導体からなる浮遊ゲート電極４、ｐ型の第１のポリシリコン膜６及び第２のポリシリコン膜８２で構成されている。そのため、選択ゲートトランジスタのゲート電極ＳＧは空乏層ができない。それゆえ、ゲート絶縁膜２に接する浮遊ゲート電極４に印加される電圧を大きくすることができる。
【０１２８】
また、ここで、選択ゲートトランジスタのゲート電極ＳＧとメモリセルトランジスタＭＴのゲート電極の間は比較的短い。そのため、周辺トランジスタＴｒと異なり、選択ゲートトランジスタのゲート電極ＳＧにｐ型の半導体からなる浮遊ゲート電極（下部電極層）４を用いることにより、ゲート電極の製造を容易にしている。一方、周辺トランジスタＴｒのゲート電極はｎ型の半導体を含むゲート電極３を用いることにより、従来よく使われているサーフェスチャネル型のＮ型及びベリードチャネル型のＰ型のＭＯＳトランジスタを形成している。その結果として、トランジスタ特性の再調整が不要である。したがって、ゲート電極ＳＧの製造が容易で、従来と同じ特性の周辺トランジスタＴｒを形成することができる。
【０１２９】
以上のように、第１の実施形態の不揮発性半導体記憶装置の製造方法によれば、不揮発性半導体記憶装置の製造コストを低減できる。また、本実施形態の不揮発性半導体記憶装置の製造方法によれば、不揮発性半導体記憶装置の特性を改善できる。
【０１３０】
（２）  第２の実施形態  
図８乃至図１１を参照して、第２の実施形態の不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）について、説明する。尚、本実施形態において、第１の実施形態と実質的に同じ構成及び機能については、必要に応じて行う。
【０１３１】
＜構造＞  
図８を用いて、本実施形態のフラッシュメモリの構造について説明する。
【０１３２】
図８の（ａ）は、トランジスタのゲート長方向に沿う、本実施形態のＮＡＮＤ型フラッシュメモリが含むメモリセルトランジスタ及び選択ゲートトランジスタの断面構造を示している。
【０１３３】
図８の（ａ）において、３つのメモリセルトランジスタが直列に接続された構造が示されている。
【０１３４】
例えば、メモリセルトランジスタＭＴにおいて、ボロンの不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコン領域１（ＡＡ）上のゲート絶縁膜２上に、ｐ型の半導体からなる浮遊ゲート電極４が形成されている。
【０１３５】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有し、シリコン酸化膜（ＳｉＯ２）、又は、オキシナイトライド膜、又は、シリコン窒化膜又はこれらの膜のうち２つ以上の積層膜を用いて、形成される。
【０１３６】
浮遊ゲート電極は、３０ｎｍから１２０ｎｍの範囲の膜厚のポリシリコンからなり、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンがポリシリコン内に添加されている。
【０１３７】
例えば、浮遊ゲート電極４上に、例えば、インターポリ絶縁膜５が、設けられている。インターポリ絶縁膜５は、例えば、トータル厚さが２ｎｍから３０ｎｍの範囲になるように形成された、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＯｘ／シリコン酸化膜、又は、シリコン酸化膜からなる。
【０１３８】
インターポリ絶縁膜５上に、制御ゲート電極ＣＧが設けられている。  
制御ゲート電極ＣＧは、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、且つ、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型のポリシリコン膜６と、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ膜９と、ＷＮ膜９上に積層された１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０とを、含む。
【０１３９】
また、制御電極としてＷＮ膜９に対してＷ膜１０と逆側に、例えば、０．５ｎｍから５ｎｍの範囲の膜厚を有するＷＳｉ膜を追加形成して、ＷＮ膜９とポリシリコン膜６との界面抵抗を下げてもよい。例えば、ＷＳｉ膜の下面はポリシリコン膜６の上面と接しており、ＷＳｉ膜の上面はＷＮ膜９と接している。
【０１４０】
例えば、厚さ１ｎｍから１００ｎｍの範囲のＳｉＮで形成されるキャップ材１１が、制御ゲート電極ＣＧ上に、積み上げられている。
【０１４１】
本実施形態において、メモリセルトランジスタＭＴの制御ゲート電極ＣＧが、第２のｐ型のポリシリコン膜を含まずに、インターポリ絶縁膜と裏打ち膜（Ｗ／ＷＮ膜）との間において（第１の）ポリシリコン膜の１層構造になっている点が、第１の実施形態と異なっている。
【０１４２】
メモリセルトランジスタＭＴの制御ゲート電極ＣＧの側面及び浮遊ゲート電極４の側面は、例えば、１ｎｍから１０ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮ又はそれらの積層膜から形成された保護膜１３に覆われている。
【０１４３】
ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、又は、タングステンとポリシリコンとのスタック構造が、制御ゲート電極に用いられてもよい。タングステン以外の材料が制御ゲート電極ＣＧに用いられた場合、キャップ材としてのＳｉＮ膜は設けられていなくても良い。
【０１４４】
メモリセルトランジスタのゲート電極４の両側の半導体領域１内に、ソース又はドレイン電極となるｎ型拡散層が形成されている。
【０１４５】
これらソース／ドレインとしてのｎ型拡散層は、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように、深さ１０ｎｍから５００ｎｍの間で形成されている。
【０１４６】
メモリセルトランジスタＭＴのゲート電極４，ＣＧの側面を覆うように、保護膜１３が設けられている。
【０１４７】
浮遊ゲート電極４、制御ゲート電極ＣＧ及びソース／ドレイン拡散層２７によって、浮遊ゲート型の不揮発性ＥＥＰＲＯＭ（例えば、フラッシュメモリ）のメモリセルが形成されている。
【０１４８】
さらに、ソース／ドレイン電極としてのｎ型拡散層２７が、隣接するメモリセルトランジスタ同士で共有されることによって、メモリセルトランジスタのＮＡＮＤ接続が実現されている。
【０１４９】
浮遊ゲート電極４のゲート長は、例えば、０．５μｍ以下、０．０１μｍ以上に設定される。ゲート長方向における隣接するメモリセルトランジスタの制御ゲート電極ＣＧの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定される。また、ゲート長方向に隣接するメモリセルトランジスタＭＴの制御ゲート電極ＣＧ間の間隔は、制御ゲート電極の高さよりも小さく設定される。
【０１５０】
第１の実施形態と同様に、ＮＡＮＤ接続されたメモリセルトランジスタにおいて、メモリセルブロックの選択を行うために、ＮＡＮＤ接続されたメモリセルトランジスタの両端に、選択ゲートトランジスタＳＴが設けられている。選択ゲートトランジスタＳＴは、メモリセルトランジスタＭＴと実質的に同じ部材を用いて形成されている。
【０１５１】
選択ゲートトランジスタのゲート電極ＳＧとメモリセルトランジスタの制御ゲート電極ＣＧとの間隔は、例えば、５ｎｍ以上４０ｎｍ以下に設定されている。
【０１５２】
本実施形態において、選択ゲートトランジスタＳＴのゲート電極４，ＳＧ内において、ワード線側（メモリセルトランジスタ側）の一部以外でインターポリ絶縁膜５がなくなっており、インターポリ絶縁膜５が除去された側（コンタクトプラグ側）のゲート電極４，ＳＧの部分において、第１のｐ型のポリシリコン膜６と浮遊ゲート電極４と実質的に同じ材料の下部電極層４とが直接接触していることが、第１の実施形態と異なっている。
【０１５３】
図８の（ｂ）において、周辺トランジスタのチャネル長方向の断面構造が示されている。図８の（ｂ）に示される周辺トランジスタは、ＭＯＳトランジスタである。
【０１５４】
周辺トランジスタとしてのＭＯＳトランジスタは、周辺領域２１のｐ型シリコン領域１内に設けられている。ｐ型シリコン領域１は、例えば、ボロン等のｐ型不純物がドープされており、その表面から１μｍまでの深さにおけるｐ型不純物濃度は、１０１６ｃｍ−３以上且つ５×１０１８ｃｍ−３以下に設定されている。また、ｐ型シリコン領域１内に、ｐ型ウェル、または、ｎ型ウェルを形成することができる。
【０１５５】
ｐ型シリコン領域１上に、ゲート絶縁膜２を介して、周辺トランジスタＴｒのゲート電極３，ＧＣが、設けられている。
【０１５６】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜からなる。周辺トランジスタのゲート絶縁膜２の膜厚を、メモリセルトランジスタＭＴのゲート絶縁膜２の膜厚と同じ厚さにすることで、メモリセルトランジスタＭＴと周辺トランジスタＴｒとでゲート絶縁膜２を同時に形成でき、フラッシュメモリの製造工程の数を減らすことができる。
【０１５７】
ＭＯＳトランジスタＴｒのゲート電極３，ＧＣは、ゲート絶縁膜２上に形成されたｎ型の導電型の半導体からなる下部電極層３を有している。下部電極層３は、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度で、リン、ヒ素又はアンチモンが添加されたｎ型（ｎ＋型）のポリシリコンからなる。
【０１５８】
本実施形態において、ＭＯＳトランジスタのｎ型の下部電極層３上に、ゲートコンタクト層ＧＣが設けられている。
【０１５９】
本実施形態のフラッシュメモリが含むＭＯＳトランジスタＴｒにおいて、ゲートコンタクト層ＧＣが、例えば、ｎ型のポリシリコンからなる下部電極層３上に設けられ、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型（ｐ＋型）のポリシリコン膜６と、例えば、ポリシリコン膜６上に設けられた２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ膜９と、そのＷＮ膜９上に積層された１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０で構成されている。ＭＯＳトランジスタＴｒにおいて、下部電極層３とゲートコンタクト層ＧＣとの間に、インターポリ絶縁膜が介在していない。言い換えれば、下部電極層３の全上面とゲートコンタクト層ＣＧの下面とが接しているといえる。
【０１６０】
例えば、１ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮ(窒化シリコン)で構成されるキャップ材１１が、ゲートコンタクト層ＧＣ上に積み上げられている。周辺トランジスタのゲート電極３，ＧＣの側面上に、例えば、１０ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＯ２又はＳｉＮ又はそれらの積層膜からなる側壁絶縁膜（図示せず）が、形成されている。
【０１６１】
ｐ型半導体領域１の表面領域内には、ＭＯＳトランジスタのソース／ドレイン電極のＬＤＤ領域として機能するｎ型不純物層１６が設けられている。このｎ型不純物層１６は、例えば、リン、砒素、又はアンチモンを、表面濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３程度となるように含み、その接合深さは、例えば、１０ｎｍ〜３００ｎｍである。このｎ型不純物層１６は、周辺トランジスタＴｒのゲート電極３，ＧＣ上の側壁絶縁膜（図示せず）に対して自己整合的に形成される。
【０１６２】
なお、周辺トランジスタとしてのＰ型ＭＯＳトランジスタも、ソース／ドレインとしての拡散層の導電型が異なるだけで、Ｎ型ＭＯＳトランジスタと実質的に同じゲート電極の構造を有して、半導体基板上に設けられている。例えば、Ｎ型ＭＯＳトランジスタはｐ型ウェル領域上又はｐ型半導体基板上に配置することができ、Ｐ型ＭＯＳトランジスタはｎ型ウェル領域上に配置することができる。また、ｎ型半導体基板が用いられる場合、Ｐ型ＭＯＳトランジスタを、ｎ型半導体基板上に配置することもできる。
【０１６３】
メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴ、周辺トランジスタＴｒのゲート電極ＣＧ，ＳＧ，ＧＣの上部には、例えば、２ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮ膜から構成されるキャップ材１１が積み上げられている。
【０１６４】
さらに、キャップ材１１上に、例えば、２ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＯ２又はＳｉＮで構成されるマスク材１２が設けられている。
【０１６５】
例えば、２ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＯ２又はＳｉＮで構成される間隙形成絶縁膜１４及び層間絶縁膜１５が、キャップ材／マスク材１１，１２上に形成されている。
【０１６６】
本実施形態において、選択ゲートトランジスタＳＴのゲート電極４，ＳＧ内の大部分、及び、周辺トランジスタＴｒのゲート電極３，ＧＣ内の全体において、インターポリ絶縁膜が除去されている。これによって、選択ゲートトランジスタの下部電極層４と選択ゲート層ＳＧとの接触抵抗、及び、周辺トランジスタの下部電極層とゲートコンタクト層ＧＣとの接触抵抗を、低減できる。
【０１６７】
＜製造方法＞  
図９乃至図１１を用いて、第２の実施形態の不揮発性半導体記憶装置（例えば、フラッシュメモリ）の製造方法について、説明する。  
図９の（ａ）及び（ｂ）に示されるように、図５の（ａ）及び（ｂ）で示された工程と実質的に同様の工程によって、ゲート絶縁膜２上に、ｎ型及びｐ型のポリシリコン層３，４及びインターポリ絶縁膜５が形成される。
【０１６８】
なお、図９の（ａ）に示す工程の前に、イオン注入等を用いて、半導体基板内に、ｎ型ウェル及びｐ型ウェルを形成する工程を実行できる。
【０１６９】
図９の（ｃ）に示されるように、インターポリ絶縁膜５上に、レジスト膜９３が形成される。選択ゲートトランジスタ形成領域及び周辺領域２１を覆うレジスト膜９３が、選択的に除去され、選択ゲートトランジスタの形成領域及び周辺領域２１において、レジスト膜９３が開口される。メモリセルアレイ領域２０内におけるメモリセルトランジスタ形成領域において、レジスト膜９３がインターポリ絶縁膜５上に残存する。
【０１７０】
例えば、パターニングされたレジスト膜９３をマスクとして、ＲＩＥ法などのエッチングが実行される。  
これによって、図１０の（ａ）に示されるように、開口部から露出したインターポリ絶縁膜５が、除去される。例えば、ウェットエッチング処理によって、選択ゲートトランジスタ形成領域及び周辺領域２１内のインターポリ絶縁膜５が、除去されてもよい。  
インターポリ絶縁膜５が除去された後、レジスト膜を除去される。
【０１７１】
図１０の（ｂ）に示されるように、選択ゲートトランジスタ形成領域及び周辺領域２１のインターポリ絶縁膜５が除去された後、制御ゲート電極が含む第１のポリシリコン膜６が、５ｎｍから２００ｎｍの範囲の膜厚を有するように、残存しているインターポリ絶縁膜５上及びシリコン層３，４上に、堆積される。
【０１７２】
ボロン、ＢＦ２又はインジウムなどのシリコンに対してｐ型のドーパントとなる不純物イオンが、１０１３ｃｍ−２から１０１７ｃｍ−２の範囲でポリシリコン膜６内に注入され、トランジスタのゲート電極の構成部材となるｐ＋型のポリシリコン膜６が、形成される。
【０１７３】
この際、ｐ型及びｎ型のポリシリコン膜の作り分けのためのレジスト膜をポリシリコン膜６上に塗布することなしに、ポリシリコン膜６の全面に対するイオン注入を実行することによって、ｐ＋型のポリシリコン膜６をメモリセルアレイ領域２０内及び周辺領域２１内に形成できる。
【０１７４】
尚、ｐ型の不純物が添加されたポリシリコン膜６を形成する方法として、ポリシリコン膜６の堆積中にＢ２Ｈ６ガスなどを添加したドーピングにより、ｐ型のポリシリコン膜６を、メモリセルアレイ領域２０及び周辺領域２１の全面に形成してもよい。
【０１７５】
図１０の（ｃ）に示されるように、制御ゲート電極が含むポリシリコン膜６が成膜された後、第２のポリシリコン膜を形成せずに、配線（ワード線／セレクトゲート線）の裏打ち膜となるＷＮ膜９及びＷ膜１０が、ポリシリコン膜６上に順次堆積される。
【０１７６】
本実施形態において、メモリセルトランジスタの制御ゲート電極及び周辺トランジスタのゲートコンタクト層が含むポリシリコン膜の形成工程を減らすことができ、リソグラフィ工程を減らすことができる。その結果として、リソグラフィ工程によって生じるポリシリコンの有機物汚染の影響を低減することができる。このように、本実施形態のフラッシュメモリの製造方法は、製造工程を削減できるため、製造コストを削減することができる。
【０１７７】
図１１の（ａ）及び（ｂ）に示されるように、図７の（ｂ）及び（ｃ）に示された工程と実質的に同じ工程によって、例えば、ＳｉＮ膜などのキャップ材１１及びマスク材１２が、Ｗ膜１０上に堆積される。
【０１７８】
リソグラフィにより、マスク材１２上のレジスト膜（図示せず）内においてメモリセルトランジスタ間に対応する位置に開口が、形成される。
【０１７９】
開口部を有するレジスト膜に基づいて、マスク材１２、キャップ材１１、Ｗ膜１０、ＷＮ膜９、ｐ型のポリシリコン膜６、インターポリ絶縁膜５、及び、浮遊ゲート電極（ｐ型シリコン層）４が、例えば、ＲＩＥ法によって、順次エッチングされる。
【０１８０】
これによって、メモリセルトランジスタＭＴの制御ゲート電極（ワード線）ＣＧ、及び、メモリセルトランジスタＭＴの浮遊ゲート電極４が形成される。
【０１８１】
次いで、例えば、イオン注入等を用いて、Ｐ又はＡｓなどのｎ型ドーパントとなる不純物イオンが、１０１３ｃｍ−２から１０１５ｃｍ−２の範囲で、ｐ型シリコン領域１（ＡＡ）内に注入され、メモリセルトランジスタＭＴのソース／ドレイン拡散層２７が、ｐ型シリコン領域１（ＡＡ）内に形成される。
【０１８２】
保護膜１３が、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ及び浮遊ゲート電極４を覆うように、形成される。
【０１８３】
次いで、ｄ−ＴＥＯＳなどカバレッジの悪い絶縁膜１４，１５が堆積されることによって、制御ゲート電極ＣＧ間に、エアギャップＡＧが形成される。
【０１８４】
その後、選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域及び周辺領域２１において、リソグラフィ及びエッチングによって、選択ゲートトランジスタＳＴのゲート電極４，ＳＧ及び周辺トランジスタＴｒのゲート電極３，ＧＣが、形成される。
【０１８５】
本実施形態において、選択ゲートトランジスタＳＴと周辺トランジスタＴｒとにおいて、第２のポリシリコン膜８２及びポリシリコン膜６が、同じ不純物がドーピングされたポリシリコン膜で形成されている。そのため、選択ゲートトランジスタＳＴと周辺トランジスタＴｒとの間で、ドーピング（異なる導電型）に起因したシリコン膜間のエッチングレート差がほとんど生じることなく、ゲート電極の加工においてより均一なエッチングを行うことができる。
【０１８６】
選択ゲートトランジスタＳＴのメモリセルトランジスタ側と反対側のソース／ドレイン電極及び周辺トランジスタＴｒのソース／ドレイン電極としてのｎ型拡散層２７ｚ，１６が、例えば、イオン注入等を用いて、Ｐ又はＡｓのｎ型不純物イオンが１０１３ｃｍ−２から１０１６ｃｍ−２の範囲で注入されることによって、実質的に同時にｐ型の半導体領域１内に形成される。また、Ｐ型ＭＯＳトランジスタＴｒのソース／ドレインとしてのｐ型拡散層は、ｎ型拡散層の形成工程と異なる工程で、Ｎ型ＭＯＳトランジスタと実質的に同時に形成されたゲート電極をマスクをとして、ｐ型不純物イオンがｎ型ウェル内にイオン注入されることによって形成される。
【０１８７】
選択ゲートトランジスタＳＴ及び周辺トランジスタＴｒのゲート電極の露出面上に、側壁絶縁膜（図示せず）が形成される。
【０１８８】
この後、層間絶縁膜、コンタクトプラグ及び配線が、周知の技術を用いて、シリコン領域１上に順次形成される。
【０１８９】
以上の工程によって、本実施形態のフラッシュメモリが作製される。
【０１９０】
本実施形態のフラッシュメモリの製造方法において、周辺領域１１内のＭＯＳトランジスタＴｒが含んでいる浮遊ゲート電極と同時堆積されたポリシリコン層（下部電極層）３がｎ＋型（ｎ型）の導電型であることを除いて、メモリセルアレイ領域２０内のメモリセルトランジスタの浮遊ゲート電極４及び制御ゲート電極ＣＧ、選択ゲートトランジスタＳＴのゲート電極の下部電極層４及び選択ゲート層ＳＧ、周辺領域２１内のＭＯＳトランジスタＴｒのゲート電極のゲートコンタクト層ＧＣが、ｐ型のシリコン膜４，６を含むように、各トランジスタのゲート電極が形成される。また、各トランジスタＭＴ，ＳＴ，Ｔｒのゲート電極において、ｐ型ポリシリコン膜６上にＷ／ＷＮ膜９，１０が形成されている。
【０１９１】
本実施形態のフラッシュメモリの製造方法において、メモリセルトランジスタＭＴの浮遊ゲート電極４と制御ゲート電極ＣＧとの間の全体、及び、選択ゲートトランジスタＳＴの下部電極層４と選択ゲート層ＳＧとの間の一部に、インターポリ絶縁膜が設けられているのみで、選択ゲートトランジスタＳＴの下部電極層４と選択ゲート層ＳＧとの間の大部分、及び、周辺領域２１内（周辺トランジスタのゲート電極内）において、インターポリ絶縁膜５が除去されている。周辺トランジスタＴｒのゲート電極３，ＧＣ内に、インターポリ絶縁膜５は存在しない。尚、選択ゲートトランジスタＳＴのゲート電極が、周辺トランジスタと同様に、インターポリ絶縁膜を含まなくともよい。
【０１９２】
これによって、選択ゲートトランジスタＳＴの下部電極層４と選択ゲート層ＳＧとの接触面積、及び、周辺トランジスタＴｒの下部電極層３とゲートコンタクト層ＧＣの接触面積を大きくでき、各トランジスタのゲート電極内の接触抵抗を低減できる。
【０１９３】
本実施形態のフラッシュメモリが含む周辺トランジスタにおいて、ゲートコンタクト層ＧＣ内のｐ型ポリシリコン膜６と下部電極層としてのｎ型シリコン層３とが接触するように形成されている。これらのｐ型ポリシリコン膜６及びｎ型シリコン層３のそれぞれは、１０１８ｃｍ−３以上の不純物が添加されている。
【０１９４】
周辺トランジスタのゲート電極に電圧が印加された場合、ｐ型ポリシリコン膜６及びｎ型シリコン層３から形成されるｐｎ接合は順バイアス状態となる。順バイアス状態によるｐ型及びｎ型シリコンとからなるｐｎ接合のトンネル効果の結果として、下部電極層３とゲートコンタクト層ＧＣとの間の接触抵抗（界面抵抗）の影響を低減できる。
【０１９５】
また、上述の製造方法によって、周辺トランジスタＴｒのゲートコンタクト層ＧＣは、１層のポリシリコン膜６を含み、そのポリシリコン膜６はｐ型の導電型を有するように形成されている。そのため、ｎ型のポリシリコン膜とｐ型のポリシリコン膜を有する２層のポリシリコン膜の場合に生じる可能性があるポリシリコン膜間の空乏化を回避でき、周辺トランジスタのゲート電極内においてｐ型のゲートコンタクト層ＧＣを形成することができる。
【０１９６】
以上のように、第２の実施形態の不揮発性半導体記憶装置の製造方法によれば、第１の実施形態と同様に、製造コストを低減できる。
【０１９７】
（３）  第３の実施形態  
図１２乃至図１５を参照して、第２の実施形態の不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）及びその製造方法について、説明する。尚、本実施形態において、第１及び第２の実施形態と実質的に同じ構成及び機能については、必要に応じて行う。
【０１９８】
＜構造＞  
図１２を用いて、本実施形態のフラッシュメモリの構造について説明する。
【０１９９】
図１２の（ａ）は、トランジスタのゲート長方向に沿う、本実施形態のフラッシュメモリが含むメモリセルトランジスタ及び選択ゲートトランジスタの断面構造を示している。図１２の（ａ）において、３つのメモリセルトランジスタＭＴが直列に接続された構造が示されている。
【０２００】
例えば、ボロンの不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコン領域１（ＡＡ）上に、メモリセルトランジスタＭＴのゲート絶縁膜２が設けられている。  
ゲート絶縁膜２は、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜又はオキシナイトライド膜又はシリコン窒化膜又はこれらの膜のうち２つ以上の積層膜からなる。
【０２０１】
ゲート絶縁膜２上に、ｐ型の半導体からなる浮遊ゲート電極４が設けられている。浮遊ゲート電極４は、例えば、３０ｎｍから１２０ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度のボロンが添加されたｐ型のポリシリコンからなる。
【０２０２】
浮遊ゲート電極４上に、インターポリ絶縁膜５が、形成されている。  
インターポリ絶縁膜５は、例えば、トータル厚さが２ｎｍから３０ｎｍの範囲になるように形成された、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＯｘ／シリコン酸化膜、又は、シリコン酸化膜からなる。
【０２０３】
インターポリ絶縁膜５上に、メモリセルトランジスタＭＴの制御ゲート電極ＣＧが形成されている。  
制御ゲート電極ＣＧは、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、且つ、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度のボロンが添加された第１のｐ型のポリシリコン膜６と、その膜６上に積層された、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、且つ、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度のボロンが添加された第２のｐ型のポリシリコン膜８３と、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ膜９と、ＷＮ膜９上に積層された、１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０と、を含んでいる。
【０２０４】
制御ゲート電極ＣＧ上に、例えば、１ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮから形成されるキャップ材１１、及び、マスク材１２が積み上げられている。
【０２０５】
メモリセルトランジスタＭＴの制御ゲート電極ＣＧの側面上、及び、浮遊ゲート電極４の側面上に、保護膜１３が設けられている。保護膜１３は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、ＳｉＯ２、又は、ＳｉＮ、又は、それらの積層膜からなる。
【０２０６】
制御ゲート電極ＣＧは、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、又は、タングステンとポリシリコンとのスタック構造から形成されても良い。タングステン以外の材料が制御ゲートＣＧに用いられる場合、キャップ材１１は制御ゲート電極ＣＧ上に設けられなくとも良い。
【０２０７】
メモリセルトランジスタＭＴのゲート電極４，ＣＧのチャネル長方向の両側において、シリコン領域１内に、ソース／ドレイン電極となるｎ型拡散層２７が設けられている。
【０２０８】
これらのソース／ドレイン電極としてのｎ型拡散層２７は、例えば、リン、砒素又はアンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように形成され、且つ、深さ１０ｎｍから５００ｎｍの間で形成されている。
【０２０９】
浮遊ゲート電極４、制御ゲート電極ＣＧ及びソース／ドレイン電極としてのｎ型拡散層２７により、浮遊ゲート型の不揮発性ＥＥＰＲＯＭ（例えば、フラッシュメモリ）のメモリセルが形成される。  
ソース／ドレイン電極としてのｎ型拡散層２７が、隣接するメモリセルトランジスタ同士で共有されることによって、メモリセルトランジスタのＮＡＮＤ接続が実現されている。
【０２１０】
メモリセルトランジスタＭＴの浮遊ゲート電極４のゲート長は、例えば、０．５μｍ以下、０．０１μｍ以上に設定されている。隣り合うメモリセルトランジスタＭＴの制御ゲート電極ＣＧの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。隣り合うメモリセルトランジスタＭＴの制御ゲート電極ＣＧ間の間隔は、例えば、制御ゲート電極ＣＧの高さよりも小さく設定されている。
【０２１１】
上述のように、ＮＡＮＤ接続されたメモリセルトランジスタに関して、メモリセルブロックの選択を行うために、ＮＡＮＤ接続された複数のメモリセルトランジスタの両端に選択ゲートトランジスタが形成されている。  
選択ゲートトランジスタＳＴのゲート電極ＳＧとメモリセルトランジスタＭＴの制御ゲート電極ＣＧとの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。
【０２１２】
本実施形態において、選択ゲートトランジスタＳＴのワード線側（メモリセルトランジスタ側）の一部以外で、インターポリ絶縁膜５と選択ゲート層ＳＧ内の第１のｐのポリシリコン膜がなくなっている。そして、本実施形態において、インターポリ絶縁膜５及び第１のポリシリコン膜６がなくなっている部分において、ｎ型のポリシリコン層からなる下部電極層４と選択ゲート層ＳＧ内の第２のｐ型ポリシリコン膜８３とが直接接触している。
【０２１３】
図１２の（ｂ）は、周辺トランジスタのチャネル長方向の断面構造を示している。図１２の（ｂ）に示される周辺トランジスタは、ＭＯＳトランジスタである。
【０２１４】
本実施形態において、周辺トランジスタとしてのＭＯＳトランジスタＴｒのゲート電極３，ＧＣにおいて、ゲートコンタクト層ＧＣは、ｎ型のポリシリコン膜の代わりに、ｐ型のポリシリコン膜８３を含んでいる。
【０２１５】
周辺トランジスタとしてのＭＯＳトランジスタＴｒは、周辺領域２１のｐ型半導体領域１内に設けられている。ｐ型半導体領域（ｐ型シリコン領域）１内に、例えば、ボロン等のｐ型不純物がドープされており、その表面から１μｍまでの深さにおけるｐ型不純物濃度は、１０１６ｃｍ−３以上、５×１０１８ｃｍ−３以下に設定されている。また、ｐ型シリコン領域１内に、ｐ型ウェルまたはｎ型ウェルを、形成することができる。
【０２１６】
ｐ型半導体領域１上に、ゲート絶縁膜２を介在させて、周辺トランジスタＴｒのゲート電極３，ＧＣが設けられている。
【０２１７】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜などの材料からなる。周辺トランジスタＴｒのゲート絶縁膜２の膜厚が、メモリセルトランジスタＭＴのゲート絶縁膜２の膜厚と同じになるように形成されることによって、周辺トランジスタＴｒ及びメモリセルトランジスタＭＴのゲート絶縁膜を同時に形成でき、フラッシュメモリの製造工程数を減らすことができる。
【０２１８】
周辺トランジスタＴｒのゲート電極は、ゲート絶縁膜２上に設けられたｎ型の半導体からなる下部電極層３を有している。下部電極層３は、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度で、例えば、リン、ヒ素又はアンチモンなどが添加されているｎ型のポリシリコンからなる。
【０２１９】
本実施形態の周辺トランジスタにおいて、下部電極層３上に、インターポリ絶縁膜を介在させずに、ゲートコンタクト層ＧＣが積層されている。すなわち、下部電極層３の全上面とゲートコンタクト層ＧＣの下面が接している。
【０２２０】
ゲートコンタクト層ＧＣは、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、且つ、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型の第２のポリシリコン膜８３と、例えば、２ｎｍから４０ｎｍの範囲の膜厚のＷＮ膜９と、ＷＮ膜９上に積層された１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０と、を含む。  
周辺トランジスタＴｒのゲートコンタクト層ＧＣは、メモリセルトランジスタＭＴの制御ゲート電極ＣＧが含む第１のｐ型ポリシリコン膜６を含まない。
【０２２１】
周辺トランジスタのゲートコンタクト層ＧＣ上に、例えば、１ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮ膜で形成されるキャップ材１１が、設けられている。
【０２２２】
周辺領域２１のｐ型シリコン領域１の表面において、ＭＯＳトランジスタＴｒのソース及びドレイン電極のＬＤＤ領域として機能するｎ型拡散層１６が設けられている。このｎ型拡散層１６は、例えば、リン、砒素、又は、アンチモンを、表面濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように含み、その接合深さは、例えば、１０ｎｍから３００ｎｍの範囲に設定されている。このｎ型拡散層１６は、周辺トランジスタＴｒのゲート電極３，ＧＣの側面上の側壁絶縁膜（図示せず）に対して自己整合的に形成される。
【０２２３】
なお、周辺トランジスタとしてのＰ型ＭＯＳトランジスタも、ソース／ドレインとしての拡散層の導電型が異なるだけで、Ｎ型ＭＯＳトランジスタと実質的に同じゲート電極の構造を有して、半導体基板上に設けられている。例えば、Ｎ型ＭＯＳトランジスタはｐ型ウェル領域上又はｐ型半導体基板上に配置することができ、Ｐ型ＭＯＳトランジスタはｎ型ウェル領域上に配置することができる。また、ｎ型半導体基板が用いられる場合、Ｐ型ＭＯＳトランジスタを、ｎ型半導体基板上に配置することもできる。
【０２２４】
周辺トランジスタの制御ゲート電極ＣＧの側面上の側壁絶縁膜（図示せず）は、例えば、１０ｎｍから１００ｎｍの範囲の膜厚を有するように形成された、ＳｉＯ２又はＳｉＮ又はそれらの積層膜からなる。
【０２２５】
各トランジスタのゲート電極上において、キャップ材１１上に、例えば、２ｎｍから１００ｎｍの範囲の膜厚を有するように形成された、ＳｉＯ２又はＳｉＮからなるマスク材１２が設けられている。例えば、２ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＯ２又はＳｉＮによって形成される間隙形成絶縁膜１４が、各トランジスタのゲート電極ＣＧ，ＳＧ，ＧＣ上に形成されている。間隙形成絶縁膜１４上に、絶縁膜１５が設けられている。
【０２２６】
本実施形態のフラッシュメモリのように、メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴ及び周辺トランジスタ（例えば、ＭＯＳトランジスタ）Ｔｒが、図１２に示される構造を有する場合においても、上述の各実施形態と同様の効果が得られる。
【０２２７】
＜製造方法＞  
図１３乃至図１５を用いて、第３の実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【０２２８】
図１３の（ａ）及び（ｂ）に示されるように、上述の製造工程と同様の工程によって、メモリセルアレイ領域２０及び周辺領域２１内のゲート絶縁膜２上に、ｎ型及びｐ型のポリシリコン層３，４が、それぞれ形成される。
【０２２９】
なお、図１３の（ａ）に示す工程の前に、イオン注入等を用いて、半導体基板内に、ｎ型ウェル及びｐ型ウェルを形成する工程を実行できる。
【０２３０】
図１３の（ｃ）に示されるように、上述の製造工程と同様の工程によって、ポリシリコン層３，４上に、インターポリ絶縁膜５が形成される。第１のポリシリコン膜６が、インターポリ絶縁膜５上に、薄く形成される。
【０２３１】
レジスト膜９３が、選択ゲートトランジスタの形成領域と周辺領域２１において開口を有するように、ポリシリコン膜６上に形成される。
【０２３２】
開口を有するレジスト膜９３をマスクとして、選択ゲートトランジスタ形成領域と周辺領域において、下部電極層となるシリコン層３，４に達するまで、第１のポリシリコン膜６とインターポリ絶縁膜５が、エッチングされる。
【０２３３】
これによって、図１４の（ａ）に示されるように、選択ゲートトランジスタ形成領域と周辺領域において、シリコン層３，４の上面が露出する領域が形成される。エッチングの後、レジスト膜は除去される。
【０２３４】
図１４の（ｂ）に示されるように、ポリシリコン膜８３が、５ｎｍから２００ｎｍ（又は５ｎｍ〜１００ｎｍ）の膜厚を有するように、堆積される。  
ここで、メモリセルアレイ領域２０内のメモリセルトランジスタ形成領域内において、例えば、ノンドープの第２のポリシリコン膜８３は、インターポリ絶縁膜５上の第１のポリシリコン膜６上に、形成される。一方、選択ゲートトランジスタ形成領域と周辺領域において、第２のポリシリコン膜８は、下部電極層となるポリシリコン層３，４上に、形成される。
【０２３５】
例えば、ボロン、ＢＦ２又はインジウム（Ｉｎ）のようなｐ型ドーパントとなる不純物イオンが、１０１３ｃｍ−２から１０１６ｃｍ−２の範囲で、第２のポリシリコン膜８３内に注入され、Ｐ＋ゲートを形成するためのｐ型のポリシリコン膜８３が形成される。
【０２３６】
この際、ｐ型及びｎ型のポリシリコン膜の作り分けのためのレジスト膜をポリシリコン膜８３上に塗布することなしに、ポリシリコン膜８３の全面に対するイオン注入を実行することによって、ｐ＋型のポリシリコン膜８３を形成できる。
【０２３７】
例えば、Ｂ２Ｈ６ガスを添加しつつポリシリコンを堆積することによって、ｐ型の不純物をポリシリコン膜８３内にドーピングして、ｐ＋型のポリシリコン膜を、メモリセルアレイ領域２０内及び周辺領域２１内の全面に形成しても良い。このようにポリシリコンの堆積時にドーピングガスにより不純物注入を行うことによって、イオン注入工程を削減できる。
【０２３８】
このように、ｐ型のポリシリコン膜８３を堆積することによって、１回のリソグラフィ工程を減らすことができ、フラッシュメモリの製造コストを低減できる。  
また、リソグラフィ工程によって生じる可能性があるポリシリコンの有機物汚染の影響を、低減できる。
【０２３９】
この後、図１４の（ｃ）に示されるように、上述と実質的に同じ工程によって、ｐ型のポリシリコン膜８３上に、制御ゲート電極（ワード線）の裏打ち配線となるＷＮ膜９及びＷ膜１０が、堆積される。
【０２４０】
図１５の（ａ）に示されるように、メモリセルアレイ領域２０及び周辺領域２１内において、例えば、ＳｉＮからなるキャップ材／マスク材１１，１２が、Ｗ膜１０上に堆積される。
【０２４１】
メモリセルアレイ領域２０のメモリセル形成領域内において、メモリセルトランジスタ間の領域が開口するように、マスク材１２がリソグラフィによりパターニングされ、マスク材１２、キャップ材１１、Ｗ膜１０、ＷＮ膜９、第２のポリシリコン膜８３、第１のポリシリコン膜６、インターポリ絶縁膜５及び浮遊ゲート電極（ｐ型シリコン層）４が、ＲＩＥ法によって、順次エッチングされる。
【０２４２】
これによって、メモリセルトランジスタＭＴの浮遊ゲート電極４及び制御ゲート電極（ワード線）ＣＧが、形成される。
【０２４３】
次いで、例えば、イオン注入等を用いて、例えば、Ｐ又はＡｓなどのｎ型ドーパントとなる不純物イオンが、１０１３ｃｍ−２から１０１５ｃｍ−２の範囲で、ｐ型シリコン領域１（ＡＡ）内に注入され、メモリセルトランジスタＭＴのソース／ドレイン拡散層２７が、メモリセルトランジスタのゲート電極に対して自己整合的に、ｐ型シリコン領域１（ＡＡ）内に形成される。
【０２４４】
保護膜１３が、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ及び浮遊ゲート電極４を覆うように、形成される。
【０２４５】
次いで、ｄ−ＴＥＯＳなどカバレッジの悪い絶縁膜１４，１５が堆積されることによって、隣接する制御ゲート電極ＣＧ間に、エアギャップＡＧが形成される。
【０２４６】
その後、選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域及び周辺領域２１において、ゲート電極の構成部材が、リソグラフィ及びエッチングによって、ゲート加工され、選択ゲートトランジスタＳＴのゲート電極４，ＳＧ及び周辺トランジスタＴｒのゲート電極３，ＧＣが、形成される。
【０２４７】
この選択ゲートトランジスタ及び周辺トランジスタのゲート加工時において、メモリセルアレイ領域２０内の選択ゲートトランジスタと周辺領域２１内の周辺トランジスタとにおいて、第２のポリシリコン膜８３は、同じ導電型（ここでは、ｐ型）のシリコン膜から形成されているため、ドーピングされた不純物の違いに起因するエッチングレート差が生じることがなく、均一なエッチングを行うことができる。
【０２４８】
この後、図１２に示されるように、選択ゲートトランジスタＳＴのメモリセルトランジスタ側と反対側の領域、及び、周辺領域２１内において、トランジスタのソース／ドレイン拡散層１６，２７ｚが、例えば、Ｐ又はＡｓのｎ型の不純物イオンを１０１３ｃｍ−２から１０１６ｃｍ−２の範囲の濃度で、ｐ型のシリコン領域１内にイオン注入することによって、形成される。
【０２４９】
また、Ｐ型ＭＯＳトランジスタＴｒのソース／ドレインとしてのｐ型拡散層は、ｎ型拡散層の形成工程と異なる工程で、Ｎ型ＭＯＳトランジスタと実質的に同時に形成されたゲート電極をマスクをとして、ｐ型不純物イオンがｎ型ウェル内にイオン注入されることによって形成される。
【０２５０】
選択ゲートトランジスタＳＴ及び周辺トランジスタＴｒのゲート電極の露出面上に、側壁絶縁膜（図示せず）が形成される。
【０２５１】
この後、層間絶縁膜、コンタクトプラグ及び配線が、周知の技術を用いて、シリコン領域１上に順次形成される。
【０２５２】
以上の工程によって、本実施形態のフラッシュメモリが作製される。
【０２５３】
本実施形態のフラッシュメモリ及びその製造方法において、周辺領域１１内のＭＯＳトランジスタＴｒが含んでいる浮遊ゲート電極と同時堆積されたポリシリコン層（下部電極層）３がｎ＋型の導電型であることを除いて、メモリセルアレイ領域２０内のメモリセルトランジスタの浮遊ゲート電極４及び制御ゲート電極ＣＧ、選択ゲートトランジスタＳＴのゲート電極の下部電極層４及び選択ゲート層ＳＧ、周辺領域２１内のＭＯＳトランジスタＴｒのゲート電極のゲートコンタクト層ＧＣが、ｐ型のシリコン膜を含むように、各トランジスタＭＴ，ＳＴ，Ｔｒのゲート電極が形成される。また、各トランジスタＭＴ，ＳＴ，Ｔｒのゲート電極内の上部に、ｐ型シリコン膜８３上に、ＷＮ膜９及びＷ膜１０が設けられている。
【０２５４】
本実施形態において、メモリセルアレイ領域２０内において、メモリセルトランジスタＭＴの浮遊ゲート電極４と制御ゲート電極ＣＧとの間、及び、選択ゲートトランジスタＳＴの下部電極層４と選択ゲート電極ＳＧとの間の一部に、インターポリ絶縁膜５を含んでいる。また、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ、及び、選択ゲートトランジスタＳＴの選択ゲート層ＳＧは、ｐ型の第１及び第２のポリシリコン膜６，８３を有している。  
一方、本実施形態における周辺領域２１内のＭＯＳトランジスタＴｒのゲート電極は、第１のポリシリコン膜６及びインターポリ絶縁膜５を含まずに、第２のポリシリコン膜８３を下部電極層上に含んでいる。
【０２５５】
本実施形態において、選択ゲートトランジスタＳＴとＭＯＳトランジスタＴｒとにおいて、下部電極層３，４とｐ型の第２のポリシリコン膜８３とが接触している。
【０２５６】
本実施形態のように、選択ゲートトランジスタＳＴ及び周辺トランジスタＴｒのゲート電極内で、インターポリ絶縁膜５の大部分又は全部が除去されていることによって、上部電極のｐ型の第２のポリシリコン膜８３と下部電極層（シリコン層）３，４との接触面積を大きくできる。
【０２５７】
また、ＭＯＳトランジスタのゲート電極において、下部電極層としてのｎ型のシリコン層３内及びゲートコンタクト層のｐ型のポリシリコン膜８３内に、１０１８ｃｍ−３以上の不純物がそれぞれ添加されている。ＭＯＳトランジスタＴｒのゲート電極に駆動電圧が印加された場合、ｐ型ポリシリコン膜８３及びｎ型シリコン層３から形成されるｐｎ接合は順バイアス状態となる。順バイアス状態によるｐ型及びｎ型シリコンとからなるｐｎ接合のトンネル効果の結果として、周辺トランジスタＴｒの下部電極層３とゲートコンタクト層ＧＣとの間の界面抵抗（接触抵抗）の影響を軽減できる。
【０２５８】
また、上述の製造方法によって、周辺トランジスタＴｒのゲートコンタクト層ＧＣは、ｐ型のポリシリコン膜８３が下部電極層３に直接接触するように形成されている。
【０２５９】
そのため、ゲートコンタクト層内に２つのポリシリコン膜（例えば、ｐ型ポリシリコン膜とその膜上のｎ型ポリシリコン膜との間）が設けられた場合に生じる可能性があるシリコン膜の空乏化を回避でき、周辺トランジスタＴｒのゲート電極内においてｐ型のゲートコンタクト層ＧＣを形成することができる。
【０２６０】
以上のように、第３の実施形態の不揮発性半導体記憶装置の製造方法によれば、上述の各実施形態と同様に、製造コストを低減できる。
【０２６１】
（４）  第４の実施形態  
図１６乃至図１８を参照して、第４の実施形態の不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）について、説明する。尚、本実施形態において、第１乃至第３の実施形態と実質的に同じ構成及び機能については、必要に応じて行う。
【０２６２】
＜構造＞  
図１６を用いて、本実施形態のフラッシュメモリの構造について説明する。
【０２６３】
図１６の（ａ）は、トランジスタのゲート長方向に沿う、本実施形態のＮＡＮＤ型フラッシュメモリが含むメモリセルトランジスタ及び選択ゲートトランジスタの断面構造を示している。図１６の（ａ）において、３つのメモリセルトランジスタが直列に接続された構造が示されている。
【０２６４】
例えば、メモリセルアレイ領域２０内において、ボロンの不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の範囲のｐ型シリコン領域１（ＡＡ）上に、メモリセルトランジスタＭＴのゲート絶縁膜２上が設けられている。ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜からなる。
【０２６５】
そのゲート絶縁膜２上に、ｐ型の半導体層からなる浮遊ゲート電極４が、設けられている。  
メモリセルトランジスタＭＴの浮遊ゲート電極４としてのｐ型のポリシリコン層４は、例えば、３０ｎｍから１２０ｎｍの範囲の膜厚を有するように形成され、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されている。
【０２６６】
浮遊ゲート電極４上に、インターポリ絶縁膜５が設けられている。インターポリ絶縁膜５は、例えば、トータル厚さが２ｎｍから３０ｎｍの範囲を有するように形成された、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＯｘ／シリコン酸化膜、又は、シリコン酸化膜からなる。
【０２６７】
インターポリ絶縁膜５上に、メモリセルトランジスタＭＴの制御ゲート電極ＣＧが設けられている。  
制御ゲート電極ＣＧは、インターポリ絶縁膜５上に積層され、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型の第１のポリシリコン膜６と、ポリシリコン膜６上に積層された、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ膜９と、ＷＮ膜９上に積層された、例えば、１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０を含む。
【０２６８】
本実施形態のフラッシュメモリが含むメモリセルトランジスタＭＴのゲート電極４，ＣＧにおいて、制御ゲート電極ＣＧはｐ型ポリシリコン層６を１層のみ含み、制御ゲート電極ＣＧが含む１層のポリシリコン膜６上に、ＷＮ膜９が直接積層されている。
【０２６９】
また、制御電極としてＷＮ膜９に対してＷ膜１０と逆側に、例えば、０．５ｎｍから５ｎｍの範囲のＷＳｉ膜を追加形成して、ＷＮ膜９と第１のポリシリコン膜６の界面抵抗を下げてもよい。例えば、ＷＳｉ膜の下面は第１のポリシリコン膜６の上面と接しており、ＷＳｉ膜の上面はＷＮ膜９と接している。制御ゲート電極ＣＧ上に、例えば、１ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮ膜からなるキャップ材１１が、積み上げられている。  
制御ゲート電極ＣＧの側面、及び、浮遊ゲート電極４の側面は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するＳｉＯ２、ＳｉＮ、又は、それらの積層膜を用いた保護膜１３に覆われている。
【０２７０】
ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、又は、タングステンとポリシリコンとのスタック構造が、制御ゲート電極ＣＧに用いられてもよい。タングステン／ポリシリコン構造を除く構造（例えば、シリサイド）が制御ゲート電極ＣＧに用いられた場合、キャップ材１１は、制御ゲート電極ＣＧ上に設けられていなくともよい。
【０２７１】
メモリセルトランジスタＭＴの浮遊ゲート電極４の両側の半導体領域１内に、トランジスタのソース／ドレイン電極となるｎ型拡散層２７が形成されている。  
これらソース／ドレイン電極としてのｎ型拡散層２７は、例えば、リン、砒素、又は、アンチモンを、その表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように、深さ１０ｎｍから５００ｎｍの範囲で含んでいる。
【０２７２】
浮遊ゲート電極４、制御ゲート電極ＣＧ及びソース／ドレイン電極としてのｎ型拡散層２７により、浮遊ゲート型の不揮発性ＥＥＰＲＯＭ（例えば、フラッシュメモリ）のメモリセルが形成される。
【０２７３】
ソース／ドレインとしてのｎ型拡散層２７が隣接するメモリセルトランジスタ同士で共有されることによって、メモリセルトランジスタＭＴ間のＮＡＮＤ接続が実現されている。
【０２７４】
例えば、浮遊ゲート電極４のゲート長としては、０．５μｍ以下、０．０１μｍ以上とする。隣り合うメモリセルトランジスタの制御ゲート電極ＣＧの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下とする。  
例えば、メモリセルの制御ゲート電極ＣＧ間の間隔は、メモリセルトランジスタＭＴのゲート電極の高さよりも小さく設定されている。
【０２７５】
上述のように、ＮＡＮＤ接続されたメモリセルトランジスタにおいて、メモリセルブロックの選択を行うために、ＮＡＮＤ接続されたメモリセルトランジスタの一端及び他端に、選択ゲートトランジスタが、それぞれ設けられている。選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴの制御ゲート電極ＣＧとの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。
【０２７６】
本実施形態において、選択ゲートトランジスタＳＴのゲート電極４，ＳＧにおいて、ワード線側（メモリセルトランジスタ側）の一部分以外で、ｐ型の第１のポリシリコン膜６とインターポリ絶縁膜５がなくなっている。選択ゲートトランジスタＳＴのゲート電極４，ＳＧ内の第１のポリシリコン膜６及びインターポリ絶縁膜５が除去された部分において、浮遊ゲート電極４と同じ材料からなる下層電極層４とＷＮ膜９とが直接接触している。このように、本実施形態の選択ゲートトランジスタＳＴの構造は、上述の実施形態の選択ゲートトランジスタの構造と異なっている。
【０２７７】
図１６の（ｂ）は、周辺トランジスタのチャネル長方向の断面構造を示している。図１６の（ｂ）に示される周辺トランジスタは、ＭＯＳトランジスタである。
【０２７８】
周辺トランジスタのとしてのＭＯＳトランジスタＴｒは、例えば、ボロン等のｐ型不純物がドープされ、且つ、表面から１μｍまでの深さにおけるｐ型不純物濃度が１０１６ｃｍ−３以上且つ５×１０１８ｃｍ−３以下に設定されたｐ型シリコン領域（半導体領域）１内に、設けられている。また、ｐ型シリコン領域１内に、ｐ型ウェルまたはｎ型ウェルを、形成することができる。
【０２７９】
そのｐ型半導体領域１上に、ゲート絶縁膜２を介して、周辺トランジスタのゲート電極３，ＧＣが形成されている。
【０２８０】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有し、シリコン酸化膜又はオキシナイトライド膜又はシリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜からなる材料に用いて形成される。
【０２８１】
ゲート絶縁膜２の膜厚（及び材料）が、メモリセルトランジスタＭＴのゲート絶縁膜の膜厚（及び材料）と揃えて形成されることで、周辺トランジスタＴｒとメモリセルトランジスタＭＴとを同時に形成でき、フラッシュメモリの製造工程数を減らすことができる。
【０２８２】
周辺トランジスタとしてのＭＯＳトランジスタＴｒは、ゲート絶縁膜２上に形成されたｎ型の半導体の下部電極層３を含む。下部電極層３は、５ｎｍから１００ｎｍの範囲の膜厚のポリシリコン層からなり、下部電極層３としてのポリシリコン層は、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度で、例えば、リン、ヒ素又はアンチモンが添加されている。
【０２８３】
本実施形態のフラッシュメモリが含む周辺トランジスタとしてのＭＯＳトランジスタは、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ膜９、及び、そのＷＮ膜９上に積層された１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０で構成されるゲートコンタクト層（上部電極層）ＧＣが、ｎ型のポリシリコン層からなる下部電極層３上に積層されている。
【０２８４】
例えば、１ｎｍから１００ｎｍの範囲の膜厚のＳｉＮからなるキャップ材１１が、ゲートコンタクト層ＧＣ上に、積層されている。
【０２８５】
また、ＷＮ膜９に対してＷ膜１０と逆側に、例えば、０．５ｎｍから５ｎｍの範囲のＷＳｉ膜を追加形成して、ＷＮ膜９と下部電極層３（ｎ型のポリシリコン膜）との間の界面抵抗を下げてもよい。例えば、ＷＳｉ膜の下面は下部電極層３（ｎ型のポリシリコン膜）の上面と接しており、ＷＳｉ膜の上面はＷＮ膜９と接している。
【０２８６】
周辺領域２１において、ｐ型半導体領域１の表面領域内には、ＭＯＳトランジスタのソース及びドレインのＬＤＤ領域として機能するｎ型拡散層１６が設けられている。このｎ型拡散層１６は、例えば、リン、砒素又はアンチモンを、表面濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように含み、その接合深さは、例えば、１０ｎｍ〜３００ｎｍである。このｎ型拡散層１６は、ゲート電極の側面上の側壁絶縁膜に対して、自己整合的に形成される。
【０２８７】
なお、周辺トランジスタとしてのＰ型ＭＯＳトランジスタも、ソース／ドレインとしての拡散層の導電型が異なるだけで、Ｎ型ＭＯＳトランジスタと実質的に同じゲート電極の構造を有して、半導体基板上に設けられている。例えば、Ｎ型ＭＯＳトランジスタはｐ型ウェル領域上又はｐ型半導体基板上に配置することができ、Ｐ型ＭＯＳトランジスタはｎ型ウェル領域上に配置することができる。また、ｎ型半導体基板が用いられる場合、Ｐ型ＭＯＳトランジスタをｎ型半導体基板上に配置することもできる。
【０２８８】
各トランジスタＭＴ，ＳＴ，Ｔｒのキャップ材１１上に、例えば、２ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮで構成されるマスク材１２が形成されている。
【０２８９】
例えば、２ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮで形成される間隙形成絶縁膜が、マスク材１２上に形成されている。
【０２９０】
周辺トランジスタＴｒのゲートコンタクト層ＧＣ及び下部電極層３の側面は、例えば、１０ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮ又はそれらの積層膜からなる側壁絶縁膜（図示せず）に覆われている。
【０２９１】
本実施形態のフラッシュメモリのように、メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴ及び周辺トランジスタ（例えば、ＭＯＳトランジスタ）Ｔｒが、図１６に示される構造を有する場合においても、上述の各実施形態と実質的に同様の効果が得られる。
【０２９２】
＜製造方法＞  
図１７及び図１８を用いて、第４の実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【０２９３】
図１７及び図１８において、メモリセルアレイ領域２０及び周辺領域２１の一部を抽出したメモリセルトランジスタ、選択ゲートトランジスタ及び周辺トランジスタの製造工程が示されている。
【０２９４】
図１７の（ａ）及び（ｂ）に示されるように、上述の工程と実質的に同様の工程によって、メモリセルアレイ領域２０及び周辺領域２１の半導体領域（ｐ型シリコン領域）１上に、ゲート絶縁膜２が形成される。そして、メモリセルアレイ領域２０のゲート絶縁膜２上に、ｐ型のポリシリコン層４が形成され、周辺領域２１のゲート絶縁膜２上に、ｎ型のポリシリコン層３が形成される。
【０２９５】
なお、図１７の（ａ）に示す工程の前に、イオン注入等を用いて半導体基板内にｎ型ウェル及びｐ型ウェルを形成する工程を実行できる。
【０２９６】
図１７の（ｃ）に示されるように、上述の実質的に同様の工程によって、メモリセルアレイ領域２０及び周辺領域２１において、ポリシリコン層３，４上に、インターポリ絶縁膜５及び第１のｐ型ポリシリコン膜６が、堆積される。
【０２９７】
第１のポリシリコン膜６上にレジスト膜を塗布した後、リソグラフィ及びエッチングによって、選択ゲートトランジスタ形成領域と周辺領域２１とにおいて、レジスト膜９３が開口される。
【０２９８】
図１７の（ｄ）に示されるように、選択ゲートトランジスタ形成領域及び周辺領域２１内において、選択ゲートトランジスタ及び周辺トランジスタの下部電極層を形成するためのポリシリコン層３，４に達するまで、第１のポリシリコン膜６及びインターポリ絶縁膜５が、エッチングされる。これによって、第１のポリシリコン膜６及びインターポリ絶縁膜５が、選択ゲートトランジスタ形成領域及び周辺領域から選択的に除去され、第１のポリシリコン膜６及びインターポリ絶縁膜５が、メモリセルトランジスタ形成領域内に残存する。
【０２９９】
図１８の（ａ）に示されるように、ＷＮ膜９が、上述の工程と実質的に同様の工程によって、メモリセルトランジスタ形成領域内のポリシリコン膜６上、選択ゲートトランジスタ形成領域内のポリシリコン層４上、及び、周辺領域２１内のポリシリコン層３上に、堆積される。ＷＮ膜９上に、Ｗ膜１０が堆積される。キャップ材１１及びマスク材１２が、Ｗ膜１０上に順次堆積される。
【０３００】
このように、制御ゲート電極の第１のポリシリコン膜６上に、ＷＮ膜を形成することにより、制御ゲート電極（及び上部電極層）のポリシリコン膜の形成工程及び１回のリソグラフィ工程を削減できる。また、リソグラフィ工程の追加で生じる可能性があるポリシリコンの有機物汚染の影響を低減することができる。したがって、本実施形態によれば、フラッシュメモリの製造工程を少なくし、製造コストを削減することができる。  
また、第１のポリシリコン膜６上にＷＮ膜が形成されることによって、ポリシリコン膜６とＷ膜のシリサイド化を防止し、ポリシリコン膜６の消失も発生しない。
【０３０１】
その後、図１８の（ｂ）及び（ｃ）に示されるように、上述の工程と実質的に同様の工程によって、リソグラフィによってメモリセルトランジスタ間となる領域内に開口部が形成され、マスク材１２、キャップ材１１、Ｗ膜１０、ＷＮ膜９、第１のポリシリコン膜６、インターポリ絶縁膜５、ポリシリコン層４が、ＲＩＥ法によってエッチングされる。これによって、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ及び浮遊ゲート電極４が形成される。
【０３０２】
例えば、イオン注入等によって、Ｐ又はＡｓなどのｎ型不純物イオンが、１０１３ｃｍ−２から１０１５ｃｍ−２の範囲の濃度で、メモリセルアレイ領域２０のｐ型半導体領域１内に注入され、メモリセルトランジスタＭＴのソース／ドレイン電極としてのｎ型拡散層２７が、形成される。
【０３０３】
保護膜１３が、形成されたメモリセルトランジスタＭＴの浮遊ゲート電極４及び制御ゲート電極ＣＧを覆うように、堆積される。
【０３０４】
次いで、ｄ−ＴＥＯＳなどカバレッジの悪い絶縁膜１４，１５が、マスク材１２上に堆積されることによって、メモリセルトランジスタＭＴ間にエアギャップＡＧが形成される。
【０３０５】
その後、選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域において、及び、周辺領域２１にて、リソグラフィ及びエッチングによって、選択ゲートトランジスタ及び周辺トランジスタ（ＭＯＳトランジスタ）のゲート電極の構成部材が、ゲート加工され、選択ゲートトランジスタ及び周辺トランジスタのゲート電極が形成される。
【０３０６】
選択ゲートトランジスタの選択ゲート層ＳＧ及び周辺トランジスタＴｒのゲートコンタクト層ＧＣは、ＷＮ膜９とＷ膜１０とで形成されているため、選択ゲートトランジスタＳＴと周辺トランジスタＴｒとの間で、エッチングレートの差がほとんど生じることがなく、より均一なエッチングで、選択ゲートトランジスタ及び周辺トランジスタを実質的に同時に加工できる。
【０３０７】
選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域、及び、周辺トランジスタのソース／ドレイン領域において、例えば、イオン注入等によって、Ｐ又はＡｓのようなｎ型不純物イオンが、１０１３ｃｍ−２から１０１６ｃｍ−２の範囲の濃度で、半導体領域１内に注入され、ｎ型の拡散層からなるトランジスタのソース／ドレイン２７，１６が形成される。
【０３０８】
また、Ｐ型ＭＯＳトランジスタＴｒのソース／ドレインとしてのｐ型拡散層は、ｎ型拡散層の形成工程と異なる工程で、Ｎ型ＭＯＳトランジスタと実質的に同時に形成されたゲート電極をマスクをとして、ｐ型不純物イオンがｎ型ウェル内にイオン注入されることによって形成される。
【０３０９】
この後、上述のように、層間絶縁膜、コンタクトプラグ及び配線が、周知の技術によって順次形成され、本実施形態のフラッシュメモリが形成される。
【０３１０】
本実施形態のフラッシュメモリ及びその製造工程において、周辺領域２１内に形成される周辺トランジスタ（例えば、ＭＯＳトランジスタ）の下部電極層３がｎ型（ｎ＋型）のポリシリコンからなる以外、メモリセルトランジスタＭＴの浮遊ゲート電極４及び制御ゲート電極ＣＧ、及び、選択ゲートトランジスタＳＴの下部電極層４及びセレクトゲート層ＳＧ、ｐ＋型のポリシリコンを用いて形成されたｐ型ゲート構造である。ＭＯＳトランジスタＴｒのゲート電極内に、ｐ型のポリシリコン膜が設けられていない。
【０３１１】
メモリセルトランジスタＭＴの制御ゲート電極ＣＧ内、選択ゲートトランジスタＳＴの選択ゲート層ＳＧ内、及び、周辺トランジスタのゲートコンタクト層ＧＣ内に、ＷＮ膜９とＷ膜１０との積層構造が設けられている。
【０３１２】
本実施形態において、メモリセルトランジスタＭＴは、インターポリ絶縁膜５及び第１のポリシリコン膜６を含み、選択ゲートトランジスタＳＴは、ゲート電極内のメモリセルトランジスタ側の部分にインターポリ絶縁膜及び第１ポリシリコン膜を含み、第１のポリシリコン膜６上に、ＷＮ膜９が直接積層されている。
【０３１３】
選択ゲートトランジスタＳＴのゲート電極内のインターポリ絶縁膜及び第１ポリシリコン膜を含まない部分において、ＷＮ膜９が下部電極層４上に積層され、ＷＮ膜９が下部電極層４としてのｐ型シリコン層４に直接接触している。
【０３１４】
また、周辺トランジスタのＭＯＳトランジスタＴｒは、インターポリ絶縁膜及び第１のポリシリコン膜をゲート電極３，ＧＣ内に含まずに、ＷＮ膜９が下部電極層３上に積層され、ＷＮ膜９が下部電極層３としてのｎ型シリコン層３に直接接触している。
【０３１５】
このように、本実施形態のフラッシュメモリは、選択ゲートトランジスタと周辺トランジスタにおいて、ゲート電極内の下部電極層４，３とＷＮ膜９とが直接接触している点が、上述の実施形態と異なっている。
【０３１６】
本実施形態によれば、選択ゲートトランジスタＳＴのゲート電極４，ＳＧ内の大部分及び周辺トランジスタＴｒのゲート電極３，ＧＣ内の全体からインターポリ絶縁膜が除去されていることによって、ＥＩ構造のゲート電極に比べて、選択ゲートトランジスタ及び周辺トランジスタの下部電極層４，３と上部電極層ＧＣとの接触面積を大きくでき、ゲート電極の構成部材間の界面抵抗の影響を、低減することができる。
【０３１７】
以上のように、本実施形態の不揮発性半導体記憶装置及びその製造方法によれば、不揮発性半導体記憶装置の製造コストを低減できる。また、本実施形態の不揮発性半導体記憶装置及びその製造方法によれば、不揮発性半導体記憶装置の特性を改善できる。
【０３１８】
（５）  第５の実施形態  
図１９乃至図２０を参照して、第５の実施形態の不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）について、説明する。尚、本実施形態において、第１乃至第４の実施形態と実質的に同じ構成及び機能については、必要に応じて行う。
【０３１９】
＜構造＞  
図１９を用いて、本実施形態のフラッシュメモリの構造について説明する。  
図１９の（ａ）は、トランジスタのゲート長方向に沿う、本実施形態のＮＡＮＤ型フラッシュメモリが含むメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴの断面構造を示している。
【０３２０】
図１９の（ａ）において、３つのメモリセルトランジスタＭＴが直列に形成された構造を示している。
【０３２１】
メモリセルアレイ領域２０のメモリセルトランジスタＭＴの形成領域において、例えば、ボロンの不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のｐ型シリコンの半導体領域（アクティブ領域）１（ＡＡ）上に、メモリセルトランジスタＭＴのゲート絶縁膜２が設けられている。
【０３２２】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜(ＳｉＯ２)、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜からなる。
【０３２３】
ゲート絶縁膜２上に、ｐ型の半導体からなる浮遊ゲート電極（電荷蓄積層）４が設けられている。浮遊ゲート電極４は、例えば、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型のポリシリコンからなり、３０ｎｍから１２０ｎｍの範囲の膜厚を有している。
【０３２４】
この浮遊ゲート電極４上に、インターポリ絶縁膜（ゲート間絶縁膜）５が設けられている。  
インターポリ絶縁膜５は、例えば、トータル厚さが２ｎｍから３０ｎｍの間になるように形成された、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＯｘ／シリコン酸化膜、又は、シリコン酸化膜のうちいずれか１つからなる。
【０３２５】
インターポリ絶縁膜５上に、制御ゲート電極ＣＧが設けられている。  
制御ゲート電極ＣＧは、例えば、５ｎｍから１００ｎｍの膜厚の範囲で、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型の第１のポリシリコン膜６、及び、そのポリシリコン膜６上に積層された、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ(窒化タングステン)膜９、及び、そのＷＮ膜９上に積層された、１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ(タングステン)膜１０を含む。
【０３２６】
ＷＮ膜９及びＷ膜１０は、ワード線ＷＬとして用いられる制御ゲート電極ＣＧの裏打ち配線となる。ＷＮ膜９は、例えば、バリアメタルとして機能する。
【０３２７】
例えば、１ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮ(窒化シリコン)から形成されるキャップ材１１が、制御ゲート電極ＣＧ上に積み上げられている。
【０３２８】
本実施形態のフラッシュメモリが含むメモリセルトランジスタＭＴにおいて、制御ゲート電極ＣＧ内の第２のポリシリコン膜８２が、ｎ型のポリシリコンでなく、ｐ型のポリシリコンになっている。
【０３２９】
制御ゲート電極ＣＧの側面上及び浮遊ゲート電極４の側面は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、ＳｉＯ２、又は、ＳｉＮ、又は、それらの積層膜を用いた保護膜１３に覆われている。
【０３３０】
ＷＳｉ（タングステンシリサイド）、ＣｏＳｉ(コバルトシリサイド)、ＮｉＳｉ(ニッケルシリサイド)、又は、タングステンとポリシリコンとのスタック構造からなる制御ゲートでも良い。尚、制御ゲート電極ＣＧがタングステン以外の構造（例えば、シリサイド）の場合には、キャップ材１１は制御ゲート電極ＣＧ上に設けられていなくても良い。
【０３３１】
これらのメモリセルトランジスタＭＴのゲート電極４のチャネル長方向の両端のｐ型シリコン領域１内に、トランジスタＭＴのソース電極又はドレイン電極となるｎ型拡散層（以下では、ソース／ドレイン拡散層ともよぶ）２７が形成されている。これらソース／ドレイン電極としてのｎ型拡散層２７は、例えば、リン、砒素又はアンチモンの表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように、深さ１０ｎｍから５００ｎｍの間で形成されている。
【０３３２】
浮遊ゲート電極４、及び、制御ゲート電極ＣＧ及びソース／ドレインとしてのｎ型拡散層２７を含むメモリセルトランジスタＭＴにより、浮遊ゲート型の不揮発性ＥＥＰＲＯＭ（例えば、フラッシュメモリ）のメモリセルが形成される。メモリセルトランジスタＭＴのｎ型拡散層２７が、隣接するメモリセルトランジスタＭＴ同士で共有されることによって、メモリセルトランジスタＭＴのＮＡＮＤ接続が実現されている。
【０３３３】
浮遊ゲートのゲート長は、例えば、０．５μｍ以下、０．０１μｍ以上に設定されている。メモリセルトランジスタＭＴの制御ゲート電極ＣＧの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。例えば、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ間の間隔は、制御ゲート電極ＣＧの高さ（厚さ）よりも小さく設定するものとする。
【０３３４】
上述の各実施形態と同様に、ＮＡＮＤ接続されたメモリセルトランジスタＭＴの一端及び他端において、メモリセルブロックの選択を行うために、選択ゲートトランジスタが形成されている。選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタの制御ゲート電極ＣＧとの間隔も５ｎｍ以上、４０ｎｍ以下に設定することができる。
【０３３５】
例えば、ゲート長方向に隣接するメモリセルトランジスタの制御ゲート電極ＣＧ間の間隔は、制御ゲート電極ＣＧの高さよりも小さく設定される。
【０３３６】
本実施形態において、選択ゲートトランジスタＳＴは、浮遊ゲート電極４と同じ材料を用いて実質的に同時に形成される下部電極層４と、下部電極層４上に設けられ、開口部（ＥＩ部）を有するインターポリ絶縁膜５と、下部電極層４及びインターポリ絶縁膜５上に設けられる選択ゲート層ＳＧとを含んでいる。選択ゲート層ＳＧは、インターポリ絶縁膜５の開口部を介して、下部電極層４に直接接触する。
【０３３７】
選択ゲート層ＳＧは、制御ゲート電極ＣＧが含む構成部材と実質的に同じ材料を含む。選択ゲート層ＳＧは、例えば、５ｎｍから１００ｎｍの膜厚の範囲で、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型の第１のポリシリコン膜６と、そのポリシリコン膜６上に積層された、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有するＷＮ膜９と、そのＷＮ膜９上に積層された、１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０とを含む。ポリシリコン膜６は、インターポリ絶縁膜５の開口部と対応する位置に、開口部を有している。
【０３３８】
本実施形態のフラッシュメモリが含む選択ゲートトランジスタＳＴにおいて、ＷＮ膜９が、第１のポリシリコン膜６及びインターポリ絶縁膜９の開口部（ＥＩ部）を介して、下部電極層４としてのｐ型シリコン層４に直接接触する。また、ＷＮ膜９はＥＩ部により露出した第１のポリシリコン膜６及びインターポリ絶縁膜５の側面にも接している。
【０３３９】
ＷＮ膜９は、ＥＩ部を埋め込まないように形成されることが好ましい。ゲート電極の抵抗を減らすためである。例えば、半導体基板の表面に対して水平方向におけるインターポリ絶縁膜５の開口部の寸法は、ＷＮ膜９の膜厚の２倍の寸法より大きくすることができる。
【０３４０】
図１９の（ｂ）は、トランジスタのゲート長方向に沿う、本実施形態のフラッシュメモリが含む周辺トランジスタの断面構造を示している。
【０３４１】
図１９の（ｂ）において、ＭＯＳトランジスタを例とした周辺トランジスタが示されている。
【０３４２】
周辺トランジスタとしてのＭＯＳトランジスタ形成領域２１において、ｐ型のシリコン領域（半導体領域）１内に、例えば、ボロン等のｐ型不純物がドープされており、シリコン領域１の表面から１μｍまでの深さにおけるｐ型不純物濃度は、１０１６ｃｍ−３以上、５×１０１８ｃｍ−３以下である。また、ｐ型シリコン領域１内に、ｐ型ウェルまたはｎ型ウェルを形成することができる。
【０３４３】
このｐ型半導体領域１上において、ゲート絶縁膜２を介在して、周辺トランジスタＴｒのゲート電極３，ＣＧが設けられている。
【０３４４】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜（ＳｉＯ２）、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜を用いて形成される。  
周辺トランジスタＴｒのゲート絶縁膜２の膜厚（及び材料）を、メモリセルトランジスタＭＴのゲート絶縁膜２の膜厚（及び材料）と揃えることによって、メモリセルトランジスタＭＴと周辺トランジスタＴｒのゲート絶縁膜２を同時に形成でき、フラッシュメモリの製造工程数を減らすことができる。
【０３４５】
周辺トランジスタＴｒのゲート電極３，ＧＣは、ゲート絶縁膜２上のｎ型の半導体層からなる下部電極層３と、下部電極層３上に設けられ、開口部（ＥＩ部）を有するインターポリ絶縁膜５と、インターポリ絶縁膜５上及び下部電極層３上に設けられたゲートコンタクト層ＧＣとを含んでいる。  
ｎ型の半導体層の下部電極層３は、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、例えば、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でリン、ヒ素又はアンチモンが添加されたポリシリコンからなる。
【０３４６】
ゲートコンタクト層ＧＣは、例えば、インターポリ絶縁膜５上に設けられ、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加された第１のｐ型のポリシリコン膜６と、下部電極層３上及びポリシリコン膜６上に設けられたＷＮ膜９と、ＷＮ膜９上に積層されたＷ膜１０により形成される。ＷＮ膜９は、例えば、２ｎｍから４０ｎｍの範囲の膜厚を有し、Ｗ膜１０は、１０ｎｍから１００ｎｍの範囲の膜厚を有する。ポリシリコン膜６内において、インターポリ絶縁膜５の開口部と対応する位置に、開口部が形成されている。
【０３４７】
本実施形態のフラッシュメモリが含む周辺トランジスタ（例えば、ＭＯＳトランジスタ）Ｔｒにおいて、ゲートコンタクト層ＧＣが含むＷＮ膜９が、ポリシリコン膜６及びインターポリ絶縁膜５内に形成された開口部を介して、下部電極層としてのｎ型シリコン層３に直接接触している。
【０３４８】
周辺トランジスタＴｒに関しても、ＷＮ膜９が、ＥＩ部を埋め込まないように形成されることが好ましい。また、ＷＮ膜９に対してＷ膜１０と逆側に、例えば、０．５ｎｍから５ｎｍの範囲のＷＳｉ膜を追加形成して、ＷＮ膜９と下部電極層３（ｎ型のポリシリコン膜）との間の界面抵抗を下げてもよい。例えば、ＷＳｉ膜の下面は下部電極層３（ｎ型のポリシリコン膜）の上面と接しており、ＷＳｉ膜の上面はＷＮ膜９と接している。
【０３４９】
ＭＯＳトランジスタの形成領域２１であるｐ型半導体領域１の表面領域内に、ＭＯＳトランジスタのソース電極及びドレイン電極のＬＤＤ領域として機能するｎ型拡散層１６が設けられている。このｎ型拡散層１６は、拡散層１６の表面の不純物濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように、例えば、リン、砒素、又はアンチモンの少なくとも１つを含み、その接合深さは、例えば、１０ｎｍ〜３００ｎｍになっている。このｎ型拡散層１６は、ＭＯＳトランジスタのゲート電極３，ＧＣの側面上の側壁絶縁膜（図示せず）に対して自己整合的に形成される。
【０３５０】
なお、Ｐ型ＭＯＳトランジスタも、ソース／ドレインとしての拡散層の導電型が異なるだけで、Ｎ型ＭＯＳトランジスタと実質的に同じゲート電極の構造を有して、半導体基板上に設けられている。例えば、Ｎ型ＭＯＳトランジスタはｐ型ウェル領域上又はｐ型半導体基板上に配置することができ、Ｐ型ＭＯＳトランジスタはｎ型ウェル領域上に配置することができる。また、ｎ型半導体基板が用いられた場合、Ｐ型ＭＯＳトランジスタを、ｎ型半導体基板上に配置することもできる。
【０３５１】
周辺トランジスタＴｒのゲート電極３，ＧＣの側面上に、例えば、１０ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮ又はそれらの積層膜からなる側壁絶縁膜（図示せず）が形成されている。
【０３５２】
各トランジスタのゲート電極ＣＧ，ＳＧ，ＧＣ上に、キャップ材１１及びマスク材１２が設けられている。
【０３５３】
各トランジスタのキャップ材／マスク材１１，１２上に、間隙形成絶縁膜（層間絶縁膜）１４,１５が、形成されている。間隙形成絶縁膜１４，１５により、互いに隣り合うメモリセルトランジスタＭＴ間、及び、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴとの間に、エアギャップ（間隙、空洞）ＡＧが設けられている。
【０３５４】
本実施形態のフラッシュメモリのように、メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴ及び周辺トランジスタ（例えば、ＭＯＳトランジスタ）Ｔｒが、図１９に示される構造を有する場合においても、上述の各実施形態と同様の効果が得られる。
【０３５５】
＜製造方法＞  
図２０を用いて、第５の実施形態のフラッシュメモリの製造方法について、説明する。
【０３５６】
図２０の（ａ）に示されるように、上述の図５に示される製造工程と同様に、メモリセルアレイ領域２０及び周辺領域２１内において、ｐ型シリコン領域１上のゲート絶縁膜２上に、ｎ型及びｐ型のシリコン層３，４が、それぞれ形成される。シリコン層３，４上に、インターポリ絶縁膜５及びｐ型の第１のポリシリコン膜６が、順次形成される。
【０３５７】
メモリセルアレイ領域２０の選択ゲートトランジスタ形成領域及び周辺領域２１において、ポリシリコン膜６内及びインターポリ絶縁膜５内に、開口部（ＥＩ部）が形成される。
【０３５８】
そして、ＷＮ膜９が、第１のポリシリコン膜６上に堆積される。この際、選択ゲートトランジスタ形成領域及び周辺領域２１内において、ＷＮ膜９が、第１のポリシリコン膜６上に形成されるとともに、開口部（ＥＩ部）を介してポリシリコン層３，４上に形成される。選択ゲートトランジスタ形成領域において、ＷＮ膜９が、ｐ型シリコン層４に直接接触し、周辺領域２１において、ＷＮ膜９がｎ型シリコン層３に直接接触する。  
ＷＮ膜９がインターポリ絶縁膜５内に形成された開口部を埋め込まないように、ＷＮ膜９の膜厚及びＥＩ部の寸法が調整されて、形成されることが好ましい。例えば、半導体基板の表面に対して水平方向におけるインターポリ絶縁膜５の開口部の寸法を、ＷＮ膜９の膜厚の２倍の寸法より大きくすることにより可能である。
【０３５９】
ＷＮ膜９上に、Ｗ膜１０が堆積される。さらに、キャップ材１１及びマスク材１２が、Ｗ膜１０上に順次堆積される。
【０３６０】
このように、制御ゲート電極の第１のポリシリコン膜６上に、ＷＮ膜９を形成することにより、制御ゲート電極のポリシリコン膜の形成工程及び１回のリソグラフィ工程を削減できる。また、リソグラフィ工程の追加で生じる可能性があるポリシリコンの有機物汚染の影響を低減することができる。したがって、本実施形態によれば、フラッシュメモリの製造工程を少なくし、製造コストを削減することができる。また、ゲート電極内に含まれるシリコン膜間の空乏化を抑制できる。
【０３６１】
その後、図２０の（ｂ）及び（ｃ）に示されるように、上述の実施形態で用いられた工程と実質的に同様の工程によって、リソグラフィによってメモリセルトランジスタ間となる領域内に開口部が形成され、マスク材１２、キャップ材１１、Ｗ膜１０、ＷＮ膜９、第１のポリシリコン膜６、インターポリ絶縁膜５、ポリシリコン層４が、ＲＩＥ法によってエッチングされる。これによって、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ及び浮遊ゲート電極４が形成される。
【０３６２】
例えば、イオン注入等によって、メモリセルトランジスタＭＴのソース／ドレイン電極としてのｎ型拡散層２７が、形成される。
【０３６３】
保護膜１３がメモリセルトランジスタＭＴの浮遊ゲート電極４及び制御ゲート電極ＣＧ上に堆積された後、次いで、ｄ−ＴＥＯＳなどカバレッジの悪い絶縁膜１４，１５が、マスク材１２上に堆積される。これによって、メモリセルトランジスタＭＴ間にエアギャップＡＧが形成される。
【０３６４】
その後、選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域において、及び、周辺領域２１にて、リソグラフィ及びエッチングによって、選択ゲートトランジスタ及び周辺トランジスタ（ＭＯＳトランジスタ）のゲート電極の構成部材が、ゲート加工され、選択ゲートトランジスタＳＴ及び周辺トランジスタＴｒのゲート電極が形成される。
【０３６５】
選択ゲートトランジスタの選択ゲート層ＳＧ及び周辺トランジスタのゲートコンタクト層ＧＣは、ＷＮ膜９とＷ膜１０とで形成されているため、選択ゲートトランジスタＳＴと周辺トランジスタＴｒとの間で、エッチングレートの差がほとんど生じることがなく、より均一なエッチングで、選択ゲートトランジスタ及び周辺トランジスタを実質的に同時に加工できる。
【０３６６】
選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域、及び、周辺トランジスタのソース／ドレイン領域において、例えば、イオン注入等によって、Ｐ又はＡｓのようなｎ型不純物イオンが、１０１３ｃｍ−２から１０１６ｃｍ−２の範囲の濃度で、半導体領域１内に注入され、ｎ型の拡散層からなるトランジスタのソース／ドレイン２７，１６が形成される。
【０３６７】
また、Ｐ型ＭＯＳトランジスタＴｒのソース／ドレインとしてのｐ型拡散層は、ｎ型拡散層の形成工程と異なる工程で、Ｎ型ＭＯＳトランジスタと実質的に同時に形成されたゲート電極をマスクをとして、ｐ型不純物イオンがｎ型ウェル内にイオン注入されることによって形成される。
【０３６８】
この後、上述のように、層間絶縁膜、コンタクトプラグ及び配線が、周知の技術によって順次形成され、本実施形態のフラッシュメモリが形成される。
【０３６９】
本実施形態のフラッシュメモリ及びその製造工程において、周辺領域２１内に形成される周辺トランジスタ（例えば、ＭＯＳトランジスタ）の下部電極層３がｎ型（ｎ＋型）のシリコンからなる以外、メモリセルトランジスタＭＴの浮遊ゲート電極４及び制御ゲート電極ＣＧ、及び、選択ゲートトランジスタＳＴの下部電極層４及びセレクトゲート層ＳＧ、周辺トランジスタのゲートコンタクト層ＧＣが、ｐ型のポリシリコン膜６を含む。また、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ内、選択ゲートトランジスタＳＴの選択ゲート層ＳＧ内、及び、周辺トランジスタのゲートコンタクト層ＧＣ内に、ＷＮ膜９とＷ膜１０との積層構造が設けられている。
【０３７０】
本実施形態において、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴｒにおいて、ＷＮ膜９が、インターポリ絶縁膜５及び第１のポリシリコン膜６内に形成された開口部を介して、下部電極層としてのｐ型又はｎ型のポリシリコン層４，３に、直接接触している。
【０３７１】
このように、本実施形態のフラッシュメモリは、選択ゲートトランジスタと周辺トランジスタにおいて、ＥＩ構造によってゲート電極内の下部電極層４，３とＷＮ膜９とが直接接触している点が、上述の実施形態と異なっている。
【０３７２】
本実施形態においても、メモリセルトランジスタＭＴ及びＭＯＳトランジスタＴｒとで、ゲート電極の構成部材を作り分けることなしに、各トランジスタＭＴ，Ｔｒを実質的に同じ材料を用いて、実質的に同時に形成できる。
【０３７３】
第５の実施形態の不揮発性半導体記憶装置及びその製造方法によれば、不揮発性半導体記憶装置の製造コストを低減できる。また、本実施形態の不揮発性半導体記憶装置及びその製造方法によれば、不揮発性半導体記憶装置の特性を改善できる。
【０３７４】
（６）  第６の実施形態  
図２１及び図２２を参照して、第６の実施形態の不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）について、説明する。尚、本実施形態において、第１乃至第５の実施形態と実質的に同じ構成及び機能に関する説明については、必要に応じて行う。
【０３７５】
＜構造＞  
図２１を用いて、本実施形態のフラッシュメモリの構造について説明する。
【０３７６】
図２１の（ａ）は、トランジスタのゲート長方向に沿う、本実施形態のＮＡＮＤ型フラッシュメモリが含むメモリセルトランジスタ及び選択ゲートトランジスタの断面構造を示している。図２１の（ａ）において、３つのメモリセルトランジスタが直列に接続された構造が示されている。
【０３７７】
例えば、メモリセルアレイ領域２０内において、ボロンの不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の範囲のｐ型シリコン領域１（ＡＡ）上に、メモリセルトランジスタＭＴのゲート絶縁膜２上が設けられている。ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するように形成された、シリコン酸化膜、又は、オキシナイトライド膜、又は、シリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜からなる。
【０３７８】
そのゲート絶縁膜２上に、ｐ型の半導体層からなる浮遊ゲート電極４が、設けられている。  
メモリセルトランジスタＭＴの浮遊ゲート電極４としてのｐ型のポリシリコン層４は、例えば、３０ｎｍから１２０ｎｍの範囲の膜厚を有するように形成され、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されている。
【０３７９】
浮遊ゲート電極４上に、インターポリ絶縁膜５が設けられている。インターポリ絶縁膜５は、例えば、トータル厚さが２ｎｍから３０ｎｍの範囲を有するように形成された、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＯｘ／シリコン酸化膜、又は、シリコン酸化膜からなる。
【０３８０】
インターポリ絶縁膜５上に、メモリセルトランジスタＭＴの制御ゲート電極ＣＧが設けられている。  
制御ゲート電極ＣＧは、インターポリ絶縁膜５上に積層され、例えば、５ｎｍから１００ｎｍの範囲の膜厚を有し、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンが添加されたｐ型の第１のポリシリコン膜６と、ポリシリコン膜６上に積層され、例えば、２ｎｍから１０ｎｍの範囲の膜厚を有するＷ膜１０Ａと、Ｗ膜１０Ａ上に積層され、５ｎｍから１０ｎｍの範囲の膜厚を有するＷＮ膜９と、ＷＮ膜９上に積層され、例えば、１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０と、を含む。
【０３８１】
本実施形態のフラッシュメモリが含むメモリセルトランジスタＭＴのゲート電極４，ＣＧにおいて、制御ゲート電極ＣＧはｐ型ポリシリコン層６を１層のみ含み、制御ゲート電極ＣＧが含む１層のポリシリコン膜（ｐ型シリコン膜）６上に、Ｗ膜１０Ａが直接積層されている。
【０３８２】
本実施形態において、メモリセルトランジスタＭＴは、制御ゲート電極ＣＧの上部に、ＷＮ膜９が２つのＷ膜１０Ａ，１０Ｂに挟まれた積層構造（Ｗ／ＷＮ／ＷＮ積層膜）を含み、このＷ／ＷＮ／Ｗ積層膜が、制御ゲート電極（ワード線）の裏打ち配線となる。
【０３８３】
制御ゲート電極ＣＧ上に、例えば、１ｎｍから１００ｎｍの範囲の膜厚を有するＳｉＮ膜からなるキャップ材１１が、積み上げられている。  
制御ゲート電極ＣＧの側面、及び、浮遊ゲート電極４の側面は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有するＳｉＯ２、ＳｉＮ、又は、それらの積層膜を用いた保護膜１３に覆われている。
【０３８４】
ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、又は、タングステンとポリシリコンとのスタック構造が、制御ゲート電極ＣＧに用いられてもよい。タングステン／ポリシリコン構造を除く構造（例えば、シリサイド）が制御ゲート電極ＣＧに用いられた場合、キャップ材１１は、制御ゲート電極ＣＧ上に設けられていなくともよい。
【０３８５】
メモリセルトランジスタＭＴの浮遊ゲート電極４の両側の半導体領域１内に、トランジスタのソース／ドレイン電極となるｎ型拡散層２７が形成されている。  
これらソース／ドレイン電極としてのｎ型拡散層２７は、例えば、リン、砒素、又は、アンチモンを、その表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように、深さ１０ｎｍから５００ｎｍの範囲で、含んでいる。
【０３８６】
浮遊ゲート電極４、制御ゲート電極ＣＧ及びソース／ドレイン電極としてのｎ型拡散層２７により、浮遊ゲート型の不揮発性フラッシュＥＥＰＲＯＭのメモリセルが形成される。
【０３８７】
ソース／ドレインとしてのｎ型拡散層２７が隣接するメモリセルトランジスタ同士で共有されることによって、メモリセルトランジスタＭＴ間のＮＡＮＤ接続が実現されている。
【０３８８】
例えば、浮遊ゲート電極４のゲート長は、０．５μｍ以下、０．０１μｍ以上に設定されている。隣り合うメモリセルトランジスタの制御ゲート電極ＣＧの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。  
例えば、メモリセルの制御ゲート電極ＣＧ間の間隔は、メモリセルトランジスタＭＴのゲート電極の高さよりも小さく設定されている。
【０３８９】
上述のように、ＮＡＮＤ接続されたメモリセルトランジスタにおいて、メモリセルブロックの選択を行うために、ＮＡＮＤ接続されたメモリセルトランジスタの一端及び他端に、選択ゲートトランジスタが、それぞれ設けられている。選択ゲートトランジスタの選択ゲート電極ＳＧとメモリセルトランジスタＭＴの制御ゲート電極ＣＧとの間隔は、例えば、５ｎｍ以上、４０ｎｍ以下に設定されている。
【０３９０】
選択ゲートトランジスタＳＴのゲート電極は、メモリセルトランジスタＭＴのゲート電極と実質的に同じ材料を用いて、形成されている。
【０３９１】
本実施形態において、選択ゲートトランジスタＳＴのゲート電極４，ＳＧにおいて、ワード線側（メモリセルトランジスタ側）の一部分以外で、ｐ型の第１のポリシリコン膜６とインターポリ絶縁膜５がなくなっている。選択ゲートトランジスタＳＴのゲート電極４，ＳＧ内の第１のポリシリコン膜６及びインターポリ絶縁膜５が除去された部分において、Ｗ膜１０Ａが浮遊ゲート電極４と同じ材料からなる下層電極層４に直接接触している。このように、本実施形態の選択ゲートトランジスタＳＴの構造は、上述の実施形態の選択ゲートトランジスタの構造と異なっている。
【０３９２】
図２１の（ｂ）は、周辺トランジスタのチャネル長方向の断面構造を示している。図２１の（ｂ）に示される周辺トランジスタは、ＭＯＳトランジスタである。
【０３９３】
周辺トランジスタとしてのＭＯＳトランジスタＴｒは、例えば、ボロン等のｐ型不純物がドープされ、表面から１μｍまでの深さにおけるｐ型不純物濃度は、１０１６ｃｍ−３以上且つ５×１０１８ｃｍ−３以下に設定されたｐ型シリコン領域（半導体領域）１内に、設けられている。また、ｐ型シリコン領域１内に、ｐ型ウェルまたはｎ型ウェルを、形成することができる。
【０３９４】
そのｐ型半導体領域１上に、ゲート絶縁膜２を介して、周辺トランジスタのゲート電極３，ＧＣが形成されている。
【０３９５】
ゲート絶縁膜２は、例えば、１ｎｍから１０ｎｍの範囲の膜厚を有し、シリコン酸化膜又はオキシナイトライド膜又はシリコン窒化膜、又はこれらの膜のうち２つ以上の積層膜からなる材料に用いて形成される。
【０３９６】
ゲート絶縁膜２の膜厚が、メモリセルトランジスタＭＴのゲート絶縁膜の膜厚と揃えて形成されることで、周辺トランジスタＴｒとメモリセルトランジスタＭＴとを同時に形成でき、フラッシュメモリの製造工程数を減らすことができる。
【０３９７】
周辺トランジスタとしてのＭＯＳトランジスタＴｒのゲート電極３，ＧＣは、ゲート絶縁膜２上に形成されたｎ型の半導体の下部電極層３を含む。下部電極層３は、５ｎｍから１００ｎｍの範囲の膜厚のｎ型のポリシリコン層３からなり、下部電極層３としてのポリシリコン層３は、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度で、リン、ヒ素又はアンチモンが添加されている。
【０３９８】
本実施形態のフラッシュメモリが含む周辺トランジスタとしてのＭＯＳトランジスタＴｒにおいて、トランジスタＴｒのゲートコンタクト層ＧＣは、例えば、２ｎｍから１０ｎｍの範囲の膜厚を有するＷ膜１０Ａと、Ｗ膜１０Ａ上に積層され、５ｎｍから１０ｎｍの範囲の膜厚を有するＷＮ膜９と、ＷＮ膜９上に積層され、例えば、１０ｎｍから１００ｎｍの範囲の膜厚を有するＷ膜１０とを含む。
【０３９９】
本実施形態において、周辺トランジスタ（ＭＯＳトランジスタ）Ｔｒのゲートコンタクト層ＧＣの最下層のＷ膜１０Ａが、ｎ型のポリシリコン層３からなる下部電極層３上に積層されている。
【０４００】
例えば、１ｎｍから１００ｎｍの範囲の膜厚のＳｉＮからなるキャップ材１１が、ゲートコンタクト層ＧＣ上に、積層されている。
【０４０１】
周辺領域２１において、ｐ型半導体領域１の表面領域内には、ＭＯＳトランジスタのソース及びドレインのＬＤＤ領域として機能するｎ型拡散層１６が設けられている。このｎ型拡散層１６は、例えば、リン、砒素又はアンチモンを、表面濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように含み、その接合深さは、例えば、１０ｎｍ〜３００ｎｍである。このｎ型拡散層１６は、ゲート電極の側面上の側壁絶縁膜に対して、自己整合的に形成される。
【０４０２】
なお、周辺トランジスタとしてのＰ型ＭＯＳトランジスタも、ソース／ドレインとしての拡散層の導電型が異なるだけで、Ｎ型ＭＯＳトランジスタと実質的に同じゲート電極の構造を有して、半導体基板上に設けられている。例えば、Ｎ型ＭＯＳトランジスタはｐ型ウェル領域上又はｐ型半導体基板上に配置することができ、Ｐ型ＭＯＳトランジスタはｎ型ウェル領域上に配置することができる。また、ｎ型半導体基板が用いられる場合、Ｐ型ＭＯＳトランジスタを、ｎ型半導体基板上に配置することもできる。
【０４０３】
各トランジスタＭＴ，ＳＴ，Ｔｒのキャップ材１１上に、例えば、２ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮで構成されるマスク材１２が形成されている。
【０４０４】
例えば、２ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮで形成される間隙形成絶縁膜が、マスク材１２上に形成されている。
【０４０５】
周辺トランジスタＴｒのゲートコンタクト層ＧＣ及び下部電極層３の側面は、例えば、１０ｎｍから１００ｎｍの範囲の膜厚のＳｉＯ２又はＳｉＮ又はそれらの積層膜からなる側壁絶縁膜（図示せず）に覆われている。
【０４０６】
本実施形態のフラッシュメモリのように、メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴ及び周辺トランジスタ（例えば、ＭＯＳトランジスタ）Ｔｒが、図２１に示される構造を有する場合においても、上述の各実施形態と同様の効果が得られる。
【０４０７】
＜製造方法＞  
図２２を用いて、第５の実施形態のフラッシュメモリの製造方法について、説明する。
【０４０８】
図２２の（ａ）に示されるように、上述の図１７に示される製造工程と同様に、メモリセルアレイ領域２０及び周辺領域２１内において、ｐ型シリコン領域１上のゲート絶縁膜２上に、ｎ型及びｐ型のシリコン層３，４が、それぞれ形成される。シリコン層３，４上に、インターポリ絶縁膜５及びｐ型の第１のポリシリコン膜６が、順次形成される。
【０４０９】
そして、メモリセルアレイ領域２０の選択ゲートトランジスタ形成領域及び周辺領域２１内から、インターポリ絶縁膜及びｐ型の第１のポリシリコン膜６が、選択的に除去される。
【０４１０】
この後、図２２の（ａ）に示されるように、Ｗ膜１０Ａが、メモリセルアレイ領域２０内のｐ型のポリシリコン膜６及びシリコン層４上、及び、周辺領域２１内のｎ型シリコン層３上に、形成される。  
そして、Ｗ膜１０Ａ上に、ＷＮ膜９及びＷ膜１０Ｂが、順次堆積される。
【０４１１】
このように、制御ゲート電極の第１のポリシリコン膜６上に、Ｗ膜１０Ａ，１０Ｂ及びＷＮ膜９を形成することにより、制御ゲート電極のポリシリコン膜の形成工程及び１回のリソグラフィ工程を削減できる。また、リソグラフィ工程の追加で生じる可能性があるポリシリコンの有機物汚染の影響を低減することができる。したがって、本実施形態によれば、フラッシュメモリの製造工程を少なくし、製造コストを削減することができる。  
その後、図２２の（ｂ）及び（ｃ）に示されるように、上述の工程と実質的に同様の工程によって、リソグラフィによってメモリセルトランジスタ間となる領域内に開口部が形成され、マスク材１２、キャップ材１１、Ｗ膜１０Ｂ、ＷＮ膜９、Ｗ膜１０Ａ、第１のポリシリコン膜６、インターポリ絶縁膜５、ポリシリコン層４が、ＲＩＥ法によって順次エッチングされる。これによって、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ及び浮遊ゲート電極４が形成される。
【０４１２】
例えば、上述のように、イオン注入等によって、例えばＰ又はＡｓなどのｎ型不純物イオンが、メモリセルアレイ領域２０の半導体領域１内に注入され、メモリセルトランジスタＭＴのソース／ドレイン電極としてのｎ型拡散層２７が、形成される。
【０４１３】
そして、保護膜１３が、形成されたメモリセルトランジスタＭＴの浮遊ゲート電極４及び制御ゲート電極ＣＧを覆うように、堆積される。Ｄ−ＴＥＯＳなどカバレッジの悪い絶縁膜１４，１５が、マスク材１２上に堆積されることによって、メモリセルトランジスタＭＴ間に、エアギャップＡＧが形成される。
【０４１４】
その後、選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域において、及び、周辺領域２１にて、リソグラフィ及びエッチングによって、選択ゲートトランジスタ及び周辺トランジスタ（ＭＯＳトランジスタ）のゲート電極の構成部材が、ゲート加工され、選択ゲートトランジスタ及び周辺トランジスタのゲート電極が形成される。
【０４１５】
選択ゲートトランジスタの選択ゲート層ＳＧ及び周辺トランジスタＴｒのゲートコンタクト層ＧＣは、ＷＮ膜９とＷ膜１０とで形成されているため、選択ゲートトランジスタＳＴと周辺トランジスタＴｒとの間で、エッチングレートの差がほとんど生じることがなく、より均一なエッチングで、選択ゲートトランジスタ及び周辺トランジスタを実質的に同時に加工できる。
【０４１６】
選択ゲートトランジスタのメモリセルトランジスタ側と反対側の領域、及び、周辺トランジスタのソース／ドレイン領域において、例えば、イオン注入等によって、Ｐ又はＡｓのようなｎ型不純物イオンが、半導体領域１内に注入され、トランジスタＳＴ，Ｔｒのｎ型の拡散層からなるソース／ドレイン２７，１６が形成される。
【０４１７】
また、Ｐ型ＭＯＳトランジスタＴｒのソース／ドレインとしてのｐ型拡散層は、ｎ型拡散層の形成工程と異なる工程で、Ｎ型ＭＯＳトランジスタと実質的に同時に形成されたゲート電極をマスクをとして、ｐ型不純物イオンがｎ型ウェル内にイオン注入されることによって形成される。
【０４１８】
この後、上述のように、層間絶縁膜、コンタクトプラグ及び配線が、周知の技術によって順次形成され、本実施形態のフラッシュメモリが形成される。
【０４１９】
本実施形態のフラッシュメモリ及びその製造方法において、メモリセルトランジスタＭＴの制御ゲート電極ＣＧが、インターポリ絶縁膜５上のｐ型ポリシリコン膜６と、ｐ型ポリシリコン膜６上のＷ／ＷＮ／Ｗ積層膜１０Ａ，９，１０Ｂとを含んでいる。また、選択ゲートトランジスタＳＴ及び周辺トランジスタＴｒのゲート電極は、メモリセルトランジスタＭＴと同様に、Ｗ／ＷＮ／Ｗ積層膜１０Ａ，９，１０Ｂを含んでいる
なお、ｐ型ポリシリコン膜６と接するＷ膜１０Ａの下部がシリサイド化されＷＳｉ膜となっている場合もある。
【０４２０】
本実施形態において、選択ゲートトランジスタＳＴのゲート電極内の一部からインターポリ絶縁膜及び第１ポリシリコン膜が除去され、インターポリ絶縁膜及び第１ポリシリコン膜を含まない部分において、Ｗ膜１０Ａが下部電極層４上に積層され、Ｗ膜１０が下部電極層４としてのｐ型シリコン層４に直接接触している。
【０４２１】
周辺トランジスタのＭＯＳトランジスタＴｒは、インターポリ絶縁膜及び第１のポリシリコン膜をゲート電極３，ＧＣ内に含まずに、Ｗ膜１０Ａが下部電極層３上に積層され、Ｗ膜１０Ａが下部電極層３としてのｎ型シリコン層３に直接接触している。
【０４２２】
このように、本実施形態のフラッシュメモリは、選択ゲートトランジスタと周辺トランジスタにおいて、ゲート電極内の下部電極層４，３とＷ膜１０Ａとが直接接触している点が、上述の実施形態と異なっている。
【０４２３】
本実施形態によれば、低抵抗のＷ膜１０Ａが下部電極層としてのシリコン層３，４に直接接触していることによって、選択ゲートトランジスタＳＴ及び周辺トランジスタＴｒゲート電極の構成部材間の界面抵抗（接触抵抗）を、低減することができる。
【０４２４】
また、Ｗ膜１０Ａの膜厚はＷ膜１０Ｂの膜厚よりも薄いことが好ましい。Ｗ膜１０Ａの膜厚が厚いと、第１のポリシリコン６がシリサイド化することにより消失してしまう可能性が有るためである。一方、ＷＮ膜９よりも上に積層されたＷ膜１０Ｂはポリシリコンと接していないのでシリサイド化には影響しない。そのため、Ｗ膜１０Ｂの膜厚を厚くすることによりゲート電極の抵抗を小さくすることができる。
【０４２５】
以上のように、第６の実施形態の不揮発性半導体記憶装置及びその製造方法によれば、不揮発性半導体記憶装置の製造コストを低減できる。また、本実施形態の不揮発性半導体記憶装置及びその製造方法によれば、不揮発性半導体記憶装置の特性を改善できる。
【０４２６】
尚、上述の第１乃至第５の実施形態において、ＷＮ膜とＷ膜との積層構造の代わりに、本実施形態で述べたＷＮ膜９がＷ膜１０Ａ，１０Ｂ間に挟まれた積層構造（Ｗ／ＷＮ／Ｗ積層膜）が、メモリセルトランジスタＭＴの制御ゲート電極ＣＧ、選択ゲートトランジスタＳＴの選択ゲート層ＳＧ及び周辺トランジスタＴｒのゲートコンタクト層ＧＣに、適用されてもよい。この場合におけるフラッシュメモリの製造方法に関しては、ＷＮ膜９が堆積される前に、Ｗ膜１０Ａが堆積される工程が追加される点が異なるのみで、他の製造工程は実質的に同じである。
【０４２７】
（７）  変形例  
図２３を参照して、上述の実施形態の不揮発性半導体記憶装置の変形例について、説明する。
【０４２８】
上述の各実施形態において、ゲート絶縁膜上の浮遊ゲート電極／下部電極層の形成方法に関して、イオン注入を用いて、メモリセルトランジスタのｐ型シリコンからなる浮遊ゲート電極とＮ型トランジスタのｎ型シリコンからなる下部電極層とを作り分ける例について説明した。  
但し、以下に述べるように、ドーピングガスにより不純物をドーピングして、ｐ型及びｎ型のシリコン層を、メモリセルアレイ領域２０及び周辺領域２１のゲート絶縁膜上に作り分けてもよい。
【０４２９】
図２３は、本変形例における、ドーピングガスによる不純物ドーピングにより、ｐ型及びｎ型のシリコン層をゲート絶縁膜上に作り分けた場合の製造工程を示す断面工程図である。
【０４３０】
図２３の（ａ）に示されるように、ドーピングガスによるドーピングにより、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度で、リン、ヒ素又はアンチモンがシリコン層３内に添加されるように、ｎ型のシリコン層３が、メモリセルアレイ領域２０及び周辺領域２１のゲート絶縁膜２上に、形成される。
【０４３１】
なお、図２３の（ａ）に示す工程の前に、イオン注入等を用いて、半導体基板内にｎ型ウェル及びｐ型ウェルを形成する工程を実行できる。
【０４３２】
図２３の（ｂ）に示されるように、周辺領域２１内のＭＯＳトランジスタの形成領域内において、ｎ型シリコン層３上に、レジスト膜９８が形成される。メモリセルアレイ領域２０内において、レジスト膜は開口され、メモリセルアレイ領域２０内のｎ型シリコン層３の上面は、露出する。レジスト膜９８をマスクに用いて、シリコン層３が、ＲＩＥ法によって、エッチングされる。これによって、メモリセルアレイ領域２０内のＮ型シリコン層は、除去される。
【０４３３】
図２３の（ｃ）に示されるように、メモリセルアレイ領域２０内において、ｎ型ポリシリコン膜が除去された後、ｐ型シリコン層４が、シリコンを堆積しながらの不純物ドーピングにより、１０１８ｃｍ−３から１０２２ｃｍ−３の範囲の濃度でボロンがシリコン層４内に添加されるように、ゲート絶縁膜２上に、形成される。
【０４３４】
例えば、周辺領域２１内において、ｎ型シリコン層３上に、ｐ型シリコン層４が堆積される。
【０４３５】
この後、メモリセルアレイ領域２０内のｐ型シリコン層４上に、レジスト膜が形成され、周辺領域２１のｐ型シリコン層４が、選択的に除去される。
【０４３６】
このように、ｎ型及びｐ型のポリシリコン膜３，４が、ドーピングガスによるドーピングによって、ゲート絶縁膜２上に、それぞれ形成される。
【０４３７】
この後、第１乃至第６の実施形態で述べた製造工程によって、メモリセルアレイ領域２０及び周辺領域２１内で、ドーピングガスによるドーピングにより作り分けられたｎ型及びｐ型シリコン層３，４上に、インターポリ絶縁膜５及び制御ゲート電極などの各トランジスタの構成部材が、形成及び加工され、上述の各実施形態のフラッシュメモリが形成される。
【０４３８】
本変形例で述べたように、シリコン層の堆積時におけるドーピングガスによるドーピングによって、メモリセルトランジスタの浮遊ゲート電極としてのｐ型シリコン層及び周辺トランジスタのゲート電極のｎ型シリコン層を、作り分けてもよい。
【０４３９】
本変形例が用いられた場合においても、第１乃至第６の実施形態で述べた効果が得られる。
【０４４０】
［その他］  
上述において、ＮＡＮＤ型フラッシュメモリを例示して、本実施形態の不揮発性半導体記憶装置について説明した。但し、浮遊ゲート型のメモリセルトランジスタを用いた半導体記憶装置であれば、ＮＯＲ型のフラッシュメモリのような他の回路構成の記憶装置に、本実施形態で述べた構造が適用されてもよい。
【０４４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４４２】
１：半導体領域、２：ゲート絶縁膜、３：下部電極層、４：浮遊ゲート電極、５：インターポリ絶縁膜、６，８２，８３：ポリシリコン膜、９：ＷＮ膜、１０，１０Ａ，１０Ｂ：Ｗ膜、１６，２７：ソース／ドレイン拡散層、ＭＴ：メモリセルトランジスタ、Ｔｒ：周辺トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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