(57)【要約】【課題】リファレンスセルの増加なしに、データの高信頼性を確保することができる不揮発性メモリ装置及びそれのデータ管理方法を提供する。【解決手段】データセル領域とリファレンスセル領域とを含む不揮発性メモリ装置のデータ管理方法は、書き込みデータの提供を受ける段階と、前記書き込みデータのうちから前記リファレンスセル領域の一部である第１リファレンス領域に格納される共有データを選択する段階と、前記共有データを参照して、前記リファレンスセル領域の第２リファレンス領域に格納されるリファレンスデータを生成する段階と、前記書き込みデータを前記データセル領域と前記第１リファレンス領域とに、そして前記リファレンスデータを前記第２リファレンス領域に記入する段階を含む。【選択図】      図１
2014182867.tif 000002
【特許請求の範囲】
【請求項１】
データセル領域とリファレンスセル領域とを含む不揮発性メモリ装置のデータ管理方法において、
書き込みデータの提供を受ける段階と、
前記書き込みデータのうちから前記リファレンスセル領域の一部である第１リファレンス領域に格納される共有データを選択する段階と、
前記共有データを参照して、前記リファレンスセル領域の第２リファレンス領域に格納されるリファレンスデータを生成する段階と、
前記書き込みデータを前記データセル領域と前記第１リファレンス領域とに、そして前記リファレンスデータを前記第２リファレンス領域に記入する段階とを含むことを特徴とするデータ管理方法。
【請求項２】
前記リファレンスデータを生成する段階で、前記リファレンスデータは前記共有データの各ビットを参照して、リファレンスセルの要件を満たす論理値にエンコードされることを特徴とする請求項１に記載のデータ管理方法。
【請求項３】
前記共有データは、前記書き込みデータのうちで前記第１リファレンス領域のサイズに対応する少なくとも１つの下位ビットに対応することを特徴とする請求項２に記載のデータ管理方法。
【請求項４】
前記リファレンスデータは、前記共有データの各ビットを反転させた論理値に対応することを特徴とする請求項２に記載のデータ管理方法。
【請求項５】
前記共有データは、前記第１リファレンス領域に対応する列アドレスを参照して選択されることを特徴とする請求項１に記載のデータ管理方法。
【請求項６】
前記書き込みデータと前記リファレンスデータとを併合して１つの書き込み単位に対応するエンコードされた書き込みデータを生成する段階をさらに含むことを特徴とする請求項１に記載のデータ管理方法。
【請求項７】
前記第１及び第２リファレンス領域のメモリセルから前記書き込みデータをセンシングするためのリファレンス信号を生成する段階をさらに含むことを特徴とする請求項１に記載のデータ管理方法。
【請求項８】
前記リファレンス信号を参照して、前記データセル領域と前記第１リファレンス領域のメモリセルをセンシングする段階をさらに含むことを特徴とする請求項７に記載のデータ管理方法。
【請求項９】
前記データセル領域と前記リファレンスセル領域とは、磁気抵抗メモリ、相変化メモリ、抵抗性メモリのうち少なくとも１つの形に形成されることを特徴とする請求項１に記載のデータ管理方法。
【請求項１０】
データセル領域とリファレンスセル領域を含む不揮発性メモリ装置のデータ管理方法において、
書き込みデータの提供を受ける段階と、
前記書き込みデータのうちから前記リファレンスセル領域に格納される共有データを選択する段階と、
前記書き込みデータを前記データセル領域と前記リファレンスセル領域とに記入する段階を含み、
前記書き込みデータのビット数は、前記データセル領域のメモリセルと前記リファレンスセル領域のメモリセルとを合計した数になることを特徴とするデータ管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、より詳しくはリファレンスセルを含む不揮発性メモリ装置及びそれのデータ管理方法に関する。
【背景技術】
【０００２】
半導体メモリ装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）は主に揮発性メモリ装置（Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）とに分けられる。揮発性メモリ装置は読み取り及び書き込みの速度は速いが、外部電源の供給が遮断されると保存されている内容が消えてしまうという欠点がある。一方、不揮発性メモリ装置は外部電源の供給が遮断されてもその内容を保存する。したがって、不揮発性メモリ装置は電源が供給されているのかどうかにかかわらず、保存されるべき内容を保存するために使われる。
【０００３】
最近では、高集積、大容量を具現することができる不揮発性半導体メモリ装置の需要が日々増加している。このようなメモリ装置としては、携帯用電子機器などに主に使用されるフラッシュメモリ（Ｆｌａｓｈ  ｍｅｍｏｒｙ）が代表的である。しかし、ランダムアクセス（Ｒａｎｄｏｍ  ａｃｃｅｓｓ）が可能で、より高性能な不揮発性素子の研究が盛んに行われている。例えば、強誘電体キャパシタを用いる強誘電体ＲＡＭ（Ｆｅｒｒｏ  ｅｌｅｃｔｒｉｃ  ＲＡＭ：ＦＲＡＭ（登録商標））、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）膜を用いる磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ：ＭＲＡＭ）、カルコゲン化合物（Ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙｓ）を用いる相変化メモリ装置（Ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）及び可変抵抗物質膜をデータ保存媒体として使用する抵抗ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＲＲＡＭ（登録商標））などがある。
【０００４】
上述した不揮発性メモリは、メモリセルに格納されているデータを識別するためのリファレンスセルを含む。リファレンスセルに格納されているデータを参照して、メモリセルに格納されているデータが正確に検出できる。データの高信頼性（Ｄａｔａ  ｉｎｔｅｇｒｉｔｙ）のためには、より多くのリファレンスセルが具備されるべきであるが、リファレンスセルの増加は、高集積化と軽薄短小化を阻害する要因として作用する。したがって、リファレンスセルの増加なしに、データの高信頼性を提供するための技術が要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８，３２１，６２３号公報
【特許文献２】米国特許第８，１８９，３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、リファレンスセルの増加なしに、データの高信頼性を確保することができる不揮発性メモリ装置及びそれのデータ管理方法を提供することである。
【課題を解決するための手段】
【０００７】
前記目的を達成するための本発明の実施形態に係るデータセル領域とリファレンスセル領域とを含む不揮発性メモリ装置のデータ管理方法は、書き込みデータの提供を受ける段階と、前記書き込みデータのうちから前記リファレンスセル領域の一部である第１リファレンス領域に格納される共有データを選択する段階と、前記共有データを参照して、前記リファレンスセル領域の第２リファレンス領域に格納されるリファレンスデータを生成する段階と、前記書き込みデータを前記データセル領域と前記第１リファレンス領域とに、前記リファレンスデータを前記第２リファレンス領域に記入する段階とを含む。
【０００８】
前記目的を達成するための本発明の他の実施形態に係るデータセル領域とリファレンスセル領域とを含む不揮発性メモリ装置のデータ管理方法は、書き込みデータの提供を受ける段階と、前記書き込みデータのうちから前記リファレンスセル領域に保存される共有データを選択する段階と、前記共有データが前記共有の条件に合わない場合は、前記共有データの論理値を変更するためのエンコードを実行する段階と、前記書き込みデータを前記データセル領域と前記リファレンスセル領域とに記入する段階とを含み、前記書き込みデータのサイズは前記データセル領域と前記リファレンスセル領域との和に対応する。
【０００９】
前記目的を達成するための本発明の他の実施形態に係るデータセル領域とリファレンスセル領域とを含む不揮発性メモリ装置のデータ管理方法は、第１書き込みデータ及び第２書き込みデータの提供を受ける段階と、前記第１書き込みデータ及び第２書き込みデータのそれぞれから前記リファレンスセル領域の第１リファレンス領域に格納される共有データを選択する段階と、前記共有データを参照して、前記リファレンスセル領域の第２リファレンス領域に格納されるリファレンスデータを生成するためのエンコード段階と、そして、前記共有データを前記第１リファレンス領域に、前記リファレンスデータを前記第２リファレンス領域に、そして、前記第１書き込みデータ及び第２書き込みデータのそれぞれから前記共有データを除いたビットを前記データセル領域に記入する段階とを含む。
【００１０】
前記目的を達成するための本発明の実施形態に係るメモリシステムは、データセル領域とリファレンスセル領域とを含む不揮発性メモリ装置と、そして、書き込みデータから前記リファレンスセル領域の第１リファレンス領域に格納される共有データを選択し、前記共有データを参照して、前記リファレンスセル領域の第２リファレンス領域に格納されるリファレンスデータを生成するメモリコントローラとを含む。
【００１１】
前記目的を達成するための本発明の実施形態に係る不揮発性メモリ装置は、データセル領域とリファレンスセル領域とを含むセルアレイと、入力された書き込みデータのうちから前記リファレンスセル領域の第１リファレンス領域に格納される共有データを選択し、前記共有データから前記リファレンスセル領域の第２リファレンス領域に格納されるリファレンスデータを生成するリファレンスエンコーダと、そして、前記書き込みデータを前記データセル領域と前記第１リファレンス領域とに、そして、前記リファレンスデータを前記第２リファレンス領域に記入する読み取り及び書き込み回路とを含む。
【発明の効果】
【００１２】
本発明の実施形態によれば、データを識別するためのリファレンスセルの増加がなくても不揮発性メモリ装置のデータの高信頼性を確保することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係るメモリシステムを示すブロック図。
【図２】図１のメモリシステムのデータをエンコードする手順を示すブロック図。
【図３】本発明の実施形態に係る不揮発性メモリ装置の書き込み方法を示すフローチャート。
【図４】本発明の第１実施形態に係るデータの書き込み方法を示す図。
【図５】図４の実施形態を説明するための真理値表。
【図６】図４の実施形態を説明するための真理値表。
【図７】本発明の第２実施形態に係るデータの書き込み方法を示す図。
【図８】図７のエンコード方法の概要を示すフローチャート。
【図９】本発明の第２実施形態に係るデータの書き込み方法を示す図。
【図１０】本発明の第３実施形態に係るデータの書き込み方法を示す図。
【図１１】本発明の第３実施形態に係る不揮発性メモリ装置の書き込み方法の概要を示すフローチャート。
【図１２】本発明の第３実施形態に係るデータの書き込み方法を具体的に示す図。
【図１３】図１１の追加的なエンコード方法を示す図。
【図１４】図１１の追加的なエンコード方法を示す図。
【図１５】図１１の追加的なエンコード方法を示す図。
【図１６】本発明に係る不揮発性メモリ装置の読み取り動作の際、ビット線の選択構造を示すブロック図。
【図１７】本発明の実施形態に係る不揮発性メモリ装置の読み取り動作を示すブロック図。
【図１８】本発明の実施形態に係る不揮発性メモリ装置を示すブロック図。
【図１９】本発明の不揮発性メモリ装置に含まれるメモリセルの概要を示す図（その１）。
【図２０】本発明の不揮発性メモリ装置に含まれるメモリセルの概要を示す図（その２）。
【図２１】本発明の不揮発性メモリ装置に含まれるメモリセルの概要を示す図（その３）。
【図２２】本発明の実施形態に係るコンピューティングシステムを示すブロック図。
【発明を実施するための形態】
【００１４】
前記従来技術の説明及び以下の本発明の実施形態は例示的であり、請求された発明の付加的な説明を提供するものと理解されるべきである。参照符号が本発明の好ましい実施形態及び図面などに表示されている。参照符号は同一または類似の部分を説明するために付与される。
【００１５】
以下では、半導体装置の例として、スピン注入メモリ（以下、ＳＴＴ−ＭＲＡＭと称する）が利用される。しかし、本発明の技術分野に詳しい者は、ここに記載されている内容に基づいて本発明の他の利点及びパフォーマンスを容易に理解できるはずである。本発明は他の実施形態によっても具現または適用できる。さらに、本発明の詳細な説明は、本発明の範囲、技術的思想及び他の目的から大幅に逸脱しない限り、観点及び応用によって修正または変更できる。
【００１６】
図１は、本発明の実施形態に係るメモリシステムを示すブロック図である。図１を参照すると、本発明の実施形態に係るメモリシステム１００は、メモリコントローラ１１０と不揮発性メモリ装置１２０とを備える。
メモリコントローラ１１０は、外部からのコマンドに応答して不揮発性メモリ装置１２０を制御する。メモリコントローラ１１０は、外部から提供される書き込みデータＷ＿Ｄａｔａをエンコード（Ｅｎｃｏｄｉｎｇ）する。メモリコントローラ１１０は、エンコードされた書き込みデータＥＷ＿Ｄａｔａを不揮発性メモリ装置１２０に提供する。メモリコントローラ１１０は、エンコードされた書き込みデータＥＷ＿Ｄａｔａが選択された領域にプログラムされるように不揮発性メモリ装置１２０を制御する。特に、メモリコントローラ１１０は、入力される書き込みデータＷ＿Ｄａｔａをエンコードしてリファレンスセル（ＲｅｆｅｒｅｎｃｅＣｅｌｌ）に保存されるデータ（以下、リファレンスデータと称す）を生成する。メモリコントローラ１１０は、入力される書き込みデータＷ＿Ｄａｔａと、書き込みデータＷ＿Ｄａｔａから生成されたリファレンスデータＲ＿Ｄａｔａをマージしてエンコードされた書き込みデータＥＷ＿Ｄａｔａで生成する。
【００１７】
メモリコントローラ１１０は、入力される書き込みデータＷ＿Ｄａｔａをエンコードされた書き込みデータＥＷ＿Ｄａｔａに変換するためのリファレンスエンコーダ１１５を備える。リファレンスエンコーダ１１５は、書き込みデータＷ＿Ｄａｔａに含まれる一部のデータを参照してリファレンスデータＲ＿Ｄａｔａを生成する。書き込みデータＷ＿Ｄａｔａは、不揮発性メモリ装置１２０のデータセル領域１２１ａに格納されるデータと、不揮発性メモリ装置１２０の共有領域１２１ｂに格納されるデータを含む。リファレンスエンコーダ１１５は、書き込みデータＷ＿Ｄａｔａのうちで共有領域１２１ｂに格納される共有データＳ＿Ｄａｔａを参照してリファレンスセル領域１２１ｃに保存されるリファレンス専用データＲＤ＿Ｄａｔａを生成する。ここで、共有データＳ＿Ｄａｔａとリファレンス専用データＲＤ＿ＤａｔａをリファレンスデータＲ＿Ｄａｔａと称する。リファレンスエンコーダ１１５によるリファレンスデータＲ＿Ｄａｔａの生成方法は、後述する実施形態によって詳細に説明する。
【００１８】
リファレンスエンコーダ１１５は、書き込みデータＷ＿ＤａｔａをエンコードしてリファレンスデータＲ＿Ｄａｔａが含まれているエンコードされた書き込みデータＥＷ＿Ｄａｔａを生成する。これにより、メモリコントローラ１１０は、エンコードされた書き込みデータＥＷ＿Ｄａｔａをセルアレイ１２１の各領域に記入するように不揮発性メモリ装置１２０を制御する。メモリコントローラ１１０は、エンコードされた書き込みデータＥＷ＿Ｄａｔａのうちで、メッセージ部分に対応する書き込みデータＷ＿Ｄａｔａをデータセル領域１２１ａと共有領域１２１ｂにプログラムするように不揮発性メモリ装置１２０を制御する。そして、メモリコントローラ１１０は、エンコードされた書き込みデータＥＷ＿Ｄａｔａのうちで、リファレンス専用データＲＤ＿Ｄａｔａをリファレンスセル領域１２１ｃにプログラムするように不揮発性メモリ装置１２０を制御する。
【００１９】
不揮発性メモリ装置１２０は、複数のメモリセルが行と列に配列されるセルアレイ１２１を備える。セルアレイ１２１はデータセル領域１２１ａ、共有領域１２１ｂ及びリファレンスセル領域１２１ｃを備える。データセル領域１２１ａには、エンコードされた書き込みデータＥＷ＿Ｄａｔａのうちで共有データＳ＿Ｄａｔａとリファレンス専用データＲＤ＿Ｄａｔａを除いた部分だけが保存される。共有領域１２１ｂには、エンコードされた書き込みデータＥＷ＿Ｄａｔａのうちで共有データＳ＿Ｄａｔａが格納される。そして、リファレンスセル領域１２１ｃには、リファレンス専用データＲＤ＿Ｄａｔａが保存される。
【００２０】
読み取り動作時に、不揮発性メモリ装置１２０は、選択されたメモリセルのうちから共有領域１２１ｂ及びリファレンスセル領域１２１ｃにアクセスし、リファレンス信号（Ｒｅｆｅｒｅｎｃｅ  Ｓｉｇｎａｌ）を生成する。そして、不揮発性メモリ装置１２０は、データセル領域１２１ａ及び共有領域１２１ｂのメモリセルをリファレンス信号（Ｒｅｆｅｒｅｎｃｅ  Ｓｉｇｎａｌ）に基づいてセンシングする。
【００２１】
本発明の不揮発性メモリ装置１２０は、メッセージビットが保存されるリファレンスセル（共有領域に対応）を含む。または、本発明の不揮発性メモリ装置１２０は、データを格納するメモリセルがリファレンスセルに使用できる。また、本発明のメモリシステム１００は、リファレンスセル領域１２１ｃに格納されるデータをエンコードして保存することができる。リファレンスセル領域１２１ｃに格納されているエンコードされたリファレンス専用データＲＤ＿Ｄａｔａは、予め定義されている論理‘０’と論理‘１’の割合によって決定される。したがって、本発明のメモリシステム１００によると、実質的にメッセージビットが保存されないリファレンスセルの数を最小限に抑え、高いデータ信頼性を提供することができる。
【００２２】
図２は図１のメモリシステムのデータをエンコードする手順を示すブロック図である。図２を参照すると、メモリコントローラ１１０は、書き込みデータＷ＿Ｄａｔａのうちで共有データＳ＿Ｄａｔａを参照して、リファレンス専用データＲＤ＿Ｄａｔａを生成する。ここで、書き込みデータＷ＿Ｄａｔａのうちから共有データＳ＿Ｄａｔａの識別は、行アドレス（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ）を参照して実行される。
【００２３】
まず、メモリコントローラ１１０に書き込みデータＷ＿Ｄａｔａが入力される（(1)段階）。例えば、書き込みデータＷ＿Ｄａｔａは、６−ビットデータ‘１１０１００’と仮定する。書き込みデータＷ＿Ｄａｔａのうちで共有データＳ＿Ｄａｔａが保存される共有領域１２１ｂは、ビット線ＢＬ４、ＢＬ５に対応するメモリセルである。したがって、書き込みデータＷ＿Ｄａｔａのうちで、共有領域１２１ｂに保存されるデータは、「ｄ１  ｄ０」に対応する‘００’になる。しかし、書き込みデータＷ＿Ｄａｔａは、メッセージビットであるのでそれぞれのビット値が保持されなければならない。したがって、共有データＳ＿Ｄａｔａのビット値も保存されるべきである。
【００２４】
続いて、共有データＳ＿Ｄａｔａからリファレンスセル領域１２１ｃに保存されるリファレンス専用データＲＤ＿Ｄａｔａが生成される（(2)段階）。共有データＳ＿Ｄａｔａ‘ｒ３  ｒ２＝００’からリファレンス専用データＲＤ＿Ｄａｔａ‘ｒ１  ｒ０＝１１’が生成される。共有データＳ＿Ｄａｔａからリファレンス専用データＲＤ＿Ｄａｔａをエンコードする方法またはアルゴリズムは、様々な方法を用いることができる。例えば、リファレンスセル（共有領域とリファレンス領域に含まれる）のデータが論理‘１’と論理‘０’の割合が１：１であれば、共有データＳ＿Ｄａｔａを反転してリファレンス専用データＲＤ＿Ｄａｔａを生成することができる。リファレンス専用データＲＤ＿Ｄａｔａのエンコード方法は後述する実施形態に限定されない。共有データＳ＿Ｄａｔａとリファレンス専用データＲＤ＿Ｄａｔａが格納されるメモリセルが読み取り動作のときにリファレンス信号を生成する実質的なリファレンスセルとして使用される。
【００２５】
リファレンス専用データＲＤ＿Ｄａｔａが生成されると、書き込みデータＷ＿Ｄａｔａとのマージを通じてエンコードされた書き込みデータＥＷ＿Ｄａｔａを構成する（(3)段階）。エンコードされた書き込みデータＥＷ＿Ｄａｔａは、読み取り／書き込み回路１２５によってセルアレイ１２１の指定された領域に記入される。
【００２６】
以上では、リファレンスセル（例えば、共有領域のセル）にデータを格納する実施例が説明された。書き込みデータＷ＿Ｄａｔａの一部は、リファレンスセルで構成される共有領域１２１ｂに格納される。そして、リファレンス領域１２１ｃのメモリセルには、共有領域１２１ｂに保存されたデータから生成されるリファレンス専用データＲＤ＿Ｄａｔａが格納される。そして、共有領域１２１ｂとリファレンス領域１２１ｃのメモリセルを通じてリファレンス信号を生成する。
【００２７】
図３は、本発明の実施形態に係る不揮発性メモリ装置の書き込み方法の概要を示すフローチャートである。図３を参照すると、外部またはホスト（図示せず）から書き込みデータＷ＿Ｄａｔａが入力されると、本発明の実施形態による書き込み動作が開始される。
Ｓ１１０段階では、メモリコントローラ１１０は入力された書き込みデータＷ＿Ｄａｔａを受信する。ここで、書き込みデータＷ＿Ｄａｔａは、外部とのインターフェースに応じてさまざまなサイズまたは形態に提供される。
【００２８】
Ｓ１２０段階で、リファレンスエンコーダ１１５は、書き込みデータＷ＿Ｄａｔａから共有データＳ＿Ｄａｔａの部分を識別する。書き込みデータＷ＿Ｄａｔａから共有データＳ＿Ｄａｔａを識別する方法は、行アドレスを参照して実行される。リファレンスエンコーダ１１５は、セルアレイ１２１の共有領域１２１ｂの行アドレス情報を格納している。そして、リファレンスエンコーダ１１５は、共有領域１２１ｂに対応する行アドレスを参照して、共有データＳ＿Ｄａｔａを選択する。
Ｓ１３０段階で、リファレンスエンコーダ１１５は、識別された共有データＳ＿Ｄａｔａを参照して、リファレンス専用データＲＤ＿Ｄａｔａを生成する。リファレンス専用データＲＤ＿Ｄａｔａは、共有データＳ＿Ｄａｔａの反転データである。リファレンス専用データＲＤ＿Ｄａｔａは共有データＳ＿Ｄａｔａと同じビット数の論理‘１’で構成されるパラメータデータとの排他的論理和（ＸＯＲ）によって生成される。
【００２９】
Ｓ１４０段階では、書き込みデータＷ＿Ｄａｔａと生成されたリファレンス専用データＲＤ＿Ｄａｔａのマージが実行される。書き込みデータＷ＿Ｄａｔａにリファレンス専用データＲＤ＿Ｄａｔａが付加されると、エンコードされた書き込みデータＥＷ＿Ｄａｔａが構成される。
Ｓ１５０段階では、エンコードされた書き込みデータＥＷ＿Ｄａｔａがセルアレイ１２１に記入される。即ち、書き込みデータＷ＿Ｄａｔａは、データセル領域１２１ａと共有領域１２１ｂに、リファレンス専用データＲＤ＿Ｄａｔａは、リファレンスセル領域１２１ｃに記入される。
【００３０】
本発明の実施形態によると、書き込みデータＷ＿Ｄａｔａのエンコードによってリファレンスセルに記入されるデータが生成される。さらに、書き込みデータＷ＿Ｄａｔａが格納されたセルアレイ１２１の共有領域１２１ｂは、読み取り動作のときリファレンスセルとして使用される。データが格納される共有領域１２１ｂがリファレンスセルとして使用されるので、データの信頼性のために必要とされるリファレンスセルの数を減らすことができる。
【００３１】
これらの効果を他の表現で説明すると、共有領域１２１ｂで指定されるリファレンスセルにメッセージデータを保存できる。そして、メッセージデータが格納されたリファレンスセルのビット不均衡は、リファレンスセル領域に保存されるリファレンス専用データＲＤ＿Ｄａｔａのエンコードによって補償される。
【００３２】
図４は、本発明の第１実施形態に係るデータの書き込み方法を示す図である。図４を参照すると、書き込みデータＷ＿Ｄａｔａの一部が保存される共有領域１２１ｂは、後にデータの保存機能とリファレンスセルの機能を実行する。加えて、リファレンスセルの機能を共有領域１２１ｂが分担することによりリファレンスセルの数を減らすことができる。
まず、（Ｉ）では、データ領域をリファレンス用として共有しない場合を示す。データセル領域１３０とリファレンスセル領域１４０は区分されている。ワード線ＷＬｎに接続されたメモリセルのうちでデータセル領域１３０に含まれるメモリセルのみに書き込みデータＷ＿Ｄａｔａ‘１１０１０１’が格納される。そして、ワード線ＷＬｎに接続されるリファレンスセル領域１４０には、リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）が保存される。ここで、リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）は、書き込みデータＷ＿Ｄａｔａ‘１１０１０１’とは何の関係もない。リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）は、データ領域１３０への書き込み動作の際に保存することができる。または、リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）は、固定値として維持できる。
【００３３】
一方、（II）では、本発明によるデータ領域の一部がリファレンスセル用として使用される実施形態を示す。また、この実施形態では、リファレンスセルをデータの保存用に使用できる。書き込みデータＷ＿Ｄａｔａが入力されると、リファレンスエンコーダ１１５（図１参照）によって書き込みデータＷ＿Ｄａｔａのうちで、共有領域１２１ｂに格納される共有データＳ＿Ｄａｔａが選択される。そして、共有領域１２１ｂに保存されている共有データＳ＿Ｄａｔａからリファレンスセル領域１２１ｃに保存されるリファレンス専用データＲＤ＿Ｄａｔａが生成される。例えば、ワード線ＷＬｎに接続されたメモリセルのうちでデータセル領域１２１ａと共有領域１２１ｂに含まれるメモリセルに書き込みデータＷ＿Ｄａｔａ‘１１０１０１’が格納される。そして、書き込みデータＷ＿Ｄａｔａ‘１１０１０１’のうちで、共有領域１２１ｂに格納される共有データＳ＿Ｄａｔａは‘０１’の２−ビットに相当する。
【００３４】
共有データＳ＿Ｄａｔａからリファレンス専用データＲＤ＿Ｄａｔａが生成される。例えば、リファレンス信号（Ｒｅｆｅｒｅｎｃｅ  Ｓｉｇｎａｌ）を生成するためのリファレンスセルの論理‘０’と論理‘１’の割合によってリファレンス専用データＲＤ＿Ｄａｔａは、さまざまな方法で生成される。例えば、リファレンス信号を生成するために論理‘０’と論理‘１’の割合が１：１である場合、リファレンス専用データＲＤ＿Ｄａｔａは共有データＳ＿Ｄａｔａを反転したデータになる。共有データＳ＿Ｄａｔａが‘０１’である場合、リファレンス専用データＲＤ＿Ｄａｔａは‘１０’にエンコードされる。
【００３５】
続いて、ワード線ＷＬｎに保存されたデータを読取る際、リファレンス信号は共有領域１２１ｂのデータ（ｒ３、ｒ２）とリファレンスセル領域１２１ｃのデータ（ｒ１、ｒ０）が格納されたメモリセルから生成される。即ち、論理‘０’と論理‘１’の割合が１：１である共有領域１２１ｂとリファレンスセル領域１２１ｃから選択されたメモリセルからセンシングのためのリファレンス信号が生成される。生成されたリファレンス信号を参照して、データセル領域１２１ａと共有領域１２１ｂに格納された書き込みデータＷ＿Ｄａｔａ‘１１０１０１’がセンシングされる。
【００３６】
以上で説明したように、共有領域１２１ｂの運営によりリファレンスセル領域１２１ｃに必要とされるリファレンスセルの数が減少する。そして、共有領域１２１ｂに保存されている共有データＳ＿Ｄａｔａに対応するリファレンス専用データＲＤ＿Ｄａｔａは、符号語に制限せず自由にエンコードできる。
【００３７】
図５から図６は、図４の実施形態を例示的に説明するための真理値表である。図５には、書き込みデータＷ＿Ｄａｔａが３−ビットであり、共有データＳ＿Ｄａｔａが１−ビットである場合、リファレンスデータＲ＿Ｄａｔａのエンコード方法を例示的に示す。図６には、書き込みデータＷ＿Ｄａｔａが４−ビットであり、３−ビットのパリティ（Ｐａｒｉｔｙ）を含むハミングコード（ＨａｍｍｉｎｇＣｏｄｅ）でリファレンスデータＲ＿Ｄａｔａのエンコード方法を示す。
【００３８】
図５を参照すると、３−ビットの書き込みデータＷ＿Ｄａｔａに対して、２−ビットのリファレンスデータＲ＿Ｄａｔａがエンコードされている例が示されている。２−ビットのリファレンスデータＲ＿Ｄａｔａには、１−ビットの共有データＳ＿Ｄａｔａと１−ビットのリファレンス専用データＲＤ＿Ｄａｔａが含まれる。リファレンスデータＲ＿Ｄａｔａのエンコードの自由度が高いフリーエンコードのために共有データＳ＿Ｄａｔａは、書き込みデータＷ＿Ｄａｔａの一部として選択される。そして、リファレンス専用データＲＤ＿Ｄａｔａは、共有データＳ＿Ｄａｔａを反転させた論理値で求められる。
【００３９】
例えば、書き込みデータＷ＿Ｄａｔａが‘１１０’に入力されると仮定する。そうすると、１−ビットの共有データＳ＿Ｄａｔａは、最下位ビット（ＬＳＢ）である論理‘０’になる。共有データＳ＿Ｄａｔａである論理‘０’は、リファレンスデータＲ＿Ｄａｔａの最上位ビット（ｒ１）に該当する。従って、２−ビットのリファレンスデータＲ＿Ｄａｔａの最下位ビット（ｒ０）は、共有データＳ＿Ｄａｔａを反転した論理‘１’としてエンコードされる。即ち、書き込みデータＷ＿Ｄａｔａ‘１１０’を本発明のリファレンスエンコード手順に従って処理すると、エンコードされた書き込みデータＥＷ＿Ｄａｔａ‘１１０１’に生成される。このように、８つの書き込みデータＷ＿Ｄａｔａのそれぞれのエンコードされた書き込みデータＥＷ＿Ｄａｔａが出力される。
【００４０】
図６を参照すると、４−ビットの書き込みデータＷ＿Ｄａｔａに対するエラー訂正のための３−ビットのパリティが付加されている（７、４）ハミングコードに本発明のリファレンスエンコード方式の適用例を示している。さらに、データの信頼性（Ｄａｔａ  Ｉｎｔｅｇｒｉｔｙ）を確保するためのリファレンスデータＲ＿Ｄａｔａのビット数が４であると仮定する。そして、４−ビットのリファレンスデータＲ＿Ｄａｔａには、２−ビットの共有データＳ＿Ｄａｔａと２−ビットのリファレンス専用データＲＤ＿Ｄａｔａが含まれる。
【００４１】
また、書き込みデータＷ＿Ｄａｔａは‘００１１’と入力されると仮定する。そうすると、メッセージデータ‘００１１’に対するシングルエラーの訂正及びダブルエラーの検出が可能でるパリティチェックビット（以下、パリティと称する）は‘００１’となる。４−ビットの書き込みデータＷ＿Ｄａｔａと３−ビットのパリティが結合すると、７−ビットの結合データ（Ｗ＿Ｄａｔａ＋Ｐａｒｉｔｙ）となる。そして、７−ビットの結合データ‘００１１００１’から４−ビットのリファレンスデータＲ＿Ｄａｔａがエンコードされる。まず、結合データ（Ｗ＿Ｄａｔａ＋Ｐａｒｉｔｙ）から２−ビットの共有データＳ＿Ｄａｔａが決定される。
【００４２】
例示的に共有データＳ＿Ｄａｔａは、結合データ（Ｗ＿Ｄａｔａ＋Ｐａｒｉｔｙ）の下位ビットである論理‘０１’に選択される。共有データＳ＿Ｄａｔａ‘０１’は、リファレンスデータＲ＿Ｄａｔａの上位ビット（ｒ３、ｒ２）に該当する。したがって、４−ビットのリファレンスデータＲ＿Ｄａｔａの下位ビット（ｒ１）は、上位ビット（ｒ３）を反転した論理値に、そして、下位ビット（ｒ０）は、上位ビット（ｒ２）を反転した論理値に決定される。したがって、リファレンス専用データＲＤ＿Ｄａｔａは‘１０’に決定される。即ち、書き込みデータＷ＿Ｄａｔａ‘００１１’を本発明のリファレンスエンコード手順に従って処理すると、エンコードされた書き込みデータＥＷ＿Ｄａｔａ‘００１１００１１０’で生成される。
【００４３】
同様に、書き込みデータＷ＿Ｄａｔａが‘１０１１’に対して本発明のエンコード手順を実行する場合、エンコードされた書き込みデータＥＷ＿Ｄａｔａは‘１０１１０１００１’に決定される。このように、１６種類の書き込みデータＷ＿Ｄａｔａのそれぞれのエンコードされた書き込みデータＥＷ＿Ｄａｔａが真理値表に示された配列で出力される。ここで、リファレンスビット（ｒ１）は、リファレンスビット（ｒ３＝ｐ１）の反転データであり、リファレンスビット（ｒ０）は、リファレンスビット（ｒ２＝ｐ０）の反転データである。しかし、本発明はこれに限定されない。共有データＳ＿Ｄａｔａのビットとリファレンス専用データＲＤ＿Ｄａｔａのビットとの間に多様な対応関係を設定することができる。
【００４４】
図７は、本発明の第２実施形態に係るデータの書き込み方法を示す図である。図７を参照すると、不揮発性メモリ装置１２０ａのすべてのリファレンスセルは、書き込みデータＷ＿Ｄａｔａを格納するためのメモリに使用される。言い換えると、データを記憶するためのデータ領域のメモリセルの一部がリファレンスセルの用途に使用される。以下に、さらに詳しく説明する。
【００４５】
セルアレイ１２１は、データセル領域１２１ａとリファレンスセル領域１２１ｂを含む。データセル領域１２１ａには、書き込みデータＷ＿Ｄａｔａの一部が格納される。リファレンスセル領域１２１ｂには、書き込みデータＷ＿Ｄａｔａの残りの一部が格納される。即ち、リファレンスセル領域１２１ｂは、書き込みデータＷ＿Ｄａｔａの一部を保存するとともに、リファレンス信号を生成するためのセルの信号を提供する。リファレンスセル領域１２１ｂのビット線ＢＬ４〜ＢＬ７を介して提供されるセルの信号を通じてリファレンス信号が生成される。そして、リファレンス信号を参照して、データセル領域１２１ａとリファレンスセル領域１２１ｂに保存されたデータを読み取るための基準レベルが決定される。
【００４６】
続いて、セルアレイ１２１にデータを格納するための手順を説明する。まず、外部から書き込みデータＷ＿Ｄａｔａが提供される（(1)段階）。書き込みデータＷ＿Ｄａｔａは、例示的に８−ビット‘１１０１００１１’と仮定する。
書き込みデータＷ＿Ｄａｔａのうちでリファレンスセル領域１２１ｂに格納される一部のデータを区分する。そして、区分された一部のデータ（例えば、‘００１１’）がリファレンスセル領域１２１ｂに格納される要件を満たしているかどうか判断する（(2)段階）。一般に、データの信頼性を提供するためのリファレンスセルには、論理‘１’のデータと論理‘０’のデータが一定の割合（例えば、１：１）で格納されることが要求される。これらのリファレンスセルに格納される論理値の割合を考慮して、書き込みデータＷ＿Ｄａｔａから選択された一部のデータがリファレンスセル領域１２１ｂに格納されるデータとして適切であるかどうか判断される。
【００４７】
仮に、区分された一部のデータがリファレンスセル領域１２１ｂに格納可能である適したデータと決定されると、区分された一部のデータは、共有データＳ＿Ｄａｔａで決定される。しかし、区分された一部のデータがリファレンスセル領域１２１ｂに格納できない不適切なデータと決定されると、区分された一部のデータに対する追加的なエンコードが実行される。追加的なエンコードによって区分された一部のデータは、リファレンスセル領域１２１ｂに適切なビット割合を有するように変換される。しかし、本実施形態では、区分された一部のデータがリファレンスセル領域１２１ｂに格納可能である適切な割合を有しているものと仮定する。即ち、２−ビットの論理‘０’と２−ビットの論理‘１’で構成される。したがって、書き込みデータＷ＿Ｄａｔａから区分された一部のデータは、共有データＳ＿Ｄａｔａの基準を満たしている。
【００４８】
即ち、書き込みデータＷ＿Ｄａｔａから区分された一部のデータはリファレンスの要件を満たしている場合、書き込みデータＷ＿Ｄａｔａに対して別のエンコードを実行せずに選択されたメモリ領域に記入される（(3)段階）。しかし、リファレンスの要件に合わない書き込みデータの場合、別のエンコード処理を通じて共有データＳ＿Ｄａｔａが生成される。
【００４９】
以上で説明したように、入力された書き込みデータＷ＿Ｄａｔａは、データセル領域１２１ａとリファレンスセル領域１２１ｂに格納される。リファレンスセル領域１２１ｂは、リファレンスセルとして作用するとともに、データを格納する二重の目的のために使用される。これらのデータの格納方法は、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍ）の領域のように一度だけプログラムされるメモリ領域に適用できる。このような特定のコードは、繰り返すパターンで構成される。これらの特定のコードは、リファレンスセルに格納されると、リファレンスセルは読み取り動作の際、リファレンスセルとして、そしてデータセルとして使用することができる。
【００５０】
図８は、上述した図７のエンコード方法の概要を示すフローチャートである。図８を参照すると、外部から書き込みデータＷ＿Ｄａｔａが入力されるリファレンスエンコーダ１１５（図１参照）による処理が開始される。
Ｓ２１０段階では、書き込みデータＷ＿Ｄａｔａのうちでリファレンスセル領域１２１ｂに格納されるデータが共有データＳ＿Ｄａｔａとして適切な要件を満たしているかどうか判断される。そのために、リファレンスエンコーダ１１５は、書き込みデータＷ＿Ｄａｔａのうちでリファレンスセル領域１２１ｂに格納される一部のデータを区分する。そして、リファレンスエンコーダ１１５は、区分されたデータの一部がリファレンスセル領域１２１ｂに格納される要件を満たしているかどうか判断する。
【００５１】
Ｓ２２０段階では、リファレンスエンコーダ１１５は、書き込みデータＷ＿Ｄａｔａのうちでリファレンスセル領域１２１ｂに保存される一部のデータに含まれる論理‘１’と論理‘０’の割合を検出する。もし、一部のデータに含まれる論理‘１’と論理‘０’の割合がリファレンスデータとして適切であるものと検出されると、Ｓ２３０段階に移動する。一方、一部のデータに含まれる論理‘１’と論理‘０’の割合がリファレンスデータとして不適切であると、Ｓ２４０段階に移動する。
【００５２】
Ｓ２３０段階では、書き込みデータＷ＿Ｄａｔａは、データセル領域１２１ａとリファレンスセル領域１２１ｂに記入される。書き込みデータＷ＿Ｄａｔａは別の変更なしにそれぞれ指定されたセルアレイ領域に格納される。その理由は、書き込みデータＷ＿Ｄａｔａのうちでリファレンスセル領域１２１ｂに割り当てられる一部のデータは、共有条件を満たしているためである。
【００５３】
Ｓ２４０段階では、書き込みデータＷ＿Ｄａｔａのうちでリファレンスセル領域１２１ｂに割り当てられる一部のデータの追加処理（Ｆｕｒｔｈｅｒ  ｅｎｃｏｄｉｎｇ）が実施される。その理由は、書き込みデータＷ＿Ｄａｔａのうちでリファレンスセル領域１２１ｂに割り当てられる一部のデータが共有条件に合わない為である。即ち、一部のデータに含まれる論理‘１’と論理‘０’の割合が基準を満たしていないからである。追加処理は、一部のデータに対するシフト演算、反転演算など様々な演算処理で実行できる。しかし、このような演算処理によってリファレンスデータが生成されたことを指示するフラグ（Ｆｌａｇ）の情報をさらに生成する必要があり、このフラグは読み取りの際に参照される。追加処理（Ｆｕｒｔｈｅｒ  ｅｎｃｏｄｉｎｇ）が完了すると、書き込みデータＷ＿Ｄａｔａをデータセル領域１２１ａとリファレンスセル領域１２１ｂに記入するためにＳ２３０の段階に移動する。
【００５４】
図９は、本発明の第２実施形態に係るデータの書き込み方法を示す図である。図９を参照すると、書き込みデータＷ＿Ｄａｔａのうち一部のデータが格納される共有領域１２１ｂは、データの保存機能及びリファレンスセルの機能を実行する。または、共有領域１２１ｂは、リファレンスセルで構成され、共有領域１２１ｂに該当するリファレンスセルには、書き込みデータが格納される。
【００５５】
まず、（Ｉ）では、共有領域１２１ｂが存在しない場合のデータセル領域１３０とリファレンスセル領域１４０の例を示す。この場合、データセル領域１３０とリファレンスセル領域１４０とは、物理的に完全に分離されている。リファレンスセルで構成されるリファレンスセル領域１４０は、入出力が可能であるメッセージデータの保存機能を備えていない。メッセージデータは、データセル領域１３０に限って保存される。例えば、ワード線ＷＬｎに接続されたメモリセルのうちでデータセル領域１３０に含まれるメモリセルに限って書き込みデータＷ＿Ｄａｔａ‘１１０１０１’が格納される。そして、ワード線ＷＬｎに接続されるリファレンスセル領域１４０には、リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）が格納される。
【００５６】
ここで、リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）は、書き込みデータＷ＿Ｄａｔａ‘１１０１０１’とは何の関係もない。リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）は、データ領域１３０に対する書き込み動作のとき格納される。または、リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）は、常に固定値として維持される。
【００５７】
一方、（II）では、本発明の第２実施形態に係るデータの書き込み方法の結果が示されている。書き込みデータＷ＿Ｄａｔａのうちで共有領域１２１ｂに格納される共有データＳ＿Ｄａｔａの適合性が決定されると、書き込みデータＷ＿Ｄａｔａは、選択されたメモリ領域に記入される。例えば、ワード線ＷＬｎに接続されたメモリセルのうちからデータセル領域１２１ａと共有領域１２１ｂに含まれるメモリセルに書き込みデータＷ＿Ｄａｔａ‘１１０１０１’が格納される。これにより、書き込みデータＷ＿Ｄａｔａ‘１１０１０１’のうちのデータセル領域１２１ａには‘１１’が、共有領域１２１ｂには‘０１０１’が格納される。共有領域１２１ｂに格納されたデータ‘０１０１’は、メッセージデータの役割とリファレンスセルの最適な状態に対応するリファレンスデータの役割をともにする。
【００５８】
即ち、リファレンスセルで構成される共有領域１２１ｂは、読み取り動作のときにリファレンスセルとして使用されるとともに、データ‘０１０１’を格納するメモリ機能も提供する。ここで、共有領域１２１ｂに格納されるデータがリファレンスデータとしての条件を備えた場合を例示的に説明したが、本発明はこれに限定されない。共有領域１２１ｂに格納されるデータがリファレンスの条件を満たしていない場合は、追加的にエンコードを実行して配列またはビット割合を変更することができる。
【００５９】
以上で説明したように、共有領域１２１ｂの運営によりリファレンスセルにリファレンスの条件を具備するメッセージデータを保存できる。従って、リファレンスセルはデータのセンシングのためのリファレンス信号を提供する機能とデータを保存する機能をともに備える。このような二重機能の提供によりリファレンスセルの確保にかかるコストを削減することができる。
【００６０】
図１０は、本発明の第３実施形態に係るデータの書き込み方法を示す図である。図１０を参照すると、メモリコントローラ１１０には第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２とが提供される。そして、リファレンスエンコーダ１１５（図１参照）は、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２の各々が共有するリファレンスデータＲ＿Ｄａｔａを生成する。
まず、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２とがそれぞれ入力される（(1)段階）。例えば、第１書き込みデータＷ＿Ｄａｔａ１は、６−ビットのデータ‘１１０１０１’、第２書き込みデータＷ＿Ｄａｔａ１は、６−ビットのデータ‘１００１０１’と仮定する。
【００６１】
続いて、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２のうちで共有領域１２１ｂに格納されるビットを参照して、リファレンスデータＲ＿Ｄａｔａを生成するためのエンコードが実施される（(2)段階）。エンコード実行のために、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２のうちで共有領域１２１ｂに格納されるビットが選択される。第１書き込みデータＷ＿Ｄａｔａ１から共有領域１２１ｂに格納されるデータは、‘ｃ１、ｃ０’に対応する‘０１’である。第２書き込みデータＷ＿Ｄａｔａ１から共有領域１２１ｂに格納されるデータは、‘ｄ１、ｄ０’に対応する‘０１’である。第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２で共有領域１２１ｂに格納されるビット‘ｃ１、ｃ０’と‘ｄ１、ｄ０’とは同じ‘０１’であることがわかる。これらの条件の場合、リファレンスデータＲ＿Ｄａｔａの上位ビット（ｒ３、ｒ２）は‘０１’となる。また、リファレンスデータＲ＿Ｄａｔａの下位ビット（ｒ１、ｒ０）は‘１０’に決定される。
【００６２】
リファレンスデータＲ＿Ｄａｔａが生成されると、第１書き込みデータＷ＿Ｄａｔａ１の上位ビット（ｃ５、ｃ４、ｃ３、ｃ２）と、第２書き込みデータＷ＿Ｄａｔａ２の上位ビット（ｄ５、ｄ４、ｄ３、ｄ２）、そして生成されたリファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）のマージが実行される（(3)段階）。マージ動作によってエンコードされた書き込みデータＥＷ＿Ｄａｔａが生成される。エンコードされた書き込みデータＥＷ＿Ｄａｔａは、それぞれデータセル領域１２１ａ、共有領域１２１ｂ、そしてリファレンスセル領域１２１ｃに格納される。
【００６３】
図１１は、本発明の第３実施形態に係る不揮発性メモリ装置の書き込み方法の概要を示すフローチャートである。図１１を参照すると、外部またはホスト（図示せず）から第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２とが提供されると、本発明の第３実施形態による書き込み動作が開始される。
Ｓ３１０段階では、メモリコントローラ１１０（図１参照）は、入力される第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２とを受信する。ここで、第１書き込みデータＷ＿Ｄａｔａ１は、メモリブロック（ＢＬＫ１）に格納されるデータである。そして、第２書き込みデータＷ＿Ｄａｔａ２は、メモリブロック（ＢＬＫ２）に格納されるデータである。これらの格納位置の区別は入力されるアドレスによって検出される。
【００６４】
Ｓ３２０段階では、リファレンスエンコーダ１１５（図１参照）は、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２とを比較する。特に、リファレンスエンコーダ１１５は、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２のうちで、共有領域１２１ｂに割り当てられる共有データＳ＿Ｄａｔａをそれぞれ比較する。
【００６５】
Ｓ３３０段階では、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２の各共有データＳ＿Ｄａｔａが同じであればＳ３４０段階に移動する。一方、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２の各共有データＳ＿Ｄａｔａが同一でない場合はＳ３７０段階に移動する。
Ｓ３４０段階では、リファレンスエンコーダ１１５は、共有データＳ＿Ｄａｔａからリファレンスセル領域１２１ｃに格納されるリファレンス専用データＲＤ＿Ｄａｔａを生成する。例えば、共有データＳ＿Ｄａｔａを反転させる演算によりリファレンス専用データＲＤ＿Ｄａｔａを生成すると、全てのリファレンスデータＲ＿Ｄａｔａのリファレンスの要件が満たされる。リファレンス専用データＲＤ＿Ｄａｔａは、共有データＳ＿Ｄａｔａとパラメータデータとの排他的論理和（ＸＯＲ）によって生成される。ここで、パラメータデータは、共有データと同じ論理‘１’のビット数を有するデータである。
【００６６】
Ｓ３５０段階では、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２からそれぞれ共有データＳ＿Ｄａｔａが除去された部分とリファレンスデータＲ＿Ｄａｔａとのマージが実行される。マージによりエンコードされた書き込みデータＥＷ＿Ｄａｔａが生成される。
Ｓ３６０段階では、エンコードされた書き込みデータＥＷ＿Ｄａｔａがセルアレイ１２１に記入される。即ち、それぞれの第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２から共有データＳ＿Ｄａｔａが除去された部分は、データセル領域１２１ａに格納される。共有データＳ＿Ｄａｔａは共有領域１２１ｂ、リファレンス専用データＲＤ＿Ｄａｔａはリファレンスセル領域１２１ｃに格納される。
【００６７】
一方、段階Ｓ３７０では、それぞれの第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２の共有データＳ＿Ｄａｔａが同一でない場合は、追加的にデータのエンコード（Ｆｕｒｔｈｅｒ  ｅｎｃｏｄｉｎｇ）が実行される。追加的なエンコードの実行については後にもっと詳しく説明する。追加的なエンコードの実行により、それぞれの第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２の共有データＳ＿Ｄａｔａを消失せずにセルアレイ１２１に記入することができる。追加的なエンコードの実行が完了されると、Ｓ３４０段階に移動する。
【００６８】
図１２は、本発明の第３実施形態に係るデータの書き込み方法を示す図である。図１２を参照すると、本発明のエンコード方法に応じて、第１書き込みデータＷ＿Ｄａｔａ１と第２書き込みデータＷ＿Ｄａｔａ２とがセルアレイ上に再配列される状態を示している。
（Ｉ）では、データセル領域とリファレンスセル領域が共有されていない場合を示している。メモリブロック１５０には、第１書き込みデータＷ＿Ｄａｔａ１が格納され、メモリブロック１６０には、第２書き込みデータＷ＿Ｄａｔａ２が格納される。そして、リファレンスセル領域１７０には、メモリブロック１５０、１６０に対するリファレンス信号を提供するためのリファレンスセルが存在する。ここで、ワード線ＷＬｎに接続されるリファレンスセルには、リファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）が格納される。これらのリファレンスデータ（ｒ３、ｒ２、ｒ１、ｒ０）は、第１及び第２書き込みデータＷ＿Ｄａｔａ１、Ｗ＿Ｄａｔａ２とは何の関係もない。データセルとリファレンスセルが共有されていない方式では、リファレンスセルを構成するための別のチップ領域が必要である。したがって、データの信頼性確保のために、多くのリファレンスセルが要求されており、これは、チップ面積の増加を招く。
【００６９】
一方、（II）では、本発明に係るリファレンスセルがデータセルに共有される実施形態を示す。特に、１つのリファレンスセルに格納されるデータビットは、複数のデータ単位で共有される。即ち、ワード線ＷＬｎの共有領域１２１ｂに格納される共有ビット１７５‘０１’は、データセル領域１２１ａのデータ１５５‘１１０１’と組み合わせると、第１書き込みデータＷ＿Ｄａｔａ１が構成される。ワード線ＷＬｎの共有領域１２１ｂに格納される共有ビット１７５‘０１’は、データセル領域１２１ａのデータ１６５‘０１１１’と組み合わせると、第２書き込みデータＷ＿Ｄａｔａ２が構成される。
【００７０】
以上では、１つのリファレンスセルに格納されたデータが複数の単位の書き込みデータで共有される例が説明された。一般的に、同じパターンのビットを含む書き込みデータが互いに異なるメモリブロックに記入される場合、同じパターンのビットが共有領域１２１ｂに記入される。そして、共有領域１２１ｂに記入された同じパターンのビットは、リファレンスセルの要件を満たすとともに、メッセージデータとして利用される。
【００７１】
図１３から図１６は、図１１に示した追加的なエンコード方法を示す図である。図１３から図１６は、第１書き込みデータ（Ａ）と第２書き込みデータ（Ｂ）において、共有領域に格納される一部のデータが一致しない場合のエンコード方法を示している。
図１３を参照すると、それぞれの第１書き込みデータ（Ａ）と第２書き込みデータ（Ｂ）において、共有されるビット値が異なる場合を示す。第１書き込みデータ（Ａ）の上位ビット‘ａ５  ａ４  ａ３’はデータセル領域１２１ａに、下位ビット‘ａ２  ａ１  ａ０’は共有領域１２１ｂに格納される。第２書き込みデータ（Ｂ）の上位ビット‘ｂ５  ｂ４  ｂ３’はデータセル領域１２１ａに、下位ビット‘ｂ２  ｂ１  ｂ０’は共有領域１２１ｂに格納される。
【００７２】
しかし、第１書き込みデータ（Ａ）と第２書き込みデータ（Ｂ）の下位ビットは互いに共有することができないビット列である。例えば、‘ａ２  ａ１  ａ０’はビット列‘１１０’であり、‘ｂ２  ｂ１  ｂ０’はビット列‘００１’である。しかし、ビット列‘００１’はビット列‘１１０’の反転演算によって生成することができる。したがって、共有領域１２１ｂには、第１データ（Ａ）の下位ビット‘１１０’を共有データ（ＳＲ）として記入することができる。一方、第２データ（Ｂ）を記入する場合、上位ビット‘１００’をデータセル領域１２１ａに記入し、共有データ（ＳＲ）に対するフラグ（ｆｌａｇ）を特定の領域に記入する。フラグ（ｆｌａｇ）は、第２データ（Ｂ）の下位ビットが共有データ（ＳＲ）の反転データであることを指示する情報である。したがって、第２データ（Ｂ）を読み取りするためには、データセル領域１２１ａに格納された上位ビット列（ｂ）と共有データ（ＳＲ）、そしてフラグ（ｆｌａｇ）が読出されなければならない。
【００７３】
図１４は、追加的なエンコード実行の他の例を示す図である。図１４を参照すると、それぞれの第１書き込みデータ（ａ３  ａ２  ａ１  ａ０）と第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）において、共有されるビット（‘ａ１  ａ０’、‘ｂ１  ｂ０’）の値が異なる場合を示す。
図示されていないが、リファレンスエンコード実行によって、第１書き込みデータ（ａ３  ａ２  ａ１  ａ０）の上位ビット‘ａ３  ａ２’と、第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）の上位ビット‘ｂ３  ｂ２’は、データセル領域１２１ａに格納される。そして、第１書き込みデータ（ａ３  ａ２  ａ１  ａ０）の下位ビット‘ａ１  ａ０’は、共有領域１２１ｂのワード線ＷＬｎに接続されたリファレンスセル１７１に記入される。一方、第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）の下位ビット‘ｂ１ｂ０’は、共有領域１２１ｂのリファレンスセル１７２に格納される。リファレンスセル１７２はリファレンスセル１７１が接続されたワード線ＷＬｎとは異なるワード線ＷＬｎ−１に接続される。これらの共有領域１２１ｂに格納されるデータが互いに異なる値を持つとき、他のワード線にマッピングすることによりエンコードの自由度を高めることができる。もちろん、ワード線の変更に対応するフラグ（ｆｌａｇ）情報が追加的に提供されなければならない。
【００７４】
図１５は、追加的なエンコード実行のまた他の例を示す図である。図１５を参照すると、それぞれの第１書き込みデータ（ａ３  ａ２  ａ１  ａ０）と第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）において、共有されるビット（‘ａ１  ａ０’、‘ｂ１  ｂ０’）の値が異なる場合を示す。
図示されていないが、リファレンスエンコード実行によって、第１書き込みデータ（ａ３  ａ２  ａ１  ａ０）の上位ビット‘ａ３  ａ２’と、第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）の上位ビット‘ｂ３  ｂ２’は、データセル領域１２１ａに格納される。そして、第１書き込みデータ（ａ３  ａ２  ａ１  ａ０）の下位ビット‘ａ１  ａ０’は、共有領域１２１ｂのワード線ＷＬｎに接続されたリファレンスセル１７３に記入される。一方、第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）の下位ビット‘ｂ０’は、共有領域１２１ｂのリファレンスセル１７３に格納される。そして、第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）の下位ビット‘ｂ１’は、予備セル１７４に格納される。リファレンスのエンコードのとき、第２書き込みデータ（ｂ３  ｂ２  ｂ１  ｂ０）の下位ビット‘ｂ１’の位置を指定するためのフラグ（ｆｌａｇ）の情報が追加される。
【００７５】
図１６は、本発明に係る不揮発性メモリ装置の読み取り動作の際、ビット線の選択構造を示すブロック図である。図１６を参照すると、不揮発性メモリ装置１２０はセルアレイ１２１、行デコーダ１２２、列デコーダ１２３、制御ロジック１２４、平均回路１２５ａ、検出アンプ１２５ｂを備える。ここで、平均回路１２５ａと検出アンプ１２５ｂは、読み取り／書き込み回路１２５の一部である。
読み取り動作のとき、共有領域１２１ｂに含まれるメモリセルは、保存されたメッセージデータを提供するために列デコーダ１２３によって選択される。例えば、共有領域１２１ｂに含まれるメモリセルに接続されるビット線ＢＬ４を介してセンシング電圧Ｖｄａｔａが検出アンプ１２５ｂに転送される。加えて、リファレンスセル領域１２１ｃに含まれるリファレンスセルは、ビット線ＳＢＬ１、ＳＢＬ２を介して平均回路１２５ａに接続される。平均回路１２５ａは、リファレンスセルから提供される信号を参照して基準電圧Ｖｒｅｆを生成する。検出アンプ１２５ｂは、基準電圧Ｖｒｅｆとセンシング電圧Ｖｄａｔａを比較して、選択された共有領域１２１ｂのメモリセルに格納されたデータを判断する。
【００７６】
図１７は、本発明の実施形態に係る不揮発性メモリ装置の読み取り動作を示すブロック図である。不揮発性メモリ装置１２０の構成は、図１６と同じなので具体的な説明は省略する。
読み取り動作のとき、データセル領域１２１ａに格納されたデータを検出するためには、データセル領域１２１ａに対応するビット線（例えば、ＢＬ２）が選択される。それによって、センシング電圧Ｖｄａｔａが検出アンプ１２５ｂに提供される。加えて、基準電圧Ｖｒｅｆを生成するために、共有領域１２１ｂとリファレンスセル領域１２１ｃのメモリセルのビット線の電圧が平均回路１２５ａに提供される。平均回路１２５ａは、共有領域１２１ｂとリファレンスセル領域１２１ｃのメモリセルから基準電圧Ｖｒｅｆを生成する。検出アンプ１２５ｂは、基準電圧Ｖｒｅｆとセンシング電圧Ｖｄａｔａを比較して選択したデータセル領域１２１ａのメモリセルに格納されたデータを判断する。
【００７７】
図１６及び図１７の読み取り方法によれば、本発明の共有領域１２１ｂに含まれるメモリセルは、外部から提供されるデータの保存機能とリファレンスセルの機能をともに有する。したがって、リファレンスセル領域１２１ｃに必要とされるチップ面積が減少する。
【００７８】
図１８は、本発明の実施形態に係る不揮発性メモリ装置を示すブロック図である。
図１８を参照すると、不揮発性メモリ装置２００は、書き込み要求データに対するリファレンスエンコードを実行するリファレンスエンコーダ２５０を含む。
セルアレイ２１０は、図１の不揮発性メモリ装置１２０と同様の構成及び配列を有するメモリセルを含む。セルアレイ２１０は、データセル領域２１０ａ、共有領域２１０ｂ、そしてリファレンスセル領域２１０ｃを備える。データセル領域２１０ａには、エンコードされた書き込みデータＥＷ＿Ｄａｔａのうちで共有データＳ＿Ｄａｔａとリファレンス専用データＲＤ＿Ｄａｔａを除いた純粋なメッセージの部分だけが格納される。共有領域２１０ｂには、エンコードされた書き込みデータＥＷ＿Ｄａｔａのうち、共有データＳ＿Ｄａｔａが格納される。そして、リファレンスセル領域２１０ｃには、リファレンス専用データＲＤ＿Ｄａｔａが格納される。
【００７９】
読み取り動作のとき、選択されたワード線のメモリセルのうちで、共有領域２１０ｂ及びリファレンスセル領域２１０ｃのメモリセルからリファレンス信号（Ｒｅｆｅｒｅｎｃｅ  Ｓｉｇｎａｌ）が生成される。そして、データセル領域２１０ａ及び共有領域２１０ｂのメモリセルは、リファレンス信号（Ｒｅｆｅｒｅｎｃｅ  Ｓｉｇｎａｌ）を基準としてセンシングされる。
【００８０】
行デコーダ２２０は、アドレスＡＤＤに応答してワード線を選択する。列デコーダ２３０は、制御ロジック２６０の制御に応じてビット線を選択する。列デコーダ２３０は、選択されたワード線からリファレンス信号を生成するためのビット線を選択することができる。このとき、共有領域２１０ｂとリファレンスセル領域２１０ｃから選択されたビット線は、リファレンス信号Ｖｒｅｆを生成するための平均回路に提供される。一方、列デコーダ２３０は、データをセンシングするためにデータセル領域２１０ａと共有領域２１０ｂに対応するビット線を選択することができる。ここで、リファレンス信号Ｖｒｅｆを生成するためのビット線の選択動作と、データをセンシングするためのビット線の選択動作は、それぞれ単独で行われる。または、リファレンス信号Ｖｒｅｆを生成するためのビット線の選択動作と、データをセンシングするためのビット線の選択動作は同時に行われる。
【００８１】
読み取り／書き込み回路２４０は、リファレンスエンコーダ２５０から提供されるエンコードされた書き込みデータＥＷ＿Ｄａｔａをデータセル領域２１０ａ、共有領域２１０ｂ、そしてリファレンスセル領域２１０ｃに格納する。読み取り／書き込み回路２４０は、選択した領域のメモリセルをセンシングする。図示されていないが、読み取り／書き込み回路２４０は、選択されたビット線を介してリファレンス信号Ｖｒｅｆを生成するための平均回路（Ａｖｅｒａｇｅ  Ｃｉｒｃｕｉｔ）を含む。また、読み取り／書き込み回路２４０は、平均回路（Ａｖｅｒａｇｅ  Ｃｉｒｃｕｉｔ）から提供されるリファレンス信号Ｖｒｅｆを参照してデータセル領域２１０ａまたは共有領域２１０ｂのメモリセルに格納されたデータをセンシングするための検出アンプ（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）を含む。
【００８２】
リファレンスエンコーダ２５０は、入力された書き込みデータＷ＿Ｄａｔａを処理してエンコードされた書き込みデータＥＷ＿Ｄａｔａを提供する。リファレンスエンコーダ２５０は、書き込みデータＷ＿Ｄａｔａのうちで、共有領域２１０ｂに割り当てられる共有データを参照してリファレンスセル領域２１０ｃに割り当てられるリファレンス専用データＲＤ＿Ｄａｔａを生成する。リファレンスエンコーダ２５０は、生成されたリファレンス専用データＲＤ＿Ｄａｔａを書き込みデータＷ＿Ｄａｔａと併合してエンコードされた書き込みデータＥＷ＿Ｄａｔａで生成する。
制御ロジック２６０は、外部のコマンドや制御信号に応答して、行デコーダ２２０、列デコーダ２３０、読み取り／書き込み回路２４０及びリファレンスエンコーダ２５０などを制御する。
【００８３】
図１９から図２１は、本発明の不揮発性メモリ装置に含まれるメモリセルの概要を示す図である。
図１９を参照すると、不揮発性メモリ装置１２０または２００のメモリセルとして、スピン注入メモリ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＴＴ−ＭＲＡＭ）のメモリセル３００を示す。メモリセル３００は、磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：ＭＪＴ）素子３１０及びセルトランジスタ（ＣＴ）３２０を含む。セルトランジスタ３２０のゲートには、ワード線ＷＬ０が接続される。そして、セルトランジスタ３２０の一端は、ＭＴＪ素子３１０を介してビット線ＢＬ０と接続される。また、セルトランジスタ３２０の他端は、ソース線ＳＬ０に接続される。
【００８４】
ＭＴＪ素子３１０は、固定層（Ｐｉｎｎｅｄ  ｌａｙｅｒ）３１３と自由層（Ｆｒｅｅ  ｌａｙｅｒ）３１１、そしてこれらの間に位置するトンネル層３１２を備える。固定層３１３の磁化方向は固定されており、自由層３１１の磁化方向は条件によって固定層３１３の磁化方向と同じまたは逆になる。固定層３１３の磁化方向を固定するために、例えば、反強磁性層（Ａｎｔｉ−ｆｅｒｒｏ  ｍａｇｎｅｔｉｃ  ｌａｙｅｒ、図示せず）をさらに備えても良い。
【００８５】
ＳＴＴ−ＭＲＡＭのメモリセル３００の書き込み動作をするためには、ワード線ＷＬ０に電圧を印加してセルトランジスタ３２０をターンオンさせ、ビット線ＢＬ０とソース線ＳＬ０との間に書き込み電流を印加する。メモリセル３００の読み取り動作をするためには、ワード線ＷＬ０にターンオン電圧を印加してセルトランジスタ３２０をターンオンさせ、ビット線ＢＬ０からソース線ＳＬ０の方向に読み取り電流を印加して、測定される抵抗値に応じて、ＭＴＪセル３２０に格納されたデータを判別することができる。
【００８６】
図２０は、抵抗性メモリ装置のメモリセル４００を例示的に示す回路図である。図２０を参照すると、抵抗性メモリ装置のメモリセル４００は、可変抵抗素子（Ｒｖ）４１０と選択素子（ＳＴＲ）４２０を含む。
可変抵抗素子４１０は、データを格納するための可変抵抗物質を含む。選択素子４２０は、ワード線ＷＬのバイアスによって可変抵抗素子４１０に電流を供給または遮断する。選択素子４２０は、図示したようにＮＭＯＳトランジスタで構成することができる。しかし、選択素子４２０は、ＰＭＯＳトランジスタまたはダイオードなどのスイッチ素子で構成しても良い。
【００８７】
可変抵抗素子（Ｒｖ）４１０は、一対の電極４１１、４１３、そして電極の間に形成されるデータ格納膜４１２を含む。データを格納膜４１２は、双極性（Ｂｉｐｏｌａｒ）抵抗記憶材料または単極性（Ｕｎｉｐｏｌａｒ）抵抗記憶材料で形成される。双極性抵抗記憶材料は、パルスの極性によってセットまたはリセット状態にプログラムされる。単極性抵抗記憶材料は、同じ極性のパルスによってもセットまたはリセット状態にプログラムすることができる。単極性抵抗記憶材料はＮｉＯｘやＴｉＯｘなどの単一の遷移金属の酸化物（Ｍｅｔａｌ  ｏｘｉｄｅ）などを含む。双極性抵抗記憶材料はペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）系の物質を含む。
【００８８】
図２１は、本発明の不揮発性メモリ装置の一例として、相変化メモリ装置を示す図である。相変化メモリ装置のメモリセル５００は、抵抗素子とスイッチング素子で構成される。図２１は、相変化メモリセルの抵抗素子Ｒの概要を示す図である。抵抗素子Ｒは、印加される電流Ｉに応じて可変的な抵抗値を有する。抵抗素子Ｒの断面を見ると、抵抗素子Ｒは上部電極５１０、相変化物質５２０、コンタクトプラグ５３０、そして下部電極５４０から構成される。
【００８９】
上部電極５１０はビット線ＢＬに接続される。下部電極５４０はコンタクトプラグ５３０とアクセストランジスタまたはアクセスダイオード（図示せず）との間に接続される。コンタクトプラグ５３０は導電性物質（例えば、ＴｉＮなど）から形成され、ヒータプラグ（Ｈｅａｔｅｒ  Ｐｌｕｇ）とも呼ばれる。相変化物質５２０は上部電極５１０とコンタクトプラグ５３０との間に形成される。相変化物質５２０の状態（Ｐｈａｓｅ）は、供給される電流パルスの大きさ（Ａｍｐｌｉｔｕｄｅ）、幅（Ｄｕｒａｔｉｏｎ）、立ち下がり時間（Ｆａｌｌ  ｔｉｍｅ）などによって変わる。セット（Ｓｅｔ）またはリセット（Ｒｅｓｅｔ）に対応する相変化物質の状態（Ｐｈａｓｅ）は、図示したように、アモルファス量（Ａｍｏｒｐｈｏｕｓ  ｖｏｌｕｍｅ）５２５によって決定される。一般的に、アモルファス状態はリセット状態、結晶状態（Ｃｒｙｓｔａｌ  Ｐｈａｓｅ）はセット状態に対応する。アモルファス状態から結晶状態に進行されるほど非晶質量は少なくなる。相変化物質５２０は、形成されるアモルファス量５２５によって可変される抵抗を有する。即ち、異なる電流パルスによって形成される相変化物質５２０の非晶質量５２５に基づいて記入されるデータが決定される。
【００９０】
以上、本発明の実施形態による不揮発性メモリ装置を構成するメモリセルの例としてＳＴＴ−ＭＲＡＭ、ＲＲＡＭ、ＰＲＡＭが簡単に紹介された。しかし、本発明の不揮発性ＲＡＭを構成するメモリセルはこれに限定されない。不揮発性ＲＡＭのメモリセルは、フラッシュメモリ、ＦＲＡＭ、ＤＲＡＭなどを利用しても良い。
【００９１】
図２２は、本発明の実施形態に係るコンピューティングシステムを示すブロック図である。図２２を参照すると、本発明によるコンピューティングシステム１０００はシステムバス１７００に電気的に接続されるネットワークアダプタ１１００、中央処理装置１２００、大容量記憶装置１３００、不揮発性ＲＡＭ１４００、ＲＯＭ１５００、そしてユーザインターフェース１６００を含む。
【００９２】
ネットワークアダプタ１１００は、コンピューティングシステム１０００と外部のネットワーク２０００との間のインターフェースを提供する。中央処理装置１２００は、不揮発性ＲＡＭ１４００に常駐するオペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）や応用プログラム（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｇｒａｍ）を駆動するための諸般の演算処理を実行する。大容量記憶装置１３００は、コンピューティングシステム１０００から必要とする諸データを保存する。例えば、大容量記憶装置１３００には、コンピューティングシステム１０００を駆動するためのオペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）、応用プログラム（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｇｒａｍ）、様々なプログラムモジュール（Ｐｒｏｇｒａｍ  Ｍｏｄｕｌｅ）、プログラムデータ（Ｐｒｏｇｒａｍ  ｄａｔａ）、そしてユーザデータ（Ｕｓｅｒ  ｄａｔａ）などが格納される。
【００９３】
不揮発性ＲＡＭ１４００は、コンピューティングシステム１０００のワーキングメモリとして使用される。ブート時、不揮発性ＲＡＭ１４００には、大容量記憶装置１３００から読み取られたオペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）、応用プログラム（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｇｒａｍ）、様々なプログラムモジュール（Ｐｒｏｇｒａｍ  Ｍｏｄｕｌｅ）及びプログラムの駆動に必要とされるプログラムデータ（Ｐｒｏｇｒａｍ  ｄａｔａ）がロードされる。ＲＯＭ１５００には、ブート時、オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）が駆動する前から活性化される基本的な入出力システムであるＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）が格納される。ユーザインターフェース１６００を介してコンピューティングシステム１０００との間の情報交換が行われる。
【００９４】
また、コンピューティングシステム１０００は、バッテリ（Ｂａｔｔｅｒｙ）やモデム（Ｍｏｄｅｍ）などをさらに含む。図面には示されていないが、本発明によるコンピューティングシステム１０００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐ  ｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供されても良い。
【００９５】
大容量記憶装置１３００は、ハードディスクドライブ（ＨＤＤ）またはハイブリッドハードディスクドライブ（Ｈｙｂｒｉｄ  ＨＤＤ）から構成できる。また、大容量記憶装置１３００は、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）、ＭＭＣカード（Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ）、ＳＤカード（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  Ｃａｒｄ）、マイクロＳＤカード、メモリスティック（Ｍｅｍｏｒｙ  Ｓｔｉｃｋ）、ＩＤカード、ＰＣＭＣＩＡカード、チップカード（Ｃｈｉｐ  Ｃａｒｄ）、ＵＳＢカード、スマートカード（Ｓｍａｒｔ  Ｃａｒｄ）、ＣＦカード（Ｃｏｍｐａｃｔ  Ｆｌａｓｈ  Ｃａｒｄ）などから構成しても良い。
【００９６】
本発明のコンピューティングシステム１０００によると、不揮発性ＲＡＭ１４００は、リファレンスセルの数を減らしてもデータの高信頼性（Ｄａｔａ  ｉｎｔｅｇｒｉｔｙ）を維持することができる。したがって、本発明の不揮発性ＲＡＭ１４００は、大容量、高信頼性のワーキングメモリとして提供できる。
【００９７】
本発明による不揮発性ＲＡＭ及び／またはメモリコントローラは、多様な形態のパッケージを利用して実装することができる。例えば、本発明によるフラッシュメモリ装置及び／またはメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔ  ｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔ  ｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔ  ｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのパッケージを利用して実装することができる。
【００９８】
以上のように、図面と明細書に実施形態が開示された。ここで特定の用語が使用されたが、これは単に本発明を説明するためであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限しない。本技術分野の通常の知識を有する者であれば、本発明の実施形態から多様な変形及び均等な他の実施例が可能であることを分かるだろう。したがって、本発明の真の技術的保護範囲は、添付された特許請求の範囲の技術的思想により定められなければならない。
【符号の説明】
【００９９】
１１０・・・メモリコントローラ
１１５、２５０・・・リファレンスエンコーダ
１２０・・・不揮発性メモリ装置
１２１ａ・・・データセル領域
１２１ｂ・・・共有領域
１２１ｃ・・・リファレンスセル領域
１２２・・・行デコーダ
１２３・・・列デコーダ
１２４・・・制御ロジック
１２５・・・読み取り／書き込み回路
１２５ａ・・・平均回路
１２５ｂ・・・検出アンプ
３１０・・・ＭＪＴ素子
３１１・・・自由層
３１２・・・トンネル層
３１３・・・固定層
３２０・・・セルトランジスタ
４１０・・・可変抵抗素子
４２０・・・選択素子
５１０・・・上部電極
５２０・・・相変化物質
５２５・・・非晶質
５３０・・・コンタクトプラグ
５４０・・・下部電極
１１００・・・ネットワークアダプタ
１２００・・・中央処理装置
１３００・・・大容量記憶装置
１４００・・・不揮発性ＲＡＭ
１５００・・・ＲＯＭ
１６００・・・ユーザインターフェース
１７００・・・システムバス
２０００・・・ネットワーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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