(57)【要約】【課題】半導体素子の強度不足に起因する歩留まりの低下を抑えることのできる半導体素子の製造方法を提供する【解決手段】複数の半導体素子が形成されるシリコンウェハに同ウェハを補強するための補強部２７を設ける。その後、複数の半導体素子を個々の半導体素子に分離するべく補強部２７によって補強したシリコンウェハを切断する。その後、切断された個々の半導体素子から補強部２７を除去する。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の半導体素子が形成されるシリコンウェハに同ウェハを補強するための補強部を設ける補強工程と、
前記複数の半導体素子を個々の半導体素子に分離するべく前記補強工程により補強した前記シリコンウェハを切断する切断工程と、
同切断工程により切断された個々の半導体素子から前記補強部を除去する除去工程と
を有する半導体素子の製造方法。
【請求項２】
請求項１に記載の半導体素子の製造方法において、
前記補強工程では、前記シリコンウェハに前記補強部としてのガラス膜を形成し、
前記除去工程では、レーザー光の照射を通じて前記ガラス膜を破砕して同ガラス膜を除去する
ことを特徴とする半導体素子の製造方法。
【請求項３】
請求項１または２に記載の半導体素子の製造方法において、
前記半導体素子は穴が形成されてなる
ことを特徴とする半導体素子の製造方法。
【請求項４】
請求項３に記載の半導体素子の製造方法において、
前記補強工程では前記穴を埋める態様で前記補強部を形成する
ことを特徴とする半導体素子の製造方法。
【請求項５】
請求項１〜４のうちの何れか一項に記載の半導体素子の製造方法において、
前記半導体素子は、
ドレイン端子に接続されたドレイン領域とソース端子に接続されたソース領域とがシリコン半導体に間隔を置いて形成されるとともに、前記ドレイン領域と前記ソース領域との間のチャネル領域の表面にゲート絶縁膜を介してゲート電極が形成された絶縁ゲート型電界効果トランジスタであり、
前記シリコン半導体における前記チャネル領域全体が前記ドレイン領域と前記ソース領域との中間位置において前記ゲート電極ともども絶縁領域としての穴によって二つに分離され、且つ分離された二つのチャネル領域を導通する導通部材が設けられ、且つ予め定められた高温領域になると前記導通部材を切断するものである
ことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
通常、半導体素子は次のような手順で製造される。すなわち、同一のウェハに半導体素子が多数形成されるとともに、それら半導体素子がダイシングなどによって切断されて分離されることにより、個々の半導体素子が形成される。
【０００３】
近年、半導体素子として、例えば表面に凹部が形成されたものや内部に空洞が形成されたものなど、複雑な構造のものがある（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００６−５１８９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した凹部や空洞が形成された半導体素子は、それら凹部や空洞が形成された部分の強度が他の部分の強度と比較して低くなり易い。そのため、個々の半導体素子を分離するべくシリコンウェハを切断する際に、半導体素子に変形や破損が生じ易く、歩留まりの低下を招き易い。
【０００６】
本発明は、そうした実情に鑑みてなされたものであり、その目的は、半導体素子の強度不足に起因する歩留まりの低下を抑えることのできる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
以下、上記目的を達成するための手段及びその作用効果について説明する。
請求項１に記載の発明は、複数の半導体素子が形成されるシリコンウェハに同ウェハを補強するための補強部を設ける補強工程と、前記複数の半導体素子を個々の半導体素子に分離するべく前記補強工程により補強した前記シリコンウェハを切断する切断工程と、同切断工程により切断された個々の半導体素子から前記補強部を除去する除去工程とを有することをその要旨とする。
【０００８】
上記製造方法によれば、シリコンウェハの切断に先立って同シリコンウェハを補強することができるため、個々の半導体素子に十分な強度を付与した状態でシリコンウェハの切断を行うことができる。そのため、シリコンウェハの切断に際して半導体素子に変形や破損が生じることを抑えることができる。そして、分離された個々の半導体素子から補強部を除去することにより、余分な補強部を有していない半導体素子を製造することができる。したがって上記製造方法によれば、半導体素子の強度不足に起因する歩留まりの低下を抑えることができる。
【０００９】
請求項２に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記補強工程では、前記シリコンウェハに前記補強部としてのガラス膜を形成し、前記除去工程では、レーザー光の照射を通じて前記ガラス膜を破砕して同ガラス膜を除去することをその要旨とする。
【００１０】
上記製造方法によれば、半導体素子の各部に用いられる材料と比較して脆弱な材料であるガラス材料によって補強部が形成されるために、補強部としてのガラス膜の除去を、半導体素子への影響を小さく抑えつつ行うことができる。
【００１１】
請求項３に記載の発明は、請求項１または２に記載の半導体素子の製造方法において、前記半導体素子は穴が形成されてなることをその要旨とする。
上記製造方法によれば、穴が形成されているために強度が低くなり易い半導体素子の製造に際して、半導体素子の強度不足に起因する歩留まりの低下を抑えることができる。
【００１２】
請求項４に記載の発明は、請求項３に記載の半導体素子の製造方法において、前記補強工程では前記穴を埋める態様で前記補強部を形成することをその要旨とする。
上記製造方法によれば、半導体素子における強度が低くなり易い部分を補強することができるため、シリコンウェハの切断時における半導体素子の変形や破損を好適に抑えることができる。
【００１３】
なお、前記半導体素子としては、請求項５によるように、ドレイン端子に接続されたドレイン領域とソース端子に接続されたソース領域とがシリコン半導体に間隔を置いて形成されるとともに、前記ドレイン領域と前記ソース領域との間のチャネル領域の表面にゲート絶縁膜を介してゲート電極が形成された絶縁ゲート型電界効果トランジスタであり、前記シリコン半導体における前記チャネル領域全体が前記ドレイン領域と前記ソース領域との中間位置において前記ゲート電極ともども絶縁領域としての穴によって二つに分離され、且つ分離された二つのチャネル領域を導通する導通部材が設けられ、且つ予め定められた高温領域になると前記導通部材を切断するものを採用することができる。
【発明の効果】
【００１４】
この発明によれば、半導体素子の強度不足に起因する歩留まりの低下を抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明を具体化した一実施形態にかかる製造方法が適用されるＦＥＴの断面図。
【図２】同ＦＥＴを図１の矢印Ａ方向から見た平面図。
【図３】同ＦＥＴのオープン故障時の内部構造の一例を示す端面図。
【図４】同ＦＥＴのオープン故障時の内部構造の他の例を示す端面図。
【図５】（ａ）〜（ｅ）同ＦＥＴの製造における各工程を示す説明図。
【図６】（ａ）〜（ｅ）同ＦＥＴの製造における各工程を示す説明図。
【図７】切断前のシリコンウェハの平面図。
【図８】補強部を除去した後の素子の断面図。
【発明を実施するための形態】
【００１６】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１または２に示すように、半導体素子としての絶縁ゲート型電界効果トランジスタ（ＦＥＴ）１０はＰ型のシリコン半導体基板１１を備えている。この半導体基板１１にはＮ型のドレイン領域１２とＮ型のソース領域１３とが形成されている。ドレイン領域１２とソース領域１３との間のチャネル領域１４の表面には、一部がゲート絶縁膜として機能する酸化膜１５を介してゲート電極１６が形成されている。また、ドレイン領域１２にはドレイン端子１７が接続されており、ソース領域１３にはソース端子１８が接続されている。
【００１７】
ＦＥＴ１０は第１分離部１９及び第２分離部２０を備えている。第１分離部１９には、ドレイン端子１７、ドレイン領域１２全体、ゲート電極１６の上記ドレイン領域１２側の部分、及びチャネル領域１４の上記ドレイン領域１２側の部分が形成されている。また第２分離部２０には、ソース端子１８、ソース領域１３全体、ゲート電極１６の上記ソース領域１３側の部分、及びチャネル領域１４の上記ソース領域１３側の部分が形成されている。これら第１分離部１９及び第２分離部２０の間には、酸化膜１５の表面（図１の上方の面）から半導体基板１１の上記酸化膜１５の形成面と反対側の面（図１の下方の面）の近傍まで延びる溝２１が形成されている。本実施形態のＦＥＴ１０は、半導体基板１１における上記チャネル領域１４全体がドレイン領域１２とソース領域１３との中間位置において上記ゲート電極１６ともども絶縁領域（詳しくは、溝２１からなる空間）によって二つに分離された構造になっている。
【００１８】
溝２１における上記酸化膜１５に形成される第１部分２２と上記半導体基板１１に形成される第２部分２３との境界部分には、第１分離部１９のチャネル領域１４と第２分離部２０のチャネル領域１４とを導通する導通部材としての金属膜２４（具体的にはアルミニウム膜）が形成されている。金属膜２４は、一端が第１分離部１９のチャネル領域１４に固定されるとともに他端が第２分離部２０のチャネル領域１４に固定されている。この金属膜２４は、上記第１部分２２の上記酸化膜１５側の開口の略全体を覆う形状に形成されている。
【００１９】
ＦＥＴ１０にはバイメタルにより形成された第１切断部材２５及び第２切断部材２６が取り付けられている。第１切断部材２５及び第２切断部材２６は共に平面形状がＬ字型の平板形状に形成されている。第１切断部材２５は、上記第１分離部１９のチャネル領域１４を始点に前記金属膜２４に沿うように第２分離部２０に向けて延びる形状で同第１分離部１９に固定されている。第２切断部材２６は、上記第２分離部２０のチャネル領域１４を始点に前記金属膜２４に沿うように第１分離部１９に向けて延びる形状で同第２分離部２０に固定されている。詳しくは、第１切断部材２５及び第２切断部材２６は、同第１切断部材２５の先端部分と第２切断部材２６の先端部分との間に階段形状で延びる間隔が形成されるように、且つ各切断部材２５，２６によって金属膜２４の略全面を覆うように取り付けられている。また、第１切断部材２５及び第２切断部材２６は、温度上昇に伴う変形に際して、その先端部分が金属膜２４側に変形する状態で配設される。
【００２０】
上記ＦＥＴ１０は、その異常に際して、ドレイン端子１７とソース端子１８との導通が遮断された状態の故障（オープン故障）になる。以下、ＦＥＴ１０がオープン故障に至る過程について説明する。
【００２１】
上記ＦＥＴ１０では、過度に大きい電流や電圧が供給される等して温度が高くなると第１切断部材２５及び第２切断部材２６の温度も高くなるために、それら切断部材２５，２６が、その先端部分が金属膜２４に押し付けられる態様で変形する。
【００２２】
そのため図３に示すように、ＦＥＴ１０が予め定められた高温領域になって第１切断部材２５及び第２切断部材２６の変形量が大きくなると、第１切断部材２５の先端部分と第２切断部材２６の先端部分とによって金属膜２４が押し広げつつ押し切られる態様で切断される。これにより第１分離部１９のチャネル領域１４と第２分離部２０のチャネル領域との導通が遮断されて、ドレイン領域１２とソース領域１３との導通、ひいてはドレイン端子１７とソース端子１８との導通が遮断された状態になる。
【００２３】
尚、図４に示すように、その後にＦＥＴ１０の温度が低下して第１切断部材２５及び第２切断部材２６が変形前の形状に復帰したとしても、各切断部材２５，２６が間隔を置いて配置されており且つ金属膜２４は切断されたままの状態になるため、ドレイン端子１７とソース端子１８との導通遮断状態が保持される。
【００２４】
本実施形態では、上記高温領域として、ＦＥＴ１０のジャンクション温度が動作保証範囲の上限温度になる温度領域が設定されている。詳述すると、ＦＥＴ１０のジャンクション温度が上記上限温度となる温度領域になると第１切断部材２５及び第２切断部材２６によって金属膜２４が切断されるように、各切断部材２５，２６の形状や金属膜２４の材質及び厚さが予め設定されている。
【００２５】
以下、ＦＥＴ１０の製造方法について説明する。
ＦＥＴ１０の製造に際しては先ず、図５（ａ）に示すように、Ｐ型のシリコン半導体基板１１を用意する。
【００２６】
次に、図５（ｂ）に示すように、半導体基板１１にＮ型のドレイン領域１２及びＮ型のソース領域１３を形成する。具体的には、半導体基板１１に、ドレイン領域１２が形成される部分とソース領域１３が形成される部分とが露出するパターンのレジスト膜を形成する。その後、上記レジスト膜をマスクとして、上記半導体基板１１にＮ型の不純物をイオン注入法によりドーピングする。そして、半導体基板１１に熱処理を行うことによって同半導体基板１１にＮ型半導体領域であるドレイン領域１２とソース領域１３とを形成する。
【００２７】
次に、図５（ｃ）に示すように、半導体基板１１に前記溝２１の第２部分２３を形成する。具体的には、前記溝２１の第２部分２３が形成される部分が露出するパターンのレジスト膜を半導体基板１１の表面に形成する。その後、このレジスト膜をマスクとして、半導体基板１１をエッチングすることにより、溝２１の第２部分２３を形成する。
【００２８】
次に、図５（ｄ）に示すように、上記溝２１の第２部分２３に内部を埋める形状の補強部２７を形成する。この補強部２７としては、ＣＶＤ法により、ガラス材料により形成される膜（ガラス膜）が形成される。尚、本実施形態では、このようにして補強部２７を形成する工程が補強工程として機能する。
【００２９】
次に、図５（ｅ）に示すように、半導体基板１１を高温の酸化性雰囲気の下で高温にすることにより、同半導体基板１１の表面に酸化膜１５の一部を形成する。
次に、図６（ａ）に示すように、半導体基板１１において前記金属膜２４が形成される部分の酸化膜１５を除去して同部分を露出させる。具体的には、酸化膜１５の表面に上記金属膜２４が形成される部分、すなわち酸化膜１５が除去される部分が露出するパターンのレジスト膜を形成した後に、同レジスト膜をマスクとして酸化膜１５をエッチングする。
【００３０】
次に、図６（ｂ）に示すように、上記金属膜２４を形成する。先ず、酸化膜１５の表面及び半導体基板１１の露出部分に蒸着法により金属膜２４を形成する。その後、形成した金属膜の表面に上記金属膜２４を形成する部分以外の部分が露出するパターンのレジスト膜を形成する。そして、このレジスト膜をマスクとして、余分な金属膜をエッチングすることにより、上記金属膜２４を形成する。
【００３１】
次に、図６（ｃ）に示すように、半導体基板１１を高温の酸化性雰囲気の下で高温にすることにより、酸化膜１５及び金属膜２４の表面に同酸化膜１５の残りの部分を形成する。
【００３２】
次に、図６（ｄ）に示すように、上記酸化膜１５にゲート電極１６、ドレイン端子１７、及びソース端子１８を形成する。
ゲート電極１６は具体的には次のように形成される。先ず、酸化膜１５の表面にゲート電極１６が形成される部分が露出するパターンのレジスト膜を形成する。その後、上記レジスト膜をマスクとして、酸化膜１５をエッチングすることにより、ゲート電極１６が形成される部分に凹部を形成する。そして、上記凹部にＣＶＤ法により、ゲート電極１６となる多結晶シリコンの膜を形成する。
【００３３】
また、ドレイン端子１７及びソース端子１８は具体的には次のように形成される。先ず、酸化膜１５の表面にドレイン端子１７が形成される部分とソース端子１８が形成される部分とが露出するパターンのレジスト膜を形成する。その後、このレジスト膜をマスクとして、酸化膜１５をエッチングすることにより、ドレイン端子１７が形成される部分とソース端子１８が形成される部分とに凹部を形成する。そして、それら凹部にスパッタ法によりドレイン端子１７やソース端子１８となるアルミニウム膜を形成する。
【００３４】
次に、図６（ｅ）に示すように、前記溝２１の第１部分２２を形成する。具体的には、酸化膜１５の表面（図６（ｅ）中の上側の面）にレジスト膜を形成するとともに、同レジスト膜をマスクとして酸化膜１５をエッチングすることにより、金属膜２４が底部になる溝を前記溝２１の第１部分２２として形成する。
【００３５】
本実施形態では、第１分離部１９、第２分離部２０、及び金属膜２４を備えた素子２８が、図７に示すように、同一のシリコンウェハ３０に多数形成される。そして、ＦＥＴ１０の製造に際しては、上記シリコンウェハ３０をダイシングによって切断することにより、それら素子２８を分離して個々の素子２８を形成する。本実施形態では、シリコンウェハ３０を切断する工程が切断工程として機能する。
【００３６】
次に、個々の素子２８について、レーザー照射装置によるレーザー光の照射を通じて溝２１の第２部分２３に形成した補強部２７を破砕する。尚、レーザー照射装置から照射するレーザー光の焦点を補強部２７としてのガラス膜に合わせることにより、ガラス膜のみを破壊することができるため、ガラス膜の破砕に際して金属膜２４や半導体基板１１などといった他の部分への影響を小さく抑えることができる。その後、ガラス膜の破片を溝２１から除去するとともに、素子２８を洗浄液によって洗浄する。これにより図８に示すように、余分な補強部２７を有していない素子２８が形成される。本実施形態では、このようにして補強部２７を破砕して除去する工程が除去工程として機能する。
【００３７】
次に、素子２８への前記第１切断部材２５及び第２切断部材２６の取り付けを行う。上記素子２８における前記溝２１の第１部分２２と第２部分２３との接続部分には、第１部分２２の幅が第２部分２３の幅より大きくなる形状の段差２９が形成されている。この段差２９の第１分離部１９側の部分に第１切断部材２５の端部を固定することによって同第１切断部材２５が取り付けられる一方、段差２９の第２分離部２０側の部分に第２切断部材２６の端部を固定することにより同第２切断部材２６が取り付けられる。
【００３８】
（作用）
以下、こうした手順でＦＥＴ１０を製造することによる作用について説明する。
本実施形態では、シリコンウェハ３０の切断に先立って同シリコンウェハ３０が補強部２７によって補強されるため、個々の素子２８に十分な強度を付与した状態でシリコンウェハ３０の切断が行われる。そのため、シリコンウェハ３０の切断に際して素子２８に変形や破損が生じることを抑えることができる。そして、分離された個々の素子２８から補強部２７が除去されて、余分な補強部２７を有していない素子２８が製造される。したがって本実施形態によれば、素子２８の強度不足に起因する歩留まりの低下を抑えることができる。
【００３９】
また本実施形態では、溝２１が形成されているために強度が低くなり易いＦＥＴ１０の製造に際して、同溝２１の第２部分２３を埋める態様で補強部２７が形成されるために、素子２８における強度が低くなり易い部分を補強することができる。そのため、シリコンウェハ３０の切断時における素子２８の変形や破損を好適に抑えることができる。
【００４０】
更に本実施形態では、ＦＥＴ１０の各部に用いられる材料と比較して脆弱な材料であるガラス材料を用いて補強部２７が形成されるため、同補強部２７としてのガラス膜の除去を、ＦＥＴ１０への影響を小さく抑えつつ行うことができる。
【００４１】
以上説明したように、本実施形態によれば、以下に記載する効果が得られる。
（１）補強部２７によって補強したシリコンウェハ３０を個々の素子２８に分離するべく切断し、切断した個々の素子２８から補強部２７を除去するようにした。そのため、素子２８の強度不足に起因する歩留まりの低下を抑えることができる。
【００４２】
（２）補強部２７としてガラス膜を形成し、切断後の個々の素子２８へのレーザー光の照射を通じてガラス膜を破砕して除去することにより、素子２８から補強部２７を除去するようにした。そのため、ＦＥＴ１０の各部に用いられる材料と比較して脆弱な材料であるガラス材料を用いて補強部２７を形成することができ、同補強部２７としてのガラス膜の除去を、ＦＥＴ１０への影響を小さく抑えつつ行うことができる。
【００４３】
（３）溝２１が形成されているために強度が低くなり易いＦＥＴ１０の製造に際して、同溝２１の第２部分２３を埋める態様で補強部２７を形成したため、素子２８における強度が低くなり易い部分を補強することができる。そのため、シリコンウェハ３０の切断時における素子２８の変形や破損を好適に抑えることができる。
【００４４】
尚、上記実施形態は、以下のように変更して実施してもよい。
・ＦＥＴ１０の構造は、溝２１が形成されるのであれば、例えば金属膜２４に代えてワイヤを設けたり第１切断部材２５及び第２切断部材２６のうちの一方を省略したりするなど、任意に変更することができる。
【００４５】
・第１切断部材２５及び第２切断部材２６を、温度上昇に伴い変形する材料であれば、形状記憶合金や超弾性合金などといったバイメタル以外の材料によって形成してもよい。
・金属膜２４をアルミニウム以外の金属材料により形成してもよい。また、導電性を有する樹脂材料によって形成される膜を金属膜２４に代えて配設することも可能である。要は、導電性を有する材料により形成された膜であれば、金属膜２４に代えて採用することができる。
【００４６】
・金属膜２４が切断される高温領域として、ＦＥＴ１０のジャンクション温度が動作保証範囲の上限温度になる温度領域を設定することに限らず、任意の高温領域を設定することができる。
【００４７】
・ガラス材料によって補強部２７を形成することに限らず、比較的低い温度で溶ける樹脂材料など、他の材料によってシリコンウェハ３０を補強する補強部を形成してもよい。比較的低い温度で溶ける樹脂材料によって補強部を形成する場合には、低温環境下においてダイシングを行った後に個々の素子２８を高温雰囲気下に放置することにより、補強部を溶かして溝２１の第２部分２３の内部から流出させることによって除去することができる。
【００４８】
・ＦＥＴ１０に形成される溝２１を埋める態様で補強部２７を形成することに代えて、シリコンウェハ３０に別のウェハを貼り合わせてもよい。要は、シリコンウェハ３０の切断に先立ち個々の素子２８を補強する補強部を取り付ければよい。
【００４９】
・シリコンウェハ３０から個々の素子２８を形成する際に、同シリコンウェハ３０をダイシングにより切断することに代えて、スクライブにより切断するようにしてもよい。
・Ｐチャネル型の絶縁ゲート型電界効果トランジスタの製造方法に本発明を適用したが、Ｎチャネル型の絶縁ゲート型電界効果トランジスタの製造方法にも本発明は適用することができる。また、絶縁ゲート型電界効果トランジスタ以外の半導体素子の製造方法にも、本発明は適用することができる。
【００５０】
・溝が形成されたものに限らず、内部に空間が形成されたものなど、シリコンウェハの切断に際して強度不足に起因する半導体素子の変形や破損が懸念されるものであれば、本発明は適用可能である。
【符号の説明】
【００５１】
１０…ＦＥＴ、１１…シリコン半導体基板、１２…ドレイン領域、１３…ソース領域、１４…チャネル領域、１５…酸化膜、１６…ゲート電極、１７…ドレイン端子、１８…ソース端子、１９…第１分離部、２０…第２分離部、２１…溝、２２…第１部分、２３…第２部分、２４…金属膜、２５…第１切断部材、２６…第２切断部材、２７…補強部、３０…シリコンウェハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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