(57)【要約】【課題】簡単な制御および構成で、フルスケールが可変のＤＡ変換装置を実現する。【解決手段】複数のアナログ要素を有するＤＡ変換部と、入力デジタルデータを、ＭビットシフトおよびＮビットシフトした第１シフトデータおよび第２シフトデータを生成し、少なくとも２以上のアナログ要素は、第１シフトデータおよび第２シフトデータに対して共通に設けられた共通アナログ要素であり、制御部は、それぞれの共通アナログ要素に対して、第１シフトデータの上位ビットに応じて制御する状態、および、第２シフトデータの上位ビットに応じて制御する状態の少なくとも２つの制御状態を、ＭおよびＮに応じて切り替えるＤＡ変換装置を提供する。【選択図】図１
2014027498.tif 000002
【特許請求の範囲】
【請求項１】
入力デジタルデータを出力アナログ信号に変換するＤＡ変換装置であって、
複数のアナログ要素を含み、前記複数のアナログ要素が出力する各アナログレベルを合成して前記出力アナログ信号を生成するＤＡ変換部と、
前記入力デジタルデータを、ＭビットシフトおよびＮビットシフトした第１シフトデータおよび第２シフトデータを生成し、前記第１シフトデータおよび前記第２シフトデータに基づいて前記複数のアナログ要素を制御する制御部と
を備え、
前記複数のアナログ要素のうちの少なくとも２以上のアナログ要素は、前記第１シフトデータおよび前記第２シフトデータに対して共通に設けられた共通アナログ要素であり、
前記制御部は、それぞれの前記共通アナログ要素に対して、前記第１シフトデータの上位ビットに応じて制御する状態、および、前記第２シフトデータの上位ビットに応じて制御する状態の少なくとも２つの制御状態を有し、前記制御部におけるビットシフト量ＭおよびＮに応じて、それぞれの前記共通アナログ要素に対する前記制御状態が変化するＤＡ変換装置。
【請求項２】
前記制御部は、それぞれの前記共通アナログ要素に対して、前記第１シフトデータの上位ビットおよび前記第２シフトデータの上位ビットの両方を用いて制御する状態を更に有し、前記ビットシフト量ＭおよびＮに応じて、それぞれの前記共通アナログ要素に対する前記制御状態が変化する請求項１に記載のＤＡ変換装置。
【請求項３】
前記制御部は、それぞれの前記共通アナログ要素に対して、ディセーブルに制御する状態を更に有し、前記ビットシフト量ＭおよびＮに応じて、それぞれの前記共通アナログ要素に対する前記制御状態が変化する請求項１または２に記載のＤＡ変換装置。
【請求項４】
前記制御部は、前記第１シフトデータおよび前記第２シフトデータのいずれによっても制御されない前記共通アナログ要素をディセーブルに制御する
請求項３に記載のＤＡ変換装置。
【請求項５】
前記複数のアナログ要素のうちの、前記共通アナログ要素以外の少なくとも２以上のアナログ要素は、前記第１シフトデータの下位ビットにより制御される第１アナログ要素であり、
前記複数のアナログ要素のうちの、前記共通アナログ要素および前記第１アナログ要素以外の少なくとも２以上のアナログ要素は、前記第２シフトデータの下位ビットにより制御される第２アナログ要素である
請求項１から４のいずれか一項に記載のＤＡ変換装置。
【請求項６】
それぞれの前記第１アナログ要素が受け持つアナログレベルの変化量は、それぞれの前記第１アナログ要素の間においてバイナリで増加し、
それぞれの前記第２アナログ要素が受け持つアナログレベルの変化量は、それぞれの前記第２アナログ要素の間においてバイナリで増加し、
それぞれの前記共通アナログ要素が受け持つアナログレベルの変化量は同一である
請求項５に記載のＤＡ変換装置。
【請求項７】
前記制御部は、
前記第１シフトデータの上位ビット、および、前記第２シフトデータの上位ビットのそれぞれを、デコードデータにデコードするデコード回路と、
前記デコード回路がデコードした２つの前記デコードデータの論理和に基づいて、桁数が前記共通アナログ要素の個数と同一であり、それぞれの前記共通アナログ要素を制御する上位ビットデータを生成する論理和部と
を有する請求項６に記載のＤＡ変換装置。
【請求項８】
前記制御部は、
前記第２シフトデータの上位ビットをデコードした前記デコードデータの符号を反転させるか否かを制御する上位反転部と、
前記第２シフトデータにおける下位ビットのデータの符号を反転させるか否かを制御する下位反転部と
を更に有する請求項７に記載のＤＡ変換装置。
【請求項９】
前記制御部は、入力されるフルスケール設定値に応じて、前記ビットシフト量ＭおよびＮを設定し、且つ、前記上位反転部および前記下位反転部を制御するデータ設定部を更に有する
請求項８に記載のＤＡ変換装置。
【請求項１０】
前記ＤＡ変換部は、２ｋ−１個の前記共通アナログ要素を含み（ただしｋは整数）、
前記制御部は、前記ビットシフト量ＭおよびＮのいずれか一方が０の場合に、他方がｋ以上となるように前記第１シフトデータおよび前記第２シフトデータを生成する
請求項１に記載のＤＡ変換装置。
【請求項１１】
前記制御部は、前記上位反転部および前記下位反転部がデータの符号を反転させることを条件として、それぞれの前記共通アナログ要素に対して、前記第１シフトデータの上位ビットおよび前記第２シフトデータの上位ビットの両方を用いて制御する制御状態を選択可能である
請求項８または９に記載のＤＡ変換装置。
【請求項１２】
被試験デバイスを試験する試験装置であって、
請求項１から１１のいずれか一項に記載のＤＡ変換装置と、
前記ＤＡ変換装置が出力する出力アナログ信号に応じた試験電圧を、前記被試験デバイスに印加する電圧供給部と
を備える試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換装置および試験装置に関する。
【背景技術】
【０００２】
従来、ＤＡ変換器における出力の振幅を可変する技術として、デジタル入力信号に係数を乗算するもの等が知られている。
関連する先行技術文献として、下記の文献がある。
［特許文献］
特許文献１  特開２００７−２３５２１０号公報
特許文献２  特開２０００−１３８５８５号公報
特許文献３  特開２００８−１５３９２８号公報
特許文献４  特開２０００−１６５７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、従来の振幅可変技術は、煩雑な演算、または、複雑な回路が必要になる。また、振幅可変のＤＡ変換器においても、できるだけ消費電力を低減することが望まれる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、入力デジタルデータを出力アナログ信号に変換するＤＡ変換装置であって、複数のアナログ要素を含み、複数のアナログ要素が出力する各アナログレベルを合成して出力アナログ信号を生成するＤＡ変換部と、入力デジタルデータを、ＭビットシフトおよびＮビットシフトした第１シフトデータおよび第２シフトデータを生成し、第１シフトデータおよび第２シフトデータに基づいて複数のアナログ要素を制御する制御部とを備え、複数のアナログ要素のうちの少なくとも２以上のアナログ要素は、第１シフトデータおよび第２シフトデータに対して共通に設けられた共通アナログ要素であり、制御部は、それぞれの共通アナログ要素に対して、第１シフトデータの上位ビットに応じて制御する状態、および、第２シフトデータの上位ビットに応じて制御する状態の少なくとも２つの制御状態を有し、制御部におけるビットシフト量ＭおよびＮに応じて、それぞれの共通アナログ要素に対する制御状態が変化するＤＡ変換装置を提供する。
【０００５】
本発明の第２の態様においては、被試験デバイスを試験する試験装置であって、第１の態様のＤＡ変換装置と、ＤＡ変換装置が出力する出力アナログ信号に応じた試験電圧を、被試験デバイスに印加する電圧供給部とを備える試験装置を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】ＤＡ変換装置１００の構成例を示す図である。
【図２】ＤＡ変換部３０の構成例を示す図である。
【図３】データ入力部１２が生成するシフトデータの一例を示す図である。
【図４】データ入力部１２およびＤＡ変換部３０の構成例を示す図である。
【図５】Ｍビットシフタ１３およびデコード回路７０−１の構成例を示す図である。
【図６Ａ】Ｎビットシフタ１５、デコード回路７０−２、上位反転部７４および下位反転部７６の構成例を示す図である。
【図６Ｂ】論理和部７７の構成例を示す図である。
【図７】各アナログ要素の制御例を示す図である。
【図８】アナログ要素６０の構成例を示す図である。
【図９】出力部３８に流れる差動の電流の一例を示す図である。
【図１０】入力デジタルデータＤｉｎの入力コードと、第１シフトデータに応じて生成されるアナログレベルとの関係を、第１デコードデータ（Ｓ１〜Ｓ１５ａ）および下位ビットデータＢＳ  ａのパターンを用いて示す図である。
【図１１】入力デジタルデータＤｉｎの入力コードと、第１シフトデータに応じて生成されるアナログレベルとの関係を、第１デコードデータ（Ｓ１〜Ｓ１５ａ）および下位ビットデータＢＳ  ａのパターンを用いて示す図である。
【図１２】入力デジタルデータＤｉｎの入力コードと、第１シフトデータに応じて生成されるアナログレベルとの関係を、第１デコードデータ（Ｓ１〜Ｓ１５ａ）および下位ビットデータＢＳ  ａのパターンを用いて示す図である。
【図１３】入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、第２デコードデータ（Ｓ１３ｂ〜Ｓ１５ｂ）および下位ビットデータＢＳ  ｂのパターンを用いて示す図である。
【図１４Ａ】入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、第２デコードデータ（Ｓ１３ｂ〜Ｓ１５ｂ）および下位ビットデータＢＳ  ｂのパターンを用いて示す図である。
【図１４Ｂ】入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、第２デコードデータ（Ｓ１３ｂ〜Ｓ１５ｂ）および下位ビットデータＢＳ  ｂのパターンを用いて示す図である。
【図１５Ａ】入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。
【図１５Ｂ】入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。
【図１６】入力デジタルデータＤｉｎの入力コードと、出力アナログ信号Ｓｏｕｔの信号レベルとの関係を、上位ビットデータＳｎ（Ｓ１〜Ｓ１５）、下位ビットデータＢＳ  ａ、および、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。
【図１７】入力デジタルデータＤｉｎの入力コードと、出力アナログ信号Ｓｏｕｔの信号レベルとの関係を、上位ビットデータＳｎ（Ｓ１〜Ｓ１５）、下位ビットデータＢＳ  ａ、および、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。
【図１８】ビットシフト量ＭおよびＮの組み合わせと、そのときのＤＡ変換部３０のフルスケールＦＳの例を示す。
【図１９】試験装置３００の構成を被試験デバイス４００とともに示す図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、ＤＡ変換装置１００の構成例を示す図である。ＤＡ変換装置１００は、入力デジタルデータＤｉｎを出力アナログ信号Ｓｏｕｔに変換する装置であって、入力デジタルデータＤｉｎのビットをシフトした複数のシフトデータを用いて出力アナログ信号Ｓｏｕｔを生成する。ＤＡ変換装置１００は、各シフトデータに応じて生成した複数のアナログレベルを合成することで、出力アナログ信号Ｓｏｕｔを生成する。なお、ＤＡ変換装置１００は、シフトデータにおけるビットシフト量を変化させることで、ＤＡ変換装置１００の出力のフルスケールを変化させることができる。ＤＡ変換装置１００は、設定されるフルスケールに応じて、ビットシフト量を決定してよい。ここで、出力のフルスケールとは、入力デジタルデータＤｉｎのデジタル値を最大から最小まで変化させたときに、ＤＡ変換装置１００が出力するアナログレベルの可変幅を指す。
【００１０】
本例のＤＡ変換装置１００は、アナログ出力部１６、フルスケール基準部１８、フルスケール調整部２０、基準電圧加算部２２、オフセット調整部２６、ＤＡ変換部３０および制御部３６を備える。ＤＡ変換装置１００は、入力デジタルデータＤｉｎを予め記憶した波形データメモリ、または、入力デジタルデータＤｉｎを出力するＡＤ変換器を更に備えてよい。また、ＤＡ変換装置１００は、外部から入力デジタルデータＤｉｎを受け取ってもよい。
【００１１】
制御部３６は、データ入力部１２およびデータ設定部２４を有する。本例のデータ入力部１２は、入力デジタルデータＤｉｎをＭビットだけ右シフトした第１シフトデータと、入力デジタルデータＤｉｎをＮビットだけ右シフトした第２シフトデータとを生成する。ただし、ＭおよびＮは０以上の整数である。
【００１２】
データ入力部１２は、第１シフトデータおよび第２シフトデータに基づいて生成した下位ビットデータＢＳ  ａ、下位ビットデータＢＳ  ｂおよび上位ビットデータＳｎをＤＡ変換部３０に入力する。下位ビットデータＢＳ  ａは、第１シフトデータにおける所定の下位ビットに応じて生成される。下位ビットデータＢＳ  ｂは、第２シフトデータにおける所定の下位ビットに応じて生成される。上位ビットデータＳｎは、第１シフトデータおよび第２シフトデータの双方における所定の上位ビットに応じて生成される。
【００１３】
データ設定部２４は、データ入力部１２におけるビットシフト量ＭおよびＮに関する情報が予め設定される。データ設定部２４には、使用者等から与えられるプログラム等によりビットシフト量ＭおよびＮが設定される。データ設定部２４は、設定されたビットシフト量ＭおよびＮをデータ入力部１２に入力する。また、データ設定部２４は、後述するようにＤＡ変換部３０を制御する。
【００１４】
ＤＡ変換部３０は、第１シフトデータに応じたアナログレベルに、第２シフトデータに応じたアナログレベルを加減算した出力アナログ信号Ｓｏｕｔを生成する。本例のＤＡ変換部３０は、第１シフトデータおよび第２シフトデータから生成された下位ビットデータＢＳ  ａに応じたアナログレベル、下位ビットデータＢＳ  ｂに応じたアナログレベル、および、上位ビットデータＳｎに応じたアナログレベルを合成した出力アナログ信号Ｓｏｕｔを生成する。データ設定部２４は、第１シフトデータに応じたアナログレベルに、第２シフトデータに応じたアナログレベルを加算するか、または、減算するかを制御する。本例のデータ設定部２４は、上述した減算制御を行う場合に、下位ビットデータＢＳ  ｂ、および、上位ビットデータＳｎにおいて第２シフトデータに対応する部分のビットを反転させる。
【００１５】
下位ビットデータＢＳ  ａにより制御される複数のアナログ要素、下位ビットデータＢＳ  ｂにより制御される複数のアナログ要素、および、上位ビットデータＳｎにより制御される複数のアナログ要素を有する。それぞれのアナログ要素は、制御結果に応じたアナログレベルを出力する。ＤＡ変換部３０は、複数のアナログ要素が出力する各アナログレベルを合成して出力アナログ信号Ｓｏｕｔを生成する。
【００１６】
一例として、下位ビットデータＢＳにより制御される複数のアナログ要素は、出力可能なアナログレベルの可変幅が、互いにバイナリで増加している。また、上位ビットデータＳｎにより制御される複数のアナログ要素は、出力可能なアナログレベルの可変幅が互いに略同一である。なお、上位ビットデータＳｎにより制御されるアナログ要素のアナログレベルの可変幅は、下位ビットデータＢＳにより制御される各アナログ要素が生成できるアナログレベルの可変幅よりも大きい。
【００１７】
ＤＡ変換部３０において、上位ビットデータＳｎにより制御されるアナログ要素は、第１シフトデータおよび第２シフトデータのいずれの上位ビットによっても制御することができる。このため、細かい可変ステップで出力アナログ信号Ｓｏｕｔのアナログレベルを可変する能力を保ちつつ、回路規模を低減することができる。出力部３８は、ＤＡ変換部３０が生成した出力アナログ信号Ｓｏｕｔを出力する。出力部３８は、例えばＤＡ変換部３０における出力端子である。
【００１８】
フルスケール基準部１８は、出力部３８が出力する出力アナログ信号Ｓｏｕｔのフルスケールの基準を定める基準電圧を出力する。例えばＤＡ変換部３０は、当該基準電圧を、入力されるビットデータに応じて分圧した出力アナログ信号Ｓｏｕｔを生成する。フルスケール調整部２０は、当該基準電圧を微調整する調整電圧を出力する。基準電圧加算部２２は、フルスケール基準部１８が出力する基準電圧に対して当該調整電圧を加減算して、ＤＡ変換部３０に入力する。
【００１９】
アナログ出力部１６は、出力部３８が出力する出力アナログ信号Ｓｏｕｔに対して所定の処理を行って出力する。本例のアナログ出力部１６は、出力アナログ信号Ｓｏｕｔの信号レベルに対して所定のオフセットを加減算する。オフセット調整部２６は、オフセット電圧をアナログ出力部１６に供給する。またアナログ出力部１６は、出力アナログ信号Ｓｏｕｔを増幅または減衰して出力してもよい。
【００２０】
図２は、ＤＡ変換部３０の構成例を示す図である。ＤＡ変換部３０は、出力部３８、第１バイナリ部４０−１、セグメント部５０、第２バイナリ部４０−２、第１バイナリディセーブル部４３−１、セグメントディセーブル部４５および第２バイナリディセーブル部４３−２を有する。ＤＡ変換部３０が有する複数のアナログ要素は、第１バイナリ部４０−１、セグメント部５０および第２バイナリ部４０−２に分割される。出力部３８は、各アナログ要素に接続され、各アナログ要素が出力するアナログレベルを合成する。
【００２１】
第１バイナリ部４０−１および第２バイナリ部４０−２のそれぞれは、複数のアナログ要素６０を有する。第１バイナリ部４０−１における複数の第１アナログ要素６０−１は、下位ビットデータＢＳ  ａの各ビットに対応して設けられる。第２バイナリ部４０−２における複数の第２アナログ要素６０−２は、下位ビットデータＢＳ  ｂの各ビットに対応して設けられる。それぞれのアナログ要素６０は、下位ビットデータＢＳにおいて対応するビットの値に応じたアナログレベルを出力する。
【００２２】
それぞれの第１アナログ要素６０−１が受け持つアナログレベルの変化量（即ち、第１アナログ要素６０−１が出力するアナログレベルの可変幅）は、それぞれの第１アナログ要素６０−１の間においてバイナリで増加する。また、それぞれの第２アナログ要素６０−２が受け持つアナログレベルの変化量（即ち、第２アナログ要素６０−２が出力するアナログレベルの可変幅）は、それぞれの第２アナログ要素６０−２の間においてバイナリで増加する。本例の各バイナリ部４０は、下位ビットデータＢＳの対応するビットが１の場合における出力レベルが、基準レベルに対して１／３２倍、１／６４倍、・・・のように変化する複数のアナログ要素６０を有する。また本例では、下位ビットデータＢＳの対応するビットが０の場合における、各アナログ要素６０の出力レベルは、基準レベルの０倍である。基準レベルは、基準電圧加算部２２から与えられる基準電圧であってよい。
【００２３】
つまり、本例の各アナログ要素６０は、下位ビットデータＢＳの対応するビットの値が１の場合に、基準レベルの１／２ｐ倍のアナログレベルを出力し、対応するビットの値が０の場合に、基準レベルの０倍のアナログレベルを出力する。ただし、ｐは、下位ビットデータＢＳにおいて対応するビットの桁位置を示す。これにより、各バイナリ部４０は、下位ビットデータＢＳに応じてバイナリに変化するアナログレベルを出力する。
【００２４】
セグメント部５０は、第１シフトデータおよび第２シフトデータに対して共通に設けられる２以上の共通アナログ要素６１を有する。本例の共通アナログ要素６１は、第１シフトデータおよび第２シフトデータの双方の上位ビットから生成された上位ビットデータＳｎにより制御される。なお、上位ビットデータＳｎを、第１シフトデータおよび第２シフトデータの双方の上位ｋビットから生成する場合、上位ビットデータＳｎは２ｋ−１ビットのセグメントにデコードされたデータである。この場合、セグメント部５０は、２ｋ−１個の共通アナログ要素６１を有する。それぞれの共通アナログ要素６１は、上位ビットデータＳｎにおいて対応するビットの値により制御される。
【００２５】
セグメント部５０に含まれるそれぞれの共通アナログ要素６１が受け持つアナログレベルの変化量（即ち、共通アナログ要素６１が出力するアナログレベルの可変幅）は、互いに同一である。また、各共通アナログ要素６１におけるアナログレベルの可変幅は、バイナリ部４０に含まれるアナログ要素６０のうち、アナログレベルの可変幅が最大のアナログ要素６０の当該可変幅の２倍である。本例の各共通アナログ要素６１は、上位ビットデータＳｎにおいて対応するビットの値が１の場合に、基準レベルの１／１６倍のアナログレベルを出力する。また、各共通アナログ要素６１は、上位ビットデータＳｎにおいて対応するビットの値が０の場合に、基準レベルの０倍の出力レベルを出力する。
【００２６】
制御部３６は、それぞれの共通アナログ要素６１に対して、第１シフトデータの上位ビットに応じて制御する第１制御状態、および、第２シフトデータの上位ビットに応じて制御する第２制御状態の少なくとも２つの制御状態を有する。本例では、それぞれの共通アナログ要素６１について、対応する上位ビットデータＳｎのビットを、第１シフトデータおよび第２シフトデータの上位ビットのうち、第１シフトデータの上位ビットのみに基づいて生成可能な状態を第１制御状態と称する。つまり、上位ビットデータＳｎにおいて第１制御状態のビットは、第２シフトデータの上位ビットの影響を受けない。また、上位ビットデータＳｎのビットを、第１シフトデータおよび第２シフトデータの上位ビットのうち、第２シフトデータの上位ビットのみに基づいて生成する場合を第２制御状態と称する。上位ビットデータＳｎにおいて第２制御状態のビットは、第１シフトデータの上位ビットの影響を受けない。また、制御部３６は、一部の共通アナログ要素６１に対してのみ第２制御状態が選択可能であり、他の共通アナログ要素６１に対しては第２制御状態を選択できなくともよい。
【００２７】
それぞれの共通アナログ要素６１に対する制御状態は、制御部３６におけるビットシフト量ＭおよびＮに応じて変化する。制御部３６では、上位ビットデータＳｎにおける各ビットを、第１制御状態および第２制御状態のいずれにするかが、ビットシフト量ＭおよびＮに基づいて決定される。
【００２８】
制御部３６においては、ビットシフト量がより少ないシフトデータに対して、より多くの共通アナログ要素６１を割り当てるように、各共通アナログ要素６１に対する制御状態が決定される。つまり、ビットシフト量が大きいシフトデータは、上位ビットの値の可変幅が小さくなるので、少ない数の共通アナログ要素６１で当該上位ビットに応じたアナログレベルを生成できる。
【００２９】
なお、データ設定部２４は、共通アナログ要素６１の個数に応じてビットシフト量ＭおよびＮを制限することが好ましい。例えば、一方のシフトデータにおけるビットシフト量が０の場合には、当該シフトデータに対して全ての共通アナログ要素６１が割り当てられるので、データ設定部２４は、他方のシフトデータに対するビットシフト量を、当該他方のシフトデータに対して共通アナログ要素６１を割り当てなくともよい程度に大きくする。
【００３０】
それぞれのディセーブル部は、対応するアナログ要素をディセーブル状態にするか否かを切り替える。ディセーブル状態とは、それぞれのアナログ要素が、上位ビットデータＳｎおよび下位ビットデータＢＳにおいて対応するビットの値によらず電力を消費しない状態を指す。例えばディセーブル状態においては、各アナログ要素は、電源から切り離される。
【００３１】
本例の各ディセーブル部は、アナログ要素毎に設けられた切断スイッチ４２を有する。それぞれの切断スイッチ４２は、対応するアナログ要素を電源ライン（または接地ライン）に接続するか否かを切り替える。
【００３２】
制御部３６は、上述した第１制御状態および第２制御状態に加え、それぞれの共通アナログ要素６１に対して、ディセーブル状態に制御するディセーブル制御状態を更に有する。各共通アナログ要素６１に対する制御状態は、ビットシフト量ＭおよびＮに応じて変化する。本例では、データ設定部２４が、ディセーブル制御状態となった共通アナログ要素６１に対応する切断スイッチ４２をオフ状態に制御する。
【００３３】
データ設定部２４は、複数の共通アナログ要素６１のうち、データ入力部１２におけるビットシフトにより、第１シフトデータおよび第２シフトデータのいずれによっても制御されなくなった共通アナログ要素６１をディセーブル状態に制御する。それぞれの共通アナログ要素６１に対して、制御部３６が第１制御状態、第２制御状態およびディセーブル制御状態のいずれの制御状態を適用するかについての具体例を、図９において後述する。
【００３４】
また、データ設定部２４は、ビットシフト量ＭおよびＮに基づいて、各バイナリ部４０におけるアナログ要素６０をディセーブル状態に制御してもよい。例えばデータ設定部２４は、各バイナリ部４０に含まれるアナログ要素６０のうち、対応するシフトデータのビットが空ビットであるアナログ要素６０をディセーブル状態に制御する。
【００３５】
また、制御部３６は、それぞれのアナログ要素をディセーブル状態にする制御に代えて、当該アナログ要素を常時オン状態に制御してもよい。常時オン状態に制御するアナログ要素を設けることで、出力アナログ信号のオフセットレベルを設定することができる。例えば制御部３６は、入力デジタルデータＤｉｎの入力コードが中央値のときにＤＡ変換部３０が出力するアナログレベルが、想定される出力アナログ信号の波形振幅の５０％レベルに近づくように、オフセットレベルを設定してよい。
【００３６】
また、第２バイナリ部４０−２に含まれる第２アナログ要素６０−２のうちの一部または全部を、互いの出力レベルがバイナリに変化するアナログ要素６０ではなく、互いの出力レベルが同一であるセグメント型のアナログ要素６０に置き換えてもよい。この場合、データ入力部１２は、下位ビットデータＢＳ  ｂの一部または全部のビットをセグメントデータにデコードするデコーダを更に有する。上述したように、制御部３６は、第２シフトデータにより制御されない第２アナログ要素６０−２を、常時オン状態に制御してよい。これにより、多様なオフセットレベルを設定することができる。
【００３７】
図３は、データ入力部１２が生成するシフトデータの一例を示す図である。本例のデータ入力部１２は、ビット数がＬの入力デジタルデータＤｉｎを受け取る。そして、データ入力部１２は、入力デジタルデータＤｉｎをＭビットだけ右シフトした第１シフトデータと、入力デジタルデータＤｉｎをＮビットだけ右シフトした第２シフトデータとを生成する。
【００３８】
第１シフトデータおよび第２シフトデータには、右ビットシフトしたことにより、上位ＭビットまたはＮビットに空ビットが生じる。データ入力部１２は、当該空ビットに対して、所定のビットを挿入する。例えば、データ入力部１２は、当該空ビットに対して「０」を挿入してよい。また、入力デジタルデータＤｉｎが２の補数コードで表現されている場合、空ビットには、入力デジタルデータＤｉｎの最上位ビットの情報（ＭＳＢ）を挿入してよい。これにより、波形とオフセット電圧を保って、信号振幅を変化させることができる。
【００３９】
また、入力デジタルデータＤｉｎがオフセットバイナリコードまたはストレートバイナリコードで表現されている場合、入力デジタルデータＤｉｎのＭＳＢを固定して、ＭＳＢ２以降を右シフトしてよい。そして、空ビットには、入力デジタルデータＤｉｎのＭＳＢを反転させたビットの情報を挿入する。これにより、波形とオフセット電圧を保って、信号振幅を変化させることができる。なお、本例のデータ入力部１２におけるビットシフトの方向は、右ビットシフトであるが、少なくとも一方のシフトデータに対して左ビットシフトを行ってもよい。
【００４０】
データ入力部１２は、第１シフトデータおよび第２シフトデータの双方における予め定められた上位のｋビットから、上位ビットデータＳｎを生成する。当該上位のｋビットは、データ入力部１２におけるビットシフトにより生じた空ビットを含む。例えば、図３に示した例では、第１シフトデータにおける上位のｋビットは、Ｍ個の空ビットと、Ｄ０〜Ｄｋ−Ｍのビットを指す。また、第２シフトデータにおける上位のｋビットは、Ｎ個の空ビットと、Ｄ０〜Ｄｋ−Ｎのビットを指す。
【００４１】
図４は、データ入力部１２およびＤＡ変換部３０の構成例を示す図である。ＤＡ変換部３０は、図２に示したＤＡ変換部３０と同一である。データ入力部１２は、Ｍビットシフタ１３、Ｎビットシフタ１５、２つのデコード回路７０−１および７０−２（デコード回路７０と総称する）、論理和部７７、上位反転部７４および下位反転部７６を有する。
【００４２】
Ｍビットシフタ１３は、入力デジタルデータＤｉｎを受け取り、Ｍビットだけ右ビットシフトした第１シフトデータを生成する。Ｍビットシフタ１３は、第１シフトデータの予め定められた桁数（本例ではｋビット）の上位ビットをデコード回路７０−１に入力する。Ｍビットシフタ１３は、第１シフトデータの残りの下位ビットを、下位ビットデータＢＳ  ａとしてバイナリ部４０−１に入力する。
【００４３】
Ｎビットシフタ１５は、入力デジタルデータＤｉｎを受け取り、Ｎビットだけ右ビットシフトした第２シフトデータを生成する。Ｎビットシフタ１５は、第２シフトデータの予め定められた桁数（本例ではｋビット）の上位ビットをデコード回路７０−２に入力する。Ｎビットシフタ１５は、第２シフトデータの残りの下位ビットを下位反転部７６に入力する。
【００４４】
下位反転部７６は、第２シフトデータの下位ビットのデータの符号を反転させるか否かを制御する。符号を反転させるとは、例えば「１」のビットを「０」のビットに変換し、「０」のビットを「１」のビットに変換することを指す。データ設定部２４は、第１シフトデータに応じたアナログレベルから、第２シフトデータに応じたアナログレベルを減算したアナログレベルを生成する場合に、下位反転部７６において第２シフトデータの下位ビットの符号を反転させる。データ設定部２４は、第１シフトデータに応じたアナログレベルに、第２シフトデータに応じたアナログレベルを加算したアナログレベルを生成する場合に、下位反転部７６において第２シフトデータの下位ビットの符号を反転させない。下位反転部７６が出力は、符号を反転または非反転させた第２シフトデータの下位ビットを、下位ビットデータＢＳ  ｂとして第２バイナリ部４０−２に入力する。
【００４５】
デコード回路７０−１は、第１シフトデータの上位ｋビットを、２ｋ−１ビットのデータにデコードした第１デコードデータを出力する。第１デコードデータの桁数（ビット数）は、セグメント部５０に設けられる共通アナログ要素６１の個数と同一である。本例のデコード回路７０−１は、第１シフトデータの上位ｋビットを１０進数に変換した場合の値と同数のビットが１を示し、他のビットが０を示す２ｋ−１ビットの第１デコードデータを生成する。同様に、デコード回路７０−２は、第２シフトデータの上位ｋビットをデコードした第２デコードデータを出力する。但し、Ｍ≦Ｎとした場合、第２シフトデータの空ビットは、第１シフトデータの空ビットよりも多くなる。第１シフトデータおよび第２シフトデータの上位ビットどうしの論理和データを生成する場合、空ビットは論理和データに影響を与えないので、デコード回路７０−２は、第２シフトデータの上位ｋビットのうち、空ビット以外の有効ビットのみをデコードした第２デコードデータを生成してよい。
【００４６】
上位反転部７４は、デコード回路７０−２が出力する第２デコードデータの符号を反転させるか否かを制御する。データ設定部２４は、第１シフトデータに応じたアナログレベルから、第２シフトデータに応じたアナログレベルを減算したアナログレベルを生成する場合に、上位反転部７４において第２デコードデータの符号を反転させる。データ設定部２４は、第１シフトデータに応じたアナログレベルに、第２シフトデータに応じたアナログレベルを加算したアナログレベルを生成する場合に、上位反転部７４において第２デコードデータの符号を反転させない。論理和部７７は、デコード回路７０−１が出力する第１デコードデータ、および、上位反転部７４が出力する第２デコードデータの論理和を、上位ビットデータＳｎとして出力する。上位ビットデータＳｎの桁数（ビット数）は、セグメント部５０に設けられる共通アナログ要素６１の個数と同一である。
【００４７】
図５は、Ｍビットシフタ１３およびデコード回路７０−１の構成例を示す図である。なお本例では、０〜２ビットのシフトを行うＭビットシフタ１３を用いて説明するが、Ｍビットシフタ１３におけるビットシフト量Ｍは、他の値であってもよい。
【００４８】
本例のＭビットシフタ１３は、Ｒ１個のセレクタ８０を有する。ここで、Ｒ１＝Ｌ＋Ｍｍａｘであることが好ましい。この場合、ＤＡ変換部３０において、Ｍビットシフトによる波形分解能の低下は生じない。但し、ＤＡ変換部３０においてＭビットシフトによる波形分解能の低下を許容する場合、Ｒ１＜Ｌ＋Ｍｍａｘであってもよい。なお、Ｌは、入力デジタルデータＤｉｎのビット数であり、Ｍｍａｘは、Ｍビットシフタ１３における最大ビットシフト量である。図５に示す例では、Ｒ１＝Ｌ＋Ｍｍａｘ、Ｌ＝８、Ｍｍａｘ＝２である。また、第１バイナリ部４０−１が有するアナログ要素６０−１が受け持つアナログレベルの変化量の最小単位を、基準レベルの（１／２）Ｒ１倍とする。
【００４９】
Ｌ個のセレクタ８０−１〜８０−（Ｒ１−Ｍｍａｘ）は、入力デジタルデータＤｉｎの各ビット（Ｄ０〜Ｄ７）と一対一に対応して設けられる。セレクタ８０−ｒ（但し、ｒは１〜（Ｒ１−Ｍｍａｘ）の整数）は、ビットシフト量Ｍが０の場合に、入力デジタルデータＤｉｎの対応するビット（Ｄｒ−１）を選択して出力する。また、セレクタ８０−ｒは、ビットシフト量Ｍが１の場合に、入力デジタルデータＤｉｎにおいて一つ上位のビット（Ｄｒ−２）を選択して出力する。また、セレクタ８０−ｒは、ビットシフト量Ｍが２の場合に、入力デジタルデータＤｉｎにおいて二つ上位のビット（Ｄｒ−３）を選択して出力する。ただし、選択できる上位のビットが存在しない場合、セレクタ８０−ｒは、ビット「０」を選択して出力する。
【００５０】
Ｌ個のセレクタ８０以外のＲ１−Ｌ（本例ではＲ１−Ｌ＝Ｍｍａｘ）個のセレクタ８０−ｓ（但し、ｓはＬ＋１〜Ｒ１の整数）は、ビットシフト量Ｍが０の場合に、ビット「０」を選択して出力する。また、セレクタ８０−ｓは、ビットシフト量Ｍが１の場合に、入力デジタルデータＤｉｎにおいて一つ上位のビット（Ｄｓ−２）を選択して出力する。また、セレクタ８０−ｓは、ビットシフト量Ｍが２の場合に、入力デジタルデータＤｉｎにおいて二つ上位のビット（Ｄｓ−２）を選択して出力する。ただし、選択できる上位のビットが存在しない場合、セレクタ８０−ｓは、ビット「０」を選択して出力する。なお、Ｒ１＜Ｌ＋Ｍｍａｘの場合には、ビットシフト量Ｍの値によっては、入力デジタルデータの下位側のビットを選択するセレクタ８０が存在しない場合がある。この場合、当該下位側のビットの情報を、当該ビットシフト量Ｍにおけるアナログレベルの生成に用いないことになるので、上述したように波形分解能が低下する。
【００５１】
デコード回路７０−１は、上位のｋ個のセレクタ８０−１〜８０−ｋが出力するｋビットのデータを、２ｋ−１ビットの第１デコードデータ（Ｓ１〜Ｓ１５ａ）に変換する。なお、第１デコードデータのビット数は、共通アナログ要素６１の個数と同一である。また、本例では、ｋ＝４である。
【００５２】
ここで、第１デコードデータの各ビットは、ｋ個のセレクタ８０−１〜８０−ｋが出力するｋビットのデータを１０進数に変換したときの値と同数のビットが、Ｓ１側から順番に「１」になるデータである。例えば、セレクタ８０−ｖ（但しｖは１〜ｋ）が出力するビットをＢｖとすると、ｋビットのデータを１０進数に変換した値は下記のようになる。
Ｂ１×２ｋ−１＋Ｂ２×２ｋ−２＋・・・＋Ｂｋ×２０
【００５３】
従って、図５に示したｋ＝４の例では、例えばビットシフト量Ｍが１以上の場合、Ｂ１は０になるので、上記の１０進数の値は最大でも７となる。即ち、第１デコードデータにおけるビットＳ１３ａ、Ｓ１４ａ、Ｓ１５ａの論理値は、ビットシフト量Ｍが１以上の場合に常に「０」になる。後述するように、第１デコードデータおよび第２デコードデータの論理和から上位ビットデータＳｎを生成するので、ビットＳ１３ａ、Ｓ１４ａ、Ｓ１５ａに対応する上位ビットデータＳｎのビットＳ１３、Ｓ１４、Ｓ１５は、第１デコードデータのビットＳ１３ａ、Ｓ１４ａ、Ｓ１５ａの影響を受けるが、ビットシフト量Ｍが１以上の場合には、上位ビットデータＳｎのビットＳ１３、Ｓ１４、Ｓ１５に対応する共通アナログ要素６１に対する制御状態は、第１デコードデータのビットＳ１３ａ、Ｓ１４ａ、Ｓ１５ａの影響を受けず第２制御状態になる。また、本例では、上位ビットデータＳｎのビットＳ１からＳ１２に対応する共通アナログ要素６１は第１制御状態に固定される。
【００５４】
Ｍビットシフタ１３は、下位のＲ１−ｋ個のセレクタ８０−（ｋ＋１）〜８０−Ｒ１が出力するＲ１−ｋビットのデータ（本例では、ＢＳ４ａ〜ＢＳ９ａ）を、下位ビットデータＢＳ  ａとして出力する。
【００５５】
下位ビットデータＢＳ  ａにおけるより上位のビットが、より可変幅の大きい第１アナログ要素６０−１を制御する。なお説明の便宜上、図３の例では入力デジタルデータＤｉｎの下位Ｍビットを、第１シフトデータに含めていないが、Ｍビットシフタ１３は、入力デジタルデータＤｉｎの下位Ｍビットを含む下位ビットデータＢＳ  ａを出力する。
【００５６】
図６Ａは、Ｎビットシフタ１５、デコード回路７０−２、上位反転部７４および下位反転部７６の構成例を示す図である。なお本例では、２〜４ビットのシフトを行うＮビットシフタ１５を用いて説明するが、Ｎビットシフタ１５におけるビットシフト量Ｎは、他の値であってもよい。但し、Ｍ≦Ｎを常に満たすように、Ｍビットシフタ１３およびＮビットシフタ１５におけるビットシフト量の設定可能範囲が定められることが好ましい。
【００５７】
本例のＮビットシフタ１５は、Ｒ２−Ｎｍｉｎ個のセレクタ８２を有する。ここでＲ２＝Ｌ＋Ｎｍａｘであることが好ましい。この場合、ＤＡ変換部３０において、Ｎビットシフトによる波形分解能の低下は生じない。但し、ＤＡ変換部３０においてＮビットシフトによる波形分解能の低下を許容する場合、Ｒ２＜Ｌ＋Ｎｍａｘであってもよい。なお、Ｎｍｉｎは、Ｎビットシフタ１５における最小ビットシフト量であり、Ｎｍａｘは、Ｎビットシフタ１５における最大ビットシフト量である。図６Ａに示す例では、Ｒ２＝Ｌ＋Ｎｍｉｎ、Ｎｍｉｎ＝２、Ｎｍａｘ＝４、Ｌ＝８である。また、第２バイナリ部４０−２が有するアナログ要素６０−２が受け持つアナログレベルの変化量の最小単位を、基準レベルの（１／２）Ｒ２倍とする。
【００５８】
本例では、Ｌ個のセレクタ８２−（１＋Ｎｍｉｎ）〜８２−Ｒ２が、入力デジタルデータＤｉｎの各ビット（Ｄ０〜Ｄ７）と一対一に対応して設けられる。それぞれのセレクタ８２−ｔ（但し、ｔは１＋Ｎｍｉｎ〜Ｒ２の整数）は、ビットシフト量Ｎが２の場合に、入力デジタルデータＤｉｎの対応するビット（Ｄｔ−１−Ｎｍｉｎ）を選択して出力する。また、セレクタ８２−ｔは、ビットシフト量Ｎが３の場合に、入力デジタルデータＤｉｎにおいて一つ上位のビット（Ｄｔ−２−Ｎｍｉｎ）を選択して出力する。また、セレクタ８２−ｔは、ビットシフト量Ｎが４の場合に、入力デジタルデータＤｉｎにおいて二つ上位のビット（Ｄｔ−３−Ｎｍｉｎ）を選択して出力する。ただし、選択できる上位のビットが存在しない場合、セレクタ８２−ｔは、ビット「０」を選択して出力する。本例では上位のｋ−Ｎｍｉｎ個のセレクタ８２に、ビット「０」が入力される。
【００５９】
デコード回路７０−２は、上位のｋ−Ｎｍｉｎ個のセレクタ８２−（１＋Ｎｍｉｎ）〜８２−ｋが出力するｋ−Ｎｍｉｎビットのデータを、２（ｋ−Ｎｍｉｎ）−１ビットの第２デコードデータ（Ｓ１３ｂ〜Ｓ１５ｂ）に変換する。ここで、第２デコードデータの各ビットは、ｋ−Ｎｍｉｎ個のセレクタ８２−（１＋Ｎｍｉｎ）〜８２−ｋが出力するｋ−Ｎｍｉｎビットのデータを１０進数に変換したときの値と同数のビットが、Ｓ１５ｂ側から順番に「１」になるデータである。例えば、セレクタ８２−ｗ（但しｗは１＋Ｎｍｉｎ〜ｋ）が出力するビットをＢｗとすると、ｋ−Ｎｍｉｎビットのデータを１０進数に変換した値は下記のようになる。
Ｂ１＋Ｎｍｉｎ×２ｋ−Ｎｍｉｎ−１＋Ｂ２＋Ｎｍｉｎ×２ｋ−Ｎｍｉｎ−２＋・・・＋Ｂｋ×２０
【００６０】
従って、図６Ａに示す例においてビットシフト量Ｎが４の場合、Ｂ１＋ＮｍｉｎおよびＢｋが０になるので、上記の１０進数の値は０となる。即ち、第２デコードデータにおけるビットＳ１３ｂ、Ｓ１４ｂ、Ｓ１５ｂの論理値は、ビットシフト量Ｎが４の場合に常に「０」になる。このため、ビットシフト量Ｎが４の場合、上位ビットデータＳｎのビットＳ１３、Ｓ１４、Ｓ１５に対応する共通アナログ要素６１に対する制御状態は、第１制御状態になる。他のビットシフト量Ｎについても、図５に関連して説明した場合と同様に、上位ビットデータＳｎのビットＳ１３、Ｓ１４、Ｓ１５に対応する共通アナログ要素６１に対する制御状態が制限される。このように、ビットシフト量Ｍおよびビットシフト量Ｎによって、各共通アナログ要素６１に対する制御状態が切り替わる。
【００６１】
上位反転部７４は、デコード回路７０−２が出力する第１デコードデータの符号を反転するか否かを切り替える。本例の上位反転部７４は、第２デコードデータの各ビットと、それぞれ一対一に対応して設けられたＡＮＤ回路８４およびＥＯＲ回路８６を有する。
【００６２】
ＡＮＤ回路８４は、イネーブル信号（ＥＮ１３〜ＥＮ１５）および反転制御信号の論理積を出力する。反転制御信号は、符号を反転させない場合に「０」を示し、符号を反転させる場合に「１」を示す信号である。イネーブル信号は、第２デコードデータの各ビット毎に設定される。それぞれのイネーブル信号は、上位のｋ−Ｎｍｉｎ個のセレクタ８２−１＋Ｎｍｉｎ〜８２−ｋが、入力デジタルデータＤｉｎとは別途に入力されるビット「０」を選択した結果、第２デコードデータの対応するビットが０となった場合に「０」が設定され、それ以外の場合には「１」が設定される。つまり、入力デジタルデータＤｉｎとは別途に入力されるビット「０」を選択した結果、第２デコードデータの対応するビットが「０」となった場合は、第２デコードデータの当該ビットは、共通アナログ要素６１の制御には使用されない。しかし、ＡＮＤ回路８４を設けないと、反転制御信号として「１」が入力された場合には、第２デコードデータにおいて使用されないはずのビットが「１」となってしまう。
【００６３】
ＥＯＲ回路８６は、第２デコードデータの対応するビットと、対応するＡＮＤ回路８４との排他的論理和を出力する。これにより、第２デコードデータの各ビットを、反転制御信号に応じて反転または非反転させることができる。
【００６４】
下位反転部７６は、下位のセレクタ８２−ｋ＋１）〜８２−Ｒ２と一対一に対応して設けられたＥＯＲ回路８６を有する。それぞれのＥＯＲ回路８６は、対応するセレクタ８２が出力するビットと、反転制御信号との排他的論理和を出力する。これにより、下位ビットデータＢＳ  ｂの各ビット（本例では、ＢＳ４ｂ〜ＢＳ９ｂ）を、反転制御信号に応じて反転または非反転させることができる。
【００６５】
図６Ｂは、論理和部７７の構成例を示す図である。本例の論理和部７７は、第２デコードデータの各ビットと一対一に対応して設けられたＯＲ回路８８を有する。それぞれのＯＲ回路８８は、第１デコードデータおよび第２デコードデータの対応するビットの論理和を出力する。本例では、上位ビットデータＳ１〜Ｓ１２に対応する共通アナログ要素６１は、第１制御状態に固定されるので、論理和部７７は、第１デコードデータのビットＳ１３ａ〜Ｓ１５ａと、第２デコードデータのビットＳ１３ｂ〜Ｓ１５ｂの論理和を生成する。論理和部７７は、第１デコードデータにおいて、第２デコードデータに対応しないビット（本例ではＳ１〜Ｓ１２）と、ＯＲ回路８８が出力する論理和（Ｓ１３〜Ｓ１５）を、上位ビットデータＳｎの各ビットとして出力してよい。
【００６６】
図７は、各アナログ要素の制御例を示す図である。上述したように、セグメント部５０は、上位ビットデータＳｎにより制御される２ｋ−１個の共通アナログ要素６１を含む。なお、本例においてもｋ＝４である。
【００６７】
以下では、ビットシフト量Ｎが、ビットシフト量Ｍ以上であることを前提として説明するが、第１シフトデータおよび第２シフトデータは同様の性質を有するので、当該前提を置いても一般性は失われない。第１シフトデータのビットシフト量Ｍが０の場合、第１シフトデータの上位ビットは、Ｄ０Ｄ１Ｄ２Ｄ３となり、その値は、十進数の０から１５の間で変動する。本例では、ビットシフト量Ｍが０の場合、セグメント部５０に含まれる１５個全ての共通アナログ要素６１に対する制御状態を、第１制御状態にする。すなわち、全ての共通アナログ要素６１が第１シフトデータに割り当てられ、第２シフトデータには共通アナログ要素６１を割り当てない。このため、第２シフトデータのビットシフト量Ｎは４以上に設定される。
【００６８】
また、第１シフトデータのビットシフト量Ｍが１の場合、第１シフトデータの空ビットを除く上位ビットはＤ０Ｄ１Ｄ２となり、その値は、十進数の０から７の間で変動する。この場合、セグメント部５０に含まれる７個の共通アナログ要素６１に対する制御状態を第１制御状態にし、第１シフトデータに割り当てる。このため、第２シフトデータに対しては、セグメント部５０の共通アナログ要素６１の残り８個を割り当てることができる。また、第１シフトデータのビットシフト量Ｍが２以上の場合、第１シフトデータに割り当てられる共通アナログ要素６１の個数は更に少なくなる。
【００６９】
ここで、ＮはＭ以上なので、Ｍが１以上の場合、第２シフトデータにより制御される共通アナログ要素６１の個数は最大で７個となり、第１シフトデータに割り当てられていない共通アナログ要素６１の数よりも少ない。従って、ビットシフト量Ｍが１以上の場合、０以外の任意のビットシフト量Ｎを設定することができる。
【００７０】
例えば、Ｍ＝１、Ｎ＝２の場合、セグメント部５０の共通アナログ要素６１のうち、７個が第１シフトデータに割り当てられ、３個が第２シフトデータに割り当てられる。この場合、セグメント部５０における残りの５個の共通アナログ要素６１は、いずれのシフトデータによっても制御されない。上述したように、データ設定部２４は、当該５個の共通アナログ要素６１をディセーブル状態に制御する。
【００７１】
また、Ｍ＝３、Ｎ＝４の場合、セグメント部５０の共通アナログ要素６１のうち、１個が第１シフトデータに割り当てられる。この場合、セグメント部５０の残りの１４個の共通アナログ要素６１は、いずれのシフトデータによっても制御されない。上述したように、制御部３６は、当該１４個の共通アナログ要素６１をディセーブル状態に制御する。
【００７２】
本例のデータ入力部１２は、ビットシフト量ＭおよびＮのいずれか一方が０の場合には、他方のビットシフト量がｋ以上となるように、各シフトデータを生成する。なお、ビットシフト量ＭおよびＮの双方が０でない場合、ビットシフト量の設定に制限はない。
【００７３】
制御部３６は、セグメント部５０に含まれるそれぞれの共通アナログ要素６１に対する制御状態を、第１制御状態、第２制御状態またはディセーブル制御状態のいずれにするかを、ビットシフト量ＭおよびＮに基づいて定める。例えば制御部３６は、図４から図６Ｂに示した構成により、これらの制御状態を切り替えることができる。
【００７４】
このように、セグメント部５０を第１シフトデータおよび第２シフトデータに対して共通に設け、ビットシフト量を所定の条件で設定することで、ＤＡ変換部３０の回路規模を低減できる。また、制御されないアナログ要素をディセーブル状態にすることで、消費電力を低減することができる。
【００７５】
図８は、アナログ要素６０の構成例を示す図である。なお共通アナログ要素６１も、アナログ要素６０と同一の構成を有してよい。本例のアナログ要素６０は、正側トランジスタ６２、負側トランジスタ６４および電流源６６を有する。電流源６６は、各トランジスタと、切断スイッチ４２との間に設けられる。
【００７６】
正側トランジスタ６２および負側トランジスタ６４には、下位ビットデータＢＳの対応するビットに応じた差動の制御レベルが与えられる。なお、共通アナログ要素６１においては、上位ビットデータＳｎの対応するビットに応じた差動の制御レベルが与えられる。正側トランジスタ６２および負側トランジスタ６４のエミッタ端子は、電流源６６に接続される。これにより、正側トランジスタ６２および負側トランジスタ６４のコレクタ端子には、差動の電流が流れる。
【００７７】
正側トランジスタ６２および負側トランジスタ６４のコレクタ端子は、出力部３８に差動の信号線で接続される。なお図２においては、当該差動の信号線を、一つの線で表している。出力部３８には、各アナログ要素に流れる電流の和の電流が流れる。出力部３８は、当該和の電流を所定の抵抗に流すことで、電圧に変換する。
【００７８】
図９は、出力部３８に流れる差動の電流の一例を示す図である。図９において横軸は時間を示し、縦軸は電流値を示す。また、図９においては、正側の電流を実線で示し、負側の電流を点線で示す。本例では、サイン波形の入力デジタルデータを用いて説明する。上述したように、各アナログ要素には差動の電流が流れるので、出力部３８にも、互いにクロスする正側および負側の電流が流れることになる。
【００７９】
しかし、本例のＤＡ変換部３０においては、右ビットシフトしたシフトデータに基づいて各アナログ要素を制御するので、いずれのシフトデータによっても制御されないアナログ要素が存在する場合がある。このような場合、当該アナログ要素における制御レベルが変動せず、正側または負側の電流だけが流れてしまう。このため出力部３８に流れる電流は、正側または負側の電流がシフトしてしまい、差動の信号でなくなってしまう。
【００８０】
例えば、１ｍＡ、２ｍＡ、４ｍＡの電流源６６を有するアナログ要素が差動で動作し、８ｍＡの電流源６６を有するアナログ要素が負側の電流だけを流す場合、図９に示すように、負側の電流が８ｍＡ分シフトしてしまう。これに対し、ＤＡ変換部３０は、いずれのシフトデータによっても制御されないアナログ要素をディセーブル状態にするので、いずれのシフトデータによっても制御されないアナログ要素からの電流による当該シフトを防ぐことができる。このため、差動で動作する信号を生成することができる。また、ディセーブル状態のアナログ要素における電力消費を無くすことで、低消費電力化を実現できる。
【００８１】
図１０は、入力デジタルデータＤｉｎの入力コードと、第１シフトデータに応じて生成されるアナログレベルとの関係を、第１デコードデータ（Ｓ１〜Ｓ１５ａ）および下位ビットデータＢＳ  ａのパターンを用いて示す図である。図１０において横軸は入力デジタルデータＤｉｎの入力コードを示し、縦軸は第１シフトデータに応じて生成されるアナログレベルを示す。図１０では、各入力コードに対するアナログレベルの大きさを斜線で表示する。ここで入力コードとは、入力デジタルデータＤｉｎを１０進数に変換した値に対応する。
【００８２】
本例では、M＝０、Ｌ＝８、ｋ＝４の場合を説明する。また、図１０において斜線で示されるボックスは、第１デコードデータにおける対応するビットが「１」であることを示しており、白抜きで示されるボックスは、第１デコードデータにおける対応するビットが「０」であることを示している。また、入力コードに対するＢＳ  ａの値の変化パターンを、斜線の三角形で示す。
【００８３】
本例の場合、ＢＳ  ａの変化パターンは、入力コードの値を変数として、２４＝１６の周期で変化する。各周期において下位ビットデータＢＳ  ａの値は、入力コードの値が増加するにつれて一様に増加する。なお、ＢＳ  ａの変化パターンは、入力コードの値を変数として２（Ｌ−ｋ＋Ｍ）の周期で変化する。
【００８４】
また、第１デコードデータにおいて「１」を示すビットは、入力コードの値が２（Ｌ−ｋ＋Ｍ）増加する毎に１つ増加する。図１０に示す例では、入力コードの値が１６増加する毎に、第１デコードデータにおいて「１」を示すビットが１つずつ増加する。
【００８５】
図１０に示すように、Ｍ＝０の場合、入力コードの増加に応じて、全ての共通アナログ要素６１がオフの状態から、全ての共通アナログ要素６１がオンの状態まで変化する。Ｍ＝０のときに第１シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）を、ＦＳ＿ａ＝１．０とする。
【００８６】
図１１は、入力デジタルデータＤｉｎの入力コードと、第１シフトデータに応じて生成されるアナログレベルとの関係を、第１デコードデータ（Ｓ１〜Ｓ１５ａ）および下位ビットデータＢＳ  ａのパターンを用いて示す図である。本例では、M＝１の場合を説明する。他の条件は、図１０の例と同一である。
【００８７】
本例の場合、ＢＳ  ａの変化パターンは、入力コードの値を変数として、２５＝３２の周期で変化する。また、第１デコードデータにおいて「１」を示すビットは、入力コードの値が３２増加する毎に１つ増加する。
【００８８】
図１１に示すように、Ｍ＝１の場合、入力コードの増加に応じて、全ての共通アナログ要素６１がオフの状態から、ほぼ半数の共通アナログ要素６１がオンの状態まで変化する。図１１に示すように、Ｍ＝１のときに第１シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）は、ＦＳ＿ａ＝０．５となる。
【００８９】
図１２は、入力デジタルデータＤｉｎの入力コードと、第１シフトデータに応じて生成されるアナログレベルとの関係を、第１デコードデータ（Ｓ１〜Ｓ１５ａ）および下位ビットデータＢＳ  ａのパターンを用いて示す図である。本例では、M＝２の場合を説明する。他の条件は、図１０の例と同一である。
【００９０】
本例の場合、ＢＳ  ａの変化パターンは、入力コードの値を変数として、２６＝６４の周期で変化する。また、第１デコードデータにおいて「１」を示すビットは、入力コードの値が６４増加する毎に１つ増加する。
【００９１】
図１２に示すように、Ｍ＝２の場合、入力コードの増加に応じて、全ての共通アナログ要素６１がオフの状態から、ほぼ１／４の共通アナログ要素６１がオンの状態まで変化する。図１２に示すように、Ｍ＝２のときに第１シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）は、ＦＳ＿ａ＝０．２５となる。
【００９２】
図１３は、入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、第２デコードデータ（Ｓ１３ｂ〜Ｓ１５ｂ）および下位ビットデータＢＳ  ｂのパターンを用いて示す図である。本例では、Ｎ＝２の場合を説明する。他の条件は、図１０の例と同一である。
【００９３】
下位ビットデータＢＳ  ｂも、下位ビットデータＢＳ  ａと同様に、入力コードの値を変数として２（Ｌ−ｋ＋Ｎ）の周期で変化する。従って、本例の下位ビットデータＢＳ  ｂは、２６＝６４の周期で変化する。また、第２デコードデータにおいて「１」を示すビットは、入力コードの値が２（Ｌ−ｋ＋Ｎ）増加する毎に１つ増加する。図１３に示す例では、入力コードの値が６４増加する毎に、第２デコードデータにおいて「１」を示すビットが１つずつ増加する。
【００９４】
図１３に示すように、Ｎ＝２の場合、入力コードの増加に応じて、全ての共通アナログ要素６１がオフの状態から、ほぼ１／４の共通アナログ要素６１がオンの状態まで変化する。図１３に示すように、Ｎ＝２のときに第２シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）は、ＦＳ＿ｂ＝０．２５となる。
【００９５】
図１４Ａは、入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、第２デコードデータ（Ｓ１３ｂ〜Ｓ１５ｂ）および下位ビットデータＢＳ  ｂのパターンを用いて示す図である。本例では、Ｎ＝３の場合を説明する。他の条件は、図１０の例と同一である。
【００９６】
本例の下位ビットデータＢＳ  ｂは、２７＝１２８の周期で変化する。また、入力コードの値が１２８増加する毎に、第２デコードデータにおいて「１」を示すビットが１つずつ増加する。図１４Ａに示すように、Ｎ＝３のときに第２シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）は、ＦＳ＿ｂ＝０．１２５となる。
【００９７】
図１４Ｂは、入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、第２デコードデータ（Ｓ１３ｂ〜Ｓ１５ｂ）および下位ビットデータＢＳ  ｂのパターンを用いて示す図である。本例では、Ｎ＝３の場合を説明する。但し、本例では、反転制御信号が「１」であり、上位反転部７４および下位反転部７６において符号が反転された第２デコードデータおよび下位ビットデータＢＳ  ｂを示す。他の条件は、図１０の例と同一である。
【００９８】
本例の下位ビットデータＢＳ  ｂは、２７＝１２８の周期で変化する。ただし、下位ビットデータＢＳ  ｂの値は、入力コードの値が増加するにつれ、一様に減少する。また、入力コードの値が１２８増加する毎に、第２デコードデータにおいて「１」を示すビットが１つずつ減少する。図１４Ｂに示すように、本例の第２シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）は、ＦＳ＿ｂ＝−０．１２５となる。
【００９９】
図１５Ａは、入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。本例では、Ｎ＝４の場合を説明する。Ｎ＝４以上の場合、第２デコードデータのビットは全て０になる。
【０１００】
本例の下位ビットデータＢＳ  ｂは、２８＝２５６の周期で変化する。図１５Ａに示すように、本例の第２シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）は、ＦＳ＿ｂ＝０．０６２５となる。
【０１０１】
図１５Ｂは、入力デジタルデータＤｉｎの入力コードと、第２シフトデータに応じて生成されるアナログレベルとの関係を、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。本例では、Ｎ＝４の場合を説明する。但し、本例では、反転制御信号が「１」であり、上位反転部７４および下位反転部７６において符号が反転された下位ビットデータＢＳ  ｂを示す。
【０１０２】
本例の下位ビットデータＢＳ  ｂは、２８＝２５６の周期で変化する。ただし、下位ビットデータＢＳ  ｂの値は、入力コードの値が増加するにつれ、一様に減少する。図１５Ｂに示すように、本例の第２シフトデータに応じて生成されるアナログレベルの可変幅（フルスケール）は、ＦＳ＿ｂ＝−０．０６２５となる。
【０１０３】
図１６は、入力デジタルデータＤｉｎの入力コードと、出力アナログ信号Ｓｏｕｔの信号レベルとの関係を、上位ビットデータＳｎ（Ｓ１〜Ｓ１５）、下位ビットデータＢＳ  ａ、および、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。なお、図１６においては、Ｍ＝０およびＮ＝３の場合を示す。ただし本例では、反転制御信号が「１」であり、第１シフトデータに応じたアナログレベルから、第２シフトレベルに応じたアナログレベルを減じた出力アナログ信号を生成する場合を示す。
【０１０４】
この場合、上位ビットデータＳｎのパターンは、図１０に示した第１デコードデータのパターンと、図１４Ｂに示した第２デコードデータのパターンとの論理和となる。図１６に示すように、反転制御信号が「１」の場合、制御部３６は、所定の共通アナログ要素６１に対して、第１シフトデータの上位ビットおよび第２シフトデータの上位ビットの両方を用いて制御する第３制御状態を更に有する。制御部３６は、上位反転部７４および下位反転部７６がデータの符号を反転させることを条件として、それぞれの共通アナログ要素６１に対して第３制御状態が選択される。第３制御状態の共通アナログ要素６１は、ビットシフト量ＭおよびＮに加えて、入力コードに応じて、第１シフトデータの上位ビット（または第１デコードデータ）、および、第２シフトデータの上位ビット（または第２デコードデータ）のいずれで制御されるかが切り替わる。当該制御は、例えば図４から図６Ｂに示した構成により実現できる。
【０１０５】
なお、それぞれの下位ビットデータＢＳのパターンは、図１０および図１４Ｂに示した下位ビットデータＢＳのパターンと同一である。本例によれば、共通アナログ要素６１を更に効率よく使用することができる。なお、本例におけるＤＡ変換部３０のフルスケールは、ＦＳ＝０．８７５となる。
【０１０６】
図１７は、入力デジタルデータＤｉｎの入力コードと、出力アナログ信号Ｓｏｕｔの信号レベルとの関係を、上位ビットデータＳｎ（Ｓ１〜Ｓ１５）、下位ビットデータＢＳ  ａ、および、下位ビットデータＢＳ  ｂのパターンを用いて示す図である。なお、図１７においては、Ｍ＝１およびＮ＝２の場合を示す。ただし本例では、反転制御信号が「０」であり、第１シフトデータに応じたアナログレベルに、第２シフトレベルに応じたアナログレベルを加算した出力アナログ信号を生成する場合を示す。
【０１０７】
この場合、上位ビットデータＳｎのパターンは、図１１に示した第１デコードデータのパターンと、図１３に示した第２デコードデータのパターンとの論理和となる。なお、それぞれの下位ビットデータＢＳのパターンは、図１１および図１３に示した下位ビットデータＢＳのパターンと同一である。本例におけるＤＡ変換部３０のフルスケールは、ＦＳ＝０．７５となる。
【０１０８】
なお、ビットシフト量ＭおよびＮの組み合わせは、図１６および図１７に示した例に限定されない。例えば、図１０から図１３に示したＭ＝０〜２の例と、図１３から図１５Ｂに示したＮ＝２〜５の例は、任意に組み合わせることができる。
【０１０９】
図１８は、ビットシフト量ＭおよびＮの組み合わせと、そのときのＤＡ変換部３０のフルスケールＦＳ（ａ＋ｂ）の例を示す。なお図１８における加算モードが「１」の行は、反転制御信号が「０」（すなわち加算）を示しており、加算モードが「−１」の行は、反転制御信号が「１」（すなわち減算）を示しており、加算モードが「０」の行は、第２シフトデータによるアナログレベルを用いない場合を示す。図１８に示すように、ビットシフト量Ｍ、Ｎおよび加算モードを組み合わせることで、多様なフルスケールＦＳを実現することができ、隣接する行間におけるＦＳの差分を小さくすることができる。このため、出力アナログ信号に生じるノイズを小さくすることができる。
【０１１０】
データ設定部２４は、入力されるフルスケール設定値に応じて、ビットシフト量ＭおよびＮを設定し、且つ、上位反転部７４および下位反転部７６を制御してよい。フルスケール設定値は、例えば、図１８に示されるＤＡ変換部３０のフルスケールＦＳを設定するデータである。
【０１１１】
一般に、高速動作のＤＡ変換器では、アナログ要素のバイアス設計を容易にする目的で、基準電圧の設定範囲が限られてしまう。このため、出力アナログ信号のフルスケールを制御するのに、ＤＡ変換器の後段に可変減衰器を挿入している。しかし、可変減衰器を設けると、アナログ回路の規模が増大してしまう。また、入力デジタルデータを単純にビットシフトしてフルスケールを制御すると、ステップ間隔が６．０２ｄＢ程度になってしまい、基準電圧の設定範囲を１オクターブ程度に広くしなければならない。これに対し、ＤＡ変換装置１００によれば、第１シフトデータに応じたアナログレベルのフルスケール、および、第２シフトデータに応じたアナログレベルのフルスケールを異ならせてＤＡ変換することで、ステップ間隔を１．６ｄＢ以下に抑制できる。このため、フルスケールを可変でき、ノイズの小さい出力アナログ信号を生成するＤＡ変換装置１００を、小さい回路規模で実現することができる。
【０１１２】
図１９は、試験装置３００の構成を被試験デバイス４００とともに示す図である。試験装置３００は、アナログ回路、デジタル回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の被試験デバイス４００を試験する。
【０１１３】
試験装置３００は、信号発生部３１０と、ＤＡ変換装置１００と、電圧供給部３２０と、試験信号出力部３３０と、判定部３４０とを備える。ＤＡ変換装置１００は、被試験デバイス４００に与える電圧を発生する。ＤＡ変換装置１００は、図１から図９を用いて説明した本実施形態に係るＤＡ変換装置１００と同様の構成であるので、説明を省略する。
【０１１４】
信号発生部３１０は、被試験デバイス４００に供給する電圧をデジタル値でＤＡ変換装置１００に出力する。ＤＡ変換装置１００は、与えられる入力デジタルデータに応じた出力アナログ信号を出力する。電圧供給部３２０は、ＤＡ変換装置１００により発生された出力アナログ信号に応じた試験電圧を、被試験デバイス４００に供給する。電圧供給部３２０は、例えば電力増幅器である。ＤＡ変換装置１００は、所定の周期を有するアナログ波形を出力してよく、一定レベルのアナログレベルを出力してもよい。
【０１１５】
試験信号出力部３３０は、被試験デバイス４００に対して試験信号を出力する。ＤＡ変換装置１００は、試験信号出力部３３０の一部として用いられてもよい。また、試験信号出力部３３０は、試験信号に応じて被試験デバイス４００が出力する期待値を判定部３４０に出力してもよい。判定部３４０は、試験信号に応じた応答信号を被試験デバイス４００から受け取る。そして、判定部３４０は、受け取った応答信号に基づき被試験デバイス４００の良否を判定する。
【０１１６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１１７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１１８】
１２・・・データ入力部、１３・・・Ｍビットシフタ、１５・・・Ｎビットシフタ、１６・・・出力部、１８・・・フルスケール基準部、２０・・・フルスケール調整部、２２・・・基準電圧加算部、２４・・・データ設定部、２６・・・オフセット調整部、３０・・・ＤＡ変換部、３６・・・制御部、３８・・・出力部、４０・・・バイナリ部、４２・・・切断スイッチ、４５・・・セグメントディセーブル部、５０・・・セグメント部、６０・・・アナログ要素、６１・・・共通アナログ要素、６２・・・正側トランジスタ、６４・・・負側トランジスタ、６６・・・電流源、７０・・・デコード回路、７４・・・上位反転部、７６・・・下位反転部、７７・・・論理和部、８０、８２・・・セレクタ、８４・・・ＡＮＤ回路、８６・・・ＥＯＲ回路、８８・・・ＯＲ回路、１００・・・ＤＡ変換装置、３００・・・試験装置、３１０・・・信号発生部、３２０・・・電圧供給部、３３０・・・試験信号出力部、３４０・・・判定部、４００・・・被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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