(57)【要約】【課題】プロセス中の薬液による腐食を抑制し、かつマークへの熱応力の発生が抑制された半導体装置およびその製造方法を提供する。【解決手段】表側主表面Ｓ１と、表側主表面Ｓ１に対向する裏側主表面Ｓ２とを有する半導体層ＳＬと、半導体層ＳＬ内に形成され、光電変換が行なわれる複数の受光素子ＰＤと、裏側主表面Ｓ２の上方に配置され、受光素子ＰＤに光を供給する受光レンズＬＮＳと、半導体層ＳＬの内部に形成されるマークＭＫとを備える。マークＭＫは、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延在し、マークＭＫは、裏側主表面Ｓ２よりも表側主表面Ｓ１側に窪む深部表面ＤＳＦを有するように形成される。深部表面ＤＳＦはシリコンにより形成される。【選択図】図７
2014027123.tif 000002
【特許請求の範囲】
【請求項１】
表側主表面と、前記表側主表面に対向する裏側主表面とを有する半導体層と、
前記半導体層内に形成され、光電変換が行なわれる複数の受光素子と、
前記半導体層の前記裏側主表面の上方に配置され、前記受光素子に光を供給する受光レンズと、
前記半導体層の内部に形成されるマークとを備え、
前記マークは、前記表側主表面から前記裏側主表面に向かう方向に延在し、
前記マークは、前記裏側主表面よりも前記表側主表面側に窪む深部表面を有するように形成され、
前記深部表面はシリコンにより形成される、半導体装置。
【請求項２】
前記半導体層および前記マークは全体がシリコンにより形成される、請求項１に記載の半導体装置。
【請求項３】
前記マークは、シリコンにより形成される第１領域と、前記第１領域の側面の少なくとも一部を覆う絶縁膜からなる第２領域とを含む、請求項１に記載の半導体装置。
【請求項４】
前記マークは、前記半導体層内を前記方向に延在する溝部の内部に形成され、
前記溝部は、前記半導体層を前記表側主表面から前記裏側主表面まで前記方向に貫通するように形成される、請求項１に記載の半導体装置。
【請求項５】
前記マークは、前記半導体層内を前記方向に延在する溝部の内部に形成され、
前記溝部は、前記表側主表面から前記裏側主表面に向かう途中に底面を有するように形成される、請求項１に記載の半導体装置。
【請求項６】
表側主表面と、前記表側主表面に対向する対向主表面とを有し、内部に前記表側主表面および前記対向主表面に沿うように絶縁膜層が埋め込まれた半導体基板を準備する工程と、
前記半導体基板の前記表側主表面から、前記表側主表面に対向する前記絶縁膜層との境界である裏側主表面に向かう方向に延在する、溝部を形成する工程と、
前記溝部の内部に、前記方向に延在し、前記裏側主表面よりも前記表側主表面側に窪む深部表面を有するマークを形成する工程と、
前記半導体基板の前記表側主表面と前記裏側主表面との間の領域を半導体層として、前記表側主表面から前記半導体層内に複数の受光素子を形成する工程と、
前記半導体基板のうち、前記対向主表面から前記裏側主表面までの領域を除去する工程と、
前記マークを用いて、前記受光素子に光を供給する受光レンズを配置する工程とを備え、
前記深部表面はシリコンにより形成される、半導体装置の製造方法。
【請求項７】
前記半導体層および前記マークは全体がシリコンにより形成される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記マークを形成する工程はシリコンの薄膜を前記溝部の内部に埋め込む工程を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記マークを形成する工程には、前記シリコンの薄膜を前記溝部の内部に埋め込む工程の前に、前記溝部の内周壁面に絶縁膜を形成する工程をさらに含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板には下地基板を含み、
前記除去する工程には、前記下地基板をアルカリ溶液にて除去する工程を含む、請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記マークを形成する工程は、
前記溝部の底面に、前記裏側主表面よりも前記表側主表面側に表面を有するように絶縁薄膜を形成する工程と、
前記溝部の内部において、前記絶縁薄膜の上面に接するようにシリコンの薄膜を前記溝部の内部に埋め込む工程と、
前記絶縁膜層および前記絶縁薄膜を除去することにより前記裏側主表面に対して前記シリコンの薄膜が段差を有するように形成する工程とを含む、請求項６に記載の半導体装置の製造方法。
【請求項１２】
前記溝部は、前記表側主表面から前記裏側主表面に達するように形成される、請求項６に記載の半導体装置の製造方法。
【請求項１３】
前記溝部は、前記表側主表面から前記裏側主表面に向かう途中に底面を有するように形成される、請求項６に記載の半導体装置の製造方法。
【請求項１４】
前記マークを形成する工程においては、
前記表側主表面の加工用の第１のマークと、前記裏側主表面の加工用の第２のマークとが同時に形成される、請求項６に記載の半導体装置の製造方法。
【請求項１５】
前記第１のマークと前記第２のマークとは同一である、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
表側主表面と、前記表側主表面に対向する裏側主表面とを有する半導体層と、
前記半導体層内に形成され、光電変換が行なわれる複数の受光素子と、
前記半導体層の前記裏側主表面の上方に配置され、前記受光素子に光を供給する受光レンズと、
前記半導体層の内部に形成されるマークとを備え、
前記マークは、前記半導体層内を前記表側主表面から前記裏側主表面まで延在する溝部の内部に、前記表側主表面から前記裏側主表面まで形成され、
前記マークは、前記溝部の内周壁面に接するシリコン窒化膜からなる第１のマーク構成部と、
前記溝部の内部において前記第１のマーク構成部を覆うように配置されるシリコン酸化膜からなる第２のマーク構成部とを有する、半導体装置。
【請求項１７】
前記第１のマーク構成部は、前記第２のマーク構成部と前記裏側主表面との境界において、前記表側主表面から前記裏側主表面に向かう方向に延在する前記第２のマーク構成部の端面に接するように配置される、請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、いわゆる裏面照射型の受光素子を有する固体撮像素子およびその製造方法に関する。
【背景技術】
【０００２】
固体撮像素子は、半導体基板の表面上に電極や配線、およびフォトダイオードなどの受光素子を形成した半導体装置であり、通常はその上方（表面側）から受光素子に光電変換用の光を照射するいわゆる表面照射型構造を有している。
【０００３】
しかし表面照射型の受光素子は、当該受光素子の上方に形成された金属配線のさらに上方から光が照射されるため、当該光の一部が金属配線などにより反射され、効率よく受光素子に到達しないという問題がある。この問題を解決するために、その下方（裏面側）から受光素子に光電変換用の光を照射するいわゆる裏面照射型構造の固体撮像素子が開発されている。裏面照射型構造の固体撮像素子は、たとえば特開２００６−５９８７３号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５９８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示される固体撮像素子を構成する単結晶シリコン層には、埋め込み酸化膜などを加工するためのマークが形成されている。このマークは、上記埋め込み酸化膜などを加工するためのウェットエッチングの際に、上記埋め込み酸化膜などと一緒にエッチングされてしまう可能性がある。またこのマークは、酸化されることにより体積が膨張する可能性もある。マークが膨張すれば、その近傍の単結晶シリコン層に圧縮ストレスを生じ、積層欠陥などの結晶欠陥を発生させ、漏れ電流や耐圧不良などを引き起こす可能性がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態に係る半導体装置は、半導体層と、複数の受光素子と、受光レンズと、マークとを備える。半導体層は、表側主表面と裏側主表面とを有する。マークは、半導体層の内部に形成され、表側主表面から裏側主表面に向かう方向に延在する。マークは、裏側主表面よりも表側主表面側に窪み、シリコンにより形成される深部表面を有するように形成される。
【０００８】
一実施の形態に係る半導体装置の製造方法は、まず表側主表面と、表側主表面に対向する対向主表面とを有し、内部に表側主表面および対向主表面に沿うように絶縁膜層が埋め込まれた半導体基板が準備される。次に上記半導体基板の表側主表面から、表側主表面に対向する絶縁膜層との境界である裏側主表面に向かう方向に延在する、溝部が形成される。上記溝部の内部に、表側主表面から裏側主表面に向かう方向に延在し、裏側主表面よりも表側主表面側に窪む深部表面を有するマークが形成される。上記半導体基板の表側主表面と裏側主表面との間の領域を半導体層として、表側主表面から半導体層内に複数の受光素子が形成される。上記半導体基板のうち、対向主表面から裏側主表面までの領域が除去される。上記マークを用いて、受光素子に光を供給する受光レンズが配置される。深部表面はシリコンにより形成される。
【発明の効果】
【０００９】
一実施の形態によれば、プロセス中の薬液による腐食を抑制し、かつマークへの熱応力の発生が抑制された半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の点線で囲まれた領域ＩＩの概略拡大平面図である。
【図３】図２中の点線で囲まれた領域ＩＩＩの概略拡大平面図である。
【図４】チップ領域に形成される遮光膜の構成を示す概略平面図である。
【図５】実施の形態１におけるマークの平面態様の一例を示す概略拡大図である。
【図６】図５のＶＩ−ＶＩ線に沿う部分における、実施の形態１におけるマークの態様の一例を示す概略断面図である。
【図７】実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびマークが形成された受光素子形成部およびマーク形成部の態様を示す概略断面図である。
【図８】実施の形態１に係る半導体装置の製造方法の第１工程を示す概略断面図である。
【図９】実施の形態１に係る半導体装置の製造方法の第２工程を示す概略断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の第３工程を示す概略断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法の第４工程を示す概略断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法の第５工程を示す概略断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法の第６工程を示す概略断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法の第７工程を示す概略断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法の第８工程を示す概略断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法の第９工程を示す概略断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２０】実施の形態１に係る半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２１】実施の形態１に係る半導体装置の製造方法の第１４工程を示す概略断面図である。
【図２２】図１６の工程の終了時にマークが裏側主表面に対して上方に突出した構成（Ａ）と、下方に窪んだ構成（Ｂ）とを示す概略断面図である。
【図２３】実施の形態２に係る半導体装置の、フォトダイオード、トランジスタおよびマークが形成された受光素子形成部およびマーク形成部の態様を示す概略断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法の第１工程を示す概略断面図である。
【図２５】実施の形態２に係る半導体装置の製造方法の第２工程を示す概略断面図である。
【図２６】実施の形態２に係る半導体装置の製造方法の第３工程を示す概略断面図である。
【図２７】実施の形態２に係る半導体装置の製造方法の第４工程を示す概略断面図である。
【図２８】実施の形態２に係る半導体装置の製造方法の第５工程を示す概略断面図である。
【図２９】実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびマークが形成された受光素子形成部およびマーク形成部の態様を示す概略断面図である。
【図３０】実施の形態３に係る半導体装置の製造方法の第１工程を示す概略断面図である。
【図３１】実施の形態３に係る半導体装置の製造方法の第２工程を示す概略断面図である。
【図３２】実施の形態３に係る半導体装置の製造方法の第３工程を示す概略断面図である。
【図３３】実施の形態３に係る半導体装置の製造方法の第４工程を示す概略断面図である。
【図３４】実施の形態４におけるマークの平面態様の一例を示す概略拡大図である。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う部分における、実施の形態４におけるマークの態様の一例を示す概略断面図である。
【図３６】実施の形態４に係る半導体装置の第１例の製造方法の第１工程を示す概略断面図である。
【図３７】実施の形態４に係る半導体装置の第１例の製造方法の第２工程を示す概略断面図である。
【図３８】実施の形態４に係る半導体装置の第１例の製造方法の第３工程を示す概略断面図である。
【図３９】実施の形態４に係る半導体装置の第２例の製造方法の第１工程を示す概略断面図である。
【図４０】実施の形態４に係る半導体装置の第２例の製造方法の第２工程を示す概略断面図である。
【図４１】実施の形態４に係る半導体装置の第２例の製造方法の第３工程を示す概略断面図である。
【図４２】実施の形態５に係る半導体装置の、フォトダイオード、トランジスタおよびマークが形成された受光素子形成部およびマーク形成部の態様を示す概略断面図である。
【図４３】実施の形態５に係る半導体装置の製造方法の第１工程を示す概略断面図である。
【図４４】実施の形態５に係る半導体装置の製造方法の第２工程を示す概略断面図である。
【図４５】実施の形態５に係る半導体装置の製造方法の第３工程を示す概略断面図である。
【図４６】実施の形態５に係る半導体装置の製造方法の第４工程を示す概略断面図である。
【図４７】実施の形態５に係る半導体装置の製造方法の第５工程を示す概略断面図である。
【図４８】実施の形態５に係る半導体装置の製造方法の第６工程を示す概略断面図である。
【図４９】実施の形態５に係る半導体装置の製造方法の第７工程を示す概略断面図である。
【図５０】実施の形態５に係る半導体装置の製造方法の第８工程を示す概略断面図である。
【図５１】実施の形態６に係る半導体装置の、フォトダイオード、トランジスタおよびマークが形成された受光素子形成部およびマーク形成部の態様を示す概略断面図である。
【図５２】実施の形態６に係る半導体装置の製造方法の第１工程を示す概略断面図である。
【図５３】実施の形態６に係る半導体装置の製造方法の第２工程を示す概略断面図である。
【図５４】実施の形態６に係る半導体装置の製造方法の第３工程を示す概略断面図である。
【図５５】実施の形態６に係る半導体装置の製造方法の第４工程を示す概略断面図である。
【図５６】実施の形態６に係る半導体装置の製造方法の第５工程を示す概略断面図である。
【図５７】実施の形態６に係る半導体装置の製造方法の第６工程を示す概略断面図である。
【図５８】一実施の形態の構成の要点を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１２】
図１を参照して、半導体ウェハＳＷには、複数のイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
【００１３】
図１および図２を参照して、複数のチップ領域ＩＭＣの各々には、複数の受光素子から構成されている固体撮像素子が形成される。
【００１４】
半導体ウェハＳＷにおいては、複数のチップ領域ＩＭＣの間に、ダイシングライン領域ＤＬＲが形成されている。半導体ウェハＳＷがダイシングライン領域ＤＬＲでダイシングされることにより、半導体ウェハＳＷは複数個の半導体チップに分割される。
【００１５】
固体撮像素子などの半導体装置が形成される際に用いられるマークＭＫＣ（位置合わせずれを検査するためのマークである、重ね合わせ検査マークまたはいわゆるＢＯＸマーク）はダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上に形成される。チップ領域ＩＭＣ上に形成される場合は、当該チップ領域ＩＭＣの端部の近傍にマークＭＫＣが形成されることが好ましい。
【００１６】
図３を参照して、図２のチップ領域ＩＭＣにはより詳しくは、受光素子形成部と周辺回路部と、パッド配置部とが形成されている。受光素子形成部は画素アレイ部ともいい、上記の複数の受光素子から構成されている固体撮像素子が形成される領域である。
【００１７】
周辺回路部は受光素子形成部を取り囲むように配置されており、たとえばフォトダイオードなどの受光素子を制御するための周辺回路が形成された領域である。周辺回路は、たとえばチップ領域ＩＭＣのうち受光素子形成部（画素アレイ部）の外周領域に、いわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ回路として形成されている。
【００１８】
パッド配置部は、チップ領域ＩＭＣの受光素子および周辺回路と、チップ領域ＩＭＣの外部の回路とを電気的に接続するためのパッドが配置された領域である。
【００１９】
またチップ領域ＩＭＣの隅部（外周領域）にも、ダイシングライン領域ＤＬＲ上に形成されるマークＭＫＣと同様のマークＭＫＣが形成されている。より具体的には、マークＭＫＣは、ダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上の好ましくは外周領域に形成される。図２のダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上を平面視した際の外周領域には、マークＭＫＣが形成されるマーク形成部と、マークＭＫＣが形成されない非マーク形成部とを有することが好ましい。
【００２０】
より具体的には、たとえば図２において、各チップ領域ＩＭＣの外周部のうち左上にマークＭＫＣが配置された領域が上記のマーク形成部に相当し、各チップ領域ＩＭＣの外周部のうち、上記マーク形成部以外のマークＭＫＣが配置されない領域が上記の非マーク形成部に相当する。ダイシングライン領域ＤＬＲ上においても同様であり、マークＭＫＣが配置された領域が上記のマーク形成部に、それ以外の領域が上記の非マーク形成部に、それぞれ相当する。たとえば、位置合わせずれ検査用マークの場合には、ダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上の４隅にそれぞれ１個ずつ、少なくとも合計４個配置されることが好ましい。
【００２１】
図４（Ａ）を参照して、チップ領域ＩＭＣの受光素子形成部および周辺回路部には遮光膜ＬＳＦが形成されている。遮光膜ＬＳＦは、使用時に受光素子（受光素子形成部）に照射される光が周辺回路に照射されることによる周辺回路の不具合を抑制するために、受光素子形成部への光の周辺回路部への進入を抑制するための薄膜である。遮光膜ＬＳＦは、たとえばアルミニウムの薄膜など、フォトダイオードに照射する光に対して遮光性を有する材料の薄膜により形成されている。
【００２２】
図４（Ａ）、（Ｂ）を参照して、遮光膜ＬＳＦは、平面視におけるその中央部すなわち受光素子形成部の中央部においては、受光素子形成部の中央部に配置される個々のフォトダイオードＰＤをメッシュ状に取り囲むように形成されている。言い換えれば、メッシュ状に取り囲む遮光膜ＬＳＦが平面的に隣り合うフォトダイオードＰＤ同士の間を仕切るように形成されている。
【００２３】
これに対して受光素子形成部の外縁近傍（周辺回路部との境界の近傍）の領域、および受光素子形成部の外周に存在する周辺回路部においては、遮光膜ＬＳＦはメッシュ状ではなく、たとえば受光素子形成部の外縁近傍のフォトダイオードＰＤを完全に覆い、光が全くフォトダイオードＰＤの方に進入しない構成となっている。周辺回路部に形成されるトランジスタ回路などに光が当たると、当該トランジスタのＯＦＦ時におけるリーク電流のレベルが高くなるが、完全に光を遮断する遮光膜ＬＳＦにより、上記リーク電流を抑制することができる。
【００２４】
図２および図５を参照して、マークＭＫＣは図２に示すような矩形の枠状の平面形状を有しているが、より正確には、一例として図５に示すように矩形の各辺の端部同士が繋がっておらず、矩形の各辺を構成するマークＭＫが集まることにより矩形状のマークＭＫＣが形成されている。
【００２５】
図５および図６を参照して、マークＭＫは、たとえばシリコンの単結晶からなる半導体層ＳＬ（半導体基板ＳＵＢ）の内部に形成された、平面視における多結晶シリコン層ＰＳ１のパターンの態様を有している。すなわちマークＭＫは、半導体層ＳＬの主表面に形成される溝部ＤＴＲの内部の少なくとも一部を充填するように配置される多結晶シリコン層ＰＳ１により構成される。より具体的には、マークＭＫは、たとえば半導体層ＳＬ（半導体基板ＳＵＢ）の一方の主表面に形成された溝部ＤＴＲの内部の少なくとも一部に充填された１層の多結晶シリコン層ＰＳ１としての態様を有している。したがって溝部ＤＴＲはマークＭＫの構成要素として含めないものとする。なお半導体基板ＳＵＢは半導体ウェハＳＷを構成する基板である。
【００２６】
したがってマークＭＫは、半導体層ＳＬ内を一方の主表面からこれに対向する他方の主表面に向かう方向に延在する溝部ＤＴＲの内部に形成される。マークＭＫは、半導体層ＳＬの一方の主表面と他方の主表面との間の領域の一部のみに形成される場合もあれば、半導体層ＳＬの一方の主表面から他方の主表面まで貫通する場合もある。
【００２７】
なおマークは、図５のマークＭＫＣのように個々のマークＭＫがたとえば矩形状に並んだ構成を有していてもよいし、図５および図６に示す単一のマークＭＫのみがそのままマークとして用いられる態様であってもよい。
【００２８】
なお図６においては図５の特にマークＭＫの断面形状を強調して示しており、図６の半導体基板ＳＵＢについては必ずしも図５の半導体基板の態様と一致しない。
【００２９】
図７においては、受光素子形成部における受光素子と、マーク形成部のマークとが、単一の図にまとめて示されている。図７を参照して、実施の形態１の半導体装置ＤＥＶは、たとえばシリコンからなる半導体層ＳＬを有している。半導体層ＳＬは、表面側の主表面としての表側主表面Ｓ１と、表側主表面Ｓ１に対向する裏面側の主表面としての裏側主表面Ｓ２とを有している。
【００３０】
半導体層ＳＬの内部には、複数（たとえば図７においては４つ）のフォトダイオードＰＤ（受光素子）が形成されている。なお図７においては単一の矩形状として簡略化されたフォトダイオードＰＤが示されているが、実際にはフォトダイオードＰＤは後述するようにたとえばｐ型不純物領域とｎ型不純物領域とからなる、いわゆるｐｎ接合された一般公知の構成を有している。
【００３１】
半導体層ＳＬの裏側主表面Ｓ２はたとえばシリコン酸化膜からなる平坦化層ＦＦに覆われている。平坦化層ＦＦ上には赤色フィルタ、緑色フィルタおよび青色フィルタのカラーフィルタＦＬＴが形成される。カラーフィルタＦＬＴの上（すなわち裏側主表面Ｓ２の上方）にはオンチップレンズＬＮＳ（受光レンズ）が形成される。上記のカラーフィルタＦＬＴおよびオンチップレンズＬＮＳはフォトダイオードＰＤと平面視においてほぼ重なる位置に形成されている。このためオンチップレンズＬＮＳに入射された光はオンチップレンズＬＮＳを透過することによりフォトダイオードＰＤに供給される。
【００３２】
したがって半導体装置ＤＥＶは、半導体層ＳＬの裏側主表面Ｓ２側からフォトダイオードＰＤに入射する光を光電変換することにより、フォトダイオードＰＤにおいて電気信号を発生させる固体撮像素子である。すなわち半導体装置ＤＥＶは、いわゆる裏面照射型の固体撮像素子である。
【００３３】
また半導体層ＳＬの内部には、マークＭＫが形成されている。なおここでは図面を簡略化するため、単一のマークＭＫのみを示しているが、マークＭＫの代わりに図５に示すようなマークＭＫＣが配置されてもよい。
【００３４】
上記のように多結晶シリコン層ＰＳ１からなるマークＭＫは、半導体層ＳＬの内部を、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延在する。図７におけるマークＭＫは、表側主表面Ｓ１を始点として、裏側主表面Ｓ２に向かう方向に（すなわち表側主表面Ｓ１および裏側主表面Ｓ２に交差する方向に）延在している。
【００３５】
より具体的には、半導体層ＳＬの内部には、表側主表面Ｓ１から裏側主表面Ｓ２まで上記の表側主表面Ｓ１などに交差する方向に延在することにより半導体層ＳＬを貫通するように、溝部ＤＴＲが形成されている。この溝部ＤＴＲの内部に形成された多結晶シリコン層ＰＳ１が、マークＭＫとして配置されている。
【００３６】
マークＭＫは、その全体が多結晶シリコン層ＰＳ１などのシリコン材料により形成される。したがって半導体層ＳＬと、その内部に形成されるマークＭＫとはともにシリコン材料により形成されている。
【００３７】
このマークＭＫとしての多結晶シリコン層ＰＳ１は、溝部ＤＴＲの内部において表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延在するが、裏側主表面Ｓ２に到達せず半導体層ＳＬ（溝部ＤＴＲ）の内部に深部表面ＤＳＦを有している。すなわちマークＭＫは、裏側主表面Ｓ２よりも表側主表面Ｓ１側に窪む表面である深部表面ＤＳＦを有するように形成されている。すなわち裏側主表面Ｓ２と深部表面ＤＳＦとは図７の上下方向に関する高さが異なっており、裏側主表面Ｓ２と深部表面ＤＳＦとの間に段差を構成している。さらに言い換えれば、マークＭＫは、表側主表面Ｓ１を始点として、深部表面ＤＳＦを終点として、両者の間を延びるように形成されている。
【００３８】
上記のようにマークＭＫが多結晶シリコン層ＰＳ１などのシリコン材料により形成されるため、深部表面ＤＳＦは多結晶シリコン層ＰＳ１などのシリコン材料により形成される。
【００３９】
深部表面ＤＳＦは表側主表面Ｓ１および裏側主表面Ｓ２に沿う方向に広がり、かつその縁部が溝部ＤＴＲに接するように形成されている。またマークＭＫの多結晶シリコン層ＰＳ１は、溝部ＤＴＲの延在する方向に延び、かつ深部表面ＤＳＦにおいて延在する方向を１８０度折り返す構成を有している。すなわち主表面Ｓ１から主表面Ｓ２に向かう方向に延びた後、深部表面ＤＳＦにおいてその延在する方向が１８０度折り返され、その後は主表面Ｓ２から主表面Ｓ１に向かう方向に延びる構成を有している。
【００４０】
なお図７においては、平坦化層ＦＦは、半導体層ＳＬの裏側主表面Ｓ２の上面、深部表面ＤＳＦの上面および溝部ＤＴＲのうち多結晶シリコン層ＰＳ１に覆われない壁面を覆うように形成されている。言い換えれば平坦化層ＦＦは、半導体層ＳＬの裏側主表面Ｓ２の上面、深部表面ＤＳＦの上面および溝部ＤＴＲのうち多結晶シリコン層ＰＳ１に覆われない壁面に接するように形成されており、深部表面ＤＳＦは深部表面被覆層としての平坦化層ＦＦに覆われている。しかし実際には図７の平坦化層ＦＦはシリコン酸化膜からなる単一の層ではなく、上記の遮光膜ＬＳＦや、フォトダイオードＰＤへの光の反射を抑制する反射防止膜などを含む積層構造であってもよい。
【００４１】
平坦化層ＦＦは裏面主表面Ｓ２およびマークＭＫの上面に接するように（裏面主表面Ｓ２およびマークＭＫを覆うように）、裏面主表面Ｓ２上に形成されている。ここでマークＭＫの多結晶シリコン層ＰＳ１は、裏側主表面Ｓ２よりも表側主表面Ｓ１側に窪む深部表面ＤＳＦを有しており、かつ平坦化層ＦＦの上面は裏側主表面Ｓ２上およびマークＭＫ上の双方においてほぼ同じ高さとなるように平坦に形成されている。このため、深部表面ＤＳＦ（マークＭＫ）の上部に接する平坦化層ＦＦは、マークＭＫ以外の領域（たとえばフォトダイオードＰＤの真上の裏側主表面Ｓ２）の上部に接する平坦化層ＦＦよりも厚いことが好ましい。
【００４２】
以上の他、半導体装置ＤＥＶは以下に述べる構成を有している。受光素子形成部にはトランジスタＴＧを有している。トランジスタＴＧはたとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタにより形成されており、ＭＯＳトランジスタにはゲート電極ＧＥを有している。このゲート電極ＧＥは、フォトダイオードＰＤとの間で電気信号を入出力するトランジスタＴＧを構成する電極である。より具体的には、トランジスタＴＧは、フォトダイオードＰＤと、たとえば金属配線ＬＥおよび周辺回路などとの間で電気信号を入出力する転送トランジスタである。
【００４３】
層間絶縁層ＩＩの上（層間絶縁層ＩＩから見て半導体層ＳＬと反対側の主表面の上）には接着層ＳＴＫ１が形成されている。半導体層ＳＬおよびカラーフィルタなどを有し、接着層ＳＴＫ１が形成された構成要素は、接着層ＳＴＫ２が形成された支持基板ＳＳと接続されている。半導体層ＳＬと支持基板ＳＳとの接続は、接着層ＳＴＫ１と接着層ＳＴＫ２とが互いに接触して接合されることによりなされる。なお支持基板ＳＳは半導体層ＳＬなどを有する構成要素を支持するための基板であり、たとえばシリコンの単結晶からなる半導体ウェハである。接着層ＳＴＫ１，ＳＴＫ２は、たとえばシリコン酸化膜により形成されている。支持基板ＳＳと接合されることにより、フォトダイオードＰＤなどが形成された半導体層ＳＬの機械的強度を向上させることができる。
【００４４】
なおマークＭＫの上面は絶縁膜層Ｏｘに覆われるが、特に絶縁膜層Ｏｘがシリコン酸化膜などの光の透過性が高い材料からなる場合には、上方から絶縁膜層Ｏｘの下に配置されるマークＭＫを視認することができる。
【００４５】
多結晶シリコン層ＰＳ１は、マークＭＫを形成する溝部ＤＴＲ（図６参照）の内部の全体を充填している。多結晶シリコン層ＰＳ１は溝部ＤＴＲの外側には形成されず、多結晶シリコン層ＰＳ１の（図７における）最下部の高さは表側主表面Ｓ１の高さとほぼ等しくなっている。
【００４６】
次に、図８〜図２１を参照して、本実施の形態に係る半導体装置ＤＥＶの製造方法を、マークＭＫの製造方法を中心に説明する。
【００４７】
図８〜図２１においては、上記のダイシングライン領域ＤＬＲのマーク形成部、ＣＭＯＳトランジスタが形成される周辺回路部および、画素アレイが形成される領域のうち特に単一のフォトダイオードＰＤが形成される受光素子形成部が並べて示されている。
【００４８】
図８を参照して、まず半導体基板ＳＵＢが準備される。半導体基板ＳＵＢは、主表面Ｓ１（表側主表面）と、主表面Ｓ１に対向する主表面Ｓ３（対向主表面）とを有している。半導体基板ＳＵＢは、たとえば主表面Ｓ１および主表面Ｓ３に沿うように、たとえばシリコン酸化膜からなる絶縁膜層Ｏｘが、半導体基板ＳＵＢの内部に埋め込まれるように形成されている。絶縁膜層Ｏｘの１対の主表面（主表面Ｓ１および主表面Ｓ３に沿う主表面）のうち一方にはシリコンの単結晶からなる半導体層ＳＬが、他方にはシリコンの単結晶からなる下地基板ＳＳＬが接するように形成されている。一例として、半導体層ＳＬおよび下地基板ＳＳＬはｎ型の不純物を有するシリコンの単結晶であるとする。このように下地基板ＳＳＬ、絶縁膜層Ｏｘおよび半導体層ＳＬがこの順に積層された構造を有する、いわゆるＳＯＩ（Silicon on Insulator）基板としての半導体基板ＳＵＢが準備される。半導体層ＳＬは表側主表面Ｓ１と裏側主表面Ｓ２との１対の主表面を有しており、表側主表面Ｓ１は半導体基板ＳＵＢの主表面Ｓ１と同一である。
【００４９】
半導体基板ＳＵＢの主表面Ｓ１（半導体層ＳＬの表側主表面Ｓ１）のほぼ全面を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、たとえばシリコン酸化膜ＨＯｘなどの絶縁膜が形成される。シリコン酸化膜ＨＯｘの厚みはたとえば２００ｎｍ以上４００ｎｍ以下とすることが好ましく、一例として３００ｎｍ（２５０ｎｍ以上３５０ｎｍ以下）とすることがより好ましい。マーク形成部の、特にマークＭＫ（溝部ＤＴＲ）を形成しようとする領域において、このシリコン酸化膜ＨＯｘが、通常の写真製版技術（露光、現像）によりパターニングされた図示されないフォトレジスト（感光剤）のパターンをマスクとして用いることによりエッチングされる。このシリコン酸化膜ＨＯｘのエッチングはたとえばＲＩＥ（Reactive Ion Etching）法などのドライエッチングによりなされる。
【００５０】
このようにパターニングされたシリコン酸化膜ＨＯｘを、半導体基板ＳＵＢのエッチング用のハードマスクとして用い、半導体基板ＳＵＢに対して通常のエッチングを行なう。このようにして、シリコン酸化膜ＨＯｘの最上の主表面から、シリコン酸化膜ＨＯｘおよび半導体層ＳＬを貫通してたとえば裏側主表面Ｓ２に達するように溝部ＤＴＲが形成される。
【００５１】
なおここでは上記のようにシリコン酸化膜ＨＯｘの最上の主表面から、半導体層ＳＬの表側主表面Ｓ１に達し、表側主表面Ｓ１から裏側主表面Ｓ２に達するように、図８の上下方向に延在する溝部ＤＴＲが形成されている。しかしながら、少なくとも半導体層ＳＬの表側主表面Ｓ１からこれに対向する絶縁膜層Ｏｘの裏側主表面Ｓ２に向かう方向に延在する溝部ＤＴＲが形成されることが好ましい。裏側主表面Ｓ２は半導体層ＳＬと絶縁膜層Ｏｘとの境界に相当する。
【００５２】
図９を参照して、溝部ＤＴＲの内部底面およびシリコン酸化膜ＨＯｘの上面を覆うように、たとえば高密度プラズマ（High Density Plasma）ＣＶＤ法により形成された高密度プラズマ絶縁膜ＨＰが形成される。なおここで内部底面とは、溝部ＤＴＲのうち最も対向主表面Ｓ３に近い（対向主表面Ｓ３とほぼ平行に広がる）底面を意味する。
【００５３】
高密度プラズマ絶縁膜ＨＰは高密度にプラズマが含まれるシリコン酸化膜であり、その厚みは、たとえば０．０５μｍ以上０．２μｍ以下とすることが好ましく、一例として０．１μｍとすることがより好ましい。なお、高密度プラズマ絶縁膜ＨＰの代わりに、たとえばＳＯＤ（Spin On Dielectric）法により溝部ＤＴＲの内部底面のみに酸化膜層が形成されてもよい。
【００５４】
ただし高密度プラズマ絶縁膜ＨＰは、特に溝部ＤＴＲの底面（内部底面）において、その形成後に裏側主表面Ｓ２よりも表側主表面Ｓ１側（図９の上側）に表面を有するように形成されることが好ましい。
【００５５】
図１０を参照して、溝部ＤＴＲの内部側面、溝部ＤＴＲ内の高密度プラズマ絶縁膜ＨＰの上面、およびシリコン酸化膜ＨＯｘ上の高密度プラズマ絶縁膜ＨＰの上面を覆うように、たとえば多結晶シリコン層ＰＳ１などの半導体膜（シリコンの薄膜）が、たとえばＣＶＤ法により形成される。なおここで半導体膜とは不純物を含まない半導体の薄膜を含むものとし、ここで内部側面とは、溝部ＤＴＲの内部の（表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延びる）側面を意味する。
【００５６】
多結晶シリコン層ＰＳ１の厚みは１００ｎｍ以上１μｍ以下とすることが好ましく、一例として６００ｎｍ（５００ｎｍ以上７００ｎｍ以下）とすることがより好ましい。多結晶シリコン層ＰＳ１は溝部ＤＴＲの内周壁面（内部側面および／または内部底面）を覆うことにより、溝部ＤＴＲの内部（特に底面およびその近傍）を埋め込むことが好ましい。
【００５７】
このためには、たとえば溝部ＤＴＲの幅（図の左右方向）をｗ、多結晶シリコン層ＰＳ１の厚みをｈとすれば、ｗ≦２ｈ、すなわち上記幅が上記厚みの２倍以下となることが好ましい。このように溝部ＤＴＲの内部を充填すれば、たとえば溝部ＤＴＲ内に堆積した多結晶シリコン層ＰＳ１の内側の底面や側面の一部が露出することにより、後のシリコンエッチング工程において、当該露出した領域が意図せずエッチングされるなどの不具合を抑制することができる。
【００５８】
多結晶シリコン層ＰＳ１を形成するためのＣＶＤ法による処理の際に、たとえばフォスフィン（ＰＨ3）ガスを導入することにより、当該多結晶シリコン層ＰＳ１中にｎ型不純物としてのリン（Ｐ）を導入し、ｎ型不純物を有する多結晶シリコン層ＰＳ１を形成することができる。その他、多結晶シリコン層ＰＳ１の薄膜を形成する際には上記の不純物を導入せず、たとえば後工程において通常のイオン注入技術を用いることにより、多結晶シリコン層ＰＳ１中に不純物を導入してもよい。
【００５９】
なおここでは多結晶シリコンからなる多結晶シリコン層ＰＳ１の代わりに、たとえばアモルファスシリコンなどの薄膜が形成されてもよい。このように層ＰＳ１はシリコンを含む材質であることがより好ましい。
【００６０】
図１１を参照して、たとえばＲＩＥ法などの技術を用いて、シリコン酸化膜ＨＯｘ上の多結晶シリコン層ＰＳ１がエッチバックされる。エッチバックにより具体的には、溝部ＤＴＲの内部に充填された多結晶シリコン層ＰＳ１を残して、溝部ＤＴＲの内部以外（特にここでは主表面Ｓ１の上、および溝部ＤＴＲの内部の真上）の多結晶シリコン層ＰＳ１が除去される。ここでは主表面Ｓ１の上の多結晶シリコン層ＰＳ１をすべて除去してもよい。ここでは一例として、半導体層ＳＬの表側主表面Ｓ１と、エッチバック後の多結晶シリコン層ＰＳ１の最上面の高さとがほぼ等しくなるように（すなわち溝部ＤＴＲの内部のみに多結晶シリコン層ＰＳ１が残存し、溝部ＤＴＲの内部が多結晶シリコン層ＰＳ１で充填されるように）、多結晶シリコン層ＰＳ１がエッチバックされる。また以上のエッチバックにおいてシリコン酸化膜ＨＯｘは（エッチバックの）ストッパとして機能する。
【００６１】
図１２を参照して、シリコン酸化膜ＨＯｘが、たとえばフッ酸などの薬液によりエッチング除去される。
【００６２】
次に、たとえば半導体基板ＳＵＢの特に受光素子形成部および周辺回路部において、主表面Ｓ１には距離を隔てて複数の素子分離領域ＳＰＴが形成される。この素子分離領域ＳＰＴは、複数のフォトダイオードＰＤを電気的に分離する機能を有する。素子分離領域ＳＰＴは、たとえばいわゆる接合分離法またはＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたものであってもよいし、あるいはいわゆるＳＴＩ（Shallow Trench Isolation）であってもよい。
【００６３】
素子分離領域ＳＰＴを形成した後に、受光素子形成部のｐ型ウェル領域ＰＷＬが、たとえばボロン（Ｂ）などを通常のイオン注入技術により半導体層ＳＬの内部に注入することにより形成される。なお素子分離領域ＳＰＴが形成される前にｐ型ウェル領域ＰＷＬが形成されてもよいし、ｐ型ウェル領域ＰＷＬが形成された後に素子分離領域ＳＰＴが形成され、その後に再度ｐ型ウェル領域ＰＷＬを注入してもよい。このとき、同時に（または別工程として）周辺回路部におけるＮＭＯＳトランジスタを形成する領域にもｐ型ウェル領域ＰＷＬが形成されてもよい。
【００６４】
次に、受光素子形成部のフォトダイオードＰＤのｎ型領域ＮＲを形成するために、ｎ型不純物であるたとえばリン（Ｐ）イオンが、通常のイオン注入技術により、受光素子形成部のｐ型ウェル領域ＰＷＬの所定の領域に導入される。このようにして受光素子形成部の半導体層ＳＬの内部には（複数の）フォトダイオードＰＤが形成される。また図示されないが、周辺回路部において形成されるＮＭＯＳトランジスタの閾値電圧を調整するための不純物が注入される。さらに、ＣＭＯＳ回路を構成するためのＰＭＯＳトランジスタを形成する領域（図１０の周辺回路部）には、ｎ型ウェル領域を形成するため、あるいはＰＭＯＳトランジスタの閾値電圧を調整するための不純物が注入される。
【００６５】
図１３を参照して、たとえば通常の熱酸化法により、表側主表面Ｓ１に、シリコン酸化膜からなる絶縁膜ＧＩが形成される。
【００６６】
次に、たとえばＣＶＤ法により、絶縁膜ＧＩが形成された表側主表面Ｓ１を覆うように、たとえば多結晶シリコンの薄膜が形成される。ここではたとえばフォスフィン（ＰＨ3）ガスを導入した上でＣＶＤ処理を行なうことが好ましい。このようにすれば、ｎ型不純物を含む多結晶シリコン層ＰＳ２が形成される。なお多結晶シリコン層ＰＳ２の代わりにいわゆるアモルファスシリコン膜が形成されてもよい。あるいは不純物を含まない多結晶シリコン層ＰＳ２またはアモルファスシリコン膜が形成された後に当該薄膜に通常のイオン注入技術を用いて不純物をドープする方法を用いてもよい。
【００６７】
次に、通常の写真製版技術により、公知の感光剤を用いたフォトレジストＰＨＲのパターンが形成される。このフォトレジストＰＨＲのマスクを用いて、多結晶シリコン層ＰＳ２（またはアモルファスシリコン膜）がエッチングされ、ゲート電極ＧＥが形成される。この多結晶シリコン層ＰＳ２のエッチングは、たとえば通常のＲＩＥ法によりなされる。その後、図示されないが、フォトレジストＰＨＲが除去される。
【００６８】
さらに図示されないが、通常の写真製版技術により形成されたフォトレジストのマスクを用いて、半導体層ＳＬ内の所望の領域にソース領域、ドレイン領域などを形成するための不純物がたとえばイオン注入法により導入される。またＮＭＯＳトランジスタのソース／ドレイン領域の一部としてのいわゆるＬＤＤ（Lightly Doped Drain）領域が形成される場合もある。さらにＣＶＤ法を用いて、トランジスタのサイドウォールスペーサおよびフォトダイオードＰＤの保護膜が形成された後、通常の熱処理により注入された不純物が活性化され、ソース／ドレイン領域が形成される。これらのソース／ドレイン領域およびサイドウォールスペーサなどは図示されない。
【００６９】
フォトダイオードＰＤ（ソース領域）、ドレイン領域、ゲート電極ＧＥおよびゲート絶縁膜ＧＩにより、受光素子形成部には複数の転送トランジスタＴＧ（図７参照）が形成される。
【００７０】
図１４を参照して、通常の多層配線層形成プロセスを用いて、所望の位置に金属配線ＬＥおよび層間絶縁層ＩＩが形成される。金属配線ＬＥはたとえばアルミニウムなどの金属薄膜として形成され、層間絶縁層ＩＩはたとえばシリコン酸化膜からなる。層間絶縁層ＩＩの最上面は、たとえばＣＭＰ（Chemical Mechanical Polishing）により平坦となるように研磨される。
【００７１】
次に、たとえばＣＭＰにより平坦となるように研磨された層間絶縁層ＩＩの最上面の上に、たとえばシリコン酸化膜からなる接着層ＳＴＫ１が形成される。接着層ＳＴＫ１は、層間絶縁層ＩＩの最上面の上に、たとえばプラズマＣＶＤ法を用いて形成されたシリコン酸化膜である。
【００７２】
さらに、半導体基板ＳＵＢとは別個の、たとえばｎ型の不純物を有するシリコンの単結晶からなる支持基板ＳＳを準備し、支持基板ＳＳの一方の主表面上に、たとえばシリコン酸化膜からなる接着層ＳＴＫ２が、接着層ＳＴＫ１と同様の手順により形成される。そして上記の接着層ＳＴＫ１と接着層ＳＴＫ２とが互いに対向するように接触させた状態で、通常の接合技術により、両者が貼り合わせられる。接着層ＳＴＫ１および接着層ＳＴＫ２が貼り合わせられた後については、積層構造の上下を反対に考える。
【００７３】
図１５および図１６を参照して、少なくとも絶縁膜層Ｏｘの上面が露出するように、主表面Ｓ３を始点として（言い換えれば主表面Ｓ３から絶縁膜層Ｏｘの上面までの）下地基板ＳＳＬが研磨除去される。ここで絶縁膜層Ｏｘの上面とは、絶縁膜層Ｏｘのうち主表面Ｓ３に最も近い（図１５における最上の）面を意味する。
【００７４】
下地基板ＳＳＬは、たとえば以下の各ステップを順に行なうことにより除去される。図１５を参照して、まず通常の研削加工（粗加工）により、下地基板ＳＳＬが除去される。次にＣＭＰにより上記の粗加工よりも高精度でかつ加工後の表面がより平坦となるように、下地基板ＳＳＬの除去加工がなされる。
【００７５】
しかしこれらの処理を行なった後においても、図１５に示すような下地基板ＳＵＢの残骸が残る可能性がある。そこで図１６を参照して、上記の研削加工の後、下地基板ＳＳＬの残骸に対してアルカリ溶液で通常のウェットエッチングがなされることにより、下地基板ＳＳＬがほぼ完全に除去され、絶縁膜層Ｏｘの平坦度の高い表面が露出される。このとき、絶縁膜層Ｏｘはエッチングストッパとして機能する。
【００７６】
図１７を参照して、フッ酸系の薬液を用いることにより、シリコン酸化膜からなる絶縁膜層Ｏｘおよび、溝部ＤＴＲの内部底面を覆うシリコン酸化膜の高密度プラズマ絶縁膜ＨＰがエッチング除去される。以上の処理により、溝部ＤＴＲの内部には多結晶シリコン層ＰＳ１のみが残り、当該多結晶シリコン層ＰＳ１は、裏側主表面Ｓ２より表側主表面Ｓ１側に深部表面ＤＳＦを露出するように、裏側主表面Ｓ２に対して段差を構成する。
【００７７】
この溝部ＤＴＲの内部の多結晶シリコン層ＰＳ１により、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延在し、裏側主表面Ｓ２に対して表側主表面Ｓ１側に窪む深部表面ＤＳＦを有することにより、裏側主表面Ｓ２に対して段差を有するマークＭＫが形成される。このようにマークＭＫが裏側主表面Ｓ２に対して段差を有するのは、高密度プラズマ絶縁膜ＨＰが溝部ＤＴＲの内部底面を覆うように形成されるためである。
【００７８】
またマークＭＫ以外の領域においては裏側主表面Ｓ２が露出する。図１５〜図１７の工程により、半導体基板ＳＵＢのうち、対向主表面Ｓ３から裏側主表面Ｓ２までの領域が除去される。
【００７９】
図１８を参照して、マークＭＫの深部表面ＤＳＦおよび裏側主表面Ｓ２を覆うように、まず薄いシリコン酸化膜ＦＯｘが形成される。次に薄いシリコン酸化膜ＦＯｘを覆うように、反射防止膜ＡＲＣ、層間絶縁層ＩＩ、遮光膜ＬＳＦがこの順に積層される。
【００８０】
反射防止膜ＡＲＣは、薄いシリコン酸化膜ＦＯｘと、シリコン酸化膜からなる層間絶縁層ＩＩとの間に挟まれており、たとえばシリコン窒化膜や、金属酸化膜などの、屈折率の値がシリコン単結晶の屈折率とシリコン酸化膜の屈折率との中間の値を有する材質により構成される。
【００８１】
たとえば反射防止膜ＡＲＣが配置されなければ、層間絶縁層ＩＩおよび薄いシリコン酸化膜ＦＯｘ（シリコン酸化膜）とその下の半導体層ＳＬ（シリコン単結晶）との屈折率の差により、当該領域に入射した光は高い割合で反射する。しかし、シリコン窒化膜などの屈折率がシリコン酸化膜とシリコン単結晶との中間の値を有する材質により形成された反射防止膜を有することにより、上記の反射の割合を下げることができる。このため所望の光をより高効率にフォトダイオードＰＤに入射することができる。
【００８２】
また遮光膜ＬＳＦは上記のように、特に周辺回路部への光の乱入を抑制するために形成されており、たとえばアルミニウムやタングステンの薄膜など、フォトダイオードＰＤに照射する光に対して遮光性を有する材料の薄膜により形成されている。
【００８３】
図１９を参照して、遮光膜ＬＳＦは通常の写真製版技術およびエッチングにより、周辺回路部のトランジスタＴＧおよび受光素子形成部のフォトダイオードＰＤの近傍のみに配置されるパターンとなる。
【００８４】
図２０を参照して、図１９までの工程により形成された層間絶縁層ＩＩおよび遮光膜ＬＳＦを覆うように平坦化層ＦＦが形成される。平坦化層ＦＦは、たとえばＳＯＧ（Spin On Glass）のような塗布系のシリコン酸化膜を層間絶縁層ＩＩおよび遮光膜ＬＳＦの上面に塗布し、これを回転させることにより形成される。上記回転による形成後の平坦化層ＦＦの上面Ｓ４は、凹凸が減少して平坦になる。
【００８５】
なお図７の半導体装置ＤＥＶの概略断面図においては、半導体基板ＳＵＢの裏側主表面Ｓ２とマークＭＫの深部表面ＤＳＦとを覆うように平坦化層ＦＦが形成されている。しかし図７の平坦化層ＦＦは、図２０に示す薄いシリコン酸化膜ＦＯｘ、反射防止膜ＡＲＣ、層間絶縁層ＩＩ、遮光膜ＬＳＦおよび平坦化層ＦＦをまとめて簡略化したものである。
【００８６】
このとき、深部表面ＤＳＦが裏側主表面Ｓ２に対して表側主表面Ｓ１側に窪むように形成されており、かつ図２０の平坦化層ＦＦ（図１８において形成される各層と図２０の工程において形成される平坦化層ＦＦとの双方を含むものであり、図７における平坦化層ＦＦと同じ）はその上面が平坦となるように形成される。このため、深部表面ＤＳＦの上面に接する平坦化層ＦＦ（図７参照）は、マークＭＫ以外の領域（たとえばフォトダイオードＰＤの真上の裏側主表面Ｓ２）の上部に接する平坦化層ＦＦよりも厚くなるように形成されることが好ましい。
【００８７】
図２１を参照して、受光素子形成部の平坦化層ＦＦの上面Ｓ４上に、カラーフィルタＦＬＴおよびオンチップレンズＬＮＳが形成される。これらが形成される位置は、平坦化層ＦＦの上方からマークＭＫを視認することにより調整される。このようにして、受光素子形成部のフォトダイオードＰＤと平面的に重なる位置に、受光レンズとしてのオンチップレンズＬＮＳが形成される。
【００８８】
次に、本実施の形態の作用効果について説明する。
まず、たとえば本実施の形態においては、半導体層ＳＬの内部（溝部ＤＴＲの内部）のマークＭＫ（の全体）が、半導体層ＳＬと同じシリコンにより形成されている。このため、半導体層ＳＬとマークＭＫとの熱膨張係数の差が小さく、半導体装置ＤＥＶのプロセス中の熱処理の際にマークＭＫの体積が異常に膨張してその近傍の半導体層ＳＬに圧縮ストレス（熱応力）を生じる不具合を抑制することができる。また上記の圧縮ストレス（熱応力）を抑制する結果、半導体層ＳＬを構成するシリコン単結晶の結晶欠陥の発生を抑制し、さらにそれに起因する漏れ電流や耐圧不良などを抑制することもできる。
【００８９】
たとえばシリコンからなる半導体層に形成された溝部内に、シリコン酸化膜またはシリコン窒化膜を埋め込んで裏面側から光学的に視認可能なマークを形成する場合には、半導体層とマークとの光学的性質、すなわち屈折率および反射率の差を利用してマークを視認することができる。しかしながらこの場合、半導体層とマークとの材質が異なるために、上記の圧縮ストレス（熱応力）が生じる可能性がある。この圧縮ストレスは、マークの近傍の半導体層を構成するシリコン単結晶に積層欠陥などの結晶欠陥を発生させ、固体撮像素子に漏れ電流や耐圧不良を引き起こす可能性がある。しかし本実施の形態（図７の構成）においては上記のような不具合を抑制することができる。
【００９０】
次に、図２２（Ａ）、（Ｂ）を参照して、これらはいずれも図７に示す半導体装置ＤＥＶが示す領域に対して図１６の下地基板ＳＳＬを除去する工程を行なった後の態様を示す概略断面図である（たとえば金属配線ＬＥや高密度プラズマ絶縁膜ＨＰなど、一部の構成要素の図示が省略されている）。図２２（Ｂ）は図７と同様に、マークＭＫが半導体層ＳＬの裏側主表面Ｓ２に対して表側主表面Ｓ１側に窪んだ深部表面ＤＳＦを有するのに対し、図２２（Ａ）のマークＭＫは半導体層ＳＬの裏側主表面Ｓ２に対して上面Ｓ５側に突起し、絶縁膜層Ｏｘの内部に達するような突起部ＰＲを有する。
【００９１】
この点において、図２２（Ａ）と図２２（Ｂ）とは互いに異なっているが、他の点は図２２（Ａ）、（Ｂ）のいずれも同様である。たとえば図２２（Ａ）、（Ｂ）においてはいずれも半導体層ＳＬはシリコン単結晶からなり、マークＭＫは多結晶シリコンなどシリコンを有する材料により形成されている。
【００９２】
上記のように本実施の形態においては、図１６の工程において、下地基板ＳＳＬが段階的に除去されて絶縁膜層Ｏｘが露出する加工がなされる。このときたとえば溝部ＤＴＲの内部の、最終的にマークＭＫとなる領域の近傍の絶縁膜層Ｏｘに欠陥があれば、絶縁膜層Ｏｘを露出するためのウェットエッチングを行なうアルカリ溶液が当該欠陥から絶縁膜層Ｏｘの内部に浸み込むことがある。
【００９３】
絶縁膜層Ｏｘの内部に浸み込んだアルカリ溶液は、さらに溝部ＤＴＲ内の多結晶シリコン層ＰＳ１、およびその近傍の半導体層ＳＬをウェットエッチングし、半導体層ＳＬおよびマークＭＫに欠落部を形成する不具合を発生させる。
【００９４】
以上のようなマークＭＫ、半導体層ＳＬの不具合は、特に図２２（Ａ）のようなマークＭＫを有する場合に起こりやすくなる。これは図２２（Ａ）のマークＭＫは突起部ＰＲから絶縁膜層Ｏｘの上面Ｓ５までの距離が短く、上面Ｓ５から浸み込んだアルカリ溶液が容易に突起部ＰＲからマークＭＫに浸み込む構成を有するためである。
【００９５】
一方、図２２（Ｂ）のようにマークＭＫの最上面ＤＳＦが裏側主表面Ｓ２よりも表側主表面Ｓ１側に窪んだ構成を有する場合、図２２（Ａ）の場合に比べて深部表面ＤＳＦから上面Ｓ５までの距離が長くなり、マークＭＫの真上におけるシリコン酸化膜（絶縁膜層Ｏｘ、および図示されない高密度プラズマ絶縁膜ＨＰ）が厚くなる。またマークＭＫの真上におけるシリコン酸化膜は、マークＭＫの真上以外の領域（たとえばフォトダイオードＰＤ上）におけるシリコン酸化膜よりも厚くなる。
【００９６】
このため上面Ｓ５の上方からのアルカリ溶液が絶縁膜層Ｏｘの内部に浸み込んだとしても、これがマークＭＫに達する可能性を低減することができる。したがって本実施の形態のようなマークＭＫを用いることにより、欠陥部からのウェットエッチング液の浸食によるマークＭＫへのダメージを抑制することができる。
【００９７】
また本実施の形態のマークＭＫの深部表面ＤＳＦは、深部表面被覆層としての薄いシリコン酸化膜ＦＯｘに覆われている。このため、薄いシリコン酸化膜ＦＯｘおよびその上の平坦化層ＦＦなどは、これらが形成される図１８の工程以降において、また半導体装置ＤＥＶが完成して実使用される際においても、マークＭＫを浸食から保護する役割を有する。
【００９８】
また本実施の形態の溝部ＤＴＲは、半導体層ＳＬ内を表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に、表側主表面Ｓ１から裏側主表面Ｓ２まで貫通するように形成される。その結果、深部表面ＤＳＦと裏側主表面Ｓ２と、溝部ＤＴＲのエッジ部とにより段差が形成される。
【００９９】
このため溝部ＤＴＲのエッジを平面的に視認することにより、主表面Ｓ２と深部表面ＤＳＦとの段差を視認することが容易にできる。したがって、たとえマークＭＫと半導体層ＳＬとがともにシリコンからなり、半導体層ＳＬの内部に埋め込まれるようにマークＭＫが形成されていても、マークＭＫを容易に視認することができる。
【０１００】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、マークＭＫの構成において異なっている。以下、図２３を参照しながら、本実施の形態の半導体装置について説明する。
【０１０１】
図２３においては、図７と同様に、受光素子形成部における受光素子と、マーク形成部におけるマークとが、単一の図にまとめて示されている。図２３を参照して、実施の形態２の半導体装置ＤＥＶは、基本的に実施の形態１の半導体装置ＤＥＶと同様の構成を有しているが、マークＭＫが、多結晶シリコン層ＰＳ１からなる第１領域と、多結晶シリコン層ＰＳ１の側面の少なくとも一部を覆う薄いシリコン酸化膜ＦＯｘからなる第２領域とにより構成されている。
【０１０２】
具体的には、マークＭＫは、溝ＤＴＲ内に配置されており、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延在する第１領域としての多結晶シリコン層ＰＳ１と、シリコン酸化膜ＦＯｘの第２領域とを有している。第１領域（多結晶シリコン層ＰＳ１）は表側主表面Ｓ１を始点として、深部表面ＤＳＦを終点とするように延びている。
【０１０３】
この第１領域の表側主表面Ｓ１から深部表面ＤＳＦまで延びる外側の側面のうち、表側主表面Ｓ１から深部表面ＤＳＦの少し手前までの領域（すなわち多結晶シリコン層ＰＳ１の側面のうち表側主表面Ｓ１に近い領域）を覆うように、第２領域としての薄いシリコン酸化膜ＦＯｘが形成されている。この薄いシリコン酸化膜ＦＯｘはたとえばＴＥＯＳ（Tetraethyl orthosilicate）酸化膜であることが好ましいがこれに限られない。なお第２領域はシリコン酸化膜に限らず、たとえばシリコン窒化膜など他の絶縁膜材料であってもよい。
【０１０４】
なお図２３においては、多結晶シリコン層ＰＳ１の表側主表面Ｓ１から深部表面ＤＳＦまで延びる側面の一部の（すなわち深部表面ＤＳＦ近傍の側面を除く）領域を覆うように、薄いシリコン酸化膜ＦＯｘが形成されている。しかし多結晶シリコン層ＰＳ１の側面の全体を覆うように薄いシリコン酸化膜ＦＯｘが形成されてもよい。
【０１０５】
図２３の平坦化層ＦＦは実施の形態１と同様に、実際には薄いシリコン酸化膜ＦＯｘ、反射防止膜ＡＲＣ、層間絶縁層ＩＩ、遮光膜ＬＳＦおよび平坦化層ＦＦをまとめて簡略化したものである（図２０参照）が、この平坦化層ＦＦは、裏側主表面Ｓ２およびマークＭＫを覆うように形成されている。すなわち平坦化層ＦＦは、多結晶シリコン層ＰＳ１と薄いシリコン酸化膜ＦＯｘとを覆うように形成されている。
【０１０６】
また深部表面ＤＳＦ（マークＭＫ）の上部に接する平坦化層ＦＦは、マークＭＫ以外の領域（たとえばフォトダイオードＰＤの真上の裏側主表面Ｓ２）の上部に接する平坦化層ＦＦよりも厚いことが好ましい。
【０１０７】
図２３の構成は以上の各点において図７の構成と異なっており、他の各点においては図７の構成と同様であるため、その説明を繰り返さない。
【０１０８】
次に、図２４〜図２８を参照して、本実施の形態に係る半導体装置ＤＥＶの製造方法を、マークＭＫの製造方法を中心に説明する。
【０１０９】
図２４を参照して、図８と同様のいわゆるＳＯＩ基板としての半導体基板ＳＵＢが準備され、溝部ＤＴＲが形成される。溝部ＤＴＲは図８の工程と同様のエッチングにより形成されるが、溝部ＤＴＲを形成する際には、ほぼ裏側主表面Ｓ２に達するように（ほぼ裏側主表面Ｓ２で止まるように）エッチングされることが好ましい。したがって、溝部ＤＴＲの内部底面は裏側主表面Ｓ２とほぼ同じ高さ（ツライチ）になるように形成される。
【０１１０】
図２５を参照して、シリコン酸化膜ＨＯｘの最上面を覆うように、溝部ＤＴＲの内周壁面に、薄いシリコン酸化膜ＦＯｘ（絶縁膜）が形成される。この薄いシリコン酸化膜ＦＯｘはたとえばＴＥＯＳ酸化膜であり、０．０５μｍ以上０．２μｍ以下（より好ましくは０．１μｍ）とすることが好ましい。次にシリコン酸化膜ＨＯｘ上の上記シリコン酸化膜ＦＯｘを覆い、かつ溝部ＤＴＲの内部に埋め込むように、多結晶シリコン層ＰＳ１などの半導体膜（シリコンの薄膜）が形成される。その後シリコン酸化膜ＨＯｘ、およびその最上面の上の薄いシリコン酸化膜ＦＯｘ、多結晶シリコン層ＰＳ１はエッチバックにより除去される。以上により溝部ＤＴＲの内部にシリコン酸化膜ＦＯｘおよび多結晶シリコン層ＰＳ１が残ったものが形成され、表側主表面Ｓ１が露出する。
【０１１１】
図２６を参照して、表側主表面Ｓ１上に、図１３および図１４と同様の処理がなされる。
【０１１２】
図２７を参照して、まず図１５と同様の工程により、下地基板ＳＳＬが除去される。次に図１６と同様にシリコン酸化膜からなる絶縁膜層Ｏｘが除去されるが、このとき同時に、シリコン酸化膜からなる薄いシリコン酸化膜ＦＯｘの一部が除去される。ここでは特に、裏側主表面Ｓ２に近い領域のシリコン酸化膜ＦＯｘが、絶縁膜層Ｏｘとともに除去される。このとき、溝部ＤＴＲの内部の多結晶シリコン層ＰＳ１の延在する側面を覆うシリコン酸化膜ＦＯｘの一部（特に裏側主表面Ｓ２に近い領域のもの）が除去されてもよい。多結晶シリコン層ＰＳ１の側面を覆うシリコン酸化膜ＦＯｘの一部が除去されることにより、多結晶シリコン層ＰＳ１の裏側主表面Ｓ２に沿う方向に広がる裏側主表面Ｓ２に最も近い表面は深部表面ＤＳＦとして形成される。この深部表面ＤＳＦは除去されたシリコン酸化膜ＦＯｘの厚みの分だけ裏側主表面Ｓ２よりも表側主表面Ｓ１側に窪んだ位置に配置される。
【０１１３】
図２７の工程により、半導体基板ＳＵＢのうち、対向主表面Ｓ３から裏側主表面Ｓ２までの領域が除去される。また溝部ＤＴＲの内部には、多結晶シリコン層ＰＳ１と薄いシリコン酸化膜ＦＯｘとを有するマークＭＫが形成される。
【０１１４】
図２８を参照して、裏側主表面Ｓ２、およびマークＭＫの深部表面ＤＳＦ、薄いシリコン酸化膜ＦＯｘを覆うように、図１８の工程と同様に、薄いシリコン酸化膜ＦＯｘ、反射防止膜ＡＲＣ、層間絶縁層ＩＩ、遮光膜ＬＳＦがこの順に積層される。以降の工程は図１９〜図２１の工程と同様である。
【０１１５】
次に、本実施の形態の作用効果について説明する。本実施の形態においては実施の形態１の作用効果に加えて以下の作用効果を有する。
【０１１６】
本実施の形態においては、マークＭＫが、半導体層ＳＬと同一の材料（シリコン）からなる多結晶シリコン層ＰＳ１のみならず、これの側面上に、半導体層ＳＬとは異なる材料である薄いシリコン酸化膜ＦＯｘ（たとえばＴＥＯＳ）を有する構成となっている。このため実施の形態１のようにマークＭＫが半導体層ＳＬ（シリコン）内の多結晶シリコン層ＰＳ１のみからなる場合に比べて、マークＭＫの視認による検出が容易になる。
【０１１７】
本実施の形態においては、マークＭＫの製造方法において溝部ＤＴＲの内周壁面に薄いシリコン酸化膜ＦＯｘが形成されることにより、マークＭＫが多結晶シリコン層ＰＳ１およびその側面を覆う薄いシリコン酸化膜ＦＯｘを含む構成となっている。この薄いシリコン酸化膜ＦＯｘにより、上記のようにマークＭＫの視認がより容易になる。
【０１１８】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、マークＭＫの構成において異なっている。以下、図２９を参照しながら、本実施の形態の半導体装置について説明する。
【０１１９】
図２９を参照して、この半導体装置ＤＥＶは、基本的に実施の形態１の半導体装置ＤＥＶと同様の構成を有している。しかし図２９においては、マークＭＫを納める溝部ＤＴＲが、半導体層ＳＬの表側主表面Ｓ１から（表側主表面Ｓ１を始点として）裏側主表面Ｓ２側に向かう方向に延びるものの、裏側主表面Ｓ２に達する途中に底面を有するように形成されている。
【０１２０】
実施の形態１，２のマークＭＫを納める溝部ＤＴＲは、半導体層ＳＬの表側主表面Ｓ１から裏側主表面Ｓ２まで、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に、半導体層ＳＬを貫通するように形成されている。しかし実施の形態３のマークＭＫは、表側主表面Ｓ１から裏側主表面Ｓ２まで、半導体層ＳＬを貫通するように形成されていない。
【０１２１】
図２９の構成は以上の各点において図７の構成と異なっており、他の各点においては図７の構成と同様であるため、その説明を繰り返さない。
【０１２２】
次に、図３０〜図３３を参照して、本実施の形態に係る半導体装置ＤＥＶの製造方法を、マークＭＫの製造方法を中心に説明する。
【０１２３】
図３０を参照して、図８と同様のいわゆるＳＯＩ基板としての半導体基板ＳＵＢが準備され、溝部ＤＴＲが形成される。溝部ＤＴＲは図８の工程と同様のエッチングにより形成されるが、ここでは表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延在する溝部ＤＴＲは、裏側主表面Ｓ２に達することなく、裏側主表面Ｓ２に向かう途中に底面を有するように形成される。
【０１２４】
図３１を参照して、溝部ＤＴＲの内部を充填するように、シリコン酸化膜ＨＯｘの最上の主表面上に多結晶シリコン層ＰＳ１が形成される。
【０１２５】
図３２を参照して、溝部ＤＴＲの内部を残して、多結晶シリコン層ＰＳ１がエッチバックされる。
【０１２６】
図３３を参照して、シリコン酸化膜ＨＯｘが、たとえばフッ酸などの薬液によりエッチング除去される。これ以降は図１３〜図２１と同様の処理がなされる。
【０１２７】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては実施の形態１，２と異なり、マークＭＫの深部表面ＤＳＦから裏側主表面Ｓ２までの領域には半導体層ＳＬが配置される。しかし本実施の形態においても実施の形態１と同様に、マークＭＫが裏側主表面Ｓ２よりも表側主表面Ｓ１側に深部表面ＤＳＦを有するように形成される。このため平坦化層ＦＦの上面Ｓ５（図２９参照）から深部表面ＤＳＦまでの、図の上下方向に関する距離が、上面Ｓ５から裏側主表面Ｓ２までの図の上下方向に関する距離よりも長くなる。したがって実施の形態１，２と同様に、下地基板ＳＳＬを除去する処理を行なう際に欠陥部からのウェットエッチング液（アルカリ溶液）の浸食によるマークＭＫへのダメージを抑制することができる。
【０１２８】
なお実施の形態１，２のように半導体層ＳＬの主表面Ｓ１，Ｓ２間を貫通する溝部ＤＴＲを有する場合には、マークＭＫはこれが形成される半導体層ＳＬと同じシリコンにより形成されているものの、裏側主表面Ｓ２に形成された溝部ＤＴＲの内周壁面を観察することによりマークＭＫを視認することができる。しかし実施の形態３は裏側主表面Ｓ２には溝部ＤＴＲの内周壁面を有さず、かつマークＭＫはこれが形成される半導体層ＳＬと同じシリコンにより形成されている。このため実施の形態３のマークＭＫを、実施の形態１，２と同様に、溝部ＤＴＲの内周壁面を視認することにより視認することは困難である。
【０１２９】
しかし裏側主表面Ｓ２側から、多結晶シリコン層ＰＳ１を構成するシリコンを透過する波長を有する赤外光を照射することにより、半導体層ＳＬの内部に埋め込まれた、半導体層ＳＬと同一材料であるシリコンの多結晶シリコン層ＰＳ１の深部表面ＤＳＦを視認することができる。
【０１３０】
（実施の形態４）
上記の各実施の形態では、製造方法の説明において一例として、マークＭＫの形成後に、表側主表面Ｓ１に素子分離領域ＳＰＴおよびフォトダイオードＰＤなどの各構成要素を形成し、さらに支持基板ＳＳの貼り合わせなどの処理を行なっている。しかしマークＭＫや各構成要素を形成するタイミングはこれに限らず、たとえば素子分離領域ＳＰＴおよびフォトダイオードＰＤは、図１４に示す基板の貼り合わせ工程以前の任意のタイミングで実施可能である。
【０１３１】
図１を再度参照して、上記のように半導体ウェハＳＷに形成された複数のチップ領域ＩＭＣのそれぞれに固体撮像素子が形成される。したがって、まず半導体ウェハＳＷ上において複数のチップ領域ＩＭＣが互いに位置ずれすることなく配置されることが必要である。
【０１３２】
図３４および図３５を参照して、このマークＭＫＣは、この複数のチップ領域ＩＭＣ同士の配置のずれを確認するために用いられる。図３４のマークＭＫＣは図５、図６のマークＭＫＣと類似しているが、個々の矩形状に並んだマークＭＫが２重に配置されている点において図５、図６と異なっている。
【０１３３】
図３４に示す外側の（大きい）矩形を構成する４つのマークＭＫが半導体ウェハＳＷ上の任意の一のチップ領域ＩＭＣの位置を特定するマークであるとすれば、図３４に示す内側の（小さい）矩形を構成する４つのマークＭＫは一のチップ領域ＩＭＣに隣り合う他のチップ領域ＩＭＣの、一のチップ領域ＩＭＣに対する位置合わせずれを検査するためのマーク（位置合わせずれ検査用マーク）である。具体的には、図３４に示すように内側のマークＭＫの矩形状が外側のマークＭＫの矩形状内に納まれば、他のチップ領域ＩＭＣは一のチップ領域ＩＭＣに対して適正な位置に配置されていることを示す。
【０１３４】
以上のように固体撮像素子などを形成する前に、まず半導体ウェハＳＷに対して各チップ領域ＩＭＣを区画するためのマークＭＫ（ＭＫＣ）が必要となる。
【０１３５】
このマークＭＫ（ＭＫＣ）は半導体基板ＳＵＢの表側主表面Ｓ１に、半導体基板ＳＵＢに対する最初の工程として形成される。ここで上記の各実施の形態において説明した裏面加工用のマークＭＫを任意のタイミングで形成できるため、表側主表面Ｓ１のチップ領域ＩＭＣの位置合わせずれ検査用マーク（表側主表面の加工用の第１のマーク）と同時に、実施の形態１〜３のマーク（裏側主表面の加工用の第２のマーク）を形成することができる。
【０１３６】
次に、図３６〜図３８を参照して、本実施の形態の第１例に係るマークＭＫの製造方法を説明する。
【０１３７】
図３６〜図３８においては、マーク形成部を表側マーク形成部と裏側マーク形成部とに分けて示している。表側マーク形成部とは表側主表面Ｓ１の位置合わせずれ検査用マークの形成部を示し、裏側マーク形成部とは実施の形態１〜３のマーク形成部に相当する、裏面加工用のマークの形成部を示す。
【０１３８】
図３６を参照して、たとえば図８の工程と同様に、まず加工が一切なされていない、いわゆるＳＯＩ基板としての半導体基板ＳＵＢが準備され、マスク用のシリコン酸化膜ＨＯｘが形成される。表側マーク形成部と裏側マーク形成部との双方に同時にマークを形成するための溝部ＤＴＲが形成される。
【０１３９】
図３７を参照して、図３６のシリコン酸化膜ＨＯｘが除去される。
図３８を参照して、溝部ＤＴＲの内部にマークＭＫのパターンを形成しつつ、素子分離領域ＳＰＴ、ｐ型ウェル領域ＰＷＬ、ｎ型領域ＮＲなどの各構成要素が形成される。以下の各工程についてはたとえば実施の形態１の製造方法と同様であるため記載を省略する。
【０１４０】
あるいは本実施の形態においては、表側主表面Ｓ１のチップ領域ＩＭＣの位置合わせずれ検査用マーク（表側主表面の加工用の第１のマーク）と、実施の形態１〜３のマーク（裏側主表面の加工用の第２のマーク）とが同一のマークとして形成されてもよい。
【０１４１】
すなわち上記の図３６〜図３８に示す第１例においては表側主表面の加工用のマークと裏側主表面の加工用のマークとが別個のものとして形成されるのに対し、以下に示す第２例においては両者は同一のものとして形成される。
【０１４２】
図３９〜図４１を参照して、本実施の形態の第２例に係るマークＭＫは、上記第１例と同様の手順により形成される。ここでマーク形成部に形成されるマークＭＫは表側加工用としても裏側加工用としても使用可能である。
【０１４３】
本実施の形態の第１例の手順に従えば、たとえば表側主表面の加工用のマークと裏側主表面の加工用のマークとを異なるタイミングで形成する場合に比べて、加工用のフォトマスクの台数を削減することができる。また加工期間を短縮することもできるため、製品の製造コストを削減することができる。
【０１４４】
本実施の形態の第２例の手順に従えば、表側主表面の加工用のマークを裏側主表面の加工用のマークとして共用するため、チップ領域ＩＭＣ（半導体ウェハＳＷ）に対するマークの占有面積を低減することもできる。
【０１４５】
（実施の形態５）
本実施の形態は、実施の形態１と比較して、マークＭＫの構成において異なっている。以下、図４２を参照しながら、本実施の形態の半導体装置について説明する。
【０１４６】
図４２を参照して、本実施の形態の半導体装置ＤＥＶは、基本的に実施の形態１の半導体装置ＤＥＶと同様の構成を有している。しかし図４２においては、半導体層ＳＬ内を表側主表面Ｓ１から裏側主表面Ｓ２まで溝部ＤＴＲが延在しており、溝部ＤＴＲの内部のマークＭＫが、表側主表面Ｓ１から裏側主表面Ｓ２まで延在するように形成されている。
【０１４７】
溝部ＤＴＲは、半導体層ＳＬの表側主表面Ｓ１を始点として裏側主表面Ｓ２を終点とするように、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延びている。このため溝部ＤＴＲは裏側主表面Ｓ２と重なる位置に内部底面を形成している。
【０１４８】
マークＭＫは、シリコン窒化膜ＳＮ（第１のマーク構成部）と埋め込みシリコン酸化膜ＢＯｘ（第２のマーク構成部）とを有している。シリコン窒化膜ＳＮは溝部ＤＴＲの内周壁面に接するように（溝部ＤＴＲの内周壁面を覆うように）形成されている。また埋め込みシリコン酸化膜ＢＯｘは溝部ＤＴＲの内部においてシリコン窒化膜ＳＮを覆いつつ、溝部ＤＴＲの延在する方向に延び、かつ溝部ＤＴＲの内部底面の近傍において延在する方向を１８０度折り返す構成を有している。すなわち主表面Ｓ１から主表面Ｓ２に向かう方向に延びた後、内部底面のシリコン窒化膜ＳＮと接しながらその延在する方向が１８０度折り返され、その後は主表面Ｓ２から主表面Ｓ１に向かう方向に延びる構成を有している。
【０１４９】
図４２（実施の形態５）においては、溝部ＤＴＲは裏側主表面Ｓ２と重なる位置に内部底面を形成している。このためマークＭＫは裏側主表面Ｓ２と重なる位置に端面を形成する。より詳しくは、溝部ＤＴＲの内周壁面を覆うシリコン窒化膜ＳＮは、溝部ＤＴＲ内の埋め込みシリコン酸化膜ＢＯｘと裏側主表面Ｓ２との境界において、埋め込みシリコン酸化膜ＢＯｘの端面に接するように（かつ溝部ＤＴＲの内部底面に接するように）配置されている。
【０１５０】
図４２の構成は以上の各点において図７の構成と異なっており、他の各点においては図７の構成と同様であるため、その説明を繰り返さない。
【０１５１】
次に、図４３〜図５０を参照して、本実施の形態に係る半導体装置ＤＥＶの製造方法を、マークＭＫの製造方法を中心に説明する。
【０１５２】
図４３を参照して、図８と同様のいわゆるＳＯＩ基板としての半導体基板ＳＵＢが準備され、表側主表面Ｓ１のほぼ全面を覆うように（上面に接するように）、たとえば熱酸化法により下地シリコン酸化膜ＤＯｘ（パッド酸化膜）が形成される。次に通常の写真製版技術およびエッチングを用いることにより、下地シリコン酸化膜ＤＯｘ上に、たとえば図示されないシリコン窒化膜などのパターンが形成される。このシリコン窒化膜のパターンをハードマスクとして用い、下地シリコン酸化膜ＤＯｘおよび半導体層ＳＬに対して通常のエッチングを行なうことにより、溝部ＤＴＲが形成される。ここでは溝部ＤＴＲは表側主表面Ｓ１から裏側主表面Ｓ２に達するように形成されることが好ましい。
【０１５３】
図４４を参照して、溝部ＤＴＲの内周壁面および下地シリコン酸化膜ＤＯｘの上面を覆うように、シリコン窒化膜ＳＮおよび埋め込みシリコン酸化膜ＢＯｘがこの順に形成される。シリコン窒化膜ＳＮおよび埋め込みシリコン酸化膜ＢＯｘは溝部ＤＴＲの内部を埋め込むように形成される。
【０１５４】
図４５を参照して、通常の写真製版技術およびエッチングにより、特に周辺回路部および受光素子形成部において素子分離領域が形成される領域の埋め込みシリコン酸化膜ＢＯｘが、開口を形成するように除去される。
【０１５５】
図４６を参照して、図４５の工程において形成された埋め込みシリコン酸化膜ＢＯｘのパターンをマスクとして用い、シリコン窒化膜ＳＮに対して通常のエッチングを行なう。このようにして、下地シリコン酸化膜ＤＯｘの上面に接する加工用窒化膜としてのシリコン窒化膜ＳＮのパターンが形成される。
【０１５６】
図４７を参照して、シリコン窒化膜ＳＮの開口部の真下の下地シリコン酸化膜ＤＯｘが、たとえばウェット酸化により成長して厚い酸化膜となり、素子分離領域ＳＰＴとして形成される。
【０１５７】
図４８を参照して、溝部ＤＴＲの内部を残して、埋め込みシリコン酸化膜ＢＯｘ、シリコン窒化膜ＳＮおよび下地シリコン酸化膜ＤＯｘがエッチバックされる。また素子分離領域ＳＰＴは、もともと十分な厚みを有するため、特に半導体層ＳＬの内部においてエッチングされずに残る。この処理により、溝部ＤＴＲの内部には、シリコン窒化膜ＳＮと埋め込みシリコン酸化膜ＢＯｘとからなるマークＭＫが形成される。
【０１５８】
図４９および図５０を参照して、以下、基本的に図１２〜図２１の各工程と同様の処理（素子分離領域ＳＰＴの形成は既になされているためそれ以外の処理）がなされる。図４９においてはフォトダイオードＰＤが形成され、半導体基板ＳＵＢのうち対向主表面Ｓ３から裏側主表面Ｓ２までの領域が除去された後の（図１６と同様の）態様を示している。また図５０においてはその後、図１８〜図２１の工程と同様に、オンチップレンズＬＮＳなどが形成された態様を示している。
【０１５９】
次に、本実施の形態の解決しようとする課題、および作用効果について説明する。
マークＭＫが溝部ＤＴＲの内部に埋め込まれたシリコン窒化膜と他の膜との積層膜により形成される場合には、それぞれの膜を形成する工程が必要となることから、製造工程数が非常に多くなり、製造コストを削減することが困難になる。
【０１６０】
しかしながら、マークＭＫが多結晶シリコンなどシリコンにより形成される場合には、これが形成される基板（半導体層ＳＬ）もシリコンで形成されるために両者の光学的性質が同じになり、マークＭＫの視認が困難となる（上記のように特定波長の赤外光を用いて視認する必要がある）。その点、基板（半導体層ＳＬ）がシリコンであればマークＭＫがシリコンと光学的性質の異なる材質により形成されることにより、両者の光学的性質の差異を用いて容易にマークＭＫを視認することができる。
【０１６１】
そこで本実施の形態のように、半導体層ＳＬ（シリコン）とは異なる材質（シリコン酸化膜およびシリコン窒化膜）からなるマークを用いることにより、これを容易に視認することができる。
【０１６２】
また上記のように、本実施の形態においては、マークＭＫを構成するシリコン窒化膜ＳＮは、素子分離領域ＳＰＴを形成するためのシリコン窒化膜ＳＮと同一の層として形成され、マークＭＫを構成する埋め込みシリコン酸化膜ＢＯｘは、シリコン窒化膜ＳＮのパターンを形成するためのパターン（図４５参照）と同一の層として形成される。
【０１６３】
すなわち本実施の形態においては、マークＭＫを形成するために他の構成要素を形成する工程と同時に同一の層として形成するため、たとえばマークＭＫを形成するための成膜工程を他の工程と独立させた場合に比べて、加工用のフォトマスクの台数を削減することができる。また加工期間を短縮することもできるため、製品の製造コストを削減することができる。
【０１６４】
（実施の形態６）
本実施の形態は、実施の形態１と比較して、マークＭＫの構成において異なっている。以下、図５１を参照しながら、本実施の形態の半導体装置について説明する。
【０１６５】
図５１を参照して、本実施の形態の半導体装置ＤＥＶは、基本的に実施の形態５（図４２）の半導体装置ＤＥＶと同様の構成を有している。しかし図５１においては、溝部ＤＴＲが半導体層ＳＬの表側主表面Ｓ１を始点として裏側主表面Ｓ２まで半導体層ＳＬを貫通するように、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延びている。このため裏側主表面Ｓ２と重なる位置には溝部ＤＴＲの内部底面は形成されておらず、裏側主表面Ｓ２上にはシリコン窒化膜ＳＮは形成されていない。
【０１６６】
図５１においては、図４２のマークＭＫと同様に、埋め込みシリコン酸化膜ＢＯｘが溝部ＤＴＲの内部にて延在する方向を１８０度折り返すことによる縦線が中央部に形成されるが、この縦線が主表面Ｓ１から主表面Ｓ２まで延在している。これは後述するように、もともと図４２と同様の構成であったマークＭＫが裏側主表面Ｓ２において切断（シーム）されることによるものである。
【０１６７】
図５１の構成は以上の各点において図４２の構成と異なっており、他の各点においては図７の構成と同様であるため、その説明を繰り返さない。
【０１６８】
次に、図５２〜図５８を参照して、本実施の形態に係る半導体装置ＤＥＶの製造方法を、マークＭＫの製造方法を中心に説明する。
【０１６９】
図５２を参照して、上記の各実施の形態における製造方法とは異なり、表側主表面Ｓ１と、主表面Ｓ１に対向する対向主表面Ｓ３とを有するが、絶縁膜層Ｏｘを有さない半導体基板ＳＵＢが準備される。半導体基板ＳＵＢは、シリコンの単結晶からなる半導体層ＳＬにより構成された通常のシリコン単結晶基板であり、絶縁膜層Ｏｘが埋め込まれたいわゆるＳＯＩ基板ではない。
【０１７０】
この半導体基板ＳＵＢに対して、図４３の工程と同様に下地シリコン酸化膜ＤＯｘのパターンが形成される。このシリコン窒化膜のパターンをハードマスクとして用い、図４３と同様の通常のエッチングにより溝部ＤＴＲが形成される。ここでの半導体基板ＳＵＢには絶縁膜層Ｏｘが形成されないため、図５２における溝部ＤＴＲの上下方向の深さが図４３と同程度になるようにエッチングされる。
【０１７１】
図５３を参照して、図４４の工程と同様に、溝部ＤＴＲの内周壁面および下地シリコン酸化膜ＤＯｘの上面を覆うように、シリコン窒化膜ＳＮおよび埋め込みシリコン酸化膜ＢＯｘがこの順に形成される。シリコン窒化膜ＳＮおよび埋め込みシリコン酸化膜ＢＯｘは溝部ＤＴＲの内部を埋め込むように形成される。
【０１７２】
図５４〜図５７を参照して、図４５〜図４８の工程と同様の処理がなされる。
図５７の工程の後、以下、基本的に図１２〜図２１の各工程と同様の処理（素子分離領域ＳＰＴの形成は既になされているためそれ以外の処理）がなされ、図４９および図５０に示すようにフォトダイオードＰＤが形成され、オンチップレンズＬＮＳなどが形成される。
【０１７３】
ここで図４９の工程と同様に、半導体基板ＳＵＢのうち対向主表面Ｓ３から、少なくとも溝部ＤＴＲの内部底面を覆うシリコン窒化膜ＳＮまでの領域が除去され、裏側主表面Ｓ２が露出された半導体層ＳＬとして形成され、マークＭＫが形成される。ここでたとえば溝部ＤＴＲの内部底面を覆うシリコン窒化膜ＳＮに達したところで除去が終了すれば、溝部ＤＴＲ内の埋め込みシリコン酸化膜ＢＯｘは図４２（図４９）と同様の態様となるように形成される。しかしこれを溝部ＤＴＲの内部底面よりもさらに表側主表面Ｓ１側まで（埋め込みシリコン酸化膜ＢＯｘの折り返し縦線の端部以上まで）除去すれば、図５１に示すように上記折り返し縦線が半導体層ＳＬを貫通する態様となる。
【０１７４】
次に、本実施の形態の作用効果について説明する。
本実施の形態のように、いわゆるＳＯＩ基板ではなく通常のシリコン単結晶の半導体基板ＳＵＢを用いた場合においても、実施の形態５のマークＭＫの製造方法（図５４〜図５７参照）と同様に、マークＭＫが他の構成要素を形成する工程と同時に同一の層として形成される。
【０１７５】
このため、たとえばマークＭＫを形成するための成膜工程を他の工程と独立させた場合に比べて、加工用のフォトマスクの台数を削減することができる。また加工期間を短縮することもできるため、製品の製造コストを削減することができる。
【０１７６】
また本実施の形態のマークＭＫはシリコン窒化膜ＳＮおよびシリコン酸化膜ＢＯｘと、これが形成される半導体層ＳＬを構成するシリコンとは異なる材質により形成されている。このためマークＭＫをより容易に視認することができる。
【０１７７】
最後に、一実施の形態の要点について説明する。
図５８を参照して、表側主表面Ｓ１と、表側主表面に対向する裏側主表面Ｓ２とを有する半導体層ＳＬと、半導体層ＳＬ内に形成され、光電変換が行なわれる複数のフォトダイオードＰＤと、フォトダイオードＰＤに光を供給するオンチップレンズＬＮＳと、半導体層ＳＬの内部に形成されるマークＭＫとを備える。マークＭＫは、表側主表面Ｓ１から裏側主表面Ｓ２に向かう方向に延在する。マークＭＫは、裏側主表面Ｓ２よりも表側主表面Ｓ１側に窪む深部表面ＤＳＦを有するように形成される。深部表面ＤＳＦはシリコンにより形成される。
【０１７８】
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）半導体装置の製造方法は、まず表側主表面と、表側主表面に対向する対向主表面とを有し、内部に表側主表面および対向主表面に沿うように絶縁膜層が埋め込まれた半導体基板が準備される。半導体基板の表側主表面から、表側主表面に対向する絶縁膜層との境界である裏側主表面に向かう方向に、裏側主表面に達するように延在する溝部が形成される。溝部の内部に、溝部の内周壁面を覆うように形成されるシリコン窒化膜からなる第１のマーク構成部と、溝部の内部において第１のマーク構成部を覆うように形成されるシリコン酸化膜からなる第２のマーク構成部とが形成されることにより、第１および第２のマーク構成部からなるマークが形成される。半導体基板のうち、対向主表面から裏側主表面までの領域が除去される。半導体基板の表側主表面と絶縁膜層との間の領域を半導体層として、表側主表面から半導体層内に複数の受光素子が形成される。マークを用いて、受光素子に光を供給する受光レンズが配置される。
【０１７９】
（２）（１）の半導体装置の製造方法において、複数の受光素子を電気的に分離する素子分離領域がさらに形成される。素子分離領域が形成される工程においては、表側主表面の上面に接するパッド酸化膜が形成され、パッド酸化膜の上面に接する加工用窒化膜のパターンが形成される。第１のマーク構成部は加工用窒化膜のパターンと同一の層として形成される。第２のマーク構成部は加工用窒化膜のパターンを形成するためのパターンと同一の層として形成される。
【０１８０】
（３）半導体装置の製造方法は、まず表側主表面と、表側主表面に対向する対向主表面とを有する半導体基板が準備される。表側主表面から対向主表面に向かう方向に、半導体基板の内部に達するように延在する溝部が形成される。溝部の内部に、溝部の内周壁面を覆うように形成されるシリコン窒化膜からなる第１のマーク構成部と、溝部の内部において第１のマーク構成部を覆うように形成されるシリコン酸化膜からなる第２のマーク構成部とが形成される。半導体基板のうち、対向主表面から、少なくとも溝部の底面を覆う第１のマーク構成部までの領域が除去されることにより、第１および第２のマーク構成部からなるマークが形成される。半導体基板内の、半導体層として形成される領域に複数の受光素子が形成される。マークを用いて、半導体層のうち表側主表面に対向する裏側主表面の上に、受光素子に光を供給する受光レンズが配置される。
【０１８１】
（４）（３）の半導体装置の製造方法において、複数の受光素子を電気的に分離する素子分離領域がさらに形成される。素子分離領域が形成される工程においては、表側主表面の上面に接するパッド酸化膜が形成され、パッド酸化膜の上面に接する加工用窒化膜のパターンが形成される。第１のマーク構成部は加工用窒化膜のパターンと同一の層として形成される。第２のマーク構成部は加工用窒化膜のパターンを形成するためのパターンと同一の層として形成される。
【０１８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８３】
ＢＯｘ  埋め込みシリコン酸化膜、ＤＥＶ  半導体装置、ＤＬＲ  ダイシングライン領域、ＤＯｘ  下地シリコン酸化膜、ＤＳＦ  深部表面、ＦＦ  平坦化層、ＦＯｘ  薄いシリコン酸化膜、ＧＥ  ゲート電極、ＨＰ  高密度プラズマ絶縁膜、ＩＩ  層間絶縁層、ＩＭＣ  チップ領域、ＬＥ  金属配線、ＬＳＦ  遮光膜、ＭＫ，ＭＫＣ  マーク、Ｏｘ  絶縁膜層、ＰＤ  フォトダイオード、ＰＨＲ  フォトレジスト、ＰＲ  突起部、ＰＳ１  多結晶シリコン層、Ｓ１  表側主表面、Ｓ２  裏側主表面、Ｓ３  対向主表面、ＳＬ  半導体層、ＳＮ  シリコン窒化膜、ＳＰＴ  素子分離領域、ＳＳ  支持基板、ＳＳＬ  下地基板、ＳＴＫ１，ＳＴＫ２  接着層、ＳＷ  半導体ウェハ、ＴＧ  転送トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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