(57)【要約】【課題】パッド電極の平面サイズを縮小しつつ、パッド電極と接続される配線のインピーダンスを低減する。【解決手段】第１及び第２のパッド電極１２０ｂと、第１及び第２のパッド電極１２０ｂを覆うように設けられ、第１及び第２のパッド電極１２０ｂに共通接続されたバンプ電極１１０ｂとを備える。【選択図】図７
2014179362.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線層に形成された第１のパッド電極と、
第２の配線層に形成された第２のパッド電極と、
前記第１及び第２のパッド電極を覆うように設けられ、前記第１及び第２のパッド電極に共通接続された第１のバンプ電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１のパッド電極は、前記第１の配線層に形成された第１の配線に設けられ、
前記第２のパッド電極は、前記第２の配線層に形成された第２の配線に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線層と前記第２の配線層は同じ配線層であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の配線は、前記同じ配線層において、前記第２の配線とは分離して設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の配線と前記第２の配線は、前記同じ配線層とは異なる配線層を介して短絡されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２の配線は電源配線であることを特徴とする請求項２に記載の半導体装置。
【請求項７】
第３のパッド電極と、
前記３のパッド電極を覆うように設けられ、前記第３のパッド電極に接続された第２のバンプ電極と、をさらに備え、
前記第３のパッド電極の平面サイズは、前記第１及び第２のパッド電極の平面サイズよりも大きいことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１及び第２の配線層は、最上層の配線層であることを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記第１の配線及び前記第２の配線の間に形成された第３の配線を含み、前記第１のバンプ電極は前記第３の配線を跨いで前記第１及び第２のパッド電極を接続していることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
最上層の配線層を覆う絶縁膜と、
前記最上層の配線層の一部を構成し、前記絶縁膜に形成された第１及び第２の開口部を介して露出された第１及び第２のパッド電極と、
前記第１及び第２のパッド電極を共に覆うように設けられ、前記第１及び第２のパッド電極に共通接続された第１のバンプ電極と、を備えることを特徴とする半導体チップと、
前記半導体チップが搭載された配線基板と、を備え、
前記配線基板は、絶縁基材と、前記絶縁基材の一方の表面に設けられ前記第１のバンプ電極に接合された第１の接続電極と、を含むことを特徴とする半導体装置。
【請求項１１】
前記半導体チップは、前記絶縁膜に形成された第３の開口部を介して露出された第３のパッド電極と、前記３のパッド電極を覆うように設けられ、前記第３のパッド電極に接続された第２のバンプ電極と、をさらに含み、
前記配線基板は、前記絶縁基材の前記一方の表面に設けられ前記第２のバンプ電極に接合された第２の接続電極と、前記絶縁基材の他方の表面に設けられた複数の外部端子とを含み、
前記第２の接続電極は前記配線基板内の配線にて前記複数の外部端子のいずれかに電気的に接続され、
前記第１の接続電極は前記配線基板内の配線では前記複数の外部端子のいずれにも電気的に接続されていないことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第３のパッド電極の平面サイズは、前記第１及び第２のパッド電極の平面サイズよりも大きいことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記半導体チップは、前記絶縁膜に形成された第４の開口部を介して露出された第４のパッド電極と、前記第４のパッド電極を覆うように設けられた第３のバンプ電極をさらに含み、
前記配線基板は、前記絶縁基材の一方の表面に設けられ前記第３のバンプ電極に接続された第３の接続電極と、前記第１の接続電極と第３の接続電極とを電気的に接続する配線をさらに含むことを特徴とする、請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記半導体チップは、前記最上層の配線層において前記第１及び第２のパッド配線の間に形成された配線を含み、前記第１のバンプ電極は前記配線を跨いで前記第１及び第２のパッド電極を接続していることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、主面上にバンプ電極が設けられた半導体チップを備える半導体装置に関する。
【背景技術】
【０００２】
多くの半導体装置は、半導体チップとこれを収容するパッケージによって構成されるが、このようなパッケージの一種として、フリップチップパッケージと呼ばれるパッケージが存在する（特許文献１参照）。フリップチップパッケージにおいては、リジッドな配線基板上に半導体チップがフリップチップ方式で搭載される。搭載される半導体チップは、フリップチップ接続を可能とするためその主面にあらかじめバンプ電極を形成しておく必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４６７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バンプ電極の下地には、配線の一部が拡大されてなるパッド電極が配置される。通常、パッド電極は、多数のパッド電極が配置されるパッドエリアに纏めて配置されるが、パッドエリアではない半導体チップの任意のエリアにパッド電極を配置する場合、パッド電極の面積によって当該エリアに形成すべき他の配線が圧迫される。このため、パッドエリア以外の任意のエリアにパッド電極を配置する場合、当該エリアに形成される他の配線がパッド電極と干渉しないよう、レイアウトを工夫する必要があった。このような問題を回避するためには、パッド電極の面積を微小サイズとする方法が考えられるが、この場合には、バンプ電極の大きさをパッド電極ほど小さくできないため、個々のパッド電極に対して設けられるバンプ電極の数が不足し、当該パッド電極と接続された配線のインピーダンスが高くなってしまうこととなる。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、第１の配線層に形成された第１のパッド電極と、第２の配線層に形成された第２のパッド電極と、前記第１及び第２のパッド電極を覆うように設けられ、前記第１及び第２のパッド電極に共通接続された第１のバンプ電極と、を備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、最上層の配線層を覆う絶縁膜と、前記最上層の配線層の一部を構成し、前記絶縁膜に形成された第１及び第２の開口部を介して露出された第１及び第２のパッド電極と、前記第１及び第２のパッド電極を共に覆うように設けられ、前記第１及び第２のパッド電極に共通接続された第１のバンプ電極と、を備えることを特徴とする半導体チップと、前記半導体チップが搭載された配線基板と、を備え、前記配線基板は、絶縁基材と、前記絶縁基材の一方の表面に設けられ前記第１のバンプ電極に接合された第１の接続電極と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、パッド電極の面積を微小サイズとした場合であっても、配線のインピーダンスを低減することが可能となる。これにより、他の配線をほとんど圧迫することなく、パッドエリアではない半導体チップの任意のエリアにパッド電極を配置することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】半導体チップ１００に設けられたバンプ電極１１０のレイアウトを説明するための略平面図である。
【図３】パッド電極１２０を示す略平面図である。
【図４】図２に示すＡ−Ａ'線に沿った略断面図である。
【図５】バンプ電極１１０ａ〜１１０ｃの形状を説明するための略平面図である。
【図６】図５に示すＣ−Ｃ'線に沿った略断面図である。
【図７】パッド電極１２０ｂと最上層の配線層との関係の第１の例を説明するための模式的な平面図である。
【図８】パッド電極１２０ｂと最上層の配線層との関係の第２の例を説明するための模式的な平面図である。
【図９】図８に示すＤ−Ｄ'線に沿った断面図である。
【図１０】バンプ電極１１０Ｘの形状を示す略断面図である。
【図１１】はんだ層１１３が溶融した状態を説明するための略断面図である。
【図１２】バンプ電極１１０Ｘの変形例の形状を示す略断面図である。
【図１３】バンプ電極１１０Ｘの別の変形例の形状を示す略断面図である。
【図１４】バンプ電極１１０ａの第１の変形例の形状を示す略断面図である。
【図１５】バンプ電極１１０ａの第２の変形例の形状を示す略断面図である。
【図１６】絶縁基材２１０の一方の表面２１０ａに形成された導電パターンを説明するための略平面図である。
【図１７】絶縁基材２１０の他方の表面２１０ｂに設けられた外部端子２６０のレイアウトの一例を示す図である。
【図１８】半導体チップ１００と配線基板２００との接続関係の一例を説明するための模式図である。
【図１９】半導体チップ１００と配線基板２００との接続関係の他の例を説明するための模式図である。
【図２０】バンプ電極１１０の作製工程を説明するための工程図である。
【図２１】バンプ電極１１０の作製工程を説明するための工程図である。
【図２２】配線基板２００に半導体チップ１００をフリップチップ実装する工程を説明するための工程図である。
【図２３】第２の実施形態にて用いる半導体チップ１００ｂの構造を説明するための略断面図である。
【図２４】半導体装置２０の構造を説明するための略断面図である。
【図２５】半導体チップ１００ｂの裏面バンプ１７０ｃをブリッジ配線２９０ａによって短絡した例を説明するための略平面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１１】
図１に示すように、本実施形態による半導体装置１０は、半導体チップ１００と、半導体チップ１００がフリップチップ実装された配線基板２００とを備えている。半導体チップ１００は、シリコン（Ｓｉ）などからなる半導体基板上にトランジスタなどの素子が多数集積されてなる１チップのデバイスである。半導体チップ１００の種類については特に限定されず、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ系デバイスであっても構わないし、ＣＰＵ（Central Processing Unit）などのロジック系デバイスであっても構わないし、センサなどのアナログ系デバイスであっても構わない。
【００１２】
配線基板２００は配線構造体として機能する回路基板であり、例えば０．２ｍｍ厚のガラスエポキシならなる絶縁基材２１０と、絶縁基材２１０の一方の表面２１０ａに形成された接続電極２２０と、絶縁基材２１０の他方の表面２１０ｂに形成されたランドパターン２３０とを備える。接続電極２２０とランドパターン２３０とは、絶縁基材２１０に設けられた配線パターン２４０を介して相互に接続されている。配線パターン２４０は、絶縁基材２１０の一方又は他方の表面に形成されていても構わないし、絶縁基材２１０の内層に形成されていても構わない。絶縁基材２１０の一方及び他方の表面のうち、接続電極２２０やランドパターン２３０が形成されていない部分は、ソルダーレジスト２５０によって覆われている。接続電極２２０は、半導体チップ１００に設けられたバンプ電極１１０が接合される電極である。また、ランドパターン２３０には、はんだボールからなる外部端子２６０が接続される。そして、配線基板２００と半導体チップ１００との間にはアンダーフィル２７０が充填され、さらに半導体チップ１００を覆うように封止樹脂２８０が設けられる。
【００１３】
本実施形態においては、半導体チップ１００に４種類のバンプ電極１１０が設けられている。１種類目のバンプ電極１１０ａは、半導体チップ１００の略中央領域に設けられており、配線パターン２４０を介して外部端子２６０に電気的に接続されている。２種類目のバンプ電極１１０ｂは、半導体チップ１００の外周領域近傍に設けられており、配線パターン２４０を介して外部端子２６０に電気的に接続されている。３種類目のバンプ電極１１０ｃは、半導体チップ１００の外周領域近傍に設けられているが、いずれの外部端子２６０にも電気的に接続されていない。４種類目のバンプ電極１１０ｄは、半導体チップ１００の外周領域近傍に設けられたダミーのバンプ電極であり、いずれの外部端子２６０にも電気的に接続されていない。図１に示すように、バンプ電極１１０ａ〜１１０ｃの下地にはパッド電極１２０が設けられている一方、ダミーのバンプ電極１１０ｄに対応するパッド電極は設けられておらず、半導体チップ１００の最表層を覆う保護膜１３０の上面に形成されている。詳細については後述するが、バンプ電極１１０ｂ，１１０ｃの下地には、それぞれ２つの微小なパッド電極１２０が割り当てられている。
【００１４】
図２は、半導体チップ１００に設けられたバンプ電極１１０のレイアウトを説明するための略平面図である。また、図３は、バンプ電極１１０の下地となるパッド電極１２０を示す略平面図である。図４は、図２に示すＡ−Ａ'線に沿った略断面図である。
【００１５】
図２に示すように、バンプ電極１１０ａは、半導体チップ１００のＹ方向における略中央部においてＸ方向に２列に配列されている。より具体的に説明すると、半導体チップ１００の主面は、Ｘ方向に平行に延在する第１及び第２の辺Ｌ１，Ｌ２と、Ｙ方向に平行に延在する第３及び第４の辺Ｌ３，Ｌ４とを有し、第１のバンプ電極１１０ａは第３の辺Ｌ３のＹ方向における略中央部と、第４の辺Ｌ４のＹ方向における略中央部との間において、Ｘ方向に２列に配列されている。バンプ電極１１０ａは、信号の入出力や外部電源電位の供給に用いられる。図２〜図４に示すように、バンプ電極１１０ａに対応するパッド電極１２０ａはそれぞれ１個であり、バンプ電極１１０ａよりもやや平面サイズが大きい。
【００１６】
一方、バンプ電極１１０ｂ〜１１０ｄは、半導体チップ１００の外周領域近傍に配列されている。つまり、バンプ電極１１０ｂ〜１１０ｄは、第１及び第２の辺Ｌ１，Ｌ２に沿ってＸ方向に配列されている。バンプ電極１１０ｂは外部電源電位の供給に用いられ、バンプ電極１１０ｃは後述するブリッジ配線への接続に用いられる。図３及び図４に示すように、バンプ電極１１０ｂ，１１０ｃに対応するパッド電極１２０ｂ，１２０ｃはそれぞれ２個であり、対応するバンプ電極１１０ｂ，１１０ｃよりも平面サイズが小さい。これらバンプ電極１１０ｂ，１１０ｃは、上述した機能の他、半導体チップ１００と配線基板２００との接合強度を高める役割も果たす。
【００１７】
つまり、シリコンなどからなる半導体チップ１００と樹脂などからなる配線基板２００は互いに熱膨張率が大きく異なるため、温度が変化すると配線基板２００に反りが生じ、配線基板２００から半導体チップ１００が剥がれてしまうおそれがある。このような現象を防止すべく、剥がれが生じやすい半導体チップ１００の外周領域近傍にバンプ電極１１０ｂ，１１０ｃを配置することによって、両者間の接合強度を高めている。尚、ダミーのバンプ電極１１０ｄは、専ら接合強度を高める目的で用いられている。したがって、図３及び図４に示すように、ダミーのバンプ電極１１０ｄに対応するパッド電極は不要である。
【００１８】
図５はバンプ電極１１０ａ〜１１０ｃの形状を説明するための略平面図であり、図６は図５に示すＣ−Ｃ'線に沿った略断面図である。
【００１９】
図５に示すように、バンプ電極１１０ａの平面形状は四角形であるのに対し、バンプ電極１１０ｂ，１１０ｃの平面形状は円形である。図示しないが、ダミーのバンプ電極１１０ｄについても平面形状は円形である。ここで、バンプ電極１１０ａの一辺の長さと、バンプ電極１１０ｂ，１１０ｃの直径はほぼ等しくなるよう設計されている。このため、半導体チップ１００の主面と平行な方向における断面積は、バンプ電極１１０ｂ，１１０ｃよりもバンプ電極１１０ａの方が大きい。このことは、所定の間隔（ピッチ）で配置されている四角形のバンプ電極１１０ａを、バンプ電極１１０ｂ、１１０ｃよりも最密且つ低抵抗で配置できることを意味している。なお、最密配置の場合には、バンプ電極１１０ａの平面形状を四角形とすることが望ましいが、バンプ電極間の寄生容量が大きくなる場合には、五角形以上の多角形、例えば六角形や八角形等の平面形状を持つバンプ電極としても構わない。
【００２０】
また、バンプ電極１１０ａに対応するパッド電極１２０ａはそれぞれ１個である。パッド電極１２０ａの平面形状も四角形であり、そのサイズはバンプ電極１１０ａよりもやや大きい。このため、パッド電極１２０ａの外周部分はバンプ電極１１０ａには覆われていない。これに対し、バンプ電極１１０ｂ，１１０ｃに対応するパッド電極１２０ｂ，１２０ｃはそれぞれ２個である。パッド電極１２０ｂ，１２０ｃの平面形状は四角形であるが、そのサイズはバンプ電極１１０ｂ，１１０ｃよりも小さい。このため、パッド電極１２０ｂ，１２０ｃは全面がバンプ電極１１０ｂ，１１０ｃによって覆われた状態である。以上の構成により、バンプ電極１１０ａとパッド電極１２０ａとの接触抵抗は、バンプ電極１１０ｂ，１１０ｃとパッド電極１２０ｂ，１２０ｃとの接触抵抗よりも低くなるため、パッド電極１２０ａを介した信号の送受信や電源の供給を低抵抗に行うことができる。
【００２１】
パッド電極１２０ａの面積が大きく設計されている一つの理由は、ウェハ状態でのテストを行うためにテスタのプローブを接触可能とするためである。これに対し、パッド電極１２０ｂ，１２０ｃは、ウェハ状態でのテストにおいてプローブを接触させることがないため、その面積が小さく設計されている。また、図３に示すように、パッド電極１２０ｂ，１２０ｃはパッドエリアではない半導体チップ１００の外周領域近傍に配置されており、当該配線層に大面積のパッドを確保することが困難であるという理由も存在する。
【００２２】
上述の通り、バンプ電極１１０ａの平面形状は四角形であるのに対し、バンプ電極１１０ｂ〜１１０ｄの平面形状は円形である。バンプ電極１１０ａの平面形状が四角形である理由は、複数のバンプ電極１１０ａを所定のピッチで配列した場合、半導体チップ１００の主面と平行な方向における断面積を最大とすることができるからである。これにより、バンプ電極１１０ａを介した信号の送受信や電源の供給を低抵抗に行うことが可能となる。これに対し、バンプ電極１１０ｂ〜１１０ｄの平面形状が円形である理由は、接合強度を高めるためである。つまり、バンプ電極１１０ｂ〜１１０ｄの平面形状が四角形であると、配線基板２００に反りが生じた場合、バンプ電極の角の部分に応力が集中し、ここから剥がれが生じやすくなってしまう。これに対し、バンプ電極１１０ｂ〜１１０ｄの平面形状を円形とすれば、特定の箇所に応力が集中しないことから、配線基板２００に反りが生じた場合であっても剥がれが生じにくくなる。このような理由から、バンプ電極１１０ａ〜１１０ｄの平面形状を上記の通りに設計しているのである。尚、バンプ電極１１０ｂ〜１１０ｄの平面形状については円形に限られず、応力集中が生じにくい形状であれば、いずれの形状であっても好ましい。例えば、正六角形や正八角形のように内角がいずれも鈍角である多角形もまた好ましい。
【００２３】
図７は、パッド電極１２０ｂと最上層の配線層との関係の第１の例を説明するための模式的な平面図である。
【００２４】
図７に示す例では、最上層の配線層にＸ方向へ延在する電源配線４１１〜４１３が設けられている。このうち、電源配線４１１，４１３は電源電位ＶＤＤが与えられる配線であり、電源配線４１２は接地電位ＶＳＳが与えられる配線である。このように、電源電位ＶＤＤが与えられる配線と接地電位ＶＳＳが与えられる配線とは、交互に配置されることが多い。
【００２５】
そして、図７に示す例では、電源配線４１２の一部が２箇所のパッド電極１２０ｂとして用いられる。これら２つのパッド電極１２０ｂは、電源配線４１２に沿ってＸ方向に配列されている。電源配線４１２は、パッド電極１２０ｂに相当する箇所において特に配線幅が拡大されておらず、したがって、パッド電極１２０ｂによって他の電源配線４１１，４１３が圧迫されることはない。しかも、１つのバンプ電極１１０ｂに対して２つのパッド電極１２０ｂが割り当てられていることから、パッド電極１２０ｂの平面サイズが微小であっても、接続抵抗を低減することが可能となる。なお、接続抵抗を低減する際には、パッド電極１２０ｂとして、電源配線４１２に沿った方向に延伸した長方形のパッド電極を用いても良い。
【００２６】
図８は、パッド電極１２０ｂと最上層の配線層との関係の第２の例を説明するための模式的な平面図である。また、図９は、図８に示すＤ−Ｄ'線に沿った断面図である。
【００２７】
図８及び図９に示す例では、最上層の配線層にＸ方向へ延在する電源配線４２１〜４２３が設けられている。このうち、電源配線４２１，４２３は接地電位ＶＳＳが与えられる配線であり、電源配線４２２は電源電位ＶＤＤが与えられる配線である。このように、本例においても、電源電位ＶＤＤが与えられる配線と接地電位ＶＳＳが与えられる配線とが交互に配置されている。
【００２８】
そして、図８及び図９に示す例では、電源配線４２１の一部と電源配線４２３の一部がそれぞれパッド電極１２０ｂとして用いられる。これら２つのパッド電極１２０ｂは、電源配線４２２を跨ぐようにＹ方向に配列されている。電源配線４２１，４２３は、パッド電極１２０ｂに相当する箇所において特に配線幅が拡大されておらず、したがって、パッド電極１２０ｂによって他の電源配線４２２が圧迫されることはない。本例においては、異なる２つの電源配線４２１，４２３に対して１つのバンプ電極１１０ｂが割り当てることができる。ここで、異なる２つの電源配線４２１，４２３とは、同電位が与えられる配線であるものの、当該最上層の配線層においては互いに分離して形成された配線である。したがって、より下層に位置する他の配線層においてこれらは短絡されている。
【００２９】
このように、本実施形態によれば、１つのバンプ電極１１０ｂに対して２つのパッド電極１２０ｂを割り当てていることから、パッド電極１２０ｂの平面サイズが微小であっても接続抵抗を低抵抗化することができる。また、図８及び図９に示す例のように、異なる２つの配線に対して１つのバンプ電極１１０ｂを割り当てることも可能となる。
【００３０】
尚、図７及び図８においては、バンプ電極１１０ｂとパッド電極１２０ｂとの関係について説明したが、バンプ電極１１０ｃとパッド電極１２０ｃとの関係についても同様である。
【００３１】
次に、バンプ電極１１０の断面形状について説明する。図６に示すように、バンプ電極１１０ａ〜１１０ｃは、パッド電極１２０ａ〜１２０ｃと接するＵＢＭ（アンダーバリアメタル）層１１１と、ＵＢＭ層１１１上に立設されたピラー部１１２と、ピラー部１１２の上端面１１２ａに設けられたはんだ層１１３とを有する。ＵＢＭ層１１１は例えばＴｉとＣｕの積層膜からなり、ピラー部１１２は例えばＣｕからなる。図６に示すバンプ電極１１０ａ〜１１０ｃは四角柱状又は円柱状であり、したがって、ピラー部１１２の上端面１１２ａと側面１１２ｂとが成す角はほぼ直角である。図示しないが、ダミーのバンプ電極１１０ｄについては、対応するパッド電極１２０が存在しない他は、図６に示したバンプ電極１１０ａ〜１１０ｃと同様の構造を有している。
【００３２】
なお、バンプ電極１１０ａ、１１０ｂ、１１０ｃ、１１０ｄのピラー部１１２をメッキで作る場合には、これらが同時に形成されるため、パッド電極１２０ａ、１２０ｂ、１２０ｃ上に形成されるバンプ電極１１０ａ、１１０ｂ、１１０ｃのピラー部１１２の上端面１１２ａよりも絶縁膜バンプ電極１１０ｄのピラー部１１２の上端面１１２ａの位置が高くなる。この場合、バンプ電極１１０ｄのピラー部１１２は他のバンプ電極１１０ａ、１１０ｂ、１１０ｃのピラー部１１２に対してその直径が小さくなるように形成される。バンプ電極１１０ｄのピラー部１１２の直径が小さく形成されることによって、ピラー部１１２の上端面ａの面積が他のバンプ電極１１０ａ、１１０ｂ、１１０ｃのピラー部１１２の上端部ａの面積よりも小さくなり、この上に形成される半田バンプのリフロー後の高さが低くなり、ピラー部１１２の高さを吸収することができるからである。これによって、リフロー後のはんだ層１１３を含むバンプ電極１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの高さは略同一となる。
【００３３】
図１０は、改良されたバンプ電極１１０Ｘの形状を示す略断面図である。図１０に示すバンプ電極１１０Ｘは断面が逆台形状であり、したがって、ピラー部１１２の上端面１１２ａと側面１１２ｂとが成す角が鋭角とされている。このような形状を有するバンプ電極１１０Ｘを用いれば、半導体チップ１００を配線基板２００にフリップチップ接続する際、リフローにより溶融したはんだ層１１３がピラー部１１２の側面１１２ｂに回り込みにくくなる。溶融したはんだ層１１３は、表面張力によって図１１に示すように半球形に変形するが、はんだ層１１３の厚みが厚い場合、溶融したはんだ層１１３がピラー部１１２の上端面１１２ａからこぼれ、側面１１２ｂに回り込むことがある。しかしながら、上端面１１２ａと側面１１２ｂとが成す角を鋭角としておけば、このようなはんだ層１１３の回り込みが生じにくくなるため、はんだ層１１３のこぼれによる接続不良やショート不良を防止することができる。
【００３４】
尚、上記の効果を得るためには、ピラー部１１２の側面１１２ｂが全体的に傾斜している必要はなく、図１２に示すように、側面１１２ｂのうち上端面１１２ａと接する上部のみが傾斜し、その他の部分は垂直であっても構わない。或いは、図１３に示すように、側面１１２ｂのうち上端面１１２ａと接する上部については上方へ向かうほど径が拡大する方向に傾斜し、側面１１２ｂのうちＵＢＭ層１１１と接する下部については下方へ向かうほど径が拡大する方向に傾斜するスピンドル形状であっても構わない。要するに、ピラー部１１２の上端面１１２ａと、これに接する部分における側面１１２ｂとが成す角が鋭角であれば足りる。
【００３５】
また、バンプ電極１１０ａは、図１４又は図１５に示す形状であっても構わない。すなわち、図１４に示すように、ＵＢＭ層１１１がパッシベーション膜１３１の一部を覆い、且つ、ポリイミド膜１３２とＵＢＭ層１１１が離間した構造であっても構わない。また、図１５に示すように、ＵＢＭ層１１１がパッシベーション膜１３１の一部及びポリイミド膜１３２の一部を覆う構造であっても構わない。なお、パッシベーション膜１３１及びポリイミド膜１３２は、それぞれ絶縁性の保護膜（すなわち絶縁膜）である。
【００３６】
図１６は、絶縁基材２１０の一方の表面２１０ａに形成された導電パターンを説明するための略平面図である。図１６に示す破線１００Ｘは、半導体チップ１００の搭載エリアである。
【００３７】
図１６に示すように、絶縁基材２１０の一方の表面２１０ａには、複数の接続電極２２０と、複数の配線パターン２４０と、２つのブリッジ配線２９０とが設けられている。より具体的に説明すると、接続電極２２０のうち、バンプ電極１１０ａに接合される接続電極２２０ａは、配線パターン２４０を介してスルーホール導体２２１に接続されている。スルーホール導体２２１は、絶縁基材２１０を貫通して設けられた導体であり、絶縁基材２１０の他方の表面２１０ｂに設けられたランドパターン２３０及び外部端子２６０に接続される。
【００３８】
図１７は、絶縁基材２１０の他方の表面２１０ｂに設けられた外部端子２６０のレイアウトの一例を示す図である。図１７に示すように、絶縁基材２１０の他方の表面２１０ｂには、スルーホール導体２２１とランドパターン２３０（外部端子２６０）とを接続する配線パターン２４０が設けられている。
【００３９】
図１６に戻って、接続電極２２０のうち、バンプ電極１１０ｃに接合される接続電極２２０ｃは、ブリッジ配線２９０を介して共通接続されている。ブリッジ配線２９０は、他の配線パターン２４０に接続されておらず、したがって、いずれの外部端子２６０にも接続されない。このようなブリッジ配線２９０により、複数のバンプ電極１１０ｃは互いに電気的に短絡されることになる。
【００４０】
尚、バンプ電極１１０ｂやダミーのバンプ電極１１０ｄについては、絶縁基材２１０の一方の表面２１０ａに設けられた大面積の電源パターン２４１に直接接続される。
【００４１】
図１８は、半導体チップ１００と配線基板２００との接続関係を説明するための模式図である。
【００４２】
図１８に示すように、半導体チップ１００には内部電源電位ＶＩＮＴを生成する内部電圧生成回路１４０が含まれている。内部電圧生成回路１４０は、外部端子２６０を介して供給される外部電源電位ＶＤＤ，ＶＳＳを受け、これに基づいて内部電源電位ＶＩＮＴを生成する。内部電源電位ＶＩＮＴは、半導体チップ１００の内部で生成される電位であり外部からは供給されないため、内部電源電位ＶＩＮＴを使用する回路の負荷に基づいて内部電圧生成回路１４０の能力が設計されている。しかしながら、内部電源電位ＶＩＮＴを使用する回路が半導体チップ１００内において分散配置されていたり、非常の多くの回路において内部電源電位ＶＩＮＴを使用したりするケースでは、半導体チップ１００内の平面位置によって内部電源電位ＶＩＮＴの電位低下が大きくなることがある。このような電位低下は、半導体チップ１００内の電源配線網をメッシュ状に構築することによってできる限り低減されるよう設計されるが、高速化や高機能化が進んだ半導体チップ１００においては、電位低下を十分に抑制できないことがある。
【００４３】
本実施形態では、このような内部電源電位ＶＩＮＴを供給する配線をブリッジ配線２９０によってバイパスしている。つまり、半導体チップ１００内の電源配線網だけでなく、配線基板２００に設けられたブリッジ配線２９０を追加的に用いることにより、内部電源電位ＶＩＮＴを供給する配線のインピーダンスを低下させている。しかも、ブリッジ配線２９０は配線基板２００側に設けられる配線であることから、その膜厚は半導体チップ１００の内部に設けられる配線に比べて非常に厚い。このため、ブリッジ配線２９０は非常に低抵抗であり、このようなブリッジ配線２９０を用いて内部電源電位ＶＩＮＴを供給する配線をバイパスさせることにより、内部電源電位ＶＩＮＴの電位低下を大幅に低減することが可能となる。
【００４４】
但し、本発明においてブリッジ配線２９０を用いてバイパスする配線は、内部電源電位ＶＩＮＴを供給する配線に限定されない。例えば、図１９に示すように、半導体チップ１００の内部において外部電源電位ＶＳＳを供給する配線をバンプ電極１１０ｃに接続し、これにより当該配線をブリッジ配線２９０によってバイパスすることも可能である。これは、例えば電源ノイズの影響を受けやすい回路１５０Ａが分散配置されている一方、電源ノイズの発生源となりうる回路１５０Ｂが存在する場合に、各回路１５０Ａの近傍において電源配線をバンプ電極１１０ｃに接続し、これにより複数の回路１５０Ａ間において電源配線をバイパスさせれば、ノイズの影響を低減することが可能となる。
【００４５】
次に、バンプ電極１１０の作製工程について説明する。
【００４６】
図２０（ａ）〜（ｄ）及び図２１（ａ）〜（ｃ）は、バンプ電極１１０ａ，１１０ｃの作製工程を説明するための工程図である。
【００４７】
まず、図２０（ａ）に示すように、半導体チップ１００に含まれる最上層の配線層をパターニングすることにより、パッド電極１２０ａ，１２０ｃを形成する。パッド電極１２０ａ，１２０ｃの材料としては、アルミニウムを用いることが好ましい。その後、パッド電極１２０ａ，１２０ｃの一部が露出するよう、これらをパッシベーション膜やポリイミド膜で構成される絶縁性の保護膜１３０で覆う。パッド電極１２０ａとパッド電極１２０ｃのサイズが異なっている理由は、既に説明したとおり、テスタのプローブを接触させる必要があるか否かの違いによる。プローブを用いたテストは、図２０（ａ）に示す状態で行われる。
【００４８】
次に、図２０（ｂ）に示すように、全面にＵＢＭ層１１１を形成する。ＵＢＭ層１１１の形成は、Ｔｉ及びＣｕをこの順にスパッタリングすることにより行うことができる。次に図２０（ｃ）に示すように、ＵＢＭ層１１１の表面にレジスト膜１６０を形成する。レジスト膜１６０の厚さについては特に限定されないが、例えば２０μｍ程度である。
【００４９】
次に、図２０（ｄ）に示すように、所定のパターンを有する開口が形成されたマスクＭを半導体チップ１００上に配置し、露光及び現像を行うことで、レジスト膜１６０に開口部１６０ａ，１６０ｃを形成する。ここではポジ型レジストを想定して図示しているが、ネガ型レジストでも構わない。開口部１６０ａ，１６０ｃは、バンプ電極１１０ａ，１１０ｃを形成すべき位置に設けられる。図２０（ｄ）に示す例では、開口部１６０ａ，１６０ｃの内壁がほぼ垂直であるが、露光時におけるフォーカス位置の調整などによって、開口部１６０ａ，１６０ｃの内壁を傾斜させることも可能である。
【００５０】
次に、図２１（ａ）に示すように、電気めっきを行うことによって開口部１６０ａ，１６０ｃにて露出しているＵＢＭ層１１１上にピラー部１１２及びはんだ層１１３を形成する。そして、図２１（ｂ）に示すようにレジスト膜１６０を除去した後、図２１（ｃ）に示すようにピラー部１１２に覆われていない部分のＵＢＭ層１１１を除去することにより、バンプ電極１１０ａ，１１０ｃが完成する。尚、フォーカス位置の調整などによって開口部１６０ａ，１６０ｃの内壁を傾斜させた場合、バンプ電極１１０ａ，１１０ｃの断面形状もこれを反映した形状となり、図１０〜図１３に示したバンプ電極１１０Ｘを作製することが可能となる。
【００５１】
尚、上記の説明ではバンプ電極１１０ａ，１１０ｃを同時に形成しているが、他のバンプ電極１１０ｂ，１１０ｄについてもこれらと同時に形成されることは言うまでもない。既に説明したとおり、ダミーのバンプ電極１１０ｄは対応するパッド電極１２０が存在しないため、保護膜１３０の上に形成される。これらのバンプ電極１１０ａ〜１１０ｄを形成した後、半導体チップ１００を所定温度、例えば２４０℃程度でリフローするとはんだ層１１３が溶融し、表面張力によってはんだ層１１３が半球形となる。
【００５２】
尚、以上の工程は、個々の半導体チップ１００に対して行っても構わないが、通常は、ウェハ状態で多数の半導体チップ１００に対して一括して行われる。そして、上記の工程が終了した後、ウェハをダイシングすることによって半導体チップ１００が個片化される。個片化された半導体チップ１００は、次に説明するように配線基板２００にフリップチップ実装される。
【００５３】
図２２（ａ）〜図２２（ｅ）は、配線基板２００に半導体チップ１００をフリップチップ実装する工程を説明するための工程図である。
【００５４】
まず、図２２（ａ）に示すように、複数の半導体チップ１００を搭載可能な大面積の絶縁基材２１０Ｘを用意し、その両面に接続電極２２０、ランドパターン２３０及びソルダーレジスト２５０等を形成する。尚、図２２（ａ）に示す破線Ｄは、その後の工程で切断されるダイシングラインである。次に、図２２（ｂ）に示すように、絶縁基材２１０の表面に定義された搭載領域に半導体チップ１００をフリップチップボンディングによって接合する。
【００５５】
フリップチップボンディングは、半導体チップ１００に設けられたバンプ電極１１０と絶縁基材２１０に設けられた接続電極２２０とが接合するよう、位置合わせされた状態で行う。具体的には、半導体チップ１００の裏面を図示しないボンディングツールで吸着保持し、２４０℃程度の高温で荷重を印加しながら、バンプ電極１１０と接続電極２２０とを接合させる。その後、配線基板２００と半導体チップ１００との間の隙間に、アンダーフィル２７０を充填する。アンダーフィル２７０は、例えば図示しないディスペンサー等により半導体チップ１００の端部近傍位置に供給することで、供給されたアンダーフィル材が毛細管現象により配線基板２００と半導体チップ１００との間の隙間に充填される。
【００５６】
アンダーフィル２７０を充填した後、所定の温度、例えば１５０℃程度でキュアすることにより、アンダーフィル２７０が硬化され、図２２（ｂ）に示すようなフィレットが形成される。尚、アンダーフィル２７０の代わりに、ＮＣＰ（Non Conductive Paste）を用いても構わない。
【００５７】
次に、図２２（ｃ）に示すように、半導体チップ１００が埋め込まれるよう配線基板２００の全面を封止樹脂２８０で覆った後、図２２（ｄ）に示すように、ランドパターン２３０上にはんだボールからなる外部端子２６０を搭載する。そして、図２２（ｅ）に示すように、ダイシングラインＤに沿って配線基板２００を切断すれば、複数の半導体装置１０を多数個取りすることができる。
【００５８】
なお、上記では、予めアンダーフィル２７０によって配線基板２００と半導体チップ１００との間の隙間を充填するものについて説明したが、モールドアンダーフィル（ＭＵＦ）等の技術を使い、モールド時に当該隙間を充填する技術を用いても良い。
【００５９】
以上説明したように、本実施形態による半導体装置１０は、配線基板２００にブリッジ配線２９０が設けられていることから、半導体チップ１００に設けられた複数のパッド電極１２０ｃがブリッジ配線２９０によってバイパスされる。これにより、パッド電極１２０ｃに接続される任意の配線、例えば、内部電源電位が供給される配線のインピーダンスを大幅に低下させることが可能となる。
【００６０】
次に、本発明の第２の実施形態について説明する。
【００６１】
図２３は、第２の実施形態にて用いる半導体チップ１００ｂの構造を説明するための略断面図である。また、図２４は、複数の半導体チップ１００ｂが配線基板２００上に積層されてなる半導体装置２０の構造を説明するための略断面図である。
【００６２】
図２３に示すように、本実施形態にて用いる半導体チップ１００ｂは、パッド電極１２０ａに対応する貫通電極１２０Ｘが備えられている点において、第１の実施形態にて用いた半導体チップ１００と相違している。貫通電極１２０Ｘはシリコンなどからなる半導体基板Ｓを貫通して設けられており、半導体基板Ｓの裏面に設けられた裏面バンプ１７０ａに電気的に接続されている。他のパッド電極１２０ｂ，１２０ｃに対応する貫通電極１２０Ｘは設けられていないが、平面視でバンプ電極１１０ｂ〜１１０ｄと重なる位置における半導体基板Ｓの裏面には、ダミーの裏面バンプ１７０ｂ〜１７０ｄが設けられている。
【００６３】
このような構造を有する半導体チップ１００ｂは、図２４に示すように、複数個積層した状態で配線基板２００上に搭載することができる。図２４に示す例では２個の半導体チップ１００ｂを積層した例を示しているが、３個以上の半導体チップ１００ｂを積層することも可能である。図２４に示すように、下層に位置する半導体チップ１００ｂの裏面バンプ１７０ａ〜１７０ｄは、上層に位置するバンプ電極１１０ａ〜１１０ｄと接合される。
【００６４】
かかる構成により、最下層の半導体チップ１００ｂについては、上述した第１の実施形態と同様、ブリッジ配線２９０によって、例えば内部電源電位ＶＩＮＴを供給する配線のインピーダンスを低下させることが可能となる。一方、上層の半導体チップ１００ｂについては、配線基板２００上に直接搭載されないことから、上記の効果を得ることはできないが、各半導体チップ１００ｂの裏面バンプ１７０ｃを図２５に示すようにブリッジ配線２９０ａによって短絡しておけば、上層の半導体チップ１００ｂについても第１の実施形態と同様の効果を得ることができる。半導体チップ１００ｂの裏面に形成するブリッジ配線２９０ａは、裏面バンプ１７０ａ〜１７０ｄの形成工程において同時に形成すればよい。尚、本実施形態では、バンプ電極１１０ａ及び裏面バンプ１７０ａについても平面形状を円形としている。これは、貫通電極１２０Ｘの平面形状が円形であることに起因している。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、上記の各実施形態では、ブリッジ配線２９０，２９０ａを介して複数のパッド電極１２０ｃを短絡させているが、本発明においてこのようなブリッジ配線２９０，２９０ａを設けることは必須でない。
【００６７】
また、上記の各実施形態では、半導体チップ１００の主面の外周領域に３種類のバンプ電極１１０ｂ〜１１０ｄを配置しているが、本発明においてこの点は必須でない。
【００６８】
さらに、上記の各実施形態では、バンプ電極１１０ｂ，１１０ｃにそれぞれ２個のパッド電極１２０ｂ，１２０ｃを割り当てているが、３個以上のパッド電極１２０ｂ，１２０ｃを割り当てても構わない。また、全てのバンプ電極１１０ｂ，１１０ｃに複数のパッド電極１２０ｂ，１２０ｃを割り当てることは必須でなく、一部のバンプ電極１１０ｂ，１１０ｃにのみ複数のパッド電極１２０ｂ，１２０ｃを割り当てても構わない。
【符号の説明】
【００６９】
１０，２０    半導体装置
１００，１００ｂ    半導体チップ
１００Ｘ  半導体チップの搭載領域
１１０ａ〜１１０ｄ，１１０Ｘ    バンプ電極
１１１    ＵＢＭ層
１１２    ピラー部
１１２ａ  ピラー部の上端面
１１２ｂ  ピラー部の側面
１１３    はんだ層
１２０ａ〜１２０ｃ，１２０ｅ    パッド電極
１２０Ｘ  貫通電極
１３０    保護膜
１３１    パッシベーション膜
１３２    ポリイミド膜
１４０    内部電圧生成回路
１５０Ａ，１５０Ｂ    回路
１６０    レジスト膜
１６０ａ，１６０ｃ    開口部
１７０ａ〜１７０ｄ    裏面バンプ
１９０    テスト回路
２００    配線基板
２１０，２１０Ｘ    絶縁基材
２１０ａ  絶縁基材の一方の表面
２１０ｂ  絶縁基材の他方の表面
２２０ａ，２２０ｃ    接続電極
２２１    スルーホール導体
２３０    ランドパターン
２４０    配線パターン
２４１    電源パターン
２５０    ソルダーレジスト
２６０    外部端子
２７０    アンダーフィル
２８０    封止樹脂
２９０，２９０ａ    ブリッジ配線
４１１〜４１３，４２１〜４２３    電源配線
Ｄ        ダイシングライン
Ｍ        マスク
Ｓ        半導体基板
【図１】
2014179362.tif 000003
【図２】
2014179362.tif 000004
【図３】
2014179362.tif 000005
【図４】
2014179362.tif 000006
【図５】
2014179362.tif 000007
【図６】
2014179362.tif 000008
【図７】
2014179362.tif 000009
【図８】
2014179362.tif 000010
【図９】
2014179362.tif 000011
【図１０】
2014179362.tif 000012
【図１１】
2014179362.tif 000013
【図１２】
2014179362.tif 000014
【図１３】
2014179362.tif 000015
【図１４】
2014179362.tif 000016
【図１５】
2014179362.tif 000017
【図１６】
2014179362.tif 000018
【図１７】
2014179362.tif 000019
【図１８】
2014179362.tif 000020
【図１９】
2014179362.tif 000021
【図２０】
2014179362.tif 000022
【図２１】
2014179362.tif 000023
【図２２】
2014179362.tif 000024
【図２３】
2014179362.tif 000025
【図２４】
2014179362.tif 000026
【図２５】
2014179362.tif 000027