(57)【要約】【課題】オン電流が高く、各トランジスタを独立して安定して動作させることが可能な半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置１０は、半導体基板と、ゲート電極用溝１８と、ゲート絶縁膜と、ゲート電極用溝１８に埋め込まれたゲート電極２２および埋め込み絶縁膜と、第１の不純物拡散領域と、第２の不純物拡散領域と、を有し、ゲート電極用溝１８が、第１の方向に延在する第１の溝部１８Ａと、第１の溝部１８Ａから分岐して第２の方向に延在する第２の溝部１８Ｂと、を有し、ゲート電極２２が、第１の溝部１８Ａに埋め込まれた第１の電極部２２Ａと、第２の溝部１８Ｂに埋め込まれた第２の電極部２２Ｂと、を有し、第１の不純物拡散領域２８が、第１の電極部２２Ａと２つの第２の電極部２２Ｂとにより囲まれている。【選択図】図１
2014022388.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、互いに対向する第１の側面および第２の側面と底面とを有するゲート電極用溝と、
少なくとも前記ゲート電極用溝の前記第１の側面と前記第２の側面と前記底面とに沿って設けられたゲート絶縁膜と、
前記ゲート電極用溝のうちの下側部分に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ゲート電極用溝のうちの上側部分に前記ゲート電極の上面を覆って埋め込まれた埋め込み絶縁膜と、
前記半導体基板のうちの前記第１の側面の側方にあたる領域に設けられた第１の不純物拡散領域と、
前記半導体基板のうちの前記底面に沿って設けられた前記ゲート絶縁膜の少なくとも一部に隣接する領域に設けられた第２の不純物拡散領域と、を有し、
前記ゲート電極用溝が、第１の方向に延在する第１の溝部と、前記第１の溝部から分岐して前記第１の方向と交差する第２の方向に延在する第２の溝部と、を有し、
前記ゲート電極が、前記第１の溝部に埋め込まれた第１の電極部と、前記第２の溝部に埋め込まれた第２の電極部と、を有し、
前記半導体基板の法線方向から見て、前記第１の不純物拡散領域が、前記第１の電極部と２つの前記第２の電極部とにより囲まれていることを特徴とする半導体装置。
【請求項２】
前記半導体基板に前記第２の方向に延在して設けられ、複数の素子形成領域を含む活性領域を区画する第１の素子分離領域と、
前記半導体基板に前記第１の方向に延在して設けられ、前記活性領域を複数の前記素子形成領域に区画する第２の素子分離領域と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の素子分離領域が、前記半導体基板に前記第２の方向に延在して設けられた第１の素子分離用溝と、前記第１の素子分離用溝に埋め込まれた第１の素子分離用絶縁膜と、を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の素子分離領域が、前記半導体基板に前記第１の方向に延在して設けられた第２の素子分離用溝と、前記第２の素子分離用溝に埋め込まれた第２の素子分離用絶縁膜と、を有することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第２の不純物拡散領域と電気的に接続され、前記ゲート電極と交差する方向に延在するビット線を有することを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２の不純物拡散領域と接触するように前記半導体基板に埋め込まれ、前記ビット線と電気的に接続されたビット線コンタクトプラグを有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板上に設けられた層間絶縁膜と、
前記第１の不純物拡散領域と接触するように、前記埋め込み絶縁膜および前記層間絶縁膜に埋め込まれた容量コンタクトプラグと、
前記容量コンタクトプラグと接触するように、前記層間絶縁膜上に設けられた容量コンタクトパッドと、
前記容量コンタクトパッド上に設けられたキャパシタと、を有することを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板に、第１の方向に延在する第１の溝部と、前記第１の溝部から分岐して前記第１の方向と交差する第２の方向に延在する第２の溝部と、を有し、互いに対向する第１の側面および第２の側面と底面とからなるゲート電極用溝を形成する工程と、
少なくとも前記ゲート電極用溝の前記第１の側面と前記第２の側面と前記底面とに沿ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第１の溝部に埋め込まれた第１の電極部と、前記ゲート絶縁膜を介して前記第２の溝部に埋め込まれた第２の電極部と、を有するゲート電極を形成する工程と、
前記ゲート電極用溝に前記ゲート電極の上面を覆うように埋め込まれた埋め込み絶縁膜を形成する工程と、
前記半導体基板のうちの前記第１の側面の側方にあたる領域に第１の不純物拡散領域を形成する工程と、
前記半導体基板のうちの前記底面に沿って設けられた前記ゲート絶縁膜の少なくとも一部に隣接した領域に第２の不純物拡散領域を形成する工程と、を有し、
前記半導体基板の法線方向から見て、前記第１の電極部と２つの前記第２の電極部とが前記第１の不純物拡散領域を囲むように、前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体基板に前記第２の方向に延在するように第１の素子分離用溝を形成し、前記第１の素子分離用溝に第１の素子分離用絶縁膜を埋め込むことにより、複数の素子形成領域を含む活性領域を区画する第１の素子分離領域を形成する工程と、
前記半導体基板に前記第１の方向に延在するように第２の素子分離用溝を形成し、前記第２の素子分離用溝に第２の素子分離用絶縁膜を埋め込むことにより、前記活性領域を複数の前記素子形成領域に区画する第２の素子分離領域を形成する工程と、を有することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の素子分離用絶縁膜の材料と前記第２の素子分離用絶縁膜の材料とが異なり、
前記ゲート電極用溝を形成する際に、前記ゲート電極用溝の内面に露出する前記第１の素子分離用絶縁膜と前記第２の素子分離用絶縁膜とのうち、前記第１の素子分離用絶縁膜を選択的にエッチング可能なエッチング液を用いてウェットエッチングを行うことにより、前記ゲート電極用溝の内面に露出する前記第１の素子分離用絶縁膜を選択的に除去し、前記第２の溝部を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極用溝を形成した後に、前記底面を通して前記半導体基板にイオン注入を行うことにより前記第２の不純物拡散領域を形成し、
前記ゲート電極用溝の内部の前記ゲート電極以外の部分を導電体で埋め込むことにより前記第２の不純物拡散領域と接触するビット線コンタクトプラグを形成する工程を有することを特徴とする請求項８ないし１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記ビット線コンタクトプラグと電気的に接続され、前記ゲート電極と交差する方向に延在するビット線を形成する工程を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板上に設けられた層間絶縁膜を形成する工程と、
前記第１の不純物拡散領域と接触するように、前記埋め込み絶縁膜および前記層間絶縁膜に埋め込まれた容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグと接触するように、前記層間絶縁膜上に設けられた容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上に設けられたキャパシタを形成する工程と、を有することを特徴とする請求項８ないし１２のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置の微細化が進められている。ところが、トランジスタのゲート長を短くすると、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大する。その結果、トランジスタの閾値電圧（Ｖｔ）が低下するという問題が生じる。また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させると、接合リーク電流が増大するという問題が生じる。そのため、半導体装置としてＤＲＡＭを用いて、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を回避するための構造として、特許文献１，２には、半導体基板の主面側に形成した溝の内部にゲート電極を埋め込んだ形態のトランジスタ、いわゆるトレンチゲート型トランジスタが開示されている。トレンチゲート型トランジスタは、リセスチャネルトランジスタとも呼ばれる。トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となる。その結果、最小加工寸法が例えば６０ｎｍ以下の微細なセルを有するＤＲＡＭが実現できる。
【０００４】
特許文献２には、半導体基板に隣り合うように形成された２つの溝と、各溝の内部にゲート絶縁膜を介して形成されたゲート電極と、２つのゲート電極間に位置する半導体基板の主面に形成され、２つのゲート電極に対して共通の不純物拡散領域となる第１の不純物拡散領域と、２つのゲート電極の素子分離領域側に位置する半導体基板の主面に形成された第２の不純物拡散領域と、を備えたＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１，２に記載されたトレンチゲート型トランジスタを有するＤＲＡＭでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の３面に形成される構成となっている。
【０００７】
本発明者は、上記構成のトランジスタをさらに微細化すると、トランジスタのオン電流が充分確保できず、ＤＲＡＭの正常動作が困難になる、という知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する３面に形成されるためにチャネル抵抗が高くなることに起因している。
【０００８】
トレンチゲートの配設ピッチが狭くなると、一つのトランジスタを動作させた際に、動作状態がそのトランジスタに隣接する他のトランジスタに干渉し、独立してトランジスタを動作させることができない、という問題も明らかとなった。この問題も、隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしている、と推察される。
【０００９】
さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成される。そのため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、ＤＲＡＭの製造自体が困難になる、という問題が生じる。
【００１０】
したがって、トレンチを利用するトランジスタを備えたＤＲＡＭにおいて、トランジスタのオン電流を充分に確保すると共に、隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置及びその製造方法が望まれる。
【課題を解決するための手段】
【００１１】
本発明の一つの態様によれば、半導体基板と、前記半導体基板に設けられ、互いに対向する第１の側面および第２の側面と底面とを有するゲート電極用溝と、少なくとも前記ゲート電極用溝の前記第１の側面と前記第２の側面と前記底面とに沿って設けられたゲート絶縁膜と、前記ゲート電極用溝のうちの下側部分に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲート電極用溝のうちの上側部分に前記ゲート電極の上面を覆って埋め込まれた埋め込み絶縁膜と、前記半導体基板のうちの前記第１の側面の側方にあたる領域に設けられた第１の不純物拡散領域と、前記半導体基板のうちの前記底面に沿って設けられた前記ゲート絶縁膜の少なくとも一部に隣接する領域に設けられた第２の不純物拡散領域と、を有し、前記ゲート電極用溝が、第１の方向に延在する第１の溝部と、前記第１の溝部から分岐して前記第１の方向と交差する第２の方向に延在する第２の溝部と、を有し、前記ゲート電極が、前記第１の溝部に埋め込まれた第１の電極部と、前記第２の溝部に埋め込まれた第２の電極部と、を有し、前記半導体基板の法線方向から見て、前記第１の不純物拡散領域が、前記第１の電極部と２つの前記第２の電極部とにより囲まれていることを特徴とする半導体装置が提供される。
【発明の効果】
【００１２】
本発明の一つの態様の半導体装置では、半導体基板のうち、ゲート電極用溝の第１の側面側に設けられた第１の不純物拡散領域と底面側に設けられた第２の不純物拡散領域との間の領域がトランジスタのチャネル領域となる。すなわち、ゲート電極用溝の内側の３つの面のうち、第１の側面と底面の一部とからなる２つの面がチャネル領域となる。そのため、ゲート電極用溝の３つの面全てがチャネル領域となる従来の半導体装置と比べて実効的なチャネル長が短くなり、チャネル抵抗を低減することができる。また、半導体基板の法線方向から見て、第１の不純物拡散領域がゲート電極の第１の電極部と２つの第２の電極部とによって囲まれているため、実効的なチャネル幅が広がることになる。このこともチャネル抵抗の低減に寄与する。これにより、トランジスタのオン電流を充分に確保することができる。
【００１３】
また、半導体基板の法線方向から見て、第１の不純物拡散領域がゲート電極の第１の電極部と２つの第２の電極部とにより囲まれているため、第１の不純物拡散領域の周囲の三方がゲート電極によって電気的にシールドされる。これにより、ゲート電極の配設ピッチが狭い場合、トランジスタの動作状態が当該トランジスタに隣接する他のトランジスタに干渉することを抑制できる。その結果、個々のトランジスタを独立して動作させることが可能となる。また、ゲート電極に、第１の電極部の延在方向と異なる方向に延在する第２の電極部が設けられたことは、ゲート電極を構成するワード線の一部の線幅が広がったことと等価になる。その結果、ワード線の抵抗を低減することが可能となる。また、ゲート電極が半導体基板の表面よりも上方に突出しないため、例えば半導体装置としてＤＲＡＭを形成する場合、後の工程で形成されるビット線やキャパシタの形成が容易になり、半導体装置を容易に製造することができる。
【図面の簡単な説明】
【００１４】
【図１】一実施形態の半導体装置が備えるメモリセルアレイの概略平面図である。
【図２】図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。
【図３Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。
【図３Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図３Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図４Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その２）であり、メモリセルアレイが形成される領域の平面図である。
【図４Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図４Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図５Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その３）であり、メモリセルアレイが形成される領域の平面図である。
【図５Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図５Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＡ’−Ａ’線方向の断面図である。
【図５Ｄ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図６Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その４）であり、メモリセルアレイが形成される領域の平面図である。
【図６Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図６Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＡ’−Ａ’線方向の断面図である。
【図６Ｄ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図７Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その５）であり、メモリセルアレイが形成される領域の平面図である。
【図７Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図７Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＡ’−Ａ’線方向の断面図である。
【図７Ｄ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図８Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その６）であり、メモリセルアレイが形成される領域の平面図である。
【図８Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図８Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図８Ｄ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＢ’−Ｂ’線方向の断面図である。
【図９Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その７）であり、メモリセルアレイが形成される領域の平面図である。
【図９Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図９Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＡ’−Ａ’線方向の断面図である。
【図９Ｄ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図９Ｅ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＢ’−Ｂ’線方向の断面図である。
【図１０Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その８）であり、メモリセルアレイが形成される領域の平面図である。
【図１０Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１０Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１１Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その９）であり、メモリセルアレイが形成される領域の平面図である。
【図１１Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１１Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１２Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１０）であり、メモリセルアレイが形成される領域の平面図である。
【図１２Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１２Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１３Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１１）であり、メモリセルアレイが形成される領域の平面図である。
【図１３Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１３Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１４Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１２）であり、メモリセルアレイが形成される領域の平面図である。
【図１４Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１２）であり、図１４Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１４Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１２）であり、図１４Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１５Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１３）であり、メモリセルアレイが形成される領域の平面図である。
【図１５Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１３）であり、図１５Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１５Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１３）であり、図１５Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１６Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１４）であり、メモリセルアレイが形成される領域の平面図である。
【図１６Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１４）であり、図１６Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１６Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１４）であり、図１６Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１７Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１５）であり、メモリセルアレイが形成される領域の平面図である。
【図１７Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１５）であり、図１７Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１７Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１５）であり、図１７Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１８Ａ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１６）であり、メモリセルアレイが形成される領域の平面図である。
【図１８Ｂ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１６）であり、図１８Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１８Ｃ】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１６）であり、図１８Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１９】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１７）であり、図２の切断面に対応する断面図である。
【図２０】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１８）であり、図２の切断面に対応する断面図である。
【図２１】一実施形態の半導体装置が備えるメモリセルアレイの製造工程を示す図（その１９）であり、図２の切断面に対応する断面図である。
【図２２】従来のＤＲＡＭのレイアウトの一例を示す平面図である。
【図２３】図２２に示すＤＲＡＭのＺ−Ｚ方向の断面図である。
【発明を実施するための形態】
【００１５】
発明者は、ＤＲＡＭのメモリセルを微細化していくと、一つの活性領域内に設けられて隣接する２つのセルの間隔が縮小される結果、一方のセルがデータ「０」を蓄積し、他方のセルがデータ「１」を蓄積している場合であって、かつ、データ「０」のセルへのアクセスが連続して行われた場合に、データ「１」のセルの蓄積データが破壊する、という隣接セル間のディスターブ不良（以下、単に「ディスターブ不良」という）が発生することを新たに知見した。このディスターブ不良は、半導体装置の信頼性を損ねる原因となる、という問題がある。
【００１６】
図２２は、従来のＤＲＡＭのレイアウトの一例を示す平面図であり、図２３は、図２２に示すＤＲＡＭのＺ−Ｚ線方向の断面図である。
【００１７】
次に、図２２及び図２３を参照して、前述のディスターブ不良について、発明者が得た知見を説明する。
図２２、図２３に示すように、半導体基板３０１の表面には、規則的に配列された複数の活性領域３０２が設けられている。個々の活性領域３０２は、半導体基板３０１の表面に形成された溝を絶縁膜で埋め込んだ素子分離領域３０３に囲まれている。活性領域３０２と交差するＹ方向には、Ｙ方向に延在する複数のワード線ＷＬ１，ＷＬ２が配置されている。
【００１８】
図２３に示すように、ワード線ＷＬ１、ワード線ＷＬ２は、半導体基板３０１の表面において複数の活性領域３０２及び素子分離領域３０３に跨って設けられる溝内に、ゲート絶縁膜３０５を介して埋め込まれている。
ワード線ＷＬ１，ＷＬ２の上面には、キャップ絶縁膜３０６が溝に埋め込まれている。図２２に示すように、１つの活性領域３０２には、ワード線ＷＬ１、ワード線ＷＬ２からなる２つのワード線が交差して設けられている。
【００１９】
２つのワード線ＷＬ１，ＷＬ２は、各々対応する２つのトランジスタＴｒ１，Ｔｒ２のゲート電極を構成している。トランジスタＴｒ１は、ワード線ＷＬ１からなるゲート電極の他、ドレイン拡散層３０７及びソース拡散層３０８で構成されている。トランジスタＴｒ２は、ワード線ＷＬ２からなるゲート電極の他、ドレイン拡散層３１２及びソース拡散層３０８で構成されている。ソース拡散層３０８は、トランジスタＴｒ１、トランジスタＴｒ２に共通しており、ビット線コンタクト３１１を介してビット線３１９（図２２ではビット線ＢＬ）に接続されている。
【００２０】
一方、各々のドレイン拡散層３０７，３１２は、層間絶縁膜３０９に形成された容量コンタクトプラグ３１０を介して、下部電極３１３，３１４（ストレージノード）にそれぞれ接続されている。
下部電極３１３，３１４は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子３１６，３１７を構成する。ワード線ＷＬ１，ＷＬ２が埋め込まれた溝の底面及び対向する２つの側面に対応する半導体基板３０１の表面は、トランジスタＴｒ１，Ｔｒ２のチャネルとなる。
【００２１】
例えば、ワード線ＷＬ１をオン状態としてトランジスタＴｒ１のチャネルを形成し、ビット線３１９にＬｏｗ（Ｌ）レベルの電位を与えれば、下部電極３１３は「Ｌ」の状態となる。その後、ワード線ＷＬ１をオフ状態とすることにより、下部電極３１３には「Ｌ」（データ「０」）の情報が蓄積される。
【００２２】
例えば、ワード線ＷＬ２をオン状態としてトランジスタＴｒ２のチャネルを形成し、ビット線３１９にＨｉｇｈ（Ｈ）レベルの電位を与えれば、下部電極３１４は「Ｈ」の状態となる。その後、ワード線ＷＬ２をオフ状態とすることにより下部電極３１４には「Ｈ」（データ「１」）の情報が蓄積される。
【００２３】
このような動作状態に基づき、下部電極３１３に「Ｌ」を蓄積させ、下部電極３１４に「Ｈ」を蓄積させた状態を形成する。この状態で「Ｌ」側の下部電極３１３に対応するワード線ＷＬ１のオン／オフを繰り返す（同じワード線ＷＬ１を用いる他の活性領域のセル動作に相当する）。
【００２４】
その結果、トランジスタＴｒ１のチャネルに誘起された電子ｅ−が、隣接するドレイン拡散層３１２に到達し、下部電極３１４に蓄積されている「Ｈ」の情報を破壊して「Ｌ」の情報に変化させてしまう。
すなわち、データ「１」がデータ「０」に変化するモードの不良、いわゆるディスターブ不良が発生する。ディスターブ不良は、ワード線ＷＬ１のオン／オフ回数に依存する。例えば、ワード線ＷＬ１のオン／オフを１万回繰り返すと、複数のセルのうちの１個のセルが破壊され、ワード線ＷＬ１のオン／オフを１０万回繰り返すと、１０個のセルが破壊される頻度で発生する。
【００２５】
隣接セルは、本来各々独立して情報を保持しなければならない。ところが、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良が発生すると、半導体装置（ＤＲＡＭ）の正常動作が阻害され、信頼性を損ねる問題となる。ディスターブ不良は、セルサイズが大きい場合、すなわち図２２に示すように、最小加工寸法で規定されるワード線ＷＬ１とワード線ＷＬ２との間隔Ｌが例えば７０ｎｍの時には問題とならなかった。
しかし、メモリセルが縮小され、ワード線ＷＬ１とワード線ＷＬ２との間隔Ｌが例えば５０ｎｍより小さくなると、ディスターブ不良が顕在化してきた。さらに小さくなると、より大きな問題となる。
【００２６】
以下、図面を参照して本発明の一実施形態について詳細に説明する。
なお、以下の説明で用いる図面は、一実施形態の構成を説明するためのものである。したがって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００２７】
図１は、本発明の一実施形態に係る半導体装置に設けられたメモリセルアレイの概略平面図である。図２は、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。
図１及び図２では、本実施形態の半導体装置１０の一例としてＤＲＡＭを挙げる。
図１では、ＤＲＡＭのメモリセルアレイ１１のレイアウトの一例を図示する。
図１において、Ｘ方向は、ビット線３４の延在方向を示している。Ｙ方向は、Ｘ方向に対して交差するゲート電極２２及び第２の素子分離領域１７の延在方向（第１の方向）を示している。
【００２８】
図１では、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１３、第１の素子分離領域１４、活性領域１６、第２の素子分離領域１７、ゲート電極用溝１８、ゲート電極２２、ビット線３４、容量コンタクトプラグ４２、容量コンタクトパッド４４、及び複数の素子形成領域Ｒのみを図示し、これら以外の構成要素の図示を省略する。
図２では、実際には、図１に示すＸ方向に延在するビット線３４を模式的に図示する。図２において、図１に示す半導体装置１０と同一の構成要素には同一の符号を付す。
【００２９】
本実施形態の半導体装置１０は、図１及び図２に示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された、図示しない周辺回路領域（周辺回路が形成される領域）と、を有する。
図１及び図２に示すように、本実施形態の半導体装置１０に設けられたメモリセルアレイ１１は、半導体基板１３と、第１の素子分離領域１４と、複数の素子形成領域Ｒを有する活性領域１６と、第２の素子分離領域１７と、ゲート電極用溝１８と、第１のトランジスタ１９−１および第２のトランジスタ１９−２と、ゲート絶縁膜２１と、ゲート電極２２と、埋め込み絶縁膜２４と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、ビット線コンタクトプラグ３３と、ビット線３４と、キャップ絶縁膜３６と、サイドウォール膜３７と、層間絶縁膜３８と、容量コンタクトホール４１と、容量コンタクトプラグ４２と、容量コンタクトパッド４４と、シリコン窒化膜４６と、キャパシタ４８と、を有する。ゲート電極２２は、埋め込み型ゲート電極として構成されている。
【００３０】
図１及び図２に示すように、半導体基板１３としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。この場合、半導体基板１３のｐ型不純物濃度は、例えば、１Ｅ１６ａｔｍｏｓ／ｃｍ２とすることができる。
図１に示すように、第１の素子分離領域１４は、第１の素子分離用溝５１と、第１の素子分離用絶縁膜５２と、を有する。第１の素子分離用溝５１は、図１のＸ方向に対して所定の角度だけ傾斜した方向（第２の方向）に延在するように、半導体基板１３に形成されている。第１の素子分離用溝５１は、図１のＹ方向に対して所定の間隔をおいて複数形成されている。第１の素子分離用溝５１の深さは、例えば２５０ｎｍとすることができる。
【００３１】
第１の素子分離用絶縁膜５２は、第１の素子分離用溝５１を埋め込んで形成されている。図示していないが、第１の素子分離用絶縁膜５２の上面は、半導体基板１３の主面１３ａと同一の平面を構成する。第１の素子分離用絶縁膜５２としては、例えばシリコン窒化膜（ＳｉＮ膜）を用いることができる。
上記構成の第１の素子分離領域１４は、第２の方向に対して帯状に延在する活性領域１６同士を区画している。
【００３２】
図１及び図２に示すように、第２の素子分離領域１７は、第２の素子分離用溝５４と、第２の素子分離用絶縁膜５５と、を有する。第２の素子分離用溝５４は、図１のＹ方向（第１の方向）に延在するように、半導体基板１３に形成されている。これにより、第２の素子分離用溝５４は、第１の素子分離領域１４の一部を横断している。第２の素子分離用溝５４は、図１のＸ方向に対して所定の間隔をおいて複数形成されている。隣り合う２つの第２の素子分離用溝５４は、隣り合う２つのゲート電極２２を挟み込むように形成されている。第２の素子分離用溝５４の深さは、例えば２５０ｎｍとすることができる。
【００３３】
各々のゲート電極２２は、メモリセルのワード線を構成する。すなわち、本実施形態のメモリセルは、Ｙ方向に延在する１本の第２の素子分離領域１７と２本のゲート電極２２（ワード線）とが１つの単位となって、Ｘ方向に繰り返し配置される構成となっている。
【００３４】
図２に示すように、第２の素子分離用絶縁膜５５は、第２の素子分離用溝５４に埋め込まれている。さらに、第２の素子分離用絶縁膜５５は、第２の素子分離用溝５４に埋め込まれた埋め込み部５５ａと一体に、半導体基板１３の主面１３ａに沿って形成された平坦部５５ｂを有している。第２の素子分離用絶縁膜５５としては、例えばシリコン酸化膜（ＳｉＯ２膜）を用いることができる。後述する本実施形態の半導体装置の製造方法を適用する場合、第１の素子分離用絶縁膜５２の材料と第２の素子分離用絶縁膜５５の材料とは異なることが望ましい。図１に示すように、上記構成の第２の素子分離領域１７は、第２の方向に対して複数の素子形成領域Ｒを区画している。
【００３５】
このように、本実施形態のメモリセルアレイ１１は、半導体基板１３に形成された第１の素子分離用溝５１に第１の素子分離用絶縁膜５２が埋め込まれた構成の第１の素子分離領域１４と、半導体基板１３に形成された第２の素子分離用溝５４に第２の素子分離用絶縁膜５５が埋め込まれた構成の第２の素子分離領域１７と、を有している。これら第１の素子分離領域１４と第２の素子分離領域１７とで活性領域１６が複数の素子形成領域Ｒに区画されている。これにより、第２の素子分離用溝内にゲート絶縁膜を介してダミーゲート電極を設け、ダミーゲート電極に負電位を印加して複数の素子形成領域を区画した場合と比較して、ダミーゲート電極の電位が第１のトランジスタ１９−１および第２のトランジスタ１９−２に悪影響を及ぼすことがない。そのため、第１のトランジスタ１９−１および第２のトランジスタ１９−２を確実に動作させることができると共に、メモリセルアレイ１１のデータの保持特性を向上させることができる。
【００３６】
図１及び図２に示すように、ゲート電極用溝１８は、２つの第２の素子分離領域１７間に位置する半導体基板１３に、Ｙ方向に延在するように互いに平行に２つ設けられている。ゲート電極用溝１８は、第１の方向（Ｙ方向）に延在する第１の溝部１８Ａと、第１の溝部１８Ａから分岐して第２の方向に延在する第２の溝部１８Ｂと、を有している。第２の溝部１８Ｂの先端部は、第２の素子分離用溝５４に達している。
【００３７】
ゲート電極用溝１８は、互いに対向する第１の側面１８ａ及び第２の側面１８ｂと底面１８ｃとからなる内面を有している。第１の溝部１８Ａは、第２の側面１８ｂの側が直線状に延在し、第１の側面１８ａの側に第２の溝部１８Ｂが設けられている。２つのゲート電極用溝１８は、第２の側面１８ｂ同士が対向するように配置されている。また、２つのゲート電極用溝１８は、第２の溝部１８Ｂ同士が第２の方向において反対側を向くように配置されている。
【００３８】
ゲート電極用溝１８は、その深さが第１の素子分離用溝５１及び第２の素子分離用溝５４の深さ（第１の素子分離領域１４及び第２の素子分離領域１７の深さ）よりも浅くなるように構成されている。第１の素子分離用溝５１及び第２の素子分離用溝５４の深さが２５０ｎｍの場合、ゲート電極用溝１８の深さは、例えば１５０ｎｍとすることができる。
【００３９】
図２に示すように、第１のトランジスタ１９−１及び第２のトランジスタ１９−２は、トレンチゲート型トランジスタである。第１のトランジスタ１９−１及び第２のトランジスタ１９−２の各々は、ゲート絶縁膜２１と、ゲート電極２２と、埋め込み絶縁膜２４と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、を有する。
【００４０】
図２に示すように、第１のトランジスタ１９−１及び第２のトランジスタ１９−２は、互いに隣り合うように配置されている。第２の不純物拡散領域２９は、第１のトランジスタ１９−１と第２のトランジスタ１９−２とに共通のソース／ドレイン領域（図２に示す構造の場合、ドレイン領域）として機能する。すなわち、第１のトランジスタ１９−１を構成するゲート電極用溝１８の第１の溝部１８Ａの第２の側面１８ｂと、及び第２のトランジスタ１９−２を構成するゲート電極用溝１８の第１の溝部１８Ａの第２の側面１８ｂとは、互いに対向している。第２の不純物拡散領域２９は、半導体基板１３のうち、第１のトランジスタ１９−１を構成するゲート電極用溝１８の底面１８ｃと第２のトランジスタ１９−２を構成するゲート電極用溝１８の底面１８ｃとに沿って設けられたゲート絶縁膜２１の少なくとも一部に隣接する領域に設けられている。半導体基板１３がｐ型シリコン基板の場合、第２の不純物拡散領域２９は、半導体基板１３にｎ型不純物をイオン注入することで形成される。
【００４１】
図２に示すように、ゲート絶縁膜２１は、各々のゲート電極用溝１８の第１の側面１８ａと第２の側面１８ｂと底面１８ｃとに沿って一体に形成されている。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。ゲート絶縁膜２１として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜２１の厚さは、例えば６ｎｍとすることができる。
【００４２】
図２に示すように、ゲート電極２２は、ゲート絶縁膜２１を介して、ゲート電極用溝１８のうちの下側部分を埋め込むように設けられている。これにより、ゲート電極２２の上面２２ａは、半導体基板１３の主面１３ａよりも低い位置に配置されている。ゲート電極２２は、ゲート電極用溝１８の第１の溝部１８Ａに埋め込まれた第１の電極部２２Ａと、ゲート電極用溝１８の第２の溝部１８Ｂに埋め込まれた第２の電極部２２Ｂと、を有している。したがって、ゲート電極２２は、第１の方向（図１のＹ方向）に延在する第１の電極部２２Ａと、第１の電極部２２Ａから分岐して第２の方向（図１のＸ方向から所定の角度傾いた方向）に延在する第２の電極部２２Ｂと、を有する。第２の電極部２２Ｂの先端部は、第２の素子分離用絶縁膜５５に達している。ゲート電極２２の第１の電極部２２Ａと第２の電極部２２Ｂとは一体に形成されている。ゲート電極２２は、例えば、窒化チタン膜とタングステン膜とを順次積層した積層構造とすることができる。
【００４３】
図２に示すように、埋め込み絶縁膜２４は、ゲート電極２２の上面２２ａを覆い、内面にゲート絶縁膜２１が形成されたゲート電極用溝１８を埋め込むように設けられている。埋め込み絶縁膜２４の上部は、半導体基板１３の主面１３ａよりも突出しており、突出した部分の上面２４ｃは、第２の素子分離用絶縁膜５５の上面５５ｃと同一の平面を構成する。埋め込み絶縁膜２４としては、例えばシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４４】
図２に示すように、第１の不純物拡散領域２８は、ゲート電極用溝１８の第１の側面１８ａに形成されたゲート絶縁膜２１の上部を覆うように、第１の側面１８ａの側方に位置する半導体基板１３に設けられている。第１のトランジスタ１９−１を構成するゲート電極用溝１８の第１の側面１８ａ、及び第２のトランジスタ１９−２を構成するゲート電極用溝１８の第１の側面１８ａは、半導体基板１３を介して第２の素子分離用溝５４の側面に各々対向する構成となっている。
【００４５】
したがって、第１の不純物拡散領域２８は、第１の側面１８ａと第２の素子分離溝５４に挟まれた半導体基板１３の上面１３ａを含み、かつ、第１の側面１８ａに形成されたゲート絶縁膜２１の上部を覆うように設けられている。第１の不純物拡散領域２８の底面２８ｂは、ゲート電極用溝１８内に埋め込まれたゲート電極２２の上面２２ａよりも高い位置（半導体基板１３の主面１３ａ側の位置）に配置されている。第１の不純物拡散領域２８の底面２８ｂを含む水平線とゲート電極２２の上面２２ａを含む水平線との距離（第１の不純物拡散領域２８の底面２８ｂとゲート電極２２の上面２２ａとの高さの差）は、１０ｎｍ以内であることが望ましい。
【００４６】
第１の不純物拡散領域２８は、第１のトランジスタ１９−１及び第２のトランジスタ１９−２を構成する各ゲート電極２２に対してそれぞれ設けられている。第１の不純物拡散領域２８は、第１のトランジスタ１９−１及び第２のトランジスタ１９−２のソース／ドレイン領域（図２に示す構造の場合は、ソース領域）として機能する。図１に示すように、第１の不純物拡散領域２８は、ゲート電極２２の第１の電極部２２Ａと２つの第２の電極部２２Ｂとによって囲まれている。半導体基板１３がｐ型シリコン基板の場合、第１の不純物拡散領域２８は、半導体基板１３にｎ型不純物をイオン注入することで形成される。
【００４７】
このように、本実施形態のメモリセルアレイ１１においては、ゲート電極用溝１８の第１の側面１８ａと第２の素子分離用溝５４とで挟まれた領域に第１の不純物拡散領域２８が設けられ、半導体基板１３のうち、２つのゲート電極用溝１８の底面１８ｃに隣接する領域に第２の不純物拡散領域２９が設けられている。この構成により、第１のトランジスタ１９−１と第２のトランジスタ１９−２とを動作させた際、第１の側面１８ａに配置されたゲート絶縁膜２１と接触する半導体基板１３及びゲート電極用溝１８の底面１８ｃを構成する半導体基板１３のみにチャネル領域が形成される。そのため、ゲート電極用溝１８の第２の側面１８ｂに接する半導体基板１３、すなわち、第１のトランジスタ１９−１と第２のトランジスタ１９−２との間の領域にはチャネル領域が形成されない。つまり、ゲート電極用溝１８を構成する３面のうち、１つの側面（第１の側面１８ａ）と底面（底面１８ｃ）との２面のみがチャネル領域となり、他の１つの側面（第２の側面１８ｂ）はチャネル領域とならない。
【００４８】
つまり、第１のトランジスタ１９−１と第２のトランジスタ１９−２とがオン状態になった時に形成されるチャネル領域を従来のトランジスタのチャネル領域よりも小さくできる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を低減してオン電流を増加させることが可能となる。また、第１のトランジスタ１９−１、及び第２のトランジスタ１９−２のいずれか一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置１０を微細化して、ゲート電極２２を狭ピッチで配置した場合でも、第１のトランジスタ１９−１及び第２のトランジスタ１９−２を独立して安定して動作させることができる。
【００４９】
図２に示すように、開口部３２は、２つのゲート電極用溝１８の上側部分に形成された埋め込み絶縁膜２４の間に形成されている。開口部３２は、ビット線コンタクトプラグ３３の上面３３ａを露出するように形成されている。開口部３２を埋め込む形態でビット線３４が設けられている。ビット線コンタクトプラグ３３の下端は、第２の不純物拡散領域２９の上面２９ａと接触している。ビット線３４がポリシリコン膜、窒化チタン（ＴｉＮ）膜、及びタングステン（Ｗ）膜を順次積層した積層膜により構成されている場合、ビット線コンタクトプラグ３３は、例えばポリシリコン膜により構成することができる。
【００５０】
図２に示すように、ビット線３４は、その下面がビット線コンタクトプラグ３３の上面３３ａと接触するように設けられている。これにより、ビット線３４は、ビット線コンタクトプラグ３３を介して第２の不純物拡散領域２９と電気的に接続される。ビット線３４の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、窒化チタン膜等の単層膜を用いることができる。
【００５１】
図２に示すように、キャップ絶縁膜３６は、ビット線３４の上面を覆うように設けられている。キャップ絶縁膜３６は、ビット線３４の上面を保護すると共に、異方性を有するドライエッチングによりビット線３４となる母材をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜３６としては、シリコン窒化膜（ＳｉＮ膜）とシリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
【００５２】
図２に示すように、サイドウォール膜３７は、ビット線３４の側壁を覆うように設けられている。サイドウォール膜３７は、ビット線３４の側壁を保護する機能を有する。サイドウォール膜３７としては、シリコン窒化膜（ＳｉＮ膜）とシリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
【００５３】
図２に示すように、層間絶縁膜３８は、第２の素子分離用絶縁膜５５の上面５５ａ上に設けられている。層間絶縁膜３８の上面３８ａは、キャップ絶縁膜３６の上面３６ａと同一の平面を構成している。層間絶縁膜３８としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を用いることができる。
【００５４】
図２に示すように、容量コンタクトホール４１は、第１の不純物拡散領域２８の上面２８ａの一部を露出するように、埋め込み絶縁膜２４、第２の素子分離用絶縁膜５５、及び層間絶縁膜３８に形成されている。容量コンタクトプラグ４２は、容量コンタクトホール４１を埋め込むように設けられている。容量コンタクトプラグ４２の下端は、第１の不純物拡散領域２８の上面２８ａの一部と接触している。これにより、容量コンタクトプラグ４２は、第１の不純物拡散領域２８と電気的に接続される。容量コンタクトプラグ４２の上面４２ａは、層間絶縁膜３８の上面３８ａと同一の平面を構成する。容量コンタクトプラグ４２は、例えば、窒化チタン膜とタングステン膜とを順次積層した積層構造とすることができる。
【００５５】
図２に示すように、容量コンタクトパッド４４は、その一部が容量コンタクトプラグ４２の上面４２ａと接続されるように、層間絶縁膜３８の上面３８ａに設けられている。容量コンタクトパッド４４上には、キャパシタ４８を構成する下部電極５７が接続されている。このように、容量コンタクトパッド４４は、容量コンタクトプラグ４２と下部電極５７とを電気的に接続する。
【００５６】
図１に示すように、容量コンタクトパッド４４の平面形状は円形である。Ｘ方向において、容量コンタクトパッド４４は、容量コンタクトプラグ４２に対して互い違いの位置に配列されている。これらの容量コンタクトパッド４４は、Ｙ方向において、隣り合うビット線３４間の位置に配置されている。つまり、容量コンタクトパッド４４は、Ｙ方向に沿って１つおきにゲート電極２２の第１の電極部２２Ａの略中央に容量コンタクトパッド４４の中心が配置されるか、Ｙ方向に沿って１つおきにゲート電極２２の第１の電極部２２Ａの側方に容量コンタクトパッド４４の中心が配置されるかの、いずれかを繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド４４は、Ｙ方向に沿って千鳥状に配置されている。
【００５７】
図２に示すように、シリコン窒化膜４６は、容量コンタクトパッド４４の外周部を囲むように、層間絶縁膜３８の上面３８ａに設けられている。キャパシタ４８は、容量コンタクトパッド４４に対してそれぞれ１つ設けられている。１つのキャパシタ４８は、１つの下部電極５７と、複数の下部電極５７に対して共通の容量絶縁膜５８と、複数の下部電極５７に対して共通の上部電極５９と、を有する。
【００５８】
下部電極５７は、容量コンタクトパッド４４上に設けられ、容量コンタクトパッド４４と電気的に接続されている。下部電極５７は、上部が開口した筒状となっている。容量絶縁膜５８は、シリコン窒化膜４６から露出した複数の下部電極５７の表面とシリコン窒化膜４６の上面とを覆うように設けられている。上部電極５９は、容量絶縁膜５８の表面を覆うように設けられている。上部電極５９は、容量絶縁膜５８が形成された下部電極５７の内部、及び複数の下部電極５７間に埋め込まれるように配置されている。上部電極５９の上面５９ａは、複数の下部電極５７の上端よりも上方に配置されている。
【００５９】
上記構成のキャパシタ４８は、容量コンタクトパッド４４を介して第１の不純物拡散領域２８と電気的に接続されている。なお、上記の構成要素の他、上部電極５９の上面５９ａを覆う層間絶縁膜（図示せず）、層間絶縁膜に内設されたコンタクトプラグ（図示せず）、及びコンタクトプラグと接続された配線（図示せず）等を設けてもよい。
【００６０】
本実施形態の半導体装置１０によれば、上述したように、ゲート電極用溝１８の底面１８ｃの一部及び第１の側面１８ａの一部の２面にのみチャネル領域が形成される。そのため、ゲート電極用溝の３面（互いに対向する２つの側面及び底面）にチャネル領域が形成される従来の半導体装置と比較して、チャネル抵抗を低減することができる。また、図１に示すように、半導体基板１３の法線方向から見て、第１の不純物拡散領域２８がゲート電極２２の第１の電極部２２Ａと２つの第２の電極部２２Ｂとにより囲まれているため、実質的にチャネル幅が広がることになる。このこともチャネル抵抗の低減に寄与する。これにより、第１のトランジスタ１９−１及び第２のトランジスタ１９−２のオン電流を充分に確保することができる。
【００６１】
本実施形態の半導体装置１０では、隣り合う２つのゲート電極用溝１８の底部にあたるゲート絶縁膜２１に隣接する半導体基板１３に第２の不純物拡散層２９が形成されている。したがって、第１のトランジスタ１９−１と電気的に接続された下部電極５７に「Ｌ」情報を蓄積させ、第２のトランジスタ１９−２と電気的に接続された下部電極５７に「Ｈ」情報を蓄積させた状態を形成し、この状態で第１のトランジスタ１９−１に対応するゲート電極２２（ワード線）のオン／オフを繰り返した際、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−（図示せず）がｎ型不純物により構成された第２の不純物拡散領域２９の底部にトラップされる。そのため、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が第２のトランジスタ１９−２を構成する第２の不純物拡散領域２８（ドレイン領域）に到達することを抑制できる。
【００６２】
これにより、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が、第２のトランジスタ１９−２と電気的に接続された下部電極５７に蓄積されている「Ｈ」情報を破壊して「Ｌ」情報に変化させることがなくなる。このようにして、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。特に、隣り合うように配置された２つのゲート電極２２間の間隔が５０ｎｍ以下と短いＤＲＡＭにおいても、上記ディスターブ不良の発生を抑制できる。
【００６３】
さらに、半導体基板１３の法線方向から見て、第１の不純物拡散領域２８がゲート電極２２の第１の電極部２２Ａと２つの第２の電極部２２Ｂとにより囲まれているため、第１の不純物拡散領域２８の周囲の三方がゲート電極２２によって電気的にシールドされる。これにより、ゲート電極２２の配設ピッチが狭い場合に第１のトランジスタ１９−１を動作させたとしても、第１のトランジスタ１９−１の動作状態が当該トランジスタ１９−１に隣接する第２のトランジスタ１９−２に干渉することを抑制できる。その結果、個々のトランジスタを独立して動作させることが可能となり、ディスターブ不良の発生を抑制できる。
【００６４】
また、ゲート電極２２に、第１の電極部２２Ａの延在方向と異なる方向に延在する第２の電極部２２Ｂが設けられたことは、ゲート電極２２を構成するワード線の一部の線幅が広がったことと等価になる。その結果、ワード線の抵抗を下げることが可能となる。
【００６５】
本実施形態の半導体装置１０によれば、ゲート絶縁膜２１を介してゲート電極用溝１８の第１の溝部１８Ａに埋め込まれた第１の電極部２２Ａと第２の溝部１８Ｂに埋め込まれた第２の電極部２２Ｂとを有するゲート電極２２が形成され、ゲート電極用溝１８にゲート電極２２の上面を覆うように埋め込まれた埋め込み絶縁膜２４が形成される。そのため、ゲート電極２２が半導体基板１３の主面１３ａよりも上方に突出することがなくなる。これにより、ＤＲＡＭを形成する場合、後の工程で形成するビット線やキャパシタの形成が容易になり、半導体装置を容易に製造することができる。
【００６６】
図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ、図５Ａ〜図５Ｄ、図６Ａ〜図６Ｄ、図７Ａ〜図７Ｄ、図８Ａ〜図８Ｄ、図９Ａ〜図９Ｅ、図１０Ａ〜図１０Ｃ、図１１Ａ〜図１１Ｃ、図１２Ａ〜図１２Ｃ、図１３Ａ〜図１３Ｃ、図１４Ａ〜図１４Ｃ、図１５Ａ〜図１５Ｃ、図１６Ａ〜図１６Ｃ、図１７Ａ〜図１７Ｃ、図１８Ａ〜図１８Ｃ、図１９、図２０、及び図２１は、本実施形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
【００６７】
図３Ａは、メモリセルアレイが形成される領域の平面図であり、図３Ｂは、図３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図３Ｃは、図３Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図４Ａは、メモリセルアレイが形成される領域の平面図であり、図４Ｂは、図４Ａに示す構造体のＡ−Ａ線方向の断面図であり、図４Ｃは、図４Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図５Ａは、メモリセルアレイが形成される領域の平面図であり、図５Ｂは、図５Ａに示す構造体のＡ−Ａ線方向の断面図であり、図５Ｃは、図５Ａに示す構造体のＡ’−Ａ’線方向の断面図であり、図５Ｄは、図５Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図６Ａは、メモリセルアレイが形成される領域の平面図であり、図６Ｂは、図６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図６Ｃは、図６Ａに示す構造体のＡ’−Ａ’線方向の断面図であり、図６Ｄは、図６Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図７Ａは、メモリセルアレイが形成される領域の平面図であり、図７Ｂは、図７Ａに示す構造体のＡ−Ａ線方向の断面図であり、図７Ｃは、図７Ａに示す構造体のＡ’−Ａ’線方向の断面図であり、図７Ｄは、図７Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【００６８】
図８Ａは、メモリセルアレイが形成される領域の平面図であり、図８Ｂは、図８Ａに示す構造体のＡ−Ａ線方向の断面図であり、図８Ｃは、図８Ａに示す構造体のＡ’−Ａ’線方向の断面図であり、図８Ｄは、図８Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図９Ａは、メモリセルアレイが形成される領域の平面図であり、図９Ｂは、図９Ａに示す構造体のＡ−Ａ線方向の断面図であり、図９Ｃは、図９Ａに示す構造体のＡ’−Ａ’線方向の断面図であり、図９Ｄは、図９Ａに示す構造体のＢ−Ｂ線方向の断面図であり、図９Ｅは、図９Ａに示す構造体のＢ’−Ｂ’線方向の断面図である。
図１０Ａは、メモリセルアレイが形成される領域の平面図であり、図１０Ｂは、図１０Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１０Ｃは、図１０Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図１１Ａは、メモリセルアレイが形成される領域の平面図であり、図１１Ｂは、図１１Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１１Ｃは、図１１Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図１２Ａは、メモリセルアレイが形成される領域の平面図であり、図１２Ｂは、図１２Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１２Ｃは、図１２Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【００６９】
図１３Ａは、メモリセルアレイが形成される領域の平面図であり、図１３Ｂは、図１３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１３Ｃは、図１３Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図１４Ａは、メモリセルアレイが形成される領域の平面図であり、図１４Ｂは、図１４Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１４Ｃは、図１４Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図１５Ａは、メモリセルアレイが形成される領域の平面図であり、図１５Ｂは、図１５Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１５Ｃは、図１５Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図１６Ａは、メモリセルアレイが形成される領域の平面図であり、図１６Ｂは、図１６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１６Ｃは、図１６Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図１７Ａは、メモリセルアレイが形成される領域の平面図であり、図１７Ｂは、図１７Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１７Ｃは、図１７Ａに示す構造体のＢ−Ｂ線方向の断面図である。
図１８Ａは、メモリセルアレイが形成される領域の平面図であり、図１８Ｂは、図１８Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１８Ｃは、図１８Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【００７０】
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａに示すＡ−Ａ線は、図１に示すＡ−Ａ線に対応している。図１９〜図２１は、メモリセルアレイの断面図であり、図２に示す半導体装置１０の切断面に対応している。
【００７１】
図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ、図５Ａ〜図５Ｄ、図６Ａ〜図６Ｄ、図７Ａ〜図７Ｄ、図８Ａ〜図８Ｄ、図９Ａ〜図９Ｅ、図１０Ａ〜図１０Ｃ、図１１Ａ〜図１１Ｃ、図１２Ａ〜図１２Ｃ、図１３Ａ〜図１３Ｃ、図１４Ａ〜図１４Ｃ、図１５Ａ〜図１５Ｃ、図１６Ａ〜図１６Ｃ、図１７Ａ〜図１７Ｃ、図１８Ａ〜図１８Ｃ、図１９、図２０、及び図２１を参照して、本実施形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。
【００７２】
始めに、図３Ａ〜図３Ｃに示す工程では、ｐ型シリコン基板からなる半導体基板１３の主面１３ａにパッド酸化膜（図示せず）を形成し、パッド酸化膜に溝状の開口部を形成する。開口部は、Ｘ方向に対して所定角度だけ傾斜した方向（第２の方向）に帯状に延在し、かつＹ方向に所定の間隔を持つように複数形成する。
このとき、開口部は、パッド酸化膜上にパターニングされたホトレジスト（図示せず）を形成し、ホトレジストをマスクとする異方性エッチングによりシリコン酸化膜をエッチングすることで形成する。ホトレジストは、開口部を形成した後に除去する。
【００７３】
次いで、開口部を有するシリコン酸化膜をマスクとする異方性エッチング（具体的にはドライエッチング）により、半導体基板１３をエッチングすることで、第２の方向に延在する第１の素子分離用溝５１を形成する。
第１の素子分離用溝５１の幅Ｗ１は、例えば４３ｎｍとすることができる。第１の素子分離用溝５１の深さＤ１（半導体基板１３の主面１３ａを基準としたときの深さ）は、例えば２５０ｎｍとすることができる。
【００７４】
次いで、第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５２を形成する。具体的には、ＣＶＤ法により形成されたシリコン窒化膜（ＳｉＮ膜）により第１の素子分離用溝５１を埋め込む。
【００７５】
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、パッド酸化膜の上面よりも上方に成膜されたシリコン窒化膜を除去することで、第１の素子分離用溝５１の内部にシリコン窒化膜からなる第１の素子分離用絶縁膜５２を形成する。
次いで、ＨＦ（フッ化水素）系のエッチング液により、パッド酸化膜を除去する。ここで、半導体基板１３の主面１３ａに帯状の活性領域１６が露出する。
これにより、第１の素子分離用溝５１及び第１の素子分離用絶縁膜５２からなり、第２の方向に延在する帯状の活性領域１６を区画する第１の素子分離領域１４が形成される。
【００７６】
次いで、図４Ａ〜図４Ｃに示す構造体の上面全体に、ｎ型不純物（半導体基板１３であるｐ型シリコン基板とは異なる導電型の不純物）であるリン（Ｐ）を、エネルギーが１００ＫｅＶ、ドーズ量が１Ｅ１４ａｔｍｏｓ／ｃｍ２の条件でイオン注入する。これにより、半導体基板１３の主面１３ａに後で第１の不純物拡散領域２８となる不純物拡散領域を形成する。このとき、第１不純物拡散領域２８の底面は、後で形成するゲート電極２２の上面２２ａよりも高い位置となるようにする。
【００７７】
次いで、図５Ａ〜図５Ｄに示すように、半導体基板１３の主面１３ａに、溝状の開口部６３ａを有するホトレジスト６３を形成する。開口部６３ａは、Ｙ方向（第１の方向）に帯状に延在し、かつＸ方向に所定の間隔を持つように複数形成する。
次いで、開口部６３ａを有するホトレジスト６３をマスクとする異方性エッチング（具体的にはドライエッチング）により半導体基板１３をエッチングする。これにより、第１の方向に延在する第２の素子分離用溝５４を形成する。第２の素子分離用溝５４の深さＤ２（半導体基板１３の主面１３ａを基準としたときの深さ）は、例えば２５０ｎｍとすることができる。すなわち、第２の素子分離用溝５４の深さＤ２は、第１の素子分離用溝５１の深さＤ１と等しくすることができる。ホトレジスト６３は、第２の素子分離用溝５４を形成した後に除去する。
【００７８】
次いで、図６Ａ〜図６Ｄに示すように、第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５５を形成する。具体的には、ＨＤＰ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いはＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）により、第２の素子分離用溝５４を埋め込む。
これにより、第２の素子分離用溝５４及び第２の素子分離用絶縁膜５５からなり、かつ、帯状の活性領域１６を複数の素子形成領域Ｒに区画する第２の素子分離領域１７を形成する。
【００７９】
次いで、図７Ａ〜図７Ｄに示すように、開口部６４ａを有するホトレジスト６４をマスクとする異方性エッチング（具体的にはドライエッチング）により半導体基板１３をエッチングする。これにより、第１の方向に延在するゲート電極用溝６５を形成する。このとき、図７Ａに示すように、ゲート電極用溝６５は、隣り合う２つの第２の素子分離領域１７の間の領域においてＹ方向に延在して形成される。この工程におけるゲート電極用溝６５は、完成段階での２つのゲート電極用溝１８とそれらゲート電極用溝１８に挟まれた領域とが一括して掘り込まれた幅広の溝である。ゲート電極用溝６５の深さは、第１の素子分離用溝５１及び第２の素子分離用溝５４の深さよりも浅くする。ゲート電極用溝６５の深さＤ３は、例えば１５０ｎｍとする。
【００８０】
次いで、図８Ａ〜図８Ｄに示すように、ゲート電極用溝６５の形成に用いたホトレジスト６４を除去する。ゲート電極用溝６５を形成する際のエッチング量を制御することにより、この段階で、図８Ｃに示すように、第１の素子分離用絶縁膜５１の上面５１ａをゲート電極用溝６５の底面６５ｃよりも上方に突出させる。本実施形態の場合、図８Ｃに示す第１の素子分離用絶縁膜５１のゲート電極用溝６５の底面６５ｃからの突出高さＨ３を、例えば、図８Ａに示すゲート電極用溝６５の側面６５ａから第２の素子分離用絶縁膜５５の側面５５ｂまでの寸法Ｗ３と略等しくする。
【００８１】
次いで、図９Ａ〜図９Ｅに示すように、ゲート電極用溝６５の内面に部分的に露出した第１の素子分離用絶縁膜５２のエッチングを行う。このとき、ゲート電極用溝６５の内面には、第１の素子分離用絶縁膜５２に加えて第２の素子分離用絶縁膜５５も露出している。また、第１の素子分離用絶縁膜５２はシリコン窒化膜であり、第２の素子分離用絶縁膜５５はシリコン酸化膜であり、第１の素子分離用絶縁膜５２と第２の素子分離用絶縁膜５５とでは構成材料が異なる。そこで、シリコン窒化膜からなる第１の素子分離用絶縁膜５２を選択的にエッチング可能なエッチング液、例えば熱リン酸を用いてウェットエッチングを行う。エッチング液として熱リン酸を用いた場合、シリコン窒化膜とシリコン酸化膜とのエッチング選択比は、例えば１００：１程度である。
【００８２】
このとき、図９Ｄに示すように、ゲート電極用溝６５の底面６５ｃから上方に突出した第１の素子分離用絶縁膜５１の上面５１ａから矢印Ｅ１の方向にエッチングが進行し、第１の素子分離用絶縁膜５１の上面５１ａがゲート電極用溝６５の底面６５ｃと同一の平面となるまで第１の素子分離用絶縁膜５１の上端がエッチングされる。それと同時に、このエッチングは等方的に進行するため、図９Ａおよび図９Ｃにエッチングの進行方向を矢印Ｅ２で示すように、ゲート電極用溝６５の側面６５ａに露出した第１の素子分離用絶縁膜５２の側面５２ａから側方にエッチングが進行し、第２の素子分離用絶縁膜５５に到達するまで第１の素子分離用絶縁膜５２がエッチングされる。
【００８３】
第２の素子分離用絶縁膜５５はシリコン酸化膜であるため、シリコン窒化膜からなる第１の素子分離用絶縁膜５２のエッチングは、第２の素子分離用絶縁膜５５に到達したところで停止する。なお、図９Ｃおよび図９Ｄにおいて、エッチング前の第１の素子分離用絶縁膜５２の外形を破線もしくは２点鎖線で示し、エッチングの進行方向を矢印Ｅ１，Ｅ２で示す。このようにして、ゲート電極用溝６５のうち、第１の方向に延在する第１の溝部に相当する部分６５Ａと、第１の溝部６５Ａから分岐して第２の方向に延在する第２の溝部６５Ｂに相当する部分と、が形成される。
【００８４】
次いで、図１０Ａ〜図１０Ｃに示すように、ゲート電極用溝６５の２つの側面６５ａ，６５ｂと底面６５ｃとを覆うゲート絶縁膜２１を形成する。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。ゲート絶縁膜２１として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜２１は、例えば熱酸化法により形成することができる。この場合、ゲート絶縁膜２１の厚さは、例えば６ｎｍとする。
【００８５】
次いで、ゲート電極用溝６５を、ゲート絶縁膜２１を介して後でゲート電極となる導電性材料膜６６で埋め込む。このとき、導電性材料膜６６を半導体基板１３の主面１３ａまで覆うように形成し、ゲート電極用溝６５の内部が導電性材料膜６６で確実に埋め込まれるようにする。具体的には、例えばＣＶＤ法により、ゲート電極用溝６５を埋め込むように、窒化チタン膜とタングステン膜とを順次積層し、導電性材料膜６６を形成する。
【００８６】
次いで、図１１Ａ〜図１１Ｃに示すように、ゲート電極用溝６５の下部に導電性材料膜６６が残存するように、ドライエッチングにより導電性材料膜６６の全面をエッチバックする。このとき、導電性材料膜６６の上面が第１不純物拡散領域２８の底面よりも低くなるように、導電性材料膜６６の全面エッチバックを行う。このようにして、ゲート電極用溝６５の下部に、導電性材料膜６６を残存させる。
【００８７】
次いで、図１２Ａ〜図１２Ｃに示すように、導電性材料膜６６の上面２２ａ、ゲート電極用溝６５の側面、および第２の素子分離用絶縁膜５５の上面を覆うように、後で埋め込み絶縁膜２４となる絶縁膜６７を形成する。具体的には、ＨＤＰ法を用いて例えばシリコン窒化膜（ＳｉＮ膜）を形成する。このとき、ゲート電極用溝６５の側面に沿って形成された絶縁膜６７の厚さｔ１が、ゲート電極用溝６５の幅Ｗ４の例えば１／３程度となるように、絶縁膜６７の成膜条件を設定する。これにより、ゲート電極用溝６５のうち、絶縁膜６７によって埋め込まれない部分の幅Ｗ５は、ゲート電極用溝６５の幅Ｗ４の１／３程度となる。
【００８８】
次いで、図１３Ａ〜図１３Ｃに示すように、ドライエッチングにより、絶縁膜６７の全面をエッチバックする。絶縁膜６７のエッチバックにより、絶縁膜６７のうち、第２の素子分離用絶縁膜５５の上部に位置する部分とゲート電極用溝６５内部の導電性材料膜６６の上部に位置する部分とが除去され、ゲート電極用溝６５の側面の上部に沿った部分のみに絶縁膜６７が残存する。絶縁膜６７はシリコン窒化膜であり、第２の素子分離用絶縁膜５５はシリコン酸化膜であるため、エッチバックは、第２の素子分離用絶縁膜５５に到達したところで停止する。ゲート電極用溝６５の側面の上部に残存した絶縁膜６７は、埋め込み絶縁膜２４となる。
【００８９】
次いで、ゲート電極用溝６５の下部に埋め込まれた導電性材料膜６６のエッチングを行う。このとき、ゲート電極用溝６５の側面の上部に残存した絶縁膜６７をマスクとした異方性エッチングを行うことにより、ゲート電極用溝６５の側面の上部に残存した絶縁膜６７の表面に沿ってエッチングが進行する。その結果、１つのゲート電極用溝６５に埋め込まれた導電性材料膜６６が２つの部分に分離され、導電性材料膜６６からなるゲート電極２２が形成される。ゲート電極２２は、メモリセルのワード線を構成する。
【００９０】
次いで、図１４Ａ〜図１４Ｃに示すように、ゲート電極用溝６５のうち、２つに分離されたゲート電極２２の間の領域を埋め込む絶縁膜６８を形成する。具体的には、ＨＤＰ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いはＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）により、ゲート電極用溝６５内部の２つのゲート電極２２の間の領域を埋め込む。
【００９１】
次いで、図１５Ａ〜図１５Ｃに示すように、ビット線コンタクトホール３１を形成するためのホトレジスト６９を形成する。次いで、ホトレジスト６９をマスクとして絶縁膜６８のドライエッチングを行い、２つのゲート電極２２および２つの埋め込み絶縁膜２４の間の領域に埋め込まれた絶縁膜６８のうち、後でビット線コンタクトプラグ３３が形成される部分のみを除去する。これにより、ビット線コンタクトホール３１が形成される。その後、ホトレジスト６９を除去する。
【００９２】
次いで、図１６Ａ〜図１６Ｃに示すように、ビット線コンタクトホール３１の内面と埋め込み絶縁膜２４および第２の素子分離用絶縁膜５５の上面とを覆うように、例えばシリコン窒化膜からなる絶縁膜７０をＣＶＤ法により形成する。次いで、ドライエッチングにより、絶縁膜７０の全面をエッチバックする。これにより、絶縁膜７０のうち、埋め込み絶縁膜２４および第２の素子分離用絶縁膜５５の上面とビット線コンタクトホール３１の底面とに位置する部分が除去され、ビット線コンタクトホール３１の側面に沿った部分のみに絶縁膜７０が残存する。この絶縁膜７０により、後で形成するビット線コンタクトプラグ３３と各ゲート電極２２とが絶縁される。
【００９３】
次いで、図１７Ａ〜図１７Ｃに示すように、ビット線コンタクトホール３１の底面から露出した半導体基板１３に、ｎ型不純物（半導体基板１３であるｐ型シリコン基板とは異なる導電型の不純物）であるリン（Ｐ）を、エネルギーが１００ＫｅＶ、ドーズ量が１Ｅ１４ａｔｍｏｓ／ｃｍ２の条件でイオン注入する。これにより、２つのゲート電極用溝１８間に位置する半導体基板１３に第２の不純物拡散領域２９を形成する。
【００９４】
次いで、図１８Ａ〜図１８Ｃに示すように、ビット線コンタクトホール３１を埋め込むビット線コンタクトプラグ３３を形成する。具体的には、埋め込み絶縁膜２４および第２の素子分離用絶縁膜５５の上面に、ビット線コンタクトホール３１を埋め込むように、ＣＶＤ法を用いてポリシリコン膜を成膜する。ポリシリコン膜には、不純物を含有させて導電性を付与しておく。その後、ＣＭＰを用いた研磨により、埋め込み絶縁膜２４および第２の素子分離用絶縁膜５５の上面２４ａのポリシリコン膜を除去し、ビット線コンタクトホール３１の内部のみにポリシリコン膜を残存させる。これにより、ビット線コンタクトプラグ３３が形成される。
【００９５】
次いで、図１９に示すように、ビット線３４の構成材料となる窒化チタン膜（図示せず）とタングステン膜（図示せず）とを順次成膜する。
次いで、タングステン膜上に、キャップ絶縁膜３６の構成材料となるシリコン窒化膜（ＳｉＮ膜）を成膜する。
その後、ホトリソグラフィ技術により、シリコン窒化膜（ＳｉＮ膜）上に、ビット線３４の形成領域を覆うホトレジスト（図示せず）を形成する。
【００９６】
次いで、ホトレジストをマスクとする異方性エッチング（具体的にはドライエッチング）により、シリコン窒化膜（ＳｉＮ膜）、タングステン膜、窒化チタン膜をパターニングする。これにより、シリコン窒化膜（ＳｉＮ膜）からなるキャップ絶縁膜３６と、ビット線コンタクトプラグ３３上に配置され、窒化チタン膜とタングステン膜とからなるビット線３４と、を一括して形成する。
【００９７】
次いで、ビット線３４の側面とキャップ絶縁膜３６とを覆うように、図示しないシリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ２膜）を順次成膜し、その後、シリコン酸化膜（ＳｉＯ２膜）及びシリコン窒化膜（ＳｉＮ膜）を全面エッチバックすることにより、キャップ絶縁膜３６の側面及びビット線３４の側面を覆うサイドウォール膜３７を形成する。
【００９８】
このように、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）との積層膜でサイドウォール膜３７を形成することにより、層間絶縁膜３８としてＳＯＧ法により塗布系の絶縁膜（具体的には、シリコン酸化膜（ＳｉＯ２膜））を成膜する際、シリコン酸化膜（塗布系の絶縁膜）の濡れ性が改善される。そのため、シリコン酸化膜（塗布系の絶縁膜）中へのボイドの発生を抑制できる。
【００９９】
次いで、埋め込み絶縁膜２４の上面及び第２の素子分離用絶縁膜５５の上面に、サイドウォール膜３７を覆うと共に、キャップ絶縁膜３６の上面３６ａと同一の平面をなす上面３８ａを有する層間絶縁膜３８を形成する。これにより、キャップ絶縁膜３６の上面３６ａが層間絶縁膜３８から露出する。
【０１００】
具体的には、埋め込み絶縁膜２４の上面及び第２の素子分離用絶縁膜５５の上面に、サイドウォール膜３７を覆うように、ＳＯＧ法により絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜（塗布系の絶縁膜）を緻密な膜にする。
また、上記ＳＯＧ法によりシリコン酸化膜（塗布系の絶縁膜）を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【０１０１】
次いで、ＣＭＰ法により、キャップ絶縁膜３６の上面３６ａが露出するまで、熱処理されたシリコン酸化膜（塗布系絶縁膜）の研磨を行なう。これにより、キャップ絶縁膜３６の上面３６ａと同一の平面をなす上面３８ａを有する層間絶縁膜３８が形成される。
なお、図１９に示す構造体には図示していないが、上記シリコン酸化膜（塗布系絶縁膜）の研磨後に、ＣＶＤ法により、キャップ絶縁膜３６の上面３６ａ及び層間絶縁膜３８の上面３８ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
【０１０２】
次いで、図２０に示すように、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法により、層間絶縁膜３８、埋め込み絶縁膜２４、及び第２の素子分離用絶縁膜５５の一部を異方性エッチング（具体的には、ドライエッチング）することで、第１の不純物拡散領域２８の上面２８ａの一部を露出する容量コンタクトホール４１を形成する。
この際のドライエッチングは、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングするステップと、シリコン窒化膜（ＳｉＮ膜）を選択的にエッチングするステップと、に分けて行なう。
【０１０３】
次いで、容量コンタクトホール４１の内部に、上面４２ａが層間絶縁膜３８の上面３８ａと同一の平面をなし、かつ下端が第１の不純物拡散領域２８の上面２８ａと接触する容量コンタクトプラグ４２を形成する。
具体的には、容量コンタクトホール４１を埋め込むように、ＣＶＤ法により、窒化チタン膜（図示せず）とタングステン膜（図示せず）とを順次積層させる。次いで、ＣＭＰ法を用いた研磨により、層間絶縁膜３８の上面３８ａに形成された不要な窒化チタン膜及びタングステン膜を除去することで、容量コンタクトホール４１内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ４２を形成する。
【０１０４】
次いで、層間絶縁膜３８の上面３８ａに、容量コンタクトプラグ４２の上面４２ａの一部と接触する容量コンタクトパッド４４を形成する。
具体的には、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａを覆うように、容量コンタクトパッド４４の母材となる金属膜（図示せず）を成膜する。
【０１０５】
次いで、ホトリソグラフィ技術により、金属膜の上面のうち、容量コンタクトパッド４４の形成領域に対応する面を覆うホトレジスト（図示せず）を形成し、次いで、ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、金属膜からなる容量コンタクトパッド４４を形成する。容量コンタクトパッド４４を形成後、ホトレジストを除去する。
次いで、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａに、容量コンタクトパッド４４を覆うシリコン窒化膜４６を形成する。
【０１０６】
次いで、図２１に示すように、シリコン窒化膜４６上に、図示しない厚いシリコン酸化膜（ＳｉＯ２膜）を成膜する。シリコン酸化膜（ＳｉＯ２膜）の厚さは、例えば１５００ｎｍとすることができる。
次いで、ホトリソグラフィ技術により、シリコン酸化膜（ＳｉＯ２膜）上にパターニングされたホトレジスト（図示せず）を形成し、次いで、ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド４４上に形成されたシリコン酸化膜（図示せず）及びシリコン窒化膜４６をエッチングすることで、容量コンタクトパッド４４を露出するシリンダーホール（図示せず）を形成する。その後、ホトレジスト（図示せず）を除去する。
【０１０７】
次いで、シリンダーホール（図示せず）の内面、及び容量コンタクトパッド４４の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、導電膜からなり、かつ上部が開口した筒状の下部電極５７を形成する。
次いで、ウェットエッチングにより、シリコン酸化膜（図示せず）を除去することで、シリコン窒化膜４６の上面を露出させる。次いで、シリコン窒化膜４６の上面、及び下部電極５７を覆う容量絶縁膜５８を形成する。
【０１０８】
次いで、容量絶縁膜５８の表面を覆うように、上部電極５９を形成する。このとき、上部電極５９は、上部電極５９の上面５９ａの位置が容量絶縁膜５８よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド４４上に、下部電極５７、容量絶縁膜５８、及び上部電極５９からなるキャパシタ４８が形成される。
これにより、本実施形態の半導体装置１０が製造される。実際には、上部電極５９の上面５９ａに、図示しない層間絶縁膜、ビア、及び配線等を形成する。
【０１０９】
本実施形態の半導体装置１０の製造方法においては、第１の素子分離用絶縁膜５２の構成材料と第２の素子分離用絶縁膜５５の構成材料とが異なり、ゲート電極用溝６５を形成した後、第１の素子分離用絶縁膜５２を選択的にエッチングするエッチング液を用いたウェットエッチングを行う。これにより、ゲート電極用溝６５の第２の溝部６５Ｂに相当する部分を所望の形状及び寸法に精度良く加工することができる。その結果、オン電流が高く、性能に優れた第１のトランジスタ１９−１及び第２のトランジスタ１９−２を備えた半導体装置１０を容易に製造することができる。
【０１１０】
また、本実施形態の半導体装置１０の製造方法によれば、ゲート絶縁膜２１を介してゲート電極用溝１８の第１の溝部１８Ａに埋め込まれた第１の電極部２２Ａと第２の溝部１８Ｂに埋め込まれた第２の電極部２２Ｂとを有するゲート電極２２が形成され、ゲート電極用溝１８にゲート電極２２の上面を覆うように埋め込み絶縁膜２４が形成される。そのため、ゲート電極２２が半導体基板１３の表面よりも上方に突出することがなくなる。これにより、例えば半導体装置１０としてＤＲＡＭを形成する場合、後の工程で形成されるビット線３４やキャパシタ４８の形成が容易になり、半導体装置１０を容易に製造することができる。
【０１１１】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施形態で例示した半導体装置の各構成要素を構成する膜の種類、寸法、膜厚、製造条件等については、適宜変更が可能である。
【産業上の利用可能性】
【０１１２】
本発明は、半導体装置及びその製造方法に利用可能である。
【符号の説明】
【０１１３】
１０…半導体装置、１３…半導体基板、１４…第１の素子分離領域、１６…活性領域、１７…第２の素子分離領域、１８，６５…ゲート電極用溝、１８Ａ…第１の溝部、１８Ｂ…第２の溝部、１８ａ，１８ｂ…（ゲート電極用溝の）側面、１８ｃ…（ゲート電極用溝の）底面、２１…ゲート絶縁膜、２２…ゲート電極（ワード線）、２２Ａ…第１の溝部、２２Ｂ…第２の溝部、２４…埋め込み絶縁膜、２８…第１の不純物拡散領域、２９…第２の不純物拡散領域、３３…ビット線コンタクトプラグ、３４…ビット線、３８…層間絶縁膜、４２…容量コンタクトプラグ、４４…容量コンタクトパッド、４８…キャパシタ、５１…第１の素子分離用溝、５２…第１の素子分離用絶縁膜、５４…第２の素子分離用溝、５５…第２の素子分離用絶縁膜、Ｒ…素子形成領域。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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