(57)【要約】【課題】低消費電力および高速な書き込みが可能な半導体記憶装置を提供する。【解決手段】メモリストリングは、直列接続されかつた複数セルトランジスタと、その第１端およびと第１線との間に接続された第１選択トランジスタと、その第２端と第２線との間に接続された第２選択トランジスタを含む複数セルトランジスタへの書き込みは、第１選択トランジスタのゲートに第１電圧が印加され、第２選択トランジスタのゲートに第１電圧よりも低い第２電圧が印加されることと、選択されたワード線にベリファイ電圧が印加され、選択されたワード線よりも第２線側の非選択のワード線にパス電圧が印加されることと、第１選択トランジスタのゲートに第１電圧よりも低い第３電圧が印加され、選択されたワード線にプログラム電圧が印加されることと、を含む。【選択図】      図７
2014044784.tif 000002
【特許請求の範囲】
【請求項１】
第１線と、
第２線と、
直列接続された複数のセルトランジスタと、前記複数のセルトランジスタの第１端と前記第１線との間に接続された第１選択トランジスタと、前記複数のセルトランジスタの第２端と前記第２線との間に接続された第２選択トランジスタと、を具備するメモリストリングと、
前記複数のセルトランジスタのそれぞれに接続されたワード線と、
を具備し、前記複数のセルトランジスタへの書き込みは、
前記第１選択トランジスタのゲートに第１電圧が印加され、前記第２選択トランジスタのゲートに前記第１電圧よりも低い第２電圧が印加されることと、
選択されたワード線にベリファイ電圧が印加され、前記選択されたワード線よりも前記第２線側の非選択のワード線にパス電圧が印加されることと、
前記第１選択トランジスタのゲートに前記第１電圧よりも低い第３電圧が印加され、前記選択されたワード線にプログラム電圧が印加されることと、
を具備することを特徴とする、半導体記憶装置。
【請求項２】
前記第１選択トランジスタのゲートに前記第１電圧が印加されることにより前記第１選択トランジスタがオンされ、
前記第２選択トランジスタのゲートに前記第２電圧が印加されることにより前記第２選択トランジスタがオフに維持され、
前記第１選択トランジスタのゲートに前記第３電圧が印加されることにより前記第１選択トランジスタがオフされる、
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記書き込みが予め定められた回数繰り返される、
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１線と前記第２線との間に複数の前記メモリストリングが接続されており、
別々のメモリストリング中のセルトランジスタがワード線を共有する、
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項５】
前記第１選択トランジスタがオンされる際に、前記第１線および第２線にローレベルより高い電圧が印加される、
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項６】
前記書き込みが前記第１線に最も近いセルトランジスタを前記選択されたセルトランジスタとして行われ、次いで前記書き込みが前記第１線に最も近いセルトランジスタの隣のセルトランジスタを前記選択されたセルトランジスタとして行われる、
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項７】
前記選択されたワード線よりも前記第２線側の非選択ワード線にパス電圧が印加されることが、
前記選択されたワード線によらずに、同じ数の前記選択されたワード線よりも前記第２線側の非選択ワード線にパス電圧が印加されることを含む、
ことを特徴とする、請求項６に記載の半導体記憶装置。
【請求項８】
前記書き込みの間、
前記選択されたセルトランジスタへの書き込みが行われる場合、前記第１線がローレベルに維持され、
前記選択されたセルトランジスタへの書き込みが行われない場合、前記第１線がハイレベルに維持される。
ことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項９】
前記第２選択トランジスタに代えて前記複数のセルトランジスタのうちの両端以外である第１トランジスタがオフに維持され、
前記選択されたワード線が、前記第１トランジスタと前記第１端との間にあり、
前記非選択のワード線が前記第１トランジスタと前記選択されたワード線との間にあり、
前記書き込みが、さらに、
前記第２選択トランジスタのゲートに前記第１電圧が印加されることと、
前記第１トランジスタと前記第２端との間の第２の選択されたワード線に第２ベリファイ電圧が印加され、前記第１トランジスタと前記第２の選択されたワード線との間の第２の非選択のワード線に前記パス電圧が印加されることと、
前記第２選択トランジスタのゲートに前記第３電圧が印加され、前記第２の選択されたワード線に前記プログラム電圧が印加されることと、
をさらに具備することを特徴とする、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでの書き込みは、書き込み対象のメモリセルへの書き込み、書き込まれたデータの読み出し、読み出し結果に応じて書き込み未完了のメモリセルへの再書き込みを含んでいる。このような書き込みと読み出しのセットの繰り返しにより、メモリセルの閾値が所定のレベルまで引き上げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５３９２０３号公報
【特許文献２】特開２０１１−２０４７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低消費電力および高速な書き込みが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、第１線と、第２線と、メモリストリングと、ワード線と、を含む。メモリストリングは、直列接続された複数のセルトランジスタと、前記複数のセルトランジスタの第１端と前記第１線との間に接続された第１選択トランジスタと、前記複数のセルトランジスタの第２端と前記第２線との間に接続された第２選択トランジスタと、を具備する。ワード線は、前記複数のセルトランジスタのそれぞれに接続される。前記複数のセルトランジスタへの書き込みは、前記第１選択トランジスタのゲートに第１電圧が印加され、前記第２選択トランジスタのゲートに前記第１電圧よりも低い第２電圧が印加されることと、選択されたワード線にベリファイ電圧が印加され、前記選択されたワード線よりも前記第２線側の非選択のワード線にパス電圧が印加されることと、前記第１選択トランジスタのゲートに前記第１電圧よりも低い第３電圧が印加され、前記選択されたワード線にプログラム電圧が印加されることと、を具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体の構成を例示するブロック図。
【図２】メモリセルアレイの回路図。
【図３】メモリセルアレイの断面図。
【図４】メモリセルアレイの斜視図。
【図５】メモリセルアレイの断面図。
【図６】メモリセルアレイの回路図。
【図７】第１実施形態に係る書き込みの間の一状態を示す図。
【図８】図７に続く状態を示す図。
【図９】第１実施形態に係る書き込みの間の電圧のタイミングチャート。
【図１０】第１実施形態に係る書き込みの原理の一側面を説明するための図。
【図１１】第１実施形態に係る書き込みの間の別の一状態を示す図。
【図１２】図１１に続く状態を示す図。
【図１３】第２実施形態に係る書き込みのフローチャート。
【図１４】第２実施形態に係る書き込みによるセルトランジスタ閾値電圧分布の変遷を示す図。
【図１５】第３実施形態に係る書き込みの間の状態を示す図。
【図１６】第４実施形態に係る書き込みの間の状態を示す図。
【図１７】第４実施形態に係る書き込みの間の電圧のタイミングチャート。
【図１８】第５実施形態に係る書き込みの間の状態を示す図。
【図１９】第５実施形態に係る書き込みの間の電圧のタイミングチャート。
【図２０】第５実施形態の第２例に係る書き込みの間の状態を示す図。
【図２１】第５実施形態の第３例に係る書き込みのフローチャートである。
【図２２】第５実施形態の第４例に係る書き込みの間の状態を示す図。
【図２３】第５実施形態の第４例に係る書き込みの間の電圧のタイミングチャート。
【図２４】第５実施形態の第５例に係る書き込みの間の状態を示す図。
【図２５】第５実施形態の第６例に係る書き込みの間の状態を示す図。
【図２６】第６実施形態に係る書き込みの間の状態を示す図。
【図２７】第６実施形態に係る書き込みの間の電圧のタイミングチャート。
【図２８】第７実施形態に係る書き込みの間の状態を示す図。
【図２９】第７実施形態に係る書き込みのフローチャート。
【図３０】第８実施形態に係る書き込みの間の状態を示す図。
【図３１】第８実施形態に係る書き込みの間の電圧のタイミングチャート。
【発明を実施するための形態】
【０００７】
ＮＡＮＤ型フラッシュメモリの書き込みでは、選択ページ内の書き込まれるセルトランジスタと書き込まれないセルトランジスタは、各セルトランジスタと接続されたビット線の電圧の制御を通じて区別される。すなわち、書き込まれるセルトランジスタは、それと接続されたビット線がローレベル（例えば電圧Ｖｓｓ）に維持されることを通じて、プログラム（書き込み）状態にされる。一方、書き込まれないセルトランジスタは、それと接続されたビット線がハイレベル（例えば電圧Ｖｄｄ）に駆動されることを通じて、インヒビット（書き込み禁止）状態にされる。このようなプログラム状態とインヒビット状態はベリファイ後の再書き込みの際も用いられる。すなわち、再書き込みの際、目標の閾値電圧に達していないセルトランジスタはプログラム状態にされ、目標以上の閾値を有するセルトランジスタはインヒビット状態にされる。
【０００８】
このようなプログラム状態とインヒビット状態の区別は、ビット線の電圧の違いを利用する。したがって、書き込みの際にあるビット線を用いてデータを書き込めるのは、このビット線に接続された１つのセルトランジスタのみである。これは、１つのワード線の選択を通じた１ページの選択を通じて実現される。
【０００９】
一方、３次元構造のＮＡＮＤ型フラッシュメモリ、例えばＢｉＣＳ技術を利用したＮＡＮＤ型フラッシュメモリ（以下ＢｉＣＳメモリと称する）では、１つのビット線を共有する複数のメモリストリングがワード線も共有する。しかしながら、書き込みの際にやはり１つのメモリストリングのみが選択されることを通じて、書き込み対象は１ページのみである。このため、１つのワード線の選択でビット線を共有する複数ストリングに並行して書き込める潜在能力を有しているにも関わらず、そのような可能性がビット線電圧を用いた書き込みの実行／禁止の制御の必要性から生かされていない。書き込み中のベリファイのための読み出しにも１つのビット線に１つのメモリストリングのみが接続されている必要があるので、同様に、ＢｉＣＳメモリの潜在能力が生かされていない。
【００１０】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の全体の構成を例示するブロック図である。図１および他のいずれの図においても、各機能ブロックが、図示のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【００１２】
図１に示されるように、半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、センス回路３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、およびコアドライバ９を含んでいる。メモリセルアレイ１は、複数のブロック（メモリブロック）を含んでいる。各ブロックは、複数のメモリセル（メモリセルトランジスタ）、ワード線ＷＬ、ビット線ＢＬ等を含んでいる。特定の複数のメモリセルまたはその記憶空間はページを構成する。データはページ単位で読み出され、また書き込まれ、ブロック単位で消去される。メモリセルアレイ１の詳細は後述する。
【００１３】
ロウデコーダ２は、転送ゲート２ａおよびセルソース線制御回路２ｂを含んでいる。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、コアドライバ９からワード線制御信号や選択ゲート制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート制御信号に基づいて、特定のブロックやワード線ＷＬを選択する。ロウデコーダ２は、メモリセルアレイ１の両側に設けられていてもよい。
【００１４】
センス回路３は、メモリセルアレイ１からデータを読み出し、読み出されたデータを一時的に保持する。また、センス回路３は、半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。センス回路３は、複数のセンスモジュール（センスアンプモジュール）３ａを含んでいる。センスモジュール３ａは、複数のビット線とそれぞれ接続され、対応するビット線上の電位を増幅する。半導体記憶装置１０は、１つのメモリセルにおいて２ビット以上のデータを保持可能に構成されていてもよい。カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、センス回路３のデータの入出力を制御する。
【００１５】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドの指示に基づいて、所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、コア動作に必要な本明細書で言及される後述のあらゆる電圧を生成する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬの制御を行うためにロウデコーダ２およびセンス回路３を制御する。入出力回路６は、コマンド、アドレス、データの半導体記憶装置１０の外部からの入力または半導体記憶装置１０の外部への出力を制御する。制御回路５は、コアドライバ９、ロウデコーダ２、センス回路３、カラムデコーダ４の制御を通じて、以下の動作および各実施形態に示す動作（書き込み等）を行う。
【００１６】
メモリセルアレイ１は、図２、図３に示す構造を有する。図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの回路図である。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの断面図である。図２および図３に示されるように、メモリセルアレイ１は、複数のブロックＭＢを含んでいる。１つのブロックＭＢは、ワード線ＷＬに沿って並ぶ複数のメモリユニットＭＵを含んでいる。１つのメモリユニットＭＵは、選択ゲートトランジスタＳＤＴｒ、メモリストリングＭＳ、選択ゲートトランジスタＳＳＴｒを含んでいる。メモリストリングＭＳは、電流経路（ソース／ドレイン）同士が相互に直列接続されているｎ個（例えば３２個）のメモリセルトランジスタ（セルトランジスタ）ＭＴｒからなる。トランジスタＳＤＴｒ、ＳＳＴｒは、メモリユニットＭＵの両端にそれぞれ接続される。トランジスタＳＤＴｒの電流経路の他端はビット線ＢＬに接続され、トランジスタＳＳＴｒの電流経路の他端はセルソース線（ソース線）ＣＥＬＳＲＣに接続されている。
【００１７】
ワード線ＷＬ０〜ＷＬ３１は、１つブロックＭＢ中の同じ行に属する複数のセルトランジスタＭＴｒに接続される。選択ゲート線ＳＧＤは、１つのブロックＭＢ内の全トランジスタＳＤＴｒに接続されている。選択ゲート線ＳＧＳは、１つブロックＭＢ内の全トランジスタＳＳＴｒに接続されている。
【００１８】
同じワード線ＷＬと接続されている複数のセルトランジスタＭＴｒの集まりはページを構成する。半導体記憶装置１０が１つのメモリセルが複数ビットのデータを保持可能に構成されている場合、１つのワード線ＷＬに複数ページが割り当てられる。
【００１９】
セルトランジスタＭＴｒは、半導体基板内のウェル上に設けられる。セルトランジスタＭＴｒは、ウェル上に積層されたトンネル絶縁膜（図示せず）、電荷蓄積層ＦＧ（例えば、フローティングゲート電極、トラップを有する絶縁膜、または、これらの積層膜）、中間絶縁膜（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有する。隣接するセルトランジスタＭＴｒのソース／ドレイン領域同士は接続されている。選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極（選択ゲート線）ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。セルトランジスタＭＴｒは、電荷蓄積層ＦＧ中の電子の個数に基づいて定まるデータを不揮発に記憶する。
【００２０】
メモリセルアレイ１は、図４、図５に示す３次元構造を有していてもよい。図４、図５に示す構造を有する半導体記憶装置１０をＢｉＣＳメモリと称する。一方、図２、図３に示すメモリセルアレイを有する半導体記憶装置１０を平面メモリ（平面ＮＡＮＤ）と称する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１の別の例の斜視図である。図５は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１の別の例のｙｚ面に沿った断面図である。図４、図５のうち、ある図面に示されている要素が、別の図面では図の明瞭化のために省略されていることがある。図４、図５に示されるように、基板ｓｕｂの上方には絶縁膜ＩＮ１を介して導電材料からなるバックゲートＢＧが形成されている。バックゲートＢＧは、ｘｙ平面に沿って広がる。また、基板ｓｕｂの上方には、複数のメモリユニットＭＵが形成されている。
【００２１】
図４、図５は、メモリストリングＭＳが１６のセルトランジスタを含んでいる例（すなわちｎ＝１６）を示している。セルトランジスタＭＴｒ７とＭＴｒ８とは、バックゲートトランジスタＢＴｒを介して接続される。トランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、セルトランジスタＭＴｒ０、ＭＴｒ１５と接続されている。トランジスタＳＳＴｒ、ＳＤＴｒの上方において、それぞれソース線ＣＥＬＳＲＣ、ビット線ＢＬが延びている。トランジスタＳＳＴｒ、ＳＤＴｒは、それぞれソース線ＣＥＬＳＲＣ、ビット線ＢＬと接続されている。
【００２２】
セルトランジスタＭＴｒ０〜ＭＴｒ１５は、半導体柱ＳＰおよび半導体柱ＳＰの表面の絶縁膜ＩＮ２膜を含み、さらにｘ軸に沿って延びるワード線（制御ゲート）ＷＬ０〜ＷＬ１５をそれぞれ含む。半導体柱ＳＰは、バックゲートＢＧ上の層間絶縁膜ＩＮ３中のシリコンからなる。１つのメモリストリングＭＳを構成する２本の半導体柱ＳＰは、バックゲートＢＧ中の導電材料からなるパイプ層ＰＬにより接続されており、パイプ層ＰＬはバックゲートトランジスタＢＴｒを構成する。各ワード線ＷＬは、ｘ軸に沿って並ぶ複数のセルトランジスタＭＴｒによって共有されている。同じワード線ＷＬと接続されている複数のセルトランジスタＭＴｒの集まりはページを構成する。絶縁膜ＩＮ２は、中に半導体柱ＳＰが形成される孔の表面上に広がっており、拡大図に示されるように、トンネル絶縁膜ＩＮ２ａ、絶縁材料からなる電荷蓄積層ＩＮ２ｂ、電極間絶縁膜ＩＮ２ｃを含む。セルトランジスタＭＴｒは、電荷蓄積層ＩＮ２ｂ中のキャリアの個数に基づいて定まるデータを不揮発に記憶する。
【００２３】
選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、半導体柱ＳＰ、半導体柱ＳＰの表面のゲート絶縁膜ＩＮ４を含み、さらにゲート電極（選択ゲート線）ＳＧＳ、ＳＧＤをそれぞれ含んでいる。各ゲート電極ＳＧＳは、ｘ軸に沿って並ぶ複数のトランジスタＳＳＴｒによって共有されている。各ゲート電極ＳＧＤは、ｘ軸に沿って並ぶ複数のトランジスタＳＤＴｒによって共有されている。
【００２４】
ソース線ＣＥＬＳＲＣは、複数のトランジスタＳＳＴｒと接続されている。１つのビット線ＢＬは、複数の選択ゲートトランジスタＳＤＴｒとプラグＣＰ１を介して接続されている。隣接する２つのメモリユニットＭＵはソース線ＣＥＬＳＲＣを共有する。
【００２５】
図６は、第１実施形態に係る半導体記憶装置のメモリセルアレイの回路図であり、図４、図５の例の回路図に相当する。図６に示されるように、メモリセルアレイ１は、ｋ−１個のブロックＭＢを含んでいる。ビット線ＢＬ０〜ＢＬｍ−１は、全ブロックＭＢにわたっている。各ビット線ＢＬは、対応する１つのセンスモジュール３ａと接続されている。左右方向（図４のＸ方向）に沿って並ぶ複数のセルトランジスタＭＴｒ０は、同じワード線ＷＬ０に接続される。ワード線ＷＬ１〜ＷＬ１５についても同じである。左右方向に沿って並ぶ複数のトランジスタＳＤＴｒも同じ選択ゲート線ＳＧＤに接続され、左右方向に沿って並ぶ複数のトランジスタＳＳＴｒも同じ選択ゲート線ＳＳＤＬに接続される。左右方向に沿って並びかつワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳを共有する複数のメモリユニットＭＵ（メモリストリングＭＳと選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒ）は、１つの単位を構成し、この単位を例えばストリングと称する。各ブロックＭＢ中には、ｉ個（ｉは例えば２）ストリング０〜ストリングｉ−１が設けられている。
【００２６】
ブロックＭＢ内では、ストリング０〜ストリングｉ−１もワード線ＷＬを共有する。すなわち、各ブロックＭＢにおいて、ストリング０〜ストリングｉ−１の各ワード線ＷＬ０は、相互に接続されている。ワード線ＷＬ１〜ＷＬ１５についても同じである。１つのビット線ＢＬに１つのストリングのみのメモリユニットＭＵを接続することは、トランジスタＳＤＴｒ、ＳＳＴｒの制御を通じて特定のストリングをビット線ＢＬに電気的に接続することを通じて行われる。
【００２７】
以上のような特定のストリング、特定のブロックＭＢ、特定のワード線ＷＬの選択は、図１の転送ゲート２ａにより行われる。上記のように、ＢｉＣＳメモリでは、ビット線ＢＬを共有する複数のストリングがワード線ＷＬも共有する。このため、１つのワード線ＷＬを選択し、このワード線ＷＬを共有する複数ストリングのうちの特定の１つまたは複数のストリングのためのトランジスタＳＤＴｒ（および／またはＳＳＴｒ）を選択すれば、その１つまたは複数のストリングが選択されたことになる。一方、平面メモリでも、ビット線ＢＬを共有する複数のメモリストリングＭＳのＳＤＴｒ（および／またはＳＳＴｒ）を選択するとともに、各メモリストリングＭＳの１つのワード線ＷＬを選択すれば、ビット線ＢＬを共有する複数のメモリストリングＭＳが選択されたことになる。したがって、以下の説明は、ＢｉＣＳメモリにも平面メモリにも当てはまる。例えば、ＢｉＣＳメモリにおいて複数ストリングのあるワード線ＷＬ０が特定の電位に制御されるとの記述は、平面メモリで複数ストリングの各ワード線ＷＬ０が同じ特定の電位に制御されることも含むものとする。
【００２８】
図１〜図６の構成は、後述の第２実施形態以降の全ての実施形態にも共通である。第２実施形態以降では、第１実施形態と異なる点のみを説明する。
【００２９】
図７、図８は、第１実施形態に係る半導体記憶装置での書き込みの間の一状態を示している。図８は、図７に続く状態を示す。図９は、第１実施形態に係る半導体記憶装置での書き込みの間の電圧のタイミングチャートである。以下の説明では、ＢｉＣＳメモリを例に取り説明する。図９は、図７、図８についてのタイミングチャートに対応する。第１実施形態の書き込みの概略は、書き込み対象のセルトランジスタ（選択セルトランジスタ）ＭＴｒの閾値電圧に応じて、セルトランジスタＭＴｒに書き込まれるか書き込まれないかが自動的に決定される。ビット線ＢＬの電圧を通じた選択は必要ない。具体的には、複数メモリストリングＭＳ中の選択されたワード線（選択ワード線）ＷＬを共有するセルトランジスタＭＴｒのうち、目標未満の閾値電圧を有するものでのみチャネルが特定の状態に移される。この特定の状態を有するセルトランジスタＭＴｒと選択ワード線ＷＬへのプログラム電圧Ｖｐｇｍの印加の組み合わせは、セルトランジスタＭＴｒに書き込みが行われる状態（プログラム状態）を形成する。一方、特定の状態を有しないセルトランジスタＭＴｒでは、プログラム電圧Ｖｐｇｍの印加によっても書き込みが行われない状態（インヒビット状態）が形成される。
【００３０】
図７〜図９を参照して、より詳細に説明する。ロウデコーダ２、センス回路３、カラムデコーダ４、制御回路５、電圧発生回路８、コアドライバ９は、以下に述べるタイミングで電圧の印加を行うように動作する。以下の説明は、トランジスタＳＤＴｒに最も近いセルトランジスタＭＴｒ１５が書き込み対象である例に関する。トランジスタＳＳＴｒに最も近いセルトランジスタＭＴｒ０への書き込みについては後述する。また、メモリストリングＭＳの両端以外のセルトランジスタＭＴｒへの書き込みについては、第５実施形態において説明する。ベリファイ電圧ＶＬは、本実施形態に係る書き込みではない通常の書き込みの際に、書き込みが完了したかを確認するためにセルトランジスタＭＴｒに印加される電圧である。別の言い方をすれば、ベリファイ電圧ＶＬは、書き込まれるセルトランジスタＭＴｒが書き込み後に有することを望まれる目標閾値電圧と等しい。書き込みのために、セルトランジスタＭＴｒに電圧が繰り返し印加され、ベリファイ電圧ＶＬ以上の閾値を有するセルトランジスタＭＴｒは、書き込みが成功（完了）したと判定される。ベリファイ電圧ＶＬは、書き込まれるデータに応じた値を有する。例えばセルトランジスタＭＴｒが２ビット４値のデータを格納できる場合、各データに応じた複数のベリファイ電圧ＶＬが存在する。
【００３１】
図７、図９に示されるように、まず、時刻ｔ１において、選択されたメモリストリングＭＳの選択ゲート線ＳＧＤが電圧Ｖｓｓ（ローレベル）からＶｄｄ（ハイレベル）に駆動される。選択ゲート線ＳＧＳ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣは、書き込みの間、すなわち図９に示す期間の間、電圧Ｖｓｓを維持する。非選択ブロックＭＢの選択ゲート線ＳＧＤ、ＳＧＳ（ＵＳＧＤ、ＵＳＧＳ）も、書き込みの間、電圧Ｖｓｓを維持する。
【００３２】
時刻ｔ２において、非選択ワード線ＷＬ（ＷＬ０〜ＷＬ１４）が電圧Ｖｓｓから電圧ＶＰＡＳＳへと駆動される。電圧Ｖｐａｓｓは、電圧Ｖｓｓと電圧Ｖｐｇｍの中間の電圧であり、従来の書き込み方式において非選択ワード線ＷＬに印加される電圧である。時刻ｔ３において、選択ワード線ＷＬ（ＷＬ１５）が電圧Ｖｓｓから電圧ＶＬに駆動される。この結果、選択ワード線ＷＬと接続されたセルトランジスタＭＴｒ１５の閾値電圧Ｖｔｈに基づいて、選択メモリストリングＭＳは以下のいずれかの状態を取る。図７、図８では、上側は、セルトランジスタＭＴｒ１５がＶｔｈ≦ＶＬの場合、すなわち、セルトランジスタＭＴｒ１５への書き込みが完了していないことを示す。一方、下側は、セルトランジスタＭＴｒ１５がＶｔｈ＞ＶＬの場合、すなわち、セルトランジスタＭＴｒ１５への書き込みが完了したことを示す。続いて、それぞれの場合について説明する。
【００３３】
１．Ｖｔｈ≦ＶＬの場合
セルトランジスタＭＴｒ１５はオンする。結果、セルトランジスタＭＴｒ１５を介してメモリストリングＭＳ中の残りの全セルトランジスタＭＴｒ０〜ＭＴｒ１４のチャネルはビット線ＢＬと電気的に接続されて電圧Ｖｓｓを有するに至る。
【００３４】
２．Ｖｔｈ＞ＶＬの場合
セルトランジスタＭＴｒ１５はオフを維持し、メモリストリングＭＳ中の残りの全セルトランジスタＭＴｒ０〜ＭＴｒ１４のチャネルはフローティングとなる。この結果、これらのチャネルと非選択ワード線ＷＬに印加された電圧Ｖｐａｓｓとの間にカップリングが生じ、いわゆるチャネルがブーストされる。チャネルブーストの結果、セルトランジスタＭＴｒのチャネル電圧はＶｐａｓｓ程度まで上昇する。チャネル電圧がどの程度になるかは、チャネルとワード線ＷＬとの間のカップリング比に依存する。このように、選択セルトランジスタＭＴｒ１５がＶｔｈ＞ＶＬの状態を有する場合のみメモリストリングＭＳ内でチャネルブーストが生じる。すなわち、チャネルブーストが生じたメモリストリングＭＳと生じなかったメモリストリングＭＳが生じる。
【００３５】
次に、図８、図９に示されるように、時刻ｔ４において、選択ゲート線ＳＧＤが電圧Ｖｓｓに戻されてトランジスタＳＤＴｒがオフする。この結果、セルトランジスタＭＴｒ１５がＶｔｈ≦ＶＬの状態を有する場合でもメモリストリングＭＳ内のチャネルはフローティングとなる。セルトランジスタＭＴｒ１５がＶｔｈ＞ＶＬの状態を有する場合は、状態は変わらない。
【００３６】
時刻ｔ５において、選択ワード線ＷＬにプログラム（書き込み）電圧Ｖｐｇｍが印加される。この電圧印加により、セルトランジスタＭＴｒ０〜１４のチャネルの電圧が、セルトランジスタＭＴｒ１５のチャネルにも伝搬し、また、メモリストリングＭＳ中のチャネルの状態、すなわちセルトランジスタＭＴｒ１５の閾値電圧に基づいて、以下のいずれかの状態が形成される。  
１．Ｖｔｈ≦ＶＬの場合
選択セルトランジスタＭＴｒ１５では、ワード線ＷＬはプログラム電圧Ｖｐｇｍ、チャネルは電圧Ｖｓｓを有する。すなわち、プログラム状態が形成され、セルトランジスタＭＴｒに書き込みが行われる。非選択セルトランジスタＭＴｒでは、ワード線電位がＶｐａｓｓであるため、書き込みは行われない。
【００３７】
２．Ｖｔｈ＞ＶＬの場合
選択セルトランジスタＭＴｒ１５では、ワード線ＷＬはプログラム電圧Ｖｐｇｍを有するが、チャネルは電圧Ｖｐａｓｓを有する。このため、プログラム状態は形成されず、すなわちインヒビット状態が形成され、セルトランジスタＭＴｒ１５には書き込みは行われない。非選択セルトランジスタでは、ワード線電位がＶｐａｓｓであるため、書き込みは行われない。
【００３８】
こうして、選択セルトランジスタＭＴｒ１５がＶｔｈ≦ＶＬの状態を有する場合のみ、プログラム状態が形成される。なお、選択ワード線ＷＬがプログラム電圧Ｖｐｇｍに上げられることによって、さらなるチャネルブーストが生じ得る。しかし、非選択セルトランジスタＭＴｒが十分に多ければ、追加のチャネルブーストに打ち勝ってチャネルはプログラム電圧印加前の状態を維持できる。すなわち、選択セルトランジスタＭＴｒと選択ワード線ＷＬとの間の容量比が、同じメモリストリングＭＳ中の全非選択セルトランジスタＭＴｒと非選択ワード線ＷＬとの容量比の合計以下であることが必要である。そのために、非選択セルトランジスタＭＴｒは少なくとも２個必要である。
【００３９】
次に、時刻ｔ６において全ワード線ＷＬが電圧Ｖｓｓに戻され、半導体記憶装置１０はスタンバイ状態に移行する。なお、図７、図８は、１つのビット線ＢＬとそれと接続された要素のみ示しているが、１つのストリング中の別のビット線ＢＬとそれと接続された要素についての並行な書き込み、すなわち１ページへの書き込みが行われてもよい。
【００４０】
図１０は、第１実施形態に係る書き込みの原理の一側面を説明するための図である。具体的には、図１０は、従来の書き込み方法における、電圧Ｖｐａｓｓとフェイルビット数の関係を示す。図１０に示されるように、電圧Ｖｐａｓｓには、適切な書き込みのために要求される範囲（Ｖｐａｓｓウィンドウ）がある。この範囲を超えて、電圧Ｖｐａｓｓが小さくなるほど、フェイルビット数は増加する。非選択ストリング中の電圧Ｖｐｇｍを受け取るセルトランジスタのチャネルが、本来同ストリング中の残りのセルトランジスタのチャネルからの電圧の伝搬により電圧Ｖｐａｓｓであり、過小な電圧Ｖｐａｓｓによってプログラム状態が形成されてしまうからである。また、適切な範囲を超えて電圧Ｖｐａｓｓが大きくなるほど、フェイルビット数はやはり増加する。過大な電圧Ｖｐａｓｓは電圧Ｖｐｇｍに近づくことになり、結果、選択ストリング中の非選択セルトランジスタにおいてもプログラム状態が形成されてしまうからである。一方、第１実施形態に係る書き込みは、電圧Ｖｐａｓｓが最小（すなわちＶｐａｓｓ＝Ｖｓｓ）の状態、すなわち従来の考えではフェイルビット数が最大になる状態を利用して書き込みを行う。このように、第１実施形態に係る書き込みは、従来では最も問題となる状態を利用しており、従来の書き込みと異なる。
【００４１】
図７、図８は、ストリング中のトランジスタＳＤＴｒに最も近いセルトランジスタＭＴｒ１５が書き込み対象である例に関する。選択セルトランジスタＭＴｒがトランジスタＳＳＴｒに最も近い場合も、同じ原理を用いて書き込みが可能である。ビット線ＢＬの電位を用いてプログラム状態とインヒビット状態を形成し分ける技術と異なり、ビット線ＢＬは、ソース線ＣＥＬＳＲＣと同じく、書き込みの間、電圧Ｖｓｓに維持されるからである。図１１は、第１実施形態に係る書き込みの間の別の一状態を示す図であり、図１２は、図１１に続く状態を示す図である。図１１、図１２は、各部に印加される電圧が図７、図８と左右反転していることを示している。すなわち、選択ゲート線ＳＧＳが電圧Ｖｄｄとされ、選択ゲート線ＳＧＤは電圧Ｖｓｓに維持される。次いで、選択ゲート線ＳＧＳが電圧Ｖｓｓに戻され、セルトランジスタＭＴｒ０がプログラム電圧Ｖｐｇｍに駆動される。ビット線ＢＬとソース線ＣＥＬＳＲＣの役割同士が可換であり、かつトランジスタＳＤＴｒとＳＳＴｒの役割同士が可換である。
【００４２】
以上説明したように、第１実施形態に係る半導体記憶装置によれば、選択セルトランジスタＭＴｒの閾値電圧に基づいて自動的に選択セルトランジスタＭＴｒがプログラム状態またはインヒビット状態を取る。２状態の選択に、ビット線ＢＬの電圧は関与しない。このため、２状態の選択のためにビット線ＢＬを充放電する必要はなく、ビット線ＢＬを使用した２状態の選択の場合よりも書き込みに要する電力消費は少なく、また、書き込みも速い。さらに、書き込みの間セルソース線ＣＥＬＳＲＣとビット線ＢＬの電位差が無いので、非選択ブロックでのリーク電流も抑制される。
【００４３】
（第２実施形態）
第２実施形態は、第１実施形態を利用した書き込みのシーケンスに関する。
【００４４】
従来のビット毎ベリファイ書き込みは、書き込みおよび読み出しを通じたベリファイのセットの繰り返しを含んでいる。読み出しの結果、ベリファイパスしたセルトランジスタは、後続の書き込み電圧の印加の間、ビット線ＢＬの電位の制御を通じてインヒビット状態に維持される。一方、上記のように、第１実施形態の書き込みは、選択セルトランジスタＭＴｒの閾値電圧に基づいて自動的に選択セルトランジスタがプログラム状態またはインヒビット状態に移る。第２実施形態では、この特性を利用することにより、読み出しを行わずに、ベリファイを含んだ書き込みと同等の書き込みを実現できる。具体的な手法は、以下の通りである。通常、ＮＡＮＤ型フラッシュメモリ（ＢｉＣＳメモリを含む）では、書き込み電圧の印加回数の上限（ループ回数の上限）が定められている。この上限に達しても目標の閾値電圧に達しない書き込みはフェイルと判定される。この上限を決定するために、ＮＡＮＤ型フラッシュメモリでは、その特性を検査して上限ループ回数が割り出される。第２実施形態では、第１実施形態の書き込みをこの上限ループ回数繰り返せば、ベリファイのための読み出しを行わずとも、書き込みが完了したことが保証される。
【００４５】
図１３は、第２実施形態に係る書き込みのフローチャートである。図１３に示されるように、書き込みが行われる（ステップＳ１）。ステップＳ１の書き込みは、第１実施形態の書き込みを使用する。また、ステップＳ１の書き込みは、第１実施形態の書き込みを１回行うことを含んでおり、ベリファイのための読み出しを含んでいない。この書き込みにより、選択セルトランジスタＭＴｒにベリファイ電圧ＶＬを目標の閾値電圧とする書き込みが行われる。第１実施形態の書き込みにより、複数の選択セルトランジスタＭＴｒのうちで、未完了のものにおいてはプログラム状態が形成され、書き込みが完了したものにおいてはインヒビット状態が形成される。
【００４６】
次に、例えば制御回路５は、現在の書き込み電圧の印加回数（ループ回数）が、上限を超えているかを判定する（ステップＳ２）。この上限は、上記のように、半導体記憶装置１０の特性に基づいて予め割り出されたものである。すなわち、複数（例えば全て）のセルトランジスタＭＴｒのうちで書き込み完了に要する最大のループ回数が割り出され、この最大のループ回数がステップＳ２での閾値として用いられる。なお、必ずしも全てのセルトランジスタＭＴｒを対象として最大のループ回数が割り出されることは必須ではない。すなわち、例えば半導体記憶装置１０に求められる書き込み時間範囲に収まる時間で書き込みが完了するセルトランジスタＭＴｒの内で最大のループ回数が使用される。要求される書き込み時間を超えるセルトランジスタＭＴｒは、不良ビットとして例えばＥＣＣ（error correction code）を用いてエラー検出およびさらにエラー訂正される。ステップＳ２の判断がＮｏであれば、フローはステップＳ１に戻る。ただし、ループ番号の増加とともに、プログラム電圧Ｖｐｇｍも所定の幅だけ増加する。ステップＳ２での判断がＹｅｓであれば、フローは終了する。ステップＳ２でのＹｅｓの判断により、全ての選択セルトランジスタ（例えば１ストリング中の閾値電圧を上げられるセルトランジスタ）ＭＴｒには、書き込みが完了しているはずである。このため、ステップＳ１での書き込みの度に続けてベリファイのための読み出しが行われる必要はない。
【００４７】
図１４は、第２実施形態の係る書き込みによるセルトランジスタ閾値電圧分布の変遷を示している。図１４の上段に示されるように、書き込み前は、いずれの選択セルトランジスタもベリファイ電圧ＶＬ未満であり、閾値電圧分布の右端はベリファイ電圧ＶＬ未満である。書き込みの度に全セルトランジスタＭＴｒの閾値電圧が上昇し、結果、分布曲線は右に向かって移動する。図１４の中段に示されるように、何回かの書き込みの結果、高い閾値電圧を有するセルトランジスタＭＴｒの閾値電圧がベリファイ電圧ＶＬを超える。すなわち、これ以降、閾値電圧を超えたセルトランジスタ（ハッチングが付されている）ＭＴｒは、書き込みに対して自動的にインヒビット状態を取り、閾値電圧はもはや上昇しない。一方、閾値電圧を超えていないセルトランジスタＭＴｒは、自動的にプログラム状態を取り、閾値電圧は上昇する。以上のステップの繰り返しにより、図１４の下段に示されるように、全てのセルトランジスタＭＴｒがベリファイ電圧ＶＬを超える、すなわち、分布曲線の左端がベリファイ電圧ＶＬを超える。
【００４８】
ビット線ＢＬの電圧によるプログラム状態とインヒビット状態の区別は、一般に、ビット線電圧を電圧ＶｄｄとＶｓｓのいずれかにする離散的な制御である。一方、第２実施形態に係る書き込みでは、以下に示すように、連続的または少なくとも細かい段階的な制御が可能である。すなわち、セルトランジスタＭＴｒは、プログラム状態からインヒビット状態へと段階的に変遷する。セルトランジスタＭＴｒの閾値電圧がベリファイ電圧ＶＬに近づくにつれ、最も強いプログラム状態を作る電圧Ｖｓｓのチャネル電圧が、インヒビット状態を作る電圧Ｖｐａｓｓへと徐々に変遷するからである。換言すれば、最も強いプログラム状態が、いわば弱いプログラム状態へと変遷し、このことは、セルトランジスタへのプログラム電圧の過剰な印加を避けることができる。このような制御は、一般に、ＱＰＷ（quick pass write）によって実現可能である。ＱＰＷは、ビット線電圧によるプログラム状態とインヒビット状態を区別する技術において、ビット線電圧として、電圧ＶｄｄとＶｓｓの間に中間的な電圧を用意する手法である。しかしながら、第２実施形態は、ＱＰＷよりも細かい連続的な状態遷移を可能にし、しかも自動的な状態遷移が可能である。
【００４９】
以上説明したように、第２実施形態によれば、第１実施形態の書き込みが、セルトランジスタＭＴｒの特性ばらつきによらずに書き込みを保証する回数、繰り返される。第１実施形態の書き込みの利用により、第１実施形態と同じ利点を得られるとともに、書き込みの度にベリファイのための読み出しを行わずに、書き込みを保証できる。ＢｉＣＳメモリを含むＮＡＮＤ型フラッシュメモリはプログラム電圧印加と読み出しのセットを繰り返すのに対し、第２実施形態による各セット中の読み出しの省略は、書き込み時間の抑制を可能にする。さらに、第２実施形態によれば、プログラム状態からインヒビット状態への自動的な段階的遷移を実現できる。
【００５０】
（第３実施形態）
第３実施形態は、第１実施形態を利用した複数ストリングへの並行な書き込みに関する。
【００５１】
従来のビット線電圧を用いた書き込みは、読み出しおよび書き込みの間、１つのビット線に１つのメモリストリングＭＳのみが接続されていることを要求する。その実行のために、ＢｉＣＳメモリの場合、トランジスタＳＤＴｒのオン／オフにより、同じビット線ＢＬに接続された複数ストリングのうち、選択ストリング中のメモリストリングＭＳのみがビット線に接続される。この制約は従来のベリファイのための読み出しにも当てはまる。このため、従来の書き込みは、複数ストリングにわたる１つのワード線の選択により、複数ページを選択できるにも関わらず、１つのビット線について１つのストリングしか対象にできない。そこで、ストリングごとのベリファイに代えて、例えばビット線およびワード線を共有する全ての選択セルトランジスタへの書き込みが終了するまで書き込み完了したセルトランジスタにも書き込みがなされるか、１つのセルトランジスタへの書き込みが完了した時点で書き込みを終了させる等の次善策が取られる。一方、第１実施形態の書き込みは、ベリファイのための読み出しにビット線ＢＬの電圧変化を要求しない。このため、第１実施形態の書き込みを用いて、ベリファイと同等の効果を得ながら複数ストリングに同時に書き込みを行える。
【００５２】
図１５は、第３実施形態に係る書き込みの間の一状態を示している。図１５は、選択ストリングとしてストリング０、１のみを描いている。しかし、その他のストリングにも、以下の説明が当てはまる。図１５は、第１実施形態と同じくトランジスタＳＤＴｒに最も近いセルトランジスタＭＴｒ１５への書き込みを描いている。第１実施形態で記述したように、トランジスタＳＳＴｒに最も近いセルトランジスタＭＴｒ０が書き込み対象であってもよい。
【００５３】
まず、図７と同様に、全ての選択ストリングにおいて選択ゲート線ＳＧＤは電圧Ｖｄｄとされ、選択ゲート線ＳＧＳおよびソース線ＣＥＬＳＲＣは電圧Ｖｓｓに維持される。ビット線ＢＬは全て電圧Ｖｓｓに維持される。また、選択ワード線ＷＬ１５がベリファイ電圧ＶＬへと駆動される。１ブロック中の全ストリングは、各ワード線を共有するので、全ストリングにおいて、ワード線ＷＬ１５がベリファイ電圧に上昇する。非選択のワード線はみな、電圧Ｖｐａｓｓを維持する。
【００５４】
次に、図８と同様に、選択ストリング中の選択ゲート線ＳＧＤが電圧Ｖｓｓに戻され、次いで、ワード線ＷＬ１５が電圧Ｖｐｇｍへと駆動される。このステップにより、各選択ストリング中のセルトランジスタＭＴｒ１５のうち、ベリファイ電圧ＶＬ以下の閾値電圧を有するものにおいてプログラム状態が形成され、ベリファイ電圧を超える閾値電圧を有するものにおいてはインヒビット状態が形成される。こうして、ワード線ＷＬを共有する複数ストリングに並行して書き込みが行える。さらに、第３実施形態に第２実施形態が適用されてもよい。これにより、各選択ストリング中の複数の選択セルトランジスタＭＴｒが、書き込み完了後は、書き込み電圧印加に対しても自動的にインヒビット状態になる。こうして、複数の選択セルトランジスタＭＴｒは、各々、書き込み完了となるまで、書き込みの対象とされる。
【００５５】
ここまでの説明から分かるように、選択ワード線ＷＬと接続された複数セルトランジスタＭＴｒには同じベリファイ電圧ＶＬを目標の閾値電圧として書き込みが行われる。このため、第３実施形態は、ＢｉＣＳメモリでのＥＰ書き込みに使用することができる。ＥＰ書き込みとは、データリテンションの改善のために、消去によりセルトランジスタの閾値電圧をいわゆるＥ状態（負の閾値電圧状態）とした後に、この閾値電圧を正の値に移行させてＥＰ状態にすることを指す。ＢｉＣＳメモリではＥＰ状態が消去状態に相当する。ＥＰ書き込みは、複数のセルトランジスタＭＴｒに同じ閾値電圧を付与する工程なので、第３実施形態とよく親和する。
【００５６】
以上説明したように、第３実施形態によれば、第１実施形態の書き込みが、ワード線ＷＬを共有する複数ストリングに並行して行われる。第１実施形態の書き込みの利用により第１実施形態と同じ利点を得られるともに、このような複数ストリングへの並行した書き込みによりＢｉＣＳメモリの特徴の１つである複数ストリングでのワード線ＷＬの共用を効果的に利用できる。
【００５７】
（第４実施形態）
第４実施形態は、第１実施形態の一側面に関し、具体的には、トランジスタＳＤＴｒ、ＳＳＴｒが負の閾値電圧を有する例に関する。
【００５８】
従来のビット線電圧を用いた書き込みは、ビット線電圧とドレイン側選択ゲートトランジスタ（ＳＤＴｒ）の閾値電圧との関係によってプログラム状態とインヒビット状態を形成し分ける。このため、全ドレイン側選択ゲートトランジスタの閾値電圧の分布により定まる条件が、ビット線に印加される電圧Ｖｓｓ、Ｖｄｄに制約を課す。すなわち、ドレイン側選択ゲートトランジスタの閾値分布の下端をＶｔｈｓ（ｍｉｎ）、上端をＶｔｈｓ(ｍａｘ)とすると、Ｖｄｄ＞Ｖｔｈｓ（ｍａｘ）、およびＶｔｈｓ（ｍｉｎ）＞Ｖｓｓが満たされなければならない。このため、従来の書き込みは、ドレイン側選択ゲートトランジスタの閾値分布が極端に広い場合、少なくとも一部が負領域にある場合、などに適用できない。あるドレイン側選択ゲートトランジスタの閾値電圧が負の場合、このトランジスタのゲート電圧を保ちながらドレインおよびソースの電圧を正方向にシフトさせることにより、対処することが可能ではある。しかし、このことは、ハイレベルとして高い電圧を必要とし、このためには高い電源電圧の用意または高い電圧を出せるようにセンスアンプを改良することが求められる。前者の策は消費電力を増加させ、後者の策は回路面積を増加させる。
【００５９】
一方、第１実施形態に係る書き込みは、１つのビット線電圧Ｖｓｓしか必要としない。このため、第１実施形態に係る書き込みは、従来よりも少ない制約で負の閾値電圧や非常に広い閾値電圧分布を有するトランジスタＳＤＴｒに対しても適応できる。
【００６０】
図１６は、第４実施形態に係る書き込みの間の状態を示している。図１７は、第４実施形態に係る書き込みの間の電圧のタイミングチャートである。図１６、図１７は、トランジスタＳＤＴｒ、ＳＳＴｒの閾値電圧が負である例に関する。基本的には、第４実施形態は、第１実施形態（図７〜図９）と同じである。第１実施形態と異なるのは、ビット線ＢＬ、ソース線ＣＥＬＳＲＣへの印加電圧が第１実施形態での電圧Ｖｓｓに代えて電圧Ｖｔｈｓとなっていること、および選択ワード線ＷＬへの印加電圧が第１実施形態での電圧ＶＬに代えて電圧ＶＬ＋Ｖｔｈｓとなっていることである。電圧Ｖｔｈｓは、半導体記憶装置１０中の全トランジスタＳＤＴｒ、ＳＳＴｒのうちの最小の負の閾値電圧の絶対値である。ビット線ＢＬ、ソース線ＣＥＬＳＲＣに電圧Ｖｔｈｓが重畳されているのは、電圧Ｖｓｓの選択ゲート線ＳＧＤ、ＳＧＳによってトランジスタＳＤＴｒまたはＳＳＴｒを、負の最小閾値電圧を有するものであってもオフさせるためである。
【００６１】
まず、時刻ｔ１に先立つ時刻ｔ１１において、ビット線ＢＬおよびソース線ＣＥＬＳＲＣが電圧Ｖｓｓから電圧Ｖｔｈｓへと駆動される。時刻ｔ３〜ｔ４では、選択ワード線ＷＬに図９での電圧ＶＬに代えて電圧ＶＬ＋Ｖｔｈｓが印加される。電圧Ｖｐｇｍの印加後、時刻ｔ６に続く時刻ｔ１２において、ビット線ＢＬおよびソース線ＣＥＬＳＲＣが電圧Ｖｓｓに戻される。
【００６２】
以上説明したように、第４実施形態によれば、第１実施形態の書き込みが、トランジスタＳＤＴｒ、ＳＳＴｒが負の閾値電圧を有するケースに適用される。第１実施形態の書き込みの利用により第１実施形態と同じ利点を得られるともに、トランジスタＳＤＴｒ、ＳＳＴｒが負の閾値電圧や非常に大きな閾値分布を有するケースに適合するための制約が従来の書き込みよりも少ない。第４実施形態は、さらに第２および（または）第３実施形態と組わせられてもよい。
【００６３】
（第５実施形態）
第５実施形態は、第１実施形態を利用したメモリストリングの端以外のセルトランジスタへの書き込みに関する。
【００６４】
メモリストリング端でないセルトランジスタへの書き込みのためには、選択セルトランジスタＭＴｒよりもビット線側にある非選択セルトランジスタ（ビット線側非選択セルトランジスタ）ＭＴｒが、第１実施形態のトランジスタＳＤＴｒと同じような電圧を受け取る。また、非メモリストリング端のセルトランジスタＭＴｒへの書き込みのために、選択セルトランジスタＭＴｒよりもビット線側にある全てのトランジスタ、すなわちトランジスタＳＤＴｒとビット線側非選択セルトランジスタＭＴｒの全てが正の閾値電圧を有していることが好ましい。その理由は、これらのセルトランジスタＭＴｒを、スタンバイ時、後述のように電圧Ｖｓｓの印加によりカットオフさせるためである。以上の要請を満たすために、メモリストリング端のセルトランジスタＭＴｒからメモリストリングＭＳの中央のセルトランジスタＭＴｒに向かって順に書き込まれる。ＢｉＣＳメモリでは、データリテンションの向上のために、消去後の負の閾値電圧を有するセルトランジスタＭＴｒに対して、閾値電圧を正に移行させるＥＰ書き込みが行われる場合がある。例えば、あるストリング中で書き込み済みのセルトランジスタＭＴｒに隣接するセルトランジスタＭＴｒにはＥＰ書き込みが行われる。このため、第５実施形態はＢｉＣＳメモリへの適用に適する。
【００６５】
図１８は、第５実施形態に係る書き込みの間の状態を示している。図１９は、第５実施形態に係る書き込みの間の電圧のタイミングチャートである。図１８に先立って、セルトランジスタＭＴｒ８よりビット線ＢＬ側の全てのセルトランジスタＭＴｒには、ストリング端から順次書き込みが完了しているものとする。
【００６６】
図１８、図１９に示されるように、時刻ｔ１において、選択ゲート線ＳＧＤの電圧Ｖｄｄへの駆動開始に加えて、選択セルトランジスタＭＴｒよりもビット線側の非選択ワード線（ビット線側非選択ワード線）の全てが電圧Ｖｓｓから電圧Ｖｒｅａｄへと駆動される。電圧Ｖｒｅａｄは、読み出し時に非選択トランジスタＭＴｒに印加される電圧であり、非選択トランジスタＭＴｒをオンさせる大きさを有する。この結果、ビット線側非選択トランジスタＭＴｒは全てオンする。次いで、時刻ｔ２において、選択セルトランジスタＭＴｒよりもソース線側の非選択ワード線（ソース線側非選択ワード線）ＷＬの全てが電圧Ｖｐａｓｓに駆動され、時刻ｔ３において選択ワード線ＷＬが電圧ＶＬへ駆動される。電圧ＶＬへの駆動によって、選択トランジスタＭＴｒの閾値電圧に応じて、選択トランジスタＭＴｒからソース線ＣＥＬＳＲＣまでの全ての非選択セルトランジスタ（ソース側非選択トランジスタ）ＭＴｒのチャネルはＶｓｓに維持されるか、電圧Ｖｐａｓｓにブーストされる。時刻ｔ４に先立つ時刻ｔ２１において、ビット線側非選択ワード線ＷＬは、電圧Ｖｓｓに戻される。
【００６７】
次いで、第１実施形態と同じく、選択ゲート線ＳＧＤが電圧Ｖｓｓに戻され、選択ワード線ＷＬが電圧Ｖｐｇｍに駆動されることにより、電圧ＶＬ以下の閾値を有するセルトランジスタＭＴｒに書き込みが行われる。
【００６８】
ソース線ＣＥＬＳＲＣにより近いセルトランジスタＭＴｒへの書き込みの場合、チャネルを電圧Ｖｐａｓｓにブーストされる非選択セルトランジスタＭＴｒの数が少なくなる。このため、選択セルトランジスタＭＴｒのチャネルを十分に電圧Ｖｐａｓｓにブーストできずに、十分なインヒビット状態を形成できない可能性がある。そこで、図２０に示されるように、ソース線ＣＥＬＳＲＣにより近いセルトランジスタＭＴｒへの書き込みの場合、ソース線ＣＥＬＳＲＣ側のセルストリング端のセルトランジスタからストリングの中央のセルトランジスタＭＴｒに向かって順に書き込まれる。図２０は、第５実施形態の第２例に係る書き込みの間の一状態を示している。図２０に示されるように、選択ゲート線ＳＧＤに代えて選択ゲート線ＳＧＳが電圧Ｖｄｄに駆動され、選択ゲート線ＳＧＤは電圧Ｖｓｓに維持される。ビット線側非選択ワード線ＷＬに代えてソース線側非選択ワード線ＷＬが電圧Ｖｓｓから電圧Ｖｒｅａｄへと駆動される。ビット線側非選択ワード線ＷＬは、Ｖｐａｓｓに駆動される。
【００６９】
ビット線側非選択セルトランジスタＭＴｒが正の閾値電圧を有することを保証するために、例えば特願２０１１−２０１１７の技術を第５実施形態に適用することができる。特願２０１１−２０１１７は、セルトランジスタＷＬＮへの書き込みが指示されると、セルトランジスタＷＬＮへの書き込みに先立って、セルトランジスタＷＬＮの昇順側で隣接するセルトランジスタＷＬＮ＋１にＥＰ書き込みが行われることを記述する。この技術を用いれば、ビット線ＢＬにより近いセルトランジスタＭＴｒから順に書かれる場合、あるセルトランジスタＭＴｒＮへの書き込みに先立ってセルトランジスタＭＴｒＮ−１にＥＰ書き込みが行われる。次いでセルトランジスタＭＴｒＮ−１に書き込みが行われずにセルトランジスタＭＴｒＮ−２に書き込みが行われるとしても、セルトランジスタＭＴｒＮ−２の書き込みの時点で、セルトランジスタＭＴｒ−１は正の閾値電圧を有している。このため、ビット線側非選択セルトランジスタＭＴｒが正の閾値電圧を有することが保証される。
【００７０】
次に、図２１を参照して、より実践的な書き込みについて説明する。図２１は、第５実施形態の第３例に係る書き込みのフローチャートであり、１つのブロックＭＢへの書き込みのフローチャートである。まず、制御回路５は、例えばレジスタにおいて保持されている現在値ｘをｎ−１とする（ステップＳ１１）。ｎは、上記のようにセルストリング中のセルトランジスタの数であることに留意されたい。次に、制御回路５は、現在値ｘにより定まるセルトランジスタＭＴｒｘを選択し（ステップＳ１２）て、この選択セルトランジスタＭＴｒに図１８を参照して記述した書き込みを行う（ステップＳ１４）。図１８の書き込みは、セルトランジスタＭＴｒがビット線ＢＬにより近い場合の書き込みであり、以下、ビット線側書き込みと称する。
【００７１】
制御回路５は、第２実施形態と同様に、セルトランジスタＭＴｒへの書き込みの回数を計数する。そして、制御回路５は、選択セルトランジスタＭＴｒへの書き込みが上限を超えているかを判定する（ステップＳ１５）。ステップＳ１５は、図１３のステップＳ２と同じである。ステップＳ１５中で用いられる上限も、第２実施形態において説明した上限と同じである。ステップＳ１５での判定がＮｏである場合、フローはステップＳ１４に戻る。一方、ステップＳ１５での判定がＹｅｓである場合、フローはステップＳ１７に移る。制御回路５は、ステップＳ１７において、現在値ｘがｎ／２未満であるかを判定する。ステップＳ１７での判定がＹｅｓである場合、制御回路５は、現在値ｘをｘ−１に更新する（ステップＳ１８）。次いで、フローは、ステップＳ１２に戻り、更新された現在値ｘについてステップＳ１２、Ｓ１４、Ｓ１５が繰り返される。すなわち、前回の選択セルトランジスタＭＴｒにソース線側で隣接するセルトランジスタＭＴｒにビット線側書き込みが行われる。ステップＳ１７においてＮｏと判断されるまで、全てのよりビット線ＢＬに近いセルトランジスタＭＴｒへの書き込みが、ビット線側の端のセルトランジスタＭＴｒからソース線ＣＥＬＳＲＣに向かって順に繰り返される。
【００７２】
ステップＳ１７において、全てのよりビット線ＢＬに近いセルトランジスタＭＴｒへの書き込みが終わると、フローはステップＳ２１に移る。ステップＳ２１において、制御回路５は、現在値ｘを０とする。次に、制御回路５は、現在値ｘにより定まるセルトランジスタＭＴｒｘを選択し（ステップＳ２２）て、この選択セルトランジスタＭＴｒに図２０を参照して記述した書き込みを行う（ステップＳ２４）。図２０の書き込みは、セルトランジスタＭＴｒがソース線ＣＥＬＳＲＣにより近い場合の書き込みであり、以下、ソース線側書き込みと称する。
【００７３】
制御回路５は、選択セルトランジスタＭＴｒへの書き込みが上限を超えているかを判定する（ステップＳ２５）。ステップＳ２５は、図１３のステップＳ２と同じである。ステップＳ２５中で用いられる上限も、第２実施形態において説明した上限と同じである。ステップＳ２５での判定がＮｏである場合、フローはステップＳ２４に戻る。一方、ステップＳ２５での判定がＹｅｓである場合、フローはステップＳ２７に移る。制御回路５は、ステップＳ２７において、現在値ｘがｎ／２以上であるかを判定する。ステップＳ２７での判定がＮｏである場合、制御回路５は、現在値ｘをｘ＋１に更新する（ステップＳ２８）。次いで、フローは、ステップＳ２２に戻り、更新された現在値ｘについてステップＳ２２、Ｓ２４、Ｓ２５が繰り返される。すなわち、前回の選択セルトランジスタＭＴｒにビット線側で隣接するセルトランジスタＭＴｒにビット線側書き込みが行われる。ステップＳ２７においてＹｅｓと判断されるまで、全てのよりソース線ＣＥＬＳＲＣに近いセルトランジスタＭＴｒへの書き込みが、ソース線側の端のセルトランジスタＭＴｒからビット線ＢＬに向かって順に繰り返される。ステップＳ２７において、全てのよりソース線ＣＥＬＳＲＣに近いセルトランジスタＭＴｒへの書き込みが終わると、フローは終了する。図２１のフローと逆にソース線側書き込み後にビット線側書き込みが行われてもよい。
【００７４】
図２１の書き込みを行うためには、メモリストリングＭＳ中の直列接続されたセルトランジスタＭＴｒの数は、最低４である。このような数であれば、ビット線側書き込みおよびソース線側書き込みが可能でかつビット線側書き込みおよびソース線側書き込みのいずれにおいても選択セルトランジスタＭＴｒよりも多くの数のチャネルブーストに寄与する非選択セルトランジスタＭＴｒを確保できる。
【００７５】
以前に選択されたセルトランジスタＭＴｒが負の閾値電圧を有していてもよい。図２２は、そのような例を示しており、第５実施形態の第４例に係る書き込みの間の状態を示している。図２３は、図２２の書き込みの間の電圧のタイミングチャートである。基本的な原理は、トランジスタＳＤＴｒが負の閾値を有する場合（図１６、図１７）と同じである。すなわち、ビット線ＢＬ、ソース線ＣＥＬＳＲＣへの印加電圧が負の閾値電圧を有する、以前に選択されたセルトランジスタＭＴｒが無い場合（図１８、図１９）での電圧Ｖｓｓに代えて電圧Ｖｔｈｅが用いられる。また、選択ワード線ＷＬへの印加電圧が電圧ＶＬに代えて電圧ＶＬ＋Ｖｔｈｅとなっていることである。電圧Ｖｔｈｅは、全ビット線側非選択セルトランジスタＭＴｒの閾値電圧のうちの（負の）最小閾値電圧の絶対値である。さらに、全ビット線側非選択ワード線ＷＬに、図１９での電圧Ｖｒｅａｄに代えて電圧Ｖｒｅａｄ＋Ｖｔｈｅが印加される。
【００７６】
図２３のタイミングチャートは、図１７、図１９を混合したものにいくつかの変更が加わったものに相当する。以下の説明では、これらの図と異なる点のみ説明する。まず、時刻ｔ１１において、ビット線ＢＬおよびソース線ＣＥＬＳＲＣが電圧Ｖｓｓから電圧Ｖｔｈｅへと駆動される。時刻ｔ１において、全てのビット線側非選択ワード線ＷＬは電圧Ｖｒｅａｄ＋Ｖｔｈｅに駆動される。時刻ｔ３、ｔ２１、ｔ４、ｔ５の間、選択ワード線ＷＬには図１９での電圧ＶＬに代えて電圧ＶＬ＋Ｖｔｈｅが印加される。時刻ｔ２１では、選択ワード線ＷＬに隣接する全てのビット線側非選択ワード線（隣接ビット線側非選択ワード線）ＷＬが電圧Ｖｒｅａｄ＋Ｖｔｈｅから電圧Ｖｓｓに戻される。隣接ビット線側非選択ワード線以外の全てのビット線側非選択ワード線（非隣接ビット線側非選択ワード線）ＷＬは、Ｖｒｅａｄ＋Ｖｔｈｅに維持される。その理由は、全ビット線側非選択ワード線ＷＬを電圧Ｖｓｓにすると、トランジスタＳＤＴｒに最も近いセルトランジスタＭＴｒ１５の閾値電圧が正で、残りの全ビット線側非選択トランジスタＭＴｒの閾値電圧が負の場合、これら非隣接ビット線側非選択トランジスタＭＴｒがオンするからである。すると、セルソース側非選択セルトランジスタＭＴｒのチャネル電位が、これらのトランジスタのチャネルにも伝播し、ブーストの効率が悪化する。時刻ｔ５に次いで、時刻ｔ６において、非隣接ビット線側非選択ワード線ＷＬが電圧Ｖｒｅａｄ＋Ｖｔｈｅから電圧Ｖｓｓに戻される。
【００７７】
ここまでの説明では、全ソース線側非選択ワード線ＷＬが電圧Ｖｐａｓｓに駆動される例に関する。一方、一部のソース線側非選択ワード線ＷＬのみがＶｐａｓｓに駆動される例も可能である。図２４は、第５実施形態の第５例に係る書き込みの間の状態を示している。図２４に示されるように、全非選択ソース線側ワード線ＷＬのうち、選択セルトランジスタＭＴｒに近いいくつかのものが電圧Ｖｐａｓｓに駆動され、残りが電圧Ｖｓｓに維持される。図２４は、ソース線側非選択ワード線ＷＬ９〜ＷＬ１３がＶｐａｓｓに駆動される例を示すが、その本数は図２４の例に限られない。第５実施形態では、どのワード線ＷＬが選択されるかに応じて、ソース線側非選択ワード線ＷＬの本数が相違する。ソース線側非選択ワード線ＷＬの本数の違いは、チャネルブーストに寄与するセルトランジスタＭＴｒの個数の違い、ひいてはチャネルブーストの能力の違いに繋がる。第５例によれば、選択ワード線ＷＬの位置によらずに、電圧Ｖｐａｓｓに駆動されるソース線側非選択ワード線ＷＬの本数は一定である。このため、選択トランジスタＭＴｒによらずチャネルブースト能力を一定に維持できる。
【００７８】
図２５に示されるように、ソース線側書き込みの場合も、ビット線側書き込みと同じである。図２５は、第５実施形態の第６例に係る書き込みの間の状態を示している。選択ゲート線ＳＧＤに代えて選択ゲート線ＳＧＳが電圧Ｖｄｄ＋Ｖｔｈｅに駆動され、選択ゲート線ＳＧＤは電圧Ｖｓｓに維持される。全てのセルソース線側非選択ワード線ＷＬが電圧Ｖｓｓから電圧Ｖｒｅａｄ＋Ｖｔｈｅに駆動される。ビット線側非選択ワード線ＷＬは、Ｖｐａｓｓに駆動される。
【００７９】
以上説明したように、第５実施形態によれば、第１実施形態の書き込みがメモリストリングＭＳの端のセルトランジスタＭＴｒからストリング中央に向かってセルトランジスタに順に行われる。この書き込みによれば、第１実施形態の書き込みの利用により第１実施形態と同じ利点を得られるともに、第１実施形態の書き込みをメモリストリングＭＳの端以外のセルトランジスタＭＴｒにも適用できる。さらに、ビット線側書き込みが終了すると、セルソース側から同様にセルトランジスタＭＴｒに順次第１実施形態の書き込みが行われる。このような書き込みによって、十分なチャネルブーストを保ちながら、メモリストリングＭＳ中の全てのセルトランジスタＭＴｒへの第１実施形態の書き込みを行うことが可能である。第５実施形態は、さらに第２実施形態と組わせられてもよい。
【００８０】
（第６実施形態）
第１〜第５実施形態では、ワード線を共有する複数セルトランジスタには同じデータが書き込まれる、すなわち同じ閾値電圧を目指して閾値電圧が引き上げられる。一方、第６実施形態は、ワード線を共有する複数セルトランジスタのうちの選択されたもののみへの書き込みに関する。
【００８１】
図２６は、第６実施形態に係る書き込みの間の状態を示している。図２７は、第６実施形態に係る書き込みの間の電圧のタイミングチャートである。第６実施形態では、第１実施形態の書き込みとビット線ＢＬを用いたインヒビット状態の形成とを併用することにより、ワード線ＷＬを共有する複数セルトランジスタＭＴｒのうちの選択されたものにおいてのみプログラム状態が形成される。そのために、図２６、図２７に示されるように、書き込みの間、選択ワード線ＷＬと接続された複数セルトランジスタＭＴｒのうち、書き込まれないセルトランジスタＭＴｒと接続されたビット線ＢＬが電圧Ｖｄｄに維持される。書き込まれるセルトランジスタＭＴｒについては、第１実施形態と同じである。このような電圧印加の結果、書き込まれないセルトランジスタＭＴｒと同じメモリストリングＭＳ中のトランジスタＳＤＴｒは、それと接続されたビット線ＢＬの電圧がＶｄｄのため、選択ゲート線ＳＧＤが電圧Ｖｄｄの間もオフを維持する。このため、書き込まれないセルトランジスタＭＴｒにおいては、その閾値電圧に関係なく、チャネルがブーストされる。この状態で、電圧Ｖｐｇｍが印加されることにより、ワード線ＷＬを共有する複数セルトランジスタＭＴｒのうちの特定のもののみにおいてプログラム状態が形成される。さらに、第２実施形態のように、書き込みを繰り返すことによって、特定のセルトランジスタＭＴｒのみ目標の閾値電圧を有するに至る。
【００８２】
第６実施形態の書き込みによって、従来の書き込みのように 選択ページ中で２値データをセルトランジスタＭＴｒごとに書き分けたり、４値データのうちの任意のものを特定のセルトランジスタＭＴｒに書き込んだりできる。なお、ビット線電圧が書き込みに関与するので、第６実施形態の書き込みは１ページ（１ストリング）のみを書き込み対象とする。このため、非選択ストリングの選択ゲート線ＳＧＤ、ＳＧＳは書き込みの間、電圧Ｖｓｓを維持する。また、ビット線ＢＬへの印加電圧Ｖｄｄ、Ｖｓｓの大きさに、トランジスタＳＤＴｒの閾値電圧に起因する制約が課される。すなわち、電圧Ｖｄｄの印加時に、トランジスタＳＤＴｒがオンできる必要がある。
【００８３】
第６実施形態は、また、ページ中でのデータの書き分けが可能なので、いわゆるＬＭ書き込みに適用することができる。ＬＭ書き込みとは、セルトランジスタＭＴｒにＬＭ状態に対応する閾値電圧を持たせることであり、ＬＭ状態とは、２ビット４値のデータを保持可能なセルトランジスタＭＴｒにおいて、ロアーページデータのみが書き込まれた状態である。
【００８４】
ここまでの説明では、複数ビット線ＢＬが各々のメモリストリングＭＳを介して１つのソース線ＣＥＬＳＲＣと接続される例に関する。しかし、各ビット線ＢＬに対して１つのソース線ＣＥＬＳＲＣが設けられる例に適用されてもよい。このような例との併用であれば、ワード線ＷＬを共有する複数セルトランジスタＭＴｒに任意の別々のデータを書き込むことができる。そのようなビット線ＢＬごとにソース線ＣＥＬＳＲＣが設けられる構造は、例えば特開２０１１−２０４７１３号公報等に記載されている。特開２０１１−２０４７１３号公報に開示の技術は、ビット線とソース線が同じ方向に延び、互い違いに並んで設けられ、隣接する１本のビット線と１本のソース線が対を構成する。そして、本明細書の図４に示されているようなメモリユニットＭＵが、図４のｘｙ平面においてｘ軸およびｙ軸に対して約４５°の傾きを有するとともに、１対のビット線およびソース線に接続される。
【００８５】
以上説明したように、第６実施形態によれば、第１実施形態の書き込みとビット線ＢＬを用いたプログラム状態およびインヒビット状態の形成とが併用される。第１実施形態の書き込みの利用により第１実施形態と同じ利点を得られるともに、選択ページ中でのデータの書き分けが可能である。
【００８６】
（第７実施形態）
第７実施形態は、複数ストリングへの並行な書き込みとビット線を使用したインヒビット状態の形成の併用に関する。
【００８７】
第３実施形態は、第１実施形態の書き込みを使用した複数ストリングへの並行な書き込みに関する。第１実施形態の書き込みは、セルトランジスタＭＴｒのカットオフを使用してインヒビット状態を形成する。一方、従来の書き込みは、トランジスタＳＤＴｒのカットオフを使用してインヒビット状態を形成する。トランジスタＳＤＴｒのカットオフは、ビット線ＢＬの電位制御を必要とはするが、セルトランジスタＭＴｒよりも高信頼性のカットオフが可能である。そこで、第７実施形態は、第３実施形態のような複数ストリングへの第１実施形態を使用した書き込みと、第６実施形態のようなビット線ＢＬを使用したインヒビット状態の形成を併用する。
【００８８】
図２８は、第７実施形態に係る書き込みの間の状態を示している。図２９は、第７実施形態に係る書き込みのフローチャートである。概略として、第３実施形態（図１５）を用いて複数ストリングへの並行な書き込みが行われつつ、各ビット線ＢＬに対して読み出しを通じてベリファイが行われる。各ビット線ＢＬについて、このビット線ＢＬと接続された複数の書き込み対象のセルトランジスタＭＴｒへの書き込みの完了がベリファイを通じて確認されると、このビット線ＢＬが第６実施形態のように電圧Ｖｄｄに駆動される。図２８は、一方のビット線ＢＬがプログラム状態のための電圧Ｖｓｓを有し、もう一方のビット線ＢＬがインヒビット状態のための電圧Ｖｄｄを有している状態を示す。図２９は、各ビット線ＢＬに対して行われるフローである。図２８、図２９は、ワード線ＷＬ１５への書き込みを例示している。
【００８９】
図２８、図２９に示されるように、まず、第３実施形態と同様の電圧印加により、複数ストリングに並行して書き込みが行われる（ステップ３１）。書き込みの結果、第１実施形態の原理に基づいて、複数の選択セルトランジスタＭＴｒのうち目標閾値電圧を超えたものは自動的にインヒビット状態になる。次いで、制御回路５は、読み出しを通じたベリファイを行う（ステップＳ３２）。ベリファイは、各ビット線ＢＬについて、このビット線ＢＬと接続された全選択セルトランジスタ（ワード線ＷＬを共有するセルトランジスタ）ＭＴｒがパスであるか否かを判定する。制御回路５は、そのような動作ができるように構成されている。
【００９０】
ベリファイの結果、あるビット線ＢＬについて、このビット線ＢＬと接続された全選択セルトランジスタＭＴｒのうちの１つでもフェイルである場合、フローはステップＳ３１に戻る。１つでもフェイルのセルトランジスタＭＴｒと接続されたビット線ＢＬは、ステップＳ３１では電圧Ｖｓｓに維持されて、このフェイル判定のビット線ＢＬについてはプログラム状態が形成される。このように、第２実施形態と同様に、書き込みが繰り返される。
【００９１】
一方、ステップＳ３２で、全選択セルトランジスタＭＴｒがパスと判定された場合、そのビット線ＢＬについての書き込みは終了する。より具体的には、パス判定されたビット線ＢＬは、他のビット線ＢＬへの書き込みが行われる間、電圧Ｖｄｄに駆動される。こうして、パス判定されたビット線ＢＬ（例えば図２８の右側のビット線ＢＬ）についてはインヒビット状態が形成される。ビット線ＢＬの電圧を用いたインヒビット状態は、読み出し電圧ＶＬよりも高い閾値電圧を有するセルトランジスタＭＴｒによるカットオフによるインヒビット状態よりも強い。より強いインヒビット状態にあるセルトランジスタＭＴｒはプログラム状態の形成からより強固に保護される。
【００９２】
以上説明したように、第７実施形態によれば、複数ストリングへの第１実施形態の並行な書き込みとビット線を用いたプログラム状態およびインヒビット状態の形成とが併用される。第１実施形態の書き込みの利用により第１実施形態と同じ利点を得られるともに、複数ストリングへの並行した書き込みをビット線ＢＬを用いたより強いインヒビット状態を形成しながら実現できる。
【００９３】
（第８実施形態）
第８実施形態は、１つのメモリストリング中での２つのセルトランジスタへの並行した書き込みに関する。
【００９４】
第１実施形態の書き込みは、ビット線ＢＬの電圧の制御を含まない。このため、ビット線ＢＬとソース線ＣＥＬＳＲＣの可換的な使用が可能で、これを利用してビット線側書き込みとソース線側書き込みの２種類の書き込みが可能である。第８実施形態は、これらの２種の書き込みを並行して行って１つのメモリストリングＭＳ中の２つのセルトランジスタＭＴｒへの並行した書き込みに関する。
【００９５】
図３０は、第８実施形態に係る書き込みの間の状態を示す図である。図３１は、第８実施形態に係る書き込みの間の電圧のタイミングチャートである。図３０は、メモリストリングＭＳの両端のセルトランジスタＭＴｒへの書き込みを例示する。書き込みの間、メモリストリングＭＳの中央近傍の正の閾値電圧を有するセルトランジスタＭＴｒが用意される。メモリストリングＭＳをビット線側とセルソース側との２つの部分に分離するためである。そのようなカットオフ用セルトランジスタとして、図３０に示されるように、ＢｉＣＳメモリではバックゲートトランジスタＢＴｒが用いられることが可能である。そして、図３０、図３１に示すように、書き込みの間、すなわち、時刻ｔ１〜ｔ６の間、分離用セルトランジスタ（トランジスタＢＴｒ）のバックゲートＢＧは電圧Ｖｓｓに維持される。この状態で、ビット線側書き込みとソース線側書き込みが並行して行われる。すなわち、時刻ｔ１において、選択ゲート線ＳＧＤ、ＳＧＳがともに電圧Ｖｄｄに駆動される。時刻ｔ３において、２つの選択ワード線ＷＬがベリファイ電圧ＶＬに駆動される。２つの選択ワード線ＷＬに相違するベリファイ電圧ＶＬを印加すれば、２つの選択セルトランジスタＭＴｒに相違するデータを書き込みことが可能である。次に、時刻ｔ４において、選択ゲート線ＳＧＤ、ＳＧＳがともに電圧Ｖｓｓに戻される。次いで、時刻ｔ５において、２つの選択ワード線ＷＬがともに書き込み電圧Ｖｐｇｍに駆動される。その他の点については、第１実施形態と同じである。
【００９６】
ここまでの説明は、選択セルトランジスタＭＴｒがメモリストリングＭＳの両端に位置する例に関する。しかしながら、両端以外のセルトランジスタＭＴｒが選択されることも可能である。そのためには、第５実施形態が使用されて、第５実施形態の説明で示した条件が満たされる。すなわち、ビット線側書き込み（またはソース線側書き込み）については、ビット線側非選択セルトランジスタ（またはソース線側非選択セルトランジスタＭＴｒが正の閾値電圧を有している必要がある。また、ビット線側書き込みについては、選択セルトランジスタＭＴｒと分離用セルトランジスタＭＴｒとの間の非選択セルトランジスタの個数がこれらのトランジスタのチャネルを十分に電圧Ｖｐａｓｓにブーストできる数以上である必要がある。ソース線側書き込みについても同じで、十分な個数のチャネルブーストに寄与する非選択セルトランジスタが必要である。
【００９７】
以上説明したように、第８実施形態によれば、第１実施形態の書き込みを利用したビット線側書き込みとセルソース側書き込みが並行して行われる。第１実施形態の書き込みの利用により第１実施形態と同じ利点を得られるともに、１つのメモリストリングＭＳ中の２つのセルトランジスタＭＴｒに並行してデータを書き込むことが可能である。
【００９８】
第１〜第８実施形態の任意のものが、別の実施形態と組み合わせられてもよい。
【００９９】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【０１００】
１…メモリセルアレイ、２…ロウデコーダ、２ａ…転送ゲート、２ｂ…ソース線制御回路、３…センス回路、３ａ…センスモジュール、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、
１０…半導体記憶装置、ＭＵ…メモリユニット、ＭＳ…メモリストリング、ＭＴｒ…セルトランジスタ、ＳＤＴｒ、ＳＳＴｒ…選択ゲートトランジスタ、ＢＬ…ビット線、ＣＥＬＳＲＣ…セルソース線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線、ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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