(57)【要約】【課題】自己学習を通じて生成されたアドレス生成規則によって、元のイメージを回転させて、該回転したイメージを生成する方法並びに該方法を行うシステムオンチップ、アプリケーションプロセッサ、モバイル機器、及びモバイル装置を提供する。【解決手段】本発明による元のイメージを回転させる方法は、少なくとも１つのページミスに関連したアドレスを用いて自己学習を行う段階と、前記自己学習の結果を用いてアドレス生成規則を生成する段階と、前記アドレス生成規則によって、元のイメージをメモリ装置からプリフェッチし、該プリフェッチされたイメージを用いて回転したイメージを生成する段階とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
少なくとも１つのページミスに関連したアドレスを用いて自己学習を行う段階と、
前記自己学習の結果を用いてアドレス生成規則を生成する段階と、
前記アドレス生成規則によって、元のイメージをメモリ装置からプリフェッチし、該プリフェッチされたイメージを用いて回転したイメージを生成する段階とを有することを特徴とする元のイメージを回転させる方法。
【請求項２】
前記アドレス生成規則を生成する段階は、ＳＦＲ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）に設定された制御値に対応する個数の前記アドレス生成規則を生成する段階を含むことを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項３】
前記回転したイメージを生成する段階は、前記アドレス生成規則によって、前記元のイメージを前記メモリ装置からイメージバッファにプリフェッチする段階と、
前記イメージバッファにプリフェッチされたイメージを用いて、前記回転したイメージを生成する段階とを含むことを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項４】
生成される前記アドレス生成規則の個数は、製造者又はユーザによってプログラム可能であることを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項５】
生成される前記アドレス生成規則の個数は、前記元のイメージの回転方向によって決定されることを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項６】
生成される前記アドレス生成規則の個数は、前記回転したイメージの最初のフレームで発生する前記ページミスの個数によって決定されることを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項７】
前記自己学習は、前記ページミスの位置と前記ページミスに関連した前記アドレスとの差に基づいて行われることを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項８】
前記元のイメージの回転方向が変更される度に、前記アドレス生成規則を初期化する段階をさらに有することを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項９】
前記アドレスは、カウンタを用いて計算された前記少なくとも１つのページミスの位置に対応することを特徴とする請求項１に記載の元のイメージを回転させる方法。
【請求項１０】
システムオンチップ（ＳｏＣ）であって、
少なくとも１つのページミスに関連したアドレスを用いて自己学習を行い、前記自己学習の結果を用いてアドレス生成規則を生成し、前記アドレス生成規則によって、元のイメージをメモリ装置からイメージバッファにプリフェッチするメモリ管理ユニット（ＭＭＵ）と、
前記イメージバッファにプリフェッチされたイメージを用いて回転したイメージを生成するローテータ（ｒｏｔａｔｏｒ）とを有することを特徴とするシステムオンチップ。
【請求項１１】
前記ＭＭＵは、前記元のイメージの回転方向によって、生成される前記アドレス生成規則の個数を決定することを特徴とする請求項１０に記載のシステムオンチップ。
【請求項１２】
前記ＭＭＵは、前記回転したイメージの最初のフレームで発生する前記ページミスの個数によって、生成される前記アドレス生成規則の個数を決定することを特徴とする請求項１０に記載のシステムオンチップ。
【請求項１３】
前記ＭＭＵは、制御値を保存するＳＦＲと、
前記ＳＦＲに保存された前記制御値に対応する個数の前記アドレス生成規則を生成するアドレス生成規則生成回路と、
前記アドレス生成規則によって、前記元のイメージを前記イメージバッファにプリフェッチするプリフェッチ回路とを含むことを特徴とする請求項１０に記載のシステムオンチップ。
【請求項１４】
前記元のイメージが回転する方向を指示する制御信号に応答して、前記ＭＭＵから生成される前記アドレス生成規則の個数を制御するＣＰＵをさらに有することを特徴とする請求項１０に記載のシステムオンチップ。
【請求項１５】
請求項１０乃至１４のいずれか一項に記載のシステムオンチップを含むことを特徴とするアプリケーションプロセッサ。
【請求項１６】
元のイメージを保存するメモリ装置と、
少なくとも１つのページミスに関連したアドレスを用いて自己学習を行い、前記自己学習の結果を用いてアドレス生成規則を生成し、前記アドレス生成規則によって、元のイメージをメモリ装置からイメージバッファにプリフェッチするメモリ管理ユニット（ＭＭＵ）と、
前記イメージバッファにプリフェッチされたイメージを用いて回転したイメージを生成するローテータと、
前記ローテータによって生成された前記回転したイメージをディスプレイに伝送するディスプレイコントローラとを有することを特徴とするモバイル機器。
【請求項１７】
前記ＭＭＵは、前記元のイメージの回転方向によって、生成される前記アドレス生成規則の個数を決定することを特徴とする請求項１６に記載のモバイル機器。
【請求項１８】
前記ＭＭＵは、前記回転したイメージの最初のフレームで発生する前記ページミスの個数によって、生成される前記アドレス生成規則の個数を決定することを特徴とする請求項１６に記載のモバイル機器。
【請求項１９】
前記元のイメージが回転する方向を指示する制御信号に応答して、前記ＭＭＵから生成される前記アドレス生成規則の個数を制御するＣＰＵをさらに有することを特徴とする請求項１６に記載のモバイル機器。
【請求項２０】
前記回転する方向を検出し、該検出結果に基づいて、前記制御信号を生成する制御信号生成器をさらに有することを特徴とする請求項１９に記載のモバイル機器。
【請求項２１】
前記回転する方向を検出する回転センサーと、
前記回転センサーから出力された感知信号に応答して、前記制御信号を生成する制御信号生成器とをさらに有することを特徴とする請求項１９に記載のモバイル機器。
【請求項２２】
前記ＭＭＵは、制御値を保存するＳＦＲと、
前記ＳＦＲに保存された前記制御値に対応する個数の前記アドレス生成規則を生成するアドレス発生規則生成回路と、
前記アドレス生成規則によって、前記元のイメージを前記イメージバッファにプリフェッチするプリフェッチ回路とを含むことを特徴とする請求項１６に記載のモバイル機器。
【請求項２３】
モバイル装置であって、
回転したイメージを表示するためのディスプレイと、
コンピューティング装置とを有し、
前記コンピューティング装置は、前記モバイル装置の回転方向を検出し、該検出された回転方向に基づいて少なくとも１つのアドレス生成規則を生成し、前記回転したイメージでページミスが発生しないように、元のイメージと前記少なくとも１つのアドレス生成規則を用いて前記回転したイメージとを生成し、前記回転したイメージを前記ディスプレイに伝送することを特徴とするモバイル装置。
【請求項２４】
前記コンピューティング装置は、前記検出された回転方向に関連した少なくとも１つのページミスの位置と前記少なくとも１つのページミスに関連した少なくとも１つのアドレスとに基づいて、前記少なくとも１つのアドレス生成規則を生成することを特徴とする請求項２３に記載のモバイル装置。
【請求項２５】
前記コンピューティング装置は、前記検出された回転方向に関連したページミスの個数とアドレス生成規則の個数とを同一にするために、前記少なくとも１つのアドレス生成規則を生成することを特徴とする請求項２４に記載のモバイル装置。
【請求項２６】
前記コンピューティング装置は、前記少なくとも１つのアドレス生成規則に基づいて、前記元のイメージをメモリ装置からイメージバッファにプリフェッチして、前記回転したイメージを生成することを特徴とする請求項２４に記載のモバイル装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージ回転技術に関し、特に、自己学習を通じて生成されたアドレス生成規則によって、元のイメージを回転させる方法並びに該方法を行うシステムオンチップ、アプリケーションプロセッサ、モバイル機器、及びモバイル装置に関する。
【背景技術】
【０００２】
高性能モバイル機器が登場するにつれて、高性能モバイル機器のディスプレイ装置の解像度（ｒｅｓｏｌｕｔｉｏｎ）とサイズとが増加している。
ユーザが、ディスプレイ装置を特定方向に回転させて、ディスプレイ装置で表示されるイメージを横形状／横方向（ｌａｎｄｓｃａｐｅ  ｓｈａｐｅ  ｏｒ  ｌａｎｄｓｃａｐｅ  ｏｒｉｅｎｔａｔｉｏｎ）又は縦形状／縦方向（ｐｏｒｔｒａｉｔ  ｓｈａｐｅ  ｏｒ  ｐｏｒｔｒａｉｔ  ｏｒｉｅｎｔａｔｉｏｎ）に見るユーザ作業が多くなっている。
ローテータ（ｒｏｔａｔｏｒ）は、ディスプレイ装置でディスプレイされるイメージを回転させて、該回転したイメージを生成する機能を行う。
【０００３】
しかしながら、高性能モバイル機器のディスプレイ装置を回転させることで、回転方向による複数のページミスが発生するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は上記従来のモバイル機器における問題点に鑑みてなされたものであって、本発明の目的は、自己学習を通じて生成されたアドレス生成規則によって、元のイメージを回転させて、該回転したイメージを生成する方法並びに該方法を行うシステムオンチップ、アプリケーションプロセッサ、モバイル機器、及びモバイル装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による元のイメージを回転させる方法は、少なくとも１つのページミスに関連したアドレスを用いて自己学習を行う段階と、前記自己学習の結果を用いてアドレス生成規則を生成する段階と、前記アドレス生成規則によって、元のイメージをメモリ装置からプリフェッチし、該プリフェッチされたイメージを用いて回転したイメージを生成する段階とを有することを特徴とする。
【０００６】
前記アドレス生成規則を生成する段階は、ＳＦＲ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）に設定された制御値に対応する個数の前記アドレス生成規則を生成する段階を含むことが好ましい。
前記回転したイメージを生成する段階は、前記アドレス生成規則によって、前記元のイメージを前記メモリ装置からイメージバッファにプリフェッチする段階と、前記イメージバッファにプリフェッチされたイメージを用いて、前記回転したイメージを生成する段階とを含むことが好ましい。
生成される前記アドレス生成規則の個数は、製造者又はユーザによってプログラム可能であることが好ましい。
生成される前記アドレス生成規則の個数は、前記元のイメージの回転方向によって決定されることが好ましい。
生成される前記アドレス生成規則の個数は、前記回転したイメージの最初のフレームで発生する前記ページミスの個数によって決定されることが好ましい。
前記自己学習は、前記ページミスの位置と前記ページミスに関連した前記アドレスとの差に基づいて行われることが好ましい。
前記元のイメージの回転方向が変更される度に、前記アドレス生成規則を初期化する段階をさらに有することが好ましい。
前記アドレスは、カウンタを用いて計算された前記少なくとも１つのページミスの位置に対応することが好ましい。
【０００７】
上記目的を達成するためになされた本発明によるシステムオンチップは、システムオンチップ（ＳｏＣ）であって、少なくとも１つのページミスに関連したアドレスを用いて自己学習を行い、前記自己学習の結果を用いてアドレス生成規則を生成し、前記アドレス生成規則によって、元のイメージをメモリ装置からイメージバッファにプリフェッチするメモリ管理ユニット（ＭＭＵ）と、前記イメージバッファにプリフェッチされたイメージを用いて回転したイメージを生成するローテータ（ｒｏｔａｔｏｒ）とを有することを特徴とする。
【０００８】
前記ＭＭＵは、前記元のイメージの回転方向によって、生成される前記アドレス生成規則の個数を決定することが好ましい。
前記ＭＭＵは、前記回転したイメージの最初のフレームで発生する前記ページミスの個数によって、生成される前記アドレス生成規則の個数を決定することが好ましい。
前記ＭＭＵは、制御値を保存するＳＦＲと、前記ＳＦＲに保存された前記制御値に対応する個数の前記アドレス生成規則を生成するアドレス生成規則生成回路と、前記アドレス生成規則によって、前記元のイメージを前記イメージバッファにプリフェッチするプリフェッチ回路とを含むことが好ましい。
前記元のイメージが回転する方向を指示する制御信号に応答して、前記ＭＭＵから生成される前記アドレス生成規則の個数を制御するＣＰＵをさらに有することが好ましい。
【０００９】
上記目的を達成するためになされた本発明によるアプリケーションプロセッサは、前記システムオンチップを含むことを特徴とする。
【００１０】
上記目的を達成するためになされた本発明によるモバイル機器は、元のイメージを保存するメモリ装置と、少なくとも１つのページミスに関連したアドレスを用いて自己学習を行い、前記自己学習の結果を用いてアドレス生成規則を生成し、前記アドレス生成規則によって、元のイメージをメモリ装置からイメージバッファにプリフェッチするメモリ管理ユニット（ＭＭＵ）と、前記イメージバッファにプリフェッチされたイメージを用いて回転したイメージを生成するローテータと、前記ローテータによって生成された前記回転したイメージをディスプレイに伝送するディスプレイコントローラとを有することを特徴とする。
【００１１】
前記ＭＭＵは、前記元のイメージの回転方向によって、生成される前記アドレス生成規則の個数を決定することが好ましい。
前記ＭＭＵは、前記回転したイメージの最初のフレームで発生する前記ページミスの個数によって、生成される前記アドレス生成規則の個数を決定することが好ましい。
前記元のイメージが回転する方向を指示する制御信号に応答して、前記ＭＭＵから生成される前記アドレス生成規則の個数を制御するＣＰＵをさらに有することが好ましい。
前記回転する方向を検出し、該検出結果に基づいて、前記制御信号を生成する制御信号生成器をさらに有することが好ましい。
前記回転する方向を検出する回転センサーと、前記回転センサーから出力された感知信号に応答して、前記制御信号を生成する制御信号生成器とをさらに有することが好ましい。
前記ＭＭＵは、制御値を保存するＳＦＲと、前記ＳＦＲに保存された前記制御値に対応する個数の前記アドレス生成規則を生成するアドレス発生規則生成回路と、前記アドレス生成規則によって、前記元のイメージを前記イメージバッファにプリフェッチするプリフェッチ回路とを含むことが好ましい。
【００１２】
上記目的を達成するためになされた本発明によるモバイル装置は、モバイル装置であって、回転したイメージを表示するためのディスプレイと、コンピューティング装置とを有し、前記コンピューティング装置は、前記モバイル装置の回転方向を検出し、該検出された回転方向に基づいて少なくとも１つのアドレス生成規則を生成し、前記回転したイメージでページミスが発生しないように、元のイメージと前記少なくとも１つのアドレス生成規則を用いて前記回転したイメージとを生成し、前記回転したイメージを前記ディスプレイに伝送することを特徴とする。
【００１３】
前記コンピューティング装置は、前記検出された回転方向に関連した少なくとも１つのページミスの位置と前記少なくとも１つのページミスに関連した少なくとも１つのアドレスとに基づいて、前記少なくとも１つのアドレス生成規則を生成することが好ましい。
前記コンピューティング装置は、前記検出された回転方向に関連したページミスの個数とアドレス生成規則の個数とを同一にするために、前記少なくとも１つのアドレス生成規則を生成することが好ましい。
前記コンピューティング装置は、前記少なくとも１つのアドレス生成規則に基づいて、前記元のイメージをメモリ装置からイメージバッファにプリフェッチして、前記回転したイメージを生成することが好ましい。
【発明の効果】
【００１４】
本発明に係る元のイメージを回転させる方法並びに該方法を行うシステムオンチップ、アプリケーションプロセッサ、モバイル機器、及びモバイル装置によれば、回転方向によって発生する複数のページミスに関連したアドレスを用いて自己学習を行い、自己学習の結果を用いてアドレス生成規則を生成し、アドレス生成規則によって、元のイメージをメモリ装置からプリフェッチし、プリフェッチされたイメージを用いて回転したイメージを生成することにより、ページミス（ｐａｇｅ  ｍｉｓｓ）の発生回数を減少させることができるという効果がある。
従って、ページミスの発生によるデータ処理時間の遅延を減少させて、モバイル装置等の性能を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態によるコンピューティングシステムの概略的な構成を示すブロック図である。
【図２】外部メモリのメモリマップを概略的に示す図である。
【図３】元のイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図４】Ｘ軸を基準に回転したイメージ表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図５】Ｘ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
【図６】Ｙ軸を基準に回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図７】Ｙ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
【図８】９０゜回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図９】９０゜回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
【図１０】１８０゜回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図１１】１８０゜回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
【図１２】９０゜回転した後、Ｘ軸を基準に回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図１３】９０゜回転した後、Ｘ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
【図１４】９０゜回転した後、Ｙ軸を基準に回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図１５】９０゜回転した後、Ｙ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
【図１６】２７０゜回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
【図１７】２７０゜回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
【図１８】回転方向によって決定されたアドレス生成規則の個数を含む制御値テーブルの実施形態例を示す表である。
【図１９】図１に示したメモリ管理ユニットの構成を示すブロック図である。
【図２０】本発明の実施形態による元のイメージを回転させる方法を説明するためのフローチャートである。
【発明を実施するための形態】
【００１６】
次に、本発明に係る元のイメージを回転させる方法並びに該方法を行うシステムオンチップ、アプリケーションプロセッサ、モバイル機器、及びモバイル装置を実施するための形態の具体例を図面を参照しながら説明する。
【００１７】
図１は、本発明の実施形態によるコンピューティングシステムの概略的な構成を示すブロック図である。
図１を参照すると、コンピューティングシステム１００は、コンピューティング装置１１０、外部メモリ１２０、ディスプレイ１３０、及び回転センサー１４０を含む。
【００１８】
コンピューティングシステム１００は、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、携帯用電子装置（又は、モバイル機器）、又は回転したイメージを表示することができるディスプレイ１３０を含む電子装置として具現可能である。
携帯用電子装置は、ノート型パソコン（Ｌａｐｔｏｐ  Ｃｏｍｐｕｔｅｒ）、携帯電話、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＥＤＡ（Ｅｎｔｅｒｐｒｉｓｅ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ（Ｄｉｇｉｔａｌ  Ｓｔｉｌｌ  Ｃａｍｅｒａ）、デジタルビデオカメラ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｃａｍｅｒａ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＰＮＤ（Ｐｅｒｓｏｎａｌ  Ｎａｖｉｇａｔｉｏｎ  Ｄｅｖｉｃｅ又はＰｏｒｔａｂｌｅ  Ｎａｖｉｇａｔｉｏｎ  Ｄｅｖｉｃｅ）、携帯用ゲームコンソール（ｈａｎｄｈｅｌｄ  ｇａｍｅ  ｃｏｎｓｏｌｅ）、又は電子ブック（ｅ−ｂｏｏｋ）として具現可能である。
【００１９】
コンピューティング装置１１０は、外部メモリ１２０又はその内部に具現された内部メモリ（図示せず）から出力された元のイメージを処理（例えば、回転）し、該処理されたイメージをディスプレイ１３０に伝送する。
コンピューティング装置１１０は、少なくとも１つのページミスに関連したアドレス（例えば、アドレスの差）を用いて自己学習（ｓｅｌｆ−ｌｅａｒｎｉｎｇ）を行い、自己学習の結果を用いてアドレス生成規則を生成し、アドレス生成規則によって、元のイメージをメモリ装置、例えば、外部メモリ１２０又は内部メモリからプリフェッチ（ｐｒｅ−ｆｅｔｃｈ）し、プリフェッチされたイメージを用いて回転したイメージを生成し、回転したイメージをディスプレイ１３０に伝送する。
【００２０】
コンピューティング装置１１０は、マザーボード（ｍｏｔｈｅｒｂｏａｒｄ）のような印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ）、集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）、又はＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）として具現可能である。
コンピューティング装置１１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１３、メモリ管理ユニット（ＭＭＵ）１１５、ローテータ１１７、イメージ処理モジュール１１８、メモリコントローラ１１９、ディスプレイコントローラ１２１、及び制御信号生成器１２３を含む。
【００２１】
ＣＰＵ１１３は、コンピューティング装置１１０の全般的な動作を制御する。
例えば、ＣＰＵ１１３は、バス１１１を通じて複数の構成要素（１１５、１１７、１１８、１１９、１２１、及び１２３）の内の少なくとも１つの動作を制御することができる。ＣＰＵ１１３は、外部メモリ１２０又は内部メモリに保存された元のイメージが回転する方向を指示する制御信号に応答して、ＭＭＵ１１５から生成されるアドレス生成規則の個数を制御又は設定することができる。
【００２２】
図１８は、回転方向によって決定されたアドレス生成規則の個数を含む制御値テーブルの実施形態例を示す表である。図１８の詳細については後述する。
図１８に示すように、回転方向のそれぞれに対する制御値のそれぞれを含む制御値テーブル（１１３−１）は、ＣＰＵ１１３に含まれたメモリ（図示せず）に保存されるか、コンピューティングシステム１００がブーティング（ｂｏｏｔｉｎｇ）される時、他のメモリからＣＰＵ１１３にローディングされうる。
他のメモリは、外部メモリ１２０又は別途のメモリであり得る。例えば、制御信号に応答して、ＣＰＵ１１３は、ＭＭＵ１１５から生成されるアドレス生成規則の個数を制御することができる制御値をＳＦＲ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）１１６に設定又はプログラムすることができる。この際、ＣＰＵ１１３は、制御信号に基づいて制御値テーブル（１１３−１）を参照する。
【００２３】
ＭＭＵ１１５は、少なくとも１つのページミスに関連したアドレスの差を用いて自己学習を行い、自己学習の結果を用いてアドレス生成規則を生成し、アドレス生成規則によって、元のイメージに含まれたデータを外部メモリ１２０からＭＭＵ１１５のイメージバッファ（１１５−１）にプリフェッチする。
外部メモリ１２０に保存されたデータが、ＭＭＵ１１５によってページ（ｐａｇｅ）単位でプリフェッチされる時、イメージバッファ（１１５−１）は、ページバッファ（ｐａｇｅｂｕｆｆｅｒ）の機能を行う。説明の便宜上、本明細書では、外部メモリ１２０に保存されたデータが、ＭＭＵ１１５によってプリフェッチされる実施形態を示したが、実施形態によって、ＭＭＵ１１５によってプリフェッチされるデータは、コンピューティング装置１１０の内部又は外部に具現されうる。
【００２４】
ローテータ１１７は、ＭＭＵ１１５の、例えば、イメージバッファ（１１５−１）にプリフェッチされたイメージを用いて回転したイメージを生成する。
一実施形態では、イメージ処理モジュール１１８は、ローテータ１１７から出力された回転したイメージを処理し、処理されたイメージをバス１１１を通じてディスプレイコントローラ１２１に伝送する。
他の実施形態では、イメージ処理モジュール１１８は、ローテータ１１７から出力された回転したイメージを処理し、処理されたイメージをディスプレイコントローラ１２１に伝送することもできる。
【００２５】
メモリコントローラ１１９は、ＭＭＵ１１５の制御によって、例えば、ＭＭＵ１１５のプリフェッチ動作に応答して、外部メモリ１２０に保存された元のイメージのデータを一定のサイズ、例えば、ページ単位でＭＭＵ１１５に伝送する。
また、メモリコントローラ１１９は、ＣＰＵ１１３の制御によって外部メモリ１２０に保存されたイメージをディスプレイコントローラ１２１に伝送する。
【００２６】
ディスプレイコントローラ１２１は、イメージ処理モジュール１１８によって処理された回転したイメージをディスプレイ１３０に伝送する。
制御信号生成器１２３は、回転センサー１４０から出力された感知信号に応答して、複数の制御信号を生成する。
複数の制御信号は、ＣＰＵ１１３によって解析され、解析結果によって、元のイメージが回転する方向を指示する複数の指示信号として使われる。
【００２７】
外部メモリ１２０は、元のイメージ、例えば、静止画像又は動画を保存することができる。
外部メモリ１２０は、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）又はＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）として具現可能である。
外部メモリ１２０は、揮発性メモリ装置又は不揮発性メモリ装置として具現可能である。揮発性メモリ装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、Ｔ−ＲＡＭ（Ｔｈｙｒｉｓｔｏｒ  ＲＡＭ）、Ｚ−ＲＡＭ（Ｚｅｒｏ  Ｃａｐａｃｉｔｏｒ  ＲＡＭ）、又はＴＴＲＡＭ（Ｔｗｉｎ  Ｔｒａｎｓｉｓｔｏｒ  ＲＡＭ）として具現可能である。
【００２８】
不揮発性メモリ装置は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュ（ｆｌａｓｈ）メモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、スピン伝達トルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ（ＳＴＴ）−ＭＲＡＭ）、Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｉｎｇ  ＲＡＭ（ＣＢＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＲｅＲＡＭ）、ナノチューブＲｅＲＡＭ（Ｎａｎｏｔｕｂｅ  ＲｅＲＡＭ）、ポリマーＲＡＭ（Ｐｏｌｙｍｅｒ  ＲＡＭ：ＰｏＲＡＭ）、ナノ浮遊ゲートメモリ（Ｎａｎｏ  ＦｌｏａｔｉｎｇＧａｔｅ  Ｍｅｍｏｒｙ：ＮＦＧＭ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃｍｅｍｏｒｙ）、分子電子メモリ素子（Ｍｏｌｅｃｕｌａｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）、又は絶縁抵抗変化メモリ（Ｉｎｓｕｌａｔｏｒ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）として具現可能である。
不揮発性メモリ装置は、フラッシュベース（ｆｌａｓｈ−ｂａｓｅｄ）メモリ装置、例えば、ＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）カード、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａＣａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ−ＭＭＣ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）フラッシュドライブ、又はＵＦＳ（Ｕｎｉｖｅｒｓａｌ  Ｆｌａｓｈ  Ｓｔｏｒａｇｅ）として具現可能である。
【００２９】
ディスプレイコントローラ１２１の制御によって、ディスプレイ１３０は、回転していない元のイメージ又は回転したイメージを表示することができる。
ディスプレイ１３０は、平板ディスプレイ（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ）として具現可能である。平板ディスプレイは、ＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）ディスプレイ、ＯＬＥＤ（Ｏｒｇａｎｉｃ  ＬＥＤ）ディスプレイ、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ  ＯＬＥＤ）ディスプレイ、又はフレキシブル（ｆｌｅｘｉｂｌｅ）ディスプレイとして具現可能である。
【００３０】
回転センサー１４０は、コンピューティングシステム１００の回転（ｒｏｔａｔｉｏｎ）又は回転方向（ｒｏｔａｔｉｏｎ  ｄｉｒｅｃｔｉｏｎ）を検出し、感知信号を生成する機能を行うセンサーを意味する。
例えば、回転センサー１４０は、加速度（ａｃｃｅｌｅｒａｔｏｒ）センサー、ジャイロ（ｇｙｒｏ）センサー、又はこれらが結合されたセンサーを意味する。
【００３１】
図２は、外部メモリのメモリマップを概略的に示す図である。
図２に示すメモリマップ１２１は、説明の便宜上、例示的に示したものであって、メモリマップ１２１は、各アドレス（Ｄ１〜Ｄ４８）に対応する各メモリ領域に保存された各データ（Ａ〜Ｚ）、及び（ａ〜ｖ）を表わす。
例えば、各データ（Ａ〜Ｚ）、及び（ａ〜ｖ）は、ページデータを意味する。
元のイメージの最初のフレームは、データ（Ａ〜Ｐ）を含み、元のイメージの二番目のフレームは、データ（Ｑ〜ｆ）を含み、元のイメージの三番目のフレームは、データ（ｇ〜ｖ）を含む。
【００３２】
図２、図３、図４、図６、図８、図１０、図１２、図１４、及び図１６を参照すると、それぞれの小さなボックス内の数字（１〜３２）は、回転方向によるアドレスアクセス順序（ａｄｄｒｅｓｓ  ａｃｃｅｓｓ  ｏｒｄｅｒ）又はデータプリフェッチ（ｄａｔａ  ｐｒｅｆｅｔｃｈ）順序を表わし、それぞれの大きなボックス内の英語アルファベット（Ａ〜Ｚ）、（ａ〜ｆ）は、元のイメージに含まれたデータを表わす。
また、元のイメージの最初のフレーム（Ｏｒｉｇｉｎａｌ  Ｆｉｒｓｔ  Ｆｒａｍｅ：ＯＦＦ）は、データ（Ａ〜Ｐ）を含み、元のイメージの二番目のフレーム（Ｏｒｉｇｉｎａｌ  Ｓｅｃｏｎｄ  Ｆｒａｍｅ：ＯＳＦ）は、データ（Ｑ〜Ｚ）、（ａ〜ｆ）を含む。
この際、ＭＭＵ１１５は、各フレーム（ＯＦＦ、ＯＳＦ）に含まれた各データをアドレスアクセス順序（１〜３２）に従って外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチする。
【００３３】
図３は、元のイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図である。
図３の（ａ）は、アドレスアクセス順序（１〜３２）によって、ＭＭＵ１１５によってアクセスされるデータを含む各フレーム（ＯＦＦ、ＯＳＦ）を示す。
図３の（ｂ）は、ディスプレイ装置１３０で表示されるイメージを示す。
【００３４】
最初のフレームＦＦを表示するために、ＭＭＵ１１５は、ローテータ１１７からアドレスアクセス順序（１〜１６）に従って、順次に出力されるアドレス（ＡＤＤ１＝Ｄ１〜Ｄ１６）に基づいて外部メモリ１２０から各データＡ〜Ｐをプリフェッチし、プリフェッチされた各データ（ＤＡＴＡ＝Ａ〜Ｐ）をローテータ１１７に伝送する。
例えば、ＭＭＵ１１５は、ローテータ１１７から順次に出力されるそれぞれの現在アドレス（Ｄ１〜Ｄ１６）に対応するそれぞれの現在データ（Ａ〜Ｐ）をメモリコントローラ１１９を通じて外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチする。
【００３５】
それぞれの現在データ（Ａ〜Ｐ）が、ローテータ１１７に順次に伝送される間に、ＭＭＵ１１５は、それぞれの次のアドレス（Ｄ２〜Ｄ１７）を予測し、予測結果に従って、それぞれの次のデータ（Ｂ〜Ｑ）を外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチするので、それぞれの次のアドレス（Ｄ２〜Ｄ１７）が入力されても、ＭＭＵ１１５では、ページミスが発生しない。
したがって、元のイメージの最初のフレームＯＦＦは、正常にディスプレイ１３０で表示される。すなわち、アドレスアクセス順序（１〜１６）は、ローテータ１１７から順次に出力されるアドレス（ＡＤＤ１＝Ｄ１〜Ｄ１６）の順序と同一なので、ＭＭＵ１１５では、ページミスが発生しない。
【００３６】
ローテータ１１７は、ＭＭＵ１１５から出力されたそれぞれのデータ（ＤＡＴＡ＝Ａ〜Ｐ）をイメージ処理モジュール１１８に伝送し、イメージ処理モジュール１１８は、それぞれのデータ（ＤＡＴＡ＝Ａ〜Ｐ）を処理し、処理されたそれぞれのデータを直接又はバス１１１を通じてディスプレイコントローラ１２１に伝送する。
従って、図３の（ｂ）に示すように、定常状態（ＮＯＲＭＡＬ）でディスプレイコントローラ１２１は、ローテータ１１７から伝送されたそれぞれのデータ（Ａ〜Ｐ）を含む最初のフレームＦＦをディスプレイ１３０を通じて表示することができる。
【００３７】
二番目のフレームＳＦを表示するために、ＭＭＵ１１５は、ローテータ１１７からアドレスアクセス順序（１７〜３２）に従って、順次に出力されるアドレス（ＡＤＤ１＝Ｄ１７〜Ｄ３２）に基づいて外部メモリ１２０から各データ（Ｑ〜ｆ）をプリフェッチし、プリフェッチされた各データ（ＤＡＴＡ＝Ｑ〜ｆ）をローテータ１１７に伝送する。この際、アドレスアクセス順序（１７〜３２）は、ローテータ１１７から順次に出力されるアドレス（ＡＤＤ１＝Ｄ１７〜Ｄ３２）の順序と同一なので、ＭＭＵ１１５では、ページミスが発生しない。
【００３８】
ローテータ１１７は、ＭＭＵ１１５から出力されたそれぞれのデータ（ＤＡＴＡ＝Ｑ〜ｆ）をイメージ処理モジュール１１８に伝送し、イメージ処理モジュール１１８は、それぞれのデータ（ＤＡＴＡ＝Ｑ〜ｆ）を処理し、処理されたそれぞれのデータを直接又はバス１１１を通じてディスプレイコントローラ１２１に伝送する。
従って、図３の（ｂ）に示したように、定常状態（ＮＯＲＭＡＬ）でディスプレイコントローラ１２１は、ローテータ１１７から伝送されたそれぞれのデータ（Ｑ〜ｆ）を含む二番目のフレームＳＦをディスプレイ１３０を通じて表示することができる。
すなわち、定常状態（ＮＯＲＭＡＬ）で元のイメージの最初のフレームＯＦＦは、そのままディスプレイされ、元のイメージの二番目のフレームＯＳＦも、そのままディスプレイされる。
【００３９】
図４は、Ｘ軸を基準に回転したイメージ（Ｘ軸を対象軸として反転させたイメージ）を表示するためのアドレスアクセス順序とディスプレイイメージとを示す図であり、図５は、Ｘ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
図１、図２、図３、図４、及び図５を参照すると、ユーザが、コンピューティングシステム１００をＸ軸を基準に回転させれば（Ｘ軸を対象軸として反転させれば）、回転センサー１４０は、回転を感知し、感知結果に従って生成された感知信号を制御信号生成器１２３に出力する。
制御信号生成器１２３は、感知信号に応答して、制御信号をＣＰＵ１１３に出力する。
【００４０】
ＣＰＵ１１３は、制御信号に応答して、図１８に示した制御値テーブル（１１３−１）に保存された制御値、例えば、「２」を読み込み、読み込まれた制御値をＭＭＵ１１５に含まれたＳＦＲ１１６に設定又はプログラムする。
上記制御値は、コンピューティングシステム１００がＸ軸を基準に回転した後、元のイメージの最初のフレームＯＦＦに含まれたデータをプリフェッチする時、発生するページミスの個数、すなわち、ＭＭＵ１１５から生成されるアドレス生成規則の個数を表わす。
したがって、ＭＭＵ１１５は、２つのページミスに関連したアドレスの差を用いて自己学習を行い、自己学習の結果を用いて２つのアドレス生成規則を生成し、２つのアドレス生成規則によって、各データを外部メモリ１２０からプリフェッチする。すなわち、自己学習は、ページミスの位置とページミスに関連したアドレスとの差を用いてアドレス生成規則を生成する工程を意味する。
【００４１】
図４の斜線を含むボックスは、ページミス位置を表わすと仮定する。したがって、各アドレスアクセス順序「４」、「１６」でページミスが発生する。
元のイメージの最初のフレームＯＦＦは、データ（Ａ〜Ｐ）を含み、元のイメージの二番目のフレームＯＳＦは、データ（Ｑ〜ｆ）を含み、各データ（Ａ〜Ｐ）、（Ｑ〜ｆ）は、アドレスアクセス順序（１〜３２）によって、ＭＭＵ１１５によってアクセスまたはプリフェッチされる。
【００４２】
まず、ローテータ１１７は、データ「Ｍ」に対するアドレス（ＡＤＤ１＝Ｄ１３）をＭＭＵ１１５に伝送する。
ＭＭＵ１１５は、アドレス（ＡＤＤ１＝Ｄ１３）をメモリコントローラ１１９に伝送し、メモリコントローラ１１９は、アドレス（ＡＤＤ１＝Ｄ１３）に対応するデータ「Ｍ」を外部メモリ１２０のメモリ領域から読み込み、読み込まれたデータ「Ｍ」をＭＭＵ１１５に伝送する。
ＭＭＵ１１５が、データ（ＤＡＴＡ＝Ｍ）をローテータ１１７に伝送する間に、ＭＭＵ１１５は、現在アドレス「Ｄ１３」の次のアドレス「Ｄ１４」を予測し、予測されたアドレス「Ｄ１４」に対応するデータ「Ｎ」を外部メモリ１２０のメモリ領域からメモリコントローラ１１９を用いてイメージバッファ（１１５−１）にプリフェッチする。
【００４３】
アドレス生成規則がＭＭＵ１１５に適用される前に、ＭＭＵ１１５は、順次的な方法（ｓｅｑｕｅｎｔｉａｌ  ｍａｎｎｅｒ）を通じてアドレスを予測すると仮定する。
ローテータ１１７は、データ「Ｎ」に対するアドレス（ＡＤＤ１＝Ｄ１４）をＭＭＵ１１５に伝送する。データ「Ｎ」は、ＭＭＵ１１５のイメージバッファ（１１５−１）にプリフェッチされているので、ＭＭＵ１１５は、データ（ＤＡＴＡ＝Ｎ）をローテータ１１７に伝送する。
【００４４】
データ（ＤＡＴＡ＝Ｎ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ１４」の次のアドレス「Ｄ１５」を予測し、予測されたアドレス「Ｄ１５」に対応する外部メモリ１２０のメモリ領域に保存されたデータ「Ｏ」をメモリコントローラ１１９を用いてイメージバッファ（１１５−１）にプリフェッチする。
ローテータ１１７は、データ「Ｏ」に対するアドレス（ＡＤＤ１＝Ｄ１５）をＭＭＵ１１５に伝送する。データ「Ｏ」は、ＭＭＵ１１５のイメージバッファ（１１５−１）にプリフェッチされているので、ＭＭＵ１１５は、データ（ＤＡＴＡ＝Ｏ）をローテータ１１７に伝送する。
【００４５】
データ（ＤＡＴＡ＝Ｏ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ１５」の次のアドレス「Ｄ１６」を予測し、予測されたアドレス「Ｄ１６」に対応する外部メモリ１２０のメモリ領域に保存されたデータ「Ｐ」をメモリコントローラ１１９を用いてイメージバッファ（１１５−１）にプリフェッチする。
ローテータ１１７は、データ「Ｐ」に対するアドレス（ＡＤＤ１＝Ｄ１６）をＭＭＵ１１５に伝送する。データ「Ｐ」は、ＭＭＵ１１５のイメージバッファ（１１５−１）にプリフェッチされているので、ＭＭＵ１１５は、データ（ＤＡＴＡ＝Ｐ）をローテータ１１７に伝送する。
【００４６】
データ（ＤＡＴＡ＝Ｐ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ１６」の次のアドレス「Ｄ１７」を予測し、予測されたアドレス「Ｄ１７」に対応する外部メモリ１２０のメモリ領域に保存されたデータ「Ｑ」をメモリコントローラ１１９を用いてイメージバッファ（１１５−１）にプリフェッチする。
しかし、ローテータ１１７は、データ「Ｉ」に対するアドレス（ＡＤＤ１＝Ｄ９）をＭＭＵ１１５に伝送する。この際、データ「Ｉ」は、ＭＭＵ１１５のイメージバッファ（１１５−１）に存在しないので、最初のページミス（ｆｉｒｓｔ  ｐａｇｅ  ｍｉｓｓ）が発生する。
【００４７】
ＭＭＵ１１５は、アドレス（ＡＤＤ１＝Ｄ９）に対応するデータ「Ｉ」を外部メモリ１２０からイメージバッファ（１１５−１）にメモリコントローラ１１９を用いてプリフェッチする。
この際、ＭＭＵ１１５は、データ「Ｐ」に対するアドレス「Ｄ１６」とデータ「Ｉ」に対するアドレス「Ｄ９」との差、すなわち、第１深さ値、例えば、“−７”を内部メモリ（例えば、図１９の（符号２０３−１））に保存する。
また、ＭＭＵ１１５は、最初のページミスが発生した位置（以下、“最初のページミス位置”と称する）、例えば、「４」を内部メモリに保存する。
【００４８】
すなわち、ＭＭＵ１１５は、第１深さ値と最初のページミス位置とを用いて最初の自己学習を行い、最初の自己学習の結果を用いて最初のアドレス生成規則を生成する。
ＭＭＵ１１５は、最初のページミス位置を用いて元のイメージの各フレーム（ＯＦＦ、ＯＳＦ）のどの位置でページミスが発生するか否かを予測することができる。
したがって、ＭＭＵ１１５は、ページミスが発生する各位置（例えば、「８」、「１２」、及び「１６」）で、最初のアドレス生成規則を用いて、各アドレスを予測し、予測された各アドレスに対応する各データをプリフェッチすることができる。
【００４９】
データ（ＤＡＴＡ＝Ｉ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ９」の次のアドレス「Ｄ１０」を予測し、予測されたアドレス「Ｄ１０」に対応するデータ「Ｊ」を外部メモリ１２０からイメージバッファ（１１５−１）にメモリコントローラ１１９を用いてプリフェッチする。
各データ「Ｊ」、「Ｋ」、及び「Ｌ」が処理される過程は、各データ「Ｎ」、「Ｏ」、及び「Ｐ」が処理される過程と実質的に同一である。
したがって、各アドレス（ＡＤＤ１＝Ｄ１０、Ｄ１１、及びＤ１２）に対応する各データ「Ｊ」、「Ｋ」、及び「Ｌ」がＭＭＵ１１５によってプリフェッチされ、プリフェッチされた各データ「Ｊ」、「Ｋ」、及び「Ｌ」は、ローテータ１１７に伝送される。
【００５０】
データ（ＤＡＴＡ＝Ｌ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ１２」の次のアドレス「Ｄ１３」に対応するデータ「Ｍ」をプリフェッチする代わりに、最初のアドレス生成規則によって予測されたアドレス「Ｄ５」に対応するデータ「Ｅ」をイメージバッファ（１１５−１）にプリフェッチする。したがって、アドレス（ＡＤＤ１＝Ｄ５）がローテータ１１７から入力されても、ＭＭＵ１１５では、ページミスが発生しない。
各データ「Ｆ」、「Ｇ」、及び「Ｈ」が処理される過程は、各データ「Ｊ」、「Ｋ」、及び「Ｌ」が処理される過程と実質的に同一である。したがって、各アドレス（ＡＤＤ１＝Ｄ６、Ｄ７、及びＤ８）に対応する各データ「Ｆ」、「Ｇ」、及び「Ｈ」がＭＭＵ１１５によってプリフェッチされ、プリフェッチされた各データ「Ｆ」、「Ｇ」、及び「Ｈ」は、ローテータ１１７に伝送される。
【００５１】
データ（ＤＡＴＡ＝Ｈ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ８」の次のアドレス「Ｄ９」に該当するデータ「Ｉ」をプリフェッチする代わりに、最初のアドレス生成規則によって予測されたアドレス「Ｄ１」に対応するデータ「Ａ」をイメージバッファ（１１５−１）にプリフェッチする。したがって、アドレス（ＡＤＤ１＝Ｄ１）がローテータ１１７から入力されても、ＭＭＵ１１５では、ページミスが発生しない。
各データ「Ｂ」、「Ｃ」、及び「Ｄ」が処理される過程は、各データ「Ｆ」、「Ｇ」、及び「Ｈ」が処理される過程と実質的に同一である。したがって、各アドレス（ＡＤＤ１＝Ｄ２、Ｄ３、及びＤ４）に対応する各データ「Ｂ」、「Ｃ」、及び「Ｄ」がＭＭＵ１１５によってプリフェッチされ、プリフェッチされた各データ「Ｂ」、「Ｃ」、及び「Ｄ」は、ローテータ１１７に伝送される。
【００５２】
しかし、元のイメージの最初のフレームＯＦＦの最後のデータ（ＤＡＴＡ＝Ｄ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、最初のアドレス生成規則によって予測された元のイメージの以前フレームのアドレスに対応するメモリ領域に保存されたデータをイメージバッファ（１１５−１）にプリフェッチする。
１７番目のアドレスアクセス順序「１７」によって、ローテータ１１７は、元のイメージの二番目のフレームＯＳＦに含まれたデータ「ｃ１」に対するアドレス（ＡＤＤ１＝Ｄ２９）をＭＭＵ１１５に伝送する。この際、ローテータ１１７が要請したデータ「ｃ１」は、ＭＭＵ１１５のイメージバッファ（１１５−１）に存在しないので、二番目のページミスが発生する。
【００５３】
ＭＭＵ１１５は、アドレス（ＡＤＤ１＝Ｄ２９）に対応する外部メモリ１２０のメモリ領域に保存されたデータ「ｃ１」をメモリコントローラ１１９を用いてイメージバッファ（１１５−１）にプリフェッチする。
ＭＭＵ１１５は、データ「Ｄ」のアドレス「Ｄ４」とデータ「ｃ１」のアドレス「Ｄ２９」との差、すなわち、第２深さ値、例えば、“＋２５”を内部メモリ（例えば、図１９の符号（２０３−１））に保存する。
また、ＭＭＵ１１５は、二番目のページミスが発生した位置（以下、“二番目のページミス位置”と称する）、例えば、「１６」を内部メモリに保存する。
【００５４】
すなわち、ＭＭＵ１１５は、二番目のページミスに関連したアドレス「Ｄ４」、「Ｄ２９」と二番目のページミス位置、例えば、「１６」を用いて二番目の自己学習を行い、二番目の自己学習の結果を用いて二番目のアドレス生成規則を生成する。
ＭＭＵ１１５は、最初のページミス位置、例えば、「４」と二番目のページミス位置、例えば、「１６」を用いてどの位置でページミスが発生するか否かを予測することができる。
従って、ＭＭＵ１１５は、ページミスが発生する各位置「２０」、「２４」、「２８」、及び「３２」で最初のアドレス生成規則と二番目のアドレス生成規則とを用いて、各アドレスを予測し、予測された各アドレスを用いて、各データをプリフェッチすることができる。
【００５５】
元のイメージの最初のフレーム、すなわち、回転したイメージの最初フレームＯＦＦでは、２つのページミスが発生する。
したがって、図４の（ａ）に示したように、元のイメージの二番目のフレームＯＳＦに保存されたデータをプリフェッチする時、ＭＭＵ１１５では、ページミスが発生しない。
図４の（ｂ）に示したように、最初のフレームＦＦで、ローテータ１１７は、ＭＭＵ１１７から出力された各データをイメージ処理モジュール１１８とディスプレイコントローラ１２１とを通じてディスプレイ１３０に伝送する。
したがって、アドレスアクセス順序（１〜１６）によって処理されたイメージ、すなわち、Ｘ軸回転したイメージＦＦがディスプレイ１３０で表示される。
【００５６】
イメージバッファ（１１５−１）にプリフェッチされたデータ（ＤＡＴＡ＝ｃ１）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、最初のアドレス生成規則によって予測された次のアドレス「Ｄ３０」に対応するデータ「ｄ」をイメージバッファ（１１５−１）にプリフェッチする。
各データ「ｆ」、「ｂ」、及び「Ｘ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、最初のアドレス生成規則によって、各データ「Ｙ」、「Ｕ」、及び「Ｑ」をイメージバッファ（１１５−１）にプリフェッチするので、各アドレス（ＡＤＤ１＝Ｄ２５、Ｄ２１、及びＤ１７）がローテータ１１７から入力されても、ＭＭＵ１１５では、ページミスが発生しない。
【００５７】
データ（ＤＡＴＡ＝Ｔ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、二番目のアドレス生成規則によって予測されたアドレス「Ｄ４５」に該当するデータ「ｓ」をイメージバッファ（１１５−１）にプリフェッチするので、アドレス「Ｄ４５」がローテータ１１７から入力されても、ＭＭＵ１１５では、ページミスが発生しない。
【００５８】
図４の（ｂ）に示すように、二番目のフレームＳＦで、ローテータ１１７は、ＭＭＵ１１７から出力された各データをイメージ処理モジュール１１８とディスプレイコントローラ１２１とを通じてディスプレイ１３０に伝送する。
したがって、アドレスアクセス順序（１〜１６）によって処理されたイメージ、すなわち、Ｘ軸回転したイメージＳＦがディスプレイ１３０で表示される。
【００５９】
上述したように、ＭＭＵ１１５は、ＳＦＲ１１６に保存された制御値に対応する個数のページミスが発生する度に、ページミス位置とページミスに関連したアドレスとの差を用いて自己学習を行い、自己学習の結果を用いてアドレス生成規則を生成し、アドレス生成規則を用いて元のイメージに含まれたデータをイメージバッファ（１１５−１）にプリフェッチする。
コンピューティングシステム１００が回転した後、元のイメージの最初のフレームＯＦＦに含まれたデータをプリフェッチする過程でページミスが発生するが、元のイメージの二番目のフレームＯＳＦ以後からは、自己学習を通じて生成されたアドレス生成規則によってデータがプリフェッチされるので、ページミスが発生しない。
【００６０】
本発明の実施形態によるＭＭＵ１１５は、イメージ回転によって発生するページミスの回収を減らすことができるので、データプリフェッチ時間を減少させ、コンピューティング装置１１０の性能を向上させることができる。
また、コンピューティングシステム１００が回転する度に、ＳＦＲ１１６は、新たな制御値として設定され、ページミス位置とアドレス生成規則は、初期化される。
【００６１】
図６は、Ｙ軸を基準に回転したイメージ（Ｙ軸を対象軸として反転させたイメージ）を表示するためのアドレスアクセス順序とディスプレイイメージとを示す図であり、図７は、Ｙ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
図１、図２、図３、図６、及び図７を参照すると、ユーザが、コンピューティングシステム１００をＹ軸を基準に回転させれば（Ｙ軸を対象軸として反転させれば）、回転センサー１４０は、回転を感知し、感知結果に従って生成された感知信号を制御信号生成器１２３に出力する。
制御信号生成器１２３は、前記感知信号に応答して、制御信号をＣＰＵ１１３に出力する。
【００６２】
ＣＰＵ１１３は、制御信号に応答して、図１８に示した制御値テーブル（１１３−１）に保存された制御値、例えば、「２」を読み込み、読み込まれた制御値をＭＭＵ１１５に含まれたＳＦＲ１１６に設定又はプログラムする。
上記制御値は、コンピューティングシステム１００がＹ軸を基準に回転した後、元のイメージの最初のフレームＯＦＦに含まれたデータをプリフェッチする時、発生するページミスの個数、すなわち、ＭＭＵ１１５から生成されるアドレス生成規則の個数を表わす。
【００６３】
前述したように、ＭＭＵ１１５は、２つのページミス位置と２つのページミスのそれぞれに関連したアドレスとの差を用いて自己学習を行い、自己学習の結果を用いて２つのアドレス生成規則を生成し、２つのアドレス生成規則によって、元のイメージの各フレーム（ＯＦＦ、ＯＳＦ）に含まれた各データを外部メモリ１２０からプリフェッチする。
ローテータ１１７は、データ「Ｄ」に対するアドレス（ＡＤＤ１＝Ｄ４）をＭＭＵ１１５に伝送する。ＭＭＵ１１５は、アドレス（ＡＤＤ１＝Ｄ４）に対応するデータ「Ｄ」をメモリコントローラ１１９を用いて外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチする。
【００６４】
データ（ＤＡＴＡ＝Ｄ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、次のアドレス「Ｄ５」を予測し、予測されたアドレス「Ｄ５」に対応するデータ「Ｅ」をメモリコントローラ１１９を用いて外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチする。
次いで、ローテータ１１７は、データ「Ｃ」に対するアドレス（ＡＤＤ１＝Ｄ３）をＭＭＵ１１５に伝送する。この際、データ「Ｃ」は、ＭＭＵ１１５のイメージバッファ（１１５−１）に存在しないので、最初のページミスが発生する。
【００６５】
ＭＭＵ１１５は、アドレス（ＡＤＤ１＝Ｄ３）に該当するデータ「Ｃ」をメモリコントローラ１１９を用いて外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチする。
この際、ＭＭＵ１１５は、データ「Ｄ」に対するアドレス「Ｄ４」とデータ「Ｃ」に対するアドレス「Ｄ３」との差、すなわち、第１深さ値、例えば、“−１”を内部メモリ（図１９の符号（２０３−１））に保存することができる。また、ＭＭＵ１１５は、最初のページミス位置、例えば、「１」を内部メモリに保存することができる。
ＭＭＵ１１５は、最初のページミスに関連したアドレス「Ｄ４」、「Ｄ３」と最初のページミス位置とを用いて最初の自己学習を行い、最初の自己学習の結果を用いて最初のアドレス生成規則を生成する。
【００６６】
ＭＭＵ１１５は、最初のページミス位置を用いて元のイメージの最初のフレームＯＦＦのどの位置でページミスが発生するか否かを予測することができる。
従って、ＭＭＵ１１５は、ページミスが発生する各位置（例えば、「５」、「９」、及び「１３」）で最初のアドレス生成規則を用いて、各アドレスを予測し、予測されたアドレスを用いて、各データをプリフェッチすることができる。
【００６７】
データ（ＤＡＴＡ＝Ｃ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、次のアドレス「Ｄ２」を予測し、予測されたアドレス「Ｄ２」に対応するデータ「Ｂ」をイメージバッファ（１１５−１）にプリフェッチし、データ（ＤＡＴＡ＝Ｂ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、次のアドレス「Ｄ１」を予測し、予測されたアドレス「Ｄ１」に対応するデータ「Ａ」をイメージバッファ（１１５−１）にプリフェッチし、データ（ＤＡＴＡ＝Ａ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、以前フレームのアドレスを予測し、予測されたアドレスに対応するデータをイメージバッファ（１１５−１）にプリフェッチする。
ローテータ１１７は、データ「Ｈ」に対するアドレス（ＡＤＤ１＝Ｄ８）をＭＭＵ１１５に伝送する。この際、データ「Ｈ」は、ＭＭＵ１１５のイメージバッファ（１１５−１）に存在しないので、二番目のページミスが発生する。
【００６８】
ＭＭＵ１１５は、アドレス（ＡＤＤ１＝Ｄ８）に対応するデータ「Ｈ」をメモリコントローラ１１９を用いて外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチする。
この際、ＭＭＵ１１５は、データ「Ａ」に対するアドレス「Ｄ１」とデータ「Ｈ」に対するアドレス「Ｄ８」との差、すなわち、第２深さ値、例えば、“＋７”を内部メモリ（図１９の符号（２０３−１））に保存することができる。また、ＭＭＵ１１５は、二番目のページミス位置、例えば、「４」を内部メモリに保存することができる。
【００６９】
ＭＭＵ１１５は、最初のページミス位置（例えば、「１」）と二番目のページミス位置（例えば、「４」）とを用いて元のイメージの最初のフレームＯＦＦのどの位置（例えば、「５」、「８」、「９」、「１２」、「１３」、及び「１６」）でページミスが発生するか否かを予測することができる。ＭＭＵ１１５は、第２深さ値と二番目のページミス位置とを用いて二番目の自己学習を行い、二番目の自己学習の結果を用いて二番目のアドレス生成規則を生成する。
従って、ＭＭＵ１１５は、ページミスが発生する各位置（例えば、「５」、「８」、「９」、「１２」、「１３」、及び「１６」）で最初のアドレス生成規則と二番目のアドレス生成規則とを用いて、各アドレスを予測し、予測された各アドレスに相応する各データをプリフェッチすることができる。
【００７０】
図６の（ｂ）に示すように、最初のフレームＦＦで、ＭＭＵ１１５は、アドレスアクセス順序（１〜１６）に従って外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチされた各データをローテータ１１７に伝送する。
したがって、ＭＭＵ１１７から出力された各データは、イメージ処理モジュール１１８とディスプレイコントローラ１２１とを通じてディスプレイ１３０に伝送される。
従って、アドレスアクセス順序（１〜１６）によって処理されたイメージ、すなわち、Ｙ軸回転したイメージＦＦがディスプレイ１３０で表示される。
【００７１】
プリフェッチされたデータ（ＤＡＴＡ＝Ｍ）が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、二番目のアドレス生成規則によって次のアドレス「Ｄ２０」に対応するデータ「Ｔ」をイメージバッファ（１１５−１）にプリフェッチする。したがって、アドレス「Ｄ２０」が入力されても、ＭＭＵ１１７では、ページミスが発生しない。
ＭＭＵ１１７は、最初のアドレス生成規則と二番目のアドレス生成規則とによって元のイメージの二番目のフレームＯＳＦに含まれたデータをプリフェッチするので、元のイメージの二番目のフレームＯＳＦからはＭＭＵ１１５では、ページミスが発生しない。
【００７２】
図８は、９０゜回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図であり、図９は、９０゜回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
図１、図２、図３、図８、及び図９を参照すると、ユーザが、コンピューティングシステム１００を９０゜回転させれば、回転センサー１４０は、回転を感知し、感知結果に従って生成された感知信号を制御信号生成器１２３に出力する。
制御信号生成器１２３は、感知信号に応答して、制御信号をＣＰＵ１１３に出力する。
【００７３】
ＣＰＵ１１３は、制御信号に応答して、図１８に示した制御値テーブル（１１３−１）に保存された制御値、例えば、「３」を読み込み、読み込まれた制御値をＭＭＵ１１５に含まれたＳＦＲ１１６に設定又はプログラムする。
上記制御値、例えば、「３」は、コンピューティングシステム１００が９０゜回転した後、元のイメージの最初のフレームＯＦＦに含まれたデータをプリフェッチする時、発生するページミスの個数、すなわち、ＭＭＵ１１５から生成されるアドレス生成規則の個数を表わす。
ＭＭＵ１１５は、３つのページミス位置と３つのページミスに関連したアドレスとの差を用いて自己学習を行い、自己学習の結果を用いて３つのアドレス生成規則を生成し、３つのアドレス生成規則によってデータを外部メモリ１２０からプリフェッチする。
【００７４】
データ「Ｍ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、アドレス「Ｄ１３」の次のアドレス「Ｄ１４」に対応するデータ「Ｎ」を外部メモリ１２０からイメージバッファ（１１３−１）にプリフェッチする。
データ「Ｉ」に対応するアドレス（ＡＤＤ１＝Ｄ９）が入力されれば、ＭＭＵ１１７で最初のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ１３」と「Ｄ９」の差、すなわち、第１深さ値、例えば、“−４”を計算し、第１深さ値と最初のページミス位置、例えば、「１」を内部メモリ（図１９の符号（２０３−１））に保存する。ＭＭＵ１１５は、第１深さ値と最初のページミス位置とを用いて最初のアドレス生成規則を生成する。
【００７５】
ＭＭＵ１１５は、最初のアドレス生成規則によって、各アドレス「Ｄ９」、「Ｄ５」、及び「Ｄ１」に対応する各データ「Ｉ」、「Ｅ」、及び「Ａ」をプリフェッチし、プリフェッチされた各データ「Ｉ」、「Ｅ」、及び「Ａ」をローテータ１１７に伝送する。
データ「Ａ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、最初のアドレス生成規則によって予測された以前フレームのアドレスに対応するデータをプリフェッチする。
データ「Ｎ」に対応するアドレス（ＡＤＤ１＝Ｄ１４）が入力されれば、ＭＭＵ１１５では、二番目のページミスが発生する。
【００７６】
この際、ＭＭＵ１１５は、アドレス「Ｄ１」と「Ｄ１４」の差、すなわち、第２深さ値、例えば、“＋１３”を計算し、第２深さ値と二番目のページミス位置、例えば、「４」を内部メモリに保存する。
ＭＭＵ１１５は、第２深さ値と二番目のページミス位置とを用いて二番目のアドレス生成規則を生成する。
ＭＭＵ１１５は、最初のページミス位置と二番目のページミス位置とを用いて元のイメージの最初のフレームＯＦＦのどの位置でページミスが発生するか否かを予測することができる。従って、ＭＭＵ１１５は、ページミスが発生する各位置「５」、「８」、「９」、「１２」、「１３」、及び「１６」で最初のページミス位置と二番目のページミス位置とを用いて、各アドレスを予測することができる。
【００７７】
最初のアドレス生成規則、二番目のアドレス生成規則、及びアドレスアクセス順序（５〜１６）によって、ＭＭＵ１１５は、各データ「Ｎ」、「Ｊ」、「Ｆ」、「Ｂ」、「Ｏ」、「Ｋ」、「Ｇ」、「Ｃ」、「Ｐ」、「Ｌ」、「Ｈ」、及び「Ｄ」をプリフェッチし、プリフェッチされた各データ「Ｎ」、「Ｊ」、「Ｆ」、「Ｂ」、「Ｏ」、「Ｋ」、「Ｇ」、「Ｃ」、「Ｐ」、「Ｌ」、「Ｈ」、及び「Ｄ」をローテータ１１７に伝送する。
【００７８】
データ「Ｄ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、アドレス「Ｄ４」の次のアドレス「Ｄ１７」に対応するデータ「Ｑ」を外部メモリ１２０からイメージバッファ（１１３−１）にプリフェッチする。
データ「ｃ１」に対応するアドレス（ＡＤＤ１＝Ｄ２９）が入力されれば、ＭＭＵ１１５では、三番目のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ４」と「Ｄ２９」の差（これを“第３深さ値”と称する）、例えば、“＋２５”を計算し、第３深さ値と三番目のページミス位置、例えば、「１６」を内部メモリに保存する。ＭＭＵ１１５は、第３深さ値と三番目のページミス位置とを用いて三番目のアドレス生成規則を生成する。
【００７９】
ＭＭＵ１１５は、最初のアドレス生成規則から三番目のアドレス生成規則を用いて元のイメージの二番目のフレームＯＳＦのどの位置でページミスが発生するか否かを予測することができる。
従って、ＭＭＵ１１５は、予測された各アドレスに対応する各データを外部メモリ１２０からイメージバッファ（１１５−１）にプリフェッチするので、元のイメージの二番目のフレームＯＳＦ以後のフレームでは、ページミスが発生しない。
【００８０】
図８の（ｂ）に示すように、最初のフレームＦＦは、最初のアドレス生成規則と二番目のアドレス生成規則とによってプリフェッチされた各データを含む。
二番目のフレームＳＦとその後のフレームは、最初のアドレス生成規則から三番目のアドレス生成規則によってプリフェッチされた各データを含むので、ページミスが発生しない。
【００８１】
図１０は、１８０゜回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図であり、図１１は、１８０゜回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
図１、図２、図３、図１０、及び図１１を参照すると、ユーザが、コンピューティングシステム１００を１８０゜回転させれば、回転センサー１４０は、回転を感知し、感知結果に従って生成された感知信号を制御信号生成器１２３に出力する。
制御信号生成器１２３は、感知信号に応答して、制御信号をＣＰＵ１１３に出力する。
【００８２】
ＣＰＵ１１３は、制御信号に応答して、図１８に示した制御値テーブル（１１３−１）に保存された制御値、例えば、「２」を読み込み、読み込まれた制御値をＭＭＵ１１５に含まれたＳＦＲ１１６に設定又はプログラムする。
上記制御値、例えば、「２」は、コンピューティングシステム１００が１８０゜回転した後、元のイメージの最初のフレームＯＦＦに含まれたデータをプリフェッチする時、発生するページミスの個数、すなわち、ＭＭＵ１１５から生成されるアドレス生成規則の個数を表わす。
ＭＭＵ１１５は、２つのページミス位置と２つのページミスに関連したアドレスとの差を用いて自己学習を行い、自己学習の結果を用いて２つのアドレス生成規則を生成し、２つのアドレス生成規則によってデータを外部メモリ１２０からプリフェッチする。
【００８３】
データ「Ｐ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、アドレス「Ｄ１６」の次のアドレス「Ｄ１７」に対応するデータ「Ｑ」を外部メモリ１２０からイメージバッファ（１１３−１）にプリフェッチする。
データ「Ｏ」に対応するアドレス（ＡＤＤ１＝Ｄ１５）が入力されれば、ＭＭＵ１１５で最初のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ１６」と「Ｄ１５」の第１差、すなわち、第１深さ値、例えば、“−１”を計算し、第１深さ値と最初のページミス位置、例えば、「１」を内部メモリ（図１９の符号（２０３−１））に保存する。ＭＭＵ１１５は、第１深さ値と最初のページミス位置とを用いて最初のアドレス生成規則を生成する。
【００８４】
ＭＭＵ１１５は、最初のページミス位置を用いて元のフレームの最初のフレームＯＦＦのどの位置でページミスが発生するか否かを予測することができる。ＭＭＵ１１５は、最初のアドレス生成規則によって、各データ「Ｏ」、「Ｎ」、及び「Ｍ」をプリフェッチし、プリフェッチされた各データ「Ｏ」、「Ｎ」、及び「Ｍ」をローテータ１１７に伝送する。
データ「Ｍ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、最初のアドレス生成規則によってデータ「Ｌ」をプリフェッチする。
ＭＭＵ１１５は、最初のアドレス生成規則によって、各データ「Ｌ」、「Ｋ」、「Ｊ」、「Ｉ」、「Ｈ」、「Ｇ」、「Ｆ」、「Ｅ」、「Ｄ」、「Ｃ」、「Ｂ」、及び「Ａ」をプリフェッチし、該プリフェッチされた各データ「Ｌ」、「Ｋ」、「Ｊ」、「Ｉ」、「Ｈ」、「Ｇ」、「Ｆ」、「Ｅ」、「Ｄ」、「Ｃ」、「Ｂ」、及び「Ａ」をローテータ１１７に伝送する。
【００８５】
最後のデータ「Ａ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、以前フレームのアドレスに対応するデータをプリフェッチする。
データ「ｆ」に対応するアドレス（ＡＤＤ１＝Ｄ３２）が入力されれば、ＭＭＵ１１５では、二番目のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ１」と「Ｄ３２」の第２差、すなわち、第２深さ値、例えば、“＋３１”を計算し、第２深さ値と二番目のページミス位置、例えば、「１６」を内部メモリ（図１９の符号（２０３−１））に保存する。
ＭＭＵ１１５は、第２深さ値と二番目のページミス位置とを用いて二番目のアドレス生成規則を生成する。
【００８６】
最初のアドレス生成規則とアドレスアクセス順序（１７〜３２）とによって、ＭＭＵ１１５は、各データをプリフェッチし、該プリフェッチされた各データをローテータ１１７に伝送する。
データ「Ｑ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、二番目のアドレス生成規則によって予測された次のフレームのアドレスに対応するデータをプリフェッチする。
次のフレームのアドレスが入力されても、ＭＭＵ１１５では、ページミスが発生しない。
【００８７】
図１０の（ｂ）に示すように、最初のフレームＦＦは、最初のアドレス生成規則によってプリフェッチされた各データを含む。
二番目のフレームＳＦとその後のフレームは、最初のアドレス生成規則と二番目のアドレス生成規則とによってプリフェッチされた各データを含むので、ページミスが発生しない。
【００８８】
図１２は、９０゜回転した後、Ｘ軸を基準に回転したイメージ（９０゜回転した後、Ｘ軸を対象軸として反転させたイメージ）を表示するためのアドレスアクセス順序とディスプレイイメージとを示す図であり、図１３は、９０゜回転した後、Ｘ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明ための概念図である。
図１、図２、図３、図１２、及び図１３を参照すると、ユーザが、コンピューティングシステム１００を９０゜回転させた後、さらにＸ軸を基準に回転させれば（９０゜回転した後、Ｘ軸を対象軸として反転させれば）、回転センサー１４０は、回転を感知し、感知結果に従って生成された感知信号を制御信号生成器１２３に出力する。
制御信号生成器１２３は、感知信号に応答して、制御信号をＣＰＵ１１３に出力する。
【００８９】
ＣＰＵ１１３は、制御信号に応答して、図１８に示した制御値テーブル（１１３−１）に保存された制御値、例えば、「３」を読み込み、読み込まれた制御値をＭＭＵ１１５に含まれたＳＦＲ１１６に設定又はプログラムする。
上記制御値、例えば、「３」は、コンピューティングシステム１００が９０゜回転した後、さらにＸ軸を基準に回転した後、元のイメージの最初のフレームＯＦＦに含まれたデータをプリフェッチする時、発生するページミスの個数、すなわち、ＭＭＵ１１５から生成されるアドレス生成規則の個数を表わす。
ＭＭＵ１１５は、３つのページミス位置と３つのページミスに関連したアドレスとの差を用いて自己学習を行い、自己学習の結果を用いて３つのアドレス生成規則を生成し、３つのアドレス生成規則によって、各データを外部メモリ１２０からプリフェッチする。
【００９０】
データ「Ｐ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、アドレス「Ｄ１６」の次のアドレス「Ｄ１７」に対応するデータ「Ｑ」をイメージバッファ（１１３−１）にプリフェッチする。したがって、データ「Ｌ」に対応するアドレス（ＡＤＤ１＝Ｄ１２）が入力されれば、ＭＭＵ１１５で最初のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ１６」と「Ｄ１２」の差、すなわち、第１深さ値、例えば、“−４”を計算し、第１深さ値と最初のページミス位置、例えば、「１」を内部メモリに保存する。ＭＭＵ１１５は、第１深さ値と最初のページミス位置とを用いて最初のアドレス生成規則を生成する。
従って、ＭＭＵ１１５は、アドレスアクセス順序と最初のアドレス生成規則とによって、各データ「Ｌ」、「Ｈ」、及び「Ｄ」をプリフェッチし、プリフェッチされた各データ「Ｌ」、「Ｈ」、及び「Ｄ」をローテータ１１７に伝送する。
【００９１】
データ「Ｄ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、アドレス「Ｄ４」の次のアドレスを予測し、予測結果に従って元のフレームの以前フレームのデータをプリフェッチする。
従って、データ「Ｏ」に対応するアドレス（ＡＤＤ１＝Ｄ１５）が入力されれば、ＭＭＵ１１５では、二番目のページミスが発生する。
【００９２】
ＭＭＵ１１５は、アドレス「Ｄ１５」と「Ｄ４」の差、すなわち、第２深さ値、例えば、“＋１１”を計算し、第２深さ値と二番目のページミス位置、例えば、「４」を内部メモリに保存する。ＭＭＵ１１５は、第２深さ値と二番目のページミス位置とを用いて二番目のアドレス生成規則を生成する。
ＭＭＵ１１５は、最初のアドレス生成規則、二番目のアドレス生成規則、及びアドレスアクセス順序によって、各データ「Ｏ」、「Ｋ」、「Ｇ」、「Ｃ」、「Ｎ」、「Ｊ」、「Ｆ」、「Ｂ」、「Ｍ」、「Ｉ」、「Ｅ」、及び「Ａ」をプリフェッチし、プリフェッチされた各データ「Ｏ」、「Ｋ」、「Ｇ」、「Ｃ」、「Ｎ」、「Ｊ」、「Ｆ」、「Ｂ」、「Ｍ」、「Ｉ」、「Ｅ」、及び「Ａ」をローテータ１１７に伝送する。
【００９３】
最後のデータ「Ａ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、二番目のアドレス生成規則によって現在アドレス「Ｄ１」の次のアドレス「Ｄ１２」を予測し、予測結果に従ってデータ「Ｌ」をプリフェッチする。
アドレス（ＡＤＤ１＝Ｄ３２）が入力されれば、ＭＭＵ１１５では、三番目のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ１」と「Ｄ３２」の差、すなわち、第３深さ値、例えば、“＋３１”を計算し、第３深さ値と三番目のページミス位置、例えば、「１６」を内部メモリに保存する。ＭＭＵ１１５は、第３深さ値と三番目のページミス位置とを用いて三番目のアドレス生成規則を生成する。
【００９４】
図１２の（ｂ）に示すように、最初のフレームＦＦは、最初のアドレス生成規則と二番目のアドレス生成規則とによってプリフェッチされた各データを含む。
二番目のフレームＳＦとその後のフレームは、最初のアドレス生成規則から三番目のアドレス生成規則によってプリフェッチされた各データを含むので、ページミスが発生しない。
【００９５】
図１４は、９０゜回転した後、Ｙ軸を基準に回転したイメージ（９０゜回転した後、Ｘ軸を対象軸として反転させたイメージ）を表示するためのアドレスアクセス順序とディスプレイイメージとを示す図であり、図１５は、９０゜回転した後、Ｙ軸を基準に回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
図１、図２、図３、図１４、及び図１５を参照すると、ユーザが、コンピューティングシステム１００を９０゜回転させた後、さらにＹ軸を基準に回転させれば（９０゜回転した後、Ｘ軸を対象軸として反転させれば）、回転センサー１４０は、回転を感知し、感知結果に従って生成された感知信号を制御信号生成器１２３に出力する。
制御信号生成器１２３は、感知信号に応答して、制御信号をＣＰＵ１１３に出力する。
【００９６】
ＣＰＵ１１３は、制御信号に応答して、図１８に示した制御値テーブル（１１３−１）に保存された制御値、例えば、「３」を読み込み、読み込まれた制御値をＭＭＵ１１５に含まれたＳＦＲ１１６に設定又はプログラムする。
上記制御値、例えば、「３」は、コンピューティングシステム１００が９０゜回転した後、さらにＹ軸を基準に回転した後、元のイメージの最初のフレームＯＦＦに含まれたデータをプリフェッチする時、発生するページミスの個数、すなわち、ＭＭＵ１１５から生成されるアドレス生成規則の個数を表わす。
ＭＭＵ１１５は、３つのページミス位置と３つのページミスに関連したアドレスとの差を用いて自己学習を行い、自己学習の結果を用いて３つのアドレス生成規則を生成し、３つのアドレス生成規則によって、各データを外部メモリ１２０からプリフェッチする。
【００９７】
データ「Ａ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ１」の次のアドレス「Ｄ２」を予測し、予測結果に従ってデータ「Ｂ」をイメージバッファ（１１３−１）にプリフェッチする。
アドレス（ＡＤＤ１＝Ｄ５）が入力されれば、ＭＭＵ１１５では、最初のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ１」と「Ｄ５」の差、すなわち、第１深さ値、例えば、“＋４”を計算し、第１深さ値と最初のページミス位置、例えば、「１」を内部メモリに保存する。ＭＭＵ１１５は、第１深さ値と最初のページミス位置とを用いて最初のアドレス生成規則を生成する。
したがって、ＭＭＵ１１５は、アドレスアクセス順序と最初のアドレス生成規則とによって、各データ「Ｅ」、「Ｉ」、及び「Ｍ」をプリフェッチし、該プリフェッチされた各データ「Ｅ」、「Ｉ」、及び「Ｍ」をローテータ１１７に伝送する。
【００９８】
データ「Ｍ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、最初のアドレス生成規則によってアドレス「Ｄ１３」の次のアドレス「Ｄ１７」を予測し、予測結果に従ってデータ「Ｑ」をプリフェッチする。
アドレス（ＡＤＤ１＝Ｄ２）が入力されれば、ＭＭＵ１１５では、二番目のページミスが発生する。
ＭＭＵ１１５は、アドレス「Ｄ１３」と「Ｄ２」の差、すなわち、第２深さ値、例えば、“−１１”を計算し、第２深さ値と二番目のページミス位置、例えば、「４」とを内部メモリに保存する。ＭＭＵ１１５は、第２深さ値と二番目のページミス位置とを用いて二番目のアドレス生成規則を生成する。
【００９９】
ＭＭＵ１１５は、最初のアドレス生成規則、二番目のアドレス生成規則、及びアドレスアクセス順序によって、各データ「Ｂ」、「Ｆ」、「Ｊ」、「Ｎ」、「Ｃ」、「Ｇ」、「Ｋ」、「Ｏ」、「Ｄ」、「Ｈ」、「Ｌ」、及び「Ｐ」をプリフェッチし、プリフェッチされた各データ「Ｂ」、「Ｆ」、「Ｊ」、「Ｎ」、「Ｃ」、「Ｇ」、「Ｋ」、「Ｏ」、「Ｄ」、「Ｈ」、「Ｌ」、及び「Ｐ」をローテータ１１７に伝送する。
【０１００】
最後のデータ「Ｐ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、二番目のアドレス生成規則によって現在アドレス「Ｄ１６」の次のアドレス「Ｄ５」を予測し、予測結果に従ってデータ「Ｅ」をプリフェッチする。
アドレス（ＡＤＤ１＝Ｄ１７）が入力されれば、ＭＭＵ１１５では、三番目のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ１６」と「Ｄ１７」の差、すなわち、第３深さ値、例えば、“＋１”を計算し、第３深さ値と三番目のページミス位置、例えば、「１６」を内部メモリに保存する。ＭＭＵ１１５は、第３深さ値と三番目のページミス位置とを用いて三番目のアドレス生成規則を生成する。
【０１０１】
図１４の（ｂ）に示すように、最初のフレームＦＦは、最初のアドレス生成規則と二番目のアドレス生成規則とによってプリフェッチされた各データを含む。
二番目のフレームＳＦとその後のフレームは、最初のアドレス生成規則から三番目のアドレス生成規則によってプリフェッチされた各データを含むので、ＭＭＵ１１５では、ページミスが発生しない。
【０１０２】
図１６は、２７０゜回転したイメージを表示するためのアドレスアクセス順序とディスプレイイメージとを示す図であり、図１７は、２７０゜回転したイメージを生成するためのアドレス生成規則を説明するための概念図である。
図１、図２、図３、図１６、及び図１７を参照すると、ユーザが、コンピューティングシステム１００を２７０゜回転させれば、回転センサー１４０は、回転を感知し、感知結果に従って生成された感知信号を制御信号生成器１２３に出力する。
制御信号生成器１２３は、感知信号に応答して、制御信号をＣＰＵ１１３に出力する。
【０１０３】
ＣＰＵ１１３は、制御信号に応答して、図１８に示した制御値テーブル（１１３−１）に保存された制御値、例えば、「３」を読み込み、読み込まれた制御値をＭＭＵ１１５に含まれたＳＦＲ１１６に設定又はプログラムする。
上記制御値、例えば、「３」は、コンピューティングシステム１００が２７０゜回転した後、最初のフレームに該当するデータをプリフェッチする時、発生するページミスの個数、すなわち、ＭＭＵ１１５から生成されるアドレス生成規則の個数を表わす。
ＭＭＵ１１５は、３つのページミス位置と３つのページミスに関連したアドレスとの差を用いて自己学習を行い、自己学習の結果を用いて３つのアドレス生成規則を生成し、３つのアドレス生成規則によって、各データを外部メモリ１２０からプリフェッチする。
【０１０４】
データ「Ｄ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、現在アドレス「Ｄ４」の次のアドレス「Ｄ５」を予測し、予測結果に従ってデータ「Ｅ」をイメージバッファ（１１３−１）にプリフェッチする。
したがって、アドレス（ＡＤＤ１＝Ｄ８）が入力されれば、ＭＭＵ１１５では、最初のページミスが発生する。
この際、ＭＭＵ１１５は、アドレス「Ｄ４」と「Ｄ８」の差、すなわち、第１深さ値、例えば、“＋４”を計算し、第１深さ値と最初のページミス位置、例えば、「１」とを内部メモリに保存する。ＭＭＵ１１５は、第１深さ値と最初のページミス位置とを用いて最初のアドレス生成規則を生成する。
従って、ＭＭＵ１１５は、アドレスアクセス順序と最初のアドレス生成規則とによって、各データ「Ｈ」、「Ｌ」、及び「Ｐ」をプリフェッチし、プリフェッチされた各データ「Ｈ」、「Ｌ」、及び「Ｐ」をローテータ１１７に伝送する。
【０１０５】
データ「Ｐ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、最初のアドレス生成規則によって現在アドレス「Ｄ１６」の次のアドレス「Ｄ２０」を予測し、予測結果に従ってデータ「Ｔ」をプリフェッチする。
アドレス（ＡＤＤ１＝Ｄ３）が入力されれば、ＭＭＵ１１５では、二番目のページミスが発生する。
ＭＭＵ１１５は、アドレス「Ｄ１６」と「Ｄ３」の差、すなわち、第２深さ値、例えば、“−１３”を計算し、第２深さ値と二番目のページミス位置、例えば、「４」を内部メモリに保存する。ＭＭＵ１１５は、第２深さ値と二番目のページミス位置とを用いて二番目のアドレス生成規則を生成する。
【０１０６】
ＭＭＵ１１５は、最初のアドレス生成規則、二番目のアドレス生成規則、及びアドレスアクセス順序によって、各データ「Ｃ」、「Ｇ」、「Ｋ」、「Ｏ」、「Ｂ」、「Ｆ」、「Ｊ」、「Ｎ」、「Ａ」、「Ｅ」、「Ｉ」、及び「Ｍ」をプリフェッチし、プリフェッチされた各データ「Ｃ」、「Ｇ」、「Ｋ」、「Ｏ」、「Ｂ」、「Ｆ」、「Ｊ」、「Ｎ」、「Ａ」、「Ｅ」、「Ｉ」、及び「Ｍ」をローテータ１１７に伝送する。
【０１０７】
最後のデータ「Ｍ」が、ローテータ１１７に伝送される間に、ＭＭＵ１１５は、二番目のアドレス生成規則によって現在アドレス「Ｄ１３」の次のアドレス、すなわち、以前フレームのアドレスを予測し、予測結果に従って、以前フレームのデータをプリフェッチする。
アドレス（ＡＤＤ１＝Ｄ２０）が入力されれば、ＭＭＵ１１５では、三番目のページミスが発生する。
ＭＭＵ１１５は、データ「Ｔ」をプリフェッチする。この際、ＭＭＵ１１５は、アドレス「Ｄ１３」と「Ｄ２０」の差、すなわち、第３深さ値、例えば、“＋７”を計算し、第３深さ値と三番目のページミス位置、例えば、「１６」を内部メモリに保存する。
ＭＭＵ１１５は、第３深さ値と三番目のページミス位置とを用いて三番目のアドレス生成規則を生成する。
【０１０８】
図１６の（ｂ）に示すように、最初のフレームＦＦは、最初のアドレス生成規則と二番目のアドレス生成規則とによってプリフェッチされた各データを含む。
二番目のフレームＳＦとその後のフレームは、最初のアドレス生成規則から三番目のアドレス生成規則によってプリフェッチされた各データを含むので、ページミスが発生しない。
【０１０９】
図１８は、回転方向によって決定されたアドレス生成規則の個数を含む制御値テーブルの実施形態例を示す表である。
制御値テーブル（１１３−１）は、各回転方向に対する各制御値を含む。
各制御値は、深さ値（ｄｅｐｔｈ  ｖａｌｕｅ）を意味する。それぞれの深さ値は、製造者又はユーザによって設定することができる。
図１８に示した制御値テーブル（１１３−１）に含まれた制御値は、本発明の説明のための例示的な値である。実施形態によっては、制御値テーブル（１１３−１）は、ＣＰＵ１１３の内部メモリに格納されるか、あるいはＣＰＵ１１３がアクセスすることができるメモリに保存された後ＣＰＵ１１３によって読み込まれるか、あるいは別途のメモリに保存された後ＣＰＵ１１３によって参照されうる。
【０１１０】
図１９は、図１に示したメモリ管理ユニットの構成を示すブロック図である。
図１、図１９を参照すると、メモリ管理ユニット１１５は、アドレス変換回路２０１、ページミス検出回路２０３、ページテーブル２０５、アドレス生成規則生成回路２０７、プリフェッチ回路２０９、イメージバッファ（１１５−１）、及びＳＦＲ１１６を含む。
【０１１１】
アドレス変換回路２０１は、ローテータ１１７から出力されたアドレス（ＡＤＤ１）を変換する機能を行う。例えば、アドレス変換回路２０１は、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  Ｌｏｏｋａｓｉｄｅ  Ｂｕｆｆｅｒ）として具現可能である。
一般的なＴＬＢと同じ方法でアドレス変換回路（ＴＬＢ）２０１は、ＴＬＢヒット（ＴＬＢ＿ＨＩＴ）又はＴＬＢミス（ＴＬＢ＿ＭＩＳＳ）を発生させる。
例えば、ＴＬＢミス（ＴＬＢ＿ＭＩＳＳ）である時、変換されるアドレスは、ページテーブル２０５から取得され、取得されたアドレスは、アドレス変換回路（ＴＬＢ）２０１にキャッシュ（ｃａｃｈｅ）又はＴＬＢライト（ＴＬＢ＿ＷＲ）される。
【０１１２】
ページミス検出回路２０３は、ローテータ１１７から出力されたアドレス（ＡＤＤ１）の要請回収をカウンター機能を用いてカウントし、カウント結果とページミス（ＰＡＧＥ＿ＭＩＳＳ）とに基づいてページミス位置を計算し、計算結果を内部メモリ（２０３−１）に保存し、保存された計算結果をアドレス生成規則生成回路２０７に伝送する。
【０１１３】
アドレス生成規則生成回路２０７は、ＳＦＲ１１６に保存された制御値（ＤＥＰＩＮ）、ページミス検出回路２０３から出力された少なくとも１つのページミス位置、及び変換されたアドレス（例えば、ＴＬＢヒット（ＴＬＢ＿ＨＩＴ）によって生成されたアドレス、ＴＬＢミス（ＴＬＢ＿ＭＩＳＳ）によって生成されたアドレス、又はページミス（ＰＡＧＥ＿ＭＩＳＳ）によって生成されたアドレス）に基づいてプリフェッチされるデータが保存された外部メモリ１２０のメモリ領域のアドレスを予測し、予測されたアドレス（ＡＤＤ２）を生成する。
【０１１４】
例えば、アドレス（ＡＤＤ１）は、第１アドレスとオフセット（ｏｆｆｓｅｔ）とを含み、予測されたアドレス（ＡＤＤ２）は、第２アドレスとオフセットとを含みうる。
例えば、第１アドレスは、仮想（ｖｉｒｔｕａｌ）アドレスであり、第２アドレスは、仮想アドレスに対応する物理（ｐｈｙｓｉｃａｌ）アドレスであり得る。
ＴＬＢヒット（ＴＬＢ＿ＨＩＴ）である時、アドレス生成規則生成回路２０７は、オフセットとＴＢＬ２０１から出力されたアドレスとを用いて予測されたアドレス（ＡＤＤ２）を生成する。ＴＬＢミス（ＴＬＢ＿ＭＩＳＳ）である時、アドレス生成規則生成回路２０７は、オフセットとページテーブル２０５から取得されたアドレスとを用いて予測されたアドレス（ＡＤＤ２）を生成する。
ページミス（ＰＡＧＥ＿ＭＩＳＳ）が発生すれば、プリフェッチ回路２０９は、ＴＬＢミス（ＴＬＢ＿ＭＩＳＳ）によって生成されたアドレス（ＡＤＤ２）を用いてデータ（ＤＡＴＡ＿ｐｒｅ）をイメージバッファ（１１５−１）にプリフェッチし、プリフェッチされたデータに対するアドレス（ＡＤＤ２）は、ページテーブル２０５にキャッシュ又はテーブルライト（ＴＡＢＬＥ＿ＷＲ）される。
【０１１５】
プリフェッチ回路２０９は、予測されたアドレス（ＡＤＤ２）を受信し、これをメモリコントローラ１１９に伝送する。
メモリコントローラ１１９は、プリフェッチ回路２０９から出力されたアドレス（ＡＤＤ２）に基づいて外部メモリ１２０からデータを読み込み、読み込まれたデータ（ＤＡＴＡ＿ｐｒｅ）、すなわち、プリフェッチされたデータをプリフェッチ回路２０９に伝送する。
プリフェッチ回路２０９は、プリフェッチされたデータ（ＤＡＴＡ＿ｐｒｅ）をイメージバッファ（１１５−１）に伝送する。
イメージバッファ（１１５−１）は、プリフェッチされたデータ（ＤＡＴＡ＿ｐｒｅ）をデータ（ＤＡＴＡ）としてローテータ１１７に伝送する。
ＳＦＲ１１６は、ＣＰＵ１１３から伝送された制御値（ＤＥＰＩＮ）を保存する。
アドレス生成規則生成回路２０７は、制御値（ＤＥＰＩＮ）によってアドレス生成規則の個数を調節する。
【０１１６】
図４と図１９とを参照して、ＭＭＵ１１５の動作を例示的に説明する。
図４では、説明の便宜上、アドレスアクセス順序とページミス位置は、同一であると仮定する。
【０１１７】
各データ「Ｍ」、「Ｎ」、「Ｏ」、及び「Ｐ」に対するアドレス「Ｄ１３」、「Ｄ１４」、「Ｄ１５」、及び「Ｄ１６」が要請される度に、ページミス検出回路２０３は、カウント値を増加させる。
図４では、カウント値は、アドレスアクセス順序と同一であると仮定する。例えば、ページミス検出回路２０３は、カウント値を用いてページミスが発生した位置を検出することができるカウンターの機能を行える。
【０１１８】
最初のページミスが発生すれば、ページミス検出回路２０３は、カウント値に基づいて最初のページミス位置を計算する。
この際、最初のページミス位置は、「４」であり、「４」は、内部メモリ（２０３−１）に保存された後、アドレス生成規則生成回路２０７に伝送される。
【０１１９】
アドレス生成規則生成回路２０７は、第１深さ値（例えば、“−７”）を計算し、第１深さ値と最初のページミス位置とに基づいて最初のアドレス生成規則を生成する。
例えば、アドレス生成規則生成回路２０７は、最初のページミス位置に対応する位置（例えば、「８」、「１２」、及び「１６」）で第１深さ値（例えば、“−７”）を用いて次のアドレスを予測し、予測されたアドレス（ＡＤＤ２）を生成することができる。
ページミス検出回路２０３は、データ「Ｄ」に対するアドレス「Ｄ４」が入力されるまでカウント値を増加させる。
【０１２０】
二番目のページミスが発生すれば、ページミス検出回路２０３は、カウント値に基づいて二番目のページミス位置を計算する。
この際、二番目のページミス位置は、「１６」であり、「１６」は、内部メモリ（２０３−１）に保存された後、アドレス生成規則生成回路２０７に伝送される。
アドレス生成規則生成回路２０７は、第２深さ値（例えば、“＋２５”）を計算し、第２深さ値と二番目のページミス位置とに基づいて二番目のアドレス生成規則を生成する。
【０１２１】
図４の（ａ）に示したように、アドレス生成規則生成回路２０７は、最初のアドレス生成規則と二番目のアドレス生成規則とによって予測されたアドレス（ＡＤＤ２）を生成するので、元のイメージの二番目のフレームＯＳＦに含まれたデータをプリフェッチする時、ページミスが発生しない。
それぞれの回転方向によるＭＭＵ１１５の動作方法は、図４と図１９とを参照して説明したＭＭＵ１１５の動作方法と類似しているので、これらについての詳細な説明を省略する。
【０１２２】
図２０は、本発明の実施形態による元のイメージを回転させる方法を説明するためのフローチャートである。
元のイメージを回転させる方法は、図１から図２０を参照して説明され得る。
コンピューティング装置１１０は、コンピューティング装置１１０の回転又は回転方向を認識し、認識の結果に対応する制御信号をＣＰＵ１１３に出力する。
ＣＰＵ１１３は、制御信号に基づいて制御値テーブル（１１３−１）に保存された制御値をＭＭＵ１１５のＳＦＲ１１６にプログラムする（ステップＳ１１０）。
【０１２３】
ＭＭＵ１１６は、少なくとも１つのページミスに関連したアドレスを用いて自己学習を行う（ステップＳ１２０）。
ＭＭＵ１１６は、自己学習の結果を用いてアドレス生成規則を生成し（ステップＳ１３０）、アドレス生成規則によって、元のイメージ、すなわち、データを外部メモリ１２０からプリフェッチし、プリフェッチされたデータをローテータ１１７に伝送する。すなわち、コンピューティング装置１１０は、アドレス生成規則によって、元のイメージに含まれたデータを外部メモリ１２０からプリフェッチし、プリフェッチされたデータを用いて回転したイメージを生成する（ステップＳ１４０）。
【０１２４】
次に、コンピューティング装置１１０は、回転したイメージをディスプレイ１３０を通じて表示する（ステップＳ１５０）。
コンピューティング装置１１０が特定方向に回転する度に、すなわち、元のイメージの回転方向が変更される度に、ＭＭＵ１１６は、以前に生成されたアドレス生成規則を初期化する。
【０１２５】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１２６】
本発明は、イメージ回転技術を用いるすべての電子機器に好適に使用される。
【符号の説明】
【０１２７】
１００    コンピューティングシステム
１１０    コンピューティング装置
１１１    バス
１１３    ＣＰＵ
１１３−１    制御値テーブル
１１５    メモリ管理ユニット（ＭＭＵ）
１１５−１    イメージバッファ
１１６    ＳＦＲ
１１７    ローテータ
１１８    イメージ処理モジュール
１１９    メモリコントローラ
１２０    外部メモリ
１２１    ディスプレイコントローラ
１２３    制御信号生成器
１３０    ディスプレイ
１４０    回転センサー
２０１    アドレス変換回路（ＴＬＢ）
２０３    ページミス検出回路
２０３−１    内部メモリ
２０５    ページテーブル
２０７    アドレス生成規則生成回路
２０９    プリフェッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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