(57)【要約】【課題】  通常時には、適切ではないパラメーター値がクロック発生回路に設定されないようにしつつ、不具合発生時には、外部からパラメーター値をクロック発生回路に設定可能とする。【解決手段】  クロック設定回路１２は、設定保護端子１４のレベルが所定のレベルであるときに、（ａ）セレクター１５に源クロックを選択させた後、外部から設定されたレジスター１６に記憶されているパラメーター値でクロック発生回路１１内のパラメーター値を変更し、（ｂ）クロック発生回路１１が変更後のパラメーター値でクロックの発生を開始した後、セレクター１５にクロック発生回路１１によるクロックを選択させる。【選択図】  図１
2014191507.tif 000002
【特許請求の範囲】
【請求項１】
所定のパラメーターの値に応じた特性のクロックを源クロックから発生するクロック発生回路と、
１または複数の設定選択端子と、
前記所定のパラメーターに対して予め設定されたパラメーター値を複数セット保持しており、前記１または複数の設定選択端子のレベルに応じた前記パラメーター値のセットを選択し、選択した前記セットの前記パラメーター値を前記クロック発生回路にセットするクロック設定回路と、
外部から供給されるパラメーター値を記憶する記憶部と、
設定保護端子と、
前記クロック発生回路によるクロックおよび前記源クロックの一方を選択し出力するセレクターとを備え、
前記クロック設定回路は、前記設定保護端子のレベルが所定のレベルであるときに、（ａ）前記セレクターに前記源クロックを選択させた後、前記記憶部に記憶されている前記パラメーター値で前記クロック発生回路内の前記パラメーター値を変更し、（ｂ）前記クロック発生回路が変更後の前記パラメーター値でクロックの発生を開始した後、前記セレクターに前記クロック発生回路によるクロックを選択させること、
を特徴とする集積回路。
【請求項２】
前記クロック設定回路は、前記設定選択端子および前記設定保護端子のレベルに基づいて、前記クロック設定回路が保持している前記パラメーター値のセットおよび前記記憶部に記憶されている前記パラメーター値のセットのいずれか１つを選択し、選択した前記パラメーター値のセットで前記クロック発生回路内の前記パラメーター値を変更し、
前記設定保護端子のレベルが前記所定のレベルであるときに、前記記憶部に記憶されている前記パラメーター値のセットが選択可能となり、
前記設定保護端子のレベルが前記所定のレベルではないときに、前記記憶部に記憶されている前記パラメーター値のセットが選択不可となること、
を特徴とする請求項１記載の集積回路。
【請求項３】
前記クロック発生回路は、ＰＬＬ回路を内蔵しており、
前記クロック設定回路は、前記ＰＬＬ回路のＰＬＬがロックしたら、ただちに前記セレクターに前記クロック発生回路によるクロックを選択させること、
を特徴とする請求項１記載の集積回路。
【請求項４】
プログラムに従って動作する外部プロセッサーとの間で通信を行うインターフェイス回路をさらに備え、
前記インターフェイス回路は、前記設定保護端子のレベルを特定し前記外部プロセッサーへ通知し、前記外部プロセッサーから供給されるパラメーター値を前記記憶部に書き込むこと、
を特徴とする請求項１記載の集積回路。
【請求項５】
集積回路に内蔵される、所定のパラメーターの値に応じた特性のクロックを源クロックから発生するクロック発生回路内の前記パラメーターの値を変更するクロック設定変更方法において、
前記集積回路の設定保護端子のレベルを、前記集積回路の外部の電気回路を変更して所定のレベルに変更するステップと、
外部から前記集積回路内の記憶部へ前記パラメーターの値を記憶させるステップと、
前記集積回路内のセレクターの出力を、前記クロック発生回路によるクロックから前記源クロックへ切り替えさせるステップと、
前記記憶部に記憶されている前記パラメーターの値を前記クロック発生回路にセットするステップと、
前記集積回路内のセレクターの出力を、前記源クロックから前記クロック発生回路によるクロックへ切り替えさせるステップと、
を備えることを特徴とするクロック設定変更方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路およびクロック設定変更方法に関するものである。
【背景技術】
【０００２】
近年、ＡＳＩＣ（Application Specific Integrated Circuit）などの集積回路に、ＥＭＩ（Electro Magnetic Interference）の低減を目的として、スペクトル拡散クロックジェネレーター（ＳＳＣＧ：Spread Spectrum Clock Generator）が使用されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１４８８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のＳＳＣＧを内蔵する集積回路では、各ＳＳＣＧの動作モード（拡散方向、変調周波数など）を異ならせることで、ＥＭＩを低減させている。
【０００５】
ＳＳＣＧはＥＭＩ低減に大きな効果があるため、設計上、ＥＭＩを規制する規格（ＶＣＣＩ、ＦＣＣ、ＥＮ５５０２２など）による上限値以下となっていても、動作モードを決定するパラメーター（拡散方向、変調周波数など）の値を誤って設定してしまうと、その上限値を超えてしまう可能性がある。
【０００６】
パラメーター値の設定をＡＳＩＣなどの集積回路内部で実行されるプログラム上で行うと誤ったパラメーター値がセットされる可能性があるため、予め適切なパラメーター値を動作モードごとに集積回路に内蔵させておき、動作モードを集積回路の外部から選択可能とすることが好ましい。
【０００７】
そのような集積回路では、予めパラメーター値が決定されているため、適切ではないパラメーター値がセットされにくいが、セットされたパラメーター値が適切なものではなかった場合に、そのパラメーター値を変更することができず、集積回路を設計・製造しなおしたり、別途ＥＭＩ対策を行う必要が発生してしまう。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、通常時には、適切ではないパラメーター値がクロック発生回路に設定されないようにしつつ、不具合発生時には、外部からパラメーター値をクロック発生回路に設定可能とした集積回路およびクロック設定変更方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る集積回路は、所定のパラメーターの値に応じた特性のクロックを源クロックから発生するクロック発生回路と、１または複数の設定選択端子と、前記所定のパラメーターに対して予め設定されたパラメーター値を複数セット保持しており、前記１または複数の設定選択端子のレベルに応じた前記パラメーター値のセットを選択し、選択した前記セットの前記パラメーター値を前記クロック発生回路にセットするクロック設定回路と、外部から供給されるパラメーター値を記憶する記憶部と、設定保護端子と、前記クロック発生回路によるクロックおよび前記源クロックの一方を選択し出力するセレクターとを備える。そして、前記クロック設定回路は、前記設定保護端子のレベルが所定のレベルであるときに、（ａ）前記セレクターに前記源クロックを選択させた後、前記記憶部に記憶されている前記パラメーター値で前記クロック発生回路内の前記パラメーター値を変更し、（ｂ）前記クロック発生回路が変更後の前記パラメーター値でクロックの発生を開始した後、前記セレクターに前記クロック発生回路によるクロックを選択させる。
【００１０】
本発明に係るクロック設定変更方法は、集積回路に内蔵される、所定のパラメーターの値に応じた特性のクロックを源クロックから発生するクロック発生回路内の前記パラメーターの値を変更するクロック設定変更方法であって、前記集積回路の設定保護端子のレベルを、前記集積回路の外部の電気回路を変更して所定のレベルに変更するステップと、外部から前記集積回路内の記憶部へ前記パラメーターの値を記憶させるステップと、前記集積回路内のセレクターの出力を、前記クロック発生回路によるクロックから前記源クロックへ切り替えさせるステップと、前記記憶部に記憶されている前記パラメーターの値を前記クロック発生回路にセットするステップと、前記集積回路内のセレクターの出力を、前記源クロックから前記クロック発生回路によるクロックへ切り替えさせるステップとを備える。
【発明の効果】
【００１１】
本発明によれば、通常時には、適切ではないパラメーター値がクロック発生回路に設定されないようにしつつ、不具合発生時には、外部からパラメーター値をクロック発生回路に設定可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施の形態に係る集積回路の構成を示すブロック図である。
【図２】図２は、図１に示す集積回路におけるクロック発生回路の動作モードの変更について説明するフローチャートである。
【発明を実施するための形態】
【００１３】
以下、図に基づいて本発明の実施の形態を説明する。
【００１４】
図１は、本発明の実施の形態に係る集積回路の構成を示すブロック図である。図１に示す集積回路（ＩＣ）１は、クロック発生回路１１、クロック設定回路１２、設定選択端子１３−１，１３−２、設定保護端子１４、セレクター１５、レジスター１６、インターフェイス回路１７、および入出力端子１８を有する。
【００１５】
クロック発生回路１１は、後述のパラメーターの値に応じた特性のクロックを源クロック（クロック発生回路１１が発生するクロックより低周波数であり、かつ単一周波数のクロック）から発生するＳＳＣＧであって、ＰＬＬ（Phase Locked Loop）回路でクロック信号を生成して出力する。クロック発生回路１１は、クロック設定回路１２によりセットされるスペクトラム拡散パラメーターの値により指定される動作モードで動作する。このスペクトラム拡散パラメーターおよびその取り得る値（１または０）の意味は、例えば、４つのパラメーターについて、スペクトル拡散機能（オン＝１、オフ＝０）、拡散方向（センタースプレッド＝１、ダウンスプレッド＝０）、拡散幅（±０．５％＝１、±１．０％＝０）、変調周波数（３０ｋＨｚ＝１、５０ｋＨｚ＝０）である。
【００１６】
クロック設定回路１２は、クロック発生回路１１にパラメーター値をセットする回路である。クロック設定回路１２は、上述のパラメーターに対して予め設定されたパラメーター値を複数セット保持しており、通常時においては、設定選択端子１３−１，１３−２のレベルに応じたパラメーター値のセットを選択し、選択したセットのパラメーター値をクロック発生回路１１にセットする。
【００１７】
設定選択端子１３−１，１３−２のレベルは、それぞれ、ハイ（＝１）およびロー（＝０）のいずれかのレベルとされる。各設定選択端子１３−ｉのレベルは、例えば、集積回路１が接続されている基板上において、各設定選択端子１３−ｉに電気的に接続されるプルアップ抵抗またはプルダウン抵抗によって設定される。
【００１８】
なお、クロック設定回路１２内に保持されるパラメーター値のセット数は、２の（設定選択端子１３−ｉの数）乗以下とされる。つまり、設定選択端子１３−ｉの数が２である場合、最大でクロック設定回路１２内に保持される４セットから、１つのセットを選択できる。
【００１９】
また、クロック設定回路１２は、設定保護端子１４のレベルが所定のレベル（例えばロー（＝０））であるときに、（ａ）セレクター１５に、外部の発振回路から供給される源クロックを選択させた後、レジスター１６に記憶されているパラメーター値でクロック発生回路１１内のパラメーター値を変更し、（ｂ）クロック発生回路１１が変更後のパラメーター値でクロックの発生を開始した後、セレクター１５にクロック発生回路１１によるクロックを選択させる。
【００２０】
ここで、セレクター１５は、クロック発生回路１１によるクロックおよび源クロックの一方を選択し、集積回路１内の各回路に出力する。つまり、集積回路１内の回路や外部回路は、セレクター１５から出力されるクロックで動作する。また、レジスター１６は、外部から供給されるパラメーター値の１セットを記憶する。
【００２１】
また、この実施の形態では、クロック設定回路１２は、設定選択端子１３−１，１３−２および設定保護端子１４のレベルに基づいて、このクロック設定回路１２が保持しているパラメーター値のセットおよびレジスター１６に記憶されているパラメーター値のセットのいずれか１つを選択し、選択したパラメーター値のセットでクロック発生回路１１内のパラメーター値を変更する。具体的には、設定保護端子１４のレベルが上述の所定のレベル（例えばロー（＝０））であるときに、レジスター１６に記憶されているパラメーター値のセットが選択可能となり、設定保護端子１４のレベルが上述の所定のレベルではないときに、レジスター１６に記憶されているパラメーター値のセットが選択不可となる。
【００２２】
さらに、この実施の形態では、クロック設定回路１２は、クロック生成回路１１内のＰＬＬ回路のＰＬＬがロックしたら、ただちにセレクター１５に、クロック発生回路１１によるクロックを選択させる。
【００２３】
また、集積回路１は、外部プロセッサーの一例であるＣＰＵ（Central Processing Unit）２との間で通信を行うインターフェイス回路１７を有する。インターフェイス回路１７は、入出力端子１８に接続されている。そして、ＣＰＵ２が入出力端子１８に接続されている状態において、インターフェイス回路１７とＣＰＵ２との通信が可能になる。インターフェイス回路１７は、設定保護端子１４のレベルを特定しＣＰＵ２へ通知するとともに、ＣＰＵ２から供給されるパラメーター値のセットを、レジスター１６に書き込む。
【００２４】
次に、上記集積回路１におけるクロック発生回路１１の動作モード（つまり、パラメーター値）の変更について説明する。図２は、図１に示す集積回路１におけるクロック発生回路１１の動作モードの変更について説明するフローチャートである。
【００２５】
まず、ユーザーは、集積回路１の外部の電気回路を変更して、設定保護端子１４のレベルを所定のレベルに（例えばハイからローへ）変更する（ステップＳ１）。
【００２６】
例えば、集積回路１が接続されている基板上において、通常時においては、設定保護端子１４にプルアップ抵抗を電気的に接続して設定保護端子１４をプルアップしておき、不具合発生時には、設定保護端子１４にプルダウン抵抗を電気的に接続して設定保護端子１４をプルダウンさせる。
【００２７】
そして、ユーザーは、クロック設定変更処理をＣＰＵ２に実行させる（ステップＳ２）。ＣＰＵ２は、所定のプログラムに従って、以下に示すクロック設定変更処理を実行する。
【００２８】
まず、ＣＰＵ２は、インターフェイス回路１７から、設定保護端子１４のレベルの情報を取得し、設定保護端子１４のレベルが上述の所定のレベルであるか否かを判定する（ステップＳ３）。
【００２９】
設定保護端子１４のレベルが上述の所定のレベルである場合、ＣＰＵ２は、インターフェイス回路１７を使用して、レジスター１６に、不具合発生時に変更するために使用する適切なパラメーター値のセットを記憶させる（ステップＳ４）。
【００３０】
そして、ＣＰＵ２は、インターフェイス回路１７を使用して、クロック設定回路１２に以下の処理（ステップＳ５〜Ｓ１０）を実行させる。
【００３１】
クロック設定回路１２は、まず、セレクター１５の出力を、クロック発生回路１１によるクロックから源クロックへ切り替えさせる（ステップＳ５）。つまり、クロック発生回路１１をバイパスさせて源クロックをセレクター１５から出力させる。
【００３２】
次に、クロック設定回路１２は、クロック発生回路１１をリセットし（ステップＳ６）、レジスター１６に記憶されているパラメーターの値のセットをクロック発生回路１１にセットする（ステップＳ７）。これにより、クロック発生回路１１内のパラメーター値が変更される。
【００３３】
クロック設定回路１２は、設定選択端子１３−１，１３−２および設定保護端子のレベルから、クロック発生回路１１にセットすべきパラメーター値を特定する。なお、設定保護端子のレベルが上述の所定のレベルになっていれば、レジスター１６のパラメーター値が選択可能となり、設定保護端子１４のレベルが上述の所定のレベルになっていなければ、レジスター１６のパラメーター値が選択不可となり、クロック設定回路１２に内蔵のパラメーター値のみが選択可能となる。
【００３４】
そして、クロック設定回路１２は、クロック発生回路１１のリセットを解除する（ステップＳ８）。これにより、クロック発生回路１１は、動作を開始する。
【００３５】
クロック発生回路１１は、ＰＬＬ回路を内蔵しており、動作開始からＰＬＬがロックするまでの期間、発生するクロックは安定しない。このため、クロック設定回路１２は、ＰＬＬがロックするまで、そのまま待機し（ステップＳ９）、ＰＬＬがロックした後、セレクター１５の出力を、源クロックからクロック発生回路１１によるクロックへ切り替えさせる（ステップＳ１０）。これにより、変更後のパラメーター値に応じた特性で発生したクロックが、クロック発生回路１１からセレクター１５を介して各回路に供給される。
【００３６】
一方、設定保護端子１４のレベルが上述の所定のレベルではない場合には、ＣＰＵ２は、処理を終了する。なお、このとき、仮に、ＣＰＵ２のプログラムの不具合などで、ＣＰＵ２が、誤って、レジスター１６にパラメーター値をセットし、クロック設定回路１２に上述の処理を実行させたとしても、クロック設定回路１２は、上述のように、クロック設定回路１１に設定すべきパラメーター値を、設定保護端子１４のレベルを考慮して選択しているため、レジスター１６のパラメーター値がクロック発生回路１１にセットされることはない。
【００３７】
また、通常時には、設定選択端子１３−１，１３−２のレベルによって、クロック設定回路１２内のパラメーター値のセットのみが選択可能となるため、レジスター１６のパラメーター値がクロック発生回路１１にセットされることはない。
【００３８】
以上のように、上記実施の形態によれば、通常時には、適切ではないパラメーター値がクロック発生回路１１に設定されないようにしつつ、不具合発生時には、外部からパラメーター値をクロック発生回路１１に設定可能となる。
【００３９】
なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【産業上の利用可能性】
【００４０】
本発明は、例えば、ＳＳＣＧ内蔵の集積回路に適用可能である。
【符号の説明】
【００４１】
１  集積回路
２  ＣＰＵ（外部プロセッサーの一例）
１１  クロック発生回路
１２  クロック設定回路
１３−１，１３−２  設定選択端子
１４  設定保護端子
１５  セレクター
１６  レジスター（記憶部の一例）
１７  インターフェイス回路
【図１】
2014191507.tif 000003
【図２】
2014191507.tif 000004