(57)【要約】【課題】貫通電極の接合不良を防止する半導体装置を提供する。【解決手段】半導体装置１０は、第１面１１ａと第２面１１ｂとを有する半導体基板１１と、半導体基板１１を貫通し、第２面１１ｂからが突出する突出部を有する貫通電極２０ａ、２０ｂと、突出部の側面を覆い、突出部の端面を露出させる開口部１７ａ、１７ｂを有し、突出部の長さよりも厚い厚さを有する第２面１１ｂ上の絶縁層１４と、を備える。【選択図】図２
2014209511.tif 000002
【特許請求の範囲】
【請求項１】
第１面と第２面とを有する半導体基板と、
前記半導体基板を貫通し、前記第２面から突出する突出部を有する貫通電極と、
前記突出部の側面を覆い、前記突出部の端面を露出させる開口部を有し、前記突出部の長さよりも厚い厚さを有する前記第２面上の絶縁層と、
を備える半導体装置。
【請求項２】
前記端面が前記第１面側に凹む形状を有する請求項１に記載の半導体装置。
【請求項３】
前記開口部の周囲は、前記突出部に向かって傾斜している請求項１又は２に記載の半導体装置。
【請求項４】
第１面と第２面とを有する第１半導体基板と、
前記第１半導体基板を貫通し、前記第２面から突出する突出部を有する貫通電極と、
前記第２面上に、前記突出部の側面を覆い、前記突出部の端面を露出させる開口部を有し、上記突出部の長さよりも厚い厚さを有する絶縁層と、
バンプを有する第２半導体基板と、
を備え、
前記バンプが前記端面に接するように、前記第２半導体基板は前記第１半導体基板上に積層される半導体装置。
【請求項５】
半導体基板の第１面から第３面側に向かって途中まで延びる導電層を形成する工程と、
前記半導体基板を前記第３面側から加工して厚さを薄くして第２面を形成し、前記導電層の一部を、前記第２面から突出させて突出部を形成する工程と、
前記第２面上に、前記突出部の長さよりも厚い絶縁層を形成して前記突出部を覆う工程と、
前記絶縁層を薄くして、前記突出部の端面を露出する開口部を前記絶縁層に形成し、且つ、前記突出部の長さが前記絶縁層の厚さよりも短くなるように、前記絶縁層及び前記突出部を加工する工程と、
を備える半導体装置の製造方法。
【請求項６】
前記絶縁層及び前記突出部を加工する工程は、前記端面が前記半導体基板の前記第１面側に凹むように、前記突出部を加工する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記絶縁層及び前記突出部を加工する工程は、前記開口部の周囲を前記突出部に向かって傾斜させるように、前記絶縁層を加工する請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層及び前記突出部を加工する工程は、前記突出部が露出するまで前記絶縁層の厚さを薄く加工する第１加工工程と、前記突出部の長さが前記絶縁層の厚さよりも短くなるように前記突出部を加工する第２加工工程とを有する請求項５〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１加工工程は、研削又は研磨することを有する請求項５〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２加工工程は、研磨又はエッチングすることを有する請求項５〜９の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
第１半導体基板の第１面から第３面側に向かって途中まで延びる導電層を形成する工程と、
前記第１半導体基板を前記第３面側から加工して厚さを薄くして第２面を形成し、前記導電層の一部を、前記第２面から突出させて突出部を形成する工程と、
前記第２面上に、前記突出部の長さよりも厚い絶縁層を形成して前記突出部を覆う工程と、
前記絶縁層を薄くして、前記突出部の端面を露出する開口部を前記絶縁層に形成し、且つ、前記突出部の長さが前記絶縁層の厚さよりも短くなるように、前記絶縁層及び前記突出部を加工する工程と、
バンプを有する第２半導体基板を前記第１半導体基板上に積層する工程であって、前記バンプが前記端面に接するように第２半導体基板を前記第１半導体基板上に積層する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、素子層を有する複数の半導体基板が積層された半導体装置が用いられている。
【０００３】
電子装置の高速化及び低消費電力化等の機能を向上するために、素子層を有する複数の半導体基板が積層されて、１個のパッケージ内に収納される３次元実装技術が提案されている。
【０００４】
３次元実装技術では、積層される半導体基板同士を電気的に接続するために、半導体基板を貫通する貫通電極が用いられる。
【０００５】
図１は、従来の半導体装置を示す図である。
【０００６】
半導体装置１１０は、第１素子層１２を有する第１半導体基板１１と、第２素子層３２を有する第２半導体基板３１とが積層されて形成される。第１素子層１２及び第２素子層３２は、第１半導体基板１１を貫通する貫通電極１２０ａ、１２０ｂ及びバンプ４２ａ、４２ｂ等を介して電気的に接続する。
【０００７】
第１半導体基板１１は、第１素子層１２が形成される第１面１１ａと、第１面１１ａとは反対側の第２面１１ｂを有する。貫通電極１２０ａ、１２０ｂは、第１面１１ａから第２面１１ｂに向かって第１半導体基板１１を貫通し、第２面１１ｂから一部が突出している。貫通電極１２０ａ、１２０ｂの側面は、バリア層２３ａ、２３ｂ及び電極絶縁層２４ａ、２４ｂにより被覆される。
【０００８】
第１半導体基板１１の第２面１１ｂ上には、貫通電極１２０ａ、１２０ｂの側面を埋め込むように第１絶縁層１１４が積層される。第１絶縁層１１４は、貫通電極１２０ａ、１２０ｂが露出する開口部１１７ａ、１１７ｂを有する。貫通電極１２０ａ、１２０ｂの第２面１１ｂ側の端面１２１ａ、１２１ｂは、開口部１１７ａ、１１７ｂから露出する。
【０００９】
第１絶縁層１１４の厚さは、貫通電極１２０ａ、１２０ｂの第２面１１ｂから突出している部分の長さよりも薄い。貫通電極１２０ａと貫通電極１２０ｂとの間における第１絶縁層１１４の部分の厚さは、貫通電極１２０ａ、１２０ｂの側面を覆う部分よりも薄い。
【００１０】
第１半導体基板１１の第１素子層１２上には第１配線層１３が積層される。貫通電極１２０ａ、１２０ｂの長手方向における第１面１１ａ側の端部には、第１配線層１３内に配置されるコンタクト２２ａ、２２ｂが接続される。貫通電極１２０ａ、１２０ｂは、コンタクト２２ａ、２２ｂを介して、第１素子層１２と電気的に接続する。コンタクト２２ａ、２２ｂ上には、図示しないバンプが配置される。
【００１１】
第２半導体基板３１の第２素子層３２上には第２配線層３３が積層される。第２配線層３３上には、第２絶縁層３４が積層される。
【００１２】
第２配線層３３内には、第２素子層３２と電気的に接続するコンタクト４０ａ、４０ｂが配置される。コンタクト４０ａ、４０ｂ上には、パッド４１ａ、４１ｂが配置される。パッド４１ａ、４１ｂ上には、バンプ４２ａ、４２ｂが配置される。
【００１３】
パッド４１ａ、４１ｂ及びバンプ４２ａ、４２ｂの一部は、第２絶縁層３４内に埋め込まれている。
【００１４】
貫通電極１２０ａ、１２０ｂの第２面１１ｂ側の端面１２１ａ、１２１ｂは、バンプ４２ａ、４２ｂと接している。
【００１５】
第１絶縁層１１４と、第２絶縁層３４との間には、バンプ４２ａ、４２ｂを埋め込むように充填層１５が充填される。
【００１６】
第１半導体基板１１上の第１素子層１２及び第２半導体基板３１上の第２素子層３２は、コンタクト２２ａ、２２ｂと、貫通電極１２０ａ、１２０ｂと、バンプ４２ａ、４２ｂと、パッド４１ａ、４１ｂと、コンタクト４０ａ、４０ｂを介して電気的に接続する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−１２０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述したように、貫通電極１２０ａは第２面１１ｂから突出しており、突出している部分の長さは第１絶縁層１１４の厚さより長い。したがって、バンプ４２ａと貫通電極１２０ａとの接合時に、溶融しているバンプ４２ａの一部４２ｃが、貫通電極１２０ａの側方に流れ出す場合がある。バンプ４２ａを形成する導電体が、第１絶縁層１１４上に延びていると、電流のリーク経路となるおそれがある。
【００１９】
このように、従来の半導体装置の３次元実装技術では、バンプと貫通電極との接合に不良が生じるおそれがあった。
【００２０】
本明細書では、貫通電極の接合不良を防止する半導体装置を提供することを目的とする。
【００２１】
また、本明細書では、貫通電極の接合不良を防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本明細書に開示する半導体装置の一形態によれば、第１面と第２面とを有する半導体基板と、上記半導体基板を貫通し、上記第２面から突出する突出部を有する貫通電極と、上記突出部の側面を覆い、上記突出部の端面を露出させる開口部を有し、上記突出部の長さよりも厚い厚さを有する上記第２面上の絶縁層と、を備える。
【００２３】
また、本明細書に開示する半導体装置の一形態によれば、第１面と第２面とを有する第１半導体基板と、上記第１半導体基板を貫通し、上記第２面から突出する突出部を有する貫通電極と、上記突出部の側面を覆い、上記突出部の端面を露出させる開口部を有し、上記突出部の長さよりも厚い厚さを有する上記第２面上の絶縁層と、バンプを有する第２半導体基板と、を備え、上記バンプが上記端面に接するように、上記第２半導体基板は上記第１半導体基板上に積層される。
【００２４】
また、本明細書に開示する半導体装置の製造方法によれば、半導体基板の第１面から第３面側に向かって途中まで延びる導電部を形成する工程と、上記半導体基板を上記第３面側から加工して厚さを薄くして第２面を形成し、上記導電部の一部を、上記第２面から突出させて突出部を形成する工程と、上記第２面上に、上記突出部の長さよりも厚い絶縁層を形成して上記突出部を覆う工程と、上記絶縁層を薄くして、上記突出部の端面を露出する開口部を上記絶縁層に形成し、且つ、上記突出部の長さが上記絶縁層の厚さよりも短くなるように、上記絶縁層及び上記突出部を加工する工程と、を備える。
【００２５】
更に、本明細書に開示する半導体装置の製造方法によれば、第１半導体基板の第１面から第３面側に向かって途中まで延びる導電部を形成する工程と、上記第１半導体基板を上記第３面側から加工して厚さを薄くして第２面を形成し、上記導電部の一部を、上記第２面から突出させて突出部を形成する工程と、上記第２面上に、上記突出部の長さよりも厚い絶縁層を形成して上記突出部を覆う工程と、上記絶縁層を薄くして、上記突出部の端面を露出する開口部を上記絶縁層に形成し、且つ、上記突出部の長さが上記絶縁層の厚さよりも短くなるように、上記絶縁層及び上記突出部を加工する工程と、バンプを有する第２半導体基板を上記第１半導体基板上に積層する工程であって、上記バンプが上記端面に接するように第２半導体基板を上記第１半導体基板上に積層する工程と、を備える。
【発明の効果】
【００２６】
上述した本明細書に開示する半導体装置の一形態によれば、貫通電極の接合不良を防止できる。
【００２７】
また、上述した本明細書に開示する半導体装置の製造方法によれば、貫通電極の接合不良を防止できる。
【００２８】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２９】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００３０】
【図１】従来の半導体装置を示す図である。
【図２】本明細書に開示する半導体装置の一実施形態を示す図である。
【図３】本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その１）を示す図である。
【図４】本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その２）を示す図である。
【図５】本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その３）を示す図である。
【図６】本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その４）を示す図である。
【図７】本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その５）を示す図である。
【図８】本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その６）を示す図である。
【図９】本明細書に開示する半導体装置の製造方法の第１実施形態の工程（その７）を示す図である。
【図１０】本明細書に開示する半導体装置の製造方法の他の形態を示す図である。
【図１１】本明細書に開示する半導体装置の製造方法の更に他の形態を示す図である。
【発明を実施するための形態】
【００３１】
以下、本明細書で開示する半導体装置の好ましい実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３２】
図２は、本明細書に開示する半導体装置の一実施形態を示す図である。
【００３３】
本実施形態の半導体装置１０は、第１素子層１２を有する第１半導体基板１１と、第２素子層３２を有する第２半導体基板３１とが積層されて形成される。第１素子層１２及び第２素子層３２は、第１半導体基板１１を貫通する貫通電極２０ａ、２０ｂ及びバンプ４２ａ、４２ｂ等を介して電気的に接続する。
【００３４】
第１半導体基板１１は、第１素子層１２が形成された第１面１１ａと、第１面１１ａとは反対側の第２面１１ｂを有する。貫通電極２０ａ、２０ｂは、第１面１１ａから第２面１１ｂに向かって第１半導体基板１１を貫通し、第２面１１ｂから一部が突出している。
【００３５】
貫通電極２０ａ、２０ｂは、第１半導体基板１１を貫通する貫通孔内に導電体が充填されて形成される。
【００３６】
貫通電極２０ａ、２０ｂの側面は、バリア層２３ａ、２３ｂ及び電極絶縁層２４ａ、２４ｂにより被覆されている。バリア層２３ａ、２３ｂは、貫通孔内の導電体が第１半導体基板１１内に拡散することを防止する。電極絶縁層２４ａ、２４ｂは、貫通孔内の導電体と第１半導体基板１１とを電気的に絶縁する。
【００３７】
第１半導体基板１１の第２面１１ｂ上には、貫通電極２０ａ、２０ｂの側面を埋め込むように第１絶縁層１４が積層される。第１絶縁層１４の厚さは、第２面１１ｂから突出している貫通電極２０ａ、２０ｂの部分の長さよりも厚い。また、第１絶縁層１４は、貫通電極２０ａ、２０ｂが露出する開口部１７ａ、１７ｂを有する。第１絶縁層１４は、貫通電極２０ａ、２０ｂの側面を、周囲から電気的に絶縁すると共に、貫通電極２０ａ、２０ｂを保護する。
【００３８】
貫通電極２０ａ、２０ｂの長手方向における第２面１１ｂ側の端面２１ａ、２１ｂは、第１半導体基板１１の第１面１１ａ側に凹む形状を有する。第１半導体基板１１の厚さ方向において、端面２１ａ、２１ｂの位置は、第１絶縁層１４の表面よりも第１面１１ａに近い。
【００３９】
第１絶縁層１４の開口部１７ａ、１７ｂの周囲には、第１絶縁層１４の表面から貫通電極２０ａ、２０ｂの端面２１ａ、２１ｂに向かって傾斜する傾斜部１４ａ、１４ｂが形成される（図２及び図８参照）。
【００４０】
端面２１ａ、２１ｂと傾斜部１４ａ、１４ｂは、湾曲した面を有する凹部１６ａ、１６ｂを形成する。バリア層２３ａ、２３ｂ及び電極絶縁層２４ａ、２４ｂの端面も、凹部１６ａ、１６ｂの一部を形成する。
【００４１】
バンプ４２ａ、４２ｂは、凹部１６ａ、１６ｂの湾曲した面に適合した形状を有し、開口部１７ａ、１７ｂから露出する貫通電極２０ａ、２０ｂの端面２１ａ、２１ｂと電気的に接続する。
【００４２】
第１半導体基板１１の第１素子層１２上には第１配線層１３が積層される。貫通電極２０ａ、２０ｂの長手方向における第１面１１ａ側の端部には、第１配線層１３内に配置されるコンタクト２２ａ、２２ｂが接続される。貫通電極２０ａ、２０ｂは、コンタクト２２ａ、２２ｂを介して、第１素子層１２と電気的に接続する。コンタクト２２ａ、２２ｂ上には、図示しないバンプが配置される。
【００４３】
第２半導体基板３１の第２素子層３２上には第２配線層３３が積層される。第２配線層３３上には、第２絶縁層３４が積層される。
【００４４】
第２配線層３３内には、第２素子層３２と電気的に接続するコンタクト４０ａ、４０ｂが配置される。コンタクト４０ａ、４０ｂ上には、導電性のパッド４１ａ、４１ｂが配置される。パッド４１ａ、４１ｂ上には、バンプ４２ａ、４２ｂが配置される。ここで、コンタクト４０ａ、４０ｂとパッド４１ａ、４１ｂとの間に、両者の電気的接続を向上するシード層を配置しても良い。同様に、パッド４１ａ、４１ｂとバンプ４２ａ、４２ｂとの間に、両者の電気的接続を向上するシード層を配置しても良い。
【００４５】
パッド４１ａ、４１ｂ及びバンプ４２ａ、４２ｂの一部は、第２絶縁層３４内に埋め込まれている。
【００４６】
第１絶縁層１４と、第２絶縁層３４との間には、バンプ４２ａ、４２ｂを埋め込むように充填層１５が充填される。充填層１５は、バンプ４２ａ、４２ｂと周囲とを電気的に絶縁すると共に、バンプ４２ａ、４２ｂを保護する。
【００４７】
第１半導体基板１１上の第１素子層１２及び第２半導体基板３１上の第２素子層３２は、コンタクト２２ａ、２２ｂと、貫通電極２０ａ、２０ｂと、バンプ４２ａ、４２ｂと、パッド４１ａ、４１ｂと、コンタクト４０ａ、４０ｂを介して電気的に接続する。
【００４８】
本実施形態の半導体装置１０の各構成要素の寸法は、適宜設定され得る。例えば、貫通電極２０ａ、２０ｂの直径Ｌ１は、５〜１０μｍとすることができる。凹部１６ａ、１６ｂの直径Ｌ２は、１５μｍ以下であることが好ましい。凹部１６ａ、１６ｂの深さＬ３は、５μｍ以下であることが好ましい。バンプ４２ａ、４２ｂの径Ｌ４は、１０〜３０μｍとすることができる。第１絶縁層１４の厚さＬ５は、１０μｍ以下であることが好ましい。充填層１５の厚さＬ６は、５〜１０μｍとすることができる。
【００４９】
本実施形態の半導体装置１０の各構成要素の形成材料は、適宜選択され得る。第１半導体基板１１及び第２半導体基板３１の形成材料として、例えば、シリコン基板を用いることができる。貫通電極２０ａ、２０ｂの形成材料として、例えば、銅又はアルミニウムを用いることができる。第１絶縁層１４の形成材料として、例えば、ポリイミド樹脂又はエポキシ樹脂等の樹脂、又は、ＳｉＯＣ等のＬｏｗ−ｋ材料を用いることができる。第２絶縁層３４の形成材料として、例えば、酸化ケイ素又は窒化ケイ素を用いることができる。バリア層２３ａ、２３ｂの形成材料として、例えば、Ｔａ、ＴａＮ、ＴｉＮを用いることができる。電極絶縁層２４ａ、２４ｂの形成材料として、例えば、ＴＥＯＳを用いることができる。
【００５０】
図２に示す例の半導体装置１０は、第１半導体基板を貫通する２つの貫通電極を有していたが、半導体装置１０は、１つ又は３つ以上の貫通電極を有していても良い。
【００５１】
次に、上述した本実施形態の半導体装置の製造方法の好ましい第１実施形態を、図面を参照して、以下に説明する。
【００５２】
まず、図３に示すように、第１素子層１２が形成された第１面１１ａと、第１面１１ａとは反対側の第２面１１ｂを有する第１半導体基板１１が用意される。そして、第１半導体基板１１の第１面１１ａから第２面１１ｂ側に向かって途中まで延びる孔が形成された後、孔の内壁に電極絶縁層２４ａ、２４ｂ及びバリア層２３ａ、２３ｂが順番に形成される。そして、孔の内部に導電体が充填されて、導電層６０ａ、６０ｂが形成される。本実施形態では、導電体として銅を用いた。
【００５３】
そして、導電層６０ａ、６０ｂと第１素子層１２とを電気的に接続するコンタクト２２ａ、２２ｂ及び第１配線層１３が第１素子層１２上に形成される。更に、コンタクト２２ａ、２２ｂ上に、図示しないバンプが形成される。そして、図示しないバンプが形成されたコンタクト２２ａ、２２ｂ及び第１配線層１３が、接着層５１を介して、支持基板５０上に脱着自在に接着される。支持基板５０としては、例えば、シリコン基板又はガラス板を用いることができる。
【００５４】
次に、図４に示すように、第１半導体基板１１の厚さを薄くして第２面１１ｂが第１面１１ａに近づくように、第１半導体基板１１が第２面１１ｂ側から加工される。第１半導体基板１１の加工法としては、例えば、バックグラインド等の研削法又は化学機械研磨（ＣＭＰ）等の研磨法を用いることができる。第１半導体基板１１の厚さが薄く加工される量は、第２面１１ｂの平坦度等の観点から適宜設定され得る。
【００５５】
次に、図５に示すように、第１半導体基板１１の第２面１１ｂ側をエッチングして、第１半導体基板１１の厚さを更に薄くし、導電層６０ａ、６０ｂの一部を、第２面１１ｂから突出させる。エッチング法としては、ウエットエッチング又はドライエッチングを用いることができる。使用するエッチング法は、電極絶縁層２４ａ、２４ｂよりも、第１半導体基板１１に対するエッチング速度の大きいエッチング選択性を有することが好ましい。導電層６０ａ、６０ｂは、電極絶縁層２４ａ、２４ｂ及びバリア層２３ａ、２３ｂにより被覆された状態が維持される。
【００５６】
次に、図６に示すように、第２面１１ｂ上に、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さよりも厚い第１絶縁層１４が形成される。第１絶縁層１４は、電極絶縁層２４ａ、２４ｂ及びバリア層２３ａ、２３ｂが形成された導電層６０ａ、６０ｂの側面及び端面を埋め込むように形成される。導電層６０ａと導電層６０ｂとの間の部分の第１絶縁層１４の厚さも、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さよりも厚く形成される。
【００５７】
第１絶縁層１４を形成する方法としては、例えば、スピンコート等の塗布法、又はＣＶＤ等の蒸着法を用いることができる。本実施形態では、第１絶縁層１４は、スピンコート法を用いて、Ｌｏｗ−ｋ材料により形成された。
【００５８】
次に、図７に示すように、導電層６０ａ、６０ｂが露出するまで第１絶縁層１４の厚さが薄くなるように、第１絶縁層１４が加工される。
【００５９】
第１絶縁層１４の加工法としては、例えば、バイト研削等の研削法又は化学機械研磨（ＣＭＰ）等の研磨法を用いることができる。加工法としては、工程のタクトタイムを短くする観点から、第１絶縁層１４の形成材料に応じて、加工法を選択することが好ましい。ここで、加工速度は、第１絶縁層１４の研削速度又は研磨速度を意味する。
【００６０】
本実施形態では、第１絶縁層１４の加工法として、第１絶縁層１４を形成するＬｏｗ−ｋ材料に対して所定以上の加工速度を有するＣＭＰが選択された。ＣＭＰに用いるスラリーとしては、バリア層２３ａ、２３ｂに対して、所定以上の研磨速度を有するスラリーを用いることが、工程のタクトタイムを短くする観点から好ましい。このようなスラリーは、その成分として、コロダイルシリカ等の砥粒、又はキレート剤、クエン酸、シュウ酸等の有機酸、又はアンモニア水、水酸化カリウム、過酸化水素水等の添加剤、又はポリエチレングリコール等の非イオン性界面活性剤を含むことが好ましい。
【００６１】
図７に示す例では、電極絶縁層２４ａ、２４ｂ及びバリア層２３ａ、２３ｂが除去されて、導電層６０ａ、６０ｂの端面がちょうど露出するように、第１絶縁層１４が加工されている。ここで、第１絶縁層１４は、導電層６０ａ、６０ｂの端部の一部が研磨されるように、加工されていても良い。また、第１絶縁層１４は、導電層６０ａ、６０ｂの端面上に、バリア層２３ａ、２３ｂ又は電極絶縁層２４ａ、２４ｂ又は第１絶縁層１４が残るように加工されていても良い。この場合には、導電層６０ａ、６０ｂの端面を覆うバリア層２３ａ、２３ｂ又は第１絶縁層１４は、次の工程において除去される。
【００６２】
次に、図８に示すように、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さが第１絶縁層１４の厚さよりも短くなるように、導電層６０ａ、６０ｂ及び第１絶縁層１４が加工される。ここで、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さが第１絶縁層１４の厚さよりも短くなれば、第１絶縁層１４は加工されなくても良い。
【００６３】
導電層６０ａ、６０ｂ及び第１絶縁層１４の加工法としては、例えば、化学機械研磨（ＣＭＰ）等の研磨法、又は、ウエットエッチング若しくはドライエッチング等のエッチング法を用いることができる。加工法として、導電層６０ａ、６０ｂに対する加工速度が、第１絶縁層１４に対する加工速度よりも大きいことが、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さを第１絶縁層１４の厚さよりも短くする上で好ましい。ここで、加工速度は、研磨速度又はエッチング速度を意味する。
【００６４】
本実施形態では、上述したように、導電層６０ａ、６０ｂが銅により形成されているので、加工法として、図７に示す工程と同じＣＭＰが選択された。図７に示す工程で用いたスラリーは、銅に対して所定以上の研磨速度を有するので、このＣＭＰに使用するスラリーも、図７に示す工程と同じスラリーを用いた。
【００６５】
従って、本実施形態では、図７及び図８に示す工程は、同じ加工法であるＣＭＰと、同じスラリーを用いて行われた。即ち、図７及び図８に示す工程は、一つの工程として行うことができる。
【００６６】
このようにして、第１絶縁層１４には、導電層６０ａ、６０ｂの面が露出する開口部１７ａ、１７ｂが形成される。
【００６７】
ここで、第１絶縁層１４の開口部１７ａ、１７ｂから露出している導電層６０ａ、６０ｂの面は、第１半導体基板１１の第１面１１ａ側に凹になるように、導電層６０ａ、６０ｂが加工される。これは、ＣＭＰが等方性の研磨法であることによる。具体的には、導電層６０ａ、６０ｂの露出している面において、面の中央には、面の端よりも多くのスラリー中のエッチング成分が供給されるためである。そのため、導電層６０ａ、６０ｂの露出している面において、面の中央は、面の端よりも研磨速度が大きくなる。こうして、導電層６０ａ、６０ｂの長手方向における第２面１１ｂ側の端面２１ａ、２１ｂは、第１半導体基板１１の第１面１１ａ側に凹む形状に研磨される。
【００６８】
このようにして、第１半導体基板１１を貫通する貫通電極２０ａ、２０ｂが形成される。
【００６９】
また、開口部１７ａ、１７ｂの周囲は導電層６０ａ、６０ｂに向かって傾斜するように、第１絶縁層１４は加工されて、傾斜部１４ａ、１４ｂが形成される。傾斜部１４ａ、１４ｂができる理由は、上述した凹む形状を有する端面２１ａ、２１ｂが形成されるのと同じである。
【００７０】
こうして、端面２１ａ、２１ｂ及び傾斜部１４ａ、１４ｂにより、湾曲した面を有する凹部１６ａ、１６ｂが形成される。凹部１６ａ、１６ｂの湾曲した面の形状は、第１半導体基板１１上に第２半導体基板３１を積層する時に、溶融状態のバンプ４２ａ、４２ｂの表面張力に基づいて定まる曲率半径と一致していることが、バンプと端面との良好な電気的接続状態を形成する上で好ましい。
【００７１】
次に、図９に示すように、加熱されて溶融状態にあるバンプ４２ａ、４２ｂを有する第２半導体基板３１が、バンプ４２ａ、４２ｂが開口部１７ａ、１７ｂに露出する貫通電極２０ａ、２０ｂの端面２１ａ、２１ｂに接するように、第１半導体基板１１上に積層される。第２半導体基板３１は、溶融状態のバンプ４２ａ、４２ｂが、凹部１６ａ、１６ｂ内に嵌め込まれるように、第１半導体基板１１上に押圧される。そして、冷却されたバンプ４２ａ、４２ｂは、貫通電極２０ａ、２０ｂの端面２１ａ、２１ｂと電気的に接合する。
【００７２】
そして、第１絶縁層１４と第２絶縁層３４との間の空間に、バンプ４２ａ、４２ｂを埋め込むように、充填材が充填されて図示しない充填層が形成される。そして、バンプが形成されたコンタクト２２ａ、２２ｂ及び第１配線層１３から接着層５１が脱着されて、図２に示す半導体装置が形成される。
【００７３】
上述した半導体装置の製造方法の第１実施形態によれば、バンプと貫通電極との接合不良を防止できる。
【００７４】
具体的には、貫通電極２０ａ、２０ｂの端面２１ａ、２１ｂが凹部１６ａ、１６ｂ内にあるので、溶融状態のバンプ４２ａ、４２ｂが、第１絶縁層１４上に流れ出すことが抑制される。また、貫通電極２０ａ、２０ｂの端面２１ａ、２１ｂと、溶融状態のバンプ４２ａ、４２ｂとの接触面積が、貫通電極の端面がフラットな場合に比べると大きいので、接触抵抗を低減できる。
【００７５】
また、本実施形態の半導体装置の製造方法の第１実施形態によれば、以下に説明する従来の問題を解決することができる。
【００７６】
図１に示す従来の例では、第１絶縁層１１４がスピンコート法により形成され、第１半導体基板１１の第２面１１ｂから突出する貫通電極１２０ａ、１２０ｂ上に形成された第１絶縁層１１４の部分が、ドライエッチングにより除去される場合があった。貫通電極の密度が高い所と、密度が低い所とがある場合、密度の低い所では、密度の高い所よりも、表面張力の影響の差により、塗布された第１絶縁層１１４の厚さが薄く形成される。そのため、ドライエッチングの時に、第１絶縁層１１４の厚さの薄い所が除去されて、第１半導体基板１１が露出する場合があった。
【００７７】
一方、本実施形態の半導体装置の製造方法の第１実施形態によれば、このような問題が生じることが防止される。
【００７８】
また、図１に示す従来の例では、第１絶縁層１１４がスピンコート法により形成され、第１半導体基板１１の第２面１１ｂから突出する貫通電極１２０ａ、１２０ｂ上に形成された第１絶縁層１１４の部分が、ＣＭＰにより除去される場合があった。このＣＭＰにより、第１半導体基板１１の第２面１１ｂから突出する貫通電極が倒される場合があった。
【００７９】
一方、本実施形態の半導体装置の製造方法の第１実施形態によれば、このような問題が生じることが防止される。
【００８０】
更に、従来の例では、第１絶縁層１１４がＣＶＤ法により形成され、第１半導体基板１１の第２面１１ｂから突出する貫通電極１２０ａ、１２０ｂ上に形成された第１絶縁層１１４の部分が、ドライエッチングにより除去される場合があった。この時、第１半導体基板１１上に積層された第１絶縁層１１４を保護するために、ドライエッチングの前にレジスト層が形成された。そのため、第１絶縁層１１４がＣＶＤ法により形成される場合には、このレジスト層を形成する工程が更に設けられていた。
【００８１】
一方、本実施形態の半導体装置の製造方法の第１実施形態によれば、このような工程が不要となる。
【００８２】
次に、上述した半導体装置の製造方法の他の実施形態を、図面を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。
【００８３】
以下に説明する半導体装置の製造方法の第２〜第４実施形態は、上述した第１実施形態に対して、図６〜図８の工程が異なっている。図６〜図８以外の工程については、上述した第１実施形態と同様なので、第２〜第４実施形態に対しては、図６〜図８の工程について説明する。
【００８４】
半導体装置の製造方法の第２〜第４実施形態は、上述した第１実施形態に対して、第１絶縁層１４の形成材料が異なる例、又は、第１絶縁層１４若しくは導電層６０ａ、６０ｂの加工法が異なる例を説明する。
【００８５】
最初に、半導体装置の製造方法の第２実施形態を、図６〜図８を参照して、以下に説明する。
【００８６】
まず、図６に示すように、第２面１１ｂ上に、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さよりも厚い第１絶縁層１４が形成される。本実施形態では、第１実施形態と同様に、第１絶縁層１４は、スピンコート法を用いて、Ｌｏｗ−ｋ材料により形成された。
【００８７】
次に、図７に示すように、導電層６０ａ、６０ｂが露出するまで第１絶縁層１４の厚さが薄くなるように、第１絶縁層１４が加工される。本実施形態では、第１絶縁層１４の加工法として、第１実施形態と同様に、第１絶縁層１４を形成するＬｏｗ−ｋ材料に対して所定以上の加工速度を有するＣＭＰが選択された。具体的には、ＣＭＰに用いるスラリーとして、第１実施形態と同様のものを用いた。図７に示す工程では、電極絶縁層２４ａ、２４ｂ及びバリア層２３ａ、２３ｂが研磨により除去されて、導電層６０ａ、６０ｂの端面が露出する。
【００８８】
次に、図８に示すように、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さが第１絶縁層１４の厚さよりも短くなるように、導電層６０ａ、６０ｂ及び第１絶縁層１４が加工される。本実施形態では、導電層６０ａ、６０ｂ及び第１絶縁層１４の加工法として、導電層６０ａ、６０ｂを形成する銅に対して所定以上の加工速度を有するＣＭＰが選択された。ＣＭＰに用いるスラリーとしては、導電層６０ａ、６０ｂに対して、所定以上の研磨速度を有するスラリーを用いることが、工程のタクトタイムを短くする観点から好ましい。このようなスラリーは、その成分として、コロダイルシリカ等の砥粒、又はクエン酸、シュウ酸、リンゴ酸等の有機酸、又はグリシン等のアミノ酸、アンモニア水、過酸化水素水、硝酸、ベンゾ・トリ・アゾ-ル（ＢＴＡ）等の添加剤を含むことが好ましい。
【００８９】
上述した半導体装置の製造方法の第１実施形態では、導電層６０ａ、６０ｂを研磨するＣＭＰに用いるスラリーは、バリア層２３ａ、２３ｂに対して、所定以上の研磨速度を有していた。本実施形態の図８に示す工程では、銅の端面が露出している導電層６０ａ、６０ｂが研磨できれば良いので、バリア層２３ａ、２３ｂに対する研磨速度に特に制限はない。従って、導電層６０ａ、６０ｂを研磨するＣＭＰに用いるスラリーは、バリア層２３ａ、２３ｂに対する研磨速度が遅くても良い。そこで、本実施形態では、ＣＭＰに用いるスラリーとして、導電層６０ａ、６０ｂを形成する銅に対して、所定以上の研磨速度を有するスラリーを用いた。
【００９０】
本実施形態では、図７に示す工程のＣＭＰに用いるスラリーと、図８に示す工程のＣＭＰに用いるスラリーとが異なっている。
【００９１】
次に、半導体装置の製造方法の第３実施形態を、図６〜図８を参照して、以下に説明する。
【００９２】
まず、図６に示すように、第２面１１ｂ上に、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さよりも厚い第１絶縁層１４が形成される。本実施形態では、第１絶縁層１４は、スピンコート法を用いて、ポリイミド樹脂又はエポキシ樹脂等の樹脂により形成された。
【００９３】
次に、図７に示すように、導電層６０ａ、６０ｂが露出するまで第１絶縁層１４の厚さが薄くなるように、第１絶縁層１４が加工される。本実施形態では、第１絶縁層１４の加工法として、第１絶縁層１４を形成する樹脂に対して所定以上の加工速度を有するバイト研削が選択された。バイト研削は、回転する半導体基板の表面を、往復する刃で研削する研削法である。第１絶縁層１４を形成する樹脂に対しては、ＣＭＰの研磨速度は遅いので、樹脂に対する加工速度の大きい研削法が選択された。図７に示す工程では、電極絶縁層２４ａ、２４ｂ及びバリア層２３ａ、２３ｂが研削により除去されて、導電層６０ａ、６０ｂの端面が露出する。
【００９４】
次に、図８に示すように、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さが第１絶縁層１４の厚さよりも短くなるように、導電層６０ａ、６０ｂ及び第１絶縁層１４が加工される。本実施形態では、導電層６０ａ、６０ｂ及び第１絶縁層１４の加工法として、導電層６０ａ、６０ｂを形成する銅に対して所定以上の加工速度を有するＣＭＰが選択された。ＣＭＰに用いるスラリーとしては、導電層６０ａ、６０ｂに対して、所定以上の研磨速度を有するスラリーを用いることが、工程のタクトタイムを短くする観点から好ましい。このようなスラリーは、その成分として、コロダイルシリカ等の砥粒、又はクエン酸、シュウ酸、リンゴ酸等の有機酸、又はグリシン等のアミノ酸、アンモニア水、過酸化水素水、硝酸、ベンゾ・トリ・アゾ-ル（ＢＴＡ）等の添加剤を含むことが好ましい。
【００９５】
上述した半導体装置の製造方法の第１実施形態では、導電層６０ａ、６０ｂを研磨するＣＭＰに用いるスラリーは、バリア層２３ａ、２３ｂに対して、所定以上の研磨速度を有していた。本実施形態の図８に示す工程では、銅の端面が露出している導電層６０ａ、６０ｂが研磨できれば良いので、バリア層２３ａ、２３ｂに対する研磨速度に特に制限はない。従って、導電層６０ａ、６０ｂを研磨するＣＭＰに用いるスラリーは、バリア層２３ａ、２３ｂに対する研磨速度が遅くても良い。そこで、本実施形態では、ＣＭＰに用いるスラリーとして、導電層６０ａ、６０ｂを形成する銅に対して、所定以上の研磨速度を有するスラリーを用いた。
【００９６】
上述したように、本実施形態では、図７に示す工程の加工法として研削法を用いており、図８に示す工程の加工法として研磨法を用いており、両工程における加工法が異なっている。
【００９７】
次に、半導体装置の製造方法の第４実施形態を、図６〜図８を参照して、以下に説明する。
【００９８】
まず、図６に示すように、第２面１１ｂ上に、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さよりも厚い第１絶縁層１４が形成される。本実施形態では、第１絶縁層１４は、スピンコート法を用いて、ポリイミド樹脂又はエポキシ樹脂等の樹脂により形成された。
【００９９】
次に、図７に示すように、導電層６０ａ、６０ｂが露出するまで第１絶縁層１４の厚さが薄くなるように、第１絶縁層１４が加工される。本実施形態では、第１絶縁層１４の加工法として、第１絶縁層１４を形成する樹脂に対して所定以上の加工速度を有するバイト研削が選択された。図７に示す工程では、電極絶縁層２４ａ、２４ｂ及びバリア層２３ａ、２３ｂが研削により除去されて、導電層６０ａ、６０ｂの端面が露出する。
【０１００】
次に、図８に示すように、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さが第１絶縁層１４の厚さよりも短くなるように、導電層６０ａ、６０ｂ及び第１絶縁層１４が加工される。本実施形態では、導電層６０ａ、６０ｂ及び第１絶縁層１４の加工法として、導電層６０ａ、６０ｂを形成する銅に対して所定以上の加工速度を有するウエットエッチングが選択された。ウエットエッチングとして、導電層６０ａ、６０ｂに対して、所定以上のエッチング速度を有するエッチング溶液を用いることが、工程のタクトタイムを短くする観点から好ましい。このようなエッチング溶液として、例えば、過酸化水素水、フッ酸、硝酸、硫酸又はこれらの混合溶液を用いることができる。
【０１０１】
本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【０１０２】
上述した半導体装置の製造方法の実施形態の図８の工程では、凹部１６ａ、１６ｂは、第１半導体基板１１の第１面１１ａ側に凹に湾曲した形状を有していた。凹部１６ａ、１６ｂは、第２面１１ｂから突出している導電層６０ａ、６０ｂの部分の長さが第１絶縁層１４の厚さよりも短くなれば、他の形状を有していても良い。
【０１０３】
例えば、図１０に示すように、凹部１６ａ、１６ｂは、平坦な面を有する端面２１ａ、２１ｂと、端面２１ａ、２１ｂに対して垂直な向きを有する垂直部１８ａ、１８ｂと、により形成されていても良い。平坦な面を有する端面２１ａ、２１ｂは、例えば、ドライエッチングにより形成することができる。
【０１０４】
また、図１１に示すように、凹部１６ａ、１６ｂは、平坦な面を有する端面２１ａ、２１ｂと、端面２１ａ、２１ｂに対して傾斜した向きを有する傾斜部１４ａ、１４ｂと、により形成されていても良い。
【０１０５】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
（付記１）
第１面と第２面とを有する半導体基板と、前記半導体基板を貫通し、前記第２面から突出する突出部を有する貫通電極と、前記突出部の側面を覆い、前記突出部の端面を露出させる開口部を有し、前記突出部の長さよりも厚い厚さを有する前記第２面上の絶縁層と、を備える半導体装置。
（付記２）
前記端面が前記第１面側に凹む形状を有する付記１に記載の半導体装置。
（付記３）
前記端面が平坦な形状を有する付記１に記載の半導体装置。
（付記４）
前記開口部の周囲は、前記突出部に向かって傾斜している付記１から３の何れか一項に記載の半導体装置。
（付記５）
第１面と第２面とを有する第１半導体基板と、前記第１半導体基板を貫通し、前記第２面から突出する突出部を有する貫通電極と、前記第２面上に、前記突出部の側面を覆い、前記突出部の端面を露出させる開口部を有し、上記突出部の長さよりも厚い厚さを有する絶縁層と、バンプを有する第２半導体基板と、を備え、前記バンプが前記端面に接するように、前記第２半導体基板は前記第１半導体基板上に積層される半導体装置。
（付記６）
前記半導体基板は、前記第１面上に素子層を有する付記１から４の何れか一項に記載の半導体装置。
（付記７）
半導体基板の第１面から第３面側に向かって途中まで延びる導電層を形成する工程と、
前記半導体基板を前記第３面側から加工して厚さを薄くして第２面を形成し、前記導電層の一部を、前記第２面から突出させて突出部を形成する工程と、
前記第２面上に、前記突出部の長さよりも厚い絶縁層を形成して前記突出部を覆う工程と、
前記絶縁層を薄くして、前記突出部の端面を露出する開口部を前記絶縁層に形成し、且つ、前記突出部の長さが前記絶縁層の厚さよりも短くなるように、前記絶縁層及び前記突出部を加工する工程と、を備える半導体装置の製造方法。
（付記８）
前記絶縁層及び前記突出部を加工する工程は、前記端面が前記半導体基板の前記第１面側に向かって凹むように、前記突出部を加工する付記７に記載の半導体装置の製造方法。
（付記９）
前記絶縁層及び前記突出部を加工する工程は、前記端面が平坦になるように、前記突出部を加工する付記７に記載の半導体装置の製造方法。
（付記１０）
前記絶縁層及び前記突出部を加工する工程は、前記開口部の周囲を前記突出部に向かって傾斜させるように、前記絶縁層を加工する付記７から９の何れか一項に記載の半導体装置の製造方法。
（付記１１）
前記絶縁層及び前記突出部を加工する工程は、前記突出部が露出するまで前記絶縁層の厚さを薄く加工する第１加工工程と、前記突出部の長さが前記絶縁層の厚さよりも短くなるように前記突出部を加工する第２加工工程とを有する付記７〜１０の何れか一項に記載の半導体装置の製造方法。
（付記１２）
前記第１加工工程は、研削又は研磨することを有する付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１加工工程の前記研磨は、コロダイルシリカを含む砥粒、又はキレート剤若しくはクエン酸若しくはシュウ酸を含む有機酸、又はアンモニア水若しくは水酸化カリウム若しくは過酸化水素水を含む添加剤、又はポリエチレングリコールを含む非イオン性界面活性剤の何れかを有するスラリーを用いる付記１２に記載の半導体装置の製造方法。
（付記１４）
前記第２加工工程は、前記半導体基板に対して第１加工速度を有し、前記導電層に対して第２加工速度を有し、前記第２加工速度は前記第１加工速度より大きい付記１１に記載の半導体装置の製造方法。
（付記１５）
前記第２加工工程は、研磨又はエッチングすることを有する付記１１に記載の半導体装置の製造方法。
（付記１６）
前記第２加工工程の前記研磨は、コロダイルシリカを含む砥粒、又はクエン酸若しくはシュウ酸若しくはリンゴ酸を含む有機酸、又はグリシンを含むアミノ酸、又はアンモニア水若しくは過酸化水素水若しくは硝酸若しくはベンゾ・トリ・アゾ-ルを含む添加剤の何れかを備えるスラリーを用いる付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第２加工工程の前記エッチングは、過酸化水素水若しくはフッ酸若しくは硝酸若しくは硫酸又はこれらの混合溶液を用いたウエットエッチングである付記１５に記載の半導体装置の製造方法。
（付記１８）
第１半導体基板の第１面から第３面側に向かって途中まで延びる導電層を形成する工程と、
前記第１半導体基板を前記第３面側から加工して厚さを薄くして第２面を形成し、前記導電層の一部を、前記第２面から突出させて突出部を形成する工程と、
前記第２面上に、前記突出部の長さよりも厚い絶縁層を形成して前記突出部を覆う工程と、
前記絶縁層を薄くして、前記突出部の端面を露出する開口部を前記絶縁層に形成し、且つ、前記突出部の長さが前記絶縁層の厚さよりも短くなるように、前記絶縁層及び前記突出部を加工する工程と、
バンプを有する第２半導体基板を前記第１半導体基板上に積層する工程であって、前記バンプが前記端面に接するように第２半導体基板を前記第１半導体基板上に積層する工程と、を備える半導体装置の製造方法。
（付記１９）
前記導電層を形成する工程の前に、前記半導体基板の前記第１面上に素子層を形成する付記７から１８の何れか一項に記載の半導体装置。
【符号の説明】
【０１０６】
１０    半導体装置
１１    第１半導体基板
１１ａ    第１面
１１ｂ    第２面
１２    第１素子層
１３    第１配線層
１４    第１絶縁層
１４ａ、１４ｂ    傾斜部
１５    充填層
１６ａ、１６ｂ    凹部
１７ａ、１７ｂ    開口部
１８ａ、１８ｂ    垂直部
２０ａ、２０ｂ    貫通電極
２１ａ、２１ｂ    端面
２２ａ、２２ｂ    コンタクト
２３ａ、２３ｂ    バリア層
２４ａ、２４ｂ    電極絶縁層
３１    第２半導体基板
３２    第２素子層
３３    第２配線層
３４    第２絶縁層
４０ａ、４０ｂ    コンタクト
４１ａ、４１ｂ    パッド
４２ａ、４２ｂ    バンプ
５０    支持基板
５１    接着層
６０ａ、６０ｂ    導電層
１１０    半導体装置
１１４    第１絶縁層
１２０ａ、１２０ｂ    貫通電極
【図１】
2014209511.tif 000003
【図２】
2014209511.tif 000004
【図３】
2014209511.tif 000005
【図４】
2014209511.tif 000006
【図５】
2014209511.tif 000007
【図６】
2014209511.tif 000008
【図７】
2014209511.tif 000009
【図８】
2014209511.tif 000010
【図９】
2014209511.tif 000011
【図１０】
2014209511.tif 000012
【図１１】
2014209511.tif 000013