(57)【要約】【課題】コストアップを招くことなく、ＤＤＰ型の半導体パッケージを構成する半導体装置の小型化を実現する。【解決手段】半導体装置１は、基板上に延在する第１の電極パッド列に属する第１の電極パッド１０と、第１の電極パッド列に沿って基板上に延在する第２の電極パッド列に属する第２の電極パッド２０と、基板上に配置された第１の回路１３および第２の回路２３と、基板上に配置された切替回路３０であって、第１の電極パッド１０と第１の回路１３とが電気的に接続され、第２の電極パッド２０と第２の回路２３とが電気的に接続された第１の接続状態と、第１の電極パッド１０と第２の回路２３とが電気的に接続され、第２の電極パッド２０と第１の回路１３とが電気的に接続された第２の接続状態と、を切り替える切替回路３０と、を有している。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に延在する第１の電極パッド列に属する第１の電極パッドと、
前記第１の電極パッド列に沿って前記基板上に延在する第２の電極パッド列に属する第２の電極パッドと、
前記基板上に配置された第１の回路および第２の回路と、
前記基板上に配置された切替回路であって、前記第１の電極パッドと前記第１の回路とが電気的に接続され、前記第２の電極パッドと前記第２の回路とが電気的に接続された第１の接続状態と、前記第１の電極パッドと前記第２の回路とが電気的に接続され、前記第２の電極パッドと前記第１の回路とが電気的に接続された第２の接続状態と、を切り替える切替回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１および第２の電極パッドは、前記第１および第２の電極パッド列と直交する方向に沿って離れて配置されている、請求項１に記載の半導体装置。
【請求項３】
前記基板は矩形状であって、
前記第１および第２の電極パッド列は、矩形状の前記基板の対向する一対の側辺に沿って、他の一対の側辺における中点を結んだ線を挟んで形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２の電極パッドは共に、アドレス信号用の電極パッドであるか、コマンド信号用の電極パッドであるか、または、データ信号用の電極パッドである、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記切替回路は、制御信号に応じて、入力される２つの入力信号のうちの一方を出力するセレクタ回路を有する、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記制御信号は、ボンディングオプションによって切り替え可能である、請求項５に記載の半導体装置。
【請求項７】
前記制御信号は、ヒューズオプションによって切り替え可能である、請求項５に記載の半導体装置。
【請求項８】
前記第１の接続状態と前記第２の接続状態とは、メタルオプションによって切り替え可能である、請求項１から４のいずれか１項に記載の半導体装置。
【請求項９】
第１の基板の第１の主面上に延在する第１の電極パッド列に属する第１の電極パッドと、
前記第１の電極パッド列に沿って前記第１の基板の前記第１の主面上に延在する第２の電極パッド列に属する第２の電極パッドと、
前記第１の基板の前記第１の主面上に配置された第１の回路および第２の回路と、
前記第１の基板の前記第１の主面上に配置された切替回路であって、前記第１の電極パッドと前記第１の回路とが電気的に接続され、前記第２の電極パッドと前記第２の回路とが電気的に接続された第１の接続状態を保持する第１の切替回路と、
前記第１の基板の前記第１の主面と厚さ方向で反対側に位置する第２の主面に配置された第２の基板のうち、前記第１の基板に対向する面と厚さ方向で反対側に位置する第３の主面上において、前記第１の電極パッドと平面的に重なる位置に配置された第３の電極パッドと、
前記第２の基板の前記第３の主面上において、前記第２の電極パッドと平面的に重なる位置に配置された第４の電極パッドと、
前記第２の基板の前記第３の主面上において、前記第１の回路と平面的に重なる位置に配置された第３の回路と、
前記第２の基板の前記第３の主面上において、前記第２の回路と平面的に重なる位置に配置された第４の回路と、
前記第２の基板の前記第３の主面上に配置された切替回路であって、前記第３の電極パッドと前記第４の回路とが電気的に接続され、前記第４の電極パッドと前記第３の回路とが電気的に接続された第２の接続状態を保持する第２の切替回路と、
を有することを特徴とする半導体装置。
【請求項１０】
前記第１および第２の電極パッドは、前記第１および第２の電極パッド列と直交する方向に沿って離れて配置されている、請求項９に記載の半導体装置。
【請求項１１】
前記第１の基板は矩形状であって、
前記第１および第２の電極パッド列は、矩形状の前記第１の基板の対向する一対の側辺に沿って、他の一対の側辺における中点を結んだ線を挟んで形成されている、請求項９または１０に記載の半導体装置。
【請求項１２】
前記第１から第４の電極パッドはいずれも、アドレス信号用の電極パッドであるか、コマンド信号用の電極パッドであるか、または、データ信号用の電極パッドである、請求項９から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記各切替回路は、制御信号に応じて、入力される２つの入力信号のうちの一方を出力するセレクタ回路を有する、請求項９から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記制御信号は、ボンディングオプションによって切り替え可能である、請求項１３に記載の半導体装置。
【請求項１５】
前記制御信号は、ヒューズオプションによって切り替え可能である、請求項１３に記載の半導体装置。
【請求項１６】
前記第１の接続状態は、メタルオプションによって、前記第１の電極パッドと前記第２の回路とが電気的に接続され、前記第２の電極パッドと前記第１の回路とが電気的に接続された接続状態に切り替え可能であり、前記第２の接続状態は、メタルオプションによって、前記第３の電極パッドと前記第３の回路とが電気的に接続され、前記第４の電極パッドと前記第４の回路とが電気的に接続された接続状態に切り替え可能である、請求項９から１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯機器などの小型電子機器では、機器の小型化および高機能化に対応するために、回路基板上へ搭載される半導体パッケージの高密度化の要求が高まっている。この要求を満たすために、複数の半導体チップ（半導体装置）が積層された半導体パッケージが考案されている。その一例として、パッケージ基板上に２枚の半導体チップが積層された、ＤＤＰ（Ｄｏｕｂｌｅ  Ｄｅｎｓｉｔｙ  Ｐａｃｋａｇｅ）型の半導体パッケージが知られている。
【０００３】
多くのＤＤＰ型の半導体パッケージでは、搭載される半導体チップとして、一方の面に電極パッド列が形成された半導体チップが用いられている（例えば、特許文献１，２参照）。複数の電極パッドからなる電極パッド列は、矩形状の半導体チップの対向する一対の長辺と平行な中心線に沿って配置されている。
【０００４】
図１４（ａ）および図１４（ｂ）は、上述の半導体チップが２つ積層されたＤＤＰ型の半導体パッケージの構成を概略的に示す断面図および上面図である。なお、図１４（ａ）および図１４（ｂ）では、簡単のため、半導体チップを覆う封止体は図示していない。
【０００５】
２枚の半導体チップ１０１，１０２は、電極パッド列１０３，１０４の形成面と反対側の面（背面）同士を対向させて、パッケージ基板１０５上に積層されている。半導体チップ１０１，１０２の電極パッド列１０３，１０４は、ボンディングワイヤ１０６によって、パッケージ基板１０５上の接続パッド１０７に接続されている。接続パッド１０７は、パッケージ基板１０５内の配線を介して、パッケージ基板１０５の半導体チップ１０１，１０２の搭載面と反対側の面に形成された複数の外部電極１０８に接続されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４０９９５号公報
【特許文献２】特開２０１１−２４９５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、半導体パッケージのさらなる高密度化の要求に伴い、搭載される半導体チップの小型化も要求されている。この要求は、半導体チップ内のメモリアレイサイズがプロセスシュリンクにより縮小されることで実現されている。しかしながら、メモリアレイ以外の周辺領域、特に電極パッドのサイズはそれほど縮小されず、また電極パッドの数も減らないため、それまで１列で配置されていた電極パッド列を２列に配置する必要が生じる場合がある。
【０００８】
図１５（ａ）および図１５（ｂ）は、それぞれの半導体チップが２列の電極パッド列を備えたＤＤＰ型の半導体パッケージの構成を概略的に示す断面図および上面図である。図１５（ａ）および図１５（ｂ）でも同様に、簡単のため、半導体チップを覆う封止体は図示していない。
【０００９】
各半導体チップ１０１，１０２の電極パッド列がそれぞれ２列になることで、背面同士を対向させて積層した場合、電極パッド列の配置が上下の半導体チップ１０１，１０２で入れ替わるようになる。すなわち、上側の半導体チップ１０１の、図中右側の電極パッド列１０３ａは、下側の半導体チップ１０２では、図中左側の電極パッド列１０４ａに対応する。また、上側の半導体１０１の、図中左側の電極パッド列１０３ｂは、下側の半導体チップ１０２では、図中右側の電極パッド列１０４ｂに対応する。そのため、パッケージ基板１０５の一方の側に設けられた接続パッド１０７ａと、それに対応する電極パッド列１０３ａ，１０４ａとをボンディングワイヤ１０６により接続しようとすると、一方の半導体チップ１０１では、ボンディングワイヤ１０６が交錯するため、ボンディングが困難になるという不具合が生じる。
【００１０】
この不具合を回避するためには、図１６（ａ）および図１６（ｂ）に示すように、ＲＤＬ（ＲｅＤｉｓｔｒｉｂｕｔｉｏｎ  Ｌａｙｅｒ）のような再配線技術を用いて、電極パッド列に対する接続の入れ替えを行うことが考えられる。しかしながら、それは、チップのコストアップにつながってしまうため好ましくない。
【００１１】
以上のことから、コストアップを招くことなく、ＤＤＰ型の半導体パッケージを構成する半導体チップ（半導体装置）の小型化を実現することが求められている。
【課題を解決するための手段】
【００１２】
上述した目的を達成するために、本発明の一態様による半導体装置は、基板上に延在する第１の電極パッド列に属する第１の電極パッドと、第１の電極パッド列に沿って基板上に延在する第２の電極パッド列に属する第２の電極パッドと、基板上に配置された第１の回路および第２の回路と、基板上に配置された切替回路であって、第１の電極パッドと第１の回路とが電気的に接続され、第２の電極パッドと第２の回路とが電気的に接続された第１の接続状態と、第１の電極パッドと第２の回路とが電気的に接続され、第２の電極パッドと第１の回路とが電気的に接続された第２の接続状態と、を切り替える切替回路と、を有していることを特徴とする。
【００１３】
また、本発明の他の態様による半導体装置は、第１の基板の第１の主面上に延在する第１の電極パッド列に属する第１の電極パッドと、第１の電極パッド列に沿って第１の基板の第１の主面上に延在する第２の電極パッド列に属する第２の電極パッドと、第１の基板の第１の主面上に配置された第１の回路および第２の回路と、第１の基板の第１の主面上に配置された切替回路であって、第１の電極パッドと第１の回路とが電気的に接続され、第２の電極パッドと第２の回路とが電気的に接続された第１の接続状態を保持する第１の切替回路と、第１の基板の第１の主面と厚さ方向で反対側に位置する第２の主面に配置された第２の基板のうち、第１の基板に対向する面と厚さ方向で反対側に位置する第３の主面上において、第１の電極パッドと平面的に重なる位置に配置された第３の電極パッドと、第２の基板の第３の主面上において、第２の電極パッドと平面的に重なる位置に配置された第４の電極パッドと、第２の基板の第３の主面上において、第１の回路と平面的に重なる位置に配置された第３の回路と、第２の基板の第３の主面上において、第２の回路と平面的に重なる位置に配置された第４の回路と、第２の基板の第３の主面上に配置された切替回路であって、第３の電極パッドと第４の回路とが電気的に接続され、第４の電極パッドと第３の回路とが電気的に接続された第２の接続状態を保持する第２の切替回路と、
を有することを特徴とする。
【００１４】
このような半導体装置では、各電極パッドに対して、対応する接続パッドの相対位置が入れ替わった場合でも、その入れ替えに対応した接続の切り替えが切替回路によって可能となる。そのため、このような半導体装置を用いてＤＤＰ型の半導体パッケージを構成する場合でも、一方の半導体装置でボンディングワイヤが交錯する虞がなくなり、ましてや再配線技術を用いる必要もなくなる。これにより、コストアップを招くことなく、半導体装置の小型化を実現することができる。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、コストアップを招くことなく、ＤＤＰ型の半導体パッケージを構成する半導体チップ（半導体装置）の小型化を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態としてのＤＲＡＭの構成を概略的に示す平面図である。
【図２】本実施形態のＤＲＡＭにより構成されたＤＤＰ型半導体パッケージの構成を概略的に示す平面図である。
【図３】本実施形態のＤＲＡＭの回路構成を示すブロック図である。
【図４】本実施形態のＤＲＡＭにおける切替回路の一例を示すブロック図である。
【図５】図４に示す切替回路におけるセレクタ回路の一例を示す回路図である。
【図６】本実施形態のＤＲＡＭの回路配置の一例を示すレイアウト図である。
【図７】本実施形態のＤＲＡＭの回路配置の一例を示すレイアウト図である。
【図８】本実施形態のＤＲＡＭの回路配置の一例を示すレイアウト図である。
【図９】本実施形態のＤＲＡＭの電源系パッドの一構成例を示す概略平面図である。
【図１０】本実施形態のＤＲＡＭの電源系パッドの一構成例を示す概略平面図である。
【図１１】本実施形態のＤＲＡＭの電源系パッドの一構成例を示す概略平面図である。
【図１２】本実施形態のＤＲＡＭの電源系パッドの一構成例を示す概略平面図である。
【図１３】本実施形態のＤＲＡＭの電源系パッドの一構成例を示す概略平面図である。
【図１４】関連技術のＤＤＰ型半導体パッケージを概略的に示す断面図および上面図である。
【図１５】関連技術のＤＤＰ型半導体パッケージを概略的に示す断面図および上面図である。
【図１６】関連技術のＤＤＰ型半導体パッケージを概略的に示す断面図および上面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００１８】
図１（ａ）および図１（ｂ）は、本発明の一実施形態としてのＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の構成を概略的に示す平面図である。
【００１９】
本実施形態のＤＲＡＭ（半導体装置）１は、基板６の周囲に配置された複数のメモリアレイ２と、基板６の中心付近に配置された電極パッド列３ａ，３ｂと、を備えている。電極パッド列３ａ，３ｂは、複数の電極パッドから構成され、矩形状の基板６の一対の側辺と平行な中心線、すなわち他の一対の側辺における中点を結んだ線を挟んで２列に配置されている。電極パッドは、電源（ＰＷＲ）系の電極パッド（電源系パッドＰＷＲ）、アドレス信号（ＡＤＤ）系の電極パッド（アドレス系パッドＡＤＤ）、コマンド信号（ＣＭＤ）系の電極パッド（コマンド系パッドＣＭＤ）、およびデータ信号（ＤＱ）系の電極パッド（データ系パッドＤＱ）に分類されている。それらは、同系統ごとにまとめられ、２列の電極パッド列３ａ，３ｂの同じ行には、同系統の電極パッドが配置されている。すなわち、図１（ａ）に示す例では、アドレス系パッドＡＤＤが、４行２列のパッド列を構成し、コマンド系パッドＣＭＤが、３行２列のパッド列を構成し、データ系パッドＤＱが、６行２列のパッド列を構成している。一方で、電源系パッドＰＷＲは、それぞれ２行１列のパッド列を構成している。電源系パッドＰＷＲ以外の電極パッドは、一部が２列に配置されていてもよい。図１（ｂ）に示す例では、アドレス系パッドＡＤＤおよびコマンド系パッドＣＭＤが、それぞれ２列に配置され、データ系パッドＤＱが、１列に配置されている。
【００２０】
図２には、図１（ｂ）に示すＤＲＡＭ１により構成されたＤＤＰ（Ｄｏｕｂｌｅ  Ｄｅｎｓｉｔｙ  Ｐａｃｋａｇｅ）型の半導体パッケージにおいて、電極パッド列３ａ，３ｂの各電極パッドと、対応するパッケージ基板の接続パッド（図示せず）とが、それぞれボンディングワイヤ４によって接続されている様子が示されている。
【００２１】
上述したように、ＤＤＰ型半導体パッケージでは、ＤＲＡＭ１の背面（メモリアレイ２や電極パッド列３ａ，３ｂが形成された面と反対側の面）同士を対向させて積層すると、各電極パッドに対する、対応するパッケージ基板の接続バッドの相対位置が、上下のＤＲＡＭ１の間で入れ替わるようになる。図２（ａ）および図２（ｂ）はそれぞれ、上述したパッケージ基板の接続パッドの相対位置が入れ替わった場合に対応している。すなわち、図２（ａ）は、背面同士を対向させて積層した２つのＤＲＡＭ１のうちの一方のＤＲＡＭ１の概略平面図であり、図２（ｂ）は、他方のＤＲＡＭ１の概略平面図である。
【００２２】
図２（ａ）および図２（ｂ）に示すように、一列の電極パッド、例えば、電源系パッドＰＷＲやデータ系パッドＤＱでは、電極パッドに対するパッケージ基板の接続パッドの相対位置の入れ替えに対して、ボンディングワイヤの接続を切り替えることで対応している。一方、２列の電極パッド、例えば、アドレス系パッドＡＤＤおよびコマンド系パッドＣＭＤでは、ボンディングワイヤの入れ替えは行われていない。その代わり、本実施形態のＤＲＡＭ１では、回路構成によって、上記相対位置の入れ替えに対応した接続の切り替えが行われている。
【００２３】
図３は、本実施形態のＤＲＡＭ１の回路構成を示すブロック図である。
【００２４】
第１の電極パッド１０および第２の電極パッド２０は、図１に示す例では、それぞれ第１の電極パッド列３ａおよび第２の電極パッド列３ｂに属する電極パッドであり、例えば、アドレス系パッドＡＤＤのうち、同行に配置された電極パッドである。すなわち、第１の電極パッド１０および第２の電極パッド２０は、第１の電極パッド列３ａおよび第２の電極パッド列３ｂと直交する方向に沿って離れて配置された電極パッドである。
【００２５】
第１の電極パッド１０および第２の電極パッド２０はそれぞれ、入力初段回路１１，２１およびラッチ回路１２，２２を介して、切替回路３０に接続されている。切替回路３０は、第１のバッファ（第１の回路）１３および第２のバッファ（第２の回路）２３に接続され、それらは、論理回路４０に接続されている。第１の電極パッド１０および第２の電極パッド２０から入力される入力信号は、それぞれ、入力初段回路１１，２１に入力され、ラッチ回路１２，２２でラッチした後、切替回路３０に入力されるようになっている。
【００２６】
切替回路３０は、こうして入力された入力信号の出力先を切り替えることができる。すなわち、切替回路３０は、図３（ａ）に示す第１の接続状態と、図３（ｂ）に示す接続状態とを切り替え可能になっている。第１の接続状態では、第１の電極パッド１０から入力される第１の入力信号ＳＩＧ１は、第１のバッファ１３に出力され、第２の電極パッド２０から入力される第２の入力信号ＳＩＧ２は、第２のバッファ２３に出力される（図３（ａ）参照）。一方、第２の接続状態では、第１の入力信号ＳＩＧ１は、第２のバッファ２３に出力され、第２の入力信号ＳＩＧ２は、第１のバッファ１３に出力される（図３（ｂ）参照）。これにより、電極パッドに対するパッケージ基板の接続パッドの相対位置が入れ替わった場合でも、回路構成によって対応することができ、ボンディングワイヤを入れ替える必要がなく、もはや再配線層を形成する必要もなくなる。その結果、コストアップを招くことなく、ＤＲＡＭ１の小型化が実現可能となる。
【００２７】
切替回路３０におけるこのような切り替えは、いくつかの方法によって実現することができる。図４は、その一例を示すブロック図である。
【００２８】
図４に示す例では、切替回路３０は、セレクタ回路３１，３２から構成されている。セレクタ回路３１，３２は、識別信号生成回路５０によって生成される識別信号に応じて、入力される２つの入力信号のうちの一方を出力するようになっている。２つのセレクタ回路３１，３２はそれぞれ、所定の識別信号に対して、異なる入力信号を出力するように構成されており、これにより、切替回路３０は、入力される識別信号（制御信号）に応じて、第１の接続状態と第２の接続状態とを切り替えることができる。識別信号生成回路５０では、パッケージ基板上に積層される２つのＤＲＡＭのうち、当該ＤＲＡＭ１が上下どちらに積層されるかに応じた識別信号が生成される。その生成には、ボンディングオプションやヒューズオプションを用いることができる。
【００２９】
セレクタ回路としては、汎用的な回路を用いることができる。図５は、その一例を示す回路図である。
【００３０】
図５に示すセレクタ回路３３は、制御信号ＣＴＲＬに応じて、入力信号ＩＮ１，ＩＮ２を切り替えて出力信号ＯＵＴとして出力するようになっている。すなわち、制御信号ＣＴＲＬがＬｏｗレベルになると、入力信号ＩＮ１を出力信号ＯＵＴとして出力し、制御信号ＣＴＲＬがＨｉｇｈレベルになすると、入力信号ＩＮ２を出力信号ＯＵＴとして出力することができる。
【００３１】
切替回路３０は、上述のセレクタ回路を用いる方法の他、メタルオプションによって、第１の接続状態と第２の接続状態とを切り替えるようになっていてもよい。
【００３２】
図６から図８は、本実施形態のＤＲＡＭ１における回路配置のいくつかの例を示すレイアウト図である。なお、図６から図８には、簡単のため、上述した回路構成のうち、切替回路は図示していない。
【００３３】
本実施形態では、上述したように、同系統の電極パッド（例えば、アドレス系パッドＡＤＤやコマンド系パッドＣＭＤ）が、２列の電極パッド列の同じ行に配置されている。そのため、同系統の電極パッドに対応する、入力初段回路１１，２１からバッファ１３，２３までの回路ブロックを集中的に配置することができる。図６に示す例では、アドレス系パッドＡＤＤおよびコマンド系パッドＣＭＤに対応する回路ブロックがまとめて配置されているが、同系統の電極パッドごとにまとめて配置することもでき（図７参照）、あるいは、近接した電極パッドごとにまとめて配置することもできる（図８参照）。
【００３４】
ただし、本発明では、隣接するパッド列の同行に入力された信号を、切替回路によって所望のバッファに出力できればよく、この点では、同行他列の信号を同系統とする構成は必須ではない。例えば、図６から図８に示す構成であっても、一方のパッド列にアドレス系パッドＡＤＤを配置し、他方のパッド列にコマンド系パッドＣＭＤを配置したとしても、ラッチ回路とバッファ回路との間に切替回路を設けて、制御信号によって出力先を切り替える構成を適用すれば、同様に効果的である。一方、同系統の電極パッドに対応する入力初段回路やラッチ回路などは、回路構成や要素トランジスタのサイズ、レイアウトなどが同等であることが多い。そして、これらを互いに近傍領域に集中配置することは、製造ばらつきに起因する特性のばらつきを低減できることなどから、より好ましい。したがって、それを実現できる図６から図８のような、同系統のパッドを同行に配置する構成は、上記の観点からより好ましい。
【００３５】
ＤＲＡＭ１の回路構成における上述の切替回路３０は、２列の電極パッド列３ａ，３ｂを構成する電極パッド、すなわち、アドレス系パッドＡＤＤやコマンド系パッドＣＭＤ、データ系パッドＤＱに対して適用可能である。それに対して、電源系パッドＰＷＲでは、、電極パッドに対するパッケージ基板の接続パッドの相対位置の入れ替えに対して、回路構成による切り替えはできず、したがって、ボンディングワイヤの接続を切り替えることで対応する必要がある。そのため、本実施形態の電源系パッドＰＷＲは、ＤＲＡＭ１の両側部のどちら側からも接続できるように、１列に配置されているが、その位置は任意に設定することができる。
【００３６】
図９から図１１は、本実施形態のＤＲＡＭ１における電極系パッドＰＷＲの構成例を示す概略平面図である。
【００３７】
電源系パッドＰＷＲは、他の電極パッドが２列に配置されている場合、図９に示すように、一方の電極パッド列に沿って配置されていてもよく、または、図１０に示すように、他方の電極パッド列に沿って配置されていてもよい。あるいは、図１１に示すように、その中間に配置することもできる。基板内部の回路や素子のレイアウトに応じて、これらの配置例を適宜選択することができ、その結果、レイアウトの自由度を向上させるという利点がもたらされる。
【００３８】
一方、電源系パッドＰＷＲは、ＤＲＡＭ１の両側部のどちら側からも接続できるようになっていればよく、そのため、２列に配置されていてもよい。図１２および図１３は、そのような配置例を示す概略平面図である。
【００３９】
電源系パッドＰＷＲが２列に配置されている場合、基板内部の電源抵抗を小さくするために、電源幹線５は、図１２に示すように、電源系パッドＰＷＲと同程度の太さを有している。しかしながら、図１３に示すように、２列の電源系パッドＰＷＲに対して、ＶＤＤ配線とＧＮＤ配線をその両側からボンディングワイヤ４で接続する場合には、基板内部の電源抵抗を低くすることができる。そのため、この配置例には、電源幹線５を細く形成できることで、基板内部での回路や素子の配置領域を拡大することができるという、面積的なメリットがある。
【００４０】
以上、本発明の半導体装置の具体的な構成について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、上述の実施形態に対する種々の変更が可能であることは言うまでもない。
【符号の説明】
【００４１】
１  ＤＲＡＭ
２  メモリアレイ
３ａ，３ｂ  電極パッド列
４  ボンディングワイヤ
５  電源幹線
６  基板
１０  第１の電極パッド
１１，２１  入力初段回路
１２，２２  ラッチ回路
１３  第１のバッファ
２３  第２のバッファ
３０  切替回路
３１，３２，３３  セレクタ回路
４０  論理回路
５０  識別信号生成回路
ＰＷＲ  電源系パッド
ＡＤＤ  アドレス系パッド
ＣＭＤ  コマンド系パッド
ＤＱ  データ系パッド
【図１】
2014022454.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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