(57)【要約】【課題】Ｓｉ等の基板上にいずれもＡｌＧａＮ系半導体のバッファ層、歪超格子層あるいは組成傾斜層、半導体デバイス層を順次設けた半導体積層構造の反りを低減する。【解決手段】室温〜１２００℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚（ｔＳＬ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＳＬ／ｔＴＯＴＡＬ≦０．９０、または０．７５≦ｔＳＬ／ｔＳＬ＋ｔＣＨ≦０．９０、である半導体積層構造。さらに、組成傾斜層の膜厚（ｔＣＧ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＣＧ／ｔＴＯＴＡＬ≦０．９０、または０．７５≦ｔＣＧ／ｔＣＧ＋ｔＣＨ≦０．９０、である半導体積層構造。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上にバッファ層、歪超格子層、チャネル層、およびバリア層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚（ｔＳＬ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＳＬ／ｔＴＯＴＡＬ≦０．９０  、または０．７５≦ｔＳＬ／（ｔＳＬ＋ｔＣＨ）≦０．９０である半導体積層構造。
【請求項２】
前記歪超格子層がＡｌＸ１Ｇa１−Ｘ１NとＡｌＸ２Ｇa１−Ｘ２Nの組み合わせを交互に繰り返した層であり、その合計の厚みが１．０μｍ〜６．０μｍである請求項１に記載の半導体積層構造。
【請求項３】
前記歪超格子層の対組成が、０．９≦Ｘ１≦１．０、Ｘ２＋０．６５≦Ｘ１≦Ｘ２＋０．７５である請求項２に記載の半導体積層構造。
【請求項４】
基板上にバッファ層、歪超格子層、および発光層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚（ｔＳＬ）、発光層の膜厚（ｔＬＥ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＳＬ／ｔＴＯＴＡＬ≦０．９０  、または０．７５≦ｔＳＬ／（ｔＳＬ＋ｔＬＥ）≦０．９０である半導体積層構造。
【請求項５】
前記発光層が第１の導電型半導体層、活性層、および第１の導電型と反対の第２の導電型半導体層を順次積層してなる請求項４に記載の半導体積層構造。
【請求項６】
前記歪超格子層がＡｌＸ１Ｇa１−Ｘ１NとＡｌＸ２Ｇa１−Ｘ２Nの組み合わせを交互に繰り返した層であり、その合計の厚みが１．０μｍ〜６．０μｍである請求項４または５に記載の半導体積層構造。
【請求項７】
前記歪超格子層の対組成が、０．９≦Ｘ１≦１．０、Ｘ２＋０．６５≦Ｘ１≦Ｘ２＋０．７５である請求項６に記載の半導体積層構造
【請求項８】
前記歪超格子層の厚み（ｔＳＬ）と基板（ｔＳＵＢ）の厚みの比（ｔＳＬ／ｔＳＵＢ）が、０．００１〜０．０１４である請求項１〜７のいずれかに記載の半導体積層構造。
【請求項９】
基板上にバッファ層、組成傾斜層、チャネル層、およびバリア層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記ＡｌＧａＮ系半導体層のいずれの熱膨張係数より小さく、組成傾斜層のＡｌ組成が膜成長方向に減少し、組成傾斜層の膜厚（ｔＣＧ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＣＧ／ｔＴＯＴＡＬ≦０．９０、または０．７５≦ｔＣＧ／ｔＣＧ＋ｔＣＨ≦０．９０、である半導体積層構造。
【請求項１０】
前記組成傾斜層の厚みが０．７μｍ〜２．５μｍである請求項９に記載の半導体積層構造。
【請求項１１】
前記組成傾斜層はＡｌＸ３Ｇa１−Ｘ３Nなる組成であり、膜厚１０ｎｍ〜１００ｎｍ毎にＸ３が膜成長方向に階段状に減少する請求項９または１０に記載の半導体積層構造。
【請求項１２】
基板上にバッファ層、組成傾斜層、および発光層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、組成傾斜層の膜厚（ｔＣＧ）、発光層の膜厚（ｔＬＥ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＣＧ／ｔＴＯＴＡＬ≦０．９０  、または０．７５≦ｔＣＧ／（ｔＣＧ＋ｔＬＥ）≦０．９０である半導体積層構造。
【請求項１３】
前記発光層が第１の導電型半導体層、活性層、および第１の導電型と反対の第２の導電型半導体層を順次積層してなる請求項１２に記載の半導体積層構造。
【請求項１４】
前記組成傾斜層の厚みが０．７μｍ〜２．５μｍである請求項１２または１３に記載の半導体積層構造。
【請求項１５】
前記組成傾斜層はＡｌＸ３Ｇa１−Ｘ３Nなる組成であり、膜厚１０ｎｍ〜１００ｎｍ毎にＸ３が膜成長方向に階段状に減少する請求項１２〜１４のいずれかに記載の半導体積層構造。
【請求項１６】
前記組成傾斜層の厚み（ｔＣＧ）と基板（ｔＳＵＢ）の厚みの比（ｔＣＧ／ｔＳＵＢ）が、０．０００７〜０．００６０である請求項９〜１５のいずれかに記載の半導体積層構造。
【請求項１７】
前記チャネル層が厚み０．２μｍ〜５．０μｍのＡｌＸ４Ｇａ１−Ｘ４Ｎ（０≦Ｘ４≦０．１）からなる層である請求項１〜３、８、９〜１１、および１６のいずれかに記載の半導体積層構造。
【請求項１８】
前記基板がＳｉ基板である請求項１〜１７のいずれかに記載の半導体積層構造。
【請求項１９】
請求項１〜３、８、９〜１１、および１６のいずれかに記載の半導体積層構造を用いたＨＥＭT素子。
【請求項２０】
請求項４〜８、および１２〜１６のいずれかに記載の半導体積層構造を用いた発光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）等の半導体素子に用いられる半導体積層構造であって、特に反りおよびクラックの発生を抑制した、結晶品質の優れたＳｉ基板を用いた半導体積層構造およびこれを用いた半導体素子に関するものである。
【背景技術】
【０００２】
窒化物半導体は、電界効果トランジスタ等の電子デバイス、あるいは、可視光領域から紫外光領域の短波長帯における受発光デバイスの活性材料として、近年盛んに研究開発が行われている。
【０００３】
一般的に、前記窒化物半導体は、サファイア、ＳｉＣ又はＳｉ等からなる基板上に形成される。特に、Ｓｉ単結晶基板（以下、「Ｓｉ基板」という）は、大面積が低価格で入手でき、結晶性及び放熱性に優れ、さらに、へき開やエッチングが容易で、プロセス技術が成熟しているといった多くの利点を具えている。
【０００４】
しかし、前記窒化物半導体とＳｉ基板とでは、格子定数や熱膨張係数が大きく異なるため、Ｓｉ基板上に窒化物半導体を成長させた場合、成長した窒化物半導体は、ウェーハとして反る、あるいはクラックやピット（点状欠陥）が発生するという問題があった。特に反りが大きいと、デバイス加工としてプロセスが困難となり、また素子として耐圧が低いなど大きな課題となっている。
【０００５】
上記問題を解決するための手段としては、前記Ｓｉ基板と窒化物半導体層との間にバッファ層を形成することで、反りあるいはクラックを抑制する技術が知られている。例えば、特許文献１では、Ｓｉ基板の上に、窒化物半導体からなり、組成的に勾配を付けたＡｌｘＧａ１−ＸＮ等からなる転移層（バッファ層）を形成し、該転移層の上に窒化ガリウムを形成してなる半導体材料が開示されている。
【０００６】
また、特許文献２では、Ｓｉ基板上に、高Ａｌ含有層と、低Ａｌ含有層とを交互に複数層積層してなるＡｌＮ系超格子複合層を形成し、該ＡｌＮ系超格子複合バッファ層上に窒化物半導体層を形成してなる窒化物半導体素子が開示されている。
【０００７】
しかしながら、特許文献１及び２に記載の半導体材料では、いずれも前記窒化物半導体層に発生する反りあるいはクラックの抑制については十分でなかった。
【０００８】
一方、特許文献３および４では、反りの少ない半導体積層基板を得るため、２インチ径で３３０μｍ厚のサファイア基板上に、３０ｎｍ厚のＧａＮバッファ層を設けた後、ＧａＮ層とＧａの一部をＩｎで置換したＩｎＧａＮ層からなる中間層を設け、さらにＡｌＧａＮ系の膜を２０〜３０ｎｍの厚みで形成した半導体積層構造の反りが１０〜２５μｍであることが開示されている。
【０００９】
しかし、特許文献３および４で用いたサファイア基板のヤング率はＳｉ基板のヤング率の２〜３倍であり、相対的に反りが小さくなること、また、基板の径を２インチから４インチへと大きくすれば反りは４倍程度大きくなることが予想され、さらに歪緩和のための中間層上のＡｌＧａＮの膜厚が小さく、中間層の歪緩和効果が十分には確認されていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００４−５２４２５０号公報
【特許文献２】特開２００７−６７０７７号公報
【特許文献３】特開２００８−２１１２４６号公報
【特許文献４】特開２００７−６０１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、Ｓｉ基板上にバッファ層を設け、このバッファ層上に、歪超格子層あるいは組成傾斜層を設け、さらにＧａＮ系のデバイス層を設けた半導体積層構造であって、反りを低減した半導体積層構造およびこれを用いた半導体素子を提供することにある。
【課題を解決するための手段】
【００１２】
本発明者らは、前記半導体積層構造において、歪超格子層の膜厚と半導体層の総膜厚との関係、あるいは組成傾斜層の膜厚と半導体層の総膜厚とが特定の関係にあることが、上記課題が解決しうることを見出した。すなわち、本発明によれば、以下の半導体積層構造およびこれを用いた半導体素子が提供される。
【００１３】
[１] 基板上にバッファ層、歪超格子層、チャネル層、およびバリア層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚（ｔＳＬ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＳＬ／ｔＴＯＴＡＬ≦０．９０  、または０．７５≦ｔＳＬ／（ｔＳＬ＋ｔＣＨ）≦０．９０である半導体積層構造。
【００１４】
[２]  前記歪超格子層がＡｌＸ１Ｇa１−Ｘ１NとＡｌＸ２Ｇa１−Ｘ２Nの組み合わせを交互に繰り返した層であり、その合計の厚みが１．０μｍ〜６．０μｍである前記[１]に記載の半導体積層構造。
【００１５】
[３]  前記歪超格子層の対組成が、０．９≦Ｘ１≦１．０、Ｘ２＋０．６５≦Ｘ１≦Ｘ２＋０．７５である前記[２]に記載の半導体積層構造。
【００１６】
[４]   基板上にバッファ層、歪超格子層、および発光層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、歪超格子層の膜厚（ｔＳＬ）、発光層の膜厚（ｔＬＥ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＳＬ／ｔＴＯＴＡＬ≦０．９０  、または０．７５≦ｔＳＬ／（ｔＳＬ＋ｔＬＥ）≦０．９０である半導体積層構造。
【００１７】
[５]  前記発光層が第１の導電型半導体層、活性層、および第１の導電型と反対の第２の導電型半導体層を順次積層してなる前記[４]に記載の半導体積層構造。
【００１８】
[６]   前記歪超格子層がＡｌＸ１Ｇa１−Ｘ１NとＡｌＸ２Ｇa１−Ｘ２Nの組み合わせを交互に繰り返した層であり、その合計の厚みが１．０μｍ〜６．０μｍである前記[４]または[５]に記載の半導体積層構造。
【００１９】
[７]  前記歪超格子層の対組成が、０．９≦Ｘ１≦１．０、Ｘ２＋０．６５≦Ｘ１≦Ｘ２＋０．７５である前記[６]に記載の半導体積層構造
【００２０】
[８]  前記歪超格子層の厚み（ｔＳＬ）と基板（ｔＳＵＢ）の厚みの比（ｔＳＬ／ｔＳＵＢ）が、０．００１〜０．０１４である前記[１]〜[７]のいずれかに記載の半導体積層構造。
【００２１】
[９]  基板上にバッファ層、組成傾斜層、チャネル層、およびバリア層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記ＡｌＧａＮ系半導体層のいずれの熱膨張係数より小さく、組成傾斜層のＡｌ組成が膜成長方向に減少し、組成傾斜層の膜厚（ｔＣＧ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＣＧ／ｔＴＯＴＡＬ≦０．９０、または０．７５≦ｔＣＧ／ｔＣＧ＋ｔＣＨ≦０．９０、である半導体積層構造。
【００２２】
[１０]  前記組成傾斜層の厚みが０．７μｍ〜２．５μｍである前記[９]に記載の半導体積層構造。
【００２３】
[１１]  前記組成傾斜層はＡｌＸ３Ｇa１−Ｘ３Nなる組成であり、膜厚１０ｎｍ〜１００ｎｍ毎にＸ３が膜成長方向に階段状に減少する前記[９]または[１０]に記載の半導体積層構造。
【００２４】
[１２]  基板上にバッファ層、組成傾斜層、および発光層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記半導体層のいずれの熱膨張係数より小さく、組成傾斜層の膜厚（ｔＣＧ）、発光層の膜厚（ｔＬＥ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＣＧ／ｔＴＯＴＡＬ≦０．９０  、または０．７５≦ｔＣＧ／（ｔＣＧ＋ｔＬＥ）≦０．９０である半導体積層構造。
【００２５】
[１３]  前記発光層が第１の導電型半導体層、活性層、および第１の導電型と反対の第２の導電型半導体層を順次積層してなる前記[１２]に記載の半導体積層構造。
【００２６】
[１４]  前記組成傾斜層の厚みが０．７μｍ〜２．５μｍである前記[１２]または[１３]に記載の半導体積層構造。
【００２７】
[１５]  前記組成傾斜層はＡｌＸ３Ｇa１−Ｘ３Nなる組成であり、膜厚１０ｎｍ〜１００ｎｍ毎にＸ３が膜成長方向に階段状に減少する前記[１２]〜[１４]のいずれかに記載の半導体積層構造。
【００２８】
[１６]  前記組成傾斜層の厚み（ｔＣＧ）と基板（ｔＳＵＢ）の厚みの比（ｔＣＧ／ｔＳＵＢ）が、０．０００７〜０．００６０である前記[９]〜[１５]のいずれかに記載の半導体積層構造。
【００２９】
[１７]  前記チャネル層が厚み０．２μｍ〜５．０μｍのＡｌＸ４Ｇａ１−Ｘ４Ｎ（０≦Ｘ４≦０．１）からなる層である前記[１]〜[３]、[８]、[９]〜[１１]、および[１６]のいずれかに記載の半導体積層構造。
【００３０】
[１８]  前記基板がＳｉ基板である前記[１]〜[１７]のいずれかに記載の半導体積層構造。
【００３１】
[１９]  前記[１]〜[３]、[８]、[９]〜[１１]、および[１６]のいずれかに記載の半導体積層構造を用いたＨＥＭT素子。
【００３２】
[２０]  前記[４]〜[８]、および[１２]〜[１６]のいずれかに記載の半導体積層構造を用いた発光素子。
【図面の簡単な説明】
【００３３】
【図１】本発明実施例１の半導体積層構造の概念図である。
【図２】本発明実施例２の半導体積層構造の概念図である。
【図３】本発明の半導体積層構造を有するウェーハの反り量を示す図である。
【図４】本発明の実施例１および実施例２の反り量を示す図である。
【図５】本発明の実施例１および実施例２の反り量を示す図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。
【００３５】
図１は本発明実施例１の半導体積層構造の概念図である。なお、図示の都合上、図１における各層の厚みの比率は実際の比率を反映していない。図１に示す半導体積層構造１は、Ｓｉ基板２の上に、バッファ層としてＡｌＮ層３およびＡｌＧａＮ層４を形成し、次に歪超格子層５、さらにデバイス層としてＧａＮ層６およびＡｌｘＧａ１−ＸＮ層７を順次積層したものである。この半導体積層構造１は、基板上２に、バッファ層３および４、歪超格子層５、さらにデバイス層６および７を順次エピタキシャル成長させることにより形成されるので、当該半導体積層構造は半導体エピタキシャル基板（あるいは半導体エピ基板）と称する場合がある。
【００３６】
本半導体積層構造に、たとえば、ソース電極、ゲート電極、およびドレイン電極を形成することにより、ＨＥＭＴ素子を形成することができる。
【００３７】
基板は、その上に形成するバッファ層、歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、基板としては、シリコン、ゲルマニウム、サファイア、炭化ケイ素、酸化物(ＺｎＯ、ＬｉＡｌＯ２，ＬｉＧａＯ２，ＭｇＡｌ２Ｏ４，（ＬａＳｒ）（ＡｌＴａ）Ｏ３，ＮｄＧａＯ３，ＭｇＯなど)、Ｓｉ-Ｇｅ合金、周期律表の第３族−第５族化合物(ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮ、ＡｌＩｎＮ)、ホウ化物(ＺｒＢ２など)、などを用いることができる。ただし、室温〜１２００℃における前記基板の熱膨張係数が基板上に形成するＡｌＸＧａ１−ＸＮからなる膜の熱膨張係数より小さいことが好ましく、なかでもＳｉ基板が品質およびコストの点で好ましく、Ｓｉ基板の厚みとしては０．４２〜１．００ｍｍが好適である。
【００３８】
バッファ層は、その上に形成する歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて、様々な第３族窒化物半導体からなる単一層または複数層から形成される。本発明では、バッファ層はＡｌＸＧａ１−ＸＮからなり、Ｘ≧０．２の１層または２層からなり，合計の厚みとして３０〜５００ｎｍが好ましい。このバッファ層は、例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。歪や転位密度ができるだけ少ない膜構造とすることが好ましく、後に形成される膜の品質に影響するため、転位密度は１×１０１１／ｃｍ３以下に形成することが好ましい。
【００３９】
バッファ層の次に歪超格子層が形成される。歪超格子層は一方のＡｌＸ１Ｇa１−Ｘ１Ｎと他方のＡｌＸ２Ｇa１−Ｘ２Nの組み合わせ（対）を交互に繰り返した層であり、一方の厚みが２ｎｍ〜１０ｎｍ，他方の厚みが５ｎｍ〜５０ｎｍであり、この歪超格子層の対組成が、０．９≦Ｘ１≦１．０、Ｘ２＋０．６５≦Ｘ１≦Ｘ２＋０．７５、そしてこの対を２０〜２００周期繰り返すことが好ましい。歪超格子層の合計の厚みとしては、１．０μｍ〜６．０μｍが特に好ましい。上記対の組成差は、各歪超格子層の臨界膜厚の関係から選択される。すなわち、各歪超格子層の厚みを大きくする場合は対の組成差は大きくないことが好ましい。さらに、歪超格子層の厚み（ｔＳＬ）と基板（ｔＳＵＢ）との厚みの比（ｔＳＬ／ｔＳＵＢ）が、０．００１〜０．０１４であることが好ましい。歪超格子層も例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。
【００４０】
なお、歪超格子層の代わりに膜成長方向に連続または不連続に組成が変化する組成傾斜層でもよい。組成傾斜層を用いた本発明実施例２の半導体積層構造の概念図を図２に示す。この組成傾斜層はＡｌＸ３Ｇa１−Ｘ３Nなる組成であり、膜厚１０ｎｍ〜１００ｎｍ毎にＸ３が階段状に変化して膜成長方向に小さくなり、合計の膜厚は０．７μｍ〜２．５μｍが好ましく、１．５μｍ〜２．５μｍがより好ましい。そして、組成傾斜層の厚み（ｔＣＧ）と基板（ｔＳＵＢ）の厚みの（比ｔＣＧ／ｔＳＵＢ）が、０．０００７〜０．００６０が好ましい。なお、組成傾斜層も例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。
【００４１】
前記歪格子層または組成傾斜層に引続きデバイス層を形成する。例えば本発明の半導体積層構造をＨＥＭT素子に利用する場合は、このデバイス層はチャネル層が厚み０．２μｍ〜５．０μｍのＡｌＸ４Ｇａ１−Ｘ４Ｎ（０≦Ｘ４≦０．１）からなるチャネル層とＡｌＸ５Ｇａ１−Ｘ５Ｎ（０＜Ｘ５＜１）からなるバリア層からなる。ここで、チャネル層とバリア層との組成差は、Ｘ４＋０．２≦Ｘ５≦Ｘ４＋０．４、を満たすことが好ましい。チャネル層はＧａＮ（Ｘ４＝０）であることが特に好ましい。チャネル層の厚みは０．２μｍ〜５．０μｍであることが好ましく、バリア層は１０〜１００ｎｍであることが好ましい。チャネル層とバリア層の界面近傍に電子供給層が形成される。このデバイス層も例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。
【００４２】
上記のように、本発明の半導体積層構造は、基板上にバッファ層、歪超格子層、チャネル層、およびバリア層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、歪超格子層の膜厚（ｔＳＬ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＳＬ／ｔＴＯＴＡＬ≦０．９０、または０．７５≦ｔＳＬ／ｔＳＬ＋ｔＣＨ≦０．９０、であることが好ましく、この関係により本半導体積層構造の反りを小さくすることができる。そして、本半導体積層構造にソース、ゲート、およびドレインの電極を設けて、ＨＥＭＴ素子を作製することができる。
【００４３】
また同様に、本発明の半導体積層構造は、基板上にバッファ層、組成傾斜層、チャネル層、およびバリア層なるＡｌＧａＮ系半導体層を順次設けた半導体積層構造であって、組成傾斜層のＡｌ組成が膜成長方向に減少し、組成傾斜層の膜厚（ｔＣＧ）、チャネル層の膜厚（ｔＣＨ）、および半導体層の総厚（ｔＴＯＴＡＬ）との関係が、０．７５≦ｔＣＧ／ｔＴＯＴＡＬ≦０．９０、または０．７５≦ｔＣＧ／ｔＣＧ＋ｔＣＨ≦０．９０、であることが好ましく、この関係により本半導体積層構造の反りを小さくすることができる。そして本半導体積層構造にソース、ゲート、およびドレインの電極を設けて、ＨＥＭＴ素子を作製することができる。
【００４４】
一方、本発明の半導体積層構造において、基板上にバッファ層、歪超格子層あるいは組成傾斜層を設けた後、チャネル層とバリア層との代わりに、発光層を設けて、反りの小さい発光素子用の半導体積層構造を作製することができる。この場合、発光層は第１の導電型半導体層、活性層、および第１の導電型と反対の第２の導電型半導体層からなる。例えば、膜厚０．１μｍ〜１．０μｍのｎ型半導体層、膜厚２nm〜２０nmの活性層、および膜厚０．１μｍ〜１．０μｍのｐ型半導体層を順次形成する。そして、好適にはｎ型半導体層およびｐ型半導体層としてＧａＮ、活性層としてＩｎＧａＮを用いることができる。この後、発光層上にカソード電極およびアノード電極を設ける、あるいは一方の電極を基板の他方の面（積層膜とは反対）に形成して発光素子を作製することができる。
【実施例】
【００４５】
（実施例１：歪超格子層を用いた半導体積層構造）
本実施例においては、上述の実施形態に係る半導体積層構造を作製してウェーハの反りを測定した。まず、４インチ径の厚み５２５μｍの（１１１）面シリコン（Ｓｉ）単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、キャリアガスあるいは反応ガスとして、少なくともＨ２、Ｎ２、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、およびＮＨ３が、反応管内に供給可能とされている。キャリアガスとして水素を流量２０ＳＬＭ及び窒素を流量１０ＳＬＭで流しながら、反応管内の圧力を１００Ｔｏｒｒに保ちつつ、基板を１２１０℃まで昇温した後、１０分間保持し、基板のサーマルクリーニングを実施した。
【００４６】
その後、基板温度を下げて１０３０℃に保ちつつ、ＴＭＡとそのキャリアガスである水素を供給するとともに、ＮＨ３とそのキャリアガスである水素とを供給することにより、バッファ層として膜厚１００ｎｍのＡｌＮ層を最初に形成した。供給反応ガスのモル比、すなわち、第５族ガス／第３族ガス（ＮＨ３／ＴＭＡ）の比は５６００とし、反応管内の圧力は１００Ｔｏｒｒとした。
【００４７】
そして基板温度を１１３０℃にし、供給する反応ガスモル比（第５族ガス／第３族ガス）を４，０００にして膜厚４０ｎｍのＡｌ０．３０Ｇａ０．７０Ｎを形成した。以上により、ＡｌＮ層およびＡｌ０．３Ｇａ０．７Ｎからなるバッファ層を形成した。
【００４８】
次に、基板温度を１１３０℃に維持したまま、歪超格子層を形成した。バッファ層同様に供給ガスとしてＴＭＡ、ＴＭＧ、およびＮＨ３の供給量を調整して、ＡｌＮとＡｌ０．２６Ｇａ０．７４Ｎをそれぞれ６ｎｍ、１５ｎｍの膜厚で交互に積層し、この一対を５０周期、１６０周期、２００周期の３種類を形成した。
【００４９】
さらに、基板温度を１１３０℃維持したまま、圧力を１００Ｔｏｒｒ、供給する反応ガスモル比（第５族ガス／第３族ガス）が２８００となるように供給して、チャネル層として膜厚０〜２．１３μｍ（膜厚６種類）のＧａＮ層を形成した。
【００５０】
チャネル層としてのＧａＮ層の形成後、基板温度を１１３０℃維持したまま、供給する反応ガスモル比（第５族ガス／第３族ガス）を歪超格子層と同じように供給して、Ａｌ０．２６Ｇａ０．７４Ｎなるバリア層を膜厚２５ｎｍ形成した。以上により、半導体積層構造（実施例１）を得た。
【００５１】
上記のように、歪超格子層の合計膜厚（周期数）およびチャネル層の膜厚をそれぞれ変えて、半導体積層構造の反り量を測定した。その結果を表１に示す。半導体積層構造の反り量の測定は図３のように行い、基板のオリフラ方向とこれに直角方向の平均とした。
【００５２】
【表１】
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【００５３】
（実施例２：組成傾斜層を用いた半導体積層構造）
本実施例においては、実施例１の歪超格子層に代えて、組成傾斜層を形成した。組成傾斜層としてＡｌＸ３Ｇa１−Ｘ３Nなる層は、基板温度を１１３０℃に維持し、圧力を１００Ｔｏｒｒ、供給する反応ガスモル比（第５族ガス／第３族ガス）を５６００から２８００へと階段状に減少させながら、Ａｌ組成比のＸ３を１から０へと減少させ、膜厚２．１μｍの組成傾斜層を形成した。膜厚５０ｎｍ毎の階段状にＡｌ組成を減少させた。またこの組成傾斜層下地のバッファ層としてＡｌＮ層１４０ｎｍを基板温度１１３０℃で形成し、チャネル層としてＧａＮ層を膜厚０〜１．７μｍの６種類を形成すること以外は、基板含めて実施例１と同様の膜形成条件で半導体積層構造を形成した。
【００５４】
上記のように、チャネル層の膜厚を変えて半導体積層構造の反り量を測定した。その結果を表２に示す。
【００５５】
【表２】
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【００５６】
表１および表２の結果に基づき、歪超格子層の膜厚（ｔＳＬ）の半導体層の総厚（ｔＴＯＴＡＬ）に対する比、および、組成傾斜層の膜厚（ｔＣＧ）の半導体層の総厚（ｔＴＯＴＡＬ）に対する比と反り量との関係を図４に示す。
【００５７】
表１および表２の結果に基づき、歪超格子層の膜厚（ｔＳＬ）の、歪超格子層の膜厚（ｔＳＬ）とチャネル層（ｔＣＨ）の膜厚との合計に対する比、および組成傾斜層の膜厚（ｔＣＧ）の、組成傾斜層の膜厚（ｔＣＧ）とチャネル層（ｔＣＨ）の膜厚との合計に対する比を求め、これらの比と反り量との関係を図５に示す。
【００５８】
図４より、０．７５≦ｔＳＬ／ｔＴＯＴＡＬ≦０．９０、０．７５≦ｔＣＧ／ｔＴＯＴＡＬ≦０．９０の場合に反り量が小さくなることが分かる。一方、図５より、０．７５≦ｔＳＬ／（ｔＳＬ＋ｔＣＨ）≦０．９０、０．７５≦ｔＣＧ／（ｔＣＧ＋ｔＣＨ）≦０．９０の場合に反り量が小さくなることが分かる。すなわち、歪超格子層あるいは組成傾斜層がその上に形成するデバイス層に対して相対的に膜厚が大きいと反りが小さいことが分かる。
【００５９】
次に、表１に記載の実施例１−12、１−13、および１−14の半導体エピタキシャル基板を用いてＨＥＭＴ素子を試作し、ストレス印加前後でのしきい値電圧の変化を調べた。作製した素子寸法は、ゲート長が１．５μm、ゲート幅が２００μm、ソース‐ドレイン間隔が９．５μm、ゲート‐ドレイン間隔が４．０μmである。ゲート電極にはPb(40nm)/Ti(20nm)/Au(60nm)を用いた。ソース電極およびドレイン電極にはTi(15nm)/Al(80nm)/Ni(12nm)/Au(40nm)を用いた。ストレスの印加条件は、ソース‐ゲート電極間に−１０Vの一定電圧を印加し、ソース‐ドレイン間には５Vから４０Vの電圧を５Vステップで印加し各状態を６００秒間保持し、ストレスを印加した。ストレス印加前後でのしきい値電圧（Ｖｔｈ）および相互コンダクタンス（ｇｍ）の変化を表３に示す。各しきい値電圧および相互コンダクタンスの値はそれぞれ５個の素子の平均値を示す。
【００６０】
【表３】
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【００６１】
反り量の大きい実施例１−12と実施例１−14のエピタキシャル基板では、ストレス印加前後でしきい値電圧および相互コンダクタンスが変動する。一方、反り量が他の実施例より小さな実施例１−13のエピタキシャル基板では、ストレス印加前後でのしきい値電圧および相互コンダクタンスの変化はない。
【００６２】
なお、実施例２の膜厚２．１μｍの組成傾斜層の代わりに膜厚１．１μｍの組成傾斜層とした場合の半導体積層構造の反り量は、図４および図５における歪超格子層の反り量の曲線と近似しており、総膜厚１．０５μｍの歪超格子層の場合の反り量に対して±１０μｍ以下の差異であった。
【００６３】
実施例１および実施例２では、４インチ径の厚み５２５μｍの（１１１）面Ｓｉ単結晶を基板に用いたが、同じ４インチ径で厚みを９００μｍの（１１１）面Ｓｉ単結晶を基板とし、歪超格子層を用いた半導体積層構造の反りを調べた。厚み５２５μｍのＳｉ単結晶基板に比べて相対的に反りは小さくなったが、歪超格子層の膜厚の半導体層の総厚（ｔＴＯＴＡＬに対する比、さらに、歪超格子層の膜厚の、歪超格子層の膜厚とチャネル層の膜厚との合計に対する比、が実施例１と同様の関係であると反りが小さく、したがって歪超格子層の膜厚の基板の厚みに対する比も実施例１と同様に０．００１〜０．０１４であるとよいことが分かった。
【産業上の利用可能性】
【００６４】
本発明の半導体積層構造は、電界効果トランジスタ（ＦＥＴ、ＨＥＭＴ）あるいは発光素子等の半導体素子に用いられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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