(57)【要約】      （修正有）【課題】制御処理の効率化と回路規模低減を両立する信号処理システムを提供する。【解決手段】それぞれが信号処理を行う、縦続に接続されている複数の被制御ブロックのうちの先頭の被制御ブロックは、複数の被制御ブロックでの信号処理に用いられる複数の制御値が記述されるＷｒｉｔｅデータ１０２０を入力し、入力したＷｒｉｔｅデータ１０２０から当該被制御ブロックでの信号処理に用いられる制御値を取得し、入力したＷｒｉｔｅデータ１０２０を次段の被制御ブロックに出力する。先頭以外の被制御ブロックは、前段の被制御ブロックからＷｒｉｔｅデータ１０２０を入力し、入力したＷｒｉｔｅデータ１０２０から当該被制御ブロックでの信号処理に用いられる制御値を取得し、入力したＷｒｉｔｅデータ１０２０を次段の被制御ブロックに出力する。【選択図】図２
2014186433.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが信号処理を行う複数の信号処理装置が縦続に接続されている信号処理システムであって、
前記複数の信号処理装置のうちの先頭の信号処理装置は、
前記複数の信号処理装置での信号処理に用いられる複数の制御値が記述された制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力し、
前記複数の信号処理装置のうちの先頭以外の信号処理装置は、
前段の信号処理装置から前記制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力することを特徴とする信号処理システム。
【請求項２】
各信号処理装置は、
信号処理の対象となる処理対象信号と、前記処理対象信号の入力タイミングを通知する入力タイミング通知信号とを入力しており、
前記入力タイミング通知信号が有効値となった際に、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得することを特徴とする請求項１に記載の信号処理システム。
【請求項３】
各信号処理装置は、
映像信号に対する信号処理を行う信号処理装置であって、
前記処理対象信号として、映像信号を入力することを特徴とする請求項２に記載の信号処理システム。
【請求項４】
前記信号処理システムは、
前記制御値データの出力元のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）とともに、映像信号処理ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に含まれていることを特徴とする請求項３に記載の信号処理システム。
【請求項５】
それぞれが信号処理を行う、縦続に接続されている複数の信号処理装置のうちの先頭の信号処理装置が、
前記複数の信号処理装置での信号処理に用いられる複数の制御値が記述された制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力し、
前記複数の信号処理装置のうちの先頭以外の信号処理装置が、
前段の信号処理装置から前記制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理システムに関する。
本発明は、特に、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）上に構成された信号処理システムに関する。
【背景技術】
【０００２】
ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）等の回路システムでは、一般的にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のプロセッサを１つ以上備え、同プロセッサは複数の被制御ブロックにアクセスすることで制御を行う。
このような構成を取ることで、システム全体の状態を一箇所で管理・制御することが可能となるという利点がある。
しかし、近年のＬＳＩの大規模化により、プロセッサによる回路ブロック制御の負荷増大が問題となっている。
そこで、被制御ブロックを制御する処理の高速化を、制御処理の柔軟性、拡張性を損なわずに実現する従来技術として、例えば特許文献１に記載されるように、各被制御ブロックを制御するための実行制御回路を備え、実行制御回路に、各被制御ブロックから通知されるステータス情報を元に高速処理するか否かを判定させ、高速処理時には対応する次の制御を実行させるという手法が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開ＷＯ２０１１−１４８９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１の実行制御回路は、制御処理の柔軟性、拡張性を損なわないために、内部に実行制御用プロセッサ、メモリ、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）バッファ等を搭載する必要があるため、回路規模が増大してしまうという課題がある。
【０００５】
本発明は、上記の課題を解決することを主な目的としており、制御処理の効率化と回路規模低減を両立する信号処理システムを提供することを主な目的する。
【課題を解決するための手段】
【０００６】
本発明に係る信号処理システムは、
それぞれが信号処理を行う複数の信号処理装置が縦続に接続されている信号処理システムであって、
前記複数の信号処理装置のうちの先頭の信号処理装置は、
前記複数の信号処理装置での信号処理に用いられる複数の制御値が記述された制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力し、
前記複数の信号処理装置のうちの先頭以外の信号処理装置は、
前段の信号処理装置から前記制御値データを入力し、入力した前記制御値データから当該信号処理装置での信号処理に用いられる制御値を取得し、入力した前記制御値データを次段の信号処理装置に出力することを特徴とする。
【発明の効果】
【０００７】
本発明では、複数の信号処理装置への複数の制御値が記述された制御値データを複数の信号処理装置の間で転送させ、各信号処理装置は当該信号処理装置で用いる制御値を制御値データから取得する。
信号処理装置を制御するプロセッサは、先頭の信号処理装置に制御値データを出力すればよく、信号処理装置ごとに制御値を出力する必要がなく、信号処理装置に対する制御処理を効率化することでき、また、実行制御回路の搭載が不要なので、回路規模増大を防ぐことができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る映像信号処理ＬＳＩの構成例を示す図。
【図２】実施の形態１に係る被制御ブロックの構成例を示す図。
【発明を実施するための形態】
【０００９】
実施の形態１．
本実施の形態では、複数の被制御ブロックにより映像信号がパイプライン処理され、処理対象の映像のライン単位・フレーム単位で各被制御ブロックを制御する映像信号処理ＬＳＩであって、被制御ブロックを制御する処理の高速化と回路規模低減を両立する映像信号処理ＬＳＩを説明する。
より具体的には、被制御ブロック間で映像信号と共に制御値も直接受け渡すことで、プロセッサによる制御処理を無くし、また実行制御回路の搭載を不要可能な映像信号処理ＬＳＩを説明する。
そして、本実施の形態によれば、プロセッサによる制御負荷を低減し、プロセッサを高速化することが可能となる。
また、実行制御回路の搭載を不要とすることで、回路規模増大を防ぐことができる。
【００１０】
図１は、本実施の形態に係る映像信号処理ＬＳＩ（００１０）の構成例を示す。
【００１１】
「構成の説明」
映像信号処理ＬＳＩ（００１０）には、入力映像信号Ａ、Ｂ（００７０ａ、００７０ｂ）と、出力映像信号（００８０）が入出力される。
これらの映像信号は、画素データ信号、垂直同期信号、水平同期信号、画素データイネーブル信号等の信号群にて構成される。
なお、映像信号処理ＬＳＩ（００１０）には、図１では映像信号のみを入出力として図示しているが、実際には他の信号（ＣＰＵに外部からアクセスするための信号等）も入出力される。
入力映像信号Ａ、Ｂ（００７０ａ、００７０ｂ）に含まれる入力映像データ信号は、信号処理の対象となる信号であり、処理対象信号の例に相当する。
なお、入力映像データ信号は後述する。
【００１２】
被制御ブロック＃Ａ０〜＃Ａ１（００４０ａ、００４１ａ）、被制御ブロック＃Ｂ０〜＃Ｂ１（００４０ｂ、００４１ｂ）、被制御ブロック＃２（００４２）は、映像信号を処理する機能を持つブロックである。
各被制御ブロックは、縦続に接続されている。
各被制御ブロックは、内部に制御レジスタ（００５０ａ、００５１ａ、００５０ｂ、００５１ｂ、００５２）と、信号処理ブロック（００６０ａ、００６１ａ、００６０ｂ、００６１ｂ、００６２）を有する。
各信号処理ブロックは、映像信号処理をパイプライン処理するように接続されている。
各信号処理ブロックは、映像信号を処理するための回路、素子等で構成されている。
各制御レジスタは、初段の被制御ブロック（被制御ブロック＃Ａ（００５０ａ）と被制御ブロック＃Ｂ（００５０ｂ））のものについてはアドレスデコーダからＷｒｉｔｅデータ（００９０）を受け取るが、その他の被制御ブロックのものについては前段の被制御ブロックから制御値を受け取る。
各被制御ブロックは、それぞれ映像信号の信号処理を行い、信号処理装置の例に相当する。
そして、被制御ブロック＃Ａ０〜＃Ａ１（００４０ａ、００４１ａ）、被制御ブロック＃Ｂ０〜＃Ｂ１（００４０ｂ、００４１ｂ）、被制御ブロック＃２（００４２）の集合が信号処理システムの例に相当する。
【００１３】
ＣＰＵ（００２０）は、被制御ブロック群を制御するための回路ブロックであり、アドレスデコーダ（０３００）に接続されている。
ＣＰＵ（００２０）は、アドレスデコーダ（０３００）を介してＷｒｉｔｅデータ（００９０）を被制御ブロック＃Ａ０（００４０ａ）及び被制御ブロック＃Ｂ０（００４０ｂ）に出力する。
Ｗｒｉｔｅデータ（００９０）は、複数の被制御ブロックでの信号処理に用いられる複数の制御値が記述されたデータである。
つまり、Ｗｒｉｔｅデータ（００９０）は、被制御ブロック＃Ａ０〜＃Ａ１（００４０ａ、００４１ａ）、被制御ブロック＃Ｂ０〜＃Ｂ１（００４０ｂ、００４１ｂ）、被制御ブロック＃２（００４２）の各々の信号処理に用いられる制御値が記述されたデータであり、制御値データの例に相当する。
【００１４】
「動作の説明」
図１を用いて、映像信号処理ＬＳＩ（００１０）の動作について詳細に説明する。
【００１５】
ＣＰＵ（００２０）は、アドレスデコーダ（００３０）を介して、映像信号処理の初段のブロック（被制御ブロック＃Ａ（００４０ａ）と被制御ブロック＃Ｂ（００４０ｂ））が持つ制御レジスタ＃Ａ０（００５０ａ）、制御レジスタ＃Ｂ０（００５０ｂ）へＷｒｉｔｅデータ（００９０）を書き込む。
【００１６】
アドレスデコーダ（００３０）は、ＣＰＵ（００２０）から別途入力されるアドレス信号（図１では記載を省略している）を元に、被制御ブロック＃Ａ（００５０ａ）または被制御ブロック＃Ｂ（００５０ｂ）のどちらかにイネーブル信号（図１では記載を省略している）を出力することで、どちらの制御レジスタに書き込むのかを制御する。
【００１７】
被制御ブロック＃Ａ０（００４０ａ）は、制御レジスタ＃Ａ０（００５０ａ）と信号処理ブロック＃Ａ０（００６０ａ）を有する。
信号処理ブロック＃Ａ０（００６０ａ）は、入力映像信号Ａ（００７０Ａ）を信号処理し、後段の被制御ブロックへ出力する。
上記信号処理は、制御レジスタ＃Ａ０（００５０ａ）に保持されている制御値を参照し実行される。
制御値とは、例えば入力映像信号Ａ（００７０ａ）の画面解像度等の情報や、信号処理の条件を指定するパラメータ等を意味する。
被制御ブロック＃Ａ０（００４０ａ）では、Ｗｒｉｔｅデータ（００９０）のうち、被制御ブロック＃Ａ０（００４０ａ）の信号処理に用いられる制御値を抽出し、抽出した制御値を参照して信号処理を行う。
また、Ｗｒｉｔｅデータ（００９０）には次段以降の被制御ブロック用の制御値が含まれるので、被制御ブロック＃Ａ０（００４０ａ）はＷｒｉｔｅデータ（００９０）を次段の被制御ブロック＃Ａ１（００４１ａ）に出力する。
【００１８】
被制御ブロック＃Ａ１（００４１ａ）は、同様に制御レジスタ＃Ａ１（００５１ａ）、信号処理ブロック＃Ａ１（００６１ａ）を有する。
ここで、制御レジスタ＃Ａ１（００５１ａ）は、初段の被制御ブロック＃Ａ０（００４０ａ）からＷｒｉｔｅデータ（００９０）を受け取り、被制御ブロック＃Ａ０（００４０ａ）の信号処理用の制御値を抽出するとともに、Ｗｒｉｔｅデータ（００９０）を後段の被制御ブロックへ出力する。
入力映像信号Ｂ（００７０ｂ）を処理するブロックである被制御ブロック＃Ｂ０〜Ｂ１（００４０ｂ、００４１ｂ）についても同様であり、制御値と映像信号を受け渡してパイプライン処理する。
【００１９】
被制御ブロック＃２は、被制御ブロック＃Ａ１、＃Ｂ１からの映像信号を受け取り、信号処理を行う。
被制御ブロック＃２は、被制御ブロック＃Ａ１（００４１ａ）からのＷｒｉｔｅデータ（００９０）及び被制御ブロック＃Ｂ１（００４１ｂ）からのＷｒｉｔｅデータ（００９０）のどちらを用いてもよい。
【００２０】
最終的に、複数の被制御ブロックによる信号処理結果が、出力映像信号（００８０）として出力される。
なお、図１では、入力映像が２チャネル、出力映像が１チャネルである例を示しているが、入出力映像チャネル数をこれに限定するものではない。
また、映像信号処理ＬＳＩ（１０１０）に搭載する被制御ブロックの段数等も図１の構成例に限定するものではない。
【００２１】
このように、制御値を取得する基本方針として、初段の被制御ブロックはＣＰＵ（００２０）からＷｒｉｔｅされる制御値を使用し、次段以降の被制御ブロックは前段の被制御ブロックから渡される制御値を使用することで、ＣＰＵ（００２０）が次段以降の被制御ブロックにレジスタアクセスすることを不要とし、ＣＰＵ負荷を削減する。
【００２２】
図２に、例として被制御ブロック＃Ａ０（００４０ａ）の内部構成のブロック図を示す。
【００２３】
被制御ブロック＃ａ０（１０１０）には、Ｗｒｉｔｅデータ（１０２０）、入力映像同期信号（１０３０）、入力映像データ信号（１０４０）が入力される。
入力映像同期信号（１０３０）と、入力映像データ信号（１０４０）は、図１の入力映像信号Ａ（００７０ａ）に対応している。
入力映像同期信号（１０３０）は、処理対象信号である入力映像データ信号（１０４０）の入力タイミングを通知する信号であり、入力タイミング通知信号の例に相当する。
【００２４】
Ｗｒｉｔｅ要求取得ブロック（１０５０）は、図１のアドレスデコーダ（００３０）から渡されるイネーブル信号（図２では記載を省略している）を受け取った際に、Ｗｒｉｔｅデータ（１０２０）を取り込み、保持する。
保持されたＷｒｉｔｅデータ（１０２０）は、入力映像同期信号（１０３０）が有効となった際に、セレクタ（１０６０）により選択され、制御レジスタ＃Ａ０（１０７０）に格納される。
次段へ受け渡す制御値（１０８０）は、制御レジスタ＃Ａ０（１０７０）に保持されている制御値である。
なお、入力映像同期信号（１０３０）が有効でないときには、セレクタ（１０６０）により次段へ受け渡す制御値（１０８０）が選択されるため、制御レジスタ＃Ａ０（１０７０）の値は更新されず維持される。
【００２５】
図２では、例として、制御レジスタ＃Ａ０（１０７０）は、解像度設定レジスタ（１０２０）と、フィルタＯＮ／ＯＦＦ設定レジスタ（１１３０）と、後段ブロック制御値保持用レジスタ（１０４０）の３つにて構成している。
また、映像信号処理ブロックとして、ＹＵＶ４４４−＞ＹＵＶ４２２変換処理ブロック（１０９０）を有している。
ＹＵＶ４４４−＞ＹＵＶ４２２変換処理ブロック（１０９０）は、解像度設定レジスタ（１０２０）と、フィルタＯＮ／ＯＦＦ設定レジスタ（１１３０）の値を元に、変換処理を実行する。
後段ブロック制御値保持用レジスタ（１０４０）は、被制御ブロック＃Ａ０（１０１０）では使用しないが、後段以降の被制御ブロックにて使用する制御値を保持するためのレジスタである。
【００２６】
図２における被制御ブロックの内部構成の説明では、例として被制御ブロック＃Ａ０（００４０ａ）を用いたが、その他の被制御ブロックの内部についても同様に構成される。
ただし、Ｗｒｉｔｅデータ（１０２０）が、アドレスデコーダ（００３０）からの入力ではなく、前段の被制御ブロックからの入力である場合には、Ｗｒｉｔｅ要求取得ブロック（１０５０）は使用せず、直接セレクタ（１０６０）にＷｒｉｔｅデータ（１０６０）が入力される。
【００２７】
「実施の形態における効果」
以上のような構成を取ることで、次段以降の被制御ブロックにはＣＰＵによる制御レジスタアクセスが不要となり、制御レジスタへのアクセスにかかるＣＰＵ負荷を低減することができる。
【００２８】
以上、本実施の形態では、ＣＰＵは映像信号処理の初段の被制御ブロックのみレジスタアクセスし、次段以降の被制御ブロックは前段の被制御ブロックからの制御値を受け取り用いる映像信号処理ＬＳＩを説明した。
【００２９】
また、本実施の形態では、映像同期信号が有効となったタイミングにて制御値を取り込むことで、処理する映像信号のフレーム単位・ライン単位で制御値を更新可能とするアクセス制御回路を説明した。
【００３０】
なお、以上では、ＬＳＩ内に複数の被制御ブロックが縦続に接続されている構成を説明したが、本発明は、複数の信号処理装置が縦続に接続されているシステムであれば適用可能であり、ＬＳＩ内に配置されているシステムに限らない。
【符号の説明】
【００３１】
００１０  映像信号処理ＬＳＩ、００２０  ＣＰＵ、００３０  アドレスデコーダ、００４０  被制御ブロック、００４１  被制御ブロック、００４２  被制御ブロック、００５０  制御レジスタ、００５１  制御レジスタ、００５２  制御レジスタ、００６０  信号処理ブロック、００６１  信号処理ブロック、００６２  信号処理ブロック、００７０  入力映像信号、００８０  出力映像信号、１０１０  被制御ブロック、１０２０  Ｗｒｉｔｅデータ、１０３０  入力映像同期信号、１０４０  入力映像データ信号、１０５０  Ｗｒｉｔｅ要求取得ブロック、１０６０  セレクタ、１０７０  制御レジスタ、１０８０  次段へ受け渡す制御値、１０９０  ＹＵＶ４４４−＞ＹＵＶ４２２変換処理ブロック、１１００  出力映像同期信号、１１１０  出力映像データ信号、１１２０  解像度設定レジスタ、１１３０  フィルタＯＮ／ＯＦＦ設定レジスタ、１１４０  後段ブロック制御値保持用レジスタ。
【図１】
2014186433.tif 000003
【図２】
2014186433.tif 000004