(57)【要約】【課題】絶縁領域を含むアイソレータ全体の占有面積を増加することなく沿面絶縁耐圧を向上することが必要とされている。【解決手段】半導体集積回路１０は、第１電圧で動作する第１電圧動作回路３０と、第１電圧と異なる第２電圧で動作する第２電圧動作回路４０と、第１電圧動作回路３０及び第２電圧動作回路４０を互いに絶縁する絶縁体１８乃至２２とを具備する。絶縁体２０乃至２２に複数の凹凸パターン２５が形成される。【選択図】図６
2014022600.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧で動作する第１回路と、
前記第１電圧と異なる第２電圧で動作する第２回路と、
前記第１回路及び前記第２回路を互いに絶縁する絶縁体と
を具備し、
前記絶縁体に複数の凹凸パターンが形成される
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記絶縁体は絶縁膜を含み、
前記第１回路は、
第１絶縁素子と、
前記第１絶縁素子に接続された第１パッドと
を備え、
前記第２回路は、前記絶縁膜を介して前記第１絶縁素子と向かい合うように設けられた第２絶縁素子を備え、
前記第１絶縁素子及び前記第２絶縁素子は、キャパシタ又はトランスを形成する一対の極板又はインダクタであり、
前記複数の凹凸パターンは、前記第１絶縁素子及び前記第２絶縁素子の対向方向に見て前記第１パッドと前記第２絶縁素子とを結ぶ線分と交差するように、前記絶縁膜に形成される
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路であって、
前記複数の凹凸パターンは、閉じたループを形成し、
前記対向方向に見て、前記第２絶縁素子は前記閉じたループの内側及び外側の一方に配置され、前記第１パッドは前記内側及び前記外側の他方に配置される
半導体集積回路。
【請求項４】
請求項２又は３に記載の半導体集積回路であって、
前記第１絶縁素子は、前記絶縁膜の下に配置され、
前記第２絶縁素子は、前記絶縁膜の上に配置され、
前記複数の凹凸パターンは、前記絶縁膜の上面に形成された複数の溝パターンであり、
前記複数の溝パターンの溝深さは、前記第２絶縁素子から遠いほど大きい
半導体集積回路。
【請求項５】
請求項２に記載の半導体集積回路であって、
前記対向方向に見て、前記第１回路は前記複数の凹凸パターンと重ならない
半導体集積回路。
【請求項６】
第１絶縁素子と、
前記第１絶縁素子の上に形成された絶縁膜と、
前記第１絶縁素子と対向するように前記絶縁膜の上に形成された第２絶縁素子と、
前記絶縁膜の上に形成された第１パッドと
を具備し、
前記第１パッドは前記第１絶縁素子に接続され、
前記第１絶縁素子及び前記第２絶縁素子は、動作電圧が異なる回路間で信号を伝達するトランス又はキャパシタを形成する一対のインダクタ又は極板であり、
前記絶縁膜の上面の前記第１パッドと前記第２絶縁素子との間の領域に、複数の溝パターンが形成され、
前記複数の溝パターンは、前記第１パッドと前記第２絶縁素子とを結ぶ線分と交差する
半導体チップ。
【請求項７】
第１電圧で動作する第１回路を形成することと、
前記第１電圧と異なる第２電圧で動作する第２回路を形成することと、
前記第１回路及び前記第２回路を互いに絶縁する絶縁体を形成することと、
前記絶縁体に複数の凹凸パターンを形成することと
を具備する
半導体集積回路の製造方法。
【請求項８】
請求項７に記載の半導体集積回路の製造方法であって、
前記絶縁体を形成することは、絶縁膜を形成することを含み、
前記第１回路を形成することは、
第１絶縁素子を形成することと、
前記第１絶縁素子に接続される第１パッドを形成することと
を含み、
前記第２回路を形成することは、前記第１絶縁素子と対向するように前記絶縁膜の上に第２絶縁素子を形成することを含み、
前記第１絶縁素子及び前記第２絶縁素子は、キャパシタ又はトランスを形成する一対の極板又はインダクタであり、
前記複数の凹凸パターンを形成することは、
前記第１絶縁素子及び前記第２絶縁素子の対向方向に見て前記第１パッドと前記第２絶縁素子とを結ぶ線分と交差するように、複数の溝パターンを前記絶縁膜の上面に形成することと、
前記複数の溝パターンの溝深さが前記第２絶縁素子から遠いほど大きくなるように、前記複数の溝パターンのうち前記第２絶縁素子から遠い部分を掘り下げることと
を含む
半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、例えば、動作電圧が大きく異なる回路間でデータ通信を行うためのアイソレータ素子を備えた半導体集積回路に好適に利用できる。
【背景技術】
【０００２】
電圧レベルが大きく異なる回路間でデータ通信を行うアイソレータでは、絶縁素子間の絶縁膜内部を介した耐圧と絶縁膜の表面を介した耐圧（沿面絶縁耐圧）の両方を同時に確保することが必要である。沿面絶縁耐圧を確保するためには絶縁素子間の沿面距離を大きくする必要がある。したがって、絶縁素子を内蔵するデバイスの小型化が阻害されていた。
【０００３】
半導体集積回路においてアイソレータを構成する場合、金属配線で形成された絶縁素子の間を絶縁膜で隔絶する。一般に、絶縁素子としてトランスのインダクタ又はキャパシタの極板が用いられる。絶縁素子間の磁気結合又は容量結合により、絶縁素子間を電気的に絶縁しながら（すなわち、直流的に接続しないで）絶縁素子間で信号を伝達する。一般に、絶縁素子は半導体集積回路の積層方向に対向する。アイソレータの絶縁耐圧は、絶縁膜の単位サイズあたりの耐圧と絶縁素子間の隔絶距離によって決定される。隔絶距離には空間距離と沿面距離がある。空間距離及び沿面距離にそれぞれ対応する経路において絶縁破壊が発生し得る。空間距離とは、絶縁膜を介した絶縁素子間の最短距離である。空間距離に対応する経路における絶縁耐圧は、絶縁膜の単位厚さあたりの耐圧と空間距離との積である。沿面距離とは、絶縁膜の表面（空間に面した表面や他の絶縁膜との接合界面）に沿った絶縁素子間の最短距離である。絶縁膜の表面の近傍では、絶縁物質の密度が低く、又は、不純物やプロセスの残留物により低抵抗パスが形成される。そのため、沿面距離に対応する経路における絶縁耐圧は、絶縁膜の表面の単位長さあたりの耐圧と沿面距離との積である。絶縁膜の表面の単位長さあたりの耐圧は、絶縁膜の単位厚さあたりの耐圧に比べて、ずっと低く、且つ、ばらつきが大きい。
【０００４】
一例として、キャパシタの第１極板がポリイミド膜の下に設けられ、キャパシタの第２極板と第１極板に接続されるパッドとがポリイミド膜の上に設けられた半導体チップを考える。この場合、空間距離はポリイミド膜の膜厚であり、沿面距離はポリイミド膜の上面に沿った第２極板とパッドとの最短距離である。キャパシタに要求される絶縁耐圧が５ｋＶの場合、ポリイミドの典型的な絶縁耐圧は０．２５ｋＶ／μｍであるから、必要な空間距離は２０μｍである。これに対し、ポリイミド膜の積層界面の単位長さあたりの耐圧をポリイミドの絶縁耐圧の１／１０と仮定すると、必要な沿面距離は２００μｍである。したがって、第１極板に接続されるパッドと第２極板の間の沿面絶縁耐圧を確保しながら第１極板及び第２極板を内蔵するデバイスを小型化することは困難である。
【０００５】
特許文献１（特表２０１０−５３６１８０号公報）は、接着及び破壊靱性が改善されるデバイスを開示している。デバイスは、波形上面を有する第１の誘電層と、第１の誘電層の上に配置され、相補的な波形表面を有する第２の誘電層とを含む。
【０００６】
特許文献２（特開２００７−１２３７７９号公報）は、Ｃｕ配線膜、バリアメタル膜、及び配線間絶縁膜の上にバリア絶縁膜が設けられるＣｕ配線膜構造を開示している。Ｃｕ配線膜及び／又はバリアメタル膜の上のバリア絶縁膜の下面と、配線間絶縁膜上のバリア絶縁膜の下面との間に、段差が形成されている。
【０００７】
特許文献３（特開２００３−３０３９３９号公報）は、パワー半導体装置を開示している。パワー半導体装置の端子間に設けられた凸壁及び凹部により、規定の絶縁沿面距離が確保される。
【０００８】
特許文献４（特開２００１−３５８３２１号公報）は、二次元画像検出器を開示している。二次元画像検出器は、画素電極と、画素電極の上部に形成された変換層と、変換層の上部に設けられた共通電極と、共通電極と接地間に電圧を印加する電源とを備える。変換層は、光又は放射線を吸収して電子―正孔対を発生する。共通電極と接地間の沿面距離を長くして耐電圧を向上させる凹凸面が変換層上に形成される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２０１０−５３６１８０号公報
【特許文献２】特開２００７−１２３７７９号公報
【特許文献３】特開２００３−３０３９３９号公報
【特許文献４】特開２００１−３５８３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
絶縁領域を含むアイソレータ全体の占有面積を増加することなく沿面絶縁耐圧を向上することが必要とされている。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態による半導体集積回路において、異なる電圧で動作する回路を互いに絶縁する絶縁体に、複数の凹凸パターンが形成される。
【００１３】
他の実施の形態による半導体集積回路の製造方法において、異なる電圧で動作する回路を互いに絶縁する絶縁体に複数の凹凸パターンを形成する。
【発明の効果】
【００１４】
前記一実施の形態によれば、絶縁領域を含むアイソレータ全体の占有面積を増加することなく、異なる電圧で動作する回路間の沿面絶縁耐圧を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態に係るモータ制御装置の回路図である。
【図２】図２は、第１の実施形態に係る半導体パッケージの一の例を示す概略図である。
【図３】図３は、第１の実施形態に係る半導体パッケージの他の例を示す概略図である。
【図４】図４は、第１の実施形態に係るプリント配線基板組立体の一の例を示す概略図である。
【図５】図５は、第１の実施形態に係るプリント配線基板組立体の他の例を示す概略図である。
【図６】図６は、第１の実施形態に係る半導体チップの断面図である。
【図７】図７は、第１の実施形態に係る半導体チップにおける距離Ｔ、距離Ｌ、溝深さＨ、溝ピッチＰを示す概念図である。
【図８】図８は、第１の実施形態に係る半導体チップの製造工程を示す断面図である。
【図９】図９は、第１の実施形態に係る半導体チップの上面図である。
【図１０】図１０は、第１の実施形態に係る半導体チップにおいて絶縁素子がインダクタの場合の上面図である。
【図１１】図１１は、第２の実施形態に係る半導体チップの上面図である。
【図１２】図１２は、第２の実施形態の他の例に係る半導体チップの上面図である。
【図１３】図１３は、第３の実施形態に係る半導体チップの断面図である。
【図１４】図１４は、第３の実施形態に係る半導体チップにおける距離Ｔ、距離ｘ、溝深さＨ（ｘ）を示す概念図である。
【図１５Ａ】図１５Ａは、第３の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１５Ｂ】図１５Ｂは、第３の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１５Ｃ】図１５Ｃは、第３の実施形態に係る半導体チップの製造工程を示す断面図である。
【図１６】図１６は、第４の実施形態に係る半導体チップの断面図である。
【図１７】図１７は、第５の実施形態に係るプリント配線基板組立体の一の例を示す概略図である。
【図１８】図１８は、第５の実施形態に係る半導体チップの断面図である。
【図１９】図１９は、第６の実施形態に係る半導体チップの上面図である。
【図２０】図２０は、第７の実施形態に係る半導体チップの断面図である。
【発明を実施するための形態】
【００１６】
添付図面を参照して、半導体集積回路及び半導体集積回路の製造方法を実施するための形態を以下に説明する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路が適用されるモータ制御装置の回路図である。モータ制御装置は、マイクロコントローラ１と、アイソレータ２と、ゲートドライバ６と、トランジスタ７を備える。モータ制御装置によって制御されるモータ８は、ループ状に接続された３つのコイルと、ロータ（不図示）とを備える。隣り合うコイル間のノードに対応して、二つのトランジスタ７が設けられる。トランジスタ７は、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）である。一方のトランジスタ７はノードに電源電位を供給するために用いられ、他方のトランジスタ７はノードに接地電位を供給するために用いられる。一つのトランジスタ７に対応して、一つのゲートドライバ６と一つのアイソレータ２とが設けられる。アイソレータ２は、送信回路３と、アイソレータ素子４と、受信回路５とを備える。アイソレータ素子４は、例えば、キャパシタ又はトランスである。送信回路３はマイクロコントローラ１に接続される。送信回路３はアイソレータ素子４を介して受信回路５に接続される。受信回路５はゲートドライバ６に接続される。ゲートドライバ６はトランジスタ７のゲートに接続される。マイクロコントローラ１、送信回路３、及びアイソレータ素子４の一部は、低い電圧（例えば、５Ｖ）で動作する回路を形成する。アイソレータ素子４の他の一部、受信回路５、ゲートドライバ６、トランジスタ７、及びモータ８は、高い電圧（例えば、１ｋＶ）で動作する回路を形成する。アイソレータ２は、低い電圧で動作する回路と高い電圧で動作する回路を電気的に絶縁しながら（これらの回路を直流的に接続しないで）、マイクロコントローラ１が出力した制御信号をゲートドライバ６に伝達する。ゲートドライバ６は、制御信号に基づいてトランジスタ７のオン／オフを制御する。合計６つのトランジスタ７のオン／オフによりモータ８の３つのコイルが回転磁界を発生し、その回転磁界によりロータが回転する。尚、マイクロコントローラ１は、周辺機器（不図示）やコンソール（不図示）に接続されても良い。
【００１８】
図２は、本実施形態に係る半導体パッケージの一例を示す。半導体パッケージ１２１は、半導体チップ１０１と、半導体チップ１０２と、半導体チップ１０１及び１０２をモールドする樹脂２２とを備える。半導体チップ１０１は、送信回路３とアイソレータ素子４とを備える。半導体チップ１０２は、受信回路５を備える。アイソレータ素子４と受信回路５とはボンディングワイヤを介して接続される。
【００１９】
図３は、本実施形態に係る半導体パッケージの他の例を示す。半導体パッケージ１２２は、半導体チップ１０３と、半導体チップ１０４と、半導体チップ１０３及び１０４をモールドする樹脂２２とを備える。半導体チップ１０３は、送信回路３を備える。半導体チップ１０４は、アイソレータ素子４と受信回路５とを備える。送信回路３とアイソレータ素子４とはボンディングワイヤを介して接続される。
【００２０】
図４は、本実施形態に係るプリント配線基板組立体の一例を示す。プリント配線基板組立体１４１は、半導体パッケージ１２３と、半導体パッケージ１２４と、半導体パッケージ１２３及び１２４を搭載したプリント配線基板１３１とを備える。半導体パッケージ１２３は、半導体チップ１０５と、半導体チップ１０２と、半導体チップ１０５及び１０２をモールドする樹脂２２とを備える。半導体チップ１０５は、マイクロコントローラ１と、送信回路３と、アイソレータ素子４とを備える。半導体チップ１０２の受信回路５とアイソレータ素子４とはボンディングワイヤを介して接続される。半導体パッケージ１２４は、半導体チップ１０６と、半導体チップ１０６をモールドする樹脂２２とを備える。半導体チップ１０６は、ゲートドライバ６を備える。
【００２１】
図５は、本実施形態に係るプリント配線基板組立体の他の例を示す。プリント配線基板組立体１４２は、半導体パッケージ１２５と、半導体パッケージ１２６と、半導体パッケージ１２５及び１２６を搭載するプリント配線基板１３２とを備える。半導体パッケージ１２５は、半導体チップ１０７と、半導体チップ１０７をモールドする樹脂２２とを備える。半導体チップ１０７は、マイクロコントローラ１と、送信回路３とを備える。半導体パッケージ１２６は、半導体チップ１０８と、半導体チップ１０８をモールドする樹脂２２とを備える。半導体チップ１０８は、アイソレータ素子４と、受信回路５と、ゲートドライバ６とを備える。送信回路３とアイソレータ素子４とはボンディングワイヤを介して接続される。
【００２２】
図６は、半導体チップ１０の断面図を示す。半導体チップ１０は、半導体チップ１０１、１０４、１０５、又は１０８である。第１電圧で動作する第１電圧動作回路３０は、絶縁素子３１と、パッド３２と、ボンディングワイヤ３３と、回路３４とを備える。絶縁素子３１は、回路３４を介してパッド３２に接続される。ボンディングワイヤ３３はパッド３２に接続される。第１電圧と異なる第２電圧で動作する第２電圧動作回路４０は、絶縁素子４１と、パッド４２と、ボンディングワイヤ４３とを備える。パッド４２は、絶縁素子４１に接続される。ボンディングワイヤ４３はパッド４２に接続される。
【００２３】
半導体チップ１０は、基板１１と、層間絶縁膜１２〜１７と、絶縁膜２０〜２１と、絶縁素子３１と、パッド３２と、回路３４と、絶縁素子４１と、パッド４２とを備える。層間絶縁膜１２〜１７及び絶縁膜２０〜２１は、基板１１上に順に積層されている。絶縁素子３１及び回路３４は、内部配線として層間絶縁膜１３〜１７に形成されている。パッド３２、絶縁素子４１、及びパッド４２は、追加配線（再配線）として絶縁膜２０〜２１に形成されている。層間絶縁膜１２〜１７は、例えば、シリコン酸化膜（ＳｉＯ２膜）である。層間絶縁膜１２〜１７は、絶縁膜である。絶縁膜２０〜２１は、例えば、ポリイミド膜である。絶縁素子３１及び４１は、アイソレータ素子４としてのトランス又はキャパシタを形成する。絶縁素子３１及び４１は、例えば、一対の極板又はインダクタ（コイル）である。回路３４は、送信回路３、受信回路５、マイクロコントローラ１及び送信回路３の両方、又は、受信回路５及びゲートドライバ６の両方を含む。
【００２４】
絶縁素子３１は、層間絶縁膜１７に形成されている。絶縁素子３１及び層間絶縁膜１７の上に絶縁膜２０が形成されている。絶縁膜２０の上にパッド３２、絶縁素子４１、及びパッド４２が形成されている。絶縁素子４１は、絶縁膜２０を介して絶縁素子３１と向かい合うように設けられている。パッド３２、絶縁素子４１、パッド４２、及び絶縁膜２０の上に絶縁膜２１が形成されている。パッド３２の絶縁膜２１で覆われない部分、パッド４２の絶縁膜２１で覆われない部分、絶縁膜２１、ボンディングワイヤ３３、及びボンディングワイヤ４３は、樹脂２２で覆われている。
【００２５】
第１電圧動作回路３０及び第２電圧動作回路４０を互いに絶縁する絶縁体２０〜２２に、互いに平行な複数の凹凸パターンが形成されている。絶縁膜２０の上面２０ａには、互いに平行な複数の凹凸パターン２５が形成されている。絶縁膜２１の下面には、複数の凹凸パターン２５に相補的な複数の凹凸パターンが形成されている。絶縁膜２１及び樹脂２２の界面の複数の凹凸パターン２５の上方位置にも複数の凹凸パターンが形成されている。
【００２６】
図７を参照して、互いに平行な複数の凹凸パターン２５は、互いに平行な複数の溝パターン２５として形成されている。符号Ｌは、絶縁素子４１とパッド３２との距離を示す。符号Ｔは、絶縁膜２０の膜厚を示す。符号Ｈは、複数の溝パターン２５の溝深さを示す。符号Ｐは、複数の溝パターン２５の溝ピッチを示す。複数の溝パターン２５に含まれる溝パターンの数をＮとすると、第１電圧動作回路３０及び第２電圧動作回路４０の間の沿面距離ＣＤは次式：
ＣＤ＝Ｌ＋２ＮＨ      ・・・（１）
で表される。絶縁素子４１とパッド３２の間の領域全体に複数の溝パターン２５が設けられる場合、沿面距離ＣＤは次式：
ＣＤ＝Ｌ（１＋２Ｈ／Ｐ）      ・・・（２）
で表される。溝深さＨが１μｍ、溝ピッチＰが２μｍの場合、（２）式から沿面距離ＣＤは距離Ｌの２倍である。
【００２７】
上述したように、本実施形態によれば互いに平行な複数の凹凸パターンによって第１電圧動作回路３０及び第２電圧動作回路４０の間の沿面距離が拡大する。そのため、絶縁領域を含むアイソレータ全体の占有面積を増加することなく、異なる電圧で動作する回路間の沿面絶縁耐圧を向上することができる。逆に言うと、沿面絶縁耐圧を確保しながら半導体チップ１０のサイズを縮小することができる。
【００２８】
（１）式によれば、溝深さＨが大きく、溝パターンの数Ｎが大きいほど、沿面距離ＣＤが延びる。しかし、溝深さＨが大きくなると、絶縁膜２０の実効膜厚ＥＴが小さくなって逆に絶縁膜２０を介した絶縁耐圧が劣化してしまう可能性がある。実効膜厚ＥＴは次式：
ＥＴ＝Ｔ−Ｈ      ・・・（３）
で表される。したがって、溝深さＨが小さい溝パターンを多数設けることが好ましい。
【００２９】
半導体集積回路の製造方法を説明する。第１電圧動作回路３０を形成する。第２電圧動作回路４０を形成する。第１電圧動作回路３０及び第２電圧動作回路４０を互いに絶縁する絶縁体２０〜２２を形成する。絶縁体２０〜２２に互いに平行な複数の凹凸パターンを形成する。
【００３０】
図８を参照して、絶縁素子３１及び回路３４を形成した後で絶縁膜２０を形成する。絶縁膜２０の上にパッド３２、絶縁素子４１、及びパッド４２を形成する。絶縁膜２０の上面２０ａに互いに平行な複数の溝パターン２５を形成する。複数の溝パターン２５は、例えば、回路３４の上方に形成される。複数の溝パターン２５は、エッチング又は露光により形成することができる。この後、絶縁膜２０の上に絶縁膜２１を形成すると、絶縁膜２１の上面の複数の溝パターン２５の上方の部分に複数の凹凸パターンが形成される。絶縁膜２１を樹脂２２で覆うと、樹脂２２との接合面に相補的な凹凸パターンが形成される。複数の溝パターン２５は、半導体チップ１０の断面を光学顕微鏡で観察することにより確認できる。絶縁膜２０と絶縁膜２１の組成が同じ場合は複数の溝パターン２５を直接確認することが難しい場合があるが、その場合でも絶縁膜２１の上面の複数の凹凸パターンから複数の溝パターン２５の存在を推認することができる。ここでは、絶縁膜２０の上面２０ａの複数の溝パターン２５が絶縁膜２１の上面に反映する場合を説明したが、絶縁膜２１の上面にエッチング等により凹凸パターンを形成してもよい。この場合、絶縁膜２０の上面２０ａの凹凸パターンと絶縁膜２１の上面の凹凸パターンとで位置がずれていてもよい。
【００３１】
図９を参照して、複数の溝パターン２５は、絶縁膜２０の上面２０ａのパッド３２と絶縁素子４１との間の領域に形成される。複数の溝パターン２５は、絶縁膜２０の厚さ方向から見て（絶縁素子３１及び４１の対向方向から見て）、パッド３２と絶縁素子４１とを結ぶ線分と交差するように形成される。
【００３２】
図９において、絶縁素子４１は、極板として示されている。絶縁素子４１が極板のとき、絶縁素子３１も極板である。
図１０に示すように、絶縁素子４１は、インダクタ（コイル）であってもよい。絶縁素子４１がインダクタ（コイル）のとき、絶縁素子３１もインダクタ（コイル）である。一のパッド４２が絶縁素子４１の内側に配置され、他のパッド４２が絶縁素子４１の外側に配置されている。両方のパッド４２が絶縁素子４１の外側に配置されてもよい。
【００３３】
尚、図示しなかったが、送信回路３、アイソレータ素子４、及び受信回路５を同一の半導体チップに搭載することも可能である。
【００３４】
（第２の実施形態）
第２の実施形態に係る半導体集積回路及びその製造方法は、以下の説明を除いて第１の実施形態に係る半導体集積回路及びその製造方法と同様である。
【００３５】
図１１を参照して、複数の溝パターン２５は、半導体チップ１０上面から見て（絶縁膜２０の膜厚方向から見て、絶縁素子３１及び４１の対向方向から見て）、絶縁素子４１を幾重にも取り囲む閉じたループである。絶縁素子４１及びパッド４２は閉じたループを形成する複数の溝パターン２５の内側に配置され、パッド３２は閉じたループを形成する複数の溝パターン２５の外側に配置される。
【００３６】
絶縁膜２０及び２１の間の界面の抵抗率が均一であると仮定すると、沿面絶縁耐圧は最も沿面距離が短い経路の長さによって決まる。そのため、閉じたループを形成する複数の溝パターン２５により、沿面絶縁耐圧を確実に向上することができる。
尚、閉じたループを形成する複数の溝パターン２５の内側にパッド３２を、外側に絶縁素子４１及びパッド４２を配置してもよい。パッド３２及び絶縁素子４１のうち外形形状が小さい方を複数の溝パターン２５の内側に配置することで、複数の溝パターン２５の占有面積を小さくできる。
【００３７】
尚、絶縁素子４１を取り囲む複数の溝パターン２５は、パッド３２の反対側がオープンになっていてもよい。
例えば、図１２に示すように、複数の溝パターン２５は、半導体チップ１０上面から見て（絶縁膜２０の膜厚方向から見て、絶縁素子３１及び４１の対向方向から見て）、絶縁素子４１を幾重にも取り囲む直角Ｕ字形を形成する。ここで、直角Ｕ字形を形成する複数の溝パターン２５は、パッド３２の反対側がオープンになっている。半導体チップ１０上面から見て、直角Ｕ字形を形成する複数の溝パターン２５の少なくとも一部は、パッド３２と絶縁素子４１の間に配置される。直角Ｕ字形の複数の溝パターン２５によれば、図９に示す直線状の複数の溝パターン２５と図１１に示す閉じたループを形成する複数の溝パターン２５との中間の沿面絶縁耐圧向上効果が得られると考えられる。
直角Ｕ字形の複数の溝パターン２５の内側にパッド３２を、外側に絶縁素子４１を配置してもよい。
【００３８】
（第３の実施形態）
第３の実施形態に係る半導体集積回路及びその製造方法は、以下の説明を除いて第１又は第２の実施形態に係る半導体集積回路及びその製造方法と同様である。
【００３９】
図１３を参照して、絶縁膜２０の上面２０ａに形成された複数の溝パターン２５の溝深さは、絶縁素子４１から遠いほど大きくなっている。すなわち、絶縁素子４１から離れる方向にＫ＋１番目の溝パターンの溝深さは、Ｋ番目の溝パターンの溝深さと等しい又はより大きい。複数の溝パターン２５は、溝パターン２６及び２７を含む。絶縁素子４１から溝パターン２７までの距離は、絶縁素子４１から溝パターン２６までの距離より長く、溝パターン２７の溝深さは、溝パターン２６の溝深さより大きい。
【００４０】
図１４を参照して、本実施形態の効果を説明する。（１）式が示すように溝深さを大きくすれば沿面距離が大きくなるが、（３）式が示すように絶縁膜２０の実効膜厚が減少して絶縁耐圧が劣化するおそれがある。絶縁素子４１の端部から距離ｘ離れた位置にある溝の溝深さをＨ（ｘ）とする。溝を介した経路における第１電圧動作回路３０と第２電圧動作回路４０の間の絶縁耐圧が、絶縁素子３１及び４１の間の絶縁耐圧以上であれば問題ない。この関係は、絶縁膜２０の単位膜厚あたりの耐圧をＡ、絶縁膜２０及び２１の間の界面の単位長さあたりの耐圧をａとすると、次式：
ａｘ＋Ａ｛Ｔ−Ｈ（ｘ）｝≧ＡＴ      ・・・（４）
で表される。すなわち、次式：
Ｈ（ｘ）≦（ａ／Ａ）ｘ      ・・・（５）
の関係が満たされればよい。すわわち、絶縁素子４１からの距離が大きいほど、溝深さを大きくできる。本実施形態によれば、絶縁膜２０の内部を介した絶縁耐圧を劣化させずに、第１電圧動作回路３０及び第２電圧動作回路４０の間の沿面距離を最大化することができる。
【００４１】
溝深さに勾配がついた複数の溝パターン２５は、工程数を増やすことで容易に形成できる。複数の溝パターン２５の溝深さに勾配をつける方法を以下に説明する。
【００４２】
図８に示すように、絶縁膜２０の上面２０ａに互いに平行な複数の溝パターン２５を形成する。この段階では、複数の溝パターン２５の溝深さは均一である。
図１５Ａに示すように、複数の溝パターン２５のうち絶縁素子４１から遠い部分２５ａを掘り下げる。例えば、部分２５ａ以外をマスクした状態で、エッチング又は露光を行うことにより部分２５ａだけを掘り下げることができる。
図１５Ｂに示すように、複数の溝パターン２５のうち絶縁素子４１から遠い部分２５ｂを更に掘り下げる。
図１５Ｃは、複数の溝パターン２５の溝深さに勾配をつけるプロセスが終了した状態を示している。複数の溝パターン２５の溝深さが絶縁素子４１から遠いほど大きくなっている。
【００４３】
（第４の実施形態）
第４の実施形態に係る半導体集積回路及びその製造方法は、以下の説明を除いて第１の実施形態に係る半導体集積回路及びその製造方法と同様である。
【００４４】
図１６を参照して、本実施形態においては、絶縁膜２０及び２１のかわりに、層間絶縁膜１８及び１９が設けられている。層間絶縁膜１８及び１９は、例えば、シリコン酸化膜（ＳｉＯ２膜）である。パッド３２、絶縁素子４１、及びパッド４２は、内部配線として層間絶縁膜１９に形成されている。
【００４５】
絶縁素子３１は、層間絶縁膜１３に形成されている。絶縁素子３１及び層間絶縁膜１３の上に層間絶縁膜１４〜１８が形成されている。層間絶縁膜１８の上にパッド３２、絶縁素子４１、パッド４２、及び層間絶縁膜１９が形成されている。絶縁素子４１は、層間絶縁膜１４〜１８を介して絶縁素子３１と向かい合うように設けられている。パッド３２、絶縁素子４１、パッド４２、及び層間絶縁膜１９、ボンディングワイヤ３３、及びボンディングワイヤ４３は、樹脂２２で覆われている。
【００４６】
第１電圧動作回路３０及び第２電圧動作回路４０を互いに絶縁する絶縁体１８、１９、２２に、互いに平行な複数の凹凸パターンが形成されている。層間絶縁膜１８の上面１８ａには、互いに平行な複数の凹凸パターン２５が形成されている。層間絶縁膜１９の下面には、複数の凹凸パターン２５に相補的な複数の凹凸パターンが形成されている。層間絶縁膜１９及び樹脂２２の界面の複数の凹凸パターン２５の上方位置にも複数の凹凸パターンが形成されている。
【００４７】
尚、互いに平行な複数の凹凸パターンは、最上部の層間絶縁膜どうしの接合界面だけでなく、様々な場所の層間絶縁膜どうしの接合界面に形成されてもよい。例えば、層間絶縁膜１５及び１６の間の接合界面に互いに平行な複数の凹凸パターンを形成してもよい。
また、本実施形態を第２の実施形態や第３の実施形態と組み合わせることが可能である。
【００４８】
（第５の実施形態）
第５の実施形態に係る半導体集積回路及びその製造方法は、以下の説明を除いて第１の実施形態に係る半導体集積回路及びその製造方法と同様である。
【００４９】
図１７は、本実施形態に係るプリント配線基板組立体の一例を示す。プリント配線基板組立体１４３は、半導体パッケージ１２７と、半導体パッケージ１２８と、半導体パッケージ１２４と、半導体パッケージ１２７、１２８、及び１２４を搭載したプリント配線基板１３３とを備える。半導体パッケージ１２７は、半導体チップ１０９と、半導体チップ１０９をモールドする樹脂２２とを備える。半導体チップ１０９は、マイクロコントローラ１を備える。半導体パッケージ１２８は、半導体チップ１０３と、半導体チップ１１０と、半導体チップ１０２と、半導体チップ１０３、１１０、及び１０２をモールドする樹脂２２とを備える。半導体チップ１１０は、アイソレータ素子４を備える。半導体チップ１０３の送信回路３とアイソレータ素子４とはボンディングワイヤを介して接続される。アイソレータ素子４と半導体チップ１０２の受信回路５とはボンディングワイヤを介して接続される。
【００５０】
図１８を参照して、半導体チップ１０は、半導体チップ１１０である。第１電圧動作回路３０は、絶縁素子３１と、パッド３２と、ボンディングワイヤ３３と、引出配線３５とを備える。絶縁素子３１は、引出配線３５を介してパッド３２に接続される。引出配線３５は、内部配線として層間絶縁膜１３に形成されている。
また、本実施形態と第２及び第３の実施形態に係る複数の凹凸パターン２５とを組み合わせることが可能である。
【００５１】
（第６の実施形態）
第６の実施形態に係る半導体集積回路及びその製造方法は、以下の説明を除いて第５の実施形態に係る半導体集積回路及びその製造方法と同様である。
【００５２】
図１９を参照して、半導体チップ１０上面から見て、複数の溝パターン２５がパッド３２と絶縁素子４１の間の領域のみに形成され、複数の溝パターン２５が形成された領域を迂回するように引出配線３５が設けられる。したがって、半導体チップ１０上面から見て、複数の溝パターン２５は、第１電圧動作回路３０と重ならない。
【００５３】
したがって、複数の溝パターン２５の溝深さを大きくしても、溝パターン２５の下端と第１電圧動作回路３０（例えば、引出配線３５）との間で絶縁膜２０を介した絶縁破壊が生じることが防がれる。
【００５４】
尚、第１の実施形態、第３の実施形態、及び第４の実施形態においても、半導体チップ１０の上面から見て、複数の溝パターン２５が第１電圧動作回路３０（例えば、回路３４）と重ならないようにしてもよい。
【００５５】
（第７の実施形態）
第７の実施形態に係る半導体集積回路及び半導体集積回路の製造方法は、以下の説明を除いて第４の実施形態に係る半導体集積回路及び半導体集積回路の製造方法と同様である。
【００５６】
図２０を参照して、半導体チップ１０は、半導体チップ１１０である。第１電圧動作回路３０は、絶縁素子３１と、パッド３２と、ボンディングワイヤ３３と、引出配線３５とを備える。絶縁素子３１は、引出配線３５を介してパッド３２に接続される。引出配線３５は、内部配線として層間絶縁膜１３に形成されている。
【００５７】
尚、本実施形態においても、第６の実施形態と同様に、半導体チップ１０の上面から見て、複数の溝パターン２５が第１電圧動作回路３０と重ならないようにしてもよい。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、溝ピッチＰが一定であると複数の溝パターン２５に含まれる溝パターンの数Ｎが大きいので好ましいが、溝ピッチＰは一定でなくてもよい。複数の溝パターン（凹凸パターン）２５は互いに平行でなくてもよい。絶縁素子３１及び４１の形状は、四角形に限定されず、八角形でもよい。複数の溝パターン（凹凸パターン）２５は、Ｘ方向に延びる部分、Ｘ方向に垂直なＹ方向に延びる部分、及び、Ｘ方向及びＹ方向に対して斜めに延びる部分を含んでいてもよい。
【符号の説明】
【００５９】
１…マイクロコントローラ
２…アイソレータ
３…送信回路
４…アイソレータ素子
５…受信回路
６…ゲートドライバ
７…トランジスタ
８…モータ
１０…半導体チップ
１１…基板
１２〜１９…層間絶縁膜
１８ａ…上面
２０、２１…絶縁膜
２０ａ…上面
２２…樹脂
２５…凹凸パターン
２５ａ、２５ｂ…絶縁素子から遠い部分
２６、２７…溝パターン
３０…第１電圧動作回路
４０…第２電圧動作回路
３１、４１…絶縁素子
３２、４２…パッド
３３、４３…ボンディングワイヤ
３４…回路
３５…引出配線
１０１〜１１０…半導体チップ
１２１〜１２８…半導体パッケージ
１３１〜１３３…プリント配線基板
１４１〜１４３…プリント配線基板組立体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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