(57)【要約】【課題】微細化に適した抵抗変化型記憶装置を提供する。【解決手段】実施形態に係る抵抗変化型記憶装置は、抵抗変化層と、前記抵抗変化層に積層され、銀合金を含むイオン供給層と、を備える。前記イオン供給層における銀の濃度は、３０〜８０原子％である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延びる複数本の第１配線からなる第１配線層と、
前記第１方向に対して交差した第２方向に延びる複数本の第２配線からなる第２配線層と、
各前記第１配線と各前記第２配線との間に接続されたピラーと、
を備え、
前記ピラーは、
シリコンを含む抵抗変化層と、
前記第２配線と前記抵抗変化層との間に接続され、銀チタン合金又は銀タンタル合金からなるイオン供給層と、
を有し、
前記第１配線層と前記第２配線層とは交互に積層されており、
前記イオン供給層における銀の濃度は、４０〜６０原子％である抵抗変化型記憶装置。
【請求項２】
抵抗変化層と、
前記抵抗変化層に積層され、銀合金を含むイオン供給層と、
を備え、
前記イオン供給層における銀の濃度は、３０〜８０原子％である抵抗変化型記憶装置。
【請求項３】
前記イオン供給層における銀の濃度は、４０〜６０原子％である請求項２記載の抵抗変化型記憶装置。
【請求項４】
第１方向に延びる複数本の第１配線からなる第１配線層と、
前記第１方向に対して交差した第２方向に延びる複数本の第２配線からなる第２配線層と、
をさらに備え、
各前記第１配線と各前記第２配線との間に前記抵抗変化層及び前記イオン供給層が直列に接続されており、
前記イオン供給層は前記第２配線と前記抵抗変化層との間に接続されている請求項２または３に記載の抵抗変化型記憶装置。
【請求項５】
基板と、
銀合金を含み、前記基板の上面に対して平行な第１方向に延び、前記上面に対して平行であって前記第１方向に対して交差した第２方向、及び、前記上面に対して垂直な第３方向に沿って配列された複数本の第１配線と、
前記第３方向に延び、前記第１方向及び前記第２方向に沿って配列された複数本の第２配線と、
各前記第１配線と各前記第２配線との間に設けられた抵抗変化層と、
を備え、
前記第１配線における銀の濃度は、３０〜８０原子％である抵抗変化型記憶装置。
【請求項６】
前記第１配線における銀の濃度は、４０〜６０原子％である請求項５記載の抵抗変化型記憶装置。
【請求項７】
前記銀合金は、チタン、タンタル、ハフニウム、タングステン、モリブデン、パラジウム、銅、アルミニウム、コバルト及びニッケルからなる群より選択された１種以上の金属を含む請求項２〜６のいずれか１つに記載の抵抗変化型記憶装置。
【請求項８】
前記抵抗変化層は、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、ハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムシリコン酸窒化物、アルミニウム酸化物、ハフニウムアルミニウム酸化物及びジルコニウム酸化物からなる群から選択された１種以上の材料を含む請求項２〜７のいずれか１つに記載の抵抗変化型記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型記憶装置に関する。
【背景技術】
【０００２】
近年、高抵抗層中に金属イオンを拡散させてフィラメントを出現又は消失させることにより、記憶素子の抵抗値を変化させてデータを記憶させる抵抗変化型記憶装置が提案されている。このような抵抗変化型記憶装置としては、例えば、金属が銀（Ａｇ）からなり、抵抗変化層がシリコンやシリコン酸化膜からなる素子構造が挙げられる。しかし、銀層はシリコンやシリコン酸化膜などの抵抗変化層との間の密着性が低く、製造工程において膜剥がれなどを引き起こすという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２０５０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、微細化に適した抵抗変化型記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る抵抗変化型記憶装置は、抵抗変化層と、前記抵抗変化層に積層され、銀合金を含むイオン供給層と、を備える。前記イオン供給層における銀の濃度は、３０〜８０原子％である。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る抵抗変化型記憶装置の記憶素子を例示する断面図である。
【図２】横軸にイオン供給層中の銀濃度をとり、縦軸に初期状態におけるリーク電流の大きさをとって、スパッタリング法によって成膜されたイオン供給層中の銀濃度が初期リーク電流に及ぼす影響を例示するグラフ図である。
【図３】（ａ）及び（ｂ）は、抵抗変化層上にイオン供給層を堆積させる際の挙動を例示する模式図であり、（ａ）はイオン供給層を純銀で形成する場合を示し、（ｂ）はイオン供給層を銀合金で形成する場合を示す。
【図４】横軸にイオン供給層における銀濃度をとり、縦軸に記憶素子のスイッチング確率をとって、イオン供給層中の銀濃度が記憶素子の動作に及ぼす影響を例示するグラフ図である。
【図５】（ａ）は、横軸にイオン供給層の成膜量をとり、縦軸に記憶素子のスイッチング確率をとって、イオン供給層の厚さがスイッチング素子に及ぼす影響を例示するグラフ図であり、（ｂ）は、横軸にイオン供給層の成膜量をとり、縦軸に記憶素子のセット電圧をとって、イオン供給層の厚さがセット電圧に及ぼす影響を例示するグラフ図である。
【図６】第２の実施形態に係る抵抗変化型記憶装置を例示する斜視図である。
【図７】第２の実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【図８】第３の実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る抵抗変化型記憶装置の記憶素子を例示する断面図である。
【０００８】
図１に示すように、本実施形態に係る抵抗変化型記憶装置（以下、単に「装置」ともいう）１の記憶素子１０においては、下部電極１１、バリアメタル層１２、抵抗変化層１３、イオン供給層１４、バリアメタル層１５及び上部電極１６がこの順に積層されている。下部電極１１及び上部電極１６は例えばタングステン（Ｗ）により形成されている。下部電極１１及び上部電極１６は配線を兼ねていてもよく、配線とは別に設けられていてもよい。バリアメタル層１２及び１５は例えば、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）により形成されている。
【０００９】
抵抗変化層１３は、抵抗率が高い母材により形成されている。一例では、抵抗変化層１３はシリコン酸化物（ＳｉＯ２）により形成されている。イオン供給層１４は銀合金により形成されており、例えば、銀チタン（Ａｇ−Ｔｉ）合金又は銀タンタル（Ａｇ−Ｔａ）合金により形成されている。イオン供給層１４における銀の濃度は、３０〜８０原子％であり、より好適には４０〜６０原子％である。また、イオン供給層１４の厚さは、例えば、３〜２０ｎｍ（ナノメートル）である。
【００１０】
次に、本実施形態の動作について説明する。
先ず、記憶素子１０の基本的なメモリ動作について説明する。
記憶素子１０に対して、下部電極１１を負極とし上部電極１６を正極とするような電圧（以下、「正電圧」という）を印加すると、イオン供給層１４に含まれる銀原子の一部がイオン化して陽イオンになる。そして、この陽イオンが負極である下部電極１１に向かって移動し、抵抗変化層１３内に進入する。そして、抵抗変化層１３内において、下部電極１１から供給された電子と結合し、銀原子として析出する。これにより、抵抗変化層１３内に、抵抗変化層１３を貫通するように、主として銀からなるフィラメント（図示せず）が形成され、抵抗変化層１３が「低抵抗状態」となる。この動作を「セット」という。
【００１１】
一方、記憶素子１０に対して、下部電極１１を正極とし上部電極１６を負極とするような電圧（以下、「逆電圧」という）を印加すると、フィラメントを形成する銀がイオン化して陽イオンとなり、上部電極１６に向かって移動する。そして、イオン供給層１４内において、上部電極１６から供給された電子と結合し、銀原子に戻る。これにより、フィラメントの少なくとも一部が消失し、抵抗変化層１３が「高抵抗状態」となる。この動作を「リセット」という。
【００１２】
次に、イオン供給層１４を銀合金によって形成することによる作用について説明する。
イオン供給層１４を銀合金によって形成することにより、純銀により形成する場合と比較して、イオン供給層１４を薄膜化しても凝集しにくくなる。例えば、厚さが２０ｎｍ以下の薄い純銀層を形成しようとすると、形成条件によっては、数十ｎｍ程度の周期で銀が凝集してしまう。このため、記憶素子１０の直径を数十ｎｍ以下に微細化すると、一部の記憶素子１０にはイオン供給層１４が形成されない場合がある。これに対して、本実施形態においては、イオン供給層１４を銀合金により形成しているため、凝集が抑制され、記憶素子１０を微細化しても、イオン供給層１４が確実に形成される。換言すれば、記憶素子１０にイオン供給層１４を確実に形成しつつ、イオン供給層１４を薄くすることができる。これにより、記憶素子１０の加工性が良好になる。
【００１３】
また、銀合金は純銀と比較して凝集性が抑制されているため、段差のある箇所へのコンフォーマルな成膜プロセスや、ダマシンプロセスのようなホール又はトレンチ内への金属の埋め込みプロセスにおいても、均一で良好な成膜が実現可能となる。
【００１４】
更に、イオン供給層１４を銀合金によって形成することにより、純銀により形成する場合と比較して、抵抗変化層１３及びバリアメタル層１５に対する密着性が良好になる。これにより、記憶素子１０の加工性が良好になると共に、抵抗変化型記憶装置１の信頼性が向上する。
【００１５】
更にまた、イオン供給層１４を銀合金によって形成することにより、純銀により形成する場合と比較して、初期状態におけるリーク電流が減少する。
図２は、横軸にイオン供給層中の銀濃度をとり、縦軸に初期状態におけるリーク電流の大きさをとって、スパッタリング法によって成膜されたイオン供給層中の銀濃度が初期リーク電流に及ぼす影響を例示するグラフ図である。
【００１６】
図２に示すように、イオン供給層１４中の銀濃度が低いほど、初期リーク電流は小さくなる。特に、イオン供給層１４中の銀濃度が８０原子％から５０原子％になると、初期リーク電流の大きさは急激に減少する。従って、初期リーク電流を低減する効果を得るためには、イオン供給層１４中の銀濃度は８０原子％以下とすることが好ましい。
【００１７】
イオン供給層１４中の銀濃度が低いほど、初期リーク電流は小さくなる理由は必ずしも明らかではないが、以下のように推定されている。
図３（ａ）及び（ｂ）は、抵抗変化層上にイオン供給層を堆積させる際の挙動を例示する模式図であり、（ａ）はイオン供給層を純銀で形成する場合を示し、（ｂ）はイオン供給層を銀合金で形成する場合を示す。
【００１８】
図３（ａ）に示すように、シリコン酸化物からなる抵抗変化層１３上に銀を堆積させる場合、銀はシリコン及び酸素とは容易に結合しないため、成膜時に加速された銀原子が化学的な結合によって抵抗変化層１３の表面で停止せず、抵抗変化層１３内に打ち込まれてしまう。これにより、抵抗変化層１３内にあらかじめ銀が含有されることになり、素子の初期リーク電流が大きくなる。
【００１９】
一方、図３（ｂ）に示すように、シリコン酸化物からなる抵抗変化層１３上に銀及びチタンを同時に堆積させる場合、スパッタされたチタン原子はシリコン及び酸素と容易に結合し、抵抗変化層１３の表面付近で停止する。このため、チタン原子の打ち込み量は銀と比較して小さいと考えられる。また、チタン原子がシリコン及び酸素と結合して抵抗変化層１３の表面付近で安定して存在することにより、これらが銀原子の抵抗変化層１３中への打ち込みに対するバリアとなる。このため、抵抗変化層１３内に侵入する銀の量が減り、抵抗変化層１３のリーク電流が低く保たれる。
また、抵抗変化層１３のリーク電流が減少することにより、抵抗変化層１３の薄膜化が可能となるというメリットも存在する。抵抗変化層１３を薄膜化すると、加工のアスペクト比が低減され、記憶素子１０の加工が容易になると共に、動作に必要な電圧が低下することにより、装置１の駆動電圧を低減することができる。
【００２０】
なお、図には示していないが、イオン供給層１４中の銀濃度を変化させても、記憶素子１０のセット電圧はほとんど変化しない。なお、「セット電圧」とは、上述のセット動作が生じるために必要な電圧である。
【００２１】
一方、イオン供給層１４の材料を純銀から銀合金に変更することにより、新たに解決すべき課題も発生する。以下、この課題と、それを解決する方法について説明する。
課題の１つは、記憶素子１０のスイッチング確率が低下することである。
【００２２】
図４は、横軸にイオン供給層における銀濃度をとり、縦軸に記憶素子のスイッチング確率をとって、イオン供給層中の銀濃度が記憶素子の動作に及ぼす影響を例示するグラフ図である。
なお、ここで述べるスイッチング確率とは、一定電圧を一定時間印加した際にセット動作が起こった素子数を、評価した素子数で割った数値であり、その素子構造が一定電圧下でスイッチング動作を安定に起こすかどうかを評価する一つの指標である。また、図４の縦軸に示す値は、イオン供給層を純銀により形成した場合のスイッチング確率を１００％とした相対値である。
【００２３】
図４に示すように、イオン供給層１４における銀濃度が低くなると、記憶素子１０のスイッチング確率が低下する。しかし、銀濃度が３０原子％以上であれば、一部の記憶素子１０はスイッチングする。また、銀濃度が４０％以上であれば、イオン供給層を純銀によって形成した場合と比較して、５０％以上の記憶素子１０がスイッチングする。従って、本実施形態においては、イオン供給層１４中の銀濃度を３０原子％以上、より好ましくは４０原子％以上とすることにより、スイッチング確率の低下を抑制することができる。なお、図４には、イオン供給層１４を銀チタン合金（Ａｇ−Ｔｉ合金）により形成する場合と、銀タンタル合金（Ａｇ−Ｔａ合金）により形成する場合の双方を示しているが、Ａｇ−Ｔｉ合金の挙動とＡｇ−Ｔａ合金の挙動との間に差異は認められない。
【００２４】
このように、イオン供給層１４中の銀濃度に関して、リーク特性とスイッチング性はトレードオフの関係にあるが、スイッチング確率は抵抗変化層１３の薄膜化等の対策により改善が見込まれるため、イオン供給層１４中の銀濃度は４０〜６０原子％程度が好適である。
【００２５】
次に、イオン供給層１４の厚さを３〜２０ｎｍとすることによる作用について説明する。
図５（ａ）は、横軸にイオン供給層の成膜量をとり、縦軸に記憶素子のスイッチング確率をとって、イオン供給層の厚さがスイッチング素子に及ぼす影響を例示するグラフ図であり、（ｂ）は、横軸にイオン供給層の成膜量をとり、縦軸に記憶素子のセット電圧をとって、イオン供給層の厚さがセット電圧に及ぼす影響を例示するグラフ図である。
なお、図５（ａ）及び（ｂ）に示すデータは、イオン供給層１４を純銀により形成した場合のデータである。また、図５（ａ）及び（ｂ）の縦軸に示す値は、イオン供給層１４の成膜量が３ｎｍである場合を１とした相対値である。
【００２６】
図５（ａ）及び（ｂ）に示すように、イオン供給層１４の成膜量が３ｎｍよりも少なくなると、記憶素子１０のスイッチング確率が低下し、セット電圧が増加する傾向が認められた。一方、成膜量が３ｎｍ以上であれば、スイッチング確率及びセット電圧は成膜量によらず安定した。従って、イオン供給層１４の厚さは３ｎｍ以上とすることが好ましい。一方、記憶素子１０の加工性の観点から、イオン供給層１４の厚さは２０ｎｍ以下とすることが好ましい。
【００２７】
次に、本実施形態の効果について説明する。
本実施形態においては、イオン供給層１４を純銀ではなく銀合金によって形成しているため、成膜時の凝集が抑制され、イオン供給層１４を薄く形成することができる。これにより、記憶素子１０の加工性が向上する。また、イオン供給層１４の密着性が向上する。このため、記憶素子１０の加工性がより向上すると共に、抵抗変化型記憶装置１の信頼性が向上する。
【００２８】
また、本実施形態においては、イオン供給層１４中の銀濃度を８０原子％以下とすることにより、初期リーク電流を低減することができる。イオン供給層１４中の銀濃度は、６０原子％以下とすることがより好ましい。一方、イオン供給層１４中の銀濃度を３０原子％以上とすることにより、記憶素子１０のスイッチング特性を確保することができる。銀濃度は４０原子％以上とすることがより好ましい。更に、本実施形態においては、イオン供給層１４の厚さを３〜２０ｎｍとすることにより、記憶素子１０のスイッチング確率及びセット電流を良好な状態としつつ、良好な加工性を実現することができる。
【００２９】
なお、本実施形態の記憶素子の各部を構成する材料は、上述の例には限定されない。以下、各部の好適な材料を列挙する。
イオン供給層１４を形成する銀合金において、銀と結合する金属には、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）、クロム（Ｃｒ）及びイットリウム（Ｙ）からなる群より選択された１種以上の金属が挙げられる。
【００３０】
抵抗変化層１３を形成する材料には、例えば、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）等のシリコンを含む材料、及び、ハフニウム酸化物（ＨｆＯｘ）、ハフニウムシリコン酸化物（ＨｆＳｉＯｘ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、アルミニウム酸化物（ＡｌＯｘ）、ハフニウムアルミニウム酸化物（ＨｆＡｌＯｘ）ジルコニウム酸化物（ＺｒＯｘ）等の遷移金属酸化物等が挙げられる。
【００３１】
次に、第２の実施形態について説明する。
図６は、本実施形態に係る抵抗変化型記憶装置を例示する斜視図であり、
図７は、本実施形態に係る抵抗変化型記憶装置を例示する断面図である。
本実施形態は、前述の第１の実施形態において説明した記憶素子を、クロスポイント型に集積させた例である。
【００３２】
図６に示すように、本実施形態に係る抵抗変化型記憶装置２においては、シリコン基板２１が設けられており、シリコン基板２１の上層部分及び上面上には、装置２の駆動回路（図示せず）が形成されている。シリコン基板２１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜２２が設けられており、層間絶縁膜２２上にはメモリセル部２３が設けられている。
【００３３】
メモリセル部２３においては、シリコン基板２１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層２４と、シリコン基板２１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層２５とが、交互に積層されている。ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００３４】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー２６ａ及び２６ｂが設けられている。ピラー２６ａは、下方にワード線ＷＬが配置され上方にビット線ＢＬが配置されたピラーであり、ピラー２６ｂは、下方にビット線ＢＬが配置され上方にワード線ＷＬが配置されたピラーである。以下、ピラー２６ａ及び２６ｂを総称してピラー２６ともいう。
【００３５】
ピラー２６の形状は、例えば、円柱状、四角柱状又は角が丸められた略四角柱状であり、その直径は例えば２０ｎｍ程度である。ピラー２６は、ワード線ＷＬとビット線ＢＬとの間に形成されており、１本のピラー２６により、１つの記憶素子が構成されている。ワード線ＷＬ、ビット線ＢＬ及びピラー２６の相互間は、層間絶縁膜２７（図７参照）によって埋め込まれている。
【００３６】
以下、ピラー２６の構成を説明する。
図７に示すように、ピラー２６ａにおいては、下層側（ワード線ＷＬ側）から上層側（ビット線ＢＬ側）に向かって、バリアメタル層１２、抵抗変化層１３、イオン供給層１４、バリアメタル層１５及びストッパ層１７がこの順に積層されている。ストップ層１７はＣＭＰ（chemical mechanical polishing：化学的機械研磨）のストッパとして機能する。一方、ピラー２６ｂにおいては、下層側（ビット線ＢＬ側）から上層側（ワード線ＷＬ側）に向かって、バリアメタル層１２、イオン供給層１４、抵抗変化層１３、バリアメタル層１５及びストッパ層１７がこの順に積層されている。
【００３７】
このように、各ワード線ＷＬと各ビット線ＢＬとの間には、抵抗変化層１３及びイオン供給層１４が直列に接続されている。但し、ピラー２６ａとピラー２６ｂとでは、抵抗変化層１３とイオン供給層１４の配列順序が異なり、イオン供給層１４は抵抗変化層１３よりもビット線ＢＬ側に配置されている。すなわち、イオン供給層１４はビット線ＢＬと抵抗変化層１３との間に接続されている。上述の各層の組成は、前述の第１の実施形態と同様である。
【００３８】
次に、本実施形態の効果について説明する。
本実施形態においては、メモリセル部２３をクロスポイント構造とすることにより、記憶素子を３次元的に配列させることができる。これにより、記憶密度が増大する。
【００３９】
しかしながら、装置２を製造する際には、ピラー２６ｂにおいて、イオン供給層１４上に抵抗変化層１３を形成する必要がある。仮に、イオン供給層１４を純銀によって形成したとすると、銀は反応性が高く不安定であるため、抵抗変化層１３の成膜時に銀の凝集及び拡散が生じ、所望のピラー形状を得られない可能性が高い。これに対して、本実施形態によれば、イオン供給層１４を銀合金によって形成しているため、イオン供給層１４の凝集が抑制され、耐熱性も高い。このため、ピラー２６ｂを所望の形状に加工することが容易である。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、クロスポイント型の抵抗変化型記憶装置において、メモリセルの構造はピラー形状には限定されない。例えば、抵抗変化層１３はワード線方向及びビット線方向に拡がる連続膜であってもよい。
【００４０】
次に、第３の実施形態について説明する。
図８は、本実施形態に係る抵抗変化型記憶装置を例示する断面図である。
図８に示すように、本実施形態に係る抵抗変化型記憶装置３においては、シリコン基板３１が設けられており、シリコン基板３１上に複数本のワード線ＷＬが設けられている。ワード線ＷＬはＹ方向に延び、Ｘ方向及びＺ方向に沿ってマトリクス状に配列されている。なお、Ｘ方向、Ｙ方向及びＺ方向は相互に直交しており、Ｚ方向はシリコン基板３１の上面に対して垂直な方向である。そして、ワード線ＷＬは銀合金によって形成されており、ワード線ＷＬの銀濃度は３０〜８０原子％であり、より好ましくは４０〜６０原子％である。
【００４１】
また、シリコン基板３１上には、複数本のビット線ＢＬも設けられている。ビット線ＢＬはＺ方向に延び、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。更に、各ワード線ＷＬと各ビット線ＢＬとの間には、Ｚ方向に延びる抵抗変化層１３が設けられている。ワード線ＷＬ及びビット線ＢＬの相互間には、層間絶縁膜２７が設けられている。
【００４２】
次に、本実施形態の動作及び効果について説明する。
本実施形態においては、銀合金からなるワード線ＷＬが抵抗変化層１３に対するイオン供給層として機能する。
そして、本実施形態においては、ワード線ＷＬを銀合金により形成しているため、ワード線ＷＬの配線抵抗を低減することができる。また、ビット線ＢＬを形成する際には、ワード線ＷＬを加工する必要があるが、ワード線ＷＬは純銀ではなく銀合金によって形成されているため、反応性及び凝集性が低く、加工が容易である。また、ワード線ＷＬをダマシン法で形成することも可能である。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４３】
以上説明した実施形態によれば、微細化に適した抵抗変化型記憶装置を実現することができる。
【００４４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４５】
１、２、３：記憶装置、１０：記憶素子、１１：下部電極、１２：バリアメタル層、１３：抵抗変化層、１４：イオン供給層、１５：バリアメタル層、１６：上部電極、１７：ストッパ層、２１：シリコン基板、２２：層間絶縁膜、２３：メモリセル部、２４：ワード線配線層、２５：ビット線配線層、２６ａ、２６ｂ：ピラー、２７：層間絶縁膜、３１：シリコン基板、ＢＬ：ビット線、ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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