(57)【要約】【課題】高電圧駆動素子の為のＳｉＣ基板において結晶欠陥の低減が課題となっている。不純物濃度の高い結晶欠陥の多いベース基板に、ドリフト層として不純物濃度の低いエピタキシャル層を形成する公知の手法では、エピタキシャル層の結晶欠陥がベース基板と同様に多くなってしまうのが現状の課題である。【解決手段】不純物濃度の低い結晶欠陥の少ない種基板の表面にスマートカット層を設けその表面と、不純物の濃度の高い結晶欠陥の多いベース基板の表面とを貼り合せ、その後にスマートカット層で劈開して基板を分離し、不純物濃度の低い結晶欠陥の少ない面にドリフト層として必要な厚さと濃度のＳｉＣ膜をホモエピタタキシャル成長させ、結晶欠陥の少ないドリフト層を有する基板を作成することを特徴とする基板形成方法。【選択図】図４
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【特許請求の範囲】
【請求項１】
高不純物濃度の結晶欠陥の多いベース基板に低不純物濃度の結晶欠陥の少ない単結晶化合物半導体を形成する手段として高不純物濃度の結晶欠陥の多いベース基板上に低不純物濃度の結晶欠陥の少ない単結晶化合物半導体層を貼り合せた構成を有する化合物半導体基板とこの基板を用いた半導体装置。
【請求項２】
請求項１において低不純物濃度単結晶基板を必要な厚さとするためにその化合物半導体部の一部を除去したことを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
【請求項３】
請求項１において必要な厚さを得る手段として、低不純物濃度の結晶欠陥の少ない化合物半導体基板の表面に水素イオンなどによるスマートカット層を設けた単結晶化合物半導体と、高不純物濃度のベース基板とを貼り合わせ、その後スマートカット層で劈開させて双方の基板を分離し、高不純物濃度のベース基板に低不純物濃度の結晶欠陥の少ない単結晶化合物薄膜層を形成しその上に、必要に応じて、単結晶化合物物半導体層を必要な厚さと必要な不純物濃度で形成したことを特徴とする基板とこの基板を用いた半導体装置。
【請求項４】
請求項１、２，３において低不純物濃度の結晶欠陥の少ない化合物半導体はＳｉＣであり、高不純物濃度の結晶欠陥の多い低抵抗ベース基板はＳｉＣ基板であることを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
【請求項５】
請求項１，２，３において低不純物濃度の結晶欠陥の少ない化合物半導体はＳｉＣであり、高不純物濃度の結晶欠陥の多いベース基板はポリＳｉＣ基板であることを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
【請求項６】
請求項１，２，３，４，５において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、双方の面を活性化した後に直接貼り合わせをすることを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
【請求項７】
請求項１，２，３，４，５において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、双方の面に金属或いはその他の半導体材料を形成し、その材料を介して貼り合せるとことを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
【請求項８】
請求項１，２，３，４，５において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、双方の面に白金薄膜を形成し、その材料を介して貼り合せるとことを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
【請求項９】
請求項１，２，３，４，５において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、いずれか一方の表面に極薄のＳｉ薄膜を形成し、もう一方の表面に極薄のシリコン酸化膜薄膜を形成し、Ｓｉ薄膜面とシリコン酸化膜薄膜面とを貼り合せたこと特徴とする化合物半導体基板とこの基板を用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はパワー系化合物半導体、とりわけＳｉＣ基板を用いる半導体装置の基板構造と素子構造に関するものである。
【背景技術】
【０００２】図１において、従来から公表されている単結晶ＳｉＣ基板に形成する縦構造のＭＯＳＦＥＴを示す。図１−ａはＳｉＣ基板１を示す。図１−ｂはその基板に形成した縦構造のＭＯＳＦＥＴの断面図を示す。表面にソース部１１、ドレイン部１２、ゲート電極１３、ゲート膜１４、Ｐウエル１５とを設けて、ドレイン部１２は縦方向に電流パス１６を設けドレイン電極１９から電流をとる公知の構造である。ＮチャンネルＭＯＳＦＥＴの事例ではＳｉＣ基板はＭＯＳＦＥＴ周辺がＮ−層、ソース部１１はＮ＋層、ドレイン部１２はＮ層、チャンネル部がＰ層１５から構成される。図１−ｃはＭＯＳＦＥＴがオフの時、すなわちドレインに逆バイアス電圧が印加される場合のＰ層の空乏層の拡がりを表している。事例では、空乏層到達点１８は１０μｍの深さとなっている。この空乏層到達点までのＳｉＣがＮ−層からなるドリフト層６であり、その到達点以上のＳｉＣはＮ＋＋層からなるベース基板２である。ＳｉＣ基板の厚さは、全体では特性と作業性を考慮して２００μｍとなっている。【０００３】図２において、ＳｉＣ基板の製造工程の一部を示す。図２−ａは１０１８／ｃｍ−３〜１０１９／ｃｍ−３高濃度のＰ原子をドーピングしたＮ＋＋層からなるベース基板２である。
これは３Ｃにおいても４Ｈにおいても同様である。図２−ｂは、ベース基板に低濃度のＮ−層からなるドリフト層６をエピタキシャル成長させた状態である。エピタキシャル成長させたドリフト層のリン濃度は１０１４／ｃｍ−３〜１０１５／ｃｍ−３と低い。【０００４】ＳｉＣ素子の課題は、ＳｉＣ基板に結晶欠陥が多くリーク電流の原因となってしまうことである。４Ｈ構造のＳｉＣ基板においては昇華法と呼ばれる方式で基板を作るために小さな基板口径となっているのが現実で、大口径化するためには結晶欠陥が増加してしまう。また、３Ｃ構造のＳｉＣ基板においてはＳｉ基板にＳｉＣを成長させ、そのＳｉＣを基板として利用するものである。しかし、ＳｉとＳｉＣとの格子定数の違いにより結晶欠陥が多くなってしまう。このようにＳｉＣにおける結晶欠陥は、Ｓｉ原子とＣ原子の大きさが異なること、その規則性により特有な面方位において成長し易く結晶学的にはすべり面が発生し、各種の結晶欠陥が発生し易いことにある。また、３Ｃ型、４Ｈ型ともベース基板Ｎ＋＋層２は低抵抗とするために不純物濃度が極限まで高くする必要がある。ベース基板２の抵抗を出来るだけ小さくしたいためであるが、この不純物濃度を極限まで高くすることにより、結晶欠陥がさらに多くなっている。近年、４Ｈ構造の基板、３Ｃ構造の基板共に各種工夫により小さい口径の基板においては結晶欠陥が低減されてＭＯＳＦＥＴやショットキーダイオードを形成しても実用上問題ないレベルには近づいてきた。しかし、素子コスト低減の為に大口径化が必要でそれに伴う結晶欠陥を減らすためには製造工程は複雑になり、コスト高でこれ以上の工夫はコスト高との背反事項となっている。課題は結晶欠陥が減らせ、簡素でコスト低減ができる基板の作り方にある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】本発明では、上述した不純物濃度に起因する結晶欠陥に着目した低減手法に関するものであり、３Ｃ基板にも４Ｈ基板にも適用できる手法である。図３に不純物濃度と結晶欠陥との関係を示す。図は３Ｃ基板の事例であるが、４Ｈ基板においても同様な傾向がある。ベース基板層の抵抗はできるだけ小さくしたいので濃度は極限まで上げることが必要である。具体的な事例では、０．０２Ω以下の基板特性を必要とする場合に、Ｐ原子の濃度は１０１８／ｃｍ３〜１０１９／ｃｍ３と高い濃度が必要である。これはＳｉＣの分子１万個に対して１個程度のＰ原子が存在することになり、多くの欠陥が発生し図３のような数値となっている。ベース基板の位置付けは［Ａ］に相当する。一方で、ＳｉＣ基板上でＭＯＳＦＥＴを形成する部分の不純物濃度はＮ−層であり独立の基板であれば１０１４／ｃｍ３〜１０１５／ｃｍ３と低いので、結晶欠陥は［Ｃ］に相当する筈である。しかし、図２に示したような従来構成ではベース基板の結晶欠陥が多い基板の上に成長する為に欠陥密度は［ａ］に相当するレベルとなってしまう。【０００６】図２の様な基板の形成方法ではドリフト層の不純物濃度で結晶欠陥が少なくなる可能性があるのに、実際にはベース基板の結晶欠陥の影響で低減ができないという課題がある。本発明では、ベース基板の結晶欠陥に影響を受けない手法で、ドリフト層を形成できれば結晶欠陥は低くなる可能性がある点に着目したものである。
【課題を解決するための手段】
【０００７】本発明の構成は、不純物濃度の低い基板を作成して、結晶欠陥を少なくし、その基板の薄片を高濃度のベース基板へ移植し、その後必要な厚さの低濃度エピタキシャル層を成長させるものである。そして移植する薄片の不純物濃度を低濃度エピ層よりもさらに低くしておけば、薄片の結晶欠陥レベルはさらに低くなる。図３において基板濃度を低くしてＮ−−層として１０１１／ｃｍ３〜１０１２／ｃｍ３とすることにより、結晶欠陥は少なくなり、これは［Ｂ］に相当する。この結晶欠陥レベルの基板にエピタキシャル成長ができれば、その濃度が１０１４／ｃｍ３〜１０１５／ｃｍ３であっても欠陥レベルは下地の欠陥が少ないので図２の［ｂ］に相当する結晶欠陥レベルになる。このようにして、ドリフト層の結晶欠陥の水準は［Ｃ］に相当する水準よりはさらに低く、［ｂ］に相当水準とすることができる。また、薄片はドリフト層よりも低い不純物濃度となるためにドリフト抵抗の増加が懸念されるが、後のＰＮ層の活性化処理温度が１６００℃〜１７００℃と高いため、ベース層の高濃度により拡散が発生し、障害とはならない水準となる。【０００８】具体的な手順としては、先ずドリフト層で必要な低不純物濃度、或いはさらに低い不純物濃度のＳｉＣ基板を作成する。その後、この基板を種基板として、その表面から水素イオンを０．５μｍの深さにイオン注入し、スマートカット層を形成する。その後この表面と、別途作成した高濃度ＳｉＣ基板の表面を貼り合せ、その後、１０００℃程度の高温度熱処理により水素イオン注入層であるスマートカット層で剥離をさせる。
これは近年公知となったスマートカット手法により分離技術である。これにより、高濃度のベース基板に低濃度のＳｉＣ層が形成される。高濃度層は結晶欠陥が多いが、薄い低濃度の層には結晶欠陥が少ないという構成が実現できる。その後スマートカットで移植された薄い低濃度ＳｉＣ表面を研磨して、その後必要な厚さである１０μｍまで低濃度ＳｉＣ層をエピタキシャル成長させる。エピタキシャル層は結晶欠陥の少ない低不純物濃度層の上に形成される為、結晶欠陥は少ない層が形成される。【０００９】上記の事例では種基板としてはドリフト層と同じ程度の低濃度基板を種基板とした事例を示したが、種基板としては不純物濃度が低い基板、或いは不純物を含まない種基板、或いはＰ−層でも採用することができ、結晶欠陥が一番少ない状態の種結晶基板を使用することができる。移植される層が０．２〜０．３μｍ以下薄いために基板の後工程である素子形成工程のＰＮ活性化処理中に１６００℃〜１７００℃にされ、その状態でベース基板のＮ＋＋層からの不純物拡散によりＮ−層、或いはＮ層と同等の不純物濃度となり全工程を通した後では問題が無くなるからである。
【発明の効果】
【００１０】高電圧駆動に適したＳｉＣ基板の実用化の期待は大きいが、これまで基板の結晶欠陥が制約となってその用途の拡大が制限されている。本発明により、ＳｉＣ基板の結晶欠陥の低減が実現き、ＳｉＣ基板の結晶欠陥低減と低コスト化とを同時に実現する構造は画期的である。
【図面の簡単な説明】
【００１１】
【図１】公知のＳｉＣ基板とＭＯＳＦＥＴ素子の構造を示す断面図
【図２】公知のＳｉＣ基板の形成方法の断面図
【図３】ＳｉＣ基板における不純物濃度と結晶欠陥の事例
【図４】本発明による高濃度ＳｉＣ基板上に低濃度の単結晶ＳｉＣ膜を形成する工程の断面図
【発明を実施するための形態】
【００１２】図４に本発明の実施例を開示する。図４−ａはベース基板となる高濃度ＳｉＣ基板２である。縦方向に電流を流す基板であるため抵抗を極力低くするために可能な限りの高濃度不純物がドーピングされているＮ＋＋基板である。この不純物のために低濃度の種基板３に対して結晶欠陥は相対的に多くなっている。図２においては［Ａ］に相当する位置である。図４−ｂは低濃度のＳｉＣ種基板３である。不純物濃度に依存する結晶欠陥を減らすために極力低濃度にされているＮ−−基板である。図２においては［Ｂ］に相当する位置である。図４−ｃは、種基板に水素イオンを表層から深さ０．５ミクロン程度に注入した状態を表している。水素イオンが蓄積している層をスマートカット層４と称する。図４−ｄは図４−ｃの表面と図４−ａの表面を活性化の後に貼り合わせた状態を示している。
これは活性化を不活性ガス等のスパッタリングで行い、１００気圧を印加して貼り合せたものである。加圧条件は、平坦度や活性化条件で異なるが、近年マイクロマシン加工の要素技術として実用化が進んだ貼り合せ技術を応用することができる。図４−ｅは貼り合せ後、約１０００℃の放置でスマートカット面で劈開させ、表面を研磨した状態である。この状態では、結晶欠陥の多い低抵抗のベース基板２の上に、結晶欠陥の少ない不純物濃度の低いＳｉＣ膜５が形成された状態である。この不純物濃度が低いＳｉＣ層５の研磨後の厚さは研磨により減少し約０．３μｍと薄くなっている。図４−ｅにおいてベース基板２はＮ＋＋層であり結晶欠陥密度は図２において［Ａ］に相当し、不純物濃度の低いＳｉＣ膜５はＮ−−層であり結晶欠陥密度は図２において［Ｂ］に相当する。図４−ｆはその状態で必要な低不純物濃度で必要な厚さのＳｉＣ膜を積層し、ドリフト層６を形成した状態を示す。
［Ｂ］に相当する基板の上へのＳｉＣ膜の成長となるため、不純物濃度は［Ｂ］より高いドリフト層であるが結晶欠陥密度は図２において［ｂ］に相当する。このようにＮ−層のドリフト層が少ない結晶欠陥密度で形成することができる。このようにして高濃度のベース基板２には結晶欠陥が多くても、結晶欠陥が少ないドリフト層６を実現することができる。
なお、スマートカットでベース基板へ移されるＳｉＣ層５はＮ−−層は電気抵抗が大きく伝導度の点では好ましくないが、その層が薄いために基板の後工程である素子形成工程のＰＮ活性化処理中に１６００℃〜１７００℃にされ、その状態でベース基板のＮ＋＋層からの不純物拡散によりＮ−層、或いはＮ層と同等の不純物濃度となり全工程を通した後では問題が無くなる。
【００１３】以上の事例においては、種結晶としてはＮ−−に相当する濃度の基板を用いる事例を紹介したが、移植される層が薄いために基板の後工程で、素子形成工程のＰＮ活性化処理中に１６００℃〜１７００℃に保持され、その状態でベース基板のＮ＋＋層からの不純物拡散によりＮ−層、或いはＮ層と同等の不純物濃度となり全工程を通した後では問題が無くなる。このことを考えれば、Ｎ−−である必要は無く、Ｐ−層であっても問題は無い。すなわち、Ｎ、Ｎ−〜不純物なし〜Ｐ−層の範囲で結晶欠陥が一番少ない種結晶を選択することができる。
【００１４】以上の事例においては、種結晶３としてはドリフト層に必要なＮ−層に相当する濃度の基板を用いることも可能である。この濃度においても図２における［Ａ］と比較しても十分に低い結晶欠陥濃度を実現できるためである。その場合には後の素子形成工程におけるＰＮ活性化熱処理によるＮ＋＋層からの不純物熱拡散による濃度の向上は期待する必要は無い。
【００１５】以上の事例においては、ベース基板として高濃度ＳｉＣ基板を用いる事例を示したが、ベース基板部は単結晶基板である必要はない。高濃度、低抵抗であるポリＳｉＣ基板も可能である。図４と同様な工程手順で製作することができる。ベース基板として使用するポリＳｉＣは０．０２Ωｃｍ以下の抵抗率も可能であり、平坦化も容易であり安価なベース基板として可能である。
【００１６】また、ポリＳｉＣ基板以外でも、ＰＮ接合部の活性化温度である１６００〜１７００℃の高温に耐えられる基板であり、抵抗率が低い基板であれば使用可能である。
【００１７】ベース基板２とスマートカットを形成したＳｉＣ種基板３との貼り合わせは図４−ｄのように直接貼り合せである必要はなく、面同士が貼り合せし易い材料を介して行うことも可能である。
【００１８】金属であれば白金の様な薄膜を介してでも良い。この場合にはベース基板２の表面に薄い白金を形成し、種基板３の表面にも薄い白金を形成し、白金面同士を貼り合わせるものである。ＰＮの活性化の為に熱処理に耐えるような、或いはその熱処理で拡散しても問題ない様な金属で、貼り合せ界面の電気伝導度を良好にできるような金属であれば使用可能である。
【００１９】また、面同士が貼り合せし易い半導体材料を介することも可能である。
【００２０】また、面同士が貼り合せし易い半導体材料と絶縁物の組み合わせも可能である。例えば、半導体材料としてはＳｉと絶縁材料としてはシリコン酸化膜である。Ｓｉ面とシリコン酸化膜面は最も貼り合せがし易い組み合わせとして公知であり、既にＳｉ基板を酸化膜を介して貼り合わせる構成に適用されて久しい。この場合、例えば、種基板となるＳｉＣ基板の表面に数ｎｍのＳｉ層を形成し、ベース基板であるポリＳｉＣの表面に数ｎｍのシリコン酸化膜を形成して貼り合わせることにより可能である。シリコン酸化膜は単体では絶縁物であるが、極薄いため後の工程でＳｉＣのＰＮ層の１６００℃以上の高温度での活性化処理中にＳｉＣに拡散されて導通状態となり絶縁物としての障害にならない。このように、面同士の貼り合せのし易い材料の組み合わせにより可能である。
【産業上の利用の可能性】
【００２１】ＳｉＣ基板を用いた高電圧駆動素子は、車においてはハイブリッド車の普及、電気自動車の普及に伴ってますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。本発明により結晶欠陥の少ない基板を実用化することが可能となり、当該分野の素子の普及に大きく貢献するものとなる。
【符号の説明】
【００２２】１・・・ＳｉＣ基板      ２・・・ＳｉＣベース基板（Ｎ＋＋層）
３・・・ＳｉＣ種結晶基板（Ｎ−−層）      ４・・・スマートカット層
５・・・スマートカットで移されるＳｉＣ層（Ｎ−層）
６・・・１０μｍに成長させたＳｉＣドリフト層（Ｎ−層）
１１・・・ソース（Ｎ＋層）    １２・・・ドレイン（Ｎ層）    １３・・・ゲート電極
１４・・・ゲート酸化膜      １５・・・Ｐウエル      １６・・・電流パス
１７・・・空乏層の拡がり      １８・・・空乏層到達点      １９・・・ドレイン電極
２１・・・ソース          ２２・・・ドレイン          ２３・・・ゲート
２６・・・ドレイン電極からドレインに至る等価抵抗      ２９・・・ドレイン電極部
【図１】
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【図２】
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【図３】
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【図４】
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