(57)【要約】【課題】積層型の半導体装置においてバンプ電極のルーズコンタクトを簡単な方法で検出する。【解決手段】バンプ電極ＦＢ０を駆動するドライバ回路ＭＤ０を有する半導体チップＭＣ０と、バンプ電極ＢＢＣを駆動するドライバ回路ＣＤを有する半導体チップＣＣとを備え、半導体チップＭＣ０，ＣＣは、バンプ電極ＦＢ０，ＢＢＣが電気的に接続されるよう互いに積層され、これによりバンプ電極ＦＢ０，ＢＢＣを含む電流パスが形成される。テストモード時においては、ドライバ回路ＭＤ０が電流パスを第１の電位に駆動している間に、ドライバ回路ＣＤが電流パスを第２の電位に駆動することによりバスファイトを発生させる。バスファイトによって故意に消費電流を増大させることにより、消費電流の変化を観測するだけでバンプ電極の接続状態を評価することが可能となる。【選択図】図３
2014022652.tif 000002
【特許請求の範囲】
【請求項１】
第１のバンプ電極と、前記第１のバンプ電極を駆動する第１のドライバ回路とを有する第１の半導体チップと、
第２のバンプ電極と、前記第２のバンプ電極を駆動する第２のドライバ回路とを有する第２の半導体チップと、を備え、
前記第１及び第２の半導体チップは、前記第１のバンプ電極と前記第２のバンプ電極が電気的に接続されるよう互いに積層され、これにより前記第１及び第２のバンプ電極を含む電流パスが形成され、
テストモード時においては、前記第１のドライバ回路が前記電流パスを第１の電位に駆動している間に、前記第２のドライバ回路が前記電流パスを前記第１の電位とは異なる第２の電位に駆動することを特徴とする半導体装置。
【請求項２】
通常動作モード時においては、前記第１のドライバ回路が前記電流パスを前記第１又は第２の電位に駆動している間、前記電流パスから見て前記第２のドライバ回路がハイインピーダンス状態に維持されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記通常動作モード時においては、前記第２のドライバ回路が前記電流パスを前記第１又は第２の電位に駆動している間、前記電流パスから見て前記第１のドライバ回路がハイインピーダンス状態に維持されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体チップは前記第１のバンプ電極を複数備え、
前記第２の半導体チップは前記第２のバンプ電極を複数備え、
前記複数の第１のバンプ電極と前記複数の第２のバンプ電極はそれぞれ電気的に接続され、これにより複数の電流パスが形成され、
前記テストモード時においては、前記複数の電流パスをいずれも前記第１の電位に駆動した状態で、前記複数の電流パスを順次、前記第２の電位に駆動することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
第３のバンプ電極と、前記第３のバンプ電極を駆動する第３のドライバ回路とを有する第３の半導体チップをさらに備え、
前記第２の半導体チップは、前記第２のバンプ電極が形成された表面とは反対側に設けられた第４のバンプ電極と、前記第２の半導体チップを貫通して設けられ、前記第２のバンプ電極と前記第４のバンプ電極とを接続する貫通電極とをさらに有し、
前記第２及び第３の半導体チップは、前記第４のバンプ電極と前記第３のバンプ電極が電気的に接続されるよう互いに積層され、これにより前記電流パスは前記第１乃至第４のバンプ電極を含み、
前記テストモード時においては、前記第１のドライバ回路が前記電流パスを前記第１の電位に駆動し、前記第２のドライバ回路が前記電流パスを前記第２の電位に駆動している間に、前記電流パスから見て前記第３のドライバ回路がハイインピーダンス状態に維持されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記テストモード時においては、前記第１のドライバ回路が前記電流パスを前記第１の電位に駆動し、前記第３のドライバ回路が前記電流パスを前記第２の電位に駆動している間に、前記電流パスから見て前記第２のドライバ回路がハイインピーダンス状態に維持されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記テストモード時において前記電流パスに流れる電流を制限するリミッタ回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の半導体チップはメモリセルアレイを有するメモリチップであり、前記第２の半導体チップは前記メモリチップを制御するコントロールチップであることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項９】
前記通常動作モード時においては、前記第１のドライバ回路は前記メモリセルアレイから読み出されたリードデータを前記第２の半導体チップに出力し、前記第２のドライバ回路は前記メモリセルアレイに書き込むべきライトデータを前記第１の半導体チップに出力することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記通常動作モード時においては、前記第２のドライバ回路は前記メモリセルアレイにアクセスするための信号を前記第１の半導体チップに出力することを特徴とする請求項８に記載の半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項に記載の半導体装置に動作電源を供給する電源装置と、前記半導体装置を制御するテスタとを備え、
前記テスタは、前記テストモード時において、前記第１のドライバ回路が前記電流パスを前記第１の電位に駆動し、前記第２のドライバ回路が前記電流パスを前記第２の電位に駆動している間において、前記電源装置から前記半導体装置に流れる消費電流を測定することを特徴とする半導体装置のテスト装置。
【請求項１２】
請求項１乃至１０のいずれか一項に記載の半導体装置と、前記半導体装置に動作電源を供給する電源装置とを用意し、
前記第１のドライバ回路が前記電流パスを前記第１の電位に駆動し、前記第２のドライバ回路が前記電流パスを前記第２の電位に駆動している間において、前記電源装置から前記半導体装置に流れる消費電流を測定することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法に関し、特に、積層された複数の半導体チップがバンプ接続されてなる半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにおいては、各メモリチップとパッケージ基板とを接続するワイヤをチップごとに設ける必要があることから、多数のメモリチップを積層するのは困難である。
【０００３】
これに対し、近年においては、貫通電極が設けられた複数のメモリチップを積層するタイプの半導体装置が提案されている（特許文献１参照）。このタイプの半導体装置においては、各メモリチップに設けられた貫通電極のうち、積層方向から見て同じ平面位置に設けられた貫通電極が電気的に短絡されることから、積層数が増えてもパッケージ基板に接続される電極の数が増えることがない。このため、より多数のメモリチップを積層することが可能となる。
【０００４】
貫通電極を有する半導体チップを積層する場合には、上下のチップに設けられたバンプ電極同士を正確に接触させる必要がある。このため、マルチチップパッケージにおけるチップの積層作業と比べ、より高精度な位置決めを行う必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１３６１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、貫通電極を有する半導体チップは、一旦積層されるとバンプ電極の接続状態を目視にて確認することができなくなる。このため、接続不良が生じているか否かを評価するためには、各半導体チップに高精度な負荷回路や計測回路を搭載する必要があり、チップ面積が増大するという問題があった。また、各半導体チップに搭載された負荷回路や計測回路を用いた評価は、バンプ電極数が多い場合には非常に時間がかかるという問題もあった。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１のバンプ電極と、前記第１のバンプ電極を駆動する第１のドライバ回路とを有する第１の半導体チップと、第２のバンプ電極と、前記第２のバンプ電極を駆動する第２のドライバ回路とを有する第２の半導体チップと、を備え、前記第１及び第２の半導体チップは、前記第１のバンプ電極と前記第２のバンプ電極が電気的に接続されるよう互いに積層され、これにより前記第１及び第２のバンプ電極を含む電流パスが形成され、テストモード時においては、前記第１のドライバ回路が前記電流パスを第１の電位に駆動している間に、前記第２のドライバ回路が前記電流パスを前記第１の電位とは異なる第２の電位に駆動することを特徴とする。
【０００８】
本発明による半導体装置のテスト装置は、前記半導体装置に動作電源を供給する電源装置と、前記半導体装置を制御するテスタとを備え、前記テスタは、前記テストモード時において、前記第１のドライバ回路が前記電流パスを前記第１の電位に駆動し、前記第２のドライバ回路が前記電流パスを前記第２の電位に駆動している間において、前記電源装置から前記半導体装置に流れる消費電流を測定することを特徴とする。
【０００９】
本発明による半導体装置のテスト方法は、前記半導体装置と、前記半導体装置に動作電源を供給する電源装置とを用意し、前記第１のドライバ回路が前記電流パスを前記第１の電位に駆動し、前記第２のドライバ回路が前記電流パスを前記第２の電位に駆動している間において、前記電源装置から前記半導体装置に流れる消費電流を測定することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、テストモード時にいわゆるバスファイトを起こすことによって故意に消費電流を増大させていることから、消費電流の変化を観測するだけでバンプ電極の接続状態を評価することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】貫通電極ＴＳＶの構造を示す断面図である。
【図３】双方向データバスＤＢの構造を説明するための模式図である。
【図４】メモリチップＭＣ０に設けられたテスト回路を示すブロック図である。
【図５】半導体装置１０にテスト装置を接続した状態を示すブロック図である。
【図６】半導体装置１０のテスト方法を説明するためのフローチャートである。
【図７】各ドライバ回路が順次ハイレベルのデータを出力するスキャン動作を説明するための図である。
【図８】（ａ）〜（ｄ）は、それぞれメモリチップＭＣ０〜ＭＣ３が選択された場合の電流パスＰ０〜Ｐ３を示す模式図である。
【図９】テスタ３０による消費電流Ｉｍのモニタ結果の一例であり、（ａ）はメモリチップＭＣ０を選択した場合のモニタ結果、（ｂ）はメモリチップＭＣ１を選択した場合のモニタ結果である。
【図１０】（ａ）はメモリチップＭＣ０とメモリチップＭＣ１との間でバスファイトさせた例を示し、（ｂ）はメモリチップＭＣ１とメモリチップＭＣ２との間でバスファイトさせた例を示し、（ｃ）はメモリチップＭＣ２とメモリチップＭＣ３との間でバスファイトさせた例を示す模式図である。
【図１１】ドライバ回路Ｄにリミッタ回路７０を接続した例を示す回路図である。
【図１２】アドレスバスＡＢに生じているルーズコンタクトを検出可能とした例を示す回路図である。
【図１３】複数のアドレスバスＡＢ０〜ＡＢｍに対して１つのドライバ回路を共通に割り当てた例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のメモリチップＭＣ０〜ＭＣ３と、メモリチップＭＣ０〜ＭＣ３とは異なる製造マスクを用いて製作された１枚のコントロールチップＣＣと、１枚のインターポーザＩＰとが積層された構造を有している。メモリチップＭＣ０〜ＭＣ３及びコントロールチップＣＣはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。
【００１５】
但し、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。
【００１６】
これら半導体チップのうち、最上層に位置するメモリチップＭＣ０を除く、メモリチップＭＣ１〜ＭＣ３及びコントロールチップＣＣには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。尚、本発明においては、表面バンプＦＢと裏面バンプＢＢを特に区別する必要がない場合、これらを「バンプ電極」と呼ぶことがある。
【００１７】
本実施形態において最上層のメモリチップＭＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、メモリチップＭＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のメモリチップＭＣ０に貫通電極ＴＳＶを設けない場合、他のメモリチップＭＣ１〜ＭＣ３よりも最上層のメモリチップＭＣ０の厚みを厚くすることが可能となるため、メモリチップＭＣ０の機械的強度を高めることが可能となる。但し、本発明において最上層のメモリチップＭＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのメモリチップＭＣ０〜ＭＣ３を同一の工程で作製することが可能となる。
【００１８】
メモリチップＭＣ０〜ＭＣ３は、データバス幅が数百〜数千ビットであるワイドＩ／Ｏ型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。一方、コントロールチップＣＣは、メモリチップＭＣ０〜ＭＣ３の動作を制御するとともに、外部とのインターフェースの役割を果たす。したがって、外部からのアクセスは全てコントロールチップＣＣを介して行われ、データの入出力もコントロールチップＣＣを介して行われる。
【００１９】
一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。
【００２０】
積層されたメモリチップＭＣ０〜ＭＣ３及びコントロールチップＣＣの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとコントロールチップＣＣとの隙間には、ＮＣＰ（Non-Conductive Paste）９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。
【００２１】
メモリチップＭＣ１〜ＭＣ３に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。
【００２２】
図２は、貫通電極ＴＳＶの構造を示す断面図である。
【００２３】
図２に示すように、貫通電極ＴＳＶはシリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶはＣｕ（銅）からなる。シリコン基板８０の表面は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶの周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶとトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング８２が一重に設けられているが、絶縁リング８２を二重に設けても構わない。絶縁リング８２を二重に設ければ、貫通電極ＴＳＶとシリコン基板８０との間の静電容量を低減することができる。
【００２４】
シリコン基板８０の裏面側における貫通電極ＴＳＶの端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、メモリチップＭＣ１〜ＭＣ３においては上層のメモリチップＭＣ０〜ＭＣ２に設けられた表面バンプＦＢと接し、コントロールチップＣＣにおいてはメモリチップＭＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、Ｃｕ（銅）からなる貫通電極ＴＳＶの表面を覆うＳｎＡｇ半田からなる。一方、表面バンプＦＢは、各配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶの端部に接続されている。表面バンプＦＢは、メモリチップＭＣ１〜ＭＣ３においては下層のメモリチップＭＣ２，ＭＣ３及びコントロールチップＣＣに設けられた裏面バンプＢＢと接し、コントロールチップＣＣにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。
【００２５】
かかる構造により、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢは、貫通電極ＴＳＶを介して短絡された状態となる。表面バンプＦＢのピラー部８６は、パッシベーション膜８４を貫通して設けられている。パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４から引き出される内部配線（図示せず）を介して行われる。
【００２６】
尚、コントロールチップＣＣにおいても、この種の表面バンプＦＢと裏面バンプＢＢとを短絡させる貫通電極ＴＳＶが、多数の貫通電極ＴＳＶのうちの一部として設けられる。このような貫通電極ＴＳＶは、コントロールチップＣＣにおいて、主に電源電位ＶＤＤ又は接地電位ＶＳＳを供給するために用いられる。
【００２７】
コントロールチップＣＣに設けられた残りの貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。図示しないが、この種の貫通電極ＴＳＶについては、スルーホール電極ＴＨ１〜ＴＨ３のいずれかが削除された構成を有している。
【００２８】
そして、図１に示したように、対向する表面バンプＦＢと裏面バンプＢＢが接合するよう、メモリチップＭＣ０〜ＭＣ３及びコントロールチップＣＣが積層されることから、半導体装置１０には、これらの半導体チップに共通接続された複数の信号パスが形成されることになる。これらの信号パスとしては、リードデータ及びライトデータの送受信を行うための双方向データバスや、アドレス信号やコマンド信号の送信を行うためのアドレスバス、コマンドバスなどが含まれる。アドレスバスやコマンドバスは、コントロールチップＣＣからメモリチップＭＣ０〜ＭＣ３への一方向バスである。
【００２９】
図３は、双方向データバスＤＢの構造を説明するための模式図である。
【００３０】
図３に示す双方向データバスＤＢは、４つの貫通電極ＴＳＶ１〜ＴＳＶ３，ＴＳＶＣを介して、メモリチップＭＣ０〜ＭＣ３及びコントロールチップＣＣに共通接続される。ここで、貫通電極ＴＳＶ１〜ＴＳＶ３はそれぞれメモリチップＭＣ１〜ＭＣ３を貫通して設けられた貫通電極であり、貫通電極ＴＳＶＣはコントロールチップＣＣを貫通して設けられた貫通電極である。また、図３に示す符号ＦＢ０〜ＦＢ３はそれぞれメモリチップＭＣ０〜ＭＣ３に設けられた表面バンプであり、符号ＢＢ１〜ＢＢ３はそれぞれメモリチップＭＣ１〜ＭＣ３に設けられた裏面バンプであり、符号ＢＢＣはコントロールチップＣＣに設けられた裏面バンプである。上述の通り、上層に位置するチップの表面バンプＦＢは、下層に位置するチップの裏面バンプＢＢに接合され、これによってメモリチップＭＣ０〜ＭＣ３及びコントロールチップＣＣに共通接続された１本の双方向データバスＤＢが構成される。
【００３１】
かかる構成により、メモリチップＭＣ０の内部回路２０から出力されるリードデータは、ドライバ回路ＭＤ０を介して双方向データバスＤＢに出力され、貫通電極ＴＳＶ１〜ＴＳＶ３，ＴＳＶＣを介してコントロールチップＣＣに供給される。コントロールチップＣＣは、レシーバ回路ＣＲを介して双方向データバスＤＢ上のリードデータを内部回路２４に供給する。逆に、コントロールチップＣＣの内部回路２４から出力されるライトデータは、ドライバ回路ＣＤを介して双方向データバスＤＢに出力され、貫通電極ＴＳＶＣ，ＴＳＶ３〜ＴＳＶ１を介してメモリチップＭＣ０に供給される。メモリチップＭＣ０は、レシーバ回路ＣＲ０を介して双方向データバスＤＢ上のライトデータを内部回路２０に供給する。これらの信号伝送においては、バンプ電極による４つの接合ポイントを経由する。つまり、表面バンプＦＢ０と裏面バンプＢＢ１の接合ポイント、表面バンプＦＢ１と裏面バンプＢＢ２の接合ポイント、表面バンプＦＢ２と裏面バンプＢＢ３の接合ポイント、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。
【００３２】
また、メモリチップＭＣ１の内部回路２１から出力されるリードデータは、ドライバ回路ＭＤ１を介して双方向データバスＤＢに出力され、貫通電極ＴＳＶ２，ＴＳＶ３，ＴＳＶＣを介してコントロールチップＣＣに供給される。逆に、コントロールチップＣＣの内部回路２４から出力されるライトデータは、ドライバ回路ＣＤを介して双方向データバスＤＢに出力され、貫通電極ＴＳＶＣ，ＴＳＶ３，ＴＳＶ２を介してメモリチップＭＣ１に供給される。メモリチップＭＣ１は、レシーバ回路ＣＲ１を介して双方向データバスＤＢ上の信号を内部回路２１に供給する。これらの信号伝送においては、バンプ電極による３つの接合ポイントを経由する。つまり、表面バンプＦＢ１と裏面バンプＢＢ２の接合ポイント、表面バンプＦＢ２と裏面バンプＢＢ３の接合ポイント、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。
【００３３】
さらに、メモリチップＭＣ２の内部回路２２から出力されるリードデータは、ドライバ回路ＭＤ２を介して双方向データバスＤＢに出力され、貫通電極ＴＳＶ３，ＴＳＶＣを介してコントロールチップＣＣに供給される。逆に、コントロールチップＣＣの内部回路２４から出力されるライトデータは、ドライバ回路ＣＤを介して双方向データバスＤＢに出力され、貫通電極ＴＳＶＣ，ＴＳＶ３を介してメモリチップＭＣ２に供給される。メモリチップＭＣ２は、レシーバ回路ＣＲ２を介して双方向データバスＤＢ上のライトデータを内部回路２２に供給する。これらの信号伝送においては、バンプ電極による２つの接合ポイントを経由する。つまり、表面バンプＦＢ２と裏面バンプＢＢ３の接合ポイント、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。
【００３４】
そして、メモリチップＭＣ３の内部回路２３から出力されるリードデータは、ドライバ回路ＭＤ３を介して双方向データバスＤＢに出力され、貫通電極ＴＳＶＣを介してコントロールチップＣＣに供給される。逆に、コントロールチップＣＣの内部回路２４から出力されるライトデータは、ドライバ回路ＣＤを介して双方向データバスＤＢに出力され、貫通電極ＴＳＶＣを介してメモリチップＭＣ３に供給される。メモリチップＭＣ３は、レシーバ回路ＣＲ３を介して双方向データバスＤＢ上のライトデータを内部回路２３に供給する。これらの信号伝送においては、バンプ電極による１つの接合ポイントを経由する。つまり、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。
【００３５】
尚、メモリチップＭＣ０〜ＭＣ３に含まれる内部回路２０〜２３は、それぞれメモリセルアレイを含む機能ブロックである。通常動作モードにおいては、メモリチップＭＣ０〜ＭＣ３からリードデータが出力されている間、コントロールチップＣＣ内のドライバ回路ＣＤは非活性化される。つまり、双方向データバスＤＢからみて、ドライバ回路ＣＤがハイインピーダンス状態とされる。同様に、コントロールチップＣＣからライトデータが出力されている間、メモリチップＭＣ０〜ＭＣ３内のドライバ回路ＭＤは非活性化される。つまり、双方向データバスＤＢからみて、ドライバ回路ＭＤがハイインピーダンス状態とされる。
【００３６】
このように、メモリチップＭＣ０〜ＭＣ３の内部回路２０〜２３と、コントロールチップＣＣの内部回路２０とを接続する双方向データバスＤＢには、バンプ電極による複数の接合ポイントが存在する。このため、これら接合ポイントの少なくとも一つが不十分なコンタクト（ルーズコンタクト）によって構成されている場合、当該双方向データバスＤＢを介して送受信されるリードデータ及びライトデータの信号品質が悪化する。尚、接合ポイントが完全なオープン不良を起こしている場合、つまり、表面バンプＦＢと裏面バンプＢＢが完全に分離しているか、両者間に絶縁性の異物などが介在している結果、当該双方向データバスＤＢが分断されているようなケースでは、リードデータ及びライトデータの送受信が不能となることから、このような不良は動作試験によって簡単に検出することができる。同様に、双方向データバスＤＢの一部がショート不良を起こしている場合、つまり、貫通電極ＴＳＶ、表面バンプＦＢ、裏面バンプＢＢ等が他の配線（例えば電源配線）に接触しているようなケースにおいてもリードデータ及びライトデータの送受信が不能であり、このような不良も動作試験によって簡単に検出することができる。
【００３７】
これらに対し、いわゆるルーズコンタクトが生じている場合には、動作環境や動作条件によってリードデータ及びライトデータの送受信が可能であったり不可能であったりするため、その検出は容易ではない。ルーズコンタクトが生じている接合ポイントは、正常な接合ポイントに比べてやや高抵抗化していることから、いわゆる四端子法による抵抗測定を行うことによりこれ検出することができる。しかしながら、四端子法による抵抗測定を行うためには、各半導体チップに高精度な負荷回路や計測回路を搭載する必要があり、チップ面積が増大する。また、四端子法による抵抗測定にはある程度の時間がかかるため、ワイドＩ／Ｏ型のＤＲＡＭのようにデータバス幅が非常に多い場合には、全ての信号パスを検査するために非常に長い時間がかかってしまう。
【００３８】
本実施形態による半導体装置１０はこのような問題が解決するものであり、負荷回路や計測回路を搭載することなく、ルーズコンタクトが生じている箇所を簡単に検出することができる。以下、本実施形態によるルーズコンタクトの検出方法について説明する。
【００３９】
図４は、メモリチップＭＣ０に設けられたテスト回路を示すブロック図である。
【００４０】
図４に示すように、メモリチップＭＣ０には、複数のドライバ回路ＭＤ００〜ＭＤ０Ｎが含まれており、これらドライバ回路ＭＤ００〜ＭＤ０Ｎにはテスト回路を構成するバスファイト制御回路５０及び出力データ指定回路６０が接続されている。バスファイト制御回路５０及び出力データ指定回路６０は、テストモード時において活性化される回路であり、通常動作モード時には無効化される。バスファイト制御回路５０は複数のドライバ回路ＭＤ００〜ＭＤ０Ｎのいずれかを強制的に活性化させる回路であり、活性化されたドライバ回路は、当該双方向データバスに接続された他の半導体チップのドライバ回路が活性化されているか否かにかかわらず、強制的に活性化される。バスファイト制御回路５０としては、通常のＤＲＡＭに搭載されているバウンダリスキャン回路を利用することができる。
【００４１】
また、出力データ指定回路６０は、バスファイト制御回路５０によって活性化されたドライバ回路に出力データを与える回路である。ドライバ回路に与える出力データは１ビットの２値信号であり、ドライバ回路はこれに応じてＶＤＤレベル（高電位レベル）の信号又はＶＳＳレベル（低電位レベル）のいずれかを当該双方向データバスに出力する。
【００４２】
図示しないが、他のメモリチップＭＣ１〜ＭＣ３及びコントロールチップＣＣにも同様のバスファイト制御回路５０及び出力データ指定回路６０が設けられており、各半導体チップに設けられたこれらバスファイト制御回路５０及び出力データ指定回路６０は、後述するテスタによる制御のもと互いに連動して動作する。
【００４３】
図５は、本実施形態による半導体装置１０にテスト装置を接続した状態を示すブロック図である。
【００４４】
図５に示すように、半導体装置１０のテスト装置はテスタ３０と電源装置４０からなる。テスタ３０は半導体装置１０の動作を制御するためのデバイスであり、電源装置４０は半導体装置１０に動作電源を供給するためのデバイスである。また、テスタ３０は、電源装置４０から半導体装置１０に流れる消費電流Ｉｍをモニタする機能を有している。テスタ３０は、各半導体チップに設けられたバスファイト制御回路５０及び出力データ指定回路６０の動作を制御するともに、バスファイト制御回路５０及び出力データ指定回路６０の動作と同期して消費電流Ｉｍをモニタすることによって、ルーズコンタクトが生じている箇所の特定を行う。以下、より具体的に説明する。
【００４５】
図６は、本実施形態による半導体装置のテスト方法を説明するためのフローチャートである。
【００４６】
まず、テスタ３０はテストコマンドを発行することによって半導体装置１０をテストモードにエントリさせる（ステップＳ１）。半導体装置１０がテストモードにエントリすると、各半導体チップに設けられたバスファイト制御回路５０及び出力データ指定回路６０が活性状態となる。この時、コントロールチップＣＣにおいては、バスファイト制御回路５０及び出力データ指定回路６０の制御により、テスト対象となるドライバ回路が全て活性化し、且つ、全てローレベル、つまりＶＳＳレベルのデータを出力する（ステップＳ２）。
【００４７】
次に、テスタ３０によってメモリチップＭＣ０〜ＭＣ３のいずれか一つを選択する（ステップＳ３）。選択されたメモリチップにおいては、バスファイト制御回路５０の制御により、テスト対象となる全てのドライバ回路が活性化される。選択されなかったメモリチップにおいては、バスファイト制御回路５０の制御により、テスト対象となるドライバ回路が全て非活性化され、これにより当該双方向データバスから見てこれらドライバ回路はハイインピーダンス状態となる。
【００４８】
そして、選択されたメモリチップにおいては、出力データ指定回路６０の制御により、各ドライバ回路が順次ハイレベル、つまりＶＤＤレベルのデータを出力する（ステップＳ４）。他のドライバ回路の出力はローレベルに維持される。
【００４９】
図７は、各ドライバ回路が順次ハイレベルのデータを出力するスキャン動作を説明するための図である。図７に示す表の横軸は時刻を示し、縦軸はドライバ回路の番号を示す。図７に示す例では、時刻ｉ（ｉ＝０〜Ｎ）にドライバ回路ｉからハイレベルのデータが出力され、他のドライバ回路の出力はローレベルに維持される。これにより、Ｎ＋１個のドライバ回路は、順次ハイレベルのデータを出力することになる。
【００５０】
このようなスキャン動作を行うと、ハイレベルのデータが出力されている双方向データバスにおいては、いわゆるバスファイトが生じる。つまり、選択されたメモリチップＭＣからはハイレベルのデータが出力され、コントロールチップＣＣからはローレベルのデータが出力されるため、当該信号パスを介して貫通電流が流れる。このような貫通電流は半導体装置１０の消費電流Ｉｍを大幅に増大させる。かかる消費電流Ｉｍの変化は、テスタ３０によって測定される。
【００５１】
このような測定動作を各メモリチップＭＣ０〜ＭＣ３について実行し（ステップＳ３〜Ｓ５）、全てのメモリチップＭＣ０〜ＭＣ３について実行した後、消費電流Ｉｍの変化をテスタ３０によって評価する（ステップＳ６）。
【００５２】
図８（ａ）〜（ｄ）は、それぞれメモリチップＭＣ０〜ＭＣ３が選択された場合の電流パスＰ０〜Ｐ３を示す模式図である。
【００５３】
まず、メモリチップＭＣ０が選択されている場合、貫通電流が流れる電流パスＰ０は、図８（ａ）に示すように４つの貫通電極ＴＳＶ１〜ＴＳＶ３，ＴＳＶＣを通過する。この時、電流パスＰ０には、バンプ電極による４つの接合ポイントが存在する。つまり、表面バンプＦＢ０と裏面バンプＢＢ１の接合ポイント、表面バンプＦＢ１と裏面バンプＢＢ２の接合ポイント、表面バンプＦＢ２と裏面バンプＢＢ３の接合ポイント、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。したがって、もし電流パスＰ０を流れる貫通電流の電流量が少ない場合、これら４つの接合ポイントの少なくとも一箇所がルーズコンタクトとなっている可能性がある。
【００５４】
また、メモリチップＭＣ１が選択されている場合、貫通電流が流れる電流パスＰ１は、図８（ｂ）に示すように３つの貫通電極ＴＳＶ２，ＴＳＶ３，ＴＳＶＣを通過する。この時、電流パスＰ１には、バンプ電極による３つの接合ポイントが存在する。つまり、表面バンプＦＢ１と裏面バンプＢＢ２の接合ポイント、表面バンプＦＢ２と裏面バンプＢＢ３の接合ポイント、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。したがって、もし電流パスＰ１を流れる貫通電流の電流量が少ない場合、これら３つの接合ポイントの少なくとも一箇所がルーズコンタクトとなっている可能性がある。
【００５５】
さらに、メモリチップＭＣ２が選択されている場合、貫通電流が流れる電流パスＰ２は、図８（ｃ）に示すように２つの貫通電極ＴＳＶ３，ＴＳＶＣを通過する。この時、電流パスＰ２には、バンプ電極による２つの接合ポイントが存在する。つまり、表面バンプＦＢ２と裏面バンプＢＢ３の接合ポイント、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。したがって、もし電流パスＰ２を流れる貫通電流の電流量が少ない場合、これら２つの接合ポイントの少なくとも一方がルーズコンタクトとなっている可能性がある。
【００５６】
そして、メモリチップＭＣ３が選択されている場合、貫通電流が流れる電流パスＰ３は、図８（ｄ）に示すように１つのＴＳＶＣを通過する。この時、電流パスＰ３には、バンプ電極による１つの接合ポイントが存在する。つまり、表面バンプＦＢ３と裏面バンプＢＢＣの接合ポイントである。したがって、もし電流パスＰ３を流れる貫通電流の電流量が少ない場合、当該接合ポイントがルーズコンタクトとなっている可能性がある。
【００５７】
図９は、テスタ３０による消費電流Ｉｍのモニタ結果の一例であり、（ａ）はメモリチップＭＣ０を選択した場合のモニタ結果、（ｂ）はメモリチップＭＣ１を選択した場合のモニタ結果である。
【００５８】
図９（ａ）に示す例では、複数のドライバ回路を順次ハイレベルにスキャンした結果、５番目のドライバ回路を駆動した際の消費電流Ｉｍが大きく減少している。消費電流Ｉｍの減少は、電流パスＰ０の高抵抗化によって生じるため、５番目のドライバ回路に対応する電流パスＰ０にルーズコンタクトとなっている箇所が含まれていることを意味する。
【００５９】
これに対し、図９（ｂ）に示す例では、複数のドライバ回路を順次ハイレベルにスキャンしても、消費電流Ｉｍの大幅な減少は見られない。このことは、各ドライバ回路に対応する電流パスＰ１にルーズコンタクトとなっている箇所が含まれていないことを意味する。
【００６０】
したがって、図９（ａ）及び図９（ｂ）の測定結果を総合すれば、５番目のドライバ回路に対応する電流パスＰ０に含まれる接合ポイントであって、５番目のドライバ回路に対応する電流パスＰ１には含まれない接合ポイント、つまり、表面バンプＦＢ０と裏面バンプＢＢ１の接合ポイントがルーズコンタクトであることが分かる。このような評価を全ての接合ポイントに対して行えば、ルーズコンタクトが生じている箇所を全て特定することが可能となる。そして、ルーズコンタクトの評価が終了した後、イグジットコマンドを発行することによって半導体装置１０をテストモードからイグジットさせる（ステップＳ７）。これにより、一連のテスト動作が完了する。
【００６１】
このように、本実施形態による半導体装置のテスト方法によれば、複数のドライバ回路を順次スキャンしながらテスタ３０によって消費電流Ｉｍをモニタするだけで、ルーズコンタクトが生じている箇所を簡単に特定することが可能となる。これにより、各半導体チップに高精度な負荷回路や計測回路を搭載することなく、ルーズコンタクトが生じている箇所を高速に特定することが可能となる。尚、ルーズコンタクトを含む双方向データバスは、予備の双方向データバスに置換することによって、不良を救済することが可能となる。
【００６２】
尚、上記のテスト方法では、コントロールチップＣＣ内のドライバ回路を全てローレベルとし、選択されたメモリチップＭＣ内のドライバ回路を順次ハイレベルとしているが、本発明によるテスト方法がこれに限定されるものではなく、逆に、選択されたメモリチップＭＣ内のドライバ回路を全てローレベルとし、コントロールチップＣＣ内のドライバ回路を順次ハイレベルとしても構わない。この場合、電流の流れる方向は逆になるが、上記と同様の評価を行うことが可能となる。この場合も、非選択のメモリチップに含まれるドライバ回路はハイインピーダンス状態とする必要がある。
【００６３】
また、上記のテスト方法では、コントロールチップＣＣと各メモリチップＭＣとの間でバスファイトさせることにより貫通電流を流しているが、２つのメモリチップＭＣ間でバスファイトさせることによって貫通電流を流しても構わない。
【００６４】
図１０（ａ）はメモリチップＭＣ０とメモリチップＭＣ１との間でバスファイトさせた例を示している。この場合、テスト対象となる電流パスＰ０には表面バンプＦＢ０と裏面バンプＢＢ１からなる１つの接合ポイントしか存在しないことから、当該接合ポイントにルーズコンタクトが生じているか否かを評価することができる。また、図１０（ｂ）はメモリチップＭＣ１とメモリチップＭＣ２との間でバスファイトさせた例を示している。この場合、テスト対象となる電流パスＰ１には表面バンプＦＢ１と裏面バンプＢＢ２からなる１つの接合ポイントしか存在しないことから、当該接合ポイントにルーズコンタクトが生じているか否かを評価することができる。さらに、図１０（ｃ）はメモリチップＭＣ２とメモリチップＭＣ３との間でバスファイトさせた例を示している。この場合、テスト対象となる電流パスＰ２には表面バンプＦＢ２と裏面バンプＢＢ３からなる１つの接合ポイントしか存在しないことから、当該接合ポイントにルーズコンタクトが生じているか否かを評価することができる。
【００６５】
さらに、図１１に示すように、ドライバ回路Ｄにリミッタ回路７０を接続することもまた好ましい。リミッタ回路７０は、ドライバ回路Ｄに流れる電流量を制限する回路であり、バスファイト制御回路５０によって活性化される。このようなリミッタ回路７０を用いれば、テストモードにおいてバスファイトさせた場合に流れる貫通電流の量がほぼ一定となることから、テスタ３０による評価の精度が向上する。尚、リミッタ回路７０は、ドライバ回路Ｄごとに設けても構わないし、複数のドライバ回路Ｄに対して共通に割り当てても構わない。
【００６６】
以上、いわゆる双方向データバスに生じているルーズコンタクトを検出する方法について説明したが、アドレスバスやコマンドバスのような一方向バスであっても、バスファイト用のドライバ回路を付加すれば、上記実施形態と同様の方法でルーズコンタクトを検出することができる。アドレスバスやコマンドバスは、通常動作モード時においてメモリセルアレイにアクセスするための信号（アドレスやコマンド）を送信するためのバスであるため、コントロールチップＣＣからメモリチップＭＣ０〜ＭＣ３への一方向バスである。
【００６７】
図１２は、アドレスバスＡＢに生じているルーズコンタクトを検出可能とした例を示す回路図である。
【００６８】
図１２において、コントロールチップＣＣに含まれる内部回路２４ａはアドレス信号の所定ビットを出力するアドレス出力回路であり、メモリチップＭＣ０〜ＭＣ３に含まれる内部回路２０ａ〜２３ａはアドレス信号の所定ビットを受信するアドレス入力回路である。このように内部回路２０ａ〜２３ａは受信専用の回路であることから、その前段にはレシーバ回路ＭＲ０〜ＭＲ３が接続されていれば足りる。しかしながら、図１２に示す例では、アドレスバスに生じているルーズコンタクトを検出するためにバスファイト用のドライバ回路ＢＤ０〜ＢＤ３を付加し、これによってバスファイトを起こすことが可能としている。このように、アドレスバスやコマンドバスのような一方向バスであっても、バスファイト用のドライバ回路を付加することにより、ルーズコンタクトを検出することが可能となる。
【００６９】
尚、バスファイト用のドライバ回路については、バスごとに設ける必要はなく、図１３に示すように、複数のアドレスバスＡＢ０〜ＡＢｍに対して１つのドライバ回路を共通に割り当てても構わない。図１３に示す例では、ｍ＋１個のアドレスバスＡＢ０〜ＡＢｍに対して１つのドライバ回路ＢＤを割り当てている。そして、バスファイト制御回路５０によってスイッチＳＷ０〜ＳＷｍのいずれかをオンさせることにより、テストモードにおいて任意のアドレスバス上でバスファイトを引き起こすことができる。このような回路構成によれば、バスファイト用に付加するドライバ回路の数を減らすことができることから、チップ面積の増大を最小限に抑えることが可能となる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７１】
本発明は、バンプ電極が接合されるよう２つの半導体チップが互いに積層されている場合において、当該接合ポイントにルーズコンタクトが生じているか否かの評価を可能とするものであり、したがって当該接合ポイントを含む信号パスの構造については特に限定されない。したがって、上記実施形態では各信号パスに貫通電極ＴＳＶが含まれているが、本発明がこれに限定されるものではない。
【００７２】
また、上記実施形態では、メモリチップＭＣ０〜ＭＣ３とコントロールチップＣＣとを積層した半導体装置を例に説明したが、積層する半導体チップの種類についてはこれに限定されるものではない。
【符号の説明】
【００７３】
１０      半導体装置
２０〜２３，２０ａ〜２３ａ    内部回路
３０      テスタ
４０      電源装置
５０      バスファイト制御回路
６０      出力データ指定回路
７０      リミッタ回路
８０      シリコン基板
８１      層間絶縁膜
８２      絶縁リング
８３，８４    パッシベーション膜
８５      ポリイミド膜
８６      ピラー部
９０ａ，９０ｂ    レジスト
９１      基板電極
９２      スルーホール電極
９３      再配線層
９４      アンダーフィル
９６      モールドレジン
ＡＢ      アドレスバス
ＢＢ      裏面バンプ
ＢＤ      ドライバ回路
ＣＣ      コントロールチップ
ＣＤ      ドライバ回路
ＣＲ      レシーバ回路
Ｄ        ドライバ回路
ＤＢ      双方向データバス
ＦＢ      表面バンプ
ＩＰ      インターポーザ
Ｌ１〜Ｌ４    配線層
Ｍ１〜Ｍ４    パッド
ＭＣ０〜ＭＣ３    メモリチップ
ＭＤ      ドライバ回路
ＭＲ      レシーバ回路
Ｐ０〜Ｐ３    電流パス
ＳＢ      外部端子
ＳＷ      スイッチ
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＳＶ    貫通電極
【図１】
2014022652.tif 000003
【図２】
2014022652.tif 000004
【図３】
2014022652.tif 000005
【図４】
2014022652.tif 000006
【図５】
2014022652.tif 000007
【図６】
2014022652.tif 000008
【図７】
2014022652.tif 000009
【図８】
2014022652.tif 000010
【図９】
2014022652.tif 000011
【図１０】
2014022652.tif 000012
【図１１】
2014022652.tif 000013
【図１２】
2014022652.tif 000014
【図１３】
2014022652.tif 000015