(57)【要約】      （修正有）【課題】デッドタイムを常に出力トランジスタの遅延時間と等しくし、貫通電流を抑制しつつ、スイッチング動作をする出力回路を提供する。【解決手段】駆動回路１、２は入力信号を受け、ハイサイド出力回路３又はローサイド出力回路４の一方を速やかにターンオフさせ、ターンオフした出力回路における電流検出回路５又は６からのターンオフ信号を受けて他方の出力回路をターンオンさせる。これにより両出力回路が同時にオン状態となることは無くなり過大な貫通電流が流れるのを防止する。出力回路の遅延素子３１〜３３，５１〜５３を、同時にデッドタイムの生成に利用する。全ての遅延素子を通過した駆動回路の出力信号は、出力回路の最終段にミラー接続された電流検出用トランジスタ７１，８１のゲートに印加され、これによる電流検出用トランジスタ７１、８１の動作電流をインバータ７３、８３で検出する。【選択図】図１
2014027515.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイド出力回路とローサイド出力回路から成り、各々の出力回路の電流検出回路を持つ出力回路であって、入力信号と前記ローサイド出力回路の電流検出回路からの信号を受け前記ハイサイド出力回路の駆動信号を作るハイサイド駆動回路と、前記入力信号と前記ハイサイド出力回路の電流検出回路からの信号を受け前記ローサイド出力回路の駆動信号を作るローサイド駆動回路と、前記ハイサイド駆動回路の信号を入力とし複数の遅延素子を直列接続した第一の遅延素子群と該複数の遅延素子の出力を各ゲートに接続しソースとドレインを共通接続した順次スイッチングする第一の出力トランジスタ群を有するハイサイド出力回路と、前記ローサイド駆動回路の信号を入力とし複数の遅延素子を直列接続した第二の遅延素子群と該複数の遅延素子の出力を各ゲートに接続しソースとドレインを共通接続した順次スイッチングする第二の出力トランジスタ群を有するローサイド出力回路とを具備し、ハイサイド側の前記電流検出回路は、第一の出力トランジスタ群の最終の出力トランジスタにミラー接続された第一の電流検出トランジスタと、その負荷となる第一の定電流回路と、その接続点を入力としロジック信号に変換する第一のバッファ回路とを有し、ローサイド側の前記電流検出回路は、第二の出力トランジスタ群の最終の出力トランジスタにミラー接続された第二の電流検出トランジスタと、その負荷となる第二の定電流回路と、その接続点を入力としロジック信号に変換する第二のバッファ回路とを有することを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関するもので、特に、ＤクラスアンプやＤＣ／ＤＣコンバータの出力段に用いられる出力回路に関するものである。
【背景技術】
【０００２】
近年、低出力のＤクラスアンプや、ＤＣ／ＤＣコンバータは、負荷を駆動する比較的大電流のハーフブリッジやフルブリッジの出力回路を集積したワンチップの集積回路になり、外付けのパワートランジスタが不要となった反面、大電流をスイッチングする際の貫通電流の抑制や、スイッチングに伴い発生するノイズによる周辺回路への影響軽減、ＥＭＩ、ＥＭＣへの対策、また、集積回路自身の誤動作等への対策が求められている。
図３は、特許文献１に記載された出力回路の例であり、貫通電流を低減する手法の一例である。遅延素子を用いてＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ各々のターンオンを遅らせ、デッドタイムを持った出力回路を通常のＣＭＯＳ出力回路と並列接続することで、貫通電流の低減をはかっている。
【０００３】
同様に、図４に示すような遅延素子Ｄを用いてデッドタイムを生成し、ハイサイドとローサイドのトランジスタがターンオンするタイミングをずらして、貫通電流を抑える回路が知られている。
また、図５は、特許文献２に記載された出力回路の例であり、小トランジスタを複数並列接続し、直列接続した抵抗の各接続点から順次ゲートを駆動することによりゲート容量とでＣＲ遅延回路を構成している。小トランジスタを順次ターンオンさせることによって出力電流を徐々に変化させるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３２７４４４号公報
【０００５】
【特許文献２】特開平９−００８６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の構成では、遅延素子の遅延時間が、出力トランジスタの遅延時間より長いことが貫通電流抑制の条件となり、出力回路の動作条件や半導体集積回路の製造プロセスのバラツキにより、両者ないし一方の遅延時間が変動しても、前掲の条件が満たされることが必要である。遅延素子の遅延時間は、動作温度範囲や動作電源電圧範囲、そして製造プロセスバラツキのワーストケースを基に設定すると値が大きくなり、出力回路の応用回路での性能に大きな制約を与える。
この発明は、デッドタイムを常に出力トランジスタの遅延時間と等しくし、貫通電流を抑制しつつ、スイッチング動作する出力回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の出力回路の一態様は、ハイサイド出力回路とローサイド出力回路から成り、各々の出力回路の電流検出回路を持つ出力回路であって、入力信号と前記ローサイド出力回路の電流検出回路からの信号を受け前記ハイサイド出力回路の駆動信号を作るハイサイド駆動回路と、前記入力信号と前記ハイサイド出力回路の電流検出回路からの信号を受け前記ローサイド出力回路の駆動信号を作るローサイド駆動回路と、前記ハイサイド駆動回路の信号を入力とし複数の遅延素子を直列接続した第一の遅延素子群と該複数の遅延素子の出力を各ゲートに接続しソースとドレインを共通接続した順次スイッチングする第一の出力トランジスタ群を有するハイサイド出力回路と、前記ローサイド駆動回路の信号を入力とし複数の遅延素子を直列接続した第二の遅延素子群と該複数の遅延素子の出力を各ゲートに接続しソースとドレインを共通接続した順次スイッチングする第二の出力トランジスタ群を有するローサイド出力回路とを具備し、ハイサイド側の前記電流検出回路は、第一の出力トランジスタ群の最終の出力トランジスタにミラー接続された第一の電流検出トランジスタと、その負荷となる第一の定電流回路と、その接続点を入力としロジック信号に変換する第一のバッファ回路とを有し、ローサイド側の前記電流検出回路は、第二の出力トランジスタ群の最終の出力トランジスタにミラー接続された第二の電流検出トランジスタと、その負荷となる第二の定電流回路と、その接続点を入力としロジック信号に変換する第二のバッファ回路とを有することを特徴としている。
【発明の効果】
【０００８】
本発明は、常に一定の貫通電流（電流検出用トランジスタの動作電流）を検出して出力回路をスイッチングさせることで、広範な動作条件と製造プロセスのバラツキに起因する遅延特性の変動に追従してデッドタイムを生成し、同時にデッドタイムを生成する機構を有し、これにより、電流変化率をコントロールしてスイッチングする出力回路を実現している。
【図面の簡単な説明】
【０００９】
【図１】この発明の一実施例の出力回路の回路図。
【図２】この発明の動作タイミングを示す図。
【図３】従来の貫通電流を低減させる出力回路の回路図。
【図４】従来の貫通電流を低減させる出力回路のほかの実現例を示す回路図。
【図５】従来のスイッチングノイズを低減させる出力回路の実現例を示す回路図。
【発明を実施するための最良の形態】
【００１０】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１１】
実施例１を図１及び図２を参照して説明する。本実施例の出力回路は、図１に示すように、入力端子IN、出力端子OUT、ハイサイド駆動回路１、ローサイド駆動回路２、ハイサイド出力回路３、ローサイド出力回路４、ハイサイド電流検出回路５、ローサイド電流検出回路６で構成される。入力端子INは、ハイサイド駆動回路１とローサイド駆動回路２に接続される。前記ハイサイド駆動回路１は、前記入力端子INとローサイド電流検出回路６の出力信号LS＿OFFを入力とするＮＡＮＤ回路１１と、ＮＡＮＤ回路１１の出力を受け、その後段に直列に接続されたインバータ１２及びインバータ１３とから構成される。前記ハイサイド駆動回路１内のインバータ１３の出力信号HS＿DRnは、ハイサイド出力回路３の入力に接続される。
【００１２】
ハイサイド出力回路３は、直列接続された遅延素子３１、３２及び３３と、ドレインとソースを共通接続されたＰＭＯＳ出力トランジスタ４１、４２、４３及び４４で構成され（第一の出力トランジスタ群）、該ＰＭＯＳ出力トランジスタのソースはVCCに接続され、ドレインは出力端子OUTに接続される。
前記ハイサイド出力回路３の入力は、出力トランジスタ４１のゲートと遅延素子３１の入力に接続され、該遅延素子３１の出力は出力トランジスタ４２のゲートと遅延素子３２の入力端子に接続され、順次遅延素子を経由して最終段の遅延素子３３の入力端子とＰＭＯＳトランジスタ４３のゲートに至り、該遅延素子３３の出力は最終段のＰＭＯＳトランジスタ４４のゲートに接続されると同時にハイサイド電流検出回路５へ接続される。
【００１３】
前記ハイサイド電流検出回路５は、前記ハイサイド出力回路３内の遅延素子３３の出力端子を入力として電流検出用ＰＭＯＳトランジスタ７１のゲートに接続され、該トランジスタのソースは正電源（VCC）に接続され、該トランジスタのドレインはハイサイド電流検出電流源７２のアノードとインバータ７３の入力に接続され、該インバータの出力が前記ハイサイド電流検出回路５の出力信号HS＿OFFとなる。
前記ローサイド駆動回路２は、前記入力端子INのインバータ２１による反転信号とハイサイド電流検出回路５の出力信号HS＿OFFを入力とするＮＡＮＤ回路２２とＮＡＮＤ回路２２の出力を受け、その後段に接続されたインバータ２３とから構成される。前記ローサイド駆動回路２内のインバータ２３の出力信号LS＿DRは、ローサイド出力回路４の入力に接続される。
【００１４】
ローサイド出力回路４は、直列接続された遅延素子５１、５２及び５３と、ドレインとソースを共通接続されたＮＭＯＳ出力トランジスタ６１、６２、６３及び６４で構成され（第二の出力トランジスタ群）、該ＮＭＯＳ出力トランジスタのソースは、接地（GND）され、ドレインは出力端子OUTに接続される。
前記ローサイド出力回路４の入力は、出力トランジスタ６１のゲートと遅延素子５１の入力に接続され、該遅延素子５１の出力は、出力トランジスタ６２のゲートと遅延素子５２の入力端子に接続され、順次遅延素子を経由して最終段の遅延素子５３の入力端子とＮＭＯＳトランジスタ６３のゲートに至り、該遅延素子５３の出力は、最終段のＮＭＯＳトランジスタ６４のゲートに接続されると同時にローサイド電流検出回路６へ接続される。
【００１５】
ローサイド電流検出回路６は、ローサイド出力回路４内の遅延素子５３の出力端子を入力として電流検出用ＮＭＯＳトランジスタ８１のゲートに接続され、該トランジスタのソースは、接地（GND）され、該トランジスタのドレインは、ローサイド電流検出電流源８２のアノードとインバータ８３との入力に接続され、該インバータに直列接続されたインバータ８４の出力がハイサイド電流検出回路５の出力LS＿OFFとなる。
【００１６】
次に、図２を参照し、実施例の遅延回路についてその動作を説明する。
入力端子INの入力信号にＬレベルが与えられていると、ハイサイド駆動回路１のＮＡＮＤゲート１１の出力はＨレベルになり、続く２段のインバータ１２、１３によりハイサイド出力回路３のＰＭＯＳ出力トランジスタ４１〜４４のゲートは直列接続された遅延素子３１〜３３を経由してＨレベルになり、該ＰＭＯＳ出力トランジスタ４１〜４４は、オフ状態になっている。このとき、ハイサイド電流検出回路５のＰＭＯＳトランジスタ７１のゲートはＨレベルでオフ状態にあり、インバータ７３の入力は、ハイサイド電流検出電流源７２により、Ｌレベルに引き下げられ、該インバータ７３の出力HS_OFFは、Ｈレベルになる。
【００１７】
一方、ローサイド駆動回路２は、インバータ２１で反転された入力信号INとHS_OFFによりＮＡＮＤゲート２２がＬレベルを出力し、インバータ２３により反転されＨレベルを出力する。Ｈレベルが入力となる前記ローサイド出力回路４では、ＮＭＯＳ出力トランジスタ６１〜６４のゲートが直列接続された遅延素子５１〜５３を経由してＨレベルになり、該ＮＭＯＳ出力トランジスタ６１〜６４がオン状態になり、出力信号OUTがLレベルになっている。なお、該ＮＭＯＳ出力トランジスタ６１〜６４の電流駆動能力の合計が、出力端子OUTの電流駆動能力となる。ローサイド電流検出回路６のＮＭＯＳトランジスタ８１はゲートがＨレベルでオン状態にあり、その負荷であるローサイド電流検出電流源８２とインバータ８３をＬレベルに駆動し、続くインバータ８４により出力信号LS_OFFがＬレベルになっている。
【００１８】
前記状態から入力信号INがＬレベルからＨレベルに遷移すると、ローサイド駆動回路２のインバータ２１の出力がＬレベルになり、ＮＡＮＤゲート２２とインバータ２３を伝播して、該ローサイド駆動回路２の出力LS_DRがＨレベルからＬレベルに遷移する。ローサイド出力回路４では、LS_DRのＨレベルからＬレベルへの遷移により、ＮＭＯＳ出力トランジスタ６１〜６４が遅延素子５１〜５３により順次オン状態からオフ状態に切り替わっていき、ローサイド出力回路４の出力端子OUTに対する電流駆動能力が徐々に減少し、オフ状態に至る。ローサイド電流検出回路６において、前記ＮＭＯＳ出力トランジスタ６４とゲートとソースが共通なローサイド電流検出トランジスタ８１は、前記ＮＭＯＳ出力トランジスタ６４と同様にオン状態からオフ状態に切り替わり、該トランジスタ８１のドレイン電流がローサイド電流検出電流源８２の電流値を下回ると、信号LS_IDは、ＬレベルからＨレベルに遷移し、直列接続されたインバータ８３がＬレベルを出力し、これを受けてインバータ８４の出力信号LS_OFFがＨレベルに駆動される。
【００１９】
ハイサイド駆動回路１は、入力端子INの入力信号がＬレベルからＨレベルに遷移した後も、ローサイド駆動回路２、ローサイド出力回路４、ローサイド電流検出回路６の合計の遅延時間に至るまでの間信号LS_OFFがＬレベルであるため、出力信号HS_DRｎをＨレベルに保ち、ハイサイド出力回路３の出力をオフ状態に保つ。前記合計の遅延時間の経過後、信号LS_OFFはＨレベルに遷移し、ハイサイド駆動回路１のＮＡＮＤゲート１１、２段のインバータ１２、１３を経由して、信号HS_DRｎをＬレベルに駆動する。
ハイサイド出力回路３では、信号HS_DRｎのＨレベルからＬレベルへの遷移により、ＰＭＯＳ出力トランジスタ４１〜４４が遅延素子３１〜３３により順次オフ状態からオン状態に切り替わっていき、出力端子OUTをＨレベル駆動する。ハイサイド電流検出回路５において、ＰＭＯＳ出力トランジスタ４４とゲートとソースが共通なハイサイド電流検出トランジスタ７１は、ＰＭＯＳ出力トランジスタ４４と同様にオフ状態からオン状態に切り替わり、トランジスタ７１のドレイン電流がハイサイド電流検出電流源７２の電流値を上回ると、信号HS_IDは、ＬレベルからＨレベルに遷移し、接続されたインバータ７３の出力信号HS_OFFをLレベルに駆動する。
【００２０】
信号HS_OFFを入力とするローサイド駆動回路２のＮＡＮＤゲート２２は、他方の入力がＬであるため、信号HS_OFFのＨレベルからＬレベルの遷移による動作に影響されない。
続いて、入力端子INの入力信号がＨレベルからＬレベルに遷移すると、ハイサイド駆動回路１のＮＡＮＤゲート１１の出力がＨレベルになり、インバータ１２と１３を伝播して、該ハイサイド駆動回路１の出力信号ＨＳ_ＤＲｎがＬレベルからＨレベルに遷移する。ハイサイド出力回路３では、入力のＬレベルからＨレベルへの遷移により、ＰＭＯＳ出力トランジスタ４１〜４４が遅延素子３１〜３３により順次オン状態からオフ状態に切り替わっていき、ハイサイド出力回路の出力端子OUTに対する電流駆動能力が徐々に減少し、オフ状態に至る。ハイサイド電流検出回路５において、ＰＭＯＳ出力トランジスタ４４とゲートとソースが共通なハイサイド電流検出トランジスタ７１は、ＰＭＯＳ出力トランジスタ４４と同様にオン状態からオフ状態に切り替わり、該トランジスタ７１のドレイン電流がハイサイド電流検出電流源７２の電流値を下回ると、信号HS_IDは、ＨレベルからＬレベルに遷移し、接続されたインバータ７３の出力信号HS_OFFをＨレベルに駆動する。
【００２１】
ローサイド駆動回路２は、入力端子INの入力信号がＨレベルからLに遷移した後も、ハイサイド駆動回路１、ハイサイド出力回路３、ハイサイド電流検出回路５の合計の遅延時間に至るまでの間信号HS_OFFがLレベルであるため、出力信号LS_DRをLレベルに保ち、ローサイド出力回路４は出力をオフ状態に保つ。前記合計の遅延時間の経過後、信号HS_OFFは、Ｈレベルに遷移し、ローサイド駆動回路２のＮＡＮＤゲート２２、インバータ２３を経由して、信号LS_DRをＨレベルに駆動する。
【００２２】
ローサイド出力回路４では、信号LS_DRのＬレベルからＨレベルへの移により、ＮＭＯＳ出力トランジスタ６１〜６４が遅延素子５１〜５３により順次オフ状態からオン状態に切り替わっていき、出力端子OUTをＬレベル駆動する。ローサイド電流検出回路６において、ＮＭＯＳ出力トランジスタ６４とゲートとソースが共通なローサイド電流検出トランジスタ８１は、ＮＭＯＳ出力トランジスタ６４と同様にオフ状態からオン状態に切り替わり、該トランジスタ８１のドレイン電流がローサイド電流検出電流源８２の電流値を上回ると、信号LS_IDは、ＨレベルからＬレベルに遷移し、直列接続されたインバータ８３がＨレベルを出力し、これを受けてインバータ８４の出力信号LS_OFFがＬレベルに駆動される。
信号LS_OFFを入力とするハイサイド駆動回路１のＮＡＮＤゲート１１は、他方の入力がＬレベルであるため、信号LS_OFFのＨレベルからＬレベルの遷移による動作に影響されない。
【００２３】
以上、本実施例の出力回路において、駆動回路は、入力信号を受け、ハイサイド出力回路３又はローサイド出力回路４の一方を速やかにターンオフさせ、ターンオフした出力回路における電流検出回路（電流検出用トランジスタ及び電流検出電流源）からのターンオフ信号を受けて他方の出力回路をターンオンさせる。これにより、ハイサイド出力回路３又はローサイド出力回路４が同時にオン状態となることは無くなり、そこに過大な貫通電流が流れることを防止される。
各出力回路は、出力トランジスタを小トランジスタ群の並列接続で構成され、遅延素子で順次スイッチングさせることで出力の電流変化率をコントロールできるため、オーバーシュート、アンダーシュートの低減、更に電源ラインのノイズ低減、ＥＭＩの低減に効果的である。
【００２４】
そして、この遅延素子を、同時にデッドタイムの生成に利用している。全ての遅延素子を通過した駆動回路の出力信号は、出力回路の最終段にミラー接続された電流検出用トランジスタのゲートに印加され、これによる電流検出用トランジスタの動作電流を、インバータで検出している。  
すなわち、電流検出用トランジスタの電流値が電流検出用電流源の電流以下になったことで出力回路のターンオフとしている。
このように、本実施例では、常に一定の貫通電流（電流検出用トランジスタの動作電流）を検出して出力回路をスイッチングさせることで、広範な動作条件と製造プロセスのバラツキに起因する遅延特性の変動に追従してデッドタイムを生成し、同時にデッドタイムを生成する機構を有し、これにより、電流変化率をコントロールしてスイッチングする出力回路を実現する。
【符号の説明】
【００２５】
１  ハイサイド駆動回路
２  ローサイド駆動回路
３  ハイサイド出力回路
４  ローサイド出力回路
５  ハイサイド電流検出回路
６  ローサイド電流検出回路
１１、２２  ＮＡＮＤゲート
１２、１３、２１、２３、７３、８３、８４  インバータ
３１〜３３  遅延素子（第一の遅延素子群）
５１〜５３  遅延素子（第二の遅延素子群）
４１〜４４  ＰＭＯＳ出力トランジスタ（第一の出力トランジスタ群）
６１〜６４  ＮＭＯＳ出力トランジスタ（第二の出力トランジスタ群）
７１  ハイサイド電流検出用トランジスタ
７２  ハイサイド電流検出電流源
８１  ローサイド電流検出用トランジスタ
８２  ローサイド電流検出電流源
VCC  正電源
GND  接地
IN  入力端子
OUT  出力端子
【図１】
2014027515.tif 000003
【図２】
2014027515.tif 000004
【図３】
2014027515.tif 000005
【図４】
2014027515.tif 000006
【図５】
2014027515.tif 000007