(57)【要約】【課題】高速伝送と低消費電力伝送という相反した要求に応えられるようにする。【解決手段】差動出力回路１は、電流源２と、電圧源３と、第１動作モードでは差動入力信号の論理に応じて前記電流源からの電流を出力端子対のいずれに流すかを切り替え、第２動作モードでは常時オフする第１トランジスタ対４と、前記第２動作モードでは前記差動入力信号の論理に応じて前記電圧源の電圧に相関する電圧を前記出力端子対のいずれに印加するかを切り替え、前記第１動作モードでは常時オフする第２トランジスタ対５と、前記第２トランジスタ対の出力電流経路に接続され、前記第２動作モードでは前記差動入力信号の論理に応じて前記出力端子対のいずれかに入力された電流を所定の基準電位側に流し、前記第１動作モードでは常時オンする第３トランジスタ対６と、前記第２トランジスタ対の出力電流経路に各一端が接続され、前記第１トランジスタ対の出力電流経路および前記出力端子対に各他端が接続されるインピーダンス対７と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流源と、
電圧源と、
第１動作モードでは差動入力信号の論理に応じて前記電流源からの電流を出力端子対のいずれに流すかを切り替え、第２動作モードでは常時オフする第１トランジスタ対と、
前記第２動作モードでは前記差動入力信号の論理に応じて前記電圧源の電圧に相関する電圧を前記出力端子対のいずれに印加するかを切り替え、前記第１動作モードでは常時オフする第２トランジスタ対と、
前記第２トランジスタ対の出力電流経路に接続され、前記第２動作モードでは前記差動入力信号の論理に応じて前記出力端子対のいずれかに入力された電流を所定の基準電位側に流し、前記第１動作モードでは常時オンする第３トランジスタ対と、
前記第２トランジスタ対の出力電流経路に各一端が接続され、前記第１トランジスタ対の出力電流経路および前記出力端子対に各他端が接続されるインピーダンス対と、を備えることを特徴とする差動出力回路。
【請求項２】
前記第１動作モードでは、前記電流源から、前記第１トランジスタ対のいずれか一方を通って前記出力端子対のいずれか一方に電流が流れ、前記出力端子対の他方に入力された電流は、前記インピーダンス対のいずれか一方を通って前記第３トランジスタ対のいずれか一方に流れ、
前記第２動作モードでは、前記電圧源から、前記第２トランジスタ対のいずれか一方の出力電流経路と前記インピーダンス対のいずれか一方とを通って、前記出力端子対のいずれか一方に電流が流れ、前記出力端子対の他方に入力された電流は、前記インピーダンス対の他方と前記第３トランジスタ対の他方の出力電流経路に流れるように、前記第１、第２および第３トランジスタ対を構成する各トランジスタのオンまたはオフを切替制御する切替制御部を備えることを特徴とする請求項１に記載の差動出力回路。
【請求項３】
前記第１動作モードは、前記出力端子対に接続される負荷を電流駆動するＣＭＬ（Current Mode Logic)モードであり、前記第２動作モードは、前記出力端子対に接続される負荷を電圧駆動するＳＬＶＳ（Scalable Low Voltage Signaling）モードであることを特徴とする請求項１または２に記載の差動出力回路。
【請求項４】
前記第１トランジスタ対は、ソースがいずれも前記電流源に接続される第１導電型の第１および第２トランジスタを有し、
前記第２トランジスタ対は、ドレインがいずれも前記電圧源に接続される第２導電型の第３および第４トランジスタを有し、
前記第３トランジスタ対は、ソースが互いに接続される第２導電型の第５および第６トランジスタを有し、
前記インピーダンス対は、
一端が前記第３トランジスタのソースと前記第５トランジスタのドレインとに接続されて他端が前記出力端子対の一方と前記第１トランジスタのドレインとに接続される第１インピーダンス素子と、
一端が前記第４トランジスタのソースと前記第６トランジスタのドレインとに接続されて他端が前記出力端子対の他方と前記第２トランジスタのドレインとに接続される第２インピーダンス素子と、を有することを特徴とする請求項１乃至３のいずれかに記載の差動出力回路。
【請求項５】
電流源と、
電圧源と、
出力端子対と、
前記出力端子対に接続されるインピーダンス対と、
前記出力端子対に接続される負荷を電流駆動するＣＭＬ（Current Mode Logic)回路と、
前記出力端子対に接続される負荷を電圧駆動するＳＬＶＳ（Scalable Low Voltage Signaling）回路と、
前記ＣＭＬ回路を動作させるか、あるいは前記ＳＬＶＳ回路を動作させるかを切り替える切替制御部と、を備え、
前記ＣＭＬ回路および前記ＳＬＶＳ回路は、前記インピーダンス対を共用することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、差動入力信号から差動出力信号を生成する差動出力回路および半導体集積回路に関する。
【背景技術】
【０００２】
電子機器は、ＣＰＵ等のＬＳＩチップの高性能化に伴って高速化が進んでおり、また電子機器で扱うデータ量も増え続けている。このような背景から、大容量のデータを高速かつ少ない信号線で伝送する種々の技術が開発されている。
【０００３】
この種の技術のうち、代表的なものは、ＬＶＤＳ（Low Voltage Differential Signal)である。ＬＶＤＳでは、３Ｇｂｐｓ程度の伝送速度は得られるが、最近では、それ以上の高速伝送が要求される場合も多くなってきた。このような要求を受けて、ＣＭＬ（Current Mode Logic）と呼ばれる高速伝送方式も開発されている。
【０００４】
その一方で、伝送速度よりも、伝送時の電圧振幅をできるだけ小さくして、消費電力をできるだけ抑えたいという要望もある。ＬＶＤＳは、消費電力の低減という観点では、必ずしも最適な伝送方式とは言えない。
【０００５】
高速伝送と消費電力の低減という相反する要望に応えるために、ＬＶＤＳとＣＭＬを切り替えることができるようにした技術も提案されているが、ＬＶＤＳ自体の消費電力が多いことに加えて、ＣＭＬではさらに消費電力が増大してしまうため、消費電力の観点からは、優れた技術とは言えない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−８７５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、高速伝送と低消費電力伝送という相反した要求に応えることが可能な差動出力回路および半導体集積回路を提供するものである。
【課題を解決するための手段】
【０００８】
本実施形態によれば、電流源と、電圧源と、第１トランジスタ対と、第２トランジスタ対と、第３トランジスタ対と、インピーダンス対とを備える差動出力回路が提供される。第１トランジスタ対は、第１動作モードでは差動入力信号の論理に応じて前記電流源からの電流を出力端子対のいずれに流すかを切り替え、第２動作モードでは常時オフする。第２トランジスタ対は、前記第２動作モードでは前記差動入力信号の論理に応じて前記電圧源の電圧に相関する電圧を前記出力端子対のいずれに印加するかを切り替え、前記第１動作モードでは常時オフする。第３トランジスタ対は、前記第２トランジスタ対の出力電流経路に接続され、前記第２動作モードでは前記差動入力信号の論理に応じて前記出力端子対のいずれかに入力された電流を所定の基準電位側に流し、前記第１動作モードでは常時オンする。インピーダンス対は、前記第２トランジスタ対の出力電流経路に各一端が接続され、前記第１トランジスタ対の出力電流経路および前記出力端子対に各他端が接続される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る差動出力回路１の回路図。
【図２】ＣＭＬモード時の差動出力回路１の信号の流れを示す図。
【図３】ＳＬＶＳモード時の差動出力回路１の信号の流れを示す図。
【図４】第２の実施形態に係る差動出力回路１の回路図。
【図５】第３の実施形態に係る差動出力回路１の回路図。
【図６】ＣＭＬモードで動作する場合の第３の実施形態に係る差動出力回路１の回路図。
【図７】ＳＬＶＳモードで動作する場合の第３の実施形態に係る差動出力回路１の回路図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は本発明の第１の実施形態に係る差動出力回路１の回路図である。この差動出力回路１は、例えば半導体集積回路内の出力段の回路として用いられるものである。なお、図１の差動出力回路１をディスクリートの回路部品を用いてプリント基板等に実装してもよい。
【００１２】
図１の差動出力回路１は、高速伝送が可能なＣＭＬ（Current Mode Logic）モード（第１動作モード）と、低速だが消費電力を抑制可能なＳＬＶＳ（Scalable Low Voltage Signaling）モード（第２動作モード）とを任意に切り替えることができることを特徴とする。すなわち、図１の差動出力回路１は、ＣＭＬモードで動作するＣＭＬ回路と、ＳＬＶＳモードで動作するＳＬＶＳ回路とが一体に構成されたものである。
【００１３】
ＣＭＬモードでは、３Ｇｂｐｓ以上の高速伝送を可能とするために、出力端子対ＯＵＴ１，ＯＵＴ２に接続された負荷を電流駆動する。これに対して、ＳＬＶＳでは、３Ｇｂｐｓ以下の信号伝送を低消費電力で行うために、出力端子対ＯＵＴ１，ＯＵＴ２に接続された負荷を電圧駆動する。
【００１４】
ＣＭＬもＳＬＶＳも、出力端子対ＯＵＴ１，ＯＵＴ２から出力される差動出力信号ＤＯＵＴ１，ＤＯＵＴ２の信号振幅を４００ｍＶ程度にすることが可能である。また、ＳＬＶＳモードでは、出力端子対ＯＵＴ１，ＯＵＴ２を電圧駆動することから、出力端子対ＯＵＴ１，ＯＵＴ２を電流駆動するＬＶＤＳモードよりも消費電力を低減できる。
【００１５】
図１の差動出力回路１は、電流源２と、電圧源３と、第１トランジスタ対４と、第２トランジスタ対５と、第３トランジスタ対６と、インピーダンス対７と、切替制御部８とを備えている。
【００１６】
第１トランジスタ対４は、ＣＭＬモードでは差動入力信号ＤＩＮ１，ＤＩＮ２の論理に応じて電流源２からの電流を出力端子対ＯＵＴ１，ＯＵＴ２のいずれに流すかを切り替え、ＳＬＶＳモードでは常時オフする。第１トランジスタ対４は、ソースがいずれも電流源２に接続されるｐＭＯＳ型の第１および第２トランジスタＱ１，Ｑ２を有する。
【００１７】
第２トランジスタ対５は、ＳＬＶＳモードでは差動入力信号ＤＩＮ１，ＤＩＮ２の論理に応じて電圧源３の電圧に相関する電圧を出力端子対ＯＵＴ１，ＯＵＴ２のいずれに印加するかを切り替え、ＣＭＬモードでは常時オフする。第２トランジスタ対５は、ドレインがいずれも電圧源３に接続されるｎＭＯＳ型の第３および第４トランジスタＱ３，Ｑ４を有する。
【００１８】
第３トランジスタ対６は、第２トランジスタ対５の出力電流経路に接続され、ＳＬＶＳモードでは差動入力信号ＤＩＮ１，ＤＩＮ２の論理に応じて出力端子対ＯＵＴ１，ＯＵＴ２のいずれかに入力された電流を所定の基準電位（例えば接地電位）側に流し、ＣＭＬモードでは常時オンする。第３トランジスタ対６は、ソースが互いに接続されるｎＭＯＳ型の第５および第６トランジスタＱ５，Ｑ６を有する。図１の例では、第５および６トランジスタＱ５，Ｑ６のソースを接地電位に設定しているが、後述するように、第５および６トランジスタＱ５，Ｑ６のソースを別のトランジスタのドレインに接続してもよい。
【００１９】
インピーダンス対７は、第２トランジスタ対５の出力電流経路に各一端が接続され、第１トランジスタ対４の出力電流経路および前記出力端子対ＯＵＴ１，ＯＵＴ２に各他端が接続されている。より具体的には、インピーダンス対７の一方（第１インピーダンス素子Ｚ１）の一端は第３トランジスタＱ３のソースと第５トランジスタＱ５のドレインとに接続され、他端は出力端子対ＯＵＴ１，ＯＵＴ２の一方（第１出力端子ＯＵＴ１）に接続されている。インピーダンス対７の他方（第２インピーダンス素子Ｚ２）の一端は第４トランジスタＱ４のソースと第６トランジスタのドレインとに接続され、他端は出力端子対ＯＵＴ１，ＯＵＴ２の他方（第２出力端子ＯＵＴ２）に接続されている。
【００２０】
インピーダンス対７を構成する第１および第２インピーダンス素子Ｚ１，Ｚ２の抵抗値はいずれも５０Ωである。
【００２１】
各転送モードの選択による第１トランジスタ対４、第２トランジスタ対５および第３トランジスタ対６を構成する各トランジスタのオンおよびオフの切替は、切替制御部８により行われる。切替制御部８には、差動入力信号ＤＩＮ１，ＤＩＮ２と切替制御信号ＳＥＬが入力される。切替制御部８は、切替制御信号ＳＥＬの論理により、トランジスタＱ１〜Ｑ６のゲート信号Ｇ１〜Ｇ６の論理を決定する。これにより、トランジスタＱ１〜Ｑ６のゲート信号Ｇ１〜Ｇ６は、差動入力信号ＤＩＮ１，ＤＩＮ２のいずれか一方と同論理の信号になったり、ロウレベル信号またはハイレベル信号になる。
【００２２】
図２はＣＭＬモード時の差動出力回路１の信号の流れを示す図である。図２において、破線で示すトランジスタはオフであることを示す。
【００２３】
図２に示すように、ＣＭＬモード時には、差動入力信号ＤＩＮ１，ＤＩＮ２の論理により、第１トランジスタ対４を構成する第１トランジスタＱ１と第２トランジスタＱ２のいずれかがオンし、オンになった第１トランジスタＱ１または第２トランジスタＱ２の出力電流経路（ソース−ドレイン間経路）を通って、電流源２からの電流が出力端子対ＯＵＴ１，ＯＵＴ２のいずれかに流れる。
【００２４】
ＣＭＬモード時は、第２トランジスタ対５は常時オフで、かつ第３トランジスタ対６は常時オンであることから、出力端子対ＯＵＴ１，ＯＵＴ２と接地端子との間にインピーダンス対７が接続されることになる。
【００２５】
出力端子対ＯＵＴ１，ＯＵＴ２は、差動線路９を介して、レシーバ１０の差動入力端子に接続される。レシーバ１０の差動入力端子間には通常、１００Ωの終端抵抗１１が接続されている。したがって、例えば、第１トランジスタ対４内の第１トランジスタＱ１がオンの場合、電流源２からの電流は、第１トランジスタＱ１の出力電流経路を介して第１出力端子ＯＵＴ１から出力され、その後、差動線路９からレシーバ１０内の終端抵抗１１を通って、再び差動線路９を通って第２出力端子ＯＵＴ２に流れ込み、その後、第２インピーダンス素子Ｚ２と第６トランジスタの出力電流経路を通って、接地端子に流れ込む。
【００２６】
このように、ＣＭＬモード時には、電流源２からの電流が、第１トランジスタ対４、出力端子対ＯＵＴ１，ＯＵＴ２、レシーバ１０内の終端抵抗１１、出力端子対ＯＵＴ１，ＯＵＴ２、インピーダンス対７、および第３トランジスタ対６を順に通って接地端子まで流れる。
【００２７】
図３はＳＬＶＳモード時の差動出力回路１の信号の流れを示す図である。ＳＬＶＳモード時は、第１トランジスタ対４は常時オフで、第２トランジスタ対５を構成する第３および第４トランジスタＱ３，Ｑ４のいずれかが差動入力信号ＤＩＮ１，ＤＩＮ２の論理によりオンし、かつ第３トランジスタ対６を構成する第５および第６トランジスタＱ５，Ｑ６のいずれかが差動入力信号ＤＩＮ１，ＤＩＮ２の論理によりオンする。
【００２８】
より具体的には、第３トランジスタＱ３がオンするときは第６トランジスタがオンする。この場合、電圧源３からの電圧は第１インピーダンス素子Ｚ１の一端に印加され、この電圧による電流が、第１インピーダンス素子Ｚ１から、第１出力端子ＯＵＴ１、差動線路９、レシーバ１０内の終端抵抗１１、差動線路９、第２出力端子ＯＵＴ２、第２インピーダンス素子Ｚ２、および第６トランジスタの出力電流経路を順に通って、接地端子まで流れる。
【００２９】
また、第４トランジスタＱ４がオンするときは第５トランジスタＱ５がオンする。この場合、電圧源３からの電圧は第２インピーダンス素子Ｚ２の一端に印加され、この電圧による電流が、第２インピーダンス素子Ｚ２から、第２出力端子ＯＵＴ２、差動線路９、レシーバ１０内の終端抵抗１１、差動線路９、第１出力端子ＯＵＴ１、第１インピーダンス素子Ｚ１、および第５トランジスタＱ５の出力電流経路を順に通って、接地端子まで流れる。
【００３０】
このように、ＳＬＶＳモード時には、電圧源３からの電圧が第２トランジスタ対５のいずれかを介してインピーダンス対７のいずれかに印加されるため、出力端子対ＯＵＴ１，ＯＵＴ２に接続されたレシーバ１０を電圧駆動することになる。
【００３１】
ＣＭＬモードとＳＬＶＳモードの切替は、切替制御部８により行われる。切替制御部８は、第１〜第３トランジスタ対４〜６の各ゲート電圧を変更することで、ＣＭＬモードとＳＬＶＳモードを任意のタイミングで切り替えることができる。
【００３２】
図１の差動出力回路１によれば、ＣＭＬモードとＳＬＶＳモードのいずれでも、コモン電圧を０Ｖとして、約４００ｍＶの電圧振幅の差動出力信号ＤＯＵＴ１，ＤＯＵＴ２を出力できる。これに対して、ＬＶＤＳで生成する差動出力信号の電圧振幅は約７００ｍＶであるため、ＬＶＤＳよりも小振幅の差動出力信号ＤＯＵＴ１，ＤＯＵＴ２を生成でき、信号伝送時の消費電力を削減できる。
【００３３】
図１の差動出力回路１は、ＣＭＬモード時には、電流源２、第１トランジスタ対４およびインピーダンス対７を使用して、出力端子対ＯＵＴ１，ＯＵＴ２を電流駆動する。これに対して、ＳＬＶＳモード時には、電圧源３、第２トランジスタ対５、第３トランジスタ対６およびインピーダンス対７を使用して、出力端子対ＯＵＴ１，ＯＵＴ２を電圧駆動する。
【００３４】
このように、インピーダンス対７は、ＣＭＬモードとＳＬＶＳモードのいずれにおいても共通に使用される。したがって、ＣＭＬモード用の差動出力回路１とＳＬＶＳモード用の差動出力回路１を別個に設けるよりも、回路規模を縮小でき、本実施形態に係る差動出力回路１を半導体集積回路内に形成する場合に特に好都合である。
【００３５】
また、本実施形態では、ＣＭＬモード時には不要な第３トランジスタ対６を、インピーダンス対７を介して第１トランジスタ対４の出力電流経路上に接続し、ＣＭＬモード時には第３トランジスタ対６をオン状態にするため、第３トランジスタ対６が第１トランジスタ対４の出力電流経路上に接続されていても、ＣＭＬモードでの動作に支障は起きない。むしろ、ＣＭＬ回路とＳＬＶＳ回路とを一体化することにより、インピーダンス対７を共用化できるだけでなく、配線パターンの数も削減でき、全体的な回路面積を縮小できる。
【００３６】
上述したように、第１の実施形態によれば、高速伝送が可能なＣＭＬモードと低速だが低消費電力のＳＬＶＳモードとを、一つの差動出力回路１で任意に切り替えることができるため、ＬＶＤＳよりも小さい電圧振幅で、高速伝送と低消費電力伝送とを任意に切り替えて行うことができる。
【００３７】
（第２の実施形態）
有効な差動入力信号ＤＩＮ１，ＤＩＮ２が差動出力回路１に入力されない場合は、差動出力回路１から出力される差動出力信号ＤＯＵＴ１，ＤＯＵＴ２の電位差をゼロにして、かつ特定の電位に設定することを仕様として求められる場合がある。このような仕様を満たすには、出力端子対ＯＵＴ１，ＯＵＴ２にＥＩＤＬ（Electrical Idle）回路を接続するのが望ましい。
【００３８】
図４は第２の実施形態に係る差動出力回路１００の回路図である。差動出力回路１００も、例えば半導体集積回路内の出力段の回路として用いることが可能である。
【００３９】
差動出力回路１００は、図１の構成に加えて、出力端子対ＯＵＴ１，ＯＵＴ２に接続されるＥＩＤＬ回路１２と、第３トランジスタ対６を構成する第５および第６トランジスタＱ５，Ｑ６の各ソースと接地端子との間に接続される第７トランジスタＱ７とを備えている。この第７トランジスタＱ７は、切替制御部８により各転送モードにおけるオンまたはオフが切替制御される。なお、図１に示す差動出力回路１と共通する構成は、同一符号を付し詳しい説明は省略する。
【００４０】
第７トランジスタＱ７は、有効な差動入力信号ＤＩＮ１，ＤＩＮ２が図４の差動出力回路１に入力されないときに常時オフする。すなわち、第７トランジスタＱ７は、差動出力回路１が通常の差動出力動作を行っているときは常時オンし、それ以外では常時オフする。
【００４１】
ＥＩＤＬ回路１２は、有効な差動入力信号ＤＩＮ１，ＤＩＮ２が差動出力回路１００に入力されないとき、すなわち第７トランジスタＱ７が常時オフのときに、出力端子対ＯＵＴ１，ＯＵＴ２の電位差をゼロにして特定の電位に設定する動作を行う。
【００４２】
第７トランジスタＱ７がオフすると、ＣＭＬモード時とＳＬＶＳモード時のいずれにおいても、インピーダンス対７を通って電流が流れなくなり、差動出力回路１００の消費電力を抑制できる。
【００４３】
このように、第２の実施形態によれば、ＣＭＬモードとＳＬＶＳモードとの任意の切替が可能で、かつＥＩＤＬ回路１２も追加でき、更なる消費電力削減を行うことができる。
【００４４】
（第３の実施形態）
上述した第１および第２の実施形態では、コモン電圧を０Ｖとして、約４００ｍＶの電圧振幅の差動出力信号ＤＯＵＴ１，ＤＯＵＴ２を出力する例を示した。これに対して、コモン電圧を電源電圧Ｖccとして、電源電圧Ｖccとそれよりも約４００ｍV低い電圧との間を電圧振幅とする差動出力信号ＤＯＵＴ１，ＤＯＵＴ２を生成することも可能である。
【００４５】
図５は第３の実施形態に係る差動出力回路２００の回路図である。差動出力回路２００は、電源電圧Ｖccとそれよりも約４００ｍV低い電圧との間を電圧振幅とする差動出力信号ＤＯＵＴ１，ＤＯＵＴ２を生成するものである。
【００４６】
差動出力回路２００は、電源電圧Ｖccと接地電圧との間に接続される各回路素子の接続関係が図１とは逆になっており、またトランジスタの導電型も逆になっている。なお、図１に示す差動出力回路１と共通する構成は、同一符号を付し詳しい説明は省略する。
【００４７】
電流源２の一端は接地電圧に設定され、第３トランジスタ対６のソースは電源電圧Ｖccに設定されている。第１トランジスタ対４を構成する第１および第２トランジスタＱ１，Ｑ２はｎＭＯＳ型であり、第２トランジスタ対５を構成する第３および第４トランジスタＱ３，Ｑ４と、第３トランジスタ対６を構成する第５および第６トランジスタＱ５，Ｑ６とはｐＭＯＳ型である。
【００４８】
図６はＣＭＬモードで動作する場合の差動出力回路２００の回路図である。この場合、図２と同様に、差動入力信号ＤＩＮ１，ＤＩＮ２の論理に応じて、第１トランジスタ対４のいずれかがオンし、電流源２からの電流が出力端子対ＯＵＴ１，ＯＵＴ２に流れる。ＣＭＬモード時は第２トランジスタ対５は常時オフで、第３トランジスタ対６は常時オンである。
【００４９】
図７はＳＬＶＳモードで動作する場合の第３の実施形態に係る差動出力回路１の回路図である。この場合、図３と同様に、差動入力信号ＤＩＮ１，ＤＩＮ２の論理に応じて、第２トランジスタ対５のいずれかと第３トランジスタ対６のいずれかとがオンし、出力端子対ＯＵＴ１，ＯＵＴ２は電圧駆動される。ＳＬＶＳモード時は第１トランジスタ対４はオフである。
【００５０】
このように、第３の実施形態では、コモン電圧が電源電圧Ｖccの場合であっても、コモン電圧から約４００ｍV低い電圧との間を電圧振幅とする差動出力信号ＤＯＵＴ１，ＤＯＵＴ２を生成できる。
【００５１】
上述したように、第１〜第３の実施形態に係る差動出力回路は、半導体集積回路に内蔵することも可能だし、ディスクリート部品で構成することも可能であり、種々の用途（例えば、通信装置の通信データの伝送用や画像データの伝送用、メモのデータ伝送用など）に幅広く適用可能である。
【００５２】
上述した第１〜第３の実施形態では、ＣＭＬモードとＳＬＶＳモードを任意に切り替える例を説明したが、これら２つのモード以外のモード（例えばＬＶＤＳモード）を加えて、３つ以上のモード間での切替を行うようにしてもよい。
【００５３】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００５４】
１  差動出力回路、２  電流源、３  電圧源、４  第１トランジスタ対、５  第２トランジスタ対、６  第３トランジスタ対、７  インピーダンス対、８  切替制御部、９  差動経路、１０  レシーバ、１１  終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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