(57)【要約】【課題】ソースフォロア回路を複数段直列に接続してなるバッファ回路において入出力可能範囲を確保する。【解決手段】直列接続されたソースフォロア回路ＳＦ１１、ＳＦ１２間に、ドレインに電流源Ｃ１３、ソースに電流源Ｃ１２がそれぞれ接続されたＮチャネル型ＭＯＳトランジスタＭＮ１２を有する接続部１１を介挿し、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースを、前段のソースフォロア回路ＳＦ１１の出力端に接続し、ゲートを、後段のソースフォロア回路ＳＦ１２の入力端に接続する。ソースフォロア回路ＳＦ１２の出力信号の負荷回路による変動が、接続部１１において変動に応じて電流源Ｃ１３の電流Ｉ１３が変動することにより吸収されるため、出力信号の変動が、バッファ回路１０の入力側伝搬されることを抑制し、入出力可能範囲の減少を抑制することができる。【選択図】図１
2014179894.tif 000002
【特許請求の範囲】
【請求項１】
複数のソースフォロア部と、
前記ソースフォロア部同士を直列に接続するようにそれらソースフォロア部間に介挿される接続部と、を備え、
前記接続部は、ドレインおよびゲートが接続された第１のＭＯＳトランジスタと、
当該第１のＭＯＳトランジスタのドレインに接続された第１の電流源および前記第１のＭＯＳトランジスタのソースに接続された第２の電流源と、を有し、
前記第１のＭＯＳトランジスタのソースは、前段の前記ソースフォロア部の出力端に接続され、且つ前記第１のＭＯＳトランジスタのゲートは、後段の前記ソースフォロア部の入力端に接続されることを特徴とするバッファ回路。
【請求項２】
前記第１の電流源の電流値と前記第２の電流源の電流値は同一となるように設定されることを特徴とする請求項１記載のバッファ回路。
【請求項３】
前記後段のソースフォロア部は第２のＭＯＳトランジスタと当該第２のＭＯＳトランジスタに接続された第３の電流源とを備え、
前記第１のＭＯＳトランジスタのサイズと前記第２のＭＯＳトランジスタのサイズとの比と、前記第２の電流源の電流値と前記第３の電流源の電流値との比とは、等しいことを特徴とする請求項１または２記載のバッファ回路。
【請求項４】
前記第１の電流源は、
ゲートに基準電圧が供給されドレインに前記第１のＭＯＳトランジスタのドレインが接続された第３のＭＯＳトランジスタを備え、
前記第２の電流源は、
ドレインに前記第１のＭＯＳトランジスタのソースが接続された第４のＭＯＳトランジスタと、ゲートに前記第３のＭＯＳトランジスタのゲートが接続された第５のＭＯＳトランジスタと、ゲートおよびドレインが接続され且つドレインに前記第５のＭＯＳトランジスタのドレインが接続された第６のＭＯＳトランジスタと、を備え、
前記第４のＭＯＳトランジスタのゲートは前記第６のＭＯＳトランジスタのゲートに接続されていることを特徴とする請求項１から請求項３のいずれか１項に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路に関し、特にソースフォロアを用いたバッファ回路に関する。
【背景技術】
【０００２】
従来、ソースフォロアは、構造の単純さや入力容量が小さいなどの理由から、固体撮像装置等の出力回路や、ＣＣＤインターフェースＡＦＥ（Analog Front End）などの入力バッファ等として、多くのアプリケーションで使用されている。
これらのソースフォロアを用いたバッファ回路では、ソースフォロアの出力端に接続される負荷回路が電荷の移動を引き起こすことにより、ソースフォロアの出力が揺らされ、ソースフォロアを構成する電界効果トランジスタに生じるソース―ゲート間寄生容量を介して、ソースフォロアの出力の揺れが、ソースフォロアの入力側へ伝播してしまう。そのため、この揺れを抑制する目的で、バッファ回路は、直列に接続された複数段のソースフォロア回路を備えて構成されていることが多い（例えば、特許文献１参照）。
【０００３】
図４は、従来技術による複数段のソースフォロア回路を用いたバッファ回路の一例を示す回路図である。図４では、Ｎ型ソースフォロア回路を２段従属に接続してなるバッファ回路を示している。
この図４に示すバッファ回路は、ソースフォロア回路ＳＦ１と、ソースフォロア回路ＳＦ２とを備え、ソースフォロア回路ＳＦ２の出力端に、図示しない負荷回路が接続される。
【０００４】
ソースフォロア回路ＳＦ１は、ゲートに入力信号Ｖｉｎが入力され、ソースから出力信号Ｖｏｕｔ１を出力するＮチャネル型のＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ１のソースに電流を供給する電流源Ｃ１と、を備える。
ソースフォロア回路ＳＦ２は、ソースフォロア回路ＳＦ１の出力信号Ｖｏｕｔ１がゲートに入力され、ソースから出力信号Ｖｏｕｔ２を出力するＮチャネル型のＭＯＳトランジスタＭ２と、ＭＯＳトランジスタＭ２のソースに電流を供給する電流源Ｃ２と、を備える。
【０００５】
ソースフォロア回路ＳＦ２は、ソースフォロア回路ＳＦ２が駆動しなければいけない出力負荷、すなわち、ソースフォロア回路ＳＦ２の出力端に接続される負荷回路の負荷によってそのサイズが決定される。一方、ソースフォロア回路ＳＦ１は、ソースフォロア回路ＳＦ１を駆動しさえすればよいので、少なくともソースフォロア回路ＳＦ２よりもサイズは少なくて済む。その結果、ソースフォロア回路ＳＦ１の入力容量を、非常に小さくすることができ、また、入出力間の寄生容量も、２段それぞれのソースフォロア回路ＳＦ１、ＳＦ２のソース−ゲート間の寄生容量の直列接続となるため非常に小さくなり、結果的に、出力信号の揺れの、入力側への伝播も大幅に抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３３０９４６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ソースフォロア回路の出力電圧は入力電圧からΔＶ(具体的には、ソースフォロア回路のオーバドライブ電圧＋閾値電圧程度)だけ下がった電圧となる。
そのため、図４の各ソースフォロア回路ＳＦ１、ＳＦ２の、入出力間の電圧差をそれぞれΔＶ１、ΔＶ２とすると、バッファ回路の伝達関数は次式で表される。
Ｖｏｕｔ２＝Ｖｉｎ−ΔＶ１−ΔＶ２
【０００８】
この式から分かるように、図４のバッファ回路は入力レベルに対し、出力レベルが（ΔＶ１＋ΔＶ２）だけ下がってしてしまう。したがって、バッファ回路では、出力の揺れの入力への伝播の抑制を代償に、入出力可能範囲が減少してしまうことになる。
そのため、入出力可能範囲が減少することなく出力の揺れを抑制することの可能なバッファ回路が望まれていた。
本発明は、上記した点を鑑みてなされたものであり、入出力可能範囲が減少することなく、出力の揺れを抑制することの可能なソースフォロアを用いたバッファ回路を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の一態様は、複数のソースフォロア部（例えば図１に示す、ソースフォロア回路ＳＦ１１、ＳＦ１２）と、前記ソースフォロア部同士を直列に接続するようにそれらソースフォロア部間に介挿される接続部（例えば図１に示す、接続部１１）と、を備え、前記接続部は、ドレインおよびゲートが接続された第１のＭＯＳトランジスタ（例えば図１に示す、Ｎチャネル型ＭＯＳトランジスタＭＮ１２）と、当該第１のＭＯＳトランジスタのドレインに接続された第１の電流源（例えば図１に示す、電流源Ｃ１３）および前記第１のＭＯＳトランジスタのソースに接続された第２の電流源（例えば図１に示す、電流源Ｃ１２）と、を有し、前記第１のＭＯＳトランジスタのソースは、前段の前記ソースフォロア部（例えば図１に示す、ソースフォロア回路ＳＦ１１）の出力端に接続され、且つ前記第１のＭＯＳトランジスタのゲートは、後段の前記ソースフォロア部（例えば図１に示す、ソースフォロア回路ＳＦ１２）の入力端に接続されることを特徴とするバッファ回路、である。
【００１０】
前記第１の電流源の電流値と前記第２の電流源の電流値は同一となるように設定されていてよい。
前記後段のソースフォロア部は第２のＭＯＳトランジスタ（例えば図１に示す、Ｎチャネル型ＭＯＳトランジスタＭＮ１３）と当該第２のＭＯＳトランジスタに接続された第３の電流源（例えば図１に示す、電流源Ｃ１４）とを備え、前記第１のＭＯＳトランジスタのサイズと前記第２のＭＯＳトランジスタのサイズとの比と、前記第２の電流源の電流値と前記第３の電流源の電流値との比とは、等しいものであってよい。
【００１１】
前記第１の電流源は、ゲートに基準電圧が供給されドレインに前記第１のＭＯＳトランジスタのドレインが接続された第３のＭＯＳトランジスタ（例えば図２に示す、Ｐチャネル型ＭＯＳトランジスタＭＰ１１）を備え、前記第２の電流源は、ドレインに前記第１のＭＯＳトランジスタのソースが接続された第４のＭＯＳトランジスタ（例えば図２に示す、Ｎチャネル型ＭＯＳトランジスタＭＮ１５）と、ゲートに前記第３のＭＯＳトランジスタのゲートが接続された第５のＭＯＳトランジスタ（例えば図２に示す、Ｐチャネル型ＭＯＳトランジスタＭＰ１２）と、ゲートおよびドレインが接続され且つドレインに前記第５のＭＯＳトランジスタのドレインが接続された第６のＭＯＳトランジスタ（例えば図２に示す、Ｎチャネル型ＭＯＳトランジスタＭＮ１４）と、を備え、前記第４のＭＯＳトランジスタのゲートは前記第６のＭＯＳトランジスタのゲートに接続されていてよい。
【発明の効果】
【００１２】
本発明の一態様によれば、入出力可能範囲を減少させることなく、出力の揺れが入力側に伝搬することを抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態におけるバッファ回路の一例を示す回路図である。
【図２】図１の電流源Ｃ１２、Ｃ１３の具体例を示す回路図の一例である。
【図３】第２実施形態におけるバッファ回路の一例を示す回路図である。
【図４】従来の複数段構成のソースフォロア回路を含むバッファ回路の一例である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。
（第１実施形態）
まず、第１実施形態を、図１を伴って説明する。
図１は、本発明の第１実施形態におけるバッファ回路１０の一例を示す回路図である。このバッファ回路１０は、Ｎ型ソースフォロア回路を２段直列に接続した回路構成を備えたバッファ回路である。
図１に示すように、バッファ回路１０は、ソースフォロア回路ＳＦ１１と、ソースフォロア回路ＳＦ１２と、ソースフォロア回路ＳＦ１１およびＳＦ１２間に接続された接続部１１と、を備える。
【００１５】
ソースフォロア回路ＳＦ１１は、Ｎチャネル型ＭＯＳトランジスタＭＮ１１と、このＮチャネル型ＭＯＳトランジスタＭＮ１１のソースに一端が接続された電流源Ｃ１１と、を備え、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のドレインは電源ＶＤＤに接続される。電流源Ｃ１１の他端は接地され、電流源Ｃ１１は、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のソースに電流を供給する。Ｎチャネル型ＭＯＳトランジスタＭＮ１１のゲートには入力信号Ｖｉｎが入力され、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のソースがソースフォロア回路ＳＦ１１の出力端となり、出力信号Ｖａが出力される。
【００１６】
接続部１１は、Ｎチャネル型ＭＯＳトランジスタＭＮ１２と、このＮチャネル型ＭＯＳトランジスタＭＮ１２のソースに一端が接続された電流源Ｃ１２と、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレインに一端が接続された電流源Ｃ１３と、を備える。電流源Ｃ１３の他端は電源ＶＤＤに接続され、電流源Ｃ１２の他端は接地される。電流源Ｃ１３はＮチャネル型ＭＯＳトランジスタＭＮ１２のドレインに電流を供給する。
【００１７】
Ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースが接続部１１の入力端となり、このソースにソースフォロア回路ＳＦ１１の出力端が接続され、出力信号Ｖａが供給される。また、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレイン電圧がＮチャネル型ＭＯＳトランジスタＭＮ１２のゲートに入力されるとともに、接続部１１の出力信号Ｖｂとして、ソースフォロア回路ＳＦ１２に出力される。
【００１８】
なお、この接続部１１は、ソースフォロア回路ＳＦ１１に含まれるＭＯＳトランジスタのチャネル型と対応して構成される。つまり、図１に示すように、Ｎ型ソースフォロア回路であるソースフォロア回路ＳＦ１１、ＳＦ１２が直列接続されてなるバッファ回路１０の場合には、接続部１１は、ソースフォロア回路ＳＦ１１、ＳＦ１２に含まれるＭＯＳトランジスタと同一極性のＮチャネル型ＭＯＳトランジスタＭＮ１２を備える。
【００１９】
ソースフォロア回路ＳＦ１２は、Ｎチャネル型ＭＯＳトランジスタＭＮ１３と、このＮチャネル型ＭＯＳトランジスタＭＮ１３のソースに一端が接続された電流源Ｃ１４と、を備え、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のドレインは電源ＶＤＤに接続される。電流源Ｃ１４の他端は接地され、電流源Ｃ１４は、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のソースに電流を供給する。Ｎチャネル型ＭＯＳトランジスタＭＮ１３のゲートは、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のゲートと接続され、接続部１１の出力信号Ｖｂが入力される。また、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のソースが、ソースフォロア回路ＳＦ１２の出力端となり、出力信号Ｖｏｕｔを、図示しない負荷回路に供給する。
【００２０】
次に、図１に示すバッファ回路１０の動作を説明する。
バッファ回路１０に入力された入力信号Ｖｉｎは、ソースフォロア回路ＳＦ１１に入力され、ソースフォロア回路ＳＦ１１は、入力信号Ｖｉｎよりも、Ｎチャネル型ＭＯＳトランジスタＭＮ１１の「オーバドライブ電圧＋閾値電圧」だけ下がった出力信号Ｖａを出力する。接続部１１は、出力信号Ｖａをソース電圧とし且つゲートおよびドレインを短絡したＮチャネル型ＭＯＳトランジスタＭＮ１２に、電流源Ｃ１３から電流Ｉ１３を供給し、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースに接続された電流源Ｃ１２から電流Ｉ１２を流す。
電流Ｉ１２の電流値と電流Ｉ１３の電流値とを等しくすることで、ソースフォロア回路ＳＦ１１の出力信号Ｖａは変動しない。
【００２１】
Ｎチャネル型ＭＯＳトランジスタＭＮ１２に電流Ｉ１３（Ｉ１３の電流値＝Ｉ１２の電流値）を供給することにより、出力信号Ｖａよりも、Ｎチャネル型ＭＯＳトランジスタＭＮ１２の「オーバドライブ電圧＋閾値電圧」だけ上昇した電圧が出力信号Ｖｂとして生成される。Ｎチャネル型ＭＯＳトランジスタＭＮ１２のサイズ（ゲート長／ゲート幅）とＮチャネル型ＭＯＳトランジスタＭＮ１３のサイズ（ゲート長／ゲート幅）との比と、電流Ｉ１２の電流値と電流Ｉ１４の電流値との比とを同じにすること、すなわち、「Ｎチャネル型ＭＯＳトランジスタＭＮ１２のサイズ（ゲート長／ゲート幅）：Ｎチャネル型ＭＯＳトランジスタＭＮ１３のサイズ（ゲート長／ゲート幅）＝電流Ｉ１２の電流値：電流Ｉ１４の電流値」とすることで、ソースフォロア回路ＳＦ１２の出力信号Ｖｏｕｔ′には、ソースフォロア回路ＳＦ１１の出力信号Ｖａと同じ電圧が出力される。ただし、ソースフォロア回路ＳＦ１２の出力信号Ｖｏｕｔにオフセットを持たせるために、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のサイズとＮチャネル型ＭＯＳトランジスタＭＮ１３のサイズとの比と、電流Ｉ１２の電流値と電流Ｉ１４の電流値との比を、異なる値、すなわち「Ｎチャネル型ＭＯＳトランジスタＭＮ１２のサイズ：Ｎチャネル型ＭＯＳトランジスタＭＮ１３のサイズ≠電流Ｉ１２の電流値：電流Ｉ１４の電流値」を満足する値としてもよい。
【００２２】
次に、電流源Ｃ１２および電流源Ｃ１３の具体例を説明する。
電流源Ｃ１２および電流源Ｃ１３は、例えば図２に示す構成を備える。
電流源Ｃ１２および電流源Ｃ１３は、図２に示すように、電源ＶＤＤにソースが接続され、ドレインがＮチャネル型ＭＯＳトランジスタＭＮ１２のドレインに接続されるＰチャネル型ＭＯＳトランジスタＭＰ１１と、Ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースにドレインが接続されソースが接地されたＮチャネル型ＭＯＳトランジスタＭＮ１５と、電源ＶＤＤにソースが接続されるＰチャネル型ＭＯＳトランジスタＭＰ１２と、Ｐチャネル型ＭＯＳトランジスタＭＰ１２のドレインに、ドレインが接続されたＮチャネル型ＭＯＳトランジスタＭＮ１４と、を備え、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のソースは、接地される。
【００２３】
Ｐチャネル型ＭＯＳトランジスタＭＰ１１とＰチャネル型ＭＯＳトランジスタＭＰ１２とは、ミラー回路を構成し、Ｐチャネル型ＭＯＳトランジスタＭＰ１１およびＭＰ１２のゲートには、共通の基準電圧ＶＢＰが入力される。同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１５とＮチャネル型ＭＯＳトランジスタＭＮ１４とは、ミラー回路を構成し、Ｎチャネル型ＭＯＳトランジスタＭＮ１５およびＭＮ１４のゲートには、Ｎチャネル型ＭＯＳトランジスタＭＮ１４のドレイン電圧が入力される。
そして、Ｐチャネル型ＭＯＳトランジスタＭＰ１１により電流源Ｃ１３が形成され、Ｎチャネル型ＭＯＳトランジスタＭＮ１５と、Ｎチャネル型ＭＯＳトランジスタＭＮ１４と、Ｐチャネル型ＭＯＳトランジスタＭＰ１２と、により、電流源Ｃ１２が形成される。
【００２４】
次に、図２に示す構成を備えた電流源Ｃ１２、Ｃ１３を含むバッファ回路１０の動作を説明する。
ソースフォロア回路ＳＦ１２の出力信号Ｖｏｕｔが、図示しない負荷回路によるＡＣ変動の影響により瞬間的に下がった場合、Ｎチャネル型ＭＯＳトランジスタＭＮ１３のゲート−ソース間の寄生容量Ｃｐ１１によって、接続部１１の出力信号Ｖｂが低下する。
出力信号ＶｂはＰチャネル型ＭＯＳトランジスタＭＰ１１のドレイン電圧となっているため、Ｐチャネル型ＭＯＳトランジスタＭＰ１１のゲート−ドレイン間の寄生容量Ｃｐ１２によって、基準電圧ＶＢＰも低下する。
【００２５】
この基準電圧ＶＢＰが低下すると、Ｐチャネル型ＭＯＳトランジスタＭＰ１１に流れる電流Ｉ１３の電流値が増加する。Ｐチャネル型ＭＯＳトランジスタＭＰ１２に供給されるゲート電圧は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１に供給されるゲート電圧と共通であるため、Ｐチャネル型ＭＯＳトランジスタＭＰ１２に流れる電流Ｉ１５の電流値も増加し、増加した電流Ｉ１５はＮチャネル型ＭＯＳトランジスタＭＮ１４へ供給される。
【００２６】
Ｎチャネル型ＭＯＳトランジスタＭＮ１５はＮチャネル型ＭＯＳトランジスタＭＮ１４の電流をミラーするため、電流Ｉ１２の電流値も増加する。その結果、電流源Ｃ１３の電流Ｉ１３の電流値に変動があった場合でも、その変動が電流源Ｃ１２の電流Ｉ１２にミラーされ、電流Ｉ１２の電流値＝電流Ｉ１３の電流値という関係は崩れにくいため、ソースフォロア回路ＳＦ１１の出力信号Ｖａの変動は抑制されることになる。
【００２７】
ソースフォロア回路ＳＦ１２の出力信号Ｖｏｕｔが、図示しない負荷回路によるＡＣ変動の影響により、瞬間的に上昇した場合も同様に動作し、出力信号Ｖｏｕｔの変動が、電流Ｉ１２にミラーされ、電流Ｉ１２の電流値＝電流Ｉ１３の電流値という関係を維持するように動作し、すなわち、ソースフォロア回路ＳＦ１１の出力信号Ｖａの変動は抑制される。
このように、ソースフォロア回路ＳＦ１２の出力信号Ｖｏｕｔの変動がソースフォロア回路ＳＦ１１の出力信号Ｖａに伝搬されることを抑制することができるため、バッファ回路１０の入出力可能範囲を減少させることなく、入力信号Ｖｉｎへの負荷回路によるＡＣ変動の伝播を抑制することができる。
【００２８】
（第２実施形態）
次に、本発明の第２実施形態を説明する。
図３は、第２実施形態におけるバッファ回路２０の一例を示す回路図である。このバッファ回路２０は、Ｐ型ソースフォロア回路を２段直列に接続した回路構成を備えたバッファ回路である。
図３に示すように、バッファ回路２０は、ソースフォロア回路ＳＦ２１と、ソースフォロア回路ＳＦ２２と、ソースフォロア回路ＳＦ２１およびＳＦ２２間に接続された接続部２１と、を備える。
【００２９】
ソースフォロア回路ＳＦ２１は、Ｐチャネル型ＭＯＳトランジスタＭＰ２１と、このＰチャネル型ＭＯＳトランジスタＭＰ２１のソースに一端が接続された電流源Ｃ２１と、を備える。電流源Ｃ２１の他端は電源ＶＤＤに接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレインは接地される。
Ｐチャネル型ＭＯＳトランジスタＭＰ２１のゲートには入力信号Ｖｉｎが入力され、ソースがソースフォロア回路ＳＦ２１の出力端となり、出力信号Ｖａが出力される。
接続部２１は、Ｐチャネル型ＭＯＳトランジスタＭＰ２２と、電流源Ｃ２２と、電流源Ｃ２３と、を備える。
【００３０】
電流源Ｃ２２およびＣ２３は、図３に示すように、電源ＶＤＤにソースが接続され、ドレインがＰチャネル型ＭＯＳトランジスタＭＰ２２のソースに接続されるＰチャネル型ＭＯＳトランジスタＭＰ２４と、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のドレインにドレインが接続されソースが接地されたＮチャネル型ＭＯＳトランジスタＭＮ２１と、電源ＶＤＤにソースが接続されるＰチャネル型ＭＯＳトランジスタＭＰ２５と、Ｐチャネル型ＭＯＳトランジスタＭＰ２５のドレインに、ドレインが接続されたＮチャネル型ＭＯＳトランジスタＭＮ２２と、を備え、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソースは、接地される。
【００３１】
Ｐチャネル型ＭＯＳトランジスタＭＰ２４とＰチャネル型ＭＯＳトランジスタＭＰ２５とは、ミラー回路を構成し、Ｐチャネル型ＭＯＳトランジスタＭＰ２４およびＭＰ２５のゲートには、Ｐチャネル型ＭＯＳトランジスタＭＰ２５のドレイン電圧が入力される。同様に、Ｎチャネル型ＭＯＳトランジスタＭＮ２１とＮチャネル型ＭＯＳトランジスタＭＮ２２とは、ミラー回路を構成し、Ｎチャネル型ＭＯＳトランジスタＭＮ２１およびＭＮ２２のゲートには、共通の基準電圧ＶＢＮが入力される。
そして、Ｐチャネル型ＭＯＳトランジスタＭＰ２４と、Ｐチャネル型ＭＯＳトランジスタＭＰ２５と、Ｎチャネル型ＭＯＳトランジスタＭＮ２２とにより、電流源Ｃ２３が形成され、Ｎチャネル型ＭＯＳトランジスタＭＮ２１により電流源Ｃ２２が形成される。
【００３２】
また、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のソースに、ソースフォロア回路ＳＦ２１の出力信号Ｖａが供給され、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のゲートにはそのドレイン電圧が入力され、このドレイン電圧が接続部２１の出力信号Ｖｂとしてソースフォロア回路ＳＦ２２に出力される。
なお、接続部２１は、図３に示すように、Ｐ型ソースフォロア回路からなるソースフォロア回路ＳＦ２１、ＳＦ２２が直列接続されてなるバッファ回路２０であるため、接続部２１は、ソースフォロア回路ＳＦ２１、ＳＦ２２に含まれるＭＯＳトランジスタと同一極性のＰチャネル型ＭＯＳトランジスタＭＰ２２を備える。
【００３３】
ソースフォロア回路ＳＦ２２は、Ｐチャネル型ＭＯＳトランジスタＭＰ２３と、このＰチャネル型ＭＯＳトランジスタＭＰ２３のソースに一端が接続された電流源Ｃ２４と、を備え、電流源Ｃ２４の他端は電源ＶＤＤに接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ２３のドレインは接地され、ゲートには、Ｐチャネル型ＭＯＳトランジスタＭＰ２２のゲートおよびドレインが接続され、接続部２１の出力信号Ｖｂが入力される。また、Ｐチャネル型ＭＯＳトランジスタＭＰ２３のソースが、ソースフォロア回路ＳＦ２２の出力端となり、出力信号Ｖｏｕｔを、図示しない負荷回路に供給する。
【００３４】
このように、Ｐ型ソースフォロア回路ＳＦ２１、ＳＦ２２を２段接続した構成を有するバッファ回路２０における基本的な動作は、上記第１実施形態におけるＮ型ソースフォロア回路ＳＦ１１、ＳＦ１２を２段接続した構成を有するバッファ回路１０と同様であり、この場合も、Ｎ型ソースフォロア回路ＳＦ１２の出力信号Ｖｏｕｔの変動が、電流Ｉ２２にミラーされ、電流Ｉ２２の電流値＝電流Ｉ２３の電流値という関係を維持するように動作し、すなわち、ソースフォロア回路ＳＦ２１の出力信号Ｖａの変動は抑制される。
【００３５】
したがって、Ｐ型ソースフォロア回路ＳＦ２１、ＳＦ２２を２段接続した構成を有するバッファ回路２０においても、ソースフォロア回路ＳＦ２２の出力信号Ｖｏｕｔの変動がソースフォロア回路ＳＦ２１の出力信号Ｖａに伝搬されることを抑制することができるため、バッファ回路２０の入出力可能範囲を減少させることなく、入力信号Ｖｉｎへの負荷回路によるＡＣ変動の伝播を抑制することができる。
【００３６】
なお、上記第１および第２実施形態では、２段のソースフォロア回路ＳＦ１１およびＳＦ１２、ＳＦ２１およびＳＦ２２を直列に接続する場合について説明したが、これに限るものではなく、直列に接続するソースフォロア回路は、２段以上であってもよい。この場合には、前段のソースフォロア回路と後段のソースフォロア回路との間に、接続部１１、１２を介挿させてもよく、或いは、最後段のソースフォロア回路とその前段のソースフォロア回路など、後段側のソースフォロア回路同士の間にのみ介挿するようにしてもよい。
【符号の説明】
【００３７】
１０、２０  バッファ回路
１１、２１  接続部
ＳＦ１１、ＳＦ１２  ソースフォロア回路
ＳＦ２１、ＳＦ２２  ソースフォロア回路
ＭＮ１１〜ＭＮ１３  Ｎチャネル型ＭＯＳトランジスタ
ＭＮ２１、ＭＮ２２  Ｎチャネル型ＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２  Ｐチャネル型ＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２５  Ｐチャネル型ＭＯＳトランジスタ
Ｃ１１〜Ｃ１４  電流源
Ｃ２１〜Ｃ２４  電流源
【図１】
2014179894.tif 000003
【図２】
2014179894.tif 000004
【図３】
2014179894.tif 000005
【図４】
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