(57)【要約】【課題】電源装置において負荷電流に対する出力電圧の特性のばらつきを低減する。【解決手段】本電源装置（１、３）は、電圧コンバータ回路（１１）と制御部（１０、３０）とを有する。制御部は、電源装置が無負荷状態である場合に出力電圧（ＶＯＵＴ）が目標とする電圧になるように電圧コンバータ回路を制御するとともに、出力電圧が負荷電流（ＩＯＵＴ）の増加に応じて低下するような遷移特性になるように電圧コンバータ回路を制御する。制御部は更に、電源装置の負荷状態が第１負荷状態であるときの出力電圧の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように目標とする電圧を補正する第１補正処理と、負荷電流の変化に対する出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記遷移特性を補正する第２補正処理とを行う。【選択図】図２
2014027832.tif 000002
【特許請求の範囲】
【請求項１】
接続される負荷に供給する電源電圧を前記負荷の負荷電流に応じて変化させる電源装置であって、
入力電圧に基づいて前記電源電圧を生成して出力する電圧コンバータ回路と、
前記電圧コンバータ回路を制御する制御部と、を有し、
前記制御部は、
前記電源装置が無負荷状態である場合に前記電圧コンバータ回路の出力電圧が目標とする電圧になるように前記電圧コンバータ回路を制御するとともに、前記出力電圧が前記負荷電流の増加に応じて低下するような遷移特性になるように前記電圧コンバータ回路を制御する出力電圧調整部と、
前記電源装置の負荷状態が第１負荷状態であるときの前記出力電圧の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記出力電圧調整部による前記目標とする電圧を補正する第１補正処理と、前記負荷電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記遷移特性を補正する第２補正処理とを行う補正部と、を有する電源装置。
【請求項２】
前記補正部は、
演算部と、
前記目標とする電圧を補正するための第１補正データを格納するための第１記憶部と、
前記遷移特性を補正するための第２補正データを格納するための第２記憶部と、を有し、
前記演算部は、前記第１補正処理において、前記第１負荷状態における前記出力電圧の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第１補正データを生成して前記第１記憶部に格納し、前記第２補正処理において、前記負荷電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第２補正データを生成して前記第２記憶部に格納し、
前記出力電圧調整部は、前記第１記憶部及び前記第２記憶部に設定された値に基づいて、前記電圧コンバータ回路の制御量を調整する請求項１に記載の電源装置。
【請求項３】
前記演算部は、前記第２補正処理において、前記第１負荷状態での前記出力電圧の測定値と、前記第１負荷状態よりも負荷電流が増加した第２負荷状態での前記出力電圧の測定値と、前記第１負荷状態から前記第２負荷状態に遷移したときの負荷電流の増加量と、に基づいて前記変化の割合の測定値を算出する請求項２に記載の電源装置。
【請求項４】
前記出力電圧が供給されるノードとグラウンド電圧が供給されるグラウンドノードとの間に接続可能な第１抵抗を更に有し、
前記演算部は、前記第２補正処理において、前記第１抵抗を接続することにより前記第１負荷状態から前記第２負荷状態に遷移させ、遷移後の前記出力電圧の測定値と前記抵抗素子の抵抗値とに基づいて前記負荷電流の増加量を算出する請求項３に記載の電源装置。
【請求項５】
前記演算部は、前記負荷から送信された所定の通知信号に応じて前記第１補正処理及び前記第２補正処理を開始する請求項２に記載の電源装置。
【請求項６】
前記出力電圧調整部は、
誤差増幅器と、
前記負荷電流を検出する電流検出部と、
前記電流検出部によって検出された負荷電流に応じた第１電流を生成する電流生成部と、
前記第１電流を電圧に変換するとともに、前記電圧コンバータ回路の前記出力電圧に応じた電圧に前記変換した電圧を加算したフィードバック電圧を生成する第１抵抗回路と、を有し、
前記誤差増幅器は、前記目標とする電圧に基づく基準電圧と前記フィードバック電圧とを入力し、２つの入力電圧の誤差が小さくなるような制御信号を生成して前記電圧コンバータ回路に与える請求項２に記載の電源装置。
【請求項７】
前記第１抵抗回路は、前記第２記憶部に格納された前記第２補正データに基づいて抵抗値が決定される請求項６に記載の電源装置。
【請求項８】
前記電流検出部は、前記検出した負荷電流に応じた電圧を出力し、
前記電流生成部は、
前記電流検出部から出力された前記負荷電流に応じた電圧に基づいて第２電流を生成する電流源回路と、
前記第２電流を所定のミラー比でミラーして前記第１電流として出力するカレントミラー部と、を有し、
前記電流源回路は、前記第２電流の電流値を決定するための第２抵抗回路を含む請求項６に記載の電源装置。
【請求項９】
前記第２抵抗回路の抵抗値は、前記第２記憶部に格納された前記第２補正データに基づいて決定される請求項８に記載の電源装置。
【請求項１０】
前記出力電圧調整部は、入力したディジタル信号をアナログ信号に変換し、変換したアナログ信号を前記基準電圧として出力するディジタル・アナログ変換器を更に有し、
前記演算部は、入力した前記目標とする電圧を指示するディジタル値を前記第１補正処理において算出した前記ずれ量に基づいて補正し、当該補正したディジタル値を前記第１補正データとして前記第１記憶部に格納し、
前記ディジタル・アナログ変換器は、前記第１記憶部に格納された前記第１補正データを入力する請求項６に記載の電源装置。
【請求項１１】
前記演算部は、前記第２補正処理を行った後に前記第１補正処理を行う請求項２に記載の電源装置。
【請求項１２】
前記電圧コンバータ回路に前記入力電圧を供給する信号経路に直列に接続された第２抵抗を更に有し、
前記電流検出部は、前記第２抵抗の両端の電圧に基づいて前記負荷電流を測定する請求項６に記載の電源装置。
【請求項１３】
スイッチング電源装置に含まれるスイッチ回路を制御するための制御信号を生成する半導体装置であって、
前記スイッチング電源装置が無負荷状態である場合に前記スイッチング電源装置の出力電圧が目標とする電圧になるように前記制御信号を生成するとともに、前記スイッチング電源装置に接続される負荷の負荷電流の増加に応じて前記出力電圧が低下するような遷移特性になるように前記制御信号を生成する出力電圧調整部と、
前記スイッチング電源装置の負荷状態が第１負荷状態であるときの前記出力電圧の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記目標とする電圧を補正する第１補正処理と、前記負荷電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記遷移特性を補正する第２補正処理とを行う補正部と、を有する半導体装置。
【請求項１４】
前記補正部は、
演算部と、
前記目標とする電圧を補正するための第１補正データを格納するための第１記憶部と、
前記遷移特性を補正するための第２補正データを格納するための第２記憶部と、を有し、
前記演算部は、前記第１補正処理において、前記第１負荷状態での前記出力電圧の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第１補正データを生成して前記第１記憶部に格納し、前記第２補正処理において、前記出力電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第２補正データを生成して前記第２記憶部に格納する請求項１３に記載の半導体装置。
【請求項１５】
信号を出力するための第１端子を更に有し、
前記演算部は、前記スイッチング電源装置の負荷状態を前記第１負荷状態と前記第２負荷状態との間で遷移させることを指示する信号を前記第１端子に出力する請求項１４に記載の半導体装置。
【請求項１６】
データプロセッサと、前記データプロセッサに供給する電源電圧を生成する電源装置と、を有するデータ処理システムであって、
前記電源装置は、
入力電圧に基づいて前記電源電圧を生成して出力する電圧コンバータ回路と、
前記電圧コンバータ回路を制御する制御部と、を有し、
前記制御部は、
前記データプロセッサが第１動作状態である場合に前記電圧コンバータ回路の出力電圧が目標とする電圧になるように前記電圧コンバータ回路を制御するとともに、前記データプロセッサが前記第１動作状態よりも消費電流が大きい動作状態である場合に、前記消費電流の増加に応じて前記出力電圧が低下するような遷移特性になるように前記電圧コンバータ回路を制御する出力電圧調整部と、
前記第１動作状態における前記出力電圧の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記出力電圧調整部による前記目標とする電圧を補正する第１補正処理と、前記消費電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記遷移特性を補正する第２補正処理とを行う補正部と、を有するデータ処理システム。
【請求項１７】
前記補正部は、
演算部と、
前記目標とする電圧を補正するための第１補正データを格納するための第１記憶部と、
前記遷移特性を補正するための第２補正データを格納するための第２記憶部と、を有し、
前記演算部は、前記第１補正処理において、前記第１動作状態における前記出力電圧の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第１補正データを生成して前記第１記憶部に格納し、前記第２補正処理において、前記消費電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第２補正データを生成して前記第２記憶部に格納し、
前記出力電圧調整部は、前記第１記憶部及び前記第２記憶部に設定された値に基づいて、前記電圧コンバータ回路の制御量を調整する請求項１６に記載のデータ処理システム。
【請求項１８】
前記データプロセッサは、前記出力電圧からの給電により動作するＣＰＵコア部と、前記出力電圧とは異なる電源からの給電により動作し、前記制御部との間で通信を行うことが可能な通信部と、を有し、
前記通信部は、前記出力電圧の設定値を指示する第１データを送信し、
前記出力電圧調整部は、受信した前記第１データに基づいて前記目標とする電圧を決定し、前記電圧コンバータ回路を制御する請求項１７に記載のデータ処理システム。
【請求項１９】
前記演算部は、前記ＣＰＵコア部の消費電流が安定している期間に、前記第１補正処理及び前記第２補正処理を行う請求項１８に記載のデータ処理システム。
【請求項２０】
前記演算部は、前記制御部に対する電源投入後に最初に送信された前記第１データの受信後に、前記出力電圧が前記目標とする電圧に到達したら、前記第１補正処理及び前記第２補正処理を開始する請求項１８のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を生成する電源装置、前記電源装置を含むデータ処理システム、及び前記電源装置を制御するための半導体装置に関し、特に、負荷電流に応じて電源電圧を変化させる電源装置に適用して有効な技術に関する。
【背景技術】
【０００２】
大電流を供給する電源装置（Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ（以下、ＶＲとも称する。））として、従来からスイッチング電源装置が知られている。スイッチング電源装置は、例えば、入力電圧を変換して出力する電圧コンバータ回路と、電圧コンバータ回路の出力電圧が目標とする電圧になるように電圧コンバータ回路を制御するＶＲコントローラによって構成される。
【０００３】
スイッチング電源装置から出力される出力電圧は、ＶＲコントローラ及び電圧コンバータ回路の回路方式や内部回路を構成する回路素子のばらつき等によって目標電圧との間で誤差が生ずる虞がある。例えば特許文献１では、電源装置の出力電圧の設定値を示すディジタル信号をアナログ信号に変換するディジタル・アナログ変換器の変換誤差によって生じる出力電圧のばらつきを補正するための方法として、電源装置内部に設けたディジタル電圧計で出力電圧を測定し、その測定値と出力設定値との偏差を解消するように前記ディジタル信号を補正する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２４４７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＣＰＵ向けの電源装置として、複数のＤＣ／ＤＣコンバータを並列配置したマルチフェーズ方式の電源装置が知られている。マルチフェーズ方式の電源装置は、例えば、入力電圧を目標とする電圧に変換して出力する電圧コンバータ回路が複数並列接続され、夫々の電圧コンバータ回路をＶＲコントローラによって制御するシステム構成とされる。電圧コンバータ回路は、降圧のスイッチング電源を構成するコイルと容量から成るＬＣフィルタと、コイルに流れる電流を制御するパワートランジスタを含むスイッチ回路等から構成される。ＶＲコントローラは、夫々の電圧コンバータ回路で生成される出力電圧が目標とする電圧となるように、夫々の電圧コンバータ回路のスイッチ回路を制御するための制御信号を生成して出力する。
【０００６】
ＣＰＵ向けのマルチフェーズ方式の電源装置の電源規格の１つに、例えばＶＲ１２がある。ＶＲ１２では、電源装置に接続される負荷の負荷電流（電源装置の出力電流）の増加に応じて出力電圧を低下させる制御（以下、「ロード・ライン制御」と称する。）が要求されている。ロード・ライン制御は、例えば、ＶＲコントローラにおいて電源装置の負荷電流に比例する内部電流を生成するとともに、その内部電流に基づいて電源装置の出力電圧に応じたフィードバック電圧を調整しエラーアンプに入力することで、実現することができる。ロード・ライン制御では、負荷電流の大きさに応じて出力電圧を規定された電圧範囲内に設定しなければならないが、その負荷電流に対する出力電圧の特性（以下、ロード・ライン特性とも称する。）は、ＶＲコントローラの負荷電流をモニタする精度、前記内部電流の生成に係る回路の精度、及びエラーアンプのオフセット等の影響でばらつきが生じる。従来、このようなロード・ライン特性のばらつきの補正は、半導体集積回路で構成されるＶＲコントローラの工場出荷の際に、ＶＲコントローラ内の回路素子のトリミング等を行うことにより対応していた。
【０００７】
しかしながら、今後、電源の安定性の向上や大電流化の要求により電源装置の多機能化や大規模化（例えばマルチフェーズ方式の電源装置のフェーズ数の増大等）が進むと、ロード・ライン特性のばらつきが更に増大する虞があり、従来のばらつき対策では対応できない可能性がある。仮に、上記特許文献１の技術を適用したとしても、当該技術は負荷電流によらずに出力電圧を調整するための技術であるため、ロード・ライン特性のばらつきを補正することは困難である。本願発明者は、電源装置における出力電圧のばらつきを低減するための新たな技術が必要であると考えた。
【０００８】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、本電源装置は、接続される負荷に供給する電源電圧を負荷電流に応じて変化させる電源装置であって、入力電圧に基づいて負荷に供給する電源電圧を生成して出力する電圧コンバータ回路と、電圧コンバータ回路を制御する制御部とを有する。制御部は、電源装置が無負荷状態である場合に電圧コンバータ回路の出力電圧が目標とする電圧になるように電圧コンバータ回路を制御するとともに、出力電圧が負荷電流の増加に応じて低下するような遷移特性になるように電圧コンバータ回路を制御する。制御部は更に、電源装置の負荷状態が第１負荷状態であるときの出力電圧の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように目標とする電圧を補正する第１補正処理と、負荷電流の変化に対する出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記遷移特性を補正する第２補正処理とを行う。
【発明の効果】
【００１１】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、本電源装置によれば、負荷電流に対する出力電圧の特性のばらつきを低減することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本願の一実施の形態に係る電源装置を例示するブロック図である。
【図２】図２は、実施の形態１に係るデータ処理システムを例示するブロック図である。
【図３】図３は、電圧コンバータ回路１１の内部構成を例示するブロック図である。
【図４】図４は、電源装置１における出力電流ＩＯＵＴに対する出力電圧ＶＯＵＴの特性を例示する説明図である。
【図５】図５は、スロープ補正処理の概要を説明するための図である。
【図６】図６は、スロープ補正処理の流れを例示するフロー図である。
【図７】図７は、スロープ補正として可変抵抗回路１０７の抵抗値を調整する方法を例示する説明図である。
【図８】図８は、スロープ補正として電流Ｉｄｒｏｏｐを調整する方法を例示する説明図である。
【図９】図９は、オフセット補正処理の概要を説明するための図である。
【図１０】図１０は、オフセット補正処理の流れを例示するフロー図である。
【図１１】図１１は、オフセット補正として基準電圧ＶＲＥＦを調整する方法を例示する説明図である。
【図１２】図１２は、オフセット補正として基準電圧ＶＲＥＦを調整する別の方法を例示する説明図である。
【図１３】図１３は、データ処理システム１００の起動シーケンスの一例を示すフロー図である。
【図１４】図１４は、データ処理システム１００の起動シーケンスにおける各種信号を例示するタイミングチャートである。
【図１５】図１５は、実施の形態２に係るデータ処理システムを例示するブロック図である。
【図１６】図１６は、ＶＲコントローラ３０による動的なスロープ補正処理の概要を説明するための図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕（ロード・ライン特性の補正が可能な電源装置）
本願の代表的な実施の形態に係る電源装置（１）は、図１に例示されるように、接続される負荷（２０）に供給する電源電圧（ＶＯＵＴ）を前記負荷の負荷電流（ＩＯＵＴ）に応じて変化させる電源装置である。本電源装置は、入力電圧（ＶＩＮ）に基づいて前記電源電圧を生成して出力する電圧コンバータ回路（１１）と、前記電圧コンバータ回路を制御する制御部（１０）とを有する。前記制御部は、電源装置が無負荷状態である場合に電圧コンバータ回路の出力電圧が目標とする電圧になるように電圧コンバータ回路を制御するとともに、前記出力電圧が前記負荷電流の増加に応じて低下するような遷移特性になるように電圧コンバータ回路を制御する出力電圧調整部（１３）と、補正部（１２）とを有する。補正部は、電源装置の負荷状態が第１負荷状態（出力電流ＩＯＵＴが安定している状態）であるときの出力電圧の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように出力電圧調整部による前記目標とする電圧を補正する第１補正処理を行う。補正部は、更に、負荷電流の変化に対する出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように前記遷移特性を補正する第２補正処理を行う。
【００１６】
これによれば、制御部等を構成する回路素子のばらつき等により、電源装置の出力電圧の特性（ロード・ライン特性）が理想特性からずれたとしても制御部自身でその特性の補正を行うから、電源装置間のロード・ライン特性のばらつきを低減することができる。また、本電源装置によれば、ユーザ使用時に制御部自身でロード・ライン特性を補正することが可能であるから、制御部等の製造段階で別途テスタ等によってロード・ライン特性を測定して回路素子のトリミング等を行わなかったとしても、ばらつきの少ない電源装置を提供することができる。
【００１７】
〔２〕（補正部の詳細：図１、図２、図１５）
項１の電源装置において、前記補正部は、演算部（１２０）と、前記目標とする電圧を補正するための第１補正データを格納するための第１記憶部（１２１３）と、前記遷移特性を補正するための第２補正データを格納するための第２記憶部（１２１４）と、を有する。前記演算部は、前記第１補正処理（オフセット補正処理）において、前記第１負荷状態における前記出力電圧の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第１補正データを生成して前記第１記憶部に格納する。前記演算部は、前記第２補正処理（スロープ補正処理）において、前記負荷電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第２補正データを生成して前記第２記憶部に格納する。前記出力電圧調整部は、前記第１記憶部及び前記第２記憶部に設定された値に基づいて、前記電圧コンバータ回路の制御量を調整する。
【００１８】
これによれば、ロード・ライン特性の補正を容易に実現することができる。
【００１９】
〔３〕（スロープの算出；図５）
項２の電源装置における演算部は、第２補正処理において、第１負荷状態（負荷状態Ａ）での出力電圧の測定値（ＶＯＵＴ＿Ａ）と、第１負荷状態よりも負荷電流が増加した第２負荷状態（負荷状態Ｂ）での前記出力電圧の測定値（ＶＯＵＴ＿Ｂ）と、第１負荷状態から第２負荷状態に遷移したときの負荷電流の増加量（ΔＩＯＵＴ）とに基づいて前記変化の割合の測定値を算出する。
【００２０】
これによれば、前記遷移特性に係る変化の割合の測定値を容易に算出することができる。
【００２１】
〔４〕（電流の増加量の算出）
項３の電源装置は、前記出力電圧が供給されるノードとグラウンド電圧が供給されるグラウンドノードとの間に接続可能な第１抵抗（Ｒ１）を更に有する。前記演算部は、前記第２補正処理において、前記第１抵抗を接続することにより前記第１負荷状態から前記第２負荷状態に遷移させ、遷移後の前記出力電圧の測定値と前記抵抗素子の抵抗値とに基づいて前記負荷電流の増加量（＝ＶＯＵＴ＿Ｂ／Ｒ１）を算出する。
【００２２】
これによれば、前記出力電流を直接測定しなくても、前記出力電流の増加量を容易に算出することができる。
【００２３】
〔５〕（通知信号に応じて補正開始；図１４）
項２乃至４の何れかの電源装置において、前記演算部は、前記負荷から送信された所定の通知信号（信号Ｓｅｔｔｌｅに対応するレスポンス信号）に応じて前記第１補正処理及び前記第２補正処理を開始する。
【００２４】
これによれば、例えば負荷の動作状態に応じたタイミングで、前記第１補正処理及び前記第２補正処理を開始することができる。
【００２５】
〔６〕（出力電圧調整部及び補正部の詳細；図２、図１５）
項２乃至５の何れかの電源装置において、前記出力電圧調整部は、誤差増幅器（１０１）と、前記負荷電流を検出する電流検出部（１０３）と、前記電流検出部によって検出された前記負荷電流に応じた第１電流（Ｉｄｒｏｏｐ）を生成する電流生成部（１０５）と、を有する。前記出力電圧調整部は、更に、前記第１電流を電圧に変換するとともに前記電圧コンバータ回路の前記出力電圧に応じた電圧に前記変換した電圧を加算したフィードバック電圧（ＶＢ）を生成する第１抵抗回路（１０６）を有する。前記誤差増幅器は、前記目標とする電圧に基づく基準電圧と前記フィードバック電圧とを入力し、２つの入力電圧の誤差が小さくなるような制御信号（ＶＥＯ）を生成して前記電圧コンバータ回路に与える。
【００２６】
これによれば、ロード・ライン制御を容易に実現することができる。
【００２７】
〔７〕（スロープ補正方法：ドループ抵抗を調整；図７）
項６の電源装置において、前記第１抵抗回路は、前記第２記憶部に格納された前記第２補正データに基づいて抵抗値が決定される。
【００２８】
これによれば、前記遷移特性（負荷電流に対する出力電流の特性の傾き（スロープ））を容易に調整することができる。
【００２９】
〔８〕（電流生成部の詳細；図８）
項６又は７の電源装置において、前記電流検出部は、前記検出した負荷電流に応じた電圧を出力する。また、前記電流生成部は、前記電流検出部から出力された前記負荷電流に応じた電圧に基づいて第２電流（Ｉ１）を生成する電流源回路（１０５１）と、前記第２電流を所定のミラー比でミラーして前記第１電流として出力するカレントミラー部（１０５０）とを有する。前記電流源回路は、前記第２電流の電流値を決定するための第２抵抗回路（１０５２、Ｒ２）を含む。
【００３０】
これによれば、前記負荷電流に応じて変化する第１電流を容易に生成することができる。
【００３１】
〔９〕（スロープ補正方法：電流源回路の抵抗値を調整；図８）
項８の電源装置において、前記第２抵抗回路の抵抗値は、前記第２記憶部に格納された前記第２補正データに基づいて決定される。
【００３２】
これによれば、前記遷移特性（スロープ）を容易に調整することができる。
【００３３】
〔１０〕（オフセット補正方法：ＤＡＣに入力するディジタル信号を補正；図１１）
項２乃至９の何れかの電源装置において、前記出力電圧調整部は、入力したディジタル信号をアナログ信号に変換し、変換したアナログ信号を前記基準電圧として出力するディジタル・アナログ変換器（１０２）を更に有する。前記演算部は、入力した前記目標とする電圧を指示するディジタル値を前記第１補正処理において算出した前記ずれ量に基づいて補正し、当該補正したディジタル値を前記第１補正データとして前記第１記憶部に格納する。前記ディジタル・アナログ変換器は、前記第１記憶部に格納された前記第１補正データを入力する。
【００３４】
これによれば、前記第１負荷状態における出力電圧のずれ（オフセット）を容易に補正することができる。
【００３５】
〔１１〕（スロープ補正処理の後にオフセット補正処理；図１３）
項２乃至１０の何れかの電源装置において、前記演算部は、前記第２補正処理（Ｓ４２）を行った後に前記第１補正処理（Ｓ４３）を行う。
【００３６】
第２補正処理による前記遷移特性（スロープ）の調整の前後で、前記第１負荷状態における出力電圧のオフセットの大きさが変化する場合であっても、ロード・ライン特性を精度良く補正することができる。
【００３７】
〔１２〕（入力側の抵抗によって負荷電流をモニタする；図１５）
項２乃至１１の何れかの電源装置において、前記電圧コンバータ回路に前記入力電圧を供給する信号経路に直列に接続された第２抵抗（ＲＳＥＮ）を更に有する。前記演算部は、前記第２抵抗の両端の電圧（Ｖｒｓｅｎ）に基づいて前記負荷電流を測定する。前記第２抵抗は、例えば、抵抗素子やＭＯＳトランジスタのオン抵抗で実現することができる。
【００３８】
電圧コンバータ回路の入力側の電流よりも出力側の電流の方が大きいため、本電源装置のように前記電圧コンバータ回路の入力側に負荷電流の検出用抵抗を挿入することにより、出力電圧の供給される信号経路に検出用抵抗を挿入する場合に比べて検出用抵抗における損失を低減することができ、電源装置の効率の低下を抑えることができる。
【００３９】
〔１３〕（ロード・ライン特性の補正が可能な半導体装置）
本願の代表的な実施の形態に係る半導体装置（１０、３０）は、スイッチング電源装置（１、３）に含まれるスイッチ回路（ＨＳ＿ＰＷＭＯＳ、ＬＳ＿ＰＷＭＯＳ）を制御するための制御信号（ＶＥＯ）を生成する。本半導体装置は、前記スイッチング電源装置が無負荷状態である場合にスイッチング電源装置の出力電圧が目標とする電圧になるように前記制御信号を生成するとともに、スイッチング電源装置に接続される負荷の負荷電流の増加に応じて出力電圧が低下するような遷移特性になるように前記制御信号を生成する出力電圧調整部（１０１、１０３、１０４、１０５、１０６、１０８）を有する。本半導体装置は、スイッチング電源装置の負荷状態が第１負荷状態であるときの出力電圧の測定値とその理想値との間のずれ量を算出しそのずれが小さくなるように目標とする電圧を補正する第１補正処理と、負荷電流の変化に対する出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出しそのずれが小さくなるように遷移特性を補正する第２補正処理を行う補正部（１２）を有する。
【００４０】
これによれば、項１と同様に、半導体装置間のロード・ライン制御のばらつきを低減することができる。
【００４１】
〔１４〕（補正部の詳細）
項１３の半導体装置において、前記補正部は、演算部（１２０）と、前記目標とする電圧を補正するための第１補正データを格納するための第１記憶部（１２１３）と、前記遷移特性を補正するための第２補正データを格納するための第２記憶部（１２１４）と、を有する。演算部は、第１補正処理において第１負荷状態での出力電圧の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた第１補正データを生成して第１記憶部に格納し、第２補正処理において出力電流の変化に対する出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた第２補正データを生成して第２記憶部に格納する。
【００４２】
これによれば、ロード・ライン特性の補正を容易に実現することができる。
【００４３】
〔１５〕（負荷状態を遷移させる信号出力用端子；図２、図１５）
項１４の半導体装置は、信号を出力するための第１端子（Ｓ１）を更に有する。前記演算部は、前記スイッチング電源装置の負荷状態を前記第１負荷状態と前記第２負荷状態との間で遷移させることを指示する信号を前記第１端子に出力する。
【００４４】
これによれば、電源装置の負荷状態を第１負荷状態と第２負荷状態との間で切り替えることが容易となる。例えば、前記第１端子から出力された信号を利用して、前記出力電圧が供給されるノードとグラウンド電圧が供給されるグラウンドノードとの間に設けた抵抗素子の接続と遮断を制御することで、第１負荷状態と第２負荷状態とを容易に切り替えることができる。
【００４５】
〔１６〕（ロード・ライン特性の補正が可能なデータ処理システム）
本願の代表的な実施の形態に係るデータ処理システム（１００、３００）は、データプロセッサ（２）と、前記データプロセッサに供給する電源電圧（ＶＯＵＴ）を生成する電源装置（１，３）と、を有する。前記電源装置は、入力電圧（ＶＩＮ）に基づいて前記電源電圧を生成して出力する電圧コンバータ回路（１１、１１＿１〜１１＿ｎ）と、電圧コンバータ回路を制御する制御部（１０）と、を有する。前記制御部は、前記データプロセッサが第１動作状態である場合に前記電圧コンバータ回路の出力電圧が目標とする電圧になるように前記電圧コンバータ回路を制御するとともに、前記消費電流の増加に応じて前記出力電圧が低下するような遷移特性になるように前記電圧コンバータ回路を制御する出力電圧調整部（１０１、１０３、１０４、１０５、１０６、１０８）を有する。制御部は更に、第１動作状態における出力電圧の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように出力電圧調整部による目標とする電圧を補正する第１補正処理と、消費電流の変化に対する出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるように遷移特性を補正する第２補正処理とを行う補正部（１２）を有する。
【００４６】
これによれば、項１と同様に、データ処理システム間のロード・ライン特性のばらつきを低減することができる。
【００４７】
〔１７〕（補正部の詳細）
項１６のデータ処理システムにおいて、前記補正部は、演算部（１２０）と、前記目標とする電圧を補正するための第１補正データを格納するための第１記憶部（１２１３）と、前記遷移特性を補正するための第２補正データを格納するための第２記憶部（１２１４）と、を有する。前記演算部は、前記第１補正処理において、前記第１動作状態における前記出力電圧の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第１補正データを生成して前記第１記憶部に格納する。更に前記演算部は、前記第２補正処理において、前記消費電流の変化に対する前記出力電圧の変化の割合の測定値とその理想値との間のずれ量を算出するとともに当該ずれ量に応じた前記第２補正データを生成して前記第２記憶部に格納する。前記出力電圧調整部は、前記第１記憶部及び前記第２記憶部に設定された値に基づいて、前記電圧コンバータ回路の制御量を調整する。
【００４８】
これによれば、ロード・ライン特性の補正を容易に実現することができる。
【００４９】
〔１８〕（ＶＩＤデータ）
項１７のデータ処理システムにおいて、前記データプロセッサは、前記出力電圧からの給電により動作するＣＰＵコア部（２０）と、前記出力電圧とは異なる電源（ＶＤＤ１１）からの給電により動作し、前記制御部との間で通信を行うことが可能な通信部（２１）と、を有する。前記通信部は、前記出力電圧の設定値を指示する第１データ（ＶＩＤデータ）を送信する。前記出力電圧調整部は、受信した前記第１データに基づいて前記目標とする電圧を決定し、前記電圧コンバータ回路を制御する。
【００５０】
これによれば、制御部や電源装置の製造後であっても、出力電圧を変更することが容易となる。
【００５１】
〔１９〕（負荷状態が安定している期間に補正を行う；図１４）
項１８のデータ処理システムにおいて、前記演算部は、前記ＣＰＵコア部の消費電流が安定している期間に、前記第１補正処理及び前記第２補正処理を行う。
【００５２】
これによれば、出力電圧や負荷電流の測定精度が高くなる。
【００５３】
〔２０〕（電源投入後に補正を開始する；図１４）
項１８又は１９のデータ処理システムにおいて、前記演算部は、前記制御部に対する電源投入後に最初に送信された前記第１データの受信後に前記出力電圧が前記目標とする電圧に到達したら、前記第１補正処理及び前記第２補正処理を開始する。
【００５４】
これによれば、前記データ処理システムに対する電源投入後に前記第１補正処理及び前記第２補正処理が行われるから、製造段階でトリミング等を行わなくてもロード・ライン特性のばらつきを低減することができる。
【００５５】
〔２１〕（マルチフェーズ方式の電源装置：図２、図１５）
項１乃至１２の何れかの電源装置において、前記電圧コンバータ回路はｎ個（ｎは２以上の整数）並列に接続される。また、前記出力電圧調整部は、夫々の前記電圧コンバータ回路を制御する。
【００５６】
これによれば、マルチフェーズ方式の電源装置においても同様に、ロード・ライン特性のばらつきを低減することができる。
【００５７】
〔２２〕（スロープ補正方法：カレントミラーのミラー比を調整；図８）
項８乃至１２、及び２１の何れかの電源装置において、前記カレントミラー部の前記所定のミラー比は、前記第２記憶部に格納された前記第２補正データに基づいて決定される。
【００５８】
これによれば、前記遷移特性（スロープ）を容易に調整することができる。
【００５９】
〔２３〕（オフセット補正方法：ＤＡＣの出力信号を補正してＥＡに入力：図１２）
項６乃至９並びに項１１、１２、２１、及び２２の何れかの電源装置において、出力電圧調整部は、入力された目標とする電圧を指示するディジタル信号をアナログ信号に変換するディジタル・アナログ変換器（１０２）を有する。出力電圧調整部は、更に、前記ディジタル・アナログ変換器によって変換されたアナログ信号を前記第１記憶部に格納された前記第１補正データに基づいて補正し、当該補正した電圧を前記基準電圧として前記誤差増幅器に入力する基準電圧補正部（１０９）とを有する。
【００６０】
これによれば、前記第１負荷状態における出力電圧のずれ（オフセット）を容易に補正することができる。
【００６１】
〔２４〕（ＣＰＵコア部の動作時にスロープ補正：図１６）
項２乃至１２及び項２１乃至２３の何れかの電源装置（３）において、前記演算部（３２０）は、前記第１負荷状態よりも負荷電流が大きい負荷状態において、所定のタイミングで前記負荷電流及び前記出力電圧を複数回（ｐ回（ｐは２以上の整数））測定し、測定した前記負荷電流の値及び前記出力電圧の値に基づいて前記第２補正処理を行う。
【００６２】
これによれば、負荷電流が変化している状態においても、前記遷移特性を補正することができる。
【００６３】
〔２５〕（スロープの算出：図４）
項１４又は１５の半導体装置における演算部は、第２補正処理において第１負荷状態（負荷状態Ａ）での出力電圧の測定値（ＶＯＵＴ＿Ａ）と、第１負荷状態よりも負荷電流が増加した第２負荷状態（負荷状態Ｂ）での出力電圧の測定値（ＶＯＵＴ＿Ｂ）と、第１負荷状態から第２負荷状態に遷移したときの負荷電流の増加量（ΔＩＯＵＴ）とに基づいて変化の割合の測定値を算出する。
【００６４】
これによれば、前記遷移特性に係る変化の割合の測定値を容易に算出することができる。
【００６５】
〔２６〕（スロープ補正処理後にオフセット補正処理：図１３）
項１４、１５、又は２５の半導体装置において、前記演算部は、前記第２補正処理（Ｓ４２）の後に前記第１補正処理（Ｓ４３）を行う。
【００６６】
これによれば、項１１と同様に、ロード・ライン特性をより精度良く補正することができる。
【００６７】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００６８】
≪実施の形態１≫
図２は、実施の形態１に係るデータ処理システムを例示するブロック図である。
【００６９】
同図に示されるデータ処理システム１００は、例えば、パーソナルコンピュータである。データ処理システム１００は、具体的には、各種データ処理を行うデータプロセッサ２と、前記データプロセッサ２に電源を供給する電源装置１と、その他の図示されないインターフェース回路等の周辺回路から構成される。
【００７０】
データプロセッサ２は、データ処理システム１００におけるプログラム処理の実行主体であるＣＰＵコア部２０と、そのＣＰＵコア部２０の代わりに特定の処理を実行するための周辺回路２１とを有する。詳細は後述するが、周辺回路２１は、例えば電源装置１におけるＶＲコントローラ１０との間でデータの送受信を行うための通信処理を行う。ＣＰＵコア部２０と周辺回路２１とは、例えば、異なる電源電圧からの給電により動作する。例えば、ＣＰＵコア部２０は電源装置１から供給される出力電圧ＶＯＵＴを電源として動作し、周辺回路２１は、図示されていない電源装置１とは異なる電源装置から供給される電源電圧ＶＤＤ１１（例えば１．１Ｖ）を電源として動作する。
【００７１】
電源装置１は、特に制限されないが、複数のＤＣ／ＤＣコンバータを並列配置したマルチフェーズ方式の電源装置を構成する。例えば、電源装置１は、前述したＣＰＵ向けのマルチフェーズ方式の電源装置の電源規格であるＶＲ１２に対応され、前述したロード・ライン制御によって出力電圧ＶＯＵＴを生成する。
【００７２】
具体的には、電源装置１は、入力電圧ＶＩＮを所望の電圧ＶＯＵＴに変換して出力する並列接続されたｎ（ｎは２以上の整数）個の電圧コンバータ回路１１＿１〜１１＿ｎと、夫々の電圧コンバータ回路１１＿１〜１１＿ｎを制御するＶＲコントローラ１０と、その他の周辺回路等から構成される。
【００７３】
電圧コンバータ回路１１＿１〜１１＿ｎ（以下、総称する場合は、単に電圧コンバータ回路１１と表記する。）の夫々は、降圧のスイッチング電源を実現するための機能部から構成される。
【００７４】
図３に、電圧コンバータ回路１１のブロック図を例示する。同図には、電圧コンバータ回路１１＿１の内部回路が代表的に示されており、他の電圧コンバータ回路１１＿２〜１１＿ｎも同様の回路構成とされる。同図に示されるように、電圧コンバータ回路１１は、例えば、ＰＷＭ信号生成部（ＰＷＭ＿ＭＯＤ）１１０、ハイサイドドライバ回路（ＨＳ＿ＤＲＶ）１１１、ローサイドドライバ回路（ＬＳ＿ＤＲＶ）１１２、ハイサイドパワートランジスタＨＳ＿ＰＷＭＯＳ、ローサイドパワートランジスタＬＳ＿ＰＷＭＯＳ、入力容量ＣＩＮ、出力容量ＣＯＵＴ、及びコイルＬから構成される。ＰＷＭ信号生成部１１０は、後述するＶＲコントローラ１０内のエラーアンプ１０１から出力される制御信号ＶＥＯに基づいてＰＷＭ信号を生成する。ＰＷＭ信号生成部１１０は、例えば基準となるランプ信号と制御信号ＶＥＯとを比較し、比較結果に応じた信号をＰＷＭ信号として出力する。ハイサイドドライバ回路１１１は、ＰＷＭ信号生成部１１０によって生成されたＰＷＭ信号に基づいてハイサイドパワートラジスタＨＳ＿ＰＷＭＯＳのオン・オフを制御する。同様に、ローサイドドライバ回路１１２は、ＰＷＭ信号生成部１１０によって生成されたＰＷＭ信号に基づいてローサイドパワートラジスタＬＳ＿ＰＷＭＯＳのオン・オフを制御する。このように、ハイサイドパワートランジスタＨＳ＿ＰＷＭＯＳ及びローサイドパワートランジスタＬＳ＿ＰＷＭＯＳのオン・オフが制御されることにより、コイルＬに流れる電流が制御され、入力電圧ＶＩＮよりも低い出力電圧ＶＯＵＴが生成される。特に制限されないが、ＰＷＭ信号生成部１１０、ハイサイドドライバ回路１１１、ローサイドドライバ回路１１２、ハイサイドパワートランジスタＨＳ＿ＰＷＭＯＳ、及びローサイドパワートランジスタＬＳ＿ＰＷＭＯＳは、例えば、複数のＩＣチップから構成され、それらのＩＣチップが１つのパッケージ内に封止されたＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）として構成される。
【００７５】
電源装置１は、電圧コンバータ回路１１及びＶＲコントローラ１０以外の周辺回路として、例えば、スイッチ回路ＳＷ１及び抵抗Ｒ１を備える。抵抗Ｒ１（以下参照符号Ｒ１は、抵抗素子のみならずその抵抗値をも表すものする。）は、例えば一方がグラウンドノードに接続され、他方がスイッチ回路ＳＷ１に接続される。スイッチ回路ＳＷ１は、抵抗Ｒ１と出力電圧ＶＯＵＴが供給される信号ラインとの間に接続される。スイッチ回路ＳＷ１のオン・オフは、後述するデータ処理制御部１２から端子Ｓ１を介して出力される制御信号によって制御される。詳細は後述するが、スイッチ回路ＳＷ１は、データ処理システム１００の通常動作時にはスイッチ回路ＳＷ１はオフ状態とされ、後述するスロープ補正処理においてオン・オフの切替えが制御される。
【００７６】
ＶＲコントローラ１０は、夫々の電圧コンバータ回路１１＿１〜１１＿ｎにおいて生成されるＰＷＭ信号のパルス幅を制御するための制御信号ＶＥＯを生成することによりロード・ライン制御を実現するとともに、出力電圧ＶＯＵＴが所望のロード・ライン特性となるように補正する機能を備える。
【００７７】
ＶＲコントローラ１０は、例えば、エラーアンプ１０１、基準電圧生成部１０８、電流検出部１０３、電圧検出部１０４、電流生成部１０５、抵抗回路１０６、及びデータ処理制御部１２等の内部回路と、複数の外部端子とから構成される。前記複数の外部端子は、例えば、端子ＣＰＵ＿Ｓ、端子Ａｌｅｒｔ、端子ＶＩＮ１、端子ＩＳＥＮ、端子Ｓ１、端子ＥＯ、端子ＦＢ、端子ＤＩＦＦ＿ＯＵＴ、端子ＶＳＥＮ＿Ｐ、端子ＶＳＥＮ＿Ｎ、及びその他の図示されない端子を含む。
【００７８】
ＶＲコントローラ１０は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路から構成される。なお、ＶＲコントローラ１０は、データ処理制御部１２を含む全ての機能部を１チップで実現しても良いし、データ処理制御部１２とその他の機能部とを夫々別チップで形成したマルチチップ構成で実現しても良く、その構成は特に制限されない。
【００７９】
ＶＲコントローラ１０は、端子ＶＩＮ１に供給された電源電圧ＶＤＤ３３（例えば３．３Ｖ）からの給電により動作する。電圧検出部１０４は、電源装置１の出力電圧ＶＯＵＴを検出する。電圧検出部１０４は、例えば、差動アンプＤＩＦＦ＿ＡＭＰから構成される。端子ＶＳＥＮ＿Ｐは出力電圧ＶＯＵＴが供給される信号ラインに接続され、端子ＶＳＥＮ＿ＮはＣＰＵコア部２０のグラウンドラインに接続される。差動アンプＤＩＦＦ＿ＡＭＰは、端子ＶＳＥＮ＿Ｐ及び端子ＶＳＥＮ＿Ｎの夫々に供給された電圧の差電圧、すなわち、出力電圧ＶＯＵＴとＣＰＵコア部２０のグラウンド電圧の差電圧を出力する。これにより、ＣＰＵコア部２０の電源・グラウンド間に供給されている電圧を精度良く検出することができる。差動アンプＤＩＦＦ＿ＡＭＰから出力された電圧は、出力電圧ＶＯＵＴを表す検出電圧ＶＯＵＴ＿ＳＥＮとして、データ処理制御部１２に与えられるとともに端子ＤＩＦＦ＿ＯＵＴから出力される。
【００８０】
エラーアンプ１０１は、基準電圧生成部１０８によって生成された基準電圧ＶＲＥＦと、出力電圧ＶＯＵＴのフィードバック電圧ＶＦＢとを入力し、２つの入力電圧の誤差が小さくなるような制御信号ＶＥＯを生成する。制御信号ＶＥＯは端子ＥＯから出力され、各電圧コンバータ回路１１＿１〜１１＿ｎのＰＷＭ信号生成部１１０に供給される。端子ＦＢは、出力電圧ＶＯＵＴをエラーアンプ１０１にフィードバックするための端子である。
【００８１】
基準電圧生成部１０８は、電源装置１が出力電圧ＶＯＵＴとして出力すべき目標電圧に基づく基準電圧ＶＲＥＦを生成する。基準電圧生成部１０８は、特に制限されないが、例えばディジタル・アナログ変換器（ＤＡＣ）１０２を含んで構成される。ディジタル・アナログ変換器１０２は、出力電圧ＶＯＵＴとして出力すべき目標電圧を指示するディジタル信号（後述するＶＩＤデータ）を、アナログ信号に変換して出力する。変換されたアナログ信号は、基準電圧ＶＲＥＦとしてエラーアンプ１０１に入力される。
【００８２】
電流検出部１０３は、出力電圧ＶＯＵＴが供給される信号ラインに流れる出力電流ＩＯＵＴ（負荷電流）を検出する。電流検出部１０３は、例えば、検出した出力電流ＩＯＵＴの大きさを示す情報（以下、検出電流情報と称する。）を出力する。検出電流情報は、例えば検出した出力電流ＩＯＵＴの大きさに応じた電圧値として出力される。端子ＩＳＥＮは、出力電流ＩＯＵＴに係る検出信号を入力するための端子である。電流検出部１０３による検出方法は、出力電流ＩＯＵＴの大きさを検出することができれば、特にその方法に制限はない。例えば、出力電圧ＶＯＵＴが供給される信号ラインに抵抗を挿入し、その両端の電圧から出力電流ＩＯＵＴを検出しても良い。また、各電圧コンバータ回路１１＿１〜１１＿ｎのローサイドパワートランジスタＬＳ＿ＰＷＭＯＳのソース側に流れる電流に基づいて検出する方法でも良いし、エラーアンプ１０１の出力電圧に基づいて出力電流ＩＯＵＴを検出する方法でも良い。
【００８３】
電流生成部１０５は、電流検出部１０３によって検出された出力電流ＩＯＵＴに応じた電流を生成する。詳細は後述するが、電流生成部１０５は、例えば出力電流ＩＯＵＴに比例した電流Ｉｄｒｏｏｐ（＝α×ＩＯＵＴ）を生成する。生成された電流Ｉｄｒｏｏｐは抵抗回路１０６に入力される。
【００８４】
抵抗回路１０６は、端子ＤＩＦＦ＿ＯＵＴと端子ＦＢの間に接続された外付け抵抗Ｒｄｒｏｏｐと、可変抵抗回路１０７とから構成される。可変抵抗回路１０７は、例えば、外付け抵抗Ｒｄｒｏｏｐに並列に接続された抵抗Ｒｘｐと、外付け抵抗Ｒｄｒｏｏｐに直列に接続された抵抗Ｒｘｓとから構成される。詳細は後述するが、抵抗Ｒｘｐ及び抵抗Ｒｘｓの抵抗値はデータ処理制御部１２によって調整可能とされる。電流生成部１０５から供給された電流Ｉｄｒｏｏｐは、抵抗Ｒｘｓを介して外付け抵抗Ｒｄｒｏｏｐ及び抵抗Ｒｘｐを流れ、差動アンプＤＩＦＦ＿ＡＭＰの出力端子に流れ込む。例えば、出力電流ＩＯＵＴ（負荷電流）が増加するとそれに比例して電流Ｉｄｒｏｏｐが増加し、電圧Ｖｄｒｏｏｐが増加する。すなわち、エラーアンプ１０１のフィードバック電圧ＶＦＢは、検出電圧ＶＯＵＴ＿ＳＥＮ（≒出力電圧ＶＯＵＴ）に抵抗回路１０６による電圧降下分を加算した電圧となる。これにより、エラーアンプ１０１は、出力電圧ＶＯＵＴが電圧Ｖｄｒｏｏｐに応じた分だけ低下するような制御信号ＶＥＯを生成する。
【００８５】
ここで、ＩＯＵＴ＝０Ａ（無負荷）のときの出力電圧をＶＯＵＴ＿０Ａとし、Ｒｘｓ＝０Ω、Ｒｘｐ＞＞Ｒｄｒｏｏｐとすると、出力電圧ＶＯＵＴは以下の（式１）で表現される。
【００８６】
【数１】
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【００８７】
図４に、電源装置１における出力電流（負荷電流）ＩＯＵＴに対する出力電圧ＶＯＵＴの特性を例示する。同図には、上記（式１）で表されるロード・ライン特性（理想特性）が参照符号２００で示されている。このように、ＶＲコントローラ１２による上記のような制御により、負荷電流の増加に応じて出力電圧が低下するロード・ライン特性が実現される。
【００８８】
データ処理制御部１２は、電源装置１全体の統括的な制御を行うとともに、データプロセッサ２との間で通信を行う。データ処理制御部１２は更に、電源装置１のロード・ライン特性を補正する機能を備える。データ処理制御部１２は、例えば、演算部１２０、メモリ部１２１、及びその他の図示されない周辺回路等から構成される。データ処理制御部１２は、例えば、マイクロコントローラ（ＭＣＵ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等によって実現される。
【００８９】
演算部１２０は、例えば、プログラムを格納するＲＯＭやＲＡＭ等のメモリと、ＲＯＭやＲＡＭから読み出したプログラムに基づいて各種データ処理を実行するＣＰＵ等のプロセッサコア部とから構成される。詳細は後述するが、演算部１２０は、電源装置１のロード・ライン特性が理想特性に近づくように補正するための各種演算を実行する。また、演算部１２０は、例えば端子ＣＰＵ＿Ｓ及び端子Ａｌｅｒｔを介して、データプロセッサ２における周辺回路２１との間で通信を行う。
【００９０】
端子ＣＰＵ＿Ｓは、データプロセッサ２から送信された電源装置１を制御するための各種制御データを受信するための端子である。当該各種制御データとしては、例えば、電源装置１が出力すべき目標電圧を指示する情報（以下、ＶＩＤデータ、とも称する。）やデータ処理制御部１２から送信した信号に対するレスポンスの情報等を含む。特に制限されないが、データプロセッサ２から送信されるＶＩＤデータは、例えば、出力電流ＩＯＵＴが０Ａ（無負荷状態）であるときの出力電圧ＶＯＵＴの目標電圧（ＶＯＵＴ＿０Ａ）を指示する情報であり、以下、初期ＶＩＤデータと称する。
【００９１】
端子Ａｌｅｒｔは、ＶＲコントローラ１０とデータプロセッサ２との間で通信を行うための端子である。特に制限されないが、端子Ａｌｅｒｔは、ＶＲコントローラ１０からデータプロセッサ２へ一方向通信を行うための端子である。例えば、演算部１２０は、データプロセッサ２から送信された各種制御データに対するレスポンスを端子Ａｌｅｒｔを介してデータプロセッサ２に送信する。
【００９２】
メモリ部１２１は、ロード・ライン特性の補正に係る各種データを格納するための複数の記憶部を含んで構成される。前記複数の記憶部は、特に制限されないが、複数のフリップ・フロップ回路から構成される複数のレジスタや不揮発性の記憶領域を有するフラッシュメモリ等から構成される。図２には、メモリ部１２１における複数の記憶部として、代表的に、第１記憶部１２１１、第２記憶部１２１２、第３記憶部１２１３、及び第４記憶部１２１４が図示される。
【００９３】
第１記憶部１２１１は、電源装置１の出力電圧ＶＯＵＴの測定データを格納する。また必要に応じて、出力電流ＩＯＵＴの測定データも格納することができる。例えば、差動アンプＤＩＦＦ＿ＡＭＰから出力される検出電圧ＶＯＵＴ＿ＳＥＮの値を出力電圧ＶＯＵＴの測定データとして格納する。更に、電流検出部１０３によって検出された出力電流ＩＯＵＴの値を出力電流の測定データとして格納することもできる。
【００９４】
第２記憶部１２１２は、端子ＣＰＵ＿Ｓから受信した初期ＶＩＤデータを格納する。第３記憶部１２１３は、詳細は後述するが、ロード・ライン特性におけるオフセット（所定の出力電流における出力電圧の値の理想値からのずれ量）を補正するための第１補正データを格納する。第４記憶部１２１４は、詳細は後述するが、ロード・ライン特性におけるスロープ（傾き）を補正するための第２補正データを格納する。
【００９５】
ここで、データ処理制御部１２によるロード・ライン特性の補正について説明する。
【００９６】
前述の図４に示されるように、電源装置１のロード・ライン特性は、予め規格（ＶＲ１２）で定められた所定の電圧範囲（例えば参照符号２０１と参照符号２０２に挟まれる範囲）内に収まる必要がある。しかしながら、前述したように、ＶＲコントローラ１０の負荷電流をモニタする精度、生成する電流Ｉｄｒｏｏｐの精度、及びエラーアンプ１０１のオフセット等の影響により、電源装置１毎にばらつきが生じ、ロード・ライン特性が、例えば参照符号２０３のように所定の電圧範囲から外れた特性になる虞がある。そこで、データ処理制御部１２は、電源装置１のロード・ライン特性（例えば参照符号２０３）が理想特性（参照符号２００）に近づくように調整するための補正処理を行う。
【００９７】
データ処理制御部１２による補正処理は、例えば、オフセット補正処理とスロープ補正処理とを含む。オフセット補正処理は、例えば、所定の負荷状態における出力電圧ＶＯＵＴの測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるようにエラーアンプ１０１に入力される基準電圧を補正する処理である。スロープ補正処理は、出力電流ＩＯＵＴの変化に対する出力電圧ＶＯＵＴの変化の割合の測定値とその理想値との間のずれ量を算出し、そのずれが小さくなるようにロード・ライン特性のスロープを補正する処理である。
【００９８】
先ず、スロープ補正処理について詳細に説明する。
【００９９】
図５は、スロープ補正処理の概要を説明するための図である。図５に示されるように、電源装置１のロード・ライン特性が参照符号２０４や参照符号２０５のように理想特性２００に対してスロープ（傾き）がずれている場合、スロープ補正処理によってスロープが理想特性２００のそれに近づくように、スロープのずれを補正する。具体的には、測定データから出力電流ＩＯＵＴの変化に対する出力電圧ＶＯＵＴの変化の割合（スロープ）を算出するとともに理想のスロープとの間のずれ量を算出し、そのずれ量が小さくなるように、スロープを決定している回路ブロックの回路定数を変更する。
【０１００】
図６は、スロープ補正処理の流れを例示するフロー図である。
【０１０１】
先ず、データ処理制御部１２における演算部１２０は、出力電流ＩＯＵＴが安定している状態において、出力電圧ＶＯＵＴを測定する（Ｓ７０１）。ここで、出力電流ＩＯＵＴが安定している状態とは、特に制限されないが、ＣＰＵコア部２０がデータプロセッサ２の目的とされる本格的なプログラム処理を行っていない状態である。例えば、後述する、データ処理システム１００に対する電源投入直後のＣＰＵコア部２０による本格的なプログラム処理の開始前に行われる所要の準備処理が行われている状態や、ＣＰＵコア部２０に動作クロック信号が供給されていない状態、又はＣＰＵコア部２０にリセット信号が供給されている状態等である。
【０１０２】
ステップ７０１では、具体的に、演算部１２０は出力電圧ＶＯＵＴが供給される信号ラインに接続されたスイッチ回路ＳＷ１をオフさせ、そのときの差動アンプＤＩＦＦ＿ＡＭＰの検出電圧ＶＯＵＴ＿ＳＥＮを第１記憶部１２１１に格納する。例えば、図５の負荷状態Ａにおける出力電圧ＶＯＵＴ＿Ａの測定データを第１記憶部１２１１に格納する。
【０１０３】
その後、演算部１２０は、ステップ７０１と同様に出力電流ＩＯＵＴが安定している状態において、スイッチ回路ＳＷ１をオン状態にし、出力電圧ＶＯＵＴを測定する（Ｓ７０２）。スイッチ回路ＳＷ１をオンさせることにより、出力電圧ＶＯＵＴが供給される信号ラインとグラウンドノードとの間に抵抗Ｒ１が接続される。これにより、抵抗Ｒ１に流れる電流だけ出力電流ＩＯＵＴが増加する。このように、抵抗Ｒ１をＣＰＵコア部２０と並列に接続することにより、出力電流ＩＯＵＴが安定している負荷状態Ａよりも負荷電流の大きい負荷状態Ｂを容易に生成することができる。演算部１２０は、この負荷状態Ｂにおける出力電圧ＶＯＵＴ＿Ｂの測定データを第１記憶部１２１１に記憶する。
【０１０４】
次に、演算部１２０は、スロープの算出を行う（Ｓ７０３）。具体的には、演算部１２０は、記憶部１２１１に保持している出力電圧ＶＯＵＴ＿Ａの値と出力電圧ＶＯＵＴ＿Ｂの値から出力電圧ＶＯＵＴの変化量ΔＶＯＵＴを算出するとともに、出力電流ＩＯＵＴの変化量ΔＩＯＵＴを算出する。ここで、出力電圧ＶＯＵＴの変化量ΔＶＯＵＴは、例えば“ＶＯＵＴ＿Ａ−ＶＯＵＴ＿Ｂ”の演算によって算出される。また、出力電流ＩＯＵＴの変化量ΔＩＯＵＴは、例えば、“ＶＯＵＴ＿Ｂ／Ｒ１”の演算によって算出される。これにより、出力電流ＩＯＵＴを直接測定しなくても、出力電流ＩＯＵＴの変化量ΔＩＯＵＴの値を得ることができる。そして、演算部１２０は、算出した変化量ΔＶＯＵＴ及びΔＩＯＵＴを用いて“ΔＶＯＵＴ／ΔＩＯＵＴ”の演算を行うことにより、スロープの測定値を算出する。
【０１０５】
次に、演算部１２０は、算出したスロープの測定値とロード・ライン特性におけるスロープの理想値とのずれ量を算出し、当該ずれ量に応じたスロープの補正データを算出する（Ｓ７０４）。算出された補正データは、第２補正データとして第４記憶部１２１４に格納される。そして、第４記憶部１２１４に格納された第２補正データに基づいて、スロープの大きさを決定している回路ブロックの回路定数が変更されることにより、スロープ補正が行われる（Ｓ７０５）。
【０１０６】
以下、第２補正データに基づく回路ブロックの回路定数の調整方法として、代表的に２つの方法を例示する。
【０１０７】
図７は、スロープ補正として可変抵抗回路１０７の抵抗値を調整する方法を例示する説明図である。
【０１０８】
同図において、第４記憶部１２１４には、第２補正データとして可変抵抗回路１０７の抵抗値を指示する値が設定される。可変抵抗回路１０７の抵抗Ｒｘｓ、Ｒｘｐは、第４記憶部１２１４の値によって抵抗値が決定されるような回路構成とされる。例えば、抵抗Ｒｘｓ、Ｒｘｐは、複数の抵抗素子と、当該抵抗素子に直列又は並列接続された複数のスイッチ素子とから構成され、第４記憶部１２１４の値によって複数のスイッチ素子のオン・オフ状態が切り替わることにより、抵抗Ｒｘｓ、Ｒｘｐの抵抗値が決定される。
【０１０９】
例えば、可変抵抗回路１０７の初期状態（Ｒｘｓ＝０Ω、及びＲｘｐ＞＞Ｒｄｒｏｏｐ）であるときに、算出したスロープの測定値の絶対値が理想値の絶対値よりも大きかった場合、演算部１２０は、抵抗回路１０６の抵抗値（外付け抵抗Ｒｄｒｏｏｐと可変抵抗回路１０７の合成抵抗値）が外付け抵抗Ｒｄｒｏｏｐの抵抗値よりも小さくなるような第２補正データを生成する。すなわち、抵抗Ｒｘｐがより小さくなるような第２補正データを生成する。逆に、算出したスロープの測定値の絶対値が理想値の絶対値よりも小さい場合、演算部１２０は、抵抗回路１０６の抵抗値が外付け抵抗Ｒｄｒｏｏｐの抵抗値よりも大きくなるような第２補正データを生成する。すなわち、抵抗Ｒｘｓがより大きくなるような第２補正データを生成する。これにより、スロープが補正される。
【０１１０】
図８は、スロープ補正として電流Ｉｄｒｏｏｐを調整する方法を例示する説明図である。
【０１１１】
同図に示されるように、電流生成部１０５は、例えば、カレントミラー部１０５０と、電流源回路１０５１とから構成される。電流源回路１０５１は、電流検出部１０３から出力された検出電流情報に基づいて電流を生成する回路である。電流源回路１０５１の回路構成は、特に制限されないが、例えば図８に示されるように、トランジスタＭＮ１と、可変抵抗回路１０５２と、外付け抵抗Ｒ２とから構成される。トランジスタＭＮ１は、例えばＮチャネル型のＭＯＳトランジスタであり、電流検出部１０３から出力された検出電流情報（電圧）に応じた電圧をそのソース側に発生させる。トランジスタＭＮ１のソース側には可変抵抗回路１０５２が接続される。可変抵抗回路１０５２は、抵抗値が調整可能な抵抗Ｒｌｓ及び抵抗Ｒｌｐとから構成される。抵抗Ｒｌｓは一端がトランジスタＭＮ１のソース側に接続され、他端が端子ＲＬＬに接続される。抵抗Ｒｌｐは一端が端子ＲＬＬに接続され、他端がグラウンドノードに接続される。端子ＲＬＬと外部のグラウンドノードとの間には外付け抵抗Ｒ２が接続される。これにより、電流Ｉ１が生成される。電流Ｉ１の大きさは、トランジスタＭＮ１のソース側の電圧と、可変抵抗回路１０５２及び外付け抵抗Ｒ２の合成抵抗値とによって決定される。電流源回路１０５１によって生成された電流Ｉ１は、カレントミラー部１０５０によってミラーされ、電流Ｉｄｒｏｏｐとして出力される。カレントミラー部１０５０は、例えば、複数のＰチャネル型のＭＯＳトランジスタＭＰ１〜ＭＰｍ（ｍは２以上の整数）と、ミラー比を切り替えるためのスイッチ回路ＳＷＸとから構成される。
【０１１２】
電流Ｉｄｒｏｏｐを調整する方法として、カレントミラー部１０５０のミラー比を調整する方法、及び可変抵抗回路１０５２の抵抗値を調整する方法を挙げることができる。
【０１１３】
カレントミラー部１０５０のミラー比を調整する方法では、第４記憶部１２１４に、第２補正データとしてカレントミラー部１０５０のミラー比を指示する値が設定される。この場合、カレントミラー部１０５０のミラー比は、第４記憶部１２１４の値に応じてスイッチ回路ＳＷＸの夫々のスイッチ素子のオン・オフが切り替わることにより変更可能にされる。例えば、算出したスロープの測定値の絶対値が理想値の絶対値よりも大きい場合、演算部１２０は、ミラー比が小さくなるような第２補正データを設定する。逆に、算出したスロープの測定値の絶対値が理想値の絶対値よりも小さい場合、演算部１２０は、ミラー比が大きくなるような第２補正データを生成する。これにより、スロープが補正される。
【０１１４】
可変抵抗回路１０５２の抵抗値を調整する方法では、第４記憶部１２１４に、第２補正データとして可変抵抗回路１０５２の抵抗値を指示する値が設定される。可変抵抗回路１０５２の抵抗Ｒｌｓ、Ｒｌｐの回路構成は、前述の可変抵抗回路１０７と同様であり、第４記憶部１２１４の値によって複数のスイッチ素子のオン・オフ状態が切り替わることによりその抵抗値が変更可能にされる。例えば、可変抵抗回路１０５２が初期状態（例えば、Ｒｌｓ＝０Ω、及びＲｌｐ＞＞Ｒ２）であるときに、算出したスロープの測定値の絶対値が理想値の絶対値よりも大きかった場合、演算部１２０は、外付け抵抗Ｒ２と可変抵抗回路１０５２の合成抵抗値が外付け抵抗Ｒ２の抵抗値よりも小さくなるような第２補正データを設定する。すなわち、抵抗Ｒｌｐがより小さくなるような第２補正データを生成する。逆に、算出したスロープの測定値の絶対値が理想値の絶対値よりも小さい場合、演算部１２０は、外付け抵抗Ｒ２と可変抵抗回路１０５２の合成抵抗値が外付け抵抗Ｒ２の抵抗値よりも大きくなるような第２補正データを生成する。すなわち、抵抗Ｒｌｓがより大きくなるような第２補正データを生成する。これにより、スロープが補正される。
【０１１５】
次に、オフセット補正処理について詳細に説明する。
【０１１６】
図９は、オフセット補正処理の概要を説明するための図である。図９に示されるように、所定の負荷状態（例えば負荷状態Ａ）において出力電圧ＶＯＵＴの値が参照符号９０１や参照符号９０２のように理想特性２００の理想電圧９００に対してずれ（オフセット）が生じている場合、オフセット補正処理によってオフセットがゼロになるように補正を行う。具体的には、所定の負荷状態における出力電圧ＶＯＵＴの測定データとその理想値との間のずれ量を算出し、そのずれ量が小さくなるように、エラーアンプ１０１に入力される基準電圧ＶＲＥＦを補正する。
【０１１７】
図１０は、オフセット補正処理の流れを例示するフロー図である。
【０１１８】
先ず、演算部１２０は、出力電流ＩＯＵＴが安定している状態において、出力電圧ＶＯＵＴを測定する（Ｓ８０１）。ここで、出力電流ＩＯＵＴが安定している状態とは、前述の図６のステップ７０１と同様に、ＣＰＵコア部２０が本格的なプログラム処理を行っていない状態等である。
【０１１９】
ステップ８０１において、具体的には、演算部１２０は、出力電圧ＶＯＵＴが供給される信号ラインに接続されたスイッチ回路ＳＷ１をオフさせ、そのときの差動アンプＤＩＦＦ＿ＡＭＰの検出電圧ＶＯＵＴ＿ＳＥＮを第１記憶部１２１１に記憶する。例えば、図９の負荷状態Ａにおける出力電圧ＶＯＵＴ＿Ａの測定データを第１記憶部１２１１に記憶する。
【０１２０】
次に、演算部１２０は、測定値ＶＯＵＴ＿Ａと理想のロード・ライン特性における負荷状態Ａでの出力電圧ＶＯＵＴの理想値とのずれ量を算出し、当該ずれ量に応じたオフセットの補正データを算出する（Ｓ８０２）。算出された補正データは、第１補正データとして第３記憶部１２１３に格納される。そして、第３記憶部１２１３に格納された第１補正データに基づいてエラーアンプ１０１に入力される基準電圧ＶＲＥＦが変更されることにより、オフセット補正が行われる（Ｓ８０３）。
【０１２１】
以下、第１補正データに基づく基準電圧ＶＲＥＦの調整方法として、代表的に２つの方法を例示する。
【０１２２】
図１１は、オフセット補正として基準電圧ＶＲＥＦを調整する方法を例示する説明図である。
【０１２３】
ディジタル・アナログ変換器１０２は、ＶＲコントローラ１０に対する電源投入後、先ず第２記憶部１２１２に格納された初期ＶＩＤデータを入力し、アナログ信号に変換することにより基準電圧ＶＲＥＦを生成する。その後のオフセット補正処理において、例えば出力電圧の測定値ＶＯＵＴ＿Ａが出力電圧の理想値よりも大きかった場合、演算部１２０は、出力電圧ＶＯＵＴが第２記憶部１２１２に設定された初期ＶＩＤデータに基づく目標電圧よりも低い電圧になるような新たなＶＩＤデータを算出し、算出したＶＩＤデータを第１補正データとして第３記憶部１２１３に格納する。逆に、出力電圧の測定値ＶＯＵＴ＿Ａが出力電圧の理想値よりも小さかった場合、演算部１２０は、出力電圧ＶＯＵＴが第２記憶部１２１２に設定された初期ＶＩＤデータに基づく目標電圧よりも高い電圧になるような新たなＶＩＤデータ（ディジタル値）を算出し、算出したＶＩＤデータを第１補正データとして第３記憶部１２１３に格納する。そして、当該オフセット補正処理において第１補正データが第３記憶部１２１３に格納されたら、ディジタル・アナログ変換器１０２は、初期ＶＩＤデータの代わりに第３記憶部１２１３に格納された第１補正データを入力し、そのデータをアナログ信号に変換することにより補正後の基準電圧ＶＲＥＦを生成する。これにより、ロード・ライン特性におけるオフセットがゼロになるように補正される。
【０１２４】
図１２は、オフセット補正として基準電圧ＶＲＥＦを調整する別の方法を例示する説明図である。同図には、基準電圧生成部１０８として、ディジタル・アナログ変換器１０２に加えて基準電圧補正部１０９を備える構成が例示される。
【０１２５】
ディジタル・アナログ変換器１０２は、第２記憶部１２１２に設定された初期ＶＩＤデータをアナログ信号に変換して出力する。基準電圧補正部１０９は、ディジタル・アナログ変換器１０２から出力されたアナログ信号を、第３記憶部１２１３に設定された第１補正データに応じて補正して出力する。なお、第１補正データの初期値として、ディジタル・アナログ変換器１０２から出力されたアナログ信号が補正されないような値（例えばゼロ）が設定される。
【０１２６】
オフセット補正処理において、例えば出力電圧の測定値ＶＯＵＴ＿Ａが理想値よりも大きかった場合、演算部１２０は、出力電圧ＶＯＵＴが初期ＶＩＤデータに基づく目標電圧よりも低くなるようなオフセット補正データを算出し、第１補正データとして第３記憶部１２１３に格納する。逆に、出力電圧の測定値ＶＯＵＴ＿Ａが出力電圧の理想値よりも小さかった場合、演算部１２０は、出力電圧ＶＯＵＴが初期ＶＩＤデータに基づく目標電圧よりも高くなるようなオフセット補正データを算出し、第１補正データとして第３記憶部１２１３に格納する。基準電圧補正部１０９は、ディジタル・アナログ変換器１０２から出力されたアナログ信号を、第３記憶部１２１３に設定されたオフセット補正データに応じて補正し、補正したアナログ信号を補正後の基準電圧としてエラーアンプ１０１に入力する。これにより、ロード・ライン特性におけるオフセットがゼロになるように補正される。
【０１２７】
上述したスロープ補正処理及びオフセット補正処理は、例えばデータ処理システム１００の起動シーケンスの一環として行われる。
【０１２８】
図１３は、データ処理システム１００の起動シーケンスの一例を示すフロー図である。
【０１２９】
先ず、例えば電圧コンバータ回路１１＿１〜１１＿ｎに入力電圧ＶＩＮが投入された状態において、ＶＲコントローラ１２に電源電圧ＶＤＤ３３が投入され、且つデータプロセッサ２に電源電圧ＶＤＤ１１が投入されると、データ処理システム１００の起動シーケンスが開始される。起動シーケンスでは、先ず、出力電圧ＶＯＵＴの立ち上げ処理が開始される（Ｓ４０）。その後、出力電圧ＶＯＵＴが立ち上がると、補正処理が開始される（Ｓ４１）。当該補正処理では、例えば、初めにスロープ補正処理が行われる（Ｓ４２）。次いでオフセット補正処理が行われる（Ｓ４３）。当該補正処理における処理の順番は特に制限されないが、スロープ補正を行うことによりオフセットの大きさが多少変化する場合があるため、上記のようにスロープ補正処理の後にオフセット補正処理を行うことで、ロード・ライン特性の補正の精度を高めることができる。
【０１３０】
図１４は、データ処理システム１００の起動シーケンスにおける各種信号を例示するタイミングチャートである。
【０１３１】
同図に示されるように、例えばタイミング５００において、電源電圧ＶＤＤ１１及び電源電圧ＶＤＤ３３が投入される。所定期間の経過後、データプロセッサ２における周辺回路２１がＶＩＤデータを含む制御データを送信する。ＶＲコントローラ１０における演算部１２０は、タイミング５０１において端子ＣＰＵ＿Ｓを介して制御データを受信し、当該制御データに含まれるＶＩＤデータを第２記憶部１２１２に設定するとともに出力電圧ＶＯＵＴの立ち上げ処理を開始する。当該立ち上げ処理では、ディジタル・アナログ変換器１０２が第２記憶部１２１２に設定された初期ＶＩＤデータを基にエラーアンプ１０１に入力する基準電圧を生成し、エラーアンプ１０１は当該基準電圧と電源装置１の出力電圧ＶＯＵＴのフィードバック電圧ＶＦＢとに基づいて電圧コンバータ回路１１＿１〜１１＿ｎを制御する。これにより、電源装置１の出力電圧ＶＯＵＴは、初期ＶＩＤデータに基づく目標電圧になるように制御される。
【０１３２】
その後、演算部１２０は、出力電圧ＶＯＵＴが初期ＶＩＤデータに基づく目標電圧に到達したことを確認したら、出力電圧ＶＯＵＴが目標電圧に到達したことを示す通知信号Ｓｅｔｔｌｅを端子Ａｌｅｒｔから出力する。同図では、演算部１２０が端子Ａｌｅｒｔの電圧をローレベルに切り替えることで、通知信号Ｓｅｔｔｌｅを出力する場合が例示されている。
【０１３３】
データプロセッサ２における周辺回路２１は、通知信号Ｓｅｔｔｌｅを受信すると、それに対するレスポンス信号をＶＲコントローラ１０の端子ＣＰＵ＿Ｓに対して出力するとともに、ＣＰＵコア部２０に対して通知をする。ＣＰＵコア部２０は、周辺回路２１からの通知に応じて、本格的なプログラム処理を開始するための所要の準備処理を開始する。当該準備処理は、例えば参照符号５０３の期間に行われ、その処理には例えば数秒の時間を要する。当該準備処理が行われている期間は、例えば、ＣＰＵコアが本格的なプログラム処理を実行している状態よりも消費電流が小さい状態であって、その消費電流（負荷状態）が比較的安定している状態にある期間である。当該期間にＶＲコントローラ１０は、前述したロード・ライン特性の補正処理を行う。具体的に、ＶＲコントローラ１０が補正処理を開始するタイミングは、出力電圧ＶＯＵＴが目標電圧に到達した後の参照符号５０３の期間内であれば特に制限されない。例えばタイミング５０２のように、データプロセッサ２に送信された通知信号Ｓｅｔｔｌｅに対するレスポンス信号の受信をトリガとして、演算部１２０が補正処理を開始する。当該補正処理は例えば数ｍ秒から数十ｍ秒の処理時間で終了し、その処理内容は前述のとおりである。
【０１３４】
その後、タイミング５０４でＣＰＵコア部２０による前記準備処理が完了したら、再度、データプロセッサ２における周辺回路２１からＶＩＤデータを含む制御データが送信される。ＶＲコントローラ１０における演算部１２０は、そのＶＩＤデータを初期ＶＩＤデータとして第２記憶部１２１２に再設定し、出力電圧ＶＯＵＴがその設定値に応じた目標電圧に到達したら、通知信号Ｓｅｔｔｌｅを出力する。この通知信号Ｓｅｔｔｌｅに応じて、ＣＰＵコア部２０は本格的なプログラム処理を開始する。
【０１３５】
以上実施の形態１に係る電源装置１によれば、ＶＲコントローラ１０を構成する回路素子等のばらつきにより電源装置１のロード・ライン特性が理想の特性からずれた場合であっても、ＶＲコントローラ１０がロード・ライン特性の補正を行うから、電源装置間のロード・ライン特性のばらつきを低減することができる。また、ＶＲコントローラ１０自身がロード・ライン特性を補正する機能を備えるから、ＶＲコントローラ１０の製造段階で別途テスタ等によってロード・ライン特性を測定して内部回路素子のトリミング等を行わなかったとしても、ばらつきの少ない電源装置を提供することができる。
【０１３６】
≪実施の形態２≫
図１５は、実施の形態２に係るデータ処理システムを例示するブロック図である。同図に示されるデータ処理システム３００において、実施の形態１に係るデータ処理システム１００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【０１３７】
同図に示されるデータ処理システム３００の一部を構成する電源装置３は、電源装置１の機能に加え、より小さい損失で出力電流ＩＯＵＴを測定する機能を備える。
【０１３８】
電源装置３は、電圧コンバータ回路１１に入力電圧ＶＩＮを供給する信号経路に直列に接続された抵抗ＲＳＥＮを更に備える。また、ＶＲコントローラ３０は、外部端子として端子ＩＳＰ及び端子ＩＳＮを更に備える。端子ＩＳＰは、入力電圧ＶＩＮが供給される抵抗ＲＳＥＮの一端に接続され、端子ＩＳＮは、電圧コンバータ回路１１に接続される抵抗ＲＳＥＮの他端に接続される。抵抗ＲＳＥＮは、例えば、抵抗素子で実現しても良いし、トランジスタ（例えばＭＯＳトランジスタ）のオン抵抗によって実現しても良く、特に限定されない。ＶＲコントローラ３０における電流検出部３０３は、端子ＩＳＰ及び端子ＩＳＮを介して入力した抵抗ＲＳＥＮの両端の電圧に基づいて、電圧コンバータ回路１１の入力側の電流ＩＩＮを検出する。そして、電流検出部３０３は、検出した入力側の電流ＩＩＮに基づいて出力電流ＩＯＵＴを算出し、その算出した出力電流ＩＯＵＴの大きさを示す情報（検出電流情報）を出力する。電流検出部３０３から出力される検出電流情報は、例えば電流検出部１０３と同様に、電圧として出力される。
【０１３９】
ここで、電源装置３における電力損失をＰＬＯＳＳ、入力電力をＰＩＮ、出力電力をＰＯＵＴとすると、ＰＩＮとＰＯＵＴの関係は（式２）で表せる。
【０１４０】
【数２】
2014027832.tif 000004
【０１４１】
また、ＰＩＮとＰＯＵＴの夫々は（式３）で表される。更に、抵抗ＲＳＥＮの両端の電圧をＶｒｓｅｎとすると、電流ＩＩＮは（式４）で表される。
【０１４２】
【数３】
2014027832.tif 000005
【０１４３】
【数４】
2014027832.tif 000006
【０１４４】
したがって、上記（式２）乃至（式４）により、出力電流ＩＯＵＴは（式５）で表される。
【０１４５】
【数５】
2014027832.tif 000007
【０１４６】
上記のように、電流検出部３０３は、抵抗ＲＳＥＮの両端の電圧Ｖｒｓｅｎを測定し、上記（式５）に従って演算を行うことによって、出力電流ＩＯＵＴの大きさを算出する。これによれば、電圧コンバータ回路１１の出力電流ＩＯＵTよりも入力側の電流ＩＩＮの方が小さいので、例えば出力電圧ＶＯＵＴが供給される信号経路に電流検出用の抵抗を挿入して出力電流ＩＯＵＴを測定する方法に比べて、より小さい損失で出力電流ＩＯＵＴを測定することができ、出力電流ＩＯＵＴの検出に伴う電源装置３の効率の低下を抑止することができる。なお、電流検出部３０３による上記演算に際しては、出力電圧ＶＯＵＴの値は差動アンプＤＩＦＦ＿ＡＭＰの出力値を利用し、抵抗ＲＳＥＮの値及び電力損失ＰＬＯＳＳの値は、例えば予め不揮発性の記憶領域等に格納しておいたデータを利用すると良い。
【０１４７】
また、本実施の形態に係るＶＲコントローラ３０は、電源装置３の負荷としてのＣＰＵコア部２０が本格的なプログラム処理を実行している状態（出力電流ＩＯＵＴが安定していない状態）での動的なスロープ補正が可能とされる。
【０１４８】
図１６は、ＶＲコントローラ３０による動的なスロープ補正処理の概要を説明するための図である。同図に示されるように、ＣＰＵコア部２０が本格的なプログラム処理を実行している状態において、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴの測定をｐ回（ｐは２以上の整数）行う。演算部３２０は、ｐ個の測定データ（出力電圧ＶＯＵＴの測定値とそれに対応する出力電流ＩＯＵＴの測定値の組み合わせデータ５０＿１〜５０＿ｐ）に基づいてロード・ライン特性のスロープを算出するとともに、スロープの理想値とのずれ量を算出し、そのずれが小さくなるような第２補正データを生成する。第２補正データに基づくスロープ補正の方法は、実施の形態１で示した方法と同様である。
【０１４９】
上記の動的なスロープ補正処理は、特に制限されないが、所定の時間間隔で実行される。例えば、ＶＲコントローラ３０の内部にカウンタ等を設けておき、カウンタのカウント値が所定の値に一致したら、演算部３２０がスロープ補正処理を実行する。その他、データプロセッサ２からＶＲコントローラ３０に送信される制御信号に応じてスロープ補正処理を開始することも可能である。
【０１５０】
以上、実施の形態２に係る電源装置３によれば、その他の構成を電源装置１と同様とすることで、ロード・ライン特性のばらつきを低減することができる。また、電源装置３によれば、より小さい損失で出力電流ＩＯＵＴを測定することができ、出力電流ＩＯＵＴの検出に伴う電源装置３の効率の低下を抑止することができる。更に、電源装置３は、動的なスロープ補正処理を行うことが可能であるから、電源装置３が一定負荷状態でなくても、ロード・ライン特性のスロープを補正することができる。
【０１５１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５２】
例えば、データ処理システム１００、３００がパーソナルコンピュータである場合を例示したが、それに限定されず、その他のプログラム制御を利用した電子機器であっても良い。
【０１５３】
抵抗回路１０６において抵抗Ｒｄｒｏｏｐが外付け抵抗である場合を例示したが、抵抗ＲｄｒｏｏｐはＶＲコントローラ１０の内部に形成された抵抗であっても良い。同様に、電流源回路１０５１における抵抗Ｒ２は、ＶＲコントローラ１０の内部に形成された抵抗であっても良い。
【０１５４】
上記のように第１補正データ及び第２補正データを用いてロード・ライン特性の補正を行う方法は、図７、図８、図１１、及び図１２に示される方法に限られず、ＶＲコントローラ１０内部の回路構成に応じて変更可能である。
【０１５５】
図１３において、スロープ補正処理の後にオフセット補正処理を行う場合を例示したが、スロープ補正前後のオフセットの変化量が無視できる場合には、オフセット補正処理の後にスロープ補正処理を行っても良い。
【０１５６】
ロード・ライン特性の補正処理をデータ処理システム１００、３００の起動シーケンスの一環として行う場合を例示したが、これに限られず、他のタイミングで行っても良い。例えば、データプロセッサ２がスリープ状態やスタンバイ状態へ遷移する前後のタイミングや、スリープ状態又はスタンバイ状態から通常動作状態へ遷移する前後のタイミングで行っても良いし、ＶＩＤデータが更新されるタイミングで行うことも可能である。
【符号の説明】
【０１５７】
１００  データ処理システム
１  電源装置
１０  制御部
１１、１１＿１〜１１＿ｎ  電圧コンバータ回路
１２  データ処理制御部（補正部）
１３  出力電圧調整部
２  データプロセッサ
２０  ＣＰＵコア部（電源装置１の負荷）
２１  周辺回路
ＶＤＤ１１、ＶＤＤ３３、ＶＩＮ  電源電圧
ＶＯＵＴ  出力電圧
ＩＯＵＴ  出力電流（負荷電流）
ＳＷ１  スイッチ回路
Ｒ１、Ｒｄｒｏｏｐ  抵抗
Ｖｄｒｏｏｐ  電圧
Ｉｄｒｏｏｐ  電流
１０  ＶＲコントローラ
ＣＰＵ＿Ｓ、Ａｌｅｒｔ、Ｓ１、ＶＩＮ１、ＶＳＥＮ＿Ｐ、ＶＳＥＮ＿Ｎ  端子
ＤＩＦＦ＿ＯＵＴ、ＦＢ、ＥＯ、ＩＳＥＮ  端子
ＶＥＯ  制御信号
ＶＲＥＦ  基準電圧
１０３  電流検出部
１０５  電流生成部
１０１  エラーアンプ
１０４  電圧検出部
ＤＩＦＦ＿ＡＭＰ  差動アンプ
１０６  抵抗回路
１０７  可変抵抗回路
１０８  基準電圧生成部
１０２  ディジタル・アナログ変換器
Ｒｘｓ、Ｒｘｐ  抵抗
１２０  演算部
１２１  メモリ部
１２１１  第１記憶部
１２１２  第２記憶部
１２１３  第３記憶部
１２１４  第４記憶部
１１０  ＰＷＭ信号生成部
１１１  ハイサイドドライバ回路
１１２  ローサイドドライバ回路
ＨＳ＿ＰＷＭＯＳ  ハイサイドパワートランジスタ
ＬＳ＿ＰＷＭＯＳ  ローサイドパワートランジスタ
ＣＩＮ  入力容量
ＣＯＵＴ  出力容量
Ｌ  コイル
２００  ロード・ライン特性の理想特性
２０１、２０２  ロード・ライン特性の許容範囲
２０３  許容範囲から外れたロード・ライン特性
５０１、５０２  スロープがばらついたロード・ライン特性
Ａ，Ｂ  負荷状態
ＶＯＵＴ＿Ａ  負荷状態Ａにおける出力電圧
ＶＯＵＴ＿Ｂ  負荷状態Ｂにおける出力電圧
１０５０  カレントミラー部
ＳＷＸ  スイッチ回路
ＭＰ１〜ＭＰｍ  Ｐチャネル型のＭＯＳトランジスタ
１０５１  電流源回路
１０５２  可変抵抗回路
Ｒｌｓ、Ｒｌｐ  抵抗
ＭＮ１  Ｎチャネル型のＭＯＳトランジスタ
ＲＬＬ  端子
Ｒ２  外付け抵抗
９００  負荷状態Ａにおける出力電圧の理想電圧
９０１、９０２  ばらついた出力電圧
１０９  基準電圧補正部
５００〜５０５  タイミング
３００  データ処理システム
３  電源装置
ＲＳＥＮ  電流検出用の抵抗
ＩＩＮ  入力側の電流
３０  ＶＲコントローラ
ＩＳＰ、ＩＳＮ  端子
３０３  電流検出部
３２  データ処理制御部
３２０  演算部
５０＿１〜５０＿ｐ  ｐ個の測定データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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