(57)【要約】【課題】ゲート電極とスルーホールプラグとがショートすることを防止する。【解決手段】半導体基板１の活性領域上に、ゲート絶縁膜５を介して形成されたゲート電極１１と、ゲート電極１１上に形成されたストッパーシリコン窒化膜２６と、ストッパーシリコン窒化膜２６上に形成された第１の配線２１と、ストッパーシリコン窒化膜２６及び第１の配線２１を覆うように形成された層間絶縁膜２３と、層間絶縁膜２３を貫通するよう形成されたスルーホールプラグ２４と、層間絶縁膜２３上にスルーホールプラグ２４を介して第１の配線２１と接続するように形成された第２の配線２５とを有し、スルーホールプラグ２４は、第１の配線２１に対してゲート電極側にずれて配置されゲート電極側端部において第１の配線２１と接続されており、かつストッパーシリコン窒化膜２６の下面まで貫通しないように構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の活性領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極上に形成されたストッパーシリコン窒化膜と、
前記ストッパーシリコン窒化膜上に形成された第１の配線と、
前記ストッパーシリコン窒化膜及び前記第１の配線を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通するよう形成されたスルーホールプラグと、
前記層間絶縁膜上に、前記スルーホールプラグを介して前記第１の配線と接続するように形成された第２の配線とを有し、
前記スルーホールプラグは、前記第１の配線に対してゲート電極側にずれて配置されゲート電極側端部において前記第１の配線と接続されており、かつ前記ストッパーシリコン窒化膜の下面まで貫通しないように構成されていることを特徴とする半導体装置。
【請求項２】
前記スルーホールプラグを前記ストッパーシリコン窒化膜の下面まで貫通ないように構成することにより、前記ゲート電極と前記スルーホールプラグとのショートを防止することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜は、シリコン酸化膜で形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の活性領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上にストッパーシリコン窒化膜を形成する工程と、
前記ストッパーシリコン窒化膜上に、第１の配線を形成する工程と、
前記ストッパーシリコン窒化膜及び前記第１の配線を覆うように層間絶縁膜を形成する工程と、
前記第１の配線上に、リソグラフィを使用して前記層間絶縁膜を貫通するようにスルーホールを形成する工程と、
前記スルーホールの内部に、スルーホールプラグを形成する工程と、
前記層間絶縁膜上に、前記スルーホールプラグを介して前記第１の配線と接続するように第２の配線を形成する工程とを有し、
前記層間絶縁膜は、シリコン酸化膜で形成されており、
前記スルーホールを形成する工程において、前記シリコン酸化膜のみをエッチング可能な条件で、前記層間絶縁膜のみを実質的にエッチングすることを特徴とする半導体装置の製造方法。
【請求項５】
前記スルーホールを形成する工程において、
前記スルーホールが前記リソグラフィ時の合わせずれにより前記第１の配線を踏み外した場合に、前記ストッパーシリコン窒化膜により前記エッチングをストップさせることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ストッパーシリコン窒化膜により前記エッチングをストップさせることにより、前記ゲート電極と前記スルーホールプラグとのショートを防止することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表される半導体装置では、記憶容量の大容量化の要求が年々高まっており、そのために、半導体装置の小型化および微細化が行われている。
【０００３】
これに関連する技術として、例えば、特開２０１１−６６１２６号公報（特許文献１）がある。この特許文献１には、周辺スルーホールの底面に第１の配線層が設けられており、この第１配線層をシリンダーストッパー膜で覆う構成が記載されている。そして、周辺スルーホールは層間絶縁膜を貫通するように形成されている。ここで、層間絶縁膜は酸化シリコン膜で形成され、シリンダーストッパー膜はシリコン窒化膜で形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６６１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１では、第１の配線層上にシリンダーストッパー膜が設けられているため、ドライエッチング技術を用いてスルーホールを形成するときに、シリコン酸化膜で形成された層間絶縁膜とシリコン窒化膜で形成されたシリンダーストッパー膜の両方をエッチングする必要がある。したがって、ドライエッチングの条件は、シリコン酸化膜及びシリコン窒化膜の両方がエッチングできる条件を使用しなくてはならない。
【０００６】
そのため、スルーホールがリソグラフィ時の合わせずれで第１の配線層を踏み外してしまうと、シリコン窒化膜で形成されたシリンダーストッパー膜だけでなく、第１の配線層の下にあるゲート電極を覆うカバー絶縁膜までがエッチングされてしまう。この結果、ゲート電極とスルーホールプラグとがショートしてしまうという問題があった。
【０００７】
本発明は、ゲート電極とスルーホールプラグとがショートすることを防止する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、
半導体基板の活性領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極上に形成されたストッパーシリコン窒化膜と、
前記ストッパーシリコン窒化膜上に形成された第１の配線と、
前記ストッパーシリコン窒化膜及び前記第１の配線を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通するよう形成されたスルーホールプラグと、
前記層間絶縁膜上に、前記スルーホールプラグを介して前記第１の配線と接続するように形成された第２の配線とを有し、
前記スルーホールプラグは、前記第１の配線に対してゲート電極側にずれて配置されゲート電極側端部において前記第１の配線と接続されており、かつ前記ストッパーシリコン窒化膜の下面まで貫通しないように構成されていることを特徴とする。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法は、
半導体基板の活性領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上にストッパーシリコン窒化膜を形成する工程と、
前記ストッパーシリコン窒化膜上に、第１の配線を形成する工程と、
前記ストッパーシリコン窒化膜及び前記第１の配線を覆うように層間絶縁膜を形成する工程と、
前記第１の配線上に、リソグラフィを使用して前記層間絶縁膜を貫通するようにスルーホールを形成する工程と、
前記スルーホールの内部に、スルーホールプラグを形成する工程と、
前記層間絶縁膜上に、前記スルーホールプラグを介して前記第１の配線と接続するように第２の配線を形成する工程とを有し、
前記層間絶縁膜は、シリコン酸化膜で形成されており、
前記スルーホールを形成する工程において、前記シリコン酸化膜のみをエッチング可能な条件で、前記層間絶縁膜のみを実質的にエッチングすることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲート電極とスルーホールプラグとがショートすることを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の実施形態による半導体装置の構造を示す図であり、図１のＡ−Ａ‘断面図である。
【図３】本発明の実施形態による半導体装置の一製造工程を示す断面図である。
【図４】本発明の実施形態による半導体装置の一製造工程を示す断面図である。
【図５】本発明の実施形態による半導体装置の一製造工程を示す断面図である。
【図６】本発明の実施形態による半導体装置の一製造工程を示す断面図である。
【図７】本発明の実施形態による半導体装置の一製造工程を示す断面図である。
【図８】関連技術による半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００１２】
最初に、本発明の特徴がより明確になるように、関連技術に係る半導体装置について説明する。
【００１３】
（関連技術）
図８は、関連技術による半導体装置８００の構造を示す図である。ここで、半導体装置８００は、電界効果トランジスタである。
【００１４】
図８を参照すると、シリコン基板１に、ウェル領域３が設けられている。このウェル領域３は、電界効果トランジスタがｎチャネル（ｎｃｈ）トランジスタであればｐウェルとなり、ｐチャネル（ｐｃｈ）トランジスタであればｎウェルとなる。そして、シリコン基板１の上面を覆うゲート絶縁膜５を介して、ゲート電極１１が設けられている。ゲート電極１１の上面にはシリコン窒化膜で形成されたカバー絶縁膜１６が設けられている。
【００１５】
シリコン基板１において、ゲート電極１１に対して自己整合となる位置にソース、ドレイン領域１５およびＬＤＤ注入領域２２を備えた構造になっている。そして、シリコン基板１上には、ゲート電極１１、オフセットスペーサー１４、サイドウォール１７等を被覆するように窒化シリコン等でライナー絶縁膜１８が設けられている。
【００１６】
ライナー絶縁膜１８上には、シリコン酸化膜等で第１層間絶縁膜１９が設けられている。第１の層間絶縁膜１９、ライナー絶縁膜１８を貫通して、コンタクトホール２０ａが設けられている。このコンタクトホール２０ａによって、ソース、ドレイン領域１５にコンタクトプラグ２０が接続している。また、第１の層間絶縁膜１９上には、タングステン等で形成された第１の配線２１が設けられており、コンタクトプラグ２０と第１の配線２１が接続されている。
【００１７】
第１の層間絶縁膜１９上には、第１の配線２１を覆うようにストッパーシリコン窒化膜２６が設けられている。また、ストッパーシリコン窒化膜２６上には、シリコン酸化膜で形成された第２の層間絶縁膜２３が設けられている。
【００１８】
第２の層間絶縁膜２３、ストッパーシリコン窒化膜２６を貫通して、スルーホール２４ａが設けられている。このスルーホール２４ａによって、第１の配線２１にスルーホールプラグ２４が接続している。
【００１９】
また、第２の層間絶縁膜２３上には、アルミニウム等で形成された第２の配線２５が設けられており、スループラグ２４と第２の配線２５が接続している。
【００２０】
上記関連技術では、第１の配線２１上にストッパーシリコン窒化膜２６が設けられているため、ドライエッチング技術を用いて、スルーホール２４ａを形成するときに、シリコン酸化膜で形成された第２の層間絶縁膜２３とシリコン窒化膜で形成されたストッパーシリコン窒化膜２６の両方をエッチングする必要がある。したがって、ドライエッチングの条件として、シリコン酸化膜及びシリコン窒化膜の両方がエッチングできる条件を使用しなければならない。
【００２１】
そのため、スルーホール２４ａがリソグラフィ時の合わせずれで第１の配線２１を踏み外してしまうと、シリコン窒化膜で形成されたストッパーシリコン窒化膜２６だけでなく、第１の配線２１の下にあるゲート電極１１を覆うカバー絶縁膜１６までもエッチングしてしまう。この結果、ゲート電極１１とスルーホールプラグ２４とがショートしてしまうという問題があった。
【００２２】
本発明は、上記関連技術の問題を解決するものであり、ゲート電極とスルーホールプラグとがショートすることを防止する半導体装置及びその製造方法を提供する。
【００２３】
（本発明の実施の形態）
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図１、図２は、本発明の実施形態による半導体装置１００の構造を示す図であり、図１は平面図、図２は図１のＡ−Ａ‘断面図である。また、説明の便宜上、図８に示す構成要素と同じ構成要素には同じ参照符号が付されている。尚、本発明の実施形態による半導体装置１００は、例えば、電界効果トランジスタである。
【００２５】
最初に、図１を参照して、本実施形態の半導体装置１００について説明する。
【００２６】
半導体装置１００はプレーナー型トランジスタを構成するものである。半導体基板（シリコン基板）上において、素子分離領域１２に囲まれた活性領域１３が配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。活性領域１３には電界効果トランジスタＴｒ１が設けられている。
【００２７】
活性領域１３及び素子分離領域１２に跨って、Ｙ方向に連続して延在するゲート電極１１が配置されている。活性領域１３のゲート電極１１とゲート電極１１の両側に隣接して配置されるソース／ドレイン領域１５で電界効果トランジスタＴｒ１は構成されている。
【００２８】
次に、図２を参照すると、シリコン基板１に、ウェル領域３が設けられている。このウェル領域は電界効果トランジスタＴｒ１がｎチャネル（ｎｃｈ）トランジスタであればｐウェルとなり、ｐチャネル（ｐｃｈ）トランジスタであればｎウェルとなる。そして、シリコン基板１の上面を覆うゲート絶縁膜５を介して、ゲート電極１１が設けられている。ゲート電極１１の上面にはシリコン窒化膜で形成されたカバー絶縁膜１６が設けられている。
【００２９】
シリコン基板１において、ゲート電極１１に対して自己整合となる位置にソース／ドレイン領域１５およびＬＤＤ注入領域２２を備えた構造になっている。そして、シリコン基板１上には、ゲート電極１１、オフセットスペーサー１４、サイドウォール１７等を被覆するように窒化シリコン等でライナー絶縁膜１８が設けられている。
【００３０】
ライナー絶縁膜１８上には、シリコン酸化膜等で形成された第１の層間絶縁膜１９が設けられている。さらに、第１の層間絶縁膜１９上には、ストッパーシリコン窒化膜２６が設けられている。
【００３１】
ストッパーシリコン窒化膜２６、第１の層間絶縁膜１９、ライナー絶縁膜１８を貫通して、コンタクトホール２０ａが設けられている。このコンタクトホール２０ａによって、ソース／ドレイン領域１５にコンタクトプラグ２０が接続されている。また、ストッパーシリコン窒化膜２６上には、タングステン等で形成された第１の配線２１が設けられており、コンタクトプラグ２０と第１の配線２１が接続されている。
【００３２】
さらに、ストッパーシリコン窒化膜２６上には、シリコン酸化膜で形成された第２の層間絶縁膜２３が設けられている。第２の層間絶縁膜２３を貫通して、スルーホール２４ａが設けられている。このスルーホール２４ａによって、第１の配線２１にスルーホールプラグ２４が接続されている。
【００３３】
また、第２の層間絶縁膜２３上には、アルミニウム等で形成された第２の配線２５が設けられており、スループラグ２４と第２の配線２５が接続されている。
【００３４】
上記半導体装置１００は、ストッパーシリコン窒化膜２６上に、第１配線の２１が設けられているため、ドライエッチング技術を用いて、このスルーホール２４ａを形成するときに、シリコン酸化膜で形成された第２層間絶縁膜２３のみをシリコン酸化膜のみがエッチングできる条件でエッチングすればよく、ストッパーシリコン窒化膜２６を実質的にエッチングする必要がない。
【００３５】
そのため、スルーホール２４ａがリソグラフィ時の合わせずれで第１の配線２１を踏み外してしまっても、ストッパーシリコン窒化膜２６でエッチングをストップさせることができる。この結果、下地のゲート電極１１とスルーホールプラグ２４とがショートしてしまうことを防止できる。
【００３６】
次に、図３〜図７を用いて、図１、図２に示した半導体装置１００の製造方法について説明する。ここで、図３〜図７は、図１におけるＡ−Ａ‘断面図を示している。
【００３７】
まず、図３に示すように、シリコン基板１の上に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。これにより、素子分離領域１２で囲まれシリコン基板１からなる活性領域１３が形成される。
【００３８】
次に、半導体基板１上全面に酸化シリコン膜からなるパッド酸化膜を形成し、この酸化膜を通して、ウェル領域３を公知の方法で形成する。
【００３９】
次に、半導体基板１の活性領域１３上に熱酸化プロセスを用いてトランジスタＴｒ１を構成するゲート絶縁膜５を形成する。
【００４０】
次に、ポリシリコン、タングステン等を、例えばＣＶＤ法にて堆積し、リソグラフィ技術及びドライエッチング技術を用いて、ライン形状にパターニングし、ゲート電極１１をＹ方向に延在するパターンとして形成する。ゲート電極１１の上面にはシリコン窒化膜にて、カバー絶縁膜１６を形成する。
【００４１】
次に、ゲート電極１１を覆うようにシリコン窒化膜等を堆積し、エッチバックし、オフセットスペーサー１４を形成する。その後、リン、ボロン等をオフセットスペーサー１４をマスクに自己整合的にシリコン基板１にイオン注入し、ＬＤＤ領域２２を形成する。
【００４２】
次に、ゲート電極１１を覆うようにシリコン酸化膜等を堆積し、エッチバックし、サイドウォールスペーサー１７を形成する。その後、ヒ素、ＢＦ２等をサイドウォールスペーサー１７をマスクに自己整合的にシリコン基板１にイオン注入し、ソース／ドレイン領域１５を形成する。
【００４３】
次に、シリコン基板１上のゲート電極１１、サイドウォールスペーサー１７を覆うように、ライナー絶縁膜１８をシリコン窒化膜等で、例えばＣＶＤ法を用いて形成する。ライナー絶縁膜１８上にシリコン酸化膜等を堆積し、第１の層間絶縁膜１９を形成し、ＣＭＰ技術を用いて、カバー絶縁膜１６が露出するまで平坦化する。
【００４４】
次に、図４に示すように、シリコン窒化膜を堆積し、ストッパーシリコン窒化膜２６を形成する。
【００４５】
次に、図５に示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて、ストッパーシリコン窒化膜２６、第１層間絶縁膜１９及びライナー膜１８を貫通してコンタクトホール２０ａを形成する。そして、コンタクトホール２０ａの内部に、タングステン等を、例えばＣＶＤ法を用いて埋め込む。続いて、タングステンをエッチバックし、コンタクトプラグ２０を形成する。
【００４６】
次に、図６に示すように、ストッパーシリコン窒化膜２６上にＣＶＤ法を用いて、タングステン等を堆積し、フォトリソグラフィ技術及びドライエッチング技術を用いて、第１の配線２１を形成する。
【００４７】
次に、図７に示すように、ストッパーシリコン窒化膜２６上にＣＶＤ法を用いて、シリコン酸化膜等を堆積し、第２層間絶縁膜２３を形成する。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて、第２層間絶縁膜２３を貫通してスルーホール２４ａを形成する。この時、シリコン酸化膜がエッチングできる条件を用いて、ドライエッチングを行うため、スルーホール２４ａがリソグラフィ時の合わせずれで第１の配線２１を踏み外してしまっても、ストッパーシリコン窒化膜２６でエッチングを実質的にストップさせることができる。
【００４８】
次に、図２に示すように、スルーホール２４ａの内部に、タングステン等をたとえばＣＶＤ法を用いて埋め込む。続いて、タングステンをエッチバックし、スルーホールプラグ２４を形成する。そして、第２の層間絶縁膜２３上にスパッタ法を用いて、アルミニウム等を堆積し、フォトリソグラフィ技術及びドライエッチング技術を用いて、第２の配線２５を形成する。
【００４９】
上記半導体装置１００は、ストッパーシリコン窒化膜２６上に、第１の配線２１が設けられているため、ドライエッチング技術を用いて、このスルーホール２４ａを形成するときに、シリコン酸化膜で形成された第２層間絶縁膜２３のみをシリコン酸化膜のみがエッチングできる条件でエッチングすればよく、ストッパーシリコン窒化膜２６を実質的にエッチングする必要がない。
【００５０】
そのため、スルーホールがリソグラフィ時の合わせずれで第１の配線２１を踏み外してしまっても、ストッパーシリコン窒化膜２６でエッチングをストップさせることができる。この結果、下地のゲート電極１１とスルーホールプラグ２４とがショートしてしまうことを防止できる。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５２】
１  シリコン基板
３  ウェル領域
５  ゲート絶縁膜
１１  ゲート電極
１２  素子分離領域
１３  活性領域
１４  オフセットスペーサー
１５  ソース／ドレイン領域
１６  カバー絶縁膜
１７  サイドウォール
１８  ライナー絶縁膜
１９  第１の層間絶縁膜
２０  コンタクトプラグ
２０ａ  コンタクトホール
２１  第１の配線
２２  ＬＤＤ注入領域
２３  第２の層間絶縁膜
２４ａ  スルーホール
２４  スルーホールプラグ
２５  第２の配線
２６  ストッパーシリコン窒化膜
１００  半導体装置
８００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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