(57)【要約】【課題】高い伝送品質および環境変動への耐性を有した、大容量データを送信することのできる光送信装置等を提供する。【解決手段】遅延制御回路３０は、基準リファレンスクロックに対して位相の遅延調整を行った２つの基準信号クロックを出力する。変調信号生成回路２０−１、２０−２において、ＣＭＵは、基準信号クロックに同期し基準信号クロックを逓倍化した逓倍クロックと前記逓倍クロックを分周した分周クロックを生成する。ＦＩＦＯは、外部入力される並列主信号を主信号並走クロックにてデータをメモリに書き込み、メモリに書き込まれたデータを基準信号クロックにて読み出す。マッパ処理部、ＭＵＸ、ＤＡコンバータは、ＦＩＦＯから出力された並列主信号から光変調器１０のＩｃｈ変調部とＱｃｈ変調部に入力する変調信号を生成する。遅延制御回路３０は、ＣＭＵが生成した分周クロックの位相を比較して遅延調整する。【選択図】図１
2014027519.tif 000002
【特許請求の範囲】
【請求項１】
２以上の変調信号により２以上の変調部でそれぞれ光変調を行った光信号を合波して出力する光変調器と、
外部入力される主信号及び主信号並走クロックに基づいて、前記２以上の変調信号を生成する、２以上の変調信号生成回路と、
外部入力される基準リファレンスクロックに対して位相の遅延調整を行った基準信号クロックを２以上生成し、前記２以上の変調信号生成回路それぞれに対して出力する遅延制御回路と、を具備する光送信装置であって、
前記変調信号生成回路は、
前記遅延制御回路から入力される前記基準信号クロックに同期し前記基準信号クロックを逓倍化した逓倍クロックと前記逓倍クロックを分周した分周クロックを生成するクロック生成部と、
外部入力される前記主信号のデータを前記主信号並走クロックによってメモリに書き込み、前記メモリに書き込まれたデータを前記基準信号クロックによって読み出すデータ読み出し部と、
前記基準信号クロック又は前記逓倍クロック又は前記分周クロックを用いて動作し、前記データ読み出し部から読み出された前記主信号のデータに基づいて前記変調部に入力する前記変調信号を生成する変調信号生成処理部と、を有し、
前記遅延制御回路は、前記２以上の変調信号生成回路それぞれの前記クロック生成部が生成する前記分周クロックの位相を比較し、互いに略同位相となるように遅延制御することにより前記２以上の基準信号クロックを生成する、
ことを特徴とする光送信装置。
【請求項２】
前記変調信号生成回路に入力される前記主信号は並列信号であって、
前記変調信号生成回路の前記変調信号生成処理部は、
前記基準信号クロックにて動作し、前記データ読み出し部から出力された前記主信号から、前記主信号より低速の複数の並列出力信号にマッピングするマッパ処理手段と、
前記マッパ処理手段から出力された前記複数の並列出力信号それぞれを、前記クロック生成部が生成した前記分周クロックによって、時間多重した時間多重信号を複数出力する複数の時間多重手段と、
前記クロック生成部が出力する前記逓倍クロックを用いて、複数の前記時間多重信号を、前記変調部に入力するアナログ信号の前記変調信号に変換するＤＡコンバータと、を有する、
ことを特徴とする請求項１に記載の光送信装置。
【請求項３】
前記データ読み出し部は、書き込み開始位置を示す書き込みアドレスと読み出し開始位置を示す読み出しアドレスをリセットする手段を有し、
前記２以上の変調信号生成回路の前記データ読み出し部の前記書き込みアドレスを同時にリセットし、前記２以上の変調信号生成回路の前記データ読み出し部の前記読み出しアドレスを同時にリセットする、
ことを特徴とする請求項１又は２に記載の光送信装置。
【請求項４】
前記光変調器は、Ｉｃｈの光信号を変調する変調部と前記Ｉｃｈと所定の位相差を有するＱｃｈの光信号を変調する変調部を含み、前記２以上の変調信号生成回路は、第１変調信号生成回路と第２変調信号生成回路の２つを含み、前記第１変調信号生成回路が前記Ｉｃｈの光信号を変調する変調信号を出力し、前記第２変調信号生成回路が前記Ｑｃｈの光信号を変調する変調信号を出力することにより、前記光変調器が光強度および光位相変調を行う、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光送信装置。
【請求項５】
前記光変調器は、光信号のＸ偏波を変調する変調部とＹ偏波を変調する変調部を含み、前記２以上の変調信号生成回路は、第１変調信号生成回路と第２変調信号生成回路の２つを含み、前記第１変調信号生成回路が前記Ｘ偏波を変調する変調信号を出力し、前記第２変調信号生成回路が前記Ｙ偏波を変調する変調信号を出力することにより、前記光変調器が偏波多重変調された光信号を出力する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光送信装置。
【請求項６】
前記光変調器は、光信号の主信号を変調する変調部と光パルス成形を行う変調部を含み、前記２以上の変調信号生成回路は、第１変調信号生成回路と第２変調信号生成回路の２つを含み、前記第１変調信号生成回路が光信号の主信号を変調する変調信号を出力し、前記第２変調信号生成回路が光パルス成形を行う変調信号を出力することにより、前記光変調器がパルス成形された光信号を出力する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光送信装置。
【請求項７】
前記光変調器は、Ｉｃｈの光信号を変調する変調部と前記Ｉｃｈと所定の位相差を有するＱｃｈの光信号を変調する変調部を含み、前記２以上の変調信号生成回路は、第１変調信号生成回路と第２変調信号生成回路の２つを含み、前記第１変調信号生成回路が伝送路の特性に対応した位相補償をする、前記Ｉｃｈの光信号を変調する変調信号を出力し、前記第２変調信号生成回路が伝送路の特性に対応した位相補償をする、前記Ｑｃｈの光信号を変調する変調信号を出力することにより、前記光変調器が光強度および光位相変調を行い、伝送路の特性が位相補償された光信号を出力する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光送信装置。
【請求項８】
前記光変調器は、Ｉｃｈの光信号を変調する変調部と前記Ｉｃｈと所定の位相差を有するＱｃｈの光信号を変調する変調部を含み、前記２以上の変調信号生成回路は、第１変調信号生成回路と第２変調信号生成回路の２つを含み、前記第１変調信号生成回路がＯＦＤＭ信号の前記Ｉｃｈの光信号を変調する変調信号を出力し、前記第２変調信号生成回路がＯＦＤＭ信号の前記Ｑｃｈの光信号を変調する変調信号を出力することにより、前記光変調器が光強度および光位相変調を行い、光ＯＦＤＭ信号を出力する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光送信装置。
【請求項９】
前記光変調器は、複数の光サブキャリアを各々変調する変調部を含み、前記２以上の変調信号生成回路が各光サブキャリアを変調する変調信号をそれぞれ出力することによって、前記光変調器が変調された光サブキャリアを合成して得られる光ＯＦＤＭ信号を出力する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光送信装置。
【請求項１０】
前記光変調器は、複数の電気サブキャリアを各々変調し、変調された電気信号を合成して出力する電気変調部と、前記電気変調部の出力によって光変調を行う光変調部を含み、前記２以上の変調信号生成回路が、各電気サブキャリアを変調する変調信号を出力することによって、前記光変調器が光ＯＦＤＭ信号を出力する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光送信装置。
【請求項１１】
前記遅延制御回路の制御に対して遅延量にオフセットを加えることにより前記変調信号生成回路から前記光変調部までの間に生じるスキュを補償する、
ことを特徴とする請求項１乃至１０のいずれか１項に記載の光送信装置。
【請求項１２】
２以上の変調信号により２以上の変調部でそれぞれ光変調を行った光信号を合波して出力する光変調器と、外部入力される主信号及び主信号並走クロックに基づいて、前記２以上の変調信号を生成する、２以上の変調信号生成回路と、を用いる光送信方法であって、
外部入力される基準リファレンスクロックに対して位相の遅延調整を行った基準信号クロックを２以上生成し、前記２以上の変調信号生成回路それぞれに対して出力する基準信号クロック生成ステップと、
前記２以上の変調信号生成回路それぞれに入力された前記基準信号クロックに同期し前記基準信号クロックを逓倍化した逓倍クロックと前記逓倍クロックを分周した分周クロックを生成するクロック生成ステップと、
前記２以上の変調信号生成回路のそれぞれに含まれるメモリに、前記主信号のデータを前記主信号並走クロックによって書き込み、前記メモリに書き込まれたデータを前記基準信号クロックによって読み出すデータ読み出しステップと、
前記基準信号クロック又は前記逓倍クロック又は前記分周クロックを用いて、前記データ読み出しステップで読み出された前記主信号のデータに基づいて前記変調信号を生成する変調信号生成処理ステップと、を有し、
前記基準信号クロック生成ステップは、前記２以上の変調信号生成回路それぞれにおいて前記クロック生成ステップで生成する前記分周クロックの位相を比較し、互いに略同位相となるように遅延調整した前記２以上の基準信号クロックを生成する、
ことを特徴とする光送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光送信装置及び光送信方法に関する。
【背景技術】
【０００２】
従来のＱＰＳＫ（Quadrature Phase Shift Keying）のような光位相を考慮した光信号変調を行う光送信装置は、例えば、送信光を２分岐し、それぞれ異なる光変調部によって強度変調し、２つの変調光の位相が互いに直交するように、一方の変調光を遅延させて他方と合波するという構成を有している。この時、遅延させた方の信号をＱｃｈ（Quadrature-phase Channel）信号と呼び、他方をＩｃｈ（In-phase Channel）信号と呼ぶ。
【０００３】
このように構成される光送信装置では、Ｉｃｈの光変調部への入力信号とＱｃｈの光変調部への入力信号の間にシンボル周期以下のスキュが発生すると、復調した際のアイパターンが閉じてしまい伝送品質が劣化する。また、シンボル周期単位でのスキュが発生した場合においても、例えば、差動符号化を行っていた際には復調時にデータの復元が困難となる。そこで、従来はクロックタイミングおよび位相の遅延制御機構を設けることでＩｃｈの入力信号とＱｃｈの入力信号の間のスキュ発生を抑制していた。
【０００４】
一方で、近年では大容量のデータを伝送するために、光変調部に入力するための電気信号を生成する回路が高速かつ大規模な回路構成となっている。このような回路構成は信号のタイミング設計が厳しくなることから、各種信号処理回路を１個の集積回路に集約して処理を行っている。
【０００５】
例えば、特許文献１では、並列の入力信号をマルチプレクサで多重化して直列信号に変換したＩｃｈおよびＱｃｈ用の２つの変調信号を光変調器へ出力するまでの回路を１個の集積回路で実現している。この集積回路では信号入力から光変調器へ至る電気伝送路においてＩｃｈおよびＱｃｈ間で発生するスキュを抑制する方法として、集積回路内部においてＩｃｈおよびＱｃｈそれぞれのマルチプレクサを駆動するクロックを外部からのレジスタ設定によって調整する方法が示されている。ここで、マルチプレクサ駆動用クロックの位相とマルチプレクサの入力データの位相のずれの吸収には先入れ先出し（First-in First-out：ＦＩＦＯ）バッファが用いられている。また、ＩｃｈとＱｃｈ間でのクロックタイミングの同期をとるためにこれら２つのチャネルのマルチプレクサを同時にリセットする方法が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１０−５３９８１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の技術は、集積化する回路が主に多重化処理のみを行う回路であるため回路規模が小さく、ＩｃｈとＱｃｈ双方の処理回路を１個の集積回路にて実現することが可能である。しかし、１６ＱＡＭ（Quadrature Amplitude Modulation）等のようにＩｃｈ信号およびＱｃｈ信号の強度情報が多値となる場合には、大規模な演算処理回路、高速ＤＡコンバータ、さらにはＤＡコンバータの各入力ビットに対応した並列の多重化回路が必要となる。よって、ＩｃｈおよびＱｃｈ分の２つの信号処理を１個の集積回路で実現することは、回路規模および消費電力が大きくなり困難である。
【０００８】
このため、ＩｃｈおよびＱｃｈをそれぞれ異なる２個の集積回路により構成することが考えられる。この場合、２個の集積回路においてタイミング制御を行う必要がある。
【０００９】
ここで、多値の光ＱＡＭにおいては、光変調器でＩｃｈとＱｃｈの光信号の組み合わせによって光の強度・位相の制御を行い、多値の信号点に情報を含めるというものである。この場合の２個の集積回路間のタイミング制御は、各クロックタイミングはもちろん、クロック周期以下の位相に至るまでＩｃｈとＱｃｈの変調信号の関係が常に企図された関係になるように制御されることが強く求められる。
【００１０】
また、ＱＡＭの差動符号化処理を行う回路においては、それぞれのチャネルの処理回路で処理される入力データは同一である必要がある。したがって、２つの集積回路間での信号処理および波形出力のタイミングを同期させる必要もある。
【００１１】
これらのタイミング制御を行うために、例えば、リファレンスクロックを共通化しただけではＦＩＦＯバッファ、クロック分周等がそれぞれ独立に動作しているため、Ｉｃｈ出力とＱｃｈ出力の信号処理が企図しないクロックタイミングで実行される場合がある。また、温度変動によって２つの集積回路間で内部遅延に差が出た場合にクロック周期以下の遅延が発生し、適切に光信号が変調できず、伝送品質が悪化するという課題があった。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、高い伝送品質および環境変動への耐性を有した、大容量データを送信することのできる光送信装置等を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の光送信装置は、
２以上の変調信号により２以上の変調部でそれぞれ光変調を行った光信号を合波して出力する光変調器と、
外部入力される主信号及び主信号並走クロックに基づいて、前記２以上の変調信号を生成する、２以上の変調信号生成回路と、
外部入力される基準リファレンスクロックに対して位相の遅延調整を行った基準信号クロックを２以上生成し、前記２以上の変調信号生成回路それぞれに対して出力する遅延制御回路と、を具備する光送信装置であって、
前記変調信号生成回路は、
前記遅延制御回路から入力される前記基準信号クロックに同期し前記基準信号クロックを逓倍化した逓倍クロックと前記逓倍クロックを分周した分周クロックを生成するクロック生成部と、
外部入力される前記主信号のデータを前記主信号並走クロックによってメモリに書き込み、前記メモリに書き込まれたデータを前記基準信号クロックによって読み出すデータ読み出し部と、
前記基準信号クロック又は前記逓倍クロック又は前記分周クロックを用いて動作し、前記データ読み出し部から読み出された前記主信号のデータに基づいて前記変調部に入力する前記変調信号を生成する変調信号生成処理部と、を有し、
前記遅延制御回路は、前記２以上の変調信号生成回路それぞれの前記クロック生成部が生成する前記分周クロックの位相を比較し、互いに略同位相となるように遅延制御することにより前記２以上の基準信号クロックを生成する、
ことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、高い伝送品質および環境変動への耐性を保持したまま、大容量データを送信することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態に光送信装置の構成を示すブロック図である。
【図２】光変調器の内部構成を示すブロック図である。
【図３】変調信号生成回路の内部構成を示すブロック図である。
【図４】遅延制御回路の内部構成を示すブロック図である。
【図５】ＣＭＵの内部構成を示すブロック図である。
【図６】ＭＵＸの入出力信号を示す図である。
【図７】ＭＵＸの入出力データのデジタル信号波形を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
本実施の形態に係る光送信装置１は、図１に示すように、光変調器１０、変調信号生成回路２０−１、変調信号生成回路２０−２、遅延制御回路３０、増幅器４０−１、４０−２を備える。ここで、符号の「−」（ハイフォン）以前の数字が同じ構成部は略同等の構成を有しており、以降の説明において、「−」以前の数字が同じ構成部について、符号の「−」以降の数字を省略して説明する場合がある。光送信装置１は、基準リファレンスクロックと、それに周波数同期した２Ｌビットの並列主信号及び主信号並走クロックを受信し、光信号を出力する。なお、Ｌは任意の自然数である。
【００１８】
変調信号生成回路２０−１は、主信号並走クロックおよび遅延制御回路３０から入力される基準信号クロックによって駆動され、並列主信号入力に基づいてＩｃｈ（In-phase-channel）変調信号を生成しその信号を増幅器４０−１で増幅したものを光変調器１０に出力する。
【００１９】
同様に、変調信号生成回路２０−２は、主信号並走クロックおよび遅延制御回路３０から入力される基準信号クロックによって駆動され、並列主信号入力に基づいてＱｃｈ（Quadrature-channel）変調信号を生成しその信号を増幅器４０−２で増幅したものを光変調器１０に出力する。
【００２０】
２つの変調信号生成回路２０−１、２０−２にそれぞれ入力する並列主信号、主信号並走クロック、読み出しリセット信号、書き込みリセット信号は、異なる信号系統からの入力であっても良いし、それぞれ１系統の入力を２分岐したものであってもよい。
【００２１】
遅延制御回路３０には、変調信号生成回路２０−１、２０−２からそれぞれ出力される逓倍クロックを２Ｎ分周した２Ｎ分周クロックが入力される。遅延制御回路３０は、入力された２Ｎ分周クロックの位相を比較し、その結果に基づいて、各々の逓倍クロックが同相となり同じタイミングでＩｃｈ変調信号とＱｃｈ変調信号を出力できるような基準信号クロックを生成して出力する。変調信号生成回路２０−１、２０−２は、基準信号クロックに基づいて生成された逓倍クロックのタイミングによってそれぞれＩｃｈ変調信号とＱｃｈ変調信号を出力する。
【００２２】
光変調器１０は図２に示すように、光源１０１、光分岐する光カプラ１０２、Ｉｃｈ変調部１０３、Ｑｃｈ変調部１０４、遅延部１０５、光合波する光カプラ１０６から構成される。Ｉｃｈ変調部１０３には変調信号生成回路２０−１が生成し増幅されたＩｃｈ変調信号が入力され、Ｑｃｈ変調部１０４には変調信号生成回路２０−２が生成し増幅されたＱｃｈ変調信号が入力される。
【００２３】
光源１０１から出力された光信号は、光カプラ１０２で２分岐され、Ｉｃｈ変調部１０３、Ｑｃｈ変調部１０４に入力される。Ｉｃｈ変調部１０３、Ｑｃｈ変調部１０４に入力された光はそれぞれＩｃｈ変調信号、Ｑｃｈ変調信号で強度変調される。Ｑｃｈ変調部１０４で変調された光信号は、遅延部１０５で１／４波長分遅延される。つまり、Ｉｃｈ変調部１０３を出力する信号と遅延部１０５を出力する信号との位相差が９０°となるように位相調整される。そして、Ｉｃｈ変調部１０３を出力する信号と遅延部１０５を出力する信号は光カプラ１０６で合波される。合波された光信号は、互いに直交するＩｃｈ信号成分とＱｃｈ信号成分を多重したものであり、光ＱＡＭ（Quadrature Amplitude Modulation：直交振幅変調）信号である。本実施形態では、１６の信号点をもつ１６ＱＡＭ信号とする。
【００２４】
変調信号生成回路２０−１、２０−２は、図３に示すように、ＣＭＵ（Clock Multiplier Unit：クロック乗算器）２１０、ＦＩＦＯ（First-in First-out Buffer：先入れ先出しバッファ）２１１、マッパ処理部２１２、Ｍ個のＭＵＸ（Multiplexer：マルチプレクサ）２１３−１〜Ｍ、ＤＡＣ（Digital-Analog Converter：ＤＡコンバータ）２１４から構成される。ここで、例えば、変調信号生成回路２０−１のマッパ処理部２１２、Ｍ個のＭＵＸ２１３−１〜Ｍ、ＤＡＣ２１４がＩｃｈ変調信号を生成するための変調信号生成処理部として機能し、変調信号生成回路２０−２のマッパ処理部２１２、Ｍ個のＭＵＸ２１３−１〜Ｍ、ＤＡＣ２１４がＱｃｈ変調信号を生成するための変調信号生成処理部として機能する。なお、Ｍは任意の自然数であるが、例えば、変調方式が１６ＱＡＭの場合には、２以上の自然数となる。
【００２５】
ＣＭＵ２１０は、遅延制御回路３０から入力される基準信号クロックに同期した、基準信号クロックの２Ｎ倍の逓倍クロックと、逓倍クロックを分周した分周クロックを生成する。ＦＩＦＯ２１１、マッパ処理部２１２は基準信号クロックで駆動し、ＭＵＸ２１３−１〜Ｍは分周クロックで駆動し、ＤＡＣ２１４は逓倍クロックで駆動する。なお、Ｎは任意の自然数である。
【００２６】
変調信号生成回路２０に入力された並列主信号のデータは、主信号並走クロックを書き込みクロックとして、ＦＩＦＯ２１１の内部メモリに格納される。そして、基準信号クロックを読み出しクロックとして、内部メモリに格納されている並列主信号のデータが読み出される。並列主信号は、ＦＩＦＯ２１１を通過することにより、主信号並走クロックと基準信号クロックの位相のずれが吸収された状態で出力されることとなる。
【００２７】
ＦＩＦＯ２１１から出力した並列主信号はマッパ処理部２１２に入力される。マッパ処理部２１２は、入力された並列主信号に基づいて１６ＱＡＭ信号の並列Ｉｃｈ信号成分又は並列Ｑｃｈ信号成分を演算し、演算結果である２Ｎビットの低速並列信号をＭＵＸ２１３−１〜Ｍそれぞれに出力する。
【００２８】
ＭＵＸ２１３−１〜Ｍそれぞれに入力された低速並列信号はＭＵＸ２１３−１〜Ｍにおいて、時間多重、すなわち、並列／直列変換される。ＭＵＸ２１３−１〜Ｍで時間多重されて得られたＭ列の直列信号は、ＤＡＣ２１４でデジタル／アナログ変換され、得られたアナログ信号がＩｃｈ変調信号又はＱｃｈ変調信号として出力される。
【００２９】
遅延制御回路３０は、図４に示すように、位相比較器３０１、遅延部３０２、増幅器３０３から構成される。遅延制御回路３０には、基準リファレンスクロックと、変調信号生成回路２０−１のＣＭＵ２１０から出力される２Ｎ分周クロックと、変調信号生成回路２０−２のＣＭＵ２１０から出力される２Ｎ分周クロックが入力される。遅延制御回路３０は、基準リファレンスクロックを増幅器３０３で増幅した信号をＱｃｈの基準信号クロックとして変調信号生成回路２０−２に出力する。
【００３０】
変調信号生成回路２０−１のＣＭＵ２１０から出力される２Ｎ分周クロックと、変調信号生成回路２０−２のＣＭＵ２１０から出力される２Ｎ分周クロックは位相比較器３０１に入力され、位相を比較した結果が遅延部３０２に出力される。遅延部３０２は、双方の２Ｎ分周クロックの位相のずれに相当する位相分だけ、基準リファレンスクロックを移相した信号をＩｃｈの基準信号クロックとして変調信号生成回路２０−１に出力する。
【００３１】
これにより、それぞれの基準信号クロックに基づいて、それぞれの変調信号生成回路２０−１、２０−２のＣＭＵ回路２１０が逓倍クロックや各分周クロックを生成し、生成された２Ｎ分周クロックが遅延制御回路３０の位相比較器に帰還され位相制御されることとなる。本制御により、変調信号生成回路２０−１と変調信号生成回路２０−２の出力信号のタイミングを制御する逓倍クロックが同相となる。
【００３２】
つまり、熱変動その他部品性能のバラつきにより変調信号生成回路２０−１、２０−２の基準信号クロックからＣＭＵ出力までの遅延等が変動した場合においても、遅延制御回路３０が自動的に遅延調整して変調信号生成回路２０−１、２０−２の出力信号が常に同位相となる。
【００３３】
以下、変調信号生成回路２０の各構成部について詳細に説明する。
【００３４】
ＣＭＵ２１０は、図５に示すように、Ｎ個の２分周器２１０１−１〜Ｎ、位相周波数比較器２１０２、ＶＣＯ（Voltage Controlled Oscillator）２１０３から構成される。ＣＭＵ２１０は入力された基準信号クロックに対して２Ｎ倍の逓倍クロックをＶＣＯ２１０３で生成して出力する。また、逓倍クロックを２分周器２１０１−１〜Ｎで順次２分周して、２１分周クロック、２２分周クロック、・・・２Ｎ分周クロックを生成し、Ｎビット並列信号の分周クロックを出力する。
【００３５】
基準信号クロックと２Ｎ分周クロックは位相周波数比較器２１０２に入力され、２つのクロックの位相と周波数の比較を行い、逓倍クロックを発生しているＶＣＯ２１０３に対して帰還制御を行っている。つまり、ＣＭＵ２１０は基準信号クロックを入力とするＰＬＬで構成されており、逓倍クロックと２Ｎ分周クロックの位相が基準信号クロックに同期するように、また、２Ｎ分周クロックの周波数が基準信号クロックの周波数と同じになるように制御している。ＣＭＵ２１０で生成した２Ｎ分周クロックは、変調信号生成回路２０の外部にも出力している。
【００３６】
ＦＩＦＯ２１１は、メモリとメモリの書き込みアドレスを保持するカウンタとメモリの読み出しアドレスを保持するカウンタで構成されている。ＦＩＦＯ２１１には、読み出しアドレスのカウンタをリセットする読みだしリセット信号と、書き込みアドレスのカウンタをリセットする書き込みリセット信号が入力される。
【００３７】
ＦＩＦＯ２１１は、並列主信号が入力されると、書き込みアドレスのカウンタが示すアドレスから、主信号並走クロックを書き込みクロックとして並列主信号のデータをメモリに格納する。また、読み出しアドレスのカウンタが示すアドレスからメモリに格納されているデータを、基準信号クロックを読みだしクロックとして読み出す。
【００３８】
ここで、通常は、書き込みクロックの主信号並走クロックと読み出しクロックの基準信号クロックは、基準リファレンスクロックと周波数同期しているが、送信器の電源が立ち上がる際などは、それぞれのクロックの周波数、位相が不安定であるため、変調信号生成回路２０−１と変調信号生成回路２０−２のＦＩＦＯ２１１のアドレス状態が同一とは限らない。
【００３９】
そこで、外部リファレンスクロック、主信号並走クロック、基準信号クロックの周波数が安定した後に、変調信号生成回路２０−１および変調信号生成回路２０−２のＦＩＦＯ２１１に対して、同時に読み出しリセット信号と書き込みリセット信号を入力させることとする。例えば、電源投入から予め設定した時間の後に、双方の変調信号生成回路２０に読み出しリセット信号と書き込みリセット信号が入力されるようにしてもよい。
【００４０】
これにより、変調信号生成回路２０−１および変調信号生成回路２０−２のＦＩＦＯ２１１のアドレス状態が一致し、システム上では変調信号生成回路２０−１および変調信号生成回路２０−２において同じクロックタイミングでＦＩＦＯ２１１からデータを読み出すことができる。
【００４１】
マッパ処理部２１２は、光変調器１０の変調部に入力することにより１６ＱＡＭ信号を生成するための変調信号が、ＤＡＣ２１４から出力されるように、各ＭＵＸ２１３−１〜Ｍに低速並列信号をマッピングする機能を有している。詳細には、変調信号生成回路２０−１のマッパ処理部２１２は、光変調器１０のＩｃｈ変調部１３に入力することにより１６ＱＡＭ信号を生成することができるＩｃｈ変調信号を、変調信号生成回路２０−１のＤＡＣ２１４から出力させることとなる低速並列信号を生成する。また、変調信号生成回路２０−２のマッパ処理部２１２は、光変調器１０のＱｃｈ変調部１４に入力することにより１６ＱＡＭ信号を生成することのできるＱｃｈ変調信号を、変調信号生成回路２０−２のＤＡＣ２１４から出力させることとなる低速並列信号を生成する。
【００４２】
ここで、ＤＡＣ２１４から出力される変調信号は、ＤＡＣ２１４のサンプル時間に対してＭビットの振幅値を示すアナログ信号であるため、マッパ処理部２１２は、ＦＩＦＯ２１１から読み出されたデータに基づいて、ＤＡＣ２１４に入力される１〜Ｍの各ビットに対応するデータを、２Ｎビットの低速並列信号として演算し、ＭＵＸ２１３−１〜Ｍにそれぞれ出力する。
【００４３】
マッパ処理部２１２での演算にかかるステップ数は変調信号生成回路２０−１と変調信号生成回路２０−２とで等しく、後段のＭＵＸ２１３−１〜Ｍへの出力タイミングも同じクロックタイミングとなる。
【００４４】
ＭＵＸ２１３−１〜Ｍは、マッパ処理部２１２からそれぞれ出力された２Ｎビットの低速並列信号を時間多重して直列信号に変換し出力する。ＭＵＸ２１３は複数段の多重回路で構成され、各多重回路を駆動するクロックはＣＭＵ２１０から出力される２、４、８…、２Ｎ分周クロックである。ＭＵＸ２１３は図６に示すように、２Ｎ個の入力ポートから２Ｎビットの低速並列信号（１）〜（２Ｎ）が入力され、Ｎ個の入力ポートから分周クロックが入力され、直列信号が出力される。
【００４５】
ＭＵＸ２１３の入出力データについて、図７のデジタル信号波形図を用いて説明する。Ｎポートの各分周クロックの信号状態からカウンタ値０〜２Ｎ−１を取得することができる。
【００４６】
ＭＵＸ２１３は２分周クロックの立ち上がりと立ち下がりの各タイミングにおいて、低速並列信号（１）〜（２Ｎ）のいずれかを出力する。低速並列信号入力のうち、どの信号が出力されるかは、まず、２Ｎ分周クロックをＭＳＢ（Most Significant bit）として、２Ｎ分周クロックの立ち下がり又は立ち上がり時に初期値となり、各分周クロックの値が示すカウンタ値に対応して順次選択される。つまり、ＭＵＸ２１３は、全分周クロックが０であり、カウンタ値が０の場合には、低速並列信号（１）を出力し、カウンタ値が１ずつ上昇する度に次の低速並列信号を出力する。
【００４７】
ここで、変調信号生成回路２０−１と変調信号生成回路２０−２のいずれにおいても、ＣＭＵ２１０の位相周波数比較器２１０２で、２Ｎ分周クロックと基準クロックの位相を比較した結果をフィードバックすることにより、各分周クロックが基準信号クロックと同期するように制御されているため、変調信号生成回路２０−１と変調信号生成回路２０−２のカウンタ値も同期しており、各ＭＵＸ２１３を出力するクロックタイミングの同一性も担保される。
【００４８】
ＤＡＣ２１４はＣＭＵ２１０が生成する逓倍クロック信号によって駆動され、入力されたＭ列のＭＵＸ２１３−１〜Ｍの出力に対応するアナログ電気波形を出力する。つまり、ＤＡＣ２１４が出力するＭビットの振幅値を示すアナログ強度信号が変調信号となる。変調信号生成回路２０−１と変調信号生成回路２０−２のＤＡＣ２１４を駆動する逓倍クロックは、基準信号クロックと同相になるように制御されているため、変調信号生成回路２０−１と変調信号生成回路２０−２から出力されるＩｃｈ変調信号とＱｃｈ変調信号は同相にて出力される。
【００４９】
以上説明したように、本実施の形態によれば、ＣＭＵ２１０出力の２Ｎ分周クロックが変調信号生成回路２０−１と変調信号生成回路２０−２の間で同相となるように、遅延制御回路３０で遅延調整された基準信号クロックに対して、ＣＭＵ２１０が２Ｎ倍した逓倍クロックと逓倍クロックを分周した分周クロックを用いて、Ｉｃｈ変調信号とＱｃｈ変調信号を、変調信号生成回路２０−１と変調信号生成回路２０−２それぞれで演算し出力することとした。これにより、熱変動その他部品性能のバラつきにより変調信号生成回路２０−１、２０−２の基準信号クロック入力からＣＭＵ２１０出力までの遅延等が変動した場合においても、遅延制御回路３０が自動的に遅延調整して変調信号生成回路２０−１、２０−２の出力信号が常に同位相となる。
【００５０】
また、ＦＩＦＯ２１１の書き込みアドレスカウンタ及び読みだしアドレスカウンタを変調信号生成回路２０−１と変調信号生成回路２０−２とで同時にリセットすることとした。これにより、変調信号生成回路２０−１および変調信号生成回路２０−２のＦＩＦＯ２１１のアドレス状態が一致し、同じクロックタイミングでＦＩＦＯ２１１からデータを読み出し、そのデータに基づいて変調信号を生成することができる。
【００５１】
このように本発明は、基準リファレンスクロックに対して位相の遅延調整を行った基準信号クロックが入力される２以上の変調信号生成回路において、基準信号クロックを逓倍化した逓倍クロックと逓倍クロックを分周した分周クロックを用いて、変調信号をそれぞれ演算して出力し、その変調信号により２以上の変調部でそれぞれ光変調を行った光信号を合波して送信することにより、高い伝送品質および環境変動への耐性を有した、大容量データを光送信することができる。
【００５２】
なお、本発明は、上記実施の形態に限定されず、本発明の要旨を逸脱しない範囲での種々の変更は勿論可能である。
【００５３】
例えば、上記実施の形態において、マッパ処理部２１２において１６ＱＡＭ光信号の波形演算を行っているが、本発明はこれに限るものではなく、ＱＰＳＫ（Quaternary Phase-Sift Keying）、８ＰＳＫ（8 Phase-Sift Keying）、３２ＱＡＭなど、１６ＱＡＭ以外の変調方式を用いた光変調信号の波形演算を行っても良い。また、変調信号を演算するための変調信号生成回路２０を２つ具備する構成としたが、変調信号生成回路２０の数は２つに限らず、２以上の任意の数であってもよい。ＱＰＳＫ、８ＰＳＫ等の変調方式を用いる場合に、位相をシフトした光信号を出力する変調部の数に応じて変調信号生成回路を備えることにより、更に大容量のデータを送信することができる。
【００５４】
また、偏波多重変調方式を用いる場合、Ｘ偏波の変調信号とＹ偏波の変調信号との間でタイミング同期をとる必要があるため、Ｘ偏波の変調信号の波形演算を変調信号生成回路２０−１で行って、Ｙ偏波の変調信号の波形演算を変調信号生成回路２０−２で行うことにより、同期を取るようにしてもよい。偏波多重変調とＱＡＭもしくは位相変調と組み合わせた場合には、４つの変調信号生成回路を用いて同期をとるようにしてもよい。
【００５５】
また、主信号の変調部とパルス成形用の変調部を用いる変調器の構成を採用した場合、パルス成形の変調信号と主信号の変調信号との間でタイミング同期をとる必要があるため、主信号の変調部の変調信号の波形演算を変調信号生成回路２０−１で行って、パルス成形用の変調部の変調信号の波形演算を変調信号生成回路２０−２で行うことにより、同期を取るようにしてもよい。
【００５６】
また、マッパ処理部２１２における波形演算処理として送信信号のプリエンファシスといった伝送路の特性に対応する強度補償あるいは位相補償の演算を行ってもよい。波形演算処理として位相補償を行う場合にはOOK、BPSKといった２値の変調方式に対してもＩｃｈおよびＱｃｈ信号のタイミングを同期させてＩｃｈおよびＱｃｈ信号を組み合わせることによる補償が必要であるため、本発明を適用できる。この場合、Ｉｃｈの変調信号の波形演算を変調信号生成回路２０−１で行って、Ｑｃｈの変調信号の波形演算を変調信号生成回路２０−２で行うこととなる。
【００５７】
また、変調方式として光ＯＦＤＭを用いている場合にも本発明が適用可能である。単一波長の光キャリアに対して電気的にサブキャリア多重がおこなわれた信号をもって変調する場合にはＩｃｈおよびＱｃｈ信号間の同期に本発明が適用してもよい。このとき、Ｉｃｈの変調信号の波形演算を変調信号生成回路２０−１で行って、Ｑｃｈの変調信号の波形演算を変調信号生成回路２０−２で行うことにより、光変調部は光ＯＦＤＭ信号を出力することができる。
【００５８】
また、光ＯＦＤＭを実現するために、複数のサブキャリア光を異なる変調部で変調する方式を用いる際には本発明を用いて各サブキャリア光を変調する変調信号の同期に本発明を適用してもよい。この方式の場合は、複数の変調信号生成回路２０が各サブキャリア光を変調する変調信号を出力することによって、光変調部が光ＯＦＤＭ信号を出力する。同様に、光ＯＦＤＭを実現するために、複数の電気サブキャリアを変調した信号で光キャリアを変調する方式を用いる際にも、サブキャリアを変調する変調信号間で本発明を適用してもよい。これらの方式の場合は、複数の変調信号生成回路２０が各電気サブキャリアを変調する変調信号を出力することによって、光変調部が光ＯＦＤＭ信号を出力する。
【００５９】
また、遅延制御回路３０は、遅延部３０２の遅延量にオフセットを加える構成としてもよい。これにより、変調信号生成回路２０−１、２０−２から光変調部１３、１４までのスキュを補償することが可能となる。
【００６０】
また、光変調器１０は光源１０１の出力光を２分岐して各々を変調し、一方を９０°遅延させた後に合波するとしたが、光変調器１０の構成はこれに限られず、任意の構成でよい。例えば、遅延部１０５をＱｃｈ変調部１０４の前段に挿入するようにしてもよい。
【符号の説明】
【００６１】
１  光送信装置
１０  光変調器
１０１  光源
１０２  光カプラ
１０３  Ｉｃｈ変調部
１０４  Ｑｃｈ変調部
１０５  遅延部
１０６  光カプラ
２０、２０−１、２０−２  変調信号生成回路
２１０  ＣＭＵ
２１０１−１〜Ｎ  ２分周器
２１０２  位相周波数比較器
２１０３  ＶＣＯ
２１１  ＦＩＦＯ
２１２  マッパ処理部
２１３、２１３−１〜Ｍ  ＭＵＸ
２１４  ＤＡＣ
３０  遅延制御回路
３０１  位相比較器
３０２  遅延部
３０３  増幅器
４０−１、４０−２  増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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