(57)【要約】【課題】主走査サイズの異なる画像を処理する画像処理装置において、広幅複写機の転送速度がＡ３複写機と比べて劣化することなく、Ａ３複写機と広幅複写機とで同一のハードウェアの使用を可能にする。【解決手段】処理する画像の主走査サイズのデータの大きさを認識する主走査サイズ認識部１２０ａと、主走査サイズ認識部１２０ａにより認識された主走査サイズのデータの大きさに応じて内部メモリとＤＤＲ３へのデータ処理の切り替え制御を行うメモリ制御部１３２，１３４，１３６と、前記メモリ制御部により切り替えられた内部メモリまたはＤＤＲ３を用いてデータを書込みおよび読み出しを行なうデータ処理部１３１，１３３，１３５と、を備える。【選択図】図２
2014179711.tif 000002
【特許請求の範囲】
【請求項１】
処理する画像の主走査サイズのデータの大きさを認識する主走査サイズ認識部と、
前記主走査サイズ認識部により認識された主走査サイズのデータの大きさに応じて内部メモリと外部メモリへのデータ処理の切り替え制御を行うメモリ制御部と、
前記メモリ制御部により切り替えられた内部メモリまたは外部メモリを用いてデータを書込みおよび読み出しを行なうデータ処理部と、
を備えることを特徴とする画像処理装置。
【請求項２】
前記メモリ制御部は、前記内部メモリをラインメモリとして制御するのか緩衝バッファとして制御するのかを切り替え、前記データ処理部は、処理する画像の主走査サイズの大きさにかかわらず前記内部メモリをラインメモリとして制御することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記メモリ制御部は、前記内部メモリを速度緩衝バッファとして制御する場合に、前記外部メモリにラインデータを格納すると同時に、前記内部メモリに対してもライン先頭の画像データを格納しておくことを特徴とする請求項１に記載の画像処理装置。
【請求項４】
前記内部メモリは、予め決められた主走査サイズのデータに対して半分のラインデータをそれぞれ格納する２つのメモリを有することを特徴とする請求項１または２に記載の画像処理装置。
【請求項５】
処理する画像の主走査サイズのデータの大きさを認識する主走査サイズ認識工程と、
前記主走査サイズ認識工程により認識された主走査サイズのデータの大きさに応じて内部メモリと外部メモリへのデータ処理の切り替え制御を行うメモリ制御工程と、
前記メモリ制御工程により切り替えられた内部メモリまたは外部メモリを用いてデータを書込みおよび読み出しを行なうデータ処理工程と、
を含むことを特徴とする画像処理方法。
【請求項６】
処理する画像の主走査サイズのデータの大きさを認識する主走査サイズ認識ステップと、
前記主走査サイズ認識ステップにより認識された主走査サイズのデータの大きさに応じて内部メモリと外部メモリへのデータ処理の切り替え制御を行うメモリ制御ステップと、
前記メモリ制御ステップにより切り替えられた内部メモリまたは外部メモリを用いてデータを書込みおよび読み出しを行なうデータ処理ステップと、
をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、画像処理方法、およびプログラムに関するものである。
【背景技術】
【０００２】
従来、複写機、複合機等の画像処理装置においては、処理対象の画像データの大きさによってそれぞれ個別に開発されている。この場合、ハードウェア及びソフトウェアの開発に無駄が多く、開発時間と開発コストが高くつくという問題があった。例えば、用紙サイズがＡ３、Ａ４等の狭幅複合機と用紙サイズがＡ０等の広幅複合機は、スキャナ部で読み取った読取画像データに対して、スキャナ部特有の特性補正を行う。その後、画像処理モジュールにおいてフィルタ処理、色補正処理、変倍処理、階調処理等の画像処理を実施し、メモリへの保存、他の装置への転送出力、印刷出力等の出力処理を行なっている。
【０００３】
ところが、狭幅複合機と広幅複合機のように、主走査方向のサイズの異なる画像を処理する画像処理装置においては、画像処理モジュールにおいて同じ画像処理を行うにも関わらず、取り扱う画像データの主走査方向のデータサイズが異なる。この場合、必要とするメモリ量が異なるため、従来、画像処理モジュールのハードウェア及びソフトウェアの開発をそれぞれ個別に行っている。このように個別にハードウェア及びソフトウェアの開発を行うと、ハードウェア及びソフトウェアの開発に無駄が多く、開発時間と開発コストが嵩むという問題があった。
【０００４】
このため複合機に搭載する画像処理ＡＳＩＣについて、Ａ３複合機と、広幅（Ａ０）複合機とで同一のＡＳＩＣを使用することを可能することで、主走査サイズの異なる画像データに対する画像処理ＡＳＩＣを、安価にかつ低工数で開発することが求められている。ＡＳＩＣは、Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔの略称である。
【０００５】
例えば、特許文献１において、複合機に搭載する画像処理ＡＳＩＣについて、Ａ３複合機と、広幅（Ａ０）複合機とで同一のＡＳＩＣを使用することを可能にしている。この広幅（Ａ０）複合機においては、複数個のＡＳＩＣの構成によって画像処理を実現している。
【０００６】
ここで従来におけるコントローラ画像処理部の処理例について説明する。図１１の上段は、コントローラ画像処理部１０の画像処理パラメータの設定処理を示すブロック図、図１１の下段は、画像処理パラメータに応じた画像処理を示すブロック図である。コントローラ画像処理部１０は、ＡＳＩＣ１１ａ，ｂ，ｃを有する。ＡＳＩＣ１１ａ，ｂ，ｃはそれぞれ画像処理レジスタ１３ａ，ｂ，ｃ、起動レジスタ１４ａ，ｂ，ｃ、レジスタＩ／Ｆ１５ａ，ｂ，ｃを有する。
【０００７】
まず、図１１の上段に示すように、複合機全体を制御するＣＰＵがコントローラ画像処理部１０に対して画像パラメータをライトし、ＡＳＩＣ１１ｃのレジスタＩ／Ｆ１５ｃにライトアクセススが入る（矢印[１]）。さらに、レジスタＩ／Ｆ１５ｃから、画像処理レジスタ１３ｃにライトアクセスし、または画像処理レジスタ１３ｂにライトアクセスして（矢印[２]）、レジスタＩ／Ｆ１５ｂにライトアクセスが入る（矢印[３]）。レジスタＩ／Ｆ１５ｂは、画像処理レジスタ１３ｂにライトアクセスし、または画像処理レジスタ１３ａにライトアクセスして（矢印[４]）、レジスタＩ／Ｆ１５ａにライトアクセスが入る（矢印[５]）。レジスタＩ／Ｆ１５ａは、画像処理レジスタ１３ａにライトアクセスする（矢印[６]）。このように、それぞれのＡＳＩＣ１１ａ，ｂ，ｃの画像処理レジスタ１３ａ，ｂ，ｃに画像パラメータが設定される。
【０００８】
次に、レジスタ設定が完了すると、図１１の下段に示すように、ＣＰＵがコントローラ画像処理部１０に対して、起動レジスタをライトアクセスし、レジスタＩ／Ｆ１５ｃにライトアクセスする（矢印[１]）。レジスタＩ／Ｆ１５ｃは、起動レジスタ１４ｃ及びレジスタＩ／Ｆ１５ｂにライトアクセスして（矢印[２]）、レジスタＩ／Ｆ１５ｂにライトアクセスが入る（矢印[３]）。レジスタＩ／Ｆ１５ｂは、起動レジスタ１４ｂ及びレジスタＩ／Ｆ１５ａにライトアクセスして（矢印[４]）、レジスタＩ／Ｆ１５ａにライトアクセスが入る（矢印[５]）。レジスタＩ／Ｆ１５ａは、起動レジスタ１４ａにライトアクセスする（矢印[６]）。この時点で、スキャナ画像処理部（不図示）からの入力を転送元とし、ＣＰＵを転送先としたＤＭＡ転送の準備が完了する。
【０００９】
次に、図１１の下段に示すように、ＡＳＩＣ１１ａへ画像データが入力される（矢印[７]）。ＡＳＩＣ１１ａは、各種画像処理部１２ａで割り当てられたフィルタ処理と色補正を行って、ＡＳＩＣ１１ｂに出力する（矢印[８]）。ＡＳＩＣ１１ｂは、ＡＳＩＣ１１ａから送られてきた画像データに対して変倍処理を行ってＡＳＩＣ１１ｃに送る（矢印[９]）。ＡＳＩＣ１１ｃはＡＳＩＣ１１ｂから送られてきた画像データに対して諧調処理を施してＣＰＵに転送する（矢印[１０]）。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記に示されるような従来の技術にあっては、単一のＡＳＩＣ（ハードウェア）で構成する場合と比べ、複数のＡＳＩＣ（ハードウェア）で構成するため、割り込みの通知速度と画像処理モジュール間の制御信号の伝達速度が遅くなってしまうという問題があった。
【００１１】
本発明は、上記に鑑みてなされたものであって、主走査サイズの異なる画像を処理する画像処理装置において、広幅複写機の転送速度がＡ３複写機と比べて劣化することなく、Ａ３複写機と広幅複写機とで同一のハードウェアの使用を可能にすることを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明は、処理する画像の主走査サイズのデータの大きさを認識する主走査サイズ認識部と、前記主走査サイズ認識部により認識された主走査サイズのデータの大きさに応じて内部メモリと外部メモリへのデータ処理の切り替え制御を行うメモリ制御部と、前記メモリ制御部により切り替えられた内部メモリまたは外部メモリを用いてデータを書込みおよび読み出しを行なうデータ処理部と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明は、幅狭複写機と広幅複写機のように、主走査サイズの異なる画像を処理する際に、同一のハードウェアを使用することが可能になるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、本実施の形態にかかる画像形成装置の全体構成を示すブロック図である。
【図２】図２は、コントローラ画像処理部の構成を示すブロック図である。
【図３】図３は、各種画像処理ブロック内部のメモリ制御部の構成を示すブロック図である。
【図４−１】図４−１は、主走査サイズがＡ３サイズの場合の動作（１）を示すフローチャートである。
【図４−２】図４−２は、主走査サイズがＡ３サイズの場合の動作（２）を示すフローチャートである。
【図５−１】図５−１は、主走査サイズがＡ０サイズにおけるメモリの制御方法（１）を示すフローチャートである。
【図５−２】図５−２は、主走査サイズがＡ０サイズにおけるメモリの制御方法（２）を示すフローチャートである。
【図６】図６は、メモリ制御部内部のＳＲＡＭ＿Ａ制御部の構成を示すブロック図である。
【図７】図７は、メモリ制御部内部のＳＲＡＭ＿Ｃ制御部の構成を示すブロック図である。
【図８−１】図８−１は、ＳＲＡＭ＿Ａ制御部のメイン制御部の動作（１）を示すフローチャートである。
【図８−２】図８−２は、ＳＲＡＭ＿Ａ制御部のメイン制御部の動作（２）を示すフローチャートである。
【図９−１】図９−１は、ＳＲＡＭ＿Ｃ制御部のメイン制御部の動作（１）を示すフローチャートである。
【図９−２】図９−２は、ＳＲＡＭ＿Ｃ制御部のメイン制御部の動作（２）を示すフローチャートである。
【図１０】図１０（Ａ）はＡ３複写機としてとして機能させる場合、（Ｂ）は広幅複写機として機能させる場合の動作の概要について示すブロック図である。
【図１１】図１１は、従来のコントローラ画像処理部の画像処理パラメータの設定処理を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照して、この発明にかかる画像処理装置、画像処理方法、およびプログラムの一実施の形態を詳細に説明する。
【００１６】
（実施の形態）
本発明は、Ａ３複合機と広幅複合機のように、主走査サイズの異なる画像を同一装置で処理する画像処理装置のメモリ制御において、以下の特徴を有する。Ａ３複合機ではラインメモリとして使用しているＳＲＡＭを、広幅複合機では２本に分割して、外付けＤＤＲへのライトもしくはリードアクセス用トグルバッファとして使用する。なお、ＤＤＲは、Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅの略称であり、半導体集積回路で構成されるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の規格の一種である。コンピュータの主記憶装置などに用いられるものである。
【００１７】
なお、本明細書中におけるＡ３は用紙サイズが２９７×４２０ｍｍのＡ判サイズであり、Ａ０は用紙サイズが８４１×１１８９ｍｍのＡ判サイズであり、以下、単にＡ３、Ａ０という。本実施例では、狭幅複合機の主走査方向についてＡ３（２９７ｍｍ）とし、解像度６００ｄｐｉを例にとって説明する。また、本実施の形態では、狭幅複合機としてＡ３サイズ、広幅複合機としてＡ０サイズを例にとるが、このサイズに限定されるものではない。
【００１８】
図１は、本実施の形態にかかる画像形成装置１００の全体構成を示すブロック図である。スキャナ１０１は画像形成対象となる原稿を光学的に読み取る装置である。スキャナ１０１はカラーイメージスキャナなどが利用され、原稿を主走査及び副走査して、原稿の画像を所定の解像度で読み取ってＲＧＢのカラー画像信号をスキャナ画像処理部１０２に出力する。
【００１９】
読み取り装置で使用しているＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）の特性の差異により、スキャナ画像処理部１０２に入ってくるデータの特性は様々である。スキャナ画像処理部１０２のスキャナ特性補正部１０３はこの特性の補正を行う処理を行う。例えば、シェーディング補正や、γ変換、フィルタ処理、色変換などである。ここで行う色変換は、ＲＧＢ（Ｒ（レッド），Ｇ（グリーン），Ｂ（ブルー））からＣＭＹＫ（Ｃ（シアン），Ｍ（マゼンタ），Ｙ（イエロー），Ｋ（ブラック））への変換ではなく、ＲＧＢからＲＧＢへの変換である。スキャナ画像処理部１０２には図示しないがＤＭＡコントローラが内蔵されている。また、スキャナ画像処理部１０２にはデータを出力する出力制御部（ＰＣＩｅ  Ｅｎｄ  Ｐｏｉｎｔ）１０４を有する。ＤＭＡはＤｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓの略称である。
【００２０】
コントローラ画像処理部１０５は、入力制御部１０６、画像処理部１０７、蓄積制御部１０８、ＣＰＵ  ＩＦ１０９を備える。入力制御部（ＰＣＩｅ  Ｒｏｏｔ  Ｃｏｍｐｌｅｘ）１０６はスキャナ画像処理部１０２からのデータを受け取る。画像処理部１０７は出力形態にあった各種画像処理を行う。蓄積制御部１０８はＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）１１０への蓄積やＨＤＤ１１０からの読み出しを行う。ＣＰＵ(Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ)  ＩＦ（ＰＣＩｅ  Ｅｎｄ  Ｐｏｉｎｔ）１０９は画像転送全体の制御を行う。なお、コントローラ画像処理部１０５は、単一のＡＳＩＣで構成されている。あるいは少なくとも画像処理部１０７が単一のＡＳＩＣで構成されている。
【００２１】
画像処理部１０７はファイル処理、変倍処理、階調処理の機能を有する。また、各制御部にはＤＭＡコントローラ（不図示）が内蔵されている。コントローラ画像処理部１０５から出力された画像は、コピー用途の場合はＣＰＵ１１１からプロッタ１１９の構成に応じたプロッタ画像処理部１１６経由でプロッタ１１９へ出力される。また、このコントローラ画像処理部１０５から出力された画像は、スキャナ１０１の用途の場合はＣＰＵ１１１から直接ネットワークに出力することが可能である。
【００２２】
ＣＰＵ１１１には、ＲＯＭ１１３、ＲＡＭ１１４、メインメモリ１１５が接続されている。また、ＣＰＵ１１１には、ＣＰＵ  ＩＦ１０９と接続するＰＣＩｅ  Ｒｏｏｔ１１２ａ、プロッタ画像処理部１１６のＰＣＩｅ  Ｅｎｄｐ１１８と接続するＰＣＩｅ  Ｒｏｏｔ１１２ｂが設けられている。
【００２３】
プロッタ画像処理部１１６は、ＣＭＹＫのそれぞれの画像を、別々のタイミングでプロッタ１１９へ送信する複数の出力制御部１１７から構成されている。各出力制御部１１７には図示しないがＤＭＡコントローラが内蔵されている。
【００２４】
プロッタ１１９は、例えば、電子写真プロセスに基づいた各ユニットが配置されたカラーレーザプリンタであり、プロッタ画像処理部１１６から送られてくる画像データにしたがってカラー画像を記録紙に形成する。
【００２５】
図２は、コントローラ画像処理部１０５の構成を示すブロック図である。コントローラ画像処理部１０５は、入力制御部１２０、フィルタ処理部１２１、変倍処理部１２２、階調処理部１２３、メモリアービター１２４、ＤＤＲ３コントローラ１２５を備える。また、コントローラ画像処理部１０５は、画像処理データ用ＤＭＡＣ１２６、バスアービター１２７、ＣＰＵ  ＩＦ（ＰＣＩｅ  Ｅｎｄ  Ｐｏｉｎｔ）１２８、蓄積データ用ＤＭＡＣ１２９、ＨＤＤ  ＩＦ１３０を備える。
【００２６】
入力制御部（ＰＣＩｅ  Ｒｏｏｔ  Ｃｏｍｐｌｅｘ）１２０はスキャナ画像処理部１０２からのデータを受け取る。ＨＤＤ  Ｉ／Ｆ１３０は蓄積装置であるＨＤＤ１１０の制御を行う。なお、ＰＣＩｅは、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）  ｅｘｐｒｅｓｓの略称である。
【００２７】
入力制御部１２０はＰＣＩ  Ｅｘｐｒｅｓｓを介して接続されるスキャナ画像処理部１０２との間で画像データの授受を行う。なお、入力制御部１２０には主走査サイズがＡ３サイズであるかＡ０サイズであるかを認識することが可能な信号が入力される。この入力制御部１２０は上記信号により主走査サイズがＡ３サイズであるかＡ０サイズであるかを認識する主走査サイズ認識部１２０ａを有する。
【００２８】
なお、主走査サイズの認識として、操作部（不図示）での「自動サイズ検知」あるいは「サイズ指定」の機能を用いることもできる。また、スキャナ１０１において原稿読み取りを行なう場合にサイズ検知センサによって入力される情報から主走査サイズを認識する構成であってもよい。あるいは、主走査サイズの認識として、コントローラ画像処理部１０５にＡ０サイズ／Ａ３サイズのモード設定信号を入力するモード設定端子を設ける構成としてもよい。
【００２９】
主走査サイズが認識可能な信号としては、例えばスキャナ画像処理部１０２から送られる画像データに付加されるデータがある。また、このサイズ信号は、スキャナ１０１でのサイズ検知による信号、あるいは操作部（不図示）の入力キーなどからのマニュアル入力による信号、などがある。また、本画像形成装置がＰＣなどの外部機器に接続され、その外部機器から送られる画像データを印刷するシステムの場合にはその画像データとともにサイズ信号が含まれる。
【００３０】
画像処理データ用ＤＭＡＣ１２６及び蓄積データ用ＤＭＡＣ１２９はバスマスタとして、バスアービター１２７及びＣＰＵ  ＩＦ（ＰＣＩｅ  Ｅｎｄ  Ｐｏｉｎｔ）１２８を経由してＣＰＵ１１１へ画像データをライトする。ＣＰＵ  ＩＦ（ＰＣＩｅ  Ｅｎｄ  Ｐｏｉｎｔ）１２８は、ＰＣＩ  Ｅｘｐｒｅｓｓを介して接続されるＣＰＵ１１１との間で画像データの授受を行う。
【００３１】
フィルタ処理部１２１は、入力された画像データに、平滑化やエッジ強調といった処理を行い、文字部、絵柄部それぞれに適した画像補正を行う。変倍処理部１２２は、入力される画像データの主走査方向または副走査方向に対する拡大／縮小を行う。階調処理部１２３は、入力されたＣＭＹＫ画像データに対して階調処理を行って出力する。
【００３２】
フィルタ処理部１２１は、画像の補正処理や変形処理をするための演算を行うデータ処理部１３１、ＡＳＩＣの内蔵されたＳＲＡＭ（外付けＤＤＲ３）もしくは外部メモリの制御を行うメモリ制御部１３２を有する。また、変倍処理部１２２は、同じく画像データの補正処理や変形処理を実行するための演算を行うデータ処理部１３３、ＡＳＩＣの内蔵されたＳＲＡＭもしくは外部メモリ（外付けＤＤＲ３）の制御を行うメモリ制御部１３４を有する。また、階調処理部１２３は、同じく画像データの補正処理や変形処理を実行するための演算を行うデータ処理部１３５、ＡＳＩＣの内蔵されたＳＲＡＭもしくは外部メモリ（外付けＤＤＲ３）の制御を行うメモリ制御部１３６を有する。ＳＲＡＭは、Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙの略称である。
【００３３】
フィルタ処理部１２１、変倍処理部１２２、階調処理部１２３などの画像処理を行うには、主走査サイズ分のラインバッファが必要となる。広幅（Ａ０）サイズの画像処理を行う場合には、広幅（Ａ０）サイズのラインバッファが必要になる。この場合、各画像処理部にはＡ３サイズのメモリ容量しか内蔵しておらず、メモリアービター１２４とＤＤＲ３コントローラ１２５を経由してコントローラ画像処理部１０５の外部に接続されたＤＤＲ３をラインバッファとして利用する。
【００３４】
なお、ＤＤＲ３は、Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３の略称である。また、ＤＤＲ３は、ＤＤＲ３  ＳＤＲＡＭ（ＳｙｎｃｈｒｏＮｏｕｓ  Ｄｙｎａｍｉｃ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼称される半導体集積回路で構成されるＤＲＡＭの規格の一種である。
【００３５】
図３は、各種画像処理ブロック内部のメモリ制御部の構成を示すブロック図である。図３ではフィルタ処理部１２１について記しているが、変倍処理部１２２、階調処理部１２３も同様な構成となる。メモリ制御部１３２は画像処理を行う際に必要となる主走査サイズ分のラインバッファの制御を行うブロックである。メモリ制御部１３２の内部にはＡ３サイズのラインバッファが３本内蔵される。図３のＳＲＡＭ＿Ａ１，Ａ２，Ｂ２，Ｃ１、Ｃ２の各ＳＲＡＭはＡ３サイズの半分のサイズであり、ＳＲＡＭ＿Ａ１、Ａ２、Ｂ２、Ｃ１、Ｃ２の各ＳＲＡＭの合計サイズは３ライン分となる。各ＳＲＡＭはライン単位に制御される。つまり、ＳＲＡＭ＿Ａ１、Ａ２はＳＲＡＭ＿Ａ制御部１４０に制御され、ＳＲＡＭ＿Ｂ１，Ｂ２はＳＲＡＭ＿Ｂ制御部１４１に制御され、ＳＲＡＭ＿Ｃ１，Ｃ２はＳＲＡＭ＿Ｃ制御部１４２により制御される。
【００３６】
各ＳＲＡＭ制御部１４０，１４１，１４２の説明の前に、主走査サイズがＡ３サイズもしくはＡ０サイズ時のメモリの使い方について説明する。すなわち、内蔵される各ＳＲＡＭおよび外付けのＤＤＲ３の画像データのライト／リード処理について説明する。
【００３７】
ここでは副走査方向に３画素を参照するフィルタ処理を例にメモリの使い方を説明する。図４−１，図４−２は、主走査サイズがＡ３サイズの場合の動作を示すフローチャートである。本動作は、図３に示したメモリ制御部１３２を構成するＳＲＡＭ制御部１４０，１４１，１４２により実行される。まず、ＳＲＡＭ制御部１４０はＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ａ２へ１ライン目の画像データを格納する（ステップＳ１）。次に、ＳＲＡＭ制御部１４１は２ライン目の画像データをＳＲＡＭ＿Ｂ１とＳＲＡＭ＿Ｂ２へ格納する（ステップＳ２）。次にＳＲＡＭ制御部１４２は３ライン目の画像データの入力時は、ＳＲＡＭ＿Ｃ１とＳＲＡＭ＿Ｃ２に格納する。またＳＲＡＭ制御部１４２は同時に、格納済みの１ライン目の画像データ（ＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ａ２）と２ライン目の画像データ（ＳＲＡＭ＿Ｂ１とＳＲＡＭ＿Ｂ２）をリードする。リードした１ライン目及び２ライン目の画像データは、同時に入力されている３ライン目の画像データとともに演算に用いられる（ステップＳ３）。
【００３８】
４ライン目の画像データの入力時は、ＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ａ２に格納すると同時に、格納済みの２ライン目の画像データ（ＳＲＡＭ＿Ｂ１とＳＲＡＭ＿Ｂ２）と３ライン目の画像データ（ＳＲＡＭ＿Ｃ１とＳＲＡＭ＿Ｃ２）をリードする。リードした２ライン目及び３ライン目の画像データは、同時に入力されている４ライン目の画像データとともに演算に用いられる（ステップＳ４）。５ライン目の画像データの入力時は、ＳＲＡＭ＿Ｂ１とＳＲＡＭ＿Ｂ２に格納すると同時に、格納済みの３ライン目の画像データ（ＳＲＡＭ＿Ｃ１とＳＲＡＭ＿Ｃ２）と４ライン目の画像データ（ＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ａ２）をリードする。リードした３ライン目及び４ライン目の画像データは、同時に入力されている５ライン目の画像データとともに演算に用いられる（ステップＳ５）。以降のラインについては、ステップＳ３からステップＳ５の動作を繰り返し実行する。
【００３９】
同様に、主走査サイズが広幅（Ａ０）サイズの場合のメモリの使い方を図５に示す。前述の図４においては主走査サイズがＡ３サイズ時には３本のラインデータをメモリ制御部１３２の内蔵されたＳＲＡＭに格納した。これに対して広幅（Ａ０）サイズ時には３本のラインデータをコントローラ画像処理部１０５の外部に接続するＤＤＲ３へ格納する。主走査サイズがＡ３サイズの場合ではラインバッファとして使用しているメモリ制御部１３２のＳＲＡＭを、主走査サイズが広幅（Ａ０）サイズの場合では外付けのＤＤＲ３へのライトもしくはリードアクセス用の速度緩衝トグルバッファとして使用する。図５では、ＳＲＡＭ＿Ａ１,Ａ２とＳＲＡＭ＿Ｂ１,Ｂ２がＤＤＲリード専用ＳＲＡＭであり、ＳＲＡＭ＿Ｃ１,Ｃ２がＤＤＲライト専用ＳＤＲＡＭとなる。
【００４０】
図５−１、図５−２は、主走査サイズがＡ０サイズにおけるメモリの制御方法を示すフローチャートである。本動作は、図３に示したメモリ制御部１３２を構成するＳＲＡＭ制御部１４０，１４１，１４２により実行される。なお、図５−１、図５−２に示すようにメモリアービター１２４の前段にはメモリリードＤＭＡＣ１４５，１４６、メモリライトＤＭＡＣ１４７が設けられている。なお、ＤＭＡＣは、Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒの略称である。
【００４１】
まず、ＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ｃ１へ１ライン目の画像データをライトする（ステップＳ１１）。次にＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ｃ１の全領域にライトし終わるとＳＲＡＭ＿Ｃ２へ画像データをライトし、同時にＳＲＡＭ＿Ｃ１に格納された画像データをリードし外付けのＤＤＲ３へライトする（ステップＳ１２）。ＳＲＡＭリードの処理はメモリリードＤＭＡＣ１４５，１４６、及びＤＤＲ３のライトの処理はメモリライトＤＭＡＣ１４７を介して実施される。ここで、ステップＳ１１にてＳＲＡＭ＿Ｃ１だけでなくＳＲＡＭ＿Ａ１へも画像データを格納しているのは次の理由による。１ライン目先頭のメモリリード時に外付けのＤＤＲ３へのリードアクセス時間を短縮するために、１ライン目先頭のメモリリードデータをあらかじめＳＲＡＭに用意しておくためである。
【００４２】
上記ＳＲＡＭ＿Ｃ２の全領域にライトし終わるとＳＲＡＭ＿Ｃ１へ画像データをライトし、同時にＳＲＡＭ＿Ｃ２に格納された画像データをリードし外付けのＤＤＲ３へライトする（ステップＳ１３）。Ａ３サイズの３倍がＡ０サイズであり、また前述したようにＳＲＡＭ＿Ｃ１とＳＲＡＭ＿Ｃ２の合計サイズはＡ３サイズである。このため、以降、ステップＳ１２→ステップＳ１３→ステップＳ１２を実施すると、Ａ０サイズの１ライン目の画像データの入力が完了することになる。
【００４３】
次に、２ライン目の画像データをＳＲＡＭ＿Ｂ１とＳＲＡＭ＿Ｃ１へライトし、同時にＳＲＡＭ＿Ｃ２に格納された画像データをリードし外付けのＤＤＲ３へライトする（ステップＳ１４）。ここで、ステップＳ１４にてＳＲＡＭ＿Ｃ１だけでなくＳＲＡＭ＿Ｂ１へも画像データを格納しているのは次の理由による。２ライン目先頭のメモリリード時に外付けのＤＤＲ３へのリードアクセス時間を短縮するために、２ライン目先頭のメモリリードデータをあらかじめＳＲＡＭに用意しておくためである。
【００４４】
以降、ステップＳ１２→ステップＳ１３→ステップＳ１２→ステップＳ１３→ステップＳ１４を実行すると、Ａ０サイズの２ライン目の画像データの入力が完了することになる。
【００４５】
次に、３ライン目の画像データをＳＲＡＭ＿Ｃ１へライトし、同時にＳＲＡＭ＿Ｃ２に格納された画像データをリードし外付けのＤＤＲ３へライトする。さらに同時にＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ｂ１に格納された画像データをリードする。リードしたＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ｂ１の画像データ（つまり、１ライン目及び２ライン目の画像データ）は、同時に入力されている３ライン目の画像データとともに演算に用いられる。さらに同時に、外付けのＤＤＲ３に格納された画像データをリードしＳＲＡＭ＿Ａ２とＳＲＡＭ＿Ｂ２へライトする（ステップＳ１５）。ＤＤＲリードとＳＲＡＭライトの一連の処理はメモリリードＤＭＡＣ１４５，１４６を介して実施される。
【００４６】
ＳＲＡＭ＿Ｃ１の全領域にライトし終わるとＳＲＡＭ＿Ｃ２へ画像データをライトし、同時にＳＲＡＭ＿Ｃ１に格納された画像データをリードし外付けのＤＤＲ３へライトする。さらに同時にＳＲＡＭ＿Ａ２とＳＲＡＭ＿Ｂ２に格納された画像データをリードする。リードしたＳＲＡＭ＿Ａ２とＳＲＡＭ＿Ｂ２の画像データ（つまり、１ライン目及び２ライン目の画像データ）は、同時に入力されている３ライン目の画像データとともに演算に用いられる。さらに同時に、外付けのＤＤＲ３に格納された画像データをリードしＳＲＡＭ＿Ａ１とＳＲＡＭ＿Ｂ１へライトする（ステップＳ１６）。
【００４７】
以降、ステップＳ１５→ステップＳ１６→ステップＳ１５→ステップＳ１６を実施すると、Ａ０サイズの３ライン目の画像データの入力が完了することになる。４ライン目以降も同様に、ステップＳ１５とステップＳ１６を繰り返し実行する。
【００４８】
図６は、メモリ制御部１３２内部のＳＲＡＭ＿Ａ制御部１４０の構成を示すブロック図である。また、ＳＲＡＭ＿Ｂ制御部１４１も同様の構成となる。ＳＲＡＭ＿Ａ制御部１４０は、データ処理部１３１からのメモリライト／リード要求に対応して、ＳＲＡＭ＿Ａ１,Ａ２の内蔵されたＳＲＡＭもしくは外付けのＤＤＲ３へのライト／リードアクセス制御を行うブロックである。ＳＲＡＭ＿Ａ制御部１４０は、メイン制御部１４５、メモリリードＤＭＡＣ１４６、セレクタ（ｓｅｌ）１４７，１４８を備える。
【００４９】
図６において、セレクタ１４７にはメモリリードＤＭＡＣ１４６からのＳＲＡＭ＿Ａ１ライト信号及びメイン制御部１４５からＳＲＡＭ＿Ａ１リード信号が入力される。セレクタ１４８にはメモリリードＤＭＡＣ１４６からのＳＲＡＭ＿Ａ２ライト信号及びメイン制御部１４５からＳＲＡＭ＿Ａ２リード信号が入力される。セレクタ１４７，１４８は上記信号にしたがってＳＲＡＭ＿Ａ１Ｉ／Ｆ，ＳＲＡＭ＿Ａ２Ｉ／Ｆを介してＳＲＡＭ＿Ａ１、Ａ１にデータが出力される。
【００５０】
前述したように、画像処理部１０７が扱う主走査サイズがＡ３サイズの場合は、内蔵されたＳＲＡＭはラインメモリとして機能するので、ＳＲＡＭ＿Ａ制御部１４０はＳＲＡＭ＿Ａ１,Ａ２をラインメモリとして制御する。他方、画像処理部１０７が扱う主走査サイズが広幅（Ａ０）サイズの場合は、ラインメモリは外付けのＤＤＲ３に持たせるので内蔵されたＳＲＡＭは外付けのＤＤＲ３へのリードアクセスの速度緩衝バッファとして機能する。メモリリードＤＭＡＣ１４６は、外付けのＤＤＲ３からＳＲＡＭ＿Ａ１,Ａ２の内蔵されたＳＲＡＭへのＤＭＡ転送を行い、このメモリリードＤＭＡＣ１４６の制御および、データ処理部１３１と内蔵されたＳＲＡＭ間のデータ転送をメイン制御部１４５が制御する。
【００５１】
図７は、メモリ制御部１３２内部のＳＲＡＭ＿Ｃ制御部１４２の構成を示すブロック図である。ＳＲＡＭ＿Ｃ制御部１４２は、メイン制御部１５０、メモリライトＤＭＡＣ１５１、セレクタ（ｓｅｌ）１５２，１５３を備える。
【００５２】
図７において、セレクタ１５２にはメモリライトＤＭＡＣ１５１からのＳＲＡＭ＿Ｃ１リード信号及びメイン制御部１４５からＳＲＡＭ＿Ｃ１ライト信号が入力される。セレクタ１５３にはメモリライトＤＭＡＣ１５１からのＳＲＡＭ＿Ｃ２リード信号及びメイン制御部１４５からＳＲＡＭ＿Ｃ２ライト信号が入力される。セレクタ１５２，１５３は上記信号にしたがってＳＲＡＭ＿Ｃ１Ｉ／Ｆ，ＳＲＡＭ＿Ｃ２Ｉ／Ｆを介してＳＲＡＭ＿Ｃ１，Ｃ１にデータが出力される。また、メイン制御部１５０は、ＳＲＡＭ＿Ａ１Ｉ／ＦにＳＲＡＭ＿Ａ１ライト信号、ＳＲＡＭ＿Ｂ１Ｉ／ＦにＳＲＡＭ＿Ｂ１ライト信号を出力する。ＳＲＡＭ＿Ｃ制御部１４２は、各Ｉ／Ｆに上記信号を出力することで各Ｉ／Ｆを介してＤＤＲ３、ＳＲＡＭ＿Ｃ１，Ｃ２、Ａ１，Ｂ１にデータを出力する。
【００５３】
ＳＲＡＭ＿Ｃ制御部１４２は、データ処理部１３１からのメモリライト／リード要求に対応して、ＳＲＡＭ＿Ｃ１,Ｃ２の内蔵されたＳＲＡＭもしくは外付けのＤＤＲ３へのライト／リードアクセス制御を行うブロックである。前述したように、画像処理部１０７が扱う主走査サイズがＡ３サイズの場合は、内蔵されたＳＲＡＭはラインメモリとして機能するので、ＳＲＡＭ＿Ｃ制御部１４２はＳＲＡＭ＿Ｃ１,Ｃ２をラインメモリとして制御する。画像処理部１０７が扱う主走査サイズが広幅（Ａ０）サイズの場合は、ラインメモリは外付けのＤＤＲ３に持たせるので内蔵されたＳＲＡＭは外付けのＤＤＲ３へのライトアクセスの速度緩衝バッファとして機能する。メモリライトＤＭＡＣ１５１は、ＳＲＡＭ＿Ｃ１,Ｃ２の内蔵されたＳＲＡＭから外付けのＤＤＲ３へのＤＭＡ転送を行い、このメモリライトＤＭＡＣ１５１の制御および、データ処理部１３１と内蔵されたＳＲＡＭ間のデータ転送をメイン制御部１５０が制御する。
【００５４】
図８−１，図８−２は、ＳＲＡＭ＿Ａ制御部１４０のメイン制御部１４５の動作を示すフローチャートである。なお、ＳＲＡＭ＿Ｂ制御部１４１の動作についてもこの制御と同様に行なう。図８−１において、まず、ステップＳ２１において、ＳＲＡＭリード要求の有無を判断（待機）する（ステップＳ２１−１）。ここでＳＲＡＭリード要求があった場合、ＳＲＡＭ＿Ａ１のリードを行なうともに（ステップＳ２１−２）、メモリリードＤＭＡＣ１４６を起動して転送元：領域［１−３］−２、転送先ＳＲＡＭ＿Ａ２を行なう（ステップＳ２１−３）。これらの処理について３５０８ワード分のＳＲＡＭ＿Ａ１のリード完了、及びＤＭＡ転送が完了するまで実行する（ステップＳ２１−４）。
【００５５】
なお、上記３５０８ワードについては、Ａ３（２９７ｍｍ、解像度６００ｄｐｉ）のときの換算で７０１６画素となり、１つのＳＲＡＭのワードサイズはその半分の３５０８ワードとなることを意味する。
【００５６】
続いて、ＳＲＡＭ＿Ａ１のリード完了、及びＤＭＡ転送が完了すると、ステップＳ２２において、次にＳＲＡＭ＿Ａ２のリード及びＤＭＡ転送（転送元：領域［１−３］−３、転送先ＳＲＡＭ＿Ａ１）を行なう（ステップＳ２２−１〜４）。続いて、ＳＲＡＭ＿Ａ２のリード完了、及びＤＭＡ転送が完了すると、ステップＳ２３において、次にＳＲＡＭ＿Ａ２のリード及びＤＭＡ転送（転送元：領域［１−３］−４、転送先ＳＲＡＭ＿Ａ２）を行なう（ステップＳ２３−１〜４）。
【００５７】
続いて、ＳＲＡＭ＿Ａ２のリード完了、及びＤＭＡ転送が完了すると、ステップＳ２４において、次にＳＲＡＭ＿Ａ２のリード及びＤＭＡ転送（転送元：領域［１−３］−５、転送先ＳＲＡＭ＿Ａ１）を行なう（ステップＳ２４−１〜４）。続いて、ＳＲＡＭ＿Ａ２のリード完了、及びＤＭＡ転送が完了すると、ステップＳ２５において、次にＳＲＡＭ＿Ａ１のリード及びＤＭＡ転送（転送元：領域［１−３］−６、転送先ＳＲＡＭ＿Ａ２）を行なう（ステップＳ２５−１〜４）。続いて、ＳＲＡＭ＿Ａ１のリード完了、及びＤＭＡ転送が完了すると、ステップＳ２６において、次にＳＲＡＭ＿Ａ２のリード及びＤＭＡ転送（転送元：領域［１−３］−１、転送先ＳＲＡＭ＿Ａ１）を行なう（ステップＳ２６−１〜４）。
【００５８】
このようにＳＲＡＭ＿Ａ制御部１４０のメイン制御部１４５は、ＤＤＲ３リード→ＳＲＡＭへのライト動作を順に実行する。
【００５９】
図９−１，図９−２は、ＳＲＡＭ＿Ｃ制御部１４２のメイン制御部１５０の動作を示すフローチャートである。図９−１において、まず、ＳＲＡＭライト要求の有無を判断（待機）する（ステップＳ３１）。ここでＳＲＡＭライト要求があると、次にＳＲＡＭ１の初回ライト（１ライン目入力）であるかを判断する（ステップＳ３２）。ステップＳ３２においてＳＲＡＭ１の初回ライト（１ライン目入力）である場合（判断Ｙｅｓ）、ステップＳ３４、Ｓ３７の処理を実行する。一方、ステップＳ３２においてＳＲＡＭ１の初回ライト（１ライン目入力）ではない場合（判断Ｎｏ）、さらにＳＲＡＭ２の初回ライト（２ライン目入力）であるかを判断する（ステップＳ３３）。ここでＳＲＡＭ２の初回ライト（２ライン目入力）である場合（判断Ｙｅｓ）、ステップＳ３５、Ｓ３７を実行する。一方、ステップＳ３３においてＳＲＡＭ２の初回ライト（２ライン目入力）ではない場合（判断Ｎｏ）、ステップＳ３６、Ｓ３７の処理を実行する。
【００６０】
ステップＳ３４ではＳＲＡＭ＿Ｃ１及びＳＲＡＭ＿Ａ１のライト処理を実行する。ステップＳ３５ではＳＲＡＭ＿Ｃ１及びＳＲＡＭ＿Ｂ１のライト処理を実行する。ステップＳ３６ではＳＲＡＭ＿Ｃ１のライト処理を実行する。ステップＳ３７ではメモリライトＤＭＡＣ１５１を起動し転送（転送元：ＳＲＡＭ＿Ｃ２、転送先：領域［１−３］−６）する。
【００６１】
ステップＳ３４、Ｓ３７を実行した後、３５０８ワード分のＳＲＡＭ＿Ｃ１のライト及び３５０８ワード分のＳＲＡＭ＿Ａ１のライトが完了したかを判断する（ステップＳ３８）。ステップＳ３５、Ｓ３７を実行した後、３５０８ワード分のＳＲＡＭ＿Ｃ１のライト及び３５０８ワード分のＳＲＡＭ＿Ｂ１のライト、かつＤＭＡ転送が完了したかを判断する（ステップＳ３９）。ステップＳ３６を実行した後、３５０８ワード分のＳＲＡＭ＿Ｃ１のライトかつＤＭＡ転送が完了したかを判断する（ステップＳ４０）。ステップＳ３８、Ｓ３９、Ｓ４０においてそれぞれの処理が完了した場合（判断Ｙｅｓ）、以下のステップＳ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５を順に実行する。
【００６２】
ステップＳ４１では、以下のステップＳ４１−１〜４を実行する。ＳＲＡＭライト要求の有無を判断（待機）する（ステップＳ４１−１）。次にＳＲＡＭライト要求があった場合、ＳＲＡＭ＿Ｃ２のライトを行なうともに（ステップＳ４１−２）、メモリライトＤＭＡＣ１５１を起動し転送（転送元：ＳＲＡＭ＿Ｃ１、転送先１−３］−１）を行なう（ステップＳ４１−３）。これらの処理について３５０８ワード分のＳＲＡＭ＿Ｃ２のライト完了、及びＤＭＡ転送が完了するまで実行する（ステップＳ４１−４）。
【００６３】
続いて、ステップＳ４２では、以下のステップＳ４２−１〜４を実行する。ＳＲＡＭライト要求の有無を判断（待機）する（ステップＳ４２−１）。次にＳＲＡＭライト要求があった場合、ＳＲＡＭ＿Ｃ１のライトを行なうともに（ステップＳ４２−２）、メモリライトＤＭＡＣ１５１を起動し転送（転送元：ＳＲＡＭ＿Ｃ２、転送先：領域［１−３］−２）を行なう（ステップＳ４２−３）。これらの処理について３５０８ワード分のＳＲＡＭ＿Ｃ１のライト完了、及びＤＭＡ転送が完了するまで実行する（ステップＳ４２−４）。
【００６４】
続いて、ステップＳ４３では、以下のステップＳ４３−１〜４を実行する。ＳＲＡＭライト要求の有無を判断（待機）する（ステップＳ４３−１）。次にＳＲＡＭライト要求があった場合、ＳＲＡＭ＿Ｃ２のライトを行なうともに（ステップＳ４３−２）、メモリライトＤＭＡＣ１５１を起動し転送（転送元：ＳＲＡＭ＿Ｃ１、転送先：領域［１−３］−３）を行なう（ステップＳ４３−３）。これらの処理について３５０８ワード分のＳＲＡＭ＿Ｃ２のライト完了、及びＤＭＡ転送が完了するまで実行する（ステップＳ４３−４）。
【００６５】
続いて、ステップＳ４４では、以下のステップＳ４４−１〜４を実行する。ＳＲＡＭライト要求の有無を判断（待機）する（ステップＳ４４−１）。次にＳＲＡＭライト要求があった場合、ＳＲＡＭ＿Ｃ１のライトを行なうともに（ステップＳ４４−２）、メモリライトＤＭＡＣ１５１を起動し転送（転送元：ＳＲＡＭ＿Ｃ２、転送先：領域［１−３］−４）を行なう（ステップＳ４４−３）。これらの処理について３５０８ワード分のＳＲＡＭ＿Ｃ１のライト完了、及びＤＭＡ転送が完了するまで実行する（ステップＳ４４−４）。
【００６６】
続いて、ステップＳ４５では、以下のステップＳ４５−１〜４を実行する。ＳＲＡＭライト要求の有無を判断（待機）する（ステップＳ４５−１）。次にＳＲＡＭライト要求があった場合、ＳＲＡＭ＿Ｃ２のライトを行なうとともに（ステップＳ４５−２）、メモリライトＤＭＡＣ１５１を起動し転送（転送元：ＳＲＡＭ＿Ｃ１、転送先：領域［１−３］−５）を行なう（ステップＳ４４−３）。これらの処理について３５０８ワード分のＳＲＡＭ＿Ｃ２のライト完了、及びＤＭＡ転送が完了するまで実行する（ステップＳ４５−４）。
【００６７】
以上説明した実施の形態によれば以下のような効果を奏する。この効果について図１０を参照して説明する。図１０（Ａ）はＡ３複写機としてとして機能させる場合、（Ｂ）は広幅複合機として機能させる場合の動作の概要について示している。上述したように、コントローラ画像処理部１０５は同一のＡＳＩＣで構成されている。このため、Ａ３複合機と、広幅複合機とで同一のＡＳＩＣを使用することを可能にしかつ、広幅（Ａ０）複合機の転送速度がＡ３複合機と同等の性能を有することができる。また、画像処理コア部２０１からのラインメモリのアクセス方法は、Ａ３複合機と広幅複合機のどちらも内蔵されたＳＲＡＭアクセスとなり、画像処理コア部２０１の回路を共通化できる。
【００６８】
また、Ａ３複写機ではラインメモリとして使用しているＳＲＡＭを、広幅複合機では２本に分割して、外付けのＤＤＲ３へのライトもしくはリードアクセス用トグルバッファとして使用する。このため、広幅（Ａ０）複合機の転送速度がＡ３複合機と同等の性能を有することができる。
【００６９】
また、画像処理コア部２０１とＳＲＡＭ制御部２０２とを分離させ、外付けＤＤＲ３へのアクセスの制御はＳＲＡＭ制御部２０２で実施する。このため、画像処理コア部２０１からのラインメモリのアクセス方法は、Ａ３複合機と広幅複合機のどちらも内蔵されたＳＲＡＭへのアクセスとなり、画像処理コア部２０１の回路を共通化できる。
【００７０】
したがって、Ａ３サイズなどの幅狭複合機とＡ０サイズなど広幅複合機のように、主走査サイズの異なる画像を処理する際に、同一のハードウェアを使用することが可能になるとともに、広幅複合機の転送速度が幅狭複合機と同等の性能を有することができる。
【００７１】
ところで、本実施の形態で実行されるプログラムは、ＲＯＭ１１３に予め組み込まれて提供するものとしているが、これに限定されるものではない。本実施の形態で実行されるプログラムを、コンピュータで読み取り可能な記録媒体に記録してコンピュータプログラムプロダクトとして提供してもよい。たとえば、インストール可能な形式または実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録して提供してもよい。
【００７２】
また、本実施の形態で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、本実施の形態で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成してもよい。
【００７３】
本実施の形態で実行されるプログラムは、上述した主走査サイズ認識部１２０ａ、データ処理部１３１，１３３，１３５、メモリ制御部１３２，１３４，１３６含むモジュール構成となっている。実際のハードウェアとしてはＣＰＵ１１１（プロセッサ）が上記記録媒体からプログラムを読み出して実行することにより上記各部がＲＡＭ１１４等の主記憶装置上にロードされる。そして、主走査サイズ認識部１２０ａ、データ処理部１３１，１３３，１３５、メモリ制御部１３２，１３４，１３６が主記憶装置上に生成されるようになっている。
【００７４】
なお、上述した実施の形態では、画像形成装置について例を挙げて説明したがこれに限らず他の装置であってもよい。
【符号の説明】
【００７５】
１００  画像形成装置
１０５  コントローラ画像処理部
１１１  ＣＰＵ
１１３  ＲＯＭ
１１４  ＲＡＭ
１２０  入力制御部
１２０ａ  主走査サイズ認識部
１２１  フィルタ処理部
１２２  変倍処理部
１２３  階調処理部
１２４  メモリアービター
１２５  ＤＤＲ３コントローラ
１３１，１３３，１３５  データ処理部
１３２，１３４，１３６  メモリ制御部
１４０  ＳＲＡＭ＿Ａ制御部
１４１  ＳＲＡＭ＿Ｂ制御部
１４２  ＳＲＡＭ＿Ｃ制御部
１４５  メイン制御部
１４６  メモリリードＤＭＡＣ
１５０  メイン制御部
１５１  メモリライトＤＭＡＣ
【先行技術文献】
【特許文献】
【００７６】
【特許文献１】特開２０１０−１４７８１５号公報
【図１】
2014179711.tif 000003
【図２】
2014179711.tif 000004
【図３】
2014179711.tif 000005
【図４−１】
2014179711.tif 000006
【図４−２】
2014179711.tif 000007
【図５−１】
2014179711.tif 000008
【図５−２】
2014179711.tif 000009
【図６】
2014179711.tif 000010
【図７】
2014179711.tif 000011
【図８−１】
2014179711.tif 000012
【図８−２】
2014179711.tif 000013
【図９−１】
2014179711.tif 000014
【図９−２】
2014179711.tif 000015
【図１０】
2014179711.tif 000016
【図１１】
2014179711.tif 000017