(57)【要約】【課題】オーバーヘッド電力を低減することが可能な半導体装置を提供する。【解決手段】電源電圧が供給されている第１の期間において、データを保持する機能を有する第１の回路と、前記第１の期間において、前記第１の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第２の期間において、前記第１の回路から退避させた前記データを保持する機能を有する第２の回路と、前記第２の期間において、前記第２の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第３の期間において、前記第２の回路から退避させた前記データを保持することができる機能を有する第３の回路と、を有する。前記第２の回路は、前記第３の回路に比較して前記データの書き込み時間が短い特性を有し、前記第３の回路は、前記第２の回路に比較して前記データを長期間保持することができる特性を有する。【選択図】図１
2014209726.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、
前記第１の回路は、電源電圧が供給されている第１の期間において、データを保持する機能を有し、
前記第２の回路は、前記第１の期間において、前記第１の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第２の期間において、前記第１の回路から退避させた前記データを保持する機能を有し、
前記第３の回路は、前記第２の期間において、前記第２の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第３の期間において、前記第２の回路から退避させた前記データを保持することができる機能を有し、
前記第２の回路は、前記第３の回路に比較して前記データの書き込み時間が短い特性を有し、
前記第３の回路は、前記第２の回路に比較して前記データを長期間保持することができる特性を有し、
前記第４の回路は、前記電源電圧が供給されている第４の期間において、前記第２の回路または前記第３の回路に保持された前記データを読み出す機能を有することを特徴とする半導体装置。
【請求項２】
第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、
前記第１の回路は、電源電圧が供給されている第１の期間において、データを保持する機能を有し、
前記第２の回路は、前記第１の期間において、前記第１の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第２の期間において、前記第１の回路から退避させた前記データを保持することができる機能を有し、
前記第３の回路は、前記第２の期間において、前記第２の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第３の期間において、前記第２の回路から退避させた前記データを保持することができる機能を有し、
前記第２の回路は、前記第３の回路に比較して前記データの書き込み時間が短い特性を有し、
前記第３の回路は、前記第２の回路に比較して前記データを長期間保持することができる特性を有し、
前記第２の期間よりも前記電源電圧の供給が停止されている期間が短い場合は、前記電源電圧が供給されている第４の期間において前記第４の回路を介して前記第２の回路から前記第１の回路に前記データを復帰させ、
前記第２の期間よりも前記電源電圧の供給が停止されている期間が長い場合は、前記電源電圧が供給されている前記第４の期間において第４の回路を介して前記第３の回路から前記第１の回路に前記データを復帰させることを特徴とする半導体装置。
【請求項３】
第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有する半導体装置であって、
前記第１乃至前記第３の回路は、データを保持することができる機能を有し、
前記第２の回路および前記第３の回路は、電源電圧の供給なしに、データを保持することができる機能を有し、
前記第２の回路は、前記第１の回路からデータを退避させ、当該データを保持することができる機能を有し、
前記第３の回路は、前記第２の回路からデータを退避させ、当該データを保持することができる機能を有し、
前記第４の回路は、前記第２の回路または前記第３の回路に保持されているデータを前記第１の回路へ読み出すことができる機能を有し、
前記第２の回路は、前記第３の回路に比較して前記データの書き込み時間が短い特性を有し、
前記第３の回路は、前記第２の回路に比較して前記データを長期間保持することができる特性を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３の何れか１項において、
前記第２の回路は、結晶性を有するシリコンをチャネル形成領域に含む第１のトランジスタと、前記第１のトランジスタを介して前記データに応じた電荷が充放電される第１の容量素子と、を有し、
前記第３の回路は、酸化物半導体をチャネル形成領域に含む第２のトランジスタと、前記第２のトランジスタを介して前記第１の容量素子に保持された電荷に応じた電荷が充放電される第２の容量素子と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する発明の一は、物、方法、または製造方法に関する。または、本明細書に開示する発明の一は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。または、本明細書に開示する発明の一は、半導体装置、半導体装置の駆動方法、または半導体装置の作製方法に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等の信号処理回路は、動作速度や集積度を向上させるために半導体素子の微細化が進められており、チャネル長が３０ｎｍ程度のトランジスタが製造されるに至っている。一方で、ＣＰＵは、半導体素子が微細化されることにより、トランジスタのリーク電流に起因する消費電力（リーク電力）が増加している。具体的に、従来では、ＣＰＵにおける消費電力のほとんどが演算時の消費電力（動作電力）であったが、近年ではＣＰＵにおける消費電力の１割以上をリーク電力が占めるようになった。
【０００３】
近年のプロセッサは、計算性能や効率向上のため、ＣＰＵコアの数の増加が顕著である。しかしながら、マルチコアシステムやメニーコアシステムにおいて、上記のようにリーク電力が増加すると、使用していないＣＰＵコアにおいても電力を消費してしまい、電力効率の良いシステムを構築することが難しかった。使用していないＣＰＵコアの電力消費を低減させるために、ステートリテンションレジスタを利用して電源の供給を停止する手法（パワーゲーティング、あるいはノーマリオフコンピューティング）が提案されている。特に、不揮発性のステートリテンションレジスタを組み合わせた技術が注目されている（非特許文献１）。
【０００４】
ノーマリオフコンピュータにおいては、短い期間内に電源の供給の停止が行われるので、ステートリテンションレジスタに用いる記憶素子には、動作の高速性等が要求される。例えば、フラッシュメモリは不揮発性のメモリであるが、上記高速性を満たすことができず、また、データの書き換え回数が、ステートリテンションレジスタとして用いるのには不十分であった。
【０００５】
そこで、揮発性の記憶素子に対し、フラッシュメモリよりも高速動作が可能で、なおかつ書き換え回数が多い不揮発性の記憶素子を付加した構成の記憶装置が提案されている（特許文献１）。
【０００６】
特許文献１には、インバータを用いた揮発性のデータ保持回路と、強誘電体コンデンサとを有し、データを強誘電体コンデンサに記憶させることで電源が遮断されてもデータを保持することができる電子回路について開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１５２５０６号公報
【非特許文献】
【０００８】
【非特許文献１】安藤功兒、「不揮発性磁気メモリ」、２００２年３月１４日、ＦＥＤ  Ｒｅｖｉｅｗ、  ｖｏｌ．１，  Ｎｏ．１４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ノーマリオフコンピュータにおいては、パワーゲーティング時における、データの退避及び復帰により消費される電力を含むオーバーヘッド電力と、電源の供給の停止により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：Ｂｒｅａｋ  Ｅｖｅｎ  Ｔｉｍｅ）が長い場合、電源の供給を停止する期間が短いと却ってＣＰＵの消費電力が増えやすいという問題がある。このため、従来よりもより積極的に低消費電力化を図るためには、データの退避及び復帰により消費される電力を従来よりもさらに低減させることが重要となる。なお、オーバーヘッド電力とは、何らかの処理を進める際に、間接的・付加的に必要となる処理に伴う電力のことを言う。
【００１０】
また、ノーマリオフコンピュータにおいては、パワーゲーティング時における、データの退避及び復帰に要する時間を含むオーバーヘッド時間が短くなければ、ＣＰＵが処理を行っていない時間内に電源の供給の停止を行うことが難しい。オーバーヘッド時間が短いほど、なおかつ上述したＢＥＴが短いほど、ＣＰＵが処理を行っていないわずかな時間内でも、電源の供給の停止を行うことができ、時間的に粒度の細かいパワーゲーティングを行うことができる。なお、オーバーヘッド時間とは、何らかの処理を進める際に、間接的・付加的に必要となる処理に伴う時間のことを言う。
【００１１】
上述したような技術的背景のもと、本発明の一態様は、オーバーヘッド電力を低減することが可能な半導体装置の提供を、課題の一つとする。または、本発明の一態様は、オーバーヘッド時間を短くすることが可能な半導体装置の提供を、課題の一つとする。または、本発明の一態様は、上記半導体装置を用いることで低消費電力化を実現することが可能な装置の提供を、課題の一つとする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、上記課題の少なくとも一つを解決するため、以下の構成を用いる。すなわち、本発明の一態様に係る半導体装置は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有する。前記第１の回路は、電源電圧が供給されている第１の期間において、データを保持する機能を有する。前記第２の回路は、前記第１の期間において、前記第１の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第２の期間において、前記第１の回路から退避させた前記データを保持する機能を有する。前記第３の回路は、前記第２の期間において、前記第２の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第３の期間において、前記第２の回路から退避させた前記データを保持することができる機能を有する。また、前記第２の回路は、前記第３の回路に比較して前記データの書き込み時間が短い特性を有する。また、前記第３の回路は、前記第２の回路に比較して前記データを長期間保持することができる特性を有する。また、前記第４の回路は、前記電源電圧が供給されている第４の期間において、前記第２の回路または前記第３の回路に保持された前記データを読み出す機能を有する。
【００１３】
または、本発明の一態様に係る半導体装置は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有する。前記第１の回路は、電源電圧が供給されている第１の期間において、データを保持する機能を有する。前記第２の回路は、前記第１の期間において、前記第１の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第２の期間において、前記第１の回路から退避させた前記データを保持する機能を有する。前記第３の回路は、前記第２の期間において、前記第２の回路に保持されている前記データを退避させ、前記電源電圧の供給が停止されている第３の期間において、前記第２の回路から退避させた前記データを保持することができる機能を有する。また、前記第２の回路は、前記第３の回路に比較して前記データの書き込み時間が短い特性を有する。また、前記第３の回路は、前記第２の回路に比較して前記データを長期間保持することができる特性を有する。また、前記第２の期間よりも前記電源電圧の供給が停止されている期間が短い場合は、前記電源電圧が供給されている第４の期間において前記第４の回路を介して前記第２の回路から前記第１の回路に前記データを復帰させ、前記第２の期間よりも前記電源電圧の供給が停止されている期間が長い場合は、前記電源電圧が供給されている前記第４の期間において第４の回路を介して前記第３の回路から前記第１の回路に前記データを復帰させる。
【００１４】
また、本発明の一態様において、前記第２の回路は、結晶性を有するシリコンをチャネル形成領域に含む第１のトランジスタと、前記第１のトランジスタを介して前記データに応じた電荷が充放電される第１の容量素子と、を有する。また、前記第３の回路は、酸化物半導体をチャネル形成領域に含む第２のトランジスタと、前記第２のトランジスタを介して前記第１の容量素子に保持された電荷に応じた電荷が充放電される第２の容量素子と、を有する。
【００１５】
なお、トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソースと呼ばれ、高い電位が与えられる電極がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレインと呼ばれ、高い電位が与えられる電極がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。したがって、本明細書中では、ソースとドレインは特に特定せず、第１の電極（または第１端子）、第２の電極（または第２端子）と記述することがある。例えば、第１の電極がソースである場合には、第２の電極はドレインを指し、逆に第１の電極がドレインである場合には、第２の電極はソースを指すものとする。
【００１６】
また、本明細書において、「ＡとＢとが接続されている」と記載する場合は、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）と、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）を共に含むものとする。また、「電気的に接続されている」とは、電流、電圧または電位が供給可能、または伝送可能な状態であると見なすこともできる。したがって、電流、電圧または電位が供給可能、または伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続されている状態も、その範疇に含む。
【００１７】
また、本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。例えば、「第１のトランジスタ」と本明細書で記載していても、他の構成要素と混同を生じない範囲において「第２のトランジスタ」、「第３のトランジスタ」等と読み替えることが可能である。
【発明の効果】
【００１８】
本発明の一態様により、オーバーヘッド電力を低減することが可能な半導体装置を提供できる。または、本発明の一態様により、オーバーヘッド時間を短くすることが可能な半導体装置を提供できる。または、本発明の一態様により、上記半導体装置を用いることで低消費電力化を実現することが可能な装置を提供できる。
【図面の簡単な説明】
【００１９】
【図１】半導体装置の構成を示す図。
【図２】半導体装置の構成を示す図。
【図３】半導体装置の構成を示す図。
【図４】半導体装置の動作を示すタイミングチャート。
【図５】半導体装置の動作を示すタイミングチャート。
【図６】半導体装置の構成を示す図。
【図７】半導体装置の構成を示す図。
【図８】チップとモジュールの構成を示す図。
【図９】半導体装置の断面構造を示す図。
【発明を実施するための形態】
【００２０】
本発明の一態様に係る実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の一態様において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２１】
また、本発明の一態様の課題は上掲の課題に限定されるものではなく、後述する実施の形態に記載された内容から読み取られる課題も、本発明の一態様の課題となりうる。また、本発明の一態様は、少なくとも一つの課題を解決できればよい。
【００２２】
また、本発明の一態様について、上掲以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【００２３】
また、以下に説明する実施の形態それぞれにおいて、特に断りがない限り、本明細書に記載されている他の実施形態と適宜組み合わせて実施することが可能である。
【００２４】
（実施の形態１）
本発明の一態様に係る半導体装置の構成例を、図１に示す。図１に示す半導体装置１０は、第１の記憶回路１１（第１の回路）と、第２の記憶回路１２（第２の回路）と、第３の記憶回路１３（第３の回路）と、読み出し回路１４（第４の回路）と、を有する。
【００２５】
また、半導体装置１０には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、本発明の一態様に係る半導体装置の構成例について説明するものとする。
【００２６】
第１の記憶回路１１は、半導体装置１０に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置１０に電源電圧が供給されている期間において、第１の記憶回路１１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路１１は、半導体装置１０に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路１１は、揮発性の記憶回路と呼ぶことができる。
【００２７】
第２の記憶回路１２は、半導体装置１０に電源電圧が供給されている期間において、第１の記憶回路１１に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的な構成の一例として、第２の記憶回路１２は、容量素子と、前記容量素子における電荷の供給、保持、または放出を制御するトランジスタとを、少なくとも有する。そして、第１の記憶回路１１に保持されているデータに対応した電位に従って、導通状態にある前記トランジスタを介して前記容量素子に電荷が供給されることで、第１の記憶回路１１に保持されているデータは第２の記憶回路１２に退避される。
【００２８】
また、第２の記憶回路１２は、半導体装置１０に電源電圧が供給されていない期間において、退避させたデータを保持する機能を有する。具体的には、第２の記憶回路１２が有するトランジスタを非導通状態にし、容量素子における電荷が保持されることで、退避させたデータが保持される。
【００２９】
ここで、半導体装置１０に電源電圧が供給されていない期間内に、第２の記憶回路１２においてデータが保持される期間は、主に第２の記憶回路１２が有するトランジスタのオフ電流と、容量素子が有する容量値とによって定まる。第２の記憶回路１２では、トランジスタを非導通状態にすることで、半導体装置１０に電源電圧が供給されていない期間であっても、トランジスタのオフ電流と、容量素子が有する容量値とによって定まる期間において、データを保持することができる。
【００３０】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０Ｖ以下であるときに、ソースとドレインの間に流れる電流のことを意味する。または、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０Ｖ以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【００３１】
第３の記憶回路１３は、半導体装置１０に電源電圧が供給されてない期間において、第２の記憶回路１２に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的な構成の一例として、第３の記憶回路１３は、容量素子と、この容量素子における電荷の供給、保持、または放出を制御するトランジスタとを、少なくとも有する。そして、第２の記憶回路１２に保持されているデータに対応した電位に従って、前記トランジスタを介して前記容量素子に電荷が充放電（充電または放電）されることで、第２の記憶回路１２に保持されているデータは第３の記憶回路１３に退避される。
【００３２】
ここで、本発明の一態様においては、第２の記憶回路１２は、第３の記憶回路１３に比較してデータの読み込み時間が短い特性を有することが好ましい。このような構成を実現するための具体例としては、第２の記憶回路１２がトランジスタを有し、第３の記憶回路１３もトランジスタを有する場合において、第２の記憶回路１２の有するトランジスタは、第３の記憶回路１３の有するトランジスタに比較して電界効果移動度が大きい特性を有していればよい。そして、これらのトランジスタの具体例としては、第２の記憶回路１２の有するトランジスタとして、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むトランジスタを用い、第３の記憶回路１３の有するトランジスタとして、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用いることができる。
【００３３】
また、第２の記憶回路１２が第３の記憶回路１３に比較してデータの読み込み時間が短い特性を有する構成を実現するための他の具体例として、第２の記憶回路１２が容量素子を有し、第３の記憶回路１３も容量素子を有する場合において、第２の記憶回路１２の有する容量素子の容量値が、第３の記憶回路１３の有する容量素子の容量値に比較して小さい構成を採用することもできる。
【００３４】
これらのような構成を採用することで、半導体装置１０に電源電圧が供給されている期間において、第２の記憶回路１２は、第１の記憶回路１１に保持されているデータを高速で読み込むことができるため、オーバーヘッド電力の削減を図ることが容易となる。
【００３５】
このように、結晶性を有するシリコンをチャネル形成領域に含むトランジスタを第２の記憶回路１２に用いることで、第１の記憶回路１１に保持されているデータを高速で読み込むことに寄与するが、一方で、結晶性を有するシリコンをチャネル形成領域に含むトランジスタは、オフ電流が比較的大きい。したがって、第１の記憶回路１１に保持されたデータの退避を第２の記憶回路１２のみで行おうとした場合、長期間のデータ保持ができないため、半導体装置１０を有する半導体装置の休止時間が長時間に亘る場合であっても、第２の記憶回路１２の保持時間が律速となってしまい、第１の記憶回路１１に対する電源供給が停止されている期間を長く設定することができない。
【００３６】
そこで、本発明の一態様に係る半導体装置１０においては、第２の記憶回路１２に加えて、第３の記憶回路１３を一体として有する。そして、第３の記憶回路１３は、第２の記憶回路１２に比較して長期間のデータ保持が可能である特性を有することが好ましい。このような構成を実現するための具体例としては、第２の記憶回路１２がトランジスタを有し、第３の記憶回路１３もトランジスタを有する場合において、第２の記憶回路１２の有するトランジスタは、第３の記憶回路１３の有するトランジスタに比較してオフ電流が十分に小さい特性を有していればよい。そして、これらのトランジスタの具体例としては、第２の記憶回路１２の有するトランジスタとして、結晶性を有するシリコンをチャネル形成領域に含むトランジスタを用い、第３の記憶回路１３の有するトランジスタとして、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用いることができる。
【００３７】
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流が著しく小さいので、第３の記憶回路１３に用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する酸化物半導体が挙げられる。このような酸化物半導体を有するトランジスタは、結晶性を有するシリコンをチャネル形成領域に含むトランジスタと比較して、オフ電流を極めて小さくすることができる。このため、第３の記憶回路１３の有するトランジスタとして、酸化物半導体をチャネル形成領域に含むトランジスタを用いた場合、第３の記憶回路１３が有する容量素子に保持されている電荷がリークするのを抑制できる。そして、半導体装置１０に電源電圧が供給されてない期間において、第３の記憶回路１３は、第２の記憶回路１２よりも退避させたデータを長期間保持することができる。
【００３８】
また、第３の記憶回路１３の有する容量素子は、第２の記憶回路１２の有する容量素子に比べて、容量値が大きいことが好ましい。第３の記憶回路１３が有する容量素子の容量値が、第２の記憶回路１２が有する容量素子の容量値に比べて大きいことで、半導体装置１０に電源電圧が供給されてない期間において、第３の記憶回路１３は第２の記憶回路１２よりも長く、退避させたデータを保持することができる。
【００３９】
また、読み出し回路１４は、電源電圧が半導体装置１０に供給されている期間において、第２の記憶回路１２または第３の記憶回路１３に保持されたデータを読み出す機能を有する。
【００４０】
このように、本発明の一態様に係る半導体装置は、電源電圧が半導体装置１０に供給されている期間内に第１の記憶回路１１からデータを退避させる必要がある第２の記憶回路１２として、高速でのデータの読み込みが可能な構成を採用するとともに、長期間のデータ保持が必要となる際に対応できるようにするため、電源電圧の供給が停止されている期間（電源電圧が供給されない期間）において、第２の記憶回路１２からデータを退避させることが可能な第３の記憶回路１３として、データを長期間保持することができる機能を有する構成を採用している。このような構成を採用することにより、電源電圧が半導体装置１０に供給されている期間内に行われるデータの退避時間を必要最小限にするとともに、長期間のデータ保持が必要な際には、電源電圧の供給が停止する前ではなく、電源電圧の供給が停止されている期間内にデータを退避させることができるので、長期間のデータ退避を可能にしつつ、オーバーヘッド電力を必要最小限に小さくすることができる。また、本発明の一態様に係る半導体装置を用いた装置は、時間的に粒度の細かいパワーゲーティングを行うことができるため、得られる低消費電力化の効果も大きくなる。
【００４１】
（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に係る半導体装置１０の具体的な構成の一例について、図２を用いながら説明する。図２に示す半導体装置１０は、第２の記憶回路１２がトランジスタ２１２と容量素子２１９とを有する。また、図２に示す半導体装置１０は、第３の記憶回路１３がトランジスタ２１３と、トランジスタ２１５と、容量素子２２０とを有する。また、図２に示す半導体装置１０は、読み出し回路１４がトランジスタ２１０と、トランジスタ２１８と、トランジスタ２０９と、トランジスタ２１７と、を有する。なお、図２では、トランジスタ２０９、トランジスタ２１０、トランジスタ２１２、トランジスタ２１３、及びトランジスタ２１５がｎチャネル型のトランジスタであり、トランジスタ２１７及びトランジスタ２１８がｐチャネル型のトランジスタである場合を例示している。
【００４２】
トランジスタ２１２は、第１の記憶回路１１に保持されているデータに応じた電荷を、容量素子２１９に充放電する機能を有する。トランジスタ２１２は、第１の記憶回路１１に保持されているデータに応じた電荷を容量素子２１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ２１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
【００４３】
トランジスタ２１３は、容量素子２１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ２１５は、トランジスタ２１３が導通状態であるときに、配線２４４の電位に応じた電荷を容量素子２２０に充放電する機能を有する。トランジスタ２１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ２１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
【００４４】
各素子の接続関係を具体的に説明すると、トランジスタ２１２のソース及びドレインの一方は、第１の記憶回路１１に接続されている。トランジスタ２１２のソース及びドレインの他方は、容量素子２１９の一方の電極、トランジスタ２１３のゲート、及びトランジスタ２１８のゲートに接続されている。容量素子２１９の他方の電極は、配線２４２に接続されている。トランジスタ２１３のソース及びドレインの一方は、配線２４４に接続されている。トランジスタ２１３のソース及びドレインの他方は、トランジスタ２１５のソース及びドレインの一方に接続されている。トランジスタ２１５のソース及びドレインの他方は、容量素子２２０の一方の電極、及びトランジスタ２１０のゲートに接続されている。容量素子２２０の他方の電極は、配線２４３に接続されている。トランジスタ２１０のソース及びドレインの一方は、配線２４１に接続されている。トランジスタ２１０のソース及びドレインの他方は、トランジスタ２１８のソース及びドレインの一方に接続されている。トランジスタ２１８のソース及びドレインの他方は、トランジスタ２０９のソース及びドレインの一方に接続されている。トランジスタ２０９のソース及びドレインの他方は、トランジスタ２１７のソース及びドレインの一方、及び第１の記憶回路１１に接続されている。トランジスタ２１７のソース及びドレインの他方は、配線２４０に接続されている。また、図２においては、トランジスタ２０９のゲートは、トランジスタ２１７のゲートと接続されているが、トランジスタ２０９のゲートは、必ずしもトランジスタ２１７のゲートと接続されていなくてもよい。
【００４５】
なお、図２では、第３の記憶回路１３と読み出し回路１４とが接続されているとともに、第２の記憶回路１２と読み出し回路１４とが接続されている場合を例示しているが、本発明の一態様はこの構成に必ずしも限定されない。すなわち、読み出し回路１４は、少なくとも第３の記憶回路１３と接続されていれば、第２の記憶回路１２とは必ずしも接続されていなくてもよい。ただし、読み出し回路１４が第２の記憶回路１２と接続されている構成の方が、第２の記憶回路１２に保持されているデータを読み出し回路１４により読み出して第１の記憶回路１１に当該データを供給することが可能となるので、時間的に粒度の細かいパワーゲーティングを行うためには好ましい。
【００４６】
（実施の形態３）
本実施の形態では、実施の形態１、２で説明した半導体装置１０に関し、さらに具体的な構成の一例について図３を用いながら説明する。
【００４７】
図３は、半導体装置１０の回路図の一例である。
【００４８】
半導体装置１０は、第１の記憶回路１１と、第２の記憶回路１２と、第３の記憶回路１３と、読み出し回路１４とを有する。第１の記憶回路１１は、ローレベルの電位Ｖ１とハイレベルの電位Ｖ２との電位差が、電源電圧として供給される期間において、データを保持する機能を有する。
【００４９】
第１の記憶回路１１は、トランスミッションゲート２０３、トランスミッションゲート２０４、インバータ２０５乃至インバータ２０７、及びＮＡＮＤ２０８を有する。なお、第１の記憶回路１１は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【００５０】
また、第１の記憶回路１１の動作周波数（データ遅延時間の逆数に相当）は、トランスミッションゲート２０３、トランスミッションゲート２０４、インバータ２０５乃至インバータ２０７、及びＮＡＮＤゲート２０８を構成する素子の電気特性に依存する。したがって、第１の記憶回路１１を通常の動作期間（すなわち、パワーゲーティングを行わない期間）において高い周波数で動作させるようにするためには、トランスミッションゲート２０３、トランスミッションゲート２０４、インバータ２０５乃至インバータ２０７、及びＮＡＮＤゲート２０８を構成する素子として、結晶性を有するシリコン（好ましくは、多結晶シリコン、さらに好ましくは、単結晶シリコン）をチャネル形成領域に含むトランジスタを用いることが好ましい。換言すれば、トランスミッションゲート２０３、トランスミッションゲート２０４、インバータ２０５乃至インバータ２０７、及びＮＡＮＤゲート２０８を構成する素子の全てにおいて、非晶質シリコン、または酸化物半導体をチャネル形成領域に含むトランジスタを用いないことが好ましい。また、この場合、半導体装置１０は、第２の記憶回路１２や第３の記憶回路１３を有さず、第１の記憶回路１１のみで構成されている半導体装置の動作周波数と比較して遜色ない周波数（例えば、０．５倍以上１．０倍以下の周波数）で動作させることができる。
【００５１】
トランスミッションゲート２０３は、信号ＣＬＫに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート２０３は、信号ＣＬＫの電位がローレベルのときに、データを含む信号Ｄをインバータ２０５の入力端子に供給する機能を有する。また、トランスミッションゲート２０３は、信号ＣＬＫの電位がハイレベルのときにハイインピーダンスとなり、インバータ２０５の入力端子への、信号Ｄの供給を停止する機能を有する。
【００５２】
インバータ２０５は、信号ＲＥに従って信号の出力の有無が選択される。具体的に、インバータ２０５は、信号ＲＥの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子に、供給する機能を有する。また、インバータ２０５は、信号ＲＥの電位がローレベルのときにハイインピーダンスとなり、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子への、信号の供給を停止する機能を有する。
【００５３】
インバータ２０６は、信号ＣＬＫに従って信号の出力の有無が選択される。具体的に、インバータ２０６は、信号ＣＬＫの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、インバータ２０５の入力端子に供給する機能を有する。また、インバータ２０６は、信号ＣＬＫの電位がローレベルのときにハイインピーダンスとなり、インバータ２０５の入力端子への、信号の供給を停止する機能を有する。
【００５４】
トランスミッションゲート２０４は、信号ＣＬＫに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート２０４は、信号ＣＬＫの電位がハイレベルのときに、入力端子に供給された信号をインバータ２０７の入力端子に供給する機能を有する。また、トランスミッションゲート２０４は、信号ＣＬＫの電位がローレベルのときにハイインピーダンスとなり、インバータ２０７の入力端子への、信号の供給を停止する機能を有する。
【００５５】
インバータ２０７は、入力端子に供給された電位の極性を反転させることで得られる信号Ｑを、ＮＡＮＤゲート２０８の第１入力端子に供給する機能を有する。
【００５６】
ＮＡＮＤゲート２０８は２入力のＮＡＮＤゲートであり、信号ＣＬＫに従って信号の出力の有無が選択される。また、ＮＡＮＤゲート２０８は、第２入力端子に信号ＲＥが供給される。具体的に、ＮＡＮＤゲート２０８は、信号ＣＬＫの電位がローレベルのとき、第１入力端子及び第２入力端子に入力された信号に従って、インバータ２０７の入力端子に信号を供給する機能を有する。また、ＮＡＮＤゲート２０８は、信号ＣＬＫの電位がハイレベルのとき、ハイインピーダンスとなり、第１入力端子及び第２入力端子に入力される信号に関わらず、信号の出力を停止する機能を有する。
【００５７】
また、第２の記憶回路１２は、ｎチャネル型のトランジスタ２１２及び容量素子２１９を有する。第３の記憶回路１３は、ｎチャネル型のトランジスタ２１３乃至トランジスタ２１５と、容量素子２２０とを有する。読み出し回路１４は、ｎチャネル型のトランジスタ２０９乃至トランジスタ２１１と、ｐチャネル型のトランジスタ２１６乃至トランジスタ２１８とを有する。なお、第２の記憶回路１２、第３の記憶回路１３、読み出し回路１４は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。なお、読み出し回路１４においてデータを高速に読み出すことができるようにするため、ｎチャネル型のトランジスタ２０９乃至トランジスタ２１１と、ｐチャネル型のトランジスタ２１６乃至トランジスタ２１８は、結晶性を有するシリコン（好ましくは、多結晶シリコン、より好ましくは、単結晶シリコン）をチャネル形成領域に含むことが好ましい。
【００５８】
トランジスタ２１６、トランジスタ２１７、トランジスタ２０９、トランジスタ２１８、トランジスタ２１０、及びトランジスタ２１１は、電位Ｖ２が与えられる配線２４０と、電位Ｖ１が与えられる配線２４１との間において、順に直列に接続されている。具体的に、トランジスタ２１６のソース及びドレインは、一方が配線２４０に、他方がトランジスタ２１７のソース及びドレインの一方に接続されている。トランジスタ２１７のソース及びドレインの他方は、トランジスタ２０９のソース及びドレインの一方に接続されている。トランジスタ２０９のソース及びドレインの他方は、トランジスタ２１８のソース及びドレインの一方に接続されている。トランジスタ２１８のソース及びドレインの他方は、トランジスタ２１０のソース及びドレインの一方に接続されている。トランジスタ２１０のソース及びドレインの他方は、トランジスタ２１１のソース及びドレインの一方に接続されている。トランジスタ２１１のソース及びドレインの他方は、配線２４１に接続されている。
【００５９】
トランジスタ２１６のゲート及びトランジスタ２１２のゲートには信号ＲＥが供給され、トランジスタ２１１のゲートには信号ＲＥの電位の極性を反転させることで得られる信号ＲＥｂが供給される。また、トランジスタ２１７のゲートと、トランジスタ２０９のゲートには、信号ＣＬＫが供給される。トランジスタ２１５のゲートには、信号ＯＳ＿Ｇが供給される。
【００６０】
また、トランジスタ２１８のゲートは、トランジスタ２１２のソース及びドレインの一方と、トランジスタ２１３のゲートと、容量素子２１９の一方の電極とに接続されている。容量素子２１９の他方の電極は、電位Ｖ１が与えられる配線２４２に接続されている。
【００６１】
また、トランジスタ２１０のゲートは、トランジスタ２１５のソース及びドレインの一方と、容量素子２２０の一方の電極に接続されている。容量素子２２０の他方の電極は、電位Ｖ１が与えられる配線２４３に接続されている。
【００６２】
なお、配線２４０と、配線２４４とは、接続されていても良い。また、配線２４１と、配線２４２と、配線２４３とは、接続されていても良い。
【００６３】
トランジスタ２１３のソース及びドレインの一方は、電位Ｖ２の与えられる配線２４４と、トランジスタ２１４のソース及びドレインの一方と、トランジスタ２１４のゲートとに、接続されている。トランジスタ２１３のソース及びドレインの他方は、トランジスタ２１５のソース及びドレインの他方と、トランジスタ２１４のソース及びドレインの他方とに、接続されている。
【００６４】
そして、第１の記憶回路１１が有する、インバータ２０５の出力端子、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子は、読み出し回路１４が有する、トランジスタ２１７のソース及びドレインの他方と、トランジスタ２０９のソース及びドレインの一方とに、接続されている。
【００６５】
また、第１の記憶回路１１が有する、トランスミッションゲート２０４の出力端子、インバータ２０７の入力端子、及びＮＡＮＤ２０８の出力端子は、第２の記憶回路１２が有するトランジスタ２１２のソース及びドレインの他方に、接続されている。
【００６６】
そして、本発明の一態様においては、トランジスタ２１５としてオフ電流が著しく小さいトランジスタを採用することで、容量素子２２０からリークする電荷の量を小さく抑えることができるため、第３の記憶回路１３においてデータが保持される期間を長く確保することができる。具体的には、トランジスタ２１５として、酸化物半導体（好ましくは、高純度真性または実質的に高純度真性の酸化物半導体）をチャネル形成領域に含むトランジスタを採用することが望ましい。
【００６７】
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体をチャネル形成領域に含むトランジスタは、シリコンをチャネル形成領域に含むトランジスタよりもオフ電流が著しく小さいため、トランジスタ２１５に用いるのに適している。特に、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。このため、高純度真性または実質的に高純度真性の酸化物半導体をチャネル形成領域に含むトランジスタは、オフ電流が著しく小さく、かつ、信頼性も高い。具体的には、高純度真性または実質的に高純度真性の酸化物半導体をチャネル形成領域に含むトランジスタのオフ電流の値（チャネル幅で規格化したオフ電流の値）は、１００ｚＡ／μｍ（ｚ：１０−２１を表すＳＩ接頭辞）以下（好ましくは、１００ｙＡ／μｍ（ｙ：１０−２４を表すＳＩ接頭辞）以下）とすることができる。
【００６８】
（実施の形態４）
本実施の形態では、図４に示すタイミングチャートを例に挙げて、図３に示す半導体装置１０の動作例について説明する。図４には、信号（ＲＥ、ＣＬＫ、ＯＳ＿Ｇ）の波形、および配線２４０、配線２４４、ノード（Ｎｏｄｅ１、Ｎｏｄｅ２、Ｎｏｄｅ３）の電位の変化を示す。
【００６９】
まず、期間Ｔ１乃至期間Ｔ３において、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として半導体装置１０に与えられている。よって、配線２４１乃至配線２４３には電位Ｖ１が、配線２４０及び配線２４４には電位Ｖ２が、与えられる。
【００７０】
そして、期間Ｔ１では、信号ＲＥの電位がハイレベル、信号ＯＳ＿Ｇの電位がハイレベルであり、信号ＣＬＫの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。このため、トランジスタ２１２のソース及びドレインの他方と、容量素子２１９の一方の電極とに接続されたノード（Ｎｏｄｅ３）には、第１の記憶回路１１に書き込まれたデータに対応した電位が与えられる。また、トランジスタ２１５のソース及びドレインの他方と、容量素子２２０の一方の電極とに接続されたノード（Ｎｏｄｅ２）には、配線２４４からハイレベルの電位が与えられる。このように、本実施の形態においては、期間Ｔ１においてノード（Ｎｏｄｅ２）にハイレベルの電位が与えられ、容量素子２２０が充電されていることが特徴の一つである。
【００７１】
次いで、期間Ｔ２では、信号ＲＥの電位はハイレベルのままであるが、信号ＯＳ＿Ｇの電位がローレベル、信号ＣＬＫの電位はハイレベルとなる。よって、トランスミッションゲート２０３はハイインピーダンスの状態となり、信号Ｄの半導体装置１０への供給が停止されるため、第１の記憶回路１１には、期間Ｔ１の最後に書き込まれたデータが保持される。そのため、Ｎｏｄｅ３には、第１の記憶回路１１に保持されているデータに対応した電位が与えられる。また、トランジスタ２１５が非導通状態になることで、Ｎｏｄｅ２には、ハイレベルの電位が容量素子２２０によって保持される。
【００７２】
次いで、期間Ｔ３では、信号ＲＥの電位がハイレベルからローレベルに変化する。そして、信号ＯＳ＿Ｇの電位はローレベル、信号ＣＬＫの電位はハイレベルを維持する。よって、トランジスタ２１２は非導通状態になるため、期間Ｔ３では、Ｎｏｄｅ３には、期間Ｔ２において与えられた電位が保持される。図４に示すタイミングチャートでは、Ｎｏｄｅ３においてハイレベルの電位が保持されている場合を例示している。また、オフ電流の著しく小さいトランジスタ２１５が非導通状態になることで、Ｎｏｄｅ２にはハイレベルの電位が保持される。
【００７３】
期間Ｔ２およびＴ３における上記動作により、記憶回路１１に保持されているデータを、第２の記憶回路１２に退避させることができる。
【００７４】
次いで、期間Ｔ４では、半導体装置１０への電源電圧の供給が停止される。よって、配線２４０乃至配線２４４には、電位Ｖ１が与えられる。そして、信号ＲＥの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＣＬＫの電位はローレベルとなる。よって、期間Ｔ４では、期間Ｔ３と同様に、Ｎｏｄｅ３において、データに対応した電位が保持される。ただし、期間Ｔ４では、期間Ｔ４の始めにＮｏｄｅ３においてハイレベルの電位が保持されていたとしても、リーク電流によりＮｏｄｅ３の電位は時間と共に多少低下する。また、オフ電流の著しく小さいトランジスタ２１５は非導通状態を維持するので、Ｎｏｄｅ２には、ハイレベルの電位が保持される。
【００７５】
次いで、期間Ｔ５では、半導体装置１０への電源電圧の供給が停止された状態が維持される。そして、信号ＲＥの電位はローレベル、信号ＣＬＫの電位はローレベルを維持する。また、信号ＯＳ＿Ｇの電位はハイレベルとなる。よって、期間Ｔ５では、トランジスタ２１５が導通状態となるので、トランジスタ２１３が導通状態か非導通状態かによって、Ｎｏｄｅ２の電位が定まる。例えば、Ｎｏｄｅ３にローレベルの電位が保持されている場合、トランジスタ２１３は非導通状態にあるため、Ｎｏｄｅ２には、ハイレベルの電位が保持される。または、Ｎｏｄｅ３にハイレベルの電位が保持されている場合、トランジスタ２１３は導通状態にある。ここで、半導体装置１０への電源電圧の供給は停止された状態にあるため、配線２４０及び配線２４４は電位Ｖ１となっている。そのため、Ｎｏｄｅ２には、ローレベルの電位が供給される。
【００７６】
期間Ｔ５において、Ｎｏｄｅ３には、第１の記憶回路１１から退避させたデータに対応した電位が保持されている。よって、期間Ｔ５では、期間Ｔ２において第１の記憶回路１１から第２の記憶回路１２に退避させたデータを、第３の記憶回路１３に退避させることができる。
【００７７】
次いで、期間Ｔ６では、半導体装置１０への電源電圧の供給が、停止された状態が維持される。信号ＯＳ＿Ｇの電位はローレベルとなり、トランジスタ２１５が非導通状態となるので、Ｎｏｄｅ２の電位は保持される。また、期間Ｔ６では、信号ＲＥの電位はローレベル、信号ＣＬＫの電位はローレベルを維持する。また、期間Ｔ５において、Ｎｏｄｅ３にハイレベルの電位が保持されている場合、期間Ｔ６の長さによっては、Ｎｏｄｅ３の電位は低下してローレベルになる。または、期間Ｔ５において、Ｎｏｄｅ３にローレベルの電位が保持されている場合、期間Ｔ６の長さに関わらず、Ｎｏｄｅ３はローレベルの電位を維持する。
【００７８】
次いで、期間Ｔ７乃至期間Ｔ１０では、電源電圧の供給が再開される。よって、配線２４１乃至配線２４３には電位Ｖ１が、配線２４０及び配線２４４には電位Ｖ２が、与えられる。また、期間Ｔ７では、信号ＲＥの電位はローレベル、信号ＣＬＫの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。よって、トランジスタ２１６及びトランジスタ２１７は導通状態であるので、Ｎｏｄｅ１には配線２４０の電位が供給される。
【００７９】
次いで、期間Ｔ８では、信号ＲＥの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＣＬＫの電位はハイレベルとなる。また、Ｎｏｄｅ３の電位はローレベルになっている。よって、期間Ｔ８では、トランジスタ２０９、トランジスタ２１８、及びトランジスタ２１１が導通状態にあり、トランジスタ２１７は非導通状態にあるため、トランジスタ２１０が導通状態か非導通状態かによって、Ｎｏｄｅ１の電位が定まる。例えば、Ｎｏｄｅ２にローレベルの電位が保持されている場合、トランジスタ２１０は非導通状態にあるため、Ｎｏｄｅ１にはハイレベルの電位が保持される。また、例えば、Ｎｏｄｅ２にハイレベルの電位が保持されている場合、トランジスタ２１０は導通状態にあるため、配線２４１の電位Ｖ１により、ローレベルの電位がＮｏｄｅ１に供給される。
【００８０】
Ｎｏｄｅ１は、第１の記憶回路１１が有するインバータ２０５の出力端子、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子に接続されている。よって、期間Ｔ８では、期間Ｔ５において第２の記憶回路１２から第３の記憶回路１３に退避させたデータを読み出し回路１４によって読み出し、第１の記憶回路１１に復帰させることができる。
【００８１】
図４に示すタイミングチャートでは、期間Ｔ８において、Ｎｏｄｅ１にハイレベルの電位が保持されている場合を例示している。
【００８２】
なお、期間Ｔ６が短かった場合、期間Ｔ８において、Ｎｏｄｅ３がローレベルの電位にまで低下していないこともあり得る。この場合、トランジスタ２１８が非導通状態となるので、Ｎｏｄｅ２にローレベルの電位が保持されている場合と同様に、Ｎｏｄｅ１にはハイレベルの電位が保持される。よって、いずれにせよ、期間Ｔ５において、第２の記憶回路１２から第３の記憶回路１３に退避させたデータを、第１の記憶回路１１に復帰させることができる。
【００８３】
次いで、期間Ｔ９では、信号ＲＥの電位はローレベルからハイレベルに変化する。また、信号ＣＬＫの電位はハイレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。よって、期間Ｔ９では、インバータ２０５が、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子への、信号の供給を開始する。また、ＮＡＮＤゲート２０８は、第１入力端子に供給された電位の極性を反転することで得られる信号の、インバータ２０７の入力端子への供給を開始する。また、トランスミッションゲート２０４は、インバータ２０７の入力端子への信号の供給を行う。そのため、期間Ｔ９では、復帰したデータが第１の記憶回路１１に保持される。
【００８４】
また、期間Ｔ９では、トランジスタ２１２が導通状態になるので、第１の記憶回路１１に保持されている上記データに対応した電位が、Ｎｏｄｅ３に与えられる。図４に示すタイミングチャートでは、期間Ｔ９において、Ｎｏｄｅ３に電位Ｖ２（ハイレベル）が与えられる場合を例示している。
【００８５】
次いで、期間Ｔ１０では、期間Ｔ１と同様に、信号ＲＥの電位がハイレベル、信号ＯＳ＿Ｇの電位がハイレベルであり、信号ＣＬＫの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。よって、Ｎｏｄｅ３には、期間Ｔ９と同様に、第１の記憶回路１１に書き込まれたデータに対応した電位が与えられる。また、Ｎｏｄｅ２には、ハイレベルの電位が与えられる。
【００８６】
なお、図３に示した半導体装置１０では、容量素子２２０またはトランジスタ２１０のゲート容量によって保持された電位に従って、トランジスタ２１０の動作状態（導通状態または非導通状態）が選択され、その動作状態によってデータが読み出される。それ故、容量素子２２０またはトランジスタ２１０のゲート容量に保持された電位が多少変動していても、元のデータを正確に読み出すことが可能である。
【００８７】
さらに、図３に示した半導体装置１０では、第１の記憶回路１１のデータを一旦第２の記憶回路１２に退避させ、その後さらに第２の記憶回路１２から第３の記憶回路１３にデータを退避させている。そのため、期間Ｔ４において半導体装置１０への電源電圧の供給を停止した後に、期間Ｔ５において、第３の記憶回路１３へのデータの退避を行うことができる。よって、データの退避に要するオーバーヘッド電力を小さくすることができる。
【００８８】
なお、図３に示した半導体装置１０では、信号ＲＥを用いてトランジスタ２１２の導通状態と非導通状態の選択（スイッチング）を行う場合を例示しているが、トランジスタ２１２のスイッチングを信号ＲＥとは異なる信号で制御し、期間Ｔ１及び期間Ｔ１０においてトランジスタ２１２を非導通状態としてもよい。上記構成により、期間Ｔ１及び期間Ｔ１０において、容量素子２１９における電荷の充放電が行われなくなるので、第１の記憶回路１１をより高速に動作させることが可能になる。この場合、半導体装置１０への電源電圧の供給が停止される前において、最後のデータが第１の記憶回路１１に書き込まれるが、期間Ｔ２または期間Ｔ３において、第１の記憶回路１１から第２の記憶回路１２へのデータの退避が行われるように、トランジスタ２１２のスイッチングを制御すればよい。
【００８９】
また、トランジスタ２１２のスイッチングを信号ＲＥで制御する場合は、トランジスタ２１２のスイッチングを信号ＲＥとは異なる信号で制御する場合に比べて、半導体装置１０の動作を制御するのに要する信号の数を少なく抑えることができる。
【００９０】
また、図３に示した半導体装置１０の読み出し回路１４では、信号ＣＬＫを用いてトランジスタ２１７及びトランジスタ２０９のスイッチングを制御する場合を例示しているが、信号ＣＬＫとは異なる信号を用いてトランジスタ２１７及びトランジスタ２０９のスイッチングを制御してもよい。この場合、読み出し回路１４にトランジスタ２１６及びトランジスタ２１１を設けなくともよく、読み出し回路１４に用いられるトランジスタの数を少なく抑えることができる。
【００９１】
一方、信号ＣＬＫを用いてトランジスタ２１７及びトランジスタ２０９のスイッチングを制御する場合は、トランジスタ２１７及びトランジスタ２０９のスイッチングを信号ＣＬＫとは異なる信号で制御する場合に比べて、半導体装置１０の動作を制御するのに要する信号の数を少なく抑えることができる。
【００９２】
本実施の形態で説明した動作を用いることにより、半導体装置１０を用いた装置において、データの退避及び復帰により消費されるオーバーヘッド電力の低減を図ることができる。
【００９３】
（実施の形態５）
本実施の形態では、図５に示すタイミングチャートを用いて、図３に示す半導体装置１０の動作例を説明する。すなわち、実施の形態４で説明した半導体装置１０の動作例とは異なる動作例について説明する。図５に、図４と同様に、信号（ＲＥ、ＣＬＫ、ＯＳ＿Ｇ）の波形、および配線２４０、配線２４４、ノード（Ｎｏｄｅ１、Ｎｏｄｅ２、Ｎｏｄｅ３）の電位の変化を示す。
【００９４】
実施の形態４で説明した動作例は、第１の記憶回路１１にデータを復帰させる際に、電源電圧が供給されていない期間の長短に関わらず、第３の記憶回路１３に保持されたデータを用いている。これに対し、本実施の形態で説明する動作例は、第１の記憶回路１１にデータを復帰させる際に、電源電圧が供給されていない期間が長い場合は、第３の記憶回路１３に保持されたデータを用い、電源電圧が供給されていない期間が短い場合は、第２の記憶回路１２に保持されたデータを用いることを特徴としている。
【００９５】
ここで、電源電圧が供給されていない期間が長いか短いかの基準は、適宜設定することができる。例えば、第２の記憶回路１２から第３の記憶回路１３にデータを退避するのに要する時間を基準として、電源電圧が供給されていない期間が長いか短いかを設定することができる。また、クロック信号の所定のカウント数（例えば、１００００カウント、１００カウント、１０カウント、または１カウント）を基準として、電源電圧が供給されていない期間が長いか短いかを設定することもできる。また、第２の記憶回路１２から第１の記憶回路１１に元の正しいデータを復帰させることができる程度に第２の記憶回路１２がデータを保持できる最大の期間を基準として、電源電圧が供給されていない期間が長いか短いかを設定することもできる。
【００９６】
まず、電源電圧が供給されていない期間が長い場合については、実施の形態４で説明した動作を行えばよいので、ここでは説明を省略する。
【００９７】
次に、電源電圧が供給されていない期間が短い場合の動作例について、説明する。
【００９８】
まず、期間Ｔ１乃至期間Ｔ３において、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として半導体装置１０に与えられている。よって、配線２４１乃至配線２４３には電位Ｖ１が、配線２４０及び配線２４４には電位Ｖ２が、与えられる。
【００９９】
期間Ｔ１は、通常の動作期間（すなわち、パワーゲーティングを行わない期間）に相当する。そして、期間Ｔ１では、信号ＲＥの電位がハイレベル、信号ＯＳ＿Ｇの電位がハイレベルであり、信号ＣＬＫの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。よって、トランジスタ２１２のソース及びドレインの他方と、容量素子２１９の一方の電極とに接続されたノード（Ｎｏｄｅ３）には、第１の記憶回路１１に書き込まれたデータに対応した電位が与えられる。また、トランジスタ２１５のソース及びドレインの他方と、容量素子２２０の一方の電極とに接続されたノード（Ｎｏｄｅ２）には、配線２４４からハイレベルの電位が与えられる。このように、本実施の形態においては、期間Ｔ１においてノード（Ｎｏｄｅ２）にハイレベルの電位が与えられ、容量素子２２０が充電されていることが特徴の一つである。
【０１００】
次いで、期間Ｔ２では、信号ＲＥの電位はハイレベルのままであるが、信号ＯＳ＿Ｇの電位がローレベル、信号ＣＬＫの電位はハイレベルとなる。よって、トランスミッションゲート２０３はハイインピーダンスの状態となり、信号Ｄの半導体装置１０への供給が停止されるため、第１の記憶回路１１には、期間Ｔ１の最後に書き込まれたデータが保持される。そのため、Ｎｏｄｅ３には、第１の記憶回路１１に保持されているデータに対応した電位が与えられる。また、トランジスタ２１５が非導通状態になることで、Ｎｏｄｅ２には、期間Ｔ１において与えられたハイレベルの電位が容量素子２２０によって保持される。
【０１０１】
次いで、期間Ｔ３では、信号ＲＥの電位がハイレベルからローレベルに変化する。そして、信号ＯＳ＿Ｇの電位はローレベル、信号ＣＬＫの電位はハイレベルを維持する。よって、トランジスタ２１２は非導通状態になるため、期間Ｔ３では、Ｎｏｄｅ３には、期間Ｔ２において与えられた電位が保持される。図５に示すタイミングチャートでは、Ｎｏｄｅ１及びＮｏｄｅ３においてハイレベルの電位が保持されている場合を例示している。また、トランジスタ２１５は、オフ電流の著しく小さいトランジスタであるため、非導通状態となっているトランジスタ２１５を介した電荷の漏れがほとんど生じず、期間Ｔ２から継続してＮｏｄｅ２にはハイレベルの電位が保持される。
【０１０２】
期間Ｔ２およびＴ３における上記動作により、第１の記憶回路１１に保持されているデータを、第２の記憶回路１２に退避させることができる。
【０１０３】
次いで、期間Ｔ４では、半導体装置１０への電源電圧の供給が停止される。そして、配線２４０乃至配線２４４には、電位Ｖ１が与えられる。また、信号ＲＥの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＣＬＫの電位はローレベルとなる。よって、期間Ｔ４では、期間Ｔ３と同様に、Ｎｏｄｅ３において、データに対応した電位が保持される。ただし、期間Ｔ４では、期間Ｔ３の始めにＮｏｄｅ３においてハイレベルの電位が保持されていたとしても、トランジスタ２１２のリーク電流によりＮｏｄｅ３の電位は時間と共に多少低下する。また、トランジスタ２１５は、オフ電流の著しく小さいトランジスタであるため、非導通状態となっているトランジスタ２１５を介した電荷の漏れが生じず、期間Ｔ３から継続してＮｏｄｅ２にはハイレベルの電位が保持される。
【０１０４】
次いで、期間Ｔ１１では、信号ＲＥの電位はローレベル、信号ＣＬＫの電位はローレベルを維持する。また、半導体装置１０への電源電圧の供給が停止された状態が所定の期間維持された後、電源電圧の供給が再開される。また、信号ＯＳ＿Ｇの電位はハイレベルとなった後、ローレベルに変化する。よって、期間Ｔ１１では、電源電圧の供給が再開されると、トランジスタ２１６及びトランジスタ２１７が導通状態を維持するので、Ｎｏｄｅ１には配線２４０の電位が供給される。ここで、配線２４０は、電位Ｖ１が与えられた後、電源電圧の供給の再開に合わせて電位Ｖ２が与えられる。したがって、期間Ｔ１１中に、Ｎｏｄｅ１の電位はローレベル（電位Ｖ１）からハイレベル（電位Ｖ２）に変化する。すなわち、期間Ｔ１１の終了時において、Ｎｏｄｅ１の電位はハイレベルとなっている。
【０１０５】
ここで、期間Ｔ１１においてＮｏｄｅ３にローレベルの電位が保持されている場合、トランジスタ２１３は非導通状態にあり、Ｎｏｄｅ２には、期間Ｔ４から継続してハイレベルの電位が保持される。
【０１０６】
また、図５に示すように、期間Ｔ１１においてＮｏｄｅ３にハイレベルの電位が保持されている場合、トランジスタ２１３は導通状態にある。ここで、トランジスタ２１５のソース及びドレインの一方には、導通状態の際に配線２４４の電位が与えられる。また、配線２４４は、電位Ｖ１が与えられた後、電源電圧の供給の再開に合わせて電位Ｖ２が与えられる。図５においては、信号ＯＳ＿Ｇの電位はハイレベルとなっている期間が終了する前に電源電圧（電位Ｖ２）の供給が開始されている。このため、期間Ｔ１１において、Ｎｏｄｅ２は、トランジスタ２１５がオンとなることに伴って電位Ｖ２（ハイレベル）から徐々に電位が下がる。そして、Ｎｏｄｅ２の電位が電位Ｖ１（ローレベル）まで下がりきる前の段階で、電源電圧の供給が再開されるため、その電位が徐々に上がる。そして、その電位が、電位Ｖ２（ハイレベル）まで上がりきる前の段階（電位Ｖ３）で、トランジスタ２１５がオフとなるため、その後Ｎｏｄｅ２は電位Ｖ３で固定される。このように、期間Ｔ１１においてＮｏｄｅ３にハイレベルの電位が保持されている場合、期間Ｔ１１の終了時におけるＮｏｄｅ２の電位は、本来電位Ｖ１（ローレベル）の値とならなければならないが、電位Ｖ２から電位Ｖ１に変化する前に電源電圧の供給の再開が始まっているため、電位Ｖ１と電位Ｖ２の間の電位Ｖ３となっている。すなわち、期間Ｔ１１の終了時におけるＮｏｄｅ２の電位は、本来保持されているべきデータに基づいた電位となっておらず、第２の記憶回路１２から第３の記憶回路１３へのデータの退避が完了していない。
【０１０７】
なお、図５における期間Ｔ１１では、信号ＯＳ＿Ｇの電位がハイレベルとなっている期間の長さを、図４における期間Ｔ５で信号ＯＳ＿Ｇの電位がハイレベルとなっている期間の長さと同じに設定しているが、必ずしも同じ長さに設定する必要はない。例えば、期間Ｔ１１全体に亘って、信号ＯＳ＿Ｇの電位をハイレベルとしてもよい。また、期間Ｔ１１、及び期間Ｔ８において、信号ＯＳ＿Ｇの電位をハイレベルとしてもよい。また、期間Ｔ１１、期間Ｔ８、及び期間Ｔ９において、信号ＯＳ＿Ｇの電位をハイレベルとしてもよい。
【０１０８】
次いで、期間Ｔ８では、半導体装置１０への電源電圧の供給が維持されるとともに、信号ＲＥの電位はローレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＣＬＫの電位はハイレベルとなる。
【０１０９】
ここで、期間Ｔ１１においてＮｏｄｅ３にローレベルの電位が保持されていた場合、期間Ｔ８においてトランジスタ２１８は導通状態となる。また、Ｎｏｄｅ２はハイレベルの電位が保持されているため、トランジスタ２１０も導通状態である。また、信号ＲＥｂの電位はハイレベルであるため、トランジスタ２１１も導通状態である。また、信号ＣＬＫの電位はハイレベルであるため、トランジスタ２０９は導通状態であるととともに、トランジスタ２１７は非導通状態である。したがって、Ｎｏｄｅ１の電位は、トランジスタ２０９、トランジスタ２１８、トランジスタ２１０、トランジスタ２１１を介して配線２４１の電位（すなわち、ローレベル）が供給される。このようにして、期間Ｔ８では、期間Ｔ２及び期間Ｔ３において第２の記憶回路１２に退避させたデータを読み出し回路１４によって読み出し、第１の記憶回路１１に復帰させることができる。
【０１１０】
また、図５に示すように、期間Ｔ１１においてＮｏｄｅ３にハイレベルの電位が保持されていた場合、期間Ｔ８においてトランジスタ２１８は非導通状態となる。また、トランジスタ２１７も非導通状態である。したがって、Ｎｏｄｅ１の電位は、期間Ｔ１１の終了時の状態（ハイレベル）が維持されている。このように、期間Ｔ１１においてＮｏｄｅ３にハイレベルの電位が保持されている場合、期間Ｔ１１におけるＮｏｄｅ２の電位に依存することなく、Ｎｏｄｅ１の電位はハイレベルに定まる。このようにして、期間Ｔ８では、期間Ｔ２及び期間Ｔ３において第２の記憶回路１２に退避させたデータを読み出し回路１４によって読み出し、第１の記憶回路１１に復帰させることができる。
【０１１１】
なお、上述したように、Ｎｏｄｅ３にハイレベルの電位が保持されている場合、信号ＲＥの電位がローレベルとなっている期間（すなわち、期間Ｔ３、Ｔ４、Ｔ１１、Ｔ８）において、リーク電流によりＮｏｄｅ３の電位は時間と共に多少低下してしまう。しかしながら、これらの期間は、第２の記憶回路１２から第１の記憶回路１１に元の正しいデータを復帰させることができる程度に短い期間であるため、データの復帰動作に問題は生じない。換言すれば、データの復帰動作に問題が生じてしまう程度に信号ＲＥの電位がローレベルとなっている期間が長い場合（例えば、図４に示すように、期間Ｔ６内においてＮｏｄｅ３の電位がハイレベルからローレベルになってしまう場合）は、実施の形態４で説明した動作例に基づき、データを長期間保持することが可能な第３の記憶回路１３から第１の記憶回路１１にデータを読み出すようにすればよい。
【０１１２】
以上説明したように、期間Ｔ１１においては、第２の記憶回路１２に保持されたデータを第３の記憶回路１３に退避させる時間が十分に無い場合においても、第２の記憶回路１２から第１の記憶回路１１（Ｎｏｄｅ１）にデータを読み出すことができる。このため、データの退避及び復帰により消費されるオーバーヘッド電力の低減を図ることに加え、オーバーヘッド時間の低減を図ることができる。したがって、時間的に粒度の細かいパワーゲーティングを行うことができる。
【０１１３】
ここで、本実施の形態で説明した動作を用いることにより、オーバーヘッド時間が低減できることについて、より詳細に説明する。
【０１１４】
図４を用いながら実施の形態４において説明した動作例の場合、第１の記憶回路１１にデータを復帰させるために、第２の記憶回路１２から第３の記憶回路１３に退避させたデータを用いている。したがって、データを復帰させるためには、第３の記憶回路１３へのデータの退避を完了させる必要がある。
【０１１５】
一方、図５を用いながら本実施の形態において説明した動作例の場合、第１の記憶回路１１にデータを復帰させるために、第２の記憶回路１２に退避させたデータを用いている。このため、データを復帰させるためには、第２の記憶回路１２から第３の記憶回路１３へのデータの退避を完了させる必要がない。
【０１１６】
ここで、図４で説明した動作例におけるオーバーヘッド時間と、図５で説明した動作例におけるオーバーヘッド時間との差を比較すると、第１の記憶回路１１にデータを復帰させるために第２の記憶回路１２から第３の記憶回路１３にデータを退避させる期間を考慮する必要がない図５で説明した動作例の方が、図４で説明した動作例に比較してオーバーヘッド時間を低減できる。
【０１１７】
以上説明した理由により、第１の記憶回路１１にデータを復帰させる際に、電源電圧が供給されていない期間が長い場合は、実施の形態４及び図４を用いて説明した動作例を用いるとともに、電源電圧が供給されていない期間が短い場合は、本実施の形態５及び図５を用いて説明した動作例を用いて半導体装置１０を動作させることにより、オーバーヘッド時間を低減できるため、時間的に粒度の細かいパワーゲーティングを行うことができる。
【０１１８】
次いで、期間Ｔ９では、信号ＲＥの電位はローレベルからハイレベルに変化する。また、信号ＣＬＫの電位はハイレベル、信号ＯＳ＿Ｇの電位はローレベルを維持する。よって、期間Ｔ９では、インバータ２０５が、トランスミッションゲート２０４の入力端子、及びインバータ２０６の入力端子への、信号の供給を開始する。また、ＮＡＮＤゲート２０８は、第１入力端子に供給された電位の極性を反転することで得られる信号の、インバータ２０７の入力端子への供給を開始する。また、トランスミッションゲート２０４は、インバータ２０７の入力端子への信号の供給を行う。そのため、期間Ｔ９では、復帰したデータが第１の記憶回路１１に保持される。
【０１１９】
また、期間Ｔ９では、トランジスタ２１２が導通状態になるので、第１の記憶回路１１に保持されているデータに対応した電位が、Ｎｏｄｅ３に与えられる。なお、図５に示すタイミングチャートでは、期間Ｔ９において、Ｎｏｄｅ３に電位Ｖ２（ハイレベル）が与えられる場合を例示している。
【０１２０】
次いで、期間Ｔ１０は、通常の動作期間（パワーゲーティングを行わない期間）に相当する。すなわち、期間Ｔ１と同様に、信号ＲＥの電位がハイレベル、信号ＯＳ＿Ｇの電位がハイレベルであり、信号ＣＬＫの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。よって、Ｎｏｄｅ３には、期間Ｔ９と同様に、第１の記憶回路１１に書き込まれたデータに対応した電位が与えられる。また、Ｎｏｄｅ２には、ハイレベルの電位が与えられる。
【０１２１】
以上説明したように、本実施の形態で説明した動作を用いることにより、半導体装置１０を用いた半導体装置において、データの退避及び復帰により消費されるオーバーヘッド電力の低減を図ることに加え、オーバーヘッド時間の低減を図ることができる。したがって、時間的に粒度の細かいパワーゲーティングを行うことができる。
【０１２２】
（実施の形態６）
本実施の形態では、半導体装置の構成の一例について説明する。
【０１２３】
図６（Ａ）に示す半導体装置は、スイッチ１３０と、複数の半導体装置１０を有する。スイッチ１３０を介して配線１３１に与えられた電位Ｖ２が、各半導体装置１０に供給される。また、各半導体装置１０には、配線１３２を介して電位Ｖ１が与えられる。
【０１２４】
図６（Ａ）では、スイッチ１３０として一のトランジスタを用いている場合を例示している。そして、スイッチ１３０は信号ＳｉｇＡによりスイッチングが制御される。スイッチ１３０により、各半導体装置１０への、電位Ｖ２の供給を制御することができる。
【０１２５】
また、半導体装置の構成の他の一例を、図６（Ｂ）に示す。図６（Ｂ）に示す半導体装置は、スイッチ１３３と、複数の半導体装置１０を有する。スイッチ１３３を介して配線１３２に与えられた電位Ｖ１が、各半導体装置１０に供給される。また、各半導体装置１０には、配線１３１を介して電位Ｖ２が与えられる。
【０１２６】
図６（Ｂ）では、スイッチ１３３として一のトランジスタを用いている場合を例示している。そして、スイッチ１３３は信号ＳｉｇＡによりスイッチングが制御される。スイッチ１３３により、各半導体装置１０への、電位Ｖ１の供給を制御することができる。
【０１２７】
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置を用いた装置の構成の一例について、図７を用いながら説明する。
【０１２８】
図７に示す半導体装置３００は、ＣＰＵコア３０１、パワーマネージメントユニット３２１および周辺回路３２２を有する。パワーマネージメントユニット３２１は、パワーコントローラ３０２、およびパワースイッチ３０３を有する。周辺回路３２２は、キャッシュメモリを有するキャッシュ３０４、バスインターフェース（ＢＵＳ  Ｉ／Ｆ）３０５、及びデバッグインターフェース（Ｄｅｂｕｇ  Ｉ／Ｆ）３０６を有する。ＣＰＵコア３０１は、データバス３２３、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３１１、及びレジスタファイル３１２を有する。ＣＰＵコア３０１と、キャッシュ３０４等の周辺回路３２２とのデータのやり取りは、データバス３２３を介して行われる。本発明の一態様に係る半導体装置は、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、または／及びレジスタファイル３１２等に適用することができる。なお、これらは本発明の一態様に係る半導体装置を適用できる回路の一例であって、レジスタを有する回路であれば、他の回路にも適用することができる。本発明の一態様に係る半導体装置を、これらの回路に適用することにより、消費電力を積極的に抑制することが可能な半導体装置を提供できる。
【０１２９】
制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェース３０５、デバッグインターフェース３０６、及びパワーコントローラ３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
【０１３０】
ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【０１３１】
キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図７では図示していないが、キャッシュ３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
【０１３２】
パイプラインレジスタ３０９は、命令データを一時的に記憶する機能を有するレジスタである。
【０１３３】
レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、制御装置３０７のメインメモリから読み出されたデータ、またはＡＬＵ３１１の演算処理の結果得られたデータ、などを記憶することができる。
【０１３４】
パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、またはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
【０１３５】
バスインターフェース３０５は、半導体装置３００と半導体装置３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、デバッグの制御を行うための命令を半導体装置３００に入力するための信号の経路としての機能を有する。バスインターフェース３０５とデバッグインターフェース３０６には、それぞれにレジスタが付設されている。
【０１３６】
パワースイッチ３０３は、半導体装置３００が有する、パワーコントローラ３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。
【０１３７】
上記構成を有する半導体装置３００における、パワーゲーティングの動作の流れについて、一例を挙げて説明する。
【０１３８】
まず、ＣＰＵコア３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ３０２のレジスタに設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、半導体装置３００が有するパワーコントローラ３０２以外の各種回路への電源電圧の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、半導体装置３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、制御装置３０７における命令の実行が再開される。
【０１３９】
（実施の形態８）
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。
【０１４０】
図８（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図８（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置を適用したチップ７５１が、ワイヤボンディング法により、インターポーザ７５０上の端子７５２と接続されている。端子７５２は、インターポーザ７５０のチップ７５１がマウントされている面上に配置されている。そしてチップ７５１はモールド樹脂７５３によって封止されていてもよいが、各端子７５２の一部が露出した状態で封止されるようにする。
【０１４１】
パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図８（Ｂ）に示す。図８（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０１４２】
（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体装置に用いられる素子の構造の一例について、図９を用いながら説明する。
【０１４３】
図９には、第２の記憶回路１２として用いるトランジスタ４６２と、第３の記憶回路１３として用いるトランジスタ４６０及び容量素子４６１を示している。
【０１４４】
トランジスタ４６２は、ｎ型の導電性を有する単結晶シリコン基板４００にチャネル形成領域が設けられている。ただし、これはあくまで一例であって、多結晶シリコン等の結晶性を有するシリコンをトランジスタ４６２に用いることもできる。また、ｎ型の導電性を有する単結晶シリコン基板の代わりに、ｐ型の導電型を有する単結晶シリコン基板を用いることもできる。
【０１４５】
また、トランジスタ４６２は、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。また、トランジスタ４６２は、単結晶シリコン基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、単結晶シリコン基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる領域を有する。
【０１４６】
トランジスタ４６２上には、絶縁膜４０９が設けられている。また、絶縁膜４０９には開口部が形成されている。この開口部には、不純物領域４０２に接続される配線４１０と、不純物領域４０３に接続される配線４１１と、ゲート電極４０４と電気的に接続される配線４１２とが、設けられている。
【０１４７】
そして、配線４１０は、絶縁膜４０９上に設けられた配線４１５と電気的に接続されており、配線４１１は、絶縁膜４０９上に設けられた配線４１６と電気的に接続されており、配線４１２は、絶縁膜４０９上に設けられた配線４１７と電気的に接続されている。また、絶縁膜４０９上に配線４１８が設けられている。
【０１４８】
配線４１５乃至配線４１８上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように設けられている。絶縁膜４２０及び絶縁膜４４０には開口部が設けられており、この開口部に、配線４１８と電気的に接続された配線４２１が設けられている。
【０１４９】
また、絶縁膜４４０上には、トランジスタ４６０及び容量素子４６１が設けられている。
【０１５０】
トランジスタ４６０は、酸化物半導体膜４３０と、酸化物半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、酸化物半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において酸化物半導体膜４３０と重なる領域を有するゲート電極４３４と、を有する。導電膜４３３は、配線４２１に電気的に接続されている。
【０１５１】
また、ゲート絶縁膜４３１を間に挟んで導電膜４３３と重なる位置に、導電膜４３５が設けられている。すなわち、ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なっている部分が、容量素子４６１として機能する。
【０１５２】
また、トランジスタ４６０、容量素子４６１上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、この開口部においてゲート電極４３４と接する導電膜４４３が設けられている。
【０１５３】
次に、トランジスタ４６０の好ましい構成例について説明する。
【０１５４】
第３の記憶回路１３として用いるトランジスタ４６０は、他の実施の形態で説明したように、長期間のデータ保持が可能である特性を有する構成を採用することが好ましい。そして、このような特性を有する構成とする方法の一つとして、第３の記憶回路１３として用いるトランジスタ４６０は、オフ電流が十分に小さい特性を有することが必要となる。
【０１５５】
オフ電流が十分に小さい特性を有するトランジスタを得るためには、酸化物半導体膜をチャネル形成領域に用いるとよい。特に、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）をチャネル形成領域に用いることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度真性または実質的に高純度真性の酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、かつ、信頼性も高い。
【０１５６】
例えば、酸化物半導体膜中で、水素は不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、高純度真性または実質的に高純度真性の酸化物半導体膜は、二次イオン質量分析法（ＳＩＭＳ分析）によって測定される水素濃度が、５×１０２１ａｔｏｍｓ／ｃｍ３以下（好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下）である領域を有することが好ましい。また、酸化物半導体膜中で、窒素は不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、高純度真性または実質的に高純度真性の酸化物半導体膜は、二次イオン質量分析法（ＳＩＭＳ分析）によって測定される窒素濃度が、５×１０１９ａｔｏｍｓ／ｃｍ３未満（好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下）である領域を有することが好ましい。
【０１５７】
高純度真性または実質的に高純度真性の酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、様々な実験により証明できる。例えば、チャネル幅が１×１０６μｍ（＝１ｍ）でチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度真性または実質的に高純度真性の酸化物半導体膜をトランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍ（１００ｙＡ／μｍ未満）という、さらに小さいオフ電流が得られることが分かった。このように、高純度真性または実質的に高純度真性の酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１５８】
なお、酸化物半導体は、少なくともインジウム（Ｉｎ）または／及び亜鉛（Ｚｎ）を含むことが好ましい。また、酸化物半導体をチャネル形成領域に用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、インジウム（Ｉｎ）または／及び亜鉛（Ｚｎ）に加えて、ガリウム（Ｇａ）を含むことが好ましい。また、酸化物半導体は、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）をさらに含んでいてもよい。
【０１５９】
特に、酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１６０】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、移動度を高くすることも可能である。
【０１６１】
なお、本明細書において、「Ｉｎ−Ｇａ−Ｚｎ系酸化物」とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。そして、本明細書におけるこの表記の解釈は、上述した他の元素の場合も同様とする。
【０１６２】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物の場合、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比の酸化物、またはこれら酸化物の近傍の組成の酸化物を用いることができる。また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の場合、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比の酸化物、またはこれら酸化物の近傍の組成の酸化物を用いるとよい。
【０１６３】
また、酸化物半導体膜の結晶性の有無については特に問わないが、例えば、非単結晶を含んでいてもよい。非単結晶の具体例としては、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質が挙げられる。これらの中で、酸化物半導体膜は、ＣＡＡＣを含むことが好ましい。本明細書においては、ＣＡＡＣを含む酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１６４】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１６５】
また、ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。そのため、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、２θが３１°近傍のピークが現れる場合がある。２θが３１°近傍のピークは、ＩｎＧａＺｎＯ４の結晶であれば、（００９）面に配向していることを示す。また、ＣＡＡＣ−ＯＳは、例えば、２θが３６°近傍のピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶であれば、（２２２）面に配向していることを示す。ＣＡＡＣ−ＯＳは、好ましくは、２θが３１°近傍にピークが現れ、２θが３６°近傍にピークが現れない。
【０１６６】
また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳであれば、ＸＲＤ装置を用い、ｃ軸に垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による分析を行うと、２θが５６°近傍のピークが現れる場合がある。２θが５６°近傍のピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面を示す。ここで、２θを５６°近傍で固定し、表面の法線ベクトルを軸（φ軸）として試料を回転させて分析（φスキャン）を行うと、ａ軸およびｂ軸の向きが揃っている単結晶酸化物半導体の場合は６つの対称性のピークが現れるが、ＣＡＡＣ−ＯＳの場合は明瞭なピークが現れない。
【０１６７】
このように、ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
【０１６８】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１６９】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０１７０】
ＣＡＡＣ−ＯＳは、例えば、不純物濃度を低減することで形成することができる場合がある。ここで、不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの元素は、酸化物半導体を構成する金属元素よりも酸素との結合力が強い。従って、当該元素が酸化物半導体から酸素を奪う場合、酸化物半導体の原子配列を乱し、結晶性を低下させることがある。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、酸化物半導体の結晶性を低下させることがある。従って、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。また、酸化物半導体に含まれる不純物は、キャリア発生源となる場合がある。
【０１７１】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳに不純物が混入することにより、当該不純物混入領域において結晶部の結晶性が低下することがある。
【０１７２】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【０１７３】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを「高純度真性または実質的に高純度真性」と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【０１７４】
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１７５】
ＣＡＡＣ−ＯＳは、例えば、ＤＣ電源を用いたスパッタリング法によって形成することができる。
【０１７６】
下記の表１に、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ膜（以下、「ＣＡＡＣ−ＩＧＺＯ」と表記することがある。）を有するトランジスタを用いた記憶回路と、ＭＲＡＭを用いた記憶回路と、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いた記憶回路と、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いた記憶回路の仕様の比較を示す。
【０１７７】
【表１】
2014209726.tif 000003
【０１７８】
他の実施の形態で説明したように、第３の記憶回路１３は、第２の記憶回路１２に比較して長期間のデータ保持が可能である特性を有する構成を採用することができる。この観点から言えば、第３の記憶回路１３を構成する素子の一として、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ（ＣＡＡＣ−ＩＧＺＯ）膜を有するトランジスタの他にも、ＭＲＡＭ、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、またはＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いることもできる。ただし、表１から分かるとおり、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ（ＣＡＡＣ−ＩＧＺＯ）をチャネル形成領域に含むトランジスタを用いた記憶回路は、他の記憶回路に比べてデータの書き込みに要する電力が小さい。例えば、ＭＲＡＭは、データの書き込みに要する電流が５０μＡ以上５００μＡ以下と言われているが、図３に示した構成を有する半導体装置１０において、ＣＡＡＣ−ＩＧＺＯをチャネル形成領域に含むトランジスタを用いた場合、容量素子２２０への電荷の供給によりデータの退避を行っているので、データの書き込みに要する電流をＭＲＡＭの１／１００程度に抑えることができる。このように、ＣＡＡＣ−ＩＧＺＯをチャネル形成領域に含むトランジスタを用いた第３の記憶回路１３は、データの退避及び復帰により消費される半導体装置のオーバーヘッド電力を削減するには、より好ましい構成であると言える。
【符号の説明】
【０１７９】
１０    半導体装置
１１    第１の記憶回路（第１の回路）
１２    第２の記憶回路（第２の回路）
１３    第３の記憶回路（第３の回路）
１４    読み出し回路（第４の回路）
【図１】
2014209726.tif 000004
【図２】
2014209726.tif 000005
【図３】
2014209726.tif 000006
【図４】
2014209726.tif 000007
【図５】
2014209726.tif 000008
【図６】
2014209726.tif 000009
【図７】
2014209726.tif 000010
【図８】
2014209726.tif 000011
【図９】
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