(57)【要約】【課題】複数の内蔵メモリに動作電圧を供給する共通電源回路に関して半導体基板上でのレイアウト制限を緩和する。【解決手段】半導体装置（１）は、１つの半導体基板（１０）上に形成された第１の内蔵メモリグループ（Ａ）及び第２の内蔵メモリグループ（Ｂ）を有する。第１の内蔵メモリグループ（Ａ）に属する少なくとも１つの内蔵メモリ（Ａ１）の各々は、それぞれ異なる個別電源回路（２１）から給電されて動作する。一方、第２の内蔵メモリグループ（Ｂ）に属する複数の内蔵メモリ（Ｂ１〜Ｂ４）の全ては、１つの共通電源回路（２２）から給電されて動作する。【選択図】図２
2014182696.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に集積された少なくとも１つの内蔵メモリからなる第１の内蔵メモリグループと、
前記基板上に集積された複数の内蔵メモリからなる第２の内蔵メモリグループと、
前記基板上に集積されるとともに、前記第１の内蔵メモリグループに属する前記少なくとも１つの内蔵メモリのそれぞれに個別に電圧を供給する少なくとも１つの個別電源と、
前記基板上に集積されるとともに、前記第２の内蔵メモリグループに属する前記複数の内蔵メモリの全てに共通電圧を供給する共通電源と、
を備える半導体装置。
【請求項２】
前記少なくとも１つの個別電源のうち前記第２の内蔵メモリグループに最も近接して配置された第１の個別電源と前記共通電源との前記基板上での距離Ｄは、以下の式（１）の関係を満たす、
Ｄ＞（Ｄ１＋Ｄ２）／２    （１）
ただし、Ｄ１は、前記第２の内蔵メモリグループのうち前記個別電源からの距離が最も近い内蔵メモリと前記個別電源との第１の距離を表し、Ｄ２は、前記第２の内蔵メモリグループのうち前記個別電源からの距離が最も遠い内蔵メモリと前記個別電源との第２の距離を表す、
請求項１に記載の半導体装置。
【請求項３】
前記距離Ｄは、以下の式（２）の関係を満たす、
Ｄ２＞Ｄ＞（Ｄ１＋Ｄ２）／２    （２）
請求項２に記載の半導体装置。
【請求項４】
前記第１の距離は、前記最も近い内蔵メモリ内のメモリセルを構成するＭＩＳＦＥＴのソース拡散層又はドレイン拡散層と、前記個別電源を構成するＭＩＳＦＥＴのソース拡散層又はドレイン拡散層の間の最短距離であり、
前記第２の距離は、前記最も遠い内蔵メモリ内のメモリセルを構成するＭＩＳＦＥＴのソース拡散層又はドレイン拡散層と、前記個別電源を構成するＭＩＳＦＥＴのソース拡散層又はドレイン拡散層の間の最短距離である、
請求項２又は３に記載の半導体装置。
【請求項５】
前記少なくとも１つの個別電源と前記共通電源の間に、前記第１及び第２の内蔵メモリグループのいずれかの内蔵メモリが配置されている、請求項１又は２に記載の半導体装置。
【請求項６】
前記少なくとも１つの個別電源は、第１の外部端子から電圧を供給され、
前記共通電源は、第２の外部端子から電圧を供給される、
請求項１又は２に記載の半導体装置。
【請求項７】
前記共通電源は外部端子から供給された電源電圧を元に前記共通電圧を生成し、前記共通電圧の値は前記電源電圧の値と異なる、請求項１又は２に記載の半導体装置。
【請求項８】
前記共通電圧は、前記第２の内蔵メモリグループのウェルに印加される、請求項１又は２に記載の半導体装置。
【請求項９】
前記第２の内蔵メモリグループに属する前記複数の内蔵メモリの各々はＤＲＡＭであり、
前記共通電圧は、前記ＤＲＡＭ内のメモリセルのキャパシタプレートに印加される、
請求項１又は２に記載の半導体装置。
【請求項１０】
前記第２の内蔵メモリグループに属する前記複数の内蔵メモリの各々はＳＲＡＭであり、
前記共通電圧は、接地電圧とは異なり、前記ＳＲＡＭ内のメモリセルを構成するラッチ回路の負荷ＭＩＳＦＥＴのソースに印加される、請求項１又は２に記載の半導体装置。
【請求項１１】
前記第２の内蔵メモリグループに属する前記複数の内蔵メモリの各々はＳＲＡＭであり、
前記共通電圧は、接地電圧とは異なり、前記ＳＲＡＭ内のメモリセルを構成するラッチ回路の駆動ＭＩＳＦＥＴのソースに印加される、請求項１又は２に記載の半導体装置。
【請求項１２】
前記少なくとも１つの個別電源のうち少なくとも１つは、対応する内蔵メモリの動作モードに応じて、前記対応する内蔵メモリへの電源供給を停止できるよう構成されている、請求項１又は２に記載の半導体装置。
【請求項１３】
前記第１の内蔵メモリグループの各々の動作速度は、前記第２の内蔵メモリグループのいずれの動作速度よりも速い、請求項１又は２に記載の半導体装置。
【請求項１４】
前記第１の内蔵メモリグループの各々のアクセス頻度は、前記第２の内蔵メモリグループのいずれのアクセス頻度よりも大きい、請求項１又は２に記載の半導体装置。
【請求項１５】
前記第１の内蔵メモリグループの各々の記憶容量は、前記第２の内蔵メモリグループのいずれの記憶容量よりも大きい、請求項１又は２に記載の半導体装置。
【請求項１６】
（ａ）少なくとも１つのメモリマクロからなる第１のメモリマクログループ、（ｂ）複数のメモリマクロからなる第２のメモリマクログループ、（ｃ）前記第１のメモリマクログループに属する前記少なくとも１つのメモリマクロのそれぞれに個別に電圧を供給する少なくとも１つの個別電源、及び（ｄ）前記第２のメモリマクログループに属する前記複数のメモリマクロの全てに共通電圧を供給する共通電源、の基板上での配置を所定の条件を満たすように決定することを備え、
前記所定の条件は、前記少なくとも１つの個別電源のうち前記第２のメモリマクログループに最も近接して配置された第１の個別電源と前記共通電源との前記基板上での距離Ｄが以下の式（３）の関係を満たすことを含む、
Ｄ＞（Ｄ１＋Ｄ２）／２    （３）
ただし、Ｄ１は、前記第２のメモリマクログループのうち前記個別電源からの距離が最も近いメモリマクロと前記個別電源との第１の距離を表し、Ｄ２は、前記第２のメモリマクログループのうち前記個別電源からの距離が最も遠いメモリマクロと前記個別電源との第２の距離を表わす、
半導体装置の設計方法。
【請求項１７】
前記所定の条件は、さらに、前記距離Ｄが以下の式（４）の関係を満たすことを含む、
Ｄ２＞Ｄ＞（Ｄ１＋Ｄ２）／２    （４）
請求項１６に記載の設計方法。
【請求項１８】
前記所定の条件は、前記少なくとも１つの個別電源と前記共通電源の間に、前記第１及び第２のメモリマクログループのいずれかのメモリマクロを配置することをさらに含む、請求項１６又は１７に記載の設計方法。
【請求項１９】
前記第２のメモリマクログループの各々の動作速度は、前記第１のメモリマクログループのいずれの動作速度よりも遅い、請求項１６又は１７に記載の設計方法。
【請求項２０】
半導体装置の設計方法をコンピュータに行わせるためのプログラムであって、
前記設計方法は、
（ａ）少なくとも１つのメモリマクロからなる第１のメモリマクログループ、（ｂ）複数のメモリマクロからなる第２のメモリマクログループ、（ｃ）前記第１のメモリマクログループに属する前記少なくとも１つのメモリマクロのそれぞれに個別に電圧を供給する少なくとも１つの個別電源、及び（ｄ）前記第２のメモリマクログループに属する前記複数のメモリマクロの全てに共通電圧を供給する共通電源、の基板上での配置を所定の条件を満たすように決定することを含み、
前記所定の条件は、前記少なくとも１つの個別電源のうち前記第２のメモリマクログループに最も近接して配置された第１の個別電源と前記共通電源との前記基板上での距離Ｄが以下の式（２）の関係を満たすことを含む、
Ｄ＞（Ｄ１＋Ｄ２）／２    （２）
ただし、Ｄ１は前記第２のメモリマクログループのうち前記個別電源からの距離が最も近いメモリマクロと前記個別電源との第１の距離を表し、Ｄ２は前記第２のメモリマクログループのうち前記個別電源からの距離が最も遠いメモリマクロと前記個別電源との第２の距離を表わす、
プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、複数の内蔵メモリが１つの基板上に形成されている半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
最近の半導体装置（例えば、ＳｏＣ（System-on-a-Chip）デバイス）では、複数の内蔵メモリ（埋め込みメモリ）とロジック回路（例えば、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processer）、ベースバンドモデム等）が１つの半導体基板上に集積された構造が採用されている。１つの半導体基板上に形成される複数の内蔵メモリは、同一種類である場合もあるし、異なる種類の場合もある。なお、本明細書で使用される「半導体装置」の用語は、１チップの半導体集積回路を意味する。また、本明細書で使用する「内蔵メモリ（embedded memory）」の用語は、他のロジック回路とともに１つの半導体基板に混載されるメモリデバイスを意味する。つまり、内蔵メモリは、単体メモリ製品（例えば、ＤＲＡＭ（Dynamic Random Access Memory）製品、フラッシュメモリ製品）の外観を有しておらず、マイクロプロセッサ、マイクロコンピュータ、マイクロコントローラ、又はＳｏＣ等の半導体装置に埋め込まれる。内蔵メモリは、例えば、内蔵ＳＲＡＭ（Static RAM）、内蔵ＤＲＡＭ、内蔵マスクＲＯＭ（Read Only Memory）、内蔵フラッシュメモリ、内蔵ＭＲＡＭ（Magnetic RAM）、又は内蔵相変化メモリである。内蔵メモリは、特に半導体デザインの分野において、メモリマクロ、メモリマクロセル、又はメモリマクロIP（Intellectual Property）等と呼ばれることもある。
【０００３】
特許文献１は、半導体装置に内蔵された複数の内蔵メモリの全てに１つの共通電源から電力を供給する構成を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００４／０１３９０９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の内蔵メモリが１つの共通電源からの給電によって動作する場合、電源規模が大きくなるため、共通電源が発するノイズが問題となるおそれがある。特に特許文献１に開示されているように１つの共通電源が半導体装置内の全ての内蔵メモリに給電する構成は、大きな給電能力を持つ電源回路を必要とする。したがって、ノイズ対策のために、半導体基板上での共通電源の配置が制限されるという課題がある。さらに本件発明者等は、１つの半導体基板に形成された複数の内蔵メモリへの給電に関する構造及び回路レイアウトに関して様々な課題を見出した。これらの課題、及びこれらの課題に対処するために本件発明者等によって得られた技術思想の幾つかの具体例は、後述する実施形態の記述及び添付図面によって明らかにされる。
【課題を解決するための手段】
【０００６】
一実施形態では、半導体装置は、１つの半導体基板上に形成された第１及び第２の内蔵メモリグループを有する。第１の内蔵メモリグループに属する少なくとも１つの内蔵メモリの各々は、それぞれ異なる個別電源回路から給電されて動作する。一方、第２の内蔵メモリグループに属する複数の内蔵メモリの全ては、１つの共通電源回路から給電されて動作する。
【発明の効果】
【０００７】
上述した一実施形態は、複数の内蔵メモリに動作電圧を供給する共通電源回路に関して半導体基板上でのレイアウト制限を緩和することができる。
【図面の簡単な説明】
【０００８】
【図１】発明の実施形態に係る半導体装置の構成例を示す図である。
【図２】発明の実施形態に係る半導体装置における複数の内蔵メモリへの給電構造の第１の例を示す図である。
【図３】発明の実施形態に係る半導体装置における複数の内蔵メモリへの給電構造の第２の例を示す図である。
【図４】発明の実施形態に係る半導体装置における複数の内蔵メモリへの給電構造の第３の例を示す図である。
【図５】発明の実施形態に係るＩＣデザインを行うためのコンピュータの構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下では、具体的な実施形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００１０】
一実施形態に係る半導体装置１は、複数の内蔵メモリとロジック回路（例えば、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processer）、ベースバンドモデム等）が１つの半導体基板上に集積された構造を有する。図１は、半導体装置１の構成例を示している。図１の例では、半導体装置１は、１つの半導体基板１０に形成された５つの内蔵メモリ、つまり、内蔵ＲＯＭ１１、内蔵ＳＲＡＭ１２、内蔵ＤＲＡＭ１３、内蔵ＤＲＡＭ１４、及び内蔵フラッシュメモリ１５を有する。さらに、図１の例では、ＣＰＵ１６、ＤＳＰ１７、周辺回路１８も半導体基板１０に形成されている。ＣＰＵ１６、ＤＳＰ１７、及び周辺回路１８の各々は、必要な機能を実現するために、５つの内蔵メモリ１１〜１５の少なくとも１つを利用する。図１に示された内蔵メモリの数および種類が一例に過ぎないことは勿論である。例えば、半導体装置１が有する内蔵メモリは、全て同一種類のメモリ（例えば、ＤＲＡＭ又はＳＲＡＭ）であってもよい。また、半導体装置１は、図１に示されていない他の種類の内蔵メモリ（例えば、ＭＲＡＭ又は相変化メモリ）を有してもよい。
【００１１】
続いて以下では、半導体装置１における複数の内蔵メモリへの給電構造の幾つかの具体例について説明する。
【００１２】
＜給電構造の第１の例＞
図２は、給電構造の第１の例を示す図である。図２に示された内蔵メモリＡ１、Ｂ１〜Ｂ４は、例えば、図１に示した内蔵メモリ１１〜１５に対応する。半導体装置は、１つの半導体基板１０上に形成された内蔵メモリグループＡ及び内蔵メモリグループＢを含む。内蔵メモリグループＡに属する少なくとも１つの内蔵メモリの各々は、それぞれ異なる個別電源回路から給電されて動作する。一方、内蔵メモリグループＢに属する複数の内蔵メモリの全ては、１つの共通電源回路から給電されて動作する。
【００１３】
図２に示された構成例では、半導体装置１は、内蔵メモリグループＡに属する１つの内蔵メモリＡ１を有する。半導体基板１０上に形成された個別電源２１は、内蔵メモリＡ１に個別電圧ＶＩＮ１を供給する。個別電源２１は、内蔵メモリＡ１に内蔵されてもよい。半導体装置１は、内蔵メモリグループＡに属する２以上の内蔵メモリを有してもよい。この場合、グループＡに属する２以上の内蔵メモリために半導体基板１０上に２以上の個別電源２１が配置され、各内蔵メモリはそれぞれの個別電源から給電されて動作すればよい。
【００１４】
また、図２の例では、半導体装置１は、内蔵メモリグループＢに属する４つの内蔵メモリＢ１、Ｂ２、Ｂ３、及びＢ４を有する。半導体基板１０上に形成された共通電源２２は、内蔵メモリＢ１、Ｂ２、Ｂ３、及びＢ４の全てに共通電圧ＶＩＮ２を供給する。共通電圧ＶＩＮ２は、個別電圧ＶＩＮ１と同一電圧でもよいし異なる電圧でもよい。半導体装置１は、複数の内蔵メモリグループＢを有し、複数の内蔵メモリグループＢのそれぞれに給電する複数の共通電源回路を有してもよい。
【００１５】
以上に述べたことから理解されるように、図２に示された給電構造では、１つの半導体基板１０上に形成された複数の内蔵メモリのうち少なくとも１つが個別電源からの給電により動作し、他の一部が又は全てが共通電源からの給電により動作する。当該給電構造は、半導体基板上の全ての内蔵メモリが１つの共通電源回路からの給電により動作する構成に比べて、共通電源回路の最大給電能力を抑えることができるため、これにより電源ノイズを低減できるとともに電源回路のレイアウト制限を緩和できる。また、図２に示された給電構造は、半導体基板１０上の全ての内蔵メモリの各々がそれぞれ異なる個別電源回路からの給電により動作する構成に比べて、電源回路の共通化によってチップ面積を削減することができる。
【００１６】
また、図２の構成例では、個別電源２１と共通電源２２は、異なる外部端子に接続されている。つまり、個別電源２１は、外部端子３１からの外部電圧ＶＤＤ１を元に個別電圧ＶＩＮ１を生成して内蔵メモリＡ１に供給する。一方、共通電源２２は、外部端子３２からの外部電圧ＶＤＤ２を元に共通電圧ＶＩＮ２を生成して内蔵メモリＢ１、Ｂ２、Ｂ３、及びＢ４に供給する。仮に、個別電源２１及び共通電源２２が同じ外部端子に接続されていると、共通電源２２のピーク電流が増大することで個別電源２１が生成する個別電圧ＶＩＮ１にもノイズが乗ってしまうおそれがある。これに対して図２の構成例は、個別電源２１及び共通電源２２が異なる外部端子に接続されていることによって、共通電源２２から個別電源２１（又はその反対）への電源ノイズの伝播を防止できる。なお、例えば、外部端子との接続配線を経由した電源ノイズの伝播の影響が小さい場合等には、個別電源２１と共通電源２２は、同一の外部端子（例えば、外部端子３１又は３２）に接続されてもよい。
【００１７】
続いて、内蔵メモリのグループ分けについて説明する。半導体基板１０に搭載される内蔵メモリがグループＡ（つまり、個別電源２１からの給電により動作）とグループＢ（つまり、共通電源２２からの給電により動作）のいずれに属するかを決定するグループ分けは、例えば、以下に述べるルールに従って行えばよい。例えば、他の内蔵メモリと同一電圧で動作する内蔵メモリは、グループＢに属するようにしてもよい。また、他の内蔵メモリに所定の基準値より近づけて配置することが可能な（つまり、レイアウト制約上許可された）内蔵メモリは、グループＢに属するようにしてもよい。
【００１８】
また、記憶容量（記憶ビット容量）が所定の基準値より大きい内蔵メモリは、グループＡに属するようにしてもよい。この場合、グループＡに属する各内蔵メモリの記憶容量は、グループＢに属する各内蔵メモリの記憶容量よりも大きい。内蔵メモリは、一般的に、記憶容量の大きくなるにつれて、平均消費電流又は最大消費電流が大きくなる。したがって、記憶容量が大きい内蔵メモリが共通電源２２に接続されると、共通電源２２の最大供給電流が増大し、共通電源２２が発する電源ノイズも大きくなるおそれがある。このため、記憶容量が所定の基準値より大きい内蔵メモリがグループＡに属することで、共通電源２２の最大供給電流が過度に大きくなることを抑制できる。
【００１９】
上述した記憶容量に基づくグループ分けと同様の思想に基づいて、例えば、動作速度（動作クロック）が所定の基準値より速い内蔵メモリは、グループＡに属するようにしてもよい。内蔵メモリの動作速度が速いほど、その内蔵メモリの平均消費電流又は最大消費電流が大きくなるためである。この場合、グループＡに属する各内蔵メモリの動作速度は、グループＢに属する各内蔵メモリの動作速度よりも速い。
【００２０】
また、アクセス頻度が所定の基準値より大きい内蔵メモリは、グループＡに属するようにしてもよい。アクセス頻度が大きいほど、その内蔵メモリの平均消費電流又は最大消費電流が大きくなるためである。この場合、グループＡに属する各内蔵メモリのアクセス頻度は、グループＢに属する各内蔵メモリのアクセス頻度よりも大きい。
【００２１】
また、動作モードを変更でき動作を停止することが可能な内蔵メモリは、グループＡに属するようにしてもよい。この場合、個別電源は、内蔵メモリの動作モードの変更に応じて、電圧供給を停止するように構成されてもよい。これにより、半導体装置１の消費電力の抑制に寄与することができる。
【００２２】
上述した幾つかのグループ分けルールは、組み合わせて用いられてもよい。
【００２３】
続いて以下では、個別電源２１から供給される個別電圧ＶＩＮ１の具体例について説明する。一例として、内蔵メモリＡ１が内蔵ＳＲＡＭである場合を考える。個別電源２１は、チャージポンプを含む電源回路であってもよく、外部電圧ＶＤＤ１以上の高電圧または接地電圧ＧＮＤ以下の低電圧を個別電圧ＶＩＮ１として生成してもよい。これに代えて、個別電源２１は、外部電圧ＶＤＤ１からシフトされた電圧（つまり、ＶＤＤ１とは異なる電圧）を個別電圧ＶＩＮ１として生成するレギュレータ回路であってもよい。
【００２４】
個別電源２１が個別電圧ＶＩＮ１を内蔵メモリＡ１としての内蔵ＳＲＡＭに供給することで、内蔵メモリＡ１の動作電圧を他の内蔵メモリとは独立に調整することができる。これにより、例えば、内蔵メモリＡ１のパワー、動作速度を状況に応じて変更することが容易となる。
【００２５】
また、内蔵メモリＡ１としての内蔵ＳＲＡＭのワード線若しくはソース線又はこれら両方に、外部電圧ＶＤＤ１及び接地電圧ＧＮＤのいずれとも異なる個別電圧ＶＩＮ１が供給されてもよい。これにより、例えば、リーク電流を抑制したり、又は動作マージンを拡大させたりすることができる。
【００２６】
さらにまた、ＳＲＡＭメモリセルを構成するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）のウェル電位、off時のゲート電圧、又はソース電圧として、外部電圧ＶＤＤ１及び接地電圧ＧＮＤのいずれとも異なる個別電圧ＶＩＮ１が供給されてもよい。これにより、例えば、リーク電流を抑制することができる。
【００２７】
内蔵メモリＡ１が内蔵ＳＲＡＭであるときの個別電源２１の例は、上述した幾つかの具体例に限られない。個別電源２１は、内蔵ＳＲＡＭ（内蔵メモリＡ１）内で使用される他の電圧を供給してもよい。
【００２８】
次に、共通電源２２から供給される共通電圧ＶＩＮ２の具体例について説明する。例えば、共通電圧ＶＩＮ２は、グループＢに属する内蔵メモリＢ１〜Ｂ４のウェルに印加されるウェル電圧であってもよい。ウェル電圧は、ＤＲＡＭのメモリセルを構成するＭＩＳＦＥＴのバックゲート電圧として使用される。また、内蔵メモリＢ１〜Ｂ４がＤＲＡＭである場合、共通電圧ＶＩＮ２は、ＤＲＡＭ内のメモリセルのキャパシタプレートに印加されてもよい。また、内蔵メモリＢ１〜Ｂ４がＳＲＡＭである場合、共通電源２２は、上述した個別電源１２の具体例と同様に、内蔵ＳＲＡＭとしての内蔵メモリＢ１〜Ｂ４内で使用される電圧を生成してもよい。すなわち、共通電源２２は、チャージポンプを含む電源回路であってもよいし、レギュレータ回路であってもよい。例えば、共通電圧ＶＩＮ２は、接地電圧ＧＮＤとは異なり、ＳＲＡＭ内のメモリセルを構成するラッチ回路（つまり、２つのインバータ）の負荷ＭＩＳＦＥＴのソースに印加されてもよい。これに代えて、共通電圧ＶＩＮ２は、接地電圧ＧＮＤとは異なり、ＳＲＡＭ内のメモリセルを構成するラッチ回路（つまり、２つのインバータ）の駆動ＭＩＳＦＥＴのソースに印加されてもよい。これらの電圧は、複数の内蔵メモリが同時に動作した場合でも比較的影響が少なく、ノイズの発生が少なく、かつ他の回路からのノイズの影響を受け難いと考えられるためである。
【００２９】
＜給電構造の第２の例＞
図３は、半導体装置１の給電構造の第２の具体例を示す図である。図３の例では、個別電源２１と共通電源２２の間の半導体基板１０上での距離Ｄが規定される。具体的には、個別電源２１と共通電源２２の配置は、距離Ｄが以下の式（１）の関係を満たすように決定される。
Ｄ＞（Ｄ１＋Ｄ２）／２    （１）
ここで、距離Ｄ１は、グループＢに属する内蔵メモリＢ１〜Ｂ４のうち個別電源２１からの距離が最も近い内蔵メモリＢ４と個別電源２１との距離を表す。距離Ｄ２は、グループＢに属する内蔵メモリＢ１〜Ｂ４のうち個別電源２１からの距離が最も遠い内蔵メモリＢ１と個別電源２１との距離を表す。
【００３０】
すなわち、図３の例では、共通電源２２は、個別電源２１から見て距離Ｄ１及びＤ２の中間距離（（Ｄ１＋Ｄ２）／２）よりも遠くに配置される。なお、既に述べたように、半導体装置１は、内蔵メモリグループＡに属する複数の内蔵メモリと、これらの内蔵メモリに給電するための複数の個別電源２１を有してもよい。この場合、複数の個別電源２１のうち、内蔵メモリグループＢに最も近接して配置された個別電源２１に対して式（１）の条件を課せばよい。個別電源２１及び共通電源２２のレイアウトに式（１）の距離条件を課すことで、共通電源２２のレイアウト自由度をある程度確保しながら、共通電源２２から個別電源２１に及ぼす電源ノイズの影響を抑えることができる。
【００３１】
もちろん、可能であれば、共通電源２２は、個別電源２１から見てなるべく遠い位置に配置されてもよい。現実的には、次のような考え方で共通電源２２の配置を決定してもよい。例えば、個別電源２１の電源ノイズ耐力に余裕がある場合は、中間位置付近（つまり、個別電源２１からの距離が概ね（Ｄ１＋Ｄ２）／２の位置）に共通電源２２を配置する。これに対して、個別電源２１の電源ノイズ耐力に余裕がない場合は、個別電源２１から見てなるべく遠い位置に共通電源２２を配置する。
【００３２】
また、内蔵メモリグループＢの配置領域が所定の基準値より広い場合には、中間位置付近（つまり、個別電源２１からの距離が概ね（Ｄ１＋Ｄ２）／２の位置）に共通電源２２を配置する。このようなケースにおいて個別電源２１から見て遠くに共通電源２２を配置することを優先してしまうと、個別電源２１の近くに配置されたグループＢの内蔵メモリ（図３では、内蔵メモリＢ４）への電源配線が長くなる。したがって、電源配線が持つ抵抗成分による共通電圧ＶＩＮ２の電圧降下が懸念されるためである。
【００３３】
このように、電源ノイズ対策の観点からは、共通電源２２は、個別電源２１から見てなるべく遠くに配置すればよい。しかしながら、共通電圧ＶＩＮ２の給電距離が伸びることによる電圧降下の問題、又はレイアウト自由度の低下の問題が生じることが考えられる。つまり、共通電源２２と個別電源２１の距離をなるべく遠ざけることが必ずしも最良とは言えない。このため、例えば、距離Ｄに関して更なる条件を課してもよい。具体的には、個別電源２１と共通電源２２の配置は、距離Ｄが以下の式（２）の関係を満たすように決定されてもよい。
Ｄ２＞Ｄ＞（Ｄ１＋Ｄ２）／２    （２）
【００３４】
すなわち、共通電源２２は、個別電源２１から見て距離Ｄ１及びＤ２の中間距離（（Ｄ１＋Ｄ２）／２）よりも遠くに配置され、かつ、距離Ｄ２よりも近くに配置されてもよい。個別電源２１及び共通電源２２のレイアウトに式（２）の距離条件を課すことで、共通電源２２から個別電源２１に及ぼす電源ノイズの影響を抑えることができ、共通電圧ＶＩＮ２の電圧降下の問題およびレイアウト自由度の低下の問題を回避できる。
【００３５】
なお、距離Ｄ、Ｄ１及びＤ２を定めるための個別電源２１、共通電源２２、及び内蔵メモリＢ１〜Ｂ４の基準点は、これらの構成要素が有するＭＩＳＦＥＴのソース拡散層又はドレイン拡散層とすればよい。具体的には、距離Ｄは、個別電源２１を構成するＭＩＳＦＥＴ（駆動トランジスタ）のソース拡散層又はドレイン拡散層と、共通電源２２を構成するＭＩＳＦＥＴ（駆動トランジスタ）のソース拡散層又はドレイン拡散層の間の最短距離として定義される。距離Ｄ１は、個別電源２１を構成するＭＩＳＦＥＴ（駆動トランジスタ）のソース拡散層又はドレイン拡散層と、最も近い内蔵メモリ（図３では、内蔵メモリＢ４）内のメモリセルを構成するＭＩＳＦＥＴのソース拡散層又はドレイン拡散層との間の最短距離として定義される。第２の距離Ｄ２は、個別電源２１を構成するＭＩＳＦＥＴ（駆動トランジスタ）のソース拡散層又はドレイン拡散層と、最も遠い内蔵メモリ（図３では、内蔵メモリＢ１）内のメモリセルを構成するＭＩＳＦＥＴのソース拡散層又はドレイン拡散層との間の最短距離として定義される。
【００３６】
＜給電構造の第３の例＞
図４は、半導体装置１の給電構造の第３の具体例を示す図である。第３の具体例では、個別電源２１と共通電源２２の間に内蔵メモリグループＡ及びグループＢのいずれかの内蔵メモリが配置される。図４を見ると、個別電源２１と共通電源２２の間に、内蔵メモリグループＢに属する内蔵メモリＢ２〜Ｂ４が配置されている。
【００３７】
共通電源２２が動作時に共通電源２２のＭＩＳＦＥＴから出る基板電流によって基板１０の電位が変化し、これにより個別電源２１の動作状態が影響を受けることが懸念される。しかしながら、第３の具体例では、個別電源２１と共通電源２２の間に内蔵メモリが配置されている。すなわち、内蔵メモリを形成するための高電位（例えば、電源電圧）接続ウェルと低電位（例えば、接地電圧）接続ウェルが個別電源２１と共通電源２２の間に存在する。内蔵メモリを形成するためのこれらのウェルは、キャリア（つまり、共通電源２２のＮチャネルＦＥＴから出る正孔）を吸収する。したがって、第３の具体例は、共通電源２２から個別電源２１への半導体基板１０を介したノイズ伝播を抑制することができる。
【００３８】
給電構造の第１〜第３の例で説明した個別電源２１及び共通電源２２のレイアウトに関する条件は、半導体集積回路のデザインルールとしてＩＣ（Integrated Circuit）デザインツールに適用されてもよい。例えば、ＩＣデザインツールは、距離Ｄが式（１）又は（２）を満たすように、内蔵メモリ（メモリマクロ）グループＡ、内蔵メモリ（メモリマクロ）グループＢ、個別電源２１、及び共通電源２２の半導体基板１０上での配置を決定すればよい。
【００３９】
ＩＣデザインツールの具体例は、ＩＣデザインソフトウェア（又はＣＡＤ（Computer Aided Design）ソフトウェア）を実行するコンピュータである。図５は、ＩＣデザインソフトウェアを実行するコンピュータの一例を示している。図５に示されたコンピュータ５は、ＣＰＵ５１、ＲＡＭ５２、ディスプレイ５３、入力デバイス５４、及び不揮発性記憶部５５を含む。ディスプレイ５３は、画像表示デバイスであり、例えばＬＣＤ（Liquid Crystal Display）又は有機ＥＬ（Electro-Luminescence）ディスプレイである。入力デバイス５４は、キーボード、マウス、トラックパッド、若しくはタッチパネル、又はこれらの組み合わせである。不揮発性記憶部５５は、例えば、ハードディスクドライブ、又はフラッシュメモリである。不揮発性記憶部５５に格納されたＯＳ（Operating System）５６及びＩＣデザインソフトウェア５７は、ＲＡＭ（Random Access Memory）５２にロードされる。ＣＰＵ５１がＲＡＭ５２にロードされたＩＣデザインソフトウェア５７を実行することで、コンピュータ５０はＩＣデザインツールとして機能する。
【００４０】
ＩＣデザインソフトウェア５７（つまり、コンピュータプログラム）は、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（random access memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００４１】
さらに、上述した実施形態は本件発明者により得られた技術思想の適用に関する例に過ぎない。すなわち、当該技術思想は、上述した実施形態のみに限定されるものではなく、種々の変更が可能であることは勿論である。
【符号の説明】
【００４２】
１  半導体装置
１０  半導体基板
１１  内蔵ＲＯＭ
１２  内蔵ＳＲＡＭ
１３、１４  内蔵ＤＲＡＭ
１５  内蔵フラッシュメモリ
２１  個別電源
２２  共通電源
５０  コンピュータ
５７  ＩＣデザインソフトウェア
Ａ１  内蔵メモリ
Ｂ１〜Ｂ４  内蔵メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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