(57)【要約】【課題】回路面積を縮小させつつ、信頼性を向上可能なセンスアンプを提供すること。【解決手段】第１トランジスタ（VPRE)と、ラッチ回路（SDL）と、第１値を保持可能な検知部（SEN,Tr28）と、第２トランジスタ（STB）と、第３トランジスタ（XXL）とを具備し、第４トランジスタ（STI）を前記ラッチ回路は含み、第１電圧を前記ビット線に転送した後、前記第２トランジスタ及び第４トランジスタを介して前記ラッチ回路へ前記前記第３トランジスタが２回オン状態とされたことにより得られた第１結果（ベリファイ結果、例えばＬＰ）を前記値として転送し、再度、第１トランジスタが前記値に応じた電圧として、接地電位、またはこの接地電位よりも高く且つ内部電圧（VDD）よりも低い第２電圧（VQPW）を前記ビット線に転送する。【選択図】図１３
2014182845.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧をビット線に転送可能な第１トランジスタと、
前記第１トランジスタのゲートに接続され、データを保持可能なラッチ回路と、
前記ビット線に電気的に接続され、且つ前記ビット線の電位に応じた第１値を保持可能な検知部と、
前記第１値に応じて前記ラッチ回路を接地可能な第２トランジスタと、
前記検知部と前記ビット線に接続された第３トランジスタと
を具備し、
前記第２トランジスタに接続され、前記第１値をこのラッチ回路に転送する第４トランジスタを前記ラッチ回路は含み、
前記第１電圧を前記ビット線に転送した後、前記第２トランジスタ及び第４トランジスタを介して前記ラッチ回路へ前記第３トランジスタが２回オン状態とされたことにより得られた第１結果を前記第１値として転送し、
再度、前記第１トランジスタが前記第１値に応じた電圧として、接地電位、またはこの接地電位よりも高く且つ内部電圧よりも低い第２電圧を前記ビット線に転送する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２トランジスタには第１信号が供給され、
前記第４トランジスタには第１信号とは異なる第２信号が供給され、
前記ビット線に前記第１電圧を転送した後、前記第１、第２信号を活性化させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
メモリセルに書き込み動作を実行することと、
第１ベリファイ動作においてビット線に流れる電流を第１期間検知し、第１の閾値レベルまで閾値分布が遷移しているか否かを確認し、これを第１結果として検知部に格納することと、
第２ベリファイ動作において前記ビット線に流れる電流を前記第１期間よりも短い第２期間だけ検知し、前記第１の閾値レベルよりも低い第２の閾値レベルまで前記閾値分布が遷移しているか否かを確認し、これを第２結果として前記検知部に格納することと、
書き込みデータを保持する第１ラッチに応じて前記ビット線に再書き込み電圧を転送することと、
前記検知部に格納され、前記第１結果及び第２結果から得られた第３結果を、前記検知部に接続された第１、第２トランジスタを介して前記第１ラッチに転送することと、
前記第３結果に応じて接地電位または、この接地電位よりも高く且つ内部電圧よりも低い第１電圧を前記ビット線に転送することと
を具備する不揮発性半導体記憶装置の書き込み方法。
【請求項４】
前記第３結果の前記第１ラッチへの転送は、前記第１、第２トランジスタに供給される第１、及び第２信号をそれぞれ活性化させることであり、
前記第３結果が前記第２の閾値レベルよりも低い閾値分布に位置する前記メモリセルを示す場合、前記メモリセルへの再書き込みを示し、
前記第３結果が前記第２の閾値レベルよりも高く且つ前記第１の閾値レベルよりも低い閾値分布に位置する前記メモリセルの場合、前記メモリセルへの弱書き込みを示す
ことを特徴とする請求項３記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、マトリクス状に配置されたメモリセル、及びこのメモリセルに書き込みデータを保持させるセンスアンプなどを備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２６９７３６号公報
【特許文献２】特開２００９−１２３２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、回路面積を縮小させつつ、信頼性を向上可能な不揮発性半導体記憶装置及びその書き込み方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置によれば、第１電圧をビット線に転送可能な第１トランジスタと、前記第１トランジスタのゲートに接続され、データを保持可能なラッチ回路と、前記ビット線に電気的に接続され、且つ前記ビット線の電位に応じた第１値を保持可能な検知部と、前記第１値に応じて前記ラッチ回路を接地可能な第２トランジスタと、前記検知部と前記ビット線に接続された第３トランジスタとを具備し、前記第２トランジスタに接続され、前記第１値をこのラッチ回路に転送する第４トランジスタを前記ラッチ回路は含み、前記第１電圧を前記ビット線に転送した後、前記第２トランジスタ及び第４トランジスタを介して前記ラッチ回路へ前記前記第３トランジスタが２回オン状態とされたことにより得られた第１結果を前記値として転送し、再度、第１トランジスタが前記値に応じた電圧として、接地電位、またはこの接地電位よりも高く且つ内部電圧よりも低い第２電圧を前記ビット線に転送する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る不揮発性半導体記憶装置の全体構成図。
【図２】本実施形態に係るメモリセルＭＣの閾値分布と、ベリファイ電圧とを示したグラフ。
【図３】本実施形態に係るセンスアンプの構成例。
【図４】本実施形態に係る書き込み動作を示し、図４（ａ）〜図４（ｅ）はフローチャート。
【図５】本実施形態に係る書き込み動作であり、図５（ａ）はセンスアンプの回路例であり、図５（ｂ）は各信号のタイミングチャートであり、図５（ｃ）はＳＤＬの格納データであり、図５（ｄ）はＳＥＮの格納データであり、図５（ｅ）はメモリセルの閾値分布。
【図６】本実施形態に係る書き込み動作であり、図６（ａ）はセンスアンプの回路例であり、図６（ｂ）は各信号のタイミングチャートであり、図６（ｃ）はＳＤＬの格納データであり、図６（ｄ）はＳＥＮの格納データであり、図６（ｅ）はメモリセルの閾値分布。
【図７】本実施形態に係る書き込み動作であり、図７（ａ）はセンスアンプの回路例であり、図７（ｂ）は各信号のタイミングチャートであり、図７（ｃ）はＳＤＬの格納データであり、図７（ｄ）はＳＥＮの格納データであり、図７（ｅ）はメモリセルの閾値分布。
【図８】本実施形態に係る書き込み動作であり、図８（ａ）はセンスアンプの回路例であり、図８（ｂ）は各信号のタイミングチャートであり、図８（ｃ）はＳＤＬの格納データであり、図８（ｄ）はＳＥＮの格納データであり、図８（ｅ）はメモリセルの閾値分布。
【図９】本実施形態に係る書き込み動作であり、図９（ａ）はセンスアンプの回路例であり、図９（ｂ）は各信号のタイミングチャートであり、図９（ｃ）はＳＤＬの格納データであり、図９（ｄ）はＳＥＮの格納データであり、図９（ｅ）はメモリセルの閾値分布。
【図１０】本実施形態に係る書き込み動作であり、図１０（ａ）はセンスアンプの回路例であり、図１０（ｂ）は各信号のタイミングチャートであり、図１０（ｃ）はＳＤＬの格納データであり、図１０（ｄ）はＳＥＮの格納データであり、図１０（ｅ）はメモリセルの閾値分布。
【図１１】本実施形態に係る書き込み動作であり、図１１（ａ）はセンスアンプの回路例であり、図１１（ｂ）は各信号のタイミングチャートであり、図１１（ｃ）はＳＤＬの格納データであり、図１１（ｄ）はＳＥＮの格納データであり、図１１（ｅ）はメモリセルの閾値分布。
【図１２】本実施形態に係る書き込み動作であり、図１２（ａ）はセンスアンプの回路例であり、図１２（ｂ）は各信号のタイミングチャートであり、図１２（ｃ）はＳＤＬの格納データであり、図１２（ｄ）はＳＥＮの格納データであり、図１２（ｅ）はメモリセルの閾値分布。
【図１３】本実施形態に係る書き込み動作であり、図１３（ａ）はセンスアンプの回路例であり、図１３（ｂ）は各信号のタイミングチャートであり、図１３（ｃ）はＳＤＬの格納データであり、図１３（ｄ）はＳＥＮの格納データであり、図１３（ｅ）はメモリセルの閾値分布。
【図１４】本実施形態に係る書き込み動作であり、図１４（ａ）はセンスアンプの回路例であり、図１４（ｂ）は各信号のタイミングチャートであり、図１４（ｃ）はＳＤＬの格納データであり、図１４（ｄ）はＳＥＮの格納データであり、図１４（ｅ）はメモリセルの閾値分布。
【図１５】本実施形態に係る書き込み動作であり、図１５（ａ）はセンスアンプの回路例であり、図１５（ｂ）は各信号のタイミングチャートであり、図１５（ｃ）はＳＤＬの格納データであり、図１５（ｄ）はＳＥＮの格納データであり、図１５（ｅ）はメモリセルの閾値分布。
【発明を実施するための形態】
【０００７】
図１を用いて本実施形態について説明する。本実施形態はメモリセルＭＣの閾値分布を適切に制御可能な不揮発性半導体記憶装置を提供する。具体的にはセンスアンプの回路面積を縮小させつつ、メモリセルＭＣに保持されたデータの信頼性を向上する。
【０００８】
図１は本実施形態に係る半導体装置の全体を示した概念図である。
【０００９】
［本実施形態］  
１．全体構成例  
図１は、本実施形態に係る不揮発性半導体記憶装置１の構成を示すブロック図である。本実施形態では、不揮発性半導体記憶装置１として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１０】
不揮発性半導体記憶装置１は、メモリセルアレイ２、ロウデコーダ３、制御部４、電圧発生回路５、及びセンスアンプ４を具備する。
【００１１】
１．１＜メモリセルアレイ２の構成例＞  
メモリセルアレイ２は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１２】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１３】
メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１４】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１５】
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ２において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１６】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１７】
メモリセルアレイ２の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００１８】
１．２＜周辺回路の構成＞  
ロウデコーダ３は、複数のワード線ＷＬに接続され、データの読み出し、書き込み、及び消去時に、ワード線ＷＬの選択及び駆動を行う。
【００１９】
次いで制御部４は、動作モードに応じて図示せぬホストから供給される外部制御信号及びコマンドＣＭＤに基づき、データの書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、ロウデコーダ３、電圧発生回路５、及びセンスアンプ４等に送られる。
【００２０】
なお制御部４は不揮発性半導体記憶装置１の中に配置されていなくても良い。すなわち、不揮発性半導体記憶装置１とは別の半導体装置に配置されていても良いし、ホスト内に配置されていても良い。
【００２１】
電圧発生回路５は、制御部４から送られる各種制御信号に応じて、読み出し電圧（Ｖｒｅａｄ、ＶＣＧＲ）、書き込み電圧（ＶＰＧＭ）、ベリファイ電圧（ＶＬ、ＶＨ）、及び消去電圧（ＶＥＲＡ）、並びにメモリセルアレイ２、ロウデコーダ３、及びセンスアンプ４の各種動作に必要な電圧（たとえば内部電圧ＶＤＤ、ＶＨＳＡ）を発生する。
【００２２】
センスアンプ６は、複数のビット線ＢＬに接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。また、センスアンプ４は、データの読み出し時にビット線ＢＬのデータを検知する。またセンスアンプ４はデータの書き込み時に書き込みデータに応じた電圧をビット線ＢＬに印加する。
【００２３】
２．＜閾値分布とベリファイ電圧（ＶＬ、ＶＨ）＞  
次に図２を用いてメモリセルＭＣの閾値分布と、ベリファイ電圧（ＶＬ、ＶＨ）とについて説明する。なお、ベリファイ電圧とはＮＡＮＤストリング１０の導通及び非導通をチェックすることで所望のデータを書き込み出来たか否かを確認するための電圧である。
【００２４】
メモリセルＭＣは、例えば２値のデータ（“０”または“１”）のうちいずれか１つを保持出来る。２つの値は電圧の低い方から“Ｅ”レベル、及び“Ａ”レベルである。“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層への電荷蓄積に伴い、“Ｅ”レベル＝＞“Ａ”レベルと電圧が上昇する。
【００２５】
ベリファイ電圧ＶＬは電圧Ｖ０１と電圧ＶＨとの間に位置する電圧であり、Ｖ０１＜電圧ＶＬ＜ＶＨなる関係が成立する。
【００２６】
また、ベリファイ電圧ＶＨは電圧ＶＬとＶｔｈ０との間に位置する電圧であり、電圧ＶＬ＜電圧ＶＨ＜Ｖｔｈ０なる関係が成立する。
【００２７】
なお、“Ａ”レベルの閾値分布において、電圧ＶＬ以下の閾値を領域ＬＦ（この領域のメモリセルＭＣを第１グループ）と呼び、この電圧ＶＬ以上電圧ＶＨ以下の閾値を領域ＬＰ（この領域のメモリセルＭＣを第２グループ）と呼ぶ。
【００２８】
本実施形態では第２グループに位置するメモリセルＭＣに対して書き込み時にビット線ＢＬの電圧を、０Ｖよりも大きく且つ非書込みビット線ＢＬに供給する電圧ＶＤＤよりも小さくしてデータ書き込みを実行する。これにより、第２グループメモリセルＭＣを電圧ＶＨよりも右側に遷移させ、閾値分布を細くすることができる。その結果、隣接する閾値分布間の幅が広がり、読み出しマージンが向上する。したがって、メモリセルＭＣに保持されたデータの信頼性を向上することができる。
【００２９】
換言すれば、第２グループに位置するメモリセルＭＣには通常の書き込みより（例えば第１グループのメモリセルＭＣより）もゲート−チャネル間の電位差を小さくした書き込みを実行することで、閾値分布が細くなるように少しずつ上昇させる。このような書き込み方式を Quick Pass Write方式（以下、ＱＰＷ方式ともいう）と呼ぶ。このＱＰＷ方式は、例えば“不揮発性半導体記憶装置”という２００２年１月２２日に出願された米国特許出願１０／０５１３７２号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
【００３０】
２．＜センスアンプ６の構成例＞  
図３を用いてセンスアンプ６の構成を説明する。センスアンプ６は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５、２８〜３７及び３９〜４１、ｐチャネル型ＭＯＳトランジスタ３８、及び４２〜４５、並びにキャパシタ素子２７を備える。
【００３１】
なお、制御部４は各トランジスタのゲートに供給される信号の電圧レベル、及び供給されるタイミング等を制御する。また、電圧発生回路５が上記電圧レベルを発生する。
【００３２】
またなお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２２の閾値電位はＶｔｈ２２とする。
【００３３】
ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、他端はノードＮ１に接続され、信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスアンプ６とを接続可能とする信号である。
【００３４】
ＭＯＳトランジスタ２１の電流経路の一端はノードＮ１に接続され、他端は接地（電圧ＶＬＳＡ）され、ゲートには信号ＢＬＶが供給される。
【００３５】
ＭＯＳトランジスタ２２の電流経路の一端はノードＮ１に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣはビット線ＢＬを所定の電位にクランプするための信号である。例えばＭＯＳトランジスタ２２に信号ＢＬＣ＝（ＶＱＰＷ＋Ｖｔｈ２２）が与えられると、ビット線ＢＬの電位は電圧ＶＱＰＷとなり、例えば読み出し動作・ベリファイ動作時は信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２２）が与えられると、ビット線ＢＬは電圧Ｖｂｌｃとなる。
【００３６】
本実施形態における書き込みにおいて、上記第２グループ位置するメモリセルＭＣの閾値分布を上昇させ、閾値分布を電圧ＶＨ以上に遷移させる。このる際、信号ＢＬＣ＝（ＶＱＰＷ＋Ｖｔｈ２２）となる。
【００３７】
ＭＯＳトランジスタ２３の電流経路の一端はＳＣＯＭに接続され、他端には電圧ＶＨＳＡ（＝内部電圧）が供給され、ゲートには信号ＢＬＸ（例えば読み出し動作・ベリファイ動作時は電圧（Ｖｂｌｃ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ））が供給される。
【００３８】
従って、プリチャージの際ＳＣＯＭの電位は電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる。
【００３９】
なお、電圧ＢＬＣ２ＢＬＸとは、ＳＣＯＭに電圧ＶＨＳＡを確実に転送するためのカードバンド電圧であり、ＭＯＳトランジスタ２３の電流駆動力をＭＯＳトランジスタ２２のよりも上げるための電圧である。例えば信号ＢＬＸ＜信号ＢＬＣとされると、ビット線ＢＬに供給する電圧が信号ＢＬＸに律速してしまう。これを防ぐため信号ＢＬＸの電圧は電圧ＢＬＣよりも高い電圧とされる。
【００４０】
ＭＯＳトランジスタ２５の電流経路の一端は、ノードＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ（例えば読み出し動作・ベリファイ動作時はＶｌｂｃ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給される。なお、ＭＯＳトランジスタ２５のゲートには、ＭＯＳトランジスタ２３よりも電圧ＢＬＸ２ＸＸＬだけ大きな電圧が供給される。ここで、電圧ＢＬＸ２ＸＸＬとは、ＳＥＮに蓄積された電荷をＳＣＯＭに転送するためのガードバンド電圧である。
【００４１】
ここで、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの間には、信号ＢＬＣ＜信号ＢＬＸ＜信号ＸＸＬなる電圧関係が成り立つ。つまり、ＭＯＳトランジスタ２３よりもＭＯＳトランジスタ２５の電流駆動力の方が大きい。これは、“１”データをセンスする際、ＭＯＳトランジスタ２３が流す電流よりもＭＯＳトランジスタ２５が流す電流を大きくすることで、ノードＳＥＮの電位を優先的にビット線ＢＬに流すためである。
【００４２】
引き続き、構成について説明する。キャパシタ素子２７の一方の電極には、ノードＮ２でクロックＣＬＫ（＝電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ））が供給され、他方の電極はノードＳＥＮに接続される。このクロックＣＬＫは、ノードＳＥＮの電位をブーストするための機能を有する。
【００４３】
ＭＯＳトランジスタ２８の電流経路の一端はノードＮ２に接続され、ゲートには信号ＳＥＮが供給される。つまり、このノードＳＥＮの電位に応じてＭＯＳトランジスタ２８がオン・オフする。従って、ＭＯＳトランジスタ２８及びノードＳＥＮを合わせて検知部と呼ぶこともある。
【００４４】
ＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の他端と接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＢが供給される。
【００４５】
ＭＯＳトランジスタ３０の電流経路の一端はノードＳＥＮに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＢＬＱ（＝電圧（ＶＤＤ＋Ｖｔｈ３０＋Ｖα）が供給される。ここで、電圧Ｖαとは、後述するＭＯＳトランジスタ３４から転送される電圧ＶＤＤを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。
【００４６】
ＭＯＳトランジスタ３１の電流経路の一端はノードＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ３２の電流経路の一端は、ＭＯＳトランジスタ３１の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ３に接続される。これらＭＯＳトランジスタ３１及び３２は、データを演算するためのトランジスタである。
【００４７】
ＭＯＳトランジスタ３３の電流経路の一端はノードＮ３に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。
【００４８】
ＭＯＳトランジスタ３５の電流経路の一端はノードＮ３に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。
【００４９】
ＭＯＳトランジスタ３４の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＬＰＣが供給される。なお、ノードＮ３が接続される配線をＬＢＵＳと呼び、ＭＯＳトランジスタ３４はこのＬＢＵＳを介してノードＳＥＮを充電する。
【００５０】
またＭＯＳトランジスタ３８の電流経路の一端には、電圧ＶＰＲＥ（＝ＶＤＤ）が供給され、電流経路の他端はノードＮ４に接続され、ゲートには信号ＩＮＶ＿Ｓが供給される。ＭＯＳトランジスタ３７の電流経路に一端はノードＮ４に接続され、電流経路の他端は接地され、ゲートには信号ＩＮＶ＿Ｓが供給される。またＭＯＳトランジスタ３６の電流経路の一端はノードＮ４に接続され、他端はノードＳＣＯＭに接続され、ゲートには信号ＢＬＰが供給される。
【００５１】
これらＭＯＳトランジスタ３６〜３８はビット線ＢＬに所定の電圧を転送するためのトランジスタ群であり、書き込みデータ（後述するＳＤＬに格納される）に応じて例えばノードＳＣＯＭに０Ｖ、又は電圧ＶＰＲＥを転送する機能を有する。
【００５２】
ＭＯＳトランジスタ３９の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。
【００５３】
ＭＯＳトランジスタ４０の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。
【００５４】
ＭＯＳトランジスタ４１の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＩが供給される。ノードＳＥＮのデータは、このＭＯＳトランジスタ４１またはトランジスタ３３を介してＳＤＬに格納される。
【００５５】
ＭＯＳトランジスタ４２の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。
【００５６】
ＭＯＳトランジスタ４３の電流経路の一端はＭＯＳトランジスタ４２の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。
【００５７】
ＭＯＳトランジスタ４４の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。
【００５８】
ＭＯＳトランジスタ４５の電流経路の一端は、ＭＯＳトランジスタ４４の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。
【００５９】
つまり、ＭＯＳトランジスタ３９、４０、４３、及び４５でラッチ回路（以下、ＳＤＬ）を構成し、このＳＤＬはノードＬＡＴ_Ｓのデータを保持する。例えば、“１”書き込みの場合、ＳＤＬは“Ｈ”レベル（＝“１”データ）を保持する。
【００６０】
これに対し、“０”書き込みの場合、ＳＤＬは“Ｌ”レベル（＝“０”データ）を保持する。
【００６１】
２．書き込み動作（フローチャート）  
次に、図４（ａ）〜図４（ｅ）を用いて本実施形態に係るセンスアンプの書き込み動作を説明する。図４（ａ）〜図４（ｅ）はセンスアンプの動作を示したフローチャートである。
【００６２】
２．１＜ステップＳ１〜ステップＳ４までの動作＞  
図４（ａ）に示すように書き込み動作（１回目）を実行する（ステップＳ１）。具体的には、ビット線ＢＬに書き込み電圧（０Ｖ）又は非書込み電圧ＶＤＤを転送し、非選択ワード線ＷＬに電圧ＶＰＡＳＳ及び選択ワード線ＷＬに電圧ＶＰＧＭを転送することで、メモリセルＭＣにデータ書き込みを実行する。
【００６３】
次いで、ベリファイ動作を実行する（ステップＳ２）。具体的にはビット線ＢＬをＶｂｌｃにクランプし、選択ワード線ＷＬにＶＣＧＲ、非選択ワード線ＷＬに電圧ＶＲＥＡＤを転送する。ＮＡＮＤストリング１０が導通すればまだ書き込みが終わっておらず、非導通であれば書き込みが終了していることが分かる。
【００６４】
ステップＳ２でＮＡＮＤストリング１０が導通したメモリセルＭＣに対してはビット線ＢＬに書き込み電圧（０Ｖ）を転送し、閾値分布が書き上がってステップＳ２で導通しなかったメモリセルＭＣおよび元から非書込みのメモリセルＭＣ対してはビット線ＢＬに非書込み電圧（ＶＤＤ）転送する（ステップＳ３）。
【００６５】
その後、第２グループ位置するメモリセルＭＣにはビット線ＢＬに０Ｖよりも大きく且つ電圧ＶＤＤよりも小さいＶＱＰＷを転送し、ステップＳ３で既に転送済みのＢＬと同時に書込み動作を行う（ステップＳ４）。
【００６６】
２．１．１＜ステップＳ１０、Ｓ１１＞  
次に図４（ｂ）を用いてステップＳ１の動作を詳細に述べる。  
書き込み動作を実行する際、制御部４はＸＤＬからＳＤＬへと書き込みデータ（“１”または“０”）を転送する（ステップＳ１０）。その後、制御部４はＳＤＬに格納された書き込みデータに応じた電圧（電圧ＶＰＲＥ（電圧レベルＶＤＤ）または接地電位）をビット線ＢＬに転送し、書き込み動作を実行させる（ステップＳ１１）。
【００６７】
２．１．２＜ステップＳ２０〜ステップＳ２４＞  
次に図４（ｃ）を用いてステップＳ２の動作の詳細を述べる。  
次に、書き込みを行ったメモリセルＭＣに接続されるワード線ＷＬに電圧ＶＨを転送し、ベリファイ動作を実行する（ステップＳ２０）。
【００６８】
次いでベリファイ動作の結果、ノードＳＥＮに格納されたベリファイ結果をＳＤＬへと転送する（ステップＳ２１）。この時点でデータ書き込みしたメモリセルＭＣがベリファイをパス（所定の閾値にまで書き込まれた）か否かが分かる。
【００６９】
更に、ＳＤＬに格納されたベリファイ結果を反転し、これをノードＳＥＮに転送する（ステップＳ２２）。これによりベリファイをパス出来なかった、すなわち更なる書き込み対象となるメモリセルＭＣを絞り込む。
【００７０】
次に、書き込みを行ったメモリセルＭＣに接続されるワード線ＷＬに電圧ＶＨを保持させたまま、２回目のベリファイ動作を実行する（ステップＳ２３）。この時センス時間をステップＳ２０より短くすることで、電圧ＶＬレベルのベリファイ動作を実行する。
【００７１】
その後、電圧ＶＬレベルのベリファイ結果をノードＳＥＮに格納する（ステップ２４）。この２回目のベリファイ動作で第１グループに比べて、上昇させる閾値分布が小さい第２グループのメモリセルＭＣ（ビット線ＢＬ＝ＶＱＰＷ）を絞り込む。換言すれば弱書き込みをする必要のあるメモリセルＭＣを絞り込む。
【００７２】
なお、電圧ＶＨレベル、電圧ＶＬレベルのベリファイ動作は、ワード線ＷＬのレベルを電圧ＶＬ、電圧ＶＨと変えることによって行ってもよくその方法は限定されるものではない。
【００７３】
２．１．３＜ステップＳ３０＞  
次に、ステップＳ２１でＳＤＬに格納されたデータを用いて再度の書き込み動作の準備を実行する。つまり、ステップＳ２１でＳＤＬの保持データが“０”であればビット線ＢＬは書き込み許可電圧（０Ｖ）が転送され、“１”であればビット線ＢＬは書き込み非許可電圧（電圧ＶＤＤ）が転送される。
【００７４】
２．１．４＜ステップＳ４０〜ステップＳ４５＞  
次いでステップＳ２４で得られたベリファイ結果をＳＤＬへと転送し（ステップＳ４０）、ステップＳ４１又はステップＳ４４いずれかの動作を実行する。なお、ステップＳ４０=>ステップＳ４１=>ステップＳ４２=>ステップＳ４３の動作は複数回の書き込み（複数回ビット線ＢＬに電圧ＶＱＰＷを印加して書き込み）動作であり、ステップＳ４０=>ステップＳ４４=>ステップＳ４５の動作は、例えば１度だけビット線ＢＬに電圧ＶＱＰＷを印加して書き込み動作である。
【００７５】
２．１．４．１  
まず、ステップＳ４１〜ステップＳ４３までの動作について説明する。  
ステップＳ４０の後、リフレッシュ動作を実行する。すなわち、ステップＳ３０で充電したビット線ＢＬの電位をノードＳＥＮに転送する。例えばステップＳ２１においてＳＤＬに格納されたデータに応じて、ビット線ＢＬが０Ｖであれば、ノードＳＥＮは“Ｌ”レベルとされ、ビット線ＢＬが電圧ＶＤＤであればノードＳＥＮは“Ｈ”レベルとされる。このリフレッシュ動作はステップＳ２２のタイミングでノードＳＥＮに蓄積された電荷の消去を防止するためである。
【００７６】
その後、ステップＳ２４のＳＤＬ格納データに基づいた電圧をビット線ＢＬに転送する。この際、信号ＢＬＣ＝電圧（ＶＱＰＷ＋Ｖｔｈ２２）とする。
【００７７】
つまり、第２グループのメモリセルＭＣであれば、ビット線ＢＬは電圧ＶＱＰＷ（＜電圧ＶＤＤ）とされ（ステップＳ４２）、その結果所望の閾値分布にまで書き上げられる。所望の閾値分布まで遷移すれば書き込み動作が終了する（ステップＳ４３）。
【００７８】
２．１．４．２  
次に、ステップＳ４４、及びステップＳ４５の動作について説明する。  
このステップではリフレッシュ動作を行わず、ステップＳ４０でＳＤＬに格納された書き込みデータに応じた電圧をビット線ＢＬに転送しデータ書き込みを実行する（ステップＳ４４）。具体的には上記ステップＳ４２と同様の書き込みを実行する。
【００７９】
つまり、ステップＳ２０において閾値分布が電圧ＶＨを超えなかったメモリセルＭＣに対し、このベリファイ電圧を超えるよう“０”データ書き込み動作を実行する。
【００８０】
また上述したようにステップＳ４０=>ステップＳ４４=>ステップＳ４５の動作は、この２回目の書き込み動作によって、閾値分布が電圧ＶＬ〜電圧ＶＨに位置する（すなわち、第２グループの）メモリセルＭＣは電圧ＶＨを超えたものと見なし、この閾値分布に位置するメモリセルＭＣに対する書き込み動作を終了する（ステップＳ４５）。
【００８１】
３．書き込み動作  
次に図５（ａ）〜（ｃ）〜図１５（ａ）〜図１５（ｃ）を用いて上記ステップＳ１０〜ステップＳ４５までの動作についてセンスアンプ６を用いて説明する。  
３．１＜ＸＤＬ=>ＳＤＬ転送：ステップＳ１０＞  
図５（ａ）に示すように、図示せぬＸＤＬからＳＤＬへと書き込みデータを転送する。この際、時刻ｔ０で信号ＬＰＣ、信号ＤＳＷ、及び信号ＳＴＩをそれぞれ“Ｈ”レベルとし、ＸＤＬからＳＤＬへと書き込みデータを転送する。
【００８２】
図５（ｃ）に示すように書き込みデータが“１”（メモリセルＭＣの閾値分布＝消去レベル）であれば、ＳＤＬは“１”データを保持する（ＬＡＴ＿Ｓ＝“Ｈ”レベル）。
【００８３】
これに対し書き込みデータが“０”であれば、ＳＤＬは“０”データを保持する（ＬＡＴ＿Ｓ＝“Ｌ”レベル）。
【００８４】
なお、この時点ではノードＳＥＮの電位は“Ｌ”レベルであり、また書き込み対象のメモリセルＭＣの閾値分布も“Ｅ”レベル、すなわち消去状態である。
【００８５】
３．２＜プログラム：ステップＳ１１＞  
次に図６（ａ）に示すように、ＳＤＬに格納された書き込みデータに応じた電圧をビット線ＢＬに転送する。この際、図６（ｂ）に示すように時刻ｔ０で信号ＢＬＰ、信号ＢＬＣ、及び信号ＢＬＳを“Ｈ”レベルとする。
【００８６】
例えば、ＳＤＬが“１”データを保持していればビット線ＢＬは電圧ＶＤＤとされ、“０”データを保持していればビット線ＢＬは０Ｖとされる。
【００８７】
その後、ワード線ＷＬに電圧ＶＰＧＭ、及び電圧ＶＰＡＳＳがされた結果データ書き込みが実行される。その結果、図６（ｅ）に示すように書き込みデータに応じたいずれか閾値分布を保持する。
【００８８】
なお、図５（ｃ）、及び図５（ｄ）は変化ないため説明を省略する。
【００８９】
３．３＜プリチャージ〜ディスチャージ〜チャージシェア〜ベリファイ〜ＳＤＬ転送：ステップＳ２０、Ｓ２１＞  
次いで書き込みベリファイを実行し、そのベリファイ結果をＳＤＬへと転送する。具体的には図７（ａ）に示すようにビット線ＢＬをプリチャージし、次いでビット線ＢＬのディスチャージ、更にはセンスを行う。その後センス結果（ノードＳＥＮの値）をＳＤＬへと転送する。
【００９０】
この際、各信号レベルは以下のように動作する。図７（ｂ）に示すようにまずプリチャージでは時刻ｔ０において信号ＢＬＸ、信号ＢＬＣ、及び信号ＢＬＳを“Ｈ”レベルとし、電圧Ｖｂｌｃをビット線ＢＬに転送する。なお、プリチャージと同時にノードＳＥＮも充電する。
【００９１】
次いでビット線ＢＬの放電を待ち、その後信号ＸＸＬ、信号ＢＬＣ、及び信号ＢＬＳを“Ｈ”レベルとしビット線ＢＬとノードＳＥＮとのチャージシェアを行う。その後、信号ＸＸＬを時刻ｔ３で“Ｌ”レベルに戻す。時刻ｔ３で“Ｌ”レベルに戻すことでベリファイレベルを電圧ＶＨとする（図７（ｅ）参照）。これまでの動作によりノードＳＥＮに書き込みベリファイ結果が格納される。
【００９２】
なお、電圧ＶＨでのベリファイ動作の結果ノードＳＥＮの値が変化する。すなわち、閾値分布が電圧ＶＨよりも低いメモリセルＭＣであればノードＳＥＮ＝“Ｌ”とされ、閾値分布が電圧ＶＨ以上のメモリセルＭＣであればノードＳＥＮ＝“Ｈ”とされる（図７（ｅ）参照）。
【００９３】
引き続き、図７（ｂ）に示すように時刻ｔ４において信号ＳＴＢ、信号ＳＴＩを“Ｈ”レベルとし、ノードＳＥＮの電圧レベルをＳＤＬへと転送する（図７（ｃ）参照）。
【００９４】
ここで図７（ｃ）に示すように、ＬＡＴ＿Ｓ＝“Ｌ”＝＞“Ｈ”レベルは、書き込みデータ＝１または電圧ＶＨを超えた（パス）したメモリセルＭＣを示す。
【００９５】
３．４＜ノードＳＥＮ充電、ＳＤＬの反転データ=>ノードＳＥＮ転送＞  
次に図８（ａ）に示すようにＭＯＳトランジスタ３４、３０を介してノードＳＥＮを充電した後、ＭＯＳトランジスタ３３、及び３２を介してＳＤＬに格納されたデータの反転データをノードＳＥＮに転送する。つまり、図８（ｄ）に示すように“１”データ書き込み、または電圧ＶＨを超えたメモリセルＭＣはノードＳＥＮ＝“Ｌ”レベルに遷移する。
【００９６】
この際、各信号レベルは以下の様に変化する。時刻ｔ０において信号ＬＰＣ及び信号ＢＬＱを“Ｈ”レベルとし、次いで時刻ｔ２において信号ＳＴＬ及び信号ＬＳＬを“Ｈ”レベルとする。
【００９７】
３．５＜プリチャージ〜ディスチャージ〜チャージシェア〜ベリファイ＞  
図９（ａ）に示すようにもう一度ベリファイ動作を実行する。具体的には電圧ＶＨよりも低い電圧ＶＬでベリファイ動作を実行する。これは閾値分布が第２グループのメモリセルＭＣを絞り込むためである。
【００９８】
ベリファイ動作を具体的に説明すると、まず上記３．４と同様にプリチャージ、ディスチャージまでを行いこのあと、図９（ｂ）に示すように信号ＢＬＳ、信号ＢＬＣ、及び信号ＸＸＬを“Ｈ”レベルとすることでチャージシェアを実行する。
【００９９】
この際、信号ＸＸＬを“Ｈ”レベルとする期間を（ｔ２´−ｔ２）とする。これは上記（ｔ３−ｔ２）よりも短い期間である。これにより、図９（ｅ）に示すように電圧ＶＬにてベリファイ動作を実行する。
【０１００】
つまり、図９（ｄ）に示すように閾値分布が第１グループに位置するメモリセルＭＣについては、ノードＳＥＮは“Ｈ”=>“Ｌ”レベルと遷移するが、第１グループではない（閾値分布が電圧ＶＬよりも高い）メモリセルＭＣについては“Ｈ”レベルを維持する。
【０１０１】
３．６＜書き込み動作＞  
次に図１０（ａ）に示すようにＳＤＬの格納データ（図７（ｃ）参照）に基づいてプログラム動作準備を実行する。すなわち、電圧ＶＨでベリファイをパスしているメモリセルＭＣ及び元から非書込みのメモリセルＭＣに対してはビット線ＢＬへ電圧ＶＰＲＥから電圧ＶＤＤが転送され、そうでないビット線ＢＬには０Ｖが転送される。なお、各信号の動作、ＬＡＴ＿Ｓ及びノードＳＥＮの格納データ、閾値分布については変更がないため説明を省略する。
【０１０２】
３．７＜ＳＥＮ=>ＳＤＬ＞  
次に図１１（ａ）に示すようにノードＳＥＮの値をＳＤＬへ転送する。つまり、図９（ｃ）で示したように閾値分布が第２グループのメモリセルＭＣの場合（図１１（ｄ）参照）ノードＳＥＮが“Ｈ”レベルであるため、このノードＳＥＮの値（“Ｈ”レベル）をＳＤＬへ転送すると、ＳＤＬは“Ｌ”レベル＝＞“Ｈ”レベルに遷移する（図１１（ｃ）参照）。
【０１０３】
この際、信号ＳＴＢ、及び信号ＳＴＩを時刻ｔ０において“Ｈ”レベルとすることで、ノードＳＥＮの値をＩＮＶ_Ｓに転送する。例えば、ノードＳＥＮが“Ｈ”レベルであれば、ＩＮＶ_Ｓは接地電位とされるため、ＬＡＴ_Ｓは“Ｈ”レベルを保持する。
【０１０４】
信号ＳＴＢ、及び信号ＳＴＩを“Ｈ”レベルとしたタイミングでは、クロックＣＬＫは接地電位である。このため、ノードＳＥＮが“Ｈ”レベルであればＩＮＶ＿Ｓは接地電位とされる。
【０１０５】
以下、３．８〜４．０を用いて上記ステップＳ４１〜４３までの動作を説明する。  
３．８＜ノードＳＥＮ充電及びビット線ＢＬ=>ノードＳＥＮ転送＞  
次に、図１２（ａ）に示すように、ＭＯＳトランジスタ３４、及び３０を介してノードＳＥＮを“Ｈ”レベルに充電する。その後、図１０においてビット線ＢＬに転送された電位をノードＳＥＮに転送する。
【０１０６】
つまり、図１０（ｃ）に示すように、閾値分布が領域ＬＦ第１、第２グループに位置するメモリセルＭＣの場合、ビット線ＢＬは０Ｖ（＝“Ｌ”レベル）であり、それ以外の場合にはビット線ＢＬは電圧ＶＤＤ（＝“Ｈ”レベル）である。この電圧をノードＳＥＮに転送する。すると、図１２（ｄ）に示すように閾値分布が第１、第２グループに位置するメモリセルＭＣの場合、“Ｈ”レベルから“Ｌ”レベルと遷移する。
【０１０７】
なお、各信号の動作は、まず時刻ｔ０において信号ＬＰＣ、信号ＢＬＱを“Ｈ”レベルとする。次いで、ビット線ＢＬから電圧をノードＳＥＮに転送すべく、時刻ｔ＝２において信号ＢＬＳ及び信号ＢＬＣ、及び信号ＸＸＬをそれぞれ“Ｈ”レベルとする。
【０１０８】
なお、図１２（ｃ）、及び図１２（ｅ）については変更がないため説明を省略する。
【０１０９】
３．９＜書き込み動作（信号ＢＬＣ＝（ＶＱＰＷ＋Ｖｔｈ２２））＞  
次に図１３（ａ）を用いて書き込み動作について説明する。図１１（ｃ）で説明したように、閾値分布が第１グループの場合ＳＤＬの格納データは“Ｌ”レベルであり、それ以外は“Ｈ”レベルである。
【０１１０】
つまり、閾値分布が領第１グループのメモリセルＭＣには通常の書き込みが行われるが（ビット線ＢＬに転送される電圧＝０Ｖなので）、閾値分布が第２グループのメモリセルの場合には、ビット線ＢＬは電圧ＶＱＰＷが転送される。このように、閾値分布が第２グループに位置するメモリセルＭＣに対してワード線ＷＬとチャネルとの電位差を小さくした書き込みを実行する。
【０１１１】
これにより、閾値分布が第２グループに位置するメモリセルＭＣに対し電圧ＶＨを超えるようにデータ書き込みを行う。
【０１１２】
なお、ここで信号ＢＬＣ＝電圧（ＶＱＰＷ＋Ｖｔｈ２２）であるため、ＭＯＳトランジスタ３７を介して電圧ＶＤＤがＳＣＯＭに転送されても、ＭＯＳトランジスタ２２によって電圧ＶＱＰＷに律速される。
【０１１３】
なお、消去状態、及び電圧ＶＨ以上のメモリセルＭＣの場合、図１０（ａ）で説明したようにビット線ＢＬには電圧ＶＤＤが転送されているため、信号ＢＬＣ＝電圧（ＶＱＰＷ＋Ｖｔｈ２２）を与えることで、ビット線ＢＬはカットオフする。
【０１１４】
４．０＜ベリファイ準備動作＞  
更に、次のベリファイ動作の為の演算を実行する。図１４（ａ）に示すようにＳＤＬを一度リセットし、ノードＳＥＮのデータをＳＤＬに転送する。なお、ノードＳＥＮのデータとは、図１２（ｄ）の通りである。つまり、閾値分布が第１、第２グループに関しては“Ｌ”レベルとなっている。
【０１１５】
各信号の動作については図１１（ｂ）と同一であるため説明を省略する。
【０１１６】
この結果、閾値分布が第１、第２グループのメモリセルＭＣの場合、ＳＤＬの格納データは“Ｌ”レベルを維持し、それ以外（消去状態、及び電圧ＶＨ以上のメモリセルＭＣ）は“Ｌ”から“Ｈ”レベルへと遷移する。
【０１１７】
つまり、閾値分布が第１、第２グループのメモリセルＭＣの場合、次のベリファイ動作時もベリファイの対象となる。
【０１１８】
次に、以下ではステップＳ４４、及びＳ４５の動作を説明する。
【０１１９】
４．１＜書き込み動作＞  
図１５（ａ）に示すように、ＳＤＬの書き込みデータに応じた電圧をビット線ＢＬに転送し、書き込み動作を実行する。なお、この書き込み動作は上記３．９と同様であるため説明を省略する。
【０１２０】
４．２＜第２グループのメモリセルＭＣに対する書き込み終了＞  
上記図１５（ｃ）に示すように、閾値分布が第２グループのメモリセルＭＣに対しては、上記２．１．４．１は行わず、電圧ＶＨをパスしたものとみなし、次のベリファイ対象にはならず追加書き込みを行わない。
【０１２１】
つまり、第２グループのメモリセルＭＣに対しては書き込みを終える。ただし、閾値分布が第１グループのメモリセルＭＣについてはこれに限られない。つまり、上記３．９において書き込みを行った結果、未だ閾値分布が第１グループであれば、追加書き込みを実行し、また閾値分布が第２グループへと遷移した場合であっても同様に上記３．９で説明した追加書き込みを実行する必要がある。
【０１２２】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体記憶装置であると（１）の効果を得ることが出来る。  
（１）面積を縮小させつつ、信頼性を向上可能させることが出来る。  
すなわち、本実施形態では、ノードＳＥＮをラッチ部として機能させた。このため、それまで使用していたラッチ回路（例えばＵＤＬ：ＱＰＷをするメモリセルＭＣか否かの情報を格納する保持部）を排しても同様に閾値分布を細くすることができる。
【０１２３】
このため、例えばＵＤＬ等のラッチ回路を有する比較例と比べて、本実施形態はセンスアンプ６の回路面積を縮小させつつ、信頼性を向上させることが出来る。これは、上述したがメモリセルＭＣの閾値分布を細くすることで、読み出しマージンが向上するため、データ読み出しの際、誤読み出しといった問題を低減させることが出来る。
【０１２４】
なお、１つの素子が他の素子に“電気的に接続された”又は“電気的に結合された”という表現が使用される時、途中で設けられる素子を介して結合されるという意味を有する。
【０１２５】
なお、本実施形態では信号ＸＸＬがオンする時間（センス時間）を変えることによってベリファイ電圧（電圧ＶＬ、電圧ＶＨ）を読み分けたが、これに限らない。つまり、ワード線ＷＬに転送する電圧を単に電圧ＶＨ、電圧ＶＬレベルとして切替えて読み分けても良い。
【０１２６】
［付記１］
第１電圧をビット線に転送可能な第１トランジスタ（ＶＰＲＥ）と、
前記第１トランジスタ（ＶＰＲＥ）のゲートに接続され、データを保持可能なラッチ回路（ＳＤＬ）と、
前記ビット線に電気的に接続され、且つ前記ビット線の電位に応じた第１値を保持可能な検知部（ＳＥＮ、Ｔｒ２８を纏めて検知部）と、
前記第１値に応じて前記ラッチ回路を接地可能な第２トランジスタ（ＳＴＢ）と、
前記検知部と前記ビット線に接続された第３トランジスタ（ＸＸＬ）と
を具備し、
前記第２トランジスタ（ＳＴＢ）に接続され、前記第１値をこのラッチ回路に転送する第４トランジスタ（ＳＴＩ）を前記ラッチ回路は含み、
前記第１電圧を前記ビット線に転送した後（１度目の書き込み後）、前記第２トランジスタ（ＳＴＢ）及び第４トランジスタ（ＳＴＩ）を介して前記ラッチ回路へ前記前記第３トランジスタ（ＸＸＬ）が２回オン状態とされたことにより得られた第１結果（ベリファイ結果、例えばＬＰ）を前記値として転送し、
再度、第１トランジスタが前記値に応じた電圧として、接地電位（0V）、またはこの接地電位よりも高く且つ内部電圧（VDD）よりも低い第２電圧（VQPW）を前記ビット線に転送することを特徴とする不揮発性半導体記憶装置。
【０１２７】
［付記２］
前記第２トランジスタ（ＳＴＢ）には第１信号（ＳＴＢ）が供給され、
前記第４トランジスタ（ＳＴＩ）には第１信号とは異なる第２信号（ＳＴＩ）が供給され、前記ビット線に前記第１電圧を転送した後、前記第１、第２信号を活性化させる
ことを特徴とする付記１記載の不揮発性半導体記憶装置。
【０１２８】
［付記３］
前記第３トランジスタと直列接続され、前記ビット線を前記第１電圧にクランプする第５トランジスタ（ＢＬＣ）を更に備え、
前記再度の前記ビット線への前記電圧の転送では、前記第５トランジスタに供給する電圧を非書き込み電圧（ＶＤＤ＋Ｖｔｈ２２＋Ｖα）より小さい電圧（ＶＱＰＷ＋Ｖｔｈ２２）に設定することを特徴とする付記２記載の不揮発性半導体記憶装置。
【０１２９】
［付記４］  
前記第４トランジスタ（STI）及び前記第２トランジスタ（STB）の電流経路の一端は配線（ＬＢＵＳ）に接続され、この配線は、第６トランジスタ（ＤＳＷ）を介して外部と電気的に接続可能とされ、前記配線に接続され、且つ前記第６トランジスタを介して前記外部と前記データの授受を行うのは、前記ラッチ回路であることを特徴とする付記３記載の不揮発性半導体記憶装置。
【０１３０】
［付記５］  
前記第３トランジスタ（ＸＸＬ）の、１回目の前記オン状態は第１時間であり、
２回目の前記オン状態は、前記第１時間よりも短い第２時間である
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【０１３１】
［付記６］  
メモリセルに書き込み動作を実行することと、
第１ベリファイ動作においてビット線に流れる電流を第１期間検知し、第１の閾値レベル（VH）まで閾値分布が遷移しているか否かを確認し、これを第１結果として検知部（SEN）に格納することと、
第２ベリファイ動作において前記ビット線に流れる電流を前記第１期間よりも短い第２期間だけ検知し、前記第１の閾値レベルよりも低い第２の閾値レベル（VL）まで前記閾値分布が遷移しているか否かを確認し、これを第２結果として前記検知部（SEN）に格納することと、
書き込みデータを保持する第１ラッチに応じて前記ビット線に再書き込み電圧（0V or VDD）を転送することと、
前記検知部に格納され、前記第１結果及び第２結果から得られた第３結果を、前記検知部に接続された第１、第２トランジスタ（STB,STI）を介して前記第１ラッチ（SDL）に転送することと、
前記第３結果に応じて接地電位（0V）または、この接地電位よりも高く且つ内部電圧（VDD）よりも低い第１電圧（VQPW）を前記ビット線に転送することとを具備する不揮発性半導体記憶装置の書き込み方法。
【０１３２】
［付記７］  
前記第３結果の前記第１ラッチ（SDL）への転送は、前記第１、第２トランジスタ（STB,STI）に供給される第１、及び第２信号をそれぞれ活性化させることであり、
前記第３結果が前記第２の閾値レベル（VL）よりも低い閾値分布に位置する前記メモリセルを示す場合、前記メモリセルへの再書き込み（LAT_S:H）を示し、
前記第３結果が前記第２の閾値レベル（VL）よりも高く且つ前記第１の閾値レベルよりも低い閾値分布に位置する前記メモリセルの場合、前記メモリセルへの弱書き込み（LAT_S:L）を示すことを特徴とする付記６記載の不揮発性半導体記憶装置の書き込み方法。
【０１３３】
［付記８］  
前記第１電圧の転送は、
前記ビット線の電圧をクランプするトランジスタ（BLC）をオンに切り替えることを特徴とする付記７記載の不揮発性半導体記憶装置。
【０１３４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１３５】
１…不揮発性半導体記憶装置、２…メモリセルアレイ、３…ロウデコーダ、６…センスアンプ、４…制御部、５…電圧発生回路、ＳＡＵ…センスアンプユニット、ＳＳＡ…サブアンプ
【図１】
2014182845.tif 000003
【図２】
2014182845.tif 000004
【図３】
2014182845.tif 000005
【図４】
2014182845.tif 000006
【図５】
2014182845.tif 000007
【図６】
2014182845.tif 000008
【図７】
2014182845.tif 000009
【図８】
2014182845.tif 000010
【図９】
2014182845.tif 000011
【図１０】
2014182845.tif 000012
【図１１】
2014182845.tif 000013
【図１２】
2014182845.tif 000014
【図１３】
2014182845.tif 000015
【図１４】
2014182845.tif 000016
【図１５】
2014182845.tif 000017