(57)【要約】【課題】基板を貫通する電極の周囲に環状の絶縁分離部を形成する場合、絶縁分離部を構成する絶縁膜の応力により基板が陥没し、前記電極の接続性が不良となる場合がある。【解決手段】基板１の第１の主面１Ａから第１の絶縁膜（３及び４）を含む第１の絶縁分離部５Ａを形成し、第２の主面１Ｂから第２の絶縁膜（１４及び１５）を含む第２の絶縁分離部１６を形成し、第１の絶縁膜と第２の絶縁膜とを接続することで、基板１を貫通する電極１８の周囲に環状の絶縁分離部を形成する。第１の絶縁分離部５Ａは低アスペクト比の溝２Ａに形成されるため、溝２Ａ周囲の基板１の陥没を抑制することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の第１の主面側から、内側壁とそれに対向する外側壁を有する環状の第１の溝を形成する工程と、
前記第１の溝内に第１の絶縁膜を埋設し、第１の絶縁分離部を形成する工程と、
前記第１の主面と対向する第２の主面から前記基板を研削し、前記第１の絶縁分離部の底部が露出しない範囲で基板を薄くする工程と、
前記第２の主面から、前記第１の絶縁分離部底部の少なくとも一部を周方向に連続して露出する第２の溝を形成する工程と、
前記第２の溝内に第２の絶縁膜を、前記第１の絶縁分離部内の第１の絶縁膜と接続するように形成し、第２の絶縁分離部を形成する工程と、
前記基板のうち前記第１及び第２の絶縁分離部に囲まれた領域を貫通する電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜は前記第１の溝の両側壁及び底面に形成される第１ライナー窒化膜とその上に形成される第１酸化シリコン膜とを含み、前記第２の絶縁膜は前記第２の溝の側壁及び底面に形成される第２ライナー窒化膜とその上に形成される第２酸化シリコン膜とを含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１酸化シリコン膜の堆積後、該膜を熱処理する工程を有する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の溝は、前記第２の主面から研削された基板の厚みの半分以下の深さに形成される請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１酸化シリコン膜は、ＴＥＯＳを原料とする低圧ＣＶＤ法により堆積される請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記第１の溝は、前記第１酸化シリコン膜をボイドなく埋設可能なアスペクト比（深さ：幅の比）で形成される請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の溝は、その底面が前記第１の絶縁分離部底部に少なくとも一部が連続して重なる、内側壁とそれに対向する外側壁を有する環状の溝である請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の絶縁分離部に囲まれた領域を貫通する電極は、前記第１及び第２の絶縁分離部と離間されて形成される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の溝は、環状の一側壁を有する溝であり、前記第１及び第２の絶縁分離部に囲まれた領域を貫通する電極は、前記第２の絶縁分離部と接して形成される請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１及び第２の絶縁分離部に囲まれた領域を貫通する電極は、前記第１の絶縁分離部と離間されて形成される請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の主面側に前記第１の溝を形成する工程において、前記第１の主面側に第３の溝を同時に形成し、前記第１の絶縁膜を埋め込んで位置合わせ用のマークを形成する請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記基板は、複数個の半導体装置を形成する半導体ウェハであり、前記基板を裁断領域に沿って切断することで、前記半導体装置に個片化する工程を更に有し、前記位置合わせ用のマークは、前記切断領域に形成される請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の溝は、ライン・アンド・スペースパターンに形成される請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板と、
前記半導体基板を貫通する環状の絶縁分離部と、
前記環状の絶縁分離部に囲まれた領域に配置され、前記半導体基板を貫通する電極と
を備えた半導体装置であって、
前記環状の絶縁分離部は、少なくとも前記絶縁分離部の前記半導体基板との接触部に形成されたライナー窒化膜と、前記半導体基板の第１の主面側に配置される第１酸化シリコン膜と、前記第１の主面に対向する第２の主面側に配置された第２酸化シリコン膜とを含み、前記第１酸化シリコン膜と前記第２酸化シリコン膜とが、前記ライナー窒化膜を介して接していることを特徴とする半導体装置。
【請求項１５】
前記ライナー窒化膜は、前記第１酸化シリコン膜の側面と前記第１の主面に対して前記第１酸化シリコン膜の底面に連続して形成された第１ライナー窒化膜と、前記第２酸化シリコン膜の側面と前記第２の主面に対して前記第２酸化シリコン膜の底面に連続して形成された第２ライナー窒化膜とを含む請求項１４に記載の半導体装置。
【請求項１６】
前記半導体基板の第２の主面上に、前記第２ライナー窒化膜と前記第２酸化シリコン膜を含む保護膜を有する請求項１５に記載の半導体装置。
【請求項１７】
前記環状の絶縁分離部は、前記第１の主面側において少なくとも２重に形成される請求項１４乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記半導体基板を貫通する電極は、前記絶縁分離部から前記半導体基板の半導体層を介して離間して配置される請求項１４乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記半導体基板を貫通する電極は、前記第２酸化シリコン膜に接し、前記第１酸化シリコン膜から離間されて配置される請求項１４乃至１７のいずれか１項に記載の半導体装置。
【請求項２０】
前記絶縁分離部は、前記第１酸化シリコン膜を含む基板面と平行な方向の厚みと前記第２酸化シリコン膜を含む基板面と平行な方向の厚みが異なる請求項１４乃至１９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、半導体基板を貫通する貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する電極（Through Silicon Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
一方、ＴＳＶは半導体基板を貫通して形成されるために、半導体基板とＴＳＶ間の絶縁を図る必要がある。そこで、ＴＳＶの周りに環状の絶縁分離部（絶縁リングという）で素子形成領域の半導体層と分離することが提案されている。
【０００４】
絶縁リングを形成するには、半導体基板の主面上に半導体素子を形成する前に、主面側からリング状の溝を形成し絶縁膜を埋め込んで形成する、いわゆる「ビアファースト」方式と、半導体素子を形成した後に絶縁リングを形成する、いわゆる「ビアラスト」方式とがある。
【０００５】
「ビアファースト」方式では、予め絶縁層を埋め込むリング状の溝を半導体基板の主面側から、例えば、深さ４０〜５０μｍ、幅２〜３μｍ（アスペクト比１３〜２５）で形成し、さらにこの溝内をボイドなどの欠陥を低減して絶縁膜で埋設する必要がある。
【０００６】
この溝への絶縁膜の埋設方法としては、ＣＶＤ（Chemical Vapor Deposition）法やＳＯＤ（Spin On Dielectric）法などがある（例えば、特許文献１）。
【０００７】
埋設性の良好なＣＶＤ法としては、ＴＥＯＳ（テトラエトキシシラン）を用いた低圧ＣＶＤ（Low Pressure CVD:LPCVD）法により酸化シリコン膜（ＴＥＯＳ-ＮＳＧ（Non-doped Silicate Glass）膜）を形成し、さらに緻密化（焼き締め）を行う方法が挙げられる。
【０００８】
一方、ＴＳＶも半導体基板の主面側から形成する方法と、半導体基板の裏面研削後に裏面から形成する方法とがあるが、裏面研削後に裏面から形成する方法の方が、工程を簡略化できるため好ましい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１２３８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１は、従来技術の課題を説明するための、ＴＳＶ近傍の断面構造を示す模式図であるが、課題を分かり易くするために模式化された図であり、実際の寸法とは異なる。半導体基板としてシリコン基板１を貫通するＴＳＶ１８は、シリコン基板１の裏面１Ｂ側に露出する端子部を含むバンプ電極構造として形成される。ＴＳＶ１８の周囲にはシリコン基板１の表面１Ａから裏面１Ｂまで貫通する絶縁リング５が形成されている。絶縁リング５は、シリコン基板１の表面１Ａからリング状の溝２内に、ライナー窒化膜３と酸化シリコン膜４を埋め込む、「ビアファースト」方式で形成される。シリコン基板１の表面１Ａ上には、図示しない領域にトランジスタなどの半導体素子が形成され、半導体素子を覆う絶縁膜６上に配線層７を含む層間絶縁膜８が形成され、配線層７は表面側に露出する端子９に接続される。
【００１１】
上記のように、埋設性良く溝２内に埋め込まれた酸化シリコン膜４には緻密化のための熱処理（焼き締め）が通常実施される。これは、後工程の半導体素子形成工程において、複数回のエッチングに曝されることからエッチング耐性を向上するためである。焼き締められた酸化シリコン膜４は、体積収縮に伴い周囲のシリコン基板に対して深さ方向に引張応力を作用させる傾向がある。そして、このような酸化シリコン膜で深さ４０〜５０μｍの溝内全てを埋設すると、引張応力によって絶縁リング周囲の基板が２０〜３００ｎｍ程度陥没し得ることが分かった。
【００１２】
通常、ＬＰＣＶＤ法などで形成された酸化シリコン膜は、焼き締め後にＣＭＰ等で酸化シリコン膜４を平坦化し、続いて露出したライナー窒化膜３を除去しているが、このように陥没した部分では酸化シリコン膜４’が残り、その下のライナー窒化膜３’の除去が不完全となる。このライナー窒化膜３’が残る。このような陥没は、均一に起こるわけではないので、裏面１ＢからのＴＳＶ形成用のホールエッチの均一性を悪化させ、極端な場合、図１に示すようにＴＳＶ１８と配線層７との電気的接続が不良となる。
【課題を解決するための手段】
【００１３】
本発明では、絶縁リングを主面側から半分程度形成し、裏面研削後に裏面から残りの部分を形成して接続することで、上記の課題を解決するものである。
【００１４】
すなわち、本発明の一実施形態によれば、
基板の第１の主面側から、内側壁とそれに対向する外側壁を有する環状の第１の溝を形成する工程と、
前記第１の溝内に第１の絶縁膜を埋設し、第１の絶縁分離部を形成する工程と、
前記第１の主面と対向する第２の主面から前記基板を研削し、前記第１の絶縁分離部の底部が露出しない範囲で基板を薄くする工程と、
前記第２の主面から、前記第１の絶縁分離部底部の少なくとも一部を周方向に連続して露出する第２の溝を形成する工程と、
前記第２の溝内に第２の絶縁膜を、前記第１の絶縁分離部内の第１の絶縁膜と接続するように形成し、第２の絶縁分離部を形成する工程と、
前記基板のうち前記第１及び第２の絶縁分離部に囲まれた領域を貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【００１５】
また、本発明の別の実施形態によれば、
半導体基板と、
前記環状の絶縁分離部に囲まれた領域に配置され、前記半導体基板を貫通する電極と
を備えた半導体装置であって、
前記環状の絶縁分離部は、少なくとも前記絶縁分離部の前記半導体基板との接触部に形成されたライナー窒化膜と、前記半導体基板の第１の主面側に配置される第１酸化シリコン膜と、前記第１の主面に対向する第２の主面側に配置された第２酸化シリコン膜とを含み、前記第１酸化シリコン膜と前記第２酸化シリコン膜とが、前記ライナー窒化膜を介して接触していることを特徴とする半導体装置、
が提供される。
【発明の効果】
【００１６】
本発明では、「ビアファースト」方式で形成する第１の絶縁分離部は、従来よりも浅く形成するために、基板の陥没を低減できる。その結果、ＴＳＶ形成用のホールエッチの均一性が悪化することがなくなり、信頼性の向上した半導体装置が提供できる。
【図面の簡単な説明】
【００１７】
【図１】従来例になる絶縁リングを用いた貫通電極を有する半導体装置の課題を説明する断面模式図である。
【図２】本発明の実施形態例１に係る半導体装置の構成を示す断面模式図である。
【図３】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図４】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図５】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図６】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図７】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図８】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図９】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図１０】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図１１】本発明の実施形態例１に係る半導体装置の製造工程を示す工程断面図である。
【図１２】本発明の実施形態例１に係る半導体装置の変形例を示す断面模式図である。
【図１３】本発明の実施形態例１に係る半導体装置の他の変形例を示す断面模式図である。
【図１４】本発明の実施形態例２に係る半導体装置を示す断面模式図である。
【図１５】本発明の実施形態例２に係る半導体装置の製造工程を示す工程断面図である。
【図１６】本発明の実施形態例２に係る半導体装置の製造工程を示す工程断面図である。
【図１７】本発明の実施形態例２に係る半導体装置の製造工程を示す工程断面図である。
【図１８】本発明の実施形態例２に係る半導体装置の製造工程を示す工程断面図である。
【図１９】本発明の実施形態例２に係る半導体装置の変形例を示す断面模式図である。
【図２０】本発明の実施形態例２に係る半導体装置の別の変形例を示す断面模式図である。
【図２１】半導体ウェハ１Ｗの平面図（ａ）と、破線部Ｐ１の拡大図（ｂ）を示す。
【図２２】第１主面側構造の形成後の断面構造を示す図であり、（ａ）は図２０（ｂ）のＡ−Ａ’線での断面、（ｂ）は図２０（ｂ）のＢ−Ｂ’線での断面を示す。
【図２３】ＴＳＶ形成後の断面構造を示す図であり、（ａ）は図２０（ｂ）のＡ−Ａ’線での断面、（ｂ）は図２０（ｂ）のＢ−Ｂ’線での断面を示す。
【図２４】図２２の破線部Ｐ２の拡大図を示す。
【図２５】本発明の一実施形態に係る半導体装置を積層した半導体モジュールの一例を示す概略断面図（ａ）とその部分拡大図（ｂ）を示す。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について具体例を挙げて説明するが、本発明はこれらの具体例のみに限定されるものではない。
【００１９】
〔実施形態例１〕
図２は、本実施形態例に係る半導体装置の構成を示す断面模式図である。なお、同図では貫通電極形成領域のみを示している。半導体基板としてシリコン基板１の第１の主面（図示しない半導体素子が形成される面、以下、表面１Ａという）側からシリコン基板１の表面１Ａと対向する第２の主面（以下、裏面１Ｂという）側への中間部まで、ＴＳＶ１８の周囲に形成された環状の第１の絶縁分離部（第１絶縁リング５Ａという）と、裏面１Ｂから形成される第１絶縁リング５Ａ底部に接続する環状の第２の絶縁分離部（第２絶縁リング１６という）とを有し、第１絶縁リング５Ａと第２絶縁リング１６に囲まれた領域内にＴＳＶ１８が形成される。第１絶縁リング５Ａは、環状の第１の溝２の側壁に形成された第１ライナー窒化膜３とその内側に埋設された第１酸化シリコン膜４（第１ライナー窒化膜３と第１酸化シリコン膜４とを合わせて第１の絶縁膜という）を含み、第２絶縁リング１６は環状の第２の溝１３の側壁に形成された第２ライナー窒化膜１４とその内側に埋設された第２酸化シリコン膜１５（第２ライナー窒化膜１４と第２酸化シリコン膜１５とを合わせて第２の絶縁膜という）を含む。ＴＳＶ１８は、シリコン基板１の裏面１Ｂ上に形成された裏面保護膜１２からシリコン基板１の表面１Ａ上の絶縁膜６まで貫通し、配線層７の最下層（紙面では上部）に達するＴＳＶホール１７内に形成され、スパッタ法などで形成されるＴｉ／Ｃｕシード層１８ａとめっき法などで形成される銅（Ｃｕ）メタル層１８ｂを含み、裏面１Ｂ側に露出する接着層１８ｃを有している。配線層７は層間絶縁膜８中に形成されており、表面１Ａ側に露出する表面端子９に接続される。なお、配線層７の最下層は、裏面側から形成するＴＳＶとの接続のため、一枚の大きな板状のパッド電極とされる。
【００２０】
次に、図３〜図１１を参照して、本実施例の半導体装置の製造方法について説明する。
まず、図３に示すように、シリコン基板１の表面１Ａ側から、内側壁とそれに対向する外側壁を有する第１の溝２Ａを形成する。破線で示す１Ｒは、裏面研削後に裏面１Ｂとなる位置を示しており、第１の溝２Ａの深さは表面１Ａから１Ｒまでの距離の半分程度とする。例えば、裏面研削後のシリコン基板１の厚み（１Ａから１Ｒまでの基板垂直方向の距離）を４０μｍ程度とすると、その半分の２０μｍ程度とすることができる。従来の「ビアファースト」方式では、１Ｒまで達するように４０〜５０μｍ程度の深さの溝２を形成していた。
【００２１】
次に、図４に示すように、溝２Ａの内壁及びシリコン基板の表面１Ａ上に第１ライナー窒化膜３を形成し、続いて第１酸化シリコン膜４をカバレジ性の良好な方法、ここではＴＥＯＳを原料とするＬＰＣＶＤ法で溝２Ａを埋め込むように形成する。この後、第１酸化シリコン膜４の緻密化のための熱処理を行う。従来は、この熱処理により第１酸化シリコン膜４中に発生する引張応力により基板表面１Ａが陥没する場合があったが、本発明では、第１の溝２Ａを従来の半分程度と浅く形成できるため、応力の影響が低減され、基板表面１Ａの陥没を抑制することができる。
【００２２】
続いて、化学機械研磨(Chemical Mechanical Polishing：ＣＭＰ)法により、第１ライナー窒化膜３をストッパとして第１酸化シリコン膜４を平坦化し、続いて、基板表面１Ａ上の第１ライナー窒化膜３を熱リン酸等で除去する(図５)。
【００２３】
図６の図示しない半導体素子形成領域の基板表面１Ａ上にトランジスタ等の半導体素子（不図示）を形成した後、これを覆う絶縁膜６を形成する。さらに絶縁膜６上に配線層７及び配線層７を覆う層間絶縁膜８を形成する。配線層は、図示しない半導体素子形成領域にも形成され、図示する貫通電極形成領域の配線層７と電気的に接続される。貫通電極の目的によっては、半導体素子形成領域の配線層と図示する配線層７とは接続されていない場合もある。その後、基板１Ａ側に露出する表面端子９を形成する。表面端子９は公知の方法で形成することができる。ここでは、シード層９ａ、Ｃｕメタル層９ｂ、接着層９ｃで構成される表面端子９を製造した。
【００２４】
以上により、基板表面１Ａ側の製造が完了する。次に裏面側の処理を行う。
基板表面側に接着層１０を介して基板支持部材１１に固定する。基板支持部材１１としては、ガラス基板などの光透過性の基板を用い、接着剤１０との接合面に光熱変換（Light to Heat Conversion）層を形成したウェハ支持系（Wafer Supporting System: WSS）などを用いることができる。その後、シリコン基板１の裏面側から研削を行い、所定の厚み(この例では４０μｍ程度)まで薄化する。薄化後の基板裏面は図２に示す裏面１Ｂとなる(図７)。このように、基板をＷＳＳによって支持することで、数十μｍオーダーへの薄化後の基板のハンドリングを可能にすることができる。
【００２５】
次に、図８に示すように、裏面１Ｂ側から第１絶縁リング５Ａ底部を露出する第２の溝１３を形成する。第２の溝１３は、第１の溝と同じ幅及び同じ径を有する環状の溝として形成される。このとき、シリコン基板裏面１Ｂ側から赤外線カメラ（ＩＲカメラ）によりシリコン基板１を透過して第１絶縁リング５Ａの底部を認識することにより、位置合わせすることができる。なお、多少のずれが生じたとしても、第１絶縁リング５Ａの底部の少なくとも一部が周方向に連続して露出していれば、後工程で形成する第２絶縁リングとの接続は可能である。なお、第２の溝１３を形成するエッチング工程では、第１ライナー窒化膜３の露出を観察することでエッチング終点とすることができるが、さらにオーバーエッチングして第１酸化シリコン膜４を露出させてもよい。
【００２６】
形成した第２の溝１３の内壁に第２ライナー窒化膜１４を形成し、続いて第２酸化シリコン膜１５を形成する（図９）。図９においては第１ライナー窒化膜３が第１絶縁リング底部に残って第１ライナー窒化膜３と第２ライナー窒化膜１４とが接する構造を示しているが、上記したように、オーバーエッチングした場合には第２ライナー窒化膜１４と第１酸化シリコン膜４とが接する構造となる。いずれにしても、第１酸化シリコン膜４と第２酸化シリコン膜１５はライナー窒化膜を介して接する構造となる。続いて、裏面１Ｂ上の第２酸化シリコン膜１５及び第２ライナー窒化膜１４を除去する。その後、裏面保護膜１２を例えば窒化シリコン膜等で形成する(図１０)。なお、裏面保護膜１２は、第２の溝１３を形成する前に基板裏面１Ｂ上に形成してもよい。表面１Ａ側の第１酸化シリコン膜４は、半導体素子形成工程において複数回のエッチングに曝されることで、エッチング耐性に優れることが要求されるが、裏面１Ｂ側では、第２酸化シリコン膜１５はほとんどエッチングに曝されることがないため、エッチング耐性を向上する緻密化のための熱処理は不要となる場合がある。第２酸化シリコン膜１５は、第１酸化シリコン膜４と同様にＴＥＯＳを用いたＬＰＣＶＤ法で形成してもよく、ＳＯＤ法で形成してもよい。次に、裏面保護膜１２からシリコン基板表面１Ａ側の絶縁膜６を貫通し、配線層７の最下層(パッド電極)に達するＴＳＶホール１７を形成する(図１１)。
【００２７】
その後、従来と同様の方法でシード層１８ａ、メタル層１８ｂ、接着層１８ｃを形成する。例えば、シード層１８ａとしてＴｉ膜及びＣｕ膜をスパッタ法で形成し、裏面側にフォトレジスト（不図示）を形成し、ＴＳＶホール１７を開口するパターンを形成する。電解めっきによりＣｕ膜を裏面保護膜１２の裏面１Ｂとの反対面（外側面）よりも高くなるまで形成し、さらにＮｉ膜などの接着層（不図示）を形成し、メタル層１８ｂと接着層１８ｃとが一体に形成されたＴＳＶ１８を形成する。フォトレジストを除去した後、余分なシード層１８ａを除去することで、図２に示す構造が完成する。
【００２８】
以上の説明では、第１の溝２Ａ、第２の溝１３、ＴＳＶホール１７はいずれも垂直な壁面を有する形状に形成されているが、これに限定されず、エッチング方向下方に向かって幅又は径が細くなるテーパ形状であってもよい。また、ＴＳＶホール１７は、第１絶縁リング５Ａ及び第２絶縁リング１６から離間された領域、すなわち、シリコン基板１のシリコン層の一部を残して形成されているが、これに限定されず、第１絶縁リング５Ａ及び第２絶縁リング１６に囲まれたシリコン層をすべて除去して形成してもよい。あるいは第２絶縁リング１６の内側面の一部を露出し、エッチング方向下方にテーパ形状となるように除去、さらに第２絶縁リング１６から第１絶縁リング５Ａの一部側面を露出し、その後エッチング方向下方にテーパ形状となるように除去して形成してもよい。その場合、ＴＳＶ１８は第２絶縁リング１６又は第２絶縁リング１６と第１絶縁リング５Ａの両方に接して形成される。配線層７との接合面は、絶縁層６に形成する貫通孔の開口径を調整すればよい。
【００２９】
図２の例では、第１絶縁リング５Ａと第２絶縁リング１６とは、ライナー窒化膜３とライナー窒化膜１４とが接しており、第１の溝２の幅と第２の溝１３の幅とが同じである場合を示している。しかしながら、本発明はこの例のみに限定されるものではない。以下、本実施形態例の変形例について説明する。
【００３０】
（変形例１）
図１２は、本実施形態例の変形例を説明する貫通電極形成領域の断面模式図を示すもので、図２の例とは、絶縁分離部の形態が異なる。すなわち、本変形例では、絶縁リングを２重リングとしており、表面１Ａ側から内側第１絶縁リング５ａと外側第１絶縁リング５ｂが形成され、裏面１Ｂ側から内側第２絶縁リング１６ａと外側第２絶縁リング１６ｂとを有する。このような２重リング構造とする場合、形成される第１の溝及び第２の溝の幅は、素子形成領域の面積減少を避けることを考慮すると狭い幅に形成することが好ましく、その結果、アスペクト比（溝の深さと溝の幅の比）が益々大きくなる。従来、幅２μｍで４０μｍ深さに溝を形成するとアスペクト比は２０となるが、同じ深さで幅１μｍまで減少するとアスペクト比が４０となってしまう。このような高アスペクト比の溝内では、ＴＥＯＳを用いるＬＰＣＶＤ法では、ボイド等を発生することなく酸化シリコン膜４を埋設することは困難となる。そこで、ＳＯＤ法などのさらに埋設性の良好な方法で形成する必要が生じる。しかしながら、ＳＯＤ法で形成される酸化シリコン膜は、ＴＥＯＳを用いるＬＰＣＶＤ法で形成される酸化シリコン膜（ＴＥＯＳ−ＮＳＧ膜）と比較して体積収縮率がさらに大きく陥没量が増加する。陥没量を抑えると、十分な緻密化が困難となりエッチング耐性が劣化するという問題がある。また、熱処理時の脱ガスにより膜質がポーラスになり易く、その点でもＴＥＯＳ−ＮＳＧ膜よりもエッチング耐性が劣る。一方、本変形例では、溝の幅を１μｍとしても、深さが２０μｍ程度であるため、ＴＥＯＳを用いるＬＰＣＶＤ法で埋設性よく形成可能なアスペクト比の範疇にある。なお、第１絶縁リングを形成する第１の溝の深さは、裏面研削後のシリコン基板１の厚みの半分程度に限定されず、ＴＥＯＳ−ＮＳＧ膜にて埋設可能なアスペクト比（約２０以下）であればよい。第２絶縁リングを形成する第２の溝は、第２酸化シリコン膜にエッチング耐性が要求されないことから、ＳＯＤ法による酸化シリコン膜も適用でき、第１の溝より高アスペクト比の溝とすることができる。このように、第１の溝のアスペクト比を低減できる結果、エッチング耐性に優れた緻密な酸化シリコン膜を含む第１絶縁リングの形成が可能となる。なお、アスペクト比の低減効果は１重リングの場合にも適用できることは言うまでもない。２重リングとすることで、ＴＳＶと半導体素子形成領域のシリコン基板１との静電容量の低減、ＴＳＶから半導体素子形成領域のシリコン基板１への金属不純物拡散防止にさらに効果的となる。
【００３１】
（変形例２）
図１３は、本実施形態例の別の変形例を説明する貫通電極形成領域の断面模式図を示すもので、図２の例とは、絶縁分離部及び裏面保護膜の形態が異なる。すなわち、本変形例では、図２における裏面保護膜１２に代えて、第２の溝１３’を埋設する第２ライナー窒化膜１４’と第２酸化シリコン膜１５’を用いている。第２ライナー窒化膜１４’上に第２酸化シリコン膜１５’を残すことで、表面１Ａ（素子形成面側）の積層膜構造に類似した構造となり、表面側と裏面側のアンバランスを低減できる。これは、シリコン基板１の反り低減に効果的である。また、裏面１Ｂ側からの金属不純物拡散防止のバリア膜として機能させるため、第２ライナー窒化膜１４’は図２の第２ライナー窒化膜１４よりも厚膜化している。このように厚膜化するために第２の溝１３’の幅も図２の第２の溝１３の幅よりも広くしている。第２の溝の幅１３’を広くすることで、第１絶縁リング５Ａとの位置合わせの際のアラインメントマージンも大きくとることが可能となる。なお、第２絶縁リング(第２の溝)の幅を第１絶縁リング(第１の溝)の幅よりも広くすることは、裏面保護膜の代替えとしての利用とは分離して実施できるものであることは言うまでもない。
【００３２】
（実施形態例２）
上記実施形態例１では、第２絶縁リング１６を第１絶縁リング５Ａと同様に環状の溝内に形成し、ＴＳＶ１８と接していない例を示したが、第２絶縁リングはＴＳＶ形成用のホールの側壁絶縁膜としてＴＳＶ１８と接するように形成することができる。
【００３３】
図１４は、本実施形態例に係る半導体装置の貫通電極形成領域における断面模式図を示す。この例では、第２絶縁リング１６Ａが第１ＴＳＶホール１７Ａの側壁に形成され、サイドウォール状の第２絶縁リング１６Ａをマスクに第２ＴＳＶホール１７Ｂを形成し、第１ＴＳＶホール１７Ａ側壁の第２絶縁リング１６Ａの内側及び第２ＴＳＶホール１７ＢにＴＳＶ１８が形成されている。
【００３４】
図１５〜図１８は、本実施形態例に係る半導体装置の製造工程を説明する工程断面図である。まず、実施形態例１の図７まで同様に実施して、シリコン基板１を薄化した後、裏面保護膜１２を形成し、続いて、裏面１Ｂから第１ＴＳＶホール１７Ａを形成する。第１ＴＳＶホール１７Ａは、第１絶縁リング５Ａの底部を周方向に連続して露出するように形成される。
【００３５】
次に、第２ライナー窒化膜１４及び第２酸化シリコン膜１５を形成する（図１６）。本実施形態例では、アスペクト比の低い第１ＴＳＶホール１７Ａ内を埋設しない膜厚で第２酸化シリコン膜１５を形成することから、埋設性の悪い成膜法、例えば、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法なども採用できる。
【００３６】
次に、第２酸化シリコン膜１５及び第２ライナー窒化膜１４をエッチバックして、第１ＴＳＶホール１７Ａの側壁にサイドウォール状の第２絶縁リング１６Ａを形成する（図１７）。
【００３７】
第２絶縁リング１６Ａをマスクに、さらにシリコン基板１をエッチングして、配線層７の最下層（パッド電極）に達する第２ＴＳＶホール１７Ｂを形成する（図１８）。このとき、第２ＴＳＶホール１７Ｂの開口径は、第２酸化シリコン膜１５の膜厚を調整することで任意に設定することができる。
【００３８】
その後は、実施形態例１と同様にＴＳＶ１８を形成することで図１４に示す構造が完成する。本実施形態例では、裏面１Ｂ側に実施形態例１のような第２の溝１３を形成する必要がなくなるため、工程数の増加を抑えることができる。
【００３９】
（変形例３）
上記実施形態例２では、サイドウォール状の第２絶縁リング１６Ａをマスクとして第２ＴＳＶホール１７Ｂを形成する例を示したが、本発明はこれに限定されない。例えば、第２絶縁リング１６Ａの側壁にさらにポリシリコンなどでサイドウォールを形成すれば、第２絶縁リング１６Ａの内径よりもさらに径の小さい第２ＴＳＶホール１７Ｂを形成することもできる。ポリシリコンサイドウォールは、シリコン基板１のエッチングで同時にエッチングされるため、第２絶縁リング１６Ａが裏面１Ｂ側から徐々に露出することとなる。あるいは、第２酸化シリコン膜１５及び第２ライナー窒化膜１４をエッチバックせずに、第１ＴＳＶホール１７Ａ内の第２酸化シリコン膜１５側壁に窒化膜サイドウォールを形成し、これをマスクに第２酸化シリコン膜１５のエッチバック後、露出する第２ライナー窒化膜１４と残存する窒化膜サイドウォールをウェットエッチングで除去することで、底部に第２酸化シリコン膜１５及び第２ライナー窒化膜１４の積層膜が張り出した構造に成形し、これをマスクに第２ＴＳＶホール１７Ｂを形成してもよい。このような張り出し構造とすることで、図１９に示すように、第１絶縁リングを２重リング構造（５ａ，５ｂ）とし、その両方に跨がる第２絶縁リング１６Ｂを形成することができる。また、ＴＳＶ１８自体も第２絶縁リング１６Ｂの内側で径が拡張されたバンプ構造のＴＳＶ１８Ｂとすることができる。
【００４０】
（変形例４）
上記実施形態例２では、ＴＳＶホールを２段階に形成していたが、１段階で形成してもよい。例えば、図２０に示すように、異方性の弱いエッチングにてＴＳＶホール１７’をテーパ形状に形成し、途中に第１絶縁リング５Ａの底部が露出するようにすると、ＴＳＶホール１７’の側壁に形成される第２絶縁リング１６Ｃと第１絶縁リング５Ａが接続される。半導体素子の形成される表面１Ａ側では第１絶縁リング５Ａと第２絶縁リング１６Ｃの２重構造となり、ＴＳＶ１８Ｃと半導体素子形成領域のシリコン基板１との静電容量の低減に効果的となる。このようなＴＳＶ１８Ｃと第２絶縁リング１６Ｃの構造は公知であるが、第１絶縁リング５Ａとの組み合わせは知られていない。
【００４１】
（実施形態例３）
図２１（ａ）に示すように、通常、上記の実施形態例で示す半導体装置は、半導体ウェハ１Ｗ上に複数個の半導体チップ５０Ａを一括して形成した後、各半導体チップ５０Ａに切り分けて形成されている。そのため、各半導体チップ５０Ａ間には、図２１（ｂ）の部分拡大図（図２１（ａ）の破線部Ｐ１）に示すように、裁断領域（スクライブ領域：５３）が設けられている。各半導体チップ５０Ａには半導体素子形成領域５１と貫通電極５２が設けられ、スクライブ領域５３にはライン・アンド・スペースパターン（Ｌ／Ｓパターン）で構成されるアライメントマーク５４が設けられている。アラインメントマーク５４は、半導体ウェハ１Ｗの表面に半導体素子等を形成する際の位置合わせのために用いられ、スクライブ領域５３上には、遮蔽物となる構造物が形成されない、あるいは形成しないことで、表面側の処理工程の最終工程まで有効に利用できる。
【００４２】
このようなアラインメントマーク５４は、通常、シリコン基板１上に直線状の溝を複数形成し、絶縁膜を埋め込んで形成される。つまり、これは貫通電極５２の周囲に形成される絶縁リングと類似する構造である。しかしながら、従来の「ビアファースト」方式による絶縁リングは、裏面研削後にシリコン基板１を貫通するように深く形成した溝に形成されていたことから、絶縁リングと同時形成すると、アラインメントマーク５４も深く形成されることとなる。アラインメントマーク５４はＬ／Ｓパターンに形成されるため、環状構造の絶縁リングとは異なり、シリコン基板１にクラックを発生させやすい構造である。つまり、図１を用いて説明した絶縁リングの問題点と同様に、埋設する酸化シリコン膜の引張応力はＬＳパターンに形成されるアラインメントマーク５４ではクラック誘発の要因となる。また、陥没によるライナー窒化膜の残存は、アラインメント精度を低下させる要因ともなる。従って、従来は、絶縁リング用の溝とは別にアラインメントマーク用の浅い溝を形成する必要があった。
【００４３】
一方、本発明による絶縁リング構造は、「ビアファースト」方式による第１絶縁リングと「ビアラスト」方式による第２絶縁リングとの組み合わせである。このため、第１絶縁リングは浅く形成することができることから、アラインメントマークの同時形成が可能となる。
【００４４】
図２２は、表面１Ａ側構造の最終工程に相当する断面図であり、また図２３は、ＴＳＶ１８形成後の断面図であり、各図（ａ）は図２１（ｂ）のＡ−Ａ’断面、各図（ｂ）は同図のＢ−Ｂ’断面を示す。アラインメントマーク５４は、図２２の破線部Ｐ２の拡大図である図２４に示すように、アラインメントマーク用の溝（第３の溝）５４Ａを第１絶縁リング用の第１の溝２Ａと同時に形成し、第１ライナー窒化膜３、第１酸化シリコン膜４を埋め込んで形成される。アライメントマーク用の第３の溝５４Ａの幅は１〜３μｍ、ピッチは２〜６μｍ、長さは３０〜５０μｍとするのが好ましい。
【００４５】
図２３に示すように、アラインメントマーク５４は研削後の裏面１Ｂから離れた底部を有する。これによりクラックの発生を防止することができる。また、アラインメントマーク５４は、第２の溝形成時の位置合わせにも使用でき、特に、図２や図１２に示したように、第１絶縁リングとのずれの少ない位置合わせを行う場合に有利である。
【００４６】
なお、アラインメントマーク５４はスクライブ領域５３に形成する以外に、半導体素子形成領域５１や貫通電極形成領域５２に十分な空き領域が存在する場合には、そのような空き領域に形成することも可能である。
【００４７】
（応用例）
以上の実施形態例で得られた半導体装置（以下、半導体チップ５０１という）は図２５に示すように、一つの半導体チップ５０１の裏面側のＴＳＶ１８と別の半導体チップ５０１の表面端子９とを位置合わせして、一定の圧力で押し付けながら、半田の融点以上で３００℃程度までの温度を加えて、半田膜（接着層９ｃ又は１８ｃ）をリフローさせる。以上により、貫通電極５０２が相互に接合される。接合時に加える圧力（荷重）は、貫通電極５０２、特に配線層７に対して影響しない範囲で実施する。例えば、１つの貫通電極あたり１０〜１５０ｇ程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。なお、水素プラズマ処理後、半田リフローによる接合までの間、各半導体チップは酸素を含む雰囲気（例えば大気）に曝露させないことが好ましい。
【００４８】
最後に、各半導体チップ間にアンダーフィル樹脂５０３を充てんする。続いて、最下層の半導体チップ５０１Ｈの貫通電極の外部端子をパッケージ基板５０４に接続し、モールド樹脂５０６、ソルダーボールからなるボールグリッドアレイ（ＢＧＡ）５０５を形成することで、図２５に示す半導体モジュール５００が完成する。図２５（ａ）は、半導体チップ５０１の８個（５０１Ａ〜５０１Ｈ）を積層した場合の概略断面図を示しており、図２５（ｂ）は一部分の拡大図を示している。
【００４９】
半導体モジュール５００を構成する半導体チップ５０１のうち最上段に積層されたチップ（５０１Ａ）は、下段チップから供給される信号や電源を自チップの端子を介して取り込むことができれば良く、他のチップに更に転送／供給する必要が無い。従って、最上段の半導体チップ５０１Ａは、貫通電極５０２を有していなくても良い。例えば、表面端子９を持たない構成、あるいはＴＳＶ１８を持たない構成が挙げられる。最上段にＴＳＶ１８を持たない構成では、通常、各半導体チップ５０１は半導体素子の形成される第１の主面側を下向きにして積層される。これは、最上段のみを上下逆転すると、最上段のチップの回路パターンの設計を他のチップと異なる設計とする必要があるためである。このようにＴＳＶ１８を持たないチップでは、本発明に係る絶縁分離構造は不要となる。また、他の半導体チップのように貫通電極５０２を形成し易くするためのチップ薄板化が必要なくなる。この場合、最上段のチップは下段のチップよりも厚い構成となっていても良い。薄板化が不要な半導体チップでは、チップ積層時の熱応力によるチップの変形を抑制することができる。この場合であっても、下段の貫通電極５０２を有する半導体チップ５０１においては、本発明を適用して同様に効果的である。なお、全ての半導体チップを同様に形成できるという観点では、図２５の半導体モジュール５００のように、最上段の半導体チップも下段のものと同様に貫通電極５０２を有していても良い。
【００５０】
また、図２５の半導体モジュール５００では８枚の半導体チップ（５０１Ａ〜５０１Ｈ）を積層した例を開示したが、本発明は、貫通電極を備えた半導体チップを有する半導体モジュールであれば適用して同様に効果的であり、半導体チップの積層枚数に依らない。
【符号の説明】
【００５１】
１  シリコン基板
１Ａ  第１の主面（基板表面）
１Ｂ  第２の主面（基板裏面）
２  絶縁リング用溝
２Ａ  第１絶縁リング用溝
２ａ  内側第１絶縁リング用溝
２ｂ  外側第１絶縁リング用溝
３  ライナー窒化膜（第１ライナー窒化膜）
４  酸化シリコン膜（第１酸化シリコン膜）
５  絶縁リング
５Ａ  第１絶縁リング
６  絶縁膜
７  配線層
８  層間絶縁膜
９  表面側端子
９ａ  シード層
９ｂ  メタル層
９ｃ  接着層
１０  接着剤
１１  基板支持部材（ＷＳＳ）
１２  裏面保護膜
１３  第２絶縁リング用溝
１４  第２ライナー窒化膜
１５  第２酸化シリコン膜
１６  第２絶縁リング
１７  ＴＳＶホール
１７Ａ  第１ＴＳＶホール
１７Ｂ  第２ＴＳＶホール
１８  ＴＳＶ
１８ａ  シード層
１８ｂ  メタル層
１８ｃ  接着層
５０Ａ  半導体チップ
５１  半導体素子形成領域
５２  貫通電極形成領域
５３  スクライブ領域
５４  アラインメントマーク
５４Ａ  第３の溝
５００  半導体モジュール
５０１  半導体チップ
５０２  貫通電極
５０３  アンダーフィル樹脂
５０４  パッケージ基板
５０５  ボールグリッドアレイ
５０６  モールド樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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