(57)【要約】      （修正有）【課題】少数の入力信号から多数の出力信号を生成する組み合せ論理回路に発生するグリッチを除去する回路の素子数を少なくすることのできる半導体集積回路を提供する。【解決手段】半導体集積回路は、デコード回路１が、４個の入力信号ＭＯＤＥ０〜ＭＯＤＥ３が入力されて、入力信号の個数より多い１６個の出力信号ＯＰ０〜ＯＰ１５を出力する。４個のエッジ検出回路２−１〜２−４が、４個の入力信号ＭＯＤＥ０〜ＭＯＤＥ３のそれぞれの信号レベル変化のエッジをそれぞれ検出し、１６個の出力信号ＯＰ０〜ＯＰ１５に発生するグリッチの発生期間よりも長く設定されている所定時間の経過後にエッジ検出信号ＥＧをそれぞれ出力する。４個のエッジ検出回路の出力ＥＧ０〜ＥＧ３は論理和回路３（ＮＯＲゲート）へ入力され、論理和回路３の出力をラッチ信号として、１６個のデータ保持回路ＦＦ０〜ＦＦ１５が、１６個の出力信号ＯＰ０〜ＯＰ１５をラッチする。【選択図】図１
2014022914.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個の入力信号が入力されて、前記入力信号の個数より多いｍ（ｍ＞ｎ）個の出力信号を出力する組み合せ論理回路と、
前記ｎ個の入力信号のそれぞれの信号レベル変化のエッジをそれぞれ検出し、前記ｍ個の出力信号に発生するグリッチの発生期間よりも長く設定されている所定時間の経過後にエッジ検出信号をそれぞれ出力するｎ個のエッジ検出回路と、
前記ｎ個のエッジ検出回路の出力が入力される論理和回路と、
前記論理和回路の出力をラッチ信号として前記ｍ個の出力信号をそれぞれラッチするｍ個のデータ保持回路と
を備えることを特徴とする半導体集積回路。
【請求項２】
通常動作の開始に先立って設けられた初期状態設定期間中に、
前記ｎ個の入力信号のいずれかが少なくとも１回変化する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記エッジ検出回路の前記所定時間が、遅延回路の遅延時間により設定される
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記遅延回路の遅延時間が、制御信号により調整可能である
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記ｍ個の出力信号が動作モード信号であり、
前記制御信号により動作モードの切り替えタイミングが制御される
ことを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路では、外部端子から入力される制御信号によって内部の動作モードを設定することが行われる。このとき、多数の動作モードの設定が必要な場合、エンコードされた入力制御信号をデコードして動作モード信号を生成するデコード回路が用いられる。
【０００３】
デコード回路を用いれば、少数の入力制御信号から多数の動作モード信号を生成することができる。例えば、バイナリコードでエンコードされた場合、３個の入力制御信号から８個の動作モード信号を生成することができ、４個の入力制御信号から１６個の動作モード信号を生成することができる。
【０００４】
これにより、多数の動作モードの設定が必要な場合でも、制御信号入力用の外部端子の数を少なくすることができる。
【０００５】
ところが、デコード回路などの組み合せ論理回路では、入力信号の変化時に、信号伝搬経路の遅延時間の差によって、出力信号にグリッチが生じることがある。そこで、従来、このグリッチにより誤動作が発生するおそれがある場合には、組み合せ論理回路の各出力端子にグリッチ除去回路を接続することが行われている。
【０００６】
グリッチ除去回路の例として、入力された信号のグリッチのエッジを検出し、グリッチ期間終了後にエッジ検出信号を出力するエッジ検出回路と、そのエッジ検出信号をラッチ信号として、入力された信号をラッチするデータ保持回路とから構成される回路がある。
【０００７】
このグリッチ除去回路は、グリッチが発生する信号ごとに１つずつ挿入される。例えば、多数の動作モード信号を生成するデコード回路の場合、その多数の動作モード信号に１つずつグリッチ除去回路が挿入される。
【０００８】
そのため、従来、少数の入力信号から多数の出力信号を生成する組み合せ論理回路では、出力信号数に比例してグリッチ除去回路の数が増加し、グリッチ除去回路全体の素子数が出力信号数に比例して増加するという問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−２０８８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、少数の入力信号から多数の出力信号を生成する組み合せ論理回路に発生するグリッチを除去する回路の素子数を少なくすることのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態の半導体集積回路は、組み合せ論理回路が、ｎ個の入力信号が入力されて、前記入力信号の個数より多いｍ（ｍ＞ｎ）個の出力信号を出力する。この半導体集積回路は、ｎ個のエッジ検出回路が、前記ｎ個の入力信号のそれぞれの信号レベル変化のエッジをそれぞれ検出し、前記ｍ個の出力信号に発生するグリッチの発生期間よりも長く設定されている所定時間の経過後にエッジ検出信号をそれぞれ出力する。前記ｎ個のエッジ検出回路の出力は論理和回路へ入力され、前記論理和回路の出力をラッチ信号として、ｍ個のデータ保持回路が、前記ｍ個の出力信号をそれぞれラッチする。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態の半導体集積回路の構成の例を示すブロック図。
【図２】第１の実施形態の半導体集積回路のエッジ検出回路の構成の例を示すブロック図および動作説明図。
【図３】第１の実施形態の半導体集積回路の動作の例を示す波形図。
【図４】第１の実施形態の半導体集積回路の初期設定の例を示す波形図。
【図５】第２の実施形態の半導体集積回路の構成の例を示すブロック図。
【図６】第２の実施形態の半導体集積回路のエッジ検出回路の構成の例を示すブロック図および動作説明図。
【図７】第２の実施形態の半導体集積回路で発生するグリッチの幅とデータ保持回路のラッチタイミング設定との関係を示す図。
【図８】第２の実施形態の半導体集積回路のエッジ検出回路の遅延時間の設定と動作モード切り替えタイミングの関係を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１４】
（第１の実施形態）
本実施形態では、入力信号の個数ｎより多いｍ（ｍ＞ｎ）個の出力信号を出力する組み合せ論理回路として、４個（ｎ＝４）の入力信号が入力されて１６個（ｍ＝１６）の出力信号が出力されるデコード回路を例にとる。なお、組み合せ論理回路は、デコード回路に限るものではなく、入力信号の個数ｎより出力信号の個数ｍが多い回路であれば、どのような組み合せ論理回路であってもよい。
【００１５】
図１は、第１の実施形態の半導体集積回路の構成の例を示すブロック図である。
【００１６】
本実施形態の半導体集積回路は、４個の入力信号ＭＯＤＥ０〜ＭＯＤＥ３が入力されて、１６個の出力信号ＯＰ０〜ＯＰ１５を出力するデコード回路１と、入力信号ＭＯＤＥ０〜ＭＯＤＥ３の信号レベルの変化をそれぞれ検出し、デコード回路１の出力信号ＯＰ０〜ＯＰ１５に発生するグリッチの発生期間よりも長く設定されている所定時間の経過後にエッジ検出信号ＥＧをそれぞれ出力する４個のエッジ検出回路２（個々を２−１、２−２、２−３、２−４と表わす）と、４個のエッジ検出回路２の出力ＥＧ０、ＥＧ１、ＥＧ２、ＥＧ３が入力される論理和回路３（ここでは、ＮＯＲゲート）と、論理和回路３の出力ＭＤＣＫをラッチ信号として、デコード回路１の出力信号ＯＰ０〜ＯＰ１５をそれぞれラッチし、出力信号ＭＤ０〜ＭＤ１５を出力する１６個のデータ保持回路ＦＦ０〜ＦＦ１５と、を備える。
【００１７】
デコード回路１は、４個の入力信号ＭＯＤＥ０〜ＭＯＤＥ３が入力されて、１６個の出力信号ＯＰ０〜ＯＰ１５を出力する。
【００１８】
ここで、例えば、入力信号ＭＯＤＥ０〜ＭＯＤＥ３は、半導体集積回路の動作モードを設定する信号であり、データ保持回路ＦＦ０〜ＦＦ１５の出力信号ＭＤ０〜ＭＤ１５は、半導体集積回路の動作モードを切り替える動作モード信号である。
【００１９】
このデコード回路１には、入力信号ＭＯＤＥ０〜ＭＯＤＥ３の信号レベルが変化する際に、グリッチが発生することがある。
【００２０】
そこで、本実施形態では、デコード回路１の出力にデータ保持回路ＦＦ０〜ＦＦ１５を接続し、グリッチの発生が終息した後に、デコード回路１の出力信号ＯＰ０〜ＯＰ１５をデータ保持回路ＦＦ０〜ＦＦ１５にラッチするようにする。これにより、データ保持回路ＦＦ０〜ＦＦ１５の出力信号ＭＤ０〜ＭＤ１５は、グリッチが除去された信号になる。
【００２１】
そのために、本実施形態では、入力信号ＭＯＤＥ０〜ＭＯＤＥ３の信号変化のエッジを検出する４個のエッジ検出回路２（２−１、２−２、２−３、２−４）と論理和回路３により、データ保持回路ＦＦ０〜ＦＦ１５のラッチ信号ＭＤＣＫを生成する。
【００２２】
エッジ検出回路２は、入力信号ＩＮの信号レベルの変化を検出し、デコード回路１の出力に発生するグリッチの発生期間よりも長く設定されている所定時間の経過後に、エッジ検出信号ＥＧを出力する。
【００２３】
図２（ａ）に、エッジ検出回路２の構成の例をブロック図で示す。
【００２４】
エッジ検出回路２は、入力信号ＩＮを遅延させる遅延回路２１と、入力信号ＩＮと遅延回路２１の出力ＤＬＹとの排他的論理和をとるＥＸ−ＯＲゲート２２と、を有する。
【００２５】
ここで、遅延回路２１の遅延時間をｄＴと表わすと、この遅延時間ｄＴは、デコード回路１の出力信号ＯＰ０〜ＯＰ１５に発生するグリッチの発生期間よりも長くなるように設定される。
【００２６】
図２（ｂ）に、このエッジ検出回路２の動作波形を示す。
【００２７】
入力信号ＩＮの信号レベルが変化すると、その変化から時間ｄＴ遅れて、遅延回路２１の出力ＤＬＹが変化する。
【００２８】
したがって、ＥＸ−ＯＲゲート２２の出力は、入力信号ＩＮと遅延回路２１の出力ＤＬＹの信号レベルが不一致となる期間、すなわち時間ｄＴの期間、‘Ｈ’となる。すなわち、ＥＸ−ＯＲゲート２２の出力ＥＧは、入力信号ＩＮのエッジから時間ｄＴの期間、‘Ｈ’幅のパルスを出力するエッジ検出信号となる。
【００２９】
次に、本実施形態の集積回路の動作を、図３に示す波形図を用いて説明する。
【００３０】
いま、入力信号ＭＯＤＥ０〜ＭＯＤＥ３の信号レベルが変化すると、デコード回路１の出力信号ＯＰ０〜ＯＰ１５に、期間ｔの間、グリッチが発生するものとする。
【００３１】
この入力信号ＭＯＤＥ０〜ＭＯＤＥ３の信号レベルの変化に対して、エッジ検出回路２−１は、入力信号ＭＯＤＥ０のレベル変化エッジで、出力ＥＧ０に、‘Ｈ’幅がｄＴのパルスを出力する。同様に、エッジ検出回路２−２は、入力信号ＭＯＤＥ１のレベル変化エッジで出力ＥＧ１に、エッジ検出回路２−３は、入力信号ＭＯＤＥ２のレベル変化エッジで出力ＥＧ２に、エッジ検出回路２−４は、入力信号ＭＯＤＥ３のレベル変化エッジで出力ＥＧ３に、それぞれ‘Ｈ’幅がｄＴのパルスを出力する。
【００３２】
このエッジ検出回路２−１〜２−４の出力ＥＧ０〜ＥＧ３は、論理和回路３であるＮＯＲゲートに入力される。したがって、論理和回路３の出力ＭＤＣＫは、入力信号ＭＯＤＥ０〜ＭＯＤＥ３のいずれかのレベル変化エッジで‘Ｌ’へ立ち下がり、時間ｄＴ経過後に‘Ｈ’へ立ち上がる波形となる。
【００３３】
データ保持回路ＦＦ０〜ＦＦ１５が、ラッチ信号の立ち上がりで入力信号をラッチするタイプであるとすると、データ保持回路ＦＦ０〜ＦＦ１５は、論理和回路３の出力ＭＤＣＫの立ち上がりで、デコード回路１の出力信号ＯＰ０〜ＯＰ１５をラッチする。
【００３４】
本実施形態では、デコード回路１の出力信号ＯＰ０〜ＯＰ１５のグリッチ発生期間ｔよりも、エッジ検出回路２の遅延回路２１の遅延時間ｄＴを長くしているので、データ保持回路ＦＦ０〜ＦＦ１５は、デコード回路１の出力信号ＯＰ０〜ＯＰ１５のグリッチの発生が終息した後の信号レベルをラッチする。
【００３５】
したがって、データ保持回路ＦＦ０〜ＦＦ１５からは、グリッチのない出力信号ＭＤ０〜ＭＤ１５が出力される。すなわち、データ保持回路ＦＦ０〜ＦＦ１５は、デコード回路１の出力信号ＯＰ０〜ＯＰ１５からグリッチを除去することができる。
【００３６】
なお、データ保持回路ＦＦ０〜ＦＦ１５は、電源投入後、最初のラッチパルスが入力されるまでは出力が不定である。そこで、本実施形態では、通常動作の開始に先立って初期状態設定期間が設けられ、この初期状態設定期間中に入力信号ＭＯＤＥ０〜ＭＯＤＥ３のいずれかが少なくとも１回変化して、データ保持回路ＦＦ０〜ＦＦ１５に初期値が設定される。
【００３７】
図４に、データ保持回路ＦＦ０〜ＦＦ１５の初期状態設定動作の例を示す。図４に示す例では、初期状態設定期間中に入力信号ＭＯＤＥ０が変化し、データ保持回路ＦＦ０〜ＦＦ１５に初期値が設定される。
【００３８】
上述したように、本実施形態では、４入力で１６出力の組み合せ論理回路であるデコード回路１に対して、入力信号ＭＯＤＥ０〜ＭＯＤＥ３のエッジを検出するエッジ検出回路を４個設けるだけで、１６個の出力信号ＯＰ０〜ＯＰ１５に発生するグリッチを除去することができる。
【００３９】
これに対して、従来のグリッチ除去回路では、１６個の出力信号ＯＰ０〜ＯＰ１５それぞれにエッジ検出回路が接続されていたため、１６個のエッジ検出回路を必要とされていた。
【００４０】
すなわち、本実施形態では、従来に比べてグリッチの除去に用いるエッジ検出回路の個数を、出力信号と入力信号の個数の差分少なくすることができる。そのため、グリッチを除去する回路全体の素子数を少なくすることができる。
【００４１】
このような本実施形態によれば、少数の入力信号から多数の出力信号を生成する組み合せ論理回路において、出力信号のグリッチ除去に用いるエッジ検出回路の個数を少なくすることができ、グリッチを除去する回路全体の素子数を少なくすることができる。この素子数削減の効果は、組み合せ論理回路の出力信号の個数ｍと入力信号の個数ｎの差（ｍ−ｎ）が大きいほど、大きくなる。
【００４２】
（第２の実施形態）
組み合せ論理回路の出力に発生するグリッチの幅は、半導体集積回路の電気的特性のバラツキや動作条件の違いによって変化する。そこで、本実施形態では、組み合せ論理回路の出力に発生するグリッチの幅に応じて、データ保持回路のラッチタイミングを変化させることのできる半導体集積回路の例を示す。
【００４３】
図５は、第２の実施形態の半導体集積回路の構成の例を示すブロック図である。
【００４４】
本実施形態が第１の実施形態と異なる点は、第１の実施形態の半導体集積回路のエッジ検出回路２をエッジ検出回路２Ａに置換した点である。エッジ検出回路２Ａは、制御信号ＣＴＲＬの制御により、内蔵する遅延回路の遅延時間が変化する。
【００４５】
図６（ａ）に、エッジ検出回路２Ａの構成の例をブロック図で示す。
【００４６】
エッジ検出回路２Ａは、入力信号ＩＮを遅延させる可変遅延回路２１Ａと、入力信号ＩＮと遅延回路２１Ａの出力ＤＬＹとの排他的論理和をとるＥＸ−ＯＲゲート２２と、を有する。
【００４７】
可変遅延回路２１Ａは、入力信号ＣＴの指示に従って遅延時間が変化する。その例を図６（ｂ）および図６（ｃ）に示す。
【００４８】
図６（ｂ）に示すように、入力信号ＣＴの指示が例えば“１”であるときは、遅延時間がｄＴ１となる。
【００４９】
また、図６（ｃ）に示すように、入力信号ＣＴの指示が例えば“２”であるときは、遅延時間がｄＴ２となる。
【００５０】
この可変遅延回路２１Ａの遅延時間の変化に応じて、ＥＸ−ＯＲゲート２２から出力されるエッジ検出信号ＥＧの‘Ｈ’幅も変化する。
【００５１】
図７に、デコード回路１の出力信号ＯＰｘ（ｘ＝０〜１５）に発生するグリッチの幅と、論理和回路３から出力されるラッチ信号ＭＤＣＫの立ち上がりタイミングとの関係を示す。
【００５２】
図７（ａ）に示すように、出力信号ＯＰｘのグリッチの幅がｔ１のときは、エッジ検出回路２Ａの可変遅延回路２１Ａの遅延時間ｄＴ１をｄＴ１＞ｔ１に設定する。
【００５３】
また、図７（ｂ）に示すように、出力信号ＯＰｘのグリッチの幅がｔ２のときは、エッジ検出回路２Ａの可変遅延回路２１Ａの遅延時間ｄＴ２をｄＴ２＞ｔ２に設定する。
【００５４】
このように可変遅延回路２１Ａの遅延時間を調整することにより、ラッチ信号ＭＤＣＫの立ち上がりを、常に、出力信号ＯＰｘのグリッチの終息後とすることができる。
【００５５】
上述したように、本実施形態では、可変遅延回路２１Ａの遅延時間を変化させることにより、ラッチ信号ＭＤＣＫの立ち上がりを変化させることができる。ラッチ信号ＭＤＣＫの立ち上がりが変化すれば、データ保持回路ＦＦ０〜ＦＦ１５の出力変化のタイミングも変化する。すなわち、データ保持回路ＦＦ０〜ＦＦ１５の出力信号ＭＤ０〜ＭＤ１５が半導体集積回路の動作モードを切り替える動作モード信号である場合、その動作モード切り替えのタイミングが変化する。
【００５６】
これを利用して、本実施形態では、可変遅延回路２１Ａの遅延時間を変化させることにより、半導体集積回路の動作モードの切り替えタイミングを任意に設定するようにすることもできる。
【００５７】
図８に、可変遅延回路２１Ａの遅延時間の設定と動作モード切り替えタイミングの関係を示す。
【００５８】
図８（ａ）に示すように、可変遅延回路２１Ａの遅延時間をｄＴ１に設定すると、動作モード設定信号ＭＯＤＥ０〜ＭＯＤＥ３の信号変化から時間ｄＴ１後に、動作モード信号ＭＤ０〜ＭＤ１５が変化する。
【００５９】
また、図８（ｂ）に示すように、可変遅延回路２１Ａの遅延時間をｄＴ２に設定すると、動作モード設定信号ＭＯＤＥ０〜ＭＯＤＥ３の信号変化から時間ｄＴ２後に、動作モード信号ＭＤ０〜ＭＤ１５が変化する。
【００６０】
このように、可変遅延回路２１Ａの遅延時間を変化させることにより、動作モード設定信号ＭＯＤＥ０〜ＭＯＤＥ３の信号変化に対して、任意のタイミングで動作モードの切り替えを行うことができる。
【００６１】
このような本実施形態によれば、発生するグリッチの幅に応じて、データ保持回路のラッチタイミングを変更することができる。これにより、グリッチの幅が変動しても、確実にグリッチを除去することができる。
【００６２】
また、データ保持回路の出力が動作モード信号である場合、データ保持回路のラッチタイミングを変化させることにより、動作モードの切り替えを任意のタイミングに設定することができる。
【００６３】
以上説明した少なくとも１つの実施形態の半導体集積回路によれば、少数の入力信号から多数の出力信号を生成する組み合せ論理回路に発生するグリッチを除去する回路の素子数を少なくすることができる。
【００６４】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１  デコード回路
２、２Ａ  エッジ検出回路
３  論理和回路
２１  遅延回路
２１Ａ  可変遅延回路
２２  ＥＸ−ＯＲゲート
ＦＦ０〜ＦＦ１５  データ保持回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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