(57)【要約】      （修正有）【課題】集積回路メモリに関するデータ保持を改善する。【解決手段】集積回路メモリデバイスは、不揮発性のチャージトラップメモリセルのアレイを含み、閾値状態を使用して前記アレイのメモリセルにデータ値を記憶するように構成され、選択された読み取りバイアスを超過する最小閾値によって特徴付けられた高い方の閾値状態を含む。コントローラは、スタンバイモード、書き込みモード及び読み取りモードを含む。保持チェックロジックは電源オン時、又はスタンバイモード中に、閾値保持チェックに失敗する高い方の閾値状態のメモリセルを識別する。また、前記識別されたメモリセルを再プログラムするロジックが提供される。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリセルのアレイであって、選択された読み取りバイアスを超過する最低閾値によって特徴づけられた高い方の閾値状態を含む、閾値状態を使用して前記アレイのメモリセルにデータ値を記憶するように構成されたメモリセルのアレイと、
保持閾値チェックに失敗する閾値電圧を有する前記高い方の閾値状態のメモリセルを識別するための保持チェックロジックを含み、前記識別されたメモリセルの閾値電圧を改善するロジックを含むコントローラと、を含むことを特徴とするメモリデバイス。
【請求項２】
前記コントローラがスタンバイモードと１つ以上のユーザモードを実施し、前記保持チェックロジックが前記スタンバイモードで実行することを特徴とする請求項１のデバイス。
【請求項３】
前記保持チェックロジックはアドレスにわたって反復的にメモリセルを読み取ることを含み、該反復的読み取りが、前記メモリセルに記憶されたデータ値を読み取るように構成された第１の読み取りバイアスを使用してあるアドレスでのメモリセルを読み取ること、前記高い方の閾値状態を有するメモリセルが特定の保持閾値よりも低い閾値電圧を有するか否かを示すように構成された第２の読み取りバイアスを使用して前記メモリセルから比較値を決定すること、前記データ値と前記比較値を比較すること、及び一致した場合前記アドレスを記憶することを含むことを特徴とする請求項１のデバイス。
【請求項４】
前記コントローラが、前記保持チェックに失敗するメモリセルのアドレスを保持するように構成され、選択されたセルにデータを書き込むためのユーザコマンドに応じてプログラムモードに突入するため、且つプログラムモードにおいて高閾値状態にプログラミングするため記憶されたアドレスをキューに入れるロジックを含むことを特徴とする請求項１のデバイス。
【請求項５】
前記コントローラが、読み取り又はプログラムコマンドが受信されると閾値保持チェックに失敗するメモリセルを識別する前記ロジックを中断するように構成されたことを特徴とする請求項１のデバイス。
【請求項６】
高い方の閾値状態を含む、閾値状態を使用してアレイのメモリセルにデータ値を記憶するように構成された前記メモリセルのアレイを有するメモリデバイスを動作させる方法であって、
保持閾値チェックに失敗する閾値電圧を有する前記高い方の閾値状態のメモリセルを識別し、
前記識別されたメモリセルにおける閾値電圧を改善する、ことを特徴とする方法。
【請求項７】
前記メモリセルがスタンバイモード及び１つ以上のユーザモードを実施するコントローラを含み、前記スタンバイモードにおいて前記識別ステップを行うことを含むことを特徴とする請求項６の方法。
【請求項８】
前記デバイスの電源オン時に前記識別ステップを行うことを含むことを特徴とする請求項６の方法。
【請求項９】
前記識別ステップが、アドレスにわたって反復的にメモリセルを読み取ることを含み、反復が、前記メモリセルに記憶されたデータ値を読み取るように構成された第１の読み取りバイアスを使用してあるアドレスのメモリセルを読み取ること、前記高い方の閾値状態を有するメモリセルが特定の保持閾値よりも低い閾値電圧を有するか否かを示すように構成された第２の読み取りバイアスを使用してメモリセルから比較値を決定すること、前記データ値と前記比較値を比較すること、及び一致した場合前記アドレスを記憶することを含むことを特徴とする請求項６の方法。
【請求項１０】
前記識別されたメモリセルのアドレスを記憶することと、選択されたセルにデータを書き込むためのユーザコマンドに応じて突入したプログラムモードにおいて、該プログラムモードにおいて前記高い方の閾値状態にプログラミングするために前記記憶したアドレスをキューに入れることを含むことを特徴とする請求項６の方法。
【請求項１１】
読み取り又はプログラムコマンドが受信された場合前記識別ステップを中断することを含むことを特徴とする請求項６の方法。
【請求項１２】
前記メモリセルのアレイにおけるメモリセルが不揮発性のチャージトラップメモリセルであり、前記コントローラがスタンバイモード、書き込みモード、及び読み取りモードを含み、前記保持チェックロジックがスタンバイモード中に実行し、前記閾値電圧を改善するロジックが前記スタンバイモードと前記読み取りモードのいずれかの間前記識別されたメモリセルの保持書き込みを実行することを特徴とする請求項１のデバイス。
【請求項１３】
前記コントローラが、ユーザコマンドが受信された場合、前記保持チェックロジックと前記保持書き込みを行うロジックを中断するように構成されたことを特徴とする請求項１２のデバイス。
【請求項１４】
前記コントローラが、前記コントローラがユーザ書き込みコマンドに応じて前記書き込みモードに突入するとプログラムシーケンス中に前記保持チェックロジックと前記識別されたメモリセルの保持書き込みを行うロジックを中断するように構成されたことを特徴とする請求項１２のデバイス。
【請求項１５】
前記コントローラが、電源オンモードになると前記保持チェックロジックを実行するように構成されたことを特徴とする請求項２又は１３のデバイス。
【請求項１６】
メモリセルのアレイであって、複数のワード線及びビット線によるアクセスのため、且つ異なる閾値状態を使用して前記メモリセルにデータ値を記憶するように構成されたメモリセルのアレイと、
前記メモリセルのうちの一つに関連する前記ワード及びビット線にバイアスをかけて非ユーザコマンドモードで閾値ステータスを読み出すコントローラと、を備えることを特徴とするメモリデバイス。
【請求項１７】
前記バイアスは保持チェックのためであり、前記コントローラは前記保持チェックに失敗したメモリセルの閾値電圧を改善することを特徴とする請求項１６のメモリデバイス。
【請求項１８】
前記保持チェックが、閾値電圧によって特徴付けられた高い方の閾値状態のためであり、前記非ユーザコマンドモードがスタンバイモードであることを特徴とする請求項１７のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路メモリに関し、特に不揮発性メモリにおいて生じるデータ保持の問題に関する。
【背景技術】
【０００２】
フラッシュメモリデバイスでは、メモリセルにセル閾値を設ける電荷を捕獲することによってデータが保持される。セル閾値を感知することによって、データ値を読み取ることができる。しかしながら、メモリセルサイズが減少するにつれて、電荷保持ひいてはデータ保持が悪化する可能性がある。長期間にわたる電源のオンオフを通してデータを記憶するように構成された不揮発性メモリデバイスでは、データ保持は重要な性能ファクタである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
不揮発性メモリ性能を改善する技術を提供すること、及び、一般に、集積回路メモリに関するデータ保持を改善することが望まれている。
【０００４】
“ＤＡＴＡ  ＲＥＴＥＮＴＩＯＮ  ＳＴＲＵＣＴＵＲＥ  ＦＯＲ  ＮＯＮ−ＶＯＬＡＴＬＥ  ＭＥＭＯＲＹ（不揮発性メモリに関するデータ保持構造）”と題する米国特許公開第２０１２０２６２９８１号は、複数の導電率プロファイルとしてデータを記憶するメモリ要素におけるデータ保持構造を開示している。このメモリ要素は、様々な電気システムにおいて使用可能であり、導電酸化物層、イオン阻害層、及び電解トンネルバリア層を含む。メモリ要素全体に印加される書き込み電圧は、可動イオンの一部を導電酸化層からイオン阻害層を通って電解トンネルバリア層内に移動させ、それによってメモリ要素の導電性を変化させる、又は、書き込み電圧は大量の可動イオンを電解トンネルバリア層から、イオン阻害層を通って、導電酸化層へ戻す。イオン阻害層は書き込み電圧未満の電圧がメモリ要素全体に印加されると可動イオンの移動をほぼ停止させるように機能する。
【課題を解決するための手段】
【０００５】
保持チェックロジックを含む不揮発性メモリが記述される。このメモリは、選択された読み取りバイアスを超過するものとして特徴付けられた高い方の閾値状態を含む、閾値状態を使用してデータ値を記憶するように構成されたメモリセルアレイを有する集積回路を含むことができる。コントローラは、閾値保持チェックに失敗する高い方の閾値状態のメモリセルを識別する保持チェックロジックと、例えばプログラミングによって、識別されたメモリセルの閾値を改善するロジックとを含む。
【０００６】
本技術のその他の態様及び利益は、以下の図面、詳細な記述及び特許請求の範囲を検討することによって理解可能である。
【図面の簡単な説明】
【０００７】
【図１】図１は保持チェックロジックを実施するフラッシュメモリ集積回路の一例の簡略化ブロック図である。
【図２】図２はシングルビットフラッシュメモリセルの低い方及び高い方の閾値電圧状態の閾値電圧範囲を示す簡易化グラフである。
【図３】図３は集積回路メモリの電源オン時に実行された保持チェックロジックの簡易化図である。
【図４】図４は集積回路メモリに実施されることができる保持チェックロジックに関する簡易化フロー図である。
【図５】図５は集積回路メモリに対してスタンバイモードで実行される保持チェックロジックに関する簡易化フロー図である。
【図６】図６は本書で記述される保持チェックロジックをサポートするために実施される修正された書き込み処理の簡易化図である。
【図７】図７は本書で記述される保持チェックロジックを実施する集積回路コントローラに関する簡易化状態図である。
【発明を実施するための形態】
【０００８】
本発明の実施形態の詳細な記述を図１乃至７を参照して提供する。
【０００９】
図１は保持チェックロジックと保持書き込みモードを含むフラッシュメモリ集積回路の一例のブロック図である。概略的には、この集積回路は、ｙパスゲート１１に結合された不揮発性のチャージトラップメモリセルの列とｘデコーダ１２に結合されたセルの行を有するメインフラッシュアレイ１０を含む。ｙデコーダ１３はｙパスゲート１１に結合されている。ｙパスゲート１１はプログラムデータ高電圧回路ＰＧＭ  ＤＡＴＡ  ＨＶ  １４を介してプログラムデータラッチ１６に結合され、これらのプログラムデータラッチ１６は更に入力‐出力Ｉ／Ｏバッファ１７結合されている。また、ｙパスゲート１１はセンス増幅器１５に結合され、これらのセンス増幅器１５は更に入力‐出力Ｉ／Ｏバッファ１７に結合されている。集積回路は、制御入力ロジック３０、アドレスラッチ及びバッファ３１、コマンドデータラッチ２０、コマンドデータデコーダ２１、状態レジスタ２２、及び状態機械２３を含む。また、集積回路はｘデコーダ１２に結合されたプログラム／消去／保持高電圧回路２５を含む。状態機械２３は以下に詳細に記述されるプログラム、消去、読み取り及び保持モードにおいて動作するように構成されている。本例では、状態機械２３は保持アドレスラッチ２４のブロックに結合され、保持アドレスラッチ２４のブロックは保持書き込み処理の対象となるアドレスのキューを記憶することができる。
【００１０】
制御入力ロジック３０は入力ピン３５（ＣＥ＃，ＯＥ＃，ＷＥ＃，ＲＥＳＥＴ＃，ＢＹＴＥ＃，及びＷＰ＃／ＡＣＣ）に接続され、アドレスラッチ及びバッファ３１が外部のアドレスピン３６（Ａ０〜ＡＭ）にラッチできるようにする内部タイミング制御信号を生成する。内部アドレスはアドレスラッチ及びバッファ３１からｘデコーダ１２、ｙデコーダ１３、ｙパスゲート１１、及びフラッシュアレイ１０によって構成されたメインアレイ及びデコーダへの出力である。ｙデコーダ１３がフラッシュアレイのビット線をデコードする一方、ｘデコーダ１２はフラッシュアレイのワード線をデコードする。ビット線は選択的にｙパスゲート１１を介してセンス増幅器１５とプログラムデータ高電圧回路１４に電気的に接続される。プログラムデータ高電圧回路ブロック１４がプログラミング中にビット線に高電力を選択的に供給するために使用される一方、センス増幅器１５はフラッシュメモリのコンテンツを読み出すために使用される。Ｉ／Ｏバッファ１７はＱ０−Ｑ１５／Ａ−１出力パッド３７の入力及び出力を制御する。読取オペレーション中、Ｉ／Ｏバッファ１７はセンス増幅器１５からデータを受け取り、それに応じて出力パッド３７を駆動する。プログラムコマンドの最終サイクルにおいて、例えば、Ｉ／Ｏバッファ１７は出力パッド３７に関するデータをプログラムデータラッチ１６に送信し、プログラムデータラッチ１６はプログラムデータ高電圧回路１４におけるハイパワードライバを制御して、ユーザの入力パターンに応じて１ワード又おけるビットはバイトを選択的にプログラムする。
【００１１】
プログラム／消去／保持高電圧回路２５はｘデコーダ１２、フラッシュアレイ１０、及びプログラムデータ高電圧回路１４ブロックに必要な高電圧を生成して供給する回路を含む。
【００１２】
本集積回路は、状態機械２３と、状態レジスタ２２と、コマンドデータデコーダ２１と、コマンドデータラッチ２０から構成されたロジック制御モジュールを含む、コントローラ回路網を含む。ユーザが例えばＷＥ＃を切替えることによってコマンドを信号で伝えると、Ｑ０−Ｑ１５／Ａ−１に関するコマンドがコマンドデータラッチ２０においてラッチされ、コマンドデータデコーダ２１によってデコードされる。状態レジスタ２２はコマンドを受け取り、デバイスの現在の状態を記録する。状態機械２３はブロック図における各ブロックを制御することによって現在のコマンド状態に応じてプログラム又は消去のための内部アルゴリズムを実施する。フラッシュメモリアレイは、バイトモード（×８）またはワードモード（×１６）読み取り及び書き込み処理用に編成することが出来る。他の実施形態では、集積回路はページモード読み取り及び書き込み用に構成することができる。
【００１３】
また、状態機械２３は、更に以下に記述される保持読み取りチェック及び保持書き込みを含む保持チェックアルゴリズムを実施する。保持チェックアルゴリズムをサポートする際、一組の保持アドレスラッチ２４が、保持チェック処理をサポートするために利用可能なアドレスバッファとして提供される。他の実施形態では、保持チェック処理は、状態機械２３とは別に集積回路においてロジックを用いて実施されることができる。幾つかの実施では、Ｖｅｒｉｌｏｇ等の高レベル記述言語を使用して定義される専用ロジック回路網を、全体に又は部分的に使用することによって、状態機械２３、及び保持モードアルゴリズムを実施する任意の分離ロジックを実施することができる。他の実施では、保持チェック処理、プログラム処理、及び消去処理を実施するアルゴリズムのうち１つ以上を、適当なソフトウェアを有するオンチップ汎用プロセッサを使用して実施することができる。また、専用ロジック及びソフトウェア制御汎用プロセッサの組み合わせをこれらのアルゴリズムを実施するために適用することができる。
【００１４】
一態様において、本書に記述された技術は、複数のワード線及びビット線によるアクセスのために、且つ異なる閾値状態を使用してメモリセルにデータ値を記憶するように構成されたメモリセルアレイを含む。状態機械２３等のコントローラ及びサポートロジックは、この技術の態様において、メモリセルの１つに関連するワード及びビット線にバイアスをかけて例えばスタンバイモード又は電源オンモードにおいてメモリセルの閾値状態を読み出すために構成される。保持チェックオペレーションはこのスタンバイモード読み出しオペレーションとその他のメモリ管理処理又はその他の理由でメモリを利用する処理を利用することができる。
【００１５】
図２はフラッシュメモリアレイにおけるメモリセルに関する閾値電圧の分布を示す簡易化図である。縦軸は特定の閾値電圧（即ち、センス回路に十分な、メモリセルが起動するワード線電圧）を有するセルの数を表し、横軸は対応するサンプルに関するワード線電圧を表す。シングルビットメモリセルに関して、データ値を表すために使用される２つの閾値分布がある。低い方の閾値分布５０はアレイにおけるメモリセルに関する低い方の閾値メモリ状態に対応する。高い方の閾値分布５１はメモリセルに関する高い方の閾値メモリ状態に対応する。読み取りモードでは、メモリデバイスは低い方の閾値分布と高い方の閾値分布間の電圧レベル５２の読み取り電圧を印加する。低い方の閾値分布５０に関する最大閾値電圧と高い方の閾値分布５１に関する最小閾値電圧間の範囲はメモリセルの読み取り成功の範囲を表す。
【００１６】
フローティングゲート及びチャージトラップフラッシュメモリでは、技術のサイズが徐々に縮小するにつれ、データ保持は電荷漏洩が原因で悪化する。また、データ保持は他のメモリタイプにとっても問題になり得る。アレイにおけるメモリセルの閾値電圧がデバイスの寿命期間にドリフトするとデータ保持が悪化する可能性がある。この現象は図２に示すシフトさせた閾値分布５３によって表されており、そこでは、捕獲した電荷を使用して閾値を設定するメモリセルが、特に、高い方の閾値状態にあるとき経時的に電荷を失い、その結果、メモリセルの閾値電圧が変化する。この閾値電圧の変化によって、前記メモリセルの読み取り成功範囲が減少し、信頼性の問題を生じる可能性がある。
【００１７】
本書に記述するように、メモリアレイにおけるメモリセルの保持チェックを行うロジックが提供される。この保持チェックは、電荷損失やメモリセルの閾値電圧の減少につながる別の状況に陥っているメモリセルを検出するために例えばレベル５４にあるワード線電圧を含む読み取りバイアスを使用して試験的読み取りを行うことを含むことができる。或いは、保持読み取りは、例えば、閾値ドリフトを起こしているセルを検出するためにセンス増幅器又はビット線負荷回路にセンスバイアスを設定する一方、通常の読み取りと同じワード線電圧を用いる読み取りバイアスを用いることを含む、他のバイアス技術を用いることができる。保持チェックは、このようなメモリセルを検出し、矢印５５で表す保持書き込み処理を行うことを含むことができ、それによって、検出したセルの閾値電圧を増加することができる。この閾値電圧の増加によって、セルの閾値は読み取りバイアスから更に離れて設定され、データ保持のための状況を改善する。
【００１８】
保持書き込み処理は、プログラムコマンドに応じて使用される通常のプログラムシーケンスと同じにすることができる。或いは、保持書き込みは、通常のプログラムシーケンスとは異なるようにしてもよい。例えば、保持書き込みは、通常のプログラムシーケンスとは異なる電圧及び／又は異なるパルス幅を採用してもよい。また、保持書き込みは、通常のプログラムシーケンスで使用されるステップを幾つか省略してもよい。しかし、通常のプログラムシーケンスとは異なるシーケンスを保持書き込みに使用すると、ロジック設計が複雑になる可能性があるので、プログラミング技術によっては、両方に同じシーケンスを使用することが好ましい場合もある。
【００１９】
データ保持を改善するために、図３で説明するようにデバイスの電源オンシーケンス後に実行される保持チェックを実施することができる。図３に示す保持チェックによれば、デバイスの電源が入ると（７０）、デバイスのロジックが、保持チェック閾値を下回る閾値電圧を有する高い方の閾値メモリ状態のメモリセルを検出可能な保持読み取りチェックシーケンス７１を実行する。保持読み取りチェックシーケンス７１後、又は平行又はパイプライン的に、保持チェックに失敗するセルに関して保持書き込みシーケンス７２を実行することができる。保持チェックに失敗するセルのアドレスは、保持書き込みシーケンスが実行される前に中断された場合、好ましくはデバイスに、記憶されることができる。保持書き込みシーケンス７２は保持読み取りチェックシーケンス７１中に識別されたセルの閾値電圧を増加することができる。このアルゴリズムはユーザコマンド７３によって中断されるまで継続することができる。ユーザコマンドが検知されると、保持モード処理は、例えば中断信号に応じて一時停止され、ユーザコマンドが実行される（７４）。このように、ユーザコマンドは保持チェック処理よりも優先的に処理され、それによって、デバイスのミッション機能中にほとんど又は全く遅延を生じない。
【００２０】
フラッシュメモリ用の典型的なモードは、読み取りモードと、埋め込み書き込みモードと、スタンバイモードとを含む。保持モード処理はこれらの何れのモード中でも実行されることができる。ミッション機能ユーザコマンドは優先的に実行することが望ましい場合がある。従って、ミッション機能を優先させて保持チェックシーケンスを一時停止するロジックが提供される。
【００２１】
図４は代表的な保持チェックアルゴリズムを説明する。保持チェックアルゴリズムは、開始アドレスを決定する処理（８０）を含むことができる。この開始アドレスは保持チェックが開始されるとランダムに決定することができるが、保持チェックのランダム開始アドレスが性能を改善するのに十分なメモリアレイを適用範囲とすることが条件となる。他の例では、開始アドレスは、特定のオペレーション間隔で、全アレイ、又はアレイの選択された一部をカバーしやすいパターンを用いて、アルゴリズム的に決定することができる。ランダム開始アドレスを用いることによって、メモリアレイの全セルが適切な時間間隔内でチェックされる合理的な保証を提供する一方、処理をサポートするのに必要なロジックを単純化することができる。
【００２２】
開始アドレスを決定した後、保持チェックロジックは一組のアドレスにわたって反復的にメモリセルを読み取ることを含むシーケンスを実行し、例えばメモリセルのバイト、ワード又はページを識別してもよい。各反復に関して、通常の読み取りバイアスを使用してセルが読み取られ、必要に応じて後続の処理（８１）のために結果がラッチに記憶される。また、保持読み取りバイアスを使用してセルが読み取られ、必要に応じて後続の処理（８２）のためにラッチに記憶される。保持読み取りバイアスでのこの読み取りは、通常の読み取りバイアスを使用した読み取りによって示されるように、高い方の閾値状態にあるセルのみに制限することができる。通常の読み取りバイアスの読み取りと保持読み取りバイアスの読み取りの結果が比較される（８３）。結果が一致しなければ、保持チェックロジックは、リカバリープログラム（８４）が使用するためにアドレスを記憶することができる。リカバリープログラムは、保持読み取りチェックに失敗するメモリセルに高い閾値状態を設定する標準的なプログラムシーケンスを含む保持書き込みを実行することを含むことができる。リカバリープログラムは、標準的読み取りと、それに続いて行われるバイト、ワード又はページレベルの同一のデータ値の再プログラムを含むことができる。別の実施形態では、通常の読み取りバイアスで取り出された保持読み取りチェックからのデータは、後のリカバリープログラム中に使用するために記憶することができる。更に別の実施形態では、保持読み取り処理はビットアドレスを記憶することができ、リカバリープログラムを個別のビットに制限することができる。
【００２３】
ブロック８４で記憶されるアドレスは、例えばオンチップレジスタ又はラッチを使用して、保持リカバリープログラムを必要とするメモリセルに関するアドレスのキューに維持されることができる。この場合、保持リカバリープログラムは時間的に後で実行可能であり、保持読み取りチェックの結果は、ユーザモードコマンドによる中断の場合にも維持されることができる。
【００２４】
ステップ８３でのテストにおいて結果が一致すれば、保持チェックロジックはシーケンスの最後のアドレスに出会ったか否かを決定する（８５）。最後のアドレスに出会っていれば、保持チェックのこのインスタンスは完了する（８６）。そのシーケンスの最後のアドレスに出会っていなかったならば、その時は、次のアドレスが設定される（８７）。次に、保持チェックシーケンスにおける次の反復が実行されるが、ブロック８１から開始する。所定の保持チェックシーケンスのために使用される最後のアドレスは、各保持チェックシーケンスがアレイの一部にのみ実行され、デバイスが保持チェックに留まる時間を制限する。或いは、使用された最後のアドレスは、アレイにアクセスするために使用された最も高い又は最も低いアドレスにおける一定値とすることができるので、保持チェックシーケンスは、ステップ８０で判定された最初の第１の開始アドレスからメモリアレイの最後まで、又は処理が中断されるまで続く。更に別の実施形態では、保持チェック処理はループ動作し、開始又は終了アドレスを用いずに、処理を再開するために使用される最後のアドレスを記憶する。例えば、開始アドレスを１６進法の１２３４５６に等しいアドレスビットＡ２４：Ａ０に相当すると仮定すると、保持チェックルックは、アドレス１２３４５６，１２３４５７，…，ｆｆｆｆｆｆ，００００００，…，１２３４５６などを通して進むことができる。例えばアドレスｆｆｆｆｆｆにて中断した場合、保持チェックアドレスｆｆｆｆｆｆが次のサイクルにおける開始アドレスとして使用されるように記憶される。
【００２５】
図５は集積回路メモリに対してスタンバイモード中に実行できる保持チェック処理を説明する。本例では、電源オン１００の後、ランダム値を使用してスタンバイ保持チェックアドレスが生成される（１０１）。チェックアドレスは、上述した方法とは異なる方法で生成することができる。チップの制御ロジックは電源オン１００の後にスタンバイモードに突入することができる。この場合、ロジックが、チップがスタンバイモードのままであるか否かを決定する（１０２）ループに突入する。ロジックがスタンバイモードのままであれば、保持読み取りチェック処理が実行される（１０３）。保持読み取りチェック処理中、ロジックは特定のアドレスに関して保持チェックが失敗したか否かを決定する（１０４）。特定のアドレスに関して保持チェックが失敗しなければ、次のアドレスが提供され（１０５）、このプロセスはブロック１０３から開始する次の反復まで続けられる。ブロック１０４において特定のアドレスにおけるメモリセルが保持チェックに失敗したことが検出された場合、その引っかかったメモリセルのアドレスが記憶される（１０６）。
【００２６】
ロジックはステップ１０７にてチップが保持プログラムモードに突入する準備が完了しているか否かを決定する。チップはロジックによって設定された条件を満たせば準備が完了しており、この条件は、記憶されたアドレスがあるか否か、チップが動作しているモード、及びチップのオペレーションの仕様などの要因よって変わる可能性がある。例えば、チップはスタンバイモードの場合にのみ準備が完了しているようにしてもよい。スタンバイモードで保持プログラムを行う利点は、チップがスタンバイ状態には適さない電流を引き込むことである。或いは、又はそれに加えて、チップはユーザプログラムモードの場合にのみ準備が完了しているようにしてもよく、保持フローはユーザプログラムオペレーション前に挿入させることができ、小さい待ち時間の追加を生じる。
【００２７】
ステップ１０７においてチップの準備が完了していない場合、アルゴリズムはプログラム準備完了ステータスを待つようにアイドル１０８することができる。ステップ１０７においてプログラムが準備完了している場合、バッファに記憶され保持チェックを使用して生成したアドレスのキューからのアドレスがロードされ（１１０）、プログラムオペレーション保持書き込み（１１１）として実行される。ステップ１１１としてのプログラムオペレーションの後、ロジックはウェイト状態に戻ることができ、ウェイト状態ではロジックはブロック１０２へのループによって示すように、コントローラが次にスタンバイモードに突入するのを待つ。
【００２８】
ユーザコマンドによって電源オンが行われると、保持チェックロジックは呼び出されず、また、むしろブロック１０２に示すように、ユーザモードがコマンドで指示されるように実行される（１２１）。電源オン時にユーザのコマンドがなければ、スタンバイモードに突入し、ロジックはブロック１０２のブランチに従い、保持チェックを行う。また、保持チェック中はいつでも、ユーザコマンドが受信されれば、処理を中断して（１２０）ユーザコマンドを実行する（１２１）。
【００２９】
図６は本書に記述された保持チェックロジックをサポートするように変更した書き込み処理のフローチャートである。保持チェックに失敗するメモリセルのアドレスがバッファに記憶され、中断のため又は他の理由で再プログラムされた場合、保持リカバリーステップは埋め込み書き込みコマンドの一部とすることができる。本例では、図６に示すように、デバイスは特定のプログラムアドレスに関するユーザモード読み取りコマンドを受け取ると書き込み処理を開始するように構成することができる（１５０）。書き込み処理中、ロジックは保持チェック処理に失敗するセルのアドレスが再プログラミングの準備が完了しているか否かを決定することができる（１５１）。保持再プログラミングの準備が完了したアドレスがあれば、これらのアドレスを、プログラムシーケンス中に保持書き込みのコマンドによって実行されるプログラムアドレスと共にキューに入れる（１５２）。プログラムシーケンスは、プログラムコマンドによって実行されるプログラムアドレスを使用してユーザの書き込みを実行する（１５３）。また、プログラムシーケンスは、保持アドレスキューに記憶された保持アドレスを使用して保持書き込みを実行する（１５４）。両書き込みシーケンスが実行された後、プログラムモードコマンドが完了する（１５５）。
【００３０】
図７は本書に記述された保持ロジックを実施する集積回路の簡易化状態図である。この簡易化した例において、集積回路は電源オンモード２００、スタンバイモード２０１、書き込みモード２０２、及び読み取りモード２０３を有する。デバイスに電力が供給されると、デバイスは電源オンモード２００になる。電源オンシーケンス後、読み取り又は書き込みコマンドが受信されない限り、制御ロジックはスタンバイモード２０１へ遷移２１０する。読み取り又は書き込みコマンドが受信された場合、制御ロジックはコマンドに応じて読み取りモード２０３へ遷移２１２又は書き込みモード２０２へ遷移２１１する。書き込みモード２０２における書き込み処理が実行された後、ロジックはスタンバイモード２０１に遷移２１８することが出来る。また、特定の書き込みコマンドに関する書き込みモード２０２から、又は書き込み処理中に読み取りコマンドが受信された場合、ロジックは読み取りモード２０３に遷移２１３することができる。同様に、読み取りモード２０３における読み取り処理後、ロジックはスタンバイモード２０１に遷移２１７することができる。また、特定の種類のコマンドに関して、読み取りモード２０３から、又は読み取り処理中に書き込みコマンドが受信された場合、ロジックは書き込みモード２０２に遷移２１３することができる。上述したように、スタンバイモード２０１中、制御ロジックは、ループ２１４によって指示するように、保持チェック及び保持書き込みアルゴリズムを実行することができる。別の実施形態では、電源オンモード２００中のチップの制御ロジックが、ループ２１５によって指示するように、保持チェック及び保持書き込みアルゴリズムを実行することができる。実施形態によっては、電源オンモード２００中とスタンバイモード２０１中の両方で保持チェック及び保持書き込みアルゴリズムを実行するように制御ロジックを構成することができる。また、書き込みモード２０２中、ロジックは、ループ２１６によって指示されるように、保持書き込みアルゴリズムを実行することができる。一般に、保持チェック及び保持書き込みアルゴリズムは、例えば、非ユーザコマンドモードにおいて、オンチップコントローラによって実行されることができる。非ユーザコマンドモードとはスタンバイモード等のモードであり、このモードでは、メモリは、ユーザコマンドの実行によってアクセスされておらず、従って、保持チェック及び保持書き込みアルゴリズムの実行によるアクセスに使用可能である。
【００３１】
本書に記述された例は１セルにつき１ビット記憶するように構成されたメモリセルを含む。本技術は、マルチレベルセル、又は保持読み取りレベルの対応するシーケンスにおいて保持チェック読み取りのシーケンスを使用して１セルにつき２ビット以上記憶するセルにも適用可能である。
【００３２】
本発明は上記に詳述した好適な実施形態と例を参照することによって開示されたが、当然のことながら、これらの例は制限するというよりも説明することを意図している。当業者は修正や組み合わせを思い付くと思われるが、このような修正や組み合わせは本発明の精神及び以下の特許請求の範囲内である。
【図１】
2014179154.tif 000003
【図２】
2014179154.tif 000004
【図３】
2014179154.tif 000005
【図４】
2014179154.tif 000006
【図５】
2014179154.tif 000007
【図６】
2014179154.tif 000008
【図７】
2014179154.tif 000009
【外国語明細書】
2014179154000001.pdf