(57)【要約】【課題】隣り合うトランジスタ間の狭い部分で配線を分離した構成では、トランジスタ間の間隔がさらに狭くなると当該配線の分離形成が困難となることが予想される。【解決手段】主面に対して垂直方向に並んで形成された第１拡散層領域、第１ボディ領域、第２拡散層領域を含む第１トランジスタと、前記主面に対して垂直な方向に並んで形成された第３拡散層領域、第２ボディ領域、第４拡散層領域を含む第２トランジスタと、第１トランジスタの第２拡散層領域上に設けられる第１抵抗変化素子と、第２トランジスタの第４拡散層領域上に設けられる第２抵抗変化素子と、第１抵抗変化素子及び第２抵抗変化素子に共通に接続されたビット線と、第１ボディ領域の一方の側に配された第１ワード線と、第１ボディ領域の他方の側と前記第２ボディ領域の一方の側との間に配された第２ワード線と、第２ボディ領域の他方の側に配された第３ワード線と、を備える。【選択図】図１
2014022548.tif 000002
【特許請求の範囲】
【請求項１】
主面に対して垂直方向に並んで形成された第１導電型の第１拡散層領域、及び、第２導電型の第１ボディ領域、並びに、前記第１導電型の第２拡散層領域を含む第１トランジスタと、
前記主面に対して垂直な方向に並んで形成された前記第１導電型の第３拡散層領域、及び、前記第２導電型の第２ボディ領域、並びに、前記第１導電型の第４拡散層領域を含む第２トランジスタと、
前記第１トランジスタの前記第２拡散層領域上に設けられる第１抵抗変化素子と、
前記第２トランジスタの前記第４拡散層領域上に設けられる第２抵抗変化素子と、
前記第１抵抗変化素子及び前記第２抵抗変化素子に共通に接続されたビット線と、
前記第１ボディ領域の一方の側に配された第１ワード線と、
前記第１ボディ領域の他方の側と前記第２ボディ領域の一方の側との間に配された第２ワード線と、
前記第２ボディ領域の他方の側に配された第３ワード線と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１ワード線及び前記第２ワード線並びに前記第３ワード線は、互いに電気的に独立していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ボディ領域及び前記第２ボディ領域は、半導体基板の基部に対してフローティングとなっていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１ワード線及び前記第２ワード線よりも深い位置に配された第１ソース線及び第２ソース線を備え、
前記第１ボディ領域及び前記第２ボディ領域は、半導体基板の基部に対して一体となっており、
前記第１拡散領域は、前記第１ソース線に電気的に接続され、
前記第２拡散領域は、前記第２ソース線に電気的に接続されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記第１ソース線及び前記第２ソース線は、前記第１ワード線及び前記第２ワード線の延在方向に対して直角の方向に延在することを特徴とする請求項４記載の半導体装置。
【請求項６】
少なくとも第１導電型の第１拡散層領域上に第２導電型のボディ領域を有する半導体基板に、前記第１拡散層領域と前記ボディ領域との界面よりも深い溝を形成することにより、複数のピラーを形成する工程と、
前記ピラー間における前記ボディ領域上に、上面が前記第１拡散層領域と前記ボディ領域との界面よりも低い層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面よりも高い位置の前記ピラーの側壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜間における前記層間絶縁膜上に、上面が前記ピラーの上面よりも低いワード線を形成する工程と、
前記ピラーにおける前記ボディ領域に上面側から不純物を注入することにより前記第１導電型の第２拡散層領域を形成する工程と、
前記第２拡散層領域上に抵抗変化素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
第２導電型のボディ領域を有する半導体基板に複数の第１溝を形成する工程と、
前記第１溝の側壁面乃至底面に絶縁膜を形成する工程と、
前記第１溝間の前記絶縁膜上に所定高さの第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上にて前記絶縁膜を覆うサイドウォールを形成する工程と、
前記第１層間絶縁膜の一部をエッチングすることにより前記絶縁膜の一部を露出させる工程と、
前記第１溝の一方の側壁面をマスクして他方の側壁面から露出する前記絶縁膜に、前記ボディ領域に通ずる穴を形成する工程と、
前記サイドウォールを除去する工程と、
前記第１溝間の前記第１層間絶縁膜上に所定高さのソース線を形成する工程と、
前記ボディ領域において前記ソース線に含まれる不純物の拡散により第１導電型の第１拡散層領域を形成する工程と、
前記第１溝よりも浅い第２溝を形成することにより複数のピラーを形成する工程と、
前記ピラー間における前記半導体基板上に所定高さの第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜の上面よりも高い位置の前記ピラーの側壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜間における前記第１層間絶縁膜上に、上面が前記ピラーの上面よりも低いワード線を形成する工程と、
前記ピラーにおける前記ボディ領域に上面側から不純物を注入することにより前記第１導電型の第２拡散層領域を形成する工程と、
前記第２拡散層領域上に抵抗変化素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、主にトランジスタサイズの平面的な縮小によって達成されてきた。ところが、トランジスタサイズをさらに平面的に縮小すると短チャネル効果などによって正しく動作しなくなるおそれがある。そこで、半導体基板を立体的に加工し、トランジスタを３次元的に形成する方法が提案されている。例えば、特許文献１では、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いる縦構造タイプの３次元トランジスタを用いた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７７１８５号公報
【非特許文献】
【０００４】
【非特許文献１】Wookhyun Kwon, Tsu-Jae King Liu, "A Highly Scalable Capacitor-Less Cell Having a Doubly Gated Vertical Channel", Jpn. J. Appl. Phys. 49 (2010) 04DD04
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本願発明者により与えられる。
【０００６】
特許文献１に記載の３次元トランジスタのような構造では、隣り合うトランジスタ間の狭い部分で配線（特許文献１の図２１の第２配線１７）を分離した構成となっており、トランジスタ間の間隔がさらに狭くなると当該配線の分離形成が困難となることが予想される。
【課題を解決するための手段】
【０００７】
本発明の第１の視点においては、半導体装置において、主面に対して垂直方向に並んで形成された第１導電型の第１拡散層領域、及び、第２導電型の第１ボディ領域、並びに、前記第１導電型の第２拡散層領域を含む第１トランジスタと、前記主面に対して垂直な方向に並んで形成された前記第１導電型の第３拡散層領域、及び、前記第２導電型の第２ボディ領域、並びに、前記第１導電型の第４拡散層領域を含む第２トランジスタと、前記第１トランジスタの前記第２拡散層領域上に設けられる第１抵抗変化素子と、前記第２トランジスタの前記第４拡散層領域上に設けられる第２抵抗変化素子と、前記第１抵抗変化素子及び前記第２抵抗変化素子に共通に接続されたビット線と、前記第１ボディ領域の一方の側に配された第１ワード線と、前記第１ボディ領域の他方の側と前記第２ボディ領域の一方の側との間に配された第２ワード線と、前記第２ボディ領域の他方の側に配された第３ワード線と、を備えることを特徴とする。
【０００８】
本発明の第２の視点においては、半導体装置の製造方法において、少なくとも第１導電型の第１拡散層領域上に第２導電型のボディ領域を有する半導体基板に、前記第１拡散層領域と前記ボディ領域との界面よりも深い溝を形成することにより、複数のピラーを形成する工程と、前記ピラー間における前記ボディ領域上に、上面が前記第１拡散層領域と前記ボディ領域との界面よりも低い層間絶縁膜を形成する工程と、前記層間絶縁膜の上面よりも高い位置の前記ピラーの側壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜間における前記層間絶縁膜上に、上面が前記ピラーの上面よりも低いワード線を形成する工程と、前記ピラーにおける前記ボディ領域に上面側から不純物を注入することにより前記第１導電型の第２拡散層領域を形成する工程と、前記第２拡散層領域上に抵抗変化素子を形成する工程と、を含むことを特徴とする。
【０００９】
本発明の第３の視点においては、半導体装置の製造方法において、第２導電型のボディ領域を有する半導体基板に複数の第１溝を形成する工程と、前記第１溝の側壁面乃至底面に絶縁膜を形成する工程と、前記第１溝間の前記絶縁膜上に所定高さの第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上にて前記絶縁膜を覆うサイドウォールを形成する工程と、前記第１層間絶縁膜の一部をエッチングすることにより前記絶縁膜の一部を露出させる工程と、前記第１溝の一方の側壁面をマスクして他方の側壁面から露出する前記絶縁膜に、前記ボディ領域に通ずる穴を形成する工程と、前記サイドウォールを除去する工程と、前記第１溝間の前記第１層間絶縁膜上に所定高さのソース線を形成する工程と、前記ボディ領域において前記ソース線に含まれる不純物の拡散により第１導電型の第１拡散層領域を形成する工程と、前記第１溝よりも浅い第２溝を形成することにより複数のピラーを形成する工程と、前記ピラー間における前記半導体基板上に所定高さの第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜の上面よりも高い位置の前記ピラーの側壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜間における前記第１層間絶縁膜上に、上面が前記ピラーの上面よりも低いワード線を形成する工程と、前記ピラーにおける前記ボディ領域に上面側から不純物を注入することにより前記第１導電型の第２拡散層領域を形成する工程と、前記第２拡散層領域上に抵抗変化素子を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、エッチングによる隣り合うセル間のワード線の分離が不要となるため、プロセス加工が容易となり、３次元トランジスタ構造による４Ｆ２（Ｆはメモリセルの製造プロセスにおける最小加工寸）メモリセルの最密レイアウトを簡便に実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る半導体装置におけるメモリセルの構成を模式的に示した断面図である。
【図２】本発明の実施形態１に係る半導体装置の回路構成を模式的に示したブロック図である。
【図３】本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成を模式的に示した回路図である。
【図４】本発明の実施形態１に係る半導体装置におけるメモリセルの動作を説明するための選択セル及び非選択セルの電流電圧特性図である。
【図５】本発明の実施形態１に係る半導体装置の製造方法を説明するための（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方法を説明するための図５に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方法を説明するための図６に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方法を説明するための図７に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方法を説明するための図８に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１０】本発明の実施形態１に係る半導体装置の製造方法を説明するための図９に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１１】本発明の実施形態１に係る半導体装置の製造方法を説明するための図１０に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１２】本発明の実施形態１に係る半導体装置の製造方法を説明するための図１１に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１３】本発明の実施形態１に係る半導体装置の製造方法を説明するための図１２に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１４】本発明の実施形態１に係る半導体装置の製造方法を説明するための図１３に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１５】本発明の実施形態１に係る半導体装置の製造方法を説明するための図１４に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１６】本発明の実施形態１に係る半導体装置の製造方法を説明するための図１５に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１７】本発明の実施形態１に係る半導体装置の製造方法を説明するための図１６に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１８】本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図１９】本発明の実施形態２に係る半導体装置におけるメモリセルアレイの構成を模式的に示した回路図である。
【図２０】本発明の実施形態２に係る半導体装置の製造方法を説明するための（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２１】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２０に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２２】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２１に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２３】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２２に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２４】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２３に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２５】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２４に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２６】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２５に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２７】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２６に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図２８】本発明の実施形態２に係る半導体装置の製造方法を説明するための図２７に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【発明を実施するための形態】
【００１２】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図２は、本発明の実施形態１に係る半導体装置の回路構成を模式的に示したブロック図である。
【００１３】
半導体装置は、メモリ回路を備えた半導体チップである。半導体装置は、メモリ回路として、複数のＢａｎｋ０〜１に区分されたメモリセルアレイ３０、各Ｂａｎｋ０〜１に付随するロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６を有する。また、半導体装置は、メモリ回路の周辺に形成される周辺回路として、ロウアドレスバッファ３７と、アレイコントロール回路３８と、フェーズカウンタ３９と、制御ロジック回路４０と、コマンドレジスタ４１と、ステータスレジスタ４２と、コマンドディテクタ４３と、Ｉ／Ｏコントロール回路４４と、カラムアドレスバッファ４５と、アドレスレジスタ４６と、トランジスタ４７と、を有する。なお、図１の例では、２個のＢａｎｋ０〜１が設けられているが、Ｂａｎｋ数は特に制約されない。また、図示していないが、半導体装置には、外部から外部電源電圧ＶＤＤ及びＶＳＳが供給される。
【００１４】
メモリセルアレイ３０は、複数のメモリセルＭＣが行方向及び列方向に配列して設けられた回路である。メモリセルアレイ３０には、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線ＷＬと、他方向に延在しかつ一方向に並んだ複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ワード線ＷＬは、ロウデコーダ３１に接続されている。各ビット線ＢＬはセンスアンプに接続されている。メモリセルアレイ３０及びメモリセルＭＣの詳細については、後述する。
【００１５】
ロウデコーダ３１は、アレイコントロール回路３８及びロウアドレスバッファ３７からの信号に基づいて、対応するワード線ＷＬを活性化して、ワード線ＷＬを介してメモリセルアレイ３０におけるロウ（行）アドレスを選択する回路である。
【００１６】
センスアンプ３２は、アレイコントロール回路３８からの信号に基づいて、メモリセルアレイ３０からワード線ＷＬを介して読み出されたデータの電位を増幅する回路である。センスアンプ３２は、電位増幅されたデータをデータレジスタ３５及び判定レジスタ３４に向けて出力する。
【００１７】
ライトアンプ３３は、アレイコントロール回路３８からの信号に基づいて、データレジスタ３５からのデータの電位を増幅する回路である。ライトアンプ３３は、電位増幅されたデータをワード線ＷＬを介してメモリセルアレイ３０及び判定レジスタ３４に向けて出力する。
【００１８】
判定レジスタ３４は、アレイコントロール回路３８からの信号に基づいて、ライトアンプ３３における書き込みデータと、センスアンプ３２における読み出しデータと、を比較することによりパスかフェイルかを判定（ベリファイ動作）するレジスタである。判定レジスタ３４がフェイルを検出した場合、メモリセルアレイ３０への再書き込みが行われ、全てのセルがパスするまで、再書き込み、読み出しのループが繰り返される。
【００１９】
データレジスタ３５は、データを保持するレジスタである。データレジスタ３５は、Ｉ／Ｏコントロール回路４４との間でデータのやり取りをする。データレジスタ３５は、Ｉ／Ｏコントロール回路４４又はセンスアンプ３２からのデータを保持する。データレジスタ３５は、書き込み時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをライトアンプ３３に向けて出力する。データレジスタ３５は、読み出し時に、アレイコントロール回路３８からの信号に基づいて、保持されたデータをＩ／Ｏコントロール回路４４に向けて出力する。
【００２０】
カラムデコーダ３６は、アレイコントロール回路３８及びカラムアドレスバッファ４５からの各信号に基づいて、ビット線ＢＬを介してメモリセルアレイ１０におけるカラム（列）アドレスを選択する回路である。
【００２１】
ロウアドレスバッファ３７は、アドレスレジスタ４６からのアドレスのうちロウアドレスを保持するバッファである。ロウアドレスバッファ３７は、保持されたロウアドレスをロウデコーダ３１に向けて出力する。
【００２２】
アレイコントロール回路３８は、制御ロジック回路４０及びフェーズカウンタ３９からの信号に基づいて、ロウデコーダ３１、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、データレジスタ３５、及び、カラムデコーダ３６のそれぞれの動作を制御する回路である。アレイコントロール回路３８は、ロウデコーダ３１にワード線選択信号を供給し、カラムデコーダ３６にビット線選択信号を供給し、センスアンプ３２、ライトアンプ３３、判定レジスタ３４、及び、データレジスタ３５に対しての各種制御信号を供給する。
【００２３】
フェーズカウンタ３９は、アクセス対象のフェーズを制御するためのカウンタである。
【００２４】
制御ロジック回路４０は、各種制御信号を周辺回路に向けて出力するロジック回路である。制御ロジック回路４０は、コマンドディテクタ４３及びコマンドレジスタ４１からの信号に基づいて、各種制御信号をアレイコントロール回路３８、ステータスレジスタ４２、及び、トランジスタ４７に向けて出力する。制御ロジック回路４０は、アレイコントロール回路３８との間で信号のやり取りを行なう。
【００２５】
コマンドレジスタ４１は、Ｉ／Ｏコントロール回路４４からのコマンドを保持するレジスタである。コマンドレジスタ４１は、保持されたコマンドを制御ロジック回路４０に向けて出力する。
【００２６】
ステータスレジスタ４２は、制御ロジック回路４０からのステータス（信号）を保持するレジスタである。ステータスレジスタ４２は、保持されたステータス信号をＩ／Ｏコントロール回路４４に向けて出力する。ここで、ステータスは、書き込みのパス、フェイル等の状態を示す情報である。
【００２７】
コマンドディテクタ４３は、コマンド（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、／ＷＰ）が入力される回路である。
【００２８】
ここで、／ＣＥは、デバイス選択信号であり、例えば、リード状態でＨｉｇｈとするとスタンバイモードとなる。
【００２９】
また、ＣＬＥは、コマンドをデバイス内部のコマンドレジスタ４１への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＣＬＥをＨｉｇｈレベルとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがコマンドとしてコマンドレジタ４１に取り込まれる。
【００３０】
また、ＡＬＥは、アドレス、データをデバイス内部のアドレスレジスタ４６、データレジスタ３５への取り込みをコントロールするための信号である。／ＷＥの立ち上がり時及び立ち下り時にＡＬＥをＨｉｇｈレベルとすることにより、Ｉ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータがアドレスデータとしてアドレスレジスタ４６に取り込まれる。また、ＡＬＥをＬｏｗレベルとすることによりＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）上のデータが入力データとしてデータレジスタ３５に取り込まれる。
【００３１】
また、／ＷＥは、ＩＯ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）からのデータをデバイス内部に取り込むための書き込み信号である。
【００３２】
また、／ＲＥは、データを出力（シリアル出力）させる信号である。
【００３３】
また、／ＷＰは、書き込み、消去動作を禁止しデータを保護するための制御信号である。通常、／ＷＰ＝Ｈｉｇｈとし、電源投入遮断時等に、／ＷＰ＝Ｌｏｗとする。
【００３４】
Ｉ／Ｏコントロール回路４４は、コマンド、アドレス、及び、データの入出力を制御する回路である。Ｉ／Ｏコントロール回路４４は、外部に対してＩ／Ｏ端子（Ｉ／Ｏ１〜Ｉ／Ｏ８）を介してコマンド、アドレス、及び、データのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、入力されたコマンドをコマンドレジスタ４１に向けて出力する。Ｉ／Ｏコントロール回路４４は、入力されたアドレスをアドレスレジスタ４６に向けて出力する。Ｉ／Ｏコントロール回路４４は、データレジスタ３５との間でデータのやり取りを行なう。Ｉ／Ｏコントロール回路４４は、コマンドディテクタ４３及びステータスレジスタ４２からの信号に基づいて、コマンド、アドレス、及び、データの入出力を制御する。
【００３５】
ここで、Ｉ／Ｏ１〜８は、アドレス、コマンド、データを入出力する端子（ポート）である。
【００３６】
カラムアドレスバッファ４５は、アドレスレジスタ４６からのアドレスのうちカラムアドレスを保持するバッファである。カラムアドレスバッファ４５には、保持されたカラムアドレスをカラムデコーダ３６に向けて出力する。
【００３７】
アドレスレジスタ４６は、Ｉ／Ｏコントロール回路４４からのアドレスを保持するレジスタである。アドレスレジスタ４６は、保持されたアドレスのうちロウアドレスをロウアドレスバッファ３７に向けて出力する。アドレスレジスタ４６は、保持されたアドレスのうちカラムアドレスをカラムアドレスバッファ４５に向けて出力する。
【００３８】
トランジスタ４７は、オープンドレイン構成のｎＭＯＳトランジスタである。トランジスタ４７のゲートは制御ロジック回路４０に接続されている。トランジスタ４７のソースは、グランドに接続されている。トランジスタ４７のドレインは、内部状態通知信号ＲＹ／ＢＹの出力端子と接続されている。トランジスタ４７のゲートは、プログラム・消去・リード動作時等の動作実行中、Ｈｉｇｈ電位とされる。トランジスタ４７のゲートは、ターンオン（導通）し、ＲＹ／ＢＹ＝Ｌｏｗ（Ｂｕｓｙ）となり、動作が完了すると、Ｌｏｗ電位とされ、ＲＹ／ＢＹが電源電位にプルアップされ、ＲＹ／ＢＹ＝Ｈｉｇｈ（Ｒｅａｄｙ）となる。
【００３９】
ここで、ＲＹ／ＢＹは、デバイスの内部状態を外部に通知する信号である。
【００４０】
図３は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成を模式的に示した回路図である。
【００４１】
メモリセルアレイ（図２の３０）は、一方向に延在しかつ他方向（一方向の直角の方向）に並んだ複数のワード線ＷＬ１〜ＷＬ５と、他方向に延在しかつ一方向に並んだ複数のビット線ＤＢＬ、ＢＬ１、ＢＬ２と、ワード線及びビット線の各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。ＤＢＬは、常時０Ｖで、制御されないダミービット線である。ＢＬ１、ＢＬ２は、カラムデコーダ（図２の３６）によって制御される。ＷＬ１〜ＷＬ５は、ロウデコーダ（図２の３１）によって制御される。ＭＣは、２つのＭＯＳトランジスタ（図１のＴｒ）を有し、各ＭＯＳトランジスタの共通のソースがグランドに電気的に接続され、各ＭＯＳトランジスタのチャネルが共通となっており、各ＭＯＳトランジスタの各ゲートが別々のワード線に電気的に接続され、各ＭＯＳトランジスタの共通のソースが記録素子（図１の１４）を介して対応するビット線に電気的に接続されている。
【００４２】
図１は、本発明の実施形態１に係る半導体装置におけるメモリセルの構成を模式的に示した断面図である。
【００４３】
メモリセル（図３のＭＣ）は、主面に対し垂直方向に延びるピラー２をチャネルとして用いる縦構造タイプの３次元トランジスタＴｒと、記録素子となる抵抗変化素子１４と、を有する。メモリセルでは、下からｐ型拡散領域１ａ、ｎ型拡散領域１ｂ、ｐ型ボディ領域１ｃ、及び、ｎ型拡散領域１ｄがこの順に積層した半導体基板１を有する。半導体基板１は、ｎ型拡散領域１ｄ及びｐ型ボディ領域１ｃ並びにｎ型拡散領域１ｂの部分に形成された溝６を有する。溝６は、主面に対し垂直方向から見て網目状に形成されており、底面がｎ型拡散領域１ｂの中間部に配されている。溝６間には、ｎ型拡散領域１ｂ及びｐ型ボディ領域１ｃ並びにｎ型拡散領域１ｄが積層した柱状のピラー２が形成されている。ピラー２におけるｎ型拡散領域１ｂの部分は、２つのＭＯＳトランジスタの共通のソースとなり、グランド（０Ｖ）に電気的に接続されている。ピラー２におけるｐ型ボディ領域１ｃの部分は、２つのＭＯＳトランジスタの共通のチャネルとなり、半導体基板１の基部（ピラー２以外のｐ型拡散領域１ａ及びｎ型拡散領域１ｂの部分）に対してフローティングとなっている。ピラー２におけるｎ型拡散領域１ｄの部分は、２つのＭＯＳトランジスタの共通のドレインとなり、抵抗変化素子１４に電気的に接続されている。
【００４４】
溝６の底面上には、下から層間絶縁膜７、ワード線９、層間絶縁膜１０がこの順に積層している。ピラー２における層間絶縁膜７の上面よりも上の部分の両側壁面には、ゲート絶縁膜８が形成されている。ワード線９は、チャネルとなるｐ型ボディ領域１ｃの側方にてゲート絶縁膜８を介して配されている。図１において、ワード線９のうちＷＬ１は、左側のピラー２のｐ型ボディ領域１ｃの一方の側に配されている。ワード線９のうちＷＬ２は、左側のピラー２のｐ型ボディ領域１ｃの他方の側と右側のピラー２のｐ型ボディ領域１ｃの一方の側との間に配されている。ワード線９のうちＷＬ２は、右側のピラー２のｐ型ボディ領域１ｃの他方の側に配されている。ＷＬ２は、隣り合うピラー２間で分離されていない。これにより、選択したいメモリセル（選択セルＴｒ）に対して、ピラー２を両側から２本のワード線９を活性化させて選択動作を行うことができる。ＷＬ１、ＷＬ２、ＷＬ３は、互いに電気的に独立しており、ロウデコーダ（図２の３１）に電気的に接続されている。層間絶縁膜１０は、ピラー２の上面よりも上まで形成されている。層間絶縁膜１０には、ｎ型拡散領域１ｄに通ずる穴が形成されており、当該穴にコンタクトプラグ１１が埋め込まれている。
【００４５】
コンタクトプラグ１１を含む層間絶縁膜１０上には、下から順に抵抗変化膜１２、上部電極膜１３、ビット線１５がこの順に積層している。抵抗変化膜１２、上部電極膜１３、及びビット線１５は、ワード線９の延在方向に対して直角の方向に延在するように形成されている。抵抗変化膜１２は、下部電極となるコンタクトプラグ１１と接触している。コンタクトプラグ１１、抵抗変化膜１２、及び上部電極膜１３は、抵抗変化素子１４となる。なお、ＲｅＲＡＭ、ＰＲＡＭ等のメモリセルでは非選択メモリセルに多少の電流が流れても抵抗変化しないため、記憶素子として抵抗変化素子１４を用いることがよい。但し、ＤＲＡＭへの適用を否定するものではない。コンタクトプラグ１１は、対応するピラー２のｎ型拡散領域１ｄ、及び、抵抗変化膜１２と電気的に接続されている。抵抗変化素子１４のうち抵抗変化膜１２及び上部電極膜１３は、隣り合うメモリセルにおいて共通となっている。ビット線１５は、カラムデコーダ（図２の３６）に電気的に接続されている。抵抗変化膜１２、上部電極膜１３、及びビット線１５を含む層間絶縁膜１０上には、層間絶縁膜１６が形成されている。
【００４６】
次に、本発明の実施形態１に係る半導体装置におけるメモリセルの動作について図面を用いて説明する。図４は、本発明の実施形態１に係る半導体装置におけるメモリセルの動作を説明するための選択セルトランジスタ及び非選択セルトランジスタの電流電圧特性図である。
【００４７】
図１のようなメモリセルについて、以下のようなパラメータのようにし、以下のような電圧条件としたときの選択セルトランジスタ及び非選択セルトランジスタの電流電圧特性をシミュレーションしてみた。
【００４８】
なお、以下のパラメータ及び電圧条件に示される条件で、非選択セルトランジスタに電流が流れないことは理想的だが、本発明はそれに限定されるものではない。つまり、非選択セルトランジスタに電流が流れてしまった場合にもその電流により抵抗変化素子１４の抵抗変化が生じない範囲であれば許容される。
【００４９】
［パラメータ］
・テクノロジーノード＝４０ｎｍ
・セルサイズ＝０．００６４μｍ
・ｐ型ボディ領域１ｃの不純物濃度＝１×１０１６ｃｍ−３
・ｎ型拡散領域１ｂ、１ｄの不純物濃度＝１×１０２０ｃｍ−３
・ゲート絶縁膜８の厚さ＝５ｎｍ
・溝６の底からワード線９までの距離＝３０ｎｍ
・ピラー２の高さ＝１５０ｎｍ
・ピラー２のワード線９の延在方向の幅＝３０ｎｍ
・ピラー２のビット線１５の延在方向の幅＝１０ｎｍ
【００５０】
［電圧条件］
・ＷＬ１電圧ＶＷＬ１（Ｖgate）＝０→３Ｖ
・ＷＬ２電圧ＶＷＬ２（Ｖgate）＝０→３Ｖ
・ＷＬ３電圧ＶＷＬ３＝−１Ｖ（固定）
・ソース電圧Ｖsource＝０V
・ＢＬ２電圧ＶＢＬ２＝２Ｖ
【００５１】
以上に示す電圧条件でメモリセルを動作させた場合、選択セルトランジスタ及び非選択セルトランジスタのそれぞれのソース・ドレイン間電流Ｉｄｓとゲート電圧Ｖｇａｔｅとの間の特性は図４のようになる。Ｖｇａｔｅ＝１Ｖの場合、選択セルトランジスタには電流が流れるが、非選択セルトランジスタは対極のＷＬ３に負バイアスを加えているため電流が流れない。このように、３次元トランジスタにおいて、選択セルトランジスタに隣接する非選択セルトランジスタの対極のゲート（ワード線）を負バイアスで動作させることで、一般的に必要だったＷＬ２の分離が不要となる。
【００５２】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図５〜図１７は、本発明の実施形態１に係る半導体装置の製造方法を説明するための（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【００５３】
まず、下からｐ型拡散領域１ａ、ｎ型拡散領域１ｂ、ｐ型ボディ領域１ｃが積層した半導体基板１を用意し、ｐ型ボディ領域１ｃ上にシリコン窒化膜２０（例えば、膜厚２００ｎｍ程度）を成膜し、その後、リソグラフィー及びエッチングにより溝３（例えば、溝間隔４０ｎｍ程度、溝幅４０ｎｍ程度、深さ２００ｎｍ程度）を形成する（ステップＡ１；図５参照）。
【００５４】
次に、酸化（例えば、熱酸化）により溝３から露出するｎ型拡散領域１ｂ及びｐ型ボディ領域１ｃの表面に絶縁膜４（膜厚５ｎｍ程度）を形成する（ステップＡ２；図６参照）。
【００５５】
次に、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）により基板全体に層間絶縁膜５（例えば、シリコン窒化膜）を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によりシリコン窒化膜２０が表れるまで層間絶縁膜５を研磨（平坦化）する（ステップＡ３；図７参照）。
【００５６】
次に、シリコン窒化膜２０を含む層間絶縁膜５上の所定の位置に溝（図１の６）形成用のフォトレジスト２１を形成する（ステップＡ４；図８参照）。
【００５７】
次に、フォトレジスト（図８の２１）をマスクとしてシリコン窒化膜２０及び層間絶縁膜５をエッチングすることにより溝３と同程度の深さの溝６（例えば、溝間隔４０ｎｍ程度、溝幅４０ｎｍ程度、深さ２００ｎｍ程度）を形成し、その後、フォトレジスト（図８の２１）を除去する（ステップＡ５；図９参照）。
【００５８】
次に、基板全面に層間絶縁膜７（例えば、シリコン酸化膜）を成膜し、その後、ＣＭＰによりシリコン窒化膜２０が表れるまで層間絶縁膜７を研磨（平坦化）する（ステップＡ６；図１０参照）。
【００５９】
次に、層間絶縁膜７の上面がｎ型拡散領域１ｂとｐ型ボディ領域１ｃとの界面よりも低くなるまで層間絶縁膜７を選択的にエッチバックする（ステップＡ７；図１１参照）。
【００６０】
次に、酸化（例えば、熱酸化）により溝３の層間絶縁膜７より上の部分で露出するｎ型拡散領域１ｂ及びｐ型ボディ領域１ｃの表面にゲート絶縁膜８（膜厚５ｎｍ程度）を形成する（ステップＡ８；図１２参照）。
【００６１】
次に、ＣＶＤにより基板全面にワード線用の導電膜９を成膜し、その後、ＣＭＰによりシリコン窒化膜２０が表れるまで導電膜９を研磨（平坦化）する（ステップＡ９；図１３参照）。
【００６２】
次に、導電膜（図１３の９）の上面がｐ型ボディ領域１ｃの高さの半分程度となるまで導電膜（図１３の９）を選択的にエッチバックすることにより、導電膜（図１３の９）由来のワード線９を形成する（ステップＡ１０；図１４参照）。なお、ワード線９は隣り合うセル間で分離を必要としない。
【００６３】
次に、基板全面にＣＶＤにより層間絶縁膜１０を成膜し、その後、ＣＭＰによりシリコン窒化膜２０が表れるまで層間絶縁膜１０を研磨（平坦化）する（ステップＡ１１；図１５参照）。
【００６４】
次に、ｐ型ボディ領域１ｃが表れるまでシリコン窒化膜２０をリソグラフィー及びエッチングによりエッチング除去し、その後、ｐ型ボディ領域１ｃにｎ型不純物を注入することによりドレインとなるｎ型拡散領域１ｄを形成し、その後、基板全面にＣＶＤによりコンタクトプラグ１１用の導電膜を成膜し、その後、ＣＭＰにより層間絶縁膜５、１０が表れるまで当該導電膜を研磨（平坦化）することによりコンタクトプラグ１１を形成する（ステップＡ１２；図１６参照）。なお、ｎ型拡散領域１ｄの形成では、ｎ型拡散領域１ｄとｐ型ボディ領域１ｃとの界面がワード線９の上面と同程度又はそれ以下となるように、ｐ型ボディ領域１ｃにｎ型不純物を注入する。
【００６５】
次に、基板全面に抵抗変化膜１２、上部電極膜１３用の導電膜、及び、ビット線１５用の導電膜（Ｗ等）をこの順に成膜し、その後、リソグラフィー及びエッチングによりライン状の抵抗変化膜１２、上部電極膜１３、及び、ビット線１５形成し、その後、基板全面にＣＶＤにより層間絶縁膜１６を成膜する（ステップＡ１３；図１７参照）。以降、典型的な配線工程へと続く。
【００６６】
実施形態１によれば、エッチングによる隣り合うセル間のワード線の分離が不要となるため、トランジスタ間の間隔がさらに狭くなったとしても、プロセス加工が容易となる。
【００６７】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図１８は、本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。図１９は、本発明の実施形態２に係る半導体装置におけるメモリセルアレイの構成を模式的に示した回路図である。
【００６８】
実施形態２は、実施形態１の変形例であり、ｐ型ボディ領域（図１の１ｃに相当）を半導体基板１の基部に対してフローティングとするのをやめるとともに、半導体基板１においてｎ型拡散領域（図２の１ｂ）を設けるのをやめ、ピラー２の一部となるｐ型ボディ領域１ａａを、基部となるｐ型拡散領域１ａと一体化したものである（図１８参照）。また、溝３は、溝６よりも深く形成されている。これに伴い、溝３内の層間絶縁膜１７と層間絶縁膜５との間にソース線（図１９のＳＬ１〜３に対応）となるドープトシリコン膜１８を設け、絶縁膜４に穴部４ａを設け、穴部４ａを通じてドープトシリコン膜１８と電気的に接続されたｎ型拡散領域１ｅをｐ型拡散領域１ａに設けている（図１８参照）。ドープトシリコン膜１８は、ワード線９と抵触しないようにワード線９よりも深い位置に配されている。また、ドープトシリコン膜１８は、ワード線９の延在方向に対して直角の方向に延在している。また、各ｐ型ボディ領域１ａａは、ｐ型拡散領域１ａと一体となっているので、同じ電位となる（図１８、図１９参照）。その他の構成は、実施形態１と同様である。
【００６９】
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図２０〜図２８は、本発明の実施形態２に係る半導体装置の製造方法を説明するための（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【００７０】
まず、下からｐ型拡散領域１ａからなる半導体基板１を用意し、ｐ型拡散領域１ａ上にシリコン窒化膜２０（例えば、膜厚２００ｎｍ程度）を成膜し、その後、リソグラフィー及びエッチングにより溝３（実施形態１に係る図５の溝３よりも深い溝）を形成する（ステップＢ１；図２０参照）。
【００７１】
次に、酸化（例えば、熱酸化）により溝３から露出するｐ型拡散領域１ａの表面に絶縁膜４（膜厚５ｎｍ程度）を形成し、その後、ＣＶＤにより基板全体に層間絶縁膜１７を成膜し、その後、ＣＭＰによりシリコン窒化膜２０が表れるまで層間絶縁膜１７を研磨（平坦化）し、その後、層間絶縁膜１７が所定の厚さとなるまで層間絶縁膜１７を選択的にエッチバックする（ステップＢ２；図２１参照）。
【００７２】
次に、ＣＶＤにより基板全体にサイドウォール２２用の絶縁膜（例えば、シリコン窒化膜）を成膜し、その後、エッチバックを行なうことにより、溝３内の壁面（露出するシリコン窒化膜２０ないし絶縁膜４の側壁面）にサイドウォール２２を形成する（ステップＢ３；図２２参照）。
【００７３】
次に、シリコン窒化膜２０及びサイドウォール２２をマスクとして、層間絶縁膜１７が所定の厚さ（ステップＢ２よりも薄い厚さ）となるまで層間絶縁膜１７を選択的にエッチバックする（ステップＢ４；図２３参照）。これにより、サイドウォール２２と層間絶縁膜１７との間の部位に絶縁膜４の一部が露出する。
【００７４】
次に、ＣＶＤにより基板全体に層間絶縁膜２３を成膜し、その後、ＣＭＰによりシリコン窒化膜２０が表れない程度に層間絶縁膜２３を研磨（平坦化）し、その後、層間絶縁膜２３上の所定の位置に穴部（図１８の４ａ）形成用のフォトレジスト２４を形成し、その後、層間絶縁膜１７及び絶縁膜４が表れるまで層間絶縁膜２３を選択的にエッチバックする（ステップＢ５；図２４参照）。
【００７５】
次に、フォトレジスト２４、層間絶縁膜２３、シリコン窒化膜２０、サイドウォール２２、及び、層間絶縁膜１７をマスクとして、ｐ型拡散領域１ａが表れるまで絶縁膜４を選択的にエッチング除去する（ステップＢ６；図２５参照）。
【００７６】
次に、フォトレジスト（図２５の２４）、層間絶縁膜（図２５の２３）、及び、サイドウォール（図２５の２２）を除去する（ステップＢ７；図２６参照）。
【００７７】
次に、基板全面にソース線用のドープトシリコン膜１８を成膜し、その後、ＣＭＰによりシリコン窒化膜２０が表れるまでドープトシリコン膜１８を研磨（平坦化）し、その後、ドープトシリコン膜１８が所定の厚さとなるまでドープトシリコン膜１８を選択的にエッチバックする（ステップＢ８；図２７参照）。
【００７８】
次に、基板全面に層間絶縁膜５を成膜し、その後、ＣＭＰによりシリコン窒化膜２０が表れるまで層間絶縁膜５を研磨（平坦化）する（ステップＢ９；図２８参照）
【００７９】
その後、実施形態１のステップＡ４〜Ａ１３（図８〜図１７参照）と同様な工程を行なうことにより、図１８のようなメモリセルができる。
【００８０】
実施形態２によれば、実施形態１と同様な効果を奏するとともに、ｐ型ボディ領域１ａａの電位安定により、抵抗変化素子１４に流すべき電流を相対的に安定化させることができる。
【００８１】
なお、非特許文献１では、縦構造タイプの３次元トランジスタに類似するものとして、固定電位が供給されないボディ領域に蓄積された電荷の状態に応じてメモリ動作させるフローティングボディメモリセルを用いた半導体装置が開示されている。非特許文献１に記載の３次元トランジスタ構造では、記録素子部が３次元トランジスタと共有した構成となっており、メモリセル間の配線を分離せずに構成するもので、フローティングボディメモリセルを挟む２本のワード線でメモリセルのプログラムを制御する。ただし、非特許文献１は、あくまでフローティングボディメモリセルの制御について説明するに過ぎず、記録素子部を３次元トランジスタの上部に形成した本願発明とは構造が異なる。
【００８２】
また、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００８３】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８４】
１  半導体基板
１ａ  ｐ型拡散領域
１ａａ  ｐ型ボディ領域（第１ボディ領域、第２ボディ領域、ボディ領域）
１ｂ  ｎ型拡散領域（ソース、第１拡散領域、第３拡散領域）
１ｃ  ｐ型ボディ領域（第１ボディ領域、第２ボディ領域、ボディ領域）
１ｄ  ｎ型拡散領域（ドレイン、第２拡散領域、第４拡散領域）
１ｅ  ｎ型拡散領域（ソース、第１拡散領域、第３拡散領域）
２  ピラー
３  溝（第１溝）
４  絶縁膜
４ａ  穴部
５  層間絶縁膜
６  溝（第２溝）
７  層間絶縁膜
８  ゲート絶縁膜
９  ワード線（導電膜、第１〜第３ワード線）
１０  層間絶縁膜
１１  コンタクトプラグ
１２  抵抗変化膜
１３  上部電極膜
１４  抵抗変化素子（第１抵抗変化素子、第２抵抗変化素子）
１５  ビット線
１６  層間絶縁膜
１７  層間絶縁膜
１８  ドープトシリコン膜（ソース線）
２０  シリコン窒化膜
２１  フォトレジスト
２２  サイドウォール
２３  平坦化膜
２４  フォトレジスト
３０  メモリセルアレイ
３１  ロウデコーダ
３２  センスアンプ
３３  ライトアンプ
３４  判定レジスタ
３５  データレジスタ
３６  カラムデコーダ
３７  ロウアドレスバッファ
３８  アレイコントロール回路
３９  フェーズカウンタ
４０  制御ロジック回路
４１  コマンドレジスタ
４２  ステータスレジスタ
４３  コマンドディテクタ
４４  Ｉ／Ｏコントロール回路
４５  カラムアドレスバッファ
４６  アドレスレジスタ
４７  トランジスタ
ＷＬ、ＷＬ１〜５  ワード線
ＢＬ、ＢＬ０〜２  ビット線
ＤＢＬ  ダミービット線
ＭＣ  メモリセル
ＳＬ１〜３  ソース線
【図１】
2014022548.tif 000003
【図２】
2014022548.tif 000004
【図３】
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【図４】
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【図５】
2014022548.tif 000007
【図６】
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【図７】
2014022548.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2014022548.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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