(57)【要約】【課題】ハードウェア規模を維持しつつパイプラインのストールの抑制が可能な演算装置を得る。【解決手段】実施形態の演算装置は、アドレスで指定された複数の命令を保持し、読出しと書き込みを同時には実行出来ない命令メモリと、命令メモリから読み出した命令に対してエラーの検出と訂正を行う誤り訂正回路と、アドレスを指定するプログラムカウンタと、誤り訂正回路が訂正した命令を訂正済み命令として保持する命令バッファと、誤り訂正回路においてエラーが検出された前記命令のアドレスを保持するプログラムカウンタバッファと、誤り訂正回路の出力と命令バッファの出力とのいずれかを選択して出力するセレクタと、アドレスで指定された命令の命令メモリからの読出しおよび命令メモリへの書き込みを制御する制御部と、を備える。制御部は、エラーが発生した後であって所定の条件が成立した場合に、訂正済み命令を命令メモリのプログラムカウンタバッファに保持されたアドレスに書き込む。【選択図】図３
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【特許請求の範囲】
【請求項１】
アドレスで指定された複数の命令を保持し、読出しと書き込みを同時には実行出来ない命令メモリと、
前記命令メモリから読み出した前記命令に対してエラーの検出と訂正を行う誤り訂正回路と、
前記アドレスを指定するプログラムカウンタと、
前記誤り訂正回路が訂正した前記命令を訂正済み命令として保持する命令バッファと、
前記誤り訂正回路においてエラーが検出された前記命令のアドレスを保持するプログラムカウンタバッファと、
前記誤り訂正回路の出力と前記命令バッファの出力とのいずれかを選択して出力するセレクタと、
前記アドレスで指定された前記命令の前記命令メモリからの読出しおよび前記命令メモリへの書き込みを制御する制御部と、
を備え、
前記制御部は、前記エラーが発生した後であって所定の条件が成立した場合に、前記訂正済み命令を前記命令メモリの前記プログラムカウンタバッファに保持されたアドレスに書き込む
ことを特徴とする演算装置。
【請求項２】
前記制御部は、前記エラーが発生した後、前記プログラムカウンタが前記プログラムカウンタバッファに保持されたアドレスを指定したときに、前記訂正済み命令を前記命令メモリの前記プログラムカウンタバッファに保持されたアドレスに書き込む
ことを特徴とする請求項１に記載の演算装置。
【請求項３】
前記プログラムカウンタバッファに前記誤り訂正回路においてエラーが検出された前記命令のアドレスが格納されている有効状態か否かを状態として保持する有効レジスタをさらに備え、
前記制御部は、前記エラーが発生すると前記有効レジスタを有効状態にし、前記有効レジスタが有効状態である場合に、前記訂正済み命令を前記命令メモリの前記プログラムカウンタバッファに保持されたアドレスに書き込む
ことを特徴とする請求項１に記載の演算装置。
【請求項４】
アドレスで指定された複数の命令を保持し、読出しと書き込みを同時には実行出来ない命令メモリと、前記命令メモリから読み出した前記命令に対してエラーの検出と訂正を行う誤り訂正回路と、前記アドレスを指定するプログラムカウンタと、前記誤り訂正回路が訂正した前記命令を訂正済み命令として保持する命令バッファと、前記誤り訂正回路においてエラーが検出された前記命令のアドレスを保持するプログラムカウンタバッファと、前記誤り訂正回路の出力と前記命令バッファの出力とのいずれかを選択して出力するセレクタと、前記アドレスで指定された前記命令の前記命令メモリからの読出しおよび前記命令メモリへの書き込みを制御する制御部と、を備えた演算装置において、
前記エラーが発生した後であって所定の条件が成立した場合に、前記訂正済み命令を前記命令メモリの前記プログラムカウンタバッファに保持されたアドレスに書き込む
ことを特徴とするエラー処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、演算装置およびエラー処理方法に関する。
【背景技術】
【０００２】
プロセッサの命令データは演算パイプラインに最も近いメモリ階層であるＳＲＡＭから読み出す。このＳＲＡＭで発生したソフトエラーなどによる不正な命令の実行を防止することを目的として、シンドロームビットを付加することでデータのエラー発生の検知と訂正を行うＥＣＣ（Error Correcting Code）回路を実装することがある。
【０００３】
一方で、ＥＣＣのシンドロームビットの生成、その結果を用いた検知と訂正用の回路の演算パス長はパイプラインの動作サイクルよりも長い傾向があり、全体の動作周波数を律速してしまう。そこで、ＥＣＣの回路をステージとして分割することが考えられるが、エラー訂正時には１サイクル以上を要したり、エラーの蓄積をしないために訂正したデータをＳＲＡＭに書き戻すことにより、パイプラインに連続して命令を投入できない状況が発生し、命令実行スループットの低下を招く。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５２１１４１号公報
【特許文献２】特開２００３−１７７９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、ハードウェア規模を維持しつつパイプラインのストールの抑制が可能な演算装置およびエラー処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態の演算装置は、アドレスで指定された複数の命令を保持し、読出しと書き込みを同時には実行出来ない命令メモリと、前記命令メモリから読み出した前記命令に対してエラーの検出と訂正を行う誤り訂正回路と、前記アドレスを指定するプログラムカウンタと、前記誤り訂正回路が訂正した前記命令を訂正済み命令として保持する命令バッファと、前記誤り訂正回路においてエラーが検出された前記命令のアドレスを保持するプログラムカウンタバッファと、前記誤り訂正回路の出力と前記命令バッファの出力とのいずれかを選択して出力するセレクタと、前記アドレスで指定された前記命令の前記命令メモリからの読出しおよび前記命令メモリへの書き込みを制御する制御部と、を備える。前記制御部は、前記エラーが発生した後であって所定の条件が成立した場合に、前記訂正済み命令を前記命令メモリの前記プログラムカウンタバッファに保持されたアドレスに書き込む。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態にかかるパイプライン構造のプロセッサ（中央演算装置）の命令フェッチステージ（Instruction Fetch Stage）の回路ブロックを示す図である。
【図２】図２は、図１で示した命令フェッチステージのタイミングチャートを示す図である。
【図３】図３は、第１の実施形態にかかるパイプライン構造のプロセッサの命令フェッチステージの回路ブロックである。
【図４】図４は、第１の実施形態にかかる命令フェッチステージのタイミングチャートの例を示す図である。
【図５】図５は、第２の実施形態にかかる命令フェッチステージのタイミングチャートの例を示す図である。
【図６】図６は、第１および第２の実施形態にかかる命令フェッチ制御部の詳細な構成を示す図である。
【図７】図７は、第３の実施形態にかかるパイプライン構造のプロセッサの命令フェッチステージの回路ブロックである。
【図８】図８は、第３の実施形態にかかる命令フェッチ制御部の詳細な構成を示す図である。
【発明を実施するための形態】
【０００８】
パイプライン構造のプロセッサ（中央演算装置）の命令フェッチステージ（Instruction Fetch Stage）１の回路ブロックを図１に示す。命令フェッチステージ１は、アドレスごとの命令を保持する命令ＲＡＭ（Inst RAM）１０１、命令ＲＡＭ１０１からの読み出しデータに対するビットエラーの検出とエラーの訂正を行うＥＣＣ回路１０２、命令ＲＡＭ１０１から読み出す命令のアドレスを示すＰＣ（Ｐｒｏｇｒａｍ  Ｃｏｕｎｔｅｒ）１０３、および命令ＲＡＭ１０１からの読み出しおよびパイプラインへの命令投入の制御を行う命令フェッチ制御部（Inst Fetch Control）１０４により構成される。命令ＲＡＭ１０１は、例えば、１ポート構成のＳＲＡＭであり、読出し（Read）と書き込み（Write）で排他的に用いられる。即ち、命令ＲＡＭ１０１は、読出しと書き込みを同じクロックサイクル内には実行出来ない。また、ＥＣＣ回路１０２はエラーの検知が１サイクル、訂正には２サイクル未満を要するものとする。また、パイプラインにおける命令フェッチステージ１の後段ステージとして、フェッチデータ保持部(Fetch Data)１０５、読み出し命令が有効かを示す命令有効信号（Inst Valid）を保持する命令有効信号保持部１０６などがある。
【０００９】
図２は、図１で示した命令フェッチステージのタイミングチャートの例を示す図である。以下、クロックの周期ごとに１サイクルずつ、順番に第１サイクル、第２サイクル、・・・と呼ぶ。クロック動作にしたがってＰＣ１０３が更新され、ＰＣ１０３が示すアドレス（ＰＣ）の命令を読みだして動作を行う。図２の例では、第１サイクルでＰＣ＝７の指す命令（Ｉ７’）が訂正可能なエラーを発生させたとする。すると、第２サイクルのパイプラインへの命令投入は命令有効信号（Inst Valid）を１サイクルの間デアサートする（無効状態にする）ことにより保留され、次のサイクル（第３サイクル）の訂正済命令（Ｉ７）を待ってパイプラインの後段のステージに投入を行う。また、エラーの蓄積を回避するために、書き込み可能信号（We：Write enable）を命令フェッチ制御部１０４により第３サイクルでアサートして（有効状態にして）、この訂正済命令（Ｉ７）を命令ＲＡＭ１０１に対して書き込む。第２および第３サイクルでは読出し可能信号（Re：Read enable)がデアサートされており命令ＲＡＭ１０１の読み出しができない。訂正データの命令ＲＡＭ１０１への書き込みは第３サイクルから第４サイクルにかけての立ち上がりクロックエッジで行われるため、第４サイクルでも後段ステージへの命令投入ができない。従って、この例では合計２サイクルのパイプラインストールが発生する。
【００１０】
このように、１ポートのハードウェアで訂正データの書き直しをすると性能劣化が生ずる。２ポートにすれば問題は解決するがハードウェア規模及び消費電力が大きくなってしまう。
【００１１】
以下に添付図面を参照して、実施形態にかかる演算装置およびエラー処理方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１２】
（第１の実施形態）
図３は、第１の実施形態にかかるパイプライン構造のプロセッサの命令フェッチステージ１０の回路ブロックである。命令フェッチステージ１０は、図１の命令フェッチステージ１と同様に、命令ＲＡＭ１０１として１ポート構成のＳＲＡＭを用いているが、命令フェッチステージ１に、訂正済み命令を一時保持するレジスタとして命令バッファ（Inst Buf）３０１、その命令に対応するＰＣ１０３のアドレスを保持するレジスタとしてＰＣバッファ（Buf PC）３０２（プログラムカウンタバッファ）、ＥＣＣ回路１０２の通常の出力と命令バッファ３０１の結果を選択するセレクタ３０３、およびＰＣバッファ３０２にＥＣＣエラーの発生したＰＣ１０３のアドレスが格納されている有効状態か否かを状態として保持するＰＣバッファ有効（Buf PC Valid）レジスタ３０４が追加されている。また、命令フェッチステージ１０の命令フェッチ制御部２０４は、読出し可能信号（Re)生成部と書き込み可能信号（We）生成部を含んでいるが、以下に説明するようにその動作は図１の命令フェッチ制御部１０４とは異なる。なお、命令バッファ３０１は命令と同じbit幅のレジスタ、ＰＣバッファ３０２はＰＣ１０３と同じbit幅のレジスタである。
【００１３】
通常、エラーが検知されていない状態では、セレクタ３０３は、ＥＣＣ回路１０２からの訂正データ（Corrected DATA）をそのまま命令フェッチデータとしてフェッチデータ保持部１０５へ送り、命令有効信号（Inst Valid）もアサートされたままである。図４は、本実施形態にかかる命令フェッチステージ１０のタイミングチャートの例を示す図である。エラーが検知されてからの動作について、図４を用いて説明する。第１サイクルでＰＣ＝７の命令がエラーを起こしたとする。第２サイクルの読み出しによりＥＣＣ回路１０２がエラー信号（Error）をアサートすると、そのサイクルにおける命令は不正であるとして、命令有効信号（Inst Valid）をデアサートする。また、第２サイクルにおいては、読出し可能信号（Re：Read enable)もデアサートされる。第３サイクルで、ＰＣ＝７の誤っていた命令（Ｉ７’）がＥＣＣ回路１０２により正しい命令（Ｉ７）に訂正されて出力されるため、命令有効信号（Inst Valid）を再びアサートにして、命令の読み出し動作も再開する。このとき、訂正された命令（Ｉ７）は命令ＲＡＭ１０１に第４サイクルで書き戻さず、第４サイクルで、命令バッファ３０１に保持させる。さらに、ＰＣバッファ３０２にはエラーが発生したＰＣの値である７を保持しておく。以後、第４および第５サイクルでは、パイプライン動作を続ける。しかし、第６サイクルで、再び、ＰＣ＝７の読み出しが発生したときには、ＰＣバッファ３０２の値が“７”であることからそのアドレスと一致していると命令フェッチ制御部２０４は判断する。命令フェッチ制御部２０４は、第６サイクルで、書き込み可能信号（We：Write enable）をアサートする。その結果、第７サイクルでは、命令フェッチ制御部２０４は、セレクタ３０３を操作して、ＥＣＣ回路１０２からの読み出しは行わず、命令バッファ３０１に保持されている命令をパイプラインの後段であるフェッチデータ保持部１０５に投入する。このサイクルにおいて、命令ＲＡＭ１０１が読み出しに使用されていないことを利用し、命令バッファ３０１の内容の命令ＲＡＭ１０１への書き込みを行う。本実施形態においては、第４サイクルで訂正データ（Corrected DATA）として“Ｉ８”がパイプラインへ投入可能となり、図２に比べて１サイクル早くなっている。
【００１４】
命令フェッチ制御部２０４の詳細な構成を図６に示す。そして図６を用いて、命令フェッチ制御部２０４による、アドレス信号（Addr）、読出し可能信号（Re)、書き込み可能信号（We）の出力制御について説明する。ＰＣ１０３の値は、ＥＣＣ回路１０２からのエラー信号（Error）がアサートされておらず、かつ、プロセッサの動作が有効時にアサートされる制御信号”NextPCEn”がアサートされているときに、インクリメンタ６０２によって次の命令を読み出すように制御をする。ここで、図４の第２サイクルでエラー信号（Error）がアサートされると、ＰＣ１０３を現在の値でホールドさせる。また、エラー信号（Error）がアサートされたときにはセレクタ６０４によって、ＰＣバッファ３０２にＰＣエラー信号（ErrorPC）を格納するとともに、セレクタ６０６により第４サイクルでＰＣバッファ有効レジスタ３０４の値（Buf PC Valid）を１にして、ＰＣバッファ３０２にＥＣＣエラーの発生したＰＣが格納されていることを示す状態を保持する。エラーが発生したアドレスであるＰＣエラー信号（ErrorPC）はＥＣＣ回路１０２が生成しても良いが、ＥＣＣ回路１０２ではアドレスを扱わず、命令フェッチステージ１０の他の回路からの信号であってもよい。
【００１５】
Buf PC Valid＝１のとき、例えば第６サイクルでＰＣが７の読み出しが発生してＰＣバッファ３０２の値とＰＣの値が一致すると、ＰＣバッファ３０２の値とＰＣの値と一致をとった比較器６０７の出力とエラー信号（Error）との論理和を論理和回路６０８でとり、命令ＲＡＭ１０１へアドレス信号（Addr）としてＰＣバッファ３０２の値を出力し、同じく第６サイクルで書き込み可能信号（We）をアサートして訂正済みの命令データを命令ＲＡＭ１０１に書きこむ。また、論理和回路６０８の出力はセレクタ３０３の選択信号にもなっている。この書き込みによりセレクタ６０６によりＰＣバッファ有効レジスタ３０４の値（Buf PC Valid）を０に戻す。それ以外の条件では、ＰＣバッファ有効レジスタ３０４の値（Buf PC Valid）は現在値をホールドする。Buf PC Validは図４に示すように変化する。読出し可能信号（Re)をアサートできる条件は、エラー信号（Error）が無く次の命令の読み出しが有効な条件の下で、さらにBuf PC Valid＝０であること、或いは、Buf PC Valid＝１であってもＰＣとＰＣバッファ３０２に保持されているアドレスとが一致しないことである。
【００１６】
本実施形態にかかる命令フェッチステージ１０は、エラー訂正後の命令をバッファに書き込み、同じ命令の読み出し時にバッファに保持された訂正後の命令をメモリに書き戻すことで、エラーの蓄積を回避する。これにより、１ポート構成のＳＲＡＭを命令ＲＡＭとして用いたままでも、エラー発生命令あたりのパイプラインストールサイクルを従来２サイクル必要であったものが１サイクルに削減できる。すなわち、エラー蓄積回避の書き戻し動作をする場合、同じアドレスで毎回エラーが発生する最悪のケースを想定すると、図１の命令フェッチステージ１では、エラー発生回数の２倍のサイクルのパイプラインのストールが生じていたものが、本実施形態にかかる命令フェッチステージ１０においては、半分のサイクル数であるエラー発生回数分のサイクルのパイプラインストールに抑制することが可能となる。
【００１７】
（第２の実施形態）
本実施形態にかかる命令フェッチステージは図３の命令フェッチステージ１０と同じである。第１の実施形態は、一度エラーが発生して訂正した命令を後でもう一度読み出す際の動作であったが、本実施形態では、別の命令でエラーおよびそれによる訂正が発生した場合における動作について述べる。
【００１８】
図５は、本実施形態にかかる動作のタイミングチャートを示す。第１サイクルのＰＣ＝７の時と第４サイクルのＰＣ＝９の時の読み出しにおいて訂正可能なエラーが発生するものとする。ＰＣ＝７の命令をエラーが発生しなければ読み出していた第２サイクルにおいて、１サイクルだけ命令有効信号（Inst Valid）をデアサートして、訂正後の命令を命令バッファ３０１に保持しておくところまでは第１の実施形態と同じである。この状態で、ＰＣ＝９の読み出しを行い、第５サイクルでエラーが検知されると、同じく第５サイクルで読出し可能信号（Re：Read enable)をデアサートすることにより、第６サイクルの命令読み出しを停止する。この第６サイクルを利用してＰＣ＝７の訂正済命令（Ｉ７）を命令ＲＡＭ１０１に対して書き込みを行う。書き込みアドレスには、ＰＣバッファ３０２の値を命令フェッチ制御部２０４を介して出力したアドレス信号（Addr）を利用する。ＰＣ＝９の訂正済命令（Ｉ９）は、第６サイクルで確定し、第７サイクルで空いた命令バッファ３０１に保持され、ＰＣバッファ３０２にはアドレス“９”を保持させる。その後は、同じ命令（ＰＣ＝９）の読み出しが発生したとき（第１の実施形態と同様のケース）、或いはＰＣ＝９と異なるＰＣでエラーが発生したとき（本実施形態と同様のケース）に、訂正済命令を命令ＲＡＭ１０１に書き込めばよい。
【００１９】
このように、異なるＰＣの命令について訂正可能なエラーが発生した場合においても、第１の実施形態と同様の効果が得られる。
【００２０】
本実施形態にかかる命令フェッチステージ１０は、エラー訂正後の命令をバッファに書き込み、別の命令の読み出しエラーが発生した時にバッファに保持された訂正後の命令をメモリに書き戻すことで、エラーの蓄積を回避する。これにより、１ポート構成のＳＲＡＭを命令ＲＡＭとして用いたままでも、エラー発生命令あたりのパイプラインストールサイクルを従来２サイクル必要であったものが１サイクルに削減することができる。また、１つのみの命令バッファの追加でありながら複数のエラーに対応することが可能である。
【００２１】
上記実施形態にかかる命令フェッチステージ１０は、訂正可能なビットエラーを検知すると、訂正後の命令をすぐにメモリ（命令ＲＡＭ）に書き戻さずに、バッファに保持する。バッファにある訂正済命令のメモリへの書き戻し動作は、訂正済命令をパイプラインが必要としたときか、別の命令呼び出しでビットエラーが発生してメモリからの命令が停止したときに行う。これにより、ビットエラーを検知したサイクル以外には、連続して命令を呼び出しているパイプラインを停止させないで、メモリ内のエラーの蓄積回避を実現することができる。
【００２２】
（第３の実施形態）
図７は、第３の実施形態にかかるパイプライン構造のプロセッサの命令フェッチステージ１０の回路ブロックである。図８は、第３の実施形態にかかる命令フェッチ制御部２０４の詳細な構成を示す図である。図７および図８は、図３および図６に外部からの書き戻し要求信号線２５が追加されている。
【００２３】
本実施の形態においては、ＰＣ１０３が示す値は論理アドレスである。このようなシステムにおいて、ＯＳの依頼などによるコンテキストスイッチするタイミングや、コード（ユーザ）が明示的に実行する特別な命令によって、Buf PC Valid＝１の場合に命令バッファ３０１の訂正された命令データを命令ＲＡＭ１０１に書き戻す。すなわち、書き込み可能信号（We）をアサートできる条件として、第１の実施形態におけるＰＣ１０３とＰＣバッファ３０２の値が一致したとき、第２の実施形態における他のアドレスでのエラー発生に加えて、書き戻し要求信号線２５を介した外部からの強制的な書き込み可能信号（We）のアサートによって命令バッファ３０１のデータを命令ＲＡＭ１０１に書き戻す。外部からの命令としては、書き戻し要求をする為の命令、スーパーバイザーコールなどが考えられる。従って、外部とは、パイプラインの後段のステージやプロセッサの外部を指す。
【００２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２５】
１，１０  命令フェッチステージ、１０１  命令ＲＡＭ、１０２  ＥＣＣ回路、３０１  命令バッファ、３０２  ＰＣバッファ、３０３  セレクタ、３０４  ＰＣバッファ有効レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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