(57)【要約】【課題】加工ばらつきが抵抗素子の抵抗ばらつきに影響しにくい半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、下地膜と、下地膜上にそれぞれ交互に積層された複数の絶縁層と複数の導電層とを有する積層体と、積層体を積層体の積層方向に貫通する溝内に設けられ、積層体を下地膜上で第１の方向に複数の抵抗素子ブロックに分離する第１の絶縁膜とを備えている。抵抗素子ブロックは、第１の方向及び積層体の積層方向に対して交差する第２の方向に延びる導電層からなるライン部と、ライン部から第１の方向に突出して設けられ、積層体を積層体の積層方向に貫通するホール内に設けられた第２の絶縁膜を有するホール形成部とを有する。【選択図】図３
2014027181.tif 000002
【特許請求の範囲】
【請求項１】
下地膜と、
前記下地膜上にそれぞれ交互に積層された複数の絶縁層と複数の導電層とを有する積層体であって、メモリ領域と、前記メモリ領域の周辺の周辺領域とを有する積層体と、
前記メモリ領域における前記積層体を前記積層体の積層方向に貫通して形成された第１のホール内に設けられたチャネルボディと、
前記第１のホールの側壁と前記チャネルボディとの間に設けられた、電荷蓄積膜を含むメモリ膜と、
前記周辺領域における前記積層体を前記積層体の積層方向に貫通する溝内に設けられ、前記積層体を前記下地膜上で第１の方向に複数の抵抗素子ブロックに分離する第１の絶縁膜と、
を備え、
前記抵抗素子ブロックは、
前記第１の方向及び前記積層体の積層方向に対して交差する第２の方向に延びる前記導電層からなるライン部と、
前記ライン部から前記第１の方向に突出して設けられ、前記積層体を前記積層体の積層方向に貫通する第２のホール内に設けられた第２の絶縁膜を有するホール形成部と、
を有する半導体装置。
【請求項２】
下地膜と、
前記下地膜上にそれぞれ交互に積層された複数の絶縁層と複数の導電層とを有する積層体と、
前記積層体を前記積層体の積層方向に貫通する溝内に設けられ、前記積層体を前記下地膜上で第１の方向に複数の抵抗素子ブロックに分離する第１の絶縁膜と、
を備え、
前記抵抗素子ブロックは、
前記第１の方向及び前記積層体の積層方向に対して交差する第２の方向に延びる前記導電層からなるライン部と、
前記ライン部から前記第１の方向に突出して設けられ、前記積層体を前記積層体の積層方向に貫通するホール内に設けられた第２の絶縁膜を有するホール形成部と、
を有する半導体装置。
【請求項３】
前記ホール形成部が前記ライン部と接続する部分の前記導電層の前記第２の方向の幅は、前記ライン部の前記第１の方向の幅よりも小さい請求項１または２に記載の半導体装置。
【請求項４】
前記導電層は、シリコン膜である請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
不純物を含む第１のシリコン膜と、それぞれが前記第１のシリコン膜の間に設けられたノンドープの複数の第２のシリコン膜とを含む積層体を、下地膜上に形成する工程と、
前記積層体を第１の方向に複数に分離する溝を形成し、前記第１の方向及び前記積層体の積層方向に対して交差する第２の方向に延びる前記第１のシリコン膜からなるライン部と、前記ライン部から前記第１の方向に突出して設けられた前記第１のシリコン膜からなるホール形成部とを有する複数の抵抗素子ブロックに前記積層体を分離する工程と、
前記ホール形成部に、ホールを形成する工程と、
前記ホールまたは前記溝を通じたエッチングにより、前記第２のシリコン膜を除去し、前記第１のシリコン膜の間に空隙を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する導電層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。また、周辺回路の抵抗素子は、基板表面に形成されたＣＭＯＳのゲート電極材料である多結晶シリコンを用いて形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、加工ばらつきが抵抗素子の抵抗ばらつきに影響しにくい半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、下地膜と、前記下地膜上にそれぞれ交互に積層された複数の絶縁層と複数の導電層とを有する積層体と、前記積層体を前記積層体の積層方向に貫通する溝内に設けられ、前記積層体を前記下地膜上で第１の方向に複数の抵抗素子ブロックに分離する第１の絶縁膜と、を備えている。前記抵抗素子ブロックは、前記第１の方向及び前記積層体の積層方向に対して交差する第２の方向に延びる前記導電層からなるライン部と、前記ライン部から前記第１の方向に突出して設けられ、前記積層体を前記積層体の積層方向に貫通するホール内に設けられた第２の絶縁膜を有するホール形成部と、を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置におけるメモリ領域の模式平面図。
【図３】実施形態の半導体装置における周辺領域の模式平面図。
【図４】実施形態の半導体装置におけるメモリセルアレイの模式斜視図。
【図５】図４のメモリセルアレイの一部の模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体装置１の模式断面図である。
【０００９】
実施形態の半導体装置１は、導電層ＷＬと絶縁層４２が交互に複数積層された積層体を有する。その積層体は平面的に見て、メモリ領域２と、メモリ領域２の周辺の周辺領域３とに大きく分けられる。
【００１０】
上記積層体は、下地膜としてのバックゲートＢＧ上に設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。バックゲートＢＧは、基板１０上に絶縁層４１を介して設けられている。
【００１１】
メモリ領域２には、メモリセルアレイ４が設けられている。
【００１２】
図４は、そのメモリセルアレイ４の模式斜視図である。なお、図４においては、図を見易くするために、絶縁部分については図示を省略している。図１及び図４では、例えば４層の導電層ＷＬが図示されているが、導電層ＷＬの層数は任意である。
【００１３】
図４において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層体の積層方向または第３の方向）とする。図１に示すメモリセルアレイ４の断面は、図４におけるＸＺ面に平行な断面を表す。
【００１４】
メモリセルアレイ４は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
【００１５】
図５は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図である。
【００１６】
導電層ＷＬは、不純物として例えばボロンあるいはリンが添加された多結晶シリコン膜（第１のシリコン膜）である。メモリセルアレイ４の導電層ＷＬは、メモリセルのゲート電極として機能するのに十分な導電性を有する。
【００１７】
絶縁層４１及び４２は、例えばシリコン酸化物を主に含む膜である。あるいは、絶縁層４１及び４２として、シリコン窒化物を主に含む膜を用いてもよい。
【００１８】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の導電層ＷＬ上に絶縁層４２を介して設けられている。
【００１９】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層ＷＬと同様に、不純物として例えばボロンあるいはリンが添加された多結晶シリコン膜であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、それぞれの導電層ＷＬの厚さよりも厚い。
【００２０】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、図１０に示す溝５１ａ内に設けられた絶縁膜５２ａ（図１に示す）によって、Ｘ方向に分離されている。
【００２１】
ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体も、溝５１ａ内に設けられた絶縁膜５２ａによってＸ方向に分離されている。Ｘ方向で隣り合うメモリストリングＭＳ間の積層体も、溝５１ａ内に設けられた絶縁膜５２ａによってＸ方向に分離されている。
【００２２】
ソース側選択ゲートＳＧＳ上およびドレイン側選択ゲートＳＧＤ上には、図１に示すように絶縁層４３が設けられている。ソース側選択ゲートＳＧＳ上には、その絶縁層４３を介して、図４に示すソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。
【００２３】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、絶縁層４３を介して、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＸ方向に延在している。
【００２４】
メモリストリングＭＳは、バックゲートＢＧ、複数の導電層ＷＬ、絶縁層４１、複数の絶縁層４２、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホール内に設けられたチャネルボディ２０を有する。
【００２５】
チャネルボディ２０は、Ｕ字状のメモリホール内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばシリコン膜である。メモリ膜３０は、図５に示すように、メモリホールＭＨの側壁に設けられている。メモリ膜３０は、メモリホールＭＨの側壁とチャネルボディ２０との間に設けられている。
【００２６】
なお、図５においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁膜を埋め込んだ構造であってもよい。
【００２７】
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各導電層ＷＬとチャネルボディ２０との間に、導電層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各導電層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２８】
後述するように、導電層ＷＬ間の絶縁層４２は、メモリ膜３０と同時に形成される。したがって、絶縁層４２は、少なくともメモリ膜３０におけるブロック膜３１と同じ材料を含む。
【００２９】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、導電層ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３０】
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
【００３２】
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００３３】
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤ（図４に示す）を構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと接続されている。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳ（図４に示す）を構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと接続されている。
【００３６】
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴ（図４に示す）を構成する。
【００３７】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。
【００３８】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３９】
図２は、メモリ領域２における導電層ＷＬを含む積層体の模式平面図である。図２では、溝５１ａ内の絶縁膜、ホールｈ内のメモリ膜３０およびチャネルボディ２０の図示を省略している。図１におけるメモリ領域２の断面は、図２におけるＡ−Ａ’断面に対応する。
【００４０】
導電層ＷＬは、溝５１ａによってＸ方向に複数に分離されている。図２には、ある１層の導電層ＷＬが示されているが、その図２に示される導電層ＷＬの上層または下層に積層された他の階層の導電層ＷＬも溝５１ａによってＸ方向に分離されている。
【００４１】
Ｘ方向に分離された各々の導電層ＷＬは、Ｘ方向及び積層体の積層方向（Ｚ方向）に対して交差する（図では直交する）Ｙ方向に延びている。そのＹ方向に延びる各導電層ＷＬに、複数のホールｈが形成される。複数のホールｈは、Ｙ方向に沿って並んでいる。
【００４２】
ホールｈ内にメモリ膜３０及びチャネルボディ２０が設けられ、前述したメモリホールＭＨの柱状部ＣＬが形成される。
【００４３】
次に、周辺領域３について説明する。
【００４４】
バックゲートＢＧ上の前述した積層体は、図１に示すように、メモリ領域２だけでなく周辺領域３にも設けられている。すなわち、周辺領域３におけるバックゲートＢＧ上にも、絶縁層４２と導電層ＷＬとが交互に複数積層されている。
【００４５】
周辺領域３にはメモリセルが設けられず、したがって、周辺領域３の導電層ＷＬはメモリセルのコントロールゲートとして機能しない。周辺領域３における複数の導電層ＷＬの少なくとも１層は、周辺回路の抵抗素子として機能する。
【００４６】
周辺領域３において、最上層の導電層ＷＬ上には、絶縁層４２を介して、選択ゲートＳＧが設けられている。この選択ゲートＳＧは、メモリセルアレイ４におけるドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳと同時に同材料で形成される。周辺領域３には選択トランジスタは設けられず、したがって、周辺領域３の選択ゲートＳＧは、トランジスタの選択ゲートとして機能しない。
【００４７】
図３（ａ）は、周辺領域３における導電層ＷＬを含む積層体の模式平面図である。図３（ａ）では、溝５１ｂ及び５１ｃ内の絶縁膜、ホールｈ内の埋込膜の図示を省略している。図１における周辺領域３の断面は、図３（ａ）におけるＢ−Ｂ’断面に対応する。
【００４８】
周辺領域３における複数の導電層ＷＬを含む積層体は、溝５１ｂ内に設けられた絶縁膜５２ｂ、および溝５１ｃ内に設けられた絶縁膜５２ｃによって、Ｘ方向に複数の抵抗素子ブロック６として分離されている。
【００４９】
図３（ａ）には、周辺領域３におけるある１層の導電層ＷＬが示されているが、その図３（ａ）に示される導電層ＷＬの上層または下層に積層された他の階層の導電層ＷＬも、Ｘ方向に複数の抵抗素子ブロック６として分離されている。
【００５０】
溝５１ｂと溝５１ｃとが、Ｘ方向に交互に配列されている。溝５１ｂは、Ｙ方向にまっすぐに延びている。溝５１ｃは、Ｘ方向への屈曲とＹ方向への屈曲とを繰り返しつつ、全体としてＹ方向に延びている。すなわち、溝５１ｃは、Ｘ方向に対して平行な部分と、Ｙ方向に対して平行な部分とを有し、それらＸ方向に対して平行な部分とＹ方向に対して平行な部分とがＹ方向に交互に繰り返されている。
【００５１】
ひとつの抵抗素子ブロック６は、Ｙ方向に延びるライン部６ａと、ライン部６ａからＸ方向に突出して設けられたホール形成部６ｂとを有する。ライン部６ａ及びホール形成部６ｂは、同じ層の導電層ＷＬのパターニングにより形成される。したがって、ライン部６ａ及びホール形成部６ｂは、ともに導電層ＷＬからなる。
【００５２】
Ｙ方向に延びるひとつのライン部６ａにつき、複数のホール形成部６ｂがＹ方向に並んで設けられている。ライン部６ａは、Ｙ方向（長手方向）に延びる１対のエッジ部を有する。その一対のエッジ部のうちの一方のエッジ部に、エッジ部とは反対側のＸ方向に突出して、ホール形成部６ｂが設けられている。
【００５３】
屈曲した溝５１ｃを挟んで隣り合う抵抗素子ブロック６における一方の抵抗素子ブロック６のホール形成部６ｂと、他方の抵抗素子ブロック６のホール形成部６ｂとは、互いに反対方向に突出している。そして、一方の抵抗素子ブロック６のホール形成部６ｂと、他方の抵抗素子ブロック６のホール形成部６ｂとは、溝５１ｃを介在させて、Ｙ方向に交互に並んでいる。
【００５４】
すなわち、Ｘ方向及びＹ方向に屈曲する溝５１ｃによって、隣り合う抵抗素子ブロック６におけるそれぞれのホール形成部６ｂがまとめてパターニング形成される。これにより、チップ面積を有効利用できる。
【００５５】
それぞれのホール形成部６ｂにおける、ライン部６ａとつながっている部分以外の部分は、溝５１ｃで囲まれている。
【００５６】
それぞれのホール形成部６ｂには、ひとつのホールｈが形成されている。ホールｈは、図１２に示すように、周辺領域３の上記積層体を貫通して、バックゲートＢＧに達する。また、図１０に示すように、溝５１ｂ及び５１ｃも、周辺領域３の上記積層体を貫通して、バックゲートＢＧに達する。
【００５７】
図１に示すように、溝５１ｂ内には絶縁膜５２ｂが設けられ、溝５１ｃ内には絶縁膜５２ｃが設けられる。ホールｈ内には、埋込材が設けられる。例えば、実施形態では、メモリセルアレイ４のホールｈ内に設けられる膜と同じ膜（メモリ膜３０及びチャネルボディ２０）が、周辺領域３のホールｈ内にも設けられる。
【００５８】
次に、図６〜図１３を参照して、実施形態の半導体装置１の製造方法について説明する。
【００５９】
図６に示すように、基板１０上には、絶縁層（例えば酸化シリコン）４１を介してバックゲートＢＧが形成される。バックゲートＢＧは、ボロン（Ｂ）またはリン（Ｐ）が添加された多結晶シリコン膜である。なお、図７以降の図では、基板１０及び絶縁層４１の図示を省略している。
【００６０】
バックゲートＢＧは、メモリ領域２及び周辺領域３に形成される。そして、メモリ領域２のバックゲートＢＧには、図示しないマスクを用いたエッチングにより、図７に示すように、複数の溝４５が形成される。
【００６１】
溝４５内には、図８に示すように、犠牲膜４６が埋め込まれる。犠牲膜４６は、ノンドープシリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
【００６２】
周辺領域３には、溝４５及び犠牲膜４６は形成されない。
【００６３】
メモリ領域２における溝４５と溝４５との間のバックゲートＢＧの凸部上面は露出される。バックゲートＢＧの凸部上面と犠牲膜４６の上面とは、面一な平坦面である。その平坦面上、および周辺領域３のバックゲートＢＧ上には、図９に示すように、ノンドープシリコン膜（第２のシリコン膜）４７と、導電層ＷＬとが交互に複数積層される。
【００６４】
さらに、最上層のノンドープシリコン膜４７上には、選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁層４３が形成される。メモリ領域２における選択ゲートＳＧは、後述するように、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる。
【００６５】
バックゲートＢＧおよびバックゲートＢＧ上の前述した積層体は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
【００６６】
導電層ＷＬの層数は任意であり、４層に限らない。導電層ＷＬの層数に応じて、ノンドープシリコン膜４７の層数も変わってくる。
【００６７】
導電層ＷＬは、不純物として例えばボロンが添加された多結晶シリコン膜（第１のシリコン膜）である。第２のシリコン膜としてのノンドープシリコン膜４７は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まない。
【００６８】
ノンドープシリコン膜４７は、後述する工程で最終的には図１に示す絶縁層４２に置き換えられる。そのノンドープシリコン膜４７は、メモリセルアレイ４の各導電層ＷＬ間の耐圧確保に十分な膜厚を有する。
【００６９】
図９に示す積層体を形成した後、フォトリソグラフィとエッチングにより、図１０に示すように、積層体を貫通する複数の溝５１ａ〜５１ｃを形成する。これら溝５１ａ〜５１ｃは同時に形成される。溝５１ａはメモリ領域２に形成され、溝５１ｂ及び５１ｃは周辺領域３に形成される。
【００７０】
溝５１ａは、犠牲膜４６の上、および隣り合う犠牲膜４６と犠牲膜４６との間の上で、上記積層体をＸ方向に分離する。犠牲膜４６上の溝５１ａは、犠牲膜４６に達する。犠牲膜４６と犠牲膜４６との間に形成された溝５１ａは、バックゲートＢＧに達する。図２に示すように、溝５１ａは、Ｙ方向に延びている。
【００７１】
メモリ領域２に形成された溝５１ａは、選択ゲートＳＧを、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳに分離する。
【００７２】
周辺領域３に形成された溝５１ｂ及び５１ｃは、バックゲートＢＧに達する。溝５１ｂ及び５１ｃは、図３に示すように、上記積層体を複数の抵抗素子ブロック６に分離する。
【００７３】
溝５１ａ〜５１ｃ内には、それぞれ、図１１に示すように、絶縁膜５２ａ〜５２ｃが埋め込まれる。これら、絶縁膜５２ａ〜５２ｃは、例えばＣＶＤ法で同時に形成される。絶縁膜５２ａ〜５２ｃは、例えばシリコン窒化膜あるいはシリコン酸化膜である。
【００７４】
絶縁膜５２ａ〜５２ｃは、絶縁層４３上にも堆積されるが、絶縁層４３上の絶縁膜５２ａ〜５２ｃは除去される。
【００７５】
絶縁膜５２ａ〜５２ｃを形成した後、図１２に示すように、上記積層体に、複数のホールｈを形成する。複数のホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で、メモリ領域２および周辺領域３に同時に形成される。
【００７６】
メモリ領域２に形成されたホールｈは、上記積層体を貫通し、犠牲膜４６に達する。ホールｈのボトムに犠牲膜４６が露出する。１つの犠牲膜４６上には、絶縁膜５２ａを挟むように、一対のホールｈが形成される。
【００７７】
周辺領域３のホールｈは、図３（ａ）に示す抵抗素子ブロック６のホール形成部６ｂに形成される。周辺領域３のホールｈは、上記積層体を貫通し、バックゲートＢＧに達する。
【００７８】
メモリ領域２および周辺領域３におけるホールｈの側壁には、導電層ＷＬ、ノンドープシリコン膜４７、選択ゲートＳＧが露出する。
【００７９】
異種材料の積層構造では基板主面に対して垂直なホールを形成することが困難になりやすい。しかし、実施形態によれば、バックゲートＢＧと絶縁層４３との間の積層体は、すべてシリコン膜であるので、ＲＩＥの条件設定およびホールｈの形状制御性が容易である。
【００８０】
ホールｈを形成した後、例えばウェットエッチングにより、犠牲膜４６及びノンドープシリコン膜４７を除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いる。
【００８１】
図１３は、ウェットエッチングにより、犠牲膜４６及びノンドープシリコン膜４７が除去された後の状態を表す。
【００８２】
アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされた不純物濃度に依存する。例えば、シリコン膜中のボロン濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
【００８３】
したがって、実施形態によれば、上記ウェットエッチングにより、ノンドープシリコン膜４７および同じくノンドープシリコン膜である犠牲膜４６は、ホールｈを通じて除去される。一方、不純物として例えばボロンが添加されたバックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧは残される。
【００８４】
犠牲膜４６の除去により、先の工程でバックゲートＢＧに形成された溝４５が現れる。１つの溝４５に対して、一対のホールｈがつながっている。すなわち、メモリ領域２には、一対のホールｈのそれぞれのボトムが１つの共通の溝４５とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００８５】
ノンドープシリコン膜４７の除去により、導電層ＷＬ間に、空隙４８が形成される。空隙４８は、ホールｈとつながっている。
【００８６】
導電層ＷＬ及び選択ゲートＳＧは、絶縁膜５２ａ〜５２ｃによって支えられ、空隙４８を隔てて導電層ＷＬ及び選択ゲートＳＧが積層された状態が保持される。
【００８７】
あるいは、溝５１ａ〜５１ｃよりも先にホールｈおよびホールｈ内の膜を形成し、その後に溝５１ａ〜５１ｃを形成してもよい。この場合、ホールｈ内の膜で複数層の導電層ＷＬを支えつつ、溝５１ａ〜５１ｃを通じたエッチングにより、ノンドープシリコン膜４７及び犠牲膜４６を除去する。
【００８８】
上記ウェットエッチングの後、図１に示すように、メモリ領域２のメモリホールＭＨの内壁、および周辺領域３のホールｈの側壁にメモリ膜３０を形成するとともに、空隙４８に絶縁層４２を形成する。
【００８９】
メモリ膜３０は、図５を参照して前述したように、メモリホールＭＨ（ホールｈ）の側壁側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。ホールｈの側壁へのメモリ膜３０の形成と同時に空隙４８にも絶縁層４２が形成される。したがって、絶縁層４２は、メモリ膜３０の一部である少なくともブロック膜３１を含む。
【００９０】
空隙４８の高さや、メモリ膜３０を構成する各膜の膜厚に応じて、空隙４８がブロック膜３１のみで埋まる場合もあるし、空隙４８にブロック膜３１と電荷蓄積膜３２を含む積層膜、あるいはブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁層４２として埋め込まれる場合もある。
【００９１】
メモリ膜３０を形成した後、メモリ領域２のメモリホールＭＨ内、および周辺領域３のホールｈ内に、チャネルボディ２０を形成する。
【００９２】
メモリ領域２には複数のＵ字状のメモリストリングＭＳが形成され、その後の工程で、図示しないコンタクト、図４に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００９３】
周辺領域３には、メモリストリングは形成されず、図３（ａ）に示す複数の抵抗素子ブロック６を含む抵抗素子が形成される。
【００９４】
メモリ領域２の積層体に対する加工と、周辺領域３の積層体に対する加工とは同時に行われる。すなわち、周辺領域３の抵抗素子は、メモリ領域２のメモリセルアレイ４を形成する工程に対して追加工程なく形成することができる。溝５１ａ〜５１ｃを形成するリソグラフィ時のマスクパターンを、溝５１ｃだけ変えればよい。
【００９５】
なお、周辺領域３のホールｈ内には、メモリセルアレイ４のホールｈ内の膜とは異なる構成の絶縁膜を埋め込んでもよい。
【００９６】
周辺領域３には、メモリセルアレイ４を制御する周辺回路が形成されている。すなわち、同じ基板１０上にメモリセルアレイ４とその制御回路が形成され、１チップ化されている。
【００９７】
周辺回路は、基板１０の表面に形成された例えばＣＭＯＳ回路を含む。また、図３（ａ）に示す複数の抵抗素子ブロック６を含む抵抗素子は、図示しないコンタクト及び配線を介して周辺回路に接続され、周辺回路の抵抗素子として機能する。
【００９８】
周辺領域３の複数の導電層ＷＬのうち、少なくとも１層の導電層ＷＬが抵抗素子として機能する。メモリセルアレイ４の導電層ＷＬと、周辺領域３で抵抗素子となる導電層ＷＬは、接続されていない。
【００９９】
周辺領域３における抵抗素子となる導電層ＷＬの不純物濃度は、メモリセルアレイ４における電極層となる導電層ＷＬの不純物濃度と等しいかまたはそれよりも低く、周辺領域３における抵抗素子となる導電層ＷＬの抵抗は、メモリセルアレイ４における電極層となる導電層ＷＬの抵抗と等しいかまたはそれよりも高い。
【０１００】
あるいは、抵抗素子ブロック６におけるライン部６ａのＸ方向の幅を、メモリセルアレイ４の導電層ＷＬのＸ方向の幅よりも細くすることで、周辺領域３における抵抗素子となる導電層ＷＬの抵抗を、メモリセルアレイ４における電極層となる導電層ＷＬの抵抗よりも高くすることができる。
【０１０１】
あるいは、メモリセルアレイ４の導電層ＷＬにシリサイドを含ませることで、メモリセルアレイ４の導電層ＷＬの抵抗を、周辺領域３の導電層ＷＬの抵抗よりも低くすることができる。
【０１０２】
実施形態によれば、メモリセルアレイ４を構成する積層体の一部を使って抵抗素子を設けている。すなわち、基板表面に形成されるＣＭＯＳのゲート電極材料を使って抵抗素子を形成するのではなく、メモリセルアレイ４の導電層ＷＬと同じ階層の導電層ＷＬを抵抗素子として使うことができる。このため、積層体の下にＣＭＯＳ回路を形成することが可能となり、周辺回路領域の面積、ひいてはチップサイズの縮小が可能となる。
【０１０３】
実施形態の抵抗素子ブロック６は、図３（ａ）に示すように、Ｙ方向に延びるライン部６ａと、ライン部６ａからＸ方向に突出したホール形成部６ｂを有する。ホールｈは、ライン部６ａには形成されず、ホール形成部６ｂに形成される。そして、そのホールｈを通じて、周辺領域３においてもノンドープシリコン膜４７がエッチングにより除去される。
【０１０４】
導電層ＷＬは例えばＣＶＤ法で形成され、抵抗素子ブロック６を構成する導電層ＷＬ自体の抵抗は、場所によらずほぼ一様である。したがって、抵抗素子ブロック６を流れる電流は、最短経路を通ろうとし、ホールｈが形成されていないライン部６ａをＹ方向に沿って主に流れ（直進し）、ホール形成部６ｂにはほとんどまわりこまない。そのため、ホールｈの加工ばらつき（ホール径のばらつき）が、抵抗素子の抵抗ばらつきに影響しない。
【０１０５】
なお、周辺領域３の導電層ＷＬに対しても、図２に示すメモリ領域２と同じパターニングを行い、ライン部にホールｈが形成されている構造を抵抗素子として用いる構造（比較例）が考えられる。しかし、この比較例では、電流の通り道にホールｈが存在し、溝５１ａおよびホールｈの両パターンの加工ばらつきが、抵抗素子の抵抗ばらつきに影響してしまう。それらパターンの加工ばらつきが抵抗素子の抵抗ばらつきに影響しない程度まで抵抗素子パターン全体を大きくする対策が考えられうるが、これはチップ面積の増大につながる。
【０１０６】
実施形態によれば、抵抗素子パターン全体を大きくしなくても、前述したように、溝５１ｃのパターン形状の工夫で、ホール加工ばらつきの抵抗ばらつきへの影響を抑えることができる。したがって、抵抗素子面積、ひいてはチップサイズの縮小が可能となる。
【０１０７】
図３（ｂ）は、抵抗素子ブロック６の他の平面パターンを示す。
【０１０８】
この抵抗素子ブロック６は、図３（ａ）と同様に、ライン部６ａとホール形成部６ｂとを有するが、ホール形成部６ｂがライン部６ａに一体につながる部分（接続部）６ｃがくびれて細くなっている。すなわち、上記接続部６ｃのＹ方向の幅Ｗ２は、ライン部のＸ方向の幅Ｗ１よりも小さい。
【０１０９】
これにより、ライン部６ａをＹ方向に流れる電流が、ホール形成部６ｂに迂回しにくくなり、ホール径ばらつきの抵抗素子への影響をさらに小さくすることができる。
【０１１０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１１】
１…半導体装置、２…メモリ領域、３…周辺領域、４…メモリセルアレイ、６…抵抗素子ブロック、６ａ…ライン部、６ｂ…ホール形成部、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁層、４７…ノンドープシリコン膜、５１ａ〜５１ｃ…溝、５２ａ〜５２ｃ…絶縁膜、ｈ…ホール、ＷＬ…導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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