(57)【要約】【課題】高集積と高パフォーマンスのＶＧ型半導体メモリ構造を実現する。【解決手段】実施形態に係わる製造方法は、まず、第一及び第二のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２を覆うゲート絶縁層構造５及び半導体電極層６を形成する。次に、半導体電極層６上に、第一及び第二のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２間のスペースを満たす第一の絶縁層を形成し、半導体電極層６及び第一の絶縁層をライン＆スペースパターンにパターニングする。次に、ライン＆スペースパターンのスペース内に、第一の絶縁層とは異なる第二の絶縁層を満たす。次に、第一の絶縁層を選択的に除去することにより、ライン＆スペースパターンのライン内にトレンチを形成する。最後に、そのトレンチ内の半導体電極層６上に金属層７を形成する。【選択図】図１
2014179530.tif 000002
【特許請求の範囲】
【請求項１】
各々が、第一の方向に積み重ねられ、かつ、前記第一の方向に交差する第二の方向に延びる複数のアクティブエリア層を有し、前記第一及び第二の方向に交差する第三の方向に並ぶ、第一及び第二の積層構造を形成する工程と、
前記第一及び第二の積層構造を覆うゲート絶縁層構造を形成する工程と、
前記ゲート絶縁層構造上に、前記第一及び第二の積層構造間のスペースを満たさない第一の導体層を形成する工程と、
前記第一の導体層上に、前記第一及び第二の積層構造間のスペースを満たす犠牲層を形成する工程と、
前記第一の導体層及び前記犠牲層を、前記第三の方向に延びる複数のラインと複数のスペースを備えるライン＆スペースパターンにパターニングする工程と、
前記ライン＆スペースパターンの前記複数のスペース内に、前記犠牲層とは異なるエッチング特性を有する絶縁層を満たす工程と、
前記犠牲層を選択的に除去することにより、前記ライン＆スペースパターンの前記複数のライン内に、それぞれ、前記第一及び第二の積層構造間の前記第一の導体層を剥き出しにする複数のトレンチを形成する工程と、
前記複数のトレンチ内の前記第一の導体層上に第二の導体層を形成する工程と
を具備する不揮発性半導体記憶装置の製造方法。
【請求項２】
第一の導体層は半導体電極層であり、第二の導体層は金属層であり、前記半導体電極層と前記金属層とを反応させることにより、前記半導体電極層の一部又は全部を金属化合物層に変化させる工程をさらに具備する請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記金属化合物層を形成した後に、前記金属化合物層上に金属層を形成する工程をさらに具備する請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第一及び第二の積層構造間において、前記第一の導体層の前記第一の方向の上面は、前記複数のアクティブエリア層のうち最下層の下面よりも低い請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第一及び第二の積層構造間において、前記第二の導体層の下面は、前記複数のアクティブエリア層のうち前記最下層の下面よりも低い請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記犠牲層は、前記第一及び第二の積層構造間のスペース内のみに形成される請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記犠牲層は、前記第一及び第二の積層構造を覆うように形成される請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記複数のトレンチは、前記ライン＆スペースパターンの前記複数のラインに沿って前記第三の方向に延びる請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記ライン＆スペースパターンは、ハードマスク層をマスクに用いて、前記第一の導体層及び前記犠牲層をパターニングすることにより形成され、
前記複数のトレンチは、前記犠牲層及び前記ハードマスク層を選択的に除去することにより形成される
請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第二の導体層は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、及び、Erのうちの少なくとも１つを含む請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第二の導体層は、TaN、TiN、TaC、Si化合物、及び、Ge化合物のうちの少なくとも１つを含む請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第二の導体層は、前記複数のトレンチ内に満たされる請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第一及び第二の積層構造間のスペースは、前記第二の導体層により満たされず、残りの部分は絶縁層により満たされるか、又は、空洞である請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
各々が、第一の方向に積み重ねられ、かつ、前記第一の方向に交差する第二の方向に延びる複数のアクティブエリア層を有し、前記第一及び第二の方向に交差する第三の方向に並ぶ、第一及び第二の積層構造を形成する工程と、
前記第一及び第二の積層構造を覆うゲート絶縁層構造を形成する工程と、
前記ゲート絶縁層構造上に、前記第一及び第二の積層構造間のスペースを満たす犠牲層を形成する工程と、
前記犠牲層を、前記第三の方向に延びる複数のラインと複数のスペースを備えるライン＆スペースパターンにパターニングする工程と、
前記ライン＆スペースパターンの前記複数のスペース内に、前記犠牲層とは異なるエッチング特性を有する絶縁層を満たす工程と、
前記犠牲層を選択的に除去することにより、前記ライン＆スペースパターンの前記複数のライン内に、それぞれ、前記第一及び第二の積層構造間の前記ゲート絶縁層構造を剥き出しにする複数のトレンチを形成する工程と、
前記複数のトレンチ内の前記ゲート絶縁層構造上に導体層を形成する工程と
を具備する不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第一及び第二の積層構造間において、前記ゲート絶縁層構造の前記第一の方向の上面は、前記複数のアクティブエリア層のうち最下層の下面よりも低い請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記第一及び第二の積層構造間において、前記導体層の下面は、前記複数のアクティブエリア層のうち前記最下層の下面よりも低い請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記導体層は、前記複数のトレンチ内に満たされる請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記第一及び第二の積層構造間のスペースは、前記導体層により満たされず、残りの部分は絶縁層により満たされるか、又は、空洞である請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記ゲート絶縁層構造は、前記第一及び第二のアクティブエリア層から、絶縁層、記憶層、及び、絶縁層の順に配置される積層構造を含む請求項１又は１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記導体層は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、及び、Erのうちの少なくとも１つを含む請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
前記導体層は、TaN、TiN、TaC、Si化合物、及び、Ge化合物のうちの少なくとも１つを含む請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することによってビットあたりのコスト削減や大容量化が進められており、今後の一層の微細化が進展することが要求されている。しかし、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
【０００３】
そこで、近年、メモリセルの集積度を高めるために、その構造を従来の二次元（平面）構造から三次元（立体）構造へと移行させる開発が行われ、様々な三次元不揮発性半導体記憶装置が提案されている。その内の１つである垂直ゲート(Vertical Gate；VG)型半導体メモリ構造は、周辺素子などを含むレイアウトが平面構造とほぼ等しく、積層されたアクティブエリア(AA)およびゲートコンタクト(GC)を一括形成できる、という特徴を有している。
【０００４】
ところで、ＶＧ型三次元構造は、垂直方向に積み重ねられた複数のメモリセルが、垂直方向に延びた制御ゲート電極を共有する構造を有する。このため、高集積化を狙って積層数を増やすと、制御ゲート電極をメタル層により形成することが難しくなる。これは、積層数の増加により、加工しなければならないメタル層の厚さが厚くなり、実質的にメタル層を加工することができなくなるからである。
【０００５】
従って、ＶＧ型三次元構造では、メモリセルの制御ゲート電極をポリシリコン層により形成することが多い。また、制御ゲート電極は、ワード線として水平方向に延在する。このため、ワード線（制御ゲート電極）としてのポリシリコン層の上面には、ワード線の配線抵抗を下げるためのシリサイド層（低抵抗層）を設けることが常套手段である。しかし、シリサイド層から各階層にある各メモリセルまでの距離は、メモリセルごとに異なる。即ち、シリサイド層から最上層にあるメモリセルまでは、シリサイド層よりも高い抵抗値のポリシリコン層を経由する距離が短い。これに対し、シリサイド層から最下層にあるメモリセルまでは、ポリシリコン層を経由する距離が長い。
【０００６】
これにより、シリサイド層から各メモリセルまでの電気抵抗値が異なるという事態が発生する。即ち、最下層のメモリセルは、最上層のメモリセルに比べて、信号が伝わる速度が最も遅くなる（電気抵抗値が最も高くなる）。また、全てのメモリセルにおいて正常動作を実現するためには、信号の伝わる速度が最も遅い最下層のメモリセルに合わせて動作タイミングを決定しなければならない。結果として、これが、デバイス全体としてのパフォーマンスを低下させることになる。この弊害は、高集積化のために積層数を多くすればするほど、顕著になる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許７，３５２，０１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、高集積と高パフォーマンスとを両立させることが可能な不揮発性半導体記憶装置の製造方法を提案する。
【課題を解決するための手段】
【０００９】
実施形態によれば、不揮発性半導体記憶装置の製造方法は、各々が、第一の方向に積み重ねられ、かつ、前記第一の方向に交差する第二の方向に延びる複数のアクティブエリア層を有し、前記第一及び第二の方向に交差する第三の方向に並ぶ、第一及び第二の積層構造を形成する工程と、前記第一及び第二の積層構造を覆うゲート絶縁層構造を形成する工程と、前記ゲート絶縁層構造上に、前記第一及び第二の積層構造間のスペースを満たさない第一の導体層を形成する工程と、前記第一の導体層上に、前記第一及び第二の積層構造間のスペースを満たす犠牲層を形成する工程と、前記第一の導体層及び前記犠牲層を、前記第三の方向に延びる複数のラインと複数のスペースを備えるライン＆スペースパターンにパターニングする工程と、前記ライン＆スペースパターンの前記複数のスペース内に、前記犠牲層とは異なる材料の絶縁層を満たす工程と、前記犠牲層を選択的に除去することにより、前記ライン＆スペースパターンの前記複数のライン内に、それぞれ、前記第一及び第二の積層構造間の前記第一の導体層を剥き出しにする複数のトレンチを形成する工程と、前記複数のトレンチ内の前記第一の導体層上に第二の導体層を形成する工程とを備える。
【図面の簡単な説明】
【００１０】
【図１】第一の実施例の構造を示す斜視図。
【図２】図１の平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】比較例としての構造を示す断面図。
【図５】メモリセルを示す斜視図。
【図６】変形例としての構造を示す断面図。
【図７】製造方法を示す斜視図。
【図８】製造方法を示す断面図。
【図９】製造方法を示す断面図。
【図１０】製造方法を示す断面図。
【図１１】製造方法を示す斜視図。
【図１２】製造方法を示す断面図。
【図１３】製造方法を示す斜視図。
【図１４】製造方法を示す斜視図。
【図１５】製造方法を示す斜視図。
【図１６】製造方法を示す斜視図。
【図１７】製造方法を示す断面図。
【図１８】製造方法を示す斜視図。
【図１９】製造方法を示す断面図。
【図２０】製造方法を示す斜視図。
【図２１】製造方法を示す断面図。
【図２２】製造方法を示す斜視図。
【図２３】製造方法を示す斜視図。
【図２４】製造方法を示す斜視図。
【図２５】製造方法を示す斜視図。
【図２６】製造方法を示す断面図。
【図２７】製造方法を示す斜視図。
【図２８】製造方法を示す断面図。
【図２９】製造方法を示す斜視図。
【図３０】製造方法を示す断面図。
【図３１】製造方法を示す斜視図。
【図３２】製造方法を示す斜視図。
【図３３】製造方法を示す斜視図。
【図３４】製造方法を示す斜視図。
【図３５】製造方法を示す断面図。
【図３６】製造方法を示す斜視図。
【図３７】製造方法を示す断面図。
【図３８】製造方法を示す断面図。
【図３９】製造方法を示す断面図。
【図４０】製造方法を示す断面図。
【図４１】第二の実施例の構造を示す斜視図。
【図４２】図４１の平面図。
【図４３】図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。
【図４４】変形例としての構造を示す断面図。
【図４５】製造方法を示す断面図。
【図４６】製造方法を示す断面図。
【図４７】製造方法を示す斜視図。
【図４８】製造方法を示す斜視図。
【図４９】製造方法を示す斜視図。
【図５０】製造方法を示す断面図。
【図５１】製造方法を示す斜視図。
【図５２】製造方法を示す断面図。
【図５３】適用例としてのＶＧ型半導体メモリ構造を示す斜視図。
【図５４】適用例としてのＶＧ型半導体メモリ構造を示す斜視図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施例を説明する。
【００１２】
１．  第一の実施例  
(1)   構造  
図１は、不揮発性半導体記憶装置の斜視図、図２は、図１の平面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００１３】
半導体基板１は、例えば、シリコン基板である。絶縁層２は、例えば、酸化シリコン層であり、半導体基板１上に配置される。
【００１４】
フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、絶縁層２上に配置される。フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の各々は、例えば、半導体基板１の表面に垂直な第一の方向に積み重ねられる複数（本例では、４つ）のアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを有する。
【００１５】
また、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、半導体基板１の表面に平行な第二の方向に延び、第一及び第二の方向に交差する第三の方向に並ぶ。
【００１６】
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、半導体層（単結晶シリコン層など）である。アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、素子（メモリセル、選択トランジスタなど）が形成される部分においては、例えば、絶縁層（酸化シリコン層など）４により互いに絶縁され、かつ、それ以外の部分においては、空洞により互いに絶縁される。
【００１７】
但し、素子が形成される部分以外の部分において、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、絶縁層４により絶縁されていてもよい。即ち、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、互いに絶縁されていればよく、その絶縁構造（絶縁層、空洞など）が制限されることはない。
【００１８】
また、本例では、４つのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを積み重ねているが、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアクティブエリア層の数は、これに限定されることはない。
【００１９】
フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアクティブエリア層の数が多いほど、不揮発性半導体記憶装置のメモリ容量の増大にとっては望ましい。
【００２０】
素子（メモリセル、選択トランジスタなど）は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第三の方向の側面上に配置される。例えば、メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ上に配置される。メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、第二の方向に直列接続される複数のメモリセルＭＣを含む。
【００２１】
また、メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、複数のメモリセルＭＣの両端に１つずつ接続される２つの選択トランジスタＳＴを備えていてもよい。
【００２２】
メモリセルＭＣは、例えば、図５に示すように、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第三の方向の側面上に配置されるゲート絶縁層構造５を有する。ゲート絶縁層構造５は、絶縁層５ａ、記憶層５ｂ、及び、絶縁層５ｃの順で配置される積層構造を備える。半導体電極層（例えば、導電性ポリシリコン層）６は、ゲート絶縁層構造５上に配置される。また、金属層７は、半導体電極層６上に配置される。
【００２３】
選択トランジスタＳＴは、メモリセルＭＣと同じ構造を有していてもよいし、メモリセルＭＣとは異なる構造を有していてもよい。後者の場合、選択トランジスタＳＴは、例えば、図５のゲート絶縁層構造５が絶縁層５ａ，５ｃのうちの少なくとも１つを有する構造を備える。即ち、図５のゲート絶縁層構造５内の記憶層５ｂが省略される。
【００２４】
ここで、記憶層５ｂが電荷蓄積層（フローティングゲート層、チャージトラップ層など）を有するとき、メモリセルＭＣは、フラッシュメモリなどの電荷蓄積型のメモリセルとなる。
【００２５】
半導体電極層６は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第三の方向の側面上においては、第一の方向に延びるが、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３上からみたとき、半導体電極層６は、全体として、第三の方向に延びる。即ち、例えば、図３から明らかなように、半導体電極層６は、第一及び第三の方向を含む二次元平面内において、蛇行しながら、第三の方向に延びる。
【００２６】
また、半導体電極層６は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷを満たさない程度の厚さｔを有する。
【００２７】
このため、金属層７は、半導体電極層６上に配置されると共に、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷを満たす。
【００２８】
但し、例えば、図６に示すように、金属層７は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷを満たしていなくてもよい。この場合、同図に示すように、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷは、金属層７上の絶縁層８により満たされる。
【００２９】
また、図６において、絶縁層８を省略し、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷを、空洞にしてもよい。
【００３０】
尚、半導体電極層６及び金属層７は、例えば、ワード線ＷＬとして機能する。
【００３１】
ここで、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間において、金属層７の下面は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち、最下層であるアクティブエリア層３ａの下面よりも低い。
【００３２】
これにより、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の各メモリセルＭＣに対する信号の遅延時間のばらつきを無くし、デバイス全体としてのパフォーマンスを向上させることができる。この効果は、例えば、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアクティブエリア層の数が増え、かつ、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３が高くなるほど、顕著となる。
【００３３】
例えば、図４に示す比較例では、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースが半導体電極層６により完全に満たされる。この場合、同図に示すように、金属層７から各メモリセルまでの電気抵抗値にばらつきが発生する。
【００３４】
即ち、金属層７から最も上のアクティブエリア層３ｄ上に配置されるメモリセルＭＣ-upperまでの電気抵抗値は、非常に小さいのに対し、金属層７から最も下のアクティブエリア層３ａ上に配置されるメモリセルＭＣ-lowerまでの電気抵抗値は、非常に大きい。また、この差は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアクティブエリア層の数が増えるほど、大きくなる。
【００３５】
このように、本例によれば、ＶＧ型三次元半導体メモリ構造において、高集積と高パフォーマンスを同時に実現することができる。
【００３６】
ところで、図４の比較例に示すように、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを、半導体電極層６により満たしているのには、理由がある。それは、半導体電極層６のパターニングが、金属層７のパターニングよりも容易だからである。
【００３７】
従来のプロセスでは、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを半導体電極層６又は金属層７により満たした後に、半導体電極層６又は金属層７をパターニングする、というステップが採用される。
【００３８】
この場合、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３が高くなると、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペース内に存在する半導体電極層６又は金属層７の厚さが非常に大きくなる。
【００３９】
このような状況下で、半導体電極層６又は金属層７をエッチングするとき、半導体電極層６のエッチングは、高精度かつ短時間で行えるのに対し、金属層７のエッチングは、半導体電極層６のエッチングに比べて、精度及び時間ともに劣る。
【００４０】
このため、図４の比較例に示すように、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを、半導体電極層６により満たすのが一般的となる。
【００４１】
そこで、本明細書では、図１〜図３、図５及び図６の構造、即ち、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間において、金属層７の下面が、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち、最下層であるアクティブエリア層３ａの下面よりも低い構造であっても、金属層７のパターニング（マスクを用いたエッチング）無しに、そのような構造を得ることができる新たなプロセスについても提案する。
【００４２】
これについては、後述する。
【００４３】
(2)   材料例  
次に、図１〜図３、図５及び図６の構造の各要素を構成する材料例を説明する。
【００４４】
上述の不揮発性半導体記憶装置を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
【００４５】
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、シリコン（Ｓｉ）層、絶縁層４は、例えば、酸化シリコン（ＳｉＯ２）層である。シリコン層は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。また、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、Ｇｅなどの半導体層や、ＳｉＧｅなどの化合物半導体層であってもよい。絶縁層４は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）などを含む積層構造であってもよい。
【００４６】
メモリセルＭＣ内の記憶層５ｂは、例えば、電荷蓄積層（フローティングゲート層、チャージトラップ層など）、可変抵抗層（電圧、電流、熱などにより抵抗値が変化する材料層など）である。
【００４７】
メモリセルＭＣ内の記憶層５ｂが電荷蓄積層であるとき、ゲート絶縁層構造５は、絶縁層（トンネル絶縁層）５ａ、記憶層（電荷蓄積層）５ｂ、及び、絶縁層（ブロック絶縁層）５ｃを備える。
【００４８】
また、記憶層５ｂがフローティングゲート層であるとき、各メモリセルＭＣの記憶層５ｂは、互いに分断されているのが望ましい。一方、記憶層５ｂがチャージトラップ層であるとき、各メモリセルＭＣの記憶層５ｂは、互いに分断されていてもよいし、互いに結合されていてもよい。
【００４９】
絶縁層（トンネル絶縁層）５ａは、例えば、酸化シリコン（ＳｉＯ２）層であり、記憶層（電荷蓄積層）５ｂは、例えば、窒化シリコン（Ｓｉ３Ｎ４）層であり、絶縁層（ブロック絶縁層）５ｃは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）である。
【００５０】
また、絶縁層（トンネル絶縁層）５ａは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。絶縁層（トンネル絶縁層）５ａは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００５１】
記憶層（電荷蓄積層）５ｂは、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択される少なくとも１つである。
【００５２】
また、記憶層（電荷蓄積層）５ｂは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。記憶層（電荷蓄積層）５ｂは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【００５３】
絶縁層（ブロック絶縁層）５ｃは、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択される少なくとも１つである。
【００５４】
半導体電極層６は、例えば、Ｐ型不純物又はＮ方不純物を含む導電性ポリシリコン層である。
【００５５】
金属層７は、例えば、珪化ニッケル（ＮｉＳｉ）、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドである。
【００５６】
金属層７は、Ｇｅ化合物（ジャーマナイド）などであってもよい。  
また、金属層７は、上述の材料の組み合わせであってもよい。
【００５７】
(3)   製造方法  
（第一の例）  
図１〜図３、図５及び図６の構造を製造する方法の第一の例を説明する。
【００５８】
まず、図７及び図８に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第一の導電型（例えば、Ｐ型）の半導体基板（例えば、シリコン基板）１を用意する。この半導体基板１上に、絶縁層（例えば、酸化シリコン層）２，４及びアクティブエリア層（例えば、単結晶シリコン）３ａ，３ｂ，３ｃ，３ｄの積層構造を形成する。
【００５９】
そして、例えば、レジストパターンをマスクにして、この積層構造をエッチングすることにより、第二の方向に延び、第三の方向に並ぶ複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を形成する。この後、レジストパターンを除去する。
【００６０】
尚、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、ハードマスク層（窒化シリコン層、酸化シリコン層など）をマスクにしてパターニングしてもよい。この場合、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、ハードマスク層（最上層）を含んでいてもよい。
【００６１】
次に、図９に示すように、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を覆うゲート絶縁層構造５を形成する。ゲート絶縁層構造５は、例えば、図５に示すように、絶縁層５ａ、記憶層５ｂ、及び、絶縁層５ｃの三層構造を有する。
【００６２】
次に、図１０に示すように、ゲート絶縁層構造５上に、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たさない半導体電極層６を形成する。ここで、半導体電極層６が複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たさないために、半導体電極層６の厚さｔが設定される。
【００６３】
また、複数のフィン型積層構造Ｆｉｎ１、Ｆｉｎ２、Ｆｉｎ３間において、半導体電極層６の第一方向の上面Ｓ２は、アクティブエリア層３ａ、３ｂ、３ｃ、３ｄのうち最下層であるアクティブエリア層３ａの下面Ｓ１よりも低くなる必要がある。そのため、図７および８に示したエッチング加工において、絶縁層２をあらかじめ掘り下げておく。
【００６４】
次に、図１１及び図１２に示すように、半導体電極層６上に、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たす第一の絶縁層９を犠牲層として形成する。第一の絶縁層９は、例えば、化学機械的研磨（ＣＭＰ）により、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペース内のみに形成される。
【００６５】
また、第一の絶縁層９の上面は、平坦化されると共に、半導体電極層６の上面とほぼ一致させる。
【００６６】
次に、図１３に示すように、半導体電極層６及び第一の絶縁層９上に、ハードマスク層ＨＭを形成する。ハードマスク層ＨＭは、例えば、酸化シリコン層、窒化シリコン層などの絶縁層を備える。尚、本例では、ハードマスク層ＨＭの例を説明するが、これに代えて、レジスト層などを用いてもよい。
【００６７】
ハードマスク層ＨＭをマスクにして、例えば、異方性ドライエッチングにより、半導体電極層６及び第一の絶縁層９をエッチングすると、例えば、図１４に示すように、第三の方向に延びる複数のラインと複数のスペースを備えるライン＆スペースパターンが形成される。
【００６８】
ここで、本例では、ライン＆スペースパターンの複数のスペースにおいて、ゲート絶縁層構造５が除去されているが、これら複数のスペースにおいて、ゲート絶縁層構造５の全部又は一部を残してもよい。
【００６９】
また、図１４に示すように、本例では、異方性ドライエッチングにより、半導体電極層６及び第一の絶縁層９のエッチングと同時に、ハードマスク層ＨＭに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を除去している。しかし、これに代えて、ハードマスク層ＨＭに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を残しておいてもよい。
【００７０】
この後、ハードマスク層ＨＭを除去する。
【００７１】
次に、図１５に示すように、図１４のステップで形成されたライン＆スペースパターンのスペース内に、第一の絶縁層９とは異なる第二の絶縁層１０を満たす。例えば、第一及び第二の絶縁層９，１０のうちの一方が酸化シリコン層であるとき、第一及び第二の絶縁層９，１０のうちの他方は、窒化シリコン層とすることができる。
【００７２】
ここで、第一及び第二の絶縁層９，１０が異なるとは、材料が異なる場合の他、材料が同じであるが、組成や密度などの相違により特性が異なる場合も含む。例えば、第一及び第二の絶縁層９，１０のうちの一方を、高温プロセスにより形成された高密度なＳｉＯ２とし、他方を、低温プロセスにより形成された低密度なＳｉＯ２とすることができる。
【００７３】
第二の絶縁層１０は、例えば、化学機械的研磨（ＣＭＰ）により、ライン＆スペースパターンのスペース内のみに形成される。また、第二の絶縁層１０の上面は、平坦化されると共に、半導体電極層６及び第一の絶縁層９の上面とほぼ一致させる。
【００７４】
次に、図１６及び図１７に示すように、第一の絶縁層９を選択的に除去することにより、ライン＆スペースパターンの複数のライン内に、それぞれ、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間の半導体電極層６を剥き出しにする複数のトレンチＴＲを形成する。
【００７５】
複数のトレンチＴＲの底面は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち最下層であるアクティブエリア層３ａの下面よりも低い。
【００７６】
尚、第一の絶縁層９が窒化シリコン層であるときは、Ｈ３ＰＯ４を用いることにより第一の絶縁層９を選択的に除去可能である。
【００７７】
次に、図１８及び図１９に示すように、半導体電極層６上に金属層７を形成する。
【００７８】
複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間において、金属層７の第一の方向の下面Ｓ３は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち最下層であるアクティブエリア層３ａの下面Ｓ１よりも低い。
【００７９】
ここで、金属層７は、図１６及び図１７の複数のトレンチＴＲを満たしていてもよいし、図１６及び図１７の複数のトレンチＴＲを満たしていなくてもよい。
【００８０】
また、熱処理により、半導体電極層６と金属層７とを化学反応させることにより、半導体電極層６の一部又は全部を金属化合物層（例えば、金属シリサイド層）に変化させてもよい。この場合、例えば、未反応の金属層７を除去することにより、図１８及び図１９に示すように、半導体電極層６上のみに、金属層（金属化合物層）７を残すことができる。
【００８１】
尚、半導体電極層６がシリコン層のとき、例えば、金属層７としてニッケル層を用いることにより、低抵抗なニッケルシリサイド層を形成することが可能である。また、半導体電極層６がゲルマニウム層のとき、例えば、金属層７としてニッケル層を用いることにより、低抵抗なニッケルジャーマナイド層を形成することが可能である。
【００８２】
また、金属化合物層（シリサイド層又はジャーマナイド層）により、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースが満たされなかったときは、さらに、金属化合物層上に金属層を形成し、この金属層により複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たしてもよい。
【００８３】
以上のステップにより、図１〜図３、図５及び図６の構造を形成することができる。
【００８４】
（第二の例）  
図１〜図３、図５及び図６の構造を製造する方法の第二の例を説明する。
【００８５】
まず、図７〜図１０に示すように、上述の第一の例で説明したステップを用いて、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を覆うゲート絶縁層構造５及び半導体電極層６を形成する。ここで、第一の例と同様に、半導体電極層６が複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たさないために、半導体電極層６の厚さｔが設定される。
【００８６】
次に、図２０及び図２１に示すように、半導体電極層６上に、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たす第一の絶縁層９を犠牲層として形成する。
【００８７】
第一の絶縁層９は、例えば、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を覆い、かつ、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たすように形成される。また、ＣＭＰにより、第一の絶縁層９の上面は、平坦化される。
【００８８】
次に、図２２に示すように、半導体電極層６及び第一の絶縁層９上に、ハードマスク層ＨＭを形成する。ハードマスク層ＨＭは、例えば、酸化シリコン層、窒化シリコン層などの絶縁層を備える。尚、本例では、ハードマスク層ＨＭの例を説明するが、これに代えて、レジスト層などを用いてもよい。
【００８９】
ハードマスク層ＨＭをマスクにして、例えば、異方性ドライエッチングにより、半導体電極層６及び第一の絶縁層９をエッチングすると、例えば、図２３に示すように、第三の方向に延びる複数のラインと複数のスペースを備えるライン＆スペースパターンが形成される。
【００９０】
ここで、本例でも、第一の例と同様に、ライン＆スペースパターンの複数のスペースにおいて、ゲート絶縁層構造５が除去されているが、これら複数のスペースにおいて、ゲート絶縁層構造５の全部又は一部を残してもよい。
【００９１】
また、図２３に示すように、本例では、異方性ドライエッチングにより、半導体電極層６及び第一の絶縁層９のエッチングと同時に、ハードマスク層ＨＭに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を除去している。しかし、これに代えて、ハードマスク層ＨＭに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を残しておいてもよい。
【００９２】
この後、ハードマスク層ＨＭを除去する。
【００９３】
ここで、第二の例が第一の例と異なる点は、ライン＆スペースパターンの複数のラインの上面の全体を、第一の絶縁層９が覆っている点にある。この第一の絶縁層９は最終的には除去してもよいし残してもよい。すなわち、犠牲層ではあるが残すことも可能である。
【００９４】
次に、図２４に示すように、図２３のステップで形成されたライン＆スペースパターンのスペース内に、第一の絶縁層９とは異なる第二の絶縁層１０を満たす。例えば、第一及び第二の絶縁層９，１０のうちの一方が酸化シリコン層であるとき、第一及び第二の絶縁層９，１０のうちの他方は、窒化シリコン層とすることができる。
【００９５】
ここで、第一の例と同様に、第一及び第二の絶縁層９，１０が異なるとは、材料が異なる場合の他、材料が同じであるが、組成や密度などの相違により特性が異なる場合も含むものとする。
【００９６】
第二の絶縁層１０は、例えば、ＣＭＰにより、ライン＆スペースパターンのスペース内のみに形成される。また、第二の絶縁層１０の上面は、平坦化されると共に、第一の絶縁層９の上面とほぼ一致させる。
【００９７】
次に、図２５及び図２６に示すように、第一の絶縁層９を選択的に除去することにより、ライン＆スペースパターンの複数のライン内に、それぞれ、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間の半導体電極層６を剥き出しにする複数のトレンチＴＲを形成する。
【００９８】
複数のトレンチＴＲの底面は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち最下層であるアクティブエリア層３ａの下面よりも低い。
【００９９】
尚、第一の絶縁層９が窒化シリコン層であるときは、Ｈ３ＰＯ４を用いることにより第一の絶縁層９を選択的に除去可能である。
【０１００】
次に、図２７及び図２８に示すように、半導体電極層６上に金属層７を形成する。金属層７は、例えば、スパッタとＣＭＰにより、図２５及び図２６の複数のトレンチＴＲ内のみに残存させることができる。
【０１０１】
ここで、金属層７は、図２５及び図２６の複数のトレンチＴＲを満たしていてもよいし、図２５及び図２６の複数のトレンチＴＲを満たしていなくてもよい。
【０１０２】
また、熱処理により、半導体電極層６と金属層７とを化学反応させることにより、半導体電極層６の一部又は全部を金属化合物層（例えば、金属シリサイド層）に変化させてもよい。この場合、例えば、未反応の金属層７を除去してもよいし、未反応の金属層７をそのまま残してもよい。未反応の金属層７を除去するとき、その除去された部分にさらに金属層を形成してもよい。
【０１０３】
尚、半導体電極層６がシリコン層のとき、例えば、金属層７としてニッケル層を用いることにより、低抵抗なニッケルシリサイド層を形成することが可能である。また、半導体電極層６がゲルマニウム層のとき、例えば、金属層７としてニッケル層を用いることにより、低抵抗なニッケルジャーマナイド層を形成することが可能である。
【０１０４】
また、金属化合物層（シリサイド層又はジャーマナイド層）により、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースが満たされなかったときは、さらに、金属化合物層上に金属層を形成し、この金属層により複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たしてもよい。
【０１０５】
以上のステップにより、図１〜図３、図５及び図６の構造を形成することができる。
【０１０６】
（第三の例）  
図１〜図３、図５及び図６の構造を製造する方法の第三の例を説明する。
【０１０７】
まず、図７〜図１０に示すように、上述の第一の例で説明したステップを用いて、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を覆うゲート絶縁層構造５及び半導体電極層６を形成する。ここで、第一の例と同様に、半導体電極層６が複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たさないために、半導体電極層６の厚さｔが設定される。
【０１０８】
次に、図２９及び図３０に示すように、半導体電極層６上に、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たす第一の絶縁層９を犠牲層として形成する。第一の絶縁層９は、例えば、ＣＭＰにより、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースのみを満たすように形成される。
【０１０９】
次に、図３１に示すように、半導体電極層６及び第一の絶縁層９上に、ハードマスク層ＨＭを形成する。ハードマスク層ＨＭは、例えば、酸化シリコン層、窒化シリコン層などの絶縁層を備える。
【０１１０】
ハードマスク層ＨＭをマスクにして、例えば、異方性ドライエッチングにより、半導体電極層６及び第一の絶縁層９をエッチングすると、例えば、図３２に示すように、第三の方向に延びる複数のラインと複数のスペースを備えるライン＆スペースパターンが形成される。
【０１１１】
ここで、第三の例が第一の例と異なる点は、ハードマスク層ＨＭを除去することなく、そのまま残している点にある。
【０１１２】
また、本例では、第一の例と同様に、ライン＆スペースパターンの複数のスペースにおいて、ゲート絶縁層構造５が除去されているが、これら複数のスペースにおいて、ゲート絶縁層構造５の全部又は一部を残してもよい。
【０１１３】
また、図３２に示すように、本例では、異方性ドライエッチングにより、半導体電極層６及び第一の絶縁層９のエッチングと同時に、ハードマスク層ＨＭに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を除去している。しかし、これに代えて、ハードマスク層ＨＭに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を残しておいてもよい。
【０１１４】
次に、図３３に示すように、図３２のステップで形成されたライン＆スペースパターンのスペース内に、第一の絶縁層９及びハードマスク層ＨＭとは異なる第二の絶縁層１０を満たす。
【０１１５】
ここで、第二の絶縁層１０が第一の絶縁層９及びハードマスク層ＨＭとは異なるとは、材料が異なる場合の他、材料が同じであるが、組成や密度などの相違により特性が異なる場合も含むものとする。
【０１１６】
また、第二の絶縁層１０は、例えば、ＣＭＰにより、ライン＆スペースパターンのスペース内のみに形成される。第二の絶縁層１０の上面は、平坦化されると共に、ハードマスク層ＨＭの上面とほぼ一致させる。
【０１１７】
次に、図３４及び図３５に示すように、第一の絶縁層９及びハードマスク層ＨＭを選択的に除去することにより、ライン＆スペースパターンの複数のライン内に、それぞれ、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間の半導体電極層６を剥き出しにする複数のトレンチＴＲを形成する。
【０１１８】
複数のトレンチＴＲの底面は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち最下層であるアクティブエリア層３ａの下面よりも低い。
【０１１９】
尚、第一の絶縁層９及びハードマスク層ＨＭが共に窒化シリコン層であるときは、Ｈ３ＰＯ４を用いることにより第一の絶縁層９及びハードマスク層ＨＭを選択的に除去可能である。
【０１２０】
次に、図３６及び図３７に示すように、半導体電極層６上に金属層７を形成する。金属層７は、例えば、スパッタとＣＭＰにより、図３４及び図３５の複数のトレンチＴＲ内のみに残存させることができる。
【０１２１】
ここで、金属層７は、図３４及び図３５の複数のトレンチＴＲを満たしていてもよいし、図３４及び図３５の複数のトレンチＴＲを満たしていなくてもよい。
【０１２２】
また、熱処理により、半導体電極層６と金属層７とを化学反応させることにより、半導体電極層６の一部又は全部を金属化合物層（例えば、金属シリサイド層）に変化させてもよい。この場合、例えば、未反応の金属層７を除去してもよいし、未反応の金属層７をそのまま残してもよい。未反応の金属層７を除去するとき、その除去された部分にさらに金属層を形成してもよい。
【０１２３】
尚、半導体電極層６がシリコン層のとき、例えば、金属層７としてニッケル層を用いることにより、低抵抗なニッケルシリサイド層を形成することが可能である。また、半導体電極層６がゲルマニウム層のとき、例えば、金属層７としてニッケル層を用いることにより、低抵抗なニッケルジャーマナイド層を形成することが可能である。
【０１２４】
また、金属化合物層（シリサイド層又はジャーマナイド層）により、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースが満たされなかったときは、さらに、金属化合物層上に金属層を形成し、この金属層により複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たしてもよい。
【０１２５】
以上のステップにより、図１〜図３、図５及び図６の構造を形成することができる。
【０１２６】
(4)   その他  
図３８〜図４０は、上述の実施例により形成されるトランジスタのゲート電極（ワード線）の構造例を示している。
【０１２７】
ここで、トランジスタとは、メモリセルＭＣ及び選択トランジスタＳＴを含む。
【０１２８】
図３８は、ゲート電極が半導体電極層（例えば、ポリシリコン層）６及び金属層７を備える例である。図３９は、ゲート電極が半導体電極層（例えば、ポリシリコン層）６Ａ及び金属シリサイド層６Ｂを備える例である。図４０は、ゲート電極が金属シリサイド層（Full silicide）６Ｂを備える例である。
【０１２９】
尚、図３９及び図４０の例において、金属シリサイド層６Ｂ上に金属層をさらに形成してもよい。また、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースがこれらの導電材料により満たされなかったときは、絶縁層により、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たしてもよい。
【０１３０】
２．  第二の実施例  
(1)   構造  
図４１は、不揮発性半導体記憶装置の斜視図、図４２は、図４１の平面図である。図４３は、図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図である。
【０１３１】
第二の実施例は、上述の第一の実施例と比べると、トランジスタ（メモリセルＭＣ又は選択トランジスタＳＴ）のゲート電極を、金属層又は金属化合物層により構成した点に特徴を有する。即ち、本例では、トランジスタのゲート電極は、半導体電極層を含まない。
【０１３２】
このような構造により、低抵抗な材料のみによりゲート電極（ワード線）を形成することができるため、ＶＧ型半導体メモリ構造において、高集積と高パフォーマンスを同時に実現することができる。また、後述する製造方法において明らかなように、このような構造は、金属層又は金属化合物層のパターニング（マスクを用いたエッチング）無しに、高精度かつ短時間に形成することができる。
【０１３３】
半導体基板１は、例えば、シリコン基板である。絶縁層２は、例えば、酸化シリコン層であり、半導体基板１上に配置される。
【０１３４】
フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、絶縁層２上に配置される。フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の各々は、例えば、半導体基板１の表面に垂直な第一の方向に積み重ねられる複数（本例では、４つ）のアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを有する。
【０１３５】
また、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、半導体基板１の表面に平行な第二の方向に延び、第一及び第二の方向に交差する第三の方向に並ぶ。
【０１３６】
アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、例えば、半導体層（単結晶シリコン層など）である。アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、素子（メモリセル、選択トランジスタなど）が形成される部分においては、例えば、絶縁層（酸化シリコン層など）４により互いに絶縁され、かつ、それ以外の部分においては、空洞により互いに絶縁される。
【０１３７】
但し、素子が形成される部分以外の部分において、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、絶縁層４により絶縁されていてもよい。即ち、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄは、互いに絶縁されていればよく、その絶縁構造（絶縁層、空洞など）が制限されることはない。
【０１３８】
また、本例では、４つのアクティブエリア層３ａ，３ｂ，３ｃ，３ｄを積み重ねているが、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアクティブエリア層の数は、これに限定されることはない。
【０１３９】
フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアクティブエリア層の数が多いほど、不揮発性半導体記憶装置のメモリ容量の増大にとっては望ましい。
【０１４０】
素子（メモリセル、選択トランジスタなど）は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第三の方向の側面上に配置される。例えば、メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄ上に配置される。メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄの各々は、第二の方向に直列接続される複数のメモリセルＭＣを含む。
【０１４１】
また、メモリストリングＮａ，Ｎｂ，Ｎｃ，Ｎｄは、複数のメモリセルＭＣの両端に１つずつ接続される２つの選択トランジスタＳＴを備えていてもよい。
【０１４２】
メモリセルＭＣは、例えば、図５に示すように、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄの第三の方向の側面上に配置されるゲート絶縁層構造５を有する。ゲート絶縁層構造５については、既に、第一の実施例で説明したので、ここでの説明を省略する。
【０１４３】
金属層（金属化合物層を含む）７は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第三の方向の側面上においては、第一の方向に延びるが、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３上からみたとき、金属層７は、全体として、第三の方向に延びる。即ち、例えば、図４３から明らかなように、金属層７は、第一及び第三の方向を含む二次元平面内において、櫛型（comb shape）を有する。
【０１４４】
また、図４３に示すように、金属層７は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷを満たしていてもよいし、図４４に示すように、金属層７は、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷを満たしていなくてもよい。
【０１４５】
後者の場合、図４４に示すように、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷは、金属層７上の絶縁層８により満たされる。
【０１４６】
また、図４４において、絶縁層８を省略し、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースＷを、空洞にしてもよい。
【０１４７】
尚、金属層７は、例えば、ワード線ＷＬとして機能する。
【０１４８】
ここで、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間において、金属層７の下面は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち、最下層であるアクティブエリア層３ａの下面よりも低い。
【０１４９】
これにより、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の各メモリセルＭＣに対する信号の遅延時間のばらつきを無くし、デバイス全体としてのパフォーマンスを向上させることができる。この効果は、例えば、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアクティブエリア層の数が増え、かつ、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３が高くなるほど、顕著となる。
【０１５０】
このように、本例によれば、ＶＧ型三次元半導体メモリ構造において、高集積と高パフォーマンスを同時に実現することができる。
【０１５１】
また、以下では、図４１〜図４４の構造、即ち、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間において、金属層７の下面が、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち、最下層であるアクティブエリア層３ａの下面よりも低い構造であっても、金属層７のパターニング（マスクを用いたエッチング）無しに、そのような構造を得ることができる新たなプロセスについても提案する。
【０１５２】
(2)   材料例  
図４１〜図４４の構造の各要素を構成する材料例については、第一の実施例の材料例で説明した材料をそのまま使用可能であるため、ここでの説明を省略する。
【０１５３】
(3)   製造方法  
図４１〜図４４の構造を製造する方法の例を説明する。
【０１５４】
まず、図４５に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第一の導電型（例えば、Ｐ型）の半導体基板（例えば、シリコン基板）１を用意する。この半導体基板１上に、絶縁層（例えば、酸化シリコン層）２，４及びアクティブエリア層（例えば、単結晶シリコン）３ａ，３ｂ，３ｃ，３ｄの積層構造を形成する。
【０１５５】
そして、例えば、レジストパターンをマスクにして、この積層構造をエッチングすることにより、第二の方向に延び、第三の方向に並ぶ複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を形成する。この後、レジストパターンを除去する。
【０１５６】
尚、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、ハードマスク層（窒化シリコン層、酸化シリコン層など）をマスクにしてパターニングしてもよい。この場合、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３は、ハードマスク層（最上層）を含んでいてもよい。
【０１５７】
この後、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を覆うゲート絶縁層構造５を形成する。ゲート絶縁層構造５は、例えば、図５に示すように、絶縁層５ａ、記憶層５ｂ、及び、絶縁層５ｃの三層構造を有する。
【０１５８】
ここで、ゲート絶縁層構造５が複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たさないために、ゲート絶縁層構造５の厚さが設定される。
【０１５９】
また、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間において、ゲート絶縁層構造５の第一の方向の上面Ｓ４が、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち最下層であるアクティブエリア層３ａの下面Ｓ１よりも低くなるように、ゲート絶縁層構造５の厚さが設定される。
【０１６０】
次に、図４６に示すように、ゲート絶縁層構造５上に、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のスペースを満たす第一の絶縁層１０Ａを犠牲層として形成する。また、第一の絶縁層１０Ａの上面は、例えば、ＣＭＰにより平坦化される。
【０１６１】
次に、図４７に示すように、第一の絶縁層１０Ａ上に、レジスト層Ｒを形成する。続けて、レジスト層Ｒをマスクにして、例えば、異方性ドライエッチングにより、第一の絶縁層１０Ａをエッチングすると、第三の方向に延びる複数のラインと複数のスペースを備えるライン＆スペースパターンが形成される。
【０１６２】
ここで、本例では、ライン＆スペースパターンの複数のスペースにおいて、ゲート絶縁層構造５が除去されているが、これら複数のスペースにおいて、ゲート絶縁層構造５の全部又は一部を残してもよい。
【０１６３】
また、本例では、異方性ドライエッチングにより、第一の絶縁層１０Ａのエッチングと同時に、レジスト層Ｒに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を除去している。しかし、これに代えて、レジスト層Ｒに覆われていない部分におけるアクティブエリア層３ａ，３ｂ，３ｃ，３ｄ間の絶縁層２，４を残しておいてもよい。
【０１６４】
この後、レジスト層Ｒを除去する。
【０１６５】
次に、図４８に示すように、図４７のステップで形成されたライン＆スペースパターンのスペース内に、第一の絶縁層１０Ａとは異なる第二の絶縁層１０Ｂを満たす。例えば、第一及び第二の絶縁層１０Ａ，１０Ｂのうちの一方が酸化シリコン層であるとき、第一及び第二の絶縁層１０Ａ，１０Ｂのうちの他方は、窒化シリコン層とすることができる。
【０１６６】
ここで、第一及び第二の絶縁層１０Ａ，１０Ｂが異なるとは、材料が異なる場合の他、材料が同じであるが、組成や密度などの相違により特性が異なる場合も含む。例えば、第一及び第二の絶縁層１０Ａ，１０Ｂのうちの一方を、高温プロセスにより形成された高密度なＳｉＯ２とし、他方を、低温プロセスにより形成された低密度なＳｉＯ２とすることができる。
【０１６７】
第二の絶縁層１０Ｂは、例えば、ＣＭＰにより、ライン＆スペースパターンのスペース内のみに形成される。また、第二の絶縁層１０Ｂの上面は、平坦化されると共に、第一の絶縁層１０Ａの上面とほぼ一致させる。
【０１６８】
次に、図４９及び図５０に示すように、第一の絶縁層１０Ａを選択的に除去することにより、ライン＆スペースパターンの複数のライン内に、それぞれ、複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間のゲート絶縁層構造５を剥き出しにする複数のトレンチＴＲを形成する。
【０１６９】
複数のトレンチＴＲの底面は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち最下層であるアクティブエリア層３ａの下面よりも低い。
【０１７０】
尚、第一の絶縁層１０Ａが窒化シリコン層であるときは、Ｈ３ＰＯ４を用いることにより第一の絶縁層１０Ａを選択的に除去可能である。
【０１７１】
次に、図５１及び図５２に示すように、ゲート絶縁層構造５上に金属層７を形成する。金属層７は、例えば、スパッタとＣＭＰにより、図４９及び図５０の複数のトレンチＴＲ内のみに残存させることができる。
【０１７２】
複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３間において、金属層７の第一の方向の下面Ｓ５は、アクティブエリア層３ａ，３ｂ，３ｃ，３ｄのうち最下層であるアクティブエリア層３ａの下面Ｓ１よりも低い。
【０１７３】
ここで、金属層７は、図４９及び図５０の複数のトレンチＴＲを満たしていてもよいし、図４９及び図５０の複数のトレンチＴＲを満たしていなくてもよい。
【０１７４】
以上のステップにより、図４１〜図４４の構造を形成することができる。
【０１７５】
(4)   その他  
第二の実施例は、図４０に示すような、ゲート電極が金属シリサイド層（金属化合物層）６Ｂである構造も含む。
【０１７６】
また、上記実施例では、犠牲層として絶縁層を用いたが、それ以外の材料も用いることが可能である。例えば、ＳｉＧｅなどの半導体材料等を用いることが可能であり、半導体電極層がＳｉを含む層の場合、Ｓｉよりもエッチングレートの速いＳｉＧｅを含む層を犠牲層とすることができる。
【０１７７】
さらにまた、半導体電極層と金属層の積層構造に限らず、所望の仕事関数の金属などからなる導体層をゲート絶縁層構造の上に形成し、さらにこの導体層上に、より抵抗率の小さな金属などからなる導体層を積層することも可能である。
【０１７８】
３．  適用例  
上述の第一及び第二の実施例を、例えば、ＶＬＢ(Vertical gate ladder-Bit cost scalable memory)に適用した場合を説明する。
【０１７９】
ＶＬＢは、電荷蓄積層が電気的にフローティング状態のフローティングゲート電極であるVG-FG型(Vertical gate-Floating gate type)と、電荷蓄積層が電荷をトラップする電荷トラップ絶縁層であるVG-SONOS型(Vertical gate-Si/Oxide/Nitride/Oxide/Si type)とに分類される。
【０１８０】
図１及び図２は、ＶＬＢの斜視図を示している。
【０１８１】
複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の各々は、アクティブエリア層３ａ，３ｂ，３ｃを有する。上述の第一及び第二の実施例では、アクティブエリア層の積層数が４層であったが、本例では、アクティブエリア層の積層数が３層である。
【０１８２】
アクティブエリア層３ａ，３ｂ，３ｃ上に形成されるメモリストリングＮａ、Ｎｂ，Ｎｃは、上述の第一及び第二の実施例におけるメモリストリングＮａ、Ｎｂ，Ｎｃ，Ｎｄに相当する。
【０１８３】
本例では、メモリセルＭＣは、ゲート絶縁層構造５、半導体電極層６、及び、金属層７を備える。また、選択トランジスタＳＴとしてのアシストゲートトランジスタＡＧＴも、メモリセルＭＣと同様に、ゲート絶縁層構造５、半導体電極層６、及び、金属層７を備える。メモリセルＭＣの金属層７は、ワード線ＷＬとして機能する。アシストゲートトランジスタＡＧＴの金属層７は、アシストゲート線ＡＧＬに接続される。
【０１８４】
複数のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第二の方向の両端は、第三の方向に延びる梁２１ａ，２１ｂに接続される。梁２１ａ，２１ｂは、複数のフィン型積層構造Ｆｉｎ１、Ｆｉｎ２，Ｆｉｎ３と同様に、アクティブエリア層３ａ，３ｂ，３ｃを有する。
【０１８５】
但し、梁２１ａ，２１ｂ内のアクティブエリア層３ａ，３ｂ，３ｃは、低抵抗化のため、不純物領域２３を有する。
【０１８６】
梁２１ａ，２１ｂの第三の方向の端部は、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つを選択するための機能が付加されている。
【０１８７】
例えば、図５３の例では、梁２１ａ，２１ｂの第三の方向の端部は、階段形状を有する。また、コンタクトプラグ２２は、梁２１ａ，２１ｂ内の各アクティブエリア３ａ，３ｂ，３ｃに対して、独立に接続される。
【０１８８】
梁２１ａ内のアクティブエリア３ａ，３ｂ，３ｃは、コンタクトプラグ２２を介して、ソース線ＳＬに接続される。また、梁２１ｂ内のアクティブエリア３ａ，３ｂ，３ｃは、コンタクトプラグ２２を介して、ビット線ＢＬに接続される。
【０１８９】
また、例えば、図５４の例では、梁２１ａ，２１ｂの第三の方向の端部は、アクティブエリア３ａ，３ｂ，３ｃに共通に接続される共通半導体層２４と、レイヤー選択トランジスタＬＳＴa，ＬＳＴｂ，ＬＳＴｃとを有する。共通半導体層２４は、コンタクトプラグ２２を介して、ソース線ＳＬ又はビット線ＢＬに接続される。
【０１９０】
レイヤー選択トランジスタＬＳＴa，ＬＳＴｂ，ＬＳＴｃは、選択ゲート電極ＳＧを有する。また、レイヤー選択トランジスタＬＳＴaは、最下層のアクティブエリア３ａに対応する部分に不純物領域２５ａを有する。レイヤー選択トランジスタＬＳＴｂは、アクティブエリア３ｂに対応する部分に不純物領域２５ｂを有し、レイヤー選択トランジスタＬＳＴｃは、最上層のアクティブエリア３ｃに対応する部分に不純物領域２５ｃを有する。
【０１９１】
これにより、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つ（フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の１つの半導体層）を選択することができる。
【０１９２】
４．  むすび  
実施形態によれば、高集積と高パフォーマンスとを両立させることが可能な不揮発性半導体記憶装置の製造方法を実現できる。
【０１９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９４】
１：  半導体基板、  ２，４，５Ａ，５ｃ，８，９，１０，１０Ａ，１０Ｂ：  絶縁層、  ３ａ，３ｂ，３ｃ，３ｄ：  アクティブエリア（半導体層）、  ５：  ゲート絶縁層構造、  ５ｃ：  記憶層、  ６：  半導体電極層、  ７：  金属層、  ＨＭ：  ハードマスク層、  Ｒ：  レジスト層、  ＴＲ：  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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