(57)【要約】【課題】ヒューズ素子を用いてチップ固有情報を記憶させる場合に、チップ面積を小さくする技術を提供する。【解決手段】半導体記憶装置１は、メモリセルアレイ２Ａ、２Ｂ、ワード線ドライバ・行デコーダ３Ａ、３Ｂ、列デコーダ６、センスアンプ帯４、電源電圧遮断ヒューズ・チップ情報記録回路３１等を含み、メモリセルアレイの各セルに対応して複数のワード線とビット線対とが配置される。電源電圧遮断ヒューズ・チップ情報記録回路３１は、列選択線に対応して配置される複数のヒューズ素子からなり、不具合のあるメモリセルの列に対応するヒューズ素子を切断することで、不具合列への電源供給を遮断する。電源遮断用に用いられないヒューズ素子を、チップ固有情報記録用に用いる。ヒューズ素子に記憶されるチップ固有情報は、ラッチ回路により保持され、ＮＭＯＳトランジスタＮ１等を経由して、センスアンプ帯４により読みだされる。【選択図】図８
2014022022.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
行列状に配置される複数のメモリセルと、
前記メモリセルの各列に対応して配置され、ビット線対の電位差を増幅してアクセス対象のメモリセルのデータを読み出すための複数のセンスアンプと、
内部アドレス信号に応じて、アクセス対象となる列を選択するための列デコーダ回路と、
前記メモリセルの各列選択線に対応して配置され、前記ビット線対により前記センスアンプと接続され、チップ固有情報を記憶するための複数のヒューズ素子と、
前記ヒューズ素子の状態の前記センスアンプへの読み出しを制御する制御回路とを含む、
半導体記憶装置。
【請求項２】
前記複数のヒューズ素子は、
不具合のあるメモリセルの列への電源供給を遮断するための電源電圧遮断用ヒューズであり、
前記複数のヒューズ素子のうち、不具合のないメモリセルの列に対応するヒューズ素子は、前記チップ固有情報の記憶に用いられる、
請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、電源電圧制御回路を含み、
電源電圧制御回路は、前記センスアンプおよびメモリセルの各列に、電源電圧を供給し、
電源電圧は、不具合のあるメモリセルの列が存在する場合にオフにされるＭＯＳトランジスタと接続され、
前記ＭＯＳトランジスタは、電源電圧と、前記センスアンプおよびメモリセルの列とを接続し、
電源電圧は、前記電源電圧遮断用ヒューズと接続される、
請求項２記載の半導体記憶装置。
【請求項４】
前記列デコーダ回路が選択する対象となる、前記メモリセルの複数の列は、２以上のグループに分割され、
前記電源電圧制御回路は、
前記２以上のグループのうち、不具合があるメモリセルの列を含むグループへは、前記ＭＯＳトランジスタをオフし、このＭＯＳトランジスタからの電源電圧の供給を抑止し、
不具合があるメモリセルの列を含まないグループへは、前記ＭＯＳトランジスタをオンすることにより電源電圧を供給する、
請求項３記載の半導体記憶装置。
【請求項５】
前記列デコーダ回路は、不具合があるメモリセルの列を救済するため、１以上の冗長列選択線を活性化させ、
不具合により置き換えられた列に対応するヒューズ素子は、不具合のあるメモリセルの列の数が、前記冗長列選択線の数を超えない場合に、前記チップ固有情報を記憶する、
請求項３記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、テストモードにより動作し、
テストモード動作時に、前記ＭＯＳトランジスタをオンにする、
請求項３記載の半導体記憶装置。
【請求項７】
前記ヒューズ素子それぞれに対応して配置され、前記ヒューズ素子の状態を保持するラッチ回路を含む、
請求項１記載の半導体記憶装置。
【請求項８】
前記ラッチ回路は、ハーフラッチ回路であり、
前記ハーフラッチ回路の入力と出力とは、前記ビット線対に接続される、
請求項７記載の半導体記憶装置。
【請求項９】
電源立ち上がり時に、前記ハーフラッチ回路の電位を定めるための補助回路を含む、
請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイを有する半導体記憶装置に関し、特に、チップ固有情報を記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、製品管理を容易とするために、チップに固有の情報を記憶している。例えば、半導体記憶装置は、半導体記憶装置の生産時の情報や、製品のロット番号や、ロット内ウェハ番号や、ウェハ面内におけるチップ位置など、チップに固有の情報を記憶している。これにより、製品が出荷された後に不具合が報告された場合にも、事業者は、不具合が報告された製品の製造方法の詳細を入手でき、製造プロセスの改善を図ることができる。
【０００３】
チップＩＤを半導体記憶装置において保持するために、様々な技術が開示されている。特開２００２−２９９５６１号公報（特許文献１）は、チップ製造後のトレーサビリティを向上させるために書き込まれる情報の量が大きくなっても、短時間で容易に、書き込みが正しいか確認するための技術を開示している。特開２００６−８５７５３号公報（特許文献２）は、レイアウト面積を増大させることなく、半導体記憶装置内部に、チップＩＤ回路と、冗長回路が使用されているか否かを検証するためのロールコール回路とを形成するための技術を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２９９５６１号公報
【特許文献２】特開２００６−８５７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、チップに固有の情報量が多くなるにつれて、チップ面積が増大する、という課題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施形態に従う半導体記憶装置は、複数のメモリセルと、複数のセンスアンプと、列デコーダ回路と、チップ固有情報を記憶するための複数のヒューズ素子とを含む。複数のヒューズ素子は、メモリセルの各列選択線に対応して配置され、チップ固有情報の読み出し時に、制御回路の制御により、ヒューズ素子の状態がセンスアンプへと読みだされる。
【発明の効果】
【０００７】
一実施形態に従う半導体記憶装置によると、チップに固有の情報を記憶するヒューズ素子からの記憶内容の読み出しを、メモリセルアレイのセンスアンプにより行うことができ、チップに固有の情報を読み出すための回路を設ける必要がなくなる。そのため、チップ面積を小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】関連技術の半導体記憶装置の一例を示すブロック図である。
【図２】関連技術におけるセンスアンプ帯４、メモリセルアレイ２、電源電圧遮断ヒューズ１２の一部の構成を示す図である。
【図３】関連技術における、チップ情報記憶回路１３の例を示す図である。
【図４】関連技術における、チップ固有情報の読み出しの動作例を示す図である。
【図５】関連技術における、列デコーダ６の構成を示す図である。
【図６】実施の形態１の、半導体記憶装置１００の構成を示すブロック図である。
【図７】図６で示した半導体記憶装置１００のメモリセルアレイ２を模式的に表したものである。
【図８】実施の形態１における、電源電圧遮断ヒューズ・チップ情報記録回路３１とセンスアンプ４、メモリセルとの接続およびセンスアンプ４から出力バッファ１７へのデータ出力の系を示す図である。
【図９】電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１、ＶＦ２と、センスアンプ帯のブロックＳ１−１、Ｓ１−２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【図１０】列デコーダ６の構成を示す図である。
【図１１】上記の列デコーダＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４の出力信号ＴＭＣＰＯＦＦ１＜１：０＞、ＴＭＣＰＯＦＦ２＜１：０＞、ＴＭＣＰＯＦＦ３＜１：０＞、ＴＭＣＰＯＦＦ４＜１：０＞を、外部ＤＱパッドに出力するための回路の例を示す。
【図１２】実施の形態１の、チップ固有情報を出力する場合のタイミングチャートを示す図である。
【図１３】実施の形態１の変形例１を示す図である。
【図１４】実施の形態１の変形例２を示す図である。
【図１５】実施の形態２の電源電圧遮断ヒューズ・チップ情報記録回路３１とセンスアンプ４、メモリセルとの接続を示す図である。
【図１６】実施の形態２のセンスアンプ４から出力バッファ１７へのデータ出力の系の一部を示す図である。
【図１７】実施の形態２における、電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１、ＶＦ２と、センスアンプ帯のブロックＳ１−１、Ｓ１−２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【図１８】実施の形態２における列デコーダ６の構成の一部を示す図である。
【図１９】実施の形態２における列デコーダ６の構成の一部を示す図である。
【図２０】実施の形態２における列デコーダ６の構成の一部を示す図である。
【図２１】実施の形態２の、チップ固有情報を出力する場合のタイミングチャートを示す図である。
【図２２】実施の形態２の変形例１を示す図である。
【図２３】実施の形態２の変形例２を示す図である。
【図２４】実施の形態３における、メモリセルアレイ２を模式的に表したものである。
【図２５】実施の形態３における、チップ情報記録回路３１Ｄとセンスアンプ４、メモリセルとの接続を示す図である。
【図２６】実施の形態３における、チップ情報記録回路帯ＩＤ１、ＩＤ２と、センスアンプ帯のブロックＳ１−１、Ｓ９−１、Ｓ１−２、Ｓ９−２と、電源電圧供給遮断回路帯ＶＤ１、ＶＤ２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【図２７】実施の形態４における電源電圧遮断ヒューズ・チップ情報記録回路３１とセンスアンプ４、メモリセルとの接続を示す図である。
【図２８】実施の形態４の変形例を示す図である。
【図２９】実施の形態４における、電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１、ＶＦ２と、センスアンプ帯のブロックＳ１−１、Ｓ１−２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【図３０】実施の形態４における、列デコーダ６の詳細を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
【００１０】
＜１  関連技術の構成＞
まず、実施の形態と比較するため、関連技術について、説明する。
【００１１】
図１は、関連技術の半導体記憶装置の一例を示すブロック図である。
図１に示すように、半導体記憶装置１は、メモリセルアレイ２と、ワード線ドライバ・行デコーダ３と、センスアンプ帯４と、センス制御回路５と、列デコーダ６と、プリアンプ＆ライトドライバ帯７と、コントロール回路・テストモード回路８と、アドレスバッファ９と、制御信号入力バッファ１０と、電源電圧発生回路１１と、電源電圧遮断ヒューズ１２と、チップ情報記憶回路１３と、入力バッファ１６と、出力バッファ１７と、を含む。
【００１２】
メモリセルアレイ２は、複数のメモリセルを行列状に配置し、各メモリセルにおいて記憶内容を保持する。図１では、２つのメモリセルアレイ（メモリセルアレイ２Ａ、メモリセルアレイ２Ｂ）が、センスアンプ帯４を共用する構成（シェアードセンスアンプ）を示している。メモリセルアレイでは、メモリセルの各行に対応して、ワード線を配置し、メモリセルの各列に対応して、ビット線対を配置している。
【００１３】
ワード線ドライバ・行デコーダ３は、行アドレス信号ＲＡ＜ｍ：０＞を受け付けて、行アドレス信号ＲＡ＜ｍ：０＞に対応するワード線を選択しそのワード線を活性化させる。図１の例では、２つのメモリセルアレイ（メモリセルアレイ２Ａ、メモリセルアレイ２Ｂ）に対応して、ワード線ドライバ・行デコーダを２つ（ワード線ドライバ・行デコーダ３Ａ、ワード線ドライバ・行デコーダ３Ｂ）示している。
【００１４】
列デコーダ６は、列アドレス信号ＣＡ＜ｎ：０＞を受け付けて、列アドレス信号ＣＡに対応するビット線を選択する。上記のようにワード線及びビット線が選択されることにより、アクセス対象のメモリセルが選択される。
【００１５】
センスアンプ帯４は、メモリセルアレイの各列のメモリセルに対応して配置されるセンスアンプを複数含む。センスアンプは、選択されたメモリセルに対応するビット線対の微小な電位差を増幅することで、メモリセルの記憶内容を取り出して出力する。
【００１６】
センス制御回路５は、センスアンプを駆動するための制御信号を出力する。センス制御回路５は、ビット線対のイコライズや、センスアンプとビット線対との接続のオンオフを制御する。
【００１７】
プリアンプ＆ライトドライバ帯７は、入力バッファ１６からの書き込みデータを、選択されたメモリセルへ書き込むためのライトドライバと、選択されたメモリセルからセンスアンプ帯４によって取りだされたデータを増幅するためのプリアンプとを含む。
【００１８】
電源電圧発生回路１１は、外部電源電圧入力ピンに入力される外部電源電圧ＶＣＣから内部電源電圧ＶＤＤを生成する。
【００１９】
アドレスバッファ９は、半導体記憶装置１の外部から入力される外部アドレス信号Ａ０〜Ａ２０を取り込み、半導体記憶装置１の内部で用いるための内部アドレス信号ｉｎｔＡ０〜ｉｎｔＡ２０、行アドレス信号ＲＡ＜ｍ：０＞、列アドレス信号ＣＡ＜ｎ：０＞を出力する。
【００２０】
制御信号入力バッファ１０は、半導体記憶装置１の外部から制御信号を取り込んで、これらの信号に基づいて、半導体記憶装置１の内部で用いる制御信号を出力する。
【００２１】
具体的には、図１に示すように、制御信号入力バッファ１０は、半導体記憶装置１の外部から、チップセレクト信号ＣＳ２、チップセレクト信号／ＣＳ１、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ、上位バイトセレクト信号／ＵＢ、下位バイトセレクト信号／ＬＢを取り込む。制御信号入力バッファ１０は、これらの外部からの制御信号に基づいて、内部チップセレクト信号ｉｎｔＣＳ、内部ライトイネーブル信号ｉｎｔＷＥ、内部出力イネーブル信号ｉｎｔＯＥを生成して、コントロール回路・テストモード回路８へ出力する。
【００２２】
入力バッファ１６は、半導体記憶装置１の外部から、書き込みデータを端子ＤＱ１５〜ＤＱ０により受け付けて、内部データ線ＤＢ＜０：１５＞に伝搬する。
【００２３】
出力バッファ１７は、プリアンプ＆ライトドライバ帯７のプリアンプで増幅されたデータを内部データ線ＤＢ＜０：１５＞より受け付け、読み出しデータとして端子ＤＱ０〜１５へ外部出力する。
【００２４】
コントロール回路・テストモード回路８は、アドレスバッファ９から内部アドレス信号ｉｎｔＡ０〜ｉｎｔＡ２０を受け付ける。また、コントロール回路・テストモード回路８は、制御信号入力バッファ１０から制御信号ｉｎｔＣＳ、ｉｎｔＯＥ，ｉｎｔＷＥを受け付ける。
【００２５】
コントロール回路・テストモード回路８は、これら受け付けた信号に基づいて、制御信号を各ブロックへ出力する。コントロール回路・テストモード回路８は、入力バッファ１６にデータ入力イネーブル信号ＤＩＮＥを出力し、出力バッファ１７に内部出力イネーブル信号ＯＥを出力する。
【００２６】
電源電圧遮断ヒューズ１２は、メモリセルアレイ２において、不具合のメモリセルが存在する場合に、そのメモリセルを含む列への電源電圧の供給を遮断するための複数のヒューズ素子を含む。これらヒューズ素子は、メモリセルアレイ２の各列選択線に応じて配置される。不具合が存在するメモリセルがある場合に、そのメモリセルの列に対応するヒューズを切断することで、不具合があるメモリセルの列への電源供給が遮断される。
【００２７】
チップ情報記憶回路１３は、半導体記憶装置１に固有のチップ固有情報を記憶するための回路である。チップ固有情報は、量産後のデバイスの特性の把握、管理の容易化などの目的で、チップに記憶される。チップ固有情報の例としては、半導体記憶装置の生産時の情報、チップのロット番号、ウェハ番号、ウェハ面内のチップ位置などがある。これらチップ固有情報を、半導体記憶装置の製品化後に容易に知ることができると、半導体記憶装置に不具合が発生した場合に、その原因を追跡することができる。
【００２８】
チップ情報記憶回路１３は、チップ固有情報記録用ヒューズ１４と、チップ固有情報読み出し回路１５とを含む。チップ固有情報記録用ヒューズ１４は、複数のヒューズ素子からなり、各ヒューズを用いてチップ固有情報を記録する。チップ固有情報読み出し回路１５は、各ヒューズ素子の記憶内容を順に読み出して、チップ固有情報を取り出す。
【００２９】
図２は、関連技術におけるセンスアンプ帯４、メモリセルアレイ２、電源電圧遮断ヒューズ１２の一部の構成およびセンスアンプ４から出力バッファ１７へのデータ出力の系を示す図である。
【００３０】
メモリセルアレイ２は、行選択線ＷＬにより、行が選択される。図２の例では、メモリセルアレイ２の行選択線の一部を、ＷＬｂ＜ｎ＞、ＷＬｂ＜ｍ＞として示している。
【００３１】
メモリセルの各列に対応して、ビット線対が配置される。図２の例では、メモリセルアレイ２のメモリセルの列に対応するビット線対として、ＢＬｂ＜ｊ＞とＺＢＬｂ＜ｊ＞との組、および、ＢＬｂ＜ｋ＞とＺＢＬｂ＜ｋ＞との組を示している。これらビット線対は、センス制御回路５より出力される信号ＢＬＥＱｂにより、図１の電源電圧発生回路１１より発生される内部電源ＶＤＤレベルにイコライズされる。
【００３２】
これらメモリセルアレイの列に対応するビット線対と、センスアンプとは、信号ＢＬＩｂがゲート端子に入力されるＮＭＯＳトランジスタにより接続される。上記のＮＭＯＳトランジスタのゲート端子に信号ＢＬＩｂが入力されることにより、メモリセルアレイ２のメモリセルの列に対応するビット線対と、センスアンプとが接続される。
【００３３】
センスアンプは、信号Ｓ０Ｎがゲート端子に入力されるＮＭＯＳトランジスタにより駆動される。また、センスアンプは、信号Ｓ２ＥＱがゲート端子に入力されるＮＭＯＳトランジスタにより、電源電圧ＶＤＤＳが供給される。センスアンプは、ノードＳＡ＜ｊ＞とノードＺＳＡ＜ｊ＞との電位差と、ノードＳＡ＜ｋ＞とノードＺＳＡ＜ｋ＞との電位差とを増幅する。
【００３４】
コントロール回路・テストモード回路８は、列デコーダ活性化信号ＣＤＥＭを立ち上げて、列デコーダ６により選択された列選択線ＣＳＬ（図２では、ヒューズ＜ｐ＞に対応して、列選択線ＣＳＬ＜ｐ＞と示している）を活性化させる。この活性化される列選択線ＣＳＬにより、ＮＭＯＳトランジスタがオンになる。その結果、２つのセンスアンプのデータが、それぞれローカルＩＯ線ＬＩＯ＜ｒ＞／ＺＬＩＯ＜ｒ＞と、ローカルＩＯ線ＬＩＯ＜ｑ＞／ＺＬＩＯ＜ｑ＞に伝播される。これらの出力は、グローバルＩＯ線ＧＩＯ＜ｓ＞／ＺＧＩＯ＜ｓ＞、ＧＩＯ＜ｕ＞／ＺＧＩＯ＜ｕ＞に出力されてプリアンプ＆ライトドライバ帯７へ入力される。
【００３５】
プリアンプ＆ライトドライバ帯７に含まれるプリアンプおよびライトドライバは、外部の制御回路から、プリアンプ活性化信号ＰＡＥを受け付けることで、センスアンプ帯４で増幅されたデータをさらに増幅する。プリアンプ＆ライトドライバ帯７は、増幅したデータを、データバスＤＡＴＡＢＵＳ（ＤＡＴＡＢＵＳ＜ｓ＞、ＤＡＴＡＢＵＳ＜ｕ＞）へ出力する。この出力が出力バッファ１７に入力され、出力バッファ１７は、外部パッドＤＱ＜０：１５＞（図２では、ＤＱ＜ｓ＞とＤＱ＜ｕ＞）に、データを出力する。
【００３６】
電源電圧遮断ヒューズ１２は、電源電圧遮断用のヒューズ素子を、列選択線ＣＳＬそれぞれに対応して含み、ヒューズ素子の切断により、列選択線ＣＳＬにより選択される単位でセンスアンプ帯４やメモリセルアレイ２への電源電圧の供給を遮断する。列選択線ＣＳＬそれぞれに対応する複数のメモリセルの列を１つのグループとして、不具合があるメモリセルの列を、冗長回路で救済する。図２に示す信号ＺＴＭＰＳＣＯＦＦ、信号ＴＭＶＤＤＳＣＵＴは、コントロール回路・テストモード回路８から電源電圧遮断ヒューズ１２の各回路に入力される。通常使用時  信号ＺＴＭＰＳＣＯＦＦ＝”Ｈ”，信号ＴＭＶＤＤＳＣＵＴ＝”Ｌ”となる。
【００３７】
ここで、ある列選択線ＣＳＬで選択されるグループに、不具合があるメモリセルがあり、列冗長により救済する場合、不具合のある列の電源電圧遮断ヒューズ１２のＦｕｓｅ＜ｐ＞が切断される。通常使用時  信号ＺＴＭＰＳＣＯＦＦ＝”Ｈ”，信号ＴＭＶＤＤＳＣＵＴ＝”Ｌ”であることから、この列のセンスアンプ、メモリセルへの電源供給が遮断される。
【００３８】
評価解析時などにおいては、テストモードとすることにより、信号ＺＴＭＰＳＣＯＦＦ＝”Ｌ”  とすることで、Ｆｕｓｅ＜ｐ＞が切断された列へも電源供給することができる。また、信号ＺＴＭＰＳＣＯＦＦ＝”Ｈ”、信号ＴＭＶＤＤＳＣＵＴ＝“Ｈ”とすることで、ＶＤＤＳ＜Ｐ＞をＧＮＤレベルにすることができる。
【００３９】
図３は、関連技術における、チップ情報記憶回路１３の例を示す図である。
チップ固有情報記録用ヒューズ１４は、複数のヒューズ素子を含み、ヒューズ素子の記憶内容を、チップ固有情報読み出し回路１５へ出力する（ＩＤ１〜ＩＤｎ）。チップ固有情報読み出し回路１５に含まれるＦｕｓｅ読み出し回路は、それぞれチップ固有情報記録用ヒューズ１４からの出力内容を保持し、チップ固有データ読出し制御回路１８からの制御信号の入力を受けて、出力バッファ１７へ保持内容を出力する。
【００４０】
チップ固有データ読出し制御回路１８は、上位バイトセレクト信号／ＵＢなどの入力を受けて、チップ固有情報読み出し回路１５に含まれるＦｕｓｅ読み出し回路から順に保持内容を出力バッファ１７へ出させる。
【００４１】
図４は、関連技術における、チップ固有情報の読み出しの動作例を示す図である。チップ固有データ読出し制御回路１８が、上位バイトセレクト信号／ＵＢなどのタイミングに応じて、カウントアップ等により、チップ固有情報読み出し回路１５に含まれる複数のＦｕｓｅ読み出し回路を順に指定して、データ（ＦＤ１、ＦＤ２、・・）を出力バッファ１７へ出力させる。
【００４２】
図５は、関連技術における、列デコーダ６の構成を示す図である。
列デコーダ６は、冗長判定部２１と、コラムアドレスヒューズ回路２２と、ヒューズデータ比較回路２３と、列アドレスデコード回路２４とを含む。コラムアドレスヒューズ回路部２２は、複数のコラムアドレスヒューズ回路（コラムアドレスヒューズ回路２２−０、２２−１、・・２２−ｎ）を含む。
【００４３】
冗長判定部２１は、信号ＣＲＥＮの入力を受けるインバータ回路のＮＭＯＳのソース部と、ＧＮＤとに接続されるヒューズ（ＦＵＳＥＢ）を含んでいる。不具合のあるメモリセルがあり、列冗長を使用する場合、ヒューズＦＵＳＥＢが切断される。信号ＣＲＥＮはスタンバイ時”Ｌ”，メモリセルアクセス動作で列選択時“Ｈ”となる信号で、ヒューズＦＵＳＥＢが切断されている場合、ハーフラッチＨＬ１は、信号ＣＲＥＮ＝”Ｌ”、スタンバイ時の状態を保持し、このハーフラッチＨＬ１（ハーフラッチ回路２５）の出力が”Ｌ”となる。このハーフラッチＨＬ１の出力を受けるインバータからの出力ＳＣＥは、”Ｈ”となる。信号ＣＲＥＮと、信号ＳＣＥが、コラムアドレスヒューズ回路２２の各コラムアドレスヒューズ回路に入力される。
【００４４】
コラムアドレスヒューズ回路２２の各コラムアドレスヒューズ回路では、信号ＣＲＥＮ、信号ＳＣＥがともに”Ｈ”となると、ヒューズＦＵＳＥＣが切断されていなければ、コラムアドレスヒューズ回路内のハーフラッチのデータが、ヒューズＦＵＳＥＣにより反転し、ＦＣＡ＜＊＞＝”Ｌ”となる。一方、ヒューズＦＵＳＥＣが切断されていると、コラムアドレスヒューズ回路内のハーフラッチのデータが反転せずＦＣＡ＜＊＞＝”Ｈ”を保持する。そのため、ＦＣＡ＜ｎ：０＞が、不具合のあるメモリセルの列の列選択線ＣＳＬ＜ｘ＞を示すように、各コラムアドレスヒューズ回路内のヒューズＦＵＳＥＣを切断する。
【００４５】
例えば、不具合のあるメモリセルの列の列選択線をＣＳＬ＜３＞（ｘ＝３）とすると、コラムアドレスヒューズ回路２２−０とコラムアドレスヒューズ回路２２−１に含まれるヒューズＦＵＳＥＣとが切断され、ＦＣＡ＜０＞とＦＣＡ＜１＞とが”Ｈ”となる。そのほかのコラムアドレスヒューズ回路内のヒューズＦＵＳＥＣは切断されず、ＣＲＥＮ＝”Ｈ”時ＦＣＡ＜２＞〜ＦＣＡ＜ｎ＞は”Ｌ”となる。
【００４６】
ヒューズデータ比較回路２３は、ＦＣＡ＜ｎ：０＞の入力と、列アドレス信号ＣＡ＜ｎ：０＞との入力を受け付けて、列アドレス信号ＣＡ＜ｎ：０＞に示されるアドレスが、不具合のあるメモリセルの列に対応するか検出する。
【００４７】
列アドレスデコード回路２４は、列アドレス信号ＣＡ＜ｎ：０＞に応じて、列選択線ＣＳＬを出力する。また、コラムアドレスヒューズ回路２２により、不具合のあるメモリセルの列のアドレスが検出されている場合は、冗長列を選択するため、冗長列選択線ＳＣＳＬを出力する。
【００４８】
上記の関連技術の構成によると、チップ固有情報の情報量が大きくなるにつれて、チップ情報記憶回路１３の規模が大きくなり、チップ面積が大きくなる。
【００４９】
＜２．１  実施の形態１の構成＞
次に、実施の形態１における半導体記憶装置１００の構成について説明する。なお、実施の形態１の半導体記憶装置１００に含まれる各ブロックの構成は、図１で説明した関連技術のものとの相違点を中心に説明する。
【００５０】
図６は、実施の形態１の、半導体記憶装置１００の構成を示すブロック図である。図６に示すように、半導体記憶装置１００は、電源電圧遮断ヒューズ・チップ情報記録回路３１を含む。
【００５１】
実施の形態１では、メモリセルアレイ２の各メモリセルに対応して配置される列選択線それぞれと対応して、電源電圧遮断用ヒューズが配置される。半導体記憶装置１００は、メモリセルに不具合がある場合に、メモリセルの列を単位として列冗長回路により救済することができる。このとき、不具合のあるメモリセルの列への電源供給を遮断するため、不具合のあるメモリセルの列選択線に対応するヒューズ素子が切断される。実施の形態１では、列冗長回路を使用しないブロックの電源電圧遮断ヒューズ・チップ情報記録回路３１のヒューズをチップ固有情報の記憶に利用する。
【００５２】
図７は、図６で示した半導体記憶装置１００のメモリセルアレイ２を模式的に表したものである。センスアンプ、メモリセルアレイは行方向にいくつかのブロックに分割される。センスアンプ、メモリセルアレイ、電源電圧遮断ヒューズ・チップ情報記録回路３１、プリアンプ＆ライトドライバ帯７、列デコーダ６は列方向にいくつかのブロックに分割される。図６に示すように、本実施形態では、メモリセルアレイ２に含まれる各メモリセルを、行方向について８つ、列方向について４つのブロックに分割して管理する。
【００５３】
例えば、列方向に分割された電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１、センスアンプ帯のブロックＳ１−１、メモリセルアレイのブロックＭ１−１、センスアンプ帯のブロックＳ２−１、メモリセルアレイのブロックＭ２−１、〜メモリセルアレイのブロックＭ８−１、センスアンプ帯のブロックＳ９−１に分割される。これらメモリセルアレイ、センスアンプ帯のブロックに対応して、プリアンプ＆ライトドライバのブロックＰＷ１、列デコーダ６のブロックＣＤ１が対応し、列デコーダ６のブロックＣＤ１は、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３  の４ＤＱ分のデータのアクセスに使用される。なお、センスアンプ帯のブロックＳ１−１からセンスアンプ帯のブロックＳ９−１には、それぞれ２ｘ２ｎ＋２組のセンスアンプが存在する。これらセンスアンプのうち、２ｘ２ｎのセンスアンプは、列選択信号ＣＳＬ１＜０＞〜ＣＳＬ１＜２ｎ−１＞により選択され、２組のセンスアンプは、冗長列選択線ＳＣＳＬ１によって選択される。
【００５４】
同様に、電源電圧遮断ヒューズ・チップ情報記録回路のブロックＶＦ２に対応して、センスアンプ帯のブロックＳ１−２等が配置され、列デコーダ６のブロックＣＤ２は、ＤＱ４、ＤＱ５、ＤＱ６、ＤＱ７の４ＤＱ分のデータのアクセスに使用される。
【００５５】
同様に、電源電圧遮断ヒューズ・チップ情報記録回路のブロックＶＦ３に対応して、センスアンプ帯のブロックＳ１−３等が配置され、列デコーダ６のブロックＣＤ３は、ＤＱ８、ＤＱ９、ＤＱ１０、ＤＱ１１  の４ＤＱ分のデータのアクセスに使用される。
【００５６】
同様に、電源電圧遮断ヒューズ・チップ情報記録回路のブロックＶＦ４に対応して、センスアンプ帯のブロックＳ１−４等が配置され、列デコーダ６のブロックＣＤ４は、ＤＱ１２、ＤＱ１３、ＤＱ１４、ＤＱ１５  の４ＤＱ分のデータのアクセスに使用される。
【００５７】
上記の各ブロックは、複数のメモリセルの列と、メモリセルが不具合のある列であった場合に救済するための冗長回路（例えば、各ブロックに１つの冗長回路）とを含む。
【００５８】
図８は、実施の形態１における、センスアンプ帯４、メモリセルアレイ２、電源電圧遮断ヒューズ・チップ情報記録回路３１の一部の構成およびセンスアンプ４から出力バッファ１７へのデータ出力の系を示す図である。
【００５９】
実施の形態１と関連技術とを比較すると、半導体記憶装置１００は、関連技術の構成における電源電圧遮断ヒューズ回路１２が、実施の形態１では電源電圧遮断ヒューズ・チップ情報記録回路３１になり、チップ情報記録の為の回路とそのデータのセンスアンプへの転送用のトランジスタ３１Ａ等が付加されている。センスアンプ帯４、メモリセルアレイ２等の構成は、関連技術と同様である。
【００６０】
電源電圧遮断ヒューズ・チップ情報記録回路３１は、ハーフラッチ回路を含む。ハーフラッチ回路は、ヒューズ素子Ｆｕｓｅ＜ｐ＞を入力に受けるインバータと、インバータにより反転したデータＩＤ＜ｐ＞を、ＮＭＯＳトランジスタＮ０のゲート端子に入力する。ＮＭＯＳトランジスタＮ０は、一方を上記インバータの入力側と接続し、もう一方をＧＮＤと接続する。図８の例では、ビット線対ＢＬ＜ｋ＞／ＺＢＬ＜ｋ＞とＢＬ＜ｊ＞／ＺＢＬ＜ｊ＞の組に対応して、電源電圧遮断用のヒューズ素子を１つ配置している。
【００６１】
ＮＭＯＳトランジスタＮ１、Ｎ２は、コントロール回路・テストモード回路８により制御され、信号ＢＬＩＤを受けて駆動される。ＮＭＯＳトランジスタＮ１、Ｎ２は、ヒューズ素子Ｆｕｓｅ＜ｐ＞が切断されているか、いないかの情報を、ハーフラッチを経て、センスアンプへと転送する。
【００６２】
これらのセンスアンプは、列選択線ＣＳＬにより選択される。信号ＴＭＣＰＯＦＦ＜ｖ＞、信号ＴＭＶＤＤＳＣＵＴにより制御されるＮＡＮＤ回路（電源電圧遮断ヒューズ・チップ情報記録回路３１Ｂ）において、ＰＭＯＳトランジスタＰ２は、電源電圧に接続され、信号ＴＭＣＰＯＦＦ＜ｖ＞のオンオフにより制御されて出力ＶＤＤＳ＜ｐ＞をセンスアンプ等に供給する。ＰＭＯＳトランジスタＰ１は、信号ＴＭＶＤＤＳＣＵＴにより駆動が制御され、ヒューズ素子Ｆｕｓｅ＜ｐ＞と接続された電源電圧ＶＤＤを、センスアンプ等に供給する。このように、電源電圧遮断ヒューズ・チップ情報記録回路３１Ｂでは、ＰＭＯＳトランジスタＰ２に、信号ＴＭＣＰＯＦＦ＜ｖ＞が入力される。上記のブロック（ブロックＶＦ１等）に含まれる複数のメモリセルの列をいくつかのサブブロック（例えば、２つ）に分割され、それぞれのサブブロックに、信号ＴＭＣＰＯＦＦ＜ｖ＞が入力される。不具合が存在しないサブブロックの電源電圧遮断ヒューズ・チップ情報記録回路３１をチップ情報記録として使用する場合、その電源電圧遮断ヒューズ・チップ情報記録回路３１Ｂに入力される信号ＴＭＣＰＯＦＦ＜ｖ＞＝“Ｌ”となり、ＰＭＯＳトランジスタＰ２から、そのサブブロックのメモリセル、センスアンプに電源電圧を供給する。
【００６３】
不具合が存在するサブブロックの電源遮断ヒューズ・チップ情報記録回路３１はチップ情報記録には使用せず、信号ＴＭＣＰＯＦＦ＜ｖ＞＝“Ｈ”とし、ＰＭＯＳトランジスタＰ２はオフする。冗長列に置き換えられた列のヒューズ  Ｆｕｓｅ＜ｐ＞は切断され、その列のセンスアンプ、メモリセルには電源電圧が供給されず、不具合を持たない列のヒューズは切断されず、電源電圧遮断ヒューズ・チップ情報記録回路３１ＢのＰＭＯＳトランジスタＰ１を介してセンスアンプ、メモリセルに電源電圧が供給される。
【００６４】
図９は、電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１、ＶＦ２と、センスアンプ帯のブロックＳ１−１、Ｓ１−２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【００６５】
図９に示すように、列デコーダＣＤ１は、列アドレス信号ＣＡ＜０＞〜ＣＡ＜ｎ＞を受け付けて、列選択線ＣＳＬ１＜０＞〜ＣＳＬ１＜２＾ｎ−１＞（「＾」は、べき乗を示す）または冗長回路に対応する列選択線ＳＣＳＬ１を選択する。また、列デコーダＣＤ１は、信号ＴＭＣＰＯＦＦ１＜ｖ＞（ｖ＝０，１）を出力する。
【００６６】
センスアンプ帯Ｓ１−１は、信号ＢＬＩＤをゲート端子に受けて駆動するＮＭＯＳトランジスタにより、電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１の各ヒューズ素子の状態を電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチを介して読み出して増幅する。
【００６７】
電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１は、列選択線に対応して、ヒューズ素子を２＾ｎ＋１個含む。それぞれのヒューズ素子の状態は、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチを介し、図７のセンスアンプ帯１のセンスアンプにより読みだされる。図９では、ブロックＶＦ１の電源電圧遮断ヒューズ・チップ情報記録回路３１を、２つのサブブロックに分割している。ヒューズ素子Ｆｕｓｅ１＜０＞〜Ｆｕｓｅ１＜２＾（ｎ−１）−１＞の２＾（ｎ−１）個のヒューズ素子を含む電源電圧遮断ヒューズ・チップ情報記録回路３１を、信号ＴＭＣＰＯＦＦ１＜０＞と対応させ、ヒューズ素子Ｆｕｓｅ１＜２＾（ｎ−１）＞〜Ｆｕｓｅ１＜２＾ｎ−１＞のヒューズ素子を含む電源電圧遮断ヒューズ・チップ情報記録回路３１を、信号ＴＭＣＰＯＦＦ１＜１＞と対応させる。ブロックＶＦ１に対応するメモリセルの各列において、不具合のある列が、冗長回路の数に収まっており、あるサブブロックにおいて、不具合のあるメモリセルの列がないとする。この場合、不具合のあるメモリセルの列がないサブブロックは、信号ＴＭＣＰＯＦＦ＊＜ｖ＞＝“Ｌ”にすることで、ＰＭＯＳトランジスタＰ２により電源電圧をセンスアンプ等に供給できるため、ヒューズ素子Ｆｕｓｅ＜ｐ＞を、チップ固有情報記録用に用いることができる。
【００６８】
図１０は、列デコーダ６の構成を示す図である。
関連技術と比較すると、ハーフラッチ回路２６、ハーフラッチ回路２７、制御信号出力回路２８を含む点が相違する。また、コラムアドレスヒューズ回路２２−ｎにおいて、一方がＧＮＤと接続されるヒューズ素子ＦＵＳＥＣのもう一方を、ハーフラッチ回路２７に入力する点が相違する。
【００６９】
ヒューズ素子ＦＵＳＥＢが切断されていると、あるブロックについて、不具合のあるメモリセルの列が存在することとなり、コラムアドレスヒューズ回路２２は、不具合のあるメモリセルの列のアドレスを示すように、コラムアドレスヒューズ回路２２−０〜コラムアドレスヒューズ回路２２−ｎの各ヒューズ素子ＦＵＳＥＣが切断される。ここで、コラムアドレスヒューズ回路２２−ｎに含まれるヒューズ素子ＦＵＳＥＣは、不具合のあるメモリセルの列に対応する列アドレス信号の最上位のビットを示す。そのため、コラムアドレスヒューズ回路２２−ｎに含まれるヒューズ素子ＦＵＳＥＣが切断されているか否かにより、不具合のあるメモリセルの列が、２つのサブブロックのいずれに存在するかを判定することができる。図１０に示すように、ヒューズ素子ＦＵＳＥＣのＧＮＤの他端をノードＦＣとして取り出して、ハーフラッチ回路２７に入力している。
【００７０】
図１０において、ヒューズ素子ＦＵＳＥＢのＧＮＤの他端をノードＦＢとして取り出して、ハーフラッチ回路２６に入力される。ハーフラッチ回路２６の出力を反転させた信号ＣＳＰＥは、制御信号出力回路２８に入力される。
【００７１】
制御信号出力回路２８は、ハーフラッチ回路２７の出力を反転させた信号ＴＣＡＮと、信号ＣＳＰＥを受け付けて、信号ＴＭＣＰＯＦＦ１＜ｖ＞（ｖ＝０，１）を出力する。制御信号出力回路２８は、ＮＡＮＤ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ２と、複合ゲートＦＫ１と、複合ゲートＦＫ２などを含む。ＮＡＮＤ回路ＮＤ２は、信号ＣＳＰＥと、信号ＴＣＡＮの反転信号とを入力として受け付ける。複合ゲートＦＫ１、ＦＫ２は、テストモード用の信号ＴＭＶＤＤＳＣＵＴの反転信号、信号ＴＭＶＤＤＳＯＮを受け付ける。
【００７２】
図１１は、上記の列デコーダＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４の出力信号ＴＭＣＰＯＦＦ１＜１：０＞、ＴＭＣＰＯＦＦ２＜１：０＞、ＴＭＣＰＯＦＦ３＜１：０＞、ＴＭＣＰＯＦＦ４＜１：０＞を、外部ＤＱパッドに出力するための回路の例を示す。
【００７３】
これにより、どのサブブロックが列冗長を使用していないかがわかる。
テストモード信号ＴＭＶＤＤＳＯＮ＝”Ｌ”かつＴＭＶＤＤＳＣＵＴ＝”Ｌ”でＴＭＣＰＯＦＦＲ＝”Ｈ”が出力回路２９（出力回路２９Ａ、出力回路２９Ｂ、・・出力回路２９Ｈ）に入力されると、出力回路２９は、これらの信号を外部ＤＱパッドＤＱ＜０＞〜＜７＞へ出力する。また、テストモード信号ＴＭＶＤＤＳＯＮ＝”Ｈ”、信号ＴＭＶＤＤＳＣＵＴ＝”Ｌ”とすることで、信号ＴＭＣＰＯＦＦ＜ｖ＞が”Ｌ”となり、Ｆｕｓｅ＜ｐ＞を切断した列にも電源電圧が供給される。また、信号ＴＭＶＤＤＳＯＮ＝”Ｌ”、信号ＴＭＶＤＤＳＣＵＴ＝”Ｈ”のとき、信号ＴＭＣＰＯＦＦ＜＊＞＝”Ｈ”、となり、メモリセルの列へのＶＤＤＳ＜＊＞をＧＮＤにすることができる。これにより、ヒューズ素子の切断状況にかかわらず、テストモード時は、メモリセルの各列への電源供給を制御することができる。
【００７４】
図１２は、実施の形態１の、チップ固有情報を出力する場合のタイミングチャートを示す図である。
【００７５】
図１２に示すように、列アドレス信号ＣＡ＜ｎ：０＞が順に出力され、列選択線ＣＳＬ＜ｐ＞が順に活性化されることで、外部ＤＱパッドに、チップ固有情報記録用ヒューズの記憶内容が読みだされる。
【００７６】
＜２．２  実施の形態１の変形例＞
図１３は、実施の形態１の変形例１を示す図である。
【００７７】
図１３に示すように、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチ回路の出力を、ＮＭＯＳトランジスタＮ１、Ｎ２のみならずＮ３、Ｎ４に出力することとしてもよい。これにより、複数のセンスアンプにより、ヒューズ素子Ｆｕｓｅ＜ｐ＞の記憶内容が読みだされ、読み出し結果の信頼性が高まる。
【００７８】
図１４は、実施の形態１の変形例２を示す図である。
図１４に示すように、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチ回路の出力ＩＤ＜ｐ＞を、ビット線対のうちの一方に出力することとしてもよい。図１４の例では、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチ回路の出力ＩＤ＜ｐ＞を、ＮＭＯＳトランジスタＮ１へ出力し、ノードＺＳＡ＜ｋ＞により、センスアンプへと読みこまれる。
【００７９】
＜３．１  実施の形態２＞
次に、別の実施の形態について、図面を用いて説明する。
【００８０】
図１５は、実施の形態２のセンスアンプ帯４、メモリセルアレイ２、電源電圧遮断ヒューズ・チップ情報記録回路３１の一部の構成を示す図である。
【００８１】
図１６は、実施の形態２のセンスアンプ４から出力バッファ１７へのデータ出力の系を示す図である。
【００８２】
図１５におけるローカルデータ線ＬＩＯ＜０＞／ＺＬＩＯ＜０＞〜ＬＩＯ＜３＞／ＺＬＩＯ＜３＞の出力が、図１６へと続いており、図１６のプリアンプ＆ライトドライバ帯７により増幅される。
【００８３】
実施の形態２では、１つの列選択線ＣＳＬ＜ｐ＞に対し、４つのセンスアンプが対応している。そのため、ヒューズ素子Ｆｕｓｅ＜ｐ＞は、不具合のあるメモリセルの列が含まれる場合、これら４つのセンスアンプへの電源電圧の供給を遮断する。
【００８４】
図１７は、実施の形態２における、電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１、ＶＦ２と、センスアンプ帯のブロックＳ１−１、Ｓ１−２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【００８５】
図１７に示すように、列デコーダＣＤ１は、列アドレス信号ＣＡ＜０＞〜ＣＡ＜ｎ＞を受け、２＾ｎ本の列選択線ＣＳＬ１＜０＞〜ＣＳＬ１＜２＾ｎ−１＞と、２本の冗長列選択線ＳＣＳＬ１、ＳＣＳＬ２とを選択することができる。列デコーダＣＤ２は、列アドレス信号ＣＡ＜０＞〜ＣＡ＜ｎ＞を受け、２＾ｎ本の列選択信号ＣＳＬ２＜０＞〜ＣＳＬ２＜２＾ｎ−１＞と、２本の冗長列選択線ＳＣＳＬ３、ＳＣＳＬ４とを出力する。
【００８６】
実施の形態２では、図１７に示すように、各ブロックについて、冗長回路を２つ用意している実施の形態２では、あるブロックについて、不具合のあるメモリセルの列が存在していた場合、その不具合のあるメモリセルの列の数が、サブブロックに割り当て可能な冗長回路の数以下であるとする。この場合、不具合のあるメモリセルの列を、冗長回路とそれぞれ置き換えることで、良品のメモリセルと同様に動作することができる。そのため、この場合、冗長回路に対応して配置されるヒューズ素子を用いて、チップ固有情報を記録することができる。
【００８７】
また、実施の形態２では、電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１には２＾ｎ本の列選択線ＣＳＬ１＜０＞〜ＣＳＬ１＜２＾ｎ−１＞と、冗長列選択線ＳＣＳＬ１、ＳＣＳＬ２に対応して２＾ｎ＋１セットの電源電圧遮断ヒューズ・チップ情報記録回路が存在し、それぞれに対応して、列デコーダＣＤ１から信号ＴＭＣＰＯＦＦ１＜０＞，ＴＭＣＰＯＦＦ１＜１＞，・・ＴＭＣＰＯＦＦ１＜２＾ｎ−１＞およびＴＭＣＰＯＦＦＳ１１，ＴＭＣＰＯＦＦＳ１２を出力する。対応する列に不具合がなければ、これら信号ＴＭＣＰＯＦＦ１＜ｖ＞＝“Ｌ”とし、電源電圧遮断ヒューズ・チップ情報記録回路３１ＢのＰＭＯＳトランジスタＰ２を介してメモリセル、センスアンプへの電源電圧を供給し、電源電圧遮断ヒューズ・チップ情報記録回路３１のＦｕｓｅ＜ｐ＞をチップ情報記録に使用することができる。対応する列に不具合がある場合は、これら信号ＴＭＣＰＯＦＦ１＜ｖ＞＝“Ｈ”に設定し、Ｆｕｓｅ＜ｐ＞を切断することで、この不具合のある列に電源電圧を供給しないようにできる。
【００８８】
実施の形態１と比較すると、実施の形態１では、ブロックＶＦ１が複数のサブブロックに分割され、そのサブブロック毎の電源電圧遮断ヒューズ・チップ情報記録回路のＮＡＮＤ回路３１Ｂに共通のＴＭＣＰＯＦＦ＜ｖ＞が入力している。すなわち、チップ情報記録回路として使用する電源電圧遮断ヒューズ・チップ情報記録回路３１はこれらサブブロック単位となる。
【００８９】
これに対し、実施の形態２では、各電源電圧遮断ヒューズ・チップ情報記録回路のＮＡＮＤ回路３１Ｂそれぞれに対して、独立した信号ＴＭＣＰＯＦＦ＜ｖ＞がそれぞれ入力可能となっている。そのため、不具合のあるメモリセルの列に対応するＮＡＮＤ回路３１Ｂに入力する信号ＴＭＣＰＯＦＦ＜ｖ＞を“Ｈ”にし、不具合のないメモリセルの列に対応するＮＡＮＤ回路３１Ｂに入力する信号ＴＭＣＰＯＦＦ＜ｖ＞を”Ｌ”にすることができる。そのため、ブロックＶＦ１において、不具合のあるメモリセルの列の数が、冗長回路により救済できる数に収まっていれば、不具合のあるメモリセルの列を冗長回路と置き換えることにより、ブロックＶＦ１は、冗長回路を含め、通常使用する列に対応する電源電圧遮断ヒューズ・チップ情報記録回路３１をチップ情報記録に使用することができる。
【００９０】
図１８は、実施の形態２における列デコーダ６の構成の一部を示す図である。
図１９は、実施の形態２における列デコーダ６の構成の一部を示す図である。
【００９１】
図２０は、実施の形態２における列デコーダ６の構成の一部を示す図である。
図１８において、ヒューズＦＵＳＥＢ１、ヒューズＦＵＳＥＢ２は、図１７に示す２セットの冗長列回路に対応し、不具合があるメモリセルが存在しそれを第１の冗長列選択線ＳＣＳＬ１により選択される列冗長により救済する場合に、ＦＵＳＥＢ１を切断し、第２の冗長列選択線ＳＣＳＬ２により選択される列冗長により救済する場合にＦＵＳＥＢ２を切断する。不具合のあるメモリセルの列を、第１の冗長列選択線ＳＣＳＬ１によって選択される列冗長で救済する場合、そのメモリセルの列を示すアドレスが、ＦＣＡ１＜ｎ：０＞により示されるよう、コラムアドレスヒューズ回路２２のヒューズＦＵＳＥＣが切断される。同様に、第２の冗長列選択線ＳＣＳＬ２により選択される列冗長により救済する場合、そのメモリセルの列を示すアドレスが、ＦＣＡ２＜ｎ：０＞により示されるよう、コラムアドレスヒューズ回路２２のヒューズＨＵＳＥＣが切断される。また、実施の形態１では、コラムアドレスヒューズ回路２２の最上位ビットのコラムアドレスヒューズ回路２２−ｎについて、ヒューズＦＵＳＥＣの一端を取り出してハーフラッチ回路２７へと入力していたが（図１０）、実施の形態２では、コラムアドレスヒューズ回路２２に含まれるそれぞれのコラムアドレスヒューズ回路について、ヒューズＦＵＳＥＣの、ＧＮＤの他端を取り出して、ノードＦＣ１０、１１、・・１１ｎ、ノードＦＣ２０、２１、・・２ｎとしてハーフラッチ回路４２−０、４２−１、・・４２−ｎへと出力する。ハーフラッチ回路４２−０、４２−１、・・４２−ｎの出力は、第１の冗長列選択線ＳＣＳＬ１に置換された列に対応するものについては、それぞれ信号ＴＣＡ１＜０＞および信号ＺＴＣＡ１＜０＞、信号ＴＣＡ１＜１＞および信号ＺＴＣＡ１＜１＞、・・信号ＴＣＡ１＜ｎ＞およびＺＴＣＡ１＜ｎ＞である。第２の冗長列選択線ＳＣＳＬ２に置換された列に対応するものについては、出力は、信号ＴＣＡ２＜０＞およびＺＴＣＡ２＜０＞、・・ＴＣＡ２＜ｎ＞およびＺＴＣＡ２＜ｎ＞である。
【００９２】
ヒューズＦＵＳＥＢ１、Ｂ２に対応して、ハーフラッチ回路２６をそれぞれ設ける（図１８では、ハーフラッチＨＬ３、ハーフラッチＨＬ４と示す）。ハーフラッチＨＬ３は、信号ＣＳＰＥ１を出力し、ハーフラッチＨＬ４は、信号ＣＳＰＥ２を出力する。
【００９３】
図１８に示すように、それぞれのサブブロックについて、ＦＣＡ１＜ｎ：０＞、ＦＣＡ２＜ｎ：０＞が出力される。図１９に示すように、ヒューズデータ比較回路２３は、ＦＣＡ１＜ｎ：０＞、ＦＣＡ２＜ｎ：０＞を、列アドレス信号ＣＡ＜ｎ：０＞と比較する。比較の結果、列アドレス信号ＣＡ＜ｎ：０＞が、不具合のあるメモリセルの列（ＦＣＡ１＜ｎ：０＞、ＦＣＡ２＜ｎ：０＞）と一致する場合、列アドレスデコード回路２４は、冗長回路を選択するために、信号ＳＣＳＬ１または信号ＳＣＳＬ２を出力する。信号ＳＣＳＬ１または信号ＳＣＳＬ２は、それぞれ、第１または第２のサブブロックと対応する。
【００９４】
図２０は、信号ＴＭＣＰＯＦＦ＜２＾ｎ−１：０＞、信号ＴＭＣＰＯＦＦＳ１、信号ＴＭＣＰＯＦＦＳ２を発生する回路を示している。図２０に示すように、信号ＣＳＰＥ１、ＺＴＣＡ１＜ｎ：０＞／ＴＣＡ１＜ｎ：０＞、ＣＳＰＥ２、ＺＴＣＡ２＜ｎ：０＞／ＴＣＡ２＜ｎ：０＞の入力を受けて、図２０に示す構成により、列デコーダ６は信号ＴＭＣＰＯＦＦ＜２＾ｎ−１：０＞、信号ＴＭＣＰＯＦＦＳ１、信号ＴＭＣＰＯＦＦＳ２を出力する。
【００９５】
図２１は、実施の形態２の、チップ固有情報を出力する場合のタイミングチャートを示す図である。
【００９６】
図２１では、列選択線ＣＳＬ＜３＞に対応するメモリセルの列に不具合があり、冗長回路が冗長回路選択線ＳＣＳＬ１により選択されている。不具合のあるメモリセルの列の数が、冗長回路により救済できる数に収まっていれば、メモリセルアレイの１ブロックは、不具合のあるメモリセルの列を冗長回路と置き換えることにより、良品のメモリセルと同等の動作をすることができる。冗長回路に対応して配置される電源電圧遮断用ヒューズに、チップ固有情報を記憶させることで、実施の形態２の例では、ブロックＶＦ１において２＾ｎビットの情報をチップ固有情報として記録することができる。
【００９７】
＜３．２  実施の形態２の変形例＞
図２２は、実施の形態２の変形例１を示す図である。
【００９８】
図２２に示すように、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチ回路の出力を、ＮＭＯＳトランジスタＮ３、Ｎ４のみならずＮ１、Ｎ２、Ｎ５、Ｎ６、Ｎ７、Ｎ８に出力することとしてもよい。これにより、複数のセンスアンプにより、ヒューズ素子Ｆｕｓｅ＜ｐ＞の記憶内容が読みだされ、読み出し結果の信頼性が高まる。
【００９９】
図２３は、実施の形態２の変形例２を示す図である。
図２３に示すように、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチ回路の出力を、ビット線対のうちの一方に出力することとしてもよい。図２３の例では、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチ回路の出力ＩＤ＜ｐ＞を、ＮＭＯＳトランジスタＮ４へ出力し、ノードＺＳＡ＜ｊ＋１＞により、センスアンプへと読みこまれる。
【０１００】
＜４．１  実施の形態３＞
次に、別の実施の形態について、図面を用いて説明する。
【０１０１】
図２４は、実施の形態３における、メモリセルアレイ２を模式的に表したものである。図７に示す実施の形態１、２の場合と比較すると、実施の形態１、２では、電源電圧遮断ヒューズ・チップ情報記録回路３１の各ブロックＶＦ１〜ＶＦ４とし、各列へのメモリセル、センスアンプへの電源電圧を遮断をする回路とチップ情報記録回路が隣接している。これに対し、実施の形態３では、チップ固有情報を記録するためのチップ情報記録回路帯ＩＤ１〜ＩＤ４のブロックと、電源電圧供給遮断回路帯ＶＤ１〜ＶＤ４とに分離されている。
【０１０２】
図２５は、実施の形態３における、電源電圧遮断ヒューズ・チップ情報記録回路３１の詳細を示す図である。不具合のあるメモリセルの列への電源供給の遮断を、電源電圧供給遮断回路部３１Ｃにより行う。
【０１０３】
また、チップ情報記録回路部３１Ｄは、チップ固有情報を記録するためのヒューズ素子Ｆｕｓｅ＜ｐ＞と、ヒューズ素子Ｆｕｓｅ＜ｐ＞の記憶内容を保持するためのハーフラッチ回路とを含む。チップ情報記録回路部３１Ｄにおいて、ハーフラッチ回路への入力信号ＺＩＤ＜ｐ＞と、ハーフラッチ回路の出力信号ＩＤ＜ｐ＞とがセンスアンプに読みだされることにより、チップ固有情報が読みだされる。
【０１０４】
電源電圧供給遮断回路部３１Ｃは、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとにより構成される。ＰＭＯＳトランジスタは、ゲート端子に信号ＴＭＣＰＯＦＦ＜ｖ＞を受け、ソースを電源電圧に接続する。ＮＭＯＳトランジスタは、ゲート端子に信号ＴＭＶＤＤＳＧＮＤを受け、ソースをＧＮＤに接続し、ドレインを上記ＰＭＯＳトランジスタと接続する。電源電圧供給遮断回路部３１Ｃは、信号ＴＭＣＰＯＦＦ＜ｖ＞と信号ＴＭＶＤＤＳＧＮＤとの制御により、電源電圧ＶＤＤＳ＜ｐ＞を出力する。
【０１０５】
図２６は、実施の形態３における、チップ情報記録回路帯ＩＤ１、ＩＤ２と、センスアンプ帯のブロックＳ１−１、Ｓ９−１、Ｓ１−２、Ｓ９−２と、電源電圧供給遮断回路帯ＶＤ１、ＶＤ２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【０１０６】
列デコーダＣＤ１は、列アドレス信号ＣＡ＜０＞〜＜ｎ＞を受け、アドレスに応じて、２＾ｎ本の列選択線ＣＳＬ１＜０＞〜ＣＳＬ１＜２＾ｎ−１＞と、２本の冗長列選択線ＳＣＳＬ１、ＳＣＳＬ２のいずれかを選択する。また、列デコーダＣＤ１は、列選択線ＣＳＬ１＜２＾ｎ−１：０＞のそれぞれに対応して信号ＴＭＣＰＯＦＦ１＜２＾ｎ−１：０＞を出力し、冗長列選択線ＳＣＳＬ１、ＳＣＳＬ２に対応して、信号ＴＭＣＰＯＦＦＳ１１、信号ＴＭＣＰＯＦＦＳ１２を出力することで、各メモリセルの列への電源供給を制御する。
【０１０７】
電源電圧遮断供給回路部３１Ｃを構成するブロックＶＤ１は、電源電圧ＶＤＤＳ１＜２＾ｎ＋１：０＞をセンスアンプへ供給する。
【０１０８】
チップ情報記録回路３１Ｄを構成するブロックＩＤ１は、センスアンプ帯Ｓ１−１と接続され、チップ固有情報を記録する各ヒューズ素子の記憶内容ＩＤ１＜２＾ｎ＋１：０＞とＺＩＤ１＜２＾ｎ＋１：０＞とをセンスアンプ帯Ｓ１−１へ出力する。
【０１０９】
実施の形態３においても、実施の形態２と同様に、不具合のあるメモリセルの列の数が、冗長回路により救済できる数に収まっていれば、メモリセルアレイの１ブロックは、不具合のあるメモリセルの列を冗長回路と置き換えることにより、良品のメモリセルと同等の動作をすることができる。通常動作で選択される列に対応するチップ固有情報記録用のヒューズに、チップ固有情報を記憶させることで、実施の形態３の例では、ブロックＩＤ１において２＾ｎビットの情報をチップ固有情報として記録し、外部に出力することができる。
【０１１０】
＜５  実施の形態４＞
次に、別の実施の形態について説明する。実施の形態４では、ハーフラッチ回路のノードが、電源立ち上がりに確実に定まるよう構成する。具体的には、実施の形態１等の、ヒューズ素子からチップ固有情報を読み出すためのハーフラッチ回路に、トランジスタを追加している。
【０１１１】
図２７は、実施の形態４における半導体記憶装置１００のセンスアンプ帯４、メモリセルアレイ２、電源電圧遮断ヒューズ・チップ情報記録回路３１の一部の構成を示す図である。
【０１１２】
実施の形態１と比較すると、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａにおいて、ヒューズ素子Ｆｕｓｅ＜ｐ＞の記憶内容を読み出すハーフラッチ回路と、ヒューズ素子Ｆｕｓｅ＜ｐ＞との間に、制御信号ＺＴＭＩＤＲＥＡＤで動作制御されるＭＯＳトランジスタを追加している。
【０１１３】
図２８は、実施の形態４における半導体記憶装置１００の変形例を示す図である。図２７と比較すると、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａのハーフラッチ回路の出力が、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８に接続している。
【０１１４】
図２９は、実施の形態４における、電源電圧遮断ヒューズ・チップ情報記録回路３１のブロックＶＦ１、ＶＦ２と、センスアンプ帯のブロックＳ１−１、Ｓ１−２と、列デコーダのブロックＣＤ１、ＣＤ２とを示す図である。
【０１１５】
実施の形態２（図１７に示す）と比較すると、電源電圧遮断ヒューズ・チップ情報記録回路３１Ａにおいて、ヒューズ素子Ｆｕｓｅ１の記憶内容を読み出すハーフラッチ回路と、ヒューズ素子Ｆｕｓｅ１との間に、制御信号ＺＴＭＩＤＲＥＡＤで動作制御されるＭＯＳトランジスタを追加している。
【０１１６】
図３０は、実施の形態４における、列デコーダ６の詳細を示す図である。
実施の形態２（図１８に示す）と比較すると、ハーフラッチ回路４２−０〜４２−ｎと、コラムアドレスヒューズ回路２２−０〜２２−ｎの各ヒューズ素子ＦＵＳＥＣとの間に、補助トランジスタ４６が配置されている。補助トランジスタ４６は、信号ＴＭＩＤＲＥＡＤがゲート端子に入力されて駆動されるトランジスタを含む。また、ハーフラッチ回路２６と、ヒューズ素子ＦＵＳＥＢ１、ＦＵＳＥＢ２との間に、補助トランジスタ４６が配置されている。
【０１１７】
実施の形態４では、上記のように、ハーフラッチの電位を確実に決定するための補助回路を追加している。電源立ち上がり時に、コントロール回路・テストモード回路８が信号ＴＭＩＤＲＥＡＤ＝”Ｌ”、信号ＺＴＭＩＤＲＥＡＤ＝”Ｈ”とすることで、ハーフラッチの電位を確実に定め、電源立ち上がり時の大電流発生を防止することができる。ヒューズ素子からチップ固有情報を読み出す場合は、コントロール回路・テストモード回路８が信号ＴＭＩＤＲＥＡＤ＝”Ｈ”、信号ＺＴＭＩＤＲＥＡＤ＝”Ｌ”とする。
【０１１８】
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。
【０１１９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２０】
１  半導体記憶装置、２  メモリセルアレイ、３  ワード線ドライバ・行デコーダ、４  センスアンプ帯、５  センス制御回路、６  列デコーダ、７  プリアンプ＆ライトドライバ帯、８  コントロール回路・テストモード回路、９  アドレスバッファ、１０  制御信号入力バッファ、１１  電源電圧発生回路、１２  電源電圧遮断ヒューズ、１３  チップ情報記憶回路、１４  チップ固有情報記録用ヒューズ、１５  チップ固有情報読み出し回路、１６  入力バッファ、１７  出力バッファ、２１  冗長判定部、２２  コラムアドレスヒューズ回路、２３  ヒューズデータ比較回路、２４  列アドレスデコード回路、２６  ハーフラッチ回路、２７  ハーフラッチ回路、２８  制御信号出力回路、２９  出力回路、３１  電源電圧遮断ヒューズ・チップ情報記録回路、１００  半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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