(57)【要約】【課題】多数のオン・ダイ・ターミネーション回路を備えた半導体記憶装置において、電源電圧のレベルの低下、ピーク電流の増大等を防止する。【解決手段】半導体記憶装置は、複数の入出力パッドの各々に接続される複数のオン・ダイ・ターミネーション回路と、オン・ダイ・ターミネーション回路を制御する制御回路とを備える。オン・ダイ・ターミネーション回路は、第１端子と出力端子との間に接続されるプルアップ素子と、出力端子と第２端子との間に接続されるプルダウン素子とを備える。プルアップ素子は、第１プルアップ素子ドライバにより駆動され、プルダウン素子は、第１プルダウン素子ドライバにより駆動される。制御回路は、複数のオン・ダイ・ターミネーション回路を異なるタイミングで活性化させる。【選択図】図１
2014182861.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを配列してなるメモリ装置と、
前記メモリ装置から読み出されたデータを出力するデータ出力バッファ及び前記メモリ装置に書き込むデータを受信するデータ入力バッファと、
前記データを入出力するための前記データ入力バッファと前記データ出力バッファがそれぞれ接続される複数の入出力パッドと、
前記複数の入出力パッドの各々に接続される複数のオン・ダイ・ターミネーション回路と
前記オン・ダイ・ターミネーション回路を制御する制御回路と
を備え、
前記複数のオン・ダイ・ターミネーション回路の各々は、
第１端子と出力端子との間に接続されるプルアップ素子と、
前記出力端子と第２端子との間に接続されるプルダウン素子と
を備え、
前記プルアップ素子は、第１プルアップ素子ドライバにより駆動され、
前記プルダウン素子は、第１プルダウン素子ドライバにより駆動され、
前記制御回路は、複数の前記オン・ダイ・ターミネーション回路を異なるタイミングで活性化させることを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記第１プルアップ素子ドライバ及び第１プルダウン素子ドライバに対し、複数の前記オン・ダイ・ターミネーション回路を異なるタイミングで活性化させるための第１活性化信号を送信するように構成された請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第１プルアップ素子ドライバ及び第１プルダウン素子ドライバに対し、スルーレート変更可能とされた第２活性化信号を送信するように構成された請求項１又は２記載の半導体記憶装置。 
【請求項４】
前記オン・ダイ・ターミネーション回路は、１つの前記入出力パッドに対し複数個接続され、
前記制御回路は、複数の前記オン・ダイ・ターミネーション回路のうちの少なくとも１つ又は複数を選択的に駆動して、異なる終端抵抗を前記入出力パッドに与えるように構成された請求項１記載の半導体記憶装置。
【請求項５】
前記複数のオン・ダイ・ターミネーション回路の少なくとも一部は、データを前記メモリセルアレイから外部に出力する場合のオフ・チップ・ドライバ回路としても機能し、
前記オン・ダイ・ターミネーション回路を前記オフ・チップ・ドライバ回路として機能させる場合に前記プルアップ素子を駆動する第２プルアップ素子ドライバと、
前記オン・ダイ・ターミネーション回路を前記オフ・チップ・ドライバ回路として機能させる場合に前記プルダウン素子を駆動する第２プルダウン素子ドライバと
を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記オン・ダイ・ターミネーション回路は、１つの前記入出力パッドに対し複数個接続され、
前記制御回路は、複数の前記オン・ダイ・ターミネーション回路のうちの少なくとも１つ又は複数を選択的に駆動して、異なる終端抵抗を前記入出力パッドに与えるように構成された請求項５記載の半導体記憶装置。
【請求項７】
前記第１のプルアップ素子ドライバと前記第１のプルダウン素子ドライバは互いに異なるタイミングで活性化する請求項１記載の半導体記憶装置。
【請求項８】
メモリセルを配列してなるメモリ装置と、
前記メモリ装置から読み出されたデータを出力するデータ出力バッファ及び前記メモリ装置に書き込むデータを受信するデータ入力バッファと、
前記データを入出力するための前記データ入力バッファと前記データ出力バッファがそれぞれ接続される複数の入出力パッドと、
前記複数の入出力パッドの各々に接続される複数のオン・ダイ・ターミネーション回路及び複数のオフ・チップ・ドライバ回路と、
前記オン・ダイ・ターミネーション回路及びオフ・チップ・ドライバ回路を制御する制御回路と
を備え、
前記制御回路は、前記オン・ダイ・ターミネーション回路又は前記オフ・チップ・ドライバ回路のうちの少なくとも１つ又は複数を選択的に駆動して、異なる終端抵抗を前記入出力パッドに与えるように構成された
ことを特徴とする半導体記憶装置。
【請求項９】
前記複数の入出力パッドの１つに接続されている複数のオン・ダイ・ターミネーション回路は異なる抵抗値を有する請求項８記載の半導体記憶装置。
【請求項１０】
前記複数の入出力パッドの１つに接続されている複数のオフ・チップ・ドライバ回路は異なる抵抗値を有する請求項８記載の半導体記憶装置。
【請求項１１】
前記複数の入出力パッドの１つに接続されている複数のオン・ダイ・ターミネーション回路は異なる抵抗値を有し、
前記複数の入出力パッドの１つに接続されている複数のオフ・チップ・ドライバ回路は異なる抵抗値を有する請求項８記載の半導体記憶装置。
【請求項１２】
前記プルアップ素子は、直列接続された第１トランジスタと第１の抵抗とを含み、
前記プルダウン素子は、直列接続された第２トランジスタと第２の抵抗とを含む
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリなどの半導体チップでは、コントローラチップとのデータをやり取りするインタフェースの高速化が求められている。高速化の目的のために、入出力バッファにおいて、オン・ダイ・ターミネーション回路（On-die Termination Circuit）が用いられることがある。このオン・ダイ・ターミネーション回路は、入力信号の波形を最適化するよう機能し、これにより、インタフェースの高速化に寄与する回路である。
【０００３】
しかし、オン・ダイ・ターミネーション回路は貫通電流を流すため、多数のオン・ダイ・ターミネーション回路が同時に活性化されると、電源電圧のレベルの低下、ピーク電流の増大等を助長する虞がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２９４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、多数のオン・ダイ・ターミネーション回路を備えた半導体記憶装置において、電源電圧のレベルの低下、ピーク電流の増大等を防止することができる半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体記憶装置は、メモリセルを配列してなるメモリ装置と、メモリ装置から読み出されたデータを出力するデータ出力バッファ及び前記メモリ装置に書き込むデータを受信するデータ入力バッファと、データを入出力するための前記データ入力バッファと前記データ出力バッファがそれぞれ接続される複数の入出力パッドと、複数の入出力パッドの各々と前記データ入出力バッファとの間に接続される複数のオン・ダイ・ターミネーション回路と、オン・ダイ・ターミネーション回路を制御する制御回路とを備える。
【０００７】
オン・ダイ・ターミネーション回路は、第１端子と出力端子との間に接続されるプルアップ素子と、出力端子と第２端子との間に接続されるプルダウン素子とを備える。プルアップ素子は、第１プルアップ素子ドライバにより駆動され、プルダウン素子は、第１プルダウン素子ドライバにより駆動される。制御回路は、複数の前記オン・ダイ・ターミネーション回路を異なるタイミングで活性化させる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成を示す回路図である。
【図３】終端回路５の具体的構成例を説明する。
【図４】制御回路７内のインバータチェーン回路の構成を示す。
【図５】第２の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図６】終端回路５の具体的構成例を説明する。
【図７】制御回路７内のインバータチェーン回路の構成を示す。
【図８】終端回路５の具体的構成例を説明する。
【図９】終端回路５の具体的構成例を説明する。
【図１０】終端回路５の具体的構成例を説明する。
【図１１】終端回路５の具体的構成例を説明する。
【図１２】終端回路５の具体的構成例を説明する。
【図１３Ａ】第６の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１３Ｂ】図１３Ａにおいて同時に択される回路の組み合わせと、得られる終端抵抗の値との関係を示す対応表である。
【図１４Ａ】第７の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１４Ｂ】図１４Ａにおいて同時に択される回路の組み合わせと、得られる終端抵抗の値との関係を示す対応表である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この第１の実施の形態では、一例として不揮発性半導体記憶装置がＮＡＮＤ型フラッシュメモリであるとして説明する。ただし、ＮＡＮＤ型フラッシュメモリ以外にも様々な形態の記憶装置に、以下に説明する実施形態を適用可能である。
【００１１】
この第１の実施の形態の不揮発性半導体記憶装置は、メモリセルを備えたメモリチップ１００と、このメモリチップ１００を制御するメモリコントローラ２００を備える。メモリチップ１００は、不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
【００１２】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに書き込みを行う。
【００１３】
ビット線制御回路２には、カラムデコーダ３、データ入力バッファ／出力バッファ４及びデータ入出力パッド５が接続されている。  データ入力バッファ／出力バッファ４は、メモリセルアレイ１からビット線制御回路２を介して読み出されたデータを出力すると共に、メモリセルアレイ１に書き込むデータを受信する機能を有する。データ入出力パッド５は、後述する終端回路９を介して、データ入力バッファ及びデータ出力バッファにそれぞれ接続されている。
データ入出力パッド５は、一例として、８ビットのデータＤＱ０〜ＤＱ７を入出力するための８個のパッドＰＡＤ０〜７と、ストローブ信号ＤＱＳ及びＢＤＱＳを入出力するためのパッドＰＡＤ８、９と、クロック信号ＲＥ、ＢＲＥを入出力するためのパッドＰＡＤ１０、１１を有する。
【００１４】
メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力パッド５から外部へ出力される。また、外部からデータ入出力パッド５に入力された書き込みデータは、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルＭＣへの書き込みが行われる。
【００１５】
また、ビット線制御回路２、カラムデコーダ３、データ入力バッファ／出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、ビット線制御回路２、カラムデコーダ３、データ入力バッファ／データ出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。なお、制御回路７は、書き込み動作実行回数、及び消去動作実行回数をカウントするカウンタや、動作の累積時間を計時するタイマを備えていてもよい。
【００１６】
また、データ入出力パッド５とデータ入力バッファ／出力バッファ４との間には、終端回路９が接続されている。この終端回路９は、メモリコントローラ２００の出力抵抗と、メモリチップ１００の入力抵抗との間のインピーダンス整合を図り、信号の反射を抑制するために設けられている。
【００１７】
図２は、図１に示すメモリセルアレイ１の構成を示す回路図である。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。
【００１８】
ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含んで構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣからなるメモリストリングＭＳと、その両端に接続される第１、第２選択トランジスタＳ１、Ｓ２とにより構成されている。第１選択トランジスタＳ１の一端はビット線ＢＬに接続され、第２選択トランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲート電極は、ワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択トランジスタＳ１の制御ゲート電極は、セレクト線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択トランジスタＳ２の制御ゲート電極は、セレクト線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
【００１９】
次に、終端回路５の具体的構成例を、図３を参照して説明する。この実施の形態の終端回路５は、図３に示すようなオン・ダイ・ターミネーション回路ＯＤＴを、１つの入出力パッドＰＡＤｉに接続して構成される。
【００２０】
オン・ダイ・ターミネーション回路ＯＤＴは、電源端子（ＶＤＤ）と接地端子（Ｖｓｓ）との間に、プルアップ素子としてのプルアップ用ｐ型ＭＯＳトランジスタＭＰ１及び抵抗Ｒ１、並びにプルダウン素子としての抵抗Ｒ２及びプルダウン用ｎ型ＭＯＳトランジスタＭＮ１を直列接続して構成される。オン・ダイ・ターミネーション回路ＯＤＴは、データを例えばメモリコントローラ２００からメモリチップ１００に入力する場合の入力抵抗と出力抵抗の整合をとるための回路である。抵抗Ｒ１とＲ２の接続ノードＮ１に、パッドＰＡＤｉが接続されており、また、ドライバとしてのインバータＩＮ１が接続されている。
【００２１】
ｐ型ＭＯＳトランジスタＭＰ１のゲートには、ドライバＤＯＤＴ１の出力端子が接続され、ｎ型ＭＯＳトランジスタＭＮ１のゲートには、ドライバＤＯＤＴ２の出力端子が接続されている。ドライバＤＯＤＴ１はｐ型ＭＯＳトランジスタＭＰ２及びｎ型ＭＯＳトランジスタＭＮ２からなるＣＭＯＳインバータであり、その入力端子に活性化信号ＯＤＴＥＮｉを供給されている。一方、ドライバＤＯＤＴ２はｐ型ＭＯＳトランジスタＭＰ３及びｎ型ＭＯＳトランジスタＭＮ３からなるＣＭＯＳインバータであり、その入力端子に活性化信号ＯＤＴＥＮｉｂを供給されている。信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂ（ｉ＝０〜７）は、後述するように立ち上がりのタイミングが異なり、これにより複数個のオン・ダイ・ターミネーション回路ＯＤＴを異なるタイミングで活性化させる。
なお、オン・ダイ・ターミネーション回路ＯＤＴにおいて、オン抵抗Ｒ１とＲ２は省略してもよい。すなわち、オン・ダイ・ターミネーション回路ＯＤＴのプルアップ素子は、ｐ型ＭＯＳトランジスタＭＰ１のみを含んでいてもよいし、オン・ダイ・ターミネーション回路ＯＤＴのプルダウン素子は、ｎ型ＭＯＳトランジスタＭＮ１のみを含んでいてもよい。
【００２２】
また、パッドＰＡＤには、オフ・チップ・ドライバ回路ＯＣＤも接続されている。オフ・チップ・ドライバ回路ＯＣＤは、データをメモリチップ１００からメモリコントローラ２００に向けて出力する場合に、入力抵抗と出力抵抗の整合をとるために設けられている。オフ・チップ・ドライバ回路ＯＣＤは、電源端子と接地端子との間に直列接続されたｐ型ＭＯＳトランジスタＭＰ４、及びｎ型ＭＯＳトランジスタＭＮ４を備えている。ｐ型ＭＯＳトランジスタＭＰ４、及びｎ型ＭＯＳトランジスタＭＮ４のゲートは、それぞれ図示しないドライバにより制御される。
【００２３】
これらのオン・ダイ・ターミネーション回路ＯＤＴは、メモリコントローラ２００からのデータ入力が無いスタンバイ状態においては休止状態とされて、消費電力の低減が図られている。一方、メモリコントローラ２００からデータが入力されるアクティブ状態においては、オン・ダイ・ターミネーション回路ＯＤＴは活性化される。しかし、アクティブ状態において、これら複数のオン・ダイ・ターミネーション回路ＯＤＴが一斉に活性化されると、電源電圧が不安定になったり、ピーク電流が増加して電源回路に与えられる負担が大きくなったりなどの問題が生ずる。
【００２４】
そこで、本実施の形態では、複数のオン・ダイ・ターミネーション回路ＯＤＴを順次活性化させる構成を備えている。具体的には、図１の制御回路７は、図４に示すようなインバータチェーン回路を介して、上述の活性化信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂ（ｉ＝０〜７）を生成する。図４のインバータチェーン回路は、２列に直列接続された多数のインバータ回路ＩＮＶを備えている。先頭の２つのインバータ回路ＩＮＶの入力端子には、それぞれ活性化信号ＯＤＴＥＮ、ＯＤＴＥＮｂが入力されている。上述の活性化信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂは、異なる数のインバータ回路ＩＮＶを経て出力されるため、立ち上がりタイミングがそれぞれ異なる。このような活性化信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂが、それぞれオン・ダイ・ターミネーション回路のＯＤＴに接続されたドライバ回路ＤＯＤＴ１、ＤＯＤＴ２に入力される。このため、複数のオン・ダイ・ターミネーション回路ＯＤＴは、それぞれ異なるタイミングで順次活性化する。これにより、複数のオン・ダイ・ターミネーション回路ＯＤＴが一斉に活性化することを防止することができる。
なお、図３で示したオン・ダイ・ターミネーション回路ＯＤＴは、抵抗とトランジスタの直列接続により構成されてるが、トランジスタのみで構成することも可能である。また、オフ・チップ・ドライバ回路ＯＣＤは、図３ではトランジスタのみで構成したが、図３のオン・ダイ・ターミネーション回路ＯＤＴと同様に、抵抗とトランジスタとの直列接続により構成することも可能である。
【００２５】
また、１つのオン・ダイ・ターミネーション回路ＯＤＴに入力される活性化信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂは、同じタイミングで変化してもよいし、異なるタイミングで変化してもよい。活性化信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂが異なるタイミングで変化する場合、ドライバ回路ＤＯＤＴ１、ＤＯＤＴ２も異なるタイミングで活性化する。
【００２６】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図５を参照して説明する。この実施の形態の不揮発性半導体記憶装置は、第１の実施の形態と同様に、メモリチップ１００とメモリコントローラ２００とを備えている。メモリチップ１００の内部の構造は、第１の実施の形態と同様である（ただし、図５では、図示の簡略化のため、いくつかの構成要素の図示を省略している）。
【００２７】
ただし、この第２の実施の形態では、１つのメモリコントローラ２００が、複数（図５では４個）のメモリチップ１００Ａ〜１００Ｄを制御している点で、第１の実施の形態と異なっている。メモリコントローラ２００は、マルチプレクサ３００の制御により、選択的にメモリチップ１００Ａ〜１００Ｄに接続される。
【００２８】
各メモリチップ１００Ａ〜１００Ｄは、それぞれ８ビットのデータを入力するためのパッドＰＡＤ０Ａ〜７Ａ、ＰＡＤ０Ｂ〜７Ｂ、ＰＡＤ０Ｃ〜７Ｃ、ＰＡＤ０Ｄ〜７Ｄを備えている。そして、各パッドＰＡＤ０Ａ〜７Ａは、図６に示すように、第１の実施の形態と同様のオン・ダイ・ターミネーション回路ＯＤＴを接続されている。このようなオン・ダイ・ターミネーション回路ＯＤＴは、図７に示すようなインバータチェーン回路により、第１の実施の形態と同じ要領により順次活性化される。これにより、第１の実施の形態と同様の効果を得ることができる。
【００２９】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図８を参照して説明する。この第３の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態（図１）と略同一である。ただし、この第３の実施の形態では、ドライバＤＯＤＴ１、ＤＯＤＴ２の構成が、第１の実施の形態のそれとは異なっている。なお、図８において、図３と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。
【００３０】
この第３の実施の形態は、複数のオン・ダイ・ターミネーション回路ＯＤＴの立ち上がりタイミングを制御することに加え、オン・ダイ・ターミネーション回路ＯＤＴの出力信号のスルーレートを制御することが可能にされている。すなわち、第３の実施の形態のドライバＤＯＤＴ１は、ｐ型ＭＯＳトランジスタＭＰ２、ＭＰ４、及びｎ型ＭＯＳトランジスタＭＮ４、ＭＮ２を直列接続して構成されている。ドライバＤＯＤＴ２は、ｐ型ＭＯＳトランジスタＭＰ３、ＭＰ５、及びｎ型ＭＯＳトランジスタＭＮ５、ＭＮ３を直列接続して構成されている。
【００３１】
トランジスタＭＰ４、ＭＮ４のゲートには、信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉ（ｉ＝０〜７）が入力される。また、トランジスタＭＰ５、ＭＮ５のゲートにも、信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉが入力される。この信号ＩＲＥＦＰｉは、オン・ダイ・ターミネーション回路ＯＤＴを活性化させるとき、制御された傾き（スルーレート）を持って”Ｈ”から”Ｌ”に向けて立ち下がる信号である。逆に、信号ＩＲＥＦＮｉは、オン・ダイ・ターミネーション回路ＯＤＴを活性化させるとき、制御された傾き（スルーレート）を持って”Ｌ”から”Ｈ”に向けて立ち上がる信号である。換言すれば、信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉは、そのスルーレートを変更可能にされている。
【００３２】
このように、信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉの傾きを制御することにより、パッドＰＡＤ０〜７のオン・ダイ・ターミネーション回路ＯＤＴが出力信号のスルーレートを変化させることができる。なお、信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉの傾きは、図示しないＲＣ回路等を用いて、それぞれ独立に制御することが可能である。逆に信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉ（ｉ＝０〜７）がすべて同一の傾きを有するように制御することもできる。
【００３３】
逆に、この図８の回路において、信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂ（ｉ＝０〜７）の立ち上がりタイミングを全て同一とする一方、信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉの傾きを独立に制御することもできる。これによっても、オン・ダイ・ターミネーション回路ＯＤＴの立ち上がりタイミングを制御することができる。
また、信号ＯＤＴＥＮｉ、ＯＤＴＥＮｉｂの立ち上がりタイミングと、信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉの立ち上がりタイミングは同一であってもよいし、異なっていても良い。
【００３４】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置を、図９を参照して説明する。この第４の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態（図１）と略同一である。ただし、この第４の実施の形態は、オン・ダイ・ターミネーション回路ＯＤＴを制御するドライバとして、ドライバＤＯＤＴ１、ＤＯＤＴ２に加え、ドライバＤＯＤＴ３、ＤＯＤＴ４も備えている。図９において、図８と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は省略す  
る。
【００３５】
ドライバＤＯＤＴ３は、ｐ型ＭＯＳトランジスタＭＰ６、ＭＰ７、及びｎ型ＭＯＳトランジスタＭＮ６、ＭＮ７を直列接続して構成され、その出力信号によりトランジスタＭＰ１を駆動する。トランジスタＭＰ６，ＭＮ７には、ドライバＤＯＤＴ１と同様に活性化信号ＯＤＴＥＮｉが入力される。一方、トランジスタＭＰ７、ＭＮ６には、それぞれイネーブル信号ＥＮｂ、ＥＮが入力される。イネーブル信号ＥＮは、対応するオン・ダイ・ターミネーション回路ＯＤＴを活性化させるタイミングで、高いスルーレートを持って”Ｌ”から”Ｈ”に立ち上がる信号であり、一方、イネーブル信号ＥＮｂは、イネーブル信号ＥＮの反転信号である。
【００３６】
ドライバＤＯＤＴ４は、ｐ型ＭＯＳトランジスタＭＰ８、ＭＰ９、及びｎ型ＭＯＳトランジスタＭＮ８、ＭＮ９を直列接続して構成され、その出力信号によりトランジスタＭＰ２を駆動する。トランジスタＭＰ８，ＭＮ９には、ドライバＤＯＤＴ２と同様に活性化信号ＯＤＴＥＮｉｂが入力される。一方、トランジスタＭＰ９、ＭＮ８には、それぞれイネーブル信号ＥＮｂ、ＥＮが入力される。
【００３７】
このように、この実施の形態では、オン・ダイ・ターミネーション回路ＯＤＴをスルーレートを制御された信号ＩＲＥＦＰｉ、ＩＲＥＦＮｉに従って駆動するドライバＤＯＤＴ１、ＤＯＤＴ２を備えていると共に、固定の高いスルーレートを有するイネーブル信号ＥＮ、ＥＮｂに従って駆動するドライバＤＯＤＴ３、ＤＯＤＴ４も併存させている。ドライバＤＯＤＴ１、ＤＯＤＴ２を用いた場合には、複数のオン・ダイ・ターミネーション回路ＯＤＴを異なるタイミングで活性化させることに加え、個々のオン・ダイ・ターミネーション回路ＯＤＴの出力信号のスルーレートも制御することができる。一方、ドライバＤＯＤＴ３、ＤＯＤＴ４を用いた場合には、複数のオン・ダイ・ターミネーション回路ＯＤＴを異なるタイミングで活性化させ、且つ個々のオン・ダイ・ターミネーション回路ＯＤＴは高い固定のイネーブル信号ＥＮ，ＥＮｂにより迅速に活性化させることができる。このように、本実施の形態では、ドライバＤＯＤＴ１及びＤＯＤＴ２を使用する場合と、ドライバＤＯＤＴ３及びＤＯＤＴ４を使用する場合とで、オン・ダイ・ターミネーション回路ＯＤＴの動作を異なるものにすることができる。
【００３８】
［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体記憶装置を、図１０を参照して説明する。この第５の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態（図１）と略同一である。ただし、この第５の実施の形態は、オン・ダイ・ターミネーション回路ＯＤＴは、オフ・チップ・ドライバ回路ＯＣＤとしての機能も兼用しており、この点、前述の実施の形態とは異なっている。以下では、オン・ダイ・ターミネーション回路の機能とオフ・チップ・ドライバ回路の機能を兼用している回路を、「兼用回路ＯＣＤ／ＯＤＴ」と称する。
【００３９】
この実施の形態では、兼用回路ＯＣＤ／ＯＤＴを、オン・ダイ・ターミネーション回路ＯＤＴとして機能させるためのドライバとして、ドライバＤＯＤＴ１及びＤＯＤＴ２を備えている。このドライバＤＯＤＴ１及びＤＯＤＴ２の構成は、前述の実施の形態と略同一である。
また、この実施の形態では、兼用回路ＯＣＤ／ＯＤＴを、オフ・チップ・ドライバ回路ＯＣＤとして機能させるためのドライバとして、ドライバＤＯＣＤ１及びＤＯＣＤ２を備えている。
【００４０】
ドライバＤＯＣＤ１は、トランジスタＭＰ６，ＭＰ７、トランジスタＭＮ６、ＭＮ７を直列接続して構成されている。トランジスタＭＰ６、ＭＮ７には、信号ＯＣＤＥＮｉが入力される。また、トランジスタＭＰ７、ＭＮ６のゲートには、信号ＩＲＥＦＰ２ｉ、ＩＲＥＦＮ２ｉが入力されている。この信号ＩＲＥＦＰ２ｉ、ＩＲＥＦＮ２ｉは、ドライバＤＯＤＴ１に入力される信号ＩＲＥＦＰ１ｉ、ＩＲＥＦＮ１ｉと同様に、制御されたスルーレートを有する信号であり、信号ＩＲＥＦＰ１ｉ、ＩＲＥＦＮ１ｉとは別の信号である。信号ＩＲＥＦＰ２ｉ、ＩＲＥＦＮ２ｉ（ｉ＝０〜７）は、それぞれ独立にそのスルーレートを変更することも可能であるし、すべて同一のスルーレートを与えられていてもよい。
【００４１】
また、ドライバＤＯＣＤ２は、トランジスタＭＰ８，ＭＰ９、トランジスタＭＮ８、ＭＮ９を直列接続して構成されている。トランジスタＭＰ８、ＭＮ９には、信号ＯＣＤＥＮｉｂが入力される。また、トランジスタＭＰ９、ＭＮ８のゲートには、信号ＩＲＥＦＰ２ｉ、ＩＲＥＦＮ２ｉが入力されている。
【００４２】
信号ＯＣＤＥＮｉ、ＯＣＤＥＮｉｂ、ＩＲＥＦＰ２、ＩＲＥＦＮ２は、兼用回路ＯＣＤ／ＯＤＴを、オフ・チップ・ドライバ回路ＯＣＤとして動作させるのに好適な電圧値に設定される。
【００４３】
図１１は、この第５の実施の形態の第１の変形例である。この図１１では、ドライバＤＯＣＤ１において、トランジスタＭＰ７が省略され、ドライバＤＯＣＤ２において、トランジスタＭＮ８が省略されている。この回路でも第５の実施の形態と同様の作用を奏し得る。図１２は、この第５の実施の形態の第２の変形例である。この図１２では、ドライバＤＯＣＤ１において、トランジスタＭＰ４が、２つのサイズの小さいトランジスタＭＰ４１、ＭＰ４２に置き換えられている。また、トランジスタＭＮ４が、２つのサイズの小さいトランジスタＭＮ４１、ＭＮ４２に置き換えられている。ドライバＤＯＣＤ２においては、トランジスタＭＰ５が、２つのサイズの小さいトランジスタＭＰ５１、ＭＰ５２に置き換えられている。また、トランジスタＭＮ５が、２つのサイズの小さいトランジスタＭＮ５１、ＭＮ５２に置き換えられている。
【００４４】
［第６の実施の形態］
次に、第６の実施の形態に係る不揮発性半導体記憶装置を、図１３Ａを参照して説明する。この第６の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態（図１）と略同一である。
【００４５】
ただし、この第６の実施の形態では、図１３Ａに示すように、１つのパッドＰＡＤｉに、複数のオフ・チップ・ドライバ回路ＯＣＤ、及び兼用回路ＯＣＤ／ＯＤＴが接続されており、この点において前述の実施の形態と異なっている。図１３において、回路ＯＣＤ、兼用回路ＯＣＤのブロック中に併記されている数字（３００、１５０、２００、１１６．７、８７．５、６４．３）は、各回路が与える終端抵抗を示す。すなわち、図１３の例では、１つのパッドＰＡＤｉに、４つの兼用回路ＯＣＴ／ＯＤＴが接続されると共に、３つのオフ・チップ・ドライバ回路ＯＣＤが接続されている。４つの回路ＯＣＴ／ＯＤＴは、それぞれ終端抵抗３００Ω、１５０Ω、２００Ω、２００Ωを有している。また、３つのオフ・チップ・ドライバ回路ＯＣＤはそれぞれ終端抵抗１１６．７Ω、８７．５Ω、６４．３Ωを有している。これらの抵抗値は、例えばＯＮＦｉ／Ｔｏｇｇｌｅ規格に準拠したものである。オフ・チップ・ドライバ回路ＯＣＤ、兼用回路ＯＣＴ／ＯＤＴは、図１３ではブロック図として示されているが、いずれもその回路構成は前述の実施の形態と同様でよい。
【００４６】
このように１つのパッドＰＡＤｉに接続されている複数のオフ・チップ・ドライバ回路ＯＣＤ及び兼用回路ＯＣＴ／ＯＤＴを選択的に活性化させるための回路として、ドライバＤＯＣＤ１、ＤＯＣＤ２、ＤＯＤＴ１、ＤＯＤＴ２が設けられている。ドライバＤＯＣＤ１，２、ＤＯＤＴ１，２も、図１３ではブロック図で示しているが、これらの詳細な回路構成も、前述の実施の形態と同様でよい。これらのドライバＤＯＣＤ、ＤＯＤＴを選択的に駆動させるための選択回路として、選択回路Ｓｅｌが設けられている。
【００４７】
選択回路Ｓｅｌは、この例では、選択回路Ｓｅｌ（３００）、Ｓｅｌ（１５０）、Ｓｅｌ（２００）、Ｓｅｌ（２００）’、Ｓｅｌ（１１６．７）、Ｓｅｌ（８７．５）、Ｓｅｌ（６４．３）を備えている。選択回路Ｓｅｌ（３００）、Ｓｅｌ（１５０）、Ｓｅｌ（２００）、Ｓｅｌ（２００）’、Ｓｅｌ（１１６．７）、Ｓｅｌ（８７．５）、Ｓｅｌ（６４．３）は、それぞれ、兼用回路ＯＣＤ／ＯＤＴ（３００）、ＯＣＤ／ＯＤＴ（１５０）、ＯＣＤ／ＯＤＴ（２００）、ＯＣＤ／ＯＤＴ（２００）’、回路ＯＣＤ（１１６．７）、ＯＣＤ（８７．５）、ＯＣＤ（６４．３）に対応して設けられている。このような選択回路Ｓｅｌにより、任意の組み合わせのオフ・チップ・ドライバ回路ＯＣＤ及び兼用回路ＯＣＴ／ＯＤＴを活性化させることにより、パッドＰＡＤｉの終端抵抗を様々な異なる値に設定することができる。選択回路Ｓｅｌは、外部から入力される信号Ｓ＿３００、Ｓ＿１５０、Ｓ＿２００、Ｓ＿２００’、Ｓ＿１１６．７、Ｓ＿８７．５、Ｓ＿６４．３が”Ｈ”となったときに活性化して対応する回路ＯＣＤ又は兼用回路ＯＣＤ／ＯＤＴを動作させる。また、選択回路Ｓｅｌは、信号ＯＤＴ＿ｅｎ又はＯＣＤ＿ｅｎを入力されている。信号ＯＤＴ＿ｅｎが”Ｈ”になったとき、選択回路Ｓｅｌは、対応するドライバＤＯＤＴ１，２を駆動して、兼用回路ＯＣＤ／ＯＤＴをオン・ダイ・ターミネーション回路として動作させる。また、信号ＯＣＤ＿ｅｎが”Ｈ”になったとき、選択回路Ｓｅｌは、対応するドライバＤＣＤＴ１，２を駆動して、兼用回路ＯＣＤ／ＯＤＴをオフ・チップ・ドライバ回路として動作させると共に、回路ＯＣＤを動作させる。
【００４８】
パッドＰＡＤｉに様々な値の終端抵抗を与えるため、兼用回路ＯＣＤ／ＯＤＴ、及び回路ＯＣＤは、単独で又は同時に動作状態に移行する。図１３Ｂは、同時に選択される回路の組み合わせと、得られる終端抵抗の値との関係を示す対応表である。バツ印は、動作対象とされることを示している。図１３Ｂに示すように、例えば回路ＯＣＤ／ＯＤＴ（３００）及びＯＣＤ／ＯＤＴ（１５０）が同時に動作状態に移行すると、提供される合成終端抵抗は１００Ωである。その他、同様に複数の兼用回路ＯＣＤ／ＯＤＴ、及び／又は回路ＯＣＤを同時に動作させることにより、様々な終端抵抗を有するＯＣＤ又はＯＤＴを提供することができる。
【００４９】
以上説明したように、本実施の形態によれば、前述の実施の形態と同一の効果を得ることができ、加えて、各パッドＰＡＤの終端抵抗を様々な値に切り替えることが可能とされている。なお、この実施の形態においても、兼用回路ＯＣＤ／ＯＤＴ、及び／又は回路ＯＣＤの動作タイミングや、その出力信号のスルーレートを、前述の実施の形態と同様に制御することができる。
【００５０】
［第７の実施の形態］
次に、第７の実施の形態に係る不揮発性半導体記憶装置を、図１４Ａを参照して説明する。この第７の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態（図１）と略同一である。
【００５１】
ただし、この第７の実施の形態では、図１４Ａに示すように、１つのパッドＰＡＤｉに、複数のオフ・チップ・ドライバ回路ＯＣＤ、及び複数のオン・ダイ・ターミネーション回路ＯＣＤが接続されており、この点において前述の実施の形態と異なっている。第６の実施の形態では、兼用回路ＯＣＤ／ＯＤＴが接続されているが、この第７の実施の形態では、オフ・チップ・ドライバ回路専用の回路（ＯＣＤ）、及びオン・ダイ・ターミネーション回路専用の回路（ＯＤＴ）のみが接続されている。換言すれば、回路ＯＣＤは、オフ・チップ・ドライバ回路としてのみ機能し、回路ＯＤＴはオン・ダイ・ターミネーション回路としてのみ機能する。このため、選択回路Ｓｅｌ（３００）、Ｓｅｌ（１５０）、Ｓｅｌ（２００）、Ｓｅｌ（２００）’は、それぞれ信号ＯＤＴ＿ｅｎのみを入力されている。また、選択回路Ｓｅｌ（５０）、Ｓｅｌ（１１６．７）、Ｓｅｌ（８７．５）、Ｓｅｌ（６４．３）は、信号ＯＣＤ＿ｅｎのみを入力されている。図１４Ｂは同時に選択される回路の組み合わせと、得られる終端抵抗の値との関係を示す対応表である。バツ印は、動作対象とされることを示している。
【００５２】
以上説明したように、本実施の形態によれば、前述の実施の形態と同一の効果を得ることができ、加えて、各パッドＰＡＤの終端抵抗を様々な値に切り替えることが可能とされている。なお、この実施の形態においても、兼用回路ＯＣＤ／ＯＤＴ、及び／又は回路ＯＣＤの動作タイミングや、その出力信号のスルーレートを、前述の実施の形態と同様に制御することができる。  
【００５３】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１００・・・メモリチップ、  ２００・・・メモリコントローラ、  １・・・メモリリセルアレイ、  ２・・・ビット線制御回路、  ３・・・カラムデコーダ、  ４・・・データ入力バッファ／出力バッファ、    ５・・・データ入出力パッド、  ６・・・ワード線制御回路、  ７・・・制御回路、  ８・・・制御信号入力端子、  ９・・・終端回路、  ＤＯＤＴ・・・ドライバ、  ＯＤＴ・・・オン・ダイ・ターミネーション回路、  ＯＣＤ・・・オフ・チップ・ドライバ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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