(57)【要約】【課題】埋め込み拡散層を形成しなくても、寄生トランジスタの影響のないようにする。【解決手段】ダイヤフラム部２と導体パターン４との間、具体的には外部からｎ型ウェル層６に所定電圧Ｖｃｃを印加する経路となる電気配線１２、１４にＭＯＳＦＥＴ８を備える。これにより、電気化学ストップエッチング時には、パッド５に対して所定電圧Ｖｃｃを印加すると、この電圧Ｖｃｃがゲート電極１１に印加されることでＭＯＳＦＥＴ８が導通し、所定電圧ＶｃｃをＭＯＳＦＥＴ８から電気配線１４を通じてｎ型ウェル層６に印加でき、電気化学ストップエッチングを実施できる。このとき、所定電圧ＶｃｃをＭＯＳＦＥＴ８に備えられるｎ+型拡散領域９に印加することになるため、寄生トランジスタが形成されることもない。よって、ｎ+型埋め込み拡散層を備えなくても良くなる。【選択図】図３
2014055933.tif 000002
【特許請求の範囲】
【請求項１】
センシング部が形成され、該センシング部それぞれと対応する位置において、裏面が電気化学エッチングにより除去されることで薄肉のダイヤフラム部（２）が形成された第１導電型の半導体基板（１）と、
前記半導体基板の表層部において、前記ダイヤフラム部が形成される位置に形成された第２導電型のウェル層（６）と、
前記半導体基板における前記ウェル層の外部に備えられ、互いに離間して配置された第２導電型拡散領域（９、１０）と、該離間して配置された第２導電型拡散領域の間をチャネル形成領域として、このチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極（１１）とを有し、前記電気化学エッチング時に所定電圧（Ｖｃｃ）が外部から前記ウェル層に印加される経路となる電気配線（１２、１４）に備えられていると共に前記ゲート電極への電圧印加に基づいてオンさせられる逆流防止素子としてのＭＯＳＦＥＴ（８）、ＪＦＥＴ、ＭＥＳＦＥＴおよびＨＥＭＴのいずれかと、を備えていることを特徴とする半導体物理量センサ。
【請求項２】
前記ＭＯＳＦＥＴは、前記電気化学エッチング時に前記ゲート電極にも前記所定電圧が印加されるように構成されていることを特徴とする請求項１に記載の半導体物理量センサ。
【請求項３】
前記センシング部と電気的に接続された回路部（３）を有し、
前記回路部から前記ダイヤフラム部に至る電気配線（１７）に設けられた前記回路部への電流供給を制限する逆流防止回路（１８）を備えていることを特徴とする請求項１または２に記載の半導体物理量センサ。
【請求項４】
前記回路部はＭＯＳ回路を有していることを特徴とする請求項３に記載の半導体物理量センサ。
【請求項５】
前記電気配線のうち前記外部から前記ＭＯＳＦＥＴに至るまでの間に、入力保護回路（２０）が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体物理量センサ。
【請求項６】
前記入力保護回路（２０）は、前記電気配線に対して直列接続された保護抵抗（２１）と、前記電気配線に対して並列接続されたツェナーダイオード（２２）とを有していることを特徴とする請求項５に記載の半導体物理量センサ。
【請求項７】
前記入力保護回路（２０）は、前記ツェナーダイオードは前記保護抵抗（２１）に対して前記ＭＯＳＦＥＴと反対側に接続されており、該ツェナーダイオードと前記電気配線との接続点よりも前記保護抵抗と反対側に制限抵抗（２３）を備えていることを特徴とする請求項６に記載の半導体物理量センサ。
【請求項８】
前記ツェナーダイオードが複数個並列接続されていることを特徴とする請求項６または７に記載の半導体物理量センサ。
【請求項９】
前記入力保護回路（２０）は、前記電気配線に対して直列接続された保護抵抗（２１）と、前記電気配線に対して並列接続されたＭＯＳＦＥＴ（２４）とを有していることを特徴とする請求項５に記載の半導体物理量センサ。
【請求項１０】
前記逆流防止回路（１８）は、ダイオード、ＭＯＳＦＥＴ、抵抗のどれかを有し、前記回路部への電流供給を制限する機能を有していることを特徴とする請求項３に記載の半導体物理量センサ。
【請求項１１】
前記電気配線および前記逆流防止素子としてのＭＯＳＦＥＴは前記ダイヤフラム部を中心として複数個がずらして配置されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体物理量センサ。
【請求項１２】
分割するチップ毎にセンシング部が形成されると共に、前記チップそれぞれに対して所定電圧（Ｖｃｃ）を印加するためのパッド（５）に接続された導体パターン（４）が延設された第１導電型の半導体基板（１）を用意する工程と、
前記半導体基板をエッチング液に浸した状態で、前記パッドおよび前記導体パターンを通じて前記チップそれぞれに対して前記所定電圧を印加し、前記センシング部それぞれと対応する位置において、前記半導体基板の裏面を電気化学エッチングにより除去することで薄肉のダイヤフラム部（２）を形成する工程と、
前記ダイヤフラム部を形成したのち、前記半導体基板をチップ単位に分割する工程と、を有し、
前記半導体基板を用意する工程では、前記半導体基板として、該半導体基板の表層部において、前記ダイヤフラム部が形成される位置に第２導電型のウェル層（６）が形成されていると共に、前記ウェル層の外部に、互いに離間して配置された第２導電型拡散領域（９、１０）と、該離間して配置された第２導電型拡散領域の間をチャネル形成領域として、このチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極（１１）とを有し、前記電気化学エッチング時に前記所定電圧（Ｖｃｃ）が前記導体パターンから前記ウェル層に印加される経路となる電気配線（１２、１４）に備えられていると共に前記ゲート電極にも前記所定電圧が印加されるように構成された逆流防止素子としてのＭＯＳＦＥＴ（８）を備えたものを用いることを特徴とする半導体物理量センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄肉のダイヤフラム部にピエゾ抵抗効果を有する拡散抵抗を複数形成してなる半導体物理量センサおよびその製造方法に関するものであり、特に、圧力センサに適用すると好適である。
【背景技術】
【０００２】
従来より、ピエゾ抵抗効果を有する拡散抵抗を複数形成し、物理量印加に伴う拡散抵抗の抵抗値変化に基づいて、印加された物理量を検出する半導体物理量センサが知られている。この種の半導体物理量センサとして例えば圧力センサがある。例えば、圧力センサでは、半導体基板としてのシリコン基板に部分的に薄肉部分を形成してこれをダイヤフラム部とし、このダイヤフラム部に形成した拡散抵抗の抵抗値が印加された圧力に応じて変化することに基づいて、印加された圧力を検出する。具体的には、拡散抵抗は配線パターンによりブリッジ接続されており、印加される圧力に応じてブリッジの平衡状態がくずれて圧力に応じた電圧信号が出力されるようになっている。
【０００３】
このような構成の圧力センサでは、圧力を精度良く検出する構成を得るために、ダイヤフラム部を形成するためのエッチング処理として、ダイヤフラム部の厚さ寸法の制御性の良い電気化学ストップエッチング法による異方性エッチング処理を行うようにしている。これは、ＴＭＡＨ（水酸化テトラメチルアンモニウム）などの水溶液で異方性エッチング処理を行う際に、ダイヤフラムに対応する部分に所定電圧Ｖｃｃを印加した状態で行うものである。エッチングの進行により、電圧印加に基づいて形成されている空乏層領域がエッチング液に曝されるようになると、陽極酸化によりその表面に酸化膜が形成されるためエッチングが停止されるという特性を利用して、所定の厚さ寸法のダイヤフラム部を形成している。
【０００４】
具体的には、ウェハ内の多数のチップに並列的に接続された電気配線を形成し、半導体基板の裏面のうちダイヤフラム部の形成予定位置以外を酸化膜で覆ってマスクする。そして、電気化学ストップエッチング時に、電気配線を介してダイヤフラム部に所定電圧Ｖｃｃを印加することで、ダイヤフラム部の形成予定位置において半導体基板が裏面側からエッチングされるようにし、ダイヤフラム部を形成している。
【０００５】
このようにしてダイヤフラム部を形成した後、スクライブラインに沿ってダイシングカットし、チップ単位に分割しているが、チップ端面に配線の残粕が付着し、半導体圧力センサ作動時において電気配線とｐ型シリコン基板が短絡してしまう場合がある。これを防ぐために、図１０に示すように、電気化学ストップエッチング時の電圧印加においては順方向バイアスとなり、圧力センサの実動作時においては逆方向バイアスとなるダイオード部Ｊ１を形成している。具体的には、ｐ型シリコン基板Ｊ２の表面にｎ型エピタキシャル層Ｊ３が形成された半導体基板を用いて、ｎ型エピタキシャル層Ｊ３の表層部にｐ+型層Ｊ４を含むｐ型領域とｎ+型層Ｊ５によるＰＮダイオードで構成されたダイオード部Ｊ１を備えている。そして、電気化学ストップエッチング時には、パッドＪ６から印加される所定電圧Ｖｃｃを電気配線Ｊ７やダイオード部Ｊ１および電気配線Ｊ８を通じてダイヤフラム部Ｊ９側のｎ+型層Ｊ１０に印加できるようにしている。
【０００６】
しかしながら、このダイオード部Ｊ１におけるｐ 型領域とｎ型エピタキシャル層Ｊ３およびｐ型シリコン基板Ｊ２にて、図１０中に示したように寄生トランジスタが形成される。そして、電気化学ストップエッチング時においてこの寄生トランジスタがオンし、電気配線からｐ型シリコン基板に電流が漏れるようになる。これにより、基板を通してダイヤフラムに電流が流れてしまうため、電気化学ストップエッチングが不定に停止しエッチング処理を確実に行えなくなる不具合が発生する。このため、この寄生トランジスタの影響をなくすために、図１１に示すように、従来においてはダイオードの下のｎ層とｐ型シリコン基板間にキャリアストッパーとしてｎ+型埋め込み拡散層Ｊ１１を追加することで対策している（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−１３５４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、ｎ+型埋め込み拡散層Ｊ１１を設けた場合でも、寄生トランジスタが完全になくなるわけではない。また、上記のようにキャリアストッパーとしてｎ+型埋め込み拡散層Ｊ１１を追加する場合には、寄生トランジスタ回避の為だけにｎ+型埋め込み拡散層Ｊ１１を形成する工程を追加しなければならない。特に、圧力センサの高度化、小型化を図るために、圧力センサの信号処理回路を構成する集積回路に関してＭＯＳ回路、例えばＣＭＯＳによる集積化の採用が望まれている。ところが、ＣＭＯＳ等のＭＯＳ回路は主に表面デバイスの為、寄生トランジスタ回避以外にｎ+型埋め込み拡散層Ｊ１１が必要とされる場所もない。
【０００９】
本発明は上記点に鑑みてなされたもので、より簡素な構成で、寄生トランジスタの影響のない半導体物理量センサおよびその製造方法を提供することを目的とする。また、より確実に寄生トランジスタの影響をなくすことができる半導体物理量センサおよびその製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、センシング部それぞれと対応する位置において、第１導電型の半導体基板（１）の裏面を電気化学エッチングにより除去することで薄肉のダイヤフラム部（２）が形成する半導体物理量センサであって、半導体基板の表層部において、ダイヤフラム部が形成される位置に形成された第２導電型のウェル層（６）と、半導体基板におけるウェル層の外部に備えられ、互いに離間して配置された第２導電型拡散領域（９、１０）と、該離間して配置された第２導電型拡散領域の間をチャネル形成領域として、このチャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極（１１）とを有し、電気化学エッチング時に所定電圧（Ｖｃｃ）が外部からウェル層に印加される経路となる電気配線（１２、１４）に備えられていると共にゲート電極にも所定電圧が印加されるように構成された逆流防止素子としてのＭＯＳＦＥＴ（８）、ＪＦＥＴ、ＭＥＳＦＥＴおよびＨＥＭＴのいずれかと、を備えることを特徴としている。
【００１１】
このように、外部からウェル層に所定電圧を印加する電気配線に逆流防止素子としてＭＯＳＦＥＴを備えるようにしている。このため、電気化学ストップエッチング時には、外部から所定電圧を印加すると、この電圧がゲート電極に印加されることでＭＯＳＦＥＴが導通し、ＭＯＳＦＥＴおよび電気配線（１４）を通じて所定電圧をウェル層に印加できる。これにより、ウェル層と半導体基板との間に逆方向電圧を印加することができ、適切に電気化学ストップエッチングを実施することが可能となる。
【００１２】
そして、このような電気化学ストップエッチングを行うに際し、所定電圧をＭＯＳＦＥＴに備えられる第２導電型拡散領域（９）に印加することになるため、寄生トランジスタが形成されることもない。したがって、簡素な構成であっても、寄生トランジスタが形成されないようにすることができる。特に、埋め込み拡散層を形成しなくても寄生トランジスタが形成されないようにできるため、例えば埋め込み拡散層を備えないようにすれば、より簡素化な構成で上記効果を得ることが可能となる。逆に、上記構成において、さらに埋め込み拡散層を形成するようにすれば、より確実に寄生トランジスタが形成されないようにすることができ、より確実に寄生トランジスタの影響をなくすことが可能となる。
【００１３】
特に、請求項４に記載したように、回路部（３）をＭＯＳ回路とする場合には、ＭＯＳ回路が主に表面デバイスであることから、回路部に埋め込み拡散層が必要とされる場所がない。このため、回路部をＣＭＯＳ等のＭＯＳ回路によって構成する場合には、埋め込み拡散層を備えなくても寄生トランジスタが形成されないようにできることが有効である。
【００１４】
また、請求項１１に記載の発明では、電気配線および逆流防止素子はダイヤフラム部を中心として複数個がずらして配置されていることを特徴としている。
【００１５】
このように、電気配線や逆流防止素子としてのＭＯＳＦＥＴの数を増やすことで、電位ドロップを緩和させることが可能となり、ダイヤフラム部の厚さバラツキを軽減することができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態にかかる圧力センサＳ１の形成に用いられる半導体基板１のレイアウト例を示した図である。
【図２】図１中の圧力センサＳ１の１チップ分を示した拡大図である。
【図３】電気化学ストップエッチングを行うときの圧力センサＳ１の断面図である。
【図４】本発明の第２実施形態にかかる圧力センサＳ１の断面図である。
【図５】図４に示す圧力センサＳ１の１チップ分を示した拡大図である。
【図６（ａ）】他の実施形態で説明する入力保護回路の一例を示した回路図である。
【図６（ｂ）】他の実施形態で説明する入力保護回路の一例を示した回路図である。
【図７】他の実施形態で説明する圧力センサＳ１の形成に用いられる半導体基板１のレイアウト例を示した図である。
【図８】他の実施形態で説明する圧力センサＳ１の１チップ分を示した拡大図である。
【図９】他の実施形態で説明する圧力センサＳ１ノ電気化学ストップエッチングを行うときの断面図である。
【図１０】電気化学ストップエッチング時に形成される寄生トランジスタを示した圧力センサの断面図である。
【図１１】寄生トランジスタ回避構造を備えた場合の圧力センサの断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１９】
（第１実施形態）
本発明の第１実施形態について、図１〜図３を参照して説明する。本実施形態では、半導体物理量センサとして、印加される圧力に応じたセンサ出力を発生させる圧力センサを例に挙げて説明する。この圧力センサは、電気化学ストップエッチング処理を経てセンシング部と対応する位置にダイヤフラム部を形成することで構成される。
【００２０】
図１に示すように、円盤状の半導体基板１上に複数チップ分の圧力センサＳ１を構成する各部を形成した後、電気化学ストップエッチングにてダイヤフラム部２を形成し、その後、ダイシング工程にてチップ単位に分割することで圧力センサＳ１を形成している。例えば半導体基板１はシリコンなどの半導体材料で構成されており、その半導体材料をエッチングできるエッチング液に浸しながらダイヤフラム部２に所定電圧Ｖｃｃを印加することで電気化学ストップエッチングが行われる。
【００２１】
図２に示すように、各圧力センサＳ１は、ダイヤフラム部２を所定領域、本実施形態の場合は中央領域に配置し、その周囲に信号処理回路等が形成された集積回路（回路部）３を備えた構成とされている。チップ単位に分割される前の状態では、図１および図２に示すように、各圧力センサＳ１は、スクライブライン上に配置された導体パターン４によって囲まれている。この導体パターン４は、圧力センサＳ１の形成領域に隣接して設けられたパッド５に接続されている。このため、電気化学ストップエッチング時には、パッド５から所定電圧Ｖｃｃを印加することで、すべての圧力センサＳ１の周囲の導体パターン４に対して所定電圧Ｖｃｃが印加できるようになっている。
【００２２】
図３に示すように、ダイヤフラム部２は、半導体基板１を裏面側から図中破線で示したエッチング領域を除去することで薄肉化したものであり、圧力センサＳ１は、このダイヤフラム部２で圧力を受けて、その圧力に応じたセンサ出力を発生させる。このセンサ出力に基づいて圧力検出を行っている。圧力検出を精度良く行えるようにするには、圧力変化に対するセンシング部の出力を大きくすることが必要であり、それを実現するために、センシング部と対応する位置に薄肉のダイヤフラム部２を形成している。
【００２３】
具体的には、図３に示すように、ｐ型シリコン基板などによって構成された半導体基板１におけるダイヤフラム部２の形成位置にｎ型ウェル層６を形成してあり、このｎ型ウェル層６の表層部に、ピエゾ抵抗効果を有するｐ+型拡散抵抗７を形成している。このｐ+型拡散抵抗７によってセンシング部が構成されている。例えば、ｐ型拡散抵抗７は、図示しない配線パターンによってホイートストンブリッジ接続されている。そして、圧力センサＳ１の作動時には、ホイートストンブリッジ接続された各ｐ型拡散抵抗７のうちの一接続点に駆動電圧を印加すると共にそれと対角線の関係に位置する一接続点をＧＮＤ接続し、残りの中点電位を差動出力として取り出す。これにより、ダイヤフラム部２に圧力が印加されると、印加される圧力に応じてブリッジの平衡状態がくずれるため、圧力に応じた電圧信号が出力されるようにできる。
【００２４】
このように構成されるセンシング部と対応する位置、すなわちｎ型ウェル層６の下方位置において、電気化学ストップエッチングにて、半導体基板１の裏面のうち図３に示したエッチング領域を除去することで、薄肉のダイヤフラム部２を構成している。具体的には、半導体基板１の表面側にセンシング部や集積回路３等を構成するための各素子を形成したのち、半導体基板１の裏面のうち、ダイヤフラム部２の形成予定位置以外を酸化膜などでマスクする。この状態で、ＴＭＡＨなどの水溶液からなるエッチング液に半導体基板１を浸し、エッチング液中にＧＮＤ電位とされる対向電極を配置しつつ、ｎ型ウェル層６に所定電圧Ｖｃｃを印加する。これにより、ｎ型ウェル層６とｐ型の半導体基板１との間に逆方向電圧が印加された状態となる。そして、半導体基板１の裏面からのエッチングが進み、ｎ型ウェル層６とｐ型の半導体基板１とによるＰＮ接合部に形成される空乏層領域がエッチング液に曝されるようになると、その表面が陽極酸化されて酸化膜が形成され、エッチングが停止される。このようにして、所定厚さのダイヤフラム部２を形成している。
【００２５】
このとき、ｎ型ウェル層６に所定の逆方向電圧を印加した状態とするために、上記したように、導体パターン４を各圧力センサＳ１の周囲に配置し、電気化学ストップエッチングの際に導体パターン４を通じて所定電圧Ｖｃｃを印加できるようにしてある。
【００２６】
しかしながら、ダイヤフラム部２を形成した後、スクライブラインに沿ってダイシングカットしてチップ単位に分割したときに、チップ端面に導体パターン４の残粕が付着することがある。その場合、圧力センサＳ１の作動時に基板表面側の電気配線と半導体基板１が短絡してしまい、適切な圧力検出が行えなくなる。これを防止するために、従来ではダイヤフラム部２と導体パターン４の間にダイオード部を備えた構造としていたが、ダイオード部を形成すると寄生トランジスタの形成要因となる。このため、ダイオード部を形成するのに加えて、ダイオード部の下方にｎ+型埋め込み拡散層を形成しなければならなかった。
【００２７】
このため、本実施形態では、従来のダイオード部Ｊ１（図７、図８参照）に代えて、電気化学ストップエッチング時には順方向に電流を流しつつ、圧力センサＳ１の作動時には逆方向に電流が流れることを防止する逆流防止素子としてＭＯＳＦＥＴ８を備えている。本実施形態の場合、ＭＯＳＦＥＴ８としてｎチャネル型のＭＯＳＦＥＴを備え、このＭＯＳＦＥＴ８によってＭＯＳスイッチ構造を構成することで逆流防止素子として機能させる。
【００２８】
具体的には、半導体基板１のうちダイヤフラム部２とは異なる位置（ダイヤフラム部２の周囲）において、半導体基板１の表層部に互いに離間するｎ+型拡散領域９、１０を備えている。そして、半導体基板１のうちｎ+型拡散領域９、１０の間をチャネル形成領域として、このチャネル形成領域の表面に図示しないゲート絶縁膜を介してゲート電極１１を形成している。これにより、ＭＯＳＦＥＴ８を構成している。そして、ＭＯＳＦＥＴ８のうちｎ+型拡散領域９およびゲート電極１１については、引き込み配線となる電気配線１２を介して電気的に接続してあり、さらに図１および図２に示すように電気配線１２を圧力センサＳ１の周囲の導体パターン４に電気的に接続してある。また、ダイヤフラム部２が形成されるｎ型ウェル層６には、ｎ+型拡散領域１３を形成し、このｎ+型拡散領域１３とＭＯＳＦＥＴ８のｎ+型拡散領域１０とが電気配線１４を介して電気的に接続されるようにしてある。このような構成により、電気配線１２、１４やＭＯＳＦＥＴ８およびｎ+型拡散領域１３を介してｎ型ウェル層６に対して所定電圧Ｖｃｃを印加できるようにしてある。
【００２９】
したがって、電気化学ストップエッチング時には、ｎ型ウェル層６に対して所定電圧Ｖｃｃを印加して半導体基板１の裏面を部分的にエッチングすることができる。
【００３０】
ただし、圧力センサＳ１の駆動時には、集積回路３側から電圧印加が行われることになるため、電気化学エッチング時にｎ型ウェル層６が所定電圧Ｖｃｃになると集積回路３側に逆方向電流が流れることになる。これを避けるために、集積回路３とｎ型ウェル層６の表層部に形成されたｎ+型拡散領域１６とを接続する電気配線１７に、集積回路３への電流供給を制限する回路（以降、逆流防止回路と呼ぶ。）１８を備えてある。この逆流防止回路１８を備えることにより、電気化学ストップエッチング時の、過剰電流による回路の破損を防止できる。なお、この逆流防止回路１８はダイオード、ＭＯＳＦＥＴ、抵抗のどれかを有しており、電流供給を制限する機能を有する回路のことを言う。
【００３１】
なお、半導体基板１のうちダイヤフラム部２とは異なる位置（ダイヤフラム部２の周囲）において、半導体基板１の表層部にはｐ+型拡散領域１５が備えられており、このｐ+型拡散領域１５を介して半導体基板１がＧＮＤ電位に固定されている。
【００３２】
以上説明したように、本実施形態では、ダイヤフラム部２と導体パターン４との間、具体的には外部からｎ型ウェル層６に所定電圧Ｖｃｃを印加する経路となる電気配線１２、１４に、逆流防止素子としてＭＯＳＦＥＴ８を備えるようにしている。このため、電気化学ストップエッチング時には、パッド５に対して所定電圧Ｖｃｃを印加すると、この電圧Ｖｃｃがゲート電極１１に印加されることでＭＯＳＦＥＴ８が導通し、所定電圧ＶｃｃをＭＯＳＦＥＴ８から電気配線１４を通じてｎ型ウェル層６に印加できる。これにより、ｎ型ウェル層６と半導体基板１との間に逆方向電圧を印加することができ、適切に電気化学ストップエッチングを実施することが可能となる。
【００３３】
そして、このような電気化学ストップエッチングを行うに際し、所定電圧ＶｃｃをＭＯＳＦＥＴ８に備えられるｎ+型拡散領域９に印加することになるため、寄生トランジスタが形成されることもない。したがって、ｎ+型埋め込み拡散層を備えなくても、寄生トランジスタが形成されないようにすることができ、ｎ+型埋め込み拡散層の形成工程を別途行わなくても良くなる。
【００３４】
また、センシング部と集積回路３との間に逆流防止回路１８を備えてあるため、電気化学ストップエッチング時にｎ型ウェル層６に所定電圧Ｖｃｃが印加されても、集積回路３側に逆方向電流が流れないようにすることができる。
【００３５】
そして、電気化学ストップエッチングが完了したのち、ダイヤフラム部２が形成された半導体基板１をスクライブラインに沿ってダイシングカットすることで、チップ単位に分割された圧力センサＳ１を形成することができる。このように形成された圧力センサＳ１は、チップ端面に配線の残粕が付着してしまうことがあり、圧力センサＳ１の作動時において電気配線１２と半導体基板１が短絡してしまう可能性がある。しかしながら、仮に短絡したとしても、ゲート電極１１に印加される電位が０であり、電気配線１２とセンシング部との間に備えたＭＯＳＦＥＴ８がオフされた状態となるため、センシング部は短絡しないようにできる。このため、電気配線１２と半導体基板１が短絡したとしても、センシング部や集積回路３はその影響を受けることはなく、正確に圧力検出を行うことができる。
【００３６】
さらに、センシング部から出力された信号を集積回路３に備えられた信号処理回路によって処理したものをセンサ出力としているが、その信号処理回路をＣＭＯＳなどのＭＯＳ回路にて構成することができる。その場合、ＣＭＯＳなどのＭＯＳ回路が主に表面デバイスであることから、信号処理回路にｎ+型埋め込み拡散層が必要とされる場所がない。このため、信号処理回路をＣＭＯＳなどのＭＯＳ回路によって構成する場合には、特に、本実施形態のようにｎ+型埋め込み拡散層を備えなくても寄生トランジスタが形成されないようにできることが有効となる。
【００３７】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して入力保護回路を備えたものであり、それ以外の部分については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３８】
図４に示すように、本実施形態では、パッド５とｎ+型拡散領域９およびゲート電極１１との間、つまり電気配線１２に対して入力保護回路２０を備えている。入力保護回路２０は、電気配線１２に対して直列接続された保護抵抗２１と並列接続されたツェナーダイオード２２とを備えた構成とされている。このように、入力保護回路２０を備えることにより、サージ等によってパッド５に大電圧が印加されたときでも、圧力センサＳ１を構成する各部やＭＯＳＦＥＴ８を保護することができる。すなわち、抵抗２１にてゲート電極１１に大電流が流れ込むことを防止できると共に、ツェナーダイオード２２にてゲート電極１１およびｎ+型拡散領域９への印加電圧がツェナー降伏電圧に抑制されるようにできる。
【００３９】
このように構成される入力保護回路２０は、例えば、図５に示すレイアウトとして構成される。すなわち、導体パターン４からチップ内側に向けて延設された電気配線１２の途中に保護抵抗２１を備えると共に、電気配線１２のうち導体パターン４と保護抵抗２１との間にツェナーダイオード２２を配置することで入力保護回路２０を構成することができる。
【００４０】
（他の実施形態）
（１）上記各実施形態では、逆流防止素子を構成するＭＯＳＦＥＴ８としてｎチャネル型ＭＯＳＦＥＴを例に挙げて説明したが、ｐチャネル型ＭＯＳＦＥＴであっても構わない。すなわち、上記各実施形態では、第１導電型をｐ型、第２導電型をｎ型として圧力センサＳ１を構成し、逆流保護素子を構成するＭＯＳＦＥＴとして第２導電型チャネルを構成するＭＯＳＦＥＴを例に挙げたが、各導電型が逆となる場合であっても良い。
【００４１】
（２）また、上記第２実施形態では、入力保護回路２０として、保護抵抗２１およびツェナーダイオード２２を備えた構成を例に挙げたが、他の構成であっても構わない。例えば、図６（ａ）に示すように、電気配線１２のうちツェナーダイオード２２との接続点よりもパッド５側、つまりＭＯＳＦＥＴ８と反対側に制限抵抗２３を備えた構成とすることもできる。この制限抵抗２３を備えることにより、大電圧が印加されたときにツェナーダイオード２２に流れる電流を制限することができる。また、図６（ｂ）に示すように、ツェナーダイオード２２に代えて、電気配線１２に対して並列接続させたＭＯＳＦＥＴ２４を備えた構成としても良い。これにより、大電圧が印加されたときにはＭＯＳＦＥＴ２４がオンすることで、ＭＯＳＦＥＴ８のゲート電極１１やおよびｎ+型拡散領域９への印加電圧が抑制されるようにできる。さらに、ツェナーダイオード２２については、一つのみでなく、複数個を並列的に接続するようにすれば、その数分だけ大電圧印加時にツェナーダイオード２２がツェナー降伏し易くなるため、より保護機能を高めることができる。
【００４２】
（３）また、上記実施形態では、寄生トランジスタの影響をなくしつつ、逆流防止を行うことができる逆流防止素子としてＭＯＳＦＥＴ８を例に挙げて説明したが、その他の逆流防止素子、例えばＪＦＥＴ（JunctionＦＥＴ：接合型ＦＥＴ）、ＭＥＳＦＥＴ（Metal Semiconductor ＦＥＴ：ショットキーバリア型ＦＥＴ）、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を用いることも可能である。
【００４３】
（４）また、上記実施形態では、ゲート電極１１を電気配線１２に接続した構成としたが、ゲート電極１１に対して電気化学ストップエッチング時にパッド５とは異なるパッドからゲート電圧を印加してＭＯＳＦＥＴ８がオンされる構成としても良い。
【００４４】
（５）また、上記各実施形態に対して引き込み配線となる電気配線１２のレイアウトを変更することもできる。
【００４５】
例えば、第１実施形態では、円盤状の半導体基板１のうち複数チップ分の圧力センサＳ１が一方向およびそれに対して垂直な方向に複数個ずつ並べられたレイアウトとされ、オリエンテーションフラットに対して垂直に電気配線１２を形成している（図１参照）。これに対して、図７に示すように、第１実施形態に対して電気配線１２の位置を９０°ずらし、オリエンテーションフラットに対して平行な方向に引き出されるようにした構成としても良い。この場合、電気配線１２の配線長を短くする為に、圧力センサＳ１に備えられる他の構成についても、同様に９０°ずらしたレイアウトにすると好ましい。
【００４６】
さらに、引き出し配線としての電気配線１２やＭＯＳＦＥＴ８を１つのみとするのではなく、複数個備えるようにしても構わない。例えば、図８に示すように、ダイヤフラム部２を中心として位置をずらして電気配線１２やＭＯＳＦＥＴ８を複数個（図８では３個）備えた構造としても良い。このように、電気配線１２やＭＯＳＦＥＴ８の数を増やすことで、電位ドロップを緩和させることが可能となり、ダイヤフラム部２の厚さバラツキを軽減することができる。
【００４７】
（６）また、上記実施形態に対して、より確実に寄生トランジスタの影響をなくすために、図９に示すように、ｎ+型埋め込み拡散層３０を形成するようにしても良い。このように、さらにｎ+型埋め込み拡散層３０を形成するようにすれば、より確実に寄生トランジスタが形成されないようにすることができ、より確実に寄生トランジスタの影響をなくすことが可能となる。
【００４８】
（７）また、上記実施形態では、ダイヤフラム部２を有する半導体物理量センサとして圧力センサＳ１を例に挙げて説明したが、加速度センサなどにも適用することができる。
【符号の説明】
【００４９】
１                    半導体基板
２                    ダイヤフラム部
３                    集積回路
４                    導体パターン
５                    パッド
６                    ｎ型ウェル層
７                    ｐ+型拡散抵抗
８                    ＭＯＳＦＥＴ
９、１０、１３、１６  ｎ+型拡散領域
１１                  ゲート電極
１２、１４、１７      電気配線
１８                  ダイオード部
２０                  入力保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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