(57)【要約】【目的】高速通信動作時においても精度低下を招くことなく入力データ信号中からクロック信号を再生することが可能なクロックデータリカバリ回路及び半導体装置を提供することを目的とする。  【構成】基準遷移周期毎に入力データ信号に現れるデータの遷移部（基準遷移部）に位相同期した基準クロック信号を入力データ信号から再生するにあたり、先ず、入力データ信号中からデータの値が遷移する遷移部を検出して遷移検出信号を生成する。次に、基準遷移周期毎に、上記した遷移検出信号中から互いに連続する２つの遷移部を抽出し、これら２つの遷移部の内の第１の遷移部に同期した第１クロック信号と共に、第２の遷移部に同期した第２クロック信号を夫々生成する。そして、上記した第１及び第２の遷移部の内の後方の遷移部の直前のデータの値に基づいて、第１及び第２クロック信号の内の一方を選択し、これを基準クロック信号として出力する。【選択図】図１
2014027329.tif 000002
【特許請求の範囲】
【請求項１】
基準遷移周期毎にデータの値が遷移するデータ系列を含む入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路であって、
前記入力データ信号中からデータの値が遷移する遷移部を検出したときに遷移検出信号を生成する遷移検出手段と、
前記基準遷移周期毎に前記遷移検出信号中から互いに連続する２つの遷移部を抽出し、前記２つの遷移部の内の第１の遷移部に同期した第１クロック信号を生成すると共に、前記２つの遷移部の内の第２の遷移部に同期した第２クロック信号を生成するクロック生成部と、
前記第１及び第２の遷移部の内の時間的に後方に位置する遷移部の直前のデータの値に基づいて、前記第１及び第２クロック信号の内の一方を選択しこれを前記基準クロック信号として出力するセレクタと、を有することを特徴とするクロックデータリカバリ回路。
【請求項２】
前記遷移検出手段は、前記遷移部としてデータの立ち上がりエッジ部を検出した場合には第１の遷移検出信号を生成する一方、データの立ち下がりエッジ部を検出した場合には第２の遷移検出信号を生成し、
前記クロック生成部は、前記第１の遷移検出信号中の前記第１の遷移部に同期したクロック信号を前記第１クロック信号として生成すると共に、前記第２の遷移検出信号中の前記第２の遷移部に同期したクロック信号を前記第２クロック信号として生成することを特徴とする請求項１記載のクロックデータリカバリ回路。
【請求項３】
前記セレクタは、前記後方の遷移部の直前のデータの値が高レベルである場合には前記第２クロック信号を選択してこれを前記基準クロック信号とする一方、前記後方の遷移部の直前のデータの値が低レベルである場合には前記第１クロック信号を選択してこれを前記基準クロック信号とすることを特徴とする請求項１又は２記載のクロックデータリカバリ回路。
【請求項４】
前記基準遷移周期毎に、前記データ系列における各データ片の単位データ周期の少なくとも２倍の期間の間だけ前記遷移検出信号の取り込みを可能とするマスク信号を生成するマスク生成部を更に含み、
前記クロック生成部は、前記マスク信号に基づいて前記遷移検出信号中から前記第１及び第２の遷移部を抽出することを特徴とする請求項１〜３のいずれか１に記載のクロックデータリカバリ回路。
【請求項５】
前記基準クロック信号に同期し且つ夫々異なる位相を有する複数の再生クロック信号を生成するＤＬＬ回路と、
前記複数の再生クロック信号各々のタイミングで前記データ系列中の各データ片を個別に取り込んで保持する複数のＤフリップフロップと、を更に含むことを特徴とする請求項１〜４のいずれか１に記載のクロックデータリカバリ回路。
【請求項６】
前記クロック生成部は、前記第１の遷移検出信号に応じて電源電圧を第１の出力ラインに印加する第１トランジスタと、前記第１の遷移検出信号に応じてセット状態となって第１のクロックパルス保持信号を出力する第１のＲＳフリップフロップと、前記第１のクロックパルス保持信号に応じて前記電源電圧を前記第１の出力ラインに印加する第２トランジスタと、
前記第２の遷移検出信号に応じて前記電源電圧を第２の出力ラインに印加する第３トランジスタと、前記第２の遷移検出信号に応じてセット状態となって第２のクロックパルス保持信号を出力する第２のＲＳフリップフロップと、前記第２のクロックパルス保持信号に応じて前記電源電圧を前記第２の出力ラインに印加する第４トランジスタと、を含み、
前記第１の出力ライン上の電圧を前記第１クロック信号として出力すると共に、前記第２の出力ライン上の電圧を前記第２クロック信号として出力することを特徴とする請求項１〜５のいずれか１に記載のクロックデータリカバリ回路。
【請求項７】
基準遷移周期毎にデータの値が遷移するデータ系列を含む入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路が形成されている半導体装置であって、
前記クロックデータリカバリ回路は、
前記入力データ信号中からデータの値が遷移する遷移部を検出したときに遷移検出信号を生成する遷移検出手段と、
前記基準遷移周期毎に前記遷移検出信号中から互いに連続する２つの遷移部を抽出し、前記２つの遷移部の内の第１の遷移部に同期した第１クロック信号を生成すると共に、前記２つの遷移部の内の第２の遷移部に同期した第２クロック信号を生成するクロック生成部と、
前記第１及び第２の遷移部の内の後方の遷移部の直前のデータの値に基づいて、前記第１及び第２クロック信号の内の一方を選択しこれを前記基準クロック信号として出力するセレクタと、を有することを特徴とする半導体装置。
【請求項８】
前記遷移検出手段は、前記遷移部としてデータの立ち上がりエッジ部を検出した場合には第１の遷移検出信号を生成する一方、データの立ち下がりエッジ部を検出した場合には第２の遷移検出信号を生成し、
前記クロック生成部は、前記第１の遷移検出信号中の前記第１の遷移部に同期したクロック信号を前記第１クロック信号として生成すると共に、前記第２の遷移検出信号中の前記第２の遷移部に同期したクロック信号を前記第２クロック信号として生成することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記セレクタは、前記後方の遷移部の直前のデータの値が高レベルである場合には前記第２クロック信号を選択してこれを前記基準クロック信号とする一方、前記後方の遷移部の直前のデータの値が低レベルである場合には前記第１クロック信号を選択してこれを前記基準クロック信号とすることを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
前記基準遷移周期毎に、前記データ系列における各データ片の単位データ周期の少なくとも２倍の期間の間だけ前記遷移検出信号の取り込みを可能とするマスク信号を生成するマスク生成部を更に含み、
前記クロック生成部は、前記マスク信号に基づいて前記遷移検出信号中から前記第１及び第２の遷移部を抽出することを特徴とする請求項７〜９のいずれか１に記載の半導体装置。
【請求項１１】
前記基準クロック信号に同期し且つ夫々異なる位相を有する複数の再生クロック信号を生成するＤＬＬ回路と、
前記複数の再生クロック信号各々のタイミングで前記データ系列中の各データ片を個別に取り込んで保持する複数のＤフリップフロップと、を更に含むことを特徴とする請求項７〜１０のいずれか１に記載の半導体装置。
【請求項１２】
前記クロック生成部は、前記第１の遷移検出信号に応じて電源電圧を第１の出力ラインに印加する第１トランジスタと、前記第１の遷移検出信号に応じてセット状態となって第１のクロックパルス保持信号を出力する第１のＲＳフリップフロップと、前記第１のクロックパルス保持信号に応じて前記電源電圧を前記第１の出力ラインに印加する第２トランジスタと、
前記第２の遷移検出信号に応じて前記電源電圧を第２の出力ラインに印加する第３トランジスタと、前記第２の遷移検出信号に応じてセット状態となって第２のクロックパルス保持信号を出力する第２のＲＳフリップフロップと、前記第２のクロックパルス保持信号に応じて前記電源電圧を前記第２の出力ラインに印加する第４トランジスタと、を含み、
前記第１の出力ライン上の電圧を前記第１クロック信号として出力すると共に、前記第２の出力ライン上の電圧を前記第２クロック信号として出力することを特徴とする請求項７〜１１のいずれか１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号中からクロック信号を再生するクロックデータリカバリ回路（以下、ＣＤＲ回路と称する）及びこのＣＤＲ回路が形成されている半導体装置に関する。
【背景技術】
【０００２】
現在、高速シリアルデータの通信方式として、データ信号中にクロック信号を重畳させて伝送するエンベデットクロック（embedded clock)方式が採用されている。
【０００３】
エンベデットクロック方式を採用した通信システムの受信装置には、受信データ信号におけるデータ遷移の周期性を利用してこの受信データ信号からクロック信号を再生し、この再生クロック信号のタイミングで受信データ信号の取り込みを行うＣＤＲ回路が搭載されている。
【０００４】
ところで、ＣＤＲ回路では、データ遷移点を基準にして再生クロック信号の周波数を調整している為、受信データ信号中にデータ遷移の無い期間が長期に亘ると、再生クロック信号の精度が低下してくる。
【０００５】
そこで、所定の基準遷移周期毎に必ず信号レベルの遷移が生じる基準遷移部を含んだデータ信号を送信側から送信するようにした、いわゆるクロックエンペデッド方式が提案された（例えば、特許文献１の図３参照）。この方式を採用した受信装置に搭載されているＣＤＲ回路として、受信データ信号中から基準遷移部だけを取り出し、この基準遷移部に位相同期したクロック信号を再生クロック信号として生成するようにしたものが提案されている（例えば、特許文献１の図７参照）。かかるＣＤＲ回路では、上記した各基準遷移周期内において、所定期間だけ受信データ信号に対するマスク状態を解除し、その他の期間では受信データ信号をマスクすることにより、受信データ信号中から基準遷移部だけを取り出すようにしている。この際、かかるＣＤＲ回路では、再生クロック信号を夫々異なる４段階の遅延量で遅延させることにより４個のクロック信号を生成し、これら４個のクロック信号の内のいずれかを用いて、上記したマスク状態とする区間（マスク区間）、及びマスク状態を解除する区間（非マスク区間）を指定するマスク信号を生成している。従って、受信データ信号中の基準遷移部の存在する区間だけを非マスク区間とするマスク信号を生成する必要があった。
【０００６】
しかしながら、高速データ通信によって受信データ信号のデータ遷移部同士の間隔が短くなると、内部遅延の影響により、本来想定していた基準遷移部の出現時点よりも遅いタイミングでマスク信号が非マスク区間を示す状態になる虞があった。よって、この際、受信データ信号中から基準遷移部だけを取り出すのが困難となり、再生クロック信号の精度が低下するという問題が生じた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−３９３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、高速通信動作時においても精度低下を招くことなく入力データ信号中からクロック信号を再生することが可能なクロックデータリカバリ回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るクロックデータリカバリ回路は、基準遷移周期毎にデータの値が遷移するデータ系列を含む入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路であって、前記入力データ信号中からデータの値が遷移する遷移部を検出したときに遷移検出信号を生成する遷移検出手段と、前記基準遷移周期毎に前記遷移検出信号中から互いに連続する２つの遷移部を抽出し、前記２つの遷移部の内の第１の遷移部に同期した第１クロック信号を生成すると共に、前記２つの遷移部の内の第２の遷移部に同期した第２クロック信号を生成するクロック生成部と、前記第１及び第２の遷移部の内の時間的に後方に位置する遷移部の直前のデータの値に基づいて、前記第１及び第２クロック信号の内の一方を選択しこれを前記基準クロック信号として出力するセレクタと、を有する。
【００１０】
また、本発明に係る半導体装置は、基準遷移周期毎にデータの値が遷移するデータ系列を含む入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路が形成されている半導体装置であって、前記クロックデータリカバリ回路は、前記入力データ信号中からデータの値が遷移する遷移部を検出したときに遷移検出信号を生成する遷移検出手段と、前記基準遷移周期毎に前記遷移検出信号中から互いに連続する２つの遷移部を抽出し、前記２つの遷移部の内の第１の遷移部に同期した第１クロック信号を生成すると共に、前記２つの遷移部の内の第２の遷移部に同期した第２クロック信号を生成するクロック生成部と、前記第１及び第２の遷移部の内の時間的に後方に位置する遷移部の直前のデータの値に基づいて、前記第１及び第２クロック信号の内の一方を選択しこれを前記基準クロック信号として出力するセレクタと、を有する。
【発明の効果】
【００１１】
本発明に係るクロックデータリカバリ回路は、基準遷移周期毎に入力データ信号に現れるデータの遷移部（基準遷移部）に位相同期した基準クロック信号を入力データ信号から再生するにあたり、先ず、入力データ信号中からデータの値が遷移する遷移部を検出して遷移検出信号を生成する。次に、基準遷移周期毎に、上記した遷移検出信号中から互いに連続する２つの遷移部を抽出し、これら２つの遷移部の内の第１の遷移部に同期した第１クロック信号と共に、第２の遷移部に同期した第２クロック信号を夫々生成する。そして、上記した第１及び第２の遷移部の内の時間的に後方に位置する遷移部の直前のデータの値に基づいて、第１及び第２クロック信号の内の一方を選択し、これを基準クロック信号として出力するようにしている。
【００１２】
かかる構成によれば、遷移検出信号中から、上記した基準遷移部と共にこの基準遷移部の直前の遷移部がマスク信号によって第１及び第２の遷移部として抽出され、これら第１及び第２の遷移部に夫々同期した第１及び第２のクロック信号の内から基準遷移部に対応した方が、基準クロック信号として選択される。
【００１３】
よって、本発明によれば、データ系列における単位データ周期分の遅延が上記マスク信号に生じていても、上記した遷移検出信号中から基準遷移部に対応した遷移部を抽出することができる。従って、高速通信動作に伴って単位データ周期が短縮されても、精度低下を招くことなく入力データ信号からクロック信号を再生することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るクロックデータリカバリ回路１００の構成を示すブロック図である。
【図２】クロックデータリカバリ回路１００の内部動作を示すタイムチャートである。
【図３】遷移検出部１の内部構成を示す回路図である。
【図４】クロック生成部２ａ及び２ｂの内部構成の一例を示す回路図である。
【図５】多相クロック生成部５０の内部構成を示す回路図である。
【図６】可変遅延回路５０１１〜５０１ｎ＋１各々の内部構成を示す回路図である。
【図７】クロック生成部２ａ及び２ｂの内部構成の他の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
図１は、本発明に係るクロックデータリカバリ回路１００を示すブロック図である。
【００１６】
図１に示すクロックデータリカバリ回路１００は、図示せぬ受信装置に搭載されている半導体ＩＣに形成されている。受信装置は、送信装置（図示せぬ）から送信された送信信号を受信して復調し、これを２値データ化して受信データ信号ＤＩＮを生成する。この受信データ信号ＤＩＮには、図２に示す如く、基準遷移周期Ｐ毎に、夫々が単位データ周期ＵＩを有するデータビットｄ１〜ｄｎ（ｎは２以上の整数）からなるデータ系列ＤＳと、１ビット分のダミービットＤＢと、からなるデータ系列が含まれている。この際、図２に示すように、データ系列ＤＳの先頭のデータビットｄ１が論理レベル０である場合にはその直前に論理レベル１のダミービットＤＢが挿入される。一方、先頭のデータビットｄ１が論理レベル１である場合にはその直前に論理レベル０のダミービットＤＢが挿入される。これにより、受信データ信号ＤＩＮには、基準遷移周期Ｐ毎に、ダミービットＤＢのリアエッジ部にて論理レベル１から論理レベル０、或いは論理レベル０から論理レベル１に遷移する基準遷移部ＴＣが出現することになる。
【００１７】
上記した受信データ信号ＤＩＮは、遷移検出部１及びＤ型フリップフロップ（以下、ＤＦＦと称する）６１〜６ｎ＋１の各々に供給される。
【００１８】
図３は、遷移検出部１の内部構成を示す回路図である。
【００１９】
図３に示すように、遷移検出部１は、インバータ１０１〜１０５、１０７〜１１２、アンドゲート１０６及び１０８を含む。直列接続された５段のインバータ１０１〜１０５は、受信データ信号ＤＩＮの論理レベルを反転させ且つ遅延させた反転遅延受信データ信号をアンドゲート１０６に供給する。アンドゲート１０６は、受信データ信号ＤＩＮ及び反転遅延受信データ信号が共に論理レベル１となっている場合には論理レベル１、その他の場合には論理レベル０となる立上遷移検出信号ＲＩＳを生成する。かかる構成により、遷移検出部１は、受信データ信号ＤＩＮが論理レベル０から論理レベル１の状態に遷移した時にだけ、直列接続されたインバータ１０１〜１０５の合計遅延時間に対応したパルス幅を有する論理レベル１の立上遷移検出信号ＲＩＳを生成する。また、インバータ１０７は、受信データ信号ＤＩＮの論理レベルを反転させた反転受信データ信号をアンドゲート１０８及びインバータ１０９に供給する。直列接続された５段のインバータ１０９〜１１３は、この反転受信データ信号の論理レベルを反転させ且つ遅延させた遅延受信データ信号をアンドゲート１０８に供給する。アンドゲート１０８は、遅延受信データ信号及び反転受信データ信号が共に論理レベル１となっている場合には論理レベル１、その他の場合には論理レベル０となる立下遷移検出信号ＦＡＬを生成する。かかる構成により、遷移検出部１は、受信データ信号ＤＩＮが論理レベル１から論理レベル０の状態に遷移した時にだけ、直列接続されたインバータ１０９〜１１３の合計遅延時間に対応したパルス幅を有する論理レベル１の立下遷移検出信号ＦＡＬを生成する。
【００２０】
上記した構成により、遷移検出部１は、受信データ信号ＤＩＮ中からそのデータビットの値が論理レベル０から論理レベル１に遷移する、いわゆる立ち上がりエッジ部を検出した時には、図２に示す如く論理レベル０から論理レベル１に遷移する短パルスの立上遷移検出信号ＲＩＳをクロック生成部２ａに供給する。また、遷移検出部１は、受信データ信号ＤＩＮ中からそのデータビットの値が論理レベル１から論理レベル０に遷移する、いわゆる立ち下がりエッジ部を検出した時には、図２に示す如く論理レベル０から論理レベル１に遷移する短パルスの立下遷移検出信号ＦＡＬをクロック生成部２ｂに供給する。
【００２１】
マスク生成部３は、基準遷移周期Ｐ毎に、少なくとも２・ＵＩの期間に亘って論理レベル１の状態、つまり、立上遷移検出信号ＲＩＳ及び立下遷移検出信号ＦＡＬの取り込みが可能となる非マスク区間の状態を維持するマスク信号ＭＳＫを生成する。尚、本実施例では、マスク生成部３は、再生クロック信号ＣＫ１．５及びＣＫｎ（後述する）に基づいて、図２に示す如く、基準遷移部ＴＣよりも１．５・ＵＩの期間だけ前のタイミングで論理レベル０から論理レベル１の状態に遷移し、２．５・ＵＩ以下の期間に亘って論理レベル１の状態、つまり非マスク区間の状態を維持するマスク信号ＭＳＫを生成する。尚、マスク信号ＭＳＫは、論理レベル０となる区間が、立上遷移検出信号ＲＩＳ及び立下遷移検出信号ＦＡＬの取り込みをマスクするマスク区間となる。マスク生成部３は、図２に示すように、基準遷移周期Ｐ毎に論理レベル１の状態となる非マスク区間を１つだけ含むマスク信号ＭＳＫをクロック生成部２ａ及び２ｂに供給する。
【００２２】
図４は、クロック生成部２ａ及び２ｂ各々の内部構成を示す回路図である。
【００２３】
図４において、クロック生成部２ａは、アンドゲート２０１、ＲＳフリップフロップ（ＲＳＦＦと称する）２０２及びインバータ２０３からなる。アンドゲート２０１は、上記した立上遷移検出信号ＲＩＳ及びマスク信号ＭＳＫが共に論理レベル１の状態にある場合には論理レベル１の立上タイミング信号ＳＴＲをＲＳＦＦ２０２のＳ端子に供給する。一方、立上遷移検出信号ＲＩＳ及びマスク信号ＭＳＫの内の少なくとも一方が論理レベル０の状態にある場合には論理レベル０の立上タイミング信号ＳＴＲをＲＳＦＦ２０２のＳ端子に供給する。ＲＳＦＦ２０２は、そのＳ端子に論理レベル１の立上タイミング信号ＳＴＲが供給され且つＲ端子に論理レベル０の再生クロック信号ＣＫ１．５が供給された場合にセット状態となり、その反転出力端子を介して論理レベル０の反転立上エッジクロック信号をインバータ２０３に供給する。一方、そのＳ端子に論理レベル０の立上タイミング信号ＳＴＲが供給され且つＲ端子に論理レベル１の再生クロック信号ＣＫ１．５が供給された場合には、ＲＳＦＦ２０２は、リセット状態となり、その反転出力端子を介して論理レベル１の反転立上エッジクロック信号をインバータ２０３に供給する。インバータ２０３は、かかる反転立上エッジクロック信号の論理レベルを反転させた信号を立上エッジクロック信号ＣＫＲとして出力する。
【００２４】
かかる構成により、クロック生成部２ａは、図２に示すように、マスク信号ＭＳＫが非マスク区間を示す論理レベル１である間にだけ立上遷移検出信号ＲＩＳを取り込む。そして、クロック生成部２ａは、論理レベル１の立上遷移検出信号ＲＩＳに応じて論理レベル０から論理レベル１の状態に遷移し、その後、再生クロック信号ＣＫ１．５に応じて論理レベル０に遷移する図２に示す如き立上エッジクロック信号ＣＫＲを生成してセレクタ４に供給する。
【００２５】
クロック生成部２ｂは、アンドゲート３０１、ＲＳＦＦ３０２及びインバータ３０３からなる。
【００２６】
アンドゲート３０１は、上記した立下遷移検出信号ＦＡＬ及びマスク信号ＭＳＫが共に論理レベル１の状態にある場合には論理レベル１の立下タイミング信号ＳＴＦをＲＳＦＦ３０２のＳ端子に供給する。一方、立下遷移検出信号ＦＡＬ及びマスク信号ＭＳＫの内の少なくとも一方が論理レベル０の状態にある場合には論理レベル０の立下タイミング信号ＳＴＦをＲＳＦＦ３０２のＳ端子に供給する。
【００２７】
ＲＳＦＦ３０２は、そのＳ端子に論理レベル１の立下タイミング信号ＳＴＦが供給され且つＲ端子に論理レベル０の再生クロック信号ＣＫ１．５が供給された場合にセット状態となり、その反転出力端子を介して論理レベル０の反転立下エッジクロック信号をインバータ３０３に供給する。一方、そのＳ端子に論理レベル０の立下タイミング信号ＳＴＦが供給され且つＲ端子に論理レベル１の再生クロック信号ＣＫ１．５が供給された場合には、ＲＳＦＦ３０２は、リセット状態となり、その反転出力端子を介して論理レベル１の反転立下エッジクロック信号をインバータ３０３に供給する。インバータ３０３は、かかる反転立下エッジクロック信号の論理レベルを反転させた信号を立下エッジクロック信号ＣＫＦとして出力する。
【００２８】
かかる構成により、クロック生成部２ｂは、図２に示すように、マスク信号ＭＳＫが非マスク区間を示す論理レベル１である間にだけ立下遷移検出信号ＦＡＬを取り込む。そして、クロック生成部２ｂは、論理レベル１の立下遷移検出信号ＦＡＬに応じて論理レベル０から論理レベル１の状態に遷移し、その後、再生クロック信号ＣＫ１．５に応じて論理レベル０に遷移する、図２に示す如き立下エッジクロック信号ＣＫＦを生成してセレクタ４に供給する。
【００２９】
セレクタ４は、ダミーデータＤＤＢの値、つまり後述するＤＦＦ６ｎ＋１で保持された、図２に示す如きダミービットＤＢの値に基づき、立上エッジクロック信号ＣＫＲ及び立下エッジクロック信号ＣＫＦの内の一方を選択する。すなわち、セレクタ４は、ダミーデータＤＤＢの値が論理レベル１である場合には立下エッジクロック信号ＣＫＦを選択し、ダミーデータＤＤＢの値が論理レベル０である場合には立上エッジクロック信号ＣＫＲを選択する。そして、セレクタ４は、この選択した方のエッジクロック信号を、図２に示す如き基準クロック信号ＣＬＫとして遅延ロックループ（以下、ＤＬＬと称する）回路５に供給する。
【００３０】
ＤＬＬ回路５は、位相比較器５１、チャージポンプ５２、位相制御回路５３及び多相クロック生成部５０を含む。
【００３１】
位相比較器５１は、基準クロック信号ＣＬＫと再生クロック信号ＣＫＥＮＤ（後述する）との位相を比較する。この際、位相比較器５１は、基準クロック信号ＣＬＫに対して再生クロック信号ＣＫＥＮＤが遅れ位相である場合にはチャージアップ信号ＵＰをチャージポンプ５２に供給する一方、基準クロック信号ＣＬＫに対して再生クロック信号ＣＫＥＮＤが進み位相である場合にはチャージダウン信号ＤＮをチャージポンプ５２に供給する。チャージポンプ５２は、チャージアップ信号ＵＰが供給されている間は徐々にその電圧が増加する一方、チャージダウン信号ＤＮが供給されている間は徐々にその電圧が下降する位相制御電圧ＣＴＲを生成し、これを位相制御回路５３に供給する。位相制御回路５３は、位相制御電圧ＣＴＲが増加している間は遅延量を徐々に低下させるべき遅延調整信号ＣＴＰ及びＣＴＮを多相クロック生成部５０に供給する。一方、位相制御電圧ＣＴＲが下降している間は、位相制御回路５３は、その遅延量を徐々に増加させるべき遅延調整信号ＣＴＰ及びＣＴＮを多相クロック生成部５０に供給する。
【００３２】
図５は、多相クロック生成部５０の内部構成を示す回路図である。
【００３３】
図５に示すように、多相クロック生成部５０は、直列に接続された可変遅延回路５０１１〜５０１２ｎ＋２からなる。
【００３４】
図６は、可変遅延回路５０１１〜５０１２ｎ＋２各々の内部構成を示す回路図である。
【００３５】
図６において、ｐチャネルＭＯＳ（metal-oxide semiconductor）型のトランジスタ５１１及びｎチャネルＭＯＳ型のトランジスタ５１２各々のゲート端子は、入力端子Ｎ１に接続されており、夫々のドレイン端子はラインＬ１を介してインバータ５１３の入力端子に接続されている。トランジスタ５１１のソース端子には可変抵抗５１４を介して電源電圧ＶＤＤが印加されている。可変抵抗５１４は、遅延調整信号ＣＴＰに応じてその抵抗値を変更する。トランジスタ５１２のソース端子には可変抵抗５１５を介して接地電圧ＧＮＤが印加されている。可変抵抗５１５は、遅延調整信号ＣＴＮに応じてその抵抗値を変更する。
【００３６】
よって、入力端子Ｉに論理レベル０に対応した電圧が印加されると、トランジスタ５１１がオン状態となり、可変抵抗５１４及びトランジスタ５１１を介して電流がラインＬ１に流れ込む。これにより、ラインＬ１が充電され、このラインＬ１上の電圧が時間経過につれて上昇する。ここで、ラインＬ１上の電圧がインバータ５１３の閾値電圧を超えるとインバータ５１３は、論理レベル０に対応した電圧をその出力端子Ｙに送出する。この際、遅延調整信号ＣＴＰに応じて可変抵抗５１４の抵抗値が増加すると、ラインＬ１を充電する電流量が低下するので、時間経過に伴うラインＬ１上の電圧上昇率が低下する。よって、その電圧がインバータ５１３の閾値電圧を超えるまでの時間が長くなり、インバータ５１３が論理レベル０に対応した電圧をその出力端子Ｙに送出するタイミングが遅くなる。
【００３７】
一方、入力端子Ｉに論理レベル１に対応した電圧が印加されると、トランジスタ５１２がオン状態となり、トランジスタ５１２及び可変抵抗５１５を介してラインＬ１から電流が引き出される。これにより、ラインＬ１が放電し、このラインＬ１上の電圧が時間経過につれて下降する。ここで、ラインＬ１上の電圧がインバータ５１３の閾値電圧を下回ると、インバータ５１３は、論理レベル１に対応した電圧をその出力端子Ｙに送出する。この際、遅延調整信号ＣＴＮに応じて可変抵抗５１５の抵抗値が増加すると、ラインＬ１を放電すべくこのラインＬ１から引き出される電流量が低下するので、時間経過に伴うラインＬ１上の電圧下降率が低下する。よって、その電圧がインバータ５１３の閾値電圧を下回るまでの時間が長くなり、インバータ５１３が論理レベル１に対応した電圧をその出力端子Ｙに送出するタイミングが遅くなる。
【００３８】
かかる構成により、可変遅延回路５０１１〜５０１２ｎ＋２の各々は、入力端子Ｉから供給された信号を図２に示す如き遅延時間Ｔ１だけ遅延、つまりデータビットｄの単位データ周期ＵＩの１／２の期間である０．５・ＵＩだけ遅延させたものを、その出力端子Ｙを介して次段に供給する。
【００３９】
この際、可変遅延回路５０１１は、その入力端子Ｉに供給された、上記基準クロック信号ＣＬＫを０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ１として出力端子Ｙから送出すると共に、これを次段の可変遅延回路５０１２の入力端子Ｉに供給する。可変遅延回路５０１２は、再生クロック信号ＣＫ１を０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ１．５として出力端子Ｙから送出すると共に、これを次段の可変遅延回路５０１３の入力端子Ｉに供給する。可変遅延回路５０１３は、再生クロック信号ＣＫ１．５を０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ２として出力端子Ｙから送出すると共に、これを次段の可変遅延回路５０１４の入力端子Ｉに供給する。可変遅延回路５０１４及び５０１５は、再生クロック信号ＣＫ２を１．０・ＵＩだけ遅延させたものを再生クロック信号ＣＫ３として出力端子Ｙから送出すると共に、これを次段の可変遅延回路５０１６の入力端子Ｉに供給する。可変遅延回路５０１６及び５０１７は、再生クロック信号ＣＫ３を１．０・ＵＩだけ遅延させたものを再生クロック信号ＣＫ４として出力端子Ｙから送出すると共に、これを次段の可変遅延回路５０１８の入力端子Ｉに供給する。以下、同様に、可変遅延回路５０１８及び５０１９〜５０１２ｎ及び５０１２ｎ＋１は、前段の可変遅延回路５０１から供給された再生クロック信号ＣＫを１．０・ＵＩだけ遅延させたものを再生クロック信号ＣＫ５〜ＣＫｎ＋１として夫々の出力端子Ｙから送出すると共に、次段の可変遅延回路５０１の入力端子Ｉに供給する。更に、最終段の可変遅延回路５０１２ｎ＋２は、前段の可変遅延回路５０１２ｎ＋１から供給された再生クロック信号ＣＫｎ＋１を０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫＥＮＤとして出力端子Ｙから送出する。
【００４０】
尚、可変遅延回路５０１１〜５０１２ｎ＋２は、上記した位相制御回路５３から供給された遅延調整信号ＣＴＰ及びＣＴＮに応じて夫々の遅延時間（Ｔ１）を調整する。
【００４１】
従って、可変遅延回路５０１１〜５０１２ｎ＋２からなる多相クロック生成部５０、位相比較器５１、チャージポンプ５２及び位相制御回路５３を有するＤＬＬ回路５は、図２に示すように、基準クロック信号ＣＬＫを基準にし、これを０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ１とし、これをＤＦＦ６１に供給する。また、ＤＬＬ回路５は、この再生クロック信号ＣＫ１を０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ１．５とし、これをマスク生成部３、クロック生成部２ａ及び２ｂに供給する。また、ＤＬＬ回路５は、再生クロック信号ＣＫ１．５を０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ２とし、これをＤＦＦ６２に供給する。また、ＤＬＬ回路５は、再生クロック信号ＣＫ２を順次、１．０・ＵＩだけ遅延させたものをＣＫ３〜ＣＫｎ＋１とし、夫々をＤＦＦ６３〜ＤＦＦ６ｎ＋１に供給する。更に、ＤＬＬ回路５は、再生クロック信号ＣＫｎ＋１を０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫＥＮＤとし、これを位相比較器５１に供給する。
【００４２】
ＤＦＦ６１〜ＤＦＦ６ｎ＋１は、夫々に供給された再生クロック信号ＣＫ１〜ＣＫｎ＋１の立ち上がりエッジタイミングで受信データ信号ＤＩＮを取り込んで保持し、その保持された内容を再生データＤ１〜Ｄｎ及びダミーデータＤＤＢとして出力する。
【００４３】
すなわち、ＤＦＦ６１は、図２に示す如く、再生クロック信号ＣＫ１の立ち上がりエッジタイミングにて、受信データ信号ＤＩＮ中の先頭のデータビットｄ１を取り込みこれを再生データＤ１として出力する。ＤＦＦ６２は、図２に示す如く再生クロック信号ＣＫ２の立ち上がりエッジタイミングにて、受信データ信号ＤＩＮ中のデータビットｄ２を取り込みこれを再生データＤ２として出力する。ＤＦＦ６３は、図２に示す如く再生クロック信号ＣＫ３の立ち上がりエッジタイミングにて、受信データ信号ＤＩＮ中のデータビットｄ３を取り込みこれを再生データＤ３として出力する。同様に、ＤＦＦ６４〜６ｎは、夫々に供給された再生クロック信号ＣＫ４〜ＣＫｎの立ち上がりエッジタイミングにて、受信データ信号ＤＩＮ中のデータビットｄ４〜ｄｎを夫々取り込み、再生データＤ４〜Ｄｎとして出力する。
【００４４】
また、ＤＦＦ６ｎ＋１は、図２に示す如く、再生クロック信号ＣＫｎ＋１の立ち上がりエッジタイミングにて、受信データ信号ＤＩＮ中のダミービットＤＢを取り込み、その内容を示すダミーデータＤＤＢを上記したセレクタ４に供給する。
【００４５】
このように、図１に示すクロックデータリカバリ回路１００は、先ず、図２に示すように、受信データ信号ＤＩＮ中に挿入されているダミービットＤＢによって形成された基準遷移部ＴＣに同期した基準クロック信号ＣＬＫを生成する。次に、この基準クロック信号ＣＬＫを基準にして単位データ周期ＵＩ分ずつ順次位相を遅らせた多相の再生クロック信号ＣＫ１〜ＣＫｎ＋１を生成する。そして、再生クロック信号ＣＫ１〜ＣＫｎ各々のエッジタイミングに応じて、受信データ信号ＤＩＮ中のシリアル形態のデータビットｄ１〜ｄｎを順次取り込むことにより、ｎビットの再生データＤ１〜Ｄｎを取得するようにしている。
【００４６】
ここで、受信データ信号ＤＩＮから基準クロック信号ＣＬＫを生成するにあたり、図１に示すクロックデータリカバリ回路１００では以下の如き処理を実施するようにしている。
【００４７】
すなわち、先ず、遷移検出部（１）が、入力データ信号（ＤＩＮ）中からデータの値が遷移する遷移部を検出して遷移検出信号（ＲＩＳ、ＦＡＬ）を生成する。次に、クロック生成部（２ａ、２ｂ、３）が、基準遷移周期（Ｐ）毎に、上記した遷移検出信号中から互いに連続する２つの遷移部を抽出し、これら２つの遷移部の内の第１の遷移部に同期した第１クロック信号（ＣＫＲ）、及び第２の遷移部に同期した第２クロック信号（ＣＫＦ）を夫々生成する。そして、セレクタ（４）が、上記した第１及び第２の遷移部の内の時間的に後方に位置する遷移部の直前のデータ（ＤＢ）の値に基づいて、第１及び第２クロック信号の内の一方を選択し、これを基準クロック信号（ＣＬＫ）として出力するのである。
【００４８】
よって、高速通信に伴って入力データ信号のデータ系列における単位データ周期（ＵＩ）が短縮され、且つ上記した第１及び第２の遷移部を抽出する為のマスク信号（ＭＳＫ）に単位データ周期分の遅延が生じることになっても、基準遷移部（ＴＣ）を非マスク区間に含ませることができる。従って、本発明によれば、高速通信動作時においても、入力データ信号中の基準遷移部に位相同期した基準クロック信号を生成することが可能となるのである。
【００４９】
ところで、非マスク区間を開始するタイミングを基準遷移部ＴＣよりも１．５ＵＩ期間前にすると、図２に示すように、ダミービットＤＢのリアエッジ部に対応した基準遷移部ＴＣの他に、ダミービットＤＢのフロントエッジ部も非マスク区間に含まれることになる。例えば、図２に示す基準遷移部ＴＣ１を形成するダミービットＤＢによると、そのリアエッジ部（基準遷移部ＴＣ）に同期した立下エッジクロック信号ＣＫＦと共に、このダミービットＤＢのフロントエッジ部に同期した立上エッジクロック信号ＣＫＲが形成される。この際、これら連続する２つのクロック信号（ＣＫＦ、ＣＫＲ）が共に基準クロック信号ＣＬＫになると、受信データ信号ＤＩＮ中のデータビットｄ１〜ｄｎを正しくＤＦＦ６１〜６ｎに取り込むことができなくなる。
【００５０】
そこで、クロックデータリカバリ回路１００では、受信データ信号ＤＩＮ中から第１及び第２の遷移部の内の時間的に後方に位置する遷移部の直前のデータ、つまりダミービットＤＢを取り込む（ＤＦＦ６ｎ＋１）。そして、このダミービットＤＢの値に基づき、第１のクロック信号（ＣＫＦ）及び第２のクロック信号（ＣＫＲ）の内からダミービットＤＢのリアエッジ部（ＴＣ）に対応した方を基準クロック信号（ＣＬＫ）として、セレクタ（４）で選択するようにしている。
【００５１】
従って、クロックデータリカバリ回路１００によれば、高速通信動作時においても、精度低下を招くことなく受信データ信号からクロック信号を再生することが可能となるのである。
【００５２】
尚、上記したクロック生成部２ａ及び２ｂとしては、図４の回路図に示される内部構成に代えて、図７の回路図に示される内部構成のものを採用しても良い。
【００５３】
図７に示す構成では、クロック生成部２ａは、インバータ２１１及び２１２、オアゲート２１３、ＲＳＦＦ２１４、ｐチャネルＭＯＳ型のトランジスタ２１５〜２１７、ｎチャネルＭＯＳ型のトランジスタ２１８〜２２１からなる。
【００５４】
インバータ２１１は、マスク生成部３から供給されたマスク信号ＭＳＫの論理レベルを反転させた反転マスク信号ＸＭＳＫを、トランジスタ２１５及び２１９各々のゲート端子及びオアゲート２１３に供給する。インバータ２１２は、立上遷移検出信号ＲＩＳの論理レベルを反転させた反転立上遷移検出信号ＸＲをトランジスタ２１６及び２１８各々のゲート端子に供給する。オアゲート２１３は、反転マスク信号ＸＭＳＫ又は再生クロック信号ＣＫ１．５が論理レベル１である場合には論理レベル１のリセット信号をＲＳＦＦ２１４のＲ端子に供給する。一方、反転マスク信号ＸＭＳＫ及び再生クロック信号ＣＫ１．５が共に論理レベル０である場合には、オアゲート２１３は、論理レベル０のリセット信号をＲＳＦＦ２１４のＲ端子に供給する。ＲＳＦＦ２１４は、そのＲ端子に論理レベル１のリセット信号が供給され且つＳ端子に論理レベル０の立上遷移検出信号ＲＩＳが供給された場合にリセット状態となり、論理レベル１のクロックパルス保持信号ＣＨＲをトランジスタ２１７、２２０及び２２１各々のゲート端子に供給する。また、ＲＳＦＦ２１４は、そのＲ端子に論理レベル０のリセット信号が供給され且つＳ端子に論理レベル１の立上遷移検出信号ＲＩＳが供給された場合にはセット状態となり、論理レベル０のクロックパルス保持信号ＣＨＲをトランジスタ２１７、２２０及び２２１各々のゲート端子に供給する。トランジスタ２１５のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子はトランジスタ２１６のソース端子と接続されている。トランジスタ２１６のドレイン端子は出力ラインＬＲを介してトランジスタ２１７〜２１９各々のドレイン端子に接続されている。トランジスタ２１８のソース端子はトランジスタ２２０のドレイン端子に接続されている。トランジスタ２２０のソース端子には接地電圧ＧＮＤが印加されている。トランジスタ２１７のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子は出力ラインＬＲを介してトランジスタ２１９のドレイン端子に接続されている。トランジスタ２１９のソース端子はトランジスタ２２１のドレイン端子に接続されている。トランジスタ２２１のソース端子には接地電圧ＧＮＤが印加されている。
【００５５】
クロック生成部２ａは、上記した出力ラインＬＲ上に生じた電圧を立上エッジクロック信号ＣＫＲとして出力する。
【００５６】
また、図７に示す構成において、クロック生成部２ｂは、インバータ３１１及び３１２、オアゲート３１３、ＲＳＦＦ３１４、ｐチャネルＭＯＳ型のトランジスタ３１５〜３１７、ｎチャネルＭＯＳ型のトランジスタ３１８〜３２１からなる。
【００５７】
インバータ３１１は、マスク生成部３から供給されたマスク信号ＭＳＫの論理レベルを反転させた反転マスク信号ＸＭＳＫを、トランジスタ３１５及び３１９各々のゲート端子及びオアゲート３１３に供給する。インバータ３１２は、立下遷移検出信号ＦＡＬの論理レベルを反転させた反転立下遷移検出信号ＸＦをトランジスタ３１６及び３１８各々のゲート端子に供給する。オアゲート３１３は、反転マスク信号ＸＭＳＫ又は再生クロック信号ＣＫ１．５が論理レベル１である場合には論理レベル１のリセット信号をＲＳＦＦ３１４のＲ端子に供給する。一方、反転マスク信号ＸＭＳＫ及び再生クロック信号ＣＫ１．５が共に論理レベル０である場合には、オアゲート３１３は、論理レベル０のリセット信号をＲＳＦＦ３１４のＲ端子に供給する。ＲＳＦＦ３１４は、そのＲ端子に論理レベル１のリセット信号が供給され且つＳ端子に論理レベル０の立下遷移検出信号ＦＡＬが供給された場合にリセット状態となり、論理レベル１のクロックパルス保持信号ＣＨＦをトランジスタ３１７、３２０及び３２１各々のゲート端子に供給する。また、ＲＳＦＦ３１４は、そのＲ端子に論理レベル０のリセット信号が供給され且つＳ端子に論理レベル１の立下遷移検出信号ＦＡＬが供給された場合にはセット状態となり、論理レベル０のクロックパルス保持信号ＣＨＦをトランジスタ３１７、３２０及び３２１各々のゲート端子に供給する。トランジスタ３１５のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子はトランジスタ３１６のソース端子と接続されている。トランジスタ３１６のドレイン端子は出力ラインＬＦを介してトランジスタ３１７〜３１９各々のドレイン端子に接続されている。トランジスタ３１８のソース端子はトランジスタ３２０のドレイン端子に接続されている。トランジスタ３２０のソース端子には接地電圧ＧＮＤが印加されている。トランジスタ３１７のソース端子には電源電圧ＶＤＤが印加されており、そのドレイン端子は出力ラインＬＦを介してトランジスタ３１９のドレイン端子に接続されている。トランジスタ３１９のソース端子はトランジスタ３２１のドレイン端子に接続されている。トランジスタ３２１のソース端子には接地電圧ＧＮＤが印加されている。
【００５８】
クロック生成部２ｂは、上記した出力ラインＬＦ上に生じた電圧を立下エッジクロック信号ＣＫＦとして出力する。
【００５９】
次に、図７に示す構成によるクロック生成部２ａ及び２ｂの動作について説明する。尚、クロック生成部２ａ及び２ｂ各々の内部動作は同一であるので、クロック生成部２ａ側の動作のみを抜粋して説明する。
【００６０】
先ず、マスク信号ＭＳＫがマスク区間を示す論理レベル０であり且つ立上遷移検出信号ＲＩＳが論理レベル０であるときには、ＳＲＦＦ２１４がリセット状態となり、トランジスタ２１８〜２２１が全てオン状態となる。これにより、接地電圧ＧＮＤが出力ラインＬＲに印加される。よって、この際、接地電圧ＧＮＤに対応した論理レベル０の立上エッジクロック信号ＣＫＲが出力ラインＬＲを介して送出されることになる。
【００６１】
次に、マスク信号ＭＳＫが非マスク区間を示す論理レベル１に遷移すると、トランジスタ２１５がオン状態となり、電源電圧ＶＤＤがトランジスタ２１６のソース端子に印加される。ここで、立上遷移検出信号ＲＩＳが論理レベル１に遷移すると、トランジスタ２１６がオン状態となり、かかるトランジスタ２１６及び２１５を介して電源電圧ＶＤＤが出力ラインＬＲに印加される。よって、この際、電源電圧ＶＤＤに対応した論理レベル１の立上エッジクロック信号ＣＫＲが出力ラインＬＲを介して送出されることになる。更に、上記の如き論理レベル１の立上遷移検出信号ＲＩＳに応じてＲＳＦＦ２１４がセット状態となり、論理レベル０のクロックパルス保持信号ＣＨＲがトランジスタ２１７に供給される。これにより、トランジスタ２１７がオン状態となり、このトランジスタ２１７を介して電源電圧ＶＤＤが出力ラインＬＲに印加される。かかる状態は、マスク信号ＭＳＫがマスク区間を示す論理レベル０となってＳＲＦＦ２１４がリセットされるまで維持される。よって、この間、図２に示すように立上遷移検出信号ＲＩＳが論理レベル１から論理レベル０に遷移してトランジスタ２１６がオフ状態となっても、トランジスタ２１７を介して電源電圧ＶＤＤが出力ラインＬＲに印加されつづけるので、立上エッジクロック信号ＣＫＲを論理レベル１の状態に維持させることができる。その後、マスク信号ＭＳＫが非マスク区間を示す論理レベル１の状態からマスク区間を示す論理レベル０の状態に遷移する、又は図２に示す如き論理レベル１の再生クロック信号ＣＫ１．５が供給されると、ＲＳＦＦ２１４がリセット状態となり、論理レベル１のクロックパルス保持信号ＣＨＲがトランジスタ２１７、２２０及び２２１に供給される。これにより、トランジスタ２１７がオフ状態、トランジスタ２２０及び２２１が共にオン状態となるので、電源電圧ＶＤＤに変えて接地電圧ＧＮＤが出力ラインＬＲに印加されるようになる。よって、この際、立上エッジクロック信号ＣＫＲは図２に示すように論理レベル１から論理レベル０の状態に遷移する。
【００６２】
要するに、図７に示す構成では、先ず、論理レベル１の立上遷移検出信号ＲＩＳ（ＦＡＬ）に応じて、第１（第３）のトランジスタとしてのトランジスタ２１６（３１６）が、立上エッジクロック信号ＣＫＲ（ＣＫＦ）における立ち上がりエッジ部の波形を生成する。その後、ＲＳＦＦ２１４（３１４）が、立上エッジクロック信号ＣＫＲ（ＣＫＦ）における論理レベル１のパルス幅を維持させるべきクロックパルス保持信号ＣＨＲ（ＣＨＦ）を生成し、このクロックパルス保持信号に応じて論理レベル１に対応した電源電圧ＶＤＤを第２（第４）のトランジスタとしてのトランジスタ２１７（３１７）を介して出力ラインＬＲ（ＬＦ）に印加し続ける。これにより、立上エッジクロック信号ＣＫＲにおける立ち上がりエッジ部以降の波形を生成するのである。
【００６３】
よって、図７に示す構成によれば、立上遷移検出信号ＲＩＳ（ＦＡＬ）が論理レベル０から論理レベル１に遷移してから、立上エッジクロック信号ＣＫＲ（ＣＫＦ）の立ち上がりエッジ部が現れるまでの遅延時間は、インバータ２１２及びトランジスタ２１６による２段分の素子各々で費やされる合計時間となる。
【００６４】
これにより、クロック生成部２ａ及び２ｂとして、その遅延時間が図４に示す如きアンドゲート２０１（３０１）、ＲＳＦＦ２０２（３０２）及びインバータ２０３（３０３）による４段分の素子の合計時間となる内部構成を採用した場合に比して、高速動作が可能となる。  
【００６５】
従って、クロック生成部２ａ及び２ｂとして、図７に示される内部構成を採用することにより、クロックデータリカバリ回路１００自体を高速動作せることが可能となる。
【００６６】
尚、図１に示す実施例では、基準クロック信号ＣＬＫに同期した多相の再生クロック信号ＣＫを生成するＤＬＬ回路を搭載したクロックデータリカバリ回路に本願発明を適用した場合の構成を示したが、ＤＬＬ回路ではなくＰＬＬ（Phase Locked Loop）回路を搭載したクロックデータリカバリ回路にも同様に適用可能である。
【００６７】
また、上記実施例では、基準遷移周期Ｐ毎にデータ遷移を生じさせる為のダミーデータＤＢが挿入された受信データ信号を入力対象としているが、このようなダミーデータＤＢを挿入せず、基準遷移周期Ｐ毎に必ずデータ遷移が生じるような変調の施された受信データ信号を入力対象としても同様に動作可能である。
【００６８】
要するに、本発明においては、基準遷移周期（Ｐ）毎に入力データ信号（ＤＩＮ）に現れるデータの遷移部（ＴＣ）に位相同期した基準クロック信号（ＣＬＫ）を入力データ信号から再生すべく、先ず、遷移検出手段（１）が、入力データ信号中からデータの値が遷移する遷移部を検出して遷移検出信号（ＲＩＳ、ＦＡＬ）を生成する。次に、クロック生成部（２ａ、２ｂ、３）が、基準遷移周期毎に、上記した遷移検出信号中から互いに連続する２つの遷移部を抽出し、これら２つの遷移部の内の第１の遷移部に同期した第１クロック信号（ＣＫＲ）、及び第２の遷移部に同期した第２クロック信号（ＣＫＦ）を夫々生成する。そして、セレクタ（４）が、上記した第１及び第２の遷移部の内の時間的に後方に位置する遷移部の直前のデータ（ＤＢ）の値に基づいて、第１及び第２クロック信号の内の一方を選択し、これを基準クロック信号（ＣＬＫ）として出力するのである。
【００６９】
かかる構成によれば、遷移検出信号中から、上記した基準遷移部と共にこの基準遷移部の直前の遷移部がマスク信号によって第１及び第２の遷移部として抽出され、これら第１及び第２の遷移部に夫々同期した第１及び第２のクロック信号の内から基準遷移部に対応した方が基準クロック信号として選択されるようになる。
【００７０】
よって、本発明によれば、データ系列における単位データ周期分の遅延が上記マスク信号に生じていても、上記した遷移検出信号中から基準遷移部に対応した遷移部を抽出することができる。従って、高速通信動作に伴って単位データ周期が短縮されても、精度低下を招くことなく入力データ信号からクロック信号を再生することが可能となる。
【符号の説明】
【００７１】
１            遷移検出部
２ａ、２ｂ    クロック生成部
３            マスク生成部
４            セレクタ
６１〜６ｎ＋１    ＤＦＦ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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