(57)【要約】【課題】フラグデータの読出時間を短縮できる半導体記憶装置を提供する。【解決手段】第１メモリセルは、第１データを記憶する。第２メモリセルは、第１データの書き込み状況を示す第２データを記憶する。ワード線は、第１メモリセルのゲート及び第２メモリセルのゲートに電気的に接続される。第１ビット線は、第１メモリセルから第１データを読み出す。第２ビット線は、第２メモリセルから第２データを読み出す。第１センスアンプは、第１ビット線を介して第１メモリセルから第１データを読み出す。第２センスアンプは、第２ビット線を介して第２メモリセルから第２データを読み出す。アキュムレータは、第１データ及び第２データを一時的に記憶する。第１バス線は、第１センスアンプからアキュムレータに第１データを転送する。第２バス線は、第２センスアンプからアキュムレータに第２データを転送する。【選択図】図４
2014186783.tif 000002
【特許請求の範囲】
【請求項１】
第１データを記憶する第１メモリセルと、
前記第１データの書き込み状況を示す第２データを記憶する第２メモリセルと、
前記第１メモリセルのゲート及び前記第２メモリセルのゲートに電気的に接続されるワード線と、
前記第１メモリセルから前記第１データを読み出す第１ビット線と、
前記第２メモリセルから前記第２データを読み出す第２ビット線と、
前記第１ビット線を介して前記第１メモリセルから前記第１データを読み出す第１センスアンプと、
前記第２ビット線を介して前記第２メモリセルから前記第２データを読み出す第２センスアンプと、
前記第１データ及び前記第２データを一時的に記憶するアキュムレータと、
前記第１センスアンプから前記アキュムレータに前記第１データを転送する第１バス線と、
前記第２センスアンプから前記アキュムレータに前記第２データを転送する第２バス線とを備え、
前記第２バス線は、前記第１バス線よりも短く、
前記アキュムレータは、
前記第１バス線に接続され、前記第１データを一時的に記憶する第１アキュムレータと、
前記第２バス線に接続され、前記第２データを一時的に記憶する第２アキュムレータとを備える
ことを特徴とする半導体記憶装置。
【請求項２】
第１データを記憶する第１メモリセルと、
前記第１データの書き込み状況を示す第２データを記憶する第２メモリセルと、
前記第１メモリセルのゲート及び前記第２メモリセルのゲートに電気的に接続されるワード線と、
前記第１メモリセルから前記第１データを読み出す第１ビット線と、
前記第２メモリセルから前記第２データを読み出す第２ビット線と、
前記第１ビット線を介して前記第１メモリセルから前記第１データを読み出す第１センスアンプと、
前記第２ビット線を介して前記第２メモリセルから前記第２データを読み出す第２センスアンプと、
前記第１データ及び前記第２データを一時的に記憶するアキュムレータと、
前記第１センスアンプから前記アキュムレータに前記第１データを転送する第１バス線と、
前記第２センスアンプから前記アキュムレータに前記第２データを転送する第２バス線と
を備えることを特徴とする半導体記憶装置。
【請求項３】
前記第２バス線は、前記第１バス線よりも短い
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記アキュムレータは、
前記第１バス線に接続され、前記第１データを一時的に記憶する第１アキュムレータと、
前記第２バス線に接続され、前記第２データを一時的に記憶する第２アキュムレータとを備える
ことを特徴とする請求項２又は請求項３記載の半導体記憶装置。
【請求項５】
前記アキュムレータは、
前記第１バス線及び前記第２バス線に共通に接続され、前記第１データ及び前記第２データを一時的に記憶する
ことを特徴とする請求項２又は請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等では、書込み状況に応じて読出・書込方法を変える方式が採用されている。この方式においては、メモリセルの一部をフラグセルとして利用し、そのフラグセルのフラグデータを読み出すことで書込み状況を把握する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１９２７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施の形態は、フラグデータの読出時間を短縮できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一態様に係る半導体記憶装置は、第１メモリセル、第２メモリセル、ワード線、第１ビット線、第２ビット線、第１センスアンプ、第２センスアンプ、アキュムレータ、第１バス線、及び第２バス線を有する。第１メモリセルは、第１データを記憶する。第２メモリセルは、第１データの書き込み状況を示す第２データを記憶する。ワード線は、第１メモリセルのゲート及び第２メモリセルのゲートに電気的に接続される。第１ビット線は、第１メモリセルから第１データを読み出す。第２ビット線は、第２メモリセルから第２データを読み出す。第１センスアンプは、第１ビット線を介して第１メモリセルから第１データを読み出す。第２センスアンプは、第２ビット線を介して第２メモリセルから第２データを読み出す。アキュムレータは、第１データ及び第２データを一時的に記憶する。第１バス線は、第１センスアンプからアキュムレータに第１データを転送する。第２バス線は、第２センスアンプからアキュムレータに第２データを転送する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置（ＮＡＮＤセル型フラッシュメモリ）の概略構成を示すブロック図である。
【図２】第１の実施の形態に係る１つのサブプレーンＰＢ１を示す回路図である。
【図３】第１の実施の形態に係るメモリユニットＭＵの積層構造を示す断面図の一例である。
【図４】第１の実施の形態に係るビット線制御回路２０を示す概略図である。
【図５】第２の実施の形態に係るビット線制御回路２０を示す概略図である。
【発明を実施するための形態】
【０００７】
次に、図面を参照して、実施の形態に係る半導体記憶装置について説明する。
【０００８】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置（ＮＡＮＤセル型フラッシュメモリ）の構成を示す。この半導体記憶装置は、データを記憶するメモリセルＭＣをマトリックス状に配置してなるメモリセルアレイ１０を有する。メモリセルアレイ１０は、複数のプレーンＰＬを有する。それぞれのプレーンＰＬは、複数のサブプレーンＳＰＬからなる。
【０００９】
図２は、１つのサブプレーンＳＰＬを示す回路図である。サブプレーンＳＰＬは、図２に示すように、複数のブロックＢにて構成される。サブプレーンＳＰＬにおいては、このブロックＢ単位でデータが消去される（ブロック消去処理）。
【００１０】
サブプレーンＳＰＬは、図２に示すように、複数のメモリユニットＭＵを含む。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣ（ＥＥＰＲＯＭ）からなるメモリストリングＭＳと、その両端に接続されるドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとにより構成される。ドレイン側選択トランジスタＳＤＴｒの一端はビット線ＢＬ１〜ＢＬｎのいずれかに接続されている。ビット線ＢＬ１〜ＢＬｎはメモリセルＭＣからデータを読み出す。ソース側選択トランジスタＳＳＴｒの一端はソース線ＳＲＣに接続されている。ロウ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、ロウ方向に一列に配置されたドレイン側選択トランジスタＳＤＴｒの制御ゲートはドレイン側選択ゲート線ＳＧＤに共通接続され、ロウ方向に一列に配置されたソース側選択トランジスタＳＳＴｒの制御ゲートはソース側選択ゲート線ＳＧＳに共通接続されている。
【００１１】
１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
【００１２】
また、サブプレーンＳＰＬは、図２に示すように、フラグストリングＦＳを有する。フラグストリングＦＳは複数のフラグセルＦＣを直列接続してなる。フラグセルＦＣはデータの書き込み状況を示すフラグデータを記憶する。フラグストリングＦＳの一端はドレイン側選択トランジスタＳＤＴｒを介してビット線ＢＬ’に接続されている。ビット線ＢＬ’はフラグセルＦＣからフラグデータを読み出す。フラグストリングＦＳの他端はソース側選択トランジスタＳＳＴｒを介してソース線ＳＲＣに接続される。
【００１３】
フラグセルＦＣのゲートは、各々ワード線ＷＬ１〜ＷＬ１６のいずれかに接続される。例えば、４値記憶方式を採用した場合、フラグデータはメモリセルＭＣに対する下位ページデータの書込み処理が終了した段階では“１”とされる。フラグデータは上位ページデータの書込み処理が終了した段階では“０”とされる。
【００１４】
再び、図１を参照して半導体記憶装置の構成を説明する。図１に示すように、メモリセルアレイ１０には、ビット線ＢＬの電圧を制御するためのビット線制御回路２０、及びワード線ＷＬの電圧を制御するためのワード線制御回路３０が接続される。
【００１５】
ビット線制御回路２０は、ビット線ＢＬを介してメモリセルアレイ１０中のメモリセルＭＣのデータを読み出す。また、ビット線制御回路２０は、ビット線ＢＬ’を介してメモリセルアレイ１０中のフラグセルＦＣのフラグデータを読み出す。一方、ビット線制御回路２０は、ビット線ＢＬを介してメモリセルアレイ１０中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣにデータを書き込む。また、ビット線制御回路２０は、ビット線ＢＬ’を介してメモリセルアレイ１０中のメモリセルＭＣに制御電圧を印加してフラグセルＦＣにフラグデータを書き込む。
【００１６】
ビット線制御回路２０は、複数のセンスアンプグループ２１を有する。センスアンプグループ２１は、ビット線ＢＬから読み出された信号を検知・増幅する機能を有すると共に、外部から供給されたデータに対応する電圧をビット線ＢＬに与えるため当該データを一時保持する機能を有する。センスアンプグループ２１は、１つのサブプレーンＳＰＬに対して１つ設けられる。センスアンプグループ２１は、ビット線ＢＬ１〜ＢＬｎ、ＢＬ’に接続されている。センスアンプグループ２１は、それぞれ、更に複数（例えば、ｍ個）のセンスユニット２１ａ（１）〜２１ａ（ｍ）を有する。
【００１７】
各センスユニット２１ａ（１）〜２１ａ（ｍ）は、１つのサブプレーンＳＰＬから延びる複数のビット線ＢＬ１〜ＢＬｎ，ＢＬ’に接続される。センスユニット２１ａ（１）〜２１ａ（ｍ）の各々は、それ単体でセンス動作、データ保持動作、アドレスデコード動作等を行うことができる。
【００１８】
以上のようなセンスアンプグループ２１は、インターリーブ動作を実行可能に構成される。すなわち、サブプレーンＳＰＬ毎に割り当てられた物理アドレスに従って、複数のセンスアンプグループ２１は順次選択される。選択されたセンスアンプグループ２１では、そこに含まれるｍ個のセンスユニット２１ａ（１）〜２１ａ（ｍ）が順次選択される。例えば、選択されたセンスユニット２１ａ（１）〜２１ａ（ｍ）の１つ（第１センスアンプ）は、ビット線ＢＬ１〜ＢＬｎを介してメモリセルＭＣからデータを読み出す。また、選択されたセンスユニット２１ａ（１）〜２１ａ（ｍ）の１つ（第２センスアンプ）は、ビット線ＢＬ’を介してフラグセルＦＣからフラグデータを読み出す。
【００１９】
ビット線制御回路２０には、データ入出力バッファ４０を介してデータ入出力端子５０が接続されている。メモリセルアレイ１０から読み出されたメモリセルＭＣのデータは、データ入出力端子５０から外部へ出力される。また、外部からデータ入出力端子５０に入力された書込みデータは、ビット線制御回路２０に入力され、指定されたメモリセルＭＣへの書込みが行われる。
【００２０】
また、ビット線制御回路２０、ワード線制御回路３０、及びデータ入出力バッファ４０は、制御回路６０に接続されている。制御回路６０は、制御信号入力端子７０に入力される制御信号に従い、ビット線制御回路２０、ワード線制御回路３０、及びデータ入出力バッファ４０を制御するための制御信号を発生させる。
【００２１】
次に、図３を参照して、メモリユニットＭＵの積層構造を説明する。図３はメモリユニットＭＵの積層構造を示す断面図の一例である。図３に示すように、メモリユニットＭＵは、ｐ型シリコン基板１１に形成されている。
【００２２】
メモリユニットＭＵ内のメモリセルＭＣは、基板１１上に浮遊ゲート層１４、及びメモリゲート電極層１６を有する。浮遊ゲート層１４は、メモリセルＭＣの浮遊ゲートとして機能する。浮遊ゲート層１４は、基板１１上にメモリゲート絶縁層１３を介して形成されている。メモリゲート電極層１６は、メモリセルＭＣの制御ゲート、及びワード線ＷＬとして機能する。メモリゲート電極層１６は、浮遊ゲート層１４の上にメモリゲート絶縁層１５を介して形成される。
【００２３】
また、メモリセルＭＣは、基板１１の表面にｎ型拡散領域１９を有する。ｎ型拡散領域１９は、メモリセルＭＣのソース、ドレインとして機能する。ｎ型拡散領域１９は、Ｚ方向からみて浮遊ゲート層１４、及びメモリゲート電極層１６を挟むように形成されている。ｎ型拡散領域１９は、隣接するメモリセルＭＣ同士で共有され、これによりメモリセルＭＣは直列接続されている。
【００２４】
選択トランジスタＳＤＴｒ、ＳＳＴｒは、各々、浮遊ゲート層１４、メモリゲート電極層１６と同層に形成された選択ゲート層１４Ｄ、１６Ｄ及び１４Ｓ、１６Ｓを有する。選択ゲート層１４Ｄ、１６Ｄは、ドレイン側選択トランジスタＳＤＴｒの制御ゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。選択ゲート層１４Ｓ、１６Ｓは、ソース側選択トランジスタＳＳＴｒの制御ゲート、及びソース側選択ゲート線ＳＧＳとして機能する。
【００２５】
以上のようなメモリユニットＭＵの積層構造は絶縁膜１７により覆われ、この上にビット層１８が配設されている。ビット層１８はビット線ＢＬとして機能する。
【００２６】
次に、図４を参照して、ビット線制御回路２０の具体的構成を説明する。図４は、一例として１つのプレーンＰＬに対するビット線制御回路２０の構成を示す。ビット線制御回路２０は、図４に示すように、複数のセンスアンプグループ２１、アキュムレータ２２ａ、２２ｂ、及び検知回路２３を有する。
【００２７】
上述したようにセンスアンプグループ２１は、それぞれビット線ＢＬ１〜ＢＬｎ、ＢＬ’に接続されている。また、複数のセンスアンプグループ２１は、１本のバス線ＢＵＳａに共通接続されている。一方、センスアンプグループ２１は、別々にバス線ＢＵＳｂに接続されている。
【００２８】
バス線ＢＵＳａはメモリセルＭＣ専用の信号線である。バス線ＢＵＳａは、選択メモリセルＭＣに対応するセンスユニット（第１センスアンプ）からアキュムレータ２２ａにデータを転送する。一方、バス線ＢＵＳｂはフラグセルＦＣ専用の信号線である。バス線ＢＵＳｂは、選択フラグセルＦＣに対応するセンスユニット（第２センスアンプ）からアキュムレータ２２ｂにフラグデータを転送する。また、バス線ＢＵＳｂはバス線ＢＵＳａよりも短い。
【００２９】
バス線ＢＵＳａは、アキュムレータ２２ａを介して検知回路２３に接続される。一方、バス線ＢＵＳｂは、アキュムレータ２２ｂを介して検知回路２３に接続される。したがって、バス線ＢＵＳｂを介したフラグセルＦＣのフラグデータは、バス線ＢＵＳａを介したメモリセルＭＣのデータと異なった経路で読み出される。アキュムレータ２２ａはデータを一時的に記憶するラッチを有し、アキュムレータ２２ｂはフラグデータを一時的に記憶するラッチを有する。
【００３０】
検知回路２３は、メモリセルＭＣのデータ及びフラグセルＦＣのフラグデータを判定する。また、検知回路２３は、選択したサブプレーンＳＰＬ内のメモリセルＭＣ及びフラグセルＦＣの不良を判定する。検知回路２３は、メモリセルＭＣ及びフラグセルＦＣに不良があると判定した場合、選択したサブプレーンＳＰＬを他のサブプレーンＳＰＬと置き換える。
【００３１】
以上、第１の実施の形態はメモリセルＭＣ専用のバス線ＢＵＳａ、及びフラグセルＦＣ専用のバス線ＢＵＳｂを有し、そのバス線ＢＵＳｂはバス線ＢＵＳａよりも短い。したがって、メモリセルＭＣ及びフラグセルＦＣの読み出しに共用されるバス線を介してフラグデータを読み出す例と比較して、第１の実施の形態はフラグデータの読み出し時間を短縮できる。
【００３２】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置について説明する。第２の実施の形態は、バス線ＢＵＳｂの接続関係を除き、第１の実施の形態と同様の構成を有する。図５に示すように、第２の実施の形態において、バス線ＢＵＳｂはバス線ＢＵＳａと共にアキュムレータ２２ａに共通接続されて、アキュムレータ２２ａにデータ及びフラグデータを転送する。アキュムレータ２２ａはデータ及びフラグデータを一時的に記憶するラッチを有する。したがって、バス線ＢＵＳｂを介したフラグセルＦＣのフラグデータは、バス線ＢＵＳａを介したメモリセルＭＣのデータと同様の経路で読み出される。このような第２の実施の形態であっても、第１の実施の形態と同様の効果を奏する。
【００３３】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３４】
１０…メモリセルアレイ、  ２０…ビット線制御回路、  ３０…ワード制御回路、  ４０…データ入出力バッファ、  ５０…データ入出力端子、  ６０…制御回路、  ７０…制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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