(57)【要約】【課題】微細化されても、良好な書き込み／消去特性を維持する。【解決手段】実施形態に係わる不揮発プログラマブルスイッチは、第１及び第２の不揮発メモリトランジスタと、第１及び第２の不揮発メモリトランジスタの出力側端子に接続される共通ノードと、共通ノードに接続されるロジックトランジスタ部とを備える。第１及び第２の不揮発メモリトランジスタのゲート電極Ｇのチャネル長方向の長さは、電荷蓄積膜ＣＴのチャネル長方向の長さよりも短い。【選択図】図２
2014022507.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力側端子、第１の出力側端子、前記第１の入力側端子及び前記第１の出力側端子間の第１のチャネル、前記第１のチャネル上の第１の下部絶縁膜、前記第１の下部絶縁膜上の第１の電荷蓄積膜、前記第１の電荷蓄積膜上の第１の上部絶縁膜、及び、前記第１の上部絶縁膜上の第１のゲート電極を備える第１の不揮発メモリトランジスタと、
第２の入力側端子、第２の出力側端子、前記第２の入力側端子及び前記第２の出力側端子間の第２のチャネル、前記第２のチャネル上の第２の下部絶縁膜、前記第２の下部絶縁膜上の第２の電荷蓄積膜、前記第２の電荷蓄積膜上の第２の上部絶縁膜、及び、前記第２の上部絶縁膜上の第２のゲート電極を備える第２の不揮発メモリトランジスタと、
前記第１の入力側端子に接続される第１のデータ線と、
前記第２の入力側端子に接続される第２のデータ線と、
前記第１及び第２の出力側端子に共通に接続される共通ノードと、
前記共通ノードに接続されるロジックトランジスタ部とを具備し、
前記第１のゲート電極のチャネル長方向の長さは、前記第１の電荷蓄積膜の前記チャネル長方向の長さよりも短く、かつ、前記第２のゲート電極の前記チャネル長方向の長さは、前記第２の電荷蓄積膜の前記チャネル長方向の長さよりも短い
不揮発プログラマブルスイッチ。
【請求項２】
第１の入力側端子、第１の出力側端子、前記第１の入力側端子及び前記第１の出力側端子間の第１のチャネル、前記第１のチャネル上の第１の下部絶縁膜、前記第１の下部絶縁膜上の第１の電荷蓄積膜、前記第１の電荷蓄積膜上の第１の上部絶縁膜、及び、前記第１の上部絶縁膜上の第１のゲート電極を備える第１の不揮発メモリトランジスタと、
第２の入力側端子、第２の出力側端子、前記第２の入力側端子及び前記第２の出力側端子間の第２のチャネル、前記第２のチャネル上の第２の下部絶縁膜、前記第２の下部絶縁膜上の第２の電荷蓄積膜、前記第２の電荷蓄積膜上の第２の上部絶縁膜、及び、前記第２の上部絶縁膜上の第２のゲート電極を備える第２の不揮発メモリトランジスタと、
前記第１の入力側端子に接続される第１のデータ線と、
前記第２の入力側端子に接続される第２のデータ線と、
前記第１及び第２の出力側端子に共通に接続される共通ノードと、
前記共通ノードに接続されるロジックトランジスタ部とを具備し、
前記第１の電荷蓄積膜の前記チャネル長方向の長さをＬｃｔとし、前記第１のゲート電極の前記チャネル長方向の長さをＬｇとし、前記第１の下部絶縁膜の比誘電率の平均をε１とし、前記第１の上部絶縁膜の比誘電率の平均をε２としたとき、
(ε２/ε１)＜(Ｌｃｔ/Ｌｇ)
を満たす不揮発プログラマブルスイッチ。
【請求項３】
前記第１の不揮発メモリトランジスタのチャネル幅は、前記第１の不揮発メモリトランジスタのチャネル長よりも大きく、かつ、前記第２の不揮発メモリトランジスタのチャネル幅は、前記第２の不揮発メモリトランジスタのチャネル長よりも大きい請求項１又は２に記載の不揮発プログラマブルスイッチ。
【請求項４】
前記ロジックトランジスタ部は、ゲート電極が前記共通ノードに接続されるＦＥＴを備える請求項１又は２に記載の不揮発プログラマブルスイッチ。
【請求項５】
前記ロジックトランジスタ部は、ソース端子及びドレイン端子の１つが前記共通ノードに接続されるＦＥＴを備える請求項１又は２に記載の不揮発プログラマブルスイッチ。
【請求項６】
前記第１及び第２のゲート電極は、共通のワード線に接続される請求項１又は２に記載の不揮発プログラマブルスイッチ。
【請求項７】
前記第１及び第２の電荷蓄積膜は、シリコン窒化物を備える請求項１又は２に記載の不揮発プログラマブルスイッチ。
【請求項８】
書き込み時及び消去時に、それぞれ、前記第１及び第２のゲート電極に同極性の電圧を印加するドライバをさらに具備する請求項１又は２に記載の不揮発プログラマブルスイッチ。
【請求項９】
前記第１の電荷蓄積膜の前記チャネル長方向の長さをＬｃｔとし、前記第１のゲート電極の前記チャネル長方向の長さをＬｇとし、前記第１の下部絶縁膜の比誘電率の平均をε１とし、前記第１の上部絶縁膜の比誘電率の平均をε２としたとき、
(ε２/ε１)＜(Ｌｃｔ/Ｌｇ)
を満たす
請求項１に記載の不揮発プログラマブルスイッチ。
【請求項１０】
前記第１の電荷蓄積膜の前記チャネル長方向の長さをＬｃｔとし、前記第１のゲート電極の前記チャネル長方向の長さをＬｇとし、前記第１の下部絶縁膜の比誘電率の平均及び膜厚を、それぞれ、ε１及びＴ１とし、前記第１の上部絶縁膜の比誘電率の平均及び膜厚を、それぞれ、ε２及びＴ２としたとき、
(Ｌｃｔ/Ｌｇ)＜4.18×(ε２/ε１)×(Ｔ１/Ｔ２)
を満たす
請求項１又は２に記載の不揮発プログラマブルスイッチ。
【請求項１１】
請求項１に記載の不揮発プログラマブルスイッチを用いる書き込み方法において、
前記第２の不揮発メモリトランジスタのデータ書き込みは、
前記第１及び第２のゲート電極に第１の書き込み電圧を印加し、
前記第２のデータ線に、前記第１の書き込み電圧よりも小さい第２の書き込み電圧を印加し、
前記第１のデータ線に、前記第２の書き込み電圧よりも小さい第３の書き込み電圧を印加する
ことにより実行する書き込み方法。
【請求項１２】
請求項１に記載の不揮発プログラマブルスイッチを用いる消去方法において、
前記第１及び第２の不揮発メモリトランジスタのデータ消去は、
前記第１及び第２ゲート電極に第１の消去電圧を印加し、
前記第１及び第２のデータ線に、前記第１の消去電圧よりも小さい第２の消去電圧を印加する
ことにより実行する消去方法。
【請求項１３】
前記第１及び第２のデータ線に、前記第２の消去電圧に代えて、前記第２の消去電圧よりも大きい消去阻止電圧を印加するとき、前記第１及び第２の不揮発メモリトランジスタのデータ消去が阻止される請求項１２に記載の消去方法。
【請求項１４】
請求項１に記載の不揮発プログラマブルスイッチを用いる書き込み／消去方法において、
前記第２の不揮発メモリトランジスタのデータ書き込みは、
前記第１及び第２のゲート電極に第１の書き込み電圧を印加し、
前記第２のデータ線に、前記第１の書き込み電圧よりも小さい第２の書き込み電圧を印加し、
前記第１のデータ線に、前記第２の書き込み電圧よりも小さい第３の書き込み電圧を印加することにより実行し、
前記第１及び第２の不揮発メモリトランジスタのデータ消去は、
前記第１及び第２ゲート電極に第１の消去電圧を印加し、
前記第１及び第２のデータ線に、前記第１の消去電圧よりも小さい第２の消去電圧を印加することにより実行し、
前記第１の消去電圧の極性と前記第１の書き込み電圧の極性は、同じである
書き込み／消去方法。
【請求項１５】
前記第１の消去電圧の絶対値は、前記第１の書き込み電圧の絶対値よりも大きい請求項１４に記載の書き込み／消去方法。
【請求項１６】
請求項１に記載の不揮発プログラマブルスイッチを具備し、
前記ロジックトランジスタ部は、前記共通ノードの電位に基づきデータの転送を制御するＦＥＴを備える
ＦＰＧＡ。
【請求項１７】
請求項１に記載の不揮発プログラマブルスイッチを具備し、
前記ロジックトランジスタ部は、前記共通ノードの電位をデータとして転送するＦＥＴを備える
ＦＰＧＡ。
【請求項１８】
請求項２に記載の不揮発プログラマブルスイッチを具備し、
前記ロジックトランジスタ部は、前記共通ノードの電位に基づきデータの転送を制御するＦＥＴを備える
ＦＰＧＡ。
【請求項１９】
請求項２に記載の不揮発プログラマブルスイッチを具備し、
前記ロジックトランジスタ部は、前記共通ノードの電位をデータとして転送するＦＥＴを備える
ＦＰＧＡ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発プログラマブルスイッチに関する。
【背景技術】
【０００２】
不揮発プログラマブルスイッチは、コンフィグレーションメモリとスイッチトランジスタとから構成され、コンフィグレーションメモリに保持されたデータに応じてスイッチトランジスタのオン／オフを制御する。このスイッチは、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ（Field Programmable Gate Array）などに用いられる。
【０００３】
ここで、コンフィグレーションメモリとしては、２つの不揮発メモリトランジスタを備える構造が知られている。この構造では、２つの不揮発メモリトランジスタが直列に接続され、その接点は、コンフィグレーションメモリの出力ノードとなる。また、その出力ノードは、スイッチトランジスタのゲートに接続される。
【０００４】
不揮発プログラマブルスイッチは、面積削減のため、可能な限り微細に製造することが求められる。一般に、不揮発メモリトランジスタを微細化すると、十分な書き込み／消去特性を得ることが難しくなる。大容量ファイルメモリの分野においては、不揮発メモリトランジスタの書き込み／消去特性を改善するための様々な技術が提案されている。しかし、不揮発プログラマブルスイッチの不揮発メモリトランジスタに対しては、大容量ファイルメモリで使われる技術を適応できない場合がある。これは、不揮発プログラマブルスイッチの不揮発メモリトランジスタと大容量ファイルメモリの不揮発メモリトランジスタは、好ましい動作条件、および、構造、素子寸法において異なるためである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５，８１２，４５０号明細書
【特許文献２】米国特許第６，００２，６１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、微細化されても、良好な書き込み／消去特性が得られる不揮発プログラマブルスイッチの構造、及び、その不揮発プログラマブルスイッチの書き込み／消去方法を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発プログラマブルスイッチは、第１の入力側端子、第１の出力側端子、前記第１の入力側端子及び前記第１の出力側端子間の第１のチャネル、前記第１のチャネル上の第１の下部絶縁膜、前記第１の下部絶縁膜上の第１の電荷蓄積膜、前記第１の電荷蓄積膜上の第１の上部絶縁膜、及び、前記第１の上部絶縁膜上の第１のゲート電極を備える第１の不揮発メモリトランジスタと、第２の入力側端子、第２の出力側端子、前記第２の入力側端子及び前記第２の出力側端子間の第２のチャネル、前記第２のチャネル上の第２の下部絶縁膜、前記第２の下部絶縁膜上の第２の電荷蓄積膜、前記第２の電荷蓄積膜上の第２の上部絶縁膜、及び、前記第２の上部絶縁膜上の第２のゲート電極を備える第２の不揮発メモリトランジスタと、前記第１の入力側端子に接続される第１のデータ線と、前記第２の入力側端子に接続される第２のデータ線と、前記第１及び第２の出力側端子に共通に接続される共通ノードと、前記共通ノードに接続されるロジックトランジスタ部とを備え、前記第１のゲート電極のチャネル長方向の長さは、前記第１の電荷蓄積膜の前記チャネル長方向の長さよりも短く、かつ、前記第２のゲート電極の前記チャネル長方向の長さは、前記第２の電荷蓄積膜の前記チャネル長方向の長さよりも短い。
【図面の簡単な説明】
【０００８】
【図１】不揮発プログラマブルスイッチを示す図。
【図２】不揮発メモリトランジスタを示す図。
【図３】不揮発メモリトランジスタの製造方法を示す図。
【図４】不揮発メモリトランジスタの製造方法を示す図。
【図５】不揮発メモリトランジスタの製造方法を示す図。
【図６】ロジックトランジスタ部の例を示す図。
【図７】ロジックトランジスタ部の例を示す図。
【図８】書き込み動作を示す図。
【図９】書き込み時の非選択の不揮発メモリトランジスタの状態を示す図。
【図１０】書き込み時の不揮発メモリトランジスタの状態を示す図。
【図１１】消去動作を示す図。
【図１２】消去時の不揮発メモリトランジスタの状態を示す図。
【図１３】書き込み／消去特性を示す図。
【図１４】消去阻止動作を示す図。
【図１５】消去阻止時の不揮発メモリトランジスタの状態を示す図。
【図１６】ＦＰＧＡ動作を示す図。
【図１７】Ｉｄ−Ｖｇ特性と書き込み／消去／読み出し電圧との関係を示す図。
【図１８】ＬｇとＬｃｔの好適領域を示す図。
【図１９】CHE書き込みによる閾値の変化量のVprg1依存性を示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。
【００１０】
（不揮発プログラマブルスイッチ）  
図１は、不揮発プログラマブルスイッチを示している。
【００１１】
第１の不揮発メモリトランジスタＭ１は、第１の入力側端子、第１の出力側端子、第１の入力側端子及び第１の出力側端子間の第１のチャネル、第１のチャネル上の第１の下部絶縁膜、第１の下部絶縁膜上の第１の電荷蓄積膜、第１の電荷蓄積膜上の第１の上部絶縁膜、及び、第１の上部絶縁膜上の第１のゲート電極を備える。
【００１２】
第２の不揮発メモリトランジスタＭ２は、第２の入力側端子、第２の出力側端子、第２の入力側端子及び第２の出力側端子間の第２のチャネル、第２のチャネル上の第２の下部絶縁膜、第２の下部絶縁膜上の第２の電荷蓄積膜、第２の電荷蓄積膜上の第２の上部絶縁膜、及び、第２の上部絶縁膜上の第２のゲート電極を備える。
【００１３】
第１の不揮発メモリトランジスタＭ１の第１の入力側端子は、第１のデータ線ＢＬ１に接続され、第２の不揮発メモリトランジスタＭ２の第２の入力側端子は、第２のデータ線ＢＬ２に接続される。
【００１４】
第１の不揮発メモリトランジスタＭ１の第１の出力側端子及び第２の不揮発メモリトランジスタＭ２の第２の出力側端子は、共通ノードＱに接続される。共通ノードＱは、ロジックトランジスタ部１０に接続される。
【００１５】
不揮発プログラマブルスイッチの動作中（例えば、ＦＰＧＡ動作中）においては、不揮発メモリトランジスタＭ１、Ｍ２の一方を書き込み状態とし、他方を消去状態とする。ワード線ＷＬ１は、消去状態にあるメモリトランジスタの閾値電圧よりも大きく、かつ、書き込み状態にあるメモリトランジスタの閾値電圧よりも小さい読み出し電圧に設定される。データ線ＢＬ１、ＢＬ２の一方は、“Ｈ（High）”レベルとしての高電圧（例えば、電源電圧Ｖｄｄ）に設定され、他方は、“Ｌ（Low）”レベルとしての低電圧（例えば、接地電圧Ｖｓｓ）に設定される。
【００１６】
これによって、不揮発メモリトランジスタＭ１、Ｍ２のうち、消去状態にあるメモリトランジスタを介して、高電圧“Ｈ”又は低電圧“Ｌ”がロジックトランジスタ部１０に転送される。
【００１７】
尚、本例では、第１の不揮発メモリトランジスタＭ１の第１のゲート電極及び第２の不揮発メモリトランジスタＭ２の第２のゲート電極は、共通に、ワード線ＷＬに接続される。但し、これに代えて、第１の不揮発メモリトランジスタＭ１の第１のゲート電極と、第２の不揮発メモリトランジスタＭ２の第２のゲート電極とを、互いに、電気的に分離してもよい。
【００１８】
図２は、図１の第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２の構造例を示している。第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２の両者は、意図的に異なる構造となるように製造しない。製造時の加工バラツキを考慮しなければ、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２は、同じ構造を有する。
【００１９】
本例では、不揮発メモリトランジスタは、半導体基板（ウェルでもよい）１１内のソース端子／ドレイン端子としての不純物領域（入力側端子又は出力側端子）１２と、不純物領域１２間のチャネル上の下部絶縁膜Ｉ１と、下部絶縁膜Ｉ１上の電荷蓄積膜ＣＴと、電荷蓄積膜ＣＴ上の上部絶縁膜Ｉ２と、上部絶縁膜Ｉ２上のゲート電極Ｇとを備える。この不揮発メモリトランジスタは、電荷蓄積膜ＣＴ内に蓄積される電荷によってデータを記憶する。
【００２０】
不揮発メモリトランジスタのゲート電極Ｇのチャネル長方向の長さＬｇは、不揮発メモリトランジスタの電荷蓄積膜ＣＴのチャネル長方向の長さＬｃｔよりも短い。本実施形態では、Ｌｇ＝３５ｎｍ、Ｌｃｔ＝５５ｎｍ、ΔＬ＝Ｌｃｔ−Ｌｇ＝２０ｎｍである。
【００２１】
これは、LgをLctよりも短くすることによって、電荷蓄積層膜CTとゲート電極Gとの容量結合(capacitive coupling)を小さくし、ゲート電極Ｇに一定電圧を印加したときに、上部絶縁膜Ｉ２に印加される電界を下部絶縁膜Ｉ１に印加される電界よりも大きくする主旨である。即ち、ゲート電極Ｇに一定電圧を印加したときに、チャネルと電荷蓄積膜ＣＴとの間に生じるＦＮトンネル電流を抑制し、電荷蓄積膜ＣＴとゲート電極Ｇとの間に生じるＦＮトンネル電流を増大させることを目的とする。
【００２２】
本実施例では、この電荷蓄積膜ＣＴとゲート電極Ｇとの間に生じるＦＮトンネル電流は、不揮発プログラマブルスイッチに対するデータ消去に利用する。一方、不揮発プログラマブルスイッチに対するデータ書き込みは、チャネルと電荷蓄積膜ＣＴとの間に生じるＦＮトンネル電流ではなく、チャネルホットエレクトロン（ＣＨＥ）注入を利用する。これについては、書き込み／消去動作の説明において詳述する。
【００２３】
本実施例の不揮発メモリトランジスタにおいては、下部絶縁膜Ｉ１は、ＳｉＯ２（２．２ｎｍ）／ＳｉＮ（０．５ｎｍ）／ＳｉＯ２（２．３ｎｍ）の積層膜とし、電荷蓄積膜ＣＴは、ＳｉＮ（４．３ｎｍ）とし、上部絶縁膜Ｉ２は、ＳｉＯ２（３．４ｎｍ）／ＳｉＮ（２．７ｎｍ）／ＳｉＯ２（３．４ｎｍ）／ＳｉＮ（２．３ｎｍ）の積層膜とする。ここで記号「Ａ／Ｂ」はＡが下層でＢが上層であることを意味し、括弧内の数値は層厚を示す。
【００２４】
この場合、下部絶縁膜Ｉ１の膜厚Ｔ１、即ち積層膜の各層の層厚の合計、は、５．０ｎｍとなり、上部絶縁膜Ｉ２の膜厚Ｔ２は、１１．７ｎｍとなる。
【００２５】
ここで、ｎ（≧１）層の積層構造を持つ絶縁膜の比誘電率の平均εaveは、ｊ（ｎ≧ｊ≧１）番目の層の層厚をＴｊ、比誘電率をεｊとしたとき、以下の式で表される。
【数１】
2014022507.tif 000003
【００２６】
ＳｉＯ２の比誘電率は、３．９であり、ＳｉＮの比誘電率は、７．９であるため、下部絶縁膜Ｉ１の比誘電率の平均ε１は、４．１１となり、上部絶縁膜Ｉ２の比誘電率の平均ε２は、４．９７となる。
【００２７】
本実施例では、下部絶縁膜Ｉ１及び上部絶縁膜Ｉ２は、ＳｉＯ２とＳｉＮの積層膜であるが、これに代えて、Ａｌ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｔａ酸化物、Ｔｉ酸化物、Ｌａ酸化物、及び、それらの混合物、などの高誘電率膜（high-k膜）の少なくとも１つ、又は、high-k膜をＳｉＯ２もしくはＳｉＮで挟み込んだ積層膜、又は、high-k膜とＳｉＯ２若しくはＳｉＮの積層膜を使用してもよい。
【００２８】
電荷蓄積膜ＣＴは、例えば、シリコンリッチ組成のＳｉＮ膜である。ＳｉＮ膜中のＳｉのモル比に対するＮのモル比(Ｎ／Ｓｉ)をｘとすると、化学量論的組成ＳｉＮ（Ｓｉ３Ｎ４）は、ｘ＝1.33である。シリコンリッチ組成ＳｉＮｘは、ｘ＜1.33となる。ｘが1.33よりも小さくなるほど、Ｓｉ原子の未結合手（ダングリングボンド）が増加し、電子捕獲能が向上する。
【００２９】
なお、本実施例の不揮発メモリトランジスタは、ＳｉＮを電荷蓄積膜CTとして用いるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型不揮発メモリトランジスタであった。このＳｉＮ層の代わりに、電荷蓄積膜CTとしてポリシリコン、もしくはｎ型不純物がドープされたポリシリコン、もしくはｐ型不純物がドープされたポリシリコンを用いても良い。この場合、本実施例の不揮発メモリトランジスタは、フローティングゲート型（ＦＧ型）の不揮発メモリトランジスタとなる。また、電荷蓄積膜CTは、ポリシリコンとＳｉＮ膜との積層構造であっても良い。更に、電荷蓄積膜CTは、メタルもしくは半導体からなる微粒子（ドット）を含有する絶縁体層を有していても良い。
【００３０】
本実施例のゲート電極Ｇは、ポリシリコンである。ゲート電極Ｇは、ポリシリコンに代えて、メタル材料であってもよい（メタルゲート技術）。ゲート電極Ｇがメタル材料である場合、メタル材料としては、タンタル、チタン、タングステン、モリブデンなどの高融点金属、又は、これら金属の炭化物、窒化物、Ａｌ化合物を使用することができる。例えば、ＴａＣ、ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、Ｗ、Ｍｏは、ゲート電極Ｇとして使用可能である。
【００３１】
下部絶縁膜Ｉ１、電荷蓄積膜ＣＴ、上部絶縁膜Ｉ２及びゲート電極Ｇの材料、組成及び膜厚は、例えば、不揮発メモリトランジスタから該当部分を、ＦＩＢ(Focused Ion Beam)を用いたピックアップ法で切り出し、その断面を、高分解能透過電子顕微鏡（ＨＲＴＥＭ）で撮像するか、又は、エネルギー分散型Ｘ線分析(ＥＤＸ：Energy Dispersive X-ray Analysis)、電子エネルギー損失分光法(ＥＥＬＳ：Electron Energy-Loss Spectroscopy)、若しくは、３次元アトムプローブ電界イオン顕微鏡（3DAP-FIM：3-Dimensional Atom Probe Field Ion Microscopy）で分析すれば、明らかにすることができる。
【００３２】
図３乃至図５は、図２の不揮発メモリトランジスタの製造方法を示している。
【００３３】
まず、図３に示すように、半導体基板１１上に、下部絶縁膜Ｉ１、電荷蓄積膜ＣＴ、上部絶縁膜Ｉ２、及び、ゲート電極Ｇを、順次、形成する。
【００３４】
この後、パターニングしたマスク材をマスクとして、ＲＩＥ（Reactive ion etching）によるゲート構造のエッチングを行う。本例では、ゲート電極Ｇ、上部絶縁膜Ｉ２及び電荷蓄積膜ＣＴをエッチングし、下部絶縁膜Ｉ１をエッチングしない。但し、このステップにおいて、下部絶縁膜Ｉ１の一部がエッチングされることは、本実施例において差し支えない。
【００３５】
次に、図４に示すように、ゲート電極Ｇのスリミング処理を実施する。
【００３６】
本実施例では、プラズマ酸化処理によるゲート電極Ｇの側面の酸化工程と、弗酸を用いるウェットエッチングによるゲート電極Ｇの側面上に形成された酸化物の除去工程からなるスリミング処理を使用した。
【００３７】
また別に、ゲート電極Ｇがポリシリコンであるときは、例えばコリン(２−ヒドロキシエチルトリメチルアンモニウムヒドロキシド)を含む有機アルカリ溶液を用いてゲート電極Ｇを選択的にエッチングするスリミング処理を実行することも可能である。
【００３８】
本例では、スリミング処理により、ゲート電極Ｇのスリミングと共に上部絶縁膜Ｉ２のスリミングも行われているが、上部絶縁膜Ｉ２についてはスリミングされてもよいし、されなくともよい。
【００３９】
次に、図５に示すように、電荷蓄積膜ＣＴをマスクにして、ウェットプロセス等により、下部絶縁膜Ｉ１のパターニングを行う。
【００４０】
以上の製造方法により、ゲート電極Ｇのチャネル長方向の長さＬｇが、電荷蓄積膜ＣＴのチャネル長方向の長さＬｃｔよりも短い不揮発メモリトランジスタを形成できる。このプロセスによれば、図２のメモリトランジスタを容易かつ安価に製造できる。
【００４１】
図６及び図７は、図１のロジックトランジスタ部１０の例を示している。
【００４２】
図６の例では、共通ノード（コンフィギュレーションメモリの出力ノード）は、ＦＥＴ(Field Effect Transistor)のゲート電極に接続される。このＦＥＴは、スイッチトランジスタSTと呼ばれ、入力ＩＮの信号を、共通ノードＱに出力されるコンフィギュレーションデータに応じて、出力ＯＵＴへ転送するか遮断するかを決定する。
【００４３】
本例では、共通ノードＱは、１つのスイッチトランジスタSTのゲート電極に接続されるが、複数のスイッチトランジスタのゲート電極に接続されていてもよい。また、スイッチトランジスタSTは、ＮチャネルＦＥＴ及びＰチャネルＦＥＴのいずれでもよい。さらに、共通ノードＱは、ＮチャネルＦＥＴとＰチャネルＦＥＴを備えるインバーターの入力端子に接続されていてもよい。
【００４４】
図７の例では、共通ノード（コンフィギュレーションメモリの出力ノード）は、ＦＥＴのソース端子及びドレイン端子のうちの１つに接続される。このＦＥＴは、共通ノードＱから出力されるコンフィギュレーションデータＩＮを、制御信号φ１に応じて、出力ＯＵＴへ転送するか遮断するかを決定するスイッチトランジスタＴ１として機能する。このスイッチトランジスタＴ１は、例えば、ＬＵＴ（Look-up table）の一部を構成する。
【００４５】
本例では、共通ノードＱは、１つのスイッチトランジスタＴ１のソース端子／ドレイン端子に接続されるが、複数のスイッチトランジスタのソース端子／ドレイン端子に接続されていてもよい。また、スイッチトランジスタＴ１は、ＮチャネルＦＥＴ及びＰチャネルＦＥＴのいずれでもよい。さらに、共通ノードＱは、インバーターを経由した後にスイッチトランジスタＴ１のソース端子／ドレイン端子に接続されてもよい。
【００４６】
本実施例のスイッチトランジスタは、2nmのSiON膜をゲート絶縁膜とするMOS(Metal-Oxide-Silicon)型の電界効果トランジスタである。後述する本実施形態の書き込み方法に従えば、書き込み動作中にスイッチトランジスタに印加される電圧は小さいため、耐圧の小さい極薄ゲート絶縁膜を有する高速スイッチトランジスタを採用することが可能となる。
【００４７】
（書き込み動作）  
図８は、不揮発プログラマブルスイッチの書き込み動作を示している。
【００４８】
本実施例では、データ書き込みは、チャネルホットエレクトロン（ＣＨＥ）注入を利用することにより選択的に行うことができる。
【００４９】
例えば、データ書き込みの対象を、第２の不揮発メモリトランジスタＭ２と仮定すると、ワード線ＷＬ、即ち、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２のゲート電極に第１の書き込み電圧Ｖｐｒｇ１を印加し、第２のデータ線ＢＬ２に、第１の書き込み電圧Ｖｐｒｇ１よりも小さい第２の書き込み電圧Ｖｐｒｇ２を印加し、第１のデータ線ＢＬ１に、第２の書き込み電圧Ｖｐｒｇ２よりも小さい第３の書き込み電圧Ｖｐｒｇ３を印加する。
【００５０】
即ち、データ書き込み時の電圧関係は、Ｖｐｒｇ１＞Ｖｐｒｇ２＞Ｖｐｒｇ３である。
【００５１】
本実施例では、Ｖｐｒｇ１＝１０Ｖ、Ｖｐｒｇ２＝３Ｖ、Ｖｐｒｇ３＝０Ｖに設定する。
【００５２】
但し、本実施例では、不揮発メモリトランジスタは、Ｎチャネル型とする。しかし、電圧の符号を適宜反転させることで、Ｐチャネル型に本実施例を適用することは可能である。
【００５３】
Ｖｐｒｇ１は、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２の消去状態の閾値電圧よりも高くする。この場合、図９及び図１０に示すように、第１及び２の不揮発メモリトランジスタＭ１，Ｍ２の下部絶縁膜Ｉ１の下部に、チャネルが形成される。
【００５４】
また、Ｖｐｒｇ１は、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２に、ＦＮ（Fowler-Nordheim）トンネル電流が流れる電圧よりも低く設定する。ＦＮトンネル電流は、本実施例のゲート構造の場合、Ｖｐｒｇ１が１５Ｖ以上のときに発生し、Ｖｐｒｇ１が１８Ｖ以上で顕著になる。即ち、Ｖｐｒｇ１が１０Ｖのときは、ＦＮトンネル電流は発生しない。
【００５５】
従って、ＦＮトンネル電流によるチャネルから電荷蓄積膜ＣＴへの電子の移動、及び、電荷蓄積膜ＣＴからゲート電極Ｇへの電子の移動は、それぞれ生じない。
【００５６】
Ｖｐｒｇ２は、第２の不揮発メモリトランジスタＭ２において、下部絶縁膜Ｉ１のエネルギーバリアを越えるエネルギーを持つチャネルホットエレクトロン（ＣＨＥ）が生成されるために十分な値に設定する。この値は、本実施例のゲート構造の場合、２Ｖ以上の電圧であり、望ましくは、2.5Vから３Ｖである。
【００５７】
Ｖｐｒｇ３は、Ｖｐｒｇ２よりも小さい値、例えば、０Ｖに設定される。
【００５８】
このとき、図９に示すように、第１の不揮発メモリトランジスタＭ１では、チャネルのピンチオフは発生せず、図１０に示すように、第２の不揮発メモリトランジスタＭ２では、チャネルピンチオフが発生する。
【００５９】
第２の不揮発メモリトランジスタＭ２では、チャネルピンチオフ近傍で発生したホットエレクトロンの一部が、下部絶縁膜Ｉ１のエネルギーバリアを越えて、電荷蓄積膜ＣＴへ注入され、そこで捕獲される。
【００６０】
その結果、第２の不揮発メモリトランジスタＭ２の閾値電圧のみが上昇し、消去状態から書き込み状態に変化する。これに対し、第１の不揮発メモリトランジスタＭ１は、消去状態（低閾値状態）を維持する。
【００６１】
ここで、第１及び第２のデータ線ＢＬ１，ＢＬ２間に印加される電圧（Ｖｐｒｇ２−Ｖｐｒｇ３）のほとんどは、チャネルピンチオフ点Ａ及び第２のデータ線ＢＬ２間に印加されるため、共通ノードＱの電圧は、Ｖｐｒｇ３（例えば、０Ｖ）に近い値となる。本実施例では、書き込み時における共通ノードＱの電圧は、１Ｖ以下である。
【００６２】
尚、上述の例では、データ書き込みの対象を、第２の不揮発メモリトランジスタＭ２と仮定したが、データ書き込みの対象を、第１の不揮発メモリトランジスタＭ１と仮定したときは、ワード線ＷＬに、第１の書き込み電圧Ｖｐｒｇ１を印加し、第１のデータ線ＢＬ１に、第２の書き込み電圧Ｖｐｒｇ２を印加し、第２のデータ線ＢＬ２に、第３の書き込み電圧Ｖｐｒｇ３を印加すればよい。
【００６３】
ここで、ロジックトランジスタ部１０内のスイッチトランジスタST（例えば、図６のスイッチトランジスタST１）は、例えば、ゲート絶縁膜が薄く、耐圧が２Ｖ以下のＦＥＴである。スイッチトランジスタSTのゲート端子は、共通ノードＱに接続されるが、上述のように、不揮発プログラマブルスイッチの書き込み時に共通ノードＱにかかる電圧は、１Ｖ以下である。従って、書き込み時に、スイッチトランジスタSTが破壊されることはない。即ち、本実施例の書き込み手法に従えば、極薄ゲート絶縁膜(例えば2nm以下)を有する高速スイッチトランジスタを使用することができる。スイッチトランジスタの速度性能はFPGA全体速度を決める重要な要素の一つである。
【００６４】
（消去動作）  
図１１は、不揮発プログラマブルスイッチの消去動作を示している。
【００６５】
本実施例では、データ消去は、電荷蓄積膜ＣＴとゲート電極Ｇとの間に、ＦＮトンネル電流を流すことにより、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２の双方に対して同時に行うことができる。
【００６６】
例えば、消去動作時においては、ワード線ＷＬ、即ち、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２のゲート電極に、それぞれ第１の消去電圧Ｖｅｒａ１を印加し、第１及び第２のデータ線ＢＬ１，ＢＬ２に、それぞれ第１の消去電圧Ｖｅｒａ１よりも小さい第２の消去電圧Ｖｅｒａ２を印加する。
【００６７】
即ち、データ消去時の電圧関係は、Ｖｅｒａ１＞Ｖｅｒａ２である。
【００６８】
本実施例では、Ｖｅｒａ１＝１８Ｖ、Ｖｅｒａ２＝０Ｖに設定する。
【００６９】
ここで、本実施例に従えば、書き込み動作及び消去動作において、ゲート電極Ｇに印加する電圧の極性を同じにすることができる。
【００７０】
但し、本実施例では、不揮発メモリトランジスタは、Ｎチャネル型とする。しかし、電圧の符号を適宜反転させることで、Ｐチャネル型に本実施例を適用することは可能である。
【００７１】
Ｖｅｒａ１は、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２に、ＦＮトンネル電流が流れる電圧よりも高く設定する。既に説明したように、ＦＮトンネル電流は、本実施例のゲート構造の場合、Ｖｅｒａ１が１５Ｖ以上のときに発生し、Ｖｅｒａ１が１８Ｖ以上で顕著になる。従って、例えば、Ｖｅｒａ１は、１８Ｖとする。
【００７２】
従って、Ｖｅｒａ１の絶対値は、Ｖｐｒｇ１の絶対値よりも大きい。
【００７３】
このとき、図１２に示すように、第１及び２の不揮発メモリトランジスタＭ１，Ｍ２の下部絶縁膜Ｉ１の下部に、チャネルが形成される。また、電界は、ゲート電極Ｇからチャネルに向かう方向に印加され、電荷蓄積膜ＣＴ内の電子は、チャネルからゲート電極Ｇに向かう方向に力を受ける。
【００７４】
そして、この電界によって、電荷蓄積膜ＣＴ内に捕獲されていた電子は、ゲート電極Ｇに移動する。その結果、第１及び２の不揮発メモリトランジスタＭ１，Ｍ２の閾値電圧は、低下し、消去状態としての初期状態に戻る。
【００７５】
データ消去時の誤書き込みとは、チャネルから電荷蓄積膜ＣＴへの電子の注入による閾値の上昇を言う。誤書き込みを防ぐためには、下部絶縁膜Ｉ１に印加される電界Ｆ１と、上部絶縁膜Ｉ２に印加される電界Ｆ２の関係として、（Ｆ２／Ｆ１）＞１を満たすことが必要となる。
【００７６】
Ｆ２／Ｆ１は、次式で表される。
【数２】
2014022507.tif 000004
【００７７】
本実施例のゲート構造の場合、ε１＝４．１１、ε２＝４．９７であり、ε１／ε２は、１以下の値、即ち、０．８３となる。一方、Lct=55nm、Lg=35nmであり、Ｌｃｔ/Ｌｇは１．５７となる。このため、Ｆ２／Ｆ１は、１以上の値、即ち、１．３０となる。
【００７８】
Ｆ２がＦ１よりも大きい場合、チャネルから電荷蓄積膜ＣＴへの電子の流入量よりも、電荷蓄積膜ＣＴからゲート電極Ｇへの電子の流出量が大きくなる。その結果、電荷蓄積膜ＣＴからゲート電極Ｇへの正味の電子の流出があり、電荷蓄積膜ＣＴに捕獲されていた電子は、減少し、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２の閾値電圧が低下する。
【００７９】
なお、式２に従えば、（Ｆ２／Ｆ１）＞１を満たすためには、(ε２/ε１)＜(Ｌｃｔ/Ｌｇ)の関係があれば良いことが分かる。従って、Lct/Lg>=1以下となっても、それがε２/ε１よりも大きければ、本実施例の消去方法を実施することが出来る。
【００８０】
図１３は、本実施例に係わる不揮発メモリトランジスタの書き込み／消去特性を示している。
【００８１】
同図によれば、Ｌｇ＝３５ｎｍという微細な不揮発メモリトランジスタにおいて、良好な書き込み／消去動作が実現されていることが分かる。この場合、消去状態と書き込み状態の閾値電圧の差ΔＶｔｈは、７．７Ｖである。
【００８２】
このように、本実施例では、Lct/Lg>1となる構造にすることで、誤書き込みを防ぎ、消去動作を実現している。ここで、誤書き込みを防止するためのあるF2/F1（＞１）を実現するために必要となるΔLは、Lgが小さい方が小さい。従って、Lgが小さいほど、スリミング処理で実現すべきΔLは小さくてよい。この意味において、本発明の不揮発プログラマブルスイッチは微細化が容易である。
【００８３】
ここで、消去動作を選択的に行う方法を説明する。
【００８４】
図１４及び図１５は、不揮発プログラマブルスイッチの消去阻止動作を示している。
【００８５】
上述の消去動作中において、消去動作の対象となる不揮発プログラマブルスイッチ（選択セル）とワード線ＷＬを共通にし、かつ、消去動作の対象とならない不揮発プログラマブルスイッチ（非選択セル）に対しては、以下の電圧を印加することにより、消去を阻止することができる。
【００８６】
消去動作中に、非選択セルに対しては、ワード線ＷＬ、即ち、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２のゲート電極に、それぞれ第１の消去電圧Ｖｅｒａ１を印加し、第１及び第２のデータ線ＢＬ１，ＢＬ２に、それぞれ第２の消去電圧Ｖｅｒａ２よりも大きい消去阻止電圧Ｖｉｎｈｉｂｉｔを印加する。
【００８７】
即ち、データ消去時の電圧関係は、Ｖｅｒａ１＞Ｖｉｎｈｉｂｉｔ＞Ｖｅｒａ２である。
【００８８】
例えば、Ｖｅｒａ１＝１８Ｖ、Ｖｉｎｈｉｂｉｔ＝６Ｖ、Ｖｅｒａ２＝０Ｖに設定できる。
【００８９】
但し、本実施例では、不揮発メモリトランジスタは、Ｎチャネル型とする。しかし、電圧の符号を適宜反転させることで、Ｐチャネル型に本実施例を適用することは可能である。
【００９０】
図１５に示すように、非選択セルの不揮発メモリトランジスタＭ１，Ｍ２の下部絶縁膜Ｉ１の下部には、Vinhibitの電位となるチャネルが形成される。非選択セルの不揮発メモリトランジスタのゲート-チャネル間の印加電圧は(Ｖｅｒａ１-Ｖｉｎｈｉｂｉｔ)となる。一方、選択セルの不揮発メモリトランジスタのゲート-チャネル間の印加電圧は(Ｖｅｒａ１-Ｖera2)である。従って、非選択セルの方がゲート-チャネル間の印加電圧が小さくなり、FNトンネル電流による消去を回避できる。
【００９１】
（ＦＰＧＡ動作）  
図１６は、不揮発プログラマブルスイッチのＦＰＧＡ動作を示している。
【００９２】
ＦＰＧＡ動作中においては、ワード線ＷＬ、即ち、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２のゲート電極に読み出し電圧Ｖｒｅａｄが印加される。読み出し電圧Ｖｒｅａｄは、消去状態にあるメモリトランジスタの閾値電圧よりも大きく、かつ、書き込み状態にあるメモリトランジスタの閾値電圧よりも小さい値に設定される。
【００９３】
また、データ線ＢＬ１、ＢＬ２の一方に、“Ｈ”レベルとしての高電圧（例えば、電源電圧Ｖｄｄ）ＶＨが印加され、他方に、“Ｌ”レベルとしての低電圧（例えば、接地電圧Ｖｓｓ）ＶＬが印加される。
【００９４】
これによって、第１及び第２の不揮発メモリトランジスタＭ１、Ｍ２のうち、消去状態にあるメモリトランジスタを介して、高電圧“Ｈ”又は低電圧“Ｌ”がロジックトランジスタ部１０に転送される。
【００９５】
例えば、Ｖｒｅａｄ＝７Ｖ、ＶＨ＝１．５Ｖ、ＶＬ＝０Ｖに設定できる。
【００９６】
但し、本実施例では、不揮発メモリトランジスタは、Ｎチャネル型とする。しかし、電圧の符号を適宜反転させることで、Ｐチャネル型に本実施例を適用することは可能である。
【００９７】
本実施例において、第１の不揮発メモリトランジスタＭ１が消去状態であり、第２の不揮発メモリトランジスタＭ２が書き込み状態であると仮定すると、上記電圧関係に設定することにより、第１の不揮発メモリトランジスタＭ１がオン状態になり、第２の不揮発メモリトランジスタＭ２がオフ状態になる。
【００９８】
その結果、第１のデータ線ＢＬ１の電圧（例えば、ＶＬ）が、ロジックトランジスタ部１０に転送される。
【００９９】
これに対し、第１の不揮発メモリトランジスタＭ１が書き込み状態であり、第２の不揮発メモリトランジスタＭ２が消去状態であると仮定すると、上記電圧関係に設定することにより、第１の不揮発メモリトランジスタＭ１がオフ状態になり、第２の不揮発メモリトランジスタＭ２がオン状態になる。
【０１００】
その結果、第２のデータ線ＢＬ２の電圧（例えば、ＶＨ）が、例えば、ロジックトランジスタ部１０に転送される。
【０１０１】
このように、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２を相補的にプログラミングすることで、共通ノードＱからＶＬ又はＶＨを出力することができる。
【０１０２】
共通ノードQには、例えば、図６にあるようにスイッチトランジスタSTのゲート端子が接続される。共通ノードＱからＶＬが出力される場合、スイッチトランジスタST(Nチャネル型FETの場合)は、オフ状態となる。一方、共通ノードＱからＶHが出力される場合、スイッチトランジスタSTは、オン状態となる。このように、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２を相補的にプログラミングすることで、スイッチトランジスタSTのON/OFFを記憶し、制御することが出来る。
【０１０３】
尚、本実施例では、データ線ＢＬ１にＶＬが印加され、データ線ＢＬ２にＶＨが印加されることを前提としたが、逆の関係、即ち、データ線ＢＬ１にＶＨが印加され、データ線ＢＬ２にＶＬが印加されてもよい。
【０１０４】
図１７は、不揮発メモリトランジスタのＩｄ−Ｖｇ特性と書き込み／消去／読み出し電圧との関係を示している。
【０１０５】
同図に示されるように、書き込み／消去／読み出し動作において、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２のゲート電極（例えば、ワード線ＷＬ）には、同極性の電圧Ｖｐｒｇ１、Ｖｅｒａ１、Ｖｒｅａｄを、それぞれ印加すればよい。
【０１０６】
従って、本実施例によれば、書き込み／消去／読み出し動作において、第１及び第２の不揮発メモリトランジスタＭ１，Ｍ２のゲート電極に異なる極性の電圧を印加しなければならない技術に比べて、ドライバ（電圧制御回路）の構成を単純化することができる。これに伴い、ＦＰＧＡの面積を小さくし、製造コストを抑えることができる。
【０１０７】
また、本実施例では、書き込み／消去／読み出し動作において、基板バイアスの制御を必ずしも必要としない。即ち、基板電位（又はウェル電位）は、常に一定（例えば、０Ｖ）に設定しておくことも可能である。このため、書込、消去の際に基板バイアス制御を必須とする手法と比べてFPGAの構成を単純にすることが出来る。
【０１０８】
図１８は、ゲート電極Ｇのチャネル長方向の長さＬｇに対する、電荷蓄積膜ＣＴのチャネル長方向の長さＬｃｔの好適な範囲を示している。
【０１０９】
好適領域の下限は、消去時の誤書き込みを防止するための条件から導かれる。具体的には、
【数３】
2014022507.tif 000005
【０１１０】
となる。
【０１１１】
既に述べたように、消去時の誤書き込みを防ためには、（Ｆ２／Ｆ１）＞１である必要がる。この条件と数式２より、数式３が導かれる。
【０１１２】
一方、好適領域の上限は、書込時に十分な書き込み量を確保する条件から導かれる。具体的には、
【数４】
2014022507.tif 000006
【０１１３】
となる。
【０１１４】
既に述べたように、Ｌｃｔ／Ｌｇの増大は消去時の誤書き込み防止の観点からは好ましい。しかし、Ｌｃｔ／Ｌｇが大き過ぎると、書き込み動作時に下部絶縁膜Ｉ１に印加される電圧が小さくなり、電荷蓄積膜ＣＴに対する電子の流入量が不十分になる場合（書き込み量が不十分になる場合）がある。そこで、このような書き込み不十分を発生させないことを目的として、好適領域の上限が決められる。
【０１１５】
ここで、データ書き込み時に電荷蓄積膜ＣＴに印加される電圧Ｖｃｔは、電荷蓄積膜ＣＴの容量結合比(カップリング比)をＲｃとすると、Ｖｃｔ＝Ｒｃ×Ｖｐｒｇ１で与えられる。
【０１１６】
但し、Ｒｃは、次式で示される。
【数５】
2014022507.tif 000007
【０１１７】
図１９は、Ｒｃ＝０．３４であるときのＣＨＥ書き込みによる閾値電圧の変動量ΔＶｔｈのＶｐｒｇ１依存性の理論計算結果である。不揮発プログラマブルスイッチの書き込み時間は、１０μｓｅｃ以下が望ましく、かつ、閾値電圧の変動量ΔＶｔｈは、４Ｖを越えるのが望ましい。そのためには、Ｖｐｒｇ１＞８Ｖが必要である。
【０１１８】
Ｖｐｒｇ１＝８ＶのときのＶｃｔは、２．７０Ｖである。Ｖｐｒｇ１は、Ｖｅｒａ１よりも小さい必要があるため、Ｖｐｒｇ１の最大値は、１４Ｖである。Ｖｐｒｇ１＝１４Ｖのときに、Ｖｃｔ＞２．７０Ｖとなる条件から、最低限必要なＲｃ（Ｒｃｍｉｎ）を求めると、０．１９となる。Ｒｃ＞０．１９の条件と上記［数式5］とにより、数式４を得ることができる。
【０１１９】
（大容量ファイルメモリとの違い。構造および消去方法）
本実施例においては、第１の不揮発メモリトランジスタM1のチャネル幅は、第１の不揮発メモリトランジスタM1のチャネル長よりも大きく、かつ、第２の不揮発メモリトランジスタM2のチャネル幅は、第２の不揮発メモリトランジスタM2のチャネル長よりも大きい。ＦＰＧＡ動作時においては、ロジック部の信号がスイッチトランジスタのフリンジ容量を経由して共通ノードQに伝達されるために、プログラマブルスイッチの動作が不安定になる場合がある。不揮発メモリトランジスタの電流駆動力を増大させることで共通ノードQの電位を安定させることが出来る。このためには、不揮発メモリトランジスタのチャネル幅を増大させることが有効である。
【０１２０】
一方、大容量ファイルメモリでは、セル面積を最小化するために不揮発メモリトランジスタのチャネル長とチャネル幅は共に最小加工寸法となるように通常設計される。
【０１２１】
大容量ファイルメモリの不揮発メモリトランジスタは、電荷蓄積層膜CTとゲート電極Gとの容量結合を大きくするため、チャネル幅方向において電荷蓄積層膜CTをゲート電極が覆う構造（高カップリング構造）とする。消去は、電荷蓄積層膜CTとチャネル間のＦＮトンネル電流により行う（チャネル消去）。大容量ファイルメモリにおいては、チャネル長とチャネル幅は同一の寸法であるため、高カップリング構造の効果が大きい。
【０１２２】
一方、本実施例に従う不揮発プログラマブルスイッチの不揮発メモリトランジスタは、電荷蓄積層膜CTとゲート電極Gとの容量結合を小さくするため、ゲート長方向におけるゲート電極の長さLgを電荷蓄積膜の長さLctよりも小さくする構造(低カップリング構造)としている。消去は電荷蓄積層膜CTとゲート電極間のＦＮトンネル電流により行う（ゲート消去）。不揮発プログラマブルスイッチの不揮発メモリトランジスタは、チャネル長よりもチャネル幅が大きいため、低カップリング構造の効果が大きい。
【０１２３】
実施形態によれば、微細化されても、良好な書き込み／消去特性が得られる不揮発プログラマブルスイッチの構造、及び、その不揮発プログラマブルスイッチの書き込み／消去方法を実現できる。
【０１２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２５】
１０，２４：  ロジックトランジスタ部、  １１：  半導体基板、  １２：  不純物領域（ソース端子／ドレイン端子）、  ２０：  ＦＰＧＡ、  ２１，２２：  ドライバ、  ２３：  不揮発メモリトランジスタ部。
【図１】
2014022507.tif 000008
【図２】
2014022507.tif 000009
【図３】
2014022507.tif 000010
【図４】
2014022507.tif 000011
【図５】
2014022507.tif 000012
【図６】
2014022507.tif 000013
【図７】
2014022507.tif 000014
【図８】
2014022507.tif 000015
【図９】
2014022507.tif 000016
【図１０】
2014022507.tif 000017
【図１１】
2014022507.tif 000018
【図１２】
2014022507.tif 000019
【図１３】
2014022507.tif 000020
【図１４】
2014022507.tif 000021
【図１５】
2014022507.tif 000022
【図１６】
2014022507.tif 000023
【図１７】
2014022507.tif 000024
【図１８】
2014022507.tif 000025
【図１９】
2014022507.tif 000026