(57)【要約】【課題】マスターラッチおよびスレーブラッチの電源復帰時におけるバルーンラッチからのデータ読み出し速度を高速化する。【解決手段】クロック信号ＣＬＫに基づいてデータＤＡを取り込むマスターラッチＭＬと、マスターラッチＭＬに取り込まれたデータＤＡをクロック信号ＣＬＫに基づいて保持するスレーブラッチＳＬと、マスターラッチＭＬに取り込まれたデータＤＡをセーブ信号ＳＡＶＥに基づいて保持するバルーンラッチＢＬと、マスターラッチＭＬに取り込まれたデータＤＡをスレーブラッチＳＬおよびバルーンラッチＢＬをバイパスして出力するバイパス回路ＢＰ１とを備え、マスターラッチＭＬおよびスレーブラッチＳＬは、バルーンラッチＢＬおよびバイパス回路ＢＰ１と別電源にて駆動される。【選択図】図１
2014027465.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に基づいてデータを取り込むマスターラッチと、
前記マスターラッチに取り込まれたデータを前記クロック信号に基づいて保持するスレーブラッチと、
前記マスターラッチに取り込まれたデータをセーブ信号に基づいて保持するバルーンラッチと、
前記マスターラッチに取り込まれたデータを前記スレーブラッチおよび前記バルーンラッチをバイパスして出力するバイパス回路とを備え、
前記マスターラッチおよび前記スレーブラッチは第１ウェルに形成され、
前記バルーンラッチおよび前記バイパス回路は第２ウェルに形成され、
前記マスターラッチおよび前記スレーブラッチは、前記バルーンラッチおよび前記バイパス回路と別電源にて駆動され、
前記マスターラッチおよび前記スレーブラッチの電源が遮断されている間に前記マスターラッチに取り込まれたデータが前記バルーンラッチに保持され、
前記マスターラッチおよび前記スレーブラッチの電源復帰時に前記バルーンラッチに保持されたデータが前記バイパス回路を介して出力されることを特徴とするフリップフロップ回路。
【請求項２】
クロック信号に基づいてデータを取り込むマスターラッチと、
前記マスターラッチに取り込まれたデータを前記クロック信号に基づいて保持するスレーブラッチと、
前記マスターラッチに取り込まれたデータをセーブ信号に基づいて保持するバルーンラッチと、
前記マスターラッチに取り込まれたデータを前記スレーブラッチおよび前記バルーンラッチをバイパスして出力するバイパス回路とを備え、
前記マスターラッチおよび前記スレーブラッチは、前記バルーンラッチおよび前記バイパス回路と別電源にて駆動されることを特徴とするフリップフロップ回路。
【請求項３】
前記マスターラッチおよび前記スレーブラッチは第１ウェルに形成され、
前記バルーンラッチおよび前記バイパス回路は第２ウェルに形成されていることを特徴とする請求項２に記載のフリップフロップ回路。
【請求項４】
前記マスターラッチおよび前記スレーブラッチの電源が遮断されている間に前記マスターラッチに取り込まれたデータが前記バルーンラッチに保持され、
前記マスターラッチおよび前記スレーブラッチの電源復帰時に前記バルーンラッチに保持されたデータが前記バイパス回路を介して出力されることを特徴とする請求項２に記載のフリップフロップ回路。
【請求項５】
前記バイパス回路は、前記クロック信号に基づいて動作するクロックドインバータであることを特徴とする請求項１から４のいずれか１項に記載のフリップフロップ回路。
【請求項６】
前記バイパス回路は、前記クロック信号に基づいて動作するトランスファーゲートであることを特徴とする請求項１から４のいずれか１項に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、フリップフロップ回路に関する。
【背景技術】
【０００２】
フリップフロップ回路では、マスターラッチおよびスレーブラッチに加え、バルーンラッチを設け、マスターラッチおよびスレーブラッチの電源をオフした時にバルーンラッチにデータを保持させることにより、低消費電力化を図る方法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１１０７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、マスターラッチおよびスレーブラッチの電源復帰時におけるバルーンラッチからのデータ読み出し速度を高速化することが可能なフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、マスターラッチと、スレーブラッチと、バルーンラッチと、バイパス回路とが設けられている。マスターラッチは、クロック信号に基づいてデータを取り込む。スレーブラッチは、前記マスターラッチに取り込まれたデータを前記クロック信号に基づいて保持する。バルーンラッチは、前記マスターラッチに取り込まれたデータをセーブ信号に基づいて保持する。バイパス回路は、前記マスターラッチに取り込まれたデータを前記スレーブラッチおよび前記バルーンラッチをバイパスして出力する。前記マスターラッチおよび前記スレーブラッチは、前記バルーンラッチおよび前記バイパス回路と別電源にて駆動される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係るフリップフロップ回路の概略構成を示す回路図である。
【図２】図２は、図１のマスターラッチおよびスレーブラッチの動作時の各部の電圧波形を示すタイミングチャートである。
【図３】図３は、図１のバルーンラッチの動作時の各部の電圧波形を示すタイミングチャートである。
【図４】図４は、図１のマスターラッチおよびスレーブラッチの電源復帰時におけるバルーンラッチからのデータの流れを示す回路図である。
【図５】図５は、第２の実施形態に係るフリップフロップ回路の概略構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係るフリップフロップ回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るフリップフロップ回路の概略構成を示す回路図である。
図１において、このフリップフロップ回路には、マスターラッチＭＬ、スレーブラッチＳＬ、バルーンラッチＢＬおよびバイパス回路ＢＰ１が設けられている。マスターラッチＭＬは、クロック信号ＣＬＫに基づいてデータＤＡを取り込むことができる。スレーブラッチＳＬは、マスターラッチＭＬに取り込まれたデータをクロック信号ＣＬＫに基づいて保持することができる。バルーンラッチＢＬは、マスターラッチＭＬに取り込まれたデータをセーブ信号ＳＡＶＥに基づいて保持することができる。バイパス回路ＢＰ１は、マスターラッチＭＬに取り込まれたデータをスレーブラッチＳＬおよびバルーンラッチＢＬをバイパスして出力することができる。
【０００９】
ここで、マスターラッチＭＬには、インバータＶ１、Ｖ２、クロックドインバータＶ３およびトランスファーゲートＴ１が設けられている。そして、インバータＶ１の出力端子はトランスファーゲートＴ１を介してインバータＶ２の入力端子に接続されている。インバータＶ２の出力端子はクロックドインバータＶ３の入力端子に接続され、クロックドインバータＶ３の出力端子はインバータＶ２の入力端子に接続されている。
【００１０】
スレーブラッチＳＬには、インバータＶ４、Ｖ６、クロックドインバータＶ５およびトランスファーゲートＴ４が設けられている。そして、インバータＶ４の出力端子はクロックドインバータＶ５の入力端子に接続され、クロックドインバータＶ５の出力端子はトランスファーゲートＴ４を介してインバータＶ４の入力端子に接続されている。また、インバータＶ４の出力端子はインバータＶ６の入力端子に接続されている。
【００１１】
バルーンラッチＢＬには、インバータＶ７、クロックドインバータＶ８およびトランスファーゲートＴ３が設けられている。そして、トランスファーゲートＴ３の出力端子はインバータＶ７の入力端子に接続されている。インバータＶ７の出力端子はクロックドインバータＶ８の入力端子に接続され、クロックドインバータＶ８の出力端子はインバータＶ７の入力端子に接続されている。
【００１２】
バイパス回路ＢＰ１には、クロックドインバータＶ９が設けられている。そして、クロックドインバータＶ９の出力端子はインバータＶ１１の入力端子に接続されている。クロックドインバータＶ９の入力端子はインバータＶ２の出力端子に接続されている。
【００１３】
また、インバータＶ２の出力端子は、トランスファーゲートＴ２を介してインバータＶ４の入力端子、トランスファーゲートＴ３の入力端子およびトランスファーゲートＴ４の入力端子に接続されている。また、インバータＶ６の出力端子はクロックドインバータＶ１０を介してインバータＶ１１の入力端子に接続されている。
【００１４】
また、このフリップフロップ回路には、インバータＶ１２〜Ｖ１６が設けられている。そして、インバータＶ１２、Ｖ１３は互いに直列接続され、インバータＶ１４、Ｖ１５は互いに直列接続されている。そして、インバータＶ１２にはクロック信号ＣＬＫが入力され、インバータＶ１２からはクロック反転信号ＣＮが出力され、インバータＶ１３からはクロック非反転信号ＣＰが出力される。インバータＶ１４にはトランスファー信号ＲＳＴＲが入力され、インバータＶ１４からはトランスファー反転信号ＳＴＲＮが出力され、インバータＶ１５からはトランスファー非反転信号ＳＴＲが出力される。インバータＶ１６にはセーブ信号ＳＡＶＥが入力され、インバータＶ１６からはセーブ反転信号ＳＡＶＥＮが出力される。
【００１５】
クロック反転信号ＣＮは、クロックドインバータＶ３、Ｖ９のクロック端子およびトランスファーゲートＴ２のクロック端子に入力される。クロック非反転信号ＣＰは、クロックドインバータＶ５、Ｖ１０のクロック端子およびトランスファーゲートＴ１のクロック端子に入力される。トランスファー反転信号ＳＴＲＮは、トランスファーゲートＴ３のクロック端子に入力される。トランスファー非反転信号ＳＴＲは、トランスファーゲートＴ４のクロック端子に入力される。セーブ反転信号ＳＡＶＥＮは、クロックドインバータＶ８のクロック端子に入力される。
【００１６】
ここで、マスターラッチＭＬ、スレーブラッチＳＬ、クロックドインバータＶ１０およびインバータＶ１２、Ｖ１３はウェルＷＬ１に形成されている。バルーンラッチＢＬ、バイパス回路ＢＰ１、トランスファーゲートＴ２およびインバータＶ１１、Ｖ１４〜Ｖ１６はウェルＷＬ２に形成されている。なお、ウェルＷＬ１、ＷＬ２は同一半導体チップに設けることができる。そして、マスターラッチＭＬ、スレーブラッチＳＬ、クロックドインバータＶ１０およびインバータＶ１２、Ｖ１３は電源電圧ＶＤ１にて駆動され、バルーンラッチＢＬ、バイパス回路ＢＰ１、トランスファーゲートＴ２およびインバータＶ１１、Ｖ１４〜Ｖ１６は電源電圧ＶＤ２にて駆動される。なお、電源電圧ＶＤ１、ＶＤ２は互いに別電源から供給することができる。
【００１７】
そして、クロック信号ＣＬＫがインバータＶ１２にて反転されることでクロック反転信号ＣＮが生成され、クロックドインバータＶ３、Ｖ９およびトランスファーゲートＴ２に入力される。また、クロック反転信号ＣＮがインバータＶ１３にて反転されることでクロック非反転信号ＣＰが生成され、クロックドインバータＶ５、Ｖ１０およびトランスファーゲートＴ１に入力される。
【００１８】
さらに、トランスファー信号ＲＳＴＲがインバータＶ１４にて反転されることでトランスファー反転信号ＳＴＲＮが生成され、トランスファーゲートＴ３に入力される。また、トランスファー反転信号ＳＴＲＮがインバータＶ１５にて反転されることでトランスファー非反転信号ＳＴＲが生成され、トランスファーゲートＴ４に入力される。また、セーブ信号ＳＡＶＥがインバータＶ１６にて反転されることでセーブ反転信号ＳＡＶＥＮが生成され、クロックドインバータＶ８に入力される。
【００１９】
そして、データＤＡはインバータＶ１を介してトランスファーゲートＴ１に入力される。そして、クロック信号ＣＬＫが立ち下がると、トランスファーゲートＴ１を介してデータＤＡがインバータＶ２に入力され、インバータＶ２を介してトランスファーゲートＴ２およびクロックドインバータＶ３、Ｖ９に入力される。
【００２０】
次に、クロック信号ＣＬＫが立ち上がると、データＤＡがクロックドインバータＶ３を介してインバータＶ２の入力端子に戻され、マスターラッチＭＬに保持される。また、データＤＡがクロックドインバータＶ９およびインバータＶ１１を介してデータＺとして出力される。さらに、データＤＡは、トランスファーゲートＴ２を介してインバータＶ４およびトランスファーゲートＴ３、Ｔ４に入力される。この時、インバータＶ４に入力されたデータＤＡは、クロックドインバータＶ５に入力されるとともにインバータＶ６を介してクロックドインバータＶ１０に入力される。
【００２１】
ここで、データＤＡがマスターラッチＭＬに保持される時に、クロックドインバータＶ９およびインバータＶ１１を介してデータＤＡをデータＺとして出力させることにより、ノードＩＱ２を通す必要がなくなる。このため、スレーブラッチＳＬに加えてバルーンラッチＢＬがノードＩＱ２に接続されたために、ノードＩＱ２の負荷容量が大きい場合においても、データＤＡの遷移に伴う電圧の立ち上がりが遅くなるのを抑制することができ、フリップフロップ回路の高速化を図ることができる。
【００２２】
次に、クロック信号ＣＬＫが立ち下がり、トランスファー信号ＲＳＴＲが立ち下がると、データＤＡがクロックドインバータＶ５およびトランスファーゲートＴ４を介してインバータＶ４の入力端子に戻され、スレーブラッチＳＬに保持されるとともに、クロックドインバータＶ１０およびインバータＶ１１を介してデータＺとして出力される。
【００２３】
一方、セーブ信号ＳＡＶＥが立ち上がり、トランスファー信号ＲＳＴＲが立ち上がると、データＤＡがトランスファーゲートＴ３を介してインバータＶ７に入力されるとともに、クロックドインバータＶ８を介してインバータＶ７の入力端子に戻され、バルーンラッチＢＬに保持される。この時、省電力モードにおいて電源電圧ＶＤ１が遮断された場合においても、バルーンラッチＢＬに電源電圧ＶＤ２を供給することができ、バルーンラッチＢＬに保持されたデータＤＡが破壊されるのを防止することができる。
【００２４】
次に、電源復帰時において、クロック信号ＣＬＫが立ち上がり、トランスファー信号ＲＳＴＲが立ち上がると、バルーンラッチＢＬに保持されているデータＤＡがトランスファーゲートＴ２およびクロックドインバータＶ９を介してインバータＶ１１に入力され、データＺとして出力される。ここで、電源復帰時において、バルーンラッチＢＬに保持されているデータＤＡをトランスファーゲートＴ２およびクロックドインバータＶ９を介して出力させることにより、スレーブラッチＳＬを介して出力させる必要がなくなり、バルーンラッチＢＬからのデータ読み出し速度を高速化することが可能となる。
【００２５】
図２は、図１のマスターラッチおよびスレーブラッチの動作時の各部の電圧波形を示すタイミングチャートである。
図２において、クロック信号ＣＬＫが立ち上がる前にデータＤＡの電位が立ち上がると、データＤＡの電位はインバータＶ１、トランスファーゲートＴ１およびインバータＶ２を順次介して伝送され、ノードＩＱ１の電位が立ち上がる。
【００２６】
次に、クロック信号ＣＬＫが立ち上がると、データＤＡの電位はトランスファーゲートＴ２を介して伝送され、ノードＩＱ２の電位が立ち上がる。このノードＩＱ２の電位はインバータＶ２、Ｖ３を介して伝送され、クロックドインバータＶ３の出力Ｑが立ち上がる。この時、スレーブラッチＳＬに加えてバルーンラッチＢＬがノードＩＱ２に接続されているため、ノードＩＱ２の負荷容量が大きくなり、インバータＶ３の出力Ｑの立ち上がりが遅くなる。
【００２７】
また、クロック信号ＣＬＫが立ち上がると、データＤＡの電位はクロックドインバータＶ９およびインバータＶ１１を介して伝送され、データＺとして出力される。データＤＡの電位がクロックドインバータＶ９およびインバータＶ１１を介して伝送される場合、ノードＩＱ２がバイパスされるため、ノードＩＱ２の負荷容量の影響を受けなくなり、インバータＶ３の出力Ｑの立ち上がりに比べてデータＺの電位の立ち上がりを速くすることができる。
【００２８】
図３は、図１のバルーンラッチの動作時の各部の電圧波形を示すタイミングチャートである。
図３において、セーブ信号ＳＡＶＥが立ち上がり、トランスファー信号ＲＳＴＲが立ち上がると、データＤＡがトランスファーゲートＴ３を介してインバータＶ７に入力され、ノードＩＱ３の電位が立ち上がることで、データＤＡがバルーンラッチＢＬに取り込まれる。
【００２９】
そして、ノードＩＱ３の電位がクロックドインバータＶ８を介してインバータＶ７の入力端子に戻された状態で、トランスファー信号ＲＳＴＲが立ち下がることで、データＤＡがバルーンラッチＢＬに保持される。この時、省電力モードにおいて、電源電圧ＶＤ１が遮断された場合においても、バルーンラッチＢＬには電源電圧ＶＤ２が供給され、データＤＡがバルーンラッチＢＬに保持される。
【００３０】
次に、電源復帰時において、クロック信号ＣＬＫが立ち上がり、トランスファー信号ＲＳＴＲが立ち上がると、バルーンラッチＢＬに保持されているデータＤＡがトランスファーゲートＴ２およびクロックドインバータＶ９を介してインバータＶ１１に入力され、データＺとして出力される。
【００３１】
図４は、図１のマスターラッチおよびスレーブラッチの電源復帰時におけるバルーンラッチからのデータの流れを示す回路図である。
図４において、バルーンラッチＢＬおよびバイパス回路ＢＰ１をマスターラッチＭＬおよびスレーブラッチＳＬと別電源にすることにより、バルーンラッチＢＬに保持されているデータＤＡをノードＩＱ３→トランスファーゲートＴ３→トランスファーゲートＴ２→クロックドインバータＶ９→インバータＶ１１という経路で出力させることができる。このため、電源復帰時において、バルーンラッチＢＬに保持されているデータＤＡをスレーブラッチＳＬを介して出力させる必要がなくなり、バルーンラッチＢＬからのデータ読み出し速度を高速化することが可能となる。
【００３２】
（第２の実施形態）
図５は、第２の実施形態に係るフリップフロップ回路の概略構成を示す回路図である。
図５において、このフリップフロップ回路では、図１のフリップフロップ回路のバイパス回路ＢＰ１、クロックドインバータＶ１０およびインバータＶ１１の代わりにバイパス回路ＢＰ２およびトランスファーゲートＴ６が設けられている。バイパス回路ＢＰ２にはトランスファーゲートＴ５が設けられている。
【００３３】
そして、トランスファーゲートＴ５、Ｔ６の出力端子は互いに接続されている。トランスファーゲートＴ５の入力端子はインバータＶ２の出力端子に接続されている。トランスファーゲートＴ６の入力端子はインバータＶ６の出力端子に接続されている。トランスファーゲートＴ５のクロック端子にはクロック反転信号ＣＮが入力され、トランスファーゲートＴ６のクロック端子にはクロック非反転信号ＣＰが入力される。
【００３４】
ここで、マスターラッチＭＬ、スレーブラッチＳＬ、トランスファーゲートＴ６およびインバータＶ１２、Ｖ１３はウェルＷＬ１に形成されている。バルーンラッチＢＬ、バイパス回路ＢＰ２、トランスファーゲートＴ２およびインバータＶ１４〜Ｖ１６はウェルＷＬ２に形成されている。そして、マスターラッチＭＬ、スレーブラッチＳＬ、トランスファーゲートＴ６およびインバータＶ１２、Ｖ１３は電源電圧ＶＤ１にて駆動され、バルーンラッチＢＬ、バイパス回路ＢＰ２、トランスファーゲートＴ２およびインバータＶ１４〜Ｖ１６は電源電圧ＶＤ２にて駆動される。
【００３５】
そして、クロック信号ＣＬＫがインバータＶ１２にて反転されることでクロック反転信号ＣＮが生成され、クロックドインバータＶ３およびトランスファーゲートＴ２、Ｔ５に入力される。また、クロック反転信号ＣＮがインバータＶ１３にて反転されることでクロック非反転信号ＣＰが生成され、クロックドインバータＶ５およびトランスファーゲートＴ１、Ｔ６に入力される。
【００３６】
さらに、トランスファー信号ＲＳＴＲがインバータＶ１４にて反転されることでトランスファー反転信号ＳＴＲＮが生成され、トランスファーゲートＴ３に入力される。また、トランスファー反転信号ＳＴＲＮがインバータＶ１５にて反転されることでトランスファー非反転信号ＳＴＲが生成され、トランスファーゲートＴ４に入力される。また、セーブ信号ＳＡＶＥがインバータＶ１６にて反転されることでセーブ反転信号ＳＡＶＥＮが生成され、クロックドインバータＶ８に入力される。
【００３７】
そして、データＤＡはインバータＶ１を介してトランスファーゲートＴ１に入力される。そして、クロック信号ＣＬＫが立ち下がると、トランスファーゲートＴ１を介してデータＤＡがインバータＶ２に入力され、インバータＶ２を介してトランスファーゲートＴ２、Ｔ５およびクロックドインバータＶ３に入力される。
【００３８】
次に、クロック信号ＣＬＫが立ち上がると、データＤＡがクロックドインバータＶ３を介してインバータＶ２の入力端子に戻され、マスターラッチＭＬに保持される。また、データＤＡがトランスファーゲートＴ５を介してデータＺとして出力される。さらに、データＤＡは、トランスファーゲートＴ２を介してインバータＶ４およびトランスファーゲートＴ３、Ｔ４に入力される。この時、インバータＶ４に入力されたデータＤＡは、クロックドインバータＶ５に入力されるとともにインバータＶ６を介してトランスファーゲートＴ６に入力される。
【００３９】
ここで、データＤＡがマスターラッチＭＬに保持される時に、トランスファーゲートＴ５を介してデータＤＡをデータＺとして出力させることにより、ノードＩＱ２を通す必要がなくなる。このため、スレーブラッチＳＬに加えてバルーンラッチＢＬがノードＩＱ２に接続されたために、ノードＩＱ２の負荷容量が大きい場合においても、データＤＡの遷移に伴う電圧の立ち上がりが遅くなるのを抑制することができ、フリップフロップ回路の高速化を図ることができる。
【００４０】
次に、クロック信号ＣＬＫが立ち下がり、トランスファー信号ＲＳＴＲが立ち下がると、データＤＡがクロックドインバータＶ５およびトランスファーゲートＴ４を介してインバータＶ４の入力端子に戻され、スレーブラッチＳＬに保持されるとともに、トランスファーゲートＴ６を介してデータＺとして出力される。
【００４１】
一方、セーブ信号ＳＡＶＥが立ち上がり、トランスファー信号ＲＳＴＲが立ち上がると、データＤＡがトランスファーゲートＴ３を介してインバータＶ７に入力されるとともに、クロックドインバータＶ８を介してインバータＶ７の入力端子に戻され、バルーンラッチＢＬに保持される。この時、省電力モードにおいて電源電圧ＶＤ１が遮断された場合においても、バルーンラッチＢＬに電源電圧ＶＤ２を供給することができ、バルーンラッチＢＬに保持されたデータＤＡが破壊されるのを防止することができる。
【００４２】
次に、電源復帰時において、クロック信号ＣＬＫが立ち上がり、トランスファー信号ＲＳＴＲが立ち上がると、バルーンラッチＢＬに保持されているデータＤＡがトランスファーゲートＴ２、Ｔ５を介してデータＺとして出力される。ここで、電源復帰時において、バルーンラッチＢＬに保持されているデータＤＡをトランスファーゲートＴ２、Ｔ５を介して出力させることにより、スレーブラッチＳＬを介して出力させる必要がなくなり、バルーンラッチＢＬからのデータ読み出し速度を高速化することが可能となる。
【００４３】
また、図１のクロックドインバータＶ９、Ｖ１０の代わりにトランスファーゲートＴ５、Ｔ６を用いることにより、素子数を減らすことができ、回路規模を低減することが可能となる。
【００４４】
なお、上述した実施形態では、クロックパルスの立ち上がりの際にデータが遷移するポジティブエッジシフトタイプを例にとったが、クロックパルスが立ち下がりの際にデータが遷移するネガティブエッジシフトタイプに適用してもよい。また、フリップフロップの構成としてディレイタイプリテンションフリップフロップを例にとったが、テストイネーブル端子、クリア端子またはスキャン端子などが付いたフリップフロップに適用してもよい。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
ＭＬ  マスターラッチ、ＳＬ  スレーブラッチ、ＢＬ  バルーンラッチ、ＢＰ１、ＢＰ２  バイパス回路、ＷＬ１、ＷＬ２  ウェル、Ｖ１、Ｖ２、Ｖ４、Ｖ６、Ｖ７、Ｖ１１〜Ｖ１６  インバータ、Ｖ３、Ｖ５、Ｖ８〜Ｖ１０  クロックドインバータ、Ｔ１〜Ｔ６  トランスファーゲート
【図１】
2014027465.tif 000003
【図２】
2014027465.tif 000004
【図３】
2014027465.tif 000005
【図４】
2014027465.tif 000006
【図５】
2014027465.tif 000007