(57)【要約】      （修正有）【課題】誘電体膜を用いるキャパシタにおいて、低ＥＯＴでリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置を提供する。【解決手段】上下電極間に形成される誘電体膜として、下部電極１０１に接する第１の酸化チタン膜１０２Ａと、上部電極１０４と接する第２の酸化チタン膜１０２Ｂと、第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜１０３を含み、第１及び第２の酸化チタン膜中、又は第２の酸化チタン膜中に１原子層以下の酸化アルミニウム含有層を有する。【選択図】図２
2014044993.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体装置であって、
前記誘電体膜は、前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を含み、前記第１及び第２の酸化チタン膜中、又は第２の酸化チタン膜中に１原子層以下の酸化アルミニウムを含む半導体装置。
【請求項２】
前記第１及び第２の酸化チタン膜中に含まれる１原子層以下の酸化アルミニウムは、酸化チタンと酸化アルミニウムを含む１原子層の膜中に含まれる請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の酸化チタン膜中に含まれる１原子層以下の酸化アルミニウムは、前記第１及び第２の酸化チタン膜の膜厚の中央部に含まれる請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の酸化チタン膜中に含まれる１原子層以下の酸化アルミニウムは、前記第１及び第２の酸化チタン膜と前記酸化ジルコニウム膜との界面近傍に含まれる請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の酸化チタン膜と前記酸化ジルコニウム膜との界面近傍及び前記第２の酸化チタン膜と前記酸化ジルコニウム膜との界面近傍の前記酸化ジルコニウム膜中に、それぞれ１原子層以下の酸化アルミニウムを含む請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の酸化チタン膜は、０．１〜０．５ｎｍの範囲の膜厚、第２の酸化チタン膜は０．５〜２ｎｍの範囲の膜厚を有し、前記酸化ジルコニウム膜は４〜８ｎｍの範囲の膜厚を有する請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記誘電体膜はシリコン酸化膜等価換算膜厚（ＥＯＴ）として０．７ｎｍ以下を有し、前記キャパシタのリーク電流特性として＋１Ｖの電圧印加時に１Ｅ−０８Ａ／ｃｍ２以下を有する請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記下部電極は立体構造である請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記上部電極は、前記多結晶窒化チタン膜を含む第一の上部電極上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極が設けられている請求項８に記載の半導体装置。
【請求項１０】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、原子層堆積（ＡＬＤ）法で前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を成膜する工程を含み、
前記第１及び第２の酸化チタン膜を成膜する工程中に、又は、第２の酸化チタン膜を成膜する工程中に、第１の酸化アルミニウム含有層を形成するＡＬＤサイクルを、それぞれ１サイクルずつ実施する半導体装置の製造方法。
【請求項１１】
前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、アルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクル、若しくはチタンを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、チタンを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、前記第１及び第２の酸化チタン膜を成膜する工程の略中間工程として実施する請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１の酸化アルミニウム含有層を形成するＡＬＤサイクルは、前記第１の酸化チタン膜を成膜する工程の最終工程近傍及び前記第２の酸化チタン膜を成膜する工程の初期工程近傍として実施する請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
さらに、酸化ジルコニウム膜を成膜する工程の初期工程近傍及び最終工程近傍に第２の酸化アルミニウム含有層を形成するＡＬＤサイクルをそれぞれ１サイクルずつ実施する請求項１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第２の酸化アルミニウム含有層を形成するＡＬＤサイクルは、アルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクル、若しくはジルコニウムを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の酸化アルミニウム含有層を形成するＡＬＤサイクルは、ジルコニウムを含むプリカーサとアルミニウムを含むプリカーサを供給するステップを含むＡＬＤサイクルである請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の酸化チタン膜は、０．１〜０．５ｎｍの範囲の膜厚、第２の酸化チタン膜は０．５〜２ｎｍの範囲の膜厚に形成され、前記酸化ジルコニウム膜は４〜８ｎｍの範囲の膜厚に形成される請求項１０乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第２の酸化チタン膜成膜後にＡＬＤ工程における成膜温度よりも高い温度で熱処理する工程を有する請求項１０乃至１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記上部電極を形成する工程は、窒化チタンを含む第１上部電極をＣＶＤ法により形成する工程を含み、該ＣＶＤ法による形成工程は、前記第２の酸化チタン膜成膜後にＡＬＤ工程における成膜温度よりも高い温度で熱処理する工程を兼ねる請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭが用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
半導体記憶装置としてキャパシタに要求される特性には、（１）大きな容量が得られること、すなわち誘電率が高いこと（後述するＥＯＴが小さいこと）、（２）容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。
【０００５】
特許文献１には高誘電体膜として、ＳＴＯ（ストロンチウムチタニウムオキサイド）膜を用い、上下部電極としてＴｉＮ（窒化チタン）を用いる構成において、リーク電流を防止する方策が開示されている。具体的には、下部電極と誘電体及び誘電体と上部電極の間に、例えばＴｉＳｉＮ（チタニウムシリコンナイトライド）などの非晶質導電体からなるバッファー電極層を介在させる平坦キャパシタの構成が記載されている。バッファー電極層に非晶質導電体を用いて下部電極を覆うことにより、下部電極表面の凹凸を減少させてリーク電流を低減する効果があるとされている。
【０００６】
また、ＤＲＡＭのキャパシタとして、ＭＩＭ構造、例えば、ＴｉＮ／ＺｒＯ２／ＴｉＮ構造のキャパシタが用いられるようになってきた。
【０００７】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００８】
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２、ＺＡＺのＺはＺｒＯ２層、ＡはＡｌ２Ｏ３層をそれぞれ意味する。）や、Ａｌ２Ｏ３とＺｒＯ２の膜を交互に複数回積層した構造を有するもの等がある。
【０００９】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ２Ｏ３）を組み合わせることで、所望の特性を得ようとするものである。
【００１０】
例えば、特許文献２には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】ＷＯ  ２００９／０９０９７９
【特許文献２】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１の図８に第１実施例として記載された平坦キャパシタは、ＴｉＮ膜からなる第１電極層８３ａ及び非晶質導電層のＴｉＳｉＮ膜からなる第２電極層８３ｂを有する下部電極層８３と、ＳｉＮ膜からなる第１の誘電体層８４ａ、ＳＴＯ膜からなる第２の誘電体層８４ｂ及びＳｉＮ膜からなる第３の誘電体層８４ｃを有する誘電体層８４と、非晶質導電層のＴｉＳｉＮ膜からなる第３電極層８５ａ及びＴｉＮ膜からなる第４電極層８５ｂを有する上部電極８５を備える構成となっている。上記構成において、第２電極層８３ｂ及び第３電極層８５ａとなる非晶質導電体のＴｉＳｉＮは、スパッタ法、あるいは熱ＣＶＤ（Chemical Vapor Deposition）法で堆積しても良いとされている。熱ＣＶＤ法の場合には、原料としてＴｉＣｌ４、ＮＨ３、ＳｉＨ４を用い、堆積温度は約５２０℃で良いとされている。しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱ＣＶＤ法では３種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。
【００１３】
さらに、特許文献１では高誘電体膜となるＳＴＯ膜の上下にシリコン窒化膜(ＳｉＮ膜)を形成しており、その膜厚は各々２ｎｍで良いとされている。ＳｉＮ膜は非晶質であることで表面の平坦性を維持することができ、ＳｉＮ膜／ＳＴＯ膜／ＳｉＮ膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。しかし、ＳｉＮ膜の誘電率はシリコン酸化膜の誘電率の高々２倍であり、容量絶縁膜全体としては高誘電率のＳＴＯ膜を用いる効果は皆無に近い結果となる。すなわち、特許文献１に記載されている、厚さ２ｎｍのＳｉＮ膜／厚さ４ｎｍのＳＴＯ膜／厚さ２ｎｍのＳｉＮ膜からなる容量絶縁膜では、ＳｉＮ膜の誘電率が８、ＳＴＯ膜の誘電率が１００であることを考慮するとＥＯＴ（Equivalent Oxide Thickness：ＳｉＯ２の誘電率４で等価換算した膜厚）は、１ｎｍ＋０．１６ｎｍ＋１ｎｍで２．１６ｎｍとなる。ＳＴＯ膜が単層膜であればＥＯＴは０．１６ｎｍとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が４ｎｍのＳｉＮ膜が積層された途端にＥＯＴは１３．５倍に厚くなってしまい、容量は１桁以上小さな値となってしまう。このようなキャパシタ構造では、リーク電流の抑制及び信頼性の確保は可能と推定されるが、大きな容量を得ることはできず、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる問題がある。
【００１４】
また、上記特許文献１の図１２に第２実施例として記載された平坦キャパシタは、上記第１実施例の構成に対して、第１の誘電体層８４ａ（ＳｉＮ）と第３の誘電体層８４ｃ（ＳｉＮ）を有していない点のみが異なっている。すなわち、第２の誘電体８４ｂ（ＳＴＯ）が、非晶質導電体のＴｉＳｉＮからなる第３の電極層８５ａに接触している構成となっている。この構成では、高誘電体膜であるＳＴＯ膜のみで誘電体膜８４を構成しているので、ＥＯＴは小さくなり、大きな容量を得ることができる。しかし、上述のように、非晶質導電体のＴｉＳｉＮをＣＶＤ法で形成する温度は５２０℃とされており、段落［００３６]に記載されているように、ＳＴＯ膜の結晶化アニール温度４００〜６００℃に該当している。すなわち、第３の電極層８５ａが成膜される直前の予備加熱ステップにおいてＳＴＯ膜は結晶化しており、結晶化したＳＴＯ上に第３の電極層８５ａが形成されることを意味している。
【００１５】
このことは、段落［００３８］に、ＳＴＯ膜の表面モフォロジーが悪化する場合があり、と記載されているようにリーク電流が増大する問題がある。第１実施例ではＳＴＯの表面モフォロジーが悪化してもその上に誘電体膜のＳＩＮが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第２実施例では、表面モフォロジーが悪化したＳＴＯ膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。
【００１６】
一方、特許文献２で説明したＺＡＺ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。
【００１７】
しかし、ＤＲＡＭキャパシタのリーク電流密度の許容を１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ２）とすると、ＺＡＺ構造のキャパシタのＥＯＴは０．９ｎｍが限界であった。
【００１８】
前記のように、最小加工寸法Ｆ値が４０ｎｍ以下に縮小されるＤＲＡＭにおいては、ＥＯＴを０．９ｎｍより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。さらに世代が進むと、ＥＯＴをさらに０．７ｎｍより小さくする必要がある。
【００１９】
ＺＡＺ構造でＥＯＴを小さくしにくい理由は、比誘電率の低い（ε＝８．９）酸化アルミニウム（Ａｌ２Ｏ３）を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、ＥＯＴは小さくできるものの、リーク電流が大きく、実用化は困難であった。
【課題を解決するための手段】
【００２０】
上記問題に鑑み、本発明は、誘電体膜を用いるキャパシタにおいて、ＥＯＴが低く、リーク電流特性に優れた信頼性の高いキャパシタを備える半導体装置、及びその製造方法を提供する。
【００２１】
すなわち、本発明の一実施形態によれば、
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記誘電体膜は、前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を含み、前記第１及び第２の酸化チタン膜中、又は第２の酸化チタン膜中に１原子層以下の酸化アルミニウム膜を含む半導体装置が提供される。
【００２２】
また、本発明の別の実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、原子層堆積（ＡＬＤ）法で前記下部電極に接する第１の酸化チタン膜と、前記上部電極と接する第２の酸化チタン膜と、前記第１及び第２の酸化チタン膜との間に挿入された酸化ジルコニウム膜を成膜する工程を含み、
前記第１及び第２の酸化チタン膜を成膜する工程中、又は第２の酸化チタン膜を成膜する工程中に、第１の酸化アルミニウム含有層を形成するＡＬＤサイクルを、１サイクル実施する半導体装置の製造方法が提供される。
【発明の効果】
【００２３】
本発明によれば、ＥＯＴが低く、リーク電流特性に優れた誘電体膜を提供でき、半導体素子の微細化に有利となる。
【図面の簡単な説明】
【００２４】
【図１】キャパシタのリーク電流特性とＥＯＴとの関係を示す図である。
【図２】関連技術となるＴＺＴ構造キャパシタの概略断面図である。
【図３】関連技術となるＴＺＡＺＴ構造キャパシタの概略断面図である。
【図４】関連技術となるＴＺＡＺＡＺＴ構造キャパシタの概略断面図である。
【図５】本発明の第１の実施例になるキャパシタの概略断面図である。
【図６】本発明の第２の実施例になるキャパシタの概略断面図である。
【図７】本発明の第３の実施例になるキャパシタの概略断面図である。
【図８】本発明の第４の実施例になるキャパシタの概略断面図である。
【図９】本発明の第５の実施例になるキャパシタの概略断面図である。
【図１０】本発明の第６の実施例になるキャパシタの概略断面図である。
【図１１】本発明に係る半導体装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図１２】図１１のＸ−Ｘで示した位置の平面図である。
【図１３−１】図１１におけるキャパシタの製造工程（ａ）及び（ｂ）を示す工程断面図である。
【図１３−２】図１１におけるキャパシタの製造工程（ｃ）及び（ｄ）を示す工程断面図である。
【図１３−３】図１１におけるキャパシタの製造工程（ｅ）及び（ｆ）を示す工程断面図である。
【図１３−４】図１１におけるキャパシタの製造工程（ｇ）及び（ｈ）を示す工程断面図である。
【図１３−５】図１１におけるキャパシタの製造工程（ｉ）を示す工程断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について説明するが、本発明はこれらの実施の形態のみに限定されるものではない。
【００２６】
まず、ＥＯＴを小さくする目的で、酸化チタン（ＴｉＯ２及びその非化学量論組成ＴｉＯｘ（ｘ＜２）。以下、合わせてＴｉＯという）と酸化ジルコニウム（ＺｒＯ２及びその非化学量論組成ＺｒＯｘ（ｘ＜２）。以下、合わせてＺｒＯという）との積層構造として、ＴｉＯ／ＺｒＯ／ＴｉＯ構造（図２参照。以下、ＴＺＴ構造という）について検討した。ＴｉＯは高い比誘電率（ε≒８０：但し、ルチル結晶体）により、ＥＯＴを低減できることが期待される。しかしながら、ルチル結晶体を得るためには通常７００℃以上の高温での熱処理を必要とするため、単層ＴｉＯの使用には様々な問題を解決する必要がある。アナターゼ結晶体のＴｉＯはルチルＴｉＯよりも比誘電率に劣るものの、立方晶系ＺｒＯ（ε≒４５）と同等以上の比誘電率を有する。そこで、これらを組み合わせたＴＺＴ構造では、下部電極側ＴｉＯ膜（第１の酸化チタン膜、以下、第１のＴｉＯ膜１０２Ａ）によりＺｒＯ膜結晶化時の下部電極への影響（下部電極の酸化等）を抑制し、上部電極側ＴｉＯ膜（第２の酸化チタン膜、以下、第２のＴｉＯ膜１０２Ｂ）により、上部電極成膜時のＺｒＯ膜への影響（ＺｒＯ膜中のクラック発生等）を抑制することができ、ＥＯＴについても０．６ｎｍ程度まで小さくすることができる。しかしながら、図１に示す５００℃、６時間の熱付加後のＥＯＴ−リーク電流（Ｊ（ｍＡ／ｃｍ２）ａｔ  ＋１Ｖ）特性（ＥＯＴ−Ｊ特性という）からわかる通り、リーク電流値が著しく増加するという問題がある。これは、ＴＺＴ構造では、５００℃の熱付加によって、ＴｉＯとＺｒＯが相互拡散してＺｒＴｉＯｘが生成し、ＺｒＴｉＯｘ生成によるリークパス形成と、誘電体として機能していたＺｒＯの実行膜厚の減少によるリーク増大が考えられる。このため、リークパスの生成や実行膜厚の減少を抑制することが必要である。
【００２７】
従来、ＺｒＯ中に１原子層〜数原子層程度の酸化アルミニウム（Ａｌ２Ｏ３）を挟み込んだＺＡＺ構造あるいはＡｌ２Ｏ３を多層に含むＺｒＯ／Ａｌ２Ｏ３／ＺｒＯ／Ａｌ２Ｏ３／ＺｒＯ（以下、ＺＡＺＡＺ構造という）とすることでリーク電流を抑制することが提案されている。これらをＴＺＴ構造と組み合わせた、ＴＺＡＺＴ構造（図３）またはＴＺＡＺＡＺＴ構造（図４）についてＥＯＴ−Ｊ特性を検討すると、図１に示すように、リーク電流値はＴＺＴの場合よりも改善されるものの、ＥＯＴが大きくなっている。これは、背景技術に示したＺＡＺ構造と同様にＡｌ２Ｏ３の低い比誘電率が影響している。また、ＺｒＯ膜をＡｌ２Ｏ３層１０５で分断することによってＺｒＯ膜の実行膜厚が減少するサイズ効果もＥＯＴの上昇に影響するものと考えられる。なお、グラフのバラツキは、Ａｌ２Ｏ３層１０５の厚みによるもので、Ａｌ２Ｏ３層１０５の厚みが厚くなるほど、ＥＯＴが増加する。
また、注目すべきは、ＴＺＡＺＴ構造では、ＥＯＴの上昇に伴ってＪ特性が改善されているのに対し、ＴＺＡＺＡＺＴ構造ではＥＯＴが上昇してもＪ特性がほとんど変化していないことである。つまり、１層のＡｌ２Ｏ３層１０５を挿入したＴＺＡＺＴ構造に比較して、多層のＡｌ２Ｏ３層１０５を挿入したＴＺＡＺＡＺＴ構造ではＡｌ２Ｏ３層１０５の膜厚が小さくても十分にＪ特性を改善しているといえる。
【００２８】
なお、これらのＴＺＴ構造、ＴＺＡＺＴ構造、ＴＺＡＺＡＺＴ構造は、窒化チタン（ＴｉＮ）下部電極１０１上に原子層堆積法(Atomic Layer Deposition：ＡＬＤ法)により第１のＴｉＯ膜１０２Ａ、ＺｒＯ膜１０３、Ａｌ２Ｏ３層１０５を含むＺｒＯ膜１０３及び第２のＴｉＯ膜１０２Ｂを形成し、ＴｉＮ上部電極１０４を形成したもので、上下のＴｉＯ膜１０２はそれぞれ０．５ｎｍ程度、ＺｒＯ膜（単層、ＺＡＺ構造、ＺＡＺＡＺ構造）は６ｎｍ程度、合計７ｎｍ程度の誘電体膜を形成した。
【００２９】
そこで、本発明者らは、ＴＺＡＺＴ構造とＴＺＡＺＡＺＴ構造との違いを踏まえた上で、ＺｒＯ中にＡｌ２Ｏ３を挟み込むのではなく、上下層のＴｉＯ中にそれぞれ１原子層以下のＡｌ２Ｏ３を挟み込むことで、ＥＯＴの低下を抑制し、リーク電流値の増大を抑えることが可能であることを見いだした。
【００３０】
ここで、「１原子層以下」とは、Ａｌ２Ｏ３の１原子層以外に、Ａｌ２Ｏ３とＴｉＯ（又はＺｒＯ）の混在する１原子層であることで、実質的にＡｌ２Ｏ３が１原子層未満となる場合を含むことを意味する。また、「１原子層」とはＡＬＤ法における１サイクル、すなわち、（１）原料（プリカーサ）供給、吸着、（２）パージ、（３）反応ガス（酸化ガス）供給、酸化、（４）パージの１サイクルを実施することで形成されるもので、Ａｌ２Ｏ３とＴｉＯの混在する１原子層は（１）の原料供給、吸着において、ＡｌプリカーサとＴｉプリカーサとを順次又は同時に供給して吸着させることで形成することができる。特に本発明ではＡｌ２Ｏ３とＴｉＯの混在する１原子層を形成することが好ましい。
【００３１】
図５は、本発明の第１の実施例に係るキャパシタの積層構造を示す断面図である。第１の実施例に係るキャパシタでは、図２に示すＴＺＴ構造において、第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれの中間に１原子層以下のＡｌ２Ｏ３含有層１０５ａを挟み込んだ構造を有する。
【００３２】
図６は、本発明の第２の実施例に係るキャパシタの積層構造を示す断面図である。第２の実施例に係るキャパシタでは、図５の場合よりも、Ａｌ２Ｏ３含有層１０５ａをＺｒＯ膜１０３近傍に寄せて形成した状態を示す。
【００３３】
図７は、本発明の第３の実施例に係るキャパシタの積層構造を示す断面図である。第３の実施例に係るキャパシタでは、図５の場合と同様に第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれの中間に１原子層以下のＡｌ２Ｏ３含有層１０５ａを挟み込むと同時に、Ａｌ２Ｏ３含有層１０５ｂを第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれとの界面近傍のＺｒＯ膜１０３中に形成した状態を示す。ＺｒＯ膜１０３中にＡｌ２Ｏ３含有層１０５ｂを形成する位置は、第１のＴｉＯ膜１０２Ａ、第２のＴｉＯ膜１０２Ｂそれぞれとの界面から０．５ｎｍ以下の範囲であることが好ましい。特に、ＺｒＯ膜１０３成膜の最初のＡＬＤサイクルから、数サイクルの間にＡｌプリカーサを使用するサイクルを実施することが好ましい。Ａｌ２Ｏ３含有層１０５ｂは、Ａｌ２Ｏ３含有層１０５ａと同様にＡｌ２Ｏ３の１原子層以外に、Ａｌ２Ｏ３とＺｒＯの混在する１原子層とすることができ、好ましくはＡｌ２Ｏ３とＺｒＯの混在する１原子層である。
【００３４】
図８〜図１０は、本発明の第４〜第６の実施例にかかるキャパシタの積層構造を示す断面図である。第４〜第６の実施例に係るキャパシタでは、第１〜第３の実施例において第２のＴｉＯ膜１０２Ｂの中間に１原子層以下のＡｌ２Ｏ３含有層１０５ａを挟み込んでいるが、第１のＴｉＯ膜１０２Ａ中にはＡｌ２Ｏ３含有層１０５ａを挟み込んでいない構造を有する。第６の実施例では、Ａｌ２Ｏ３含有層１０５ｂも第２のＴｉＯ膜１０２Ｂ側のみであり、第１のＴｉＯ膜１０２Ａ側には形成していない。
【００３５】
第１〜第６の実施例で得られたキャパシタの特性を図１に示す（Ｅｘ１〜Ｅｘ６）。いずれも目的とする許容リーク（１Ｅ−０８Ａ／ｃｍ２以下）と許容ＥＯＴ（０．７以下）を満たすことが確認された。なお、第１の実施例と第２の実施例との比較から、ＴｉＯ膜中に形成するＡｌ２Ｏ３含有層１０５ａはＴｉＯ膜１０２の膜厚の中央部付近に形成する方がＥＯＴの増加を抑制できることが理解できる。また、第３の実施例からＺｒＯ膜１０３中にＡｌ２Ｏ３含有層１０５ｂを挿入することでさらにＪ特性の改善効果があることがわかる。第４〜第６の実施例から分かるように、上部電極側の第２のＴｉＯ膜１０２ＢにのみＡｌ２Ｏ３含有層１０５ａを形成した場合であっても、許容リークと許容ＥＯＴを満足することができる。
【００３６】
なお、本発明において、ＴｉＯ膜１０２、ＺｒＯ膜１０３の厚みは上記例で示した０．５ｎｍと６ｎｍに限定されるものではなく、許容リークと許容ＥＯＴにより適宜調整することができる。好ましくは、第１のＴｉＯ膜１０２Ａは０．１〜０．５ｎｍの範囲、第２のＴｉＯ膜１０２Ｂは０．５〜２ｎｍの範囲、ＺｒＯ膜１０３は４〜８ｎｍの範囲の厚みであることが望ましい。また、一方が第１の実施例に示したように膜厚の中央部付近にＡｌ２Ｏ３含有層１０５ａを有し、他方が第２の実施例に示したようにＺｒＯ膜１０３との界面近傍にＡｌ２Ｏ３含有層１０５ａを有する構成であってもよい。
【００３７】
本発明に係るキャパシタは、図５〜図１０に示すように、下部電極１０１としてのＴｉＮ膜上に順次、ＡＬＤ法にて第１のＴｉＯ膜１０２Ａ、ＺｒＯ膜１０３、第２のＴｉＯ膜１０２Ｂを誘電体膜として形成し、これら誘電体膜形成のＡＬＤサイクル中に１原子層のＡｌ２Ｏ３含有層１０５ａ若しくはＡｌ２Ｏ３含有層１０５ａとＡｌ２Ｏ３含有層１０５ｂを形成する工程を追加して形成される。ＴｉＯ形成用のプリカーサとしては、ＴｉＣｌ４などの無機原料やＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ３）２〕４）、ＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ２Ｈ５）２〕４）、ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）、ＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３などの有機原料を用いることができる。ＺｒＯ形成用のプリカーサとしては、有機金属錯体であるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）、ＣｐＴＭＡＺ（シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム：ＺｒＣｐ（ＮＭｅ２）３）またはＭＣｐＴＭＡＺ（メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム：Ｚｒ（ＭｅＣｐ）（ＮＭｅ２）３）などを用いることができる。Ａｌ２Ｏ３形成用のプリカーサとしては、ＴＭＡ（トリス（ジメチルアミノ）アルミニウム：Ａｌ（Ｎ（ＣＨ３）２）３）などを用いることができる。反応ガス（酸化ガス）としては、酸素（Ｏ２）、オゾン（Ｏ３）、水蒸気（Ｈ２Ｏ）などを用いることができる。Ａｌ２Ｏ３含有層１０５ａとＡｌ２Ｏ３含有層１０５ｂをＴｉＯ又はＺｒＯとの混合層として形成する場合、嵩高い構造を有するＴｉＭＣＴＡ、ＣｐＴＭＡＺ、ＭＣｐＴＭＡＺを用いることで、Ａｌ２Ｏ３のＴｉＯ又はＺｒＯ中への分散性がより優れ、好ましい結果を与える。
【００３８】
通常、ＡＬＤ法における成膜温度は、使用するプリカーサが熱分解しない温度範囲で実施される。プリカーサが熱分解する温度では、１原子層毎の成膜が困難となり、膜厚制御性、膜厚均一性が損なわれる。このため、ＡＬＤ法で成膜直後のＺｒＯ膜１０３は、結晶粒の小さな微結晶状態あるいは非結晶状態となる場合があり、そのままでは所望のＥＯＴを獲得することができない場合がある。そこで、ＺｒＯ膜１０３に対して二次的な結晶成長を促す熱処理を行うことが好ましい。但し、この熱処理は、ＡＬＤ法における成膜温度よりも高い温度で実施されるが、ＺｒＯ膜１０３中にクラックを発生させる原因となり、リーク特性を悪化させる場合がある。ＴＺＴ構造の場合、第２のＴｉＯ膜１０２Ｂを形成した状態で熱処理を行うと、ＺｒＯ膜１０３中にクラックが発生することを抑制することができる。このような熱処理として、上部電極１０４として形成するＴｉＮ膜のＣＶＤ成膜時の熱付加を適用することができる。ＣＶＤ法によるＴｉＮ膜成膜は、３８０〜６００℃の範囲の基板温度で実施されることから、この成膜時の熱付加によりＺｒＯ膜１０３の二次的な結晶成長を行うことができる。もちろん、別途、熱処理を行ってもよい。さらに、ＺｒＯ膜１０３成膜の途中に二次的な結晶成長を促す熱処理を行い、発生するクラックをその上に形成するＺｒＯ膜で修復する方法を採用することもできる。修復に利用したＺｒＯ膜は上層のＴｉＯ膜形成後に熱処理することで二次的な結晶成長を促すことができる。
【００３９】
（応用例）
第１〜第３の実施例のキャパシタ構造を立体構造に適用した半導体記憶装置について図１１〜１３を用いて説明する。
【００４０】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１１の断面模式図を用いて説明する。
【００４１】
ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル２０４は周辺回路領域を各々便宜的に示している。
【００４２】
第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。
【００４３】
ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステン及びタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。
【００４４】
トランジスタのドレイン２０８及び２１２に接続するように第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。
【００４５】
導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極２２３を形成した後、メモリセル領域の第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁及び第四の層間絶縁膜２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。図１１には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）膜を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。
【００４６】
一方、第二のｐウエル２０４には周辺回路を構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６及びタングステン２１７で充填している。タングステン２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂ及び第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウム又は銅からなる第二の配線層２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域に引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウム又は銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【００４７】
図１２は、図１１の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図１２のＹ−Ｙで示した線分領域は、図１１のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図１２ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図１１においても、図１２に対応してキャパシタ３０１の上部、３０２の上部、及び３０１と３０２の間の上部には支持膜が設けられていない構成となっている。
【００４８】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【００４９】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図１３（図１３−１〜図１３−５）に、図１１に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【００５０】
まず、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａ及びメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａ及びメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂ及び窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。
【００５１】
次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂ及び第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。
【００５２】
次に、工程（ｃ）に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、形成温度３８０℃〜６５０℃の範囲で形成することができる。本応用例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。
【００５３】
次に、工程（ｄ）に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法により支持膜２２２ｃの上面に形成されている保護膜２３４及びＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。
【００５４】
次に、支持膜２２２ｃに開口２３１を形成した（工程（ｅ））。図１２の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４及び下部電極２２３も上端の一部が除去される。
【００５５】
次に、工程（ｆ）に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂ及び保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。
【００５６】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。
【００５７】
次に、工程（ｇ）に示すように、誘電体膜２２４を形成した。誘電体膜２２４は、第１〜第６の実施例で示した構造を、ＡＬＤ法を用いて形成することができる。これら構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４は中空状態で露出している下部電極表面のいずれの部位にも形成される。
【００５８】
次に、工程（ｈ）に示すように、第一の上部電極２２５ａとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで誘電体膜２２４表面のいずれの部位にも形成することができる。
【００５９】
第一の上部電極２２５ａは、４５０℃で形成しているが、誘電体膜２２４は上層ＴｉＯ膜で保護された状態で熱処理を受けるので、ＺｒＯ膜にクラックやリークパスが発生してリーク電流が増大する問題を回避することができる。
【００６０】
次に、第二の上部電極２２５ｂとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第一の上部電極２２５ａを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【００６１】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。図１に示したリーク特性は、この工程における熱処理を想定したものである。第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、本発明の誘電体膜構造を採用することにより、低ＥＯＴを確保しつつ低リーク電流のキャパシタを提供することができる。
【００６２】
第二の上部電極２２５ｂとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極２２５ｃとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図１１に示したように、第五の層間絶縁膜２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体記憶装置を製造する。
【００６３】
上記のように、全体構成となる図１１に示した上部電極２２５は、詳細構成となる図１３（ｉ）（図１３−５）に示したように、第一の上部電極２２５ａとなる多結晶ＴｉＮ膜と、第二の上部電極２２５ｂとなるＢ−ＳｉＧｅ膜と、第三の上部電極２２５ｃとなるＷ膜で構成される。なお、本応用例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となり５００℃のＰＡの影響は軽減される。
【符号の説明】
【００６４】
１０１  下部電極
１０２  ＴｉＯ膜
１０２Ａ  第１のＴｉＯ膜
１０２Ｂ  第２のＴｉＯ膜
１０３  ＺｒＯ膜
１０４  上部電極
１０５  Ａｌ２Ｏ３層
１０５ａ  ＴｉＯ膜中のＡｌ２Ｏ３含有層（１原子層以下）
１０５ｂ  ＺｒＯ膜中のＡｌ２Ｏ３含有層（１原子層以下）
【図１】
2014044993.tif 000003
【図２】
2014044993.tif 000004
【図３】
2014044993.tif 000005
【図４】
2014044993.tif 000006
【図５】
2014044993.tif 000007
【図６】
2014044993.tif 000008
【図７】
2014044993.tif 000009
【図８】
2014044993.tif 000010
【図９】
2014044993.tif 000011
【図１０】
2014044993.tif 000012
【図１１】
2014044993.tif 000013
【図１２】
2014044993.tif 000014
【図１３−１】
2014044993.tif 000015
【図１３−２】
2014044993.tif 000016
【図１３−３】
2014044993.tif 000017
【図１３−４】
2014044993.tif 000018
【図１３−５】
2014044993.tif 000019