(57)【要約】【課題】半導体回路のレイアウトの検証精度を向上する。【解決手段】半導体回路のレイアウト検証装置１０は、半導体回路の回路図からパッド、保護素子および内部素子を抽出する処理部２２と、パッドから保護素子までのパッド／保護素子配線抵抗およびパッドから内部素子までのパッド／内部素子配線抵抗を特定する処理部２３と、パッドから保護素子までのパッド／保護素子配線経路およびパッドから内部素子までのパッド／内部素子配線経路を特定する処理部２４と、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きい場合、または、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合にエラーを出力する処理部２５と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体回路の回路図からパッド、保護素子および内部素子を抽出する素子抽出手段（２２）と、
前記パッドから前記保護素子までの配線抵抗であるパッド／保護素子配線抵抗および前記パッドから前記内部素子までの配線抵抗であるパッド／内部素子配線抵抗を特定する配線抵抗特定手段（２３）と、
前記パッドから前記保護素子までの配線経路であるパッド／保護素子配線経路および前記パッドから前記内部素子までの配線経路であるパッド／内部素子配線経路を特定する配線経路特定手段（２４）と、
前記パッド／保護素子配線抵抗が前記パッド／内部素子配線抵抗よりも大きい場合、または、前記パッド／保護素子配線経路と前記パッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合にエラーを出力するエラー出力手段（２５）と、
を備える半導体回路のレイアウト検証装置。
【請求項２】
前記エラー出力手段は、前記パッド／保護素子配線経路と前記パッド／内部素子配線経路とが重なる部分が所定量に満たない場合に、前記所定条件が満たされていないと判断して、前記エラーを出力する請求項１に記載の半導体回路のレイアウト検証装置。
【請求項３】
前記エラー出力手段は、前記パッド／保護素子配線経路のうち前記パッド／内部素子配線経路に重ならない部分の配線抵抗が所定値を超えている場合に、前記所定条件が満たされていないと判断して、前記エラーを出力する請求項１に記載の半導体回路のレイアウト検証装置。
【請求項４】
前記エラー出力手段は、前記パッド／保護素子配線抵抗が前記パッド／内部素子配線抵抗よりも大きい場合のみに前記エラーを出力する請求項１に記載の半導体回路のレイアウト検証装置。
【請求項５】
前記エラー出力手段は、前記パッド／保護素子配線経路と前記パッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合のみに前記エラーを出力する請求項１に記載の半導体回路のレイアウト検証装置。
【請求項６】
前記エラー出力手段は、前記エラーとして、静電気放電対策が施されていないことを示すエラー、または、共通インピーダンス対策が施されていないことを示すエラーを出力する請求項１から５の何れか１項に記載の半導体回路のレイアウト検証装置。
【請求項７】
半導体回路の回路図からパッド、保護素子および内部素子を抽出する素子抽出処理と、
前記パッドから前記保護素子までの配線抵抗であるパッド／保護素子配線抵抗および前記パッドから前記内部素子までの配線抵抗であるパッド／内部素子配線抵抗を特定する配線抵抗特定処理と、
前記パッドから前記保護素子までの配線経路であるパッド／保護素子配線経路および前記パッドから前記内部素子までの配線経路であるパッド／内部素子配線経路を特定する配線経路特定処理と、
前記パッド／保護素子配線抵抗が前記パッド／内部素子配線抵抗よりも大きい場合、または、前記パッド／保護素子配線経路と前記パッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合にエラーを出力するエラー出力処理と、
を実行する半導体回路のレイアウト検証プログラム。
【請求項８】
半導体回路の回路図からパッド、保護素子および内部素子を抽出する素子抽出ステップと、
前記パッドから前記保護素子までの配線抵抗であるパッド／保護素子配線抵抗および前記パッドから前記内部素子までの配線抵抗であるパッド／内部素子配線抵抗を特定する配線抵抗特定ステップと、
前記パッドから前記保護素子までの配線経路であるパッド／保護素子配線経路および前記パッドから前記内部素子までの配線経路であるパッド／内部素子配線経路を特定する配線経路特定ステップと、
前記パッド／保護素子配線抵抗が前記パッド／内部素子配線抵抗よりも大きい場合、または、前記パッド／保護素子配線経路と前記パッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合にエラーを出力するエラー出力ステップと、
を含む半導体回路のレイアウト検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路のレイアウト検証装置、レイアウト検証プログラム、および、レイアウト検証方法に関する。
【背景技術】
【０００２】
従来より、半導体回路のレイアウトを検証するための技術が考えられている。例えば、特許文献１には、半導体回路の回路図からパッドシンボルおよび当該パッドシンボルに繋がる素子シンボルを検索し、検索された素子シンボル中に内部回路保護用の素子シンボルが存在しない場合にエラー処理を行うことが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−５０２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、本技術分野においては、半導体回路のレイアウトの検証、より具体的には、半導体回路に静電気放電対策が施されているか否か、あるいは、半導体回路に共通インピーダンス対策が施されているか否かなどの検証を、より精度良く行うことができる技術の開発が求められている。
そこで、本発明は、半導体回路のレイアウトの検証精度を向上することができる半導体回路のレイアウト検証装置、レイアウト検証プログラム、および、レイアウト検証方法を提供する。
【課題を解決するための手段】
【０００５】
本発明によれば、半導体回路の回路図からパッド、保護素子および内部素子が抽出されると、パッドから保護素子までの配線抵抗であるパッド／保護素子配線抵抗およびパッドから内部素子までの配線抵抗であるパッド／内部素子配線抵抗が特定される。また、パッドから保護素子までの配線経路であるパッド／保護素子配線経路およびパッドから内部素子までの配線経路であるパッド／内部素子配線経路が特定される。そして、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きい場合、または、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合には、エラーが出力される。
これにより、パッドと各素子との間の経路の配線抵抗や経路の重なり態様に基づいて半導体回路のレイアウトを検証することができ、検証精度を一層向上することができる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体回路のレイアウト検証装置の構成を概略的に示すブロック図
【図２】好ましい回路パターンの一例を示す図
【図３】配線経路特定処理を説明するための図
【図４】半導体回路のレイアウト検証装置の動作内容の一例を示すフローチャート
【図５】配線経路の重なり態様の判断方法の一例を説明するための図
【図６】好ましくない回路パターンの一例を示す図（その１）
【図７】好ましくない回路パターンの一例を示す図（その２）
【図８】第２実施形態に係る図４相当図
【図９】第３実施形態に係る図４相当図
【発明を実施するための形態】
【０００７】
以下、複数の実施形態について図面を参照しながら説明する。なお、各実施形態で実質的に同一の要素には同一の符号を付し、説明を省略する。
（第１実施形態）
図１に示す半導体回路のレイアウト検証装置１０（以下、「検証装置１０」と称する）は、当該検証装置１０の動作全般を制御する制御部１１がレイアウト検証プログラムを実行することにより、回路図読み込み処理部２１、素子抽出処理部２２、配線抵抗特定処理部２３、配線経路特定処理部２４、エラー出力処理部２５をソフトウェアによって仮想的に実現する。回路図読み込み処理部２１は、図示しない回路図エディタ装置により作成された半導体回路の回路図（回路図データ）を読み込む。
【０００８】
素子抽出処理部２２は、素子抽出手段の一例であり、素子抽出処理を実行することにより、回路図読み込み処理部２１が読み込んだ回路図からパッドシンボル（以下、単に「パッド」と称する）、保護素子シンボル（以下、単に「保護素子」と称する）および内部素子シンボル（以下、単に「内部素子」と称する）を抽出する。例えば図２に示す回路図では、素子抽出処理部２２は、パッド３１、保護素子３２，３３および内部素子３４を抽出する。保護素子３２，３３は、例えばダイオードで構成される。
【０００９】
配線抵抗特定処理部２３は、配線抵抗特定手段の一例であり、配線抵抗特定処理を実行することにより、パッドから保護素子までの配線抵抗であるパッド／保護素子配線抵抗およびパッドから内部素子までの配線抵抗であるパッド／内部素子配線抵抗を特定する。例えば図２に示す回路図では、配線抵抗特定処理部２３は、パッド３１から保護素子３２までのパッド／保護素子配線抵抗Ｒ１、パッド３１から保護素子３３までのパッド／保護素子配線抵抗Ｒ２、および、パッド３１から内部素子３４までのパッド／内部素子配線抵抗Ｒ３を特定する。なお、配線抵抗は、例えば制御部１１に予め記憶されているシート抵抗値に基づいて特定することができる。
【００１０】
配線経路特定処理部２４は、配線経路特定手段の一例であり、配線経路特定処理を実行することにより、パッドから保護素子までの配線経路であるパッド／保護素子配線経路およびパッドから内部素子までの配線経路であるパッド／内部素子配線経路を特定する。例えば図２に示す回路図では、配線経路特定処理部２４は、パッド３１から保護素子３２までのパッド／保護素子配線経路Ｌ１（図３参照）、パッド３１から保護素子３３までのパッド／保護素子配線経路Ｌ２（図３参照）、および、パッド３１から内部素子３４までのパッド／内部素子配線経路Ｌ３（図３参照）を特定する。
【００１１】
エラー出力処理部２５は、エラー出力手段の一例であり、特定されたパッド／保護素子配線抵抗とパッド／内部素子配線抵抗との比較結果や、特定されたパッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様に基づいて、エラー出力処理を実行する。この場合、エラー出力処理部２５は、静電気放電対策（ＥＳＤ対策  ＥＳＤ：Electro Static Discharge）が施されていないことを示すエラーを出力するように設定されている。
【００１２】
次に、検証装置１０がレイアウト検証プログラムを実行することにより実現するレイアウト検証方法について説明する。
即ち、図４に示すように、検証装置１０は、半導体回路の回路図を読み込む（Ａ１）。そして、検証装置１０は、素子抽出ステップの一例であるステップＡ２に移行して、ステップＡ１にて読み込んだ回路図からパッド、保護素子および内部シンボルを抽出する。次に、検証装置１０は、配線抵抗特定ステップの一例であるステップＡ３に移行して、抽出したパッドから保護素子までのパッド／保護素子配線抵抗、および、抽出したパッドから内部素子までのパッド／内部素子配線抵抗を特定する。そして、検証装置１０は、ステップＡ４に移行して、特定したパッド／保護素子配線抵抗（図では「Ｒ（パッド／保護）」と示す）とパッド／内部素子配線抵抗（図では「Ｒ（パッド／内部）」と示す）とを比較する。
【００１３】
検証装置１０は、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きい場合には（Ａ４：ＹＥＳ）、ステップＡ５に移行してエラーを出力する。一方、検証装置１０は、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きくない場合には（Ａ４：ＮＯ）、配線経路特定ステップの一例であるステップＡ６に移行して、抽出したパッドから保護素子までのパッド／保護素子配線経路、および、抽出したパッドから内部素子までのパッド／内部素子配線経路を特定する。そして、検証装置１０は、ステップＡ７に移行して、特定したパッド／保護素子配線経路（図では「Ｌ（パッド／保護）」と示す）とパッド／内部素子配線経路（図では「Ｌ（パッド／内部）」と示す）との重なり態様が所定条件を満たしているか否かを判断する。この重なり態様の判断方法については後述する。
【００１４】
検証装置１０は、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たしている場合には（Ａ７：ＹＥＳ）、この検証処理を終了する。一方、検証装置１０は、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合には（Ａ７：ＮＯ）、ステップＡ５に移行してエラーを出力する。なお、この場合、上記のステップＡ４，Ａ５，Ａ７により、エラー出力ステップの一例が構成されている。
【００１５】
次に、上記のステップＡ７における「重なり態様の判断方法」について説明する。即ち、図５に示す例では、検証装置１０は、例えば図３に示したパッド／保護素子配線経路Ｌ１とパッド／内部素子配線経路Ｌ３とが重なる部分Ｐ１（以下、「重複部分Ｐ１」と称する）が所定量に満たない場合に、所定条件が満たされていないと判断してエラーを出力する。この場合、検証装置１０は、パッド／保護素子配線経路Ｌ１の全長に対する重複部分Ｐ１の長さの割合（Ｐ１の全長／Ｌ１の全長）が所定パーセント（例えば８０パーセント）に満たない場合に、所定条件が満たされていないと判断するように設定されている。なお、この所定パーセントは、適宜変更して設定することができる。
【００１６】
また、図５に示す例では、検証装置１０は、パッド／保護素子配線経路Ｌ１のうちパッド／内部素子配線経路Ｌ３に重ならない部分Ｐ２（以下、「非重複部分Ｐ２」と称する）の配線抵抗が所定値を超えている場合に、所定条件が満たされていないと判断してエラーを出力するように設定してもよい。なお、この所定値は、適宜変更して設定することができる。また、図５に基づき説明した判断方法は、重なり態様の判断方法の例示に過ぎない。従って、検証装置１０は、これ以外の判断方法を採用してもよい。
【００１７】
以上に説明した本実施形態によれば、パッドと各素子との間の経路の配線抵抗や経路の重なり態様に基づいて半導体回路のレイアウトを検証することができる。従って、内部回路保護用の素子シンボルの有無のみに基づいて検証を行っていた従来技術に比べ、検証精度を格段に向上することができる。
また、配線経路の重なり態様の判断方法については、例えば図５に基づき例示した判断方法などを採用することができ、これにより、配線経路の重なり態様が所定条件を満たしているか否かの判断を精度良く実施することができる。
【００１８】
また、例えば図６に示す回路パターンは、パッド１３１と内部素子１３４との間に保護素子１３２，１３３が施されておらず、従って、パッド１３１からのサージが内部素子１３４に直接的に影響してしまい好ましくない。この回路パターンを本実施形態により検証すれば、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きくなり、エラーが出力される。また、この回路パターンを本実施形態により検証すれば、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たさないため、エラーが出力される。従って、本実施形態によれば、例えば図６に示すような好ましくない回路パターンに対して確実にエラーを出力することができる。
【００１９】
また、例えば図７に示す回路パターンも、パッド１３１と内部素子１３４との間に保護素子１３２，１３３が施されておらず、従って、パッド１３１からのサージが内部素子１３４に直接的に影響してしまい好ましくない。この回路パターンを本実施形態により検証すれば、少なくとも、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たさないため、エラーが出力される。従って、本実施形態によれば、例えば図７に示すような好ましくない回路パターンに対して確実にエラーを出力することができる。
【００２０】
（第２実施形態）
本実施形態は、検証装置１０がレイアウト検証プログラムを実行することにより実現するレイアウト検証方法の内容が上述の実施形態と異なる。即ち、図８に示すように、検証装置１０は、回路図の読み込み処理（Ｂ１）および素子抽出処理（Ｂ２）を完了すると、配線抵抗特定処理（Ｂ３）を実行し、特定した配線抵抗の比較処理（Ｂ４）を実行する。そして、検証装置１０は、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きい場合（Ｂ４：ＹＥＳ）にはエラー出力処理（Ｂ５）を実行し、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きくない場合（Ｂ４：ＮＯ）には、エラーを出力することなく、この検証処理を終了する。
【００２１】
本実施形態によれば、検証装置１０は、パッド／保護素子配線抵抗がパッド／内部素子配線抵抗よりも大きい場合のみにエラーを出力する。このような実施形態によっても、パッドと各素子との間の経路の配線抵抗に基づいて半導体回路のレイアウトを検証することができ、検証精度を格段に向上することができる。
【００２２】
（第３実施形態）
本実施形態は、検証装置１０がレイアウト検証プログラムを実行することにより実現するレイアウト検証方法の内容が上述の実施形態と異なる。即ち、図９に示すように、検証装置１０は、回路図の読み込み処理（Ｃ１）および素子抽出処理（Ｃ２）を完了すると、配線経路特定処理（Ｃ３）を実行し、特定した配線経路の重なり態様を判断する（Ｃ４）。そして、検証装置１０は、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合（Ｃ４：ＮＯ）にはエラー出力処理（Ｃ５）を実行し、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たしている場合（Ｃ４：ＹＥＳ）には、エラーを出力することなく、この検証処理を終了する。
【００２３】
本実施形態によれば、検証装置１０は、パッド／保護素子配線経路とパッド／内部素子配線経路との重なり態様が所定条件を満たしていない場合のみにエラーを出力する。このような実施形態によっても、パッドと各素子との間の経路の重なり態様に基づいて半導体回路のレイアウトを検証することができ、検証精度を格段に向上することができる。
【００２４】
（その他の実施形態）
本発明は、上述した複数の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。
例えば、配線抵抗特定処理部２３に代えて、パッドから保護素子までの配線のインピーダンスおよびパッドから内部素子までの配線のインピーダンスを特定するインピーダンス特定処理部を設け、エラー出力処理部２５は、特定したインピーダンスの比較結果に基づいてエラーを出力するように構成してもよい。また、エラー出力処理部２５は、静電気放電対策が施されていないことを示すエラーに代えて、共通インピーダンス対策が施されていないことを示すエラーを出力するように構成してもよい。
【符号の説明】
【００２５】
図面中、１０は半導体回路のレイアウト検証装置、２２は素子抽出処理部（素子抽出手段）、２３は配線抵抗特定処理部（配線抵抗特定手段）、２４は配線経路特定処理部（配線経路特定手段）、２５はエラー出力処理部（エラー出力手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014191413.tif 000009
【図８】
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【図９】
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