(57)【要約】【課題】ショットキー電極と、その上に配置されたパッド電極と、その上に配置されたはんだとを含むはんだ付半導体デバイスについて、半導体デバイスの特性を低下させることなくそのはんだによる実装が可能なはんだ付半導体デバイスを提供する。【解決手段】はんだ付半導体デバイス１は、基板１０と、基板１０上に配置された少なくとも１層のＩＩＩ族窒化物半導体層２０と、ＩＩＩ族窒化物半導体層２０上に配置されたショットキー電極４０と、ショットキー電極４０上に配置されたパッド電極５０と、を含む半導体デバイス１Ｄを含み、パッド電極５０は少なくともＰｔ層を含む複層構造を有し、半導体デバイス１Ｄのパッド電極５０上に配置された融点が２００℃以上２３０℃以下のはんだ６０をさらに含む。【選択図】図１
2014209508.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に配置された少なくとも１層のＩＩＩ族窒化物半導体層と、前記ＩＩＩ族窒化物半導体層上に配置されたショットキー電極と、前記ショットキー電極上に配置されたパッド電極と、を含む半導体デバイスを含み、
前記パッド電極は少なくともＰｔ層を含む複層構造を有し、
前記半導体デバイスの前記パッド電極上に配置された融点が２００℃以上２３０℃以下のはんだをさらに含むはんだ付半導体デバイス。
【請求項２】
前記ＩＩＩ族窒化物半導体層上に配置された開口部を有する誘電体層をさらに含み、
前記ショットキー電極は、前記誘電体層の前記開口部における前記ＩＩＩ族窒化物半導体層上に配置されている請求項１に記載のはんだ付半導体デバイス。
【請求項３】
前記基板は、ＩＩＩ族窒化物基板である請求項１または請求項２に記載のはんだ付半導体デバイス。
【請求項４】
前記基板は、下地基板と下地基板に直接的または間接的に接合されたＩＩＩ族窒化物膜とを含む複合基板である請求項１から請求項３のいずれか一項に記載のはんだ付半導体デバイス。
【請求項５】
前記基板として、前記複合基板から前記下地基板が除去されて残存する前記ＩＩＩ族窒化物膜を含む請求項４に記載のはんだ付半導体デバイス。
【請求項６】
前記はんだは、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｉｎ−Ｂｉ、Ｓｎ−Ａｇ−Ｃｕ−ＢｉおよびＳｎ−Ａｇ−Ｂｉ−Ｉｎからなる群から選ばれる少なくとも１つの合金を含む請求項１から請求項５のいずれか一項に記載のはんだ付半導体デバイス。
【請求項７】
前記Ｐｔ層の厚さは、３０ｎｍ以上である請求項１から請求項６のいずれか一項に記載のはんだ付半導体デバイス。
【請求項８】
前記誘電体層は、Ｓｉ3Ｎ4およびＳｉＯ2からなる群から選ばれる少なくとも１つのケイ素化合物を含む請求項２に記載のはんだ付半導体デバイス。
【請求項９】
請求項１から請求項８のいずれか一項に記載のはんだ付半導体デバイスの前記はんだがパッケージにボンディングされていることにより、前記はんだ付半導体デバイスが前記パッケージに実装されている実装はんだ付半導体デバイス。
【請求項１０】
基板上に少なくとも１層のＩＩＩ族窒化物半導体層を形成するサブ工程と、
前記ＩＩＩ族窒化物半導体層上にショットキー電極を形成するサブ工程と、
前記ショットキー電極上にパッド電極を形成するサブ工程と、を含む半導体デバイスを形成する工程を含み、
前記パッド電極は少なくともＰｔ層を含む複層構造を有し、
前記半導体デバイスの前記パッド電極上に融点が２００℃以上２３０℃以下のはんだを配置する工程をさらに含むはんだ付半導体デバイスの製造方法。
【請求項１１】
前記ＩＩＩ族窒化物半導体層を形成するサブ工程の後、前記ショットキー電極を形成するサブ工程前に、
前記ＩＩＩ族窒化物半導体層上に開口部を有する誘電体層を形成するサブ工程をさらに含み、
前記ショットキー電極を形成するサブ工程において、前記誘電体層の前記開口部における前記ＩＩＩ族窒化物半導体層上に前記ショットキー電極を形成する請求項１０に記載のはんだ付半導体デバイスの製造方法。
【請求項１２】
請求項１から請求項４のいずれか一項に記載のはんだ付半導体デバイスを準備する工程と、前記はんだ付半導体デバイスの前記はんだを２００℃以上２３０℃以下の温度でパッケージにボンディングさせることにより前記はんだ付半導体デバイスを実装する工程と、を含むはんだ付半導体デバイスの実装方法。
【請求項１３】
請求項４に記載のはんだ付半導体デバイスを準備する工程と、前記はんだ付半導体デバイスの前記はんだを２００℃以上２３０℃以下の温度でパッケージにボンディングさせることにより前記はんだ付半導体デバイスを実装する工程と、前記はんだ付半導体デバイスの前記複合基板から前記下地基板を除去する工程と、を含むはんだ付半導体デバイスの実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、はんだ付半導体デバイス、実装はんだ付半導体デバイス、はんだ付半導体デバイスの製造方法および実装方法に関する。
【背景技術】
【０００２】
近年、ＩＩＩ族窒化物半導体の優れた半導体特性に着目して、基板と、ＩＩＩ族窒化物半導体層と、ショットキー電極（半導体層とショットキーコンタクトする電極を意味する、以下同じ。）とを含む半導体デバイス、たとえば、ＳＢＤ（ショットキーバリアダイオードを意味する、以下同じ。）、ＨＥＭＴ（高電子移動度トランジスタを意味する、以下同じ。）などが提案されている。
【０００３】
たとえば、特開２００８−１７７５３７号公報（特許文献１）は、ＩＩＩ族窒化物半導体層上に形成されたショットキー金属層が金属接合層を介在させて導電性基板に接合されているＳＢＤを開示する。かかるＳＢＤにおいては、Ａｕ−Ｓｎはんだを用いたＡｕ−Ｓｎ共晶ウエハ接合プロセスにより金属接合層と導電性基板とが接合されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７７５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特開２００８−１７７５３７号公報（特許文献１）に開示されるＳＢＤの実装は、ＳＢＤの導電性基板側またはＩＩＩ族窒化物半導体層のショットキー金属層が形成されている側の反対側をパッケージにボンディングさせることにより行なわれる。かかるＳＢＤの実装形態においては、ＩＩＩ族窒化物半導体層で生じる熱を放熱しにくいという不利な点があった。
【０００６】
かかる不利な点を解決するため、ＩＩＩ族窒化物半導体層のショットキー電極が形成されている側をパッケージにボンディングさせる実装形態、すなわちショットキー電極側ボンディング実装形態、が可能な構造のＳＢＤの開発が求められている。
【０００７】
上記のショットキー電極側ボンディング実装形態を可能とするに、ＳＢＤは、ＩＩＩ族窒化物半導体層上に形成されたショットキー電極上にパッド電極を形成し、かかるパッド電極をＡｕ−Ｓｎはんだなどを用いてパッケージにボンディングする必要がある。
【０００８】
しかし、ＳＢＤのショットキー電極上に形成されたパッド電極をＡｕ−Ｓｎはんだを用いて、その共晶温度（２８０℃程度）以上の温度で、安定して使用するために好ましくは３４０℃程度の温度で、パッケージにボンディングさせることにより実装した実装後ＳＢＤは、実装前のＳＢＤに比べて耐圧が著しく低下するという問題点が発生する。
【０００９】
かかる問題点の原因を検討したところ、はんだによる接合に用いられるパッド電極にははんだ中のＳｎの拡散を防止するためにＰｔが含まれているため、ショットキー電極上にパッド電極が形成されているＳＢＤに、２８０℃〜３４０℃程度の高い温度を加えると、パッド電極中のＰｔが硬いことから、パッド電極およびこれに接合しているショットキー電極の電極端に応力が集中する。また、かかるショットキー電極の電極端は、電界が集中するところであることから、応力および電界が集中することにより、リーク電流が増大する。このため、ＳＢＤの耐圧が著しく低下することが見出された。
【００１０】
かかる知見に基づいて、さらなる検討の結果、ショットキー電極とショットキー電極上に配置されたＰｔを含むパッド電極とを含むＳＢＤの実装においては、融点が２００℃以上２３０℃以下のはんだを用いた実装が好適であることを見出すことにより、本発明を完成させた。
【００１１】
すなわち、上述のように、本発明は、ＩＩＩ族窒化物半導体層上に配置されたショットキー電極と、その上に配置されたパッド電極と、その上に配置されたはんだとを含むはんだ付半導体デバイスについて、半導体デバイスの特性を低下させることなくそのはんだによる実装が可能なはんだ付半導体デバイス、実装はんだ付半導体デバイス、はんだ付半導体デバイスの製造方法および実装方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、ある局面に従えば、基板と、基板上に配置された少なくとも１層のＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に配置されたショットキー電極と、ショットキー電極上に配置されたパッド電極と、を含む半導体デバイスを含み、パッド電極は少なくともＰｔ層を含む複層構造を有し、半導体デバイスのパッド電極上に配置された融点が２００℃以上２３０℃以下のはんだをさらに含むはんだ付半導体デバイスである。
【００１３】
本発明のかかる局面に従うはんだ付半導体デバイスは、ＩＩＩ族窒化物半導体層上に配置された開口部を有する誘電体層をさらに含み、ショットキー電極を、誘電体層の開口部におけるＩＩＩ族窒化物半導体層上に配置することができる。また、基板は、ＩＩＩ族窒化物基板とすることができる。また、基板は、下地基板と下地基板に直接的または間接的に接合されたＩＩＩ族窒化物膜とを含む複合基板とすることができる。さらに、はんだ付半導体デバイスは、基板として、複合基板から下地基板が除去されて残存するＩＩＩ族窒化物膜を含むことができる。また、はんだは、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｉｎ−Ｂｉ、Ｓｎ−Ａｇ−Ｃｕ−ＢｉおよびＳｎ−Ａｇ−Ｂｉ−Ｉｎからなる群から選ばれる少なくとも１つの合金を含むことができる。また、Ｐｔ層の厚さは、３０ｎｍ以上とすることだできる。また、誘電体層は、Ｓｉ3Ｎ4およびＳｉＯ2からなる群から選ばれる少なくとも１つのケイ素化合物を含むことができる。
【００１４】
本発明は、別の局面に従えば、上記の局面に従うはんだ付半導体デバイスのはんだがパッケージにボンディングされていることにより、はんだ付半導体デバイスがパッケージに実装されている実装はんだ付半導体デバイスである。
【００１５】
本発明は、さらに別の局面に従えば、基板上に少なくとも１層のＩＩＩ族窒化物半導体層を形成するサブ工程と、ＩＩＩ族窒化物半導体層上にショットキー電極を形成するサブ工程と、ショットキー電極上にパッド電極を形成するサブ工程と、を含む半導体デバイスを形成する工程を含み、パッド電極は少なくともＰｔ層を含む複層構造を有し、半導体デバイスのパッド電極上に融点が２００℃以上２３０℃以下のはんだを配置する工程をさらに含むはんだ付半導体デバイスの製造方法である。
【００１６】
本発明のかかる局面に従うはんだ付半導体デバイスの製造方法は、ＩＩＩ族窒化物半導体層を形成するサブ工程の後、ショットキー電極を形成するサブ工程前に、ＩＩＩ族窒化物半導体層上に開口部を有する誘電体層を形成するサブ工程をさらに含み、ショットキー電極を形成するサブ工程において、誘電体層の開口部におけるＩＩＩ族窒化物半導体層上にショットキー電極を形成することができる。
【００１７】
本発明は、さらに別の局面に従えば、上記の局面に従うはんだ付半導体デバイスを準備する工程と、はんだ付半導体デバイスのはんだを２００℃以上２３０℃以下の温度でパッケージにボンディングさせることによりはんだ付半導体デバイスを実装する工程と、を含むはんだ付半導体デバイスの実装方法である。
【００１８】
本発明のかかる局面に従うはんだ付半導体デバイスの実装方法において、基板が下地基板と下地基板に直接的または間接的に接合されたＩＩＩ族窒化物膜とを含む複合基板であるはんだ付半導体デバイスを準備する工程と、はんだ付半導体デバイスのはんだを２００℃以上２３０℃以下の温度でパッケージにボンディングさせることによりはんだ付半導体デバイスを実装する工程と、はんだ付半導体デバイスの複合基板から下地基板を除去する工程と、を含むことができる。
【発明の効果】
【００１９】
本発明によれば、ＩＩＩ族窒化物半導体層上に配置されたショットキー電極と、その上に配置されたパッド電極と、その上に配置されたはんだとを含むはんだ付半導体デバイスについて、半導体デバイスの特性を低下させることなくそのはんだによる実装が可能なはんだ付半導体デバイス、実装はんだ付半導体デバイス、はんだ付半導体デバイスの製造方法および実装方法を提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明にかかるはんだ付半導体デバイスのある例を示す概略断面図である。
【図２】本発明にかかるはんだ付半導体デバイスの別の例を示す概略断面図である。
【図３】本発明にかかるはんだ付半導体デバイスのさらに別の例を示す概略断面図である。
【図４】本発明にかかる実装はんだ付半導体デバイスのある例を示す概略断面図である。
【図５】本発明にかかる実装はんだ付半導体デバイスの別の例を示す概略断面図である。
【図６】本発明にかかる実装はんだ付半導体デバイスのさらに別の例を示す概略断面図である。
【図７】本発明にかかるはんだ付半導体デバイスの製造方法および実装方法のある例を示す概略断面図である。
【図８】本発明にかかるはんだ付半導体デバイスの製造方法および実装方法の別の例を示す概略断面図である。
【図９】本発明にかかるはんだ付半導体デバイスの実装前後の耐圧の関係を示すグラフである。
【発明を実施するための形態】
【００２１】
［実施形態１：はんだ付半導体デバイス］
図１〜図３を参照して、本発明のある実施形態であるはんだ付半導体デバイス１，２Ａ，３は、基板１０と、基板１０上に配置された少なくとも１層のＩＩＩ族窒化物半導体層２０と、ＩＩＩ族窒化物半導体層２０上に配置されたショットキー電極４０と、ショットキー電極４０上に配置されたパッド電極５０と、を含む半導体デバイス１Ｄ，２ＡＤ，３Ｄを含み、パッド電極５０は少なくともＰｔ層を含む複層構造を有し、半導体デバイス１Ｄ，２ＡＤ，３Ｄのパッド電極５０上に配置された融点が２００℃以上２３０℃以下のはんだをさらに含む。
【００２２】
本実施形態のはんだ付半導体デバイス１，２Ａ，３は、ショットキー電極４０上にＰｔ層を含む複層構造を有するパッド電極５０が配置されている半導体デバイス１Ｄ，２ＡＤ，３Ｄのパッド電極５０上に融点が２００℃以上２３０℃以下のはんだ６０が配置されていることから、２００℃以上２３０℃以下の温度でパッケージにボンディングすることができるため、そのボンディングの際のパッド電極５０に含まれるＰｔに由来するショットキー電極４０の電極端への応力集中によるショットキー電極４０の劣化を抑制することにより、はんだ付半導体デバイス１，２Ａ，３の半導体デバイス特性の低下を抑制することができる。
【００２３】
本実施形態のはんだ付半導体デバイス１，２Ａ，３は、ショットキー電極４０の電極端に集中する電界を緩和させる観点から、ＩＩＩ族窒化物半導体層２０上に配置された開口部３０ｗを有する誘電体層３０をさらに含み、ショットキー電極４０は、誘電体層３０の開口部３０ｗにおけるＩＩＩ族窒化物半導体層２０上に配置されていることが好ましい。
【００２４】
さらに、チップ端面への電流のリークを防止する観点から、ショットキー電極４０は、誘電体層３０の開口部３０ｗにおけるＩＩＩ族窒化物半導体層２０上および開口部３０Ｗの近傍（たとえば開口端から１００μｍ以下の距離内）の誘電体層３０上に配置されていることがさらに好ましい。
【００２５】
なお、図２に示すような基板１０として下地基板１１と下地基板１１に直接または間接的に接合されたＩＩＩ族窒化物膜１３とを含む複合基板を含むはんだ付半導体デバイス２Ａは、図８に示すように、パッケージにはんだ付半導体デバイス２Ａのはんだ６０をボンディングさせることにより実装した後、複合基板から下地基板１１を除去することにより、基板として残存するＩＩＩ族窒化物膜１３を含むはんだ付半導体デバイス２Ｂを形成することができる。
【００２６】
（基板）
図１〜図３を参照して、基板１０は、その上に配置される少なくとも１層のＩＩＩ族窒化物半導体層２０を支持できるものであれば特に制限はなく、単層構造を有する単一基板であっても、複層構造を有する複合基板であってもよい。
【００２７】
図１および図３を参照して、基板１０は、その上に少なくとも１層のＩＩＩ族窒化物半導体層２０を成長させることにより配置することができる観点から、ＩＩＩ族窒化物基板であることが好ましい。
【００２８】
図２を参照して、基板１０は、高価なＩＩＩ族窒化物の量を低減して基板全体のコストを低減する観点から、下地基板１１と下地基板１１に直接的または間接的に接合されたＩＩＩ族窒化物膜１３とを含む複合基板であることが好ましい。下地基板１１としては、ＩＩＩ族窒化物膜１３と直接または間接に接合できるものであれば特に制限はないが、基板全体のコストを低減する観点から、Ｓｉ基板、ＳｉＣ基板、サファイア基板、複合酸化物基板（たとえば、ムライト（３Ａｌ2Ｏ3・２ＳＯ2〜２Ａｌ2Ｏ3・ＳｉＯ）基板などのＡｌ2Ｏ3−ＳｉＯ2系基板、ＹＳＺ（イットリア安定化ジルコニア）−ムライト基板などのＺｒＯ2−Ｙ2Ｏ3−Ａｌ2Ｏ3−ＳｉＯ2系基板など）が好ましく、多結晶基板であることが好ましく。また、化学組成の調節により熱膨張係数の調節が可能なことから複合酸化物基板が好ましい。
【００２９】
上記のような複合基板は、下地基板１１とＩＩＩ族窒化物膜１３との接合性を高くする観点から、下地基板１１とＩＩＩ族窒化物膜１３とを接合膜１２を介在させて間接的に接合されていることが好ましい。ここで、接合膜１２は、特に制限はないが、下地基板１１とＩＩＩ族窒化物膜１３との接合性を高める観点から、ＳｉＯ2膜、Ｓｉ3Ｎ4膜などが好ましい。
【００３０】
（ＩＩＩ族窒化物半導体層）
図１〜図３を参照して、ＩＩＩ族窒化物半導体層２０は、はんだ付半導体デバイス１，２Ａ，３の半導体デバイス機能を発現させるための少なくとも１層のＩＩＩ族窒化物半導体層であれば特に制限はなく、はんだ付半導体デバイスの種類に応じてその構成が異なる。図１および図２を参照して、はんだ付半導体デバイス１，２Ａがはんだ付ＳＢＤ（ショットキーバリアダイオード）の場合は、ＩＩＩ族窒化物半導体層２０は、たとえばｎ+−ＧａＮ層２１およびｎ-−ＧａＮ層２２で構成することができる。図３を参照して、はんだ付半導体デバイス３がはんだ付ＨＥＭＴ（高電子移動度トランジスタ）の場合は、ＩＩＩ族窒化物半導体層２０は、ＧａＮ層２６、ｎ−Ａｌ1-xＧａxＮ層２７（０＜ｘ＜１）およびｎ−ＧａＮ層２８で構成することができる。
【００３１】
（開口部を有する誘電体層）
図１〜図３を参照して、開口部３０ｗを有する誘電体層３０，８０は、はんだ付半導体デバイス１，２Ａ，３の半導体デバイス機能を高めるものであれば特に制限はないが、信頼性を高める観点から、Ｓｉ3Ｎ4およびＳｉＯ2からなる群から選ばれる少なくとも１つのケイ素化合物を含むことが好ましく、Ｓｉ3Ｎ4層およびＳｉＯ2層の少なくとも１つの層であることが好ましい。
【００３２】
（ショットキー電極）
図１〜図３を参照して、ショットキー電極４０は、ＩＩＩ族窒化物半導体層２０とショットキーコンタクトをする電極であれば特に制限はないが、ショットキー電極とＩＩＩ族窒化物半導体層との仕事関数の差の観点から、Ｎｉ／Ａｕ電極（ＩＩＩ族窒化物半導体層２０側から順に配置されるＮｉ層およびＡｕ層の複層構造を有する電極）、Ｎｉ／Ｐｄ／Ｐｔ／Ａｕ電極（ＩＩＩ族窒化物半導体層２０側から順に配置されるＮｉ層、Ｐｄ層、Ｐｔ層およびＡｕ層の複数構造を有する電極）などが好適に挙げられる。
【００３３】
（パッド電極）
図１〜図３を参照して、パッド電極５０は、Ｐｔ層を含む複層構造を有しショットキー電極４０およびはんだ６０と接合性の高い電極であれば特に制限はないが、密着性の良いＴｉと、はんだとの濡れ性の良いＡｕと、を使用する観点から、Ｔｉ／Ｐｔ／Ａｕ電極（ショットキー電極４０側から順に配置されるＴｉ層、Ｐｔ層およびＡｕ層の複層構造を有する電極）、Ｎｉ／Ｐｔ／Ａｕ電極（ショットキー電極４０側から順に配置されるＮｉ層、Ｐｔ層およびＡｕ層の複層構造を有する電極）などが好適に挙げられる。
【００３４】
パッド電極５０に含まれるＰｔ層の厚さは、はんだ６０に含まれるＳｎの拡散を効果的に防止する観点から、３０ｎｍ以上が好ましく、５０ｎｍ以上がより好ましい。
【００３５】
（はんだ）
図１〜図６を参照して、はんだ６０は、融点が２００℃以上２３０℃以下でありパッド電極５０およびパッケージ１００との接合性が高いはんだであれば特に制限はないが、半導体デバイスにかかる応力を低減する観点から、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｉｎ−Ｂｉ、Ｓｎ−Ａｇ−Ｃｕ−ＢｉおよびＳｎ−Ａｇ−Ｂｉ−Ｉｎからなる群から選ばれる少なくとも１つの合金を含むことが好ましい。具体的には、Ｓｎ−Ａｇはんだ、Ｓｎ−Ｃｕはんだ、Ｓｎ−Ａｇ−Ｃｕはんだ、Ｓｎ−Ｉｎ−Ｂｉはんだ、Ｓｎ−Ａｇ−Ｃｕ−Ｂｉはんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｉｎはんだなどが好適に挙げられる。
【００３６】
（はんだ付ＳＢＤ）
図１を参照して、はんだ付半導体デバイス１は、はんだ付ＳＢＤの１例であり、基板１０と、基板１０の一方の主面上に順に配置されたｎ+−ＧａＮ層２１およびｎ-−ＧａＮ層２２で構成されるＩＩＩ族窒化物半導体層２０と、ＩＩＩ族窒化物半導体層２０上に配置された開口部３０ｗを有する誘電体層３０と、誘電体層３０の開口部３０ｗのＩＩＩ族窒化物半導体層２０上および開口部３０ｗの近傍の誘電体層３０上に配置されたショットキー電極４０と、ショットキー電極４０上に配置されたパッド電極５０と、パッド電極５０上に配置されたはんだ６０と、基板の他方の主面上に配置された基板側電極７０と、を含む。
【００３７】
図２を参照して、はんだ付半導体デバイス２Ａは、はんだ付ＳＢＤの別の例であり、下地基板１１と下地基板１１に直接的または間接的に接合されたＩＩＩ族窒化物膜１３とを含む複合基板である基板１０と、基板１０のＩＩＩ族窒化物膜１３側の主面上に順に配置されたｎ+−ＧａＮ層２１およびｎ-−ＧａＮ層２２で構成されるＩＩＩ族窒化物半導体層２０と、ＩＩＩ族窒化物半導体層２０上に配置された開口部３０ｗを有する誘電体層３０と、誘電体層３０の開口部３０ｗのＩＩＩ族窒化物半導体層２０上および開口部３０ｗの近傍の誘電体層３０上に配置されたショットキー電極４０と、ショットキー電極４０上に配置されたパッド電極５０と、パッド電極５０上に配置されたはんだ６０と、を含む。
【００３８】
図８を参照して、上記のはんだ付半導体デバイス２Ａは、はんだ６０をパッケージ１００にボンディングさせることにより実装した後、基板１０である複合基板から下地基板１１が除去されることにより、残留するＩＩＩ族窒化物膜１３を基板として含むはんだ付半導体デバイス２Ｂとなる。
【００３９】
（はんだ付ＨＥＭＴ）
図３を参照して、はんだ付半導体デバイス３は、はんだ付ＨＥＭＴの１例であり、基板１０と、基板１０の一方の主面上に順に配置されたＧａＮ層２６、ｎ−Ａｌ1-xＧａxＮ層２７（０＜ｘ＜１）およびｎ−ＧａＮ層２８で構成されるＩＩＩ族窒化物半導体層２０と、ＩＩＩ族窒化物半導体層２０上に配置された開口部８０ｗを有する誘電体層８０と、誘電体層８０の開口部８０ｗのＩＩＩ族窒化物半導体層２０上に配置されたゲート電極であるショットキー電極４０と、ショットキー電極４０上に配置されたパッド電極５０と、パッド電極５０上に配置されたはんだ６０と、を含む。また、はんだ付半導体デバイス３は、ＩＩＩ族窒化物半導体層２０のｎ−ＧａＮ層２８の一部およびその上に位置する誘電体層８０が除去されて、露出したＩＩＩ族窒化物半導体層２０のｎ−Ａｌ1-xＧａxＮ層２７上に互いに分離して配置されたソース電極４２およびドレイン電極４４と、ソース電極４２およびドレイン電極４４のそれぞれの上に配置されたパッド電極５０と、それらのパッド電極５０のそれぞれの上に配置されたはんだ６０と、を含む。
【００４０】
［実施形態２：実装はんだ付半導体デバイス］
図４〜図６を参照して、本発明の別の実施形態である実装はんだ付半導体デバイス６，７Ｂ，８は、実施形態１のはんだ付半導体デバイス１，２Ｂ，３のはんだ６０がパッケージ１００にボンディングされていることにより、はんだ付半導体デバイス１，２Ｂ，３がパッケージ１００に実装されている。ここで、実装はんだ付半導体デバイス１，２Ｂにおいて、はんだ付半導体デバイス１Ｄ，２ＢＤの基板側電極７０は、ワイヤ９０によりパッケージ１００にボンディングされている。
【００４１】
本実施形態の実装はんだ付半導体デバイス６，７Ｂ，８は、実施形態１のはんだ付半導体デバイス１，２Ｂ，３が２００℃以上２３０℃以下の温度でパッケージ１００にボンディングされたものであることから、そのボンディングの際のパッド電極５０に含まれるＰｔに由来するショットキー電極４０の電極端への応力集中によるショットキー電極４０の劣化が抑制されるため、はんだ付半導体デバイス１，２Ｂ，３の半導体デバイス特性の低下が抑制されて高い半導体デバイス特性を有する。
【００４２】
（パッケージ）
パッケージ１００は、半導体デバイスが実装される基板をいい、特に制限はないが、放熱性が高いＣｕ、ＣｕＷなどで形成される導電部と、エポキシ等の樹脂やＳｉＯ2などで形成される絶縁部と、を含むことが好ましい。
【００４３】
［実施形態３：はんだ付半導体デバイスの製造方法］
図７および図８を参照して、本発明のさらに別の実施形態であるはんだ付半導体デバイス１，２Ａの製造方法は、基板１０上に少なくとも１層のＩＩＩ族窒化物半導体層２０を形成するサブ工程と、ＩＩＩ族窒化物半導体層２０上にショットキー電極４０を形成するサブ工程と、ショットキー電極４０上にパッド電極５０を形成するサブ工程と、を含む半導体デバイス１Ｄ，２ＡＤを形成する工程を含み、パッド電極５０は少なくともＰｔ層を含む複層構造を有し、半導体デバイス１Ｄ，２ＡＤのパッド電極５０上に融点が２００℃以上２３０℃以下のはんだ６０を配置する工程をさらに含む。
【００４４】
本実施形態のはんだ付半導体デバイス１，２Ａの製造方法は、パッケージへの実装の際に半導体デバイス特性の低下が抑制され高い半導体デバイス特性を有する実装はんだ付半導体デバイスが得られるはんだ付半導体デバイス１，２Ａ，３を効率よく製造することができる。
【００４５】
本実施形態のはんだ付半導体デバイス１，２Ａの製造方法において、誘電体層３０によりショットキー電極４０の電極端に集中する電界を緩和する観点から、ＩＩＩ族窒化物半導体層２０を形成するサブ工程の後、ショットキー電極４０を形成するサブ工程前に、ＩＩＩ族窒化物半導体層２０上に開口部３０ｗを有する誘電体層３０を形成するサブ工程をさらに含み、ショットキー電極４０を形成するサブ工程において、誘電体層３０の開口部３０ｗにおけるＩＩＩ族窒化物半導体層２０上にショットキー電極４０を形成することが好ましい。
【００４６】
さらに、チップ端面への電流のリークを防止する観点から、ショットキー電極４０を形成する工程において、誘電体層３０の開口部３０ｗにおけるＩＩＩ族窒化物半導体層２０上および開口部３０Ｗの近傍（たとえば開口端から１００μｍ以下の距離内）の誘電体層３０上にショットキー電極４０を形成することが好ましい。
【００４７】
（半導体デバイスの形成工程）
図７および図８を参照して、本実施形態のはんだ付半導体デバイス１，２Ａの製造方法は、基板１０上に少なくとも１層のＩＩＩ族窒化物半導体層２０を形成するサブ工程（図７（Ａ）および図８（Ａ））と、ＩＩＩ族窒化物半導体層２０上にショットキー電極４０を形成するサブ工程（図７（Ｃ）および図８（Ｃ））と、ショットキー電極４０上にパッド電極５０を形成するサブ工程（図７（Ｄ）および図８（Ｄ））と、を含む半導体デバイス１Ｄ，２ＡＤ，３Ｄを形成する工程を含む。また、半導体デバイス１Ｄ，２ＡＤ，３Ｄを形成する工程において、ＩＩＩ族窒化物半導体層２０を形成するサブ工程（図７（Ａ）および図８（Ａ））の後、ショットキー電極４０を形成するサブ工程（図７（Ｃ）および図８（Ｃ））前に、ＩＩＩ族窒化物半導体層２０上に開口部３０ｗを有する誘電体層３０を形成するサブ工程（図７（Ｂ）および図８（Ｂ））をさらに含むことが好ましい。
【００４８】
図７（Ａ）および図８（Ａ）を参照して、基板１０の一方の主面上に少なくとも１層のＩＩＩ族窒化物半導体層２０を形成するサブ工程において、ＩＩＩ族窒化物半導体層２０を形成する方法は、特に制限はないが、結晶品質の高いＩＩＩ族窒化物半導体層２０を成長させる観点から、気相法としては、ＨＶＰＥ（ハイドライド気相成長）法、ＭＯＣＶＤ（有機金属化学気相堆積）法、ＭＢＥ(分子線成長)法、昇華法などが好ましく、液相法としては、高窒素圧溶液法、フラックス法などが好ましい。
【００４９】
基板１０は、結晶品質の高いＩＩＩ族窒化物半導体層２０を成長させる観点から、ＩＩＩ族窒化物基板であることが好ましい。さらに、基板１０は、高価なＩＩＩ族窒化物の量を低減して基板全体のコストを低減する観点から、下地基板１１と下地基板１１に直接的または間接的に接合されたＩＩＩ族窒化物膜１３とを含む複合基板であることが好ましい。
【００５０】
図７（Ｂ）および図８（Ｂ）を参照して、ＩＩＩ族窒化物半導体層２０上に開口部３０ｗを有する誘電体層３０を形成するサブ工程は、特に制限はないが、効率的に開口部３０ｗを有する誘電体層３０を形成する観点から、ＩＩＩ族窒化物半導体層２０上に誘電体層３０を形成した後、誘電体層３０の一部を除去することにより開口部３０ｗを形成することが好ましい。誘電体層３０を形成する方法は、誘電体層３０の材料に適した成長方法であれば特に制限はなく、マグネトロンスパッタ法、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法、ＥＢ（電子ビーム）蒸着法などが好適に挙げられる。誘電体層３０に開口部３０ｗを形成する方法は、誘電体層３０の材料に適した開口部３０ｗの形成方法であれば特に制限はなく、ウェットエッチング法などが好適に挙げられる。
【００５１】
図７（Ｃ）および図８（Ｃ）を参照して、ＩＩＩ族窒化物半導体層２０上、誘電体層３０の開口部３０ｗにおけるＩＩＩ族窒化物半導体層２０上、あるいは誘電体層３０の開口部３０ｗにおけるＩＩＩ族窒化物半導体層２０上および開口部３０ｗの近傍（たとえば開口端から１００μｍ以下の距離内）の誘電体層３０上に、ショットキー電極４０を形成するサブ工程において、ショットキー電極４０を形成する方法は、ショットキー電極４０の材料に適した形成方法であれば特に制限はなく、ＥＢ蒸着法などが好適に挙げられる。
【００５２】
図７（Ｄ）および図８（Ｄ）を参照して、ショットキー電極４０上にパッド電極５０を形成するサブ工程において、パッド電極５０を形成する方法は、パッド電極５０の材料に適した形成方法であれば特に制限はなく、ＥＢ蒸着法、リフトオフ法などが好適に挙げられる。ここで、パッド電極５０は、はんだ６０に含まれるＳｎの拡散を防止する観点から、Ｐｔ層を含む複層構造を有する。
【００５３】
なお、図７（Ｅ）を参照して、はんだ付半導体デバイス１の製造方法においては、パッド電極５０を形成するサブ工程の後、基板１０の他方の主面上に基板側電極７０を形成するサブ工程を含むことができる。基板側電極７０を形成する方法は、基板側電極７０の材料に適した形成方法であれば特に制限はなく、ＥＢ蒸着法などが好適に挙げられる。
【００５４】
上記のようにして、半導体デバイス１Ｄ，２ＡＤ，３Ｄが効率よく得られる。
（はんだを配置する工程）
図７（Ｆ）および図８（Ｅ）を参照して、半導体デバイス１Ｄ，２ＡＤ，３Ｄのパッド電極５０上に融点が２００℃以上２３０℃以下のはんだ６０を配置する工程において、配置されるはんだ６０は、特に制限はないが、半導体デバイスにかかる応力を低減する観点から、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｉｎ−Ｂｉ、Ｓｎ−Ａｇ−Ｃｕ−ＢｉおよびＳｎ−Ａｇ−Ｂｉ−Ｉｎからなる群から選ばれる少なくとも１つの合金を含むことが好ましい。
【００５５】
上記のようにして、はんだ付半導体デバイス１，２Ａ，３が効率よく得られる。
［実施形態４：はんだ付半導体デバイスの実装方法］
図７および図８を参照して、本発明のさらに別の実施形態であるはんだ付半導体デバイス１，２Ａの実装方法は、実施形態１のはんだ付半導体デバイス１，２Ａを準備する工程（図７（Ａ）〜（Ｆ）および図８（Ａ）〜（Ｅ））と、はんだ付半導体デバイス１，２Ａのはんだ６０を２００℃以上２３０℃以下の温度でパッケージ１００にボンディングさせることによりはんだ付半導体デバイス１，２Ａ，３を実装する工程（図７（Ｇ）〜（Ｈ）および図８（Ｆ）〜（Ｈ））と、を含む。
【００５６】
本実施形態のはんだ付半導体デバイス１，２Ａの実装方法は、パッケージへの実装の際の半導体デバイス特性の低下が抑制されるため、高い半導体デバイス特性を有する実装はんだ付半導体デバイス６，７Ａ，７Ｂが得られる。
【００５７】
図８を参照して、本実施形態のはんだ付半導体デバイス２Ａの実装方法において、半導体デバイスの放熱性を高めるとともにコストを低減する観点から、はんだ付半導体デバイス２Ａを準備する工程（図８（Ａ）〜（Ｅ））と、はんだ付半導体デバイス２Ａのはんだ６０をパッケージ１００にボンディングさせることによりはんだ付半導体デバイス２Ａを実装する工程（図８（Ｆ））と、はんだ付半導体デバイス２Ａの基板１０である複合基板から下地基板１１を除去する工程と、を含むことが好ましい。かかる実装方法により、基板としてＩＩＩ族窒化物膜１３を含むはんだ付半導体デバイス２Ｂがパッケージ１００に実装された、高い半導体デバイス特性および高温動作特性を有する実装はんだ付半導体デバイス７Ｂが得られる。
【００５８】
（はんだ付半導体デバイスの準備工程）
図７（Ａ）〜（Ｆ）および図８（Ａ）〜（Ｅ）を参照して、はんだ付半導体デバイス１，２Ａを準備する工程は、実施形態３のはんだ付半導体デバイス１，２Ａの製造方法と同じであるため、ここでは繰り返さない。
【００５９】
（はんだ付半導体デバイスの実装工程）
図７（Ｇ）および図８（Ｆ）を参照して、はんだ付半導体デバイス１，２Ａを実装する工程は、はんだ付半導体デバイス１，２Ａのはんだ６０を２００℃以上２３０℃以下の温度でパッケージ１００にボンディングすることにより行なう。
【００６０】
さらに、図７（Ｈ）を参照して、はんだ付半導体デバイス１の場合は、はんだ付半導体デバイス１の基板側電極７０をワイヤ９０によりパッケージ１００にボンディングする工程により、実装はんだ付半導体デバイス６が得られる。
【００６１】
（はんだ付半導体デバイスの複合基板からの下地基板の除去工程）
図８（Ｆ）および（Ｇ）を参照して、パッケージ１００にはんだ付半導体デバイス２Ａがボンディングされた実装はんだ付半導体デバイス７Ａの場合は、はんだ付半導体デバイス２Ａの基板１０である複合基板から下地基板１１を除去する工程をさらに含むことができる。複合基板である基板１０が接合膜１２を含む場合は、さらに接合膜１２をも除去することができる。ここで、下地基板１１および接合膜１２を除去する方法は、特に制限はなく、切断、切削、研磨、およびエッチングなどの方法が挙げられる。エッチングは、エッチング液を用いたウエットエッチングであっても、ＲＩＥ（反応性イオンエッチング）などのドライエッチングであってもよい。
【００６２】
さらに、図８（Ｇ）および（Ｈ）を参照して、実装はんだ付半導体デバイス７Ａの場合は、上記のように、はんだ付半導体デバイス２Ａの基板１０である複合基板から下地基板１１および接合膜１２を除去して露出したＩＩＩ族窒化物膜１３上に基板側電極７０を形成する工程によりはんだ付半導体デバイス２Ｂが得られる。ここで、基板側電極７０を形成する方法は、基板側電極７０の材料に適した形成方法であれば特に制限はなく、ＥＢ蒸着法などが好適に挙げられる。
【００６３】
次に、図８（Ｈ）を参照して、はんだ付半導体デバイス２Ｂの基板側電極をワイヤ９０によりパッケージ１００にボンディングする工程により、実装はんだ付半導体デバイス７Ｂが得られる。
【実施例】
【００６４】
（実施例１）
１．はんだ付半導体デバイスの作製
図７（Ａ）を参照して、基板１０としての直径２インチ（５．０８ｃｍ）で厚さ４００μｍのＧａＮ基板の一方の主面上に、ＭＯＣＶＤ（有機金属化学気相堆積）法により、ＩＩＩ族窒化物半導体層２０として厚さ３μｍのｎ+−ＧａＮ層２１（キャリア濃度が２×１０18ｃｍ-3）および厚さ５μｍのｎ-−ＧａＮ層２２（キャリア方度が５×１０15ｃｍ-3）をこの順に成長させた。
【００６５】
次に、図７（Ｂ）を参照して、ＩＩＩ族窒化物半導体層２０のｎ-−ＧａＮ層２２上に、誘電体層３０としてスパッタ法により厚さ１μｍのＳｉ3Ｎ4層を形成した後、ウェットエッチング法により直径１０００μｍの開口部３０ｗを形成した。
【００６６】
次に、図７（Ｃ）を参照して、誘電体層３０の開口部３０ｗのＩＩＩ族窒化物半導体層２０上および開口部３０ｗの開口端から１００μｍまでの距離の近傍の誘電体層３０上に、ショットキー電極４０としてＥＢ蒸着法により厚さ１００ｎｍのＮｉ層および厚さ５００ｎｍのＡｕ層をこの順に形成することによりＮｉ／Ａｕ電極を形成した。
【００６７】
次に、図７（Ｄ）を参照して、ショットキー電極４０上に、パッド電極５０としてＥＢ蒸着法により厚さ５０ｎｍのＴｉ層、厚さ１００ｎｍのＰｔ層および厚さ２μｍのＡｕ層をこの順に形成することによりＴｉ／Ｐｔ／Ａｕ電極を形成した。
【００６８】
次に、図７（Ｅ）を参照して、基板１０の他方の主面上に、基板側電極７０としてＥＢ蒸着法により厚さ２００ｎｍのＡｌ層、厚さ５０ｎｍのＴｉ層および厚さ５００ｎｍのＡｕ層がこの順に形成することによりＡｌ／Ｔｉ／Ａｕ電極を形成した。また、スクライブおよびブレーク法により２ｍｍ×２ｍｍ角の大きさにチップ化した。また、パッド電極５０上に、はんだ６０として融点が２１０℃であるＳｎ−Ａｇはんだ（はんだ中のＳｎ含有量が９７質量％でＡｇ含有量が３質量％）を配置した。
【００６９】
上記のようにして、はんだ付半導体デバイス１のチップが得られた。こうして得られた複数のはんだ付半導体デバイス１について、実装前の耐圧を測定した。ここで、実装前の耐圧は、ショットキー電極４０におけるリーク電流が１×１０-3Ａ／ｃｍ2となるときの逆方向電圧とした。
【００７０】
２．はんだ付半導体デバイスの実装
次に、図７（Ｇ）を参照して、はんだ付半導体デバイス１のはんだ６０を２３０℃の温度でパッケージ１００にボンディングした。
【００７１】
次に、図７（Ｈ）を参照して、はんだ付半導体デバイス１の基板側電極７０をＡｕ製のワイヤ９０によりパッケージ１００にボンディングした。
【００７２】
上記のようにして、はんだ付半導体デバイス１のチップがパッケージ１００に実装された実装はんだ付半導体デバイス６が得られた。こうして得られた複数の実装はんだ付半導体デバイスについて、実装後の耐圧を測定した。ここで、実装後の耐圧は、上記の実装前の耐圧と同様の基準で測定した。
【００７３】
図９のグラフに、複数のはんだ付半導体デバイス１について、実装前後の耐圧をプロットした。
【００７４】
（比較例１）
はんだとして融点が２８０℃のＡｕ−Ｓｎはんだ（はんだ中のＡｕ含有量が８０質量％でＳｎ含有量が２０質量％）を用いたこと、３４０℃の温度ではんだをパッケージにボンディングしたこと以外は、実施例１と同様にして、はんだ付半導体デバイスを作成しパッケージに実装し、実装前後の耐圧を測定し、図９のグラフにプロットした。
【００７５】
（比較例２）
パッド電極として厚さ５０ｎｍのＴｉ層および厚さ２μｍのＡｕ層をこの順に形成することにより、Ｐｔ層を含まないＴｉ／Ａｕ電極を形成したこと、はんだとして融点が２８０℃のＡｕ−Ｓｎはんだ（はんだ中のＡｕ含有量が８０質量％でＳｎ含有量が２０質量％）を用いたこと、３４０℃の温度ではんだをパッケージにボンディングしたこと以外は、実施例１と同様にして、はんだ付半導体デバイスを作成しパッケージに実装し、実装前後の耐圧を測定し、図９のグラフにプロットした。
【００７６】
図９を参照して、比較例２に示すように、パッド電極にＰｔ層を含まないはんだ付半導体デバイスは、３４０℃の温度でパッド電極上のはんだでパッケージにボンディングしても実装前の耐圧に対して実装後の耐圧は低下しないが、Ｓｎはｎ型ＧａＮに対してオーミックを示すため、はんだ中のＳｎの拡散によりショットキー特性が低下するという問題点があった。このため、パッド電極にはＰｔ層を含める必要があった。
【００７７】
比較例１に示すように、パッド電極にＰｔ層を含むはんだ付半導体デバイスは、３４０℃の温度でパッド電極上のはんだでパッケージにボンディングすると、実装前の耐圧に対して実装後の耐圧が著しく低下する問題点があった。
【００７８】
これに対して、実施例１に示すように、パッド電極にＰｔ層を含むはんだ付半導体デバイスは、２３０℃の温度でパッド電極上のはんだでパッケージにボンディングすると、実装前の耐圧に対して実装後の耐圧は低下せず、高い耐圧性能を維持することができた。
【００７９】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８０】
１，２Ａ，２Ｂ，３  はんだ付半導体デバイス、１Ｄ，２ＡＤ，２ＢＤ，３Ｄ  半導体デバイス、６，７Ａ，７Ｂ，８  実装はんだ付半導体デバイス、１０  基板、１１  下地基板、１２  接合膜、１３  ＩＩＩ族窒化物膜、２０  ＩＩＩ族窒化物半導体層、２１  ｎ+−ＧａＮ層、２２  ｎ-−ＧａＮ層、２６  ＧａＮ層、２７  ｎ−Ａｌ1-xＧａxＮ層、２８  ｎ−ＧａＮ層、３０，８０  誘電体層、３０ｗ，８０ｗ  開口部、４０  ショットキー電極、４２  ソース電極、４４  表ドレイン電極、５０  パッド電極、６０  はんだ、７０  基板側電極、９０  ワイヤ、１００  パッケージ。
【図１】
2014209508.tif 000003
【図２】
2014209508.tif 000004
【図３】
2014209508.tif 000005
【図４】
2014209508.tif 000006
【図５】
2014209508.tif 000007
【図６】
2014209508.tif 000008
【図７】
2014209508.tif 000009
【図８】
2014209508.tif 000010
【図９】
2014209508.tif 000011