(57)【要約】      （修正有）【課題】ＳＯＩ基板の上の各チャンネルタイプのフィンの幅を正確に制御し、パンチスルーストッパを必要とすることなく、リーク電流経路を排除する方法を提供する。【解決手段】シリコン・オン・インシュレータ基板の第１のシリコン層上に、ＳｉＧｅ層を堆積させ、ＳｉＧｅ層及び第１のシリコン層を選択的にエッチングして、ＳｉＧｅ／Ｓｉ構造を有する第１のフィン２８を形成する。第２の絶縁層を形成して、第２の絶縁層が、第１の絶縁層の露出領域を覆うとともに第１のフィン２６の上面を露出させ、第１のフィンのうちの選択された第１のフィン部分のみの上側ＳｉＧｅ部分を除去して、この第１のフィン部分の下側Ｓｉ部分を露出させる。次に、露出された下側Ｓｉ部分の上に第２のシリコン層を形成して、Ｓｉ構造を有する第２のフィンを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のシリコン層と下層シリコン基板との間に位置する第１の絶縁層を有するシリコン・オン・インシュレータ基板を設ける工程と、
前記第１のシリコン層上にＳｉＧｅの層を堆積させる工程と、
前記ＳｉＧｅ層及び前記第１のシリコン層を選択的にエッチングして、上側ＳｉＧｅ部分と下側Ｓｉ部分とを備える積層されたＳｉＧｅ／Ｓｉ構造を有する第１のフィンを形成する工程と、
前記第１の絶縁層の露出領域を覆うとともに前記第１のフィンの上面を露出させつつ前記第１のフィンを囲む第２の絶縁層を形成する工程と、
前記第１のフィンのうちの選択された第１のフィン部分のみの上側ＳｉＧｅ部分を除去して、当該の第１のフィン部分の前記下側Ｓｉ部分を露出させる工程と、
前記露出された下側Ｓｉ部分の上に第２のシリコン層を形成して、Ｓｉ構造を有する第２のフィンを形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１のフィンを加熱して、前記上側ＳｉＧｅ部分から前記下側Ｓｉ部分へＧｅを下方拡散させる工程をさらに含む半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１のシリコン層は、３〜２０ｎｍ、好ましくは４〜１５ｎｍ、より好ましくは５〜８ｎｍの範囲の厚さを有する半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記ＳｉＧｅの層は、前記第１のシリコン層よりも厚い膜厚を有する半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記第１のフィンのうちの選択された前記第１のフィン部分から前記上側ＳｉＧｅ部分を除去する前に、前記第１のフィンのうちの選択された第２のフィン部分の上にマスク層を形成する工程をさらに含む半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
１以上の前記第１のフィンを備えるｐＦＥＴトランジスタと、１以上の前記第２のフィンを備えるｎＦＥＴトランジスタとを形成する工程をさらに含む半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第２のフィンを形成した後に前記第２の絶縁層を除去する工程と、
前記第１及び第２のフィンの上にゲート絶縁層とゲート電極とを形成する工程と、
前記ゲート絶縁層及び前記ゲート電極の一部を除去して、前記第１のフィンの上に第１のゲート絶縁層及び第１のゲート電極を形成するとともに、前記第２のフィンの上に第２のゲート絶縁層及び第２のゲート電極を形成する工程と、
をさらに含む半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板上に形成される絶縁層と、
前記絶縁層上に形成され、第１の半導体材料を含む３次元チャネル領域を有するｐＦＥＴトランジスタと、
前記絶縁層上に形成され、第２の半導体材料を含む３次元チャネル領域を有するｎＦＥＴトランジスタと、
を備え、
前記ｐＦＥＴトランジスタ及び前記ｎＦＥＴトランジスタのそれぞれの前記３次元チャネル領域は、前記絶縁層のうち、周囲領域に対して高いそれぞれの領域の上に位置している半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１の半導体材料がシリコンゲルマニウムであり、前記第２の半導体材料がシリコンである半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ｐＦＥＴトランジスタの前記チャネル領域は、
前記シリコンゲルマニウムの下側に位置するとともに前記絶縁層の上側に位置するシリコンの層を含む半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記シリコンの層が１０ｎｍ未満の厚さを有する半導体装置。
【請求項１２】
請求項８に記載の半導体装置において、
前記ｐＦＥＴトランジスタの前記３次元チャネル領域は、前記ｎＦＥＴトランジスタの前記３次元チャネル領域の幅及び高さに等しい幅及び高さを有する半導体装置。
【請求項１３】
請求項８に記載の半導体装置において、
前記第２の半導体材料が完全空乏型シリコン（Ｆｕｌｌｙ−Ｄｅｐｅｌｅｔｅｄ  Ｓｉｌｉｃｏｎ）であり、
前記ｎＦＥＴの前記３次元チャネル領域は、２０ｎｍよりも大きい距離だけ前記絶縁層から上方へ突出するフィン中に形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上にフィンＦＥＴ構造が形成される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の世代進行とともに、トランジスタのゲート長が減少し続けている。新たなトランジスタの構成では、ゲート長が縮小するにつれて、特に対策をしない限り、応答の低下が生じるおそれがあり、このような応答の低下を是正することが求められてきた。そのような構造形態の１つとして、フィンＦＥＴ又はトリゲートトランジスタが様々な形で挙げられており、この構造形態では、各トランジスタのソース、ドレイン、及びチャネル領域が半導体基板に対して高い。この高い部分は、リッジ又はフィンの形状を有しており、下側に位置する基板と一体に形成される場合があり、あるいは、ＳＯＩ型デバイスの場合には絶縁層上に形成される場合がある。ゲートは、突出したフィンの３つの面を覆っている。そのため、利用可能なチャネル領域は、このフィンのうちゲートと接触する上部だけでなく、当該フィンのうちゲートと接触する側壁の分も増加することになる。
【０００３】
ｐＦＥＴトランジスタに対して異なる材料をｎＦＥＴトランジスタのチャネル領域に与えることも知られる。例えば、チャネル材料としてのシリコンゲルマニウム（ＳｉＧｅ）は、シリコンと比べてｐＦＥＴトランジスタの性能を高めるが、同じことがｎＦＥＴトランジスタに関しては当てはまらない。そのため、フィンＦＥＴでは、ｐＦＥＴトランジスタのチャネルをＳｉＧｅにより形成し、ｎＦＥＴトランジスタのチャネルをシリコンにより形成することが提案されている。
【０００４】
特許文献１には、シリコン・オン・インシュレータ（ＳＯＩ）基板の上層シリコン層をエッチングしてＳｉフィンを形成することでこのＳＯＩ基板の上にフィンＦＥＴを形成し、ｎＦＥＴトランジスタのＳｉフィンをマスキングし、ｐＦＥＴトランジスタのフィン上にＳｉＧｅ層を堆積させることが開示されている。しかしながら、この技術では、各チャネルタイプのフィンの幅を他のチャネルタイプに対して制御することが難しく、各チャネルタイプのフィンの幅がかなり変わるおそれがある。
【０００５】
特許文献２には、シリコンチャネルのトレンチを形成して下側に位置するシリコン基板を露出させ、そのトレンチ内にＳｉフィンを形成した後に、さらなるトレンチを形成して、シリコン基板上に位置するＳｉＧｅ膜を露出させ、その後、そのさらなるトレンチ内にＳｉＧｅフィンを形成することで、フィンＦＥＴを形成することが開示されている。しかしながら、この技術では、パンチスルーリーク電流を防止するために、不純物ドーピングがＳｉＧｅ層を横切るフィン領域のために必要とされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７，１９８，９９０号明細書
【特許文献２】米国特許第７，８４２，５５９号明細書
【発明の概要】
【０００７】
一の態様において、本発明は、半導体装置の製造方法に関する。この製造方法は、第１のシリコン層と下層シリコン基板との間に配置される第１の絶縁層を有するシリコン・オン・インシュレータ基板を設ける工程を含んでいる。第１のシリコン層上に、ＳｉＧｅの層を堆積させる。ＳｉＧｅ層及び第１のシリコン層を選択的にエッチングして、上側ＳｉＧｅ部分と下側Ｓｉ部分とを備える積層されたＳｉＧｅ／Ｓｉ構造を有する第１のフィンを形成する。第２の絶縁層を形成して、第２の絶縁層が、第１の絶縁層の露出領域を覆うとともに第１のフィンの上面を露出させつつ第１のフィンを囲むようにする。次に、第１のフィンのうちの選択された第１のフィン部分のみの上側ＳｉＧｅ部分を除去して、この第１のフィン部分の下側Ｓｉ部分を露出させる。次に、露出された下側Ｓｉ部分の上に第２のシリコン層を形成して、Ｓｉ構造を有する第２のフィンを形成する。
【０００８】
本発明に係る方法の好ましい実施形態では、第１のフィンを加熱して、上側ＳｉＧｅ部分から下側Ｓｉ部分へＧｅを下方拡散させる。
【０００９】
本発明に係る方法の好ましい実施形態において、第１のシリコン層は、３〜２０ｎｍ、好ましくは４〜１５ｎｍ、より好ましくは５〜８ｎｍの範囲の厚さを有する。
【００１０】
本発明に係る方法の好ましい実施形態において、ＳｉＧｅの層は、第１のシリコン層よりも厚い膜厚を有する。
【００１１】
本発明に係る方法の好ましい実施形態では、第１のフィンのうちの選択された第１のフィン部分から上側ＳｉＧｅ部分を除去する前に、第１のフィンのうちの選択された第２のフィン部分の上にマスク層を形成する。
【００１２】
本発明に係る方法の好ましい実施形態では、１以上の第１のフィンを備えるｐＦＥＴトランジスタが形成するとともに、１以上の第２のフィンを備えるｎＦＥＴトランジスタを形成する。
【００１３】
本発明に係る方法の好ましい実施形態では、第２のフィンを形成した後に第２の絶縁層を除去する。第１及び第２のフィン上にゲート絶縁層とゲート電極とを形成する。ゲート絶縁層及びゲート電極の一部を除去して、第１のフィン上に第１のゲート絶縁層及び第１のゲート電極を形成するとともに、第２のフィン上に第２のゲート絶縁層及び第２のゲート電極を形成する。
【００１４】
他の態様において、本発明は、半導体装置に関する。この半導体装置は、半導体基板と、半導体基板上に形成される絶縁層と、絶縁層上に形成されるｐＦＥＴトランジスタ及びｎＦＥＴトランジスタと、を備えている。ｐＦＥＴトランジスタは第１の半導体材料を含む３次元チャネル領域を有し、ｎＦＥＴトランジスタは第２の半導体材料を含む３次元チャネル領域を有している。ｐＦＥＴトランジスタ及びｎＦＥＴトランジスタのそれぞれの３次元チャネル領域は、絶縁層のうち、周囲領域に対して高いそれぞれの領域の上に位置している。
【００１５】
本発明に係る半導体装置の好ましい実施形態では、第１の半導体材料がシリコンゲルマニウムであり、第２の半導体材料がシリコンである。
【００１６】
本発明に係る半導体装置の好ましい実施形態において、ｐＦＥＴトランジスタのチャネル領域は、シリコンゲルマニウムの下側に位置するとともに絶縁層の上側に位置するシリコンの層を備える。
【００１７】
本発明に係る半導体装置の好ましい実施形態では、シリコンの層が１０ｎｍ未満の厚さを有する。
【００１８】
本発明に係る半導体装置の好ましい実施形態において、ｐＦＥＴトランジスタの３次元チャネル領域は、ｎＦＥＴトランジスタの３次元チャネル領域の幅及び高さに等しい幅及び高さを有する。
【００１９】
本発明に係る半導体装置の好ましい実施形態では、第２の半導体材料が完全空乏型シリコン（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ  Ｓｉｌｉｃｏｎ）であり、また、ｎＦＥＴの３次元チャネル領域は、２０ｎｍよりも大きい距離だけ絶縁層から上方へ突出するフィン中に形成されている。
【００２０】
本発明の他の目的、特徴、及び利点は、添付図面に関連して与えられる本発明の好ましい実施形態の以下の詳細な説明を読むと更に明らかになる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る方法及び装置の第１の実施形態に係る半導体装置の斜視図である。
【図２】図１に示す装置の平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う断面図である。
【図５】図２のＶ−Ｖ線に沿う断面図である。
【図６】図１に示される半導体装置を製造するために使用してもよいＳＯＩ基板の平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図である。
【図８】図１の装置を製造する製造過程における中間構造体の平面図である。
【図９】図８のＩＸ−ＩＸ線に沿う断面図である。
【図１０】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図である。
【図１２】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【図１４】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図である。
【図１６】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
【図１８】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。
【図２０】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図である。
【図２２】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
【図２４】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。
【図２６】図１の装置を製造する製造過程の次の状態における中間構造体の平面図である。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図である。
【図２８】図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
【図２９】図２６のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。
【発明を実施するための形態】
【００２２】
図１〜図５において、本発明の第１の実施形態は、ｐＦＥＴ及びｎＦＥＴを含むＣＭＯＳ型半導体装置である。本図に示す例において、ｐＦＥＴは４０で示され、ｎＦＥＴは５０で示される。図１の装置は、シリコン・オン・インシュレータ、すなわち、ＳＯＩ基板上に形成される。このＳＯＩ基板のうち、完成した装置では、バルクシリコン基板１０及び（最初に埋め込まれる）酸化物層１２が残る。
【００２３】
図１から分かるように、ｐＦＥＴ４０は一対のフィン２８を備え、一方、ｎＦＥＴ５０は一対のフィン２６を備えている。フィン２６，２８は、絶縁層１２から上方へ突出するとともに、絶縁層１２のうち、絶縁層１２の周囲領域１５に対して高い領域１３の上に位置している。ｐＦＥＴ４０及びｎＦＥＴ５０のそれぞれは、例えばポリシリコンから形成されるゲート３２を備えている。ゲート３２は、フィン２６，２８の各対のそれぞれを３方向から囲んでいる。ゲート３２とそれらのそれぞれのフィン２６又は２８との間にはゲート酸化物層３０が形成されている。
【００２４】
このような構成は、フィン２６，２８のチャネル領域とゲート３２がフィンの３つの面で接触しているために、時として"トリゲート"トランジスタとも称される。他の実施形態では、ゲート３２とフィン２６，２８の上面の間に十分に厚い誘電体層を形成して、チャネルが形成される領域が、フィン２６，２８のうち対向する側面の側に制限されるようにする。さらに他の実施形態では、フィンと絶縁層１２との間で、ゲート３２を、フィン２６，２８の下側においても延在させ、ゲート・オール・アラウンド（ＧＡＡ）トランジスタ構造が形成されるようにする。
【００２５】
フィン２６及び２８はそれぞれ異なる半導体材料から形成され、本実施形態では、フィン２６がシリコンであり、一方、フィン２８がＳｉＧｅである。フィン２６，２８のチャネル領域、すなわち、ゲート３２によって覆われるフィンの部分は、完全に空乏化されていること（ｆｕｌｌｙ−ｄｅｐｅｌｅｔｅｄ）が好ましい。一方、フィン２６，２８の露出領域は、トランジスタ４０，５０のためのソース領域Ｓ及びドレイン領域Ｄを形成するために適切にドープされている。
【００２６】
図１〜図５の半導体装置は、後述するように、図６及び図７に示す工程から製造してもよい。図６にはＳＯＩ基板が示されており、このＳＯＩ基板は、下側に位置するバルクシリコン基板１０、中間の埋め込み酸化物層（すなわち"ＢＯＸ"）１２、及び薄い上側シリコン層１４を含んでいる。上側シリコン層１４は、完全に空乏化されていること（ｆｕｌｌｙ−ｄｅｐｅｌｅｔｅｄ）が好ましく、約２０ｎｍ以下の厚さ、好ましくは１０ｎｍ未満、例えば約３〜８ｎｍの厚さを有する。
【００２７】
図６及び図７に示すＳＯＩ基板は、例えば、直径が例えば３００ｎｍ又は４５０ｎｍのシリコンウエハであってもよい。あるいは、図６及び図７に示すＳＯＩ基板は、ＳＯＩ基板が望ましくない装置の形成のためにバルクシリコン領域も含むハイブリッドウエハ上又は他の基板上のＳＯＩ領域であってもよい。
【００２８】
次に、図８及び図９に示すように、第２の半導体材料の層１６をシリコン層１４上にエピタキシャル成長する。本実施形態の層１６は、シリコンゲルマニウム（ＳｉＧｅ）、例えば約２５％Ｇｅと７５％Ｓｉとの組み合わせである。ただし、他の様々な割合を使用することもできる。層１６は、層１４よりもかなり厚く、少なくとも２倍厚いことが好ましい。例えば、層１６は、１０〜４０ｎｍの範囲、好ましくは１５〜２５ｎｍの範囲の厚さを有してもよい。
【００２９】
次に、図１０及び図１１に示すように、層１６及び１４を、例えば、リソグラフィ及びドライエッチングによってパターニングする。これにより、比較的厚い上層ＳｉＧｅ部１６及び較的薄い下層Ｓｉ部１４からなる積層組成体を有する一連のフィンが形成される。なお、フィン１６／１４は、所望のデバイス寸法及び利用するリソグラフィ機器に応じて、必要に応じて、サブリソグラフィ技術、例えば側壁イメージ転写（ＳＩＴ）によって形成してもよい。
【００３０】
層１６，１４をエッチングして図１０及び図１１に示すフィンを形成する際には、ＳＯＩ基板の埋め込み酸化物層１２がエッチング停止としての役目を果たし、バルクシリコン基板にフィンを形成するときのように時限エッチングを行なうことが不要になる。しかしながら、ＳＯＩ基板上にフィンＦＥＴを形成するための従来の技術では、フィンの高さは、ＳＯＩ基板の薄い上層シリコン層の厚さによって決定付けられていた。
【００３１】
これに対して、本発明の好ましい実施形態に係る方法及び装置では、フィンの高さは、薄いシリコン層１４の厚さだけではなくＳｉＧｅ層１６が形成される厚さの適切な選択によって任意に決定することができる。本発明のこの態様は、デバイスの均一化、性能の向上、及び短チャネル効果の制御の向上の促進に役立つ。一方、フィン厚がＳＯＩ基板の上層シリコン層の厚さによって決定付けられる従来の技術では、薄い上層シリコン層の厚さの変化が結果としてフィンの高さの変化になる。
【００３２】
次に、図１２及び図１３に示すように、フィン１６／１４及び絶縁層１２の周囲の露出領域を完全に覆うのに十分な厚さに、さらなる絶縁層２０をデバイス上に堆積する。絶縁層２０は、例えば二酸化ケイ素（ＳｉＯ２）であってもよい。
【００３３】
次に、図１４及び図１５に示すように、絶縁層２０をエッチバックし、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって平坦化する。これにより、ＳｉＧｅフィン１６の上面を露出させる。
【００３４】
次に、図１６及び図１７に示すように、フィン積層体１６／１４の一部分を覆って他の部分を覆わないように、例えばＳｉＮから成るハードマスク２２を形成及びパターニングする。特に、本実施形態において、マスク２２は、ｐＦＥＴトランジスタに含まれるフィン積層体１６／１４を覆い、一方、ｎＦＥＴトランジスタに含まれるフィン積層体１６／１４は覆われないままにされる。
【００３５】
次に、図１８及び図１９に示すように、露出されたフィン部分１６を除去し、絶縁層２０の隣接する領域間にトレンチ２４を残す。ただし、これらのトレンチ２４の底部にあるシリコン部分１４は残存して、上層のＳｉＧｅ部分１６とともに除去されていない。これは、ＳｉＧｅに対して選択的で且つシリコンに対して選択的でない条件下で露出されたＳｉＧｅフィン部分１６をエッチングすることによって達成される。適切な選択エッチング条件としては、例えば、５００℃を超える温度でのＨＣｌを用いたガスエッチングが含まれる。
【００３６】
次に、図２０及び図２１に示すように、トレンチ２４内でシリコンをエピタキシャル成長させる。これにより、当該トレンチは、上側シリコンフィン部分２６で満たされる。この工程中、トレンチ２４の底部に残存する露出されたシリコン部分１４は、上側Ｓｉフィン部分２６のエピタキシャル成長のためのテンプレートとしての役目を果たす。トレンチ２４の底部にあるＳｉ部分１４を先のフィンエッチング工程中に完全に除去した場合には、新たなＳｉフィン部分２６をトレンチ２４内でエピタキシャル成長させることができない。しかしながら、犠牲的なフィン部分１６の除去中に使用されるＳｉＧｅ／Ｓｉエッチング選択性のおかげにより、Ｓｉ部分１４の残存する厚さをうまく制御することができる。なお、Ｓｉ部分１４の残存する厚さは、初期のＳＯＩ基板における層１４の厚さにより主に決定される。
【００３７】
このエピタキシャルＳｉ成長は、時限堆積によって領域２６が隣接する誘電体領域２０と面一になるときに停止することができる。あるいは、Ｓｉ領域２６を隣接する誘電体領域２０を越えて過成長させた後に例えばＣＭＰにより平坦化することもできる。
【００３８】
図２２及び図２３では、ハードマスク２２が除去されている。これらの図に示す装置は、任意の熱処理を既に経ているものである。すなわち、この熱処理により、先にマスクで覆われたＳｉＧｅフィン部分１６から下層のＳｉ部分１４へＧｅが下方拡散して、結果、より均質なＳｉＧｅフィン２８が形成されている。ただし、この熱処理を行わず、ｐＦＥＴトランジスタのフィンをＳｉＧｅ／Ｓｉ積層体１６／１４の形態のまま維持してもよい。
【００３９】
次に、図２４及び図２５に示すように、フィン２６，２８間の絶縁層２０を適切なエッチング技術により除去する。この工程では、ＳＯＩ基板の埋め込み絶縁層１２を部分的にエッチングしてもよい。この場合、前述したように、フィン２６，２８により覆われる領域が隆起領域１３となり、エッチャントにより攻撃される領域が凹部領域１５になる。
【００４０】
図２６〜図２９は、ゲート３２を形成するための予備的な工程を示している。この工程では、最初にゲート誘電体３０の層を堆積し、次にゲート３２を構成する材料を堆積している。ゲート３２を構成する材料は例えばポリシリコンであってもよい。ゲート３２は、単一材料から形成されてもよく、あるいは、異なる材料の層から形成されてもよい。また、ゲート３２のための材料は、必要に応じて、例えば、適切な材料及び材料の組み合わせの選択により、ｐＦＥＴとｎＦＥＴとの間のように異なっていてもよく、あるいは、いずれかのタイプのトランジスタ間で異なってもよい。この場合、異なるゲートにそれぞれ異なる仕事関数を与え、関連するトランジスタに異なる閾値電圧を与えることになる。
【００４１】
最後に、ゲート誘電体層３０及びゲート層３２をパターニングして、図１〜図５に示すような複数のゲート３２を形成する。次に、ソース領域及びドレイン領域Ｓ，Ｄを規定してもよい。例えば、ｐ型ソース／ドレインがｐＦＥＴトランジスタのフィン２８上に形成され、一方、ｎ型ソース／ドレインがｎＦＥＴトランジスタのフィン２６上に形成される。これらのソース領域及びドレイン領域は、例えばイオン注入、ドープエピタキシー、又は任意の他の適した技術によって形成してもよい。
【００４２】
前述した方法及び装置では、本明細書中に記載される置換フィン（フィン形成／フィン凹部／フィン再成長）プロセスの結果として、ｐＦＥＴトランジスタ及びｎＦＥＴトランジスタの両方において、寸法が正確に制御されたフィンを形成することができることが分かる。このように形成されたｎＦＥＴトランジスタ及びｐＦＥＴトランジスタでは、いずれにおいても性能の向上をもたらすとともに、短チャネル効果の良好な制御を維持する。また、ＳＯＩフィンを使用することにより、従来技術の場合のようなパンチスルーストッパを必要とすることなく、リーク電流経路を排除できる。
【００４３】
本発明をその様々な好ましい実施形態に関連して説明してきたが、それらの実施形態は、本発明を例示するためだけに与えられており、添付の特許請求の範囲及び思想により与えられる保護範囲を限定する口実として使用されるべきでないことは言うまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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