(57)【要約】【課題】カップリング比の低下に起因する問題を解決する不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、ゲート絶縁膜上に浮遊電極を備えると共に前記浮遊電極上に電極間絶縁膜を介して制御電極を積層するメモリセルを具備したメモリセル領域と、第１ポリシリコンと第１絶縁膜とを積層する周辺素子を備える周辺回路領域と、を備え、メモリセルの浮遊電極はＰ型の不純物を有するポリシリコンを含んで構成され、当該Ｐ型の不純物を有するポリシリコンが電極間絶縁膜に接触する第１上部領域に炭素（Ｃ）または窒素（Ｎ）の第１導入層が形成されると共に第１導入層より下層の少なくとも一部領域には炭素（Ｃ）または窒素（Ｎ）が導入されておらず、第１ポリシリコンは、第１絶縁膜に接触する第２上部領域に炭素（Ｃ）または窒素（Ｎ）の第２導入層が形成され、積層方向において第１導入層の幅と前記第２導入層の幅が等しい。【選択図】 図５
2014179361.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜上に浮遊電極を備えると共に前記浮遊電極上に電極間絶縁膜を介して制御電極を積層するメモリセルを具備したメモリセル領域と、
第１ポリシリコンと第１絶縁膜とを積層する周辺素子を備える周辺回路領域と、を備え、
前記メモリセルの浮遊電極はＰ型の不純物を有するポリシリコンを含んで構成され、当該Ｐ型の不純物を有するポリシリコンが前記電極間絶縁膜に接触する第１上部領域に炭素（Ｃ）または窒素（Ｎ）の第１導入層が形成されると共に前記第１導入層より下層の少なくとも一部領域には前記炭素（Ｃ）または前記窒素（Ｎ）が導入されておらず、
前記第１ポリシリコンは、前記第１絶縁膜に接触する第２上部領域に前記炭素（Ｃ）または前記窒素（Ｎ）の第２導入層が形成され、積層方向において前記第１導入層の幅と前記第２導入層の幅が等しいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記メモリセルの浮遊電極のＰ型の不純物を有するポリシリコンは、その最下部の前記ゲート絶縁膜との接触領域に炭素（Ｃ）または窒素（Ｎ）の第３導入層が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、
前記周辺回路領域は、第２ポリシリコンと第２絶縁膜を積層する抵抗素子を有し、
前記第２ポリシリコンは、前記第２絶縁膜に接触する第３上部領域に前記炭素（Ｃ）または前記窒素（Ｎ）の第３導入層が形成され、積層方向において前記第１導入層の幅と前記第３導入層の幅が等しいことを特徴とする不揮発性半導体記憶装置。
【請求項４】
メモリセルを備えるメモリセル領域と周辺素子を備える周辺回路領域とを備える不揮発性半導体記憶装置の製造方法であって、
前記メモリセル領域および前記周辺回路領域の半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にシリコン膜を堆積する工程であって少なくとも上部領域に炭素（Ｃ）または窒素（Ｎ）が導入されたシリコン膜を堆積する工程と、
前記メモリセル領域および前記周辺回路領域に堆積されたシリコン膜を複数に分離して素子分離溝を形成する工程と、
前記メモリセル領域および前記周辺回路領域の素子分離溝内に前記シリコン膜の側面を覆うように素子分離膜を形成する工程と、
前記メモリセル領域のシリコン膜の側面のうち前記炭素（Ｃ）又は窒素（Ｎ）の非導入部分が一部又は全部露出するまで当該メモリセル領域の素子分離膜の上面をエッチングするとともに、前記周辺回路領域のシリコン膜の側面のうち前記炭素（Ｃ）又は窒素（Ｎ）の非導入部分に素子分離膜を残す工程と、
前記メモリセル領域におけるシリコン膜の露出面から気相拡散法を用いてＰ型不純物を導入する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４記載の不揮発性半導体記憶装置の製造方法において、
前記シリコン膜を堆積する工程では、
前記ゲート絶縁膜上に接触する接触領域に炭素（Ｃ）または窒素（Ｎ）が導入されたシリコン膜を堆積することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項４または５記載の不揮発性半導体記憶装置の製造方法において、
前記シリコン膜を堆積した後に、前記周辺回路領域の周辺素子を構成するシリコン膜にはＮ型不純物を導入することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に第１幅の浮遊電極、キャップ膜、電極間絶縁膜、制御電極を積層したデータ記憶用のメモリセルを備えるメモリセル領域と、
前記第１ゲート絶縁膜上に前記浮遊電極に対応する第１ダミー浮遊電極が前記第１幅に形成されると共に当該第１ダミー浮遊電極上に前記キャップ膜を介して前記電極間絶縁膜、前記制御電極が順次積層された第１ダミーセル、及び、前記第１ダミーセルに隣接して形成され、前記第１ゲート絶縁膜上に前記浮遊電極に対応する第２ダミー浮遊電極が前記第１幅より広い第２幅に形成されると共に当該第２ダミー浮遊電極上に前記キャップ膜を介して前記電極間絶縁膜、前記制御電極が順次積層された第２ダミーセル、を有するダミーセル領域と、を備え、
前記ダミーセル領域の第２ダミーセルは、その第２幅の第２ダミー浮遊電極上において前記キャップ膜が少なくとも一部以上除去されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７記載の不揮発性半導体記憶装置において、
前記ダミーセル領域の第２ダミーセルは、その第２幅の第２ダミー浮遊電極上において前記キャップ膜が全て除去されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項７または８記載の不揮発性半導体記憶装置において、
前記キャップ膜は、当該キャップ膜の残留の境界位置が前記第１及び第２ダミーセル間に設定されており、前記第２ダミー浮遊電極上の前記キャップ膜が全て除去されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項７または８記載の不揮発性半導体記憶装置において、
前記キャップ膜は、当該キャップ膜の残留の境界位置が前記第１ダミーセルのうちの一部セル間に設定されており、前記第２ダミー浮遊電極上の前記キャップ膜が全て除去されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項７〜１０の何れか一項に記載の不揮発性半導体記憶装置において、
前記ダミーセル領域は、
前記半導体基板上に前記第１ゲート絶縁膜の膜厚より厚い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に第３ダミー浮遊電極、前記電極間絶縁膜、前記制御電極が積層された第３ダミーセルと、を有し、
前記第１ゲート絶縁膜と第２ゲート絶縁膜とはその上面が同一高さに形成されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体記憶装置は、従来、素子の微細化、設計ルールの縮小化がより一層要求されている。素子が微細化すると、いわゆるカップリング比が落ち、メモリセルへのデータ書き込み特性が劣化する。このカップリング比の低下により種々の問題が生じてくる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２４４１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、カップリング比の低下に起因する問題を解決する不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置は、ゲート絶縁膜上に浮遊電極を備えると共に浮遊電極上に電極間絶縁膜を介して制御電極を積層するメモリセルを具備したメモリセル領域と、第１ポリシリコンと第１絶縁膜とを積層する周辺素子を備える周辺回路領域と、を備える。メモリセルの浮遊電極はＰ型の不純物を有するポリシリコンを含んで構成され、当該Ｐ型の不純物を有するポリシリコンが電極間絶縁膜に接触する第１上部領域に炭素（Ｃ）または窒素（Ｎ）の第１導入層が形成されると共に第１導入層より下層の少なくとも一部領域には炭素（Ｃ）または窒素（Ｎ）が導入されておらず、第１ポリシリコンは、第１絶縁膜に接触する第２上部領域に炭素（Ｃ）または窒素（Ｎ）の第２導入層が形成されている。そして、積層方向において第１導入層の幅と前記第２導入層の幅が等しくなっている。
【０００６】
実施形態の不揮発性半導体記憶装置の製造方法は、メモリセルを備えるメモリセル領域と周辺素子を備える周辺回路領域とを備える不揮発性半導体記憶装置の製造方法であり、メモリセル領域および周辺回路領域の半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜上にシリコン膜を堆積する工程であって少なくとも上部領域に炭素（Ｃ）または窒素（Ｎ）が導入されたシリコン膜を堆積する工程と、メモリセル領域および周辺回路領域に堆積されたシリコン膜を複数に分離して素子分離溝を形成する工程と、メモリセル領域および周辺回路領域の素子分離溝内にシリコン膜の側面を覆うように素子分離膜を形成する工程と、メモリセル領域のシリコン膜の側面のうち炭素（Ｃ）又は窒素（Ｎ）の非導入部分が一部又は全部露出するまで当該メモリセル領域の素子分離膜の上面をエッチングするとともに、周辺回路領域のシリコン膜の側面のうち炭素（Ｃ）又は窒素（Ｎ）の非導入部分に素子分離膜を残す工程と、メモリセル領域におけるシリコン膜の露出面から気相拡散法を用いてＰ型不純物を導入する工程と、を備える。
【０００７】
実施形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に第１幅の浮遊電極、キャップ膜、電極間絶縁膜、制御電極を積層したデータ記憶用のメモリセルを備えるメモリセル領域と、を備える。第１ゲート絶縁膜上に前記浮遊電極に対応する第１ダミー浮遊電極が第１幅に形成されると共に当該第１ダミー浮遊電極上にキャップ膜を介して電極間絶縁膜、制御電極が順次積層された第１ダミーセル、及び、第１ダミーセルに隣接して形成され、第１ゲート絶縁膜上に浮遊電極に対応する第２ダミー浮遊電極が第１幅より広い第２幅に形成されると共に当該第２ダミー浮遊電極上にキャップ膜を介して電極間絶縁膜、制御電極が順次積層された第２ダミーセル、を有するダミーセル領域と、を備える。ダミーセル領域の第２ダミーセルは、その第２幅の第２ダミー浮遊電極上においてキャップ膜が少なくとも一部以上除去されている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態における不揮発性半導体記憶装置を概略的に示す電気的構成図の一例
【図２】第１実施形態における全体レイアウトを示す平面図の一例
【図３】第１実施形態におけるメモリセル領域の一部を概略的に示す平面図の一例
【図４】第１実施形態における周辺回路領域の一部を概略的に示す平面図の一例
【図５】第１実施形態における不揮発性半導体記憶装置の要部を概略的に示す縦断側面図（（Ａ）は図３のＶＡ−ＶＡ線に沿って模式的に示す縦断側面図の一例、（Ｂ）は図４のＶＢ−ＶＢ線に沿って模式的に示す縦断側面図の一例）
【図６】第１実施形態において（Ａ）〜（Ｂ）はそれぞれ図５（Ａ）〜図５（Ｂ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１）
【図７】第１実施形態において（Ａ）〜（Ｂ）はそれぞれ図５（Ａ）〜図５（Ｂ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その２）
【図８】第１実施形態において（Ａ）〜（Ｂ）はそれぞれ図５（Ａ）〜図５（Ｂ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その３）
【図９】第１実施形態において（Ａ）〜（Ｂ）はそれぞれ図５（Ａ）〜図５（Ｂ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その４）
【図１０】第１実施形態において（Ａ）〜（Ｂ）はそれぞれ図５（Ａ）〜図５（Ｂ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その５）
【図１１】第１実施形態において（Ａ）〜（Ｂ）はそれぞれ図５（Ａ）〜図５（Ｂ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その６）
【図１２】第１実施形態において（Ａ）〜（Ｂ）はそれぞれ図５（Ａ）〜図５（Ｂ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その７）
【図１３】第２実施形態において抵抗素子を概略的に示す平面図の一例
【図１４】第２実施形態における不揮発性半導体記憶装置の要部を概略的に示す縦断側面図（（Ａ）は図３のＶＡ−ＶＡ線に沿って模式的に示す縦断側面図の一例、（Ｂ）は図４のＶＢ−ＶＢ線に沿って模式的に示す縦断側面図の一例、（Ｃ）は図１３のＸＩＶ（Ｃ）−ＸＩＶ（Ｃ）線に沿って模式的に示す縦断側面図の一例
【図１５】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１）
【図１６】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その２）
【図１７】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その３）
【図１８】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その４）
【図１９】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その５）、（Ｄ）は図１３のＸＩＸ（Ｄ）−ＸＩＸ（Ｄ）線に沿う部分の一製造段階を模式的に示す縦断側面図の一例
【図１９Ｅ】第２実施形態において炭素又は窒素の導入に応じたボロンの吸着抑制効果の一例を示す図
【図２０】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その６）
【図２１】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その７）
【図２２】第２実施形態において（Ａ）〜（Ｃ）はそれぞれ図１４（Ａ）〜図１４（Ｃ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その８）
【図２３】第３実施形態においてダミーセル領域およびその周辺を概略的に示す平面図の一例
【図２４】第３実施形態において図２３のＸＸＩＶ−ＸＸＩＶ断面を模式的に示す縦断側面図の一例
【図２５】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１）
【図２６】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その２）
【図２７】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その３）
【図２８】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その４）
【図２９】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その５）
【図３０】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その６）
【図３１】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その７）
【図３２】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その８）
【図３３】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その９）
【図３４】第３実施形態において図２４に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１０）
【図３５】第４実施形態において図２３のＸＸＩＶ−ＸＸＩＶ断面を模式的に示す縦断側面図の一例
【図３６】第４実施形態において図３５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１）
【図３７】第４実施形態において図３５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その２）
【図３８】第４実施形態において図３５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その３）
【図３９】第４実施形態において図３５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その４）
【図４０】第５実施形態において図２３のＸＸＩＶ−ＸＸＩＶ断面を模式的に示す縦断側面図の一例
【図４１】第５実施形態において図４０に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１）
【図４２】第５実施形態において図４０に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その２）
【図４３】第５実施形態において図４０に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その３）
【図４４】第５実施形態において図４０に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その４）
【図４５】第６実施形態において図２３のＸＸＩＶ−ＸＸＩＶ断面を模式的に示す縦断側面図の一例
【図４６】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１）
【図４７】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その２）
【図４８】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その３）
【図４９】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その４）
【図５０】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その５）
【図５１】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その６）
【図５２】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その７）
【図５３】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その８）
【図５４】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その９）
【図５５】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１０）
【図５６】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１１）
【図５７】第６実施形態において図４５に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１２）
【発明を実施するための形態】
【０００９】
不揮発性半導体記憶装置として例えばＮＡＮＤ型フラッシュメモリ装置に適用した幾つかの実施形態について図１〜図１２を参照して説明する。以下の説明において、同一の機能、構成を備えた要素については、同一符号を付している。図面は模式的なものであり、厚みや平面寸法、もしくはそれらの比率等は現実のものとは必ずしも一致しない。上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１０】
（第１実施形態）
図１はＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイＡｒ、および、メモリセルアレイＡｒ内の各メモリセルの読出／書込／消去を行う周辺回路ＰＣを備える。
【００１１】
メモリセルアレイＡｒにはセルユニットＵＣが複数並設されている。セルユニットＵＣは、ビット線ＢＬ0〜ＢＬn-1側にそれぞれ接続されたビット線側選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続されたソース側選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば６４（＝ｍ）個）接続されたメモリセルトランジスタＭＴ0〜ＭＴm-1（以下ＭＴと称す：メモリセル相当）とを備える。なお、選択ゲートトランジスタＳＴＤとメモリセルトランジスタＭＴとの間、選択ゲートトランジスタＳＴＳとメモリセルトランジスタＭＴとの間、にそれぞれダミートランジスタを設けても良い。
【００１２】
図１中、Ｘ方向（ワード線方向）に配列されたメモリセルＭＴはワード線ＷＬにより共通接続されている。また、図１中、Ｘ方向に配列された選択トランジスタＳＴＤは選択ゲート線ＳＧＬＤで共通接続されている。さらに、図１中、Ｘ方向に配列された選択トランジスタＳＴＳは選択ゲート線ＳＧＬＳで共通接続されている。選択トランジスタＳＴＤのドレイン領域にはビット線コンタクトを介して図１中のＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、例えば１ブロックの選択トランジスタＳＴＳのソースはソース線ＳＬに共通接続されている。
【００１３】
図２はＮＡＮＤ型フラッシュメモリ内の各領域の配置を平面図で表している。この図２に示すように、メモリセル領域Ｍは、矩形状（正方形状含む）に設けられ、周辺回路領域Ｐはメモリセル領域Ｍの外側を矩形枠状に囲うように配設される。この周辺回路領域Ｐとメモリセル領域Ｍとの間にはダミーセル領域Ｄを設けることもできる。メモリセル領域Ｍには前述したメモリセルトランジスタＭＴが構成されると共に、周辺回路領域Ｐには、高耐圧トランジスタや低耐圧トランジスタなど、メモリセルＭＴを駆動するための種々のトランジスタ（ｐチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＯＳトランジスタ）が形成されている。ダミーセル領域Ｄは電気的に機能しないダミーセルＤＭ（後述実施形態参照）が設けられる。
【００１４】
図３はメモリセル領域Ｍの一部のレイアウトパターンを平面図で示している。図４は周辺回路領域Ｐの一部のレイアウトパターンを平面図で示している。図３に示すように、メモリセル領域Ｍには、半導体基板１にＳＴＩ構造の素子分離領域２がＹ方向に沿って延伸している。この素子分離領域２はＸ方向に所定間隔で複数本形成されており、これにより複数の素子領域３をＸ方向に分離している。
【００１５】
また、選択トランジスタＳＴＤを結合する選択ゲート線ＳＧＬＤは、Ｘ方向（ワード線方向）に沿って延伸する。２つの隣接するブロックＢk、Ｂk+1の選択ゲート線ＳＧＬＤは、図２中のＹ方向（ビット線方向）にビット線コンタクトＣＢの構成領域を挟んで形成される。一対の選択ゲート線ＳＧＬＤ間の素子領域３上には、ビット線コンタクトＣＢがそれぞれ形成されている。また、選択トランジスタＳＴＳを結合する選択ゲート線ＳＧＬＳはＸ方向に沿って延伸している。
【００１６】
図３に示すメモリセル領域Ｍの平面図において、ワード線ＷＬと交差する素子領域３にはメモリセルＭＴのゲート電極ＭＧが形成されている。また、選択ゲート線ＳＧＬＤと交差する素子領域３上には選択トランジスタＳＴＤの選択ゲート電極ＳＧが形成されている。また、選択ゲート線ＳＧＬＳと交差する素子領域３上には選択トランジスタＳＴＳの選択ゲート電極ＳＧが形成されている。
【００１７】
図４に示す周辺回路領域Ｐの平面図において、半導体基板１にはＳＴＩ構造の素子分離領域２２０が形成されており、素子領域２３０がこの素子分離領域２２０により島状に分離している。ゲート電極ＰＧはこの素子領域２３０を横切るように形成されている。周辺回路領域ＰのトランジスタＴｐは、このゲート電極ＰＧと当該ゲート電極ＰＧの脇に位置して半導体基板１の素子領域２３０の表層に形成されたドレイン／ソース領域を備える。
【００１８】
図５（Ａ）にメモリセル領域Ｍの模式断面を示すように、半導体基板１には素子分離溝４が形成されており、この素子分離溝４内には素子分離膜５が埋め込まれ、ＳＴＩ構造の素子分離領域２が構成されている。この隣接する素子分離領域２間には素子領域３が設けられている。各メモリセルＭＴは、この素子領域３上にゲート絶縁膜６、浮遊電極ＦＧ、電極間絶縁膜７、制御電極ＣＧを積層して構成されている。
【００１９】
浮遊電極ＦＧは、Ｐ型不純物（例えばボロン（Ｂ））が高濃度にドープされたポリシリコン膜８を用いて形成され、下側面が素子分離膜５により被覆されると共に上側面および上面が電極間絶縁膜７により覆われている。電極間絶縁膜７は、浮遊電極ＦＧと制御電極ＣＧとの間に位置する絶縁膜であり、言い換えれば、インターポリ絶縁膜、導電層間絶縁膜とも称される。
【００２０】
この電極間絶縁膜７は、例えば酸化膜／窒化膜／酸化膜の積層構造膜（所謂ＯＮＯ膜（Oxide-Nitride-Oxide膜））、または、窒化膜／酸化膜／窒化膜／酸化膜／窒化膜の積層構造膜（所謂ＮＯＮＯＮ膜（Nitride-Oxide-Nitride-Oxide-Nitride膜））、または、窒化膜／酸化膜／窒化膜／酸化膜の積層構造膜（所謂ＮＯＮＯ膜（Nitride-Oxide-Nitride-Oxide膜））、または、酸化膜／窒化膜／酸化膜／窒化膜の積層構造膜（所謂ＯＮＯＮ膜（Oxide-Nitride-Oxide-Nitride膜））などを適用できる。また、窒化膜より比誘電率の高い高誘電率膜を中間の窒化膜の代わりに成膜しても良いし、窒化膜部分を酸素含有量の高い酸窒化膜としてもよい。制御電極ＣＧは不純物がドープされたポリシリコン膜９、１０およびこのポリシリコン膜９、１０の上部に形成された低抵抗化金属膜１１を含んで構成され、電極間絶縁膜７上に形成されている。
【００２１】
メモリセルＭＴは、浮遊電極ＦＧの電荷蓄積状態によりデータを不揮発的に記憶する。具体的には、浮遊電極ＦＧがチャネルから電子が注入された閾値電圧の高い状態を例えば”０”データ、浮遊電極ＦＧの電子がチャネルに放出した閾値電圧の低い状態を”１”データとして割当ててデータを記憶する。最近では、閾値分布制御をより細分化することで、しきい値レベルを４つに分ける２値記憶、８つに分ける３値記憶等の多値記憶方式も行われている。
【００２２】
浮遊電極ＦＧの導入不純物の導電型がＰ型にされていると仕事関数を増加させることができる。浮遊電極ＦＧは、そのポリシリコン膜８の導入不純物の導電型がＰ型の場合、周辺回路ＰＣが書込処理時に正の高電圧を制御電極ＣＧに印加したときに、浮遊電極ＦＧと電極間絶縁膜７との界面に電界が集中し当該界面領域が空乏化する。
【００２３】
この空乏化の影響により、周辺回路ＰＣが書込処理時に制御電極ＣＧの電圧を上昇させると、メモリセルＭＴの閾値電圧が急激に上昇する動作領域が存在することが判明している。すると、メモリセルＭＴの閾値電圧分布を設定した分布幅で割当てることが困難となる。特にメモリセルＭＴが多値動作するときに書込不良となる虞がある。
【００２４】
そこで、本実施形態の浮遊電極ＦＧは、その特に上部の電極間絶縁膜７との接触界面に炭素（Ｃ）が導入されている（ポリシリコン膜８ａ参照）。浮遊電極ＦＧは、Ｐ型不純物が高濃度に導入されたポリシリコン膜８により形成されているものの、その上部に炭素（Ｃ）が導入されることにより結晶欠陥を増加させることができる。したがって、上部のポリシリコン膜８ａの結晶粒径を小さくでき、グレインバウンダリーが増える。これにより、浮遊電極ＦＧと電極間絶縁膜７とが接触する界面近傍において空乏化を極力抑制でき、浮遊電極ＦＧ中の電荷の発生再結合率を上昇させることができ書込不良を抑制できる。
【００２５】
逆に、周辺回路ＰＣがメモリセルＭＴを消去処理するときには、半導体基板１の表層のＰウェル領域（図示せず）に正の高電界を印加することにより浮遊電極ＦＧ中の電子をＦＮ電流によりＰウェル領域（図示せず）に抜く。このとき、書込時とは逆に、浮遊電極ＦＧとゲート絶縁膜６との接触界面領域が空乏化する。
【００２６】
したがって、前述と同様の原理から、炭素（Ｃ）が浮遊電極ＦＧの下部におけるポリシリコン膜８ｂのゲート絶縁膜６との界面に導入されていることが望ましい。これにより、浮遊電極ＦＧの下部のポリシリコン膜８ｂには結晶欠陥を増加させることができ、ポリシリコン膜８ｂの結晶粒径を小さくでき空乏化を極力抑制できる。なお、浮遊ゲート電極ＦＧの上部８ａと下部８ｂの間の領域の炭素（Ｃ）濃度は、浮遊ゲート電極ＦＧの上部８ａと下部８ｂの炭素（Ｃ）濃度よりも小さい、または、殆ど無視できるほど小さい。
【００２７】
図５（Ｂ）は周辺回路領域Ｐの要部の断面（図４の５Ｂ−５Ｂ線に沿って示す断面）を模式的に示している。図５（Ｂ）に示すように、素子領域２３０上にはゲート絶縁膜６よりも厚いゲート絶縁膜１６が形成され、このゲート絶縁膜１６上にポリシリコン膜１８が形成されている。このポリシリコン膜１８は、前述の浮遊電極ＦＧを構成するポリシリコン膜８と同時に成膜され、これらのポリシリコン膜８、１８は同様の成膜材料を用いて３段階で成膜される。
【００２８】
ポリシリコン膜１８は、その上面が素子分離膜５の上面とほぼ面一に形成され、これらの素子分離膜５およびポリシリコン膜１８上に電極間絶縁膜７が形成されると共に、電極間絶縁膜７上にポリシリコン膜９、１０、並びに低抵抗化金属膜１１が積層されている。ポリシリコン膜１８は、その上部１８ａと下部１８ｂに炭素（Ｃ）が導入されている。この炭素（Ｃ）は、浮遊電極ＦＧに導入される炭素（Ｃ）と同一高さに導入されている。なお、浮遊ゲート電極ＦＧの上部１８ａと下部１８ｂの間の領域の炭素（Ｃ）濃度は、浮遊ゲート電極ＦＧの上部１８ａと下部１８ｂの炭素（Ｃ）濃度よりも小さい、または、殆ど無視できるほど小さい。
【００２９】
また、半導体基板１の主平面と垂直な方向（積層方向）において、浮遊ゲート電極ＦＧの上部８ａの幅と浮遊ゲート電極ＦＧの上部１８ａの幅はほぼ等しい。また、また、半導体基板１の主平面と垂直な方向（積層方向）において、浮遊ゲート電極ＦＧの下部８ｂの幅と浮遊ゲート電極ＦＧの下部１８ｂの幅はほぼ等しい。ここで、上部８ａ、１８ａの幅とは浮遊ゲート電極ＦＧの上面から炭素（Ｃ）または窒素（Ｎ）の濃度が検出限界となるまでの幅である。同様に、下部８ｂ、１８ｂの幅とは浮遊ゲート電極ＦＧの下面から炭素（Ｃ）または窒素（Ｎ）の濃度が検出限界となるまでの幅である。
【００３０】
図６（Ａ）〜図１１（Ｂ）を用いて工程毎に順を追って製造方法を説明する。なお、下記の工程は工程の特徴部分を中心に示すものであり、一般的な工程を付加しても良い。添え字（Ａ）を付した図面はメモリセル領域Ｍ内の製造段階を模式的に示し、添え字（Ｂ）を付した図面は周辺回路領域Ｐ内の製造段階を模式的に示す。
【００３１】
図６（Ａ）〜図６（Ｂ）に示すように、メモリセル領域Ｍと周辺回路領域Ｐの半導体基板１上にゲート絶縁膜６、１６を熱酸化法により形成する。メモリセル領域Ｍ内のゲート絶縁膜６は例えばシリコン酸化膜により形成されトンネル絶縁膜として使用する。このとき、周辺回路領域Ｐ内の高耐圧トランジスタの形成領域には厚いゲート絶縁膜１６を形成する。その後、これらのゲート絶縁膜６、１６上にシリコン膜８、１８をＣＶＤ（Chemical Vapor Deposition）法により同時に堆積する。なお、これらのシリコン膜８、１８は説明の便宜上符号を変更しているが、このとき同時に堆積される。
【００３２】
このとき、３段階に分けてＣＶＤ法によりシリコン膜８、１８を形成する。例えば、１段階目では、Ｐ型不純物（例えばボロン（Ｂ）：第１不純物）をドープすると共に炭素（Ｃ）を導入するようにシリコン膜８ｂ、１８ｂをＣＶＤ法により堆積する。
【００３３】
例えば、２段階目では、Ｐ型不純物（例えばボロン（Ｂ）：第１不純物）をドープしたシリコン膜８ｃ、１８ｃをＣＶＤ法により成膜する。例えば、３段階目では、再度Ｐ型不純物（例えばボロン（Ｂ）：第１不純物）をドープすると共に炭素（Ｃ）を導入してシリコン膜８ａ、１８ａをＣＶＤ法により成膜する。炭素（Ｃ）を導入したシリコンをＣＶＤ法により堆積するときには、シランと共にエチレンを含む成膜ガスを用いて堆積する。これらのシリコン膜８、１８は成膜直後にはアモルファス状態となっているが、後の熱処理に応じてポリシリコン膜８、１８として構成される。すると、導入元素プロファイルの互いに異なる層を備えたシリコン膜８、１８を成膜できる。
【００３４】
ここで、シリコン膜８ｂ、１８ｂは同時に形成しているので、炭素（Ｃ）の不純物濃度分布はほぼ等しい。また、シリコン膜８a、１８aは同時に形成しているので、炭素（Ｃ）の不純物濃度分布はほぼ等しい。
【００３５】
図７（Ａ）〜図７（Ｂ）に示すように、ポリシリコン膜８、１８上に、例えば、ＣＶＤ法によりマスク用の絶縁層２０、２１を２層形成する。この絶縁層２０、２１としては、下層にシリコン窒化膜２０、上層にシリコン酸化膜２１をハードマスクとして積層して構成する。
【００３６】
図８（Ａ）〜図８（Ｂ）に示すように、絶縁層２０、２１上にレジスト２２を塗布し、当該レジスト２２をフォトリソグラフィ法によりパターニングする。
図９（Ａ）〜図９（Ｂ）に示すように、パターニングされたレジスト２２をマスクとして絶縁層２１、２０、ポリシリコン膜８、１８、ゲート絶縁膜、半導体基板の上部、を順次異方性エッチング処理し、素子分離溝４を形成する。なお、側壁転写法によるダブルパターニング技術を用いて通常のリソグラフィ技術の限界を超える幅に素子分離溝４を形成しても良い。
【００３７】
図１０（Ａ）〜図１０（Ｂ）に示すように、ＣＶＤ法を用いてライナー酸化膜（図示せず）を素子分離溝４の内面に沿って形成し、その上に塗布法を用いてポリシラザン溶液を塗布して溝をコーティングし加熱する。これにより、ポリシラザンをシリコン酸化膜に転換し、素子分離膜５を形成する。
【００３８】
シリコン窒化膜２０をストッパとして素子分離膜５を平坦化し、ＲＩＥ法により半導体基板１の上面から上方で且つポリシリコン膜８の上面から下方に所望の高さに素子分離膜５の上面高さを合わせる（図１０（Ａ）参照）。このとき、ポリシリコン膜８の側面のうち、ポリシリコン膜８ｃの少なくとも一部又は全部の側面が露出する程度に素子分離膜５の上面をエッチング処理する。次にホット燐酸により処理しシリコン窒化膜２０を除去する。
【００３９】
図１１（Ａ）〜図１１（Ｂ）に示すように、ＯＮＯ膜などを電極間絶縁膜７としてＣＶＤ法により堆積する。図１２（Ａ）〜図１２（Ｂ）に示すように、シリコン膜９を薄く堆積した後、当該シリコン膜９上にレジスト（図示せず）を塗布し該レジストをパターニングする。次に、このレジストをマスクとして周辺回路領域Ｐのシリコン膜９および電極間絶縁膜７を異方性エッチングして開口を形成した後、レジストパターンを除去し、さらに開口内に再度シリコン膜１０をＣＶＤ法により堆積する。
【００４０】
図５（Ａ）及び図５（Ｂ）に示すように、タングステン（Ｗ）膜を低抵抗化金属膜１１として形成する。そして、この後は図示していないが、その上層の層間絶縁膜（図示せず）などを堆積する。そして、メモリセル領域Ｍにおいては、低抵抗化金属膜１１、ポリシリコン膜１０、電極間絶縁膜７、及び、ポリシリコン膜８を、図５（Ａ）の掲載面に垂直方向に対し分断するが、この後の工程は省略する。
【００４１】
本実施形態によれば、浮遊電極ＦＧの上部のポリシリコン膜８ａには、炭素（Ｃ）が導入されているので、浮遊電極ＦＧと電極間絶縁膜７とが接触する界面近傍において結晶欠陥を増加させることができる。これにより、ポリシリコン膜８ａの結晶粒径を極力小さくでき空乏化を極力抑制できる。
【００４２】
浮遊電極ＦＧの下部領域のポリシリコン膜８ｂには炭素（Ｃ）が導入されているので、浮遊電極ＦＧとゲート絶縁膜６とが接触する界面近傍において結晶欠陥を増加させることができ、ポリシリコン膜８ｂの結晶粒径を極力小さくでき、空乏化を極力抑制できる。
【００４３】
前述では、浮遊電極ＦＧの形成段階において、１段階目及び３段階目のＣＶＤによりシリコン膜８ｂ、８ａをそれぞれ形成するとき、炭素（Ｃ）を導入した形態を示したが、炭素（Ｃ）の代わりに窒素（Ｎ）を導入しても良いし、両者を導入しても良い。窒素（Ｎ）を導入したシリコン膜８ｂ、８ａを堆積するときには、シランと共にアンモニア（ＮＨ３）を成膜ガスとして用いると良い。
【００４４】
本実施形態の製造方法によれば、シリコン膜８ａ、８ｂ、１８ａ、１８ｂを堆積するときに同時に窒素（Ｎ）又は炭素（Ｃ）を導入できるため、従来より少ない工程数でボロン（Ｂ）の外方拡散防止を図り、特にメモリセル領域Ｍにおけるポリシリコン膜８内のＰ型不純物濃度を向上できる。
【００４５】
また、メモリセル領域Ｍの浮遊電極ＦＧとなるシリコン膜８と周辺回路領域ＰのトランジスタＴｐのゲート電極の一部となるリシリコン膜１８を同じ工程で、同じ構成にしている。その結果、少ない工程数でボロン（Ｂ）の外方拡散防止を図り、特にメモリセル領域Ｍにおけるポリシリコン膜８内のＰ型不純物濃度を向上できる。
【００４６】
前述では、炭素（Ｃ）又は窒素（Ｎ）が浮遊電極ＦＧの下部領域に導入された形態を示したが、浮遊電極ＦＧの下部領域に設けず上部領域のみに導入しても良い。本実施形態において周辺回路領域Ｐのゲート電極ＰＧはＮ型不純物を導入して構成しても良い。この形態は後の第２実施形態で示す。
【００４７】
（第２実施形態）
図１３〜図２２（Ｃ）は、第２実施形態を示しており、前述実施形態と異なるところは、周辺回路領域Ｐ内の抵抗素子Ｒａの形成方法にある。周辺回路領域Ｐには、論理回路、昇圧回路など様々な回路が構成されており、この回路の一部として抵抗素子Ｒａが構成されている。
【００４８】
また、図１３に周辺回路領域Ｐ内の抵抗素子Ｒａの形成領域Ｐａの平面図を示すように、素子領域２４が所定方向に沿って形成され、この素子領域２４が素子分離領域２５により分離されている。前述実施形態で説明したワード線ＷＬに対応したダミーラインＤＬが、複数の素子領域２４及び素子分離領域２５を例えば直交交差するように複数形成され、このダミーラインＤＬ間には素子領域２４とその上層の接続層（図示せず）とを接続するヴィアプラグ３１、３２が形成されている。このダミーラインＤＬは、ポリシリコン膜９、１０、低抵抗化金属膜１１により構成される。
【００４９】
図１４（Ｃ）に抵抗素子Ｒａの模式断面（図１３のＸＩＶ（Ｃ）−ＸＩＶ（Ｃ）線に沿う断面）を示す。なお、図１４（Ａ）及び図１４（Ｂ）は、前述実施形態で説明したメモリセル領域Ｍ内のメモリセルＭＴの模式断面（図３のＶＡ−ＶＡ線に沿う断面）、周辺回路領域ＰのトランジスタＴｐの模式断面（図４のＶＢ−ＶＢ線に沿う断面）、をそれぞれ対応して示している。
【００５０】
前述実施形態の説明図５などには図示していないが、これらの領域Ｍ、Ｐでは、低抵抗化金属膜１１の上にシリコン窒化膜によるキャップ膜２６、シリコン酸化膜によるライナー膜２７、ストッパ膜となるシリコン窒化膜２８、層間絶縁膜２９が順に堆積して構成される。
【００５１】
抵抗素子Ｒａの形成領域では、図１４（Ｃ）に示すように、ゲート絶縁膜１６が素子領域２４上に形成され、このゲート絶縁膜１６上にＮ型不純物（例えばリン（Ｐ））が導入されたポリシリコン膜３８、電極間絶縁膜７、ポリシリコン膜９、１０、低抵抗化金属膜１１、キャップ膜２６が順に積層されている。
【００５２】
このうち、図１４（Ｃ）中の断面内において、ポリシリコン膜９、１０、低抵抗化金属膜１１、キャップ膜２６が複数に分断されている。この分断領域Ｐｂには、スペーサ膜３０がこれらの積層構造９〜１１、２６の両脇に沿って形成されている。さらに、ライナー膜２７、シリコン窒化膜２８がキャップ膜２６およびスペーサ膜３０の上面及び上側面に沿うと共に、前記の分断領域Ｐｂ内の電極間絶縁膜７の上面上に沿って形成されている。このライナー膜２７、シリコン窒化膜２８上には層間絶縁膜２９が積層されている。
【００５３】
また、分断領域Ｐｂ内ではそれぞれヴィアプラグ３１、３２が層間絶縁膜２９およびライナー膜２７、シリコン窒化膜２８を貫通してポリシリコン膜３８内に接触して形成されている。この分断領域Ｐｂのゲート絶縁膜１６上においては、浮遊電極ＦＧ（前述実施形態参照）と同層にポリシリコン膜３８の３層構造３８ｂ、３８ｃ、３８ａが順に積層されている。各ヴィアプラグ３１及び３２間のポリシリコン膜３８が抵抗素子Ｒａの主の抵抗体として機能する。
【００５４】
前述実施形態と対応付けた図１４（Ｃ）中に示すように、下層のポリシリコン膜３８ｂには炭素（Ｃ）が導入され、上層のポリシリコン膜３８ａにも炭素（Ｃ）が導入されている。しかし、中間層となるポリシリコン膜３８ｃには炭素（Ｃ）が導入されていない。
【００５５】
発明者らによれば、例えばＰ型不純物（例えばボロン（Ｂ））と炭素（Ｃ）が抵抗素子Ｒａを構成するポリシリコン膜３８の全体に導入されていると、抵抗素子Ｒａの抵抗値は上昇し過ぎる（単位長さ当たり１ｋΩ以上）ことが確認されている。しかし、積層方向においてポリシリコン膜３８の一部に炭素が導入されていない層があれば、単位長さ当たりの抵抗値は全体に炭素が導入されていない構造とほぼ同一値となる（単位長さ当たり数百Ω）ことが確認されている。
【００５６】
このため、この抵抗素子Ｒａの抵抗値は、炭素（Ｃ）が導入されていないポリシリコン膜３８ｃの存在に応じてほぼ決定付けることができ、たとえ上下層に炭素（Ｃ）が導入されたとしても、抵抗素子Ｒａとして従来開発を継続してきた既存の膜厚等の設計値をそのまま使用できる。このような構造を採用することにより、電圧を精度良く分圧するための小さい抵抗を有する抵抗素子Ｒａを実現できる。
【００５７】
なお、ヴィアプラグ３１、３２の下面は上層のポリシリコン膜３８ａ中にあってもよい。全体の抵抗体の長さから見て、ヴィアプラグ３１、３２の下面と接触する上層のポリシリコン膜３８ａの長さは、無視できる程度の小さな長さであるからである。
【００５８】
なお、抵抗素子Ｒａは、Ｎ型又はＰ型の何れの不純物を全体に導入したポリシリコン膜３８を用いて構成しても良いが、何れの場合も上層（及び下層）のポリシリコン膜３８ａ（及び３８ｂ）に炭素（Ｃ）が導入されると共に、中間層のポリシリコン膜３８ｃに炭素が導入されない構造とすることが望ましい。
【００５９】
また、半導体基板１の主平面と垂直な方向（積層方向）において、浮遊ゲート電極ＦＧの上部８ａの幅と上層のポリシリコン膜３８ａの幅はほぼ等しい。また、また、半導体基板１の主平面と垂直な方向（積層方向）において、浮遊ゲート電極ＦＧの下部８ｂの幅と下層のポリシリコン膜３８ｂの幅はほぼ等しい。ここで、上層のポリシリコン膜３８ａの幅とはポリシリコン膜３８の上面から炭素（Ｃ）または窒素（Ｎ）の濃度が検出限界となるまでの幅である。同様に、下層のポリシリコン膜３８ｂの幅とはポリシリコン膜３８の下面から炭素（Ｃ）または窒素（Ｎ）の濃度が検出限界となるまでの幅である。
【００６０】
なお、半導体基板１の主平面と垂直な方向（積層方向）において、浮遊ゲート電極ＦＧの上部１８ａの幅と上層のポリシリコン膜３８ａの幅はほぼ等しくすることもできる。また、また、半導体基板１の主平面と垂直な方向（積層方向）において、浮遊ゲート電極ＦＧの下部１８ｂの幅と下層のポリシリコン膜３８ｂの幅はほぼ等しくすることもできる。
【００６１】
本実施形態では、メモリセル領域Ｍの浮遊電極ＦＧが、Ｐ型不純物導入型のポリシリコン膜８により構成されると共に、周辺回路領域Ｐではメモリセル領域Ｍの浮遊電極ＦＧと同層にＮ型不純物を導入したポリシリコン膜３８を抵抗素子Ｒａの主の抵抗体として構成されるため、製法上でも工夫を要する。そこで、本実施形態では以下に示す工程を採用している。
【００６２】
図１５（Ａ）〜図２２（Ｃ）を用いて、工程毎に順を追って製造方法を説明する。なお、下記の工程は工程の特徴部分を中心に示すものであり一般的な工程を付加しても良いし、実用的に可能であれば下記に説明した工程は入れ替えても良い。
【００６３】
添え字（Ａ）を付した図面はメモリセル領域Ｍ内の製造段階を模式的に示し、添え字（Ｂ）を付した図面は周辺回路領域Ｐ内のトランジスタＴｐの製造段階を模式的に示す。添え字（Ｃ）を付した図面は周辺回路領域Ｐ内の抵抗素子Ｒａの形成領域Ｐａ内の一製造段階を模式的に示す。なお、図１９（Ｄ）は図１９（Ａ）〜図１９（Ｃ）に示す製造段階における図１３のＸＩＸ（Ｄ）−ＸＩＸ（Ｄ）線に沿う断面図を示す。
【００６４】
まず、図１５（Ａ）〜図１５（Ｃ）に示すように、周辺回路領域Ｐとメモリセル領域Ｍの半導体基板１上にゲート絶縁膜６、１６を熱酸化法により形成する。メモリセル領域Ｍ内のゲート絶縁膜６は、例えばシリコン酸化膜により形成されトンネル絶縁膜として使用する。その後、これらのゲート絶縁膜６、１６上にシリコン膜８、１８、３８をＣＶＤ（Chemical Vapor Deposition）法により堆積する。なお、説明を理解しやすくするため、各添え字（Ａ）〜（Ｃ）を付した図面毎にポリシリコン膜８、１８、３８の符号を変更して示している。
【００６５】
これらのシリコン膜８、１８、３８は、Ｐ型、Ｎ型の何れの不純物もドープされていないノンドープシリコンによるものであるが、１段階目に堆積するシリコン膜８ｂ、１８ｂ、３８ｂと、３段階目に堆積するシリコン膜８ａ、１８ａ、３８ａとには炭素（Ｃ）を導入し、２段階目に堆積するシリコン膜８ｃ、１８ｃ、３８ｃは炭素（Ｃ）を導入していない。これらの１段階目、２段階目、３段階目ではそれぞれ同時堆積する。
【００６６】
ここで、シリコン膜８ｂ、１８ｂ、３８ｂは同時に形成しているので、炭素（Ｃ）の不純物濃度分布はほぼ等しい。また、シリコン膜８a、１８a、３８ａは同時に形成しているので、炭素（Ｃ）の不純物濃度分布はほぼ等しい。
【００６７】
図１６（Ａ）〜図１６（Ｃ）に示すように、レジストを塗布し周辺回路領域Ｐをマスクするようにレジストパターン４０を形成する。そして、レジストパターン４０をマスクとして、メモリセル領域Ｍのポリシリコン膜８の露出面にＰ型不純物（例えばボロン（Ｂ））をイオン注入する。
【００６８】
レジストパターン４０を除去し、図１７（Ａ）〜図１７（Ｃ）に示すように、再度レジストを塗布しメモリセル領域Ｍをマスクするようにレジストパターン４１を形成し、当該レジストパターン４１をマスクとしてＮ型不純物（例えばリン（Ｐ））をイオン注入する。そして、レジストパターン４１を除去し、ＲＴＡ（Rapid Thermal Anneal）処理しポリシリコン膜８、１８、３８に導入された不純物を均一に拡散させると共に活性化させる。
【００６９】
なお、メモリセル領域ＭにＰ型不純物を導入し、周辺回路領域ＰにＮ型不純物を導入する形態を示すが、これらの注入エネルギーは同一であっても異なるエネルギーであっても良い。これにより、目的に応じて互いに異なる不純物プロファイルとすることができる。
【００７０】
素子領域３、２４形成用のマスクを形成するため、前述実施形態に示したシリコン窒化膜２０、シリコン酸化膜２１、レジスト２２を塗布し、リソグラフィ法によりパターニングし、当該パターニングされたマスクパターンを用い、図１８（Ａ）〜図１８（Ｃ）に示すように、ポリシリコン膜８、１８、３８、ゲート絶縁膜６、１６、半導体基板１の上部を順次異方性エッチング処理し素子分離溝４を形成する。
【００７１】
図１９（Ａ）〜図１９（Ｄ）に示すように、全面に素子分離膜５を埋込む。この素子分離膜５としては、塗布型のシリコン酸化膜や、ＣＶＤ法により成膜されたシリコン酸化膜を用いることができる。続いて、ＲＴＡ処理を施し素子分離膜５の焼きしめを行う。このＲＴＡ処理の際に、ポリシリコン膜８、１８、３８に導入された不純物が外方拡散によって排出され、不純物濃度が低下する場合がある。
【００７２】
その後、シリコン窒化膜２０をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法により素子分離膜５を平坦化する。そして、図１９（Ａ）に示すように、ポリシリコン膜８の上面より下方で且つゲート絶縁膜６の上面より上方までメモリセル領域Ｍのみ素子分離膜５をエッチバックする。そして、シリコン窒化膜２０をホット燐酸処理し剥離する。
【００７３】
この段階では、図１９（Ａ）に示すメモリセル領域Ｍでは、ポリシリコン膜８はその上面及び上側面が露出し、当該下側面が素子分離膜５により覆われている。また、図１９（Ｂ）〜（Ｄ）に示す周辺回路領域Ｐでは、ポリシリコン膜１８がその上面のみ露出し側面全体が覆われている。
【００７４】
このような構造を形成した状況下において、不純物ソースガスとして例えばＢＣｌ３ガスを用いて、メモリセル領域Ｍ及び周辺回路領域Ｐに気相拡散法によりボロン（Ｂ）を導入する。発明者らが鋭意研究した結果、ポリシリコン膜８、１８、３８に炭素（Ｃ）が導入された導入層８ａ、１８ａ、３８ａは、気相拡散法を用いてボロン（Ｂ）などのＰ型不純物を導入する際に、Ｐ型不純物がポリシリコン膜８、１８、３８に吸着もしくは拡散するのを抑制できることを見出している。
【００７５】
図１９Ｅは炭素（Ｃ）又は窒素（Ｎ）の導入に応じたボロン（Ｂ）の吸着抑制効果の一例を示す。図１９Ｅの縦軸は、気相ガスを流してポリシリコン上面に吸着されたボロン濃度であり、横軸はポリシリコン中にドープされている炭素（Ｃ）または窒素（Ｎ）の濃度である。この図１９Ｅに示すように、炭素（Ｃ）の不純物濃度が増加すると、これに伴いポリシリコン中に拡散したボロン（Ｂ）のドーズ量も減少する。炭素（Ｃ）はボロン（Ｂ）の吸着抑制効果があると発明者らは考えている。なお、ポリシリコン８、１８、３８中に残留させる炭素（Ｃ）の濃度は、４×１０２０［ａｔｏｍｓ/ｃｍ３］以上とすることが望ましいことが確認されている。なお、炭素（Ｃ）ほどではないが、窒素（Ｎ）にもボロン（Ｂ）の吸着抑制効果があるため、前述実施形態又は本実施形態の炭素（Ｃ）に代えて窒素（Ｎ）を導入しても良い。また炭素（Ｃ）及び窒素（Ｎ）の両者を導入しても良い。
【００７６】
すなわち、周辺回路領域Ｐでは、図１９（Ｂ）及び図１９（Ｃ）に示すように、炭素（Ｃ）の導入層１８ａ、３８ａが各ポリシリコン膜１８、３８の上面を被覆すると共に、素子分離膜５が各ポリシリコン膜１８、３８の側面を被覆しているため、当該膜１８、３８の表面に吸着するものの当該導入層１８ａ、３８ａがボロン（Ｂ）の滲入を阻害、抑制でき、ポリシリコン膜１８、３８へのボロン（Ｂ）の導入を極力抑制できる。
【００７７】
他方、メモリセル領域Ｍでは、図１９（Ａ）に示すように、炭素（Ｃ）の導入層８ａがポリシリコン膜８の上面を被覆しているものの、素子分離膜５の上面は事前にエッチバックされているため、ボロン（Ｂ）はメモリセル領域Ｍのポリシリコン膜８の上側面の炭素（Ｃ）の非導入領域（ポリシリコン膜８ｃの側面の一部又は全部）を通じてポリシリコン膜８に吸着される。これにより、メモリセル領域Ｍのポリシリコン膜８にボロン（Ｂ）を選択的に導入でき、前述の熱処理工程にて外方拡散して減少してしまった不純物をポリシリコン膜８に補填できる。
【００７８】
メモリセル領域Ｍでは、ポリシリコン膜８にＰ型不純物を追加導入するものの、周辺回路領域Ｐの抵抗素子Ｒａを構成するポリシリコン膜３８に追加導入しないのは下記の理由による。すなわち、前述したようにメモリセル領域Ｍのポリシリコン膜８は浮遊電極ＦＧを構成するため、Ｐ型不純物の導入量が多ければ多いほど仕事関数を増加させることができ望ましい特性を得ることができる。
【００７９】
逆に、周辺回路領域Ｐの抵抗素子Ｒａは、予め設定された抵抗値に設定している。また、トランジスタＴｐにおいて、ポリシリコン膜１８の不純物濃度はしきい値に影響を与える。そのため、メモリセルの特性に合わせてＰ型不純物をポリシリコン膜１８、３８にも追加で注入すると、抵抗素子Ｒａの抵抗値が設定された抵抗値、トランジスタＴｐのしきい値が設定されたしきい値電圧にならない場合がある。このような理由から、ボロン（Ｂ）はポリシリコン膜８に追加導入するもののポリシリコン膜１８、３８には追加注入しないようにしている。
【００８０】
図２０（Ａ）〜図２０（Ｃ）に示すように、電極間絶縁膜７、シリコン膜９を順次ＣＶＤ法により堆積し、図２０（Ｂ）に示すように当該シリコン膜９及び電極間絶縁膜７をエッチング処理して開口を形成し、さらに、シリコン膜１０、低抵抗化金属膜１１、シリコン窒化膜によるキャップ膜２６をＣＶＤ法により順次堆積する。
【００８１】
図２１（Ａ）〜図２１（Ｃ）に示すように、キャップ膜２６上にレジスト（図示せず）をパターニングし、特に図２１（Ｃ）に示すように、キャップ膜２６、低抵抗化金属膜１１、シリコン膜１０、９をＲＩＥ法により異方性エッチングし、分断領域Ｐｂにてこれらの積層構造９、１０、１１、２６を分断する。
【００８２】
図２２（Ａ）〜図２２（Ｃ）に示すように、シリコン酸化膜をＣＶＤ法により堆積した後、異方性エッチング処理することで積層構造の側壁にスペーサ膜３０として残留させる。次に、ライナー膜２７を積層構造９、１０、１１、２６の上面上、分断領域Ｐｂのスペーサ膜３０の上面及び上側面、及び、分断領域Ｐｂの電極間絶縁膜７上にライナー膜として堆積する。ライナー膜２７上にさらにシリコン窒化膜２８によるライナー膜を堆積する。
【００８３】
図１４（Ａ）〜図１４（Ｃ）に示すように、シリコン窒化膜２８上にシリコン酸化膜による層間絶縁膜２９をＣＶＤ法により堆積し、層間絶縁膜２９上にレジストをパターニングし、パターニングされたレジストをマスクとして層間絶縁膜２９にシリコン窒化膜２８をストッパとしてヴィアホールを形成し一旦ストップし、その後、さらにシリコン窒化膜２８、ライナー膜２７、及び電極間絶縁膜７にヴィアホールを形成する。
【００８４】
このとき、ポリシリコン膜３８ａの上面より下方に貫通するようにヴィアホールを形成する。なお、ヴィアホールを形成するためのエッチング時間を調整することで、ヴィアホールの最下端をポリシリコン膜３８ａ、３８ｃの界面程度に位置させると良い。
【００８５】
分断領域Ｐｂのヴィアホール内にヴィアプラグ３１、３２の材料を埋込み形成する。このとき、ヴィアプラグ３１、３２は、その下端が３層のシリコン膜３８ｂ、３８ｃ、３８ａのうち、上層及び中層のシリコン膜３８ａ、３８ｃの界面程度まで位置することが好ましい。この場合、ヴィアプラグ３１，３２は、炭素が導入されないポリシリコン膜３８ｃまで達し、抵抗素子Ｒａの抵抗値が炭素の影響を受けにくくなる。
【００８６】
本実施形態によれば、メモリセル領域Ｍの浮遊電極ＦＧは、熱処理工程で外方拡散により減少した不純物を補うことができるため、浮遊電極ＦＧの空乏化を抑制できる。また、気相拡散法によりボロン（Ｂ）をメモリセル領域Ｍのポリシリコン膜８（特に８ｃ）に導入する前に、当該ポリシリコン膜８ｃの一部又は全部側面を露出させているため、当該ポリシリコン膜８ｃにボロン（Ｂ）を効率良く吸着させることができ、当該ポリシリコン膜８の内部に効率良く拡散できる。
【００８７】
他方、この製造段階では周辺回路領域Ｐにおいて素子分離膜５がポリシリコン膜１８、３８の側面を覆っているため、ボロン（Ｂ）はポリシリコン膜１８、３８の側面から吸着されない。またボロン（Ｂ）はポリシリコン膜１８、３８の上部の炭素（Ｃ）の導入層であるポリシリコン膜１８ａ、３８ａに吸着される。このため、周辺回路領域Ｐのシリコン膜１８、３８のボロン（Ｂ）の濃度上昇を抑制できる。
【００８８】
周辺回路領域ＰのトランジスタＴｐのゲート電極ＰＧにはＮ型不純物がドープされたポリシリコン膜１８を用いて構成できると共に、抵抗素子ＲａはＮ型不純物がドープされたポリシリコン膜３８を主として構成できるようになる。
【００８９】
特に、ポリシリコン膜３８は、その中間のポリシリコン膜３８ｃに炭素（Ｃ）の非導入部分が存在しているため、当該ポリシリコン膜３８の抵抗率の上昇を抑制でき、抵抗素子Ｒａとして適切な抵抗値の抵抗素子Ｒａを構成できる。
【００９０】
Ｐ型不純物が周辺回路領域Ｐのポリシリコン膜１８、３８に極力導入されないプロセスを用いているため、抵抗素子Ｒａの抵抗値の上昇を抑制でき、当該特性値を所望の値に調整し易くなる。
【００９１】
また、炭素（Ｃ）の導入を阻害するための膜をポリシリコン膜１８、３８上に別途成膜する必要がないため、メモリセル領域Ｍと周辺回路領域Ｐとの間で段差を生じることがなくなり、素子分離膜５を埋込んだ後の平坦化処理を容易に行うことができる。
【００９２】
また、シリコン膜８ａ、８ｂ、１８ａ、１８ｂ、３８ａ、３８ｂを堆積するときに同時に窒素（Ｎ）又は炭素（Ｃ）を導入しているため、ボロン（Ｂ）が外方拡散で抜けた後に高ドーズ量のボロン（Ｂ）を別途イオンインプランテーションする必要がない。その結果、少ない工程数で、ボロン（Ｂ）を導入しながらその拡散防止を図ることができ、メモリセル領域Ｍの浮遊電極ＦＧ内のＰ型不純物濃度を向上できる。
【００９３】
ヴィアプラグ３１、３２は、炭素（Ｃ）が導入されないポリシリコン膜３８ｃまで達して接触しているため、抵抗素子Ｒａの抵抗値は炭素（Ｃ）の影響を受けにくくなり、抵抗値の上昇を抑制でき、当該抵抗値を所望の値に調整しやすくなる。
【００９４】
第２実施形態では、炭素をポリシリコン膜８、１８、３８に導入した形態を示したが、前述したように窒素（Ｎ）を導入しても良いし、炭素（Ｃ）及び窒素（Ｎ）の双方を導入しても良い。
【００９５】
また、ポリシリコン膜８、１８、３８をＰ型のポリシリコンにする場合は、第１実施形態と同様に製造することができる。その結果、メモリセル領域Ｍの浮遊電極ＦＧとなるシリコン膜８、周辺回路領域ＰのトランジスタＴｐのゲート電極の一部となるリシリコン膜１８及び抵抗素子Ｒａの抵抗体の一部となるシリコン膜３８を同じ工程で同じ構成にできる。すると、少ない工程数でボロン（Ｂ）の外方拡散防止を図り、特にメモリセル領域Ｍにおけるポリシリコン膜８内のＰ型不純物濃度を向上できる。
【００９６】
（第３実施形態）
図２３〜図３４は第３実施形態を示すもので、前述実施形態と異なるところはダミーセル領域Ｄおよびその周辺領域の製造方法にある。前述の図２に示したように、メモリセル領域Ｍと周辺回路領域Ｐとの間にはダミーセル領域Ｄが設けられている。
【００９７】
図２３はメモリセル領域Ｍ及びダミーセル領域Ｄの一部の詳細な平面図を模式的に示している。また、図２４はダミーセル領域Ｄを中心とした縦断面構造を示し、Ｘ方向（ワード線方向）に沿う断面を模式的に示している。図２４の右側に位置して周辺回路領域Ｐが設けられ、図２４の左側に位置してメモリセル領域Ｍが設けられる。
【００９８】
図２３に示すように、メモリセル領域Ｍは、第１幅Ｗ１のメモリセルＭＣを複数有する。また、それぞれのメモリセル領域ＭのメモリセルＭＣはＸ方向において幅Ｓ１を有する素子分離領域２を挟んで配置されている。ダミーセル領域Ｄは、第１幅Ｗ１のダミーセルＤＭ１を複数有するダミーセル領域Ｄ１を備えると共に、当該ダミーセル領域Ｄ１に隣接し第１幅Ｗ１よりも幅広な第２幅Ｗ２に形成されたダミーセルＤＭ２を有する第２ダミーセル領域Ｄ２、を備える。また、それぞれのダミーセルＤＭ１はＸ方向において、幅Ｓ１を有する素子分離領域２を挟んで配置されている。ここで、メモリセルＭＣとダミーＤＭ１はほぼ同じ大きさにすることができる。
【００９９】
また、ダミーセル領域Ｄは、第２ダミーセル領域Ｄ２から幅Ｓ１よりも広い幅を有する素子分離膜５の形成領域Ｒ（素子分離領域２）を挟んで、第１幅Ｗ１よりも幅広で第２幅Ｗ２とほぼ等しい幅を有する第３幅Ｗ３のダミーセルＤＭ３を有する第３ダミーセル領域Ｄ３を備える。また、ダミーセル領域Ｄは、第３ダミーセル領域Ｄ３に隣接して、第３幅Ｗ３よりも幅狭な第４幅Ｗ４のダミーセルＤＭ４を有する第４ダミーセル領域Ｄ４、を備える。さらに、ダミーセル領域Ｄは、第４ダミーセル領域Ｄ４に隣接して、第４幅Ｗ４よりも幅広な第５幅Ｗ５のダミーセルＤＭ５を備えた第５ダミーセル領域Ｄ５を備える。
【０１００】
図２４に示すように、メモリセル領域ＭのメモリセルＭＣは、比較的薄いゲート絶縁膜１０６上に浮遊電極となるポリシリコン膜１０８、キャップ膜１１１、電極間絶縁膜１０７、ポリシリコン膜１０９、低抵抗化金属膜１１０、を積層して構成されている。すなわちキャップ膜１１１がポリシリコン膜１０８上に形成されている。また、ポリシリコン膜１０８には炭素（Ｃ）または窒素（Ｎ）は導入されていてもいなくても良い。上記以外は、前述実施形態で説明したメモリセルＭＣのゲート構造とほぼ同様の構造となっている。ここで、キャップ膜１１１がポリシリコン膜１０８上に積層されている理由は、ワード線ＷＬによる高電界印加に伴う電界集中を緩和するためである。
【０１０１】
また、第１ダミーセル領域Ｄ１のダミーセルＤＭ１は、比較的薄いゲート絶縁膜１０６上にダミー浮遊電極となるポリシリコン膜１０８、キャップ膜１１１、電極間絶縁膜１０７、ポリシリコン膜１０９、低抵抗化金属膜１１０、を積層して構成されている。キャップ膜１１１がポリシリコン膜１０８上に形成されている。また、ポリシリコン膜１０８には炭素（Ｃ）または窒素（Ｎ）は導入されていても、いなくても良い。ここで第１ダミーセルＤＭ１はメモリセルＭＣとほぼ同様の構造を有している。
【０１０２】
また、第２ダミーセル領域Ｄ２のダミーセルＤＭ２は、半導体基板１上の積層構造が第１ダミーセル領域Ｄ１とほぼ同様であるものの、ゲート絶縁膜１０６、ポリシリコン膜１０８、の幅が第２幅Ｗ２に形成されている。また、キャップ膜１１１はポリシリコン膜１０８上のダミーセル領域Ｄ１側に一部積層されているものの、キャップ膜１１１はポリシリコン膜１０８の上面上の全面に積層されていない。ここで、ダミーセルＤＭ１、ＤＭ２のゲート絶縁膜は第１の膜厚を有するゲート絶縁膜１０６である。
【０１０３】
領域Ｒの素子分離絶縁膜５の上面は領域Ｄ２から領域Ｄ３に向けて高くなっている。また、素子分離絶縁膜１０５の上面は領域Ｒと領域Ｄ２との境界において、ダミーセルＤＭ２のポリシリコン１０８の上面よりも低くなっている。また、領域Ｒと領域Ｄ３との境界における素子分離絶縁膜５の上面はダミーセルＤＭ３のポリシリコン１０８の上面とほぼ同一である。
【０１０４】
また、第３ダミーセル領域Ｄ３のダミーセルＤＭ３は、膜厚が第１の膜厚よりも厚い第２の膜厚を有するゲート絶縁膜１１６上にダミー浮遊電極となるポリシリコン膜１０８、電極間絶縁膜１０７、ポリシリコン膜１０８、低抵抗化金属膜１１０、を積層して構成されている。ダミーセルＤＭ３のポリシリコン膜１０８はその側面が全て素子分離膜１０５に覆われている。
【０１０５】
また、第４ダミーセル領域Ｄ４においては、ダミーセルＤＭ４は、半導体基板１上の積層構造が第３ダミーセル領域Ｄ３のダミーセルＤＭ３の積層構造とほぼ同様であるものの、ゲート絶縁膜１１６及びポリシリコン膜１０８のＸ方向における幅が第４幅Ｗ４に形成されている。このダミーセルＤＭ４もまた、その側面が全て素子分離膜１０５に覆われている。
【０１０６】
また、第５ダミーセル領域Ｄ５においては、ダミーセルＤＭ５は、半導体基板１上の積層構造が第４ダミーセル領域Ｄ４のダミーセルＤＭ４の積層構造とほぼ同様であるものの、ゲート絶縁膜１１６、ポリシリコン膜１０８、の幅が第４幅Ｗ４よりも広い第５幅Ｗ５に形成されている。このダミーセルＤＭ５もまた、その側面が全て素子分離膜１０５に覆われている。
【０１０７】
図２４に示す断面では、電極間絶縁膜１０７は領域Ｍ、Ｄ１〜Ｄ２、Ｒ、Ｄ３〜Ｄ５に渡って連続的に形成されている。第１ダミーセル領域Ｄ１では、電極間絶縁膜１０７は、ダミーセルＤＭ１のキャップ膜１１１の上面及び上側面、ポリシリコン膜１０８の上側面、並びに、素子分離膜１０５の上面、に沿って連続的に形成されている。
【０１０８】
また、第２ダミーセル領域Ｄ２では、電極間絶縁膜１０７は、ダミーセルＤＭ２を構成するキャップ膜１１１の両側面及び上面、ポリシリコン膜１０８の領域Ｒ側の上面露出部に沿って形成されている。また、電極間絶縁膜１０７は、第２及び第３ダミーセル領域Ｄ２及びＤ３間の領域Ｒ内の幅広な素子分離膜１０５の上面上に沿って形成されている。
【０１０９】
この領域Ｒでは、素子分離膜１０５は、その上面が、ダミーセルＤＭ２のポリシリコン膜１０８の上面より僅かに下方位置を始位置とすると共に、ダミーセルＤＭ３のポリシリコン膜１０８の上面を終位置として、この間で薄いゲート絶縁膜１０６と厚いゲート絶縁膜１１６の膜厚分だけ上面がなだらかに傾斜して形成される。
【０１１０】
さらに、この電極間絶縁膜１０７は、第３〜第５のダミーセル領域Ｄ３〜Ｄ５のポリシリコン膜１０８の上面上及びその間の素子分離膜１０５の上面上に沿って形成されている。この第３〜第５のダミーセル領域Ｄ３〜Ｄ５では、ポリシリコン膜１０８の上面上、素子分離膜１０５の上面上はほぼ面一に形成されており、したがって、これらの領域Ｄ３〜Ｄ５では、電極間絶縁膜１０７はほぼ同一高さに形成されている。そして、図２４に示す断面では、ポリシリコン膜１０９および低抵抗化金属膜１１０は、この電極間絶縁膜１０７の上面上に積層されている。
【０１１１】
この本実施形態に係る構造によれば、第１及び第２ダミーセル領域Ｄ１及びＤ２では、キャップ膜１１１がポリシリコン膜１０８と電極間絶縁膜１０７との間に介在して形成されているため、ポリシリコン膜１０９及び低抵抗化金属膜１１０に高電界が印加されたとしても電界集中を緩和できる。ダミーセルＤＭ２のキャップ膜１１１が一部剥離されているため、ダミーセルＤＭ２におけるカップリング比を大きくでき耐圧特性を改善できる。
【０１１２】
＜製造方法＞
以下、図２４に示す構造の製法の一例について図２５〜図３４を参照して説明する。なお、メモリセルＭＣはダミーセルＤＭ１と同じ構造を有しているので製造方法の図示を省略する。
【０１１３】
図２５に示すように、半導体基板１としてのシリコン基板を例えば熱酸化することでシリコン酸化膜をゲート絶縁膜１１６として形成する。このゲート絶縁膜１１６は、ダミーセル領域ＤのダミーセルＤＭ３〜ＤＭ５の高耐圧用、および、周辺回路領域Ｐの高耐圧トランジスタ用に設けられる。そして、ダミーセル領域Ｄのうちの一部の第３〜第５のダミーセル領域Ｄ３〜Ｄ５および周辺回路領域Ｐの高耐圧トランジスタの形成領域のゲート絶縁膜１１６の上にレジストパターン１２０を形成する。
【０１１４】
図２６に示すように、当該レジストパターン１２０をマスクとして、第１ダミーセル領域Ｄ１およびメモリセル領域Ｍに形成されたゲート絶縁膜１１６をウェットエッチング処理して除去する。このようにエッチング処理すると、第１及び第２のダミーセル領域Ｄ１及びＤ２のゲート絶縁膜１１６が除去されると共に領域Ｒの一部のゲート絶縁膜１１６が除去され当該領域Ｒにおける半導体基板１の表面が露出する。
【０１１５】
図２７に示すように、レジストパターン１２０を除去し、再度、熱酸化処理しエッチング処理領域（メモリセル領域Ｍ、第１ダミーセル領域Ｄ１、領域Ｒの一部）にゲート絶縁膜１０６を形成する。
【０１１６】
このゲート絶縁膜１０６の膜厚は前述のゲート絶縁膜１１６の膜厚より薄い。このような処理を行うことで、メモリセル領域Ｍ、第１及び第２ダミーセル領域Ｄ１〜Ｄ５、並びに、周辺回路領域Ｐ（図示せず）に渡ってゲート絶縁膜１０６、１１６を形成できる。
【０１１７】
図２８に示すように、ポリシリコン膜１０８を、例えばＣＶＤ法により堆積し、ポリシリコン膜１０８上に、マスク材となるシリコン窒化膜（ＳｉＮ）によるキャップ膜１１１を形成する。なお、この堆積時において、第１及び第２の実施形態に示したように不純物をドープすることも可能である。その後、キャップ膜１１１の上にハードマスク（シリコン酸化膜など：図示せず）をＣＶＤ法により堆積し、当該ハードマスク上にレジストパターン（図示せず）を形成し、レジストパターン、ハードマスク、キャップ膜１１１を順次マスクとしてＲＩＥ法によりドライエッチング処理し、図２９に示すように、素子分離溝１０４を形成する。
【０１１８】
これにより、メモリセル領域Ｍでは、ゲート絶縁膜６および浮遊電極ＦＧ（前述実施形態参照）を形成でき、素子領域３を分断できる。なお、ポリシリコン膜１０８は成膜直後にはアモルファス状態であるものの、後の熱処理に応じて多結晶化される。
【０１１９】
図３０に示すように、素子分離溝１０４内に素子分離膜１０５を埋込み、キャップ膜１１１の上面をストッパとして素子分離膜１０５をＣＭＰ法により平坦化する。ここで、素子分離膜１０５は、前述実施形態に示した素子分離膜５と同様の材質によって成膜される。ここで、素子分離領域２の幅の関係から、形成領域Ｒの素子分離絶縁膜５の上面は領域Ｄ２から領域Ｄ３に行くに従い高くなる。
【０１２０】
図３１に示すように、ダミーセル領域Ｄ内に構成される各ダミーセルＤＭ１〜ＤＭ５のうち、ゲート絶縁膜１０６の厚さがメモリセル領域Ｍのゲート絶縁膜６と同一厚さで、且つ、幅広な素子領域３の中央付近上に境界を備えたレジストパターン１２１を形成する。ここで、レジストパターン１２１は、第１のダミーセル領域Ｄ１を覆うと共に、第２のダミーセル領域Ｄ２の幅広のポリシリコン膜１０８の一部を覆うように形成される。
【０１２１】
図３２に示すように、レジストパターン１２１をマスクとして等方性エッチング処理し、第２ダミーセル領域Ｄ１の幅広のキャップ膜１１１の一部を剥離する。
図３３に示すように、レジストパターン１２１を剥離した後、第２のダミーセル領域Ｄ２のキャップ膜１１１の剥離領域を覆いつつ、第２のダミーセル領域Ｄ２の幅広のポリシリコン膜１０８上のキャップ膜１１１の一部を覆うように、第２〜第５のダミーセル領域Ｄ２〜Ｄ５にレジストパターン１２２を形成する。
【０１２２】
図３４に示すように、レジストパターン１２２をマスクとして、素子分離膜１０５の上部を選択的にエッチング（ウェットエッチング）して除去し、ポリシリコン膜１０８の上側面を露出させる。このとき、第１ダミーセル領域Ｄ１内の素子分離膜１０５がエッチバックされ、素子分離膜１０５の上面は、ポリシリコン膜１０８の上面より低くゲート絶縁膜１０６の上面より高く位置する。ここで、第１ダミーセル領域Ｄ１内の素子分離膜１０５（メモリセル領域Ｍ内の素子分離膜１０５も同様）の上部は略Ｕ字型となる。
【０１２３】
第２〜第５のダミーセル領域Ｄ２〜Ｄ５では、キャップ膜１１１及びレジストパターン１２２が形成されているため、素子分離膜１０５は原理的にエッチバックされない。しかし、ウェットエッチングに用いられる薬液は、図３３に示すように、ポリシリコン膜１０８とレジストパターン１２２との間に形成される隙間Ｇから領域Ｒの素子分離膜１０５に浸透する。これにより、領域Ｒの素子分離膜１０５は、第２のダミーセル領域Ｄ２に近いほど下方に後退することになる。ウェットエッチング処理の後、レジストパターン１２２を除去する。
【０１２４】
図３４に示すように、加工後の積層構造上に電極間絶縁膜１０７を、例えば、ＣＶＤ法により形成する。また、第１ダミーセル領域Ｄ１内（メモリセル領域Ｍ内も同様）の素子分離膜１０５上の電極間絶縁膜１０７は略Ｕ字型に成膜される。そして、図２４に示すように、ポリシリコン膜１０９、低抵抗化金属膜１１０をＣＶＤ法により積層する。この後の製造工程は省略する。
【０１２５】
本実施形態では、第２のダミーセル領域Ｄ２の幅広のポリシリコン膜１０８上にレジストパターン１２１の境界を設定している。このため、第２のダミーセル領域Ｄ２の幅広のポリシリコン膜１０８の表面のキャップ膜１１１の一部を剥離できる。これにより、第２のダミーセル領域Ｄ２におけるカップリング比を改善できる。
【０１２６】
（第４実施形態）
図３５〜図３９は第４実施形態を示しており、第３実施形態と異なるところはダミーセル領域Ｄおよびその周辺の製造方法にあり、特にレジストパターン１２１の境界位置を変更し、キャップ膜１１１の残留境界位置が変更されているところにある。
【０１２７】
図３５に示す断面では、第２のダミーセル領域Ｄ２のポリシリコン膜１０８上のキャップ膜１１１は全て除去されているところが、前述の第３実施形態の断面構造と異なるところである。このような構造であっても、前述実施形態と同様にダミーセル領域Ｄ２におけるカップリング比を改善できる。
【０１２８】
以下、製造方法を説明する。図２６〜図３０に示す構造に至るまでの製造方法は第３実施形態と同様であるため説明を省略する。図３６に示すように、素子分離溝１０４内に素子分離膜１０５を埋込み形成した後、第１のダミーセル領域Ｄ１のポリシリコン膜１０８と、第２のダミーセル領域Ｄ２のポリシリコン膜１０８との間の境界領域に存在する素子分離膜５の中央付近上に境界を備えたレジストパターン１２２を形成する。
【０１２９】
図３７に示すように、キャップ膜１１１を等方的にエッチング処理し、幅広のポリシリコン膜１０８上のキャップ膜１１１をほぼ全て剥離する。ここで、ダミーメモリセルＤＭ１とダミーメモリセルＤＭ２の間の素子分離膜１０５の上面がエッチング液の染み込みで曲線となる場合がある。
【０１３０】
図３８に示すように、レジストパターン１２２を剥離した後、第２のダミーセル領域Ｄ２のキャップ膜１１１の剥離領域の一部を覆い、第２のダミーセル領域Ｄ２のポリシリコン膜１０８の上面上のほぼ中央領域に境界を備えるように、第２のダミーセル領域Ｄ２の一部及び第３〜第５のダミーセル領域Ｄ３〜Ｄ５、並びに、周辺回路領域Ｐにレジストパターン１２３を形成する。
【０１３１】
図３９に示すように、レジストパターン１２３をマスクとして素子分離膜１０５の上面をウェットエッチングによりエッチバックし、ポリシリコン膜１０８の上側面を露出させる。このとき、前述実施形態と同様に、ウェットエッチングの薬液がレジストパターン１２３の隙間Ｇ（図３８参照）から入り込み、領域Ｒにおける素子分離膜５の上側端が後退し、ポリシリコン膜１０８の上側面が露出する。なお、ダミーメモリセルＤＭ１とダミーメモリセルＤＭ２の間の素子分離膜１０５の上面もエッチング液の染み込みの関係で略Ｕ字型となる。そして、電極間絶縁膜１０７を形成する。この後の製造方法は前述と同様であるため省略する。
【０１３２】
本実施形態では、レジストパターン１２２の境界を、ダミーセルＤＭ１及びＤＭ２のポリシリコン膜１０８間の素子分離膜５上に設定しているため、第２のダミーセル領域Ｄ２の幅広のポリシリコン膜１０８上のキャップ膜１１１を全て剥離でき、第２のダミーセル領域Ｄ２のダミーセルＤＭ２のカップリング比をより大きくでき耐圧特性をさらに改善できる。
【０１３３】
（第５実施形態）
図４０〜図４４は第５実施形態を示しており、第３実施形態及び第４実施形態と異なるところは、ダミーセル領域Ｄおよびその周辺の製造方法にあり、特に、キャップ膜１１１の剥離用のレジストパターンの境界位置を変更することで、キャップ膜１１１の残留境界位置が変更されているところにある。
【０１３４】
第１のダミーセル領域Ｄ１のダミーセルＤＭ１のうち、第２のダミーセル領域Ｄ２側の１又は複数のダミーセルＤＭ１は、ポリシリコン膜１０８上のキャップ膜１１１が除去されている。すなわち、このダミーセルＤＭ１は、ポリシリコン膜１０８の上面上及び上側面上に電極間絶縁膜１０７が直接接触して形成されており、この電極間絶縁膜１０７上にポリシリコン膜１０９及び低抵抗化金属膜１１０が積層されている。
【０１３５】
以下、製造方法を説明する。図２６〜図３０に示す構造に至るまでの製造方法は第３実施形態と同様であるため説明を省略する。
図４１に示すように、素子分離溝１０４内に素子分離膜１０５を埋込んだ後、第１のダミーセル領域Ｄ１のポリシリコン膜１０８を分離する素子分離膜１０５の上面中央付近に境界を備えたレジストパターン１２４を形成する。
【０１３６】
図４２に示すように、キャップ膜１１１を等方的にエッチング処理し、ダミーセル領域Ｄ１の一部およびダミーセル領域Ｄ２〜Ｄ５の幅広又は幅狭なポリシリコン膜１０８上のキャップ膜１１１を剥離する。ここで、ダミーメモリセルＤＭ１のレジストパターン１２４の境界付近では、素子分離膜１０５の上面がエッチング液の染み込みで曲線となる場合がある。そして、レジストパターン１２４を剥離する。
【０１３７】
図４３に示すように、ダミーセル領域Ｄ３〜Ｄ５、並びに、ダミーセル領域Ｄ２の幅広のキャップ膜１１１の剥離領域の一部を覆うようにレジストパターン１２５を再度形成する。
【０１３８】
図４４に示すように、レジストパターン１２５をマスクとして素子分離膜１０５の上面をウェットエッチングにより除去し、ポリシリコン膜１０８の上側面を露出させる。なお、キャップ膜１１１を有するダミーメモリセルＤＭ１とキャップ絶縁膜１１１を有しないダミーメモリセルＤＭ１の境界の素子分離膜１０５の上面もエッチング液の染み込みの関係で略Ｕ字型となる。このとき、前述実施形態と同様にウェットエッチングの薬液がレジストパターン１２５の隙間Ｇ（図４３参照）から入り込み、領域Ｒにおいて素子分離膜５の上側端が後退する。その後、レジストパターン１２５を剥離し、その後、電極間絶縁膜７を形成する。以後の工程は前述実施形態と同様である。
【０１３９】
本実施形態によれば、第１のダミーセル領域Ｄ１の素子分離膜５の上面中央付近にレジストパターン１２４の境界を設けているため、第１のダミーセル領域Ｄ１の一部、及び第２〜第５のダミーセル領域Ｄ２〜Ｄ５の幅狭及び幅広のポリシリコン膜１０８上のキャップ膜１１１を全て剥離でき、メモリセルアレイ端の第２のダミーセル領域Ｄ２のカップリング比を大きくでき耐圧特性を改善できる。
【０１４０】
（第６実施形態）
図４５〜図５７は第６実施形態を示しており、前述実施形態と異なるところはダミーセル領域Ｄおよびその周辺の製造方法にある。
【０１４１】
本実施形態は、図４５に示すように、ゲート絶縁膜１０６及び１１６の上面高さを同一高さとするように形成されているところを特徴としている。すると、ダミーセル領域Ｄ１〜Ｄ５において、ゲート絶縁膜１０６、１１６上に各膜１０８、１０７、１０９及び１１０を段差を生じることなく積層できる。
【０１４２】
以下、製造方法を説明する。まず、図４６に示すように、領域Ｒ内に境界を備えたレジストパターン１２６を半導体基板１上に形成する。
図４７に示すように、このレジストパターン１２６をマスクとして、領域Ｒ及び第３〜第５のダミーセル領域Ｄ３〜Ｄ５の半導体基板１の上面を異方性エッチングし、領域Ｒを一部含むと共に第３〜第５のダミーセル領域Ｄ３〜Ｄ５の半導体基板１の上面を他の領域（第１及び第２のダミーセル領域Ｄ１及びＤ２、領域Ｒの他部、並びに、メモリセル領域Ｍ）に比較して下方に位置させる。
【０１４３】
図４８に示すように、レジストパターン１２６を剥離した後、熱酸化処理し半導体基板上にゲート絶縁膜１１６を一様の膜厚で形成する。図４９に示すように、メモリセル領域Ｍ、第１及び第２のダミーセル領域Ｄ１及びＤ２および領域Ｒを開口するレジストパターン１２７を形成し、当該レジストパターン１２７をマスクとして、メモリセル領域Ｍ、ダミーセル領域Ｄ１及びＤ２、領域Ｒのゲート絶縁膜１１６を剥離する。
【０１４４】
これらの工程では、成膜時間および半導体基板１の上面のエッチング処理時間を調整することで、第２のダミーセル領域Ｄ２の半導体基板１の上面高さと、メモリセル領域Ｍおよび第３〜第５のダミーセル領域Ｄ３〜Ｄ５のゲート絶縁膜１１６の上面高さと、をほぼ同一高さに調整する。
【０１４５】
図５０に示すように、再度熱酸化処理し、メモリセル領域Ｍ及び第１及び第２ダミーセル領域Ｄ１及びＤ２の半導体基板１上にゲート絶縁膜１０６を形成すると共に各領域Ｒ、Ｄ３〜Ｄ５のゲート絶縁膜１１６の膜厚を増加させる。
【０１４６】
このとき、半導体基板１の上面高さと、領域Ｒ，第３〜第５のダミーセル領域Ｄ３〜Ｄ５のゲート絶縁膜１１６の上面高さとを予め同一高さに調整しているため、再度熱酸化処理したときに各領域Ｒ、Ｍ、Ｄ１〜Ｄ５において、ゲート絶縁膜１０６、１１６の上面をほぼ同一高さに調整できる。以下の工程は、第３実施形態と同様であるため概略的に説明する。
【０１４７】
図５１に示すように、ポリシリコン膜１０８をＣＶＤ法により堆積し、ポリシリコン膜１０８上にシリコン窒化膜によりキャップ膜１１１を堆積する。
図５２に示すように、前述実施形態に示した方法を使用して素子分離溝１０４を形成する。これにより、ゲート絶縁膜１０６，１１６、ポリシリコン膜１０８、並びに、素子領域３を分断できる。図５３に示すように、素子分離溝１０４内に素子分離膜１０５を埋込む。
【０１４８】
図５４に示すように、ダミーセル領域Ｄ２のポリシリコン膜１０８の中央付近上に境界を備えたレジストパターン１２７を形成する。図５５に示すように、キャップ膜１１１を等方的にウェットエッチング処理し、レジストパターン１２７を剥離する。その後、図５６に示すように、第２のダミーセル領域Ｄ２のポリシリコン膜１０８の上面上に境界を有するようにレジストパターン１２８を形成する。
【０１４９】
図５７に示すように、レジストパターン１２８をマスクとして、素子分離膜１０５の上部をウェットエッチングにより除去し、ポリシリコン膜１０８の上側面を露出させる。このとき、第１のダミーセル領域Ｄ１内の素子分離膜１０５がエッチバックされ、素子分離膜１０５の上面は、ポリシリコン膜１０８の上面より低く位置することになる。
【０１５０】
第３〜第５のダミーセル領域Ｄ３〜Ｄ５においては、キャップ膜１１１及びレジストパターン１２８が形成されているため、素子分離膜１０５は原理的にエッチバックされない。しかし、ウェットエッチングに用いられる薬液は、シリコン膜とレジストパターンとの間に形成される隙間Ｇ（図５６参照）から素子分離膜１０５に浸透する。これにより、素子分離膜１０５は、第２のダミーセル領域Ｄ２に近いほど上面が下方に後退する。ウェットエッチング処理の後、レジストパターン１２８は除去される。
【０１５１】
本実施形態でも同様に、幅広の素子領域３上にレジストパターン１２７の境界を設定しているため、第２のダミーセル領域Ｄ２のポリシリコン膜１０８の上のキャップ膜１１１の一部を剥離でき、メモリセルアレイ端のダミーセルＤＭ２のカップリング比を改善できる。
【０１５２】
本実施形態によれば、各領域Ｄ１〜Ｄ２及びＤ３〜Ｄ５間において、キャップ膜１１１の剥離プロセスを異なる下地層を用いて実施している。特に、予め半導体基板１を異方性エッチング処理しているため、上面の段差を極力生じないようにゲート絶縁膜１０６、１１６を形成できる。
【０１５３】
本実施形態において、半導体基板１を予めエッチング処理した後の工程は、第３実施形態の場合に倣って示しているが、キャップ膜１１１の残留境界を前述の第４実施形態、第５実施形態のように設定した場合でも同様に適用できる。
【０１５４】
（他の実施形態）
周辺回路領域Ｐの周辺素子は、周辺回路ＰＣ内のトランジスタ、抵抗素子Ｒａに限らず、半導体基板１とポリシリコン膜１８、３８との間にゲート絶縁膜１６が挟まれて構成された容量素子などにも適用できる。不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリ装置に適用したが、ＮＯＲ型のフラッシュメモリ装置等の不揮発性半導体記憶装置にも適用できる。
【０１５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５６】
図面中、１は半導体基板、４は素子分離溝、５は素子分離膜、６、１６、１０６、１１６はゲート絶縁膜（１０６は第１ゲート絶縁膜、１１６は第２ゲート絶縁膜）、７は電極間絶縁膜、Ｔｐはトランジスタ（周辺素子）、８、１８、３８はポリシリコン膜（８ａはメモリセル領域のポリシリコン膜の上部（第１導入層）、８ｂはメモリセル領域のポリシリコン膜の下部（第３導入層）、１８ａは周辺回路領域のポリシリコン膜の上部（第２導入層））、Ｒは抵抗素子（周辺素子）、ＦＧは浮遊電極、ＣＧは制御電極、Ｍはメモリセル領域、Ｐは周辺回路領域、ＭＴ（ＭＴ0〜ＭＴm-1）はメモリセルトランジスタ（メモリセル）、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図１９Ｅ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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