(57)【要約】【課題】分割予定ラインに沿って延在する保護用の配線と端子とを短絡させる短絡部を改良して、回路部での静電破壊を防止することのできる回路基板の製造方法を提供すること。【解決手段】電気光学装置に用いる素子基板１０を製造するにあたっては、第１工程において、マザー基板３００の各領域に回路部１１、複数の端子１０２およびリアクタンス素子３２１を形成するとともに、第２工程では、隣り合う回路部１１同士をリアクタンス素子３２１を介して電気的に接続する配線３１０、３２８を形成する。そして、第３工程において、マザー基板３００を分割予定ライン３０３に沿って切断する。【選択図】図４
2014186085.tif 000002
【特許請求の範囲】
【請求項１】
マザー基板から複数の回路基板を分割する回路基板の製造方法であって、
前記マザー基板に、回路基板毎に回路部と、前記回路部に対応してリアクタンス素子を形成する第１工程と、
前記回路部と、前記回路部と隣り合う他の回路部とを前記リアクタンス素子を介し電気的に接続する配線を形成する第２工程と、
前記マザー基板から前記回路基板を分割する第３工程と、を有し、
前記第３工程において、前記回路部と前記リアクタンス素子との間に形成された前記配線を切断することを特徴とする回路基板の製造方法。
【請求項２】
請求項１に記載の回路基板の製造方法において、
前記リアクタンス素子は、キャパシタ素子であることを特徴とする回路基板の製造方法。
【請求項３】
請求項２に記載の回路基板の製造方法において、
前記キャパシタ素子には、抵抗素子が並列に電気的に接続していることを特徴とする回路基板の製造方法。
【請求項４】
請求項２または３に記載の回路基板の製造方法において、
前記キャパシタ素子には、インダクタンス素子が並列または直列に電気的に接続していることを特徴とする回路基板の製造方法。
【請求項５】
請求項１に記載の回路基板の製造方法において、
前記リアクタンス素子は、インダクタンス素子であることを特徴とする回路基板の製造方法。
【請求項６】
請求項１乃至５の何れか一項に記載の回路基板の製造方法において、
前記第１工程においては、さらに、前記回路部と前記リアクタンス素子との間に端子を形成し、
前記第３工程において、前記端子と前記リアクタンス素子との間に形成された前記配線を切断することを特徴とする回路基板の製造方法。
【請求項７】
請求項１乃至６の何れか一項に記載の回路基板の製造方法において、
前記第１工程では、前記回路部に形成する導電膜または絶縁膜と同層の膜を用いて前記リアクタンス素子を形成することを特徴とする回路基板の製造方法。
【請求項８】
前記第１工程では、前記回路部に、画素電極および画素トランジスターを含む複数の画素回路を形成することを特徴とする請求項１乃至９の何れか一項に記載の回路基板の製造方法。
【請求項９】
複数の回路部と、
前記複数の回路部の各々に対応して設けられた複数のリアクタンス素子と、
前記複数の回路部の各々に電気的に接続された配線と、
を有し、
前記配線は、前記リアクタンス素子を介して前記回路部と電気的に接続されていることを特徴とするマザー基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マザー基板を分割して回路基板を製造する回路基板の製造方法に関するものである。
【背景技術】
【０００２】
電気光学装置等に用いられる素子基板は、画素電極や画素トランジスター等を備えた画素回路等の回路部や端子を備えた回路基板として構成されている。また、回路基板を製造する際には、マザー基板の複数の回路基板形成領域の各々に回路部や端子等を形成した後、マザー基板を分割して素子基板を得る方法が多用されている。かかる回路基板を製造する際、マザー基板として石英基板やガラス基板等の絶縁基板を用いると、マザー基板に静電気が蓄積し、かかる静電気が回路基板形成領域に放電されると、回路部に形成した画素トランジスターや配線が損傷するという問題が発生する。
【０００３】
そこで、回路基板形成領域の外側領域に、分割予定ラインに沿って延在する保護用の配線を設けるとともに、保護用の配線と端子とを抵抗配線により短絡させておき、静電気を拡散させる構成が提案されている（特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５７３０３号公報
【特許文献２】特開平９−８０３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１等に記載の構成において、抵抗配線の抵抗値が低すぎると、抵抗配線を介して端子に静電気が侵入しやすくなる一方、抵抗配線が高すぎると、抵抗配線や保護用の配線を設けた効果が十分に得られず、静電気破壊が発生してしまう。従って、抵抗配線や保護用の配線の抵抗値を最適な値に設定する必要があるが、回路基板の場合、回路部や配線等の構成が回路基板の機種毎に相違するため、抵抗配線の抵抗値を最適化することが困難である。
【０００６】
以上の問題点に鑑みて、本発明の課題は、分割予定ラインに沿って延在する保護用の配線と端子とを短絡させる短絡部を改良して、回路部での静電破壊を防止することのできる回路基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、マザー基板から複数の回路基板を分割する回路基板の製造方法であって、前記マザー基板に、回路基板毎に回路部と、前記回路部に対応してリアクタンス素子を形成する第１工程と、前記回路部と、前記回路部と隣り合う他の回路部とを前記リアクタンス素子を介し電気的に接続する配線を形成する第２工程と、前記マザー基板から前記回路基板を分割する第３工程と、を有し、前記第３工程において、前記回路部と前記リアクタンス素子との間に形成された前記配線を切断することを特徴とする。
【０００８】
本発明では、マザー基板を分割して回路基板とするにあたって、第１工程において、マザー基板に、回路基板毎に回路部と、前記回路部に対応してリアクタンス素子を形成するとともに、回路部と、回路部と隣り合う他の回路部とをリアクタンス素子を介し電気的に接続する配線を形成する第２工程を行い、その後、第３工程では、回路部とリアクタンス素子との間に形成された配線を切断する。このため、回路部に蓄積した静電気を、第２工程で形成した配線に逃がして拡散させることができるので、回路部に蓄積した静電気が他の回路部に放電されて回路部が静電破壊されることを防止することができる。ここで、短絡部は、リアクタンス素子を備えており、かかるリアクタンス素子では、抵抗配線のように抵抗値を最適化しなくても、回路部に溜まった静電気を逃がすことができるので、回路基板の静電保護に適している。
【０００９】
本発明において、前記リアクタンス素子は、キャパシタ素子であることが好ましい。キャパシタ素子であれば、静電気に起因する急激な電圧上昇を確実に逃がすことができるので、回路基板の静電保護に適している。
【００１０】
この場合、前記キャパシタ素子には、抵抗素子が並列に電気的に接続していることが好ましい。かかる構成によれば、抵抗素子を介して静電気を配線に逃がす一方、静電気に起因する急激な電圧上昇についてはキャパシタ素子を介して配線に逃がすことができる。
【００１１】
本発明において、前記キャパシタ素子には、インダクタンス素子が並列または直列に電気的に接続している構成を採用してもよい。かかる構成によれば、キャパシタ素子とインダクタンス素子との共振によって、第１領域に蓄積した電荷を低減することができる。
【００１２】
本発明において、前記リアクタンス素子は、インダクタンス素子であってもよい。
【００１３】
本発明において、前記第１工程においては、さらに、前記回路部と前記リアクタンス素子との間に端子を形成し、前記第３工程において、前記端子と前記リアクタンス素子との間に形成された前記配線を切断する構成を採用することができる。
【００１４】
本発明において、前記第１工程では、前記回路部に形成する導電膜または絶縁膜と同層の膜を用いて前記リアクタンス素子を形成することが好ましい。かかる構成によれば、回路部を形成する工程を利用してリアクタンス素子を形成することができる。
【００１５】
本発明において、前記第１工程では、例えば、前記回路部に、画素電極および画素トランジスターを含む複数の画素回路を形成する。
【００１６】
また、本発明の別の態様では、前記第１工程および前記第２工程を終えた段階のマザー基板として提供することを特徴とする。すなわち、本発明のマザー基板は、複数の回路部と、前記複数の回路部の各々に対応して設けられた複数のリアクタンス素子と、前記複数の回路部の各々に電気的に接続された配線と、を有し、前記配線は、前記リアクタンス素子を介して前記回路部と電気的に接続されていることを特徴とする。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る電気光学装置の一例である液晶パネルの説明図である。
【図２】本発明の実施の形態１に係る電気光学装置の素子基板（回路基板）の電気的構成の一例を示す説明図である。
【図３】本発明の実施の形態１に係る電気光学装置の画素の説明図である。
【図４】本発明の実施の形態１に係る素子基板の製造に用いたマザー基板の説明図である。
【図５】本発明の実施の形態１に係る液晶パネルの製造工程を示す説明図である。
【図６】本発明の実施の形態２に係る素子基板の製造に用いたマザー基板の説明図である。
【図７】本発明の実施の形態３に係る素子基板の製造に用いたマザー基板の説明図である。
【図８】本発明の実施の形態４に係る素子基板の製造に用いたマザー基板の説明図である。
【図９】本発明の実施の形態５に係る素子基板の製造に用いたマザー基板の説明図である。
【図１０】本発明の実施の形態６に係る素子基板の製造に用いたマザー基板の説明図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態として、「回路基板の製造方法」として、液晶装置等の電気光学装置に用いられている「素子基板の製造方法」を中心に説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、以下の説明で参照する図においては、走査線、データ線、信号線等の配線等については、それらの数を少なく表してある。
【００１９】
［実施の形態１］
図１は、本発明の実施の形態１に係る電気光学装置の一例である液晶パネルの説明図であり、図１（ａ）、（ｂ）は各々、液晶パネルを各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【００２０】
図１（ａ）、（ｂ）に示すように、本形態の電気光学装置１００は、液晶装置であり、液晶パネル１００ｐを有している。液晶パネル１００ｐでは、素子基板１０（回路基板／電気光学装置用基板）と対向基板２０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７は対向基板２０の外縁に沿うように枠状に設けられている。シール材１０７は、光硬化性樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバーあるいはガラスビーズ等のギャップ材１０７ａが配合されている。液晶パネル１００ｐにおいて、素子基板１０と対向基板２０との間のうち、シール材１０７によって囲まれた領域内には、各種液晶材料（電気光学物質）からなる液晶層５０（電気光学物質層）が設けられている。本形態において、シール材１０７には、液晶注入口１０７ｃとして利用される途切れ部分が形成されており、かかる液晶注入口１０７ｃは、液晶材料の注入後、封止材１０７ｄによって封止されている。
【００２１】
かかる構成の液晶パネル１００ｐにおいて、素子基板１０および対向基板２０はいずれも四角形であり、素子基板１０は、Ｙ方向（第２方向）で対向する２つの辺１０ｅ、１０ｆ（端部）と、Ｘ方向（第１方向）で対向する２つの辺１０ｇ、１０ｈ（端部）とを備えている。液晶パネル１００ｐの略中央には、表示領域１０ａが四角形の領域として設けられており、かかる形状に対応して、シール材１０７も略四角形に設けられている。表示領域１０ａの外側は、四角枠状の外周領域１０ｃになっている。
【００２２】
素子基板１０において、外周領域１０ｃでは、素子基板１０においてＹ軸方向の一方側に位置する辺１０ｅに沿ってデータ線駆動回路１０１および複数の端子１０２が形成されており、この辺１０ｅに隣接する他の辺１０ｇ、１０ｈの各々に沿って走査線駆動回路１０４が形成されている。なお、端子１０２には、フレキシブル配線基板（図示せず）が接続されており、素子基板１０には、フレキシブル配線基板を介して外部制御回路から各種電位や各種信号が入力される。
【００２３】
図３等を参照して詳しくは後述するが、素子基板１０の一方面１０ｓおよび他方面１０ｔのうち、対向基板２０と対向する一方面１０ｓの側において、表示領域１０ａには、画素電極９ａや、図２等を参照して後述する画素トランジスター３０等がマトリクス状に配列されている。従って、表示領域１０ａは、画素電極９ａがマトリクス状に配列された画素領域１０ｐとして構成されている。素子基板１０において、画素電極９ａの上層側には配向膜１６が形成されている。また、素子基板１０の一方面１０ｓの側において、表示領域１０ａより外側の外周領域１０ｃのうち、表示領域１０ａとシール材１０７とに挟まれた四角枠状の周辺領域１０ｂには、画素電極９ａと同時形成されたダミー画素電極９ｂが形成されている。
【００２４】
対向基板２０の一方面２０ｓおよび他方面２０ｔのうち、素子基板１０と対向する一方面２０ｓの側には共通電極２１が形成されている。共通電極２１は、対向基板２０の略全面あるいは複数の帯状電極として複数の画素１００ａに跨って形成されている。本形態において、共通電極２１は、対向基板２０の略全面に形成されている。
【００２５】
対向基板２０の一方面２０ｓの側には、共通電極２１の下層側に遮光層２９が形成され、共通電極２１の表面には配向膜２６が積層されている。遮光層２９は、表示領域１０ａの外周縁に沿って延在する額縁部分２９ａとして形成されており、遮光層２９の内周縁によって表示領域１０ａが規定されている。また、遮光層２９は、隣り合う画素電極９ａにより挟まれた画素間領域に重なるブラックマトリクス部２９ｂとしても形成されている。額縁部分２９ａはダミー画素電極９ｂと重なる位置に形成されており、額縁部分２９ａの外周縁は、シール材１０７の内周縁との間に隙間を隔てた位置にある。従って、額縁部分２９ａとシール材１０７とは重なっていない。
【００２６】
液晶パネル１００ｐにおいて、シール材１０７より外側には、対向基板２０の一方面２０ｓの側の４つの角部分に基板間導通用電極２５が形成されており、素子基板１０の一方面１０ｓの側には、対向基板２０の４つの角部分（基板間導通用電極２５）と対向する位置に基板間導通用電極１９が形成されている。本形態において、基板間導通用電極２５は、共通電極２１の一部からなる。基板間導通用電極１９には、共通電位Ｖcomが印加されている。基板間導通用電極１９と基板間導通用電極２５との間には、導電粒子を含んだ基板間導通材１９ａが配置されており、対向基板２０の共通電極２１は、基板間導通用電極１９、基板間導通材１９ａおよび基板間導通用電極２５を介して、素子基板１０側に電気的に接続されている。このため、共通電極２１は、素子基板１０の側から共通電位Ｖcomが印加されている。シール材１０７は、略同一の幅寸法をもって対向基板２０の外周縁に沿って設けられているが、対向基板２０の角部分と重なる領域では基板間導通用電極１９、２５を避けて内側を通るように設けられている。
【００２７】
本形態において、電気光学装置１００は透過型の液晶装置であり、画素電極９ａおよび共通電極２１は、ＩＴＯ（Indium Tin Oxide）膜やＩＺＯ（Indium Zinc Oxide）膜等の透光性導電膜により形成されている。かかる透過型の液晶装置（電気光学装置１００）では、例えば、対向基板２０の側から入射した光が素子基板１０の側から出射される間に変調されて画像を表示する。また、電気光学装置１００が反射型の液晶装置である場合、共通電極２１は、ＩＴＯ膜やＩＺＯ膜等の透光性導電膜により形成され、画素電極９ａは、アルミニウム膜等の反射性導電膜により形成される。かかる反射型の液晶装置（電気光学装置１００）では、素子基板１０および対向基板２０のうち、対向基板２０の側から入射した光が素子基板１０で反射して出射される間に変調されて画像を表示する。
【００２８】
電気光学装置１００は、モバイルコンピューター、携帯電話機等といった電子機器のカラー表示装置として用いることができ、この場合、対向基板２０には、カラーフィルター（図示せず）が形成される。また、電気光学装置１００は、電子ペーパーとして用いることできる。また、電気光学装置１００では、使用する液晶層５０の種類や、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が液晶パネル１００ｐに対して所定の向きに配置される。さらに、電気光学装置１００は、投射型表示装置（液晶プロジェクター）において、ＲＧＢ用のライトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルターは形成されない。
【００２９】
（素子基板１０の電気的構成）
図２は、本発明の実施の形態１に係る電気光学装置１００の素子基板１０（回路基板）の電気的構成の一例を示す説明図であり、図２（ａ）、（ｂ）は、素子基板１０の回路や配線の平面的なレイアウトの一例を示す説明図、および画素回路の電気的構成の一例を示す説明図である。なお、以下の説明において、端子１０２を介して素子基板１０に入力される信号名称と信号用の配線とは、同一のアルファベット記号を信号および配線Ｌの後に各々付与する。例えば、信号名称である「クロック信号ＣＬＸ」に対して、対応する信号用の配線について「クロック信号線ＬＣＬＸ」とする。また、以下の説明において、端子１０２を介して素子基板１０に入力される信号名称と信号用の端子とは、同一のアルファベット記号を信号および端子Ｔの後に各々付与する。例えば、信号名称である「クロック信号ＣＬＸ」に対して、対応する端子１０２については「端子ＴＣＬＸ」とする。
【００３０】
図２（ａ）、（ｂ）を参照して以下に説明するように、電気光学装置１００において、素子基板１０は、複数の画素１００ａの各々に画素回路が形成された画素領域１０ｐ（回路部１１）、データ線駆動回路１０１（回路部１１）、サンプリング回路１０３（回路部１１）、走査線駆動回路１０４（回路部１１）、および端子１０２が形成された回路基板として構成されている。
【００３１】
より具体的には、素子基板１０の中央領域には複数の画素１００ａがマトリクス状に配列された画素領域１０ｐが設けられており、かかる画素領域１０ｐのうち、図１（ｂ）に示す額縁部分２９ａの内縁で囲まれた領域が表示領域１０ａである。素子基板１０では、画素領域１０ｐの内側に、Ｘ方向に延在する複数本の走査線３ａと、Ｙ方向に延在する複数本のデータ線６ａとが形成されており、それらの交点に対応する位置に画素１００ａが構成されている。複数の画素１００ａの各々には、ＴＦＴ等からなる画素トランジスター３０（スイッチング素子）、および画素電極９ａが形成されている。画素トランジスター３０のソースにはデータ線６ａが電気的に接続され、画素トランジスター３０のゲートには走査線３ａが電気的に接続され、画素トランジスター３０のドレインには、画素電極９ａが電気的に接続されている。
【００３２】
素子基板１０において、画素領域１０ｐより外側の外周領域１０ｃには、走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路１０３、基板間導通用電極１９、端子１０２等が構成されており、端子１０２から走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路１０３、および基板間導通用電極１９に向けて複数の配線１０５が延在している。データ線駆動回路１０１は、サンプリング回路１０３を介して複数本のデータ線６ａに電気的に接続しており、走査線駆動回路１０４は、複数本の走査線３ａに電気的に接続している。
【００３３】
各画素１００ａにおいて、画素電極９ａは、図１を参照して説明した対向基板２０に形成された共通電極２１と液晶層５０を介して対向し、液晶容量５０ａを構成している。また、各画素１００ａには、液晶容量５０ａで保持される画像信号の変動を防ぐために、液晶容量５０ａと並列に保持容量５５が付加されている。本形態では、保持容量５５を構成するために、複数の画素１００ａに跨って走査線３ａと並行して延びた容量線５ａが形成され、かかる容量線５ａには電位Ｖcomが印加されている。なお、電位Ｖcomとしては、共通電極２１に印加される共通電位と同一電位を用いることができる。
【００３４】
素子基板１０の辺１０ｅに沿って設けられた端子１０２は、共通電位線用、走査線駆動回路用、画像信号用、およびデータ線駆動回路用の４つの用途に大きく分類される複数の端子群により構成されている。具体的には、端子１０２は、共通電位線ＬＶcom用として端子ＴＶcomを備え、走査線駆動回路１０４用として端子ＴＳＰＹ、端子ＴＶＳＳＹ、端子ＴＶＤＤＹ、端子ＴＣＬＹおよび端子ＴＣＬＹINVを備えている。また、端子１０２は、画像信号ＶＩＤ１〜ＶＩＤ６用として端子ＴＶＩＤ１〜ＴＶＩＤ６を備え、データ線駆動回路１０１用として、端子ＴＶＳＳＸ、端子ＴＳＰＸ、端子ＴＶＤＤＸ、端子ＴＣＬＸ、端子ＴＣＬＸINV、端子ＴＥＮＢ１〜ＴＥＮＢ４、および端子ＴＶＳＳＸを備えている。
【００３５】
データ線駆動回路１０１は、シフトレジスタ回路１０１ｃ、波形選択回路１０１ｂ、およびバッファー回路１０１ａを備えている。データ線駆動回路１０１において、シフトレジスタ回路１０１ｃは、外部制御回路から端子１０２（端子ＴＶＳＳＸ、ＴＶＤＤＸ）および配線１０５（配線ＬＶＳＳＸ、ＬＶＤＤＸ）を介して供給される負電源ＶＳＳＸおよび正電源ＶＤＤＸを電源として用い、外部制御回路から端子１０２（端子ＴＳＰＸ）および配線１０５（配線ＬＳＰＸ）を介して供給されるスタート信号ＳＰＸに基づいて転送動作を開始する。シフトレジスタ回路１０１ｃは、端子１０２（端子ＴＣＬＸ、ＴＣＬＸINV）、および配線１０５（配線ＬＣＬＸ、ＬＣＬＸINV）を介して供給されるクロック信号ＣＬＸおよび逆位相クロック信号ＣＬＸINVに基づき、転送信号を順次、所定タイミングで波形選択回路１０１ｂへ出力する。波形選択回路１０１ｂは、「イネーブル回路」とも称され、シフトレジスタ回路１０１ｃから順次出力される転送信号のパルス幅を、外部制御回路から端子１０２（端子ＴＥＮＢ１〜ＴＥＮＢ４）および配線１０５（配線ＬＥＮＢ１〜ＬＥＮＢ４）を介して供給されるイネーブル信号ＥＮＢ１〜ＥＮＢ４のパルス幅に制限することにより、後述のサンプリング回路１０３における各サンプリング期間を規定する。より具体的には、波形選択回路１０１ｂは、シフトレジスタ回路１０１ｃの各段に対応して設けられたＮＡＮＤ回路およびインバーター等により構成されており、シフトレジスタ回路１０１ｃより順次出力される転送信号がハイレベルとされており、かつ、イネーブル信号ＥＮＢ１〜ＥＮＢ４のいずれかがハイレベルとされているときにのみデータ線６ａが駆動されるように時間軸上における波形の選択制御を行う。バッファー回路１０１ａは、このように波形の選択が行われた転送信号をバッファリングした後、サンプリング回路駆動信号として、サンプリング回路駆動信号線１０９を介してサンプリング回路１０３に供給する。
【００３６】
サンプリング回路１０３は、画像信号をサンプリングするためのスイッチング素子１０８を複数備えて構成されている。本形態において、スイッチング素子１０８は、ＴＦＴ等の電界効果型トランジスターからなる。スイッチング素子１０８のドレインには、データ線６ａが電気的に接続され、スイッチング素子１０８のソースには、配線１０６を介して配線１０５（画像信号線ＬＶＩＤ１〜ＬＶＩＤ６）が接続されるとともに、スイッチング素子１０８のゲートには、データ線駆動回路１０１に接続されたサンプリング回路駆動信号線１０９が接続されている。そして、端子１０２（端子ＴＶＩＤ１〜ＶＩＤ６）を介して配線１０５（画像信号線ＬＶＩＤ１〜ＬＶＩＤ６）に供給された画像信号ＶＩＤ１〜ＶＩＤ６は、データ線駆動回路１０１からサンプリング回路駆動信号線１０９を通じてサンプリング回路駆動信号が供給されるのに応じ、サンプリング回路１０３によりサンプリングされ、各データ線６ａに画像信号Ｓ１、Ｓ２、Ｓ３、・・Ｓｎとして供給される。本形態において、画像信号Ｓ１、Ｓ２、Ｓ３、・・Ｓｎは、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩＤ６の各々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。なお、画像信号の相展開数に関しては、６相に限られるものでなく、例えば、９相、１２相、２４相、４８相等、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線６ａの組に対して供給される。
【００３７】
走査線駆動回路１０４は、構成要素としてシフトレジスタ回路およびバッファー回路を備えている。走査線駆動回路１０４は、外部制御回路から端子１０２（端子ＴＶＳＳＹ、ＴＶＤＤＹ）および配線１０５（配線ＬＶＳＳＹ、ＬＶＤＤＹ）を介して供給される負電源ＶＳＳＹおよび正電源ＶＤＤＹを電源として用い、同じく外部制御回路から端子１０２（端子ＴＳＰＹ）および配線１０５（端子ＴＳＰＹ）を介して供給されるスタート信号ＳＰＹに応じて、その内蔵シフトレジスタ回路の転送動作を開始する。また、走査線駆動回路１０４は、端子１０２（端子ＴＣＬＹ、ＴＣＬＹINV）および配線１０５（配線ＬＣＬＹ、ＬＣＬＹINV）を介して供給されるクロック信号ＣＬＹおよび逆位相クロック信号ＣＬＹINVに基づいて、所定のタイミングで走査線３ａに走査信号をパルス的に線順次で印加する。
【００３８】
素子基板１０には、４つの基板間導通用電極１９を通過するように配線１０５（共通電位線ＬＶcom）が形成されており、基板間導通用電極１９には、端子１０２（端子ＴＶcom）および配線１０５（共通電位線ＬＶcom）を介して共通電位Ｖcomが供給される。
【００３９】
（画素１００ｐの具体的構成）
図３は、本発明の実施の形態１に係る電気光学装置１００の画素１００ａの説明図であり、図３（ａ）、（ｂ）は、素子基板１０において隣り合う複数の画素の平面図、および電気光学装置１００のＦ−Ｆ′断面図である。なお、図３（ａ）では、各層を以下の線
下層側の遮光層８ａ＝細くて長い破線
半導体層１ａ＝細くて短い点線
走査線３ａ＝太い実線
ドレイン電極４ａ＝細い実線
データ線６ａおよび中継電極６ｂ＝細い一点鎖線
容量線５ａ＝太い一点鎖線
上層側の遮光層７ａおよび中継電極７ｂ＝細い二点鎖線
画素電極９ａ＝太い破線
で示してある。また、図３（ａ）では、互いの端部が平面視で重なり合う層については、層の形状等が分かりやすいように、端部の位置をずらしてある。
【００４０】
図３（ａ）に示すように、素子基板１０において対向基板２０と対向する一方面１０ｓには、複数の画素１００ａの各々に画素電極９ａが形成されており、隣り合う画素電極９ａにより挟まれた画素間領域に沿ってデータ線６ａおよび走査線３ａが形成されている。本形態において、画素間領域は縦横に延在しており、走査線３ａは画素間領域のうち、Ｘ方向に延在する第１画素間領域に沿って直線的に延在し、データ線６ａは、Ｙ方向に延在する第２画素間領域に沿って直線的に延在している。また、データ線６ａと走査線３ａとの交差に対応して画素トランジスター３０が形成されており、本形態において、画素トランジスター３０は、データ線６ａと走査線３ａとの交差領域およびその付近を利用して形成されている。素子基板１０には容量線５ａが形成されており、かかる容量線５ａには共通電位Ｖcomが印加されている。本形態において、容量線５ａは、走査線３ａおよびデータ線６ａに重なるように延在して格子状に形成されている。画素トランジスター３０の上層側には遮光層７ａが形成されており、かかる遮光層７ａは、データ線６ａに重なるように延在している。画素トランジスター３０の下層側には遮光層８ａが形成されており、かかる遮光層８ａは、走査線３ａと重なるように直線的に延びた主線部分と、データ線６ａと走査線３ａとの交差部分でデータ線６ａに重なるように延びた副線部分とを備えている。
【００４１】
図３（ｂ）に示すように、素子基板１０は、石英基板やガラス基板等の透光性の基板本体１０ｗの液晶層５０側の基板面（対向基板２０と対向する一方面１０ｓ側）に画素電極９ａ、画素スイッチング用の画素トランジスター３０、配向膜１６等が形成されている。対向基板２０は、石英基板やガラス基板等の透光性の基板本体２０ｗの液晶層５０側の表面（素子基板１０と対向する一方面２０ｓ）に遮光層２９、共通電極２１、配向膜２６等が形成されている。
【００４２】
素子基板１０において、基板本体１０ｗの一方面１０ｓ側には、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる下層側の遮光層８ａが形成されている。本形態において、遮光層８ａは、タングステンシリサイド（ＷＳｉ）等の遮光膜からなり、電気光学装置１００を透過した後の光が他の部材で反射した際、かかる反射光が半導体層１ａに入射して画素トランジスター３０で光電流に起因する誤動作が発生することを防止する。なお、遮光層８ａを走査線として構成する場合もあり、この場合、後述するゲート電極３ｂと遮光層８ａを導通させた構成とする。
【００４３】
基板本体１０ｗの一方面１０ｓ側において、遮光層８ａの上層側には、シリコン酸化膜等の透光性の絶縁膜１２が形成されており、かかる絶縁膜１２の表面側に、半導体層１ａを備えた画素トランジスター３０が形成されている。画素トランジスター３０は、データ線６ａの延在方向に長辺方向を向けた半導体層１ａと、半導体層１ａの長さ方向と直交する方向に延在して半導体層１ａの長さ方向の中央部分に重なるゲート電極３ｂとを備えており、本形態において、ゲート電極３ｂは走査線３ａの一部からなる。画素トランジスター３０は、半導体層１ａとゲート電極３ｂとの間に透光性のゲート絶縁層２を有している。半導体層１ａは、ゲート電極３ｂに対してゲート絶縁層２を介して対向するチャネル領域１ｇを備えているとともに、チャネル領域１ｇの両側にソース領域１ｂおよびドレイン領域１ｃを備えている。本形態において、画素トランジスター３０は、ＬＤＤ構造を有している。従って、ソース領域１ｂおよびドレイン領域１ｃは各々、チャネル領域１ｇの両側に低濃度領域を備え、低濃度領域に対してチャネル領域１ｇとは反対側で隣接する領域に高濃度領域を備えている。
【００４４】
半導体層１ａは、ポリシリコン膜（多結晶シリコン膜）等によって構成されている。ゲート絶縁層２は、半導体層１ａを熱酸化したシリコン酸化膜からなる第１ゲート絶縁層２ａと、減圧ＣＶＤ法等により形成されたシリコン酸化膜からなる第２ゲート絶縁層２ｂとの２層構造からなる。ゲート電極３ｂおよび走査線３ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、ゲート電極３ｂは、導電性のポリシリコン膜とタングステンシリサイド膜との２層構造を有している。
【００４５】
ゲート電極３ｂの上層側には、シリコン酸化膜等からなる透光性の層間絶縁膜４１が形成され、層間絶縁膜４１の上層には、ドレイン電極４ａが形成されている。ドレイン電極４ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、ドレイン電極４ａはチタン窒化膜からなる。ドレイン電極４ａは、半導体層１ａのドレイン領域１ｃ（画素電極側ソースドレイン領域）と一部が重なるように形成されており、層間絶縁膜４１およびゲート絶縁層２を貫通するコンタクトホール４１ａを介してドレイン領域１ｃに導通している。
【００４６】
ドレイン電極４ａの上層側には、シリコン酸化膜等からなる透光性の絶縁膜４９、および透光性の誘電体層４０が形成されており、誘電体層４０の上層側には容量線５ａが形成されている。誘電体層４０としては、シリコン酸化膜やシリコン窒化膜等のシリコン化合物を用いることができる他、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜等の高誘電率の誘電体層を用いることができる。容量線５ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、容量線５ａは、チタン窒化膜、アルミニウム膜、およびチタン窒化膜との３層構造を有している。ここで、容量線５ａは、誘電体層４０を介してドレイン電極４ａと重なっており、保持容量５５を構成している。
【００４７】
容量線５ａの上層側には、シリコン酸化膜等からなる透光性の層間絶縁膜４２が形成されており、かかる層間絶縁膜４２の上層側には、データ線６ａと中継電極６ｂとが同一の導電膜により形成されている。データ線６ａと中継電極６ｂは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、データ線６ａおよび中継電極６ｂは、アルミニウム合金膜や、チタン窒化膜とアルミニウム膜との２層乃至４層の積層膜からなる。データ線６ａは、層間絶縁膜４２、絶縁膜４９、層間絶縁膜４１およびゲート絶縁層２を貫通するコンタクトホール４２ａを介してソース領域１ｂ（データ線側ソースドレイン領域）に導通している。中継電極６ｂは、層間絶縁膜４２および絶縁膜４９を貫通するコンタクトホール４２ｂを介してドレイン電極４ａに導通している。
【００４８】
データ線６ａおよび中継電極６ｂの上層側には、シリコン酸化膜等からなる透光性の層間絶縁膜４４が形成されており、かかる層間絶縁膜４４の上層側には、遮光層７ａおよび中継電極７ｂが同一の導電膜によって形成されている。遮光層７ａおよび中継電極７ｂは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、遮光層７ａおよび中継電極７ｂは、アルミニウム合金膜や、チタン窒化膜とアルミニウム膜との２層乃至４層の積層膜からなる。中継電極７ｂは、層間絶縁膜４４を貫通するコンタクトホール４４ａを介して中継電極６ｂに導通している。遮光層７ａは、データ線６ａと重なるように延在しており、遮光層として機能している。なお、遮光層７ａを容量線５ａと導通させて、シールド層として利用してもよい。
【００４９】
遮光層７ａおよび中継電極７ｂの上層側には、シリコン酸化膜等からなる透光性の層間絶縁膜４５が形成されており、かかる層間絶縁膜４５の上層側にはＩＴＯ膜等からなる画素電極９ａが形成されている。層間絶縁膜４５には、層間絶縁膜４５を貫通して中継電極７ｂまで到達したコンタクトホール４５ａが形成されており、画素電極９ａは、コンタクトホール４５ａを介して中継電極７ｂに電気的に接続している。その結果、画素電極９ａは、中継電極７ｂ、中継電極６ｂおよびドレイン電極４ａを介してドレイン領域１ｃに電気的に接続している。層間絶縁膜４５の表面は平坦化されている。
【００５０】
画素電極９ａの表面側には、ポリイミドや無機配向膜からなる配向膜１６が形成されている。本形態において、配向膜１６は、ＳｉＯX（ｘ＜２）、ＳｉＯ2、ＴｉＯ2、ＭｇＯ、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｓｂ2Ｏ3、Ｔａ2Ｏ5等の斜方蒸着膜（無機配向膜）からなる。
【００５１】
（対向基板２０の構成）
対向基板２０では、石英基板やガラス基板等の透光性の基板本体２０ｗ（透光性基板）の液晶層５０側の表面（素子基板１０に対向する一方面２０ｓ）には、遮光層２９、シリコン酸化膜等からなる絶縁膜２８、およびＩＴＯ膜等の透光性導電膜からなる共通電極２１が形成されており、かかる共通電極２１を覆うように、ポリイミドや無機配向膜からなる配向膜２６が形成されている。本形態において、共通電極２１はＩＴＯ膜からなる。本形態において、配向膜２６は、配向膜１６と同様、ＳｉＯX（ｘ＜２）、ＳｉＯ2、ＴｉＯ2、ＭｇＯ、Ａｌ2Ｏ3、Ｉｎ2Ｏ3、Ｓｂ2Ｏ3、Ｔａ2Ｏ5の斜方蒸着膜（無機配向膜）である。かかる配向膜１６、２６は、液晶層５０に用いた誘電異方性が負のネマチック液晶化合物を傾斜垂直配向させ、液晶パネル１００ｐは、ノーマリブラックのＶＡモードとして動作する。本形態では、配向膜１６、２６として、各種無機配向膜のうち、シリコン酸化膜（ＳｉＯX）の斜方蒸着膜が用いられている。
【００５２】
（素子基板１０および液晶パネル１０ｐの製造方法）
図４は、本発明の実施の形態１に係る素子基板１０の製造に用いたマザー基板３００の説明図であり、図４（ａ）、（ｂ）、（ｃ）は、マザー基板３００の分割予定ライン３０３等の説明図、保護用の配線３１０、３２８等の説明図、およびリアクタンス素子３２１等の説明図である。図５は、本発明の実施の形態１に係る液晶パネル１００ｐの製造工程を示す説明図である。なお、図５では、回路部１１として、画素領域１０ｐおよびデータ線駆動回路１０１のみを図示し、走査線駆動回路１０４やサンプリング回路１０３等の図示を省略してある。
【００５３】
図１、図２および図３を参照して説明した液晶パネル１００ｐを製造するにあたって、第１製造方法では、例えば、素子基板１０および対向基板２０を各々、大型のマザー基板の状態で貼り合わせ工程を行い、その後、対向基板用のマザー基板を切断して、液晶注入口を露出させる。次に、液晶注入工程を行った後、封止工程を行い、しかる後に、素子基板用のマザー基板３００を分割予定ライン３０３に沿って切断して、単品サイズの液晶パネル１００ｐを得る。
【００５４】
また、第２製造方法では、素子基板１０のみを、図４に示す大型のマザー基板３００の状態で構成した後、単品サイズの対向基板２０をマザー基板３００と貼り合わせる。次に、液晶注入工程を行った後、封止工程を行い、しかる後に、マザー基板３００を分割予定ライン３０３に沿って切断して、単品サイズの液晶パネル１００ｐを得る。
【００５５】
なお、液晶を充填するにあたっては、素子基板用のマザー基板３００に硬化前のシール材１０７を枠状に塗布した後、その内側に液晶を滴下することもある。この場合、液晶を滴下した後、マザー基板３００に対向基板２０を重ね、しかる後に、マザー基板３００を分割予定ライン３０３に沿って切断する。かかる製造方法の場合、図１を参照して説明した液晶注入口１０７ｃおよび封止材１０７ｄは不要である。
【００５６】
本発明は上記製造方法のいずれにも適用可能であるが、図５を参照して以下に説明するように、マザー基板３００の分割予定ライン３０３で囲まれた複数の第１領域３０１に回路部１１および回路部１１に電気的に接続する複数の端子１０２を形成する第１工程ＳＴ５１と、保護用の配線３１０を形成する第２工程ＳＴ５２と、分割予定ライン３０３に沿ってマザー基板３００を分割する第３工程ＳＴ５３とが行われる。なお、以下の説明では、第２製造方法を採用した場合を説明する。
【００５７】
より具体的には、まず、図５に示すように、マザー基板３００に対する第１工程ＳＴ５１では、画素電極９ａ等の形成工程ＳＴ１を行った後、斜方蒸着法、印刷法、スピンコート法等により配向膜１６を形成する配向膜形成工程ＳＴ２を行い、マザー基板３００の分割予定ライン３０３で囲まれた複数の第１領域３０１に回路部１１（画素領域１０ｐ、データ線駆動回路１０１、および走査線駆動回路１０４）、および端子１０２を形成する。また、本形態では、第１工程ＳＴ５１において、後述するリアクタンス素子３２１を形成するとともに、第１工程ＳＴ５１の途中の工程を利用して、後述する保護用の配線３１０、３２８を形成する第２工程ＳＴ５２を行う。
【００５８】
対向基板２０に対しては、共通電極２１等の形成工程ＳＴ１１を行った後、斜方蒸着法、印刷法、スピンコート法等により配向膜２６を形成する配向膜形成工程ＳＴ１２を行う。
【００５９】
次に、空セル形成工程ＳＴ２０では、マザー基板３００と対向基板２０とをシール材１０７で貼り合わせて液晶注入口１０７ｃを備えた液晶パネル１００ｐ用の空セルを形成する。より具体的には、まず、マザー基板３００に対してシール材１０７を塗布するシール印刷工程ＳＴ２１を行う。次に、シール材１０７によってマザー基板３００と対向基板とを貼り合わせる貼り合わせ工程ＳＴ２５を行う。貼り合わせ工程ＳＴ２５では、まず、重ね合わせ工程ＳＴ２２において、シール材１０７を間に挟んでマザー基板３００と対向基板２０とを重ね合わせ、その後に、シール硬化工程ＳＴ２３においてシール材１０７を硬化させ、空セルを構成する。かかるシール硬化工程ＳＴ２３では、例えば、対向基板２０側からＵＶ光等を照射してシール材１０７を硬化させる。
【００６０】
次に、液晶封入工程ＳＴ３０では、誘電率異方性が負の液晶材料を空セル内に注入した後、液晶注入口１０７ｃを封止材１０７ｄで塞ぐ。かかる液晶封入工程ＳＴ３０では、まず、注入工程ＳＴ３１において、真空注入法により、液晶注入口１０７ｃから空セル内に液晶材料を注入した後、封止工程ＳＴ３２において、液晶注入口１０７ｃに光硬化性樹脂からなる封止材１０７ｄを塗布し、その後、封止材１０７ｄを光硬化させて液晶注入口１０７ｃを封止材１０７ｄで塞ぐ。
【００６１】
次に、切断工程ＳＴ４０（第３工程ＳＴ５３）において、マザー基板３００を分割予定ライン３０３に沿って切断して、単品サイズの素子基板１０とする。その結果、単品サイズの液晶パネル１００ｐが得られる。ここで、分割予定ライン３０３は、線状のパターンを形成した構成、および線状パターンを形成しない構成のいずれであってもよく、切断を行う部分を分割予定ラインという。線状のパターンを形成する場合、遮光層８ａ、走査線３ａ、ドレイン電極４ａ、データ線６ａ、容量線５ａ、遮光層７ａ、または画素電極９ａのいずれかの導電膜と同層の膜により形成することができる。また、線状パターンを形成しない場合、例えば、各第１領域３０１の角部のみに十字マークを形成しておき、マークを起点に直線に切断すればよい。この場合、後述する保護用の配線３１０、３２８を、分割予定ライン３０３を横断するように形成できる。
【００６２】
（静電保護対策）
本形態では、図４を参照して以下に詳述するように、第１工程ＳＴ５１では、マザー基板３００の一方面に対して、複数の第１領域３０１の各々に回路部１１、複数の端子１０２、およびリアクタンス素子３２１を形成する。また、第１工程ＳＴ５１の途中の工程を利用して、第１領域３０１の外側の第２領域３０２で分割予定ライン３０３に沿って延在する保護用の配線３１０と、保護用の配線３１０と複数の端子１０２とをリアクタンス素子３２１を介して導通させる保護用の配線３２８とを形成する第２工程ＳＴ２を行い、配線３１０と複数の端子１０２とをリアクタンス素子３２１を介して導通させる短絡部３２０を形成する。その結果、第１領域３０１に形成された回路部１１は、配線３１０、３２８によって、隣り合う第１領域３０１に形成された回路部１１とリアクタンス素子３２１を介して電気的に接続している状態となる。本形態において、リアクタンス素子３２１は、複数の端子１０２に一対一の関係をもって複数形成されている。
【００６３】
そして、第１工程ＳＴ５１を終了し、さらに、空セル形成工程ＳＴ２０や液晶封入工程ＳＴ３０を終えた後、切断工程ＳＴ４０（第３工程ＳＴ５３）において、マザー基板３００を分割予定ライン３０３に沿って切断する。言い換えれば、複数の端子１０２はいずれも、第３工程ＳＴ５３までは短絡部３２０を介して保護用の配線３１０と導通しており、第３工程ＳＴ５３において配線３１０から切り離される。従って、第３工程ＳＴ５３を終了した後は、複数の端子１０２は互いに電気的に独立した状態となる。
【００６４】
本形態において、配線３１０は、例えば、マザー基板３００の面内方向のＸ方向（第１方向）およびＹ方向（第２方向）に延在する格子状に形成されている。本形態において、保護用の配線３１０は、図３を参照して説明した画素１００ａを構成する際に用いた導電膜（遮光層８ａ、走査線３ａ、ドレイン電極４ａ、データ線６ａ、容量線５ａ、遮光層７ａ、または画素電極９ａ）と同層の導電膜によって構成されており、Ｘ方向に延在する保護用の配線３１０と、Ｙ方向に延在する保護用の配線３１０とは交差部で繋がって導通している。
【００６５】
短絡部３２０は、リアクタンス素子３２１と端子１０２との間、およびリアクタンス素子３２１と配線３１０との間で延在する配線３２８を有しており、リアクタンス素子３２１は、第１領域３０１の外側（第２領域３０２）に形成されている。このため、配線３２８は、リアクタンス素子３２１と端子１０２とを繋ぐ部分が分割予定ライン３０３と交差している。
【００６６】
本形態において、配線３２８は、図３を参照して説明した画素１００ａを構成する際に用いた導電膜（遮光層８ａ、走査線３ａ、ドレイン電極４ａ、データ線６ａ、容量線５ａ、遮光層７ａ、または画素電極９ａ）と同層の導電膜によって構成されている。
【００６７】
ここで、リアクタンス素子３２１は、キャパシタ素子３２２であり、キャパシタ素子３２２は、図３を参照して説明した画素１００ａを構成する際に用いた導電膜（遮光層８ａ、走査線３ａ、ドレイン電極４ａ、データ線６ａ、容量線５ａ、遮光層７ａ、または画素電極９ａ）と同層の導電膜によって、誘電体膜を厚さ方向で挟む第１電極および第２電極が形成された構造を有している。このため、配線３２８については、リアクタンス素子３２１と端子１０２とを繋ぐ部分については、リアクタンス素子３２１（キャパシタ素子３２２）を構成する第１電極および第２電極のうちの一方によって構成され、リアクタンス素子３２１と保護用の配線３１０とを繋ぐ部分については、第１電極および第２電極のうちの他方によって構成されている構成を採用することができる。かかる構成によれば、リアクタンス素子３２１（キャパシタ素子３２２）を構成する第１電極および第２電極と、配線３２８とをコンタクトホールで接続する等の構造を採用する必要がない。また、リアクタンス素子３２１と保護用の配線３１０とを繋ぐ部分については、保護用の配線３１０と同層の導電膜を用いれば、保護用の配線３１０と配線３２８とをコンタクトホールで接続する等の構造を採用する必要がない。それ故、短絡部３２０を簡素な構造によって構成することができる。
【００６８】
また、リアクタンス素子３２１において、第１電極と第２電極とに挟まれた誘電体膜は、図３を参照して説明した画素１００ａを構成する際に用いた絶縁膜（誘電体膜４０、層間絶縁膜４１、４２、４４、または絶縁膜１２、４９）と同層の絶縁膜によって構成されている。これらの絶縁膜のうち、誘電体膜４０を用いてキャパシタ素子３２２を形成すれば、キャパシタ素子３２２が占める面積が狭い場合でも、十分な容量値を有するキャパシタ素子３２２を構成することができる。
【００６９】
（本形態の主な効果）
以上説明したように、本形態に係る素子基板１０（回路基板）の製造方法では、マザー基板３００の分割予定ライン３０３で囲まれた第１領域３０１内に回路部１１および端子１０２を形成する一方、分割予定ライン３０３に沿って延在する保護用の配線３１０を形成し、かかる保護用の配線３１０と端子１０２とを、保護用の配線３２８およびリアクタンス素子３２１を備えた短絡部３２０によって導通させておく。その結果、隣り合う回路部１１同士は、配線３１０、３２８によって、リアクタンス素子３２１を介して電気的に接続した状態となる。このため、第１工程ＳＴ５１の途中、あるいは第１工程ＳＴ５１を終了した後、第３工程ＳＴ５３を行うまでの間に第１領域３０１に蓄積した静電気を、端子１０２および短絡部３２０を介して配線３１０に逃がして拡散させることができる。従って、第１領域３０１に蓄積した静電気が他の第１領域３０１に放電されて回路部１１が静電破壊されることを防止することができる。ここで、短絡部３２０は、リアクタンス素子３２１を備えており、かかるリアクタンス素子３２１では、抵抗配線のように抵抗値を最適化しなくても、第１領域３０１に溜まった静電気を逃がすことができるので、素子基板１０の静電保護に適している。
【００７０】
また、リアクタンス素子３２１は、キャパシタ素子３２２である。このため、静電気に起因する急激な電圧上昇を端子１０２から短絡部３２０を介して保護用の配線３１０に確実に逃がすことができるので、素子基板１０の静電保護に適している。
【００７１】
さらに、第１工程ＳＴ５１では、第１領域３０１の外側（第２領域３０２）にリアクタンス素子３２１を形成する。このため、マザー基板３００を分割した際、素子基板１０にリアクタンス素子３２１が残らないので、素子基板１０を小型化することができる。
【００７２】
さらにまた、第１工程ＳＴ５１では、回路部１１に形成する導電膜または絶縁膜と同層の膜を用いてリアクタンス素子３２１（キャパシタ素子３２２）を形成するため、回路部１１を形成する工程を利用してリアクタンス素子３２１を形成することができる。それ故、新たな工程を追加する必要がない。
【００７３】
［実施の形態１の変形例］
上記の実施の形態１では、短絡部３２０にリアクタンス素子３２１としてキャパシタ素子３２２のみを設けたが、キャパシタ素子３２２に抵抗素子を直列に電気的に接続されている構造を採用してもよい。かかる抵抗素子は、配線３２８に用いる導電膜によって構成することができる。例えば、抵抗素子は、シート抵抗が高い導電膜によって形成した構成、幅寸法が狭い導電膜によって形成した構成、および導電膜を長く引き回した構成を有している。
【００７４】
［実施の形態２］
図６は、本発明の実施の形態１に係る素子基板１０の製造に用いたマザー基板３００の説明図である。なお、本形態の基本的な構成、および後述する実施の形態は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
【００７５】
実施の形態１では、短絡部３２０にリアクタンス素子３２１としてキャパシタ素子３２２のみを設けたが、本形態では、図６に示すように、リアクタンス素子３２１（キャパシタ素子３２２）に抵抗素子３２７が並列に電気的に接続されている。かかる抵抗素子３２７は、配線３２８より高い抵抗値を有している。ここで、抵抗素子３２７は、図３を参照して説明した画素１００ａを構成する際に用いた導電膜（遮光層８ａ、走査線３ａ、ドレイン電極４ａ、データ線６ａ、容量線５ａ、遮光層７ａ、または画素電極９ａ）と同層の導電膜によって構成されている。また、抵抗素子３２７は、シート抵抗が配線部部分３２８より高い導電膜によって形成した構成、幅寸法が配線部部分３２８より狭い導電膜によって形成した構成、または導電膜を長く引き回した構成を有しており、配線部部分３２８より抵抗が高い。本形態でも、リアクタンス素子３２１（キャパシタ素子３２２）および抵抗素子３２７は、分割予定ライン３０３で囲まれた第１領域３０１の外側（第２領域３０２）に形成されている。その他の構成は、実施の形態１と同様である。
【００７６】
このように本形態でも、実施の形態１と同様、第１領域３０１に蓄積した静電気を端子１０２および短絡部３２０を介して保護用の配線３１０に逃がして拡散させることができる。従って、第１領域３０１に蓄積した静電気が他の第１領域３０１に放電されて回路部１１が静電破壊されることを防止することができる等、実施の形態１同様な効果を奏する。
【００７７】
また、短絡部３２０は、リアクタンス素子３２１（キャパシタ素子３２２）に抵抗素子３２７が並列に電気的に接続されている構造になっている。このため、抵抗素子３２７を介して静電気を保護用の配線３１０に逃がす一方、静電気に起因する急激な電圧上昇についてはキャパシタ素子３２２を介して保護用の配線３１０に逃がすことができる。
【００７８】
［実施の形態３］
図７は、本発明の実施の形態３に係る素子基板１０の製造に用いたマザー基板３００の説明図である。なお、本形態の基本的な構成、および後述する実施の形態は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
【００７９】
実施の形態１では、短絡部３２０にリアクタンス素子３２１としてキャパシタ素子３２２のみを設けたが、本形態では、図７に示すように、リアクタンス素子３２１では、キャパシタ素子３２２にインダクタンス素子３２６（コイル）が電気的に接続されている。より具体的には、図７（ａ）に示すリアクタンス素子３２１では、キャパシタ素子３２２にインダクタンス素子３２６（コイル）が並列に電気的に接続され、図７（ｂ）に示すリアクタンス素子３２１では、キャパシタ素子３２２にインダクタンス素子３２６（コイル）が直列に電気的に接続されている。かかるインダクタンス素子３２６は、薄膜を用いた積層コイルと同様、所定形状にパターニングした導電膜を絶縁膜を介して積層するとともに、各層の導電膜をコンタクトホールを介して導通させることによって形成することができる。従って、インダクタンス素子３２６については、図３を参照して説明した導電膜（遮光層８ａ、走査線３ａ、ドレイン電極４ａ、データ線６ａ、容量線５ａ、遮光層７ａ、または画素電極９ａ）や、絶縁膜（誘電体膜４０、層間絶縁膜４１、４２、４４、または絶縁膜１２、４９）と同層の膜によって構成することができる。
【００８０】
このように本形態でも、実施の形態１と同様、第１領域３０１に蓄積した静電気を端子１０２および短絡部３２０を介して保護用の配線３１０に逃がして拡散させることができる。従って、第１領域３０１に蓄積した静電気が他の第１領域３０１に放電されて回路部１１が静電破壊されることを防止することができる等、実施の形態１同様な効果を奏する。
【００８１】
また、図７（ａ）に示すリアクタンス素子３２１では、キャパシタ素子３２２にインダクタンス素子３２６（コイル）が並列に電気的に接続されている。このため、インダクタンス素子３２６を介して静電気を保護用の配線３１０に逃がす一方、静電気に起因する急激な電圧上昇についてはキャパシタ素子３２２を介して保護用の配線３１０に逃がすことができる。また、キャパシタ素子３２２にインダクタンス素子３２６（コイル）が並列に電気的に接続されているため、特定の周波数に対しては、並列共振回路として動作する。このため、リアクタンス素子３２１の電流とキャパシタ素子３２２の電流とが打ち消しながら、第１領域３０１に蓄積した静電気を端子１０２および短絡部３２０を介して保護用の配線３１０に逃がして拡散させることができる。
【００８２】
また、図７（ｂ）に示すリアクタンス素子３２１では、キャパシタ素子３２２にインダクタンス素子３２６（コイル）が直列に電気的に接続され、特定の周波数に対しては、直列共振回路として動作する。このため、リアクタンス素子３２１の電位とキャパシタ素子３２２の電位とが打ち消しながら、第１領域３０１に蓄積した静電気を端子１０２および短絡部３２０を介して保護用の配線３１０に逃がして拡散させることができる。
【００８３】
［実施の形態４］
図８は、本発明の実施の形態４に係る素子基板１０の製造に用いたマザー基板３００の説明図である。なお、本形態の基本的な構成、および後述する実施の形態は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
【００８４】
実施の形態１では、短絡部３２０にリアクタンス素子３２１としてキャパシタ素子３２２を設けたが、本形態では、図８に示すように、リアクタンス素子３２１としてインダクタンス素子３２６（コイル）が用いられている。かかるインダクタンス素子３２６は、薄膜を用いた積層コイルと同様、所定形状にパターニングした導電膜を絶縁膜を介して積層するとともに、各層の導電膜をコンタクトホールを介して導通させることによって形成することができる。従って、インダクタンス素子３２６については、図３を参照して説明した導電膜（遮光層８ａ、走査線３ａ、ドレイン電極４ａ、データ線６ａ、容量線５ａ、遮光層７ａ、または画素電極９ａ）や、絶縁膜（誘電体膜４０、層間絶縁膜４１、４２、４４、または絶縁膜１２、４９）と同層の膜によって構成することができる。
【００８５】
このように本形態でも、実施の形態１と同様、第１領域３０１に蓄積した静電気を端子１０２および短絡部３２０を介して保護用の配線３１０に逃がして拡散させることができる。従って、第１領域３０１に蓄積した静電気が他の第１領域３０１に放電されて回路部１１が静電破壊されることを防止することができる等、実施の形態１同様な効果を奏する。
【００８６】
［実施の形態５］
図９は、本発明の実施の形態５に係る素子基板１０の製造に用いたマザー基板３００の説明図である。なお、本形態の基本的な構成、および後述する実施の形態は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
【００８７】
実施の形態１〜４では、複数の端子１０２に対して一対一の関係をもってリアクタンス素子３２１を設けたが、本形態では、図９に示すように、複数の端子１０２の全部、あるいは複数の端子１０２のうちの一部の複数の端子１０２に対して１つのリアクタンス素子３２１が設けられている。このように構成した場合でも、実施の形態１と同様、第１領域３０１に蓄積した静電気を端子１０２および短絡部３２０を介して保護用の配線３１０に逃がして拡散させることができる。従って、第１領域３０１に蓄積した静電気が他の第１領域３０１に放電されて回路部１１が静電破壊されることを防止することができる等、実施の形態１同様な効果を奏する。
【００８８】
［実施の形態６］
図１０は、本発明の実施の形態６に係る素子基板１０の製造に用いたマザー基板３００の説明図である。なお、本形態の基本的な構成、および後述する実施の形態は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。
【００８９】
実施の形態１では、配線３１０が、２本の分割予定ライン３０３の間で分割予定ライン３０３に沿って延在している構成であったが、本形態では、図１０に示すように、配線３１０のうち、Ｙ方向（第２方向）に延在する部分は、分割予定ライン３０３と重なって延在している。また、Ｘ方向（第１方向）で隣り合う第１領域３０１同士は、分割予定ライン３０３を挟んで直接、接し、Ｙ方向で隣り合う第１領域３０１同士は、分割予定ライン３０３を挟んで直接、接している。また、配線３１０のうち、Ｘ方向に延在する部分は、リアクタンス素子３２１に対して回路部１１と反対側の位置を通ってＸ方向に延在している部分３１０ａと、回路部１１の側に屈曲して分割予定ライン３０３と交差する部分３１０ｂとを備えている。
【００９０】
かかる構成でも、第３工程ＳＴ３においてマザー基板３００を分割予定ライン３０３に沿って切断すると、回路部１１を配線３１０から切り離すことができる等、実施の形態１と同様な効果を奏する。また、図１０に示す形態によれば、第１領域３０１同士が分割予定ライン３０３を挟んで直接、接しているため、切断箇所を減らすことができるとともに、１枚のマザー基板３００から得られる素子基板１０の数を増やすことができる。
【００９１】
［他の回路基板］
上記実施の形態では、回路基板の製造方法として、電気光学装置（液晶装置）に用いる素子基板１０の製造方法を例示したが、本発明はこれに限定されず、有機エレクトロルミネッセンス表示装置、プラズマディスプレイ等の電気光学装置に用いる素子基板の製造方法に本発明を適用してもよい。
【００９２】
また、本発明は、電気光学装置に用いる素子基板に限らず、センサ基板等の回路基板の製造方法に適用してもよい。
【符号の説明】
【００９３】
１０・・素子基板（回路基板）、１０ｐ・・画素領域（回路部）、１１・・回路部、１０１・・データ線駆動回路（回路部）、１０２・・端子、１０４・・走査線駆動回路（回路部）、１０３・・サンプリング回路（回路部）、３００・・マザー基板、３０１・・第１領域、３０２・・第２領域、３０３・・分割予定ライン、３１０・・配線、３２０・・短絡部、３２１・・リアクタンス素子、３２２・・キャパシタ素子、３２６・・インダクタンス素子、３２７・・抵抗素子、３２８・・配線、ＳＴ５１・・第１工程、ＳＴ５２・・第２工程、ＳＴ５３・・第３工程
【図１】
2014186085.tif 000003
【図２】
2014186085.tif 000004
【図３】
2014186085.tif 000005
【図４】
2014186085.tif 000006
【図５】
2014186085.tif 000007
【図６】
2014186085.tif 000008
【図７】
2014186085.tif 000009
【図８】
2014186085.tif 000010
【図９】
2014186085.tif 000011
【図１０】
2014186085.tif 000012