(57)【要約】【課題】周波数を高精度に調整することができ、また設定周波数について高い分解能を得ながら回路規模を抑えることのできる発振器を提供すること。【解決手段】第１のレジスタ３により公称周波数に対応するディジタル値を出力する。第２のレジスタ４１により、公称周波数に対して周波数比率で表した周波数の調整量を出力する。第２のレジスタ４１の後段には内挿処理部８が設けられ、ここで第２のレジスタ４１から出力される３２ビットのディジタル値のうち上位２４ビットと下位８ビットとに分けられる。そして下位８ビットに応じた比率で「＋１」と「−１」（十進値）を出力し、この値を上位２４ビットのディジタル値に加算する。このため周波数の調整量は変動するが、時間平均で見ると、周波数調整量の分解能が２４ビットで特定される分解能よりも高くなる。【選択図】  図１
2014209731.tif 000002
【特許請求の範囲】
【請求項１】
周波数の設定値を発振回路部に入力することにより当該発振回路部から前記周波数の設定値に応じた周波数の出力が得られるように構成された発振器において、
周波数の設定値を特定するための値をディジタル値で出力する設定値出力部と、
前記設定値出力部から出力されたディジタル値のビットのうち下位ビットのディジタル値を内挿する内挿回路部と、
前記内挿回路部の出力値と、前記設定値出力部から出力されたディジタル値のうちの上位ビットのディジタル値と、を加算し、周波数の設定値を特定するための加算値を出力するための加算部と、を備え、
前記内挿回路部から出力される信号は、クロック信号により同期して出力される、互いに異なる第１の値と第２の値との時系列データであって、第１の値と第２の値との各出力回数は、前記下位ビットのディジタル値に対応する比率により決定されることを特徴とする発振器。
【請求項２】
公称周波数に対応するディジタル値を出力する公称周波数出力部と、
公称周波数に対する周波数の調整量を周波数の比率により設定するために、当該比率に対応するディジタル値を出力する周波数調整量出力部と、を備え、
前記設定値出力部は、前記周波数調整量出力部に相当するものであることを特徴とする請求項１記載の発振器。
【請求項３】
前記周波数調整量出力部から出力されたディジタル値に乗算すべきゲインに対応するディジタル値を出力するゲイン出力部と、
前記周波数調整量出力部から出力されたディジタル値に前記ゲイン出力部から出力されたゲインを乗算する乗算部と、
前記公称周波数出力部から出力されたディジタル値と前記乗算部から出力されたディジタル値とを加算して周波数の設定信号として出力する加算部と、を備え、
前記周波数調整量出力部にて設定可能なディジタル値の最小値に、周波数の比率で表わされる周波数可変幅の下限値を割り当てると共に、周波数調整量出力部にて設定可能なディジタル値の最大値に、周波数の比率で表わされる周波数可変幅の上限値を割り当てるように、前記ゲインの値が決められていることを特徴とする請求項２記載の発振器。
【請求項４】
前記ゲイン出力部により出力されたゲインは、１よりも大きな第１のゲインと２の指数の逆数である第２のゲインと、を含み、
前記乗算部にて得られる値は、周波数調整量出力部から出力されたディジタル値と第１のゲインと第２のゲインとを乗算した値であることを特徴とする請求項３記載の発振器。
【請求項５】
前記第１の値及び第２の値の一方は、十進値で−１であり、他方は十進値で＋１であることを特徴とする請求項１ないし４のいずれか一項に記載の発振器。
【請求項６】
前記内挿回路部は、予め設定された時間だけデューティー比の平均値が前記下位ビットのディジタル値に応じた値となるＰＷＭ信号を生成するデルタシグマ回路と、前記ＰＷＭ信号の「Ｈ」レベル及び「Ｌ」レベルの一方により前記第１の値を出力し、他方により第２の値を出力する回路と、を備えていることを特徴とする請求項１ないし５のいずれか一項に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数設定信号に応じた周波数で発振する発振器に関する。
【背景技術】
【０００２】
水晶発振器の代表的なものとしてコルピッツ回路を用いた水晶発振器が知られている。この水晶発振器の発振周波数の調整は、バリキャップダイオードに印加される電圧を変えてその容量を変えることにより行われる。図１０は、制御電圧と発振周波数との関係の一例を示している。発振周波数の可変幅は、バリキャップダイオードにおける電圧―容量の直線領域に対応することになる。しかしながら、アナログ電圧により周波数の調整を行う手法は、アナログの直流電圧の不安定性や制御用の信号線のノイズによる出力の雑音劣化などにより、正確な周波数制御と周波数の高い安定度とを確保することが難しい。更にまたアナログ制御による周波数調整は調整精度を上げるためにはデバイスの特性のばらつきを抑える必要があるが、特性のばらつきが小さいデバイスは価格が高い傾向にある。
【０００３】
また可変容量素子を用いた場合には、可変容量素子の非直線性領域に起因する周波数調整の限界、可変容量素子の経年変化による周波数の変動、などの問題も顕在化する。一方、ＧＰＳなど高い周波数安定度が要求される分野においては、周波数の許容変化率が１０−９  オーダである場合もあり、このような要求に対応し難い課題がある。
【０００４】
特許文献１には、ＰＬＬに取り込まれるリファレンスパルスをＤＤＳ（Direct  Digital  Synthesizer）を利用して生成し、発振回路部の発振周波数に応じた周波数設定値をディジタル値でＤＤＳに入力することにより、発振周波数の調整を行うことが記載されている。一方ユーザからは、ユーザ側における発振周波数の使用範囲に応じて、その使用範囲の中で高精度に周波数の設定を行いたいという要請や、周波数設定について高い分解能を確保したいという要求がある。ユーザから要求される周波数の可変範囲はまちまちであるが、メーカ側では製品のハード構成を汎用化することが要請され、また周波数設定の分解能を高くするにあたって、できるだけ回路規模を小さく抑えたいという要請がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１７００５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はこのような事情の下になされたものであり、その目的は、周波数を高精度に調整することができ、また設定周波数について高い分解能を得ながら回路規模を抑えることのできる発振器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、周波数の設定値を発振回路部に入力することにより当該発振回路部から前記周波数の設定値に応じた周波数の出力が得られるように構成された発振器において、
周波数の設定値を特定するための値をのディジタル値で出力する設定値出力部と、
前記設定値出力部から出力されたディジタル値のビットのうち下位ビットのディジタル値を内挿する内挿回路部と、
前記内挿回路部の出力値と、前記設定値出力部から出力されたディジタル値のうちの上位ビットのディジタル値と、を加算し、周波数の設定値を特定するための加算値を出力するための加算部と、を備え、
前記内挿回路部から出力される信号は、クロック信号により同期して出力される、互いに異なる第１の値と第２の値との時系列データであって、第１の値と第２の値との各出力回数は、前記下位ビットのディジタル値に対応する比率により決定されることを特徴とする。
【発明の効果】
【０００８】
本発明は、周波数の設定値を特定するための値をディジタル値で出力するようにしている。従って、アナログの直流電圧により周波数を設定する場合のような電圧の不安定性や制御用の信号線のノイズによる出力の雑音劣化などといった問題が解消され、正確な周波数制御と周波数の高い安定度とを確保することができる。
【０００９】
そして周波数の設定値を特定するためのディジタル値を上位ビットと下位ビットとに分けて、クロック信号により同期して互いに異なる第１の値と第２の値とを出力している。これら第１の値及び第２の値を上位ビットの値に加算すると共に、第１の値及び第２の値の各出力回数は、下位ビットのディジタル値に対応する比率により決定される。従って、極めて模式的な説明をすれば、例えば上位ビットの設定周波数の分解能が１ｐｐｍであったとしても、設定周波数が１ｐｐｍ刻みで決まる値に対して、例えば１秒の間に第１の値が加算された値と第２の値が加算された値との間で変化することになる。
【００１０】
このため当該１秒間の設定周波数は、これら加算値の平均値ということができる。今、例えば１０ＭＨｚの発振器であって、前記上位ビットの１ビット分で１０００００００Ｈｚが１０００００１０Ｈｚになるとする。そして第１の値が「＋１」、第２の値が「−１」、一定時間におけるこれらの値の出力回数の比率が７５％であれば、１秒間の平均の発振器の周波数は、｛９９９９９９０Ｈｚ×１＋１０００００１０Ｈｚ×３｝／４  ＝１００００００５Ｈｚであり、分解能が高くなっていることが分かる。
【００１１】
第１の値及び第２の値の出力回数の比率とは、一定時間、例えば１秒間における（第１の値の出力回数）／（第１の値の出力回数＋第２の値の出力回数）の値であって、この値を百分率で表している。上述のように信号処理することにより結果として、少ないビット数でありながら設定周波数について高い分解能を得ることができ、回路規模を抑えることができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態の全体構成を示すブロック図である。
【図２】可変幅設定部を構成する一部のレジスタの入出力の関係を示す説明図である。
【図３】周波数調整量に相当するディジタル値と公称周波数に対する変動率との関係を示す特性図である。
【図４】本発明の実施形態に用いられるレジスタのアドレスとデータとを対応させた説明図である。
【図５】本発明の実施形態に用いられる内挿回路部を示すブロック図である。
【図６】内挿回路部に入力される下位８ビットの値と、内挿回路部からの出力値との関係を対応付けて説明するタイムチャートである。
【図７】内挿回路部に入力される下位８ビットの値が「＋３２」である場合における電圧制御発振器の出力調整値を示す説明図である。
【図８】内挿回路部の入出力関係を示す特性図である。
【図９】本発明の他の実施形態を示す回路図である。
【図１０】従来の発振器における制御電圧と発振周波数（出力周波数）との関係を示す特性図である。
【発明を実施するための形態】
【００１３】
図１は本発明の実施形態にかかる発振器の全体構成を示すブロック図である。この発振器は、設定された周波数に応じた周波数信号を出力する周波数シンセサイザとして構成されている。この周波数シンセサイザは、発振回路部１と、この発振回路部１の動作に必要なパラメータを出力する機能及び当該発振回路部１を制御する制御部であるマイクロコントローラ２と、を備えている。
【００１４】
発振回路部１は、ＤＤＳ（Direct  Digital  Synthesizer）１１を備えており、このＤＤＳ１１は、周波数の設定信号である周波数データ（ディジタル値）が入力されることにより、当該周波数データに対応する周波数の信号を出力する機能を備えている。ＤＤＳの一例としては、例えば周波数データに対応する鋸波をディジタル値により生成し、この鋸波を構成するディジタル値の並びのうち、負のディジタル値から正のディジタル値に変わるタイミング（ゼロクロスポイント）ごとに矩形波を出力する機能を備えたものを挙げることができる。
【００１５】
ＤＤＳ１１から出力される矩形波である周波数信号は、リファレンス（参照用）クロックであり、従ってＤＤＳ１１は参照用クロックの出力部である。一方、発振回路部１の一部をなす電圧制御発振器１２の出力は分周器１３で分周され、分周器１３から出力されるパルスの位相と前記リファレンスクロックの位相とが位相比較部１４にて比較される。位相比較部１４における比較結果である位相差がチャージポンプ１５によりアナログ化され、アナログ化された信号はループフィルタ１６に入力され、ここで積分される。そしてループフィルタ１６の出力が電圧制御発振器１２に制御電圧として入力され、こうしてＰＬＬ（Phase  locked  loop）が安定するように制御される。電圧制御発振器１２からは前記リファレンスクロックの周波数に対応する周波数、この例ではリファレンスクロックの周波数に対して、分周比の分母であるＮ倍の周波数のパルス信号が周波数シンセサイザの出力信号として出力される。
【００１６】
次にマイクロコントローラ２に関して説明する。マイクロコントローラ２は、周波数シンセサイザの周波数設定に関する機能を備えている。この実施の形態に係る周波数シンセサイザは、メーカー側で決める公称周波数に対して、メーカー側で設定される可変幅で可変できるように構成されている。可変幅は、公称周波数に対する比率（ｐｐｍ）で表され、公称周波数に対して例えばプラス側及びマイナス側に同じ比率が設定されている。可変幅の具体例としては、公称周波数±５ｐｐｍのように表される。従って周波数シンセサイザのユーザは、この可変幅の範囲内で周波数を調整することができる。言い換えれば、周波数シンセサイザのメーカーは、ユーザからの要請により、可変幅を設定することになる。  
３は公称周波数出力部に相当する第１のレジスタであり、例えば３２ビットのディジタル値（ディジタルデータ）により公称周波数を設定する役割を有する。
【００１７】
４１は周波数調整量出力部である第２のレジスタであり、第２のレジスタ４１は、例えば２の補数で表現した２４ビットのディジタル値（ディジタルデータ）により周波数調整量を設定する役割を有する。第２のレジスタ４１はこの例では周波数の設定値出力部に相当する。この周波数調整量は、メーカー側で設定された可変幅の中で、ユーザが公称周波数に対する比率を設定するためのものである。この周波数調整量が決まると、後述するように公称周波数に、前記比率に応じた周波数が加算され、その加算値が周波数設定信号である周波数データとなる。
【００１８】
第２のレジスタ４１の後段には、第２のレジスタ４１から出力されるディジタル値に対して内挿処理（補間処理）を行う内挿処理部８が設けられている。実施形態における内容の把握の容易性の観点から、当該内挿処理部８に関しては後述することとし、内挿処理部８に関する記載を行う前の説明では、内挿処理部８がないものとして記載を進めている。
マイクロコントローラ３には、第２のレジスタ４１にて設定された周波数調整量に対してゲインを設定するためのゲイン出力部が設けられている。ゲイン出力部は、第１のゲインＧ１を設定するための第１のゲイン出力部に相当する第３のレジスタ４２と第２のゲインＧ２を設定するための第２のゲイン出力部に相当する第４のレジスタ４３とからなる。４４及び４５は、各々乗算部である。
【００１９】
ゲインＧ１及びＧ２は、第２のレジスタ４１にて設定された周波数調整量の最小値が可変幅の下限値（例えば−５ｐｐｍ）に対応し、前記第２のレジスタ４１にて設定された周波数調整量の最大値が可変幅の上限値（例えば＋５ｐｐｍ）に対応するように、決められている。即ち、前記周波数調整量を最小値から最大値に変更していくと、周波数調整量×Ｇ１×Ｇ２の値が例えば−５ｐｐｍ〜＋５ｐｐｍに変わることになる。  
第１のゲインＧ１は、例えば２の補数で表現した８ビットのディジタル値として表される。
【００２０】
第２のゲインＧ２は、前記周波数調整量に第１のゲインＧ１を乗算した値に対して丸め処理（２−ｎ  を乗算する処理（ｎは自然数））を行うための値である。第４のレジスタ４３は、３ビットのディジタル値の入力に対して、２０  、２−３  、２−６  、２−８  、２−９  、２−１０  、２−１１  、２−１２  の値の中から入力値に対応する値がゲインＧ２として選択されて出力される。３ビットのディジタル値とゲインＧ２との関係を図２に示しておく。
【００２１】
周波数調整量、可変幅、及びゲインＧ１、Ｇ２について具体例を挙げておく。公称周波数が３８．８８ＭＨｚであり、この公称周波数に対応したディジタル値が仮に「１２８７９２０２７７７７」であるとする。可変幅を±５ｐｐｍとすると、第１のレジスタ３のディジタル値において、３８．８８ＭＨｚの５ｐｐｍに相当するディジタル値は「６４３９６０」である。第２のレジスタ４１における２の補数で表現される２４ビットの最大値は「８３８８６０８−１」であるから、２４ビットのディジタル値が最大値のときに、乗算部４５の出力値が「６４３９６０」となるゲインＧ１、Ｇ２を見つけることにより、可変幅を±５ｐｐｍに設定することができる。この場合、ゲインＧ１は７９、ゲイン２は２−１０  となる。
【００２２】
３０は加算部であり、第１のレジスタ３にて設定された公称周波数に対応するディジタル値と乗算部４５からのディジタル値とが加算される。上述の例では、周波数調整量出力部４１にて、２の補数表現のディジタル値の最小値である「−８３８８６０８」に設定したときに、加算部３０で得られるディジタル値（周波数設定データ）は、３８．８８ＭＨｚから５ｐｐｍ相当の周波数（３８．８８ＭＨｚ×５／１００万）を差し引いた値となる。また周波数調整量出力部４１にて最大値である「８３８８６０８−１」に設定したときに、加算部３０で得られるディジタル値（周波数設定データ）は、３８．８８ＭＨｚから５ｐｐｍ相当の周波数（３８．８８ＭＨｚ×５／１００万）を加えた値となる。
【００２３】
即ち、周波数調整量出力部４１における周波数調整量は、３８．８８ＭＨｚ±５ｐｐｍ相当の周波数の可変幅の中で、そのディジタル値に見合う周波数を設定できることになる。図３は周波数調整量出力部４１にて設定されるディジタル値を最小値から最大値まで変化させたときの周波数調製量（公称周波数に対する周波数の比率）を表わしたものであり、可変幅を±５ｐｐｍに設定したとき、±７ｐｐｍに設定したときの例を示している。
【００２４】
図１に戻って、マイクロコントローラ２には不揮発性メモリ、例えばＥＥＰＲＯＭ（Electrically  Erasable  Programmable  ROM）からなる外部メモリ５１が接続されている。５０はバスである。またマイクロコントローラ２は、上位コンピュータ６と正常に通信ができるインターフェイス５２を備えている。このインターフェイス５２は、例えばシリアルインターフェイスの標準規格である「Ｉ２Ｃインターフェイス」または「ＲＳ２３２」などが用いられる。なお、インターフェイス５２は、パラレルインターフェイスであってもよい。
【００２５】
外部メモリ５１は、発振器ごとに固有な固有情報が書き込まれている。固有情報としては、発振回路部１にて必要な種々なパラメータ、製品番号などが挙げられるが、前記第１〜第４のレジスタ３、４１、４２、４３に記憶されるディジタル値も固有情報に含まれる。外部メモリ５１に対する固有情報の書き込みは、メーカーにて上位コンピュータ６からインターフェイス５２を介して行われる。そしてこの例では、前記第１〜第４のレジスタ３、４１、４２、４３に夫々割り当てられるアドレスと、外部メモリ５１内にて公称周波数、周波数調整量、第１のゲインＧ１、第２のゲインＧ２に夫々割り当てられるアドレスとが一致している。例えば外部メモリ５１内にて公称周波数に割り当てられるアドレスがＡ２であるとすると、第１のレジスタ３に割り当てられるアドレスもＡ２である。図４は外部メモリ５１内にてアドレスとデータとを対応付けた記憶内容を示す模式図である。
【００２６】
次いで内挿処理部８に関して説明すると、図５は内挿処理部８のブロック図を示している。内挿処理部８は、３２ビットのディジタル値が入力される入力ポートＩＮと、３２ビットの下位８ビットのディジタル値が入力され、当該ディジタル値に応じた、時系列に並ぶディジタル信号である数値群からなる時系列信号が出力される内挿回路部８１と、を備えている。前記数値群とは、予めい決められた一定時間において、クロック信号に応じて出力される互いに異なる第１の値と第２の値とが時系列に並ぶ信号である。
【００２７】
加算部８２は、前記内挿回路部８１から出力される前記数値群と前記３２ビットの上位２４ビットのディジタル値とを加算する回路部である。ＯＵＴは出力ポートであり、２４ビットのディジタル値が出力される。
【００２８】
内挿回路部８１は、予め設定された時間だけデューティー比の平均値が前記８ビットのディジタル値に応じた値となるＰＷＭ信号が生成されるデルタシグマ回路部分と、前記ＰＷＭ信号により前記数値群を出力する回路部分と、を備えている。前記数値群は、各々２の補数である２ビットのディジタル値「０１」（十進値で＋１）及びディジタル値「１１」（十進値で−１）のいずれかの値であり、例えば「０１」は前記ＰＷＭ信号の「Ｈ」レベルにより出力され、「１１」は前記ＰＷＭ信号の「Ｌ」レベルにより出力される。この例では、「０１」は第１の値、「１１」は第２の値に相当する。
【００２９】
内挿回路部８１から「１１」または「０１」が出力されるタイミングは、加算部８２における加算処理を行うタイミングと同期しており、例えば内挿回路部８１から前記数値群の各々を出力するためのクロックパルスと前記加算処理を行うためのクロックとは共通化される。またこれらクロックの周波数は、電圧制御発振器１２の発振周波数よりも低い。
【００３０】
内挿処理部８の役割は次の通りである。例えば内挿処理部８が設けられていない場合において、第２のレジスタ４１から出力される２４ビットのディジタル値における周波数調整量の分解能が１５ｐｐｔ／ビットであったとする。この場合、第２のレジスタ４１から出力される２４ビットのディジタル値が十進値で「０」、「１」、「２」、「３」……と変化させると、周波数調整量は、０ｐｐｔ、１５ｐｐｔ、３０ｐｐｔ、４５ｐｐｔのように変化する。これに対して既述のように３２ビットのディジタル値を内挿処理部８に入力し、２４ビットの周波数調整量を出力するようにすれば、２４ビットのディジタル値が「１」だけ大きくなったり、小さくなったりする。
【００３１】
例えば第２のレジスタ４１から出力される２４ビットのディジタル値が「２」であるとすると、加算部８２における加算値は、「１」になったり「３」になったりする。内挿回路部８１から出力される、２の補数で表される２ビットのディジタル値「０１」（十進値で＋１）及びディジタル値「１１」（十進値で−１）の前記比率[「０１」の出力回数／（「０１」の出力回数＋「１１」の出力回数）]が５０％であるとすると、「１」と「３」とが交互に加算部から出力される。このため例えば１秒間に１５ｐｐｔと４５ｐｐｔとの周波数調整量に応じた発振周波数のパルスが電圧制御発振器１２から出力されるので、３０ｐｐｔに調整されたのと実質同じことになる。なお本発明者はこのように設定した場合においても、電圧制御発振器１２の出力には、悪影響を及ぼすようなスプリアスが見られないことを把握している。
【００３２】
そして例えば前記比率が４０％であるとすると、「３」の出力回数と、「１」の出力回数とが４：６となるので、加算部８２における加算値の平均値でいえば「１．８」となり、周波数調整量でいえば、２７ｐｐｔとなる。従って２４ビットのディジタル値でありながら、分解能が向上している。内挿処理部８における前記比率の分解能は、８ビットのディジタル値により決定されることから、結局周波数調整量の分解能は、１５ｐｐｔ／２８  ＝  ０．０５８ｐｐｔ／ビットに向上したことになる。従って上位コンピュータ６を用いて第２のレジスタ４１に周波数量を設定する場合には、前記分解能で表される周波数調整量を入力画面に入力することになる。
【００３３】
次に上述実施の形態の作用について説明する。先ず発振器メーカーは、発振器を製造するときに上位コンピュータ６から必要なパラメータを外部メモリ５１に書き込んでおく。パラメータには、既述の公称周波数、ゲインＧ１、Ｇ２の値などが含まれる。公称周波数の設定については次のようにして行われる。第１のレジスタ３から周波数設定信号であるディジタル値を発振回路部１のＤＤＳ１１に入力し、発振回路部１の出力周波数を周波数計測器により計測し、出力周波数が公称周波数となる前記ディジタル値を公称周波数の設定値として外部メモリ５１に書き込む。このとき第２のレジスタ４１にはディジタル値としてゼロの値が記憶されている。
【００３４】
そして公称周波数に対応する第１のレジスタのディジタル値が決定されると、公称周波数が３８．８８ＭＨｚであり、この公称周波数に対応したディジタル値が「１２８７９２０２７７７７」である場合を例にとって既に詳述したように、第３のレジスタ４２におけるゲインＧ１の値及び第４のレジスタ４３におけるゲインＧ２の値が決定される。メーカーは、例えばユーザの要求に応じて公称周波数に対する可変幅（可変比率）を決め、この可変幅に応じてゲインＧ１、Ｇ２の各値が決定される。これらの値は上位コンピュータ６からシリアル信号としてインターフェイス５２に入力され、ここでパラレル信号に変換されて外部メモリ５１に書き込まれる。
【００３５】
このようにゲインＧ１、Ｇ２が決まると、第２のレジスタ４１に記憶するディジタル値のフルレンジが可変幅、例えば±５ｐｐｍに対応し、当該ディジタル値を調整することにより出力周波数が例えば図３に示すように調整できる。周波数調整量はメーカーにより例えばゼロ値が設定されており、ユーザはメーカーが設定した可変幅の範囲内において出力周波数を所望の値に設定することができる。  
即ち、ユーザは必要な周波数調整量を上位コンピュータ６からインターフェイス５２を介して第２のレジスタ４１のデータを書き換える。なお、第２のレジスタ４１に書き込まれるべき周波数調整量は、他のパラメータと同様に、上位コンピュータ６からインターフェイス５２を介して外部メモリ５１に一旦書き込み、装置の電源投入時に第２のレジスタ４１に読み出されるように構成してもよい。
【００３６】
その後、発振器の電源を投入すると、マイクロコントローラ２内に格納されているプログラムにより、外部メモリ５１内のパラメータが読み出されて、対応するレジスタに書き込まれる。第１のレジスタ３からは公称周波数に対応するディジタル値が出力される。第２のレジスタ４１は、ユーザがインターフェイス５２を介して任意に調整することができ、公称周波数に対する調整比率に応じたディジタル値が出力される。この調整比率に応じたディジタル値にゲインＧ１、Ｇ２が乗算されて、公称周波数に対して調整すべき周波数に対応するディジタル値が求められる。このディジタル値と公称周波数に対応するディジタル値とが加算部３０にて加算され、加算値が周波数設定信号として発振回路部１のＤＤＳ１１に入力され、既に詳述したように動作して発振回路部１から必要としている出力周波数が得られる。
【００３７】
ここで、第２のレジスタ４１から出力される３２ビットのディジタル値に基づいて、公称周波数に対する調整比率である周波数調整量が出力される様子を図６に示しておく。図６は直感の理解を優先するために極めて模式的な例である。図６には、内挿回路部８１に入力される８ビットのディジタル値の十進値Ｐ１を最大値である「１２８」に設定した場合、「６４」、「３２」、「０」、「−６４」に夫々設定した場合、及び最小値である「−１２８」に設定した場合について記載している。上段のクロックパルスは、内挿回路部８１から、２の補数で表される２ビットのディジタル値「０１」（十進値で＋１）またはディジタル値「１１」（十進値で−１）が出力されるタイミングを設定するためのものである。
【００３８】
このクロックパルスの周波数は紙面の制約などから模式的に８Ｈｚとしている。図６に示すように、内挿回路部８１からは第２のレジスタ４１から出力される下位８ビットの値に応じた比率で「＋１」と「−１」とが出力される。例えば内挿処理部８に入力される３２ビットのうち上位２４ビットの値が「０」であり、下位８ビットの値Ｐ１が「３２」であるとすると、前記比率は、３７．５％となり、１秒間に「＋１」が５回出力され、「−１」が３回出力される。なお、「−１」は、「＋１」と「−１」との配列の中で、最も高い分散度で分散されるタイミングで出力される。
【００３９】
この例では、加算部８２に入力される２４ビットの値は「０」であるから、加算部８２の加算値は、内挿回路部８１から出力される値の時系列データと同じになる。図７は、加算部８における加算値を周波数調整量（ｐｐｔ）で表した時系列データである。２４ビットの分解能は１５ｐｐｔであることから、「＋１」のときに「＋１５ｐｐｔ」となり、「−１」のときに「−１５ｐｐｔ」となる。従ってこの模式例では、１／８秒の単位で発振回路部の出力周波数の設定が行われることになり、電圧制御発振器１２の出力周波数は、公称周波数に「＋１５ｐｐｔ」加えた周波数と、「−１５ｐｐｔ」加えた周波数と、が図７に示す時系列データに応じて出力される。この結果１秒間の発振周波数の平均値は、公称周波数に９．３７５ｐｐｔを加えた値となる。即ち、２４ビットのディジタル値で決まる分解能よりも高い分解能で周波数を設定することができることが分かる。
【００４０】
また図８は、内挿回路部８１に入力されるディジタル値と、既述の「＋１」、「−１」の出力回数の比率と、の関係を示す一例である。  
なお発振回路は、ＯＣＸＯ（恒温槽付き発振器）であってもよいし、あるいはＴＣＸＯ（温度補償付き発振器）であってもよく、ＴＣＸＯの場合には、既述のようにして得られた周波数設定信号（加算部３０からの出力信号）に、温度検出部における検出結果に応じた補償信号が加算されてＤＤＳ１１に入力されることになる。
【００４１】
上述の実施の形態では、周波数の設定値を特定するための値を２４ビットのディジタル値で出力するようにしている。従って、アナログの直流電圧により周波数を設定する場合のような電圧の不安定性や制御用の信号線のノイズによる出力の雑音劣化などといった問題が解消され、正確な周波数制御と周波数の高い安定度とを確保することができる。
【００４２】
そして周波数の設定値を特定するための値を３６ビットのディジタル値で出力すると共にこのディジタル値を上位ビットと下位ビットとに分けて、クロック信号により同期して互いに異なる第１の値である「＋１」と第２の値である「−１」とを出力している。これら第１の値及び第２の値を上位ビットの値に加算すると共に、第１の値及び第２の値の各出力回数は、下位ビットのディジタル値に対応する前記比率により決定される。従って既に詳述したように、２４ビットのディジタル値を用いながら、２４ビットのディジタル値により決まる周波数設定値の分解能よりも高い分解能が得られる。このことは結果として、少ないビット数でありながら設定周波数について高い分解能を得ることができ、回路規模を抑えることができるという効果がある。
【００４３】
上述の例では、設定値出力部である第２のレジスタ４１から、周波数の設定値を特定するための値として３２ビットのディジタル値を出力するように構成され、また内挿回路部８１から、下位８ビットのディジタル値に対応する内挿値に相当するパラメータを出力するようにしている。周波数シンセサイザの設定周波数の分解能を得るためのビット数（周波数の設定値を特定するための値）としては、３２ビットに限らないが、１６ビット以上であることが好ましい。
【００４４】
更にまた、内挿回路部８１から出力される第１の値及び第２の値は、夫々「−１」及び「＋１」に限られるものではなく、他の値であっても本発明の効果が得られる。他の値とは、第１の値及び第２の値の符号が同じ場合や、互いの絶対値が異なる場合なども含まれる。
【００４５】
内挿回路部８１から第１の値及び第２の値を出力するタイミングをとるクロックは、上述では模式的に８Ｈｚとしたが、実際には例えば２６．１ＭＨｚである。またＤＤＳ１１の動作クロックは、例えば２６．１ＭＨｚであり、公称周波数は例えば３８．８８ＭＨｚであり、電圧制御発振器１２の出力は例えば４０ＭＨｚに設定される。
【００４６】
更に上述実施の形態における利点について記載しておく。    
公称周波数出力部である第１のレジスタ３により公称周波数に対応するディジタル値を出力すると共に、公称周波数に対する周波数の調整分のディジタル値を、周波数比率で表わした周波数調整量とゲインとの乗算値として生成し、この乗算値を公称周波数に加算して周波数の設定信号としている。そして周波数調整量であるディジタル値の可変範囲と周波数比率で表わした周波数の可変幅とを対応させるようにゲインを決めている。従って本発明によれば、例えばメーカーが発振周波数の使用範囲に応じて、周波数比率で表される可変幅を外部コンピュータ６により設定することができ、そしてユーザはその可変幅の中で高精度に周波数の設定を行うことができる。従ってハード構成を変更することなく、種々の周波数調整レンジ仕様（可変幅）に対応できる。  
即ち、周波数調整量に対応するディジタルデータのビット幅を十分広く確保することにより、高い周波数の設定精度が得られる。
【００４７】
またディジタル値により周波数調整を行っているため、アナログ信号を用いる場合に問題となる電子雑音の影響を受けないし、アナログ素子の経年変化や温度による特性の変化に基づく周波数の不安定性の問題も解消される。このため周波数の安定性が高く、ＧＰＳなどの高安定周波数制御が要求されるシステムに適している。更にまたレジスタ４１にディジタル値を設定することにより周波数調整量が決まることから、アナログ回路により周波数設定をする場合に比べて、周波数の設定入力値と発振回路部に入力される周波数設定信号との直線性が良好になり、このため周波数の設定入力値と出力周波数との直線性が良好になる。  
ここで各レジスタ３、４１、４２、４３にディジタル値を書き込む手法は、外部メモリ５１から読み出すことに限られるものではなく、上位コンピュータからインターフェイス５２を介して直接書き込むようにしてもよい。  
また本発明は、ユーザ側にて周波数の可変幅を変更するようにしてもよい。
【００４８】
本発明は、周波数の設定信号に応じて出力周波数が決まる発振器であれば、発振回路部としては種々の構成を採用できる。  
図９は、発振回路部としてコルピッツ発振回路を用いた例である。この回路は、水晶振動子１０１、インダクタ１０２及び電圧制御型の可変容量素子である例えばバリキャップダイオード１０３を含む共振部と、増幅部であるトランジスタ１０４と、を備えている。この回路では、アナログの制御電圧を制御端子１０５に入力することにより、バリキャップダイオード１０３の容量を変えて発振周波数が設定される。１０６、１０７は抵抗、１０８、１０９はコンデンサである。７は発振回路部を示している。この例では、図１に示したマイクロコントローラ２の周波数設定信号の出力端（加算部３０の出力端）と制御入力端子１０５との間にディジタル／アナログ変換部７１が設けられており、ディジタル値である周波数設定信号をディジタル／アナログ変換部７１にてアナログ信号に変換して、制御入力端子１０５に入力される。この例においても既述の実施の形態と同様の効果が得られる。  
なお発振回路部としては、コルピッツ回路の他に、Pierce回路、Clapp回路、Butler回路など他の発振回路であってもよい。
【００４９】
ここで周波数の可変幅は、周波数比率で表したときに、公称周波数よりも高い側の比率と低い側の比率とが同じであることに限定されず、互いに異なるように設定してもよい。即ち、上述の実施形態では、公称周波数に対して±５ｐｐｍなどの例を挙げているが、例えば公称周波数に対して−４ｐｐｍから＋６ｐｐｍのように設定してもよい。  
このように周波数の設定は、例えば図１に示す構成に加えて補助レジスタを設けることにより実施できる。例えば公称周波数に対して±５ｐｐｍの可変幅を設定したとすると、補助レジスタには、＋１ｐｐｍに相当するディジタル値を設定しておき、第２のレジスタ４１から出力されるディジタル値に補助レジスタからのディジタル値を加算し、その加算値にゲインＧ１，Ｇ２を乗算するように構成する。この場合、第２のレジスタ４１のディジタル値を最小値から最大値に変えると、＋１ｐｐｍの周波数調整分が加わることから、−４ｐｐｍから＋６ｐｐｍの可変幅が得られる。
【００５０】
また図１の実施の形態では、公称周波数出力部、周波数調整量出力部及びゲイン出力部としてレジスタを用いているが、レジスタに限らず例えばＲＡＭ（Random  Access  Memory）を用いてもよい。  
更にまた発振回路部は、水晶振動子を発振部とする構成に限られるものではなく、例えばＬＣ共振部（インダクタ成分とコンダクタ成分とを用いた共振部）を発振部とする構成であってもよい。
【符号の説明】
【００５１】
１                  発振回路部
２                  マイクロコントローラ
３                  第１のレジスタ（公称周波数出力部）
３０                加算部
４１                第２のレジスタ（周波数調整量出力部）
４２                第３のレジスタ（第１のゲイン出力部）
４３                第４のレジスタ（第２のゲイン出力部）
５１                外部メモリ
５２                インターフェイス
６                  外部コンピュータ
７                  発振回路部
８                  内挿処理部
８１                内挿回路部
８２                加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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