(57)【要約】【課題】メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせる。【解決手段】半導体装置１は、底部１０ａ、複数の梯子部１０ｂ、第１の表面１０ｓ１を有する第１の側壁部１０ｃ１、及び底部１０ａを挟んで第１の表面１０ｓ１とｙ方向に対向する第２の表面１０ｓ２を有する第２の側壁部１０ｃ２を含む下部電極１０と、下部電極１０を覆う容量絶縁膜１１と、容量絶縁膜１１を覆う上部電極１２を有するキャパシタを備え、第１及び第２の側壁部１０ｃ１，１０ｃ２はそれぞれ上方に向かって立設され、複数の梯子部１０ｂは底部１０ａの上方に上下方向に沿って配列され、かつそれぞれのｙ方向の両端がそれぞれ第１及び第２の表面１０ｓ１，１０ｓ２に接し、容量絶縁膜１１は、複数の梯子部１０ｂのそれぞれを上側と下側から挟んで覆うように形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されたキャパシタとを備え、
前記キャパシタは、
底部、複数の梯子部、第１の表面を有する第１の側壁部、及び前記底部を挟んで前記第１の表面と第１の方向に対向する第２の表面を有する第２の側壁部を含む下部電極と、
前記下部電極を覆う容量絶縁膜と、
前記容量絶縁膜を覆う上部電極とを有し、
前記第１及び第２の側壁部はそれぞれ上方に向かって立設され、
前記複数の梯子部は前記底部の上方に上下方向に沿って配列され、かつそれぞれの前記第１の方向の両端がそれぞれ前記第１及び第２の表面に接し、
前記容量絶縁膜は、前記複数の梯子部のそれぞれを上側と下側から挟んで覆うように形成される
ことを特徴とする半導体装置。
【請求項２】
前記複数の梯子部それぞれの、前記第１の方向と直交する第２の方向の両端が、前記容量絶縁膜に接する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記底部と接触するコンタクトプラグと、
前記コンタクトプラグを囲む絶縁層とをさらに備える
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の表面の最上部及び前記第２の表面の最上部のそれぞれと接する第１の支持体をさらに備える
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
複数の前記下部電極と、
前記複数の下部電極それぞれに対応する複数の前記第１の支持体とを備え、
前記複数の下部電極は前記第２の方向に沿って配列され、
前記半導体装置は、
前記第２の方向に互いに隣接する２つの前記第１の支持体をそれぞれ連結する複数の第２の支持体をさらに備える
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２の側壁部それぞれの下端は前記底部の下面より下方に位置し、それぞれが前記コンタクトプラグの側面と接触する
ことを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記コンタクトプラグを囲む絶縁膜は、層間絶縁膜と該層間絶縁膜上に積層されるエッチングストッパー膜とで構成され、
前記第１及び第２の側壁部それぞれの下面は前記エッチングストッパー膜の上面と接する
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記容量絶縁膜は、前記底部の上面と、前記第１及び第２の表面の露出部分と、前記第１の側壁部の前記第１の表面以外の側面と、前記第２の側壁部の前記第２の表面以外の側面とを覆うように形成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記容量絶縁膜は、前記第１及び第２の支持体それぞれの露出面及び前記エッチングストッパー膜の露出面を覆うように形成される
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２の側壁部と、互いに上下方向に隣接する２つの前記梯子部、互いに上下方向に隣接する１つの前記梯子部と前記底部、又は、互いに上下方向に隣接する１つの前記梯子部と前記第１の支持体とで囲まれることにより形成された、それぞれ前記第２の方向に延伸する複数のトンネル部をさらに備え、
前記上部電極は、前記容量絶縁膜を介して前記トンネル部の内表面を覆うように形成される
ことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記半導体基板の表面に形成された素子分離領域によって区画される活性領域と、
前記活性領域に含まれる第１の拡散層、第２の拡散層、及びチャネル領域と、
ゲート絶縁膜を介して前記チャネル領域を覆うゲート電極と、
前記第１の拡散層と電気的に接続された導電層とを備え、
前記下部電極は、前記コンタクトプラグを介して前記第２の拡散層と電気的に接続される
ことを特徴とする請求項３に記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板の主面に対して垂直に立設され、第１の側面、及び該第１の側面に対向する第２の側面を有する下部電極と、
前記第１の側面から前記第２の側面まで前記下部電極を貫通し、前記半導体基板の表面と平行に延伸する複数のトンネル部と、
前記複数のトンネル部それぞれの内表面を含む前記下部電極の表面を覆う容量絶縁膜と、
前記容量絶縁膜を覆う上部電極とを備える
ことを特徴とする半導体装置。
【請求項１３】
複数の前記下部電極を連結する支持体を備え、
前記容量絶縁膜は、前記下部電極とともに前記支持体を覆う
ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
半導体基板上に複数の絶縁層を形成する工程と、
前記複数の絶縁層を貫くコンタクトホールを開口する工程と、
前記コンタクトホールに導電物を埋め込むことにより、コンタクトプラグを形成する工程と、
前記コンタクトプラグ上に、それぞれ第１の下部電極材料層及び該第１の下部電極材料層上の犠牲膜からなる複数の積層膜を順次形成する工程と、
前記複数の積層膜のうちの最上層を構成する前記犠牲膜の上面に第１の支持膜を形成する工程と、
前記第１の支持膜及び前記複数の積層膜を第１の方向に分離する第１のトレンチを形成する工程と、
前記第１のトレンチの内表面を覆うように第２の下部電極材料層を形成する工程と、
異方性のエッチングを行うことにより、前記第２の下部電極材料層のうち、前記支持膜の上面及び前記第１のトレンチの底面に形成された部分を除去する工程と、
前記第１のトレンチの少なくとも上部を埋設する埋め込み膜を形成する工程と、
前記第１の支持膜と、前記複数の積層膜と、前記第２の下部電極材料層と、前記埋め込み膜とのそれぞれを、前記第１の方向と直交する第２の方向に分離する第２のトレンチを形成する工程と、
前記埋め込み膜及び前記複数の積層膜のそれぞれを構成する複数の前記犠牲膜を除去する工程と、
容量絶縁膜を形成する工程と、
上部電極を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１５】
前記複数の絶縁膜が、層間絶縁膜、エッチングストッパー膜、及び保護膜を順次形成した膜であり、
前記エッチングストッパー膜は、前記第１及び第２のトレンチをそれぞれ形成する際にエッチングストッパーとして機能する
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１のトレンチを形成する際、前記保護膜も除去することにより、前記コンタクトプラグを前記エッチングストッパー膜の上面から突出させる
ことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２のトレンチを形成した後、前記第２のトレンチの上部のスペースを埋め、かつ前記第２のトレンチの中央部以下の部分には形成されない第２の支持膜を形成し、該第２の支持膜をエッチバックすることにより前記埋め込み膜を露出させる工程をさらに備える
ことを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、セルキャパシタを利用する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)では通常、１つのメモリセルを構成するセルトランジスタとセルキャパシタとが、垂直方向（半導体基板の法線方向）に積層される。このような積層構造を採用するのはメモリセルエリアの総面積を低減するためであるが、一方で、このような積層構造では、セルキャパシタ１個当たりに割り当て可能な面積（半導体基板の表面に平行な方向の面積。以下、「割当可能面積」という。）が、セルトランジスタ１個あたりの面積（以下、「セル面積」という。）以下に制限される。そのため、微細化技術の進展によりセル面積が年々縮小している現状では、割当可能面積が年々縮小しており、積層構造を採用するにあたっては、セルキャパシタの必要容量を確保するために様々な工夫が必要となっている。
【０００３】
そのような工夫のひとつに、上部電極と下部電極をそれぞれ垂直に立設し、水平方向（基板表面と平行な方向）に対向させる例が挙げられる。この例によるセルキャパシタ（以下、「縦型キャパシタ」という）は、高さが高いほど電極面積が大きくなるという性質を有する。したがって、セル面積が小さくても、縦型キャパシタの高さを高くすることで必要容量を確保することが可能になる。特許文献１〜３には、このような縦型キャパシタの例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１６６４９号公報
【特許文献２】特開２００９−０７６６３９号公報
【特許文献３】特開平０９−２６６２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、縦型キャパシタには、高くなればなるほど加工マージンが小さくなり、歩留まりが悪くなってしまうという問題がある。そのため、縦型キャパシタは、容量に余裕を持たせることには不向きである。つまり、ＤＲＡＭでは、セルキャパシタの容量に余裕を持たせることがリフレッシュ特性を向上するために有効であるが、歩留まり確保の観点から、縦型キャパシタの容量にそのような余裕を持たせることは難しい。
【０００６】
また、セルキャパシタでは一般に、必要な特性を確保するために、上部電極と下部電極の膜厚を一定値以上とする必要がある。縦型キャパシタでは、このような各電極の膜厚は水平方向の膜厚となるが、水平方向の膜厚はセル面積によって制限されることから、セルトランジスタの微細化が一層進展すると、上記一定値以上の膜厚を確保することが難しくなり、そもそも縦型キャパシタを採用すること自体困難になると予想される。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、半導体基板と、前記半導体基板の上方に形成されたキャパシタとを備え、前記キャパシタは、底部、複数の梯子部、第１の表面を有する第１の側壁部、及び前記底部を挟んで前記第１の表面と第１の方向に対向する第２の表面を有する第２の側壁部を含む下部電極と、前記下部電極を覆う容量絶縁膜と、前記容量絶縁膜を覆う上部電極とを有し、前記第１及び第２の側壁部はそれぞれ上方に向かって立設され、前記複数の梯子部は前記底部の上方に上下方向に沿って配列され、かつそれぞれの前記第１の方向の両端がそれぞれ前記第１及び第２の表面に接し、前記容量絶縁膜は、前記複数の梯子部のそれぞれを上側と下側から挟んで覆うように形成されることを特徴とする。
【０００８】
本発明の他の一側面による半導体装置は、半導体基板と、前記半導体基板の主面に対して垂直に立設され、第１の側面、及び該第１の側面に対向する第２の側面を有する下部電極と、前記第１の側面から前記第２の側面まで前記下部電極を貫通し、前記半導体基板の表面と平行に延伸する複数のトンネル部と、前記複数のトンネル部それぞれの内表面を含む前記下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜を覆う上部電極とを備えることを特徴とする。
【０００９】
本発明による半導体装置の製造方法は、半導体基板上に複数の絶縁層を形成する工程と、前記複数の絶縁層を貫くコンタクトホールを開口する工程と、前記コンタクトホールに導電物を埋め込むことにより、コンタクトプラグを形成する工程と、前記コンタクトプラグ上に、それぞれ第１の下部電極材料層及び該第１の下部電極材料層上の犠牲膜からなる複数の積層膜を順次形成する工程と、前記複数の積層膜のうちの最上層を構成する前記犠牲膜の上面に第１の支持膜を形成する工程と、前記第１の支持膜及び前記複数の積層膜を第１の方向に分離する第１のトレンチを形成する工程と、前記第１のトレンチの内表面を覆うように第２の下部電極材料層を形成する工程と、異方性のエッチングを行うことにより、前記第２の下部電極材料層のうち、前記支持膜の上面及び前記第１のトレンチの底面に形成された部分を除去する工程と、前記第１のトレンチの少なくとも上部を埋設する埋め込み膜を形成する工程と、前記第１の支持膜と、前記複数の積層膜と、前記第２の下部電極材料層と、前記埋め込み膜とのそれぞれを、前記第１の方向と直交する第２の方向に分離する第２のトレンチを形成する工程と、前記埋め込み膜及び前記複数の積層膜のそれぞれを構成する複数の前記犠牲膜を除去する工程と、容量絶縁膜を形成する工程と、上部電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、複数の梯子部それぞれの上面と下面にも静電容量が形成されるので、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。
【００１１】
また、複数の梯子部それぞれの上面と下面では、上部電極と下部電極の対向方向が垂直方向となる。したがって、必要な特性を確保するために一定値以上としなければならない膜厚は、上部電極と下部電極の垂直方向の膜厚となる。この膜厚はセル面積によって制限されないので、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施の形態による半導体装置の略平面図である。
【図２】（ａ）及び（ｂ）はそれぞれ、図１に示したＡ−Ａ線、Ｂ−Ｂ線に対応する半導体装置の略断面図である。
【図３】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図４】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図５】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図６】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図７】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図８】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図９】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図１０】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図１１】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図１２】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図１３】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【図１４】（ａ）（ｂ）はそれぞれ、製造途中における半導体装置の、図２（ａ）（ｂ）に対応する略断面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施の形態による半導体装置１の略平面図である。図１では、後述する各種の構成要素を透過的に表している。また、図２（ａ）及び図２（ｂ）はそれぞれ、図１に示したＡ−Ａ線、Ｂ−Ｂ線に対応する半導体装置１の略断面図である。
【００１５】
半導体装置１は、セルトランジスタとセルキャパシタとによってメモリセルが構成されるＤＲＡＭである。図１には、メモリセルエリアの一部分の略平面図を示している。同図に示すように、半導体装置１は、図示したｙ方向（ワード線方向。第１の方向）に延伸する複数のワード線ＷＬと、図示したｘ方向（ビット線方向。第２の方向）に延伸する複数のビット線ＢＬとを備えている。各ワード線ＷＬは等間隔で配置されており、２本おきにダミーワード線ＤＷＬとされている。各ビット線ＢＬは、後述する容量コンタクトプラグ２１を避けるために蛇行しながら、全体としてｘ方向に延伸している。各ビット線ＢＬも等間隔で配置される。メモリセルは、ワード線ＷＬとビット線ＢＬの交点ごとに１個の割合で設けられる。
【００１６】
図２（ａ）（ｂ）に示すように、半導体装置１は、シリコン基板２（半導体基板）を備えており、その表面には素子分離領域（Shallow Trench Isolation）３が設けられている。素子分離領域３はシリコン基板２の表面に埋設されたシリコン酸化膜によって構成されており、これにより、シリコン基板２の表面には、活性領域ＡＲがマトリクス状に区画されている。
【００１７】
各活性領域ＡＲは、隣接する２本のワード線ＷＬ１，ＷＬ２と平面的に見て重複する位置に区画される。活性領域ＡＲ内には、これら２本のワード線ＷＬ１，ＷＬ２をそれぞれゲート電極とする２つのセルトランジスタが配置される。以下では、ワード線ＷＬ１をゲート電極とするトランジスタを第１のセルトランジスタＴ１といい、ワード線ＷＬ２をゲート電極とするトランジスタを第２のセルトランジスタＴ２という。図１に示すように、シリコン基板２の表面には、複数の第１のセルトランジスタＴ１及び複数の第２のセルトランジスタＴ２がそれぞれｙ方向に列をなして配置され、第１のセルトランジスタＴ１の列と第２のセルトランジスタＴ２の列とがｘ方向に交互に並んで配置される。詳しくは後述するが、各セルトランジスタに対応するセルキャパシタは、各セルトランジスタの真上の領域に配置される。なお、図１には、各セルキャパシタの構成要素のうち、下部電極１０の一部を構成する底部１０ａのみを図示している。
【００１８】
各ワード線ＷＬ１，ＷＬ２は、図２（ａ）に示すように、ゲート絶縁膜８を介して、シリコン基板２の表面に設けられる。ワード線ＷＬの構成材料としてはポリシリコン膜又はタングステンなどの金属材料が好適であり、ゲート絶縁膜８の構成材料としてはシリコン酸化膜が好適である。
【００１９】
各活性領域ＡＲ内のシリコン基板２の表面のうち、２本のワード線ＷＬ１，ＷＬ２の両側に当たる領域には不純物拡散層６（第２の拡散層）が形成され、ワード線ＷＬ１とワード線ＷＬ２の間に当たる領域には不純物拡散層７（第１の拡散層）が形成される。不純物拡散層６，７は、シリコン基板２の表面に、シリコン基板２中の不純物とは反対の導電型を有する不純物をイオン注入することによって形成される。ワード線ＷＬ１の両側に位置する不純物拡散層６，７は、第１のセルトランジスタＴ１のソース及びドレインの一方又は他方となり、ワード線ＷＬ２の両側に位置する不純物拡散層６，７は、第２のセルトランジスタＴ２のソース及びドレインの一方又は他方となる。
【００２０】
以上の構成により、例えばワード線ＷＬ１が活性化すると、ワード線ＷＬ１の両側に位置する不純物拡散層６，７の間に位置するシリコン基板２の表面にチャネルが生じ、第１のセルトランジスタＴ１がオンとなる。ワード線ＷＬ２についても同様である。ここで、詳しくは後述するが、不純物拡散層６は、容量コンタクトプラグ２１，２３によって、対応するセルキャパシタの下部電極１０と接続される。一方、不純物拡散層７は、ビット線コンタクトプラグ２２によって、対応するビット線ＢＬ（導電層）に接続される。したがって、ワード線ＷＬの活性化により、ビット線ＢＬとセルキャパシタとが接続されることになる。
【００２１】
シリコン基板２の全面は、図２（ａ）（ｂ）に示すように、層間絶縁膜４，５及びエッチングストッパー膜３０によって覆われている。層間絶縁膜４，５は、具体的にはシリコン酸化膜によって構成することが好適である。一方、エッチングストッパー膜３０は、シリコン窒化膜によって構成することが好適である。層間絶縁膜４はワード線ＷＬの上面を覆う膜厚で形成される。層間絶縁膜５は層間絶縁膜４の上面に形成されており、ビット線ＢＬは層間絶縁膜５の内部に設けられる。エッチングストッパー膜３０は層間絶縁膜５の上面に形成される。
【００２２】
不純物拡散層６を下部電極１０と接続する容量コンタクトプラグ２１，２３のうち、容量コンタクトプラグ２１は、層間絶縁膜４を貫通して設けられる。また、容量コンタクトプラグ２３は、層間絶縁膜５及びエッチングストッパー膜３０を貫通して設けられる。さらに、不純物拡散層７を層間絶縁膜５内のビット線ＢＬと電気的に接続するビット線コンタクトプラグ２２は、層間絶縁膜４を貫通して設けられる。各コンタクトプラグは、対応する絶縁膜にスルーホールを設け、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことによって形成される。別の観点から言えば、各コンタクトプラグは、対応する絶縁膜によって囲まれている。
【００２３】
エッチングストッパー膜３０の上面には、ＤＲＡＭのセルキャパシタが形成される。各セルキャパシタはそれぞれ、図２（ａ）に示すように、底部１０ａ、複数の梯子部１０ｂ、及び側壁部１０ｃからなる下部電極１０と、容量絶縁膜１１と、上部電極１２とによって構成される。側壁部１０ｃは、図２（ｂ）に示すように、下部電極１０のｙ方向一方側側壁を構成する第１の側壁部１０ｃ１と、下部電極１０のｙ方向他方側側壁を構成する第２の側壁部１０ｃ２とから構成される。
【００２４】
セルキャパシタの構造について、詳細に説明する。まず各底部１０ａは、図１及び図２（ａ）（ｂ）に示すように、対応するセルトランジスタの真上に設けられた直方体形状の導電体によって構成される。底部１０ａの下面は対応する容量コンタクトプラグ２３の上面と接しており、これにより底部１０ａと対応する容量コンタクトプラグ２３は導通している。なお、容量コンタクトプラグ２３の上面はエッチングストッパー膜３０の上面から突出しており、したがって、底部１０ａとエッチングストッパー膜３０の間には空隙がある。この空隙は、後述するように、第１及び第２の側壁部１０ｃ１，１０ｃ２によって埋められている。
【００２５】
第１及び第２の側壁部１０ｃ１，１０ｃ２はそれぞれ、エッチングストッパー膜３０から上方に向かって立設された、略直方体形状の導電体によって構成される。第１の側壁部１０ｃ１のｙ方向一方側側面である第１の表面１０ｓ１と、第２の側壁部１０ｃ２のｙ方向他方側側面である第２の表面１０ｓ２とは、互いに対向している。また、第１及び第２の側壁部１０ｃ１，１０ｃ２それぞれの下面は、エッチングストッパー膜３０の上面と接している。さらに、第１及び第２の側壁部１０ｃ１，１０ｃ２はそれぞれ、下端が底部１０ａの下方に回り込んで容量コンタクトプラグ２３の側面と接触するように構成される。
【００２６】
複数の梯子部１０ｂは、それぞれ底部１０ａと同様の立体形状を有する導電体であり、底部１０ａの上方に上下方向に沿って、底部１０ａも含めて等間隔で配列される。各梯子部１０ｂのｙ方向の両端はそれぞれ上述した第１及び第２の表面１０ｓ１，１０ｓ２と接するように配置されており、これにより、各梯子部１０ｂはそれぞれ、第１及び第２の側壁部１０ｃ１，１０ｃ２の両方と導通している。
【００２７】
以上のように、各下部電極１０は、平面的には底部１０ａを中心とする比較的狭い領域内に閉じ込めて配置される一方、垂直方向に伸びた構造を有している。底部１０ａは、図１に示したようにｘ方向及びｙ方向のそれぞれに沿ってマトリクス状に配列されており、したがって、各下部電極１０もｘ方向及びｙ方向のそれぞれに沿ってマトリクス状に配列されている。
【００２８】
最も上にある梯子部１０ｂのさらに上方には、第１の支持体１３ａが配置される。第１の支持体１３ａと最も上にある梯子部１０ｂとの間の距離は、梯子部１０ｂ間の間隔と同じである。第１の支持体１３ａは、下部電極１０が半導体装置１の製造過程で露出する際、倒れないように支える目的で設けられるもので、下部電極１０ごとに設けられる。各第１の支持体１３ａはそれぞれ、底部１０ａと同じ平面形状を有する直方体形状の絶縁体により構成される。第１及び第２の側壁部１０ｃ１，１０ｃ２の上端は、それぞれ第１及び第２の表面１０ｓ１，１０ｓ２の最上部で第１の支持体１３ａのｙ方向側面に接しており、この接触面を通じて、第１の支持体１３ａは第１及び第２の側壁部１０ｃ１，１０ｃ２を支えている。ｘ方向に隣接する支持体１３ａの間には第２の支持体１３ｂが設けられており、これにより、ｘ方向に隣接する２つの第１の支持体１３ａが連結されている。
【００２９】
容量絶縁膜１１は、図２（ａ）（ｂ）に示すように、下部電極１０の露出面、エッチングストッパー膜３０の露出面、及び第１及び第２の支持体１３ａ，１３ｂの各露出面を覆うように形成された、金属の酸化物から成る薄膜である。容量絶縁膜１１によって覆われる下部電極１０の露出面には、底部１０ａの上面、複数の梯子部１０ｂそれぞれの上面及び下面、第１及び第２の表面１０ｓ１，１０ｓ２の各露出面、第１の側壁部１０ｃ１の第１の表面１０ｓ１以外の側面及び上面、第２の側壁部１０ｃ２の第２の表面１０ｓ２以外の側面及び上面、並びに、底部１０ａ及び複数の梯子部１０ｂそれぞれのｘ方向の両端面が含まれる。
【００３０】
上部電極１２は、各下部電極１０、第１及び第２の支持体１３ａ，１３ｂ、及び容量絶縁膜１１の隙間の領域を埋めるように配置されるとともに、さらに第１及び第２の支持体１３ａ，１３ｂの上面にも形成される。各所に形成される上部電極１２の各部分はすべて互いに導通しており、各セルキャパシタに共通する１つの上部電極１２を構成している。
【００３１】
上部電極１２が形成される場所について、より具体的に説明する。各下部電極１０は、互いに上下方向に隣接する２つの梯子部１０ｂの間に、トンネル部Ｔを有している。最下層の梯子部１０ｂと底部１０ａとの間、及び、最上層の梯子部１０ｂと第１の支持体１３ａとの間についても同様である。これらのトンネル部Ｔは、ｘ方向の一方の側面１０ｔ１からｘ方向の他方の側面１０ｔ２まで各下部電極１０を貫通して設けられており、第１及び第２の側壁部１０ｃ１，１０ｃ２が、トンネル部Ｔのｙ方向の内壁を構成している。したがって、各トンネル部Ｔは、シリコン基板２の表面と平行に延伸している。上部電極１２は、容量絶縁膜１１を介して、このトンネル部Ｔの内表面を覆うように形成される。より好ましくは、上部電極１２は、容量絶縁膜１１を介してトンネル部Ｔの内部を埋めるように形成される。
【００３２】
また、ｘ方向又はｙ方向に隣接する２つの下部電極１０の間には、所定距離の間隙が形成される。この間隙は隣接する２つの下部電極を互いに絶縁するために設けられているもので、上部電極１２は、この間隙も埋めるように形成される。
【００３３】
上部電極１２と下部電極１０とが容量絶縁膜１１を挟んで対向している部分には、静電容量が形成される。したがって、半導体装置１では、複数の梯子部１０ｂそれぞれの上面と下面を含む各所に静電容量が形成され、個々のセルキャパシタ全体としての静電容量は、各所の静電容量の合成容量となる。
【００３４】
以上説明したように、本実施の形態による半導体装置１によれば、複数の梯子部１０ｂそれぞれの上面と下面にも静電容量が形成される。したがって、梯子部１０ｂの個数を増やすことによって容易にセルキャパシタの容量を増やすことができるので、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせることが可能になる。
【００３５】
また、複数の梯子部１０ｂそれぞれの上面と下面では、上部電極１２と下部電極１０がそれぞれ水平方向に延在する。したがって、必要な特性を確保するために一定値以上としなければならない膜厚は、上部電極１２と下部電極１０の垂直方向の膜厚となる。具体的には、トンネル部Ｔ及び梯子部１０ｂそれぞれの高さとなり、これらはセル面積によって制限されないので、セルトランジスタの微細化が一層進展しても、従来の縦型トランジスタに比べて容易に必要な特性を確保することが可能になる。
【００３６】
次に、本実施の形態による半導体装置１の製造方法について、図３〜図１４を参照しながら説明する。各図の（ａ）（ｂ）はそれぞれ、製造途中における半導体装置１の、図２（ａ）（ｂ）に対応する略断面図である。
【００３７】
まず、図３に示すように、シリコン基板２を用意し、その表面に、活性領域ＡＲ及びセルトランジスタＴ１，Ｔ２を順次形成する。これらの具体的な形成方法は、従来のＤＲＡＭの製造方法と同様でよい。なお、ここではセルトランジスタＴ１，Ｔ２としてプレーナ型のＭＯＳトランジスタを用いているが、シリコンピラーを利用する縦型のトランジスタやチャネル形状が溝型あるいはフィン型のトランジスタを用いてもよいし、ＭＩＳ(Metal Insulator Semiconductor)トランジスタやバイポーラトランジスタなど他の種類のトランジスタとしてもよい。セルトランジスタＴ１，Ｔ２の導電型（Ｐチャンネル型、Ｎチャンネル型など）についても特に限定されない。
【００３８】
セルトランジスタＴ１，Ｔ２を構成するワード線ＷＬを形成した後には、全面にシリコン酸化膜を成膜し、その表面をＣＭＰ(Chemical Mechanical Polishing)等によって平坦化することにより、層間絶縁膜４を形成する。層間絶縁膜４の膜厚は、ワード線ＷＬの全体が十分に覆われる程度とする。そして、この層間絶縁膜４に各不純物拡散層６，７の上面を露出させるスルーホール（コンタクトホール）を開口し、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことにより、容量コンタクトプラグ２１及びビット線コンタクトプラグ２２を形成する。
【００３９】
次に、層間絶縁膜４の上面に、内部にビット線ＢＬを含む層間絶縁膜５を形成する。層間絶縁膜５の構成材料は、シリコン酸化膜とすることが好適である。ビット線ＢＬ及び層間絶縁膜５の詳しい形成方法については省略するが、従来のＤＲＡＭの製造方法と同様でよい。層間絶縁膜５の表面もＣＭＰ等により平坦化する。
【００４０】
次に、層間絶縁膜５の表面に、シリコン窒化膜からなるエッチングストッパー膜３０と、シリコン酸化膜からなる保護膜３１とを順次形成する。そして、層間絶縁膜５、エッチングストッパー膜３０、保護膜３１を貫通し、各容量コンタクトプラグ２１の上面を露出させるスルーホール（コンタクトホール）を開口し、その内部にポリシリコン膜又はタングステンなどの金属材料などからなる導電材料を埋め込むことにより、容量コンタクトプラグ２３を形成する。容量コンタクトプラグ２３の形成後には、保護膜３１の表面をＣＭＰ等により平坦化する。平坦化した保護膜３１の表面には、各容量コンタクトプラグ２３の上面が露出する。
【００４１】
次に、図４に示すように、層間絶縁膜４の上面に、それぞれ第１の下部電極材料層３４及び該第１の下部電極材料層３４上の犠牲膜３５からなる複数の積層膜３３を順次形成する。積層膜３３の積層数は、静電容量と強度確保の観点から任意に選択することができるが、例えば図示するように７層とすることが好適である。これら複数の積層膜３３のうちの最上層を構成する犠牲膜３５の上面には、さらに第１の支持膜３６を形成する。ここで形成した複数の積層膜３３及び第１の支持膜３６によって実現される構造体を、以下では積層構造体３２と称する。
【００４２】
第１の下部電極材料層３４の材料としては、例えば窒化チタンなど、広く実用化されている導電材料を好適に用いることができる。また、第１の支持膜３６は、シリコン窒化膜によって構成することが好適である。
【００４３】
一方、犠牲膜３５の材料としては、酸化膜系の、特にフッ酸でのエッチングレートの大きい膜を用いることが好ましい。例えば、ＰＳＧ(Phosphorus Silicon Glass)、ＳＯＤ(Spin On Dielectric)、ＩＭＤ(Intra-Metal Dielectric)用のＬｏｗ−ｋ材料を、犠牲膜３５として好適に用いることができる。ただし、導電膜と絶縁膜の成膜は互いに異なる装置での成膜となることから、導電膜と絶縁膜の成膜を繰り返すことはコストアップの原因となる。そこで、第１の下部電極材料層３４とは薬液耐性の異なる導電膜を犠牲膜３５の構成材料として採用することにより、単一の装置において成膜条件を変えるだけで、犠牲膜３５と第１の下部電極材料層３４の両方を形成できるようにしてもよい。例えば、犠牲膜３５と第１の下部電極材料層３４の両方をチタンと窒化チタンの積層膜又はポリシリコンにより構成し、不純物濃度を互いに異ならせることで、これらを単一の装置で形成することが可能になる。
【００４４】
次に、異方性のエッチングにより、積層構造体３２をパターニングする。最下層の第１の下部電極材料層３４をパターニングした後には、保護膜３１を、エッチングストッパー膜３０をエッチングストッパーとする等方性のエッチングにより除去する。これにより、図５に示すように、積層構造体３２を、容量コンタクトプラグ２３の間の領域でｙ方向に分離する第１のトレンチ４０が形成される。第１のトレンチ４０の底面には、エッチングストッパー膜３０が露出する。また、容量コンタクトプラグ２３のうちエッチングストッパー膜３０の上面から突出した部分の側面が、露出する。
【００４５】
次に、図６に示すように、第１のトレンチ４０の内表面を覆う第２の下部電極材料層３７を、サイドウォール形状で形成される程度の薄い膜厚で形成する。その後、異方性のドライエッチングを行うことにより、図７に示すように、平坦部における第２の下部電極材料層３７（第１の支持膜３６の上面及び第１のトレンチ４０の底面に形成された部分）を除去する。これにより、第２の下部電極材料層３７は、容量コンタクトプラグ２３の間の領域でｙ方向に分離される。この工程の後、第１のトレンチ４０の底面には、再度エッチングストッパー膜３０が露出する。
【００４６】
次に、図８に示すように、例えばシリコン酸化膜を全面に成膜することにより、第１のトレンチ４０を埋設する埋め込み膜３８を形成する。なお、埋め込み膜３８は、後述するレジスト５０及びシリコン窒化膜３９が第１のトレンチ４０内に入り込むことを防止するために設けるものである。したがって、第１のトレンチ４０の全体を埋め込み膜３８で埋める必要は必ずしもなく、埋め込み膜３８は、第１のトレンチ４０の少なくとも上部を埋設していれば足りる。
【００４７】
埋め込み膜３８を形成したら、図９に示すように、第１の支持膜３６の上面が露出する程度まで、上面をＣＭＰ等によって平坦化する。その後、図１０に示すレジスト５０を全面に塗布し、リソグラフィ技術を用いるパターニングにより、積層構造体３２を容量コンタクトプラグ２３の間の領域でｘ方向に分離する第２のトレンチ４１を形成する。このパターニングにおいてもエッチングストッパー膜３０はエッチングストッパーとして用いられ、第２のトレンチ４１の底面にはエッチングストッパー膜３０が露出する。この段階で、図１０に示すように、セルキャパシタごとに分離された下部電極１０が完成する。また、第１の支持膜３６もセルキャパシタごとに分離されて、上述した第１の支持体１３ａとなる。
【００４８】
次に、図１１に示すように、全面にシリコン窒化膜からなる第２の支持膜３９を成膜する。この成膜では、被覆率の悪いプラズマ系の成膜方法を用いる。こうすることで、図１１に示すように、第２の支持膜３９は、第２のトレンチ４１の上部のスペースのみに形成され、第２のトレンチ４１の中央部以下の部分には形成されない。
【００４９】
次に、第１のトレンチ４０の上端に埋め込み膜３８が露出する程度まで、第２の支持膜３９をエッチバックする。後に残った第２の支持膜３９は、図１２に示すように、ｘ方向に隣接する２つの第１の支持体１３ａを連結する第２の支持体１３ｂとなる。
【００５０】
次に、フッ酸系のウエットエッチングを行うことにより、下部電極１０の間に残っている埋め込み膜３８をすべて除去する。これにより、図１３に示すように、上述したトンネル部Ｔ並びに第１及び第２のトレンチ４０，４１の内部が空間となり、下部電極１０の各表面がこの空隙に対して露出する。次いで、５ｎｍ程度の薄い金属の酸化物を成膜することで、図１４に示すように、下部電極１０の露出面に容量絶縁膜１１を形成する。容量絶縁膜１１は、図示するように、第１及び第２の支持体１３ａ，１３ｂ並びにエッチングストッパー膜３０の各露出面にも形成される。その後は、上部電極１２の材料となる導電材料を成膜することにより、上述したトンネル部Ｔ並びに第１及び第２のトレンチ４０，４１に上部電極１２を埋設し、さらに表面を平坦化することで、図１及び図２に示した半導体装置１が完成する。
【００５１】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、上面と下面に静電容量が形成された複数の梯子部１０ｂを有するセルキャパシタを備える半導体装置１を製造することが可能になる。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５３】
１                          半導体装置
２                          シリコン基板
３                          素子分離領域
４，５                      層間絶縁膜
６，７                      不純物拡散層
８                          ゲート絶縁膜
１０                        下部電極
１０ａ                      底部
１０ｂ                      梯子部
１０ｃ，１０ｃ１，１０ｃ２  側壁部
１０ｓ１，１０ｓ２          表面
１０ｔ１，１０ｔ２          側面
１１                        容量絶縁膜
１２                        上部電極
１３ａ，１３ｂ              支持体
２１，２３                  容量コンタクトプラグ
２２                        ビット線コンタクトプラグ
３０                        エッチングストッパー膜
３１                        保護膜
３２                        積層構造体
３３                        積層膜
３４，３７                  下部電極材料層
３５                        犠牲膜
３６，３９                  支持膜
３８                        埋め込み膜
４０，４１                  トレンチ
５０                        レジスト
ＡＲ                        活性領域
ＢＬ                        ビット線
ＤＷＬ                      ダミーワード線
Ｔ                          トンネル部
Ｔ１，Ｔ２                  セルトランジスタ
ＷＬ，ＷＬ１，ＷＬ２        ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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