(57)【要約】【課題】キャパシタに接続される信号経路の電圧が寄生容量によって低下することを抑えることができる、半導体集積回路を提供すること。【解決手段】第１の回路３１に接続される第１の信号経路２１と、前記第１の信号経路２１に接続される第１の電極１１と、該第１の電極１１に対向する第２の電極１２とを有するキャパシタ１０と、前記第２の電極１２に接続され第２の回路３２に接続される第２の信号経路２２と、前記第１の信号経路２１に接続され、前記第２の電極１２を除いて前記第２の信号経路２２をシールドするシールド部４０とを備える、半導体集積回路。【選択図】図１
2014022414.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号経路と、
前記第１の信号経路に接続される第１の電極と、該第１の電極に対向する第２の電極とを有するキャパシタと、
前記第２の電極に接続される第２の信号経路と、
前記第１の信号経路に接続され、前記第２の電極を除いて前記第２の信号経路をシールドするシールド部とを備える、半導体集積回路。
【請求項２】
基板と、
前記第１の信号経路及び前記第２の信号経路とは別の導電部とを備え、
前記シールド部は、前記基板と前記別の導電部の少なくとも一方と前記第２の信号経路との間に配置された、請求項１に記載の半導体集積回路。
【請求項３】
前記シールド部は、前記第２の信号経路を囲むように配置された、請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第２の信号経路は、
前記キャパシタと異なる層に配置された第１の配線と、
前記第１の配線と異なる層に配置された第２の配線とを有し、
前記シールド部は、前記第２の配線をシールドする、請求項１から３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記第１の配線と前記第１の信号経路は、同じ層に配置された、請求項４に記載の半導体集積回路。
【請求項６】
前記第１の信号経路は、前記キャパシタの駆動信号の経路である、請求項１から５のいずれか一項に記載の半導体集積回路。
【請求項７】
前記キャパシタは、昇圧回路に使用される昇圧用キャパシタである、請求項６に記載の半導体集積回路。
【請求項８】
前記キャパシタは、離散型回路に使用される電荷蓄積用キャパシタである、請求項６に記載の半導体集積回路。
【請求項９】
前記キャパシタは、前記第２の電極が互いに共通に接続された複数のキャパシタを含んでおり、
前記シールド部は、前記複数のキャパシタ間の容量比に応じたレイアウトで構成された複数のシールド部を含んでおり、
前記複数のシールド部は、それぞれに対応する前記第１の信号経路に接続される、請求項８に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを備える半導体集積回路に関する。
【背景技術】
【０００２】
キャパシタに電荷を蓄えることによって所望の機能を発揮させる回路が様々存在する。例えば、特許文献１には、キャパシタに電荷を蓄えることによって、昇圧機能を実現する回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５０１４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、キャパシタに蓄えられた電荷が、回路レイアウトに依存して発生した寄生容量との間で再配分されることにより、キャパシタに接続される信号経路の電圧が所望の値よりも低下する場合がある。本発明は、キャパシタに接続される信号経路の電圧が寄生容量によって低下することを抑えることができる、半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明は、
第１の信号経路と、
前記第１の信号経路に接続される第１の電極と、該第１の電極に対向する第２の電極とを有するキャパシタと、
前記第２の電極に接続される第２の信号経路と、
前記第１の信号経路に接続され、前記第２の電極を除いて前記第２の信号経路をシールドするシールド部とを備える、半導体集積回路を提供するものである。
【発明の効果】
【０００６】
本発明によれば、キャパシタに接続される信号経路の電圧が寄生容量によって低下することを抑えることができる。
【図面の簡単な説明】
【０００７】
【図１】半導体集積回路の構成例を示した図である。
【図２】シールド部が無い場合のレイアウト例である。
【図３】シールド部を備えた場合のレイアウト例である。
【図４】信号経路とキャパシタの電極との接続例である。
【図５】信号経路とキャパシタの電極との接続例である。
【図６】クロックブースターの一例である。
【図７】昇圧回路の一例である。
【図８】スイッチトキャパシタ回路の一例である。
【図９】ΔΣ変調器の積分器の一例である。
【発明を実施するための形態】
【０００８】
図１は、本発明の一実施形態に係る半導体集積回路１の構成例を示した図である。半導体集積回路１は、第１の信号経路２１と、キャパシタ１０と、第２の信号経路２２と、シールド部４０とを備えている。
【０００９】
第１の信号経路２１（以下、「信号経路２１」という）は、キャパシタ１０の第１の電極１１と第１の回路部３１との間を伝達する第１の信号が通る導電部である。この第１の信号の具体例として、キャパシタ１０の第１の電極１１と第２の電極１２との間の両端電圧を制御する、キャパシタ１０の駆動信号が挙げられる。第１の回路部３１は、抵抗素子等の任意の回路要素から構成された回路部であればよい。
【００１０】
キャパシタ１０は、信号経路２１に導電的に接続される第１の電極１１（以下、「電極１１」という）と、電極１１に対向する第２の電極１２（以下、「電極１２」という）とを有する蓄電部である。
【００１１】
第２の信号経路２２（以下、「信号経路２２」という）は、電極１２に導電的に接続され、電極１２と第２の回路部３２との間を伝達する第２の信号が通る導電部である。第２の回路部３２は、抵抗素子等の任意の回路要素から構成された回路部であればよい。
【００１２】
シールド部４０は、信号経路２２よりも低インピーダンスの信号経路２１に導電的に接続され、電極１２を除いて信号経路２２をシールドする導電部である。つまり、シールド部４０は、電極１２をシールドしないように、信号経路２２をシールドする。シールド部４０は、信号経路２２から放射されるノイズをシールドするものでもよいし、信号経路２２に到来するノイズをシールドするものでもよい。また、シールド部４０は、電極１２だけでなく電極１１もシールドしないように、信号経路２２をシールドするものでもよい。シールド部４０は、信号経路２１と直流的に導通しているが、信号経路２２と直流的に非導通である。
【００１３】
このように、信号経路２１に導電的に接続されるシールド部４０が信号経路２２をシールドするため、導電部２３と基板５０の少なくとも一方と信号経路２２との間に発生する寄生容量Ｃｐが信号経路２２とシールド部４０との間の寄生容量Ｃｐ３に置き換えられ、寄生容量Ｃｐ３は、キャパシタ１０と並列接続の関係を有するように発生する。これにより、キャパシタ１０の電気容量（キャパシタンス）を寄生容量Ｃｐ３の分だけ大きくできる。すなわち、寄生容量Ｃｐ３がキャパシタ１０に対して並列に発生することによって、キャパシタ１０の電気容量を大きくすることと同じ効果が得られる。
【００１４】
したがって、キャパシタ１０に蓄えられた電荷が、導電部２３と基板５０の少なくとも一方と信号経路２２との間に発生した寄生容量Ｃｐに移動することがあっても、キャパシタ１０に接続される信号経路２２の電圧降下を引き起こす寄生容量Ｃｐの大部分は、キャパシタ１０に対して並列に発生した寄生容量Ｃｐ３に置き換えられているため、信号経路２２の電圧低下を抑制できる。
【００１５】
なお、導電部２３は、信号経路２２の周辺に配置された導電部であり、信号経路２１及び信号経路２２とは別の導電部である。導電部２３は、例えば、グランドなどの固定電位部でもよいし、信号経路２１，２２を伝達する信号とは別の信号が伝達する信号経路でもよい。
【００１６】
また、基板５０は、例えば、半導体集積回路１のシリコン基板である。第１の回路部３１，信号経路２１，キャパシタ１０，信号経路２２，第２の回路部３２及びシールド部４０は、キャパシタ１０と並列の接続関係を有する寄生容量Ｃｐ３が発生するようなマスクレイアウトで、基板５０上に形成されるとよい。
【００１７】
図２，図３は、半導体集積回路１の基板５０上の回路レイアウト例を示した概略的な断面図である。図２，図３において、図１で例示したキャパシタ１０の描画は省略されているが、信号経路２２は、キャパシタ１０の電極１２に導電的に接続された経路である。また、図２，図３は、Ｘ−Ｚ平面における断面図であるが、信号経路２２、導電部２３、シールド部４０及び基板５０は、Ｙ方向に延在するように構成されている。図２は、シールド部４０が無いレイアウトの一例であるレイアウト２を示し、図３は、シールド部４０が有るレイアウトの一例であるレイアウト３を示している。
【００１８】
図２には、信号経路２２と基板５０との間にレイアウト依存で発生した寄生容量Ｃｐ１と、信号経路２２と導電部２３との間にレイアウト依存で発生した寄生容量Ｃｐ２とが示されている。図２の導電部２３は、基板５０上に、信号経路２２と同じ層に配置されている。
【００１９】
寄生容量Ｃｐ１又はＣｐ２が存在する場合、信号経路２２に接続されるキャパシタ１０に蓄えられた電荷は、寄生容量Ｃｐ１又はＣｐ２との間で再配分されるため、信号経路２２の電圧が本来の電圧値に対して低下するおそれがある。
【００２０】
一方、図３は、図２のレイアウトに対して、信号経路２２の長手方向に平行なＹ方向に並走するように信号経路２２に近接して配置されたシールド部４０を追加して設けた場合を示している。シールド部４０は、キャパシタ１０が接続される信号経路２２の電圧低下を抑制する点で、基板５０と導電部２３の少なくとも一方と信号経路２２との間に配置されていることが好ましい。シールド部４０が基板５０と導電部２３の少なくとも一方と信号経路２２との間に配置されているとは、シールド部４０の全部が両者の間に配置されていることに限らず、シールド部４０の一部が両者の間に配置されていることを含んでもよい。
【００２１】
図３の場合、シールド部４０は、信号経路２２の周りを囲むように、基板５０と導電部２３の両方と信号経路２２との間に配置されている。シールド部４０が信号経路２２の周りを囲むように配置されているとは、シールド部４０が信号経路２２の全部を囲むように配置されていることに限らず、シールド部４０が信号経路２２の一部を囲むように配置されていることを含んでもよい。
【００２２】
シールド部４０は、シールド配線４１，４２，４３，４４を含んで構成されている。シールド配線４１は、信号経路２２と基板５０との間に配置され、信号経路２２が配置された層に対して１段下方の基板５０側の層に配置されている。シールド配線４２は、信号経路２２が基板５０に対して積層されているＺ方向に対して直交するＸ方向において、信号経路２２を挟んで互いに反対側に配置され、信号経路２２と同じ層に配置されている。シールド配線４３は、信号経路２２に対して基板５０側とは反対側の層に配置され、信号経路２２が配置された層に対して１段上方の層に配置されている。シールド配線４４は、シールド配線４１とシールド配線４２とを導電的に接続する配線部と、シールド配線４２とシールド配線４３とを導電的に接続する配線部とを有している。シールド配線４４は、コンタクトホール（ビア）でもよい。
【００２３】
シールド部４０が、基板５０と導電部２３の少なくとも一方と信号経路２２との間に配置されることによって、寄生容量Ｃｐ１ａ及びＣｐ２ａが発生するだけでなく、寄生容量Ｃｐ３も発生する。寄生容量Ｃｐ１ａは、シールド部４０のシールド配線４１と基板５０との間に発生するものであり、寄生容量Ｃｐ２ａは、シールド部４０のシールド配線４２と導電部２３との間に発生するものである。寄生容量Ｃｐ３は、シールド部４０と信号経路２２との間に発生したものである。キャパシタ１０の一方の低インピーダンス側の電極に繋がる信号経路に導電的に接続されるシールド部４０は、キャパシタ１０のもう一方の相対的に高インピーダンス側の電極に繋がる信号経路２２をシールドしている。したがって、上述と同様に、寄生容量Ｃｐ３は、キャパシタ１０に並列に接続されるように発生する。
【００２４】
このように、図２のようなレイアウトに対して図３のようにシールド部４０を配置することによって、図２の寄生容量Ｃｐ１，Ｃｐ２を、図３の寄生容量Ｃｐ１ａ，Ｃｐ２ａ，Ｃｐ３に置き換えることができる。寄生容量Ｃｐ１ａ（Ｃｐ２ａ）は、信号経路２２と非導通のシールド部４０と基板５０（導電部２３）との間に発生するものであり、寄生容量Ｃｐ３は、キャパシタ１０に並列的に発生するものである。
【００２５】
つまり、寄生容量Ｃｐ１ａ，Ｃｐ２ａは、比較的低インピーダンスの回路に接続されたシールド部４０により駆動され（電荷のチャージ、ディスチャージが行われ）、信号経路２２との間で電荷の再分配を起こさない寄生容量であるため、信号経路２２の電圧低下が抑えられる。また、寄生容量Ｃｐ３は、キャパシタ１０に並列に接続されているため、信号経路２２の電圧低下が抑えられる。そのため、寄生容量Ｃｐ１ａ，Ｃｐ２ａが存在しても、信号経路２２の電圧低下を抑えることができる。
【００２６】
図４，図５は、信号経路２１，２２とキャパシタ１０の電極１１，１２との接続例である。図４，図５は、半導体集積回路１の構成の一部を概略的な断面図で示しており、各図の左側がＺ−Ｘ平面における断面図を表し、各図の右側がＺ−Ｙ平面における断面図を表す。図４は、信号経路２１に導電的に接続される電極１１が下部電極として構成され、信号経路２２に導電的に接続される電極１２が上部電極として構成されたレイアウト４を示している。図５は、信号経路２１に導電的に接続される電極１１が上部電極として構成され、信号経路２２に導電的に接続される電極１２が下部電極として構成されたレイアウト５を示している。
【００２７】
図４において、第１の回路３１と電極１１とを電気的に接続する信号経路２１は、信号配線２１ａ，２１ｂを含んで構成されている。信号配線２１ａは、キャパシタ１０の電極１１及び電極１２が配置されるキャパシタ層ＭＮ−１に対して１段上方の配線層ＭＮに配置された導電部である。信号配線２１ａは、電極１１と電極１２が対向するＺ方向に対して直交するＸ方向において、信号配線２２ａを挟んで互いに反対側に配置され、信号配線２２ａと同じ層に配置されている。信号配線２１ｂは、信号配線２１ａと電極１１とを積層方向で接続するコンタクトホール等の導電部である。
【００２８】
第２の回路３２と電極１２とを電気的に接続する信号経路２２は、信号配線２２ａ，２２ｂ，２２ｃを含んで構成されている。信号配線２２ａは、信号配線２１ａと同じ配線層ＭＮに配置された導電部である。信号配線２２ｂは、信号配線２２ａと導電的に接続され、信号配線２２ａが配置される配線層ＭＮと異なる配線層ＭＸに配置された導電部である。信号配線２２ｂが配置される配線層ＭＸは、例えば、信号配線２２ａが配置される配線層ＭＮに対して上方又は下方に位置する配線層である。信号配線２２ｂは、電極１１と電極１２が対向するＺ方向に直交するＹ方向に延伸するように配線層ＭＸに配置されている。信号配線２２ａと信号配線２２ｂとの間に、トランジスタ、抵抗等の回路用素子が挿入されてもよい。信号配線２２ｃは、信号配線２２ａと電極１２とを積層方向で接続するコンタクトホール等の導電部である。
【００２９】
シールド部４０は、信号経路２１に導電的に接続され、電極１２を除いて信号配線２２ｂをＺ方向で挟んでシールドするシールド配線４０ａ，４０ｂを有している。シールド配線４０ａは、信号配線２２ｂが配置される配線層ＭＸに対して１段上方の配線層ＭＸ＋１に配置された導電部である。シールド配線４０ａは、Ｙ方向に並走するように信号配線２２ｂに近接して配線層ＭＸ＋１に配置されている。シールド配線４０ｂは、信号配線２２ｂが配置される配線層ＭＸに対して１段下方の配線層ＭＸ−１に配置された導電部である。シールド配線４０ｂは、Ｙ方向に並走するように信号配線２２ｂに近接して配線層ＭＸ−１に配置されている。
【００３０】
このように、信号経路２１に導通するシールド配線４０ａ，４０ｂが信号配線２２ｂを挟むように配置されることにより、キャパシタ１０と並列の接続関係を有する寄生容量Ｃｐ３が、信号配線２２ｂとシールド配線４０ａとの間に発生するとともに、信号配線２２ｂとシールド配線４０ｂとの間に発生する。したがって、キャパシタ１０の電気容量を大きくすることと同じ効果が寄生容量Ｃｐ３によって得られるため、例えば信号配線２２ａと基板５０との間に寄生容量が発生しても、信号配線２２ｂの電圧が低下することを抑えることができる。
【００３１】
一方、図５において、第１の回路３１と電極１１とを接続する信号経路２１は、信号配線２１ｄ，２１ｅを含んで構成されている。信号配線２１ｄは、キャパシタ１０の電極１１及び電極１２が配置されるキャパシタ層ＭＮ−１に対して１段上方の配線層ＭＮに配置された導電部である。信号配線２１ｄは、信号配線２２ｄと同じ層に配置されている。信号配線２１ｅは、信号配線２１ｄと電極１１とを積層方向で接続するコンタクトホール等の導電部である。
【００３２】
第２の回路３２と電極１２とを電気的に接続する信号経路２２は、信号配線２２ｄ，２２ｅ，２２ｆを含んで構成されている。信号配線２２ｄは、信号配線２１ｄと同じ配線層ＭＮに配置された導電部である。信号配線２２ｄは、Ｘ方向において、信号配線２１ｄを挟んで互いに反対側に配置されている。信号配線２２ｅは、信号配線２２ｄと電極１２とを積層方向で接続するコンタクトホール等の導電部である。信号配線２２ｆは、信号配線２２ｄと導電的に接続され、信号配線２２ｄが配置される配線層ＭＮと異なる配線層ＭＸに配置された導電部である。信号配線２２ｆが配置される配線層ＭＸは、例えば、信号配線２２ｄが配置される配線層ＭＮに対して上方又は下方に位置する配線層である。信号配線２２ｆは、電極１１と電極１２が対向するＺ方向に直交するＹ方向に延伸するように配線層ＭＸに配置されている。信号配線２２ｄと信号配線２２ｆとの間に、トランジスタ、抵抗等の回路用素子が挿入されてもよい。
【００３３】
シールド部４０は、信号経路２１に導電的に接続され、電極１２を除いて信号配線２２ｆをＺ方向で挟んでシールドするシールド配線４０ｃ，４０ｄを有している。シールド配線４０ｃは、信号配線２２ｆが配置される配線層ＭＸに対して１段上方の配線層ＭＸ＋１に配置された導電部である。シールド配線４０ｃは、Ｙ方向に並走するように信号配線２２ｆに近接して配線層ＭＸ＋１に配置されている。シールド配線４０ｄは、信号配線２２ｆが配置される配線層ＭＸに対して１段下方の配線層ＭＸ−１に配置された導電部である。シールド配線４０ｄは、Ｙ方向に並走するように信号配線２２ｆに近接して配線層ＭＸ−１に配置されている。
【００３４】
このように、信号経路２１に導通するシールド配線４０ｃ，４０ｄが信号配線２２ｆを挟むように配置されることにより、キャパシタ１０と並列の接続関係を有する寄生容量Ｃｐ３が、信号配線２２ｆとシールド配線４０ｃとの間に発生するとともに、信号配線２２ｆとシールド配線４０ｄとの間に発生する。したがって、キャパシタ１０の電気容量を大きくすることと同じ効果が寄生容量Ｃｐ３によって得られるため、例えば信号配線２２ｄと基板５０との間に寄生容量が発生しても、信号配線２２ｆの電圧が低下することを抑えることができる。
【００３５】
また、図５において、電極１２と基板５０との間の寄生容量によって、電極１２に導電的に接続される信号経路２２の電圧低下を抑えるため、信号経路２１に導電的に接続されるシールド配線４５を、電極１２と基板５０との間に配置してもよい。これにより、電極１２とシールド配線４５との間に発生する寄生容量は、キャパシタ１０と並列の接続関係を有するので、信号経路２２の電圧低下を抑えることができる。
【００３６】
次に、半導体集積回路１を適用可能な所定の機能を有する回路の具体例について説明する。
【００３７】
図６は、半導体集積回路１を適用可能な昇圧回路の一例であるクロックブースター６の回路図である。図７は、クロックブースター６のノードＮ８に入力される信号を生成する昇圧回路７の回路図である。各図面において、ゲートに丸印を付したトランジスタはＰチャネル型ＭＯＳＦＥＴスイッチを表し、ゲートに丸印を付していないトランジスタはＮチャネル型ＭＯＳＦＥＴスイッチを表し、符号ＩＶ＊（＊：任意の数字）は、インバータを表す。また、ＧＮＤは基準電圧（グランド電圧）を表し、ＶＤＤは電源電圧を表し、２ＶＤＤは電源電圧の２倍の電圧を表す。
【００３８】
クロックブースター６の状態は、ＧＮＤ−ＶＤＤ振幅のクロックがノードＮ１に入力されると、２つのモードに切り替えられる。ノードＮ１がＧＮＤのとき、スイッチＭ０を介して昇圧用キャパシタＣ０に電荷が蓄えられる充電モードに切り替わり、ノードＮ１がＶＤＤのとき、スイッチＭ１を介してノードＮ５に昇圧電圧を出力する放電モードに切り替わる。このようにモードが切り替わることにより、ノードＮ５から、ＧＮＤ−２ＶＤＤの振幅の電圧が出力される。ノードＮ５には、例えば、ＣＭＯＳスイッチなどのオン／オフの切り替えが可能なスイッチ６０が接続される。ノードＮ５から供給される昇圧電圧でスイッチ６０がゲート駆動されることにより、スイッチ６０のドレイン−ソース間の抵抗値を下げることができる。
【００３９】
昇圧電圧（例えば２ＶＤＤ）をノードＮ５から出力するとき、出力信号の配線経路７２ａ，７２ｂ上のノードＮ４，Ｎ５に上述のような寄生容量Ｃｐがあるならば、昇圧用キャパシタＣ０と寄生容量Ｃｐとの間で電荷の再配分が発生するため、その昇圧電圧が降下する。配線経路７２ａは、スイッチＭ０と昇圧用キャパシタＣ０とスイッチＭ１とが接続される経路である。配線経路７２ｂは、スイッチＭ１とスイッチＭ２とが接続される経路である。
【００４０】
そこで、シールド部４０が、昇圧用キャパシタＣ０を駆動する配線経路７１上のノードＮ３の電圧を用いて、配線経路７２ａ，７２ｂのシールドを行う。配線経路７１は、インバータＩＮ２と昇圧用キャパシタＣ０とが接続される経路である。
【００４１】
配線経路７１に接続されるシールド４０で配線経路７２ａ，７２ｂのシールドが行われると、上述と同様の寄生容量Ｃｐ３が新たに発生する。しかしながら、寄生容量Ｃｐ３は、昇圧用キャパシタＣ０と並列に接続されるとともに同じ信号で駆動されるため、昇圧電圧の降下を大きく引き起こす容量ではない。その結果、安定した昇圧が可能となる。これに対し、昇圧回路により昇圧された信号に対してグランドなどの固定電位でシールドを行う場合、電圧降下を引き起こす寄生容量が相対的に多く付加されることにより、昇圧電圧が大きく低下するおそれがある。
【００４２】
本実施例では、昇圧回路により昇圧された信号に対し、昇圧に用いるキャパシタの駆動信号もしくはその同相信号が通るような低インピーダンスの信号配線で、シールドを行っている。これにより、昇圧電圧の低下の原因となる寄生容量（例えば、昇圧電圧の配線とその他の配線又は基板との間の寄生容量）は、シールド配線とその他の配線又は基板との間の寄生容量に置き換えられる。そして、昇圧電圧の配線とシールド配線との間の寄生容量は、昇圧に用いるキャパシタと並列に接続されるため、昇圧用のキャパシタ容量が大きくなるのと同じ効果が得られる。
【００４３】
このように、昇圧電圧の低下を引き起こす寄生容量を、昇圧電圧の低下を起こさない容量に置き換えることができ、配線の引き回しなどのレイアウトに依存して、昇圧電圧が大きく低下することなく、安定した昇圧電圧を得ることが可能となる。
【００４４】
例えば、昇圧用キャパシタＣ０の充電時と放電時の電荷は互いに等しいことから、図６において、シールド部４０が無い場合、昇圧電圧Ｖｘは、
【００４５】
【数１】
2014022414.tif 000003
で表すことができる。つまり、式（１）に示されるように、寄生容量Ｃｐがあるために、昇圧電圧Ｖｘは、２ＶＤＤよりも低下する。
【００４６】
これに対し、寄生容量Ｃｐ３が配線経路７２ａと配線経路７１との間に発生するようにシールド部４０を構成した場合、昇圧電圧Ｖｘは、
【００４７】
【数２】
2014022414.tif 000004
で表すことができる。つまり、式（２）に示されるように、昇圧電圧Ｖｘは、２ＶＤＤに等しい（電圧低下していない）。
【００４８】
また、寄生容量Ｃｐ３が配線経路７２ｂと配線経路７１との間に発生するようにシールド部４０を構成した場合、昇圧電圧Ｖｘは、
【００４９】
【数３】
2014022414.tif 000005
で表すことができる。つまり、式（３）に示されるように、シールド部４０が無い場合に比べて、昇圧電圧Ｖｘの電圧低下量を抑えることができる。
【００５０】
図８は、半導体集積回路１を適用可能な離散型回路の一例であるスイッチトキャパシタ回路８の回路図である。スイッチトキャパシタ回路８は、キャパシタに電荷を蓄えて信号を処理する回路であり、出力電圧outputが出力される出力端子に信号配線８２を介して互いに共通に接続される電極を有する複数の電荷蓄積用キャパシタＣ１〜Ｃｎを備えている。各々のキャパシタＣ１〜Ｃｎは、信号配線８２よりも低インピーダンスの信号配線８１を介して、バイナリで入力される駆動信号input1〜input(n)で駆動される。これにより、駆動信号input1〜input(n)のそれぞれの入力有無に応じた出力電圧outputが、出力端子から出力される。
【００５１】
シールド配線４６は、高インピーダンスの信号配線８２に対し、それぞれに対応する駆動信号input1〜input(n)の信号配線８１でシールドを行う。寄生容量Ｃｐ１〜Ｃｐｎは、このシールドに伴って、シールド配線４６と信号配線８２との間に発生する。
【００５２】
各シール配線４６は、対応するキャパシタＣ１〜Ｃｎ間の容量比に応じたレイアウトで構成されていると好適である。これにより、出力電圧outputの電圧低下を抑えることができる。例えば、寄生容量Ｃｐ１〜Ｃｐｎ間の容量比がキャパシタＣ１〜Ｃｎ間の容量比と等しくなるように（所望の出力電圧精度に収まる程度の容量比を含んでよい）、各シールド配線４６の大きさ（例えば、配線長、配線面積）が調整されてもよいし、各シールド配線４６と信号配線８２との距離が調整されてもよい。
【００５３】
例えば、図８の回路が、キャパシタＣ１とキャパシタＣ２で電荷の再配分を行う回路の場合、
C1=C2=100fF, Cp1=10fF、outputの初期電圧=0、
input1から電荷を注入し、出力精度を1%/FS以内とする場合、出力電圧は、
output=(C1+Cp1)/(C1+Cp1+C2+Cp2)*input1
=110fF/(210fF+Cp2)*input
となる。上記設定においては、0.49≦input/output≦0.51に収めればよく、この値に収まるCp2としては5.68fF〜14.49fFに抑えればよいことが分かる。
【００５４】
スイッチトキャパシタ回路８は、キャパシタの電荷再配分によって出力電圧を生成するＡＤコンバータやＤＡコンバータ、スイッチトキャパシタ回路により増幅／積分するアンプ等に適用できる。出力電圧outputが出力される出力端子は、コンパレータやアンプの入力回路などの高インピーダンスの受け回路に接続されるとよい。駆動信号inputが入力される入力端子は、アンプ出力からのフィードバック信号が通るノードなど、比較的低インピーダンスの回路に接続されるとよい。
【００５５】
図９は、半導体集積回路１を適用可能な離散型回路の一例である積分器９の回路図である。積分器９は、スイッチトキャパシタとオペアンプ９０によるΔΣ変調器の積分器である。図６に示すようなクロックブースター６によって安定した昇圧電圧を用いることで、図９内のスイッチのオン／オフ特性を安定させ、レイアウト依存による特性の劣化を避けることが可能である。
【００５６】
また、上述の図示と同様に、ハイインピーダンスの信号配線９４を信号配線９３の信号を用いてシールドし、さらに、信号配線９３を信号配線９１又は９２の信号を用いてシールドすると好適である。また、信号配線９５を信号配線９６の信号を用いてシールドすると好適である。このようにシールドすることにより、電圧降下（感度低下）を引き起こす寄生容量（例えば、信号配線９４又は信号配線９４と基板との間の寄生容量）を減らし、ＳＮ比の劣化を避けることが可能である。
【００５７】
図９において、望ましい寄生容量比は、Cp1：Cp2 =C1：C2である。寄生容量Cp1は、信号経路９１に接続されるシールド配線と信号配線９３との間の寄生容量である。寄生容量Cp2は、信号経路９２に接続されるシールド配線と信号配線９３との間の寄生容量である。
【００５８】
なお、信号配線９１'〜９６'のシールドについては、信号配線９１〜９６のシールドと同様のため、その記載を省略する。
【００５９】
以上、半導体集積回路を実施例により説明したが、本発明は上述の実施例に限定されるものではなく、本発明の範囲内で、組み合わせ、置換などの種々の変形及び改良が可能である。
【００６０】
例えば、シールド部４０は、信号経路２２の全部をシールドせずに、信号経路２２の一部をシールドするものでもよい。例えば図３において、シールド部４０は、信号経路２２に対して上下左右斜めの方向に配置されてもよいし、それらの一部の方向に配置されるものでもよい。また、シールド部４０は、信号経路２２に対して２段以上上方又は下方の層に配置されてもよい。
【００６１】
また、図４，図５に例示した構造は、配線層よりも下位に位置するキャパシタを備えるものであるが、配線層よりも上位に位置するＭＩＭ構造のキャパシタを備えるものでもよい。
【００６２】
また、昇圧回路はクロックブースター以外の他の昇圧方式でもよく、例えば、チャージポンプ方式やブートストラップ方式でもよい。
【符号の説明】
【００６３】
１  半導体集積回路
２，３，４，５  レイアウト
６  クロックブースター
７  昇圧回路
８  スイッチトキャパシタ回路
９  積分器
１０  キャパシタ
１１  第１の電極
１２  第２の電極
２１  第１の信号経路
２１ａ，２１ｂ，２１ｄ，２１ｅ  信号配線
２２  第２の信号経路
２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ  信号配線
２３  導電部
３１  第１の回路部
３２  第２の回路部
４０  シールド部
４０ａ，４０ｂ，４０ｃ，４０ｄ  シールド配線
４１，４２，４３，４４，４５，４６  シールド配線
５０  基板
６０  スイッチ
７２ａ，７２ｂ  配線経路
８１，８２，９１，９２，９３，９４，９５．９６  信号配線
９０  オペアンプ
Ｃｐ＊  寄生容量
Ｃ＊，Ｃｂ＊  キャパシタ
（＊は数字）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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