(57)【要約】【課題】スイッチトキャパシタ回路の単位コンデンサの容量値が相対誤差をもつことによる線形エラーを抑えるパイプライン型Ａ／Ｄコンバータを提供する。【解決手段】同一容量値の複数の単位コンデンサ群Ｃ１’〜Ｃ８’と、単位コンデンサ群の一端が入力端に接続された演算増幅器Ｏ１と、単位コンデンサ群の他端に接続する電圧を正極基準電圧又は負極基準電圧もしくはアナログコモン電圧のいずれかから選択する選択回路Ｓ１とを備え、各ステージが、サブＡ／Ｄコンバータを内蔵しており、あるステージのサブＡ／Ｄコンバータの出力値が切り替わる前後において、正極基準電圧又は負極基準電圧が接続される当該ステージの次ステージの単位コンデンサ群Ｃ１’〜Ｃ８’のうちのある単位コンデンサを、異なる単位コンデンサから選択することを特徴とするパイプライン型Ａ／Ｄコンバータ。【選択図】図２
2014179895.tif 000002
【特許請求の範囲】
【請求項１】
各ステージにスイッチトキャパシタ回路を備えた複数段のステージが縦列接続されてなるパイプライン型Ａ／Ｄコンバータにおいて、
同一容量値の複数の単位コンデンサ群と、
該単位コンデンサ群の一端が入力端に接続された演算増幅器と、
前記単位コンデンサ群の他端に接続する電圧を正極基準電圧又は負極基準電圧もしくはアナログコモン電圧のいずれかから選択する選択回路とを備え、
前記各ステージが、サブＡ／Ｄコンバータを内蔵しており、
前記ステージのうちのあるステージの前記サブＡ／Ｄコンバータの出力値が切り替わる前後において、前記正極基準電圧又は前記負極基準電圧が接続される前記あるステージの次ステージの前記単位コンデンサ群のうちのある単位コンデンサを、異なる単位コンデンサから選択することを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記各ステージからのＡ／Ｄ変換されたデジタル出力信号を入力するエンコーダを備えていることを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記単位コンデンサ群が、前記演算増幅器の反転入力端子に接続され、前記単位コンデンサ群のうちの一部が、前記演算増幅器の出力端子と直接、もしくはスイッチを介して接続されていることを特徴とする請求項１又は２に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関し、より詳細には、パイプライン型Ａ／Ｄコンバータを構成するスイッチトキャパシタ回路の単位コンデンサの容量値が相対誤差をもつことにより生ずる線形エラーを抑えるようにしたパイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
一般に、パイプライン型Ａ／Ｄコンバータでは、サンプル・ホールド及び信号増幅、基準電圧を加減算するＤ／Ａの機能を、演算増幅器を用いたスイッチトキャパシタ回路を使用して実現している。このスイッチトキャパシタ回路では、同一容量値に設計された単位コンデンサを複数個有し、一部の単位コンデンサを演算増幅器の帰還用に使用するとともに、基準電圧に接続される単位コンデンサの比を適宜、切り替えることにより、期待する伝達特性を実現している。
【０００３】
図４乃至図８に基づき従来のパイプライン型Ａ／Ｄコンバータのスイッチトキャパシタ回路の動作について説明する。
図４は、従来のＮステージから構成されるパイプライン型Ａ／Ｄコンバータを示す図である。パイプライン型Ａ／ＤコンバータＡ１は、いずれも２．５ビット型のＡ／Ｄコンバータを内蔵するＳＴＡＧＥ１〜ＳＴＡＧＥＮまでのＮ段のステージが縦列に接続され、各ステージからのＡ／Ｄ変換されたデジタル出力信号ＤＯ＿１〜ＤＯ＿Ｎは、エンコーダＥ１１に入力され、エンコーダＥ１１はそれらを演算した出力値ＡＤＯを出力する。各ステージの動作は、前段からのアナログ出力信号をサンプルするサンプル期間と、演算増幅器で増幅して次段に出力するホールド期間と、から成り、隣り合うステージ間では、この期間は反転の位相関係にある。
【０００４】
図５は、図４のパイプライン型Ａ／Ｄコンバータ内のあるＳＴＡＧＥの構成図である。図５は、容量値が等しい単位コンデンサＣ１〜Ｃ４と、スイッチｓｗ１ｓ〜ｓｗ４ｓ、ｓｗ１ｈ〜ｓｗ４ｈ、ｓｗ９と、演算増幅器Ｏ１と、２．５ビットのサブＡ／Ｄコンバータと、サブＡ／Ｄコンバータの出力ＤＯ＿ｉによって単位コンデンサへの接続を基準電圧＋Ｖｒ、０（アナロググランド）、−Ｖｒから選択する選択回路Ｓ１とを含んでいる。ここで、基準電圧Ｖｒは、このＡ／Ｄコンバータの入力レンジをＡとしたとき、Ｖｒ＝Ａ／２となる電圧である。
【０００５】
続いて、ＳＴＡＧＥｉの動作について説明する。  
今、サブＡ／Ｄコンバータは、図６に示す２位相のクロックで動作しているとし、φ１がハイレベルの時に、ＳＴＡＧＥｉはサンプル期間で、φ２がハイレベルの時にホールド期間となるとする。φ１がハイレベルの時、ＳＴＡＧＥｉのスイッチｓｗ１ｓ〜ｓｗ４ｓ、ｓｗ９が短絡し、ｓｗ１ｈ〜ｓｗ４ｈが開放となり、前ステージＳＴＡＧＥｉ−１からの出力信号Ｖｏ＿ｉ−１を全ての単位コンデンサＣ１〜Ｃ４によってサンプルする。
【０００６】
また、サブＡ／Ｄコンバータは、前ステージＳＴＡＧＥｉ−１からの出力信号Ｖｏ＿ｉ−１を０〜６の７値にＡ／Ｄ変換を行う。φ２がハイレベルとなると、スイッチｓｗ１ｓ〜ｓｗ４ｓ、ｓｗ９が開放となり、ｓｗ１ｈ〜ｓｗ４ｈが短絡となり、単位コンデンサＣ１は演算増幅器Ｏ１の出力Ｖｏ＿ｉに接続され負帰還を形成し、単位コンデンサＣ２〜Ｃ４は、サブＡ／Ｄコンバータの出力値に応じて、基準電圧＋Ｖｒ、０、−Ｖｒのうちいずれかがそれぞれ選択され、接続される。
【０００７】
図７は、サブＡ／Ｄコンバータの出力値と、ホールド期間時に単位コンデンサに接続される接続先を示した図である。図５からも明らかなように、単位コンデンサＣ１は、サブＡ／Ｄコンバータの出力値に依らず、常に演算増幅器Ｏ１の出力Ｖｏ＿ｉに接続される。
図８は、ＳＴＡＧＥの入出力特性を示す図で、ＳＴＡＧＥｉの入出力特性を示している。横軸がＳＴＡＧＥｉへの入力電圧を示し、縦軸がＳＴＡＧＥｉからの出力電圧（＝ＳＴＡＧＥｉ＋１への入力電圧）を示す。また、サブＡ／Ｄコンバータの出力値との対応も示している。サブＡ／Ｄコンバータの出力値の切替わり前後で、基準電圧Ｖｒに相当する電圧が加減算され、次ステージの入力レンジを越えないようにしている。また、ここで加減算されたアナログ電圧は、図４のエンコーダＥ１１で基準電圧相当のデジタル値を加減算することで辻褄があうようになっている。
【０００８】
ところで、パイプラインＡ／ＤコンバータＡ1の出力ビット数を拡大したり、基準電圧をグランドや電源と共通にするなどの目的で、特許文献１のような構成も提案されている。この特許文献１によると、スイッチからの熱雑音や演算増幅器の直流利得の要求を厳しくすることなく、パイプラインＡ／ＤコンバータＡ１の出力ビット数を拡大でき、また、基準電圧を電源やグランドと共通にすることで、基準電圧生成のためのバッファが不要になるというメリットがある。
【０００９】
次に、図９乃至図１１に基づき特許文献１に示されたパイプライン型Ａ／ＤコンバータＡ１のスイッチトキャパシタ回路の動作について説明する。
図９は、特許文献１に記載されたＮステージから構成されるパイプライン型Ａ／Ｄコンバータを示す図である。図４と回路と同様、いずれも２．５ビット型のＡ／Ｄコンバータを内蔵するＳＴＡＧＥ１〜ＳＴＡＧＥＮまでのＮ段のステージが縦列に接続され、各ステージからのＡ／Ｄ変換されたデジタル出力信号ＤＯ＿１〜ＤＯ＿Ｎは、エンコーダＥ２１に入力され、エンコーダＥ２１はそれらを演算した出力値ＡＤＯを出力する。
【００１０】
図１０は、図９のパイプライン型Ａ／Ｄコンバータ内のあるＳＴＡＧＥの構成図である。図１０は、容量値が等しい単位コンデンサＣ１’〜Ｃ８’と、スイッチｓｗ１ｓ〜ｓｗ８ｓ、ｓｗ１ｈ〜ｓｗ８ｈ、ｓｗ９と、演算増幅器Ｏ１と、２．５ビットのサブＡ／Ｄコンバータと、サブＡ／Ｄコンバータの出力ＤＯ＿ｉによって単位コンデンサへの接続を基準電圧＋２Ｖｒ、０（アナロググランド）、−２Ｖｒから選択する選択回路Ｓ１とを含んでいる。ここで、単位コンデンサＣ１’〜Ｃ８’の容量値は図５の単位コンデンサＣ１〜Ｃ４の容量値の半分であり（つまり、Ｃ１’＝Ｃ２’＝・・・＝Ｃ８’＝０．５Ｃ１）、基準電圧Ｖｒは、図５のＶｒと等しい電圧である（つまり、Ｖｒ＝Ａ／２）。
【００１１】
続いて、ＳＴＡＧＥｉの動作について説明する。  
今、サブＡ／Ｄコンバータは、図６に示す２位相のクロックで動作しているとし、φ１がハイレベルの時に、ＳＴＡＧＥｉはサンプル期間で、φ２がハイレベルの時にホールド期間となるとする。φ１がハイレベルの時、ＳＴＡＧＥｉのスイッチｓｗ１ｓ〜ｓｗ８ｓ、ｓｗ９が短絡し、ｓｗ１ｈ〜ｓｗ８ｈが開放となり、前ステージＳＴＡＧＥｉ−１からの出力信号Ｖｏ＿ｉ−１を全ての単位コンデンサＣ１’〜Ｃ８’によってサンプルする。
【００１２】
また、サブＡ／Ｄコンバータは、前ステージＳＴＡＧＥｉ−１からの出力信号Ｖｏ＿ｉ−１を０〜６の７値にＡ／Ｄ変換を行う。φ２がハイレベルとなると、スイッチｓｗ１ｓ〜ｓｗ８ｓ、ｓｗ９が開放となり、ｓｗ１ｈ〜ｓｗ８ｈが短絡となり、単位コンデンサＣ１’、Ｃ２’は演算増幅器Ｏ１の出力Ｖｏ＿ｉに接続され負帰還を形成し、単位コンデンサＣ６’〜Ｃ８’はアナロググランドに接続され、単位コンデンサＣ３〜Ｃ５は、サブＡ／Ｄコンバータの出力値に応じて、基準電圧＋２Ｖｒ、０、−２Ｖｒのうちいずれかがそれぞれ選択され、接続される。
【００１３】
図１１は、サブＡ／Ｄコンバータの出力値と、ホールド期間時に、単位コンデンサに接続される接続先を示す図である。図１０からも明らかなように、単位コンデンサＣ１’、Ｃ２’はサブＡ／Ｄコンバータの出力値に依らず、常に演算増幅器Ｏ１の出力Ｖｏ＿ｉに接続され、単位コンデンサＣ６’〜Ｃ８’は常に、アナロググランドに接続される。
この時のＳＴＡＧＥｉの入出力特性は、図４の従来技術と同じく図８となる。しかし、特許文献１の構成では、ホールド期間時に常にアナロググランドに接続している単位コンデンサがあり、これらを利用してサブＡ／Ｄコンバータの出力値に応じて基準電圧０、±２Ｖｒを接続するようにすれば、より広い変換ビット数を得ることが可能となる。また、基準電圧が２倍に広がっているため、基準電圧を電源やグランドと共通にすることが可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１１−２２９１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、現実のスイッチトキャパシタ回路に用いられる単位コンデンサには、製造ばらつきにより相対誤差が含まれており、この相対誤差により出力信号の電圧に誤差電圧が発生し、Ａ／Ｄ変換における線形性エラーを生じている。特に、特許文献１の回路構成では、サブＡ／Ｄコンバータ出力値の切替わり時に、基準電圧２Ｖｒを加減算するのに関わる単位コンデンサの容量値は図４の構成の半分であるため、より影響が大きい。
【００１６】
これらの単位コンデンサの容量値の相対誤差が、線形性エラーに与える影響を、数式を用いて説明する。今、簡単のため、ＳＴＡＧＥｉの単位コンデンサのみ相対誤差があり、演算増幅器や他のステージの単位コンデンサの容量値は理想であるとすると、ＳＴＡＧＥｉの単位コンデンサの相対誤差が、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの出力の切替わり前後に生じさせるエラー量は以下のように導出できる。
まず、図４に示す従来の回路構成の場合、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの判定値の切替わり前後では、ＳＴＡＧＥｉ−１の出力はそれぞれ−０．５Ｖｒ、＋０．５Ｖｒとなる。これらがＳＴＡＧＥｉに入力された時のＳＴＡＧＥｉの出力値Ｖｏ１、Ｖｏ２を式で表すと以下の通りとなる。
【００１７】
【数１】
2014179895.tif 000003
【００１８】
【数２】
2014179895.tif 000004
【００１９】
よって、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの判定値の切替わり前後において、ＳＴＡＧＥｉの出力の差ΔＶｏは、以下の式で表される。
【００２０】
【数３】
2014179895.tif 000005
【００２１】
理想であれば、ΔＶｏは０となるが、単位コンデンサに相対誤差があると０とはならず、これが線形エラーとなる。このエラーε＿ｔｏｔａｌは、それぞれの単位コンデンサのエラーは無相関であることを利用して、それぞれの単位コンデンサにエラーεを仮定して出力差ΔＶｏに現れるエラー量を計算し、各エラーの２乗和の平方根を取ればよく、以下の式で表される。
【００２２】
【数４】
2014179895.tif 000006
【００２３】
次に、図９に示す特許文献１の回路構成の場合、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの判定値の切替わり前後では、ＳＴＡＧＥｉ−１の出力はそれぞれ−０．５Ｖｒ、＋０．５Ｖｒとなる。これらがＳＴＡＧＥｉに入力された時のＳＴＡＧＥ  ｉの出力値Ｖｏ１、Ｖｏ２を式で表すと以下の通りとなる。
【００２４】
【数５】
2014179895.tif 000007
【００２５】
【数６】
2014179895.tif 000008
【００２６】
よって、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの判定値の切替わり前後において、ＳＴＡＧＥｉの出力の差ΔＶｏは、以下の式で表される。
【００２７】
【数７】
2014179895.tif 000009
【００２８】
理想であれば、ΔＶｏは０となるが、単位コンデンサに相対誤差があると０とはならず、これが線形エラーとなる。このエラーε＿ｔｏｔａｌ’は、それぞれの単位コンデンサのエラーは無相関であることを利用して、それぞれの単位コンデンサにエラーε’を仮定して出力差ΔＶｏに現れるエラー量を計算し、各エラーの２乗和の平方根を取ればよく、以下の式で表される。
【００２９】
【数８】
2014179895.tif 000010
【００３０】
ただし、特許文献１の構成の単位コンデンサの容量値は、従来技術である図４の単位コンデンサの容量値の半分である。一般に、エラーは容量値の平方根に反比例するため、特許文献１の単位コンデンサのエラーε’と、従来技術である図４の単位コンデンサのエラーεとの関係は以下の式で表される。
【００３１】
【数９】
2014179895.tif 000011
【００３２】
よって、特許文献１のエラーε＿ｔｏｔａｌ’を、従来技術である図４の単位コンデンサのエラーεで表すと、以下のように表される。
【００３３】
【数１０】
2014179895.tif 000012
【００３４】
式４と式１０を比較すれば明らかなように、特許文献１の構成では、単位コンデンサの容量値の相対誤差に対して、従来技術である図４の構成に比べ、√３倍だけ線形性エラーへの影響が大きい。これを単位コンデンサの容量値増だけで賄おうとすると、単位コンデンサのサイズを３倍にする必要があり、エリアの大幅増だけでなく、それを駆動する演算増幅器の消費電力の大幅増を生じてしまう。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、パイプライン型Ａ／Ｄコンバータを構成するスイッチトキャパシタ回路の単位コンデンサの容量値が相対誤差をもつことにより生ずる線形エラーを抑えるようにしたパイプライン型Ａ／Ｄコンバータを提供することにある。
【課題を解決するための手段】
【００３５】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、各ステージにスイッチトキャパシタ回路を備えた複数段のステージが縦列接続されてなるパイプライン型Ａ／Ｄコンバータ（Ａ１）において、同一容量値の複数の単位コンデンサ群（Ｃ１’〜Ｃ８’）と、該単位コンデンサ群（Ｃ１’〜Ｃ８’）の一端が入力端に接続された演算増幅器（Ｏ１）と、前記単位コンデンサ群（Ｃ１’〜Ｃ８’）の他端に接続する電圧を正極基準電圧又は負極基準電圧もしくはアナログコモン電圧のいずれかから選択する選択回路（Ｓ１）とを備え、前記各ステージが、サブＡ／Ｄコンバータを内蔵しており、前記ステージのうちのあるステージの前記サブＡ／Ｄコンバータの出力値が切り替わる前後において、正極基準電圧又は負極基準電圧が接続される当該ステージの次ステージの単位コンデンサ群（Ｃ１’〜Ｃ８’）のうちのある単位コンデンサを、異なる単位コンデンサから選択することを特徴とする。
【００３６】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記各ステージからのＡ／Ｄ変換されたデジタル出力信号を入力するエンコーダ（Ｅ１）を備えていることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記単位コンデンサ群（Ｃ１’〜Ｃ８’）が、前記演算増幅器（Ｏ１）の反転入力端子（−）と接続され、前記単位コンデンサ群（Ｃ１’〜Ｃ８’）のうちの一部が、前記演算増幅器（Ｏ１）の出力端子と直接、もしくはスイッチを介して接続されていることを特徴とする。
【発明の効果】
【００３７】
本発明によれば、上述した特許文献１に記載の回路構成においても、キャパシタの容量値の相対誤差の影響を抑えたコンバータと、それを有するパイプライン型Ａ／Ｄコンバータを実現することができる。
【図面の簡単な説明】
【００３８】
【図１】Ｎステージから構成されるパイプライン型Ａ／Ｄコンバータを示す図である。
【図２】図１のパイプライン型Ａ／Ｄコンバータ内のあるＳＴＡＧＥの構成を示す図である。
【図３】サブＡ／Ｄコンバータの出力値と、ホールド期間時に、単位コンデンサに接続される接続先を示す図である。
【図４】従来のＮステージから構成されるパイプライン型Ａ／Ｄコンバータを示す図である。
【図５】図４のパイプライン型Ａ／Ｄコンバータ内のあるＳＴＡＧＥの構成図である。
【図６】Ａ／Ｄコンバータの２位相のクロックで動作するための波形図である。
【図７】サブＡ／Ｄコンバータの出力値と、ホールド期間時に単位コンデンサに接続される接続先を示した図である。
【図８】ＳＴＡＧＥの入出力特性を示す図である。
【図９】特許文献１に記載されたＮステージから構成されるパイプライン型Ａ／Ｄコンバータを示す図である。
【図１０】図９のパイプライン型Ａ／Ｄコンバータ内のあるＳＴＡＧＥの構成図である。
【図１１】サブＡ／Ｄコンバータの出力値と、ホールド期間時に、単位コンデンサに接続される接続先を示す図である。
【発明を実施するための形態】
【００３９】
以下、図面を参照して本発明の実施形態について説明する。  
図１は、Ｎステージから構成されるパイプライン型Ａ／Ｄコンバータを示す図である。図２は、図１のパイプライン型Ａ／Ｄコンバータ内のあるＳＴＡＧＥの構成を示す図である。図３は、サブＡ／Ｄコンバータの出力値と、ホールド期間時に、単位コンデンサに接続される接続先を示す図である。
【００４０】
本発明のパイプライン型Ａ／Ｄコンバータは、各ステージにスイッチトキャパシタ回路を備えた複数段のステージが縦列接続されてなるパイプライン型Ａ／ＤコンバータＡ１である。
また、本発明のパイプライン型Ａ／Ｄコンバータは、同一容量値の複数の単位コンデンサ群Ｃ１’〜Ｃ８’と、単位コンデンサ群Ｃ１’〜Ｃ８’の一端が入力端に接続された演算増幅器Ｏ１と、単位コンデンサ群Ｃ１’〜Ｃ８’の他端に接続する電圧を正極基準電圧又は負極基準電圧もしくはアナログコモン電圧のいずれかから選択する選択回路Ｓ１とを備えている。
【００４１】
また、各ステージは、サブＡ／Ｄコンバータを内蔵しており、あるステージのサブＡ／Ｄコンバータの出力値が切り替わる前後において、正極基準電圧又は負極基準電圧が接続される当該ステージの次ステージの単位コンデンサ群Ｃ１’〜Ｃ８’のうちのある単位コンデンサを、異なる単位コンデンサから選択する。
また、各ステージからのＡ／Ｄ変換されたデジタル出力信号を入力するエンコーダＥ１を備えている。また、単位コンデンサ群Ｃ１’〜Ｃ８’は、演算増幅器Ｏ１の反転入力端子（−）に接続され、単位コンデンサ群Ｃ１’〜Ｃ８’のうちＣ１’、Ｃ２’は、スイッチを介して演算増幅器Ｏ１の出力端子と接続されている。
【００４２】
以下に図１乃至図３を用いて、本発明を適用したパイプライン型Ａ／Ｄコンバータのスイッチトキャパシタ回路の動作について説明する。
図１において、パイプライン型Ａ／ＤコンバータＡ１は、いずれも２．５ビット型のサブＡ／Ｄコンバータを内蔵するＳＴＡＧＥ１〜ＳＴＡＧＥＮまでのＮ段のステージが縦列に接続され、各ステージからのＡ／Ｄ変換されたデジタル出力信号ＤＯ＿１〜ＤＯ＿Ｎは、エンコーダＥ１に入力され、エンコーダＥ１はそれらを演算した出力値ＡＤＯを出力する。各ステージの動作は、前段からのアナログ出力信号をサンプルするサンプル期間と、サンプルした信号を演算増幅器で増幅して次段に出力するホールド期間とから成り、隣り合うステージ間では、この期間は反転の位相関係にある。
【００４３】
図２において、容量値の等しい単位コンデンサＣ１’〜Ｃ８’と、スイッチｓｗ１ｓ〜ｓｗ８ｓ、ｓｗ１ｈ〜ｓｗ８ｈ、ｓｗ９と、演算増幅器Ｏ１と、２．５ビットのサブＡ／Ｄコンバータと、サブＡ／Ｄコンバータの出力ＤＯ＿ｉによって単位コンデンサへの接続を基準電圧＋２Ｖｒ、０（アナロググランド）、−２Ｖｒから選択する選択回路Ｓ１とを含んでいる。ここで、単位コンデンサＣ１’〜Ｃ８’は、上述した特許文献１の回路構成図である図１０の単位コンデンサの容量値と等しく、基準電圧２Ｖｒについても同じである。
【００４４】
続いて、ＳＴＡＧＥｉの動作について説明する。  
今、サブＡ／Ｄコンバータは、図６に示す２位相のクロックで動作しているとし、φ１がハイレベルの時に、ＳＴＡＧＥｉはサンプル期間で、φ２がハイレベルの時にホールド期間となるとする。φ１がハイレベルの時、ＳＴＡＧＥｉのスイッチｓｗ１ｓ〜ｓｗ８ｓ、ｓｗ９が短絡し、ｓｗ１ｈ〜ｓｗ８ｈが開放となり、前ステージＳＴＡＧＥｉ−１からの出力信号Ｖｏ＿ｉ−１を全ての単位コンデンサＣ１’〜Ｃ８’によってサンプルする。また、サブＡ／Ｄコンバータは、前ステージＳＴＡＧＥｉ−１からの出力信号Ｖｏ＿ｉ−１を０〜６の７値にＡ／Ｄ変換を行う。φ２がハイレベルとなると、スイッチｓｗ１ｓ〜ｓｗ８ｓ、ｓｗ９が開放となり、ｓｗ１ｈ〜ｓｗ８ｈが短絡となり、単位コンデンサＣ１’、Ｃ２’は演算増幅器Ｏ１の出力Ｖｏ＿ｉに接続され負帰還を形成し、単位コンデンサＣ３’〜Ｃ８’は、サブＡ／Ｄコンバータの出力値に応じて、基準電圧＋２Ｖｒ、０、−２Ｖｒのうちいずれかがそれぞれ選択され、接続される。
【００４５】
図３において、図２からも明らかなように、単位コンデンサＣ１’、Ｃ２’はサブＡ／Ｄコンバータの出力値に依らず、常に演算増幅器Ｏ１の出力Ｖｏ＿ｉに接続される。上述した特許文献１の接続先である図１１との違いは、サブＡ／Ｄコンバータの出力が１、５の時に、＋２Ｖｒが接続される単位コンデンサと、−２Ｖｒが接続される単位コンデンサを異なる単位コンデンサにした点である。
この時のＳＴＡＧＥｉの入出力特性は、従来技術の図４の構成や、特許文献１の図９の構成と同じく図８となる。
【００４６】
続いて、本発明を用いた構成における単位コンデンサの容量値の相対誤差が、線形性エラーに与える影響を、数式を用いて説明する。今、簡単のため、ＳＴＡＧＥ  ｉの単位コンデンサのみ相対誤差があり、演算増幅器や他のステージの単位コンデンサの容量値は理想であるとすると、ＳＴＡＧＥｉの単位コンデンサの相対誤差が、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの出力の切替わり前後に生じさせるエラー量は以下のように導出できる。
図１に示した本発明を用いた回路構成の場合、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの判定値の切替わり前後では、ＳＴＡＧＥｉ−１の出力はそれぞれ−０．５Ｖｒ、＋０．５Ｖｒとなる。これらがＳＴＡＧＥｉに入力された時のＳＴＡＧＥ  ｉの出力値Ｖｏ１、Ｖｏ２を式で表すと以下の通りとなる。
【００４７】
【数１１】
2014179895.tif 000013
【００４８】
【数１２】
2014179895.tif 000014
【００４９】
よって、ＳＴＡＧＥｉ−１のサブＡ／Ｄコンバータの判定値の切替わり前後において、ＳＴＡＧＥ  ｉの出力の差ΔＶｏは、以下の式で表される。
【００５０】
【数１３】
2014179895.tif 000015
【００５１】
理想であれば、ΔＶｏは０となるが、単位コンデンサに相対誤差があると０とはならず、これが線形エラーとなる。このエラーε＿ｔｏｔａｌ’’は、それぞれの単位コンデンサのエラーは無相関であることを利用して、それぞれの単位コンデンサにエラーε’’を仮定して出力差ΔＶｏに現れるエラー量を計算し、各エラーの２乗和の平方根を取ればよく、以下の式で表される。
【００５２】
【数１４】
2014179895.tif 000016
【００５３】
ただし、本発明を用いた構成の単位コンデンサの容量値は、従来技術である図４の単位コンデンサの容量値の半分である。一般に、エラーは容量値の平方根に反比例するため、本発明を用いた構成の単位コンデンサのエラーε’’と、従来技術である図４の単位コンデンサのエラーεとの関係は以下の式で表される。
【００５４】
【数１５】
2014179895.tif 000017
【００５５】
よって、本発明を用いた構成のエラーε＿ｔｏｔａｌ’’を、従来技術である図４の単位コンデンサのエラーεで表すと、以下のように表される。
【００５６】
【数１６】
2014179895.tif 000018
【００５７】
式４と式１６を比較すれば明らかなように、単位コンデンサの相対誤差による線形性エラーへの影響は、図４の従来技術によるものとまったく変わらない。であるにも関わらず、本発明の構成では、特許文献１と同様、ホールド期間時に常にアナロググランドに接続している単位コンデンサがあり、これらを利用してサブＡ／Ｄコンバータの出力値に応じて基準電圧０、±２Ｖｒを接続するようにすれば、より広い変換ビット数を得ることが可能であり、基準電圧が２倍に広がっているため、基準電圧を電源やグランドと共通にすることが可能となる。
このように、本発明によれば、パイプライン型Ａ／ＤコンバータＡ１を構成するスイッチトキャパシタ回路の単位コンデンサの容量値が相対誤差をもつことにより生ずる線形エラーを抑えるようにしたパイプライン型Ａ／Ｄコンバータを実現することができる。
【符号の説明】
【００５８】
Ａ１  パイプライン型Ａ／Ｄコンバータ
Ｅ１，Ｅ１１，Ｅ２１  エンコーダ
Ｏ１  演算増幅器
Ｓ１  選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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