(57)【要約】【課題】小さな容量値の容量で、駆動信号および出力ノードからのバイアス電圧へのノイズの影響が低減される出力回路の実現。【解決手段】出力ノードNoutと、VDDとNout間に直列に接続されたPTr1,PTr2と、GNDとNout間に直列に接続されたNTr1,NTr2と、を有し、PTr2,NTr2のゲートにはVDD/2に近似した電圧が印加され、PTr1のゲートにはVDD/2〜VDDの信号が、NTr1のゲートにはVDD/2〜GNDの信号が供給され、PTr2およびNTr2のゲートとPTr1のゲート間に接続された第１容量結合部と、PTr2およびNTr2のゲートとNTr1のゲート間に接続された第２容量結合部と、を有し、第１容量結合部は容量C4を、第２容量結合部は容量C5を有する出力回路。【選択図】図３
2014209715.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と出力ノード間に直列に接続され、前記高電位側電源の側に接続される第１ＰＭＯＳトランジスタと前記出力ノード側に接続される第２ＰＭＯＳトランジスタと、
低電位側電源と前記出力ノードとの間に直列に接続され、前記低電位側電源の側に接続される第１ＮＭＯＳトランジスタと前記出力ノード側に接続される第２ＮＭＯＳトランジスタと、
第１端子と第２端子とを含み、前記第１ＰＭＯＳトランジスタのゲート端子に前記第１端子が接続され、前記第２ＰＭＯＳトランジスタのゲート端子または前記第２ＮＭＯＳトランジスタのゲート端子に前記第２端子が接続されて、前記第１ＰＭＯＳトランジスタのゲート端子の電位に基づいて前記第１、第２端子間の容量結合を制御する第１容量結合部と、
第３端子と第４端子とを含み、前記第１ＮＭＯＳトランジスタのゲート端子に前記第３端子が接続され、前記第２ＮＭＯＳトランジスタのゲート端子または前記第２ＰＭＯＳトランジスタのゲート端子に前記第４端子が接続されて、前記第１ＮＭＯＳトランジスタのゲート端子の電位に基づいて前記第３、第４端子間の容量結合を制御する第２容量結合部と、を備え、
前記第２ＰＭＯＳトランジスタのゲート端子には第１バイアス電圧が印加され、
前記第２ＮＭＯＳトランジスタのゲート端子には第２バイアス電圧が印加され、
前記第１ＰＭＯＳトランジスタのゲート端子には、第１駆動信号が供給され、
前記第１ＮＭＯＳトランジスタのゲート端子には、第２駆動信号が供給されることを特徴とする出力回路。
【請求項２】
前記第２ＰＭＯＳトランジスタのゲート端子および前記第２ＮＭＯＳトランジスタのゲート端子は接続されており、
前記第１バイアス電圧と第２バイアス電圧は共通であることを特徴とする請求項１記載の出力回路。
【請求項３】
前記第１容量結合部は、前記第１ＰＭＯＳトランジスタのゲート端子と前記第２ＰＭＯＳトランジスタのゲート端子間に接続され、
前記第２容量結合部は、前記第１ＮＭＯＳトランジスタのゲート端子と前記第２ＮＭＯＳトランジスタのゲート端子間に接続されていることを特徴とする請求項１記載の出力回路。
【請求項４】
前記第１容量結合部は、一端が前記第１端子に接続される第１抵抗と、ソース端子が前記第１端子に接続されゲート端子が前記第１ＰＭＯＳトランジスタのドレイン端子と接続される第３ＰＭＯＳトランジスタと、一端が前記第１抵抗の他端および前記第３ＰＭＯＳトランジスタのドレイン端子に接続され他端が前記第２端子に接続される第１容量と、を備え、
前記第２容量結合部は、一端が前記第３端子に接続される第２抵抗と、ソース端子が前記第３端子に接続されゲート端子が前記第１ＮＭＯＳトランジスタのドレイン端子と接続される第３ＮＭＯＳトランジスタと、一端が前記第２抵抗の他端および前記第３ＮＭＯＳトランジスタのドレイン端子に接続され他端が前記第４端子に接続される第２容量と、を備える、ことを特徴とする請求項１ないし３のうちの何れか一項に記載の出力回路。
【請求項５】
高電位側電源と出力ノードとの間に直列に接続され、前記高電位側電源の側に接続される第１ＰＭＯＳトランジスタと前記出力ノード側に接続される第２ＰＭＯＳトランジスタと、
低電位側電源と前記出力ノードとの間に直列に接続され、前記低電位側電源の側に接続される第１ＮＭＯＳトランジスタと前記出力ノード側に接続される第２ＮＭＯＳトランジスタと、
前記出力ノードの電圧信号が入力され、前記電圧信号の振幅の最大値を、前記低電位電源の電圧よりも大きく前記高電位側電源よりも小さい第１バイアス電圧に制限する降圧部と、
前記降圧部の出力を反転する反転部と、
前記第２ＰＭＯＳトランジスタのゲート端子と、前記反転部の出力端子との間に接続される容量と、を備え、
前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートには、前記第１バイアス電圧が印加され、
前記第１ＰＭＯＳトランジスタのゲートには、第１駆動信号が供給され、
前記第１ＮＭＯＳトランジスタのゲートには、第２駆動信号が供給されることを特徴とする出力回路。
【請求項６】
高電位側電源と出力ノードとの間に直列に接続され、前記高電位側電源の側に接続される第１ＰＭＯＳトランジスタと前記出力ノード側に接続される第２ＰＭＯＳトランジスタと、
低電位側電源と前記出力ノードとの間に直列に接続され、前記低電位側電源の側に接続される第１ＮＭＯＳトランジスタと前記出力ノード側に接続される第２ＮＭＯＳトランジスタと、
前記出力ノードの電圧信号が入力され、前記電圧信号の振幅の最大値を、前記低電位電源の電圧よりも大きく前記高電位側電源よりも小さい第１バイアス電圧に制限する第１降圧部と、
前記出力ノードの電圧信号が入力され、前記電圧信号の振幅の最大値を、前記第１バイアス電圧よりも大きく前記高電位側電源よりも小さい第２バイアス電圧に制限する第２降圧部と、
前記第１降圧部の信号を反転する第１反転部と、
前記第２降圧部の信号を反転する第２反転部と、
前記第２ＰＭＯＳトランジスタのゲート端子と、前記第２反転部の出力端子との間に接続される第１容量と、
前記第２ＮＭＯＳトランジスタのゲート端子と、前記第１反転部の出力端子との間に接続される第２容量と、
を備え、
前記第２ＰＭＯＳトランジスタのゲート端子には、前記第１バイアス電圧が印加され、
前記第２ＮＭＯＳトランジスタのゲート端子には、前記第２バイアス電圧が印加され、
前記第１ＰＭＯＳトランジスタのゲート端子には、第１駆動信号が供給され、
前記第１ＮＭＯＳトランジスタのゲート端子には、第２駆動信号が供給されることを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、低耐圧トランジスタにより形成した高電圧の出力回路に関する。
【背景技術】
【０００２】
近年、半導体装置においては、インターフェース（Ｉ／Ｆ）部の高速化・低電圧化が進み、それに伴い、先端に属するプロセスほどトランジスタは、対応可能な電圧が低下する傾向にある。しかし、先端に属さないＩ／Ｆの規格には、高電圧を要するものが大多数を占める。そのため、先端プロセスで製造した低耐圧トランジスタで形成した出力回路で、高電圧の出力を行うが、耐圧が不足するという状況が生じる。
【０００３】
そこで、低耐圧のトランジスタをカスコード接続して、トランジスタに印加される電圧を分散することにより、低耐圧のトランジスタを使用して高電圧の出力回路を形成することが行われる。このような出力回路では、レベルシフトした駆動信号を一部のトランジスタのゲートに印加すると共に、他のトランジスタのゲートにはバイアス電圧を印加する。
【０００４】
出力回路では、駆動信号および出力ノードからのノイズがバイアス電圧に影響し、バイアス電圧を変動させる。バイアス電圧が変動すると、トランジスタに印加される電圧が耐圧を超えて、トランジスタが破壊される場合がある。
【０００５】
このような出力回路で、高周波動作を行う場合、出力端子から見えるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの素子サイズを大きくする。そのため、トランジスタのゲート−ドレイン間容量も連動して大きくなり、その容量を介して出力端子のＡＣ変動分が、バイアス電圧のノードへ大きく影響する。そのため、バイアス電圧が変動し、この変動が大きいと、耐圧保障ができなくなる。
【０００６】
そこで、バイアス電圧の信号線と基準電圧源（ＧＮＤ）の間にバイパス容量を接続して、雑音によるバイアス電圧の変動を抑制することが行われる。しかし、一般的にＬＳＩ内で使用する容量は、ＬＳＩのサイズを大きくするため、大きな容量を設けるとサイズが大きくなり、サイズを小さくすると、容量が小さくなり、ノイズを十分に低減できない。
【０００７】
また、バイアス電圧の信号線と駆動信号の信号線間に容量を接続し、バイアス電圧の変動を抑制することが提案されている。しかし、バイアス電圧を抑制するには、容量値等を適切に設定する必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−００９６０８号公報
【特許文献２】特開２００５−０３９５６０号公報
【特許文献３】特開２０１２−１００１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、バイアス電圧の信号線と基準電圧源（ＧＮＤ）の間にバイパス容量を接続するだけでは、バイアス電圧の変動を十分に抑制するのが難しいという問題があった。
また、バイアス電圧の信号線と駆動信号の信号性間に容量を接続する場合、バイアス電圧を抑制するには条件を適切に設定する必要があるが、その条件の詳細が不明であった。
実施形態によれば、バイアス電圧の変動を適切に抑制した、低耐圧のトランジスタをカスコード接続した高電圧の出力回路が開示される。
【課題を解決するための手段】
【００１０】
第１の態様の出力回路は、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、第１容量結合部と、第２容量結合部と、を有する。第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタは、高電位側電源と出力ノード間に直列に接続され、高電位側電源の側に接続されるのが第１ＰＭＯＳトランジスタ、出力ノード側に接続されるが第２ＰＭＯＳトランジスタである。第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタは、低電位側電源と出力ノードとの間に直列に接続され、低電位側電源の側に接続されるが第１ＮＭＯＳトランジスタ。出力ノード側に接続されるが第２ＮＭＯＳトランジスタである。第１容量結合部は、第１端子と第２端子とを含み、第１ＰＭＯＳトランジスタのゲート端子に第１端子が接続され、第２ＰＭＯＳトランジスタのゲート端子または第２ＮＭＯＳトランジスタのゲート端子に第２端子が接続されて、第１ＰＭＯＳトランジスタのゲート端子の電位に基づいて第１、第２端子間の容量結合を制御する。第２容量結合部は、第３端子と第４端子とを含み、第１ＮＭＯＳトランジスタのゲート端子に第３端子が接続され、第２ＮＭＯＳトランジスタのゲート端子または第２ＰＭＯＳトランジスタのゲート端子に第４端子が接続されて、第１ＮＭＯＳトランジスタのゲート端子の電位に基づいて第３、第４端子間の容量結合を制御する。第２ＰＭＯＳトランジスタのゲート端子には第１バイアス電圧が印加され、第２ＮＭＯＳトランジスタのゲート端子には第２バイアス電圧が印加される。第１ＰＭＯＳトランジスタのゲート端子には、第１駆動信号が供給され、第１ＮＭＯＳトランジスタのゲート端子には、第２駆動信号が供給される。
【発明の効果】
【００１１】
第１の態様の出力回路によれば、小さな容量値の容量で、駆動信号および出力ノードからのバイアス電圧へのノイズの影響が、低減される。
【図面の簡単な説明】
【００１２】
【図１】図１は、一般的な出力回路の構成を示す図である。
【図２】図２は、バイアス電圧生成回路が出力するバイアス電圧を１種類とし、ＰＴｒ２およびＮＴｒ２のゲートに印加するバイアス電圧を、ＶＤＤ／２とした例である。
【図３】図３は、第１実施形態の出力回路の構成と等価回路を示す図であり、（Ａ）は出力回路の構成例を、（Ｂ）は等価回路を示す。
【図４】図４は、図２の出力回路で各ノードの電圧変動をシミュレーションした結果を示す図である。
【図５】図５は、スパイク抑制効果を明確に示すために、図２の回路形態と第１実施形態について、同じ大きさの容量をバイアス電圧出力ノードの変動抑制用に配置したそれぞれの場合の電圧変動のシミュレーション結果を合わせて示す図である。
【図６】図６は、第２実施形態の出力回路の構成を示す図である。
【図７】図７は、第２実施形態の出力回路で各ノードの電圧変動をシミュレーションした結果を示す図である。
【図８】図８は、スパイク抑制効果をより明確に示すために、第１実施形態と第２実施形態の両方におけるバイアス電圧出力ノードの電圧変動のシミュレーション結果を合わせて示す図である。
【図９】図９は、第３実施形態の出力回路の構成を示す図である。
【図１０】図１０は、第４実施形態の出力回路の構成を示す図である。
【図１１】図１１は、第５実施形態の出力回路の構成を示す図であり、（Ａ）は出力回路の構成を、（Ｂ）は等価回路を示す。
【図１２】図１２は、第６実施形態の出力回路の構成を示す図である。
【発明を実施するための形態】
【００１３】
実施形態の出力回路を説明する前に、低耐圧のトランジスタで形成され、高電圧の信号を出力する一般的な出力回路について説明する。
図１は、一般的な出力回路の構成を示す図である。
【００１４】
図１の回路は、各トランジスタの耐圧は、電源電圧ＶＤＤ（例えば、１０Ｖ）の半分＝ＶＤＤ／２＋α（例えば５．５Ｖ）が限界で、ドレイン−ソース間にＶＤＤ相当の電圧が印加されると破壊されるという前提とする。ここで、出力回路を、ＶＤＤとＧＮＤ（０Ｖ）の間にＰＭＯＳトランジスタ（以下、ＰＴｒ）およびＮＭＯＳトランジスタ（以下、ＮＴｒ）を直列に接続した一般的なインバータで構成する場合を考える。この場合、低（Ｌ）レベル（ＧＮＤ）出力時にはＰＴｒに、高（Ｈ）（ＶＤＤ）出力時はＮＴｒに、ＶＤＤ相当の電圧が掛かり、各素子が破壊されることになる。
【００１５】
そこで、出力回路を、図１に示すように形成する。出力回路は、出力部１を有する。出力部１は、高電位側電源端子２と低電位側電源端子３の間に直列に接続された２個のＰＴｒ１およびＰＴｒ２と、２個のＮＴｒ１およびＮＴｒ２と、を有する。ここでは、高電位側電源端子２の電圧をＶＤＤとし、低電位側電源端子３の電圧を０Ｖ（ＧＮＤ）とする。各トランジスタのチャネルの基板はソースに接続されている。ＰＴｒ２とＮＴｒ２の接続ノードＮｏｕｔが出力端子ｏｕｔに接続される。
【００１６】
ＰＴｒ１のゲートは、バッファ（インバータ）４の出力ノードＮ３に接続され、ＮＴｒ１のゲートは、バッファ５の出力ノードＮ４に接続される。バッファ４は、出力ノードＮ３に出力する信号の電圧が、ＶＤＤ／２〜ＶＤＤ間で変化するように制御し、バッファ５は、出力ノードＮ４に出力する信号の電圧が、ＧＮＤ〜ＶＤＤ／２間で変化するように制御する。言い換えれば、Ｎ３およびＮ４の信号は、ＶＤＤ／２およびＧＮＤを電源電圧とする回路で生成された出力信号を、ＧＮＤとＶＤＤ間の信号にレベル変換した信号である。
【００１７】
ＰＴｒ２のゲートおよびＮＴｒ２のゲートは、バイアス電圧生成回路６の出力ノードＮ５およびＮ６に接続される。Ｎ５の電圧はＶｂｉａｓｐ＝ＶＤＤ／２−Ｖｔｈ、Ｎ６の電圧はＶｂｉａｓｎ＝ＶＤＤ／２＋Ｖｔｈである。例えば、Ｖｔｈ＝０．３Ｖであり、ＶＤＤ／２＝５．０Ｖとすると、Ｖｂｉａｓｐ＝４．７Ｖ、Ｖｂｉａｓｎ＝５．３Ｖであり、ＰＴｒ２およびＮＴｒ２は、常時オンとなる。これにより、ＰＴｒ２は、ノードＮ１の電位を、ＶｂｉａｓｐからＶｔｈ分だけ高くしたＶＤＤ／２に固定する。また、ＮＴｒ２は、ノードＮ２の電位を、ＶｂｉａｓｎからＶｔｈ分だけ低くしたＶＤＤ／２に固定する。
【００１８】
Ｎｏｕｔ＝０Ｖ出力時には、ＰＴｒ１のソース−ドレイン間には、ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２の電圧が、ＰＴｒ２のソース−ドレイン間には、ＶＤＤ／２−０Ｖ＝ＶＤＤ／２の電圧が印加され、どちらも耐圧以下である。また、ＮＴｒ１およびＮｔｒ２のソース−ドレイン間は、０Ｖである。Ｎｏｕｔ＝ＶＤＤ出力時には、ＮＴｒ１のソース−ドレイン間には、ＶＤＤ／２−０Ｖ＝ＶＤＤ／２の電圧が、ＮＴｒ２のソース−ドレイン間には、ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２の電圧が印加され、どちらも耐圧以下である。また、ＰＴｒ１およびＰＴｒ２のソース−ドレイン間は、０Ｖである。
【００１９】
以上の通り、Ｎｏｕｔに０〜ＶＤＤで変化する信号を出力しても、出力部１のＰＴｒ１およびＰＴｒ２と、ＮＴｒ１およびＮＴｒ２が、耐圧不足となることを防止できる。
【００２０】
なお、バイアス電圧生成回路６の出力するバイアス電圧の設定については、トランジスタの耐圧に応じて適宜設定すればよく、バイアスノードを１ラインにまとめて、サイズを小さくしてもよい。
【００２１】
図２は、バイアス電圧生成回路６がノードＮ７に出力するバイアス電圧を１種類とし、ＰＴｒ２およびＮＴｒ２のゲートに印加するバイアス電圧を、ＶＤＤ／２とした例である。図２の回路では、例えば、ｏｕｔ＝０Ｖ出力時のノードＮ１の電位はバイアス電圧＋Ｖｔｈ＝ＶＤＤ／２＋Ｖｔｈ（例５．３Ｖ）となるため、トランジスタの耐圧がこの電位差以上、例えば５．５Ｖであれば問題ない。ＮＴｒ１およびＮＴｒ２についても同様である。
【００２２】
図１および図２の例では、２個のＰＴｒおよび２個のＮＴｒを直列に接続した例を示したが、出力電圧とトランジスタの耐圧に応じて、３個以上のＰＴｒおよび３個以上のＮＴｒを接続するようにしてもよい。
まず、図２の回路を例として説明を続ける。
【００２３】
図２の出力回路は、高周波動作を行う場合、出力端子ｏｕｔから見えるＰＴｒ２およびＮＴｒ２の素子サイズを大きくとることが望ましい。そのため、このトランジスタのゲート−ドレイン間容量も連動して大きくなり、その容量を介してノードＮｏｕｔのＡＣ変動分がバイアス電圧のノードＮ７へ無視できない大きさで伝わる。これによりＮ７の電圧が変動し、この変動が大きいと、ノードＮ１およびＮ２の電位も変動し、トランジスタに印加される電圧が耐圧以下であることを保障できなくなる。
【００２４】
そこで、図１の回路では、バイアス電圧生成回路６のバイアス電圧出力ノードＮ５およびＮ６とＧＮＤの間にバイパス容量Ｃ１およびＣ２を接続した。また、図２の回路では、バイアス電圧生成回路６のバイアス電圧出力ノードＮ７とＧＮＤの間にバイパス容量Ｃ３を接続した。バイパス容量Ｃ３を設けることにより、ノードＮ７に生じる雑音の振幅を低減する。
【００２５】
バイパス容量Ｃ３は、容量値が大きいほど雑音の振幅を低減するが、一般的にＬＳＩ内に設ける容量の容量値を大きくするとそのサイズも大きくなるため、サイズインパクトが課題となる。
出力ノードＮｏｕｔのＡＣ変動は、ノードＮ３およびＮ４の駆動信号に連動しており、バイアス電圧出力ノードＮ７とノードＮ３およびＮ４間にそれぞれ、容量を設けて、Ｎ７に発生する雑音を低減することが考えられる。
【００２６】
図３は、第１実施形態の出力回路の構成と等価回路を示す図であり、（Ａ）は出力回路の構成例を、（Ｂ）は等価回路を示す。
図３の（Ａ）に示すように、第１実施形態の出力回路は、図２の出力回路で、ノードＮ３およびＮ４とバイアス電圧出力ノードＮ７間を、それぞれ容量Ｃ４およびＣ５で容量結合（デカップリング）した構成を有する。
【００２７】
出力ノードＮｏｕｔから出力される出力信号は、ノードＮ３およびＮ４の駆動信号の逆相の信号である。そのため、容量Ｃ４およびＣ５により、ノードＮ３およびＮ４の駆動信号の変化に応じてノードＮ７に生じる電圧変化は、ＮｏｕｔからＰＴｒ２およびＮＴｒ２のゲート−ドレイン間容量を介してＮ７に生じる電圧変化と逆相であり、互いにキャンセルし合う。従って、容量Ｃ４は第１逆相結合キャンセル部として、容量Ｃ５は第２逆相結合キャンセル部として機能する。
【００２８】
図３の（Ａ）の出力回路は、出力ノードＮｏｕｔの電圧変動によりノードＮ７に生じる電圧変動（雑音）をキャンセルするものであり、図１および図２に示したバイパス容量Ｃ１〜Ｃ３に比べて容量値が小さくてよい。ただし、電圧変動をキャンセルするものであり、キャンセルの条件を十分に満たさないと、ノードＮ７に生じる電圧変動を十分に抑制できず、電圧変動が逆に大きくなる場合も起こり得る。
【００２９】
出力ノードＮｏｕｔからの雑音をキャンセルするため、容量結合する信号は、出力ノードＮｏｕｔの信号を正相信号とすると、その逆相、すなわち位相１８０度ずれた信号から、あまり位相がずれていない信号が望ましい。そのため、図３の回路では、ノードＮ７を、駆動信号が出力されるノードＮ３およびＮ４と、容量Ｃ４およびＣ５で容量結合する。このように、図３の回路では、既存回路間を容量結合するだけであり、逆相信号を用意するために新規に回路追加をする必要がない。
【００３０】
次に、図３の出力回路の動作を説明する。
図３の回路では、出力動作時、出力端子ｏｕｔに接続される出力ノードＮｏｕｔの電位が０Ｖ〜ＶＤＤ間で変化する。このＡＣ変動成分は、出力端子から見えるＰＴｒ２およびＮＴｒ２のゲート−ドレイン間容量を介して、バイアス電圧出力ノードＮ７へ伝わる。これとほぼ同じ瞬間、バッファ４およびバッファ５が出力ノードＮ３およびＮ４に出力する駆動信号は、「逆相の信号」である。Ｎ３およびＮ４は、ノードＮ７に対して容量Ｃ４およびＣ５を介した容量結合されているため、出力ノードＮｏｕｔのＡＣ変動と「逆相の信号」間でキャンセル動作が生じ、Ｎ７の電圧変動を抑制する。容量Ｃ４およびＣ５は、ＰＴｒ２およびＮＴｒ２のゲート−ドレイン間容量と同程度の容量値であればよく、バイパスコンデンサを用いる場合よりも少ない容量値でもバイアス電圧出力ノードＮ７の電圧変動を効果的に抑制する。
【００３１】
ここで重要なのは、出力前段Bufferを利用することによって、元の正相信号と「逆相の信号」間の位相ズレをほぼ１８０度にしていることである。図３でのＮ７の電圧変動の抑制は、あくまで「キャンセル」であり、結合する信号の位相ズレが大きい場合、出力端子変動による電圧変動が現れる前後に、逆相信号によるキャンセル効果が現れる可能性がある。そのような場合、Ｎ７の電圧変動を抑制できず、トランジスタの耐圧保障ができなくなる恐れがある。
【００３２】
ここで、逆相信号により生じるバイアス電圧出力ノードの電圧変動をキャンセルするための条件の算出方法について説明する。
図３の（Ｂ）は、図３の（Ａ）の出力回路におけるノードＮ７の電圧変動に関係する小信号等価回路を示す。
【００３３】
図３の（Ｂ）において、Ｖｉは、出力ノードＮｏｕｔよりＮ７へ伝わるＡＣ変動を示す。Ｖ０は、Ｎ７におけるＡＣ変動を示す。ａは、Ｎ１およびＮ２からＮ７へ伝わるＡＣ変動の振幅をＶｉとの比率で示す。ｂは、Ｎ３およびＮ４からＮ７へ伝わるＡＣ変動の振幅をＶｉとの比率で示す。ＣGDは、ＮｏｕｔとＮ７間の寄生容量を示す。ＣGSは、Ｎ１とＮ７間およびＮ２とＮ７間の寄生容量を示す。
【００３４】
図３の（Ｂ）の等価回路から、出力ノードＮｏｕｔからバイアス電圧ノードＮ７へ伝達する電圧変動（ＡＣ変動）を示す伝達関数として、以下の式が求められる。ＣGDとＣGSが等しく、Ｃ４とＣ５が等しいとすると、式の右側のように近似される。
【００３５】
【数１】
2014209715.tif 000003
【００３６】
例えば、Ｎ７の電圧変動をキャンセルしたい場合、上記の式の分子＝０とすればよいので、Ｃ４およびＣ５の容量値はＣGDの（ａ＋１）／（２ｂ）倍の値ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣGDの（ａ＋１）／（２ｂ）倍以下の値に適宜設定する。
【００３７】
ここで、図２の出力回路との比較のために、図２のバイパスコンデンサＣ３として、図３の出力回路と同程度の容量値の容量を接続した場合に、どの程度電圧変動を抑制するかを検討する。
【００３８】
前提として、図３の（Ｂ）で、ａ≒ｂ≒０．５であると仮定し、図３の出力回路で電圧変動を完全にキャンセルするための設定、すなわちＣ４およびＣ５をＣGDの（ａ＋１）／（２ｂ）＝１．５倍に設定したとする。また、図２の回路と図３の回路の容量値の比較のため、図３のＣ４とＣ５を合わせた容量値と、図２のＣ３の容量値を同値とする。
この場合、図２の出力回路のノードＮ７の電圧変動は、次の式で表すことができる。
【００３９】
【数２】
2014209715.tif 000004
【００４０】
前述の前提より、Ｃ３＝Ｃ４＋Ｃ５＝２×Ｃ４、ａ＝０．５としているので、以下の式が導き出され、
【００４１】
【数３】
2014209715.tif 000005
【００４２】
これから、出力ノードＮｏｕｔのＡＣ変動の約０．３倍の変動がバイアス出力ノードＮ７に伝わることになる。
このように、同じ容量値の容量を用いた場合でも、図２の出力回路ではＮ７の電圧変動を約０．３倍に抑制できるだけである。これに対して、図３の出力回路では、Ｎ７の電圧変動をキャンセルしてほぼゼロに抑制する。
【００４３】
図４は、図２の出力回路で各ノードの電圧変動をシミュレーションした結果を示す。
シミュレーションを行った回路定数は以下の通りである。
【００４４】
ＶＤＤ＝１０Ｖ、温度＝２５°Ｃ、トランジスタ耐圧＝５．５Ｖである。出力部１のＰＴｒ１およびＰＴｒ２はＷ／Ｌ＝２００μｍ／０．７μｍ、ＮＴｒ１およびＮＴｒ２はＷ／Ｌ＝１００μｍ／０．７μｍである。ＣGDとＣGS＝約０．１５７ｐＦである。Ｃ３＝０．５ｐＦである。図３の回路ではＣ４＝Ｃ５＝０．２５ｐＦである。
【００４５】
図４の（Ａ）では、実線が出力ノードＮｏｕｔの電圧変動を、破線がノードＮ７の電圧変動を示す。図４の（Ｂ）では、実線がノードＮ１の電圧変動を、破線がノードＮ２の電圧変動を示す。図４の（Ｃ）では、実線がノードＮ３の電圧変動を、破線がノードＮ４の電圧変動を示す。
【００４６】
前述のように、出力ノードＮｏｕｔの電圧変動の約０．３倍である３Ｖが、Ｎ７に伝達されるが、図４の（Ａ）でもそのようになっており、シミュレーションの結果と一致する。
このため、ＰＴｒ２およびＮＴｒ２のドレイン−ソース間電圧は最大６．５Ｖ程度となり、これはトランジスタの耐圧以上の電位差が印加されることを意味するため、このままでは耐圧保障をすることができない。したがって、バイパス容量Ｃ３の容量をさらに増加させることになる。
【００４７】
図５は、図２の出力回路でバイアス電圧出力ノードの電圧変動をシミュレーションした結果と、図３の出力回路でバイアス電圧出力ノードの電圧変動をシミュレーションした結果の比較を示す。
【００４８】
シミュレーションの条件は、Ｃ４＝Ｃ５＝０．２５ｐＦとした以外は、図４のシミュレーションの条件と同じである。図５では、実線が図３のノードＮ７の電圧変動を、破線が図２のノードＮ７の電圧変動を示す。
【００４９】
前述のように、Ｃ４＝Ｃ５＝０．２５ｐＦとした容量結合により、Ｎｏｕｔからの電圧変動の影響はキャンセルされ、ノードＮ７の電位は、ほぼ本来のバイアス電圧の目標値＝ＶＤＤ／２（５Ｖ）付近を維持される。
【００５０】
以上の通り、第１実施形態の出力回路は、直流特性としては耐圧を満たすことができるが、スイッチングの瞬間に注目してバイアス電圧出力ノードＮ７の波形では、スパイクにより一瞬だけトランジスタの耐圧を越える電位差に達していることが分かる。スパイクは、主に出力部の前段のバッファの出力波形が急峻であることに起因しており、耐圧の観点からはこのスパイクによる電圧変動も抑制することが望ましい。
【００５１】
図６は、第２実施形態の出力回路の構成を示す図である。
第２実施形態の出力回路は、容量Ｃ４とノードＮ３の間に、抵抗Ｒ１とＰＭＯＳトランジスタＰＴｒ３を並列に接続し、容量Ｃ５とノードＮ４の間に、抵抗Ｒ２とＮＭＯＳトランジスタＮＴｒ３を並列に接続したことが、図３の第１実施形態の出力回路と異なる。言い換えれば、第２実施形態では、第１逆相結合キャンセル部は、並列に接続した抵抗Ｒ１およびＰＭＯＳトランジスタＰＴｒ３と、それらに直列に接続した容量Ｃ４と、を有する。また、第２逆相結合キャンセル部は、並列に接続した抵抗Ｒ２およびＮＭＯＳトランジスタＮＴｒ３と、それらに直列に接続した容量Ｃ５と、を有する。
【００５２】
以下、第２実施形態の出力回路の動作を説明する。
一般的に、出力部の前段のバッファ４および５の出力信号は、出力部における貫通電流抑制のために、ＰＴｒ１およびＮＴｒ１が同時にオンしないように、駆動信号によるゲート制御タイミングを意図的にずらしている。出力ノードＮｏｕｔの電位が高（Ｈ）に立ち上がる信号の場合、Ｎ４の電位を低（Ｌ）としてＮＴｒ１をオフ（遮断）した後、Ｎ５をＬとしてＰＴｒ１をオン（導通）させる。そのため、波形の時系列としては、Ｎ４の電位の急峻な立ち下り、Ｎ３の電位の緩やかな立ち下り、出力ノードＮｏｕｔの緩やかな立ち上がり、という順序となる。これにより、各ノードの電圧信号間には僅かながら位相のズレ、すなわち、Ｎ４とＮｏｕｔ間の位相ズレは１８０度＋α、Ｎ３とＮｏｕｔ間の位相ズレはほぼ１８０度となる。
【００５３】
前述のように、逆相信号によるバイアスノード揺れのキャンセルを考える場合、使用する「逆相の信号」は元の正相信号に対し、位相１８０度からあまり位相がずれていない信号が望ましい。そのため、後者のＮ３とＮｏｕｔ間の位相ズレならば、Ｎ３の信号をそのまま容量結合しても問題はないが、前者のＮ４とＮｏｕｔ間は理想的な状態ではない。すなわち、Ｎ４とＮｏｕｔ間は、Ｎ４が一瞬早く変動してしまう。そのため、そのまま「逆相の信号」として利用すると、図５に示した通り、スイッチングの瞬間に一瞬早くキャンセル動作をしてしまい、バイアス電圧出力ノードＮ７にスパイクを発生させる要因となる。
【００５４】
そこで、第２実施形態の出力回路では、ノードＮ３とバイアス電圧出力ノードＮ７の間に接続する第１逆相結合キャンセル部を、並列に接続した抵抗Ｒ１およびＰＭＯＳトランジスタＰＴｒ３と、それらに直列に接続した容量Ｃ４と、で形成する。ＰＴｒ３のゲートは、ノードＮ１に接続される。また、ノードＮ４とバイアス電圧出力ノードＮ７の間に接続する第２逆相結合キャンセル部を、並列に接続した抵抗Ｒ２およびＮＭＯＳトランジスタＮＴｒ３と、それらに直列に接続した容量Ｃ５と、で形成する。ＮＴｒ３のゲートは、ノードＮ２に接続される。
【００５５】
第２実施形態では、ＰＴｒ３およびＮＴｒ３のゲートの制御信号として、出力回路自身の信号をフィードバックする形で利用することで、第１および第２逆相結合キャンセル部のインピーダンスを調整する。これにより、ノードＮ３およびＮ４の駆動信号が、ノードＮ７へ伝達されるタイミングを適宜調整する制御を行う。
【００５６】
出力ノードＮｏｕｔがＬからＨに立ち上がる場合を説明する。
まず、Ｎ３からＮ７へのＡＣ変動伝達に着目した場合、先述の通りＮ３とＮｏｕｔ間の位相ズレはほぼ１８０度であるため、Ｃ４による容量結合におけるタイミング調整は不要であり、Ｎ３とＣ４間の抵抗成分はほぼ無い状態とすることが望ましい。第２実施形態では、この状態を、ＰＴｒ３をオンすることにより実現する。すなわち、出力の瞬間におけるＮ１の電位の遷移はＶＤＤ／２＋ＶｔｈからＶＤＤへと変化し、連動してＰＴｒ３は、オンからオフへと遷移するため、出力の瞬間に於いてはＮ３とＣ４間の抵抗成分はほぼなくなる。
【００５７】
同様に、Ｎ４からＮ７へのＡＣ変動伝達については、Ｃ５による容量結合におけるタイミング調整が必要であり、Ｎ４とＣ５間の抵抗成分にて調整する。この調整は、第２抵抗Ｒ２とＮＴｒ３により実現される。すなわち、出力の瞬間におけるＮ２の電位の遷移は０ＶからＶＤＤ／２−Ｖｔｈであり、連動してＮＴｒ３は、オフからオンへと遷移するため、出力の瞬間においては、Ｎ４とＣ５間の抵抗成分はほぼＲ２となり、これによりタイミング調整が行われる。
【００５８】
出力ノードＮｏｕｔがＨからＬに立ち下がる場合は、逆の動作を行うので説明は省略する。
以上の一連の動作により、バイアス電圧出力ノードＮ７への容量結合タイミングを調整して、位相のずれた前段のバッファ４および５の出力を逆相信号として利用しても、電圧変動のキャンセル時に発生するスパイクを抑制する。
【００５９】
図７は、第２実施形態の出力回路で各ノードの電圧変動をシミュレーションした結果を示す。
シミュレーションを行った回路定数は以下の通りである。
【００６０】
ＶＤＤ＝１０Ｖ、温度＝２５°Ｃ、トランジスタ耐圧＝５．５Ｖである。出力部１のＰＴｒ１およびＰＴｒ２はＷ／Ｌ＝２００μｍ／０．７μｍ、ＮＴｒ１およびＮＴｒ２はＷ／Ｌ＝１００μｍ／０．７μｍである。ＣGDとＣGS＝約０．１６ｐＦである。Ｃ４＝Ｃ５＝０．２５ｐＦであり、合わせた容量値はＣGSの約１．５倍である。
【００６１】
図７の（Ａ）では、実線が出力ノードＮｏｕｔの電圧変動を、破線がノードＮ７の電圧変動を示す。図７の（Ｂ）では、実線がノードＮ１の電圧変動を、破線がノードＮ２の電圧変動を示す。図７の（Ｃ）では、実線がノードＮ３の電圧変動を、破線がノードＮ４の電圧変動を示す。
【００６２】
図７で、バッファ４および５の出力ノードＮ３およびＮ４の波形に着目すると、前述の通り、出力ＮｏｕｔがＬからＨに立ち上がる時は、Ｎ５が急峻に立ち下り、Ｎ４が緩やかに立ち下る。出力ＮｏｕｔがＨからＬに立ち下る時は、Ｎ３が急峻に立ち上がり、Ｎ４が緩やかに立ち上がる。立ち上がり・立ち下がりが急峻となる一方のノードが、他方の容量結合ノードと比較して一瞬早い変動をするため、何も対策をしないと、図５に示すように、バイアス電圧出力ノードＮ７にスパイクが発生する。しかし、第２実施形態においては、Ｎｏｕｔの立ち上がり時は、Ｎ４が急峻に立ち下る瞬間にＮ２が０ＶとなりＮＴｒ３がオフに制御されるため、抵抗Ｒ２によりＮ４によるＮ７への結合が緩やかになる。また、Ｎｏｕｔの立ち下がり時は、Ｎ３が急峻に立ち上がる瞬間にＮ１がＶＤＤとなりＰＴｒ３がオフに制御されるため、抵抗Ｒ１によりＮ３のＮ７への結合が緩やかになる。これにより、Ｎ３およびＮ４の急峻な変動によるスパイクの発生が抑制される。
【００６３】
図８は、スパイク抑制効果をより明確に示すために、第１実施形態と第２実施形態のバイアス電圧出力ノードＮ７の電圧変動のシミュレーション結果を合わせて示す図であり、実線が第１実施形態の場合を、破線が第２実施形態の場合を示す。言い換えれば、図８は、図５の実線に、第２実施形態のシミュレーション結果を重ねて示す図である。
図８から、第２実施形態では、第１実施形態に比べて、スイッチング時のスパイクが大幅に抑制されていることが確認される。
【００６４】
図９は、第３実施形態の出力回路の構成を示す図である。
第３実施形態の出力回路は、２個のバイアス電圧出力ノードＮ５およびＮ６を有する出力回路において、Ｎ３とＮ６間に容量Ｃ６を、Ｎ４とＮ５間に容量Ｃ７を接続したものである。言い換えれば、第３実施形態の出力回路は、２個のバイアス電圧出力ノードを有する図１の出力回路に、第１実施形態の構成を適用した例である。
【００６５】
一般に、バイアス電圧出力ノードを別々に設けるのは、多くの場合、素子耐圧制約が厳しい場合であると考えられる。一般に容量もトランジスタと同じプロセスで製造されるために、容量の耐圧もトランジスタと同程度である。例えば、図９では、トランジスタの耐圧がＶＤＤ／２である場合で、結合容量は、各バイアス電圧出力ノードに対して、ノードとの電位差が小さい前段のバッファの出力ノードとの間にだけ設ける。図９の第３実施形態の出力回路では、ノードＮ５のバイアス電圧がＶＤＤ／２−Ｖｔｈであり、ノードＮ６のバイアス電圧がＶＤＤ／２＋Ｖｔｈである。ノードＮ３の駆動信号は、ＶＤＤ／２〜ＶＤＤの間で変化し、ノードＮ４の駆動信号は０〜ＶＤＤ／２の間で変化する。したがって、Ｎ５とＮ４の間の最大電位差はＶＤＤ／２−Ｖｔｈ程度であり、容量Ｃ７を接続することができる。同様に、Ｎ３とＮ６の間の最大電位差はＶＤＤ／２−Ｖｔｈ程度であり、容量Ｃ６を接続することができる。
【００６６】
第３実施形態の基本的な動作は、第１実施形態と同じなので、説明は省略する。
第３実施形態の出力回路において、容量Ｃ６およびＣ７の望ましい容量値は、第１実施形態と同様の計算式より求めることができる。ただし、図３の（Ｂ）において、片側のバイアス電圧出力ノードＮ７における電圧変動に関わる成分を除外する。例えば、ノードＮ５については、Ｎ４との結合容量Ｃ７のみとし、Ｎ３との結合容量を設けない。この場合の等価回路による伝達関数は、以下の式が求められ、ＣGDとＣGSがほぼ等しいとすると、式の右側のように近似される。
【００６７】
【数４】
2014209715.tif 000006
【００６８】
従って、電圧変動をキャンセルしたい場合、Ｃ６およびＣ７の容量値は、ＣGDの（ａ＋１）／ｂ倍の値ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣGDの（ａ＋１）／ｂ倍以下の値に適宜設定する。
【００６９】
図１０は、第４実施形態の出力回路の構成を示す図である。
第４実施形態の出力回路は、第３実施形態の出力回路に、第２実施形態の第１および第２逆相結合キャンセル部の構成、すなわち並列に接続した抵抗とトランジスタを、結合容量と駆動信号のノード間に接続する構成を適用した例である。
【００７０】
第４実施形態の出力回路の基本動作は、第２実施形態と同様に、逆相信号が急峻に入るタイミングを、ＰＴｒ３と抵抗Ｒ１の組およびＮＴｒ３と抵抗Ｒ２の組で、トランジスタをオン・オフにより抵抗を接続するか否かで調整する。これにより、バイアス電圧出力ノードＮ５およびＮ６において発生するスパイクを抑制する。
【００７１】
図１１は、第５実施形態の出力回路の構成を示す図であり、（Ａ）は出力回路の構成を、（Ｂ）は等価回路を示す。
図１１に示すように、第５実施形態の出力回路は、図２の出力回路で、出力ノードＮｏｕｔが、入出力用のバス端子ＢＵＳに接続され、ＮＭＯＳトランジスタＮＴｒ４と、リエントリー入力初段バッファ７と、容量Ｃ８と、をさらに設けた回路である。ＮＴｒ４のソースは、Ｎｏｕｔに接続され、ゲートにはＶｘ＋Ｖｔｈが印加され、ドレインがリエントリー入力初段バッファ７の入力に接続される。リエントリー入力初段バッファ７は、電圧ＶｘとＧＮＤ（０Ｖ）を電源として動作する。容量Ｃ８は、リエントリー入力初段バッファ７の出力ノードＮ８とノードＮ７の間に接続される。
【００７２】
第５実施形態では、リエントリー入力初段バッファ７の出力を「逆相の信号」としてＮ７へ容量結合する。「逆相の信号」がリエントリー入力初段バッファ７の出力を利用している点を除けば、基本構成および動作は、第１実施形態と同じである。リエントリー入力初段バッファ７は、他のトランジスタと同じプロセスで製造されており、ゲート耐圧が低い。そのため、降圧素子としてＮＴｒ４を設けている。第５実施形態は、リエントリー入力初段バッファ７を０〜Ｖｘの電源（例えば、Ｖｘ＝ＶＤＤ／２）で動作させる場合を想定している。そのため、降圧素子ＮＴｒ４のゲートにＶｘ＋Ｖｔｈの電位を与えることで、リエントリー入力初段バッファ７に入る信号を０〜Ｖｘ間に制限している。
【００７３】
第１から第４実施形態と同様に、位相ズレがほとんどない状態で逆相信号を容量結合して利用することで、少ない容量値でバイアス電圧出力ノードの電圧変動抑制効果が実現できる。
また、第１から第４実施形態が、出力回路の前段のバッファの出力信号を利用している場合のみに実施可能であるのに対して、第５実施形態の構成は入力信号が印加される入出力回路にも適用可能という汎用性の高さを有する。
【００７４】
第５実施形態でバイアス電圧出力ノードの電圧変動をキャンセルするのに適した容量Ｃ８の容量値は、第１から第２形態で説明したのと同様の計算式より求めることができる。
図１１の（Ａ）の出力回路の等価回路は図１１の（Ｂ）のようになる。この等価回路より、第５実施形態における入出力端子等からバイアス電圧出力ノードＮ７へ伝達する「電圧変動」は、以下の伝達関数が求めることができ、ＣGDとＣGSが等しいとすると、式の右側のように近似される。
【００７５】
【数５】
2014209715.tif 000007
【００７６】
従って、電圧変動をキャンセルしたい場合、Ｃ８の容量値は、ＣGDの（ａ＋１）／ｂ倍の値（ａ＝ｂ＝０．５であれば、３倍）ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣGDの（ａ＋１）／ｂ倍以下の値に適宜設定する。
【００７７】
図１２は、第６実施形態の出力回路の構成を示す図である。
第６実施形態の出力回路は、２個のバイアス電圧出力ノードＮ５およびＮ６を有する出力回路に、第５実施形態のリエントリー入力初段バッファの出力を「逆相の信号」としてＮ７へ容量結合する構成を適用したものである。
【００７８】
図１２に示すように、第６実施形態の出力回路は、図１の出力回路で、出力ノードＮｏｕｔが入出力用のバス端子ＢＵＳに接続される。さらに、第６実施形態の出力回路は、ＰＭＯＳトランジスタＰＴｒ５と、ＮＭＯＳトランジスタＮＴｒ５と、リエントリー入力初段バッファ８および９と、容量Ｃ９およびＣ１０と、をさらに設けた回路である。ＰＴｒ５のソースは、Ｎｏｕｔに接続され、ゲートにはＶＤＤ／２−Ｖｔｈが印加され、ドレインがリエントリー入力初段バッファ９の入力に接続される。ＮＴｒ５のソースは、Ｎｏｕｔに接続され、ゲートにはＶＤＤ／２＋Ｖｔｈが印加され、ドレインがリエントリー入力初段バッファ８の入力に接続される。リエントリー入力初段バッファ９は、電圧ＶＤＤとＶＤＤ／２を電源として動作する。リエントリー入力初段バッファ８は、電圧ＶＤＤ／２とＧＮＤ（０Ｖ）を電源として動作する。容量Ｃ９は、リエントリー入力初段バッファ８の出力ノードＮ９とノードＮ５の間に接続される。容量Ｃ１０は、リエントリー入力初段バッファ９の出力ノードＮ１０とノードＮ６の間に接続される。
【００７９】
第６実施形態では、第３および第４実施形態と同様に、結合容量Ｃ９およびＣ１０を配置する場合、素子耐圧制約（図１２では、ＶＤＤ／２）を満たす必要があるため、各バイアス電圧出力ノードにリエントリー入力初段バッファ８および９を用意している。第６実施形態では、バイアス電圧出力ノードＮ５の電位はＶＤＤ／２−Ｖｔｈであり、出力ノードＮ９の電位を０〜ＶＤＤ／２で変化させるリエントリー入力初段バッファ８を用意して、Ｎ９とＮ５を容量Ｃ９で接続する。また、バイアス電圧出力ノードＮ６の電位はＶＤＤ／２＋Ｖｔｈであり、出力ノードＮ１０の電位をＶＤＤ／２〜ＶＤＤで変化させるリエントリー入力初段バッファ９を用意して、Ｎ１０とＮ６を容量Ｃ１０で接続する。これにより、容量Ｃ９およびＣ１０に印加される最大電位差をＶＤＤ／２−Ｖｔｈ程度に抑制し、素子耐圧違反を避けるよう設定している。また、降圧素子ＮＴｒ５およびＰＴｒ５を用意して、各リエントリー入力初段バッファのゲートに対する信号が、動作電源と同じ電圧範囲の信号となるように制御している。具体的には、０〜ＶＤＤ／２で動作する信号経路に対しては、ＮＴｒ５のゲートにＶＤＤ／２＋Ｖｔｈを与えることで、また、ＶＤＤ／２〜ＶＤＤで動作する信号経路に対しては、ＰＴｒ５のゲートにＶＤＤ／２−Ｖｔｈを与えることで実現している。
【００８０】
第６実施形態の動作は、第５実施形態を同じであるため、説明は省略する。
また、第６実施形態で、電圧変動をキャンセルするのに適した容量Ｃ９およびＣ１０の容量値は、第５実施形態の計算式と同様であり、Ｃ９およびＣ１０の容量値は、ＣGDの（ａ＋１）／ｂ倍の値（ａ＝ｂ＝０．５であれば、３倍）ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣGDの（ａ＋１）／ｂ倍以下の値に適宜設定する。
【００８１】
以上説明したように、実施形態によれば、バイアス電圧出力ノードと、電源（高電位電源、ＧＮＤ）等との間にバイパスコンデンサを配置するよりも、小さい容量値でバイアス電圧出力ノードの電圧変動を抑制できる。
また、実施形態によれば、容量を付加するのみで、電圧変動を抑制でき、新規に回路追加をする必要がない。
【００８２】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００８３】
１    出力部
２    高電位電源
３    低電位電源
４、５    バッファ
６    バイアス電圧生成回路
Ｎｏｕｔ    出力ノード
Ｎ７    バイアス電圧出力ノード
【図１】
2014209715.tif 000008
【図２】
2014209715.tif 000009
【図３】
2014209715.tif 000010
【図４】
2014209715.tif 000011
【図５】
2014209715.tif 000012
【図６】
2014209715.tif 000013
【図７】
2014209715.tif 000014
【図８】
2014209715.tif 000015
【図９】
2014209715.tif 000016
【図１０】
2014209715.tif 000017
【図１１】
2014209715.tif 000018
【図１２】
2014209715.tif 000019