(57)【要約】【課題】クラウン形状のキャパシタ下部電極６ａを形成するため、メモリセル領域に層間絶縁膜４を型材として形成し、その後、メモリセル領域の層間絶縁膜４を湿式エッチングにより除去すると、ガードリング６ｂから薬液が浸透し、周辺回路領域の層間絶縁膜４がエッチングされる。【解決手段】半導体基板上の層間絶縁膜４が溝によりメモリセル領域と周辺回路領域とに分離され、メモリセル領域上では層間絶縁膜が除去された半導体装置であって、溝の側面と底面とで凹型を形成する導電膜（ガードリング）６ｂと、ガードリング６ｂ上の溝内に充填された保護膜７と、溝上に層間絶縁膜４とは異なる第１の絶縁膜１０とを備え、第１の絶縁膜１０で蓋をされ、保護膜７が充填されたガードリング６ｂは、メモリセル領域から周辺回路領域の層間絶縁膜４への薬液浸透を防止することができる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜が溝によりメモリセル領域と周辺回路領域とに分離され、前記メモリセル領域上では前記層間絶縁膜が除去された半導体装置であって、
前記溝の側面と底面とで凹型を形成する導電膜と、
前記導電膜上の前記溝内に充填された保護膜と、
前記溝上に前記層間絶縁膜とは異なる第１の絶縁膜と
を備える半導体装置。
【請求項２】
前記層間絶縁膜が酸化シリコン膜であり、前記第１の絶縁膜が窒化シリコン膜である請求項１に記載の半導体装置。
【請求項３】
前記保護膜が酸化シリコン膜である請求項２に記載の半導体装置。
【請求項４】
前記保護膜が有機膜である請求項２に記載の半導体装置。
【請求項５】
第１導電膜で構成される筒状蓄積電極と、該筒状蓄積電極の内壁及び外壁を覆う誘電体膜と、該誘電体膜上に形成された第２導電膜で構成される対向電極とを含むキャパシタを有するメモリセル領域と、
前記メモリセル領域の外周を取り囲み、内部に保護膜が充填され、側壁が前記第１導電膜で構成された環状の溝と、
前記メモリセル領域に面する前記溝の第１の外側壁に対向する前記溝の第２の外側壁に接する層間絶縁膜と、
前記溝及び前記層間絶縁膜の上面を覆う、前記層間絶縁膜とは異なる第１の絶縁膜と、
を備える半導体装置。
【請求項６】
前記層間絶縁膜が酸化シリコン膜であり、前記第１の絶縁膜が窒化シリコン膜である請求項５に記載の半導体装置。
【請求項７】
前記保護膜が酸化シリコン膜である請求項６に記載の半導体装置。
【請求項８】
前記保護膜が有機膜である請求項６に記載の半導体装置。
【請求項９】
前記筒状蓄積電極の複数の上端外側面と前記溝の上端外側面を相互に接続し、前記メモリセル領域内に所定の開口を備える支持絶縁膜を有し、該支持絶縁膜と前記第１の絶縁膜とが上下に接している請求項５乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の絶縁膜と前記支持絶縁膜とが、前記筒状蓄積電極及びその内壁部、前記溝及びその内壁部を除いて、前記メモリセル領域内において同パターンに積層されている請求項９に記載の半導体装置。
【請求項１１】
メモリセル領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域の外周の前記層間絶縁膜に溝を設ける工程と、
前記溝の内壁に第１導電膜を形成する工程と、
前記第１導電膜上に保護膜を形成し、前記溝部を埋める工程と、
少なくとも前記溝内の前記第１導電膜及び前記保護膜上、及び、前記メモリセル領域に対して前記溝の外側となる前記層間絶縁膜上に、前記層間絶縁膜とは異なる第１の絶縁膜を形成する工程と、
前記メモリセル領域の前記層間絶縁膜を湿式エッチングで除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記層間絶縁膜に溝を設ける工程において、前記メモリセル領域内に所定の間隔で複数のキャパシタホールを同時に形成し、前記溝の内壁に第１導電膜を形成する工程において、前記キャパシタホールの内壁に前記第１導電膜を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記保護膜は、前記溝内及び前記キャパシタホール内以外の前記第１導電膜を除去する際に、前記溝内及び前記キャパシタホール内の前記第１導電膜を保護する保護膜である請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記層間絶縁膜が酸化シリコン膜であり、前記第１の絶縁膜が窒化シリコン膜である請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記保護膜が酸化シリコン膜であり、前記湿式エッチングにおいて、前記キャパシタホール内の前記保護膜は前記層間絶縁膜と同時に除去される請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記保護膜が有機膜であり、前記キャパシタホール内の前記保護膜は前記湿式エッチングの前又は後に除去される請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記メモリセル領域において、前記層間絶縁膜及び前記保護膜を除去した後、露出する前記第１導電膜上に誘電体膜及び第２導電膜を形成する工程を有する請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記層間絶縁膜に溝を設ける工程の前に、前記層間絶縁膜上若しくは前記層間絶縁膜中に前記層間絶縁膜とは異なる支持絶縁膜を形成する工程と、該支持絶縁膜に前記湿式エッチングの際に、前記支持絶縁膜の下層の前記層間絶縁膜を除去する薬液を通過させる開口部を前記メモリセル領域内に形成する工程とを有し、前記キャパシタホール及び前記溝は前記支持絶縁膜を貫通して形成される請求項１２乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記支持絶縁膜は前記層間絶縁膜上に形成され、前記第１の絶縁膜が前記支持絶縁膜に接して形成され、前記支持絶縁膜に形成される開口部は、前記第１の絶縁膜と前記支持絶縁膜に一括して開口部を形成することで形成される請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１の絶縁膜は、前記層間絶縁膜上に接して形成され、前記第１の絶縁膜に前記湿式エッチングの際に、前記第１の絶縁膜の下層の前記層間絶縁膜を除去する薬液を通過させる開口部を前記メモリセル領域内に形成する工程とを有する請求項１２乃至１７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、詳しくは、ＤＲＡＭ（Dynamic Random Access Memory）等におけるクラウン型キャパシタの下部電極を支えるサポート構造に関する。
【背景技術】
【０００２】
近年、微細化が進むＤＲＡＭメモリセルのキャパシタにはクラウン構造のキャパシタが多く用いられ、主流となりつつある。クラウン構造キャパシタの下部電極はテンプレートとして使用する層間絶縁膜にシリンダホールを形成し、シリンダホール内に導電膜を成膜した後、層間絶縁膜を除去することで形成される。層間絶縁膜は主にウェットエッチングで除去するため、この除去工程の際に下部電極が倒れる場合がある。これを避けるため、下部電極を支える支持膜を形成し、下部電極の倒れを防止している。
【０００３】
たとえば、図１〜４は、従来のキャパシタ下部電極の形成工程を示す図である。図１〜４において、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。まず、図１に示すように、層間絶縁膜１上にストッパ窒化膜３を形成し、図示していない下層の半導体基板上に形成されたメモリセルトランジスタに接続するコンタクトプラグ２を形成する。ストッパ窒化膜３上にシリコン酸化膜からなる層間絶縁膜（コア酸化膜）４、サポート窒化膜５を積層し、サポート窒化膜５とコア酸化膜４を貫通し、コンタクトプラグ２上面を露出するシリンダホール４Ａを形成する。また、セル領域のマット端にはガードリング用の溝４Ｂを形成する。シリンダホール４Ａ、溝４Ｂを形成した後、下部電極となる導電膜６、たとえば、窒化チタンやドープトポリシリコン膜（ＤＯＰＯＳ膜）を成膜する。
【０００４】
次に、図２に示すように、エッチバックあるいはＣＭＰ法などによりサポート窒化膜５上の余分な導電膜６を除去する。このとき、シリンダホール４Ａ及び溝４Ｂ内の導電膜６を保護するため、保護膜７を形成する。保護膜７はたとえば、ＳＯＤ膜などのシリコン酸化膜が使用できる。以上により、シリンダホール４Ａ内には導電膜６によるキャパシタ下部電極６ａが形成され、溝４Ｂ内にはガードリング６ｂが形成される。
【０００５】
次に、図３に示すように、コア酸化膜４を除去するための開口部９をサポート窒化膜５に形成するため、サポート窒化膜５上にレジストマスク８を形成し、エッチングする。このとき、開口部９に露出する導電膜６や保護膜７も同時にエッチバックされる。
【０００６】
最後に、図４に示すように、開口部９を介してコア酸化膜４を酸化膜ウェットエッチングで除去する。このとき、保護膜７も同時に除去される。ストッパ窒化膜３があることで、ストッパ窒化膜３の下への薬液の浸透は阻止される。また、ガードリング６ｂの外側のコア絶縁膜４もエッチングされずに残る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１９６０３８号公報
【特許文献２】特開２０１０−１２９７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、ＤＲＡＭ等のキャパシタを有する半導体装置では、ビット数の増大が求められており、クラウン型キャパシタでは、キャパシタホールの孔径を小さくする一方、アスペクト比を高くして、所定容量値を確保している。孔径が小さくなれば、下部電極として形成する導電膜の膜厚も薄くせざるを得ず、同時にガードリングの導電膜も薄くなる。
【０００９】
このように、導電膜が薄くなると、ガードリング６ｂにクラックが生じやすくなり、特にサポート窒化膜５を有する構造では、サポート窒化膜５による応力を受けて、よりクラックが発生しやすくなっている。このように、ガードリング６ｂにクラックが生じると、コア酸化膜４除去の酸化膜ウェットエッチングに際して、薬液がガードリング６ｂを通過して、図５に示すように、ガードリング６ｂの外側のコア酸化膜４がエッチングされ、ボイド４Ｖが形成されるという現象が発生する。図５は、図４（ｂ）の破線部Ｐ１の拡大図に相当する。
【００１０】
特許文献１には、ガードリング溝内にＷやＴｉＮ等の金属系材料を充填することが記載されているが、金属系材料からなる膜には、微小な孔が存在し、エッチング液が浸透し易い傾向がある。微細化の要請に応じてガードリング溝内の導電膜６の膜厚を薄くすると、エッチング液の染み込みを十分に防止することは困難になる。
【００１１】
これに対して、特許文献２では、ガードリングの側壁導電膜上に保護窒化膜を形成することが示されている。しかしながら、ガードリングの側面を覆う窒化膜は不要な部分を除去するため厚くはできず、膜厚形成の制御と側壁部の膜のエッチング制御が難しいことから、さらに改善の余地がある。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によれば、
半導体基板上の層間絶縁膜が溝によりメモリセル領域と周辺回路領域とに分離され、前記メモリセル領域上では前記層間絶縁膜が除去された半導体装置であって、
前記溝の側面と底面とで凹型を形成する導電膜と、
前記導電膜上の前記溝内に充填された保護膜と、
前記溝上に前記層間絶縁膜とは異なる第１の絶縁膜と
を備える半導体装置、が提供される。
【００１３】
また、本発明の別の実施形態によれば、
第１導電膜で構成される筒状蓄積電極と、該筒状蓄積電極の内壁及び外壁を覆う誘電体膜と、該誘電体膜上に形成された第２導電膜で構成される対向電極とを含むキャパシタを有するメモリセル領域と、
前記メモリセル領域の外周を取り囲み、内部に保護膜が充填され、側壁が前記第１導電膜で構成された環状の溝と、
前記メモリセル領域に面する前記溝の第１の外側壁に対向する前記溝の第２の外側壁に接する層間絶縁膜と、
前記溝の上面を覆う、前記層間絶縁膜とは異なる第１の絶縁膜と、
を備える半導体装置、が提供される。
【００１４】
メモリセル領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域の外周の前記層間絶縁膜に溝を設ける工程と、
前記溝の内壁に導電膜を形成する工程と、
前記導電膜上に保護膜を形成し、前記溝部を埋める工程と、
少なくとも前記溝内の前記導電膜及び前記保護膜上、及び、前記メモリセル領域に対して前記溝の外側となる前記層間絶縁膜上に、前記層間絶縁膜とは異なる第１の絶縁膜を形成する工程と、
前記メモリセル領域の前記層間絶縁膜を湿式エッチングで除去する工程と、
を備えることを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【００１５】
本発明によれば、歩留まりよく簡便に形成可能な構造を持つ、蓄積容量の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】関連技術を説明するための製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図２】関連技術を説明するための製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図３】関連技術を説明するための製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図４】関連技術を説明するための製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図５】関連技術の課題を説明するための部分拡大断面図である。
【図６】本発明の一実施形態にかかる半導体装置の部分断面図である。
【図７】本発明の一実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図８】本発明の一実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図９】本発明の一実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図１０】本発明の一実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図１１】本発明の一実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図１２】本発明の別の実施形態にかかる半導体装置の部分断面図である。
【図１３】本発明の別の実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図１４】本発明の別の実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図１５】本発明の別の実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【図１６】本発明の別の実施形態にかかる半導体装置の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれに限定されるものではない。
【００１８】
（実施形態例１）
本発明の好適な実施形態として、図６に示すように、筒状蓄積電極（下部電極）６ａと、この下部電極６ａの内側面および外側面を覆う誘電体膜１１と、この誘電体膜１１上の対向電極（上部電極）１２を有するキャパシタを含むメモリセルが複数形成されたメモリセルアレイを備えた半導体装置について以下に説明する。ここで、「筒状」とは、中空の形状を意味し、その平面形状は円形に限定されるものではなく、楕円や、正方形、長方形、平行四辺形等の四角形、その他の多角形も含まれる。本実施形態の下部電極６ａは、基板平面に垂直方向に延在する円筒構造体であり、上端部が開口し、下端部に側面と一体の底面部を有する。この底面部は、メモリセルトランジスタ（不図示）に電気的に接続するコンタクトプラグ２と接触している。
【００１９】
本実施形態の半導体装置は、図６に示すように、メモリセル領域の外周を取り囲む環状の溝内に導電膜（ガードリング）６ｂを備え、この溝の内部にシリコン酸化膜等からなる保護膜７が充填され、溝の上部に層間絶縁膜４とは異なる第１の絶縁膜１０が形成され、溝の上部を塞いでいる。ガードリング６ｂによりメモリセル領域と周辺回路領域とに分離されている。
【００２０】
図７〜１１において、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での部分断面図を示す。まず、図７に示すように、層間絶縁膜１上にストッパ窒化膜３を形成し、図示していない下層の半導体基板上に形成されたメモリセルトランジスタに接続するコンタクトプラグ２を形成する。ストッパ窒化膜３上にシリコン酸化膜からなる層間絶縁膜（コア酸化膜）４、サポート窒化膜５を積層し、サポート窒化膜５とコア酸化膜４を貫通し、コンタクトプラグ２上面を露出するシリンダホール４Ａを形成する。また、メモリセル領域のマット端（周辺回路領域との境界部）にはガードリング用の溝４Ｂを形成する。シリンダホール４Ａには、コンタクトプラグ２の上面が露出している。シリンダホール４Ａ、溝４Ｂを形成した後、下部電極となる導電膜６、たとえば、窒化チタンやドープトポリシリコン膜（ＤＯＰＯＳ膜）を成膜する。なお、図７（ｂ）の断面図において、シリンダホール４Ａ内と、溝４Ｂ内での導電膜６の厚みが異なっているが、これは切面の長さの違いであり、導電膜６の成膜厚みは同じである。
【００２１】
次に、図８に示すように、エッチバックあるいはＣＭＰ法などによりサポート窒化膜５上の余分な導電膜６を除去する。このとき、シリンダホール４Ａ及び溝４Ｂ内の導電膜６を保護するため、保護膜７を形成する。保護膜７はたとえば、ＳＯＤ膜などのシリコン酸化膜や有機膜などが使用できる。以上により、シリンダホール４Ａ内には導電膜６によるキャパシタ下部電極６ａが形成され、溝４Ｂ内にはガードリング６ｂが形成される。
【００２２】
次に、図９に示すように、全面にコア酸化膜４とは異なる材料からなる第１の絶縁膜１０を形成する。第１の絶縁膜１０は、サポート窒化膜５と同じ材料を用いることができる。
【００２３】
次に、図１０に示すように、コア酸化膜４を除去するための開口部９を第１の絶縁膜１０及びサポート窒化膜５に形成するため、第１の絶縁膜１０上にレジストマスク８を形成し、エッチングする。このとき、ガードリング６ｂ上の第１の絶縁膜１０は除去されないようにする。開口部９に露出する導電膜６や保護膜７も同時にエッチバックされる。
【００２４】
続いて、図１１に示すように、開口部９を介してコア酸化膜４を酸化膜ウェットエッチングで除去する。このとき、保護膜７としてＳＯＤ膜を用いた場合には同時に除去される。保護膜７が有機膜である場合は、酸化膜ウェットエッチングの前又は後に、保護膜７を除去する。ストッパ窒化膜３があることで、ストッパ窒化膜３の下への薬液の浸透は阻止される。また、ガードリング６ｂの外側のコア絶縁膜４もエッチングされずに残る。
【００２５】
その後、下部電極６ａの内側面および外側面を覆う誘電体膜１１を形成し、誘電体膜１１上の第２の導電膜により対向電極（上部電極）１２を形成する。対向電極１２を構成する第２の導電膜は、１種の導電材料に限定されず、複数の導電材料で構成することができる。例えば、誘電体膜１１に接して下部電極を構成する導電材料と同じ材料（例えばＴｉＮ膜）を形成した後、ギャップ埋設性の良好なＤＯＰＯＳを形成し、上面にタングステンなどの金属プレート電極を形成するなど、公知の材料を用いることができる。以上のようにして、図６に示す半導体装置を得ることができる。なお、図示していないが、上部電極１２に接続する上層配線、周辺回路領域の配線層等を形成することで目的の半導体装置が完成する。
【００２６】
本実施形態例では、ガードリング６ｂの内側には保護膜７が充填され、ガードリング６ｂの上部が第１の絶縁膜１０で塞がれているため、酸化膜ウェットエッチングの際に周辺回路領域への薬液浸透を確実に防止することができる。また、ガードリング強度も向上する。さらに、本発明にかかる構造を実現するための新たなマスク等の発生はなく、現状のマスクをそのまま利用することが可能である。加えて、下部電極６ａは、サポート窒化膜５と第１の絶縁膜１０の２層で支持されているため、サポート窒化膜５を薄くしても十分な支持効果が得られ、キャパシタとして利用する下部電極表面積を増加させることができる。
【００２７】
なお、サポート窒化膜５と第１の絶縁膜１０とは必ずしも接している必要はなく、コア酸化膜４中にサポート窒化膜５を形成し、中梁状態のサポート構造とすることも可能である。このような中梁状態とした場合、第１の絶縁膜１０はガードリング６ｂ上を残してメモリセル領域内すべてを開口するようにしてもよい。中梁状態とする場合、サポート窒化膜５の開口部は、予め形成した後に上層のコア酸化膜を形成してもよいし、サポート窒化膜５と第１の絶縁膜１０とが近接している場合には、上記の説明のように第１の絶縁膜１０へ開口部９を形成し、続いてコア酸化膜４（上層）とサポート窒化膜５に第１の絶縁膜１０をマスクとして開口部を形成してもよい。
【００２８】
（実施形態例２）
次に、本発明の別の実施形態例について説明する。この実施形態例では、サポート窒化膜５を形成せずに、第１の絶縁膜１０’をサポート膜として併用する場合について説明する。
【００２９】
図１２は、本実施形態例にかかる半導体装置の発明主要部を説明する概略断面図であり、図６に示す半導体装置とは、サポート膜５がないこと、下部電極６ａ及びガードリング６ｂの底部がストッパ窒化膜３’を一部貫通し、底部で支持される構造であること、コンタクトプラグ２上にパッド電極１３が形成されている以外は同様の構成である。従って、同じ部材については同じ符号を付し、説明を省略する。
【００３０】
図１３〜１６は本実施形態例の製造プロセス途中の構造を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での断面図を示す。
【００３１】
まず、図１３に示すように、層間絶縁膜１中に、図示していない下層の半導体基板上に形成されたメモリセルトランジスタに接続するコンタクトプラグ２を形成する。層間絶縁膜１上に各コンタクトプラグに接続するパッド電極１３を形成する。このとき、ガードリング用の溝形成部にもダミーのパッド電極１３を形成する。これらの上にストッパ窒化膜３、コア酸化膜４を積層する。サポート窒化膜５は形成していない。次に、ストッパ窒化膜３まで貫通するシリンダホール４Ａとガードリング用の溝４Ｂを形成し、下部電極となる導電膜６を形成する。図８と同様に、シリンダホール４Ａとガードリング用の溝内４Ｂに保護膜７を充填し、コア絶縁膜４上の余分の導電膜６を除去して下部電極６ａとガードリング６ｂを形成する。
【００３２】
続いて、図９と同様に、全面に第１の絶縁膜１０’を形成する（図１４）。ここではサポート窒化膜５が形成されていないために、第１の絶縁膜１０’は、実施形態例１のサポート窒化膜５と第１の絶縁膜１０の合計厚み程度まで厚膜化しても、後工程の開口部形成時のエッチング性は同等となる。
【００３３】
次に、図１５に示すように、コア絶縁膜除去のための開口部９’を形成する。その後、図１６に示すように、メモリセル領域の開口部９’を介してコア酸化膜４及び保護膜７を酸化膜ウェットエッチングで除去する。
【００３４】
本実施形態例では、第１の絶縁膜１０’を厚膜化することで周辺回路領域への酸化膜ウェットエッチング用の薬液の浸透がより良好に防止することができる。
【符号の説明】
【００３５】
１  層間絶縁膜
２  コンタクトプラグ
３、３’  ストッパ窒化膜
４  層間絶縁膜（コア酸化膜）
４Ａ  キャパシタホール
４Ｂ  ガードリング用の溝
５  サポート窒化膜
６  導電膜
６ａ  蓄積電極（下部電極）
６ｂ  ガードリング
７  保護膜
８  レジストマスク
９、９’  開口部
１０，１０’  第１の絶縁膜
１１  誘電体膜
１２  対向電極（上部電極）
１３  パッド電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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