(57)【要約】【課題】電気特性の優れたトランジスタなどを提供する。【解決手段】ゲート電極と、ゲート電極と接するゲート絶縁膜と、ゲート絶縁膜と接し、ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、第１の酸化物半導体層は、第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が大きく、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、第３の酸化物半導体層は、第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が大きく、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有する半導体装置である。【選択図】図１
2014179596.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極と接するゲート絶縁膜と、
前記ゲート絶縁膜と接し、前記ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、
前記第１の酸化物半導体層、前記第２の酸化物半導体層および前記第３の酸化物半導体層は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が大きく、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、
前記第３の酸化物半導体層は、前記第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が大きく、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有することを特徴とする半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極と接するゲート絶縁膜と、
前記ゲート絶縁膜と接し、前記ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、
前記第１の酸化物半導体層、前記第２の酸化物半導体層および前記第３の酸化物半導体層は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が１．５倍以上大きく、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、
前記第３の酸化物半導体層は、前記第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が１．５倍以上大きく、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有することを特徴とする半導体装置。
【請求項３】
ゲート電極と、
前記ゲート電極と接するゲート絶縁膜と、
前記ゲート絶縁膜と接し、前記ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、
前記第１の酸化物半導体層、前記第２の酸化物半導体層および前記第３の酸化物半導体層は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが高く、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、
前記第３の酸化物半導体層は、前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが高く、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有することを特徴とする半導体装置。
【請求項４】
ゲート電極と、
前記ゲート電極と接するゲート絶縁膜と、
前記ゲート絶縁膜と接し、前記ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、
前記第１の酸化物半導体層、前記第２の酸化物半導体層および前記第３の酸化物半導体層は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．２ｅＶ以上２ｅＶ以下高く、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、
前記第３の酸化物半導体層は、前記第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．２ｅＶ以上２ｅＶ以下高く、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第２酸化物半導体層と前記第３の酸化物半導体層との間に、ソース電極およびドレイン電極を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体層、半導体装置、表示装置、液晶表示装置、発光装置に関する。または、半導体装置、表示装置、液晶表示装置、発光装置を生産する方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置の駆動方法に関する。特に、本発明は、例えば、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法に関する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
【０００４】
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
【０００５】
近年は、酸化物半導体膜が注目されている。例えば、インジウム、ガリウムおよび亜鉛を有する非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
【０００６】
酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００７】
ところで、ＩｎＭＯ３（ＺｎＯ）ｍ（ＭはＦｅ、Ｇａ、Ａｌ、ｍは自然数）で表されるホモロガス化合物が知られている（非特許文献１参照。）。ＩｎＭＯ３（ＺｎＯ）ｍで表されるホモロガス化合物において、特に、ＭがＧａである結晶は、世界で初めて合成した君塚昇博士にちなみ、君塚結晶と呼ばれることがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５２８号公報
【非特許文献】
【０００９】
【非特許文献１】Ｎ．  Ｋｉｍｉｚｕｋａ，  Ｍ．  Ｉｓｏｂｅ，  ａｎｄ  Ｍ．  Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ  ａｎｄ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｄａｔａ  ｏｆ  Ｈｏｍｏｌｏｇｏｕｓ  Ｃｏｍｐｏｕｎｄｓ，  Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４，  ａｎｄ  ５），  ＩｎＧａＯ３（ＺｎＯ）３，  ａｎｄ  Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９，  ａｎｄ  １６）  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ  Ｓｙｓｔｅｍ」、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６，  ｐ．１７０−１７８
【発明の概要】
【発明が解決しようとする課題】
【００１０】
電気特性の優れたトランジスタなどを提供することを課題の一とする。または、オン電流の高いトランジスタなどを提供することを課題の一とする。または、電気特性の安定したトランジスタなどを提供することを課題の一とする。
【００１１】
または、オフ時の電流の小さい、トランジスタなどを提供することを課題の一とする。または、高い電界効果移動度を有するトランジスタなどを提供することを課題の一とする。または、歩留まり高いトランジスタなどを提供することを課題の一とする。または、当該トランジスタなどを有する半導体装置などを提供することを課題の一とする。または、新規な半導体装置などを提供することを課題の一とする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、ゲート電極と、ゲート電極と接するゲート絶縁膜と、ゲート絶縁膜と接し、ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層は、インジウム、元素Ｍ（アルミニウム、ガリウム、イットリウムまたはスズ）および亜鉛を含み、第１の酸化物半導体層は、第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が大きく、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、第３の酸化物半導体層は、第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が大きく、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有する半導体装置である。
【００１４】
または、本発明の一態様は、ゲート電極と、ゲート電極と接するゲート絶縁膜と、ゲート絶縁膜と接し、ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層は、インジウム、元素Ｍおよび亜鉛を含み、第１の酸化物半導体層は、第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が１．５倍以上大きく、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、第３の酸化物半導体層は、第２の酸化物半導体層よりもインジウムに対する元素Ｍの原子数比が１．５倍以上大きく、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有する半導体装置である。
【００１５】
または、本発明の一態様は、ゲート電極と、ゲート電極と接するゲート絶縁膜と、ゲート絶縁膜と接し、ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層は、インジウム、元素Ｍおよび亜鉛を含み、第１の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが高く、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、第３の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが高く、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有する半導体装置である。
【００１６】
または、本発明の一態様は、ゲート電極と、ゲート電極と接するゲート絶縁膜と、ゲート絶縁膜と接し、ゲート絶縁膜から遠い順に第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層を有する多層膜と、を有し、第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層は、インジウム、元素Ｍおよび亜鉛を含み、第１の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．２ｅＶ以上２ｅＶ以下高く、かつ２０ｎｍ以上２００ｎｍ以下の厚さを有し、第３の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．２ｅＶ以上２ｅＶ以下高く、かつ０．３ｎｍ以上１０ｎｍ未満の厚さを有する半導体装置である。
【００１７】
または、本発明の一態様は、第２の酸化物半導体層と第３の酸化物半導体層との間に、ソース電極およびドレイン電極を有する上述のいずれかの半導体装置である。
【発明の効果】
【００１８】
電気特性の優れたトランジスタなどを提供することができる。または、オン電流の高いトランジスタなどを提供することができる。または、電気特性の安定したトランジスタなどを提供することができる。
【００１９】
または、オフ時の電流の小さい、トランジスタなどを提供することができる。または、高い電界効果移動度を有するトランジスタなどを提供することができる。または、歩留まり高いトランジスタなどを提供することができる。または、当該トランジスタなどを有する半導体装置などを提供することができる。または、新規な半導体装置などを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】トランジスタの断面図、およびバンド構造を説明する図。
【図２】多層膜の構造とオン電流の関係を説明する図。
【図３】多層膜の構造とオン電流の関係を説明する図。
【図４】多層膜の構造と電流密度および電子密度の関係を説明する図。
【図５】トランジスタの断面図および等価回路を説明する図。
【図６】バンド構造を説明する図。
【図７】酸化物半導体層内部、およびその界面近傍のＤＯＳを示すバンド構造。
【図８】酸化物半導体層を有するトランジスタの断面模式図。
【図９】酸化物半導体層を有するトランジスタの暗状態における劣化を説明する図。
【図１０】酸化物半導体層を有するトランジスタの暗状態における劣化を説明する図。
【図１１】酸化物半導体層を有するトランジスタの光照射下における劣化を説明する図。
【図１２】酸化物半導体層を有するトランジスタの光照射下における劣化を説明する図。
【図１３】酸化物半導体層を有するトランジスタの光照射下における劣化を説明する図。
【図１４】酸化物半導体層の高純度真性化を説明するモデル図。
【図１５】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図１６】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図１７】本発明の一態様に係るトランジスタのソース電極およびドレイン電極近傍の断面図の一例を示す図。
【図１８】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１９】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図２０】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２１】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２２】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図２３】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図２４】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２５】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図２６】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２７】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図２８】本発明の一態様に係る多層膜のバンド構造を説明する図。
【図２９】酸化物半導体の極微電子線回折パターンを示す図。
【図３０】ＣＰＭによる吸収係数を示す図。
【図３１】成膜装置の一例を示す上面図。
【図３２】成膜室の一例を示す断面図。
【図３３】加熱処理室の一例を示す図。
【図３４】本発明の一態様に係る半導体装置の一例を示すブロック図。
【図３５】本発明の一態様に係る半導体装置の一例を示す断面図および回路図。
【図３６】本発明の一態様に係るＣＰＵの一例を示すブロック図。
【図３７】本発明の一態様に係るＥＬ表示装置の一例を示す回路図、上面図および断面図。
【図３８】本発明の一態様に係る液晶表示装置の一例を示す回路図および断面図。
【図３９】本発明の一態様に係る電子機器の一例を示す図。
【図４０】トランジスタの電気特性を示す図。
【図４１】トランジスタの電気特性を示す図。
【図４２】トランジスタの電気特性を示す図。
【図４３】トランジスタの電気特性を示す図。
【図４４】トランジスタの電気特性を示す図。
【図４５】トランジスタの電気特性の実測結果と計算結果との比較を示す図。
【図４６】トランジスタのゲートＢＴストレス試験前後の電気特性を示す図。
【図４７】トランジスタのゲートＢＴストレス試験前後の電気特性を示す図。
【図４８】トランジスタのゲートＢＴストレス試験前後の電気特性を示す図。
【図４９】トランジスタのゲートＢＴストレス試験前後の電気特性を示す図。
【図５０】トランジスタのゲートＢＴストレス試験前後の電気特性を示す図。
【発明を実施するための形態】
【００２１】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２２】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
【００２３】
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２４】
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２５】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００２６】
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【００２７】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２８】
本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
【００２９】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３０】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３１】
なお、半導体層の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体層にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体層が酸化物半導体層である場合、半導体層の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、不純物の混入によって酸素欠損を形成する場合がある。また、半導体層がシリコン層である場合、半導体層の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３２】
また、本明細書において、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合と、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合とがある。また、過剰酸素を含む絶縁膜は、例えば、加熱処理によって酸素を放出する機能を有する絶縁膜である。
【００３３】
＜多層膜を有するトランジスタのオン電流について＞
以下では、酸化物半導体層を含む多層膜を有するトランジスタにおいて、オン電流（Ｉｏｎ）と各層の物性または厚さとの関係を確かめるための計算を行った。
【００３４】
図１（Ａ）に、計算に用いたトランジスタの断面模式図を示す。トランジスタは、下地絶縁膜（ＢＩ）と、下地絶縁膜（ＢＩ）上の酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ１）上の酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ２）上のソース電極（ＳＥ）およびドレイン電極（ＤＥ）と、酸化物半導体層（Ｓ２）上、ソース電極（ＳＥ）上およびドレイン電極（ＤＥ）上の酸化物半導体層（Ｓ３）と、酸化物半導体層（Ｓ３）上のゲート絶縁膜（ＧＩ）と、ゲート絶縁膜（ＧＩ）上のゲート電極（ＧＥ）と、を有する。なお、酸化物半導体層（Ｓ２）は、ソース電極（ＳＥ）およびドレイン電極（ＤＥ）と接する領域にｎ型領域を有する。
【００３５】
このとき、酸化物半導体層（Ｓ１）、酸化物半導体層（Ｓ２）および酸化物半導体層（Ｓ３）をまとめて多層膜と呼ぶ。
【００３６】
計算には、以下に示す数値を用いた。下地絶縁膜（ＢＩ）は、酸化窒化シリコン膜を想定し、厚さを３００ｎｍ、比誘電率を４．１とした。
【００３７】
酸化物半導体層（Ｓ１）は、Ｇａの原子数比の高いＩｎ−Ｇａ−Ｚｎ酸化物を想定し、厚さを２０ｎｍ、比誘電率を１５、電子親和力を３条件（４．２ｅＶ、４．３ｅＶ、４．４ｅＶ）、エネルギーギャップを３．６ｅＶ、ドナー密度を１×１０−９個／ｃｍ３、電子移動度を０．１ｃｍ２／Ｖｓ、正孔移動度を０．０１ｃｍ２／Ｖｓとした。電子親和力とは、真空準位と伝導帯下端のエネルギー（Ｅｃ）との差をいう。
【００３８】
酸化物半導体層（Ｓ２）は、ＩｎとＧａの原子数比が同程度のＩｎ−Ｇａ−Ｚｎ酸化物を想定し、厚さを１５ｎｍ、比誘電率を１５、電子親和力を４．６ｅＶ、エネルギーギャップを３．２ｅＶ、ドナー密度を１×１０−９個／ｃｍ３、電子移動度を１０ｃｍ２／Ｖｓ、正孔移動度を０．０１ｃｍ２／Ｖｓとした。なお、ｎ型領域は、ドナー密度を５×１０１８個／ｃｍ３とした。
【００３９】
酸化物半導体層（Ｓ３）は、Ｇａの原子数比の高いＩｎ−Ｇａ−Ｚｎ酸化物を想定し、厚さを７条件（０ｎｍ、５ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ）、比誘電率を１５、電子親和力を３条件（４．２ｅＶ、４．３ｅＶ、４．４ｅＶ）、エネルギーギャップを３．６ｅＶ、ドナー密度を１×１０−９個／ｃｍ３、電子移動度を０．１ｃｍ２／Ｖｓ、正孔移動度を０．０１ｃｍ２／Ｖｓとした。なお、酸化物半導体層（Ｓ１）と酸化物半導体層（Ｓ３）の電子親和力は同じとした。
【００４０】
ゲート絶縁膜（ＧＩ）は、酸化窒化シリコン膜を想定し、厚さを３条件（１０ｎｍ、２０ｎｍ、３０ｎｍ）、比誘電率を４．１とした。
【００４１】
ゲート電極（ＧＥ）は、タングステン膜を想定し、仕事関数を５．０ｅＶとした。
【００４２】
また、トランジスタは、チャネル長を０．８μｍ、チャネル幅を０．８μｍとした。なお、酸化物半導体層（Ｓ２）のチャネルが形成される領域は、上面から見たとき、ゲート電極（ＧＥ）と重なり、かつソース電極（ＳＥ）とドレイン電極（ＤＥ）との間にある領域となる。従って、当該トランジスタのチャネル長は、上面から見たとき、ソース電極（ＳＥ）とドレイン電極（ＤＥ）との間の距離である。また、当該トランジスタのチャネル幅は、上面から見たとき、チャネル形成領域の、チャネル長方向と垂直な長さである。
【００４３】
図１（Ａ）に断面を示すトランジスタは、酸化物半導体層（Ｓ１）、酸化物半導体層（Ｓ２）、酸化物半導体層（Ｓ３）の電子親和力の関係から、一点鎖線Ｈ１−Ｈ２において、図１（Ｂ）に示すバンド構造を有する。このとき、酸化物半導体層（Ｓ２）にウェルが形成される。酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）と、の電子親和力の差（伝導帯下端のエネルギーの差）をウェル深さと呼ぶ。
【００４４】
ここで、酸化物半導体層（Ｓ２）の電子親和力は４．６ｅＶである。そのため、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）の電子親和力が４．２ｅＶ、４．３ｅＶ、４．４ｅＶのときのウェル深さは、それぞれ０．４ｅＶ、０．３ｅＶ、０．２ｅＶとなる。
【００４５】
一般に、半導体層と下地絶縁膜との界面、半導体層とゲート絶縁膜との界面などには、ＤＯＳが形成される。ＤＯＳは、オン電流の低下や信頼性の低下の要因となる場合がある。一方、図１（Ａ）に示したトランジスタは、多層膜中の酸化物半導体層（Ｓ２）であるウェルにチャネルを形成することが可能である。その場合、下地絶縁膜（ＢＩ）と酸化物半導体層（Ｓ１）との界面、酸化物半導体層（Ｓ３）とゲート絶縁膜（ＧＩ）との界面の影響は相対的に小さくなり、オン電流の低下や信頼性の低下が抑制できる場合がある。
【００４６】
以上に示した条件をもとに、シルバコ社製デバイスシミュレーションソフト「Ａｔｌａｓ」を使用し、計算を行った。ただし、計算は、理想的な状態を仮定して行った。例えば、下地絶縁膜（ＢＩ）と酸化物半導体層（Ｓ１）との界面、酸化物半導体層（Ｓ３）とゲート絶縁膜（ＧＩ）との界面などにＤＯＳを設けていない場合について計算を行った。即ち、本計算は、多層膜によるウェルの効果を示すためのものではなく、オン電流と各層の物性または厚さとの関係を示すために行ったものである。
【００４７】
図２は、酸化物半導体層（Ｓ３）の厚さに対してオン電流（Ｉｏｎ）をプロットした図である。なお、オン電流は、ゲート電圧Ｖｇが３Ｖ、ドレイン電圧Ｖｄが３Ｖのときのドレイン電流Ｉｄである。図２では、上段にウェル深さが０．４ｅＶ、中段にウェル深さが０．３ｅＶ、下段にウェル深さが０．２ｅＶにおけるオン電流のプロットを示す。また、図中のシンボル白丸はゲート絶縁膜（ＧＩ）の厚さが１０ｎｍ、シンボル白三角はゲート絶縁膜（ＧＩ）の厚さが２０ｎｍ、シンボル白四角はゲート絶縁膜（ＧＩ）の厚さが３０ｎｍにおけるオン電流のプロットを示す。
【００４８】
図２より、酸化物半導体層（Ｓ３）の厚さが大きいほど、オン電流は小さくなることがわかった。また、ウェル深さが小さいほど、酸化物半導体層（Ｓ３）の厚さに対するオン電流の低下が顕著となることがわかった。また、ゲート絶縁膜（ＧＩ）の厚さが大きいほど、オン電流は小さくなることがわかった。
【００４９】
界面を含む酸化物半導体層（Ｓ２）にのみチャネルが形成される場合、酸化物半導体層（Ｓ３）は、ゲート絶縁膜の一部として機能する。なお、トランジスタのオン電流は、ゲート絶縁膜の容量に比例することが知られている。
【００５０】
図３左列は、酸化物半導体層（Ｓ３）とゲート絶縁膜（ＧＩ）との合成容量を横軸にとり、トランジスタのオン電流を縦軸にとり、データをプロットすることで作成した図である。図３右列は、酸化物半導体層（Ｓ３）とゲート絶縁膜（ＧＩ）との合成容量をゲート絶縁膜（ＧＩ）の容量で除した値（規格化容量）を横軸にとり、トランジスタのオン電流を酸化物半導体層（Ｓ３）をなし（０ｎｍ）とした場合のオン電流で除した値（規格化オン電流またはＩｏｎ比）を縦軸にとり、データをプロットすることで作成した図である。
【００５１】
また、図３右列には、傾き１の直線を示す。酸化物半導体層（Ｓ３）がゲート絶縁膜の一部として機能する場合、理想的には規格化容量と規格化オン電流とは、傾き１の直線上にプロットされる。ところが、ウェル深さが０．３ｅＶの一部、ウェル深さが０．２ｅＶの一部条件においては、プロットが傾き１の直線よりも下となる場合があった。これは、酸化物半導体層（Ｓ３）がゲート絶縁膜として機能していないためと考えられる。
【００５２】
つまり、条件によっては、ゲート電極（ＧＥ）の電界によって酸化物半導体層（Ｓ３）に電子が誘起され、電子密度の高まった酸化物半導体層（Ｓ３）によってゲート電極（ＧＥ）の電界が遮蔽された結果、酸化物半導体層（Ｓ２）へ印加される電界が弱まり、トランジスタのオン電流が低下してしまった可能性がある。
【００５３】
そこで、次に、酸化物半導体層（Ｓ２）と酸化物半導体層（Ｓ３）との界面（Ｓ２＼Ｓ３界面）または酸化物半導体層（Ｓ３）とゲート絶縁膜（ＧＩ）との界面（Ｓ３＼ＧＩ界面）における、電流密度および電子密度を計算した結果について説明する。
【００５４】
図４左列は、酸化物半導体層（Ｓ３）の厚さに対して界面の電流密度をプロットした図である。なお、電流密度は、ゲート電圧Ｖｇが３Ｖ、ドレイン電圧Ｖｄが３Ｖのときの電流密度である。また、Ｓ２＼Ｓ３界面はシンボルを白丸、白三角および白四角とし、Ｓ３＼ＧＩ界面はシンボルを黒丸、黒三角および黒四角とした。図４左列では、上段にウェル深さが０．４ｅＶ、中段にウェル深さが０．３ｅＶ、下段にウェル深さが０．２ｅＶにおける電流密度のプロットを示す。また、図中のシンボル丸はゲート絶縁膜（ＧＩ）の厚さが１０ｎｍ、シンボル三角はゲート絶縁膜（ＧＩ）の厚さが２０ｎｍ、シンボル四角はゲート絶縁膜（ＧＩ）の厚さが３０ｎｍにおける電流密度のプロットを示す。
【００５５】
図４左列より、いずれの条件においても、Ｓ２＼Ｓ３界面の電流密度がＳ３＼ＧＩ界面の電流密度よりも高くなった。従って、当該トランジスタのチャネルがＳ２＼Ｓ３界面に形成されることがわかった。
【００５６】
ただし、本計算では、酸化物半導体層（Ｓ３）の電子移動度を、酸化物半導体層（Ｓ２）の電子移動度よりも低く見積もっている。そのため、酸化物半導体層（Ｓ３）と酸化物半導体層（Ｓ２）の電子移動度の差により、Ｓ２＼Ｓ３界面にチャネルが形成された可能性もある。
【００５７】
図４右列は、酸化物半導体層（Ｓ３）の厚さに対して界面の電子密度をプロットした図である。なお、電子密度は、ゲート電圧Ｖｇが３Ｖ、ドレイン電圧Ｖｄが３Ｖのときの電子密度である。また、Ｓ２＼Ｓ３界面はシンボルを白とし、Ｓ３＼ＧＩ界面はシンボルを黒とした。図４右列では、上段にウェル深さが０．４ｅＶ、中段にウェル深さが０．３ｅＶ、下段にウェル深さが０．２ｅＶにおける電子密度のプロットを示す。また、図中のシンボル丸はゲート絶縁膜（ＧＩ）の厚さが１０ｎｍ、シンボル三角はゲート絶縁膜（ＧＩ）の厚さが２０ｎｍ、シンボル四角はゲート絶縁膜（ＧＩ）の厚さが３０ｎｍにおける電子密度のプロットを示す。
【００５８】
図４右列より、一部の条件では、Ｓ２＼Ｓ３界面の電子密度が、Ｓ３＼ＧＩ界面の電子密度と同じか高くなることがわかった。即ち、ゲート電極（ＧＥ）の電界によって、酸化物半導体層（Ｓ３）に電子が多数誘起される場合があることがわかった。酸化物半導体層（Ｓ３）に電子が多数誘起された場合、電子密度の高まった酸化物半導体層（Ｓ３）によってゲート電極（ＧＥ）の電界が遮蔽される。その結果、酸化物半導体層（Ｓ２）へ印加される電界が弱まり、トランジスタのオン電流が低下したと考えられる。
【００５９】
具体的には、ウェル深さが０．２ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが１０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さによらず（５ｎｍ以上５０ｎｍ以下の範囲において）、Ｓ３＼ＧＩ界面の電子密度が１×１０１８個／ｃｍ３以上となった。また、ウェル深さが０．２ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが２０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さが１０ｎｍ以上５０ｎｍ以下において、Ｓ３＼ＧＩ界面の電子密度が１×１０１８個／ｃｍ３以上となった。また、ウェル深さが０．２ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが３０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さが２０ｎｍ以上５０ｎｍ以下において、Ｓ３＼ＧＩ界面の電子密度が１×１０１８個／ｃｍ３以上となった。
【００６０】
また、ウェル深さが０．３ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが１０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さが１０ｎｍ以上５０ｎｍ以下において、Ｓ３＼ＧＩ界面の電子密度が１×１０１８個／ｃｍ３以上となった。また、ウェル深さが０．３ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが２０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さが４０ｎｍ以上５０ｎｍ以下において、Ｓ３＼ＧＩ界面の電子密度が１×１０１８個／ｃｍ３以上となった。また、ウェル深さが０．３ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが３０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さによらず（５ｎｍ以上５０ｎｍ以下の範囲において）、Ｓ３＼ＧＩ界面の電子密度が１×１０１８個／ｃｍ３以上となることはなかった。
【００６１】
また、ウェル深さが０．４ｅＶでは、いずれの条件においても、Ｓ２＼Ｓ３界面の電子密度が１×１０１８個／ｃｍ３以上となることはなかった。
【００６２】
以上に示したように、条件によっては、酸化物半導体層（Ｓ３）がトランジスタのオン電流を低下させる要因となることがわかった。
【００６３】
従って、トランジスタのオン電流を低下させない条件で各層を選択すると好ましいとわかる。
【００６４】
具体的には、ウェル深さが０．２ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが２０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さを１０ｎｍ未満（または５ｎｍ以下）とすればよい。また、ウェル深さが０．２ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが３０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さを２０ｎｍ未満（または１０ｎｍ以下）とすればよい。
【００６５】
また、ウェル深さが０．３ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが１０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さを１０ｎｍ未満（または５ｎｍ以下）とすればよい。また、ウェル深さが０．３ｅＶでは、ゲート絶縁膜（ＧＩ）の厚さが２０ｎｍのとき、酸化物半導体層（Ｓ３）の厚さを４０ｎｍ未満（または３０ｎｍ以下）とすればよい。
【００６６】
または、ウェル深さを０．４ｅＶ以上とすればよい。
【００６７】
＜ＤＯＳによる劣化の小さいトランジスタ構造について＞
前述したように、酸化物半導体層を有するトランジスタにおいて、酸化物半導体層と絶縁膜との界面には、ＤＯＳが形成される場合がある。また、形成されたＤＯＳに電荷が捕獲されると、トランジスタのしきい値電圧を変化させる要因となる。
【００６８】
例えば、多層膜を有するトランジスタ構造を採用することによって、チャネルとＤＯＳを遠ざけることができるが、ＤＯＳ自体は完全に無くすことはできない。そこで、以下では、ＤＯＳが、トランジスタのしきい値電圧を変化させる劣化モデルについて考察した。また、しきい値電圧の変化を小さくする構造について考察した。
【００６９】
図５（Ａ）は、酸化物半導体層を有するトランジスタの断面図の一例である。図５（Ａ）に示すトランジスタは、ゲート電極（ｂｇ）と、ゲート電極（ｂｇ）上のゲート絶縁膜（ｂｇ）と、ゲート絶縁膜（ｂｇ）上の酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ１）上の酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ２）上のソース電極およびドレイン電極と、酸化物半導体層（Ｓ２）上、ソース電極上およびドレイン電極上の酸化物半導体層（Ｓ３）と、酸化物半導体層（Ｓ３）上のゲート絶縁膜（ｔｇ）と、ゲート絶縁膜（ｔｇ）上のゲート電極（ｔｇ）と、を有する。なお、図５（Ａ）に示すトランジスタは、理解を容易にするためゲート電極（ｂｇ）を有するが、以下の劣化モデルをゲート電極（ｂｇ）を有さないトランジスタに適用してもよい。また、ゲート電極（ｂｇ）を有さない場合、ゲート絶縁膜（ｂｇ）は下地絶縁膜となる。
【００７０】
ここで、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）は、例えば、酸化物半導体層（Ｓ２）を構成する金属元素を一種以上、好ましくは二種以上、さらに好ましくは三種以上有する。また、ゲート絶縁膜（ｂｇ）は、例えば、酸化物半導体層（Ｓ１）を構成する金属元素を有さない。また、ゲート絶縁膜（ｔｇ）は、例えば、酸化物半導体層（Ｓ３）を構成する金属元素を有さない。
【００７１】
ゲート絶縁膜（ｂｇ）と酸化物半導体層（Ｓ１）との界面は、異種物質間の接合界面となるため、ＤＯＳが多くなる。また、ゲート絶縁膜（ｔｇ）と酸化物半導体層（Ｓ３）との界面は、異種物質間の接合界面となるため、ＤＯＳが多くなる。一方、酸化物半導体層（Ｓ１）と酸化物半導体層（Ｓ２）との界面は、同種物質間の接合界面となるため、ＤＯＳが少なくなる。また、酸化物半導体層（Ｓ３）と酸化物半導体層（Ｓ２）との界面は、同種物質間の接合界面となるため、ＤＯＳが少なくなる。
【００７２】
ここでは、ゲート絶縁膜（ｂｇ）と酸化物半導体層（Ｓ１）との界面におけるＤＯＳは電荷トラップと仮定した。また、ゲート絶縁膜（ｔｇ）と酸化物半導体層（Ｓ３）との界面におけるＤＯＳを電荷トラップと仮定した。また、当該ＤＯＳに捕獲された電荷が極めて長い緩和時間を有すると仮定すると、当該電荷は、トランジスタのしきい値電圧を変化させる場合がある。ＤＯＳには、トランジスタの動作ストレスに起因して電荷が捕獲されうる。
【００７３】
ここで、ゲート絶縁膜（ｂｇ）と酸化物半導体層（Ｓ１）との界面のＤＯＳに捕獲される電荷をＱｓｓｂとした。また、ゲート絶縁膜（ｔｇ）と酸化物半導体層（Ｓ３）との界面のＤＯＳに捕獲される電荷をＱｓｓｔとした。このとき、Ｑｓｓｂ、Ｑｓｓｔが、トランジスタのしきい値電圧を変化せることを検証する。
【００７４】
なお、ゲート電極（ｂｇ）は、例えば、電位を固定する。従って、トランジスタのオン／オフの制御は、例えば、ゲート電極（ｔｇ）によって行われる。なお、図５（Ａ）では、ゲート電極（ｂｇ）およびゲート絶縁膜（ｂｇ）が設けられている場合について述べたが、これに限定されない。ゲート電極（ｂｇ）として、導電層、半導体層、不純物が導入された半導体層（例えば、ｐ型半導体やｎ型半導体）が設けられていてもよい。また、ゲート電極（ｂｇ）は、必ずしも、ゲート電極としての機能を有さなくてもよい。また、ゲート絶縁膜（ｂｇ）は、必ずしも、ゲート絶縁膜としての機能を有さなくてもよい。
【００７５】
図５（Ｂ）は、図５（Ａ）のトランジスタにおいて、ゲート電極（ｂｇ）からゲート電極（ｔｇ）までの積層構造に対応する等価回路である。ここで、ゲート絶縁膜（ｂｇ）の容量をＣｂｇ、酸化物半導体層（Ｓ１）の容量をＣＳ１、酸化物半導体層（Ｓ２）の容量をＣＳ２、酸化物半導体層（Ｓ３）の容量をＣＳ３、ゲート絶縁膜（ｔｇ）の容量をＣｔｇとする。図５（Ｂ）より、図５（Ａ）に示すトランジスタにおいて、ゲート電極（ｂｇ）からゲート電極（ｔｇ）までの積層構造は、ゲート電極（ｂｇ）とゲート電極（ｔｇ）との間を、直列に接続したゲート絶縁膜（ｂｇ）、酸化物半導体層（Ｓ１）、酸化物半導体層（Ｓ２）、酸化物半導体層（Ｓ３）およびゲート絶縁膜（ｔｇ）に対応するキャパシタを有する等価回路として示すことができる。
【００７６】
ゲート電極（ｂｇ）のポテンシャルをＶｂｇ、ゲート電極（ｔｇ）のポテンシャルをＶｔｇとする。また、ゲート絶縁膜（ｂｇ）と酸化物半導体層（Ｓ１）との界面のポテンシャルをφｓｓｂ、酸化物半導体層（Ｓ１）と酸化物半導体層（Ｓ２）との界面のポテンシャルをφＳ２ｂ、酸化物半導体層（Ｓ２）と酸化物半導体層（Ｓ３）との界面のポテンシャルをφＳ２ｔ、酸化物半導体層（Ｓ３）とゲート絶縁膜（ｔｇ）との界面のポテンシャルをφｓｓｔとする。
【００７７】
ゲート絶縁膜（ｂｇ）は、ゲート電極（ｂｇ）側に電荷−（Ｑｓｓｂ＋ＱＳ１）を有し、酸化物半導体層（Ｓ１）側に電荷Ｑｓｓｂ＋ＱＳ１を有する。酸化物半導体層（Ｓ１）は、ゲート絶縁膜（ｂｇ）側に電荷−ＱＳ１を有し、酸化物半導体層（Ｓ２）側に電荷ＱＳ１を有する。酸化物半導体層（Ｓ２）は、酸化物半導体層（Ｓ１）側に電荷−ＱＳ２を有し、酸化物半導体層（Ｓ３）側に電荷ＱＳ２を有する。酸化物半導体層（Ｓ３）は、酸化物半導体層（Ｓ２）側に電荷−ＱＳ３を有し、ゲート絶縁膜（ｔｇ）側に電荷ＱＳ３を有する。ゲート絶縁膜（ｔｇ）は、酸化物半導体層（Ｓ３）側に電荷Ｑｓｓｔ−ＱＳ３を有し、ゲート電極（ｔｇ）側に電荷−（Ｑｓｓｔ−ＱＳ３）を有する。
【００７８】
以下に、各容量と電荷との関係を示す。ただし、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）は、絶縁体と仮定する。
【００７９】
ゲート絶縁膜（ｔｇ）において、容量と電荷との関係は数式（１）のように表される。
【００８０】
【数１】
2014179596.tif 000003
【００８１】
酸化物半導体層（Ｓ３）において、容量と電荷との関係は数式（２）のように表される。
【００８２】
【数２】
2014179596.tif 000004
【００８３】
酸化物半導体層（Ｓ２）において、容量と電荷との関係は数式（３）のように表される。
【００８４】
【数３】
2014179596.tif 000005
【００８５】
酸化物半導体層（Ｓ１）において、容量と電荷との関係は数式（４）のように表される。
【００８６】
【数４】
2014179596.tif 000006
【００８７】
ゲート絶縁膜（ｂｇ）において、容量と電荷との関係は数式（５）のように表される。
【００８８】
【数５】
2014179596.tif 000007
【００８９】
次に、数式（１）および数式（２）より、φｓｓｔを消去すると、数式（６）のようになる。なお、Ｖｆｂｔはフラットバンド電圧である。
【００９０】
【数６】
2014179596.tif 000008
【００９１】
また、数式（４）および数式（５）より、φｓｓｂを消去すると、数式（７）のようになる。なお、Ｖｆｂｂはフラットバンド電圧である。
【００９２】
【数７】
2014179596.tif 000009
【００９３】
酸化物半導体層（Ｓ２）の全体が空乏化していると仮定する。即ち、０＜ｘ＜ｔＳ２のとき、φ（ｘ）＜０とする。ｔＳ２は酸化物半導体層（Ｓ２）の厚さを示す。このとき、酸化物半導体層（Ｓ２）におけるポアソン方程式は、数式（８）のように表される。
【００９４】
【数８】
2014179596.tif 000010
【００９５】
ただし、ｅは電気素量を示す。また、ＮＤは酸化物半導体層（Ｓ２）のドナー密度を示す。また、ｎは酸化物半導体層（Ｓ２）の電子密度を示す。また、εＳ２は酸化物半導体層（Ｓ２）の誘電率を示す。
【００９６】
酸化物半導体層（Ｓ２）の全体が空乏化しているとき、ＮＤ＞＞ｎであるため、数式（８）は数式（９）のように近似できる。
【００９７】
【数９】
2014179596.tif 000011
【００９８】
次に、数式（９）を、数式（１０）および数式（１１）とする。Ｅ（ｘ）は膜厚方向の電界、ｋ１およびｋ２は未定係数である。
【００９９】
【数１０】
2014179596.tif 000012
【０１００】
【数１１】
2014179596.tif 000013
【０１０１】
境界条件φ（０）＝φＳ２ｔ、φ（ｔＳ２）＝φＳ２ｂより、数式（１０）および数式（１１）から、ｋ１およびｋ２は、それぞれ数式（１２）および数式（１３）のように求まる。
【０１０２】
【数１２】
2014179596.tif 000014
【０１０３】
【数１３】
2014179596.tif 000015
【０１０４】
また、ガウスの法則より、表面電荷密度は数式（１４）および数式（１５）で表される。
【０１０５】
【数１４】
2014179596.tif 000016
【０１０６】
【数１５】
2014179596.tif 000017
【０１０７】
従って、ＱＳ３およびＱＳ１は、以下の数式（１６）および数式（１７）のように求まる。
【０１０８】
【数１６】
2014179596.tif 000018
【０１０９】
【数１７】
2014179596.tif 000019
【０１１０】
数式（１６）および数式（１７）を、数式（６）および数式（７）に代入して整理すると、数式（１８）および数式（１９）が得られる。
【０１１１】
【数１８】
2014179596.tif 000020
【０１１２】
【数１９】
2014179596.tif 000021
【０１１３】
ここで、トランジスタのチャネルが、酸化物半導体層（Ｓ１）と酸化物半導体層（Ｓ２）との界面側から形成されると仮定すると、しきい値電圧Ｖｔｈは、φＳ２ｂ＝０のときのＶｔｇとなる。従って、数式（１８）および数式（１９）を連立し、φＳ２ｔを消去すると、しきい値電圧Ｖｔｈは数式（２０）のように求まる。
【０１１４】
【数２０】
2014179596.tif 000022
【０１１５】
従って、電荷Ｑｓｓｔおよび電荷Ｑｓｓｂによるしきい値電圧Ｖｔｈの変化量ΔＶｔｈは数式（２１）で表される。
【０１１６】
【数２１】
2014179596.tif 000023
【０１１７】
従って、ΔＶｔｈは、ＣＳ３を大きくする（例えば、酸化物半導体層（Ｓ３）を薄くする）ことでＱｓｓｂの寄与が小さくなることがわかる。また、ΔＶｔｈは、ＣＳ２を大きくする（例えば、酸化物半導体層（Ｓ２）を薄くする）ことでＱｓｓｂの寄与が小さくなることがわかる。また、ΔＶｔｈは、ＣＳ１を小さくする（例えば、酸化物半導体層（Ｓ１）を厚くする）ことでＱｓｓｂの寄与が小さくなることがわかる。
【０１１８】
また、Ｃｔｇを大きくする（ゲート絶縁膜（ｔｇ）を薄くする）ことでＱｓｓｂの寄与が小さくなることがわかる。また、Ｃｂｇを大きくする（ゲート絶縁膜（ｂｇ）を薄くする）ことでＱｓｓｂの寄与が小さくなることがわかる。
【０１１９】
一方、ＣＳ３、ＣＳ２、ＣＳ１は、Ｑｓｓｔの寄与に影響しないことがわかる。また、ΔＶｔｈは、Ｃｔｇを大きくする（ゲート絶縁膜（ｔｇ）を薄くする）ことでＱｓｓｔの寄与が小さくなることがわかる。
【０１２０】
従って、図５（Ａ）に示したトランジスタにおいて、ＤＯＳに起因するしきい値電圧の変化を小さくするためには、酸化物半導体層（Ｓ３）を薄くすればよい。または、酸化物半導体層（Ｓ２）を薄くすればよい。または、酸化物半導体層（Ｓ１）を厚くすればよい。または、ゲート絶縁膜（ｔｇ）を薄くすればよい。または、ゲート絶縁膜（ｂｇ）を薄くすればよい。
【０１２１】
ところで、トランジスタのチャネルは酸化物半導体層（Ｓ２）に形成される。即ち、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）が、酸化物半導体層（Ｓ２）よりも高い伝導帯下端のエネルギー（Ｅｃ）を有する。このとき、トランジスタのバンド構造の模式図を図６に示す。
【０１２２】
上述した劣化モデルは、ゲート絶縁膜（ｂｇ）と酸化物半導体層（Ｓ１）との界面のＤＯＳのポテンシャル、およびゲート絶縁膜（ｔｇ）と酸化物半導体層（Ｓ３）との界面のＤＯＳのポテンシャルが、フェルミ準位よりも低い場合について説明した。この場合、ゲート電極（ｂｇ）およびゲート電極（ｔｇ）が０Ｖにおいても、それぞれの界面のＤＯＳに電子が捕獲され、電荷Ｑｓｓｂおよび電荷Ｑｓｓｔが蓄積される（図６（Ａ）参照。）。
【０１２３】
一方、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）を有する場合、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）を有さない場合と比べて、それぞれの界面のＤＯＳのポテンシャルが、フェルミ準位よりも高くなる場合（伝導帯下端のエネルギーに近くなる場合）がある。このように、それぞれの界面のＤＯＳのポテンシャルが、フェルミ準位よりも高い場合、それぞれの界面のＤＯＳには電子が捕獲されないため、電荷Ｑｓｓｂおよび電荷Ｑｓｓｔは蓄積されない（図６（Ｂ）参照。）。なお、ゲート電極（ｔｇ）などに電圧が印加されることで、それぞれの界面のＤＯＳにも電荷が捕獲される場合がある。捕獲された電荷は、それぞれの界面のＤＯＳのポテンシャルが伝導帯下端のエネルギーに近いため、短い緩和時間で消滅する。従って、それぞれの界面のＤＯＳは、トランジスタのしきい値電圧を変化させる要因とはなりにくい。
【０１２４】
図６（Ｂ）に示したように、それぞれの界面のＤＯＳのポテンシャルとフェルミ準位との大小関係により、酸化物半導体層（Ｓ３）を設けることで電荷Ｑｓｓｔが蓄積されない場合がある。電荷Ｑｓｓｔが蓄積されない場合、劣化の要因自体が無くなることにより、トランジスタの信頼性は高くなる。
【０１２５】
以上に示した劣化モデルより、多層膜を有するトランジスタにおいて、しきい値電圧の変化量の小さくなる構造について説明した。ＤＯＳに起因するしきい値電圧の変化を小さくするためには、トランジスタのオン／オフを制御するゲート電極から近い酸化物半導体層を薄くすればよいことがわかる。また、トランジスタのオン／オフを制御するゲート電極から遠い酸化物半導体層を厚くすればよいことがわかる。
【０１２６】
＜酸化物半導体層におけるＤＯＳ、および原因元素の関係を説明するモデル＞
前述したように、酸化物半導体層内部、および酸化物半導体層と外部との界面近傍において、ＤＯＳが存在すると、酸化物半導体層を有するトランジスタを劣化させる要因などとなる。従って、酸化物半導体層におけるＤＯＳの起源を知ることは、トランジスタの劣化の要因を知ることに繋がる。
【０１２７】
酸化物半導体層内部、およびその界面近傍のＤＯＳは、酸素（Ｏ）、酸素欠損（Ｖｏ）および水素（Ｈ）の位置や結合関係によって説明することができる。以下、我々のモデルの概要を説明する。
【０１２８】
結論からいうと、酸化物半導体層内部、およびその界面近傍のＤＯＳを低減するためには、酸素欠損および水素を低減することが必要となる。以下に、酸化物半導体層内部、およびその界面近傍のＤＯＳについて、なぜ、酸素欠損および水素を低減することが必要であるかを、モデルを用いて説明する。
【０１２９】
図７は、酸化物半導体層内部、およびその界面近傍のＤＯＳを示すバンド構造である。以下では、酸化物半導体層がインジウム、ガリウムおよび亜鉛を有する酸化物半導体層である場合について説明する。
【０１３０】
まず、一般に、ＤＯＳには、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）と深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）とがある。なお、本明細書において、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）は、伝導帯下端のエネルギー（Ｅｃ）とミッドギャップ（ｍｉｄ  ｇａｐ）のエネルギーとの間にあるＤＯＳのことをいう。従って、例えば、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）は、伝導帯下端のエネルギーの近くに位置する。また、本明細書において、深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）は、価電子帯上端のエネルギー（Ｅｖ）とミッドギャップのエネルギーとの間にあるＤＯＳのことをいう。従って、例えば、深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）は、価電子帯上端のエネルギーよりもミッドギャップのエネルギーの近くに位置する。
【０１３１】
そこで、酸化物半導体層におけるＤＯＳについて考えてみると、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）は２種類ある。１つ目の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）は、酸化物半導体層の表面近傍（絶縁膜との界面またはその近傍）のＤＯＳ（ｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳ）である。２つ目の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）は、酸化物半導体層内部のＤＯＳ（ｂｕｌｋ  ｓｈａｌｌｏｗ  ＤＯＳ）である。一方、深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）としては、酸化物半導体層内部のＤＯＳ（ｂｕｌｋ  ｄｅｅｐ  ＤＯＳ）がある。
【０１３２】
これらのＤＯＳは、以下のように作用する可能性がある。まず、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳは、伝導帯下端から浅い位置にあるため、電荷の捕獲および消失が容易に起こりうる。次に、酸化物半導体層内部のｂｕｌｋ  ｓｈａｌｌｏｗ  ＤＯＳは、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳと比べると伝導帯下端から深い位置にあるため、電荷の消失が起こりにくい。
【０１３３】
以下では、酸化物半導体層にＤＯＳを作る原因元素について説明する。
【０１３４】
例えば、酸化物半導体層上に酸化シリコン膜を形成する場合、酸化シリコン膜中に酸化物半導体層に含まれるインジウムが入り込み、シリコンと置換することで、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）を作る場合がある。
【０１３５】
また、例えば、酸化物半導体層と酸化シリコン膜との界面では酸化物半導体層に含まれるインジウムと酸素との結合が切れ、当該酸素とシリコンとの結合が生じる。これは、シリコンと酸素との結合エネルギーがインジウムと酸素との結合エネルギーよりも高いこと、およびシリコン（４価）がインジウム（３価）よりも価数が多いことに起因する。そして、酸化物半導体層に含まれる酸素がシリコンに奪われることによって、インジウムと結合していた酸素のサイトは酸素欠損となる。また、この現象は、表面だけでなく、酸化物半導体層内部にシリコンが入っていった場合も、同様に生じる。これらの酸素欠損は、深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）を形成する。
【０１３６】
また、シリコンだけでなく、別の要因によっても、インジウムと酸素との結合が切れる場合がある。例えば、インジウム、ガリウムおよび亜鉛を有する酸化物半導体層において、インジウムと酸素との結合は、ガリウムや亜鉛と酸素との結合よりも弱くて切れやすい。そのため、例えば、プラズマによるダメージやスパッタ粒子によるダメージなどによっても、インジウムと酸素との結合が切れ、酸素欠損が生じうる。この酸素欠損は、深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）を形成する。この深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）は、正孔を捕獲することができるため、正孔トラップ（正孔捕獲中心）となる。つまり、この酸素欠損が、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳを形成する。
【０１３７】
これらの酸素欠損による深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）は、後で説明するように、水素が原因となって、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳや、酸化物半導体層内部のｂｕｌｋ  ｓｈａｌｌｏｗ  ＤＯＳを形成するための要因の一つとなる。
【０１３８】
これらの酸素欠損は、ＤＯＳを形成するため、酸化物半導体層の不安定要因となる。また、酸化物半導体層中の酸素欠損は、水素を捕獲することで準安定状態となる。つまり、深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）であり、正孔を捕獲することができる正孔トラップであった酸素欠損が、水素を捕獲すると、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）を形成する。その結果、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）は、電子を捕獲することができる電子トラップとなったり、電子の発生源となったりすることができるようになる。このように、酸素欠損は水素を捕獲する。しかし、あとで述べるように、酸化物半導体層中の水素の位置次第では、プラス（中性またはプラス）にもマイナス（中性またはマイナス）にも帯電しうる。そのため、酸化物半導体層を有するトランジスタに対して、水素は悪影響を及ぼす可能性がある。
【０１３９】
一例として、図８に、ボトムゲートトップコンタクト構造のトランジスタの断面模式図を示す。酸化物半導体層（ＯＳ）は、絶縁膜との界面近傍にｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳを有する。ｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳには、電子が捕獲されており、マイナスに帯電している。そのため、ｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳは、トランジスタのしきい値電圧を変化させる要因となる。
【０１４０】
そこで、酸素欠損がトランジスタに対して悪影響を及ぼさないようにするためには、酸素欠損の密度を低減することが重要となる。酸化物半導体層の酸素欠損の密度は、酸化物半導体層に過剰な酸素を供給する、即ち酸素欠損を過剰酸素で埋めることによって低減することができる。つまり、酸素欠損は、過剰酸素が入ることで安定状態とすることができる。例えば、酸化物半導体層の内部、または酸化物半導体層の界面近傍に設けられた絶縁膜中に、過剰酸素を有せしめるとする。すると、その過剰酸素が酸化物半導体層の酸素欠損を埋めることによって、酸化物半導体層の酸素欠損を効果的に消滅または低減することができる。
【０１４１】
このように、酸素欠損は、水素または酸素のいずれかによって、準安定状態または安定状態となる。酸化物半導体層中の水素濃度が高い場合、酸素欠損は、水素を捕獲するものが多くなる。一方、酸素欠損中に水素が存在する場合、過剰酸素を供給しても、過剰酸素は、まずは水素を取り除くために用いられる。そのため、過剰酸素は、水素を取り除いた後に、ようやく酸素欠損を埋めるために用いられる。従って、酸化物半導体層中の水素濃度が高い場合は、過剰酸素によって低減できる酸素欠損が少なくなる。逆に、酸化物半導体層中の水素濃度が低い場合、酸素欠損に捕獲される水素が少なくなる。そのため、過剰酸素を供給することによって、酸素欠損の密度を大幅に低減することが可能となる。
【０１４２】
既に述べたように、酸素欠損は水素を捕獲するが、水素の捕獲の仕方次第では、プラス（中性またはプラス）にもマイナス（中性またはマイナス）にも帯電しうる。ここでは、酸化物半導体層内部のｂｕｌｋ  ｓｈａｌｌｏｗ  ＤＯＳと、表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳとについて考える。これらのｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳが、中性もしくはマイナス、または中性もしくはプラス、のいずれかに帯電することは、水素（水素結合）、酸素欠損および酸素の相対的な位置を考えるのみで統一的に理解できる。例えば、酸化物半導体層内部において、水素が酸素欠損に捕獲され、ＶｏＨが形成されると、中性またはプラスに帯電する。つまり、Ｈ＋＋ｅ−が、酸化物半導体層内部のｂｕｌｋ  ｓｈａｌｌｏｗ  ＤＯＳを形成し、酸化物半導体層にｎ型領域を形成する要因となる。
【０１４３】
一方、水素は、中性またはプラスに帯電する場合だけでなく、中性またはマイナスに帯電する場合もある。それらを考慮すると、酸化物半導体層内部のｂｕｌｋ  ｓｈａｌｌｏｗ  ＤＯＳと、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳとを形成するような以下のモデルが考えられる。なお、モデル中の「…」は結合を示すものではない。なお、モデル中の「…」は原子間のイオン性結合を示すモデル中の「―」と区別するために用いている。
【０１４４】
まず、酸化物半導体層に含まれるインジウムと酸素との結合が切れ、当該酸素とシリコンとの結合が生じ、さらに水素が存在する場合について、モデルを表１に列挙する。
【０１４５】
【表１】
2014179596.tif 000024
【０１４６】
例えば、水素が酸素と結合したモデルＡがある。
【０１４７】
また、例えば、水素が酸素欠損に捕獲されたモデルＢがある。
【０１４８】
また、シリコンをインジウムに置き換えた場合も同様である。例えば、水素が酸素と結合したモデルＣがある。
【０１４９】
また、例えば、水素が酸素欠損に捕獲されたモデルＤがある。
【０１５０】
このように４つのモデルＡ乃至Ｄが考えられる。このモデルにより、中性またはプラスだけでなく、中性またはマイナスの、いずれかに帯電することを説明することができる。ただし、インジウムよりシリコンの結合が強いため、モデルＤに比べてモデルＢの可能性は低いと考えられる。
【０１５１】
従って、水素、酸素欠損および酸素の相対的な位置関係によって、水素はプラスとマイナスの両方に帯電しうる可能性がある。即ち、酸素欠損と水素は、プラスに帯電するＤＯＳとマイナスに帯電するＤＯＳの両方を形成しうる。それらは、周囲の環境（周囲に配置される元素の電気陰性度）に応じて、プラスとマイナスのいずれかに帯電しうる可能性がある。
【０１５２】
＜酸化物半導体層を有するトランジスタの暗状態におけるヒステリシス劣化モデル＞
次に、酸化物半導体層を有するトランジスタの劣化のメカニズムについて述べる。酸化物半導体層を有するトランジスタは、光が照射されている場合と、光が照射されていない場合とで、特性が劣化するときの挙動が異なる。光が照射されている場合は、酸化物半導体層内部の深い位置のＤＯＳ（ｂｕｌｋ  ｄｅｅｐ  ＤＯＳ）が大きく影響する可能性がある。光が照射されていない場合は、酸化物半導体層の表面近傍（絶縁膜との界面またはその近傍）の浅い位置のＤＯＳ（ｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳ）が関係している可能性がある。
【０１５３】
そこで、まず、酸化物半導体層を有するトランジスタに光が照射されていない場合（暗状態）について述べる。この場合には、酸化物半導体層の表面近傍（絶縁膜との界面またはその近傍）の浅い位置のＤＯＳ（ｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳ）による電荷の捕獲、放出の関係から、トランジスタの劣化メカニズムについて説明することができる。
【０１５４】
酸化物半導体層を有するトランジスタに対し、暗状態においてゲートＢＴ（ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を繰り返し行った場合のしきい値電圧（Ｖｔｈ）の変化を図９に示す。図９から分かる通り、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行うことでしきい値電圧はプラス方向へと変化する。次に、続けてマイナスゲートＢＴストレス試験（−ＧＢＴ）を行うと、しきい値電圧はマイナス方向へと変化して、初期値（Ｉｎｉｔｉａｌ）と同程度のしきい値電圧となる。このように、プラスゲートＢＴストレス試験と、マイナスゲートＢＴストレス試験とを交互に繰り返し行うと、しきい値電圧が上下に変化する（ヒステリシスが生じる）。つまり、光を照射しない状態で、マイナスゲートＢＴストレス試験と、プラスゲートＢＴストレス試験とを繰り返し行っていくと、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化していくが、全体としては、一定の範囲内での変化にとどまることがわかった。
【０１５５】
このような暗状態でのゲートＢＴストレス試験におけるトランジスタのしきい値電圧の変化は、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳによって説明することができる。図１０に、酸化物半導体層を含むバンド構造と、バンド構造に対応するフローチャートを示す。なお、ここでは、光が照射されていない場合における劣化のメカニズムについて考えているため、ゲートＢＴストレス試験の前も、ゲートＢＴストレス試験中も、ゲートＢＴストレス試験後も、光は照射されない場合について述べているものとする。
【０１５６】
ゲートＢＴストレスの印加前（ゲート電圧（Ｖｇ）は０）は、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳは、フェルミ準位（Ｅｆ）よりもエネルギーが高く、電子が捕獲されていないため電気的に中性である（ステップＳ１０１）。このとき、測定したしきい値電圧を、ゲートＢＴストレスの印加前の初期値とする。
【０１５７】
次に、プラスゲートＢＴストレス試験（暗状態）を行い、プラスのゲート電圧を印加する。すると、プラスのゲート電圧を印加することで、伝導帯のバンドが曲がり、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳがフェルミ準位よりも低いエネルギーとなる。そのため、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳには電子が捕獲され、マイナスに帯電する（ステップＳ１０２）。
【０１５８】
次に、ストレスを止め、ゲート電圧を０にする。ゲート電圧を０にすることで、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳがフェルミ準位よりも高いエネルギーとなる。ところが、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳに捕獲された電子が放出するまでに長い時間を要する。そのため、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳはマイナスに帯電したままとなる（ステップＳ１０３）。このとき、トランジスタのチャネル形成領域にはゲート電圧のほかに、マイナスの電圧が印加され続けている状態となる。従って、トランジスタをオンするために、初期値よりも高いゲート電圧を印加しなくてはならず、しきい値電圧はプラス方向に変化する。つまり、ノーマリオフ化しやすくなる可能性がある。
【０１５９】
次に、マイナスゲートＢＴストレス試験（暗状態）を行い、マイナスのゲート電圧を印加する。マイナスのゲート電圧を印加することで、伝導帯のバンドが曲がり、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳがさらに高いエネルギーとなる。そのため、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳに捕獲された電子が放出し、電気的に中性となる（ステップＳ１０４）。この電子の放出が要因となって、しきい値電圧が、ゲートＢＴストレス試験を行う前の初期値と概ね等しい大きさに戻る可能性がある。
【０１６０】
次に、ストレスを止め、ゲート電圧を０にする。このとき、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳは、捕獲された電子を放出済みであるため、電気的に中性である（ステップＳ１０１）。そのため、しきい値電圧は、プラス方向に変化し、結果として、ゲートＢＴストレスの印加前の初期値に戻る。つまり、光を照射しない状態で、マイナスゲートＢＴストレス試験と、プラスゲートＢＴストレス試験とを繰り返し行っていくと、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化していく。しかし、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳにおいて、プラスゲートＢＴストレス試験時に捕獲された電子が、マイナスゲートＢＴストレス試験時に放出されるため、全体としては、しきい値電圧は一定の範囲内で変化することがわかった。
【０１６１】
以上のように、暗状態におけるゲートＢＴストレス試験によるトランジスタのしきい値電圧の変化は、酸化物半導体層の表面近傍のｓｕｒｆａｃｅ  ｓｈａｌｌｏｗ  ＤＯＳを理解することによって説明することができる。
【０１６２】
＜酸化物半導体層を有するトランジスタにおける光照射下での劣化モデル＞
既に述べたように、酸化物半導体層を有するトランジスタの劣化については、光が照射された場合と、光が照射されていない場合とで、挙動が異なる。光が照射されていない場合については既に述べた。従って、ここでは、光が照射されている場合における劣化のメカニズムについて述べる。光が照射されている場合は、酸化物半導体層内部の深い位置のＤＯＳ（ｂｕｌｋ  ｄｅｅｐ  ＤＯＳ）が関係している。ここでは、酸化物半導体層内部の深い位置のＤＯＳ（ｂｕｌｋ  ｄｅｅｐ  ＤＯＳ）による電荷の捕獲、放出の関係から、光が照射されている場合（明状態）のトランジスタの劣化のメカニズムについて説明する。
【０１６３】
酸化物半導体層を有するトランジスタに対し、光照射下においてゲートＢＴストレス試験を繰り返し行った場合のしきい値電圧（Ｖｔｈ）の変化を図１１に示す。図１１から分かるように、しきい値電圧（Ｖｔｈ）は初期値（Ｉｎｉｔｉａｌ）から変化する。
【０１６４】
図１１では、まず最初に、しきい値電圧の初期値として、ゲートＢＴストレスを加えずに、光を遮光した状態（暗状態）において測定した結果をプロットした。次に、ゲートＢＴストレスを加えずに、光を照射した状態（明状態）において、しきい値電圧を測定した。その結果、光を遮光した状態（暗状態）でのしきい値電圧と比べて、光を照射した状態（明状態）でのしきい値電圧は、マイナス方向に大きく変化することがわかった。これは、光を照射することによって、電子および正孔（ホール）が生成され、生成された電子が伝導帯へ励起されるためである可能性がある。つまり、ゲートＢＴストレスを加えない場合であっても、光の照射によって、酸化物半導体層を有するトランジスタのしきい値電圧は、マイナス方向へシフトし、ノーマリオン化しやすくなるといえる。この場合、酸化物半導体層のエネルギーギャップが大きいほど、または、ギャップ内のＤＯＳが少ないほど、励起される電子は少なくなる。そのため、そのような場合は、光を照射することのみによるしきい値電圧の変化は小さくなる。
【０１６５】
次に、光を照射したままの状態で、マイナスゲートＢＴストレス試験（−ＧＢＴ）を行うと、しきい値電圧はさらにマイナス方向に変化した。これは、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳに捕獲された正孔が、電界によってゲート絶縁膜（ＧＩ）中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ：Ｎｏｎ  Ｂｒｉｄｇｉｎｇ  Ｏｘｙｇｅｎ  Ｈｏｌｅ  Ｃｅｎｔｅｒ）に注入され、プラスに帯電したためである可能性がある。
【０１６６】
その後、光を照射したままの状態で、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行うと、しきい値電圧はプラス方向に変化した。これは、電界によって、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）から正孔が低減したためである可能性がある。しかしながら、しきい値電圧が初期値まで戻りきっていないことから、ゲート絶縁膜中に取り込まれた正孔は、その全てが放出されるわけではないと判断できる。
【０１６７】
さらに、光を照射したままの状態で、マイナスゲートＢＴストレス試験と、プラスゲートＢＴ試験とを繰り返し行っていくと、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化しながら、全体としては、徐々にマイナス方向へ変化していくことがわかった。このような結果となったのは、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）の正孔が原因である可能性がある。つまり、プラスゲートＢＴストレス試験によって、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）の正孔が減少する。ただし、その正孔は、全てが放出されるのではなく、正孔の一部が、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）に残存する。そしてさらに、正孔が僅かに残存したまま状態で、マイナスゲートＢＴストレス試験を行うと、残存した正孔に上積みするようにゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）の正孔が追加されて蓄積していく。そして、再度プラスゲートＢＴストレス試験を行うことによって、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）の正孔が僅かに減少するが、次にマイナスゲートＢＴストレス試験を行うと、正孔が再度追加される。つまり、プラスゲートＢＴストレス試験を行うと、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）に正孔が減少するが僅かに残り、マイナスゲートＢＴストレス試験を行うと、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）に正孔がさらに追加されるため、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化しながら、全体としては、徐々にマイナス方向へ変化していくものと考えられる。
【０１６８】
以上に示した光照射下でのゲートＢＴストレス試験（プラスゲートＢＴとマイナスゲートＢＴの繰り返し試験）において、トランジスタのしきい値電圧が変化していくメカニズムについて、図１２および図１３に示すバンド構造を用いて説明する。図１２および図１３では、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳ、およびゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１およびＮＢＯＨＣ２）を用いて説明する。なお、非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）は、非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）よりも、酸化物半導体層との界面に近い位置（表面側）にある非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）である。
【０１６９】
ゲートＢＴストレスの印加と光の照射とを行う前（ゲート電圧（Ｖｇ）は０）、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳは、フェルミ準位（Ｅｆ）よりもエネルギーが低く、正孔が捕獲されていないため電気的に中性である（ステップＳ１１１）。このとき、暗状態で測定したしきい値電圧を、暗状態の初期値とする。
【０１７０】
次に、ゲートＢＴストレスを加えずに、酸化物半導体層に光を照射すると、電子および正孔が生成される（ステップＳ１１２）。生成された電子は、伝導帯に励起され、しきい値電圧をマイナス方向へ変化させる（以降のステップでは電子を省略して示す。）。また、正孔が生成されることで、正孔の擬フェルミ準位（Ｅｆｐ）が下がる。正孔の擬フェルミ準位（Ｅｆｐ）が下がることで、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳに正孔が捕獲される（ステップＳ１１３）。従って、ゲートＢＴストレスを加えずに、光を照射すると、暗状態のときと比べて、しきい値電圧がマイナス方向に変化し、ノーマリオン化しやすくなる可能性がある。
【０１７１】
次に、光を照射したままの状態で、マイナスゲートＢＴストレス試験を行うと、電界勾配が生じ、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳに捕獲された正孔が、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に注入される（ステップＳ１１４）。また、図１３に示すように、電界により、ゲート絶縁膜のさらに内部の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）へも正孔の一部が移動する（ステップＳ１１５）。ゲート絶縁膜中で非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）から非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）への正孔の移動は、電界を印加する時間が長いほど進行する。ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１およびＮＢＯＨＣ２）の正孔は、プラスの固定電荷として振る舞うため、しきい値電圧をマイナス方向に変化させ、ノーマリオン化しやすくなる。
【０１７２】
なお、ここでは、理解を容易にするため、光照射とマイナスゲートＢＴストレス試験とを異なるステップに分けて示したが、これに限定して解釈されるものではない。例えば、ステップＳ１１２乃至ステップＳ１１５が、並行して起こるステップであると考えても構わない。
【０１７３】
次に、光を照射したままの状態でプラスゲートＢＴストレス試験を行うと、プラスのゲート電圧を印加することによって、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳに捕獲された正孔、およびゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）の正孔が放出される（ステップＳ１１６）。その結果、しきい値電圧はプラス方向に変化する。ただし、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）は、ゲート絶縁膜の内部の深い位置であるため、光を照射したままの状態でプラスゲートＢＴストレス試験を行ったとしても、直接正孔が放出されることはほとんど起こりえない。ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）の正孔を放出するためには、一度、表面側の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に移動しなくてはならない。ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）から非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）への正孔の移動は、電界を印加した時間に応じて少しずつ起こる。従って、しきい値電圧のプラス方向への変化量も小さく、初期値まで戻り切らない。
【０１７４】
また、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）と、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳとの間でも、正孔のやりとりが起こる。しかし、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳには、既に多くの正孔が捕獲されている状態となっているため、酸化物半導体層およびゲート絶縁膜全体の帯電量はほとんど減少しない可能性がある。
【０１７５】
次に、再び、光を照射したままの状態で、マイナスゲートＢＴストレス試験を行うと、電界勾配が生じ、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳに捕獲された正孔が、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に注入される。また、電界により、ゲート絶縁膜のさらに内部の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）へも正孔の一部が注入される（ステップＳ１１７）。なお、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）は、ステップＳ１１５で入った正孔が放出せずに残ったままの状態である。そのため、さらに正孔が注入されることで、固定電荷として振る舞う正孔数はさらに増える。しきい値電圧をさらにマイナス方向に変化させ、よりノーマリオン化しやすくなる。
【０１７６】
次に、光を照射したままの状態でプラスゲートＢＴストレス試験を行うと、プラスのゲート電圧を印加することによって、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳに捕獲された正孔、およびゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）の正孔が放出される（ステップＳ１１８）。その結果、しきい値電圧はプラス方向に変化する。ただし、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）の正孔は、ほとんど放出されない。従って、しきい値電圧のプラス方向への変化量も小さく、初期値まで戻り切らない。
【０１７７】
以上のように、光を照射した状態において、マイナスゲートＢＴストレス試験とプラスゲートＢＴストレス試験とを繰り返し行うことによって、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化しながら、全体としては、徐々にマイナス方向へ変化していくものと考えられる。
【０１７８】
以上のように、光照射下でのゲートＢＴストレス試験におけるトランジスタのしきい値電圧の変化は、酸化物半導体層内部のｂｕｌｋ  ｄｅｅｐ  ＤＯＳ、およびゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１およびＮＢＯＨＣ２）を理解することによって説明することができる。
【０１７９】
＜酸化物半導体層の脱水化および脱水素化、ならびに加酸素化のプロセスモデル＞
トランジスタに安定した電気特性を付与するためには、酸化物半導体層内部、およびその界面近傍にＤＯＳをより少なくすること（高純度真性化）が重要である。以下では、酸化物半導体層の高純度真性化のプロセスモデルについて説明する。そこで、まずは、酸化物半導体層の、脱水化および脱水素化について説明し、次に、酸素欠損（Ｖｏ）を酸素で埋めることによる加酸素化について説明する。
【０１８０】
以下では、インジウムと酸素との結合が切れ、酸素欠損が形成されるモデルについて説明する。
【０１８１】
インジウムと酸素との結合が切れると、酸素が脱離し、インジウムと結合していた酸素のサイトが酸素欠損となる。酸素欠損は、酸化物半導体層の深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）を形成する。酸化物半導体層の酸素欠損は、不安定であるため、酸素または水素を捕獲することで安定しようとする。そのため、酸素欠損の近くに水素があると、酸素欠損が水素を捕獲することでＶｏＨとなる。ＶｏＨは、酸化物半導体層の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）を形成する。
【０１８２】
次に、酸化物半導体層のＶｏＨに酸素が近づいてくると、酸素は、ＶｏＨから水素を奪い、水酸基（ＯＨ）の状態で、水素を脱離させる（図１４（Ａ）および図１４（Ｂ）参照。）。酸素は、加熱処理などによって酸化物半導体層中を移動することで近づいてくる。
【０１８３】
さらに、脱離した水酸基は、別の酸化物半導体層のＶｏＨに近づくと、ＶｏＨから水素を奪い、水分子（Ｈ２Ｏ）の状態で、さらに水素を脱離させる（図１４（Ｃ）および図１４（Ｄ）参照。）。以上のように、１つの酸素は、酸化物半導体層の２つの水素を脱離させる。これを、酸化物半導体層の脱水化および脱水素化と呼ぶ。脱水化および脱水素化によって、酸化物半導体層の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）が低減され、深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）が形成される。
【０１８４】
次に、酸化物半導体層の酸素欠損に酸素が近づいてくると、酸素は、酸素欠損に捕獲され、酸素欠損が消失する（図１４（Ｅ）および図１４（Ｆ）参照。）。これを、酸化物半導体層の加酸素化と呼ぶ。加酸素化によって、酸化物半導体層の深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）を低減することができる。
【０１８５】
以上のようにして、酸化物半導体層の脱水化および脱水素化、ならびに加酸素化を行うと、酸化物半導体層の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）および深い位置のＤＯＳ（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）を低減することができる。これを酸化物半導体の高純度真性化と呼ぶ。
【０１８６】
＜多層膜を有するトランジスタの構造および作製方法についての説明＞
以下では、多層膜を有するトランジスタの構造および作製方法について説明する。
【０１８７】
＜トランジスタ構造（１）＞
まず、トップゲートトップコンタクト型のトランジスタの一例について説明する。
【０１８８】
図１５は、トランジスタの上面図および断面図である。図１５（Ａ）は、トランジスタの上面図を示す。図１５（Ａ）において、一点鎖線Ａ１−Ａ２に対応する断面図を図１５（Ｂ）に示す。また、図１５（Ａ）において、一点鎖線Ａ３−Ａ４に対応する断面図を図１５（Ｃ）に示す。
【０１８９】
図１５（Ｂ）に示すトランジスタは、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の酸化物半導体層１０６ａと、酸化物半導体層１０６ａ上の酸化物半導体層１０６ｂと、酸化物半導体層１０６ｂ上の酸化物半導体層１０６ｃと、酸化物半導体層１０６ｃと接するソース電極１１６ａおよびドレイン電極１１６ｂと、酸化物半導体層１０６ｃ、ソース電極１１６ａおよびドレイン電極１１６ｂ上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上のゲート電極１０４と、を有する。なお、好ましくは、ゲート絶縁膜１１２およびゲート電極１０４上に、保護絶縁膜１０８と、保護絶縁膜１０８上の保護絶縁膜１１８と、を設ける。なお、トランジスタは、下地絶縁膜１０２を有さなくても構わない。
【０１９０】
なお、図１５（Ｂ）に示すトランジスタにおいて、保護絶縁膜１０８と保護絶縁膜１１８との積層順を入れ替えた構造であっても構わない（図１６参照。）。図１６に示すトランジスタは、図１５に示すトランジスタよりも下地絶縁膜１０２から放出される過剰酸素の外方拡散が起こりにくい場合がある。従って、図１５に示すトランジスタよりも、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの酸素欠損を低減できる（ＤＯＳを低減できる）可能性がある。
【０１９１】
図１５に示すトランジスタの酸化物半導体層１０６ａは、例えば、図１（Ａ）に示す酸化物半導体層（Ｓ１）に対応する。また、図１５に示すトランジスタの酸化物半導体層１０６ｂは、例えば、図１（Ａ）に示す酸化物半導体層（Ｓ２）に対応する。また、図１５に示すトランジスタの酸化物半導体層１０６ｃは、例えば、図１（Ａ）に示す酸化物半導体層（Ｓ３）に対応する。
【０１９２】
図１５に示すトランジスタの下地絶縁膜１０２は、例えば、図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当する。また、図１５に示すトランジスタは、例えば、図５（Ａ）に示すトランジスタのゲート電極（ｂｇ）を有してもよい。図１５に示すトランジスタは、例えば、ゲート電極１０４に対向して、下地絶縁膜１０２の下面と接するバックゲート電極を有してもよい。また、図１５に示すトランジスタにおいて、基板１００が導電性を有する場合、例えば、基板１００が図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当してもよい。また、図１５に示すトランジスタにおいて、下地絶縁膜１０２より下に配線などの導電膜を有する場合、例えば、当該導電膜が図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当してもよい。
【０１９３】
なお、ソース電極１１６ａおよびドレイン電極１１６ｂに用いる導電膜の種類によっては、酸化物半導体層１０６ｂ、酸化物半導体層１０６ｃの一部から酸素を奪い、または混合層を形成し、酸化物半導体層１０６ｂ、酸化物半導体層１０６ｃ中にｎ型領域（低抵抗領域）を形成することがある。
【０１９４】
図１５（Ａ）において、ゲート電極１０４と重なる領域において、ソース電極１１６ａとドレイン電極１１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ｎ型領域を含む場合、ゲート電極１０４と重なる領域において、ソース領域とドレイン領域との間隔をチャネル長といってもよい。
【０１９５】
なお、チャネル形成領域とは、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃにおいて、ゲート電極１０４と重なり、かつソース電極１１６ａとドレイン電極１１６ｂとに挟まれる領域をいう（図１５（Ｂ）参照。）。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１９６】
なお、酸化物半導体層１０６ｂは、図１５（Ａ）に示すように、上面図においてゲート電極１０４の外側まで設けられる。ただし、酸化物半導体層１０６ｂがゲート電極１０４の内側に設けられても構わない。こうすることで、ゲート電極１０４側から光が入射した際に、酸化物半導体層１０６ｂ中で光によってキャリアが生成されることを抑制することができる。即ち、ゲート電極１０４は遮光膜としての機能を有する。
【０１９７】
以下では、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃを含む多層膜について説明する。
【０１９８】
酸化物半導体層１０６ｂは、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体層１０６ｂは、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体層１０６ｂは、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。
【０１９９】
ただし、酸化物半導体層１０６ｂは、インジウムを含む酸化物に限定されない。酸化物半導体層１０６ｂは、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
【０２００】
酸化物半導体層１０６ａは、酸化物半導体層１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体層である。酸化物半導体層１０６ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層１０６ａが構成されるため、酸化物半導体層１０６ｂと酸化物半導体層１０６ａとの界面において、ＤＯＳが形成されにくい。
【０２０１】
酸化物半導体層１０６ｃは、酸化物半導体層１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体層である。酸化物半導体層１０６ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層１０６ｃが構成されるため、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの界面において、ＤＯＳが形成されにくい。
【０２０２】
なお、酸化物半導体層１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層１０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体層１０６ｃは、酸化物半導体層１０６ａと同種の酸化物を用いても構わない。
【０２０３】
ここで、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの間には、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの混合領域を有する場合がある。また、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの間には、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの混合領域を有する場合がある。混合領域は、ＤＯＳが少なくなる。そのため、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる（図２８参照。）。ただし、酸化物半導体層１０６ａの伝導帯下端のエネルギーをＥｃＡ、酸化物半導体層１０６ｂの伝導帯下端のエネルギーをＥｃＢ、酸化物半導体層１０６ｃの伝導帯下端のエネルギーをＥｃＣとする。
【０２０４】
また酸化物半導体層１０６ｂは、エネルギーギャップが大きい酸化物を用いる。酸化物半導体層１０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。また、酸化物半導体層１０６ｃのエネルギーギャップは、例えば、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
【０２０５】
また、酸化物半導体層１０６ａは、エネルギーギャップが大きい酸化物を用いる。例えば、酸化物半導体層１０６ａのエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
【０２０６】
また、酸化物半導体層１０６ｃは、エネルギーギャップが大きい酸化物を用いる。例えば、酸化物半導体層１０６ｃのエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。ただし、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｃは、酸化物半導体層１０６ｂよりもエネルギーギャップが大きい酸化物とする。
【０２０７】
酸化物半導体層１０６ｂは、酸化物半導体層１０６ａよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層１０６ｂとして、酸化物半導体層１０６ａよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２０８】
また、酸化物半導体層１０６ｂとして、酸化物半導体層１０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層１０６ｂとして、酸化物半導体層１０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。
【０２０９】
このとき、ゲート電極１０４に電界を印加すると、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂ、酸化物半導体層１０６ｃのうち、電子親和力の大きい酸化物である酸化物半導体層１０６ｂにチャネルが形成される。
【０２１０】
また、図１乃至図４を用いて説明したように、トランジスタのオン電流向上のためには、酸化物半導体層１０６ｃの厚さは小さいほど好ましい。例えば、酸化物半導体層１０６ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層１０６ｃは、チャネルの形成される酸化物半導体層１０６ｂへ、ゲート絶縁膜１１２を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体層１０６ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層１０６ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
【０２１１】
また、先のトランジスタの劣化モデルで示したように、酸化物半導体層１０６ａは厚く、酸化物半導体層１０６ｂは薄く、酸化物半導体層１０６ｃは薄く設けられることが好ましい。具体的には、酸化物半導体層１０６ａの厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層１０６ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜１０２と酸化物半導体層１０６ａとの界面からチャネルの形成される酸化物半導体層１０６ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体層１０６ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体層１０６ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０２１２】
例えば、酸化物半導体層１０６ａの厚さは酸化物半導体層１０６ｂの厚さより厚く、酸化物半導体層１０６ｂの厚さは酸化物半導体層１０６ｃの厚さより厚くすればよい。
【０２１３】
なお、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの３層からなる多層膜について説明したが、これに限定されない。例えば、酸化物半導体層１０６ｂのみとしても構わない。また、例えば、酸化物半導体層１０６ａおよび酸化物半導体層１０６ｂの２層からなる多層膜、または酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの２層からなる多層膜としても構わない。また、例えば、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの間に酸化物半導体層を有する４層以上からなる多層膜としても構わない。この場合、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの間にある酸化物半導体層は、例えば、酸化物半導体層１０６ａの電子親和力以上、酸化物半導体層１０６ｂの電子親和力以下の電子親和力である酸化物とする。また、例えば、酸化物半導体層１０６ｃと酸化物半導体層１０６ｂとの間に酸化物半導体層を有する４層以上からなる多層膜としても構わない。この場合、酸化物半導体層１０６ｃと酸化物半導体層１０６ｂとの間にある酸化物半導体層は、例えば、酸化物半導体層１０６ｃの電子親和力以上、酸化物半導体層１０６ｂの電子親和力以下の電子親和力である酸化物とする。
【０２１４】
なお、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃをスパッタリング法で成膜する場合、パーティクル数を増大させないために、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。従って、半導体装置の生産性を高めることができる。
【０２１５】
酸化物半導体層１０６ａをスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが１：１：０．５、１：１：１、１：１：２、１：３：１、１：３：２、１：３：４、１：３：６、１：６：２、１：６：４、１：６：６、１：６：８、１：６：１０、１：９：２、１：９：４、１：９：６、１：９：８、１：９：１０などとすればよい。
【０２１６】
酸化物半導体層１０６ｂをスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、などとすればよい。
【０２１７】
酸化物半導体層１０６ｃをスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが１：１：０．５、１：１：１、１：１：２、１：３：１、１：３：２、１：３：４、１：３：６、１：６：２、１：６：４、１：６：６、１：６：８、１：６：１０、１：９：２、１：９：４、１：９：６、１：９：８、１：９：１０などとすればよい。
【０２１８】
酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃをスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
【０２１９】
以下では、酸化物中におけるシリコンの影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体層１０６ｂ中の不純物濃度を低減し、高純度真性化することが有効である。なお、酸化物半導体層１０６ｂのキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。なお、酸化物において、主成分以外（１ａｔｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニウムは酸化物中で不純物となる場合がある。従って、近接する膜中の不純物濃度も低減することが好ましい。
【０２２０】
例えば、前述したように、酸化物にシリコンが含まれることでＤＯＳを形成する場合がある。また、酸化物半導体層１０６ｂの表層にシリコンがあることでＤＯＳを形成する場合がある。そのため、酸化物半導体層１０６ｂと酸化物半導体層１０６ａとの間におけるシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの間におけるシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０２２１】
また、前述したように、酸化物中で水素は、ＤＯＳを形成し、キャリア密度を増大させてしまう場合がある。酸化物半導体層１０６ｂの水素濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物中で窒素は、ＤＯＳを形成し、キャリア密度を増大させてしまう場合がある。酸化物半導体層１０６ｂの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２２２】
また、酸化物半導体層１０６ｂの水素濃度を低減するために、酸化物半導体層１０６ａの水素濃度を低減すると好ましい。酸化物半導体層１０６ａの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１０６ｂの窒素濃度を低減するために、酸化物半導体層１０６ａの窒素濃度を低減すると好ましい。酸化物半導体層１０６ａの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２２３】
また、酸化物半導体層１０６ｂの水素濃度を低減するために、酸化物半導体層１０６ｃの水素濃度を低減すると好ましい。酸化物半導体層１０６ｃの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１０６ｂの窒素濃度を低減するために、酸化物半導体層１０６ｃの窒素濃度を低減すると好ましい。酸化物半導体層１０６ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２２４】
以下では、酸化物半導体層１０６ｂなどに用いることのできる酸化物半導体について説明する。酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
【０２２５】
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０２２６】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像（以下、ＴＥＭ像という。）で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭ像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭ像で、非晶質部と結晶部との境界、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭ像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥密度が高く（ＤＯＳが多く）なることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０２２７】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
【０２２８】
図２９（Ａ）は、ＣＡＡＣ−ＯＳを有する試料の極微電子線回折パターンの一例である。ここでは、試料を、ＣＡＡＣ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂直な方向から入射させる。図２９（Ａ）より、ＣＡＡＣ−ＯＳの極微電子線回折パターンは、スポットが観測されることがわかる。なお、試料の薄片化は、アルゴンイオンを用いたイオンミリング法によって行った。
【０２２９】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０２３０】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０２３１】
ＣＡＡＣ−ＯＳは、例えば、不純物濃度を低減することで形成することができる場合がある。ここで、不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの元素は、酸化物半導体を構成する金属元素よりも酸素との結合力が強い。従って、当該元素が酸化物半導体から酸素を奪う場合、酸化物半導体の原子配列を乱し、結晶性を低下させることがある。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、酸化物半導体の結晶性を低下させることがある。従って、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。また、酸化物半導体に含まれる不純物は、キャリア発生源となる場合がある。
【０２３２】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳに不純物が混入することにより、当該不純物混入領域において結晶部が非晶質化または微結晶化することがある。
【０２３３】
また、ＣＡＡＣ−ＯＳは、例えば、ＤＯＳを低減することで形成することができる。酸化物半導体において、例えば、前述したように、酸素欠損はＤＯＳを形成する。酸素欠損は、正孔トラップとなることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、ＤＯＳの少ない酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【０２３４】
不純物濃度が低く、ＤＯＳの少ない（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、ＤＯＳが少ないため、電荷トラップも少なくなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変化が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体の正孔トラップに捕獲された正孔は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、正孔トラップの多い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【０２３５】
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変化が小さい。
【０２３６】
ＣＡＡＣ−ＯＳは、例えば、ＤＣ電源を用いたスパッタリング法によって形成することができる。
【０２３７】
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。多結晶酸化物半導体は、例えば、非晶質部を有している場合がある。
【０２３８】
多結晶酸化物半導体は、例えば、ＴＥＭ像で、結晶粒を確認することができる場合がある。多結晶酸化物半導体に含まれる結晶粒は、例えば、ＴＥＭ像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体は、例えば、ＴＥＭ像で、非晶質部と結晶粒との境界、結晶粒と結晶粒との境界を確認できる場合がある。また、多結晶酸化物半導体は、例えば、ＴＥＭ像で、粒界を確認できる場合がある。
【０２３９】
多結晶酸化物半導体は、例えば、複数の結晶粒を有し、当該複数の結晶粒において方位が異なっている場合がある。また、多結晶酸化物半導体は、例えば、ＸＲＤ装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、単一または複数のピークが現れる場合がある。例えば多結晶のＩＧＺＯ膜では、配向を示す２θが３１°近傍のピーク、または複数種の配向を示す複数のピークが現れる場合がある。また、多結晶酸化物半導体は、例えば、電子線回折パターンで、スポットが観測される場合がある。
【０２４０】
多結晶酸化物半導体は、例えば、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体をチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体は、粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体の粒界は欠陥となる。多結晶酸化物半導体は、粒界がキャリア発生源、電荷トラップとなる場合があるため、多結晶酸化物半導体をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳをチャネル形成領域に用いたトランジスタと比べて、電気特性の変化が大きく、信頼性の低いトランジスタとなる場合がある。
【０２４１】
多結晶酸化物半導体は、高温での加熱処理、またはレーザ光処理によって形成することができる。
【０２４２】
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
【０２４３】
微結晶酸化物半導体は、例えば、ＴＥＭ像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭ像では、非晶質部と結晶部との境界、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭ像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、ＤＯＳが多くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０２４４】
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。
【０２４５】
図２９（Ｂ）は、ｎｃ−ＯＳを有する試料の極微電子線回折パターンの一例である。ここでは、試料を、ｎｃ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂直な方向から入射させる。図２９（Ｂ）より、ｎｃ−ＯＳの極微電子線回折パターンは、円を描くように輝度の高い領域が観測され、かつ当該領域内に複数のスポットが観測されることがわかる。なお、試料の薄片化は、アルゴンイオンを用いたイオンミリング法によって行った。
【０２４６】
また、図２９（Ｃ１）および図２９（Ｃ２）は、ｎｃ−ＯＳを有する試料の極微電子線回折パターンの一例である。ここでは、試料を、ｎｃ−ＯＳの被形成面に垂直な方向に切断し、厚さが５ｎｍから１０ｎｍ程度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を試料の切断面に垂直な方向から入射させることで、観測する位置によって、測定箇所１ではスポット（図２９（Ｃ１）参照。）が観測され、測定箇所２では円を描くように輝度の高い領域（図２９（Ｃ２）参照。）が観測された。円を描くように輝度の高い領域が観測される位置では、電子線がペレット状の結晶を透過することで、奥行き方向に存在する別のペレット状の結晶のスポットまで観測しているためである可能性がある。なお、試料の薄片化は、低角度（およそ３°）でアルゴンイオンを入射させるイオンミリング法によって行った。
【０２４７】
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりもＤＯＳが少なくなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べてＤＯＳが多くなる。
【０２４８】
従って、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳをチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、ＤＯＳが多いため、電荷トラップも多くなる場合がある。従って、ｎｃ−ＯＳをチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳをチャネル形成領域に用いたトランジスタと比べて、電気特性の変化が大きく、信頼性の低いトランジスタとなる場合がある。ただし、ｎｃ−ＯＳは、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳよりも形成が容易となり、用途によっては好適に用いることができる場合がある。例えば、ＡＣ電源を用いたスパッタリング法などの成膜方法によってｎｃ−ＯＳを形成してもよい。ＡＣ電源を用いたスパッタリング法は、大型基板へ均一性高く成膜することが可能であるため、ｎｃ−ＯＳをチャネル形成領域に用いたトランジスタを有する半導体装置は生産性高く作製することができる。
【０２４９】
酸化物半導体は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体は、例えば、原子配列が無秩序であり、結晶部を有さない。または、非晶質酸化物半導体は、例えば、石英のような無定形状態を有し、原子配列に規則性が見られない。
【０２５０】
非晶質酸化物半導体は、例えば、ＴＥＭ像で、結晶部を確認することができない場合がある。
【０２５１】
非晶質酸化物半導体は、ＸＲＤ装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、非晶質酸化物半導体は、例えば、電子線回折パターンでハローパターンが観測される場合がある。また、非晶質酸化物半導体は、例えば、極微電子線回折パターンでスポットを観測することができず、ハローパターンが観測される場合がある。
【０２５２】
非晶質酸化物半導体は、例えば、水素などの不純物を高い濃度で含ませることにより形成することができる場合がある。従って、非晶質酸化物半導体は、例えば、不純物を高い濃度で含む酸化物半導体である。
【０２５３】
酸化物半導体に不純物が高い濃度で含まれると、酸化物半導体に酸素欠損などのＤＯＳを形成する場合がある。従って、不純物濃度の高い非晶質酸化物半導体は、ＤＯＳが多い。また、非晶質酸化物半導体は、結晶性が低いためＣＡＡＣ−ＯＳやｎｃ−ＯＳと比べてＤＯＳが多い。
【０２５４】
従って、非晶質酸化物半導体は、ｎｃ−ＯＳと比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体をチャネル形成領域に用いたトランジスタは、ノーマリーオンの電気特性になる場合がある。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体は、ＤＯＳが多いため、電荷トラップも多くなる場合がある。従って、非晶質酸化物半導体をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳやｎｃ−ＯＳをチャネル形成領域に用いたトランジスタと比べて、電気特性の変化が大きく、信頼性の低いトランジスタとなる場合がある。ただし、非晶質酸化物半導体は、比較的不純物が多く含まれる成膜方法によっても形成することができるため、形成が容易となり、用途によっては好適に用いることができる場合がある。例えば、スピンコート法、ゾル−ゲル法、浸漬法、スプレー法、スクリーン印刷法、コンタクトプリント法、インクジェット印刷法、ロールコート法、ミストＣＶＤ法などの成膜方法によって非晶質酸化物半導体を形成してもよい。従って、非晶質酸化物半導体をチャネル形成領域に用いたトランジスタを有する半導体装置は生産性高く作製することができる。
【０２５５】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
【０２５６】
酸化物半導体は、例えば、単結晶を有してもよい。なお、単結晶を有する酸化物半導体を、単結晶酸化物半導体と呼ぶ。
【０２５７】
単結晶酸化物半導体は、例えば、不純物濃度が低く、ＤＯＳが少ない（酸素欠損が少ない）ため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体をチャネル形成領域に用いたトランジスタは、ノーマリーオンの電気特性になることが少ない場合がある。また、単結晶酸化物半導体は、ＤＯＳが少ないため、電荷トラップも少なくなる場合がある。従って、単結晶酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変化が小さく、信頼性の高いトランジスタとなる場合がある。
【０２５８】
酸化物半導体は、例えば、欠陥が少ないと密度が高くなる。また、酸化物半導体は、例えば、結晶性が高いと密度が高くなる。また、酸化物半導体は、例えば、水素などの不純物濃度が低いと密度が高くなる。例えば、単結晶酸化物半導体は、ＣＡＡＣ−ＯＳよりも密度が高い場合がある。また、例えば、ＣＡＡＣ−ＯＳは、微結晶酸化物半導体よりも密度が高い場合がある。また、例えば、多結晶酸化物半導体は、微結晶酸化物半導体よりも密度が高い場合がある。また、例えば、微結晶酸化物半導体は、非晶質酸化物半導体よりも密度が高い場合がある。
【０２５９】
以下では、酸化物半導体層１０６ｂ中のＤＯＳについて説明する。酸化物半導体層１０６ｂ中のＤＯＳを低減することで、酸化物半導体層１０６ｂを用いたトランジスタに安定した電気特性を付与することができる。酸化物半導体層１０６ｂのＤＯＳは、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）によって評価可能である。
【０２６０】
トランジスタに安定した電気特性を付与するためには、酸化物半導体層１０６ｂ中のＣＰＭ測定で得られるＤＯＳによる吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすればよい。また、酸化物半導体層１０６ｂ中のＣＰＭ測定で得られるＤＯＳによる吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすることで、トランジスタの電界効果移動度を高めることができる。なお、酸化物半導体層１０６ｂ中のＣＰＭ測定で得られるＤＯＳによる吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とするためには、酸化物中でＤＯＳを形成する元素である水素、リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニウムなどの濃度を、それぞれ２×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とすればよい。
【０２６１】
ここで、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの積層を基板上に設けた試料のＤＯＳをＣＰＭによって評価した。
【０２６２】
酸化物半導体層１０６ａは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて成膜した。なお、成膜ガスはアルゴンガスを３０ｓｃｃｍ、および酸素ガスを１５ｓｃｃｍとし、圧力は０．４Ｐａとし、基板温度は２００℃とし、ＤＣ電力は０．５ｋＷとした。
【０２６３】
酸化物半導体層１０６ｂは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて、スパッタリング法にて成膜した。なお、成膜ガスはアルゴンガスを３０ｓｃｃｍ、および酸素ガスを１５ｓｃｃｍとし、圧力は０．４Ｐａとし、基板温度は２００℃とし、ＤＣ電力は０．５ｋＷとした。
【０２６４】
酸化物半導体層１０６ｃは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて成膜した。なお、成膜ガスはアルゴンガスを３０ｓｃｃｍ、および酸素ガスを１５ｓｃｃｍとし、圧力は０．４Ｐａとし、基板温度は２００℃とし、ＤＣ電力は０．５ｋＷとした。
【０２６５】
ここでは、ＣＰＭ測定の精度を高めるため、酸化物半導体層１０６ａの厚さを３０ｎｍ、酸化物半導体層１０６ｂの厚さを１００ｎｍ、酸化物半導体層１０６ｃの厚さを３０ｎｍとした。
【０２６６】
ＣＰＭ測定は、酸化物半導体層１０６ｂに接して設けられた第１の電極および第２の電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量から吸収係数を導出する。ここでは、吸収係数の導出を各波長にて行った。ＣＰＭ測定では、試料にＤＯＳがあるとき、ＤＯＳに応じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の増加分に定数を掛けることにより、試料のＤＯＳを導出することができる。
【０２６７】
図３０に、分光光度計によって測定した吸収係数（点線）と、ＣＰＭによって測定した吸収係数（実線）とを酸化物半導体層１０６ｂのエネルギーギャップ以上のエネルギー範囲において、フィッティングした結果を示す。なお、ＣＰＭによって測定した吸収係数より得られたアーバックエネルギーは７８．７ｍｅＶであった。図３０においてＣＰＭによって測定した吸収係数からバックグラウンド（細点線）を差し引き、吸収係数の積分値を導出すると、本試料のＤＯＳによる吸収係数は、２．０２×１０−４ｃｍ−１であることがわかった。
【０２６８】
図１５に示す下地絶縁膜１０２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【０２６９】
下地絶縁膜１０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。窒化シリコン層は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。水素ガス、アンモニアガスの放出量は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて測定すればよい。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
【０２７０】
または、下地絶縁膜１０２は、例えば、１層目を窒化シリコン層とし、２層目を第１の酸化シリコン層とし、３層目を第２の酸化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層または／および第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いる。窒化シリコン層は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
【０２７１】
過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。また、過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
【０２７２】
過剰酸素を含む絶縁膜は、酸化物半導体層１０６ｂ中の酸素欠損を低減することができる。酸化物半導体層１０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。従って、酸化物半導体層１０６ｂ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
【０２７３】
ここで、加熱処理によって酸素を放出する膜は、ＴＤＳ分析にて、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
【０２７４】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【０２７５】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【０２７６】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（２２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量数は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０２７７】
【数２２】
2014179596.tif 000025
【０２７８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２２）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
【０２７９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０２８０】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０２８１】
または、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【０２８２】
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【０２８３】
ソース電極１１６ａおよびドレイン電極１１６ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。好ましくは、ソース電極１１６ａおよびドレイン電極１１６ｂは、銅を含む層を有する多層膜とする。ソース電極１１６ａおよびドレイン電極１１６ｂを銅を含む層を有する多層膜とすることで、ソース電極１１６ａおよびドレイン電極１１６ｂと同一層で配線を形成する場合、配線抵抗を低くすることができる。なお、ソース電極１１６ａとドレイン電極１１６ｂは同一組成であってもよいし、異なる組成であってもよい。
【０２８４】
ところで、ソース電極１１６ａおよびドレイン電極１１６ｂとして、銅を含む層を有する多層膜を用いる場合、銅が酸化物半導体層１０６ｂに入ることで酸化物半導体層１０６ｂのキャリア密度が高くなる場合がある。または、銅が、酸化物半導体層１０６ｂにＤＯＳを形成し、電荷トラップとして機能する場合がある。このとき、酸化物半導体層１０６ｃが銅をブロックする機能を有する場合、銅が酸化物半導体層１０６ｂに入ることによるトランジスタのオフ電流の増加、しきい値電圧の変化を抑制できる。
【０２８５】
トランジスタのソース電極１１６ａおよびドレイン電極１１６ｂ近傍の断面図を図１７に示す。ソース電極１１６ａおよびドレイン電極１１６ｂは、図１７に示すいずれの構造としても構わない。なお、図１７では、ソース電極１１６ａおよびドレイン電極１１６ｂの形成によって、酸化物半導体層１０６ｃの上面がえぐれた場合の形状を示す。
【０２８６】
図１７（Ａ）は、ソース電極１１６ａおよびドレイン電極１１６ｂに段差の設けられた構造である。酸化物半導体層１０６ｃの破線で示す領域にｎ型領域が形成される。ｎ型領域は、酸化物半導体層１０６ｃ上にソース電極１１６ａおよびドレイン電極１１６ｂを形成する際のダメージや、ソース電極１１６ａおよびドレイン電極１１６ｂである導電膜の作用によって酸化物半導体層１０６ｃに酸素欠損が生じることに起因して形成される。例えば、酸素欠損のサイトに水素が入ることで、キャリアである電子を生成する場合がある。なお、ｎ型領域は、酸化物半導体層１０６ｃと酸化物半導体層１０６ｂとの境界近傍まで形成されているが、これに限定されるものではない。例えば、ｎ型領域が、酸化物半導体層１０６ｃおよび酸化物半導体層１０６ｂ、または酸化物半導体層１０６ｃのみに形成されていてもよい。
【０２８７】
図１７（Ｂ）は、ソース電極１１６ａとして、酸化されにくい導電層１１６ａ２と、導電層１１６ａ２上に設けられた導電層１１６ａ１を、ドレイン電極１１６ｂとして、酸化されにくい導電層１１６ｂ２と、導電層１１６ｂ２上に設けられた導電層１１６ｂ１を、それぞれ有する構造である。なお、酸化されにくい導電層は、酸化物半導体層１０６ｃを還元する作用の弱い導電層である。ソース電極１１６ａおよびドレイン電極１１６ｂが、図１７（Ｂ）に示す構造となることで、ｎ型領域は酸化物半導体層１０６ｃのみに形成される。また、チャネル長方向への酸素欠損の広がりが小さく、チャネル形成領域がｎ型化しにくい。また、導電層１１６ａ１および導電層１１６ｂ１を有するため、導電層１１６ａ２および導電層１１６ｂ２自体は導電性が低くてもよい。従って、導電層１１６ａ２および導電層１１６ｂ２は、厚さが小さくてよく、微細加工にも有利となる。即ち、図１７（Ｂ）に示す構造は、チャネル長の小さい微細化されたトランジスタに好適な構造である。
【０２８８】
なお、導電層１１６ａ１と導電層１１６ａ２とが同じ導電層であっても構わない。また、導電層１１６ｂ１と導電層１１６ｂ２とが同じ導電層であっても構わない。
【０２８９】
図１７（Ｃ）は、ソース電極１１６ａとして、導電層１１６ａ３と、導電層１１６ａ３上に設けられた酸化されにくい導電層１１６ａ４を、ドレイン電極１１６ｂとして、導電層１１６ｂ３と、導電層１１６ｂ３上に設けられた酸化されにくい導電層１１６ｂ４を、それぞれ有する構造である。ソース電極１１６ａおよびドレイン電極１１６ｂが、図１７（Ｃ）に示す構造となることで、酸化物半導体層１０６ｃに形成されるｎ型領域は、一部が酸化物半導体層１０６ｃと酸化物半導体層１０６ｂとの境界近傍まで形成され、一部が酸化物半導体層１０６ｃのみに形成される。また、チャネル長方向への酸素欠損の広がりが小さく、チャネル形成領域がｎ型化しにくい。また、導電層１１６ａ３および導電層１１６ｂ３の下部においては酸化物半導体層１０６ｂまでｎ型領域が形成されるため、ソース電極１１６ａおよびドレイン電極１１６ｂ間の抵抗が小さくなり、トランジスタの電界効果移動度を高くすることができる。また、導電層１１６ａ３および導電層１１６ｂ３を有するため、導電層１１６ａ４および導電層１１６ｂ４自体は導電性が低くてもよい。従って、導電層１１６ａ４および導電層１１６ｂ４は、厚さが小さくてよく、微細加工にも有利となる。即ち、図１７（Ｃ）に示す構造は、チャネル長の小さい微細化されたトランジスタに好適な構造である。
【０２９０】
なお、導電層１１６ａ３と導電層１１６ａ４とが同じ導電層であっても構わない。また、導電層１１６ｂ３と導電層１１６ｂ４とが同じ導電層であっても構わない。
【０２９１】
図１５に示すゲート絶縁膜１１２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【０２９２】
ゲート絶縁膜１１２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。
【０２９３】
ゲート絶縁膜１１２および下地絶縁膜１０２の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層１０６ｂの酸素欠損が低減され、トランジスタに安定した電気特性を付与することができる。
【０２９４】
ゲート電極１０４は、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
【０２９５】
保護絶縁膜１０８は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【０２９６】
保護絶縁膜１０８は、例えば、窒化シリコン層を有する。この場合、窒化シリコン層は窒化酸化シリコン層でも構わない。窒化シリコン層は、水素ガスおよびアンモニアガスの放出量が少ないと好ましい。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しないと好ましい。
【０２９７】
保護絶縁膜１０８は、例えば、酸化アルミニウム層を有する。酸化アルミニウム層は、水素ガスの放出量が少ないと好ましい。水素ガスの放出量は、ＴＤＳ分析にて測定すればよい。また、酸化アルミニウム層は、水素、水および酸素を透過しない、またはほとんど透過しないと好ましい。
【０２９８】
保護絶縁膜１１８は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。保護絶縁膜１１８を設けることにより、保護絶縁膜１０８を設けなくて構わない場合がある。
【０２９９】
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【０３００】
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
【０３０１】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【０３０２】
＜トランジスタ構造（１）の作製方法＞
以下では、トランジスタ構造（１）の作製方法の一例について説明する。
【０３０３】
図１８および図１９は、図１５（Ｂ）に対応する断面図である。
【０３０４】
まず、基板１００を準備する。
【０３０５】
次に、下地絶縁膜１０２を形成する。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成すればよい。
【０３０６】
または、基板１００としてシリコンウェハを用いた場合、下地絶縁膜１０２は、熱酸化法によって形成してもよい。
【０３０７】
次に、下地絶縁膜１０２の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁膜１０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化物半導体層１０６ｂの結晶性が高くなる場合がある。なお、Ｒａは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（２３）にて定義される。
【０３０８】
【数２３】
2014179596.tif 000026
【０３０９】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０３１０】
次に、下地絶縁膜１０２に酸素イオンを添加することにより、過剰酸素を含む絶縁膜を形成しても構わない。酸素イオンの添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０３１１】
次に、酸化物半導体層１３６ａ、酸化物半導体層１３６ｂおよび酸化物半導体層１３６ｃを、この順番で形成する（図１８（Ａ）参照。）。酸化物半導体層１３６ａ、酸化物半導体層１３６ｂおよび酸化物半導体層１３６ｃは、それぞれ酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃとして示した酸化物から選択して形成すればよい。酸化物半導体層１３６ｂおよび酸化物半導体層１３６ｃは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。
【０３１２】
酸化物半導体層１３６ｃを形成した後で、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層１３６ｂの結晶性を高め、さらに酸化物半導体層１３６ｂから水素や水などの不純物を除去することができる。また、第１の加熱処理によって、酸化物半導体層１０６ｂのＤＯＳが低減され、高純度真性化できる。なお、ＤＯＳが低減されるモデルについては、高純度真性化についての記載を参照する。
【０３１３】
次に、酸化物半導体層１３６ａ、酸化物半導体層１３６ｂおよび酸化物半導体層１３６ｃの一部をエッチングし、島状の酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃを形成する（図１８（Ｂ）参照。）。
【０３１４】
次に、導電膜１１６を形成する。導電膜１１６は、ソース電極１１６ａおよびドレイン電極１１６ｂとして示した導電膜から選択して形成すればよい。導電膜１１６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。このとき、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの破線で示す領域にｎ型領域が形成される場合がある（図１８（Ｃ）参照。）。ｎ型領域は、酸化物半導体層１０６ｃ上に導電膜１１６を形成する際のダメージや、導電膜１１６の作用によって酸化物半導体層１０６ｃに酸素欠損が生じることに起因して形成される。例えば、酸素欠損のサイトに水素が入ることで、キャリアである電子を生成する場合がある。なお、ｎ型領域は、酸化物半導体層１０６ｃと酸化物半導体層１０６ｂとの境界近傍まで形成されているが、これに限定されるものではない。例えば、ｎ型領域が、酸化物半導体層１０６ｃおよび酸化物半導体層１０６ｂ、または酸化物半導体層１０６ｃのみに形成されていてもよい。
【０３１５】
次に、導電膜１１６の一部をエッチングし、ソース電極１１６ａおよびドレイン電極１１６ｂを形成する（図１８（Ｄ）参照。）。
【０３１６】
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条件から選択して行えばよい。第２の加熱処理を行うことで、酸化物半導体層１０６ｃの露出したｎ型領域をｉ型領域にすることができる場合がある（図１９（Ａ）参照。）。そのため、酸化物半導体層１０６ｃにおいて、ソース電極１１６ａおよびドレイン電極１１６ｂの直下の領域のみにｎ型領域を設けることができる。ｎ型領域を有することで、酸化物半導体層１０６ｃとソース電極１１６ａおよびドレイン電極１１６ｂとの間の接触抵抗を低減できるため、トランジスタのオン電流を高くすることができる。また、第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。
【０３１７】
次に、ゲート絶縁膜１１２を形成する（図１９（Ｂ）参照。）。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。
【０３１８】
次に、ゲート電極１０４となる導電膜を形成する。ゲート電極１０４となる導電膜は、ゲート電極１０４として示した導電膜から選択して形成すればよい。ゲート電極１０４となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。
【０３１９】
次に、ゲート電極１０４となる導電膜の一部をエッチングし、ゲート電極１０４を形成する（図１９（Ｃ）参照。）。
【０３２０】
次に、保護絶縁膜１０８を形成する。保護絶縁膜１０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。
【０３２１】
次に、保護絶縁膜１１８を形成する（図１９（Ｄ）参照。）。保護絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。
【０３２２】
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理で示した条件から選択して行うか、第１の加熱処理および第２の加熱処理よりも低温で行えばよい。
【０３２３】
以上のようにして、図１５に示したトランジスタを作製することができる。
【０３２４】
＜製造装置について＞
酸化物半導体層１０６ｂに含まれる不純物濃度が低く、欠陥密度が低いことによって（即ち、高純度真性であることによって）、トランジスタの電気特性は安定となる。また、酸化物半導体層１０６ｂが高い結晶性を有することで、酸化物半導体層１０６ｂが非晶質である場合と比べて、トランジスタの電気特性は安定となる。以下では、不純物濃度が低く、結晶性の高い酸化物半導体層１０６ｂを成膜するための成膜装置について説明する。なお、以下で説明する成膜装置は、トランジスタの他の構成を成膜する際に用いてもよい。以下で説明する成膜装置を用いることで、他の構成においても不純物濃度を低減することができる。
【０３２５】
まずは、成膜時に不純物の入り込みが少ない成膜装置の構成について図３１を用いて説明する。
【０３２６】
図３１（Ａ）は、マルチチャンバーの成膜装置の上面図である。該成膜装置は、基板を収容するカセットポート７４を３つ有する大気側基板供給室７１と、ロードロック室７２ａおよびアンロードロック室７２ｂと、搬送室７３と、搬送室７３ａと、搬送室７３ｂと、基板加熱室７５と、成膜室７０ａと、成膜室７０ｂと、を有する。大気側基板供給室７１は、ロードロック室７２ａおよびアンロードロック室７２ｂと接続する。ロードロック室７２ａおよびアンロードロック室７２ｂは、搬送室７３ａおよび搬送室７３ｂを介して搬送室７３と接続する。基板加熱室７５、成膜室７０ａおよび成膜室７０ｂは、搬送室７３とのみ接続する。なお、各室の接続部にはゲートバルブ（ＧＶ）が設けられており、大気側基板供給室７１を除き、各室を独立して真空状態に保持することができる。また、大気側基板供給室７１および搬送室７３は、一以上の基板搬送ロボット７６を有し、基板を搬送することができる。ここで、基板加熱室７５は、プラズマ処理室を兼ねると好ましい。マルチチャンバーの成膜装置は、処理と処理の間で基板を大気暴露することなく搬送可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室の数は、上述の数に限定されるわけではなく、設置スペースやプロセスに併せて適宜決めればよい。
【０３２７】
図３１（Ｂ）は、図３１（Ａ）と構成の異なるマルチチャンバーの成膜装置の上面図である。該成膜装置は、カセットポート８４を有する大気側基板供給室８１と、ロード／アンロードロック室８２と、搬送室８３と、基板加熱室８５と、基板搬送ロボット８６と、成膜室８０ａと、成膜室８０ｂと、成膜室８０ｃと、成膜室８０ｄと、を有する。大気側基板供給室８１、基板加熱室８５、成膜室８０ａ、成膜室８０ｂ、成膜室８０ｃおよび成膜室８０ｄは、搬送室８３を介してそれぞれ接続される。
【０３２８】
ここで、図３２（Ａ）を用いて図３１（Ｂ）に示す成膜室（スパッタ室）の一例について説明する。例えば、成膜室８０ｂは、ターゲット８７と、防着板８８と、基板ステージ９０と、を有する。なお、ここでは基板ステージ９０には、ガラス基板８９が設置されている。基板ステージ９０は、図示しないが、ガラス基板８９を保持する基板保持機構や、ガラス基板８９を裏面から加熱する裏面ヒーターなどを備えていても良い。また、防着板８８によって、ターゲット８７からスパッタされる粒子が不要な領域に堆積することを抑制できる。
【０３２９】
また、図３２（Ａ）に示す成膜室８０ｂは、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。成膜室８０ｂなどに用いるガスは、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下であるガスを用いる。露点の低い酸素ガス、希ガス（アルゴンガスなど）などを用いることで、成膜時に混入する水分を低減することができる。
【０３３０】
なお、真空ポンプ９６は、例えば、ドライポンプおよびメカニカルブースターポンプが直列に接続されたものとすればよい。このような構成とすることで、成膜室８０ｂおよび搬送室８３は、大気圧から低真空（０．１Ｐａから１０Ｐａ程度）までは真空ポンプ９６を用いて排気し、バルブを切り替えて低真空から高真空（１×１０−７Ｐａから１×１０−４Ｐａ）まではクライオポンプ９５ａまたはクライオポンプ９５ｂを用いて排気される。
【０３３１】
また、図３２（Ｂ）を用いて図３１（Ｂ）に示す成膜室の他の一例について説明する。
【０３３２】
図３２（Ｂ）に示す成膜室８０ｂはゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。
【０３３３】
図３２（Ｂ）に示す成膜室８０ｂは、ガス加熱機構９８を介してマスフローコントローラ９７と接続され、ガス加熱機構９８はマスフローコントローラ９７を介して精製機９４と接続される。ガス加熱機構９８により、成膜室８０ｂに用いるガスを４０℃以上４００℃以下、または５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構９８、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。
【０３３４】
図３２（Ｂ）に示す成膜室８０ｂは、バルブを介してターボ分子ポンプ９５ｃおよび真空ポンプ９６ｂと接続される。なお、ターボ分子ポンプ９５ｃは、補助ポンプとしてバルブを介して真空ポンプ９６ａが設けられる。真空ポンプ９６ａおよび真空ポンプ９６ｂは真空ポンプ９６と同様の構成とすればよい。また、図３２（Ｂ）に示す成膜室８０ｂは、クライオトラップ９９が設けられる。
【０３３５】
ターボ分子ポンプ９５ｃは大きいサイズの分子（原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが知られる。そこで、水などの比較的融点の高い分子（原子）に対する排気能力が高い、クライオトラップ９９が成膜室８０ｂに接続された構成としている。クライオトラップ９９の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ９９が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。
【０３３６】
また、図３２（Ｂ）に示す搬送室８３は、真空ポンプ９６ｂ、クライオポンプ９５ｄおよびクライオポンプ９５ｅとそれぞれバルブを介して接続される。クライオポンプが１台の場合、クライオポンプをリジェネしている間は排気することができないが、クライオポンプを２台以上並列に接続することで、１台がリジェネ中であっても残りのクライオポンプを使って排気することが可能となる。なお、クライオポンプのリジェネとは、クライオポンプ内にため込まれた分子（原子）を放出する処理をいう。クライオポンプは、分子（原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネを行う。
【０３３７】
また、図３２（Ｂ）に示すロード／アンロードロック室８２は、クライオポンプ９５ｆおよび真空ポンプ９６ｃとそれぞれバルブを介して接続される。なお、真空ポンプ９６ｃは真空ポンプ９６と同様の構成とすればよい。
【０３３８】
成膜室８０ｂに、ターゲット対向式スパッタ装置を適用してもよい。なお、成膜室８０ｂに、平行平板型スパッタ装置、イオンビームスパッタ装置を適用しても構わない。
【０３３９】
次に、図３３を用いて図３１（Ｂ）に示す基板加熱室の一例の排気について説明する。
【０３４０】
図３３に示す基板加熱室８５はゲートバルブを介して、搬送室８３と接続している。なお、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。
【０３４１】
図３３に示す基板加熱室８５は、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。また、基板加熱室８５は、バルブを介して真空ポンプ９６ｂと接続される。
【０３４２】
また、基板加熱室８５は、基板ステージ９２を有する。基板ステージ９２は、少なくとも１枚の基板が設置できればよく、複数の基板を設置可能な基板ステージとしても構わない。また、基板加熱室８５は、加熱機構９３を有する。加熱機構９３は、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。ＲＴＡを用いることにより、短時間の加熱処理が可能となるため、加熱処理によって基板の反り量を低減することができる。特に、大型ガラス基板は、僅かな反り量であっても半導体装置の歩留まりを低下させることがある。従って、基板が反るような高温での加熱処理には、ＲＴＡを用いることが好ましい。
【０３４３】
なお、成膜室８０ｂおよび基板加熱室８５の背圧は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが１８である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
【０３４４】
なお、成膜室８０ｂおよび基板加熱室８５は、リークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
【０３４５】
なお、成膜室、基板加熱室、搬送室などの真空室内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ  ＣＧＭ−０５１を用いればよい。なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
【０３４６】
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離することは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。
【０３４７】
または、加熱した希ガスなどの不活性ガスまたは酸素などを流すことで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスを流すことで成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。
【０３４８】
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましく、例えば後述する基板１００と同様の基板を用いてもよい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。
【０３４９】
以上の成膜装置を用いて、酸化物半導体層１０６ｂを成膜することで、酸化物半導体層１０６ｂへの不純物の入り込みを抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体層１０６ｂに接する膜を成膜することで、酸化物半導体層１０６ｂに接する膜から酸化物半導体層１０６ｂへ不純物の入り込みを抑制できる。
【０３５０】
次に、上述した成膜装置を用いて、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃを連続して成膜する方法について説明する。
【０３５１】
まず、酸化物半導体層１０６ａを成膜する。酸化物半導体層１０６ａは、成膜時の加熱温度が高いほど、不純物濃度が低くなる。例えば、成膜時の基板温度は、１５０℃以上５００℃以下、好ましくは１７０℃以上４５０℃以下とする。酸化物半導体層１０６ａは、基板を成膜室に搬送した後、成膜ガスを流し、圧力を安定させるために１０秒以上１０００秒以下、好ましくは１５秒以上７２０秒以下保持してから成膜する。圧力を安定させるために上述の時間保持することで、酸化物半導体層１０６ａを成膜する際の不純物の混入量を低減できる。
【０３５２】
次に、成膜室を移動し、酸化物半導体層１０６ｂを成膜する。酸化物半導体層１０６ｂは、成膜時の加熱温度が高いほど、不純物濃度が低くなる。例えば、成膜時の基板温度は、１５０℃以上５００℃以下、好ましくは１７０℃以上４５０℃以下とする。酸化物半導体層１０６ｂは、基板を成膜室に搬送した後、成膜ガスを流し、圧力を安定させるために１０秒以上１０００秒以下、好ましくは１５秒以上７２０秒以下保持してから成膜する。圧力を安定させるために上述の時間保持することで、酸化物半導体層１０６ｂを成膜する際の不純物の混入量を低減できる。
【０３５３】
次に、成膜室を移動し、酸化物半導体層１０６ｃを成膜する。酸化物半導体層１０６ｃは、成膜時の加熱温度が高いほど、不純物濃度が低くなる。例えば、成膜時の基板温度は、１５０℃以上５００℃以下、好ましくは１７０℃以上４５０℃以下とする。酸化物半導体層１０６ｃは、基板を成膜室に搬送した後、成膜ガスを流し、圧力を安定させるために１０秒以上１０００秒以下、好ましくは１５秒以上７２０秒以下保持してから成膜する。圧力を安定させるために上述の時間保持することで、酸化物半導体層１０６ｃを成膜する際の不純物の混入量を低減できる。
【０３５４】
酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃを複数の基板に対して成膜する場合、成膜していない期間においても希ガスまたは酸素ガスなどを微量流し続けることが好ましい。こうすることで、成膜室の圧力を高く保てるため、真空ポンプなどから不純物が逆流することを抑制できる。また、配管、その他の部材などから不純物が放出することを抑制できる。従って、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃへの不純物の混入を低減することができる。例えば、アルゴンを１ｓｃｃｍ以上５００ｓｃｃｍ以下、好ましくは２ｓｃｃｍ以上２００ｓｃｃｍ以下、さらに好ましくは５ｓｃｃｍ以上１００ｓｃｃｍ以下流せばよい。
【０３５５】
次に、加熱処理を行う。加熱処理は、不活性雰囲気または酸化性雰囲気で行う。加熱処理は、減圧状態で行っても構わない。加熱処理により、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの不純物濃度を低減することができる。
【０３５６】
加熱処理は、不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、不活性雰囲気にて加熱処理を行うと、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃの不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうことがあるためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０３５７】
こうして得られた酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃは、水素濃度が、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下となる。
【０３５８】
また、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃは、それぞれ炭素濃度が、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる。
【０３５９】
以上のようにして、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃを成膜することで、酸化物半導体層１０６ｂの結晶性を高くでき、かつ酸化物半導体層１０６ａ、酸化物半導体層１０６ｂ、酸化物半導体層１０６ｃ、酸化物半導体層１０６ａと酸化物半導体層１０６ｂとの界面、および酸化物半導体層１０６ｂと酸化物半導体層１０６ｃとの界面における不純物濃度を低減することができる。
【０３６０】
＜トランジスタ構造（２）＞
次に、トランジスタ構造（１）とは異なるトップゲートトップコンタクト型のトランジスタの一例について説明する。
【０３６１】
図２０は、トランジスタの上面図および断面図である。図２０（Ａ）は、トランジスタの上面図を示す。図２０（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断面図を図２０（Ｂ）に示す。また、図２０（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応する断面図を図２０（Ｃ）に示す。
【０３６２】
図２０（Ｂ）に示すトランジスタは、基板２００上の下地絶縁膜２０２と、下地絶縁膜２０２上の酸化物半導体層２０６ａと、酸化物半導体層２０６ａ上の酸化物半導体層２０６ｂと、酸化物半導体層２０６ｂと接するソース電極２１６ａおよびドレイン電極２１６ｂと、酸化物半導体層２０６ｂ上、ソース電極２１６ａ上およびドレイン電極２１６ｂ上の酸化物半導体層２０６ｃと、酸化物半導体層２０６ｃ上のゲート絶縁膜２１２と、ゲート絶縁膜２１２上のゲート電極２０４と、を有する。なお、好ましくは、ゲート絶縁膜２１２およびゲート電極２０４上に、保護絶縁膜２１８と、保護絶縁膜２１８上の保護絶縁膜２０８と、を設ける。なお、トランジスタは、下地絶縁膜２０２を有さなくても構わない。
【０３６３】
なお、図２０（Ｂ）に示すトランジスタにおいて、保護絶縁膜２０８と保護絶縁膜２１８との積層順を入れ替えた構造であっても構わない（図２１参照。）。図２１に示すトランジスタは、図２０に示すトランジスタよりも下地絶縁膜２０２から放出される過剰酸素の外方拡散が起こりにくい場合がある。従って、図２０に示すトランジスタよりも、酸化物半導体層２０６ａ、酸化物半導体層２０６ｂおよび酸化物半導体層２０６ｃの酸素欠損を低減できる（ＤＯＳを低減できる）可能性がある。
【０３６４】
図２０に示すトランジスタの酸化物半導体層２０６ａは、例えば、図１に示す酸化物半導体層（Ｓ１）に対応する。また、図２０に示すトランジスタの酸化物半導体層２０６ｂは、例えば、図１に示す酸化物半導体層（Ｓ２）に対応する。また、図２０に示すトランジスタの酸化物半導体層２０６ｃは、例えば、図１に示す酸化物半導体層（Ｓ３）に対応する。
【０３６５】
なお、図２０に示すトランジスタの下地絶縁膜２０２は、例えば、図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当する。また、図２０に示すトランジスタは、例えば、図５（Ａ）に示すトランジスタのゲート電極（ｂｇ）を有してもよい。図２０に示すトランジスタは、例えば、ゲート電極２０４に対向して、下地絶縁膜２０２の下面と接するバックゲート電極を有してもよい。また、図２０に示すトランジスタにおいて、基板２００が導電性を有する場合、例えば、基板２００が図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当してもよい。また、図２０に示すトランジスタにおいて、下地絶縁膜２０２より下に配線などの導電膜を有する場合、例えば、当該導電膜が図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当してもよい。
【０３６６】
なお、図２０には、ゲート電極２０４、ゲート絶縁膜２１２および酸化物半導体層２０６ｃが、概略同一の上面形状（上面図から見た形状）を有する例について示すが、これに限定されるものではない。例えば、酸化物半導体層２０６ｃまたは／およびゲート絶縁膜２１２が、ゲート電極２０４の外側まで設けられていても構わない。
【０３６７】
なお、ソース電極２１６ａおよびドレイン電極２１６ｂに用いる導電膜の種類によっては、酸化物半導体層２０６ｂの一部から酸素を奪い、または混合層を形成し、酸化物半導体層２０６ｂ中にｎ型領域を形成することがある。
【０３６８】
なお、酸化物半導体層２０６ｂは、図２０（Ａ）に示すように、上面図においてゲート電極２０４の外側まで設けられる。ただし、酸化物半導体層２０６ｂがゲート電極２０４の内側に設けられても構わない。こうすることで、ゲート電極２０４側から光が入射した際に、酸化物半導体層２０６ｂ中で光によってキャリアが生成されることを抑制することができる。即ち、ゲート電極２０４は遮光膜としての機能を有する。
【０３６９】
なお、保護絶縁膜２１８と保護絶縁膜２０８との、上下関係を入れ替えても構わない。例えば、保護絶縁膜２０８上に保護絶縁膜２１８が設けられていても構わない。
【０３７０】
酸化物半導体層２０６ａ、酸化物半導体層２０６ｂおよび酸化物半導体層２０６ｃは、それぞれ酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃについての記載を参照する。また、下地絶縁膜２０２は、下地絶縁膜１０２の記載を参照する。また、ソース電極２１６ａおよびドレイン電極２１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。ゲート絶縁膜２１２は、ゲート絶縁膜１１２の記載を参照する。ゲート電極２０４は、ゲート電極１０４の記載を参照する。保護絶縁膜２１８は、保護絶縁膜１１８の記載を参照する。保護絶縁膜２０８は、保護絶縁膜１０８の記載を参照する。基板２００は、基板１００の記載を参照する。
【０３７１】
＜トランジスタ構造（２）の作製方法＞
以下では、トランジスタ構造（２）の作製方法の一例について説明する。
【０３７２】
図２２および図２３は、図２０（Ｂ）に対応する断面図である。
【０３７３】
まず、基板２００を準備する。
【０３７４】
次に、下地絶縁膜２０２を形成する。下地絶縁膜２０２の形成方法は、下地絶縁膜１０２の記載を参照する。
【０３７５】
次に、酸化物半導体層２３６ａおよび酸化物半導体層２３６ｂを、この順番で形成する（図２２（Ａ）参照。）。酸化物半導体層２３６ａおよび酸化物半導体層２３６ｂの形成方法は、それぞれ酸化物半導体層１３６ａおよび酸化物半導体層１３６ｂの記載を参照する。
【０３７６】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。
【０３７７】
次に、酸化物半導体層２３６ａおよび酸化物半導体層２３６ｂの一部をエッチングし、島状の酸化物半導体層２０６ａおよび酸化物半導体層２０６ｂを形成する（図２２（Ｂ）参照。）。
【０３７８】
次に、導電膜２１６を形成する（図２２（Ｃ）参照。）。導電膜２１６の形成方法は、導電膜１１６の記載を参照する。
【０３７９】
次に、導電膜２１６の一部をエッチングし、ソース電極２１６ａおよびドレイン電極２１６ｂを形成する。
【０３８０】
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。第２の加熱処理を行うことで、酸化物半導体層２０６ｂの露出したｎ型領域をｉ型領域にすることができる場合がある（図２２（Ｄ）参照。）。
【０３８１】
次に、酸化物半導体層２３６ｃを形成する（図２３（Ａ）参照。）。酸化物半導体層２３６ｃの形成方法は、酸化物半導体層１３６ｃの記載を参照する。
【０３８２】
次に、絶縁膜２４２を形成する。絶縁膜２４２の形成方法は、ゲート絶縁膜１１２の記載を参照する。
【０３８３】
絶縁膜２４２は、例えば、プラズマを用いたＣＶＤ法により形成すればよい。ＣＶＤ法では、基板温度を高くするほど、緻密で欠陥密度の低い絶縁膜が得られる。絶縁膜２４２は、加工後にゲート絶縁膜２１２として機能するため、緻密で欠陥密度が低いほどトランジスタの電気特性は安定となる。一方、下地絶縁膜２０２が過剰酸素を含むとき、トランジスタの電気特性は安定となる。ところが、下地絶縁膜２０２が露出した状態で基板温度を高くすると、下地絶縁膜２０２から酸素が放出し、過剰酸素が低減してしまう場合がある。ここでは、絶縁膜２４２の形成時に、下地絶縁膜２０２が酸化物半導体層２３６ｃで覆われているため、下地絶縁膜２０２からの酸素放出を抑制することができる。そのため、下地絶縁膜２０２に含まれる過剰酸素を低減させることなく、絶縁膜２４２を緻密で欠陥密度の低い絶縁膜とすることができる。そのため、トランジスタの信頼性を高めることができる。
【０３８４】
次に、導電膜２３４を形成する（図２３（Ｂ）参照。）。導電膜２３４の形成方法は、ゲート電極１０４となる導電膜の記載を参照する。
【０３８５】
次に、酸化物半導体層２３６ｃ、絶縁膜２４２および導電膜２３４の一部をエッチングし、それぞれ酸化物半導体層２０６ｃ、ゲート絶縁膜２１２およびゲート電極２０４とする（図２３（Ｃ）参照。）。
【０３８６】
次に、保護絶縁膜２１８を形成する。保護絶縁膜２１８の形成方法は、保護絶縁膜１１８の記載を参照する。
【０３８７】
次に、保護絶縁膜２０８を形成する（図２３（Ｄ）参照。）。保護絶縁膜２０８の形成方法は、保護絶縁膜１０８の記載を参照する。
【０３８８】
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。
【０３８９】
以上のようにして、図２０に示したトランジスタを作製することができる。
【０３９０】
＜トランジスタ構造（３）＞
次に、ボトムゲートトップコンタクト型のトランジスタの一例について説明する。
【０３９１】
図２４は、トランジスタの上面図および断面図である。図２４（Ａ）は、トランジスタの上面図を示す。図２４（Ａ）において、一点鎖線Ｃ１−Ｃ２に対応する断面図を図２４（Ｂ）に示す。また、図２４（Ａ）において、一点鎖線Ｃ３−Ｃ４に対応する断面図を図２４（Ｃ）に示す。
【０３９２】
図２４（Ｂ）に示すトランジスタは、基板３００上のゲート電極３０４と、ゲート電極３０４上のゲート絶縁膜３１２と、ゲート絶縁膜３１２上の酸化物半導体層３０６ａと、酸化物半導体層３０６ａ上の酸化物半導体層３０６ｂと、酸化物半導体層３０６ｂ上の酸化物半導体層３０６ｃと、酸化物半導体層３０６ｃと接するソース電極３１６ａおよびドレイン電極３１６ｂと、を有する。なお、好ましくは、酸化物半導体層３０６ｃ上、ソース電極３１６ａ上およびドレイン電極３１６ｂ上の保護絶縁膜３１８を設ける。
【０３９３】
なお、図２４に示すトランジスタの保護絶縁膜３１８は、例えば、図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当する。また、図２４に示すトランジスタは、例えば、図５（Ａ）に示すトランジスタのゲート電極（ｂｇ）を有してもよい。図２４に示すトランジスタは、例えば、ゲート電極３０４に対向して、保護絶縁膜３１８の上面と接するバックゲート電極を有してもよい。また、図２４に示すトランジスタにおいて、保護絶縁膜３１８より上に配線などの導電膜を有する場合、例えば、当該導電膜が図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当してもよい。
【０３９４】
なお、ソース電極３１６ａおよびドレイン電極３１６ｂに用いる導電膜の種類によっては、酸化物半導体層３０６ｂ、酸化物半導体層３０６ｃの一部から酸素を奪い、または混合層を形成し、酸化物半導体層３０６ｂ、酸化物半導体層３０６ｃ中にｎ型領域（低抵抗領域）を形成することがある。
【０３９５】
なお、ゲート電極３０４は、図２４（Ａ）に示すように、上面図において酸化物半導体層３０６ｂが内側に含まれるように設けられる。こうすることで、ゲート電極３０４側から光が入射した際に、酸化物半導体層３０６ｂ中で光によってキャリアが生成されることを抑制することができる。即ち、ゲート電極３０４は遮光膜としての機能を有する。ただし、ゲート電極３０４の外側まで酸化物半導体層３０６ｂが設けられても構わない。
【０３９６】
酸化物半導体層３０６ａ、酸化物半導体層３０６ｂおよび酸化物半導体層３０６ｃは、それぞれ酸化物半導体層１０６ｃ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ａについての記載を参照する。即ち、ボトムゲートトップコンタクト型のトランジスタでは、トップゲートトップコンタクト型のトランジスタと上下入れ替わったような積層構造となる。
【０３９７】
保護絶縁膜３１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【０３９８】
保護絶縁膜３１８は、例えば、１層目を酸化シリコン層とし、２層目を窒化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。窒化シリコン層は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
【０３９９】
または、保護絶縁膜３１８は、例えば、１層目を第１の酸化シリコン層３１８ａとし、２層目を第２の酸化シリコン層３１８ｂとし、３層目を窒化シリコン層３１８ｃとした多層膜とすればよい（図２４（Ｄ）参照。）。この場合、第１の酸化シリコン層３１８ａまたは／および第２の酸化シリコン層３１８ｂは酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層３１８ａは、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。第２の酸化シリコン層３１８ｂは、過剰酸素を含む酸化シリコン層を用いる。窒化シリコン層３１８ｃは水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層３１８ｃは、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
【０４００】
過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。また、過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
【０４０１】
過剰酸素を含む絶縁膜は、酸化物半導体層３０６ｂ中の酸素欠損を低減することができる。酸化物半導体層３０６ｂ中で酸素欠損は、ＤＯＳを形成し、電荷トラップなどとなる。従って、酸化物半導体層３０６ｂ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
【０４０２】
また、ソース電極３１６ａおよびドレイン電極３１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。ゲート絶縁膜３１２は、ゲート絶縁膜１１２の記載を参照する。ゲート電極３０４は、ゲート電極１０４の記載を参照する。基板３００は、基板１００の記載を参照する。
【０４０３】
＜トランジスタ構造（３）の作製方法＞
以下では、トランジスタ構造（３）の作製方法の一例について説明する。
【０４０４】
図２５は、図２４（Ｂ）に対応する断面図である。
【０４０５】
まず、基板３００を準備する。
【０４０６】
次に、ゲート電極３０４となる導電膜を形成する。ゲート電極３０４となる導電膜の形成方法は、ゲート電極１０４となる導電膜の記載を参照する。
【０４０７】
次に、ゲート電極３０４となる導電膜の一部をエッチングし、ゲート電極３０４を形成する。
【０４０８】
次に、ゲート絶縁膜３１２を形成する。ゲート絶縁膜３１２の形成方法は、ゲート絶縁膜１１２の記載を参照する。
【０４０９】
ゲート絶縁膜３１２は、例えば、プラズマを用いたＣＶＤ法により形成すればよい。ＣＶＤ法では、基板温度を高くするほど、緻密で欠陥密度の低い絶縁膜が得られる。ゲート絶縁膜３１２が緻密で欠陥密度が低いほどトランジスタの電気特性は安定となる。
【０４１０】
次に、酸化物半導体層３３６ａ、酸化物半導体層３３６ｂおよび酸化物半導体層３３６ｃを、この順番で形成する（図２５（Ａ）参照。）。酸化物半導体層３３６ａ、酸化物半導体層３３６ｂおよび酸化物半導体層３３６ｃの形成方法は、それぞれ酸化物半導体層１３６ｃ、酸化物半導体層１３６ｂおよび酸化物半導体層１３６ａの記載を参照する。
【０４１１】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。
【０４１２】
次に、酸化物半導体層３３６ａ、酸化物半導体層３３６ｂおよび酸化物半導体層３３６ｃの一部をエッチングし、島状の酸化物半導体層３０６ａ、酸化物半導体層３０６ｂおよび酸化物半導体層３０６ｃを形成する（図２５（Ｂ）参照。）。
【０４１３】
次に、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜を形成する。ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜の形成方法は、導電膜１１６の記載を参照する。このとき、酸化物半導体層３０６ｃの破線で示す領域にｎ型領域が形成される場合がある。ｎ型領域は、酸化物半導体層３０６ｃ上に導電膜を形成する際のダメージや、導電膜の作用によって酸化物半導体層３０６ｃに酸素欠損が生じることに起因して形成される。例えば、酸素欠損のサイトに水素が入ることで、キャリアである電子を生成する場合がある。なお、ｎ型領域は、酸化物半導体層３０６ｃと酸化物半導体層３０６ｂとの境界近傍まで形成されているが、これに限定されるものではない。例えば、ｎ型領域が、酸化物半導体層３０６ｃおよび酸化物半導体層３０６ｂ、または酸化物半導体層３０６ｃのみに形成されていてもよい。
【０４１４】
次に、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜の一部をエッチングし、ソース電極３１６ａおよびドレイン電極３１６ｂを形成する。
【０４１５】
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。第２の加熱処理を行うことで、酸化物半導体層３０６ｃまたは／および酸化物半導体層３０６ｂの露出したｎ型領域をｉ型領域にすることができる場合がある（図２５（Ｃ）参照。）。
【０４１６】
次に、保護絶縁膜３１８を形成する（図２５（Ｄ）参照。）。
【０４１７】
ここで、保護絶縁膜３１８を図２４（Ｄ）に示すような３層構造とする場合について説明する。まず、第１の酸化シリコン層３１８ａを成膜する。次に、第２の酸化シリコン層３１８ｂを成膜する。次に、第２の酸化シリコン層３１８ｂに酸素イオンを添加する処理を行ってもよい。酸素イオンを添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いればよい。イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素イオンの原料として、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いればよい。次に、窒化シリコン層３１８ｃを成膜することで、保護絶縁膜３１８を形成すればよい。
【０４１８】
第１の酸化シリコン層３１８ａは、ＣＶＤ法の一種であるプラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、電極に高周波電力を供給することで成膜すればよい。なお、シリコンを含む堆積性ガスの代表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
【０４１９】
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすることで、第１の酸化シリコン層３１８ａ中の水素含有量を低減し、かつダングリングボンドを低減することができる。
【０４２０】
以上のようにして、欠陥密度の小さい第１の酸化シリコン層３１８ａを成膜する。即ち、第１の酸化シリコン層３１８ａは、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、または５×１０１６ｓｐｉｎｓ／ｃｍ３以下とすることができる。
【０４２１】
第２の酸化シリコン層３１８ｂは、プラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１６０℃以上３５０℃以下、好ましくは１８０℃以上２６０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下として、電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給することで成膜すればよい。
【０４２２】
上述の方法によって、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、ガスの酸化が進むため、過剰酸素を含む第２の酸化シリコン層３１８ｂを成膜することができる。
【０４２３】
窒化シリコン層３１８ｃは、プラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガス、窒素ガスおよびアンモニアガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、電極に高周波電力を供給することで成膜すればよい。
【０４２４】
なお、窒素ガスはアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよび窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーおよび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
【０４２５】
従って、上述の方法によって、水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層３１８ｃを成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層３１８ｃとすることができる。
【０４２６】
以上のようにして保護絶縁膜３１８を形成すればよい。
【０４２７】
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。
【０４２８】
以上のようにして、図２４に示したトランジスタを作製することができる。
【０４２９】
＜トランジスタ構造（４）＞
次に、トランジスタ構造（３）とは異なるボトムゲートトップコンタクト型のトランジスタの一例について説明する。
【０４３０】
図２６は、トランジスタの上面図および断面図である。図２６（Ａ）は、トランジスタの上面図を示す。図２６（Ａ）において、一点鎖線Ｄ１−Ｄ２に対応する断面図を図２６（Ｂ）に示す。また、図２６（Ａ）において、一点鎖線Ｄ３−Ｄ４に対応する断面図を図２６（Ｃ）に示す。
【０４３１】
図２６（Ｂ）に示すトランジスタは、基板４００上のゲート電極４０４と、ゲート電極４０４上のゲート絶縁膜４１２と、ゲート絶縁膜４１２上の酸化物半導体層４０６ａと、酸化物半導体層４０６ａ上の酸化物半導体層４０６ｂと、酸化物半導体層４０６ｂ上の酸化物半導体層４０６ｃと、ゲート絶縁膜４１２上および酸化物半導体層４０６ｃ上の保護絶縁膜４１８と、保護絶縁膜４１８に設けられた開口部を介して酸化物半導体層４０６ｃと接するソース電極４１６ａおよびドレイン電極４１６ｂと、を有する。
【０４３２】
なお、図２６に示すトランジスタの保護絶縁膜４１８は、例えば、図５（Ａ）に示すトランジスタのゲート絶縁膜（ｂｇ）に相当する。また、図２６に示すトランジスタは、例えば、図５（Ａ）に示すトランジスタのゲート電極（ｂｇ）を有してもよい。図２６に示すトランジスタは、例えば、保護絶縁膜４１８上、ソース電極４１６ａ上およびドレイン電極４１６ｂ上にバックゲート絶縁膜を設け、ゲート電極４０４に対向して、バックゲート絶縁膜の上面と接するバックゲート電極を有してもよい。
【０４３３】
なお、ソース電極４１６ａおよびドレイン電極４１６ｂに用いる導電膜の種類によっては、酸化物半導体層４０６ｂ、酸化物半導体層４０６ｃの一部から酸素を奪い、または混合層を形成し、酸化物半導体層４０６ｂ、酸化物半導体層４０６ｃ中にｎ型領域（低抵抗領域）を形成することがある。
【０４３４】
なお、ゲート電極４０４は、図２６（Ａ）に示すように、上面図において酸化物半導体層４０６ｂが内側に含まれるように設けられる。こうすることで、ゲート電極４０４側から光が入射した際に、酸化物半導体層４０６ｂ中で光によってキャリアが生成されることを抑制することができる。即ち、ゲート電極４０４は遮光膜としての機能を有する。ただし、ゲート電極４０４の外側まで酸化物半導体層４０６ｂが設けられても構わない。
【０４３５】
酸化物半導体層４０６ａ、酸化物半導体層４０６ｂおよび酸化物半導体層４０６ｃは、それぞれ酸化物半導体層１０６ｃ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ａについての記載を参照する。即ち、ボトムゲートトップコンタクト型のトランジスタでは、トップゲートトップコンタクト型のトランジスタと上下入れ替わったような積層構造となる。
【０４３６】
保護絶縁膜４１８は、保護絶縁膜３１８の記載を参照する。
【０４３７】
保護絶縁膜４１８は、過剰酸素を含む絶縁膜を有すると好ましい。過剰酸素を含む絶縁膜は、酸化物半導体層４０６ｂ中の酸素欠損を低減することができる。酸化物半導体層４０６ｂ中で酸素欠損は、ＤＯＳを形成し、電荷トラップなどとなる。従って、酸化物半導体層４０６ｂ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
【０４３８】
また、ソース電極４１６ａおよびドレイン電極４１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。ゲート絶縁膜４１２は、ゲート絶縁膜１１２の記載を参照する。ゲート電極４０４は、ゲート電極１０４の記載を参照する。基板４００は、基板１００の記載を参照する。
【０４３９】
＜トランジスタ構造（４）の作製方法＞
以下では、トランジスタ構造（４）の作製方法の一例について説明する。
【０４４０】
図２７は、図２６（Ｂ）に対応する断面図である。
【０４４１】
まず、基板４００を準備する。
【０４４２】
次に、ゲート電極４０４となる導電膜を形成する。ゲート電極４０４となる導電膜の形成方法は、ゲート電極１０４となる導電膜の記載を参照する。
【０４４３】
次に、ゲート電極４０４となる導電膜の一部をエッチングし、ゲート電極４０４を形成する。
【０４４４】
次に、ゲート絶縁膜４１２を形成する。ゲート絶縁膜４１２の形成方法は、ゲート絶縁膜１１２の記載を参照する。
【０４４５】
ゲート絶縁膜４１２は、例えば、プラズマを用いたＣＶＤ法により形成すればよい。ＣＶＤ法では、基板温度を高くするほど、緻密で欠陥密度の低い絶縁膜が得られる。ゲート絶縁膜４１２が緻密で欠陥密度が低いほどトランジスタの電気特性は安定となる。
【０４４６】
次に、酸化物半導体層４３６ａ、酸化物半導体層４３６ｂおよび酸化物半導体層４３６ｃを、この順番で形成する（図２７（Ａ）参照。）。酸化物半導体層４３６ａ、酸化物半導体層４３６ｂおよび酸化物半導体層４３６ｃの形成方法は、それぞれ酸化物半導体層１３６ｃ、酸化物半導体層１３６ｂおよび酸化物半導体層１３６ａの記載を参照する。
【０４４７】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。
【０４４８】
次に、酸化物半導体層４３６ａ、酸化物半導体層４３６ｂおよび酸化物半導体層４３６ｃの一部をエッチングし、島状の酸化物半導体層４０６ａ、酸化物半導体層４０６ｂおよび酸化物半導体層４０６ｃを形成する（図２７（Ｂ）参照。）。
【０４４９】
次に、保護絶縁膜４１８となる絶縁膜を形成する。保護絶縁膜４１８となる絶縁膜の形成方法は、保護絶縁膜３１８の記載を参照する。
【０４５０】
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。
【０４５１】
次に、保護絶縁膜４１８となる絶縁膜の一部をエッチングすることで保護絶縁膜４１８を形成する（図２７（Ｃ）参照。）。
【０４５２】
次に、ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜を形成する。ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜の形成方法は、導電膜１１６の記載を参照する。このとき、酸化物半導体層４０６ｃの破線で示す領域にｎ型領域が形成される場合がある。ｎ型領域は、酸化物半導体層４０６ｃ上に導電膜を形成する際のダメージや、導電膜の作用によって酸化物半導体層４０６ｃに酸素欠損が生じることに起因して形成される。例えば、酸素欠損のサイトに水素が入ることで、キャリアである電子を生成する場合がある。なお、ｎ型領域は、酸化物半導体層４０６ｃと酸化物半導体層４０６ｂとの境界近傍まで形成されているが、これに限定されるものではない。例えば、ｎ型領域が、酸化物半導体層４０６ｃおよび酸化物半導体層４０６ｂ、または酸化物半導体層４０６ｃのみに形成されていてもよい。
【０４５３】
次に、ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜の一部をエッチングし、ソース電極４１６ａおよびドレイン電極４１６ｂを形成する（図２７（Ｄ）参照。）。
【０４５４】
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、トランジスタ構造（１）の作製方法の記載を参照する。
【０４５５】
以上のようにして、図２６に示したトランジスタを作製することができる。
【０４５６】
＜応用製品について＞
以下では、上述したトランジスタを用いた応用製品について説明する。
【０４５７】
＜マイクロコンピュータ＞
上述したトランジスタは、さまざまな電子機器に搭載されるマイクロコンピュータに適用することができる。
【０４５８】
以下では、マイクロコンピュータを搭載した電子機器の例として火災報知器の構成および動作について、図３４および図３５を用いて説明する。
【０４５９】
なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
【０４６０】
図３４に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。
【０４６１】
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
【０４６２】
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなどを用いることができる。
【０４６３】
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
【０４６４】
このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
【０４６５】
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば上述した酸化物半導体層を含む多層膜を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
【０４６６】
警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給してもよい。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
【０４６７】
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、警報装置は、必ずしも直流電源５０１を設けなくてもよく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としてもよい。
【０４６８】
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
【０４６９】
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。
【０４７０】
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、光センサ５１１、アンプ５１２およびＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。
【０４７１】
図３５（Ａ）に警報装置の断面の一部を示す。なお、図３５（Ａ）には、チャネル長方向のＡ−Ｂ断面、およびチャネル長方向と直交するＣ−Ｄ断面を示す。ｐ型の半導体基板４５１に素子分離領域４５３を有し、ゲート絶縁膜４５７およびゲート電極４５９、ｎ型の不純物領域４６１ａ、ｎ型の不純物領域４６１ｂ、絶縁膜４６５および絶縁膜４６７を有するトランジスタ５１９が形成されている。トランジスタ５１９は、単結晶シリコンなどの半導体を用いて形成されており、高速動作が可能である。従って、高速なアクセスが可能なＣＰＵの揮発性記憶部を形成することができる。
【０４７２】
また、絶縁膜４６５および絶縁膜４６７の一部を選択的にエッチングした開口部にコンタクトプラグ４６９ａおよびコンタクトプラグ４６９ｂを形成し、絶縁膜４６７およびコンタクトプラグ４６９ａおよびコンタクトプラグ４６９ｂ上に溝部を有する絶縁膜４７１を設けている。また、絶縁膜４７１の溝部に配線４７３ａおよび配線４７３ｂを形成する。また、絶縁膜４７１、配線４７３ａおよび配線４７３ｂ上にスパッタリング法、ＣＶＤ法等により絶縁膜４７０を形成し、当該絶縁膜４７０上に、溝部を有する絶縁膜４７２を形成する。絶縁膜４７２の溝部に電極４７４を形成する。電極４７４は、トランジスタ５１７のバックゲート電極として機能する電極である。このような電極４７４を設けることにより、トランジスタ５１７のしきい値電圧の制御を行うことができる。
【０４７３】
また、絶縁膜４７２および電極４７４上に、スパッタリング法、ＣＶＤ法等により、絶縁膜４７５を設けている。
【０４７４】
絶縁膜４７５上には、トランジスタ５１７と、光電変換素子５１４が設けられる。トランジスタ５１７は、酸化物半導体層１０６ａ、酸化物半導体層１０６ｂおよび酸化物半導体層１０６ｃと、ソース電極１１６ａおよびドレイン電極１１６ｂと、ゲート絶縁膜１１２と、ゲート電極１０４と、保護絶縁膜１０８と、保護絶縁膜１１８を含む。また、光電変換素子５１４とトランジスタ５１７を覆う絶縁膜４４５が設けられ、絶縁膜４４５上にドレイン電極１１６ｂに接して配線４４９を有する。配線４４９は、トランジスタ５１７のドレイン電極１１６ｂとトランジスタ５１９のゲート電極４５９とを電気的に接続する。
【０４７５】
図３５（Ｂ）は、検出部の回路図である。検出部は、光センサ５１１と、アンプ５１２と、ＡＤコンバータ５１３と、を有する。光センサ５１１は、光電変換素子５１４と、容量素子５１５と、トランジスタ５１６と、トランジスタ５１７と、トランジスタ５１８と、トランジスタ５１９と、を含む。ここで光電変換素子５１４としては、例えば、フォトダイオードなどを用いることができる。
【０４７６】
光電変換素子５１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の他方は、トランジスタ５１７のソース電極およびドレイン電極の一方に電気的に接続される。トランジスタ５１７のゲート電極は、電荷蓄積制御信号Ｔｘが与えられ、ソース電極およびドレイン電極の他方は、容量素子５１５の一対の電極の一方と、トランジスタ５１６のソース電極およびドレイン電極の一方と、トランジスタ５１９のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。容量素子５１５の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。トランジスタ５１６のゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。トランジスタ５１９のソース電極およびドレイン電極の一方は、トランジスタ５１８のソース電極およびドレイン電極の一方と、アンプ５１２と電気的に接続される。また、トランジスタ５１９のソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。トランジスタ５１８のゲート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に接続される。
【０４７７】
なお、容量素子５１５は必ずしも設けなくてよく、例えば、トランジスタ５１９などの寄生容量が十分大きい場合、容量素子を設けない構成としてもよい。
【０４７８】
また、トランジスタ５１６およびトランジスタ５１７に、極めてオフ電流の低いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては、上述したトランジスタを用いることが好ましい。このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。
【０４７９】
また、図３５（Ａ）に示す構成は、トランジスタ５１７と電気的に接続して、絶縁膜４７５上に光電変換素子５１４が設けられている。
【０４８０】
光電変換素子５１４は、絶縁膜４７５上に設けられた半導体膜４６０と、半導体膜４６０上に接して設けられたソース電極１１６ａ、電極４６６ｃと、を有する。ソース電極１１６ａはトランジスタ５１７のソース電極またはドレイン電極として機能する電極であり、光電変換素子５１４とトランジスタ５１７とを電気的に接続している。
【０４８１】
半導体膜４６０、ソース電極１１６ａおよび電極４６６ｃ上には、ゲート絶縁膜１１２、保護絶縁膜１０８、保護絶縁膜１１８および絶縁膜４４５が設けられている。また、絶縁膜４４５上に配線４５６が設けられており、ゲート絶縁膜１１２、保護絶縁膜１０８、保護絶縁膜１１８および絶縁膜４４５に設けられた開口を介して電極４６６ｃと接する。
【０４８２】
電極４６６ｃは、ソース電極１１６ａおよびドレイン電極１１６ｂと、配線４５６は、配線４４９と同様の工程で形成することができる。
【０４８３】
半導体膜４６０としては、光電変換を行うことができる半導体膜を設ければよく、例えば、シリコンやゲルマニウムなどを用いることができる。半導体膜４６０にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、半導体膜４６０にゲルマニウムを用いる構成とすると、赤外線を検知するセンサとして用いることができる。
【０４８４】
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。
【０４８５】
上述したＩＣチップを含む火災報知器には、上述したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
【０４８６】
＜ＣＰＵ＞
図３６は、上述したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
【０４８７】
図３６（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０４８８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０４８９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０４９０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０４９１】
図３６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
【０４９２】
図３６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０４９３】
電源停止に関しては、図３６（Ｂ）または図３６（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図３６（Ｂ）および図３６（Ｃ）の回路の説明を行う。
【０４９４】
図３６（Ｂ）および図３６（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチング素子に、上述したトランジスタを用いた記憶装置である。
【０４９５】
図３６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０４９６】
図３６（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０４９７】
なお、図３６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０４９８】
また、図３６（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０４９９】
また、図３６（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０５００】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０５０１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０５０２】
＜表示装置＞
本項では、上述したトランジスタを適用した表示装置について説明する。
【０５０３】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インク、電気泳動素子など、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。以下では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
【０５０４】
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
【０５０５】
また、以下に示す表示装置は画像表示デバイスまたは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０５０６】
＜ＥＬ表示装置＞
まずはＥＬ素子を用いた表示装置（ＥＬ表示装置ともいう。）について説明する。
【０５０７】
図３７（Ａ）は、ＥＬ表示装置の画素の回路図の一例である。
【０５０８】
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケースが考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。従って、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【０５０９】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。従って、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【０５１０】
図３７（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
【０５１１】
なお、図３７（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図３７（Ａ）の各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ７４１のみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
【０５１２】
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは、キャパシタ７４２の他端および発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
【０５１３】
なお、トランジスタ７４１は、上述した酸化物半導体層を含む多層膜を用いたトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置とすることができる。
【０５１４】
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、上述した酸化物半導体層を含む多層膜を用いたトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、ＥＬ表示装置の生産性を高めることができる。
【０５１５】
図３７（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板３００と、基板７００と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板３００と基板７００との間に設けられる。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に設けても構わない。
【０５１６】
図３７（Ｃ）は、図３７（Ｂ）の一点鎖線Ｍ−Ｎに対応するＥＬ表示装置の断面図である。ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、ゲート電極３０４と同一層である。
【０５１７】
なお、図３７（Ｃ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、ＥＬ表示装置の作製工程を短縮化し、生産性を高めることができる。
【０５１８】
図３７（Ｃ）では、トランジスタ７４１として、図２４に示したトランジスタと同様の構造のトランジスタを適用した例を示す。
【０５１９】
図２４に示したトランジスタは、しきい値電圧の変化の小さいトランジスタである。従って、僅かなしきい値電圧の変化によっても階調ずれの生じる場合がある、ＥＬ表示装置に好適なトランジスタである。
【０５２０】
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。ここで、絶縁膜７２０および保護絶縁膜３１８には、トランジスタ７４１のソース電極３１６ａに達する開口部が設けられる。
【０５２１】
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０および保護絶縁膜３１８に設けられた開口部を介してトランジスタ７４１のソース電極３１６ａと接する。
【０５２２】
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。発光層７８２上には、電極７８３が設けられる。電極７８１、発光層７８２および電極７８３の重なる領域が、発光素子７１９となる。
【０５２３】
＜液晶表示装置＞
次に、液晶素子を用いた表示装置（液晶表示装置ともいう。）について説明する。
【０５２４】
図３８（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３８（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
【０５２５】
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
【０５２６】
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０５２７】
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極が電気的に接続する配線に与えられる共通電位とが異なる電位であってもよい。
【０５２８】
なお、液晶表示装置も、上面図はＥＬ表示装置と概略同様である。図３７（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図３８（Ｂ）に示す。図３８（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、ゲート電極３０４と同一層である。
【０５２９】
図３８（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、液晶表示装置の作製工程を短縮化し、生産性を高めることができる。
【０５３０】
トランジスタ７５１としては、上述したトランジスタを適用することができる。図３８（Ｂ）においては、図２４に示したトランジスタと同様の構造のトランジスタを適用した例を示す。
【０５３１】
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。
【０５３２】
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。ここで、絶縁膜７２１および保護絶縁膜３１８には、トランジスタ７５１のドレイン電極３１６ｂに達する開口部が設けられる。
【０５３３】
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１および保護絶縁膜３１８に設けられた開口部を介してトランジスタ７５１のドレイン電極３１６ｂと接する。
【０５３４】
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。絶縁膜７９２上には、液晶層７９３が設けられる。液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。絶縁膜７９４上には、スペーサ７９５が設けられる。スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。電極７９６上には、基板７９７が設けられる。
【０５３５】
＜設置例＞
図３９（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。上述した表示装置を表示部８００２に用いることが可能である。
【０５３６】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０５３７】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上述したメモリやＣＰＵを用いることが可能である。
【０５３８】
図３９（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述したトランジスタを用いたＣＰＵが含まれる。
【０５３９】
図３９（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図３９（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いたＣＰＵが含まれることで、エアコンディショナーを省電力化できる。
【０５４０】
図３９（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図３９（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵ８３０４が含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。
【０５４１】
図３９（Ｂ）および図３９（Ｃ）に、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる。
【０５４２】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０５４３】
なお、本実施の形態は、基本原理の一例について述べたものである。従って、本実施の形態の一部について、実施の形態の他の一部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。
【実施例１】
【０５４４】
本実施例では、多層膜を有するトランジスタを作製し、その電気特性を測定した例を示す。
【０５４５】
トランジスタの構造は、図２０に示す構造とした。そのため、以下では、トランジスタの構造および作製方法については、図２０、図２２および図２３を参照する。
【０５４６】
試料は、基板２００として、シリコンウェハを用いた。また、下地絶縁膜２０２として、厚さが１００ｎｍの酸化シリコン膜と、過剰酸素を含む厚さが３００ｎｍの酸化窒化シリコン膜とが積層された多層膜を用いた。また、ソース電極２１６ａおよびドレイン電極２１６ｂとして、厚さが１００ｎｍのタングステン膜を用いた。また、ゲート絶縁膜２１２として、厚さが２０ｎｍの酸化窒化シリコン膜を用いた。また、ゲート電極２０４として、厚さが３０ｎｍの窒化タンタル膜と、厚さが１３５ｎｍのタングステン膜とが積層された多層膜を用いた。また、保護絶縁膜２１８として、厚さが３００ｎｍの酸化窒化シリコン膜を用いた。また、保護絶縁膜２０８として、厚さが５０ｎｍの窒化シリコン膜を用いた。
【０５４７】
また、酸化物半導体層２０６ａとして、厚さが２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を用いた。酸化物半導体層２０６ａは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用い、ＤＣ電力を０．５ｋＷとし、成膜ガスをアルゴン３０ｓｃｃｍおよび酸素１５ｓｃｃｍとし、圧力を０．４Ｐａとし、基板温度を２００℃としたスパッタリング法により成膜した。
【０５４８】
また、酸化物半導体層２０６ｂとして、厚さが１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を用いた。酸化物半導体層２０６ｂは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用い、ＤＣ電力を０．５ｋＷとし、成膜ガスをアルゴン３０ｓｃｃｍおよび酸素１５ｓｃｃｍとし、圧力を０．４Ｐａとし、基板温度を３００℃としたスパッタリング法により成膜した。
【０５４９】
また、酸化物半導体層２０６ｃとして、厚さが５ｎｍ、１０ｎｍ、１５ｎｍまたは２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を用いた。酸化物半導体層２０６ｃは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用い、ＤＣ電力を０．５ｋＷとし、成膜ガスをアルゴン３０ｓｃｃｍおよび酸素１５ｓｃｃｍとし、圧力を０．４Ｐａとし、基板温度を２００℃としたスパッタリング法により成膜した。
【０５５０】
ここで、酸化物半導体層２０６ｃの厚さが５ｎｍのトランジスタを試料１とした。また、酸化物半導体層２０６ｃの厚さが１０ｎｍのトランジスタを試料２とした。また、酸化物半導体層２０６ｃの厚さが１５ｎｍのトランジスタを試料３とした。また、酸化物半導体層２０６ｃの厚さが２０ｎｍのトランジスタを試料４とした。また、比較のため、酸化物半導体層２０６ａおよび酸化物半導体層２０６ｃを設けないトランジスタである試料５を準備した。
【０５５１】
以上に示した実施例試料および比較例試料のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を測定した。Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）が０．１Ｖまたは３Ｖとして、ゲート電圧（Ｖｇ）を−３Ｖから＋３Ｖまで掃引した際のドレイン電流（Ｉｄ）を測定することで行った。また、ドレイン電圧（Ｖｄ）が０．１Ｖのときの電界効果移動度（μＦＥ）を図４０、図４１、図４２、図４３および図４４の右軸に示す。
【０５５２】
試料１、試料２、試料３、試料４および試料５の電気特性（Ｖｇ−Ｉｄ特性、およびＶｇに対する電界効果移動度）を２５点重ねて、それぞれ図４０、図４１、図４２、図４３および図４４に示す。なお、図４０乃至図４４において、上段にチャネル長（Ｌ）が０．４４μｍ、チャネル幅（Ｗ）が１μｍのトランジスタの電気特性を示し、下段にチャネル長（Ｌ）が１．０９μｍ、チャネル幅（Ｗ）が１μｍのトランジスタの電気特性を示す。
【０５５３】
図４０より、試料１は、いずれもしきい値電圧のばらつきが小さく、ノーマリーオフの電気特性を有することがわかった。
【０５５４】
図４１より、試料２は、いずれもしきい値電圧のばらつきが小さく、ノーマリーオフの電気特性を有することがわかった。
【０５５５】
図４２より、試料３は、いずれもしきい値電圧のばらつきが小さく、ノーマリーオフの電気特性を有することがわかった。
【０５５６】
図４３より、試料４は、いずれもしきい値電圧のばらつきが小さく、ノーマリーオフの電気特性を有することがわかった。
【０５５７】
図４４より、試料５は、チャネル長（Ｌ）が０．４４μｍ、チャネル幅（Ｗ）が１μｍのトランジスタでは、しきい値電圧のばらつきが大きく、ノーマリーオンの電気特性を有するものの、チャネル長（Ｌ）が１．０９μｍ、チャネル幅（Ｗ）が１μｍのトランジスタでは、しきい値電圧のばらつきも小さく、ノーマリーオフの電気特性を有することがわかった。
【０５５８】
図４０乃至図４４より、試料５は、チャネル長の小さいトランジスタにおいて、電気特性が良好ではなかった。一方、試料１乃至試料４は、チャネル長の小さいトランジスタにおいても、良好な電気特性を有することがわかった。試料１、試料２、試料３、試料４の順に電気特性が良好であることから、酸化物半導体層２０６ｃの厚さが小さい順に電気特性が良好であることがわかる。
【０５５９】
実施の形態で示した計算結果（図３参照。）と本実施例で示した実測結果との比較を図４５に示す。図４５では、上段に実測結果を示し、下段に計算結果を示す。
【０５６０】
図４５は、左列に、酸化物半導体層２０６ｃ（酸化物半導体層（Ｓ３））とゲート絶縁膜２１２（ゲート絶縁膜（ＧＩ））との合成容量を横軸にとり、トランジスタのオン電流を縦軸にとり、データをプロットすることで作成した図である。また図４５は、右列に、酸化物半導体層２０６ｃ（酸化物半導体層（Ｓ３））とゲート絶縁膜２１２（ゲート絶縁膜（ＧＩ））との合成容量をゲート絶縁膜２１２（ゲート絶縁膜（ＧＩ））の容量で除した値（規格化容量）を横軸にとり、トランジスタのオン電流を酸化物半導体層２０６ｃ（酸化物半導体層（Ｓ３））をなし（０ｎｍ）とした場合のオン電流で除した値（規格化オン電流またはＩｏｎ比）を縦軸にとり、データをプロットすることで作成した図である。
【０５６１】
ただし、試料間のしきい値電圧の差が大きいため、オン電流は、ゲート電圧が３Ｖ、ドレイン電圧Ｖｄがトランジスタのしきい値電圧Ｖｔｈ＋１Ｖのときのドレイン電流とした（図３では、オン電流は、ゲート電圧が３Ｖ、ドレイン電圧Ｖｄが３Ｖのときのドレイン電流としていた。）。
【０５６２】
なお、図４５では、理解を容易にするため、実測結果についても、酸化物半導体層２０６ｃを酸化物半導体層（Ｓ３）と表記し、ゲート絶縁膜２１２をゲート絶縁膜（ＧＩ）と表記する。
【０５６３】
なお、実測結果では、チャネル長（Ｌ）が１．０９μｍ、チャネル幅（Ｗ）が１μｍのトランジスタの結果を示し、計算結果では、チャネル長（Ｌ）が０．８μｍ、チャネル幅（Ｗ）が０．８μｍのトランジスタの結果を示す。
【０５６４】
図４０乃至図４４より、図４５上段に示す実測において、左列では、酸化物半導体層２０６ｃの厚さに対応する合成容量に対して、それぞれオン電流を２５点ずつプロットした。また、右列では、得られたオン電流の中央値をプロットした。
【０５６５】
図４５右列より、規格化容量に対する規格化オン電流のプロットについて、実測結果と計算結果とを比較した。計算結果（特にウェル深さが０．３ｅＶにおける計算結果）は、実測結果の傾向をおおむね再現できていることがわかった。
【０５６６】
即ち、本実施例に示したトランジスタにおいても、実施の形態で示したオン電流低下のモデルが適用できる可能性がある。具体的には、まず、ゲート電極２０４の電界によって酸化物半導体層２０６ｃに電子が誘起される。次に、酸化物半導体層２０６ｃによってゲート電極２０４の電界が遮蔽される。次に、酸化物半導体層２０６ｂへ印加される電界が弱まる。その結果、トランジスタのオン電流が低下する可能性が示された。
【実施例２】
【０５６７】
本実施例では、実施例１で作製した試料１乃至試料５の信頼性を評価した。信頼性の評価は、ゲートＢＴストレス試験によって行った。
【０５６８】
プラスゲートＢＴストレス試験（プラスＢＴ）の測定方法について説明する。プラスゲートＢＴストレス試験の対象となるトランジスタの初期（ストレス印加前）の電気特性を測定するため、基板温度を４０℃とし、ドレイン電圧Ｖｄを０．１Ｖまたは３Ｖとし、ゲート電圧を−３Ｖから＋３Ｖまで変化させたときのドレイン電流Ｉｄの変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
【０５６９】
次に、基板温度を１５０℃まで上昇させた後、トランジスタのドレイン電圧Ｖｄを０Ｖとした。次に、ゲート絶縁膜２１２へ印加される電界強度が１．６５ＭＶ／ｃｍとなるようにゲート電圧３．３Ｖを印加し、３６００秒保持した。
【０５７０】
なお、マイナスゲートＢＴストレス試験（マイナスＢＴ）では、ゲート電圧−３．３Ｖを印加した。
【０５７１】
試料１、試料２、試料３、試料４および試料５のゲートＢＴストレス試験前後の電気特性（Ｖｇ−Ｉｄ特性、およびＶｇに対する電界効果移動度）を、それぞれ図４６、図４７、図４８、図４９および図５０に示す。なお、図４６乃至図５０において、実線はゲートＢＴストレス試験前（ＢＴ前）の電気特性を示し、点線はゲートＢＴストレス試験後（ＢＴ後）の電気特性を示す。また、図４６乃至図５０において、上段にプラスゲートＢＴストレス試験前後の電気特性を示し、下段にマイナスゲートＢＴストレス試験前後の電気特性を示す。
【０５７２】
図４６乃至図５０から得られたゲートＢＴストレス試験前後のしきい値電圧の変化（ΔＶｔｈ）およびシフト値の変化（ΔＳｈｉｆｔ）を表２に示す。なお、しきい値電圧（Ｖｔｈ）とは、チャネルが形成されたときのゲート電圧（ソースとゲート間の電圧）をいう。しきい値電圧（Ｖｔｈ）は、ゲート電圧（Ｖｇ）を横軸にとり、ドレイン電流（Ｉｄ）の平方根を縦軸にとり、データをプロットすることで作成した曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線とドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）として算出した。また、シフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ）を横軸にとり、ドレイン電流（Ｉｄ）の対数を縦軸にとり、データをプロットすることで作成した曲線（Ｖｇ−Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）が１×１０―１２Ａとの交点におけるゲート電圧（Ｖｇ）として算出した。
【０５７３】
【表２】
2014179596.tif 000027
【０５７４】
図４６乃至図５０、および表２より、試料１乃至試料５は安定した電気特性を有するトランジスタであることがわかった。特に、試料１および試料２は、他の試料と比較してしきい値電圧の変化（ΔＶｔｈ）およびシフト値の変化（ΔＳｈｉｆｔ）が小さく、極めて安定した電気特性を有するトランジスタであることがわかった。なお、試料１、試料２、試料３、試料４の順に酸化物半導体層２０６ｃの厚さが小さい。従って、酸化物半導体層２０６ｃの厚さが小さい方が、信頼性の高いトランジスタとなることがわかる。
【符号の説明】
【０５７５】
７０ａ    成膜室
７０ｂ    成膜室
７１    大気側基板供給室
７２ａ    ロードロック室
７２ｂ    アンロードロック室
７３    搬送室
７３ａ    搬送室
７３ｂ    搬送室
７４    カセットポート
７５    基板加熱室
７６    基板搬送ロボット
８０ａ    成膜室
８０ｂ    成膜室
８０ｃ    成膜室
８０ｄ    成膜室
８１    大気側基板供給室
８２    ロード／アンロードロック室
８３    搬送室
８４    カセットポート
８５    基板加熱室
８６    基板搬送ロボット
８７    ターゲット
８８    防着板
８９    ガラス基板
９０    基板ステージ
９２    基板ステージ
９３    加熱機構
９４    精製機
９５ａ    クライオポンプ
９５ｂ    クライオポンプ
９５ｃ    ターボ分子ポンプ
９５ｄ    クライオポンプ
９５ｅ    クライオポンプ
９５ｆ    クライオポンプ
９６    真空ポンプ
９６ａ    真空ポンプ
９６ｂ    真空ポンプ
９６ｃ    真空ポンプ
９７    マスフローコントローラ
９８    ガス加熱機構
９９    クライオトラップ
１００    基板
１０２    下地絶縁膜
１０４    ゲート電極
１０６ａ    酸化物半導体層
１０６ｂ    酸化物半導体層
１０６ｃ    酸化物半導体層
１０８    保護絶縁膜
１１２    ゲート絶縁膜
１１６    導電膜
１１６ａ    ソース電極
１１６ａ１    導電層
１１６ａ２    導電層
１１６ａ３    導電層
１１６ａ４    導電層
１１６ｂ    ドレイン電極
１１６ｂ１    導電層
１１６ｂ２    導電層
１１６ｂ３    導電層
１１６ｂ４    導電層
１１８    保護絶縁膜
１３６ａ    酸化物半導体層
１３６ｂ    酸化物半導体層
１３６ｃ    酸化物半導体層
２００    基板
２０２    下地絶縁膜
２０４    ゲート電極
２０６ａ    酸化物半導体層
２０６ｂ    酸化物半導体層
２０６ｃ    酸化物半導体層
２０８    保護絶縁膜
２１２    ゲート絶縁膜
２１６    導電膜
２１６ａ    ソース電極
２１６ｂ    ドレイン電極
２１８    保護絶縁膜
２３４    導電膜
２３６ａ    酸化物半導体層
２３６ｂ    酸化物半導体層
２３６ｃ    酸化物半導体層
２４２    絶縁膜
３００    基板
３０４    ゲート電極
３０６ａ    酸化物半導体層
３０６ｂ    酸化物半導体層
３０６ｃ    酸化物半導体層
３１２    ゲート絶縁膜
３１６ａ    ソース電極
３１６ｂ    ドレイン電極
３１８    保護絶縁膜
３１８ａ    酸化シリコン層
３１８ｂ    酸化シリコン層
３１８ｃ    窒化シリコン層
３３６ａ    酸化物半導体層
３３６ｂ    酸化物半導体層
３３６ｃ    酸化物半導体層
４００    基板
４０４    ゲート電極
４０６ａ    酸化物半導体層
４０６ｂ    酸化物半導体層
４０６ｃ    酸化物半導体層
４１２    ゲート絶縁膜
４１６ａ    ソース電極
４１６ｂ    ドレイン電極
４１８    保護絶縁膜
４３６ａ    酸化物半導体層
４３６ｂ    酸化物半導体層
４３６ｃ    酸化物半導体層
４４５    絶縁膜
４４９    配線
４５１    半導体基板
４５３    素子分離領域
４５６    配線
４５７    ゲート絶縁膜
４５９    ゲート電極
４６０    半導体膜
４６１ａ    不純物領域
４６１ｂ    不純物領域
４６５    絶縁膜
４６６ｃ    電極
４６７    絶縁膜
４６９ａ    コンタクトプラグ
４６９ｂ    コンタクトプラグ
４７０    絶縁膜
４７１    絶縁膜
４７２    絶縁膜
４７３ａ    配線
４７３ｂ    配線
４７４    電極
４７５    絶縁膜
５００    マイクロコンピュータ
５０１    直流電源
５０２    バスライン
５０３    パワーゲートコントローラ
５０４    パワーゲート
５０５    ＣＰＵ
５０６    揮発性記憶部
５０７    不揮発性記憶部
５０８    インターフェース
５０９    検出部
５１１    光センサ
５１２    アンプ
５１３    ＡＤコンバータ
５１４    光電変換素子
５１６    トランジスタ
５１７    トランジスタ
５１８    トランジスタ
５１９    トランジスタ
５３０    発光素子
７００    基板
７１９    発光素子
７２０    絶縁膜
７２１    絶縁膜
７３１    端子
７３２    ＦＰＣ
７３３ａ    配線
７３４    シール材
７３５    駆動回路
７３６    駆動回路
７３７    画素
７４１    トランジスタ
７４２    キャパシタ
７４３    スイッチ素子
７４４    信号線
７５０    画素
７５１    トランジスタ
７５２    キャパシタ
７５３    液晶素子
７５４    走査線
７５５    信号線
７８１    電極
７８２    発光層
７８３    電極
７８４    隔壁
７９１    電極
７９２    絶縁膜
７９３    液晶層
７９４    絶縁膜
７９５    スペーサ
７９６    電極
７９７    基板
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカー部
８１００    警報装置
８１０１    マイクロコンピュータ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2014179596.tif 000028
【図２】
2014179596.tif 000029
【図３】
2014179596.tif 000030
【図４】
2014179596.tif 000031
【図５】
2014179596.tif 000032
【図６】
2014179596.tif 000033
【図７】
2014179596.tif 000034
【図８】
2014179596.tif 000035
【図９】
2014179596.tif 000036
【図１０】
2014179596.tif 000037
【図１１】
2014179596.tif 000038
【図１２】
2014179596.tif 000039
【図１３】
2014179596.tif 000040
【図１４】
2014179596.tif 000041
【図１５】
2014179596.tif 000042
【図１６】
2014179596.tif 000043
【図１７】
2014179596.tif 000044
【図１８】
2014179596.tif 000045
【図１９】
2014179596.tif 000046
【図２０】
2014179596.tif 000047
【図２１】
2014179596.tif 000048
【図２２】
2014179596.tif 000049
【図２３】
2014179596.tif 000050
【図２４】
2014179596.tif 000051
【図２５】
2014179596.tif 000052
【図２６】
2014179596.tif 000053
【図２７】
2014179596.tif 000054
【図２８】
2014179596.tif 000055
【図３０】
2014179596.tif 000056
【図３１】
2014179596.tif 000057
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図２９】
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