(57)【要約】【課題】回路構成を簡素にし、回路の占有面積を小さくすることができる増幅回路、ソースドライバー、電気光学装置及び電子機器等を提供すること。【解決手段】増幅回路１００は、第１の入力端子に基準ノードが接続される演算増幅器ＯＰと、第１のノードと基準ノードとの間に設けられる第１のキャパシターＣＡ１と、第２のノードと基準ノードとの間に設けられる第２のキャパシターＣＡ２と、第１のノードと入力電圧の入力ノードとの間に設けられるスイッチ素子ＳＷ１と、第１のノードと第１のアナログ基準電圧の供給ノードとの間に設けられるスイッチ素子ＳＷ２と、第２のノードと出力電圧の出力ノードとの間に設けられるスイッチ素子ＳＷ３と、第２のノードと第２のアナログ基準電圧の供給ノードとの間に設けられるスイッチ素子ＳＷ４と、出力電圧の出力ノードと基準ノードとの間に設けられるスイッチ素子ＳＷ５を含む。【選択図】図１
2014191012.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子に基準ノードが接続される演算増幅器と、
第１のノードと前記基準ノードとの間に設けられる第１のキャパシターと、
第２のノードと前記基準ノードとの間に設けられる第２のキャパシターと、
前記第１のノードと入力電圧の入力ノードとの間に設けられる第１のスイッチ素子と、
前記第１のノードと第１のアナログ基準電圧の供給ノードとの間に設けられる第２のスイッチ素子と、
前記第２のノードと出力電圧の出力ノードとの間に設けられる第３のスイッチ素子と、
前記第２のノードと第２のアナログ基準電圧の供給ノードとの間に設けられる第４のスイッチ素子と、
前記出力電圧の出力ノードと前記基準ノードとの間に設けられる第５のスイッチ素子とを含み、
前記入力電圧は、第１の電圧と第２の電圧との間で変化する電圧であって、
前記演算増幅器には、第１の電源電圧として前記第２の電圧が供給され、第２の電源電圧として第３の電圧が供給され、
前記第１のアナログ基準電圧は、前記第１の電圧と前記第２の電圧との間の直流電圧であって、
前記第２のアナログ基準電圧は、前記第２の電圧と前記第３の電圧との間の直流電圧であって、
前記第１の電圧、前記第２の電圧及び前記第３の電圧は、互いに異なる電圧であって、前記第２の電圧は、前記第１の電圧と前記第３の電圧との間の電圧であることを特徴とする増幅回路。
【請求項２】
請求項１において、
初期化期間には、
前記第２のスイッチ素子、前記第４のスイッチ素子及び前記第５のスイッチ素子がオンになり、
前記出力電圧の出力期間には、
前記第１のスイッチ素子及び前記第３のスイッチ素子がオンになることを特徴とする増幅回路。
【請求項３】
請求項１又は２において、
前記演算増幅器の第２の入力端子には、前記第２のアナログ基準電圧の供給ノードが接続されることを特徴とする増幅回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のキャパシターの耐圧は、前記第２の電圧と前記第３の電圧との差よりも大きいことを特徴とする増幅回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のキャパシターは、金属−絶縁体−金属キャパシターであることを特徴とする増幅回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１のキャパシターの容量をＣ１、前記第２のキャパシターの容量をＣ２、前記入力電圧をＶＩＮ、前記第１のアナログ基準電圧をＶＰ、前記第２のアナログ基準電圧をＶＮ、前記出力電圧をＶＱとした場合に、
前記出力電圧は、ＶＱ＝ＶＮ−（Ｃ１／Ｃ２）×(ＶＩＮ−ＶＰ)で与えられることを特徴とする増幅回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１のスイッチ素子〜前記第５のスイッチ素子及び前記演算増幅器を構成するトランジスターの耐圧は、前記第１の電圧と前記第３の電圧との差より小さく、且つ、前記第２の電圧と前記第３の電圧との差より大きいことを特徴とする増幅回路。
【請求項８】
電気光学パネルのソース線を駆動するソースドライバーであって、
請求項１乃至７のいずれかに記載の増幅回路を含むことを特徴とするソースドライバー。
【請求項９】
請求項８において、
第２の増幅回路を含み、
前記第２の増幅回路には、第１の電源電圧として前記第１の電圧が供給され、第２の電源電圧として前記第２の電圧が供給されることを特徴とするソースドライバー。
【請求項１０】
請求項９において、
階調データと複数の基準電圧とを受けて、前記複数の基準電圧のうちの前記階調データに対応する電圧を選択して、前記増幅回路及び前記第２の増幅回路に対して出力するＤ／Ａ変換回路と、
前記複数の基準電圧を生成して、前記Ｄ／Ａ変換回路に対して出力する基準電圧生成回路とを含み、
前記ソース線に負極性の駆動電圧を出力する期間である第１の期間には、前記増幅回路が前記ソース線に対して前記負極性の駆動電圧を出力し、
前記ソース線に正極性の駆動電圧を出力する期間である第２の期間には、前記第２の増幅回路が前記ソース線に対して前記正極性の駆動電圧を出力することを特徴とするソースドライバー。
【請求項１１】
請求項１０において、
前記第２の増幅回路は、
第１の入力端子に第２の基準ノードが接続される第２の演算増幅器と、
第３のノードと前記第２の基準ノードとの間に設けられる第３のキャパシターと、
第４のノードと前記第２の基準ノードとの間に設けられる第４のキャパシターと、
前記第３のノードと前記入力電圧の入力ノードとの間に設けられる第６のスイッチ素子と、
前記第３のノードと前記第１のアナログ基準電圧の供給ノードとの間に設けられる第７のスイッチ素子と、
前記第４のノードと第２の出力電圧の出力ノードとの間に設けられる第８のスイッチ素子と、
前記第４のノードと前記第１のアナログ基準電圧の供給ノードとの間に設けられる第９のスイッチ素子と、
前記第２の出力電圧の出力ノードと前記第２の基準ノードとの間に設けられる第１０のスイッチ素子とを含み、
前記第２の入力電圧は、前記第１の電圧と前記第２の電圧との間で変化する電圧であって、
前記第２の演算増幅器には、電源電圧として、前記第１の電圧と前記第２の電圧とが供給されることを特徴とするソースドライバー。
【請求項１２】
請求項８乃至１１のいずれかに記載のソースドライバーを含むことを特徴とする電気光学装置。
【請求項１３】
請求項１２に記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、ソースドライバー、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶に長時間同じ電圧（直流電圧）が印加すると、液晶の傾きが固定化され、結果として残像現象を引き起こし、液晶の寿命が短くなってしまう。これを防止するために、液晶表示装置においては、液晶に印加する液晶駆動電圧をある一定時間毎に交流化、即ち、コモン電極の電圧を基準にして、画素電極に印加される液晶駆動電圧を、一定時間毎に正電圧側／負電圧側に変化させる必要がある。
【０００３】
例えば特許文献１には、ソース線毎に駆動電圧の極性を反転させて駆動するドット反転駆動の手法が開示されている。しかしながらこの手法では、正極性の駆動電圧を出力するための回路（Ｄ／Ａ変換回路、増幅回路など）と負極性の駆動電圧を出力するための回路とが必要になり、回路構成が複雑になる、回路の占有面積が大きくなるなどの問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２８１９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、回路構成を簡素にし、回路の占有面積を小さくすることができる増幅回路、ソースドライバー、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１の入力端子に基準ノードが接続される演算増幅器と、第１のノードと前記基準ノードとの間に設けられる第１のキャパシターと、第２のノードと前記基準ノードとの間に設けられる第２のキャパシターと、前記第１のノードと入力電圧の入力ノードとの間に設けられる第１のスイッチ素子と、前記第１のノードと第１のアナログ基準電圧の供給ノードとの間に設けられる第２のスイッチ素子と、前記第２のノードと出力電圧の出力ノードとの間に設けられる第３のスイッチ素子と、前記第２のノードと第２のアナログ基準電圧の供給ノードとの間に設けられる第４のスイッチ素子と、前記出力電圧の出力ノードと前記基準ノードとの間に設けられる第５のスイッチ素子とを含み、前記入力電圧は、第１の電圧と第２の電圧との間で変化する電圧であって、前記演算増幅器には、第１の電源電圧として前記第２の電圧が供給され、第２の電源電圧として第３の電圧が供給され、前記第１のアナログ基準電圧は、前記第１の電圧と前記第２の電圧との間の直流電圧であって、前記第２のアナログ基準電圧は、前記第２の電圧と前記第３の電圧との間の直流電圧であって、前記第１の電圧、前記第２の電圧及び前記第３の電圧は、互いに異なる電圧であって、前記第２の電圧は、前記第１の電圧と前記第３の電圧との間の電圧である増幅回路に関係する。
【０００７】
本発明の一態様によれば、増幅回路は正極性の入力電圧を受けて、負極性の出力電圧を出力することができる。こうすることで、例えばドット反転駆動により電気光学パネルのソース線を駆動する場合などに、増幅回路は正極性の階調電圧を受けて負極性の階調電圧を出力することができる。その結果、例えば電気光学パネルのソース線を駆動するソースドライバーなどにおいて、回路構成を簡素にすることなどが可能になる。
【０００８】
また本発明の一態様では、初期化期間には、前記第２のスイッチ素子、前記第４のスイッチ素子及び前記第５のスイッチ素子がオンになり、前記出力電圧の出力期間には、前記第１のスイッチ素子及び前記第３のスイッチ素子がオンになってもよい。
【０００９】
このようにすれば、初期化期間において基準ノードに電荷が蓄積され、出力期間において蓄積された電荷が保存されることで、増幅回路は出力ノードに所望の出力電圧を出力することができる。
【００１０】
また本発明の一態様では、前記演算増幅器の第２の入力端子には、前記第２のアナログ基準電圧の供給ノードが接続されてもよい。
【００１１】
このようにすれば、演算増幅器のイマジナリーショート機能により、基準ノードが第２のアナログ基準電圧に設定される。
【００１２】
また本発明の一態様では、前記第１のキャパシターの耐圧は、前記第２の電圧と前記第３の電圧との差よりも大きくてもよい。
【００１３】
このようにすれば、第１のキャパシターに印加される電圧により、第１のキャパシターが破壊されることを防止できる。
【００１４】
また本発明の一態様では、前記第１のキャパシターは、金属−絶縁体−金属キャパシターであってもよい。
【００１５】
このようにすれば、第１のキャパシターの耐圧を第２の電圧と第３の電圧との差よりも大きくすることができる。
【００１６】
また本発明の一態様では、前記第１のキャパシターの容量をＣ１、前記第２のキャパシターの容量をＣ２、前記入力電圧をＶＩＮ、前記第１のアナログ基準電圧をＶＰ、前記第２のアナログ基準電圧をＶＮ、前記出力電圧をＶＱとした場合に、前記出力電圧は、ＶＱ＝ＶＮ−（Ｃ１／Ｃ２）×(ＶＩＮ−ＶＰ)で与えられてもよい。
【００１７】
このようにすれば、第１、第２のキャパシターの容量及び第１、第２のアナログ基準電圧を適当な値に設定することで、増幅回路は入力電圧に対して所望の出力電圧を出力することができる。
【００１８】
また本発明の一態様では、前記第１のスイッチ素子〜前記第５のスイッチ素子及び前記演算増幅器を構成するトランジスターの耐圧は、前記第１の電圧と前記第３の電圧との差より小さく、且つ、前記第２の電圧と前記第３の電圧との差より大きくてもよい。
【００１９】
このようにすれば、例えば６Ｖ程度の耐圧を有する中耐圧のトランジスターで増幅回路を構成することができるから、小さい面積で駆動能力の高い増幅回路を実現することなどができる。
【００２０】
本発明の他の態様は、電気光学パネルのソース線を駆動するソースドライバーであって、上記いずれかに記載の増幅回路を含むソースドライバーに関係する。
【００２１】
また本発明の他の態様では、第２の増幅回路を含み、前記第２の増幅回路には、第１の電源電圧として前記第１の電圧が供給され、第２の電源電圧として前記第２の電圧が供給されてもよい。
【００２２】
このようにすれば、例えば電気光学パネルをドット反転駆動により駆動する場合に、正極性期間には第２の増幅回路が正極性の駆動電圧を出力し、負極性期間には増幅回路が負極性の駆動電圧を出力することができる。
【００２３】
また本発明の他の態様では、階調データと複数の基準電圧とを受けて、前記複数の基準電圧のうちの前記階調データに対応する電圧を選択して、前記増幅回路及び前記第２の増幅回路に対して出力するＤ／Ａ変換回路と、前記複数の基準電圧を生成して、前記Ｄ／Ａ変換回路に対して出力する基準電圧生成回路とを含み、前記ソース線に負極性の駆動電圧を出力する期間である第１の期間には、前記増幅回路が前記ソース線に対して前記負極性の駆動電圧を出力し、前記ソース線に正極性の駆動電圧を出力する期間である第２の期間には、前記第２の増幅回路が前記ソース線に対して前記正極性の駆動電圧を出力してもよい。
【００２４】
このようにすれば、負極性の階調電圧を生成するＤ／Ａ変換回路及び基準電圧生成回路が不要になるから、回路構成を簡素にし、回路の占める面積を縮小することなどができる。
【００２５】
また本発明の他の態様では、前記第２の増幅回路は、第１の入力端子に第２の基準ノードが接続される第２の演算増幅器と、第３のノードと前記第２の基準ノードとの間に設けられる第３のキャパシターと、第４のノードと前記第２の基準ノードとの間に設けられる第４のキャパシターと、前記第３のノードと前記入力電圧の入力ノードとの間に設けられる第６のスイッチ素子と、前記第３のノードと前記第１のアナログ基準電圧の供給ノードとの間に設けられる第７のスイッチ素子と、前記第４のノードと第２の出力電圧の出力ノードとの間に設けられる第８のスイッチ素子と、前記第４のノードと前記第１のアナログ基準電圧の供給ノードとの間に設けられる第９のスイッチ素子と、前記第２の出力電圧の出力ノードと前記第２の基準ノードとの間に設けられる第１０のスイッチ素子とを含み、前記第２の入力電圧は、前記第１の電圧と前記第２の電圧との間で変化する電圧であって、前記第２の演算増幅器には、電源電圧として、前記第１の電圧と前記第２の電圧とが供給されてもよい。
【００２６】
このようにすれば、第３、第４のキャパシターの容量及び第１のアナログ基準電圧を適当な値に設定することで、第２の増幅回路は入力電圧に対して所望の第２の出力電圧を出力することができる。
【００２７】
本発明の他の態様は、上記に記載のソースドライバーを含む電気光学装置に関係する。
【００２８】
本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２９】
【図１】増幅回路の構成例。
【図２】図２（Ａ）、図２（Ｂ）は、増幅回路の初期化期間の動作を説明する図。
【図３】図３（Ａ）、図３（Ｂ）は、増幅回路の出力期間の動作を説明する図。
【図４】増幅回路における電圧波形の一例。
【図５】比較例のソースドライバーの基本的な構成例。
【図６】ソースドライバーの基本的な構成例。
【図７】図７（Ａ）は、正極性電圧用増幅回路の構成例。図７（Ｂ）、図７（Ｃ）は、正極性電圧用増幅回路の初期化期間及び出力期間の動作を説明する図。
【図８】正極性電圧用増幅回路における電圧波形の一例。
【図９】図９（Ａ）、図９（Ｂ）は、基準電圧ＶＡを説明する図。
【図１０】基準電圧生成回路の構成例。
【図１１】抵抗回路の構成例。
【図１２】電気光学装置の基本的な構成例。
【図１３】電子機器の基本的な構成例。
【発明を実施するための形態】
【００３０】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３１】
１．増幅回路
図１に本実施形態の増幅回路１００の構成例を示す。本実施形態の増幅回路１００は、演算増幅器ＯＰ、第１、第２のキャパシターＣＡ１、ＣＡ２及び第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５を含む。なお、本実施形態の増幅回路１００は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３２】
後述するように、本実施形態の増幅回路１００は、例えばドット反転駆動の電気光学パネル（例えば液晶パネル等）のソース線を駆動するソースドライバーにおいて、負極性の駆動信号を増幅してソース線に対して出力する増幅回路として用いることができる。
【００３３】
演算増幅器ＯＰの反転入力端子（−）（広義には第１の入力端子）には基準ノードＮＥＧが接続され、非反転入力端子（＋）（広義には第２の入力端子）には第２のアナログ基準電圧ＶＮの供給ノードＮＶＮが接続される。また、演算増幅器ＯＰには、高電位側電源電圧ＶＤＨ（広義には第１の電源電圧）と低電位側電源電圧ＶＤＬ（広義には第２の電源電圧）とが供給される。演算増幅器ＯＰの出力端子は出力電圧ＶＱの出力ノードＮＱに接続される。
【００３４】
第１のキャパシターＣＡ１は、第１のノードＮ１と基準ノードＮＥＧとの間に設けられる。第１のキャパシターＣＡ１は、例えば金属−絶縁体−金属キャパシターで構成され、その耐圧は後述する第２の電圧Ｖ２と第３の電圧Ｖ３との差よりも大きい。例えば、第２の電圧Ｖ２が０Ｖ、第３の電圧Ｖ３が−５Ｖである場合には、第１のキャパシターＣＡ１の耐圧は５Ｖより大きい。
【００３５】
金属−絶縁体−金属キャパシター（ＭＩＭキャパシター）は、キャパシターの第１の電極が第１の金属層（例えばアルミ層）で形成され、第２の電極が第２の金属層で形成され、第１、第２の電極の間の絶縁体が第１、第２の金属層の間の層間絶縁層により形成されるキャパシターである。
【００３６】
第２のキャパシターＣＡ２は、第２のノードＮ２と基準ノードＮＥＧとの間に設けられる。第２のキャパシターＣＡ２を、第１のキャパシターＣＡ１と同じ構造、即ち金属−絶縁体−金属キャパシターで構成してもよい。
【００３７】
第１のスイッチ素子ＳＷ１は、第１のノードＮ１と入力電圧ＶＩＮの入力ノードＮＶＩＮとの間に設けられる。第２のスイッチ素子ＳＷ２は、第１のノードＮ１と第１のアナログ基準電圧ＶＰの供給ノードＮＶＰとの間に設けられる。
【００３８】
第３のスイッチ素子ＳＷ３は、第２のノードＮ２と出力電圧ＶＱの出力ノードＮＱとの間に設けられる。第４のスイッチ素子ＳＷ４は、第２のノードＮ２と第２のアナログ基準電圧ＶＮの供給ノードＮＶＮとの間に設けられる。第５のスイッチ素子ＳＷ５は、出力電圧ＶＱの出力ノードＮＱと基準ノードＮＥＧとの間に設けられる。
【００３９】
これらのスイッチ素子ＳＷ１〜ＳＷ５は、例えばＣＭＯＳのトランジスターにより構成できる。具体的には、Ｐ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そして、これらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。
【００４０】
入力電圧ＶＩＮは、第１の電圧Ｖ１と第２の電圧Ｖ２との間で変化する電圧である。第１のアナログ基準電圧ＶＰは、第１の電圧Ｖ１と第２の電圧Ｖ２との間の直流電圧である。また、第２のアナログ基準電圧ＶＮは、第２の電圧Ｖ２と第３の電圧Ｖ３との間の直流電圧である。演算増幅器ＯＰの高電位側電源電圧ＶＤＨは第２の電圧Ｖ２及び第３の電圧Ｖ３のうちの高電位側の電圧であり、低電位側電源電圧ＶＤＬは第２の電圧Ｖ２及び第３の電圧Ｖ３のうちの低電位側の電圧である。
【００４１】
ここで、第１の電圧Ｖ１、第２の電圧Ｖ２及び第３の電圧Ｖ３は互いに異なる電圧であって、第２の電圧Ｖ２は、第１の電圧Ｖ１と第３の電圧Ｖ３との間の電圧である。例えば、第１の電圧Ｖ１を５Ｖ、第２の電圧Ｖ２を０Ｖ、第３の電圧Ｖ３を−５Ｖとすることができる。この場合には、入力電圧ＶＩＮは５Ｖ（第１の電圧）と０Ｖ（第２の電圧）との間で変化する電圧であり、第１のアナログ基準電圧ＶＰは、５Ｖ（第１の電圧）と０Ｖ（第２の電圧）との間の直流電圧である。また、第２のアナログ基準電圧ＶＮは、０Ｖ（第２の電圧）と−５Ｖ（第３の電圧）との間の直流電圧である。演算増幅器ＯＰの高電位側電源電圧ＶＤＨは０Ｖ（第２の電圧）であり、低電位側電源電圧ＶＤＬは−５Ｖ（第３の電圧）である。
【００４２】
図２（Ａ）、図２（Ｂ）は、本実施形態の増幅回路１００の初期化期間の動作を説明する図である。図２（Ａ）に示すように、初期化期間では、第２、第４、第５のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ５がオンになり、他のスイッチ素子ＳＷ１、ＳＷ３はオフになる。
【００４３】
初期化期間においてスイッチ素子ＳＷ２がオンになることで、その一端が基準ノードＮＥＧに電気的に接続される第１のキャパシターＣＡ１の他端が、第１のアナログ基準電圧ＶＰに設定される。同様に、スイッチ素子ＳＷ４がオンになることで、その一端が基準ノードＮＥＧに電気的に接続される第２のキャパシターＣＡ２の他端が、第２のアナログ基準電圧ＶＮに設定される。また帰還スイッチ素子であるスイッチ素子ＳＷ５がオンになることで、演算増幅器ＯＰの出力が反転入力端子に帰還され、演算増幅器ＯＰのイマジナリーショート機能により、基準ノードＮＥＧが第２のアナログ基準電圧ＶＮに設定される。
【００４４】
図２（Ｂ）に示すように、第１のキャパシターＣＡ１の容量値（キャパシタンス値）をＣ１、第２のキャパシターＣＡ２の容量値をＣ２とすると、初期化期間においてキャパシターＣＡ１に蓄積される電荷Ｑ１は次式で与えられる。
【００４５】
Ｑ１＝Ｃ１・（ＶＰ−ＶＮ）          （１）
また、キャパシターＣＡ２に蓄積される電荷Ｑ２は次式で与えられる。
【００４６】
Ｑ２＝Ｃ２・（ＶＮ−ＶＮ）＝０      （２）
図３（Ａ）、図３（Ｂ）は、本実施形態の増幅回路１００の出力期間の動作を説明する図である。図３（Ａ）に示すように、出力期間では、第１、第３のスイッチ素子ＳＷ１、ＳＷ３がオンになり、他のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ５はオフになる。
【００４７】
出力期間においてスイッチ素子ＳＷ１がオンになることで、一端が基準ノードＮＥＧに接続される第１のキャパシターＣＡ１の他端が、入力電圧ＶＩＮに設定される。またスイッチ素子ＳＷ３がオンになることで、一端が基準ノードＮＥＧに接続される第２のキャパシターＣＡ２の他端が、出力電圧ＶＱ（ＯＰの出力）に設定される。
【００４８】
図３（Ｂ）に示すように、出力期間においてキャパシターＣＡ１に蓄積される電荷Ｑ１’は次式で与えられる。
【００４９】
Ｑ１’＝Ｃ１・（ＶＩＮ−ＶＮ）      （３）
また、キャパシターＣＡ２に蓄積される電荷Ｑ２’は次式で与えられる。
【００５０】
Ｑ２’＝Ｃ２・（ＶＮ−ＶＱ）        （４）
基準ノードＮＥＧは、出力期間において高インピーダンス状態に設定されるから、基準ノードＮＥＧに蓄積される電荷は保存される。即ち、基準ノードＮＥＧに蓄積される電荷は、初期化期間と出力期間とで等しくなる。
【００５１】
従って、電荷保存則により次式が成り立つ。
【００５２】
−Ｑ１＋Ｑ２＝−Ｑ１’＋Ｑ２’      （５）
式（５）に式（１）〜式（４）を代入して、次式を得る。
【００５３】
−Ｃ１・（ＶＰ−ＶＮ）
＝−Ｃ１・（ＶＩＮ−ＶＮ）＋Ｃ２・（ＶＮ−ＶＱ）      （６）
式（６）から、出力電圧ＶＱは次式で与えられる。
【００５４】
ＶＱ＝ＶＮ−（Ｃ１／Ｃ２）・（ＶＩＮ−ＶＰ）        （７）
ここでＣ１＝Ｃ２の場合には、次式になる。
【００５５】
ＶＱ＝ＶＮ−ＶＩＮ＋ＶＰ            （８）
例えば、第１のアナログ基準電圧ＶＰ＝２．５Ｖ、第２のアナログ基準電圧ＶＮ＝−２．５Ｖであって、入力電圧ＶＩＮ＝０Ｖ〜５Ｖである場合には、出力電圧ＶＱ＝０Ｖ〜−５Ｖとなる。
【００５６】
このように本実施形態の増幅回路１００によれば、正極性の入力電圧ＶＩＮを受けて、負極性の出力電圧ＶＱを出力することができる。ここで正極性の電圧、負極性の電圧とは、ある基準電圧より高い電圧又はより低い電圧であって、基準電圧が０Ｖでなくてもよい。ドット反転駆動の電気光学パネル（例えば液晶パネル等）のソース線を駆動するソースドライバーにおいて、本実施形態の増幅回路１００を用いることにより、正極性の階調電圧（入力電圧）を受けて負極性の階調電圧を出力することができるから、後述するように負極性用の階調電圧生成回路や負極性用のＤ／Ａ変換回路などが不要になり、ソースドライバーの回路構成を簡素にすることなどが可能になる。
【００５７】
図３（Ｂ）から分かるように、第１のキャパシターＣＡ１には入力電圧ＶＩＮと第２のアナログ基準電圧ＶＮとの差の電圧が印加される。例えば、入力電圧ＶＩＮ＝５Ｖ、第２のアナログ基準電圧ＶＮ＝−２．５Ｖである場合には、７．５Ｖの電圧が印加される。従って、第１のキャパシターＣＡ１の耐圧は、入力電圧ＶＩＮと第２のアナログ基準電圧ＶＮとの差の電圧の最大値よりも高くする必要がある。
【００５８】
一方、第２のキャパシターＣＡ２には、第２のアナログ基準電圧ＶＮと出力電圧ＶＱとの差の電圧が印加される。例えば、出力電圧ＶＱ＝０Ｖ、第２のアナログ基準電圧ＶＮ＝−２．５Ｖである場合には、２．５Ｖの電圧が印加される。また出力電圧ＶＱ＝−５Ｖ、第２のアナログ基準電圧ＶＮ＝−２．５Ｖである場合にも、２．５Ｖの電圧が印加される。このように第２のキャパシターＣＡ２の耐圧は、第１のキャパシターＣＡ１より低くてもよい。
【００５９】
スイッチ素子ＳＷ１〜ＳＷ５及び演算増幅器ＯＰを構成するトランジスターの耐圧は、第１の電圧Ｖ１と第３の電圧Ｖ３との差より小さく、且つ、第２の電圧Ｖ２と第３の電圧Ｖ３との差より大きくすることができる。例えば、第１の電圧Ｖ１を５Ｖ、第２の電圧Ｖ２を０Ｖ、第３の電圧Ｖ３を−５Ｖとした場合には、上記のトランジスターの耐圧は１０Ｖより小さく、且つ５Ｖより大きくてもよい。
【００６０】
このように本実施形態の増幅回路１００によれば、例えば６Ｖ程度の耐圧を有する中耐圧のトランジスターで回路を構成することができる。中耐圧のトランジスターは、例えば１０Ｖ以上の耐圧を有する高耐圧のトランジスターに比べて、素子面積が小さく、駆動能力も高い。従って、本実施形態の増幅回路１００によれば、小さい面積で駆動能力の高い増幅回路を実現することができる。
【００６１】
図４に、本実施形態の増幅回路１００における電圧波形の一例を示す。図４には、回路シミュレーションによる入力電圧ＶＩＮ、出力電圧ＶＱ、基準ノードＮＥＧの電圧Ｖ（ＮＥＧ）の波形を示す。ここでは第１、第２のキャパシターＣＡ１、ＣＡ２の容量値Ｃ１、Ｃ２が等しく、第１のアナログ基準電圧ＶＰが２．５Ｖ、第２のアナログ基準電圧ＶＮが−２．５Ｖである場合を示す。
【００６２】
図４に示すように、初期化期間では、スイッチ素子ＳＷ５がオンになるから出力電圧ＶＱは基準ノードの電圧Ｖ（ＮＥＧ）（図４では−２．５Ｖ）と等しくなる。そして出力期間では、入力電圧ＶＩＮが１Ｖの場合には出力電圧ＶＱは−１Ｖとなり、入力電圧ＶＩＮが４．２Ｖの場合には出力電圧ＶＱは−４．２Ｖとなる。この結果は、式（８）でＶＰ＝２．５Ｖ、ＶＮ＝−２．５Ｖとした場合の値と一致する。
【００６３】
２．ソースドライバー
図５に、比較例として、本実施形態の増幅回路１００を用いないソースドライバー４００の基本的な構成例を示す。図５には、１つのソース線を駆動する回路を示しているが、他のソース線を駆動する回路も同一の構成であるから、図示を省略する。
【００６４】
比較例のソースドライバー４００は、正極性電圧用増幅回路４１１、正極性電圧用Ｄ／Ａ変換回路４２１、正極性基準電圧生成回路４３１、正極性電圧用レベルシフター４４１、負極性電圧用増幅回路４１２、負極性電圧用Ｄ／Ａ変換回路４２２、負極性基準電圧生成回路４３２、負極性電圧用レベルシフター４４２、スイッチ素子ＳＷＰ、ＳＷＮを含む。
【００６５】
正極性電圧用増幅回路４１１は、正極性入力電圧ＶＩＮＰを受けて正極性駆動電圧ＶＳＰを出力する。正極性電圧用増幅回路４１１は、例えば演算増幅器を用いたボルテージフォロワーで構成することができる。
【００６６】
正極性電圧用Ｄ／Ａ変換回路４２１は、レベルシフトされた階調データＳＤＴＰと正極性基準電圧ＶＡＰ１〜ＶＡＰｎ（ｎは階調数）とを受けて、正極性基準電圧ＶＡＰ１〜ＶＡＰｎのうちの階調データＳＤＴＰに対応する電圧を正極性電圧用増幅回路４１１に対して出力する。
【００６７】
正極性基準電圧生成回路４３１は、正極性基準電圧ＶＡＰ１〜ＶＡＰｎを生成して、正極性電圧用Ｄ／Ａ変換回路４２１に対して出力する。
【００６８】
正極性電圧用レベルシフター４４１は、階調データＤＴを受けて、階調データＤＴの電圧レベルをシフトさせ、レベルシフトされた階調データＳＤＴＰを正極性電圧用Ｄ／Ａ変換回路４２１に対して出力する。
【００６９】
負極性電圧用増幅回路４１２は、負極性入力電圧ＶＩＮＮを受けて負極性駆動電圧ＶＳＮを出力する。負極性電圧用増幅回路４１２は、例えば演算増幅器を用いたボルテージフォロワーで構成することができる。
【００７０】
負極性電圧用Ｄ／Ａ変換回路４２２は、レベルシフトされた階調データＳＤＴＮと負極性基準電圧ＶＡＮ１〜ＶＡＮｎとを受けて、負極性基準電圧ＶＡＮ１〜ＶＡＮｎのうちの階調データＳＤＴＮに対応する電圧を負極性電圧用増幅回路４１２に対して出力する。
【００７１】
負極性基準電圧生成回路４３２は、負極性基準電圧ＶＡＮ１〜ＶＡＮｎを生成して、負極性電圧用Ｄ／Ａ変換回路４２２に対して出力する。
【００７２】
負極性電圧用レベルシフター４４２は、階調データＤＴを受けて、階調データＤＴの電圧レベルをシフトさせ、レベルシフトされた階調データＳＤＴＮを負極性電圧用Ｄ／Ａ変換回路４２２に対して出力する。
【００７３】
正極性の駆動電圧が出力される正極性期間には、スイッチ素子ＳＷＰがオンになり、正極性電圧用増幅回路４１１の出力電圧である正極性駆動電圧ＶＳＰが出力端子ＳＯＵＴに出力される。
【００７４】
負極性の駆動電圧が出力される負極性期間には、スイッチ素子ＳＷＮがオンになり、負極性電圧用増幅回路４１２の出力電圧である負極性駆動電圧ＶＳＮが出力端子ＳＯＵＴに出力される。
【００７５】
正極性駆動電圧ＶＳＰは例えば０〜５Ｖの範囲であり、これに対応して、正極性入力電圧ＶＩＮＰ、レベルシフトされた階調データＳＤＴＰ及び正極性基準電圧ＶＡＰ１〜ＶＡＰｎも０〜５Ｖの範囲である。一方、負極性駆動電圧ＶＳＮは例えば０〜−５Ｖであり、これに対応して、負極性入力電圧ＶＩＮＮ、レベルシフトされた階調データＳＤＴＮ及び負極性基準電圧ＶＡＮ１〜ＶＡＮｎも０〜−５Ｖの範囲である。
【００７６】
このように比較例のソースドライバー４００では、動作する電圧範囲が正極性用の回路と負極性用の回路とで異なるために、両者の回路の全部又は一部を共通化することができない。その結果、回路が占める面積が大きくなる。
【００７７】
また、負極性電圧用レベルシフター４４２は、例えば０〜１．８Ｖの電圧範囲の階調データＤＴを例えば０〜−５Ｖの電圧範囲の階調データＳＤＴＮにレベルシフトするので、例えば１０Ｖ以上の耐圧（高耐圧）のトランジスターで構成する必要がある。高耐圧のトランジスターは中耐圧（例えば６Ｖ程度の耐圧）のトランジスターよりも素子の面積が大きいから、さらに回路が占める面積が大きくなる。
【００７８】
図６に、本実施形態のソースドライバー２００の基本的な構成例を示す。本実施形態のソースドライバー２００は、正極性電圧用増幅回路２１０（広義には第２の増幅回路）、負極性電圧用増幅回路１００、Ｄ／Ａ変換回路２２０、基準電圧生成回路２３０、レベルシフター２４０、スイッチ素子ＳＷＰ、ＳＷＮを含む。なお、本実施形態のソースドライバー２００は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７９】
図６には、１つのソース線を駆動する回路を示しているが、他のソース線を駆動する回路も同一の構成であるから、図示を省略する。
【００８０】
正極性電圧用増幅回路２１０は、入力電圧ＶＩＮを受けて正極性駆動電圧ＶＳＰを出力する。正極性電圧用増幅回路２１０は、例えば演算増幅器を用いたボルテージフォロワーで構成することができる。或いは、後述するように、本実施形態の増幅回路１００と類似の回路構成とすることもできる。ドット反転駆動における正極性期間（広義には第２の期間）には、正極性電圧用増幅回路２１０が電気光学パネルのソース線を駆動する。
【００８１】
負極性電圧用増幅回路１００は、入力電圧ＶＩＮを受けて負極性駆動電圧ＶＳＮを出力する。負極性電圧用増幅回路１００は、上述した本実施形態の増幅回路１００（図１）を用いる。増幅回路１００については既に説明したので、ここでは詳細な説明を省略する。ドット反転駆動における負極性期間（広義には第１の期間）には、負極性電圧用増幅回路１００が電気光学パネルのソース線を駆動する。
【００８２】
Ｄ／Ａ変換回路２２０は、レベルシフトされた階調データＳＤＴと基準電圧ＶＡ１〜ＶＡｎ（ｎは階調数）とを受けて、基準電圧ＶＡ１〜ＶＡｎのうちの階調データＳＤＴに対応する電圧を正極性電圧用増幅回路２１０及び負極性電圧用増幅回路１００に対して出力する。
【００８３】
基準電圧生成回路２３０は、基準電圧ＶＡ１〜ＶＡｎを生成して、Ｄ／Ａ変換回路２２０に対して出力する。なお、基準電圧生成回路２３０をソースドライバー２００に含めずに、外部に設けてもよい。
【００８４】
レベルシフター２４０は、階調データＤＴを受けて、階調データＤＴの電圧レベルをシフトさせ、レベルシフトされた階調データＳＤＴをＤ／Ａ変換回路２２０に対して出力する。階調データＤＴの電圧レベルは例えば０〜１．８Ｖであり、レベルシフトされた階調データＳＤＴの電圧レベルは０〜５Ｖである。
【００８５】
正極性の駆動電圧が出力される正極性期間には、スイッチ素子ＳＷＰがオンになり、正極性電圧用増幅回路２１０の出力電圧である正極性駆動電圧ＶＳＰが出力端子ＳＯＵＴに出力される。
【００８６】
負極性の駆動電圧が出力される負極性期間には、スイッチ素子ＳＷＮがオンになり、負極性電圧用増幅回路１００の出力電圧である負極性駆動電圧ＶＳＮが出力端子ＳＯＵＴに出力される。
【００８７】
正極性駆動電圧ＶＳＰは例えば０〜５Ｖの範囲であり、負極性駆動電圧ＶＳＮは例えば０〜−５Ｖである。入力電圧ＶＩＮ、レベルシフトされた階調データＳＤＴ及び基準電圧ＶＡ１〜ＶＡｎは０〜５Ｖの範囲である。
【００８８】
このように本実施形態のソースドライバー２００によれば、増幅回路１００が正極性電圧の入力電圧ＶＩＮを受けて負極性駆動電圧ＶＳＮを出力することができるから、負極性用のＤ／Ａ変換回路及び基準電圧生成回路が不要になる。その結果、回路の占める面積を縮小することができる。また、高耐圧のトランジスターで構成する負極性用レベルシフターも不要になり、中耐圧のトランジスターで回路を構成することができるから、回路の占める面積をさらに縮小することができる。
【００８９】
図７（Ａ）に、本実施形態のソースドライバー２００に用いる正極性電圧用増幅回路２１０（広義には第２の増幅回路）の構成例を示す。正極性電圧用増幅回路２１０は、第２の演算増幅器ＯＰ２、第３、第４のキャパシターＣＡ３、ＣＡ４及び第６〜第１０のスイッチ素子ＳＷ６〜ＳＷ１０を含む。なお、本実施形態の正極性電圧用増幅回路２１０は図７（Ａ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９０】
第２の演算増幅器ＯＰ２の反転入力端子（−）（広義には第１の入力端子）には第２の基準ノードＮＥＧ２が接続され、非反転入力端子（＋）（広義には第２の入力端子）には第１のアナログ基準電圧ＶＰの供給ノードＮＶＰが接続される。また、演算増幅器ＯＰ２には、高電位側電源電圧ＶＤＨ２（広義には第１の電源電圧）と低電位側電源電圧ＶＤＬ２（広義には第２の電源電圧）とが供給される。演算増幅器ＯＰ２の出力端子は第２の出力電圧ＶＱ２の出力ノードＮＱ２に接続される。
【００９１】
第３のキャパシターＣＡ３は、第３のノードＮ３と基準ノードＮＥＧ２との間に設けられる。第３のキャパシターＣＡ３は、例えば金属−絶縁体−金属キャパシターで構成することができる。
【００９２】
第４のキャパシターＣＡ４は、第４のノードＮ４と基準ノードＮＥＧ２との間に設けられる。第４のキャパシターＣＡ４は、例えば金属−絶縁体−金属キャパシターで構成することができる。
【００９３】
第６のスイッチ素子ＳＷ６は、第３のノードＮ３と入力電圧ＶＩＮの入力ノードＮＶＩＮとの間に設けられる。第７のスイッチ素子ＳＷ７は、第３のノードＮ３と第１のアナログ基準電圧ＶＰの供給ノードＮＶＰとの間に設けられる。
【００９４】
第８のスイッチ素子ＳＷ８は、第４のノードＮ４と出力電圧ＶＱ２の出力ノードＮＱ２との間に設けられる。第９のスイッチ素子ＳＷ９は、第４のノードＮ４と第１のアナログ基準電圧ＶＰの供給ノードＮＶＰとの間に設けられる。第１０のスイッチ素子ＳＷ１０は、出力電圧ＶＱ２の出力ノードＮＱ２と基準ノードＮＥＧ２との間に設けられる。
【００９５】
演算増幅器ＯＰ２の高電位側電源電圧ＶＤＨ２は、上述した第１の電圧Ｖ１及び第２の電圧Ｖ２のうちの高電位側の電圧であり、低電位側電源電圧ＶＤＬ２は第１の電圧Ｖ１及び第２の電圧Ｖ２のうちの低電位側の電圧である。例えば、第１の電圧Ｖ１が５Ｖ、第２の電圧Ｖ２が０Ｖ、第３の電圧Ｖ３が−５Ｖである場合には、第２の演算増幅器ＯＰ２の高電位側電源電圧ＶＤＨ２は５Ｖであり、低電位側電源電圧ＶＤＬ２は０Ｖである。
【００９６】
図７（Ｂ）、図７（Ｃ）は、正極性電圧用増幅回路２１０の初期化期間及び出力期間の動作を説明する図である。
【００９７】
初期化期間では、スイッチ素子ＳＷ７、ＳＷ９、ＳＷ１０がオンになり、他のスイッチ素子ＳＷ６、ＳＷ８はオフになる。上述した増幅回路１００と同様に、演算増幅器ＯＰ２のイマジナリーショート機能により、基準ノードＮＥＧ２が第１のアナログ基準電圧ＶＰに設定される。
【００９８】
図７（Ｂ）に示すように、第３のキャパシターＣＡ３の容量値（キャパシタンス値）をＣ３、第４のキャパシターＣＡ４の容量値をＣ４とすると、初期化期間においてキャパシターＣＡ３に蓄積される電荷Ｑ３は次式で与えられる。
【００９９】
Ｑ３＝Ｃ３・（ＶＰ−ＶＰ）＝０      （９）
また、キャパシターＣＡ２に蓄積される電荷Ｑ２は次式で与えられる。
【０１００】
Ｑ４＝Ｃ４・（ＶＰ−ＶＰ）＝０      （１０）
出力期間では、ＳＷ６、ＳＷ８がオンになり、他のスイッチ素子ＳＷ７、ＳＷ９、ＳＷ１０はオフになる。スイッチ素子ＳＷ６がオンになることで、一端が基準ノードＮＥＧ２に接続される第３のキャパシターＣＡ３の他端が、入力電圧ＶＩＮに設定される。またスイッチ素子ＳＷ８がオンになることで、一端が基準ノードＮＥＧ２に接続される第４のキャパシターＣＡ４の他端が、出力電圧ＶＱ２（ＯＰ２の出力）に設定される。
【０１０１】
図７（Ｃ）に示すように、出力期間においてキャパシターＣＡ３に蓄積される電荷Ｑ３’は次式で与えられる。
【０１０２】
Ｑ３’＝Ｃ３・（ＶＩＮ−ＶＰ）        （１１）
また、キャパシターＣＡ４に蓄積される電荷Ｑ４’は次式で与えられる。
【０１０３】
Ｑ４’＝Ｃ４・（ＶＰ−ＶＱ２）        （１２）
基準ノードＮＥＧ２は、出力期間において高インピーダンス状態に設定されるから、基準ノードＮＥＧ２に蓄積される電荷は保存される。即ち、基準ノードＮＥＧ２に蓄積される電荷は、初期化期間と出力期間とで等しくなる。
【０１０４】
従って、電荷保存則により次式が成り立つ。
【０１０５】
−Ｑ３＋Ｑ４＝−Ｑ３’＋Ｑ４’          （１３）
式（１３）に式（９）〜式（１１）を代入して、次式を得る。
【０１０６】
−Ｃ３・（ＶＩＮ−ＶＰ）＋Ｃ４・（ＶＰ−ＶＱ２）＝０      （１４）
式（６）から、出力電圧ＶＱは次式で与えられる。
【０１０７】
ＶＱ２＝ＶＰ−（Ｃ３／Ｃ４）・（ＶＩＮ−ＶＰ）            （１５）
ここでＣ３＝Ｃ４の場合には、次式になる。
【０１０８】
ＶＱ２＝２・ＶＰ−ＶＩＮ            （１６）
例えば、第１のアナログ基準電圧ＶＰ＝２．５Ｖであって、入力電圧ＶＩＮ＝０Ｖ〜５Ｖである場合には、出力電圧ＶＱ２＝５Ｖ〜０Ｖとなる。
【０１０９】
このように本実施形態の正極性電圧用増幅回路２１０では、入力電圧ＶＩＮと出力電圧ＶＱ２とが反転するために、後述するように正極性期間において階調データＤＴを反転させる必要がある。
【０１１０】
図８に、正極性電圧用増幅回路２１０における電圧波形の一例を示す。図８には、回路シミュレーションによる入力電圧ＶＩＮ、出力電圧ＶＱ２、基準ノードＮＥＧ２の電圧Ｖ（ＮＥＧ２）の波形を示す。ここでは第３、第４のキャパシターＣＡ３、ＣＡ４の容量値Ｃ３、Ｃ４が等しく、第１のアナログ基準電圧ＶＰが２．６Ｖである場合を示す。
【０１１１】
図８に示すように、初期化期間では、スイッチ素子ＳＷ１０がオンになるから出力電圧ＶＱ２は基準ノードの電圧Ｖ（ＮＥＧ２）（図８では２．６Ｖ）と等しくなる。そして出力期間では、入力電圧ＶＩＮが１Ｖの場合には出力電圧ＶＱ２は４．２Ｖとなり、入力電圧ＶＩＮが４．２Ｖの場合には出力電圧ＶＱ２は１Ｖとなる。この結果は、式（１６）でＶＰ＝２．６Ｖとした場合の値と一致する。
【０１１２】
図９（Ａ）、図９（Ｂ）は、本実施形態のソースドライバー２００の基準電圧生成回路２３０により生成される基準電圧ＶＡ（ＶＡＰ１〜ＶＡＰｎ）を説明する図である。以下では、簡単にするために、キャパシターＣＡ１、ＣＡ２の容量値は等しく、キャパシターＣＡ３、ＣＡ４の容量値は等しく、第１のアナログ基準電圧ＶＰ＝２．５Ｖ、第２のアナログ基準電圧ＶＮ＝−２．５Ｖである場合について説明する。
【０１１３】
上述したように、図７（Ａ）に示す正極性電圧用増幅回路２１０によれば、入力電圧ＶＩＮに対して出力電圧ＶＱ２＝２・ＶＰ−ＶＩＮが正極性駆動電圧ＶＳＰとして出力される。一方、図１に示す増幅回路１００（負極性電圧用増幅回路）によれば、入力電圧ＶＩＮに対して出力電圧ＶＱ＝ＶＮ−ＶＩＮ＋ＶＰが負極性駆動電圧ＶＳＮとして出力される。例えばＶＰ＝２．５Ｖ、ＶＮ＝−２．５Ｖの場合には、ＶＱ２＝５−ＶＩＮ、ＶＱ＝−ＶＩＮとなる。従って、正極性期間と負極性期間とでは、基準電圧生成回路２３０により生成される基準電圧ＶＡを異ならせる必要がある。
【０１１４】
図９（Ａ）に、ソースドライバー２００から出力される正極性駆動電圧ＶＳＰ及び負極性駆動電圧ＶＳＮの一例を示す。図９（Ｂ）に、基準電圧生成回路２３０により生成される基準電圧ＶＡの一例を示す。
【０１１５】
正極性期間では、階調データを反転させることで、正極性電圧用増幅回路２１０は、図９（Ｂ）の実線で示す基準電圧ＶＡを受けて、図９（Ａ）の実線で示す階調電圧ＶＳＰを出力することができる。例えば２５６階調の場合には、本来の階調データが０のときには反転した階調データを２５５にし、本来の階調データが２５５のときには反転した階調データを０にする。
【０１１６】
負極性期間では、階調データを反転させずに、負極性電圧用増幅回路１００は、図９（Ｂ）の破線で示す基準電圧ＶＡを受けて、図９（Ａ）の破線で示す階調電圧ＶＳＮを出力することができる。図９（Ｂ）の破線で示す基準電圧ＶＡは、図９（Ａ）の破線で示す階調電圧ＶＳＮの極性を反転させたものである。図９（Ｂ）から分かるように、基準電圧生成回路２３０により生成される基準電圧ＶＡは、正極性期間と負極性期間とで異なっている。
【０１１７】
図１０に、基準電圧生成回路２３０の構成例を示す。なお、本実施形態の基準電圧生成回路２３０は図１０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１８】
ラダー抵抗回路１２は、基準電圧となる高電位側電源ＶＧＭＨと、低電位側電源ＶＧＭＬとの間に設けられる電圧生成回路である。ラダー抵抗回路１２は、直列に接続された複数の抵抗回路（可変抵抗）Ｒ０〜Ｒｎ（ｎは２以上の整数）を有し、これらの複数の抵抗回路Ｒ０〜Ｒｎで抵抗分割された複数の電圧分割ノードＮＡ１〜ＮＡｎにおける各電圧が、基準電圧ＶＡ１〜ＶＡｎとして出力される。抵抗回路Ｒ０〜Ｒｎは、正極性期間と負極性期間とでそれぞれ異なる抵抗値に設定することができる。
【０１１９】
図１１に、抵抗回路Ｒｉ（ｉは０≦ｉ≦ｎである整数）の構成例を示す。抵抗回路Ｒｉは、抵抗素子ＲＡ１〜ＲＡ５、スイッチ素子ＳＷＡ１〜ＳＷＡ４を含む。なお、本実施形態の抵抗回路Ｒｉは図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２０】
スイッチ素子ＳＷＡ１〜ＳＷＡ４の各々をオン・オフすることにより、抵抗回路Ｒ０〜Ｒｎの各々の抵抗値を正極性期間と負極性期間で異なる値に設定することができる。こうすることで、図９（Ｂ）に示すような正極性期間と負極性期間とで異なる基準電圧ＶＡ１〜ＶＡｎを生成することができる。これらのスイッチ素子ＳＷＡ１〜ＳＷＡ４は、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。
【０１２１】
なお、抵抗回路Ｒｉが有する抵抗素子の個数及びスイッチ素子の個数は、図１１に示すものに限定されない。
【０１２２】
以上説明したように、本実施形態のソースドライバー２００によれば、負極性電圧用増幅回路１００が正極性電圧の入力電圧を受けて負極性駆動電圧を出力することができるから、負極性用のＤ／Ａ変換回路及び基準電圧生成回路が不要になる。その結果、回路の占める面積を縮小することができる。また、高耐圧のトランジスターで構成する負極性用レベルシフターも不要になり、中耐圧のトランジスターで回路を構成することができるから、回路の占める面積をさらに縮小することができる。その結果、設計コストや製造コストを低減することなどが可能になる。
【０１２３】
３．電気光学装置
図１２に、本実施形態のソースドライバー２００を含む電気光学装置５００の基本的な構成例を示す。この電気光学装置５００は、電気光学パネル５１０（例えばＬＣＤ（Liquid Crystal Display）パネル）、ソースドライバー２００、ゲートドライバー５３０、コントローラー５４０、電源回路５５０を含む。なお、電気光学装置５００にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【０１２４】
ここで電気光学パネル５１０は、複数のゲート線Ｇ１〜Ｇｍ（ｍは２以上の整数）と、複数のソース線Ｓ１〜Ｓｎ（ｎは２以上の整数）と、ゲート線Ｇ１〜Ｇｍ及びソース線Ｓ１〜Ｓｎにより特定される画素電極を含む。この場合、ソース線に薄膜トランジスターＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【０１２５】
ＴＦＴｉｊのゲート電極はゲート線Ｇｉに接続され、ＴＦＴｉｊのソース電極はソース線Ｓｊに接続され、ＴＦＴｉｊのドレイン電極は画素電極ＰＥｉｊに接続されている。この画素電極ＰＥｉｊと、画素電極ＰＥｉｊと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬｉｊ（液晶素子）及び補助容量ＣＳｉｊが形成されている。そして、ＴＦＴｉｊ、画素電極ＰＥｉｊ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥｉｊと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。
【０１２６】
なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５５０により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
【０１２７】
ソースドライバー２００は、ソース線を駆動する回路として本実施形態のソースドライバー２００（図６）を用いる。ソースドライバー２００は、画像データに基づいて電気光学パネル５１０のソース線Ｓ１〜Ｓｎを駆動する。一方、ゲートドライバー５３０は、電気光学パネル５１０のゲート線Ｇ１〜Ｇｍを順次走査駆動する。
【０１２８】
コントローラー５４０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソースドライバー２００、ゲートドライバー５３０及び電源回路５５０を制御する。
【０１２９】
より具体的には、コントローラー５４０は、ソースドライバー２００及びゲートドライバー５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５５０に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。
【０１３０】
電源回路５５０は、外部から供給される基準電圧に基づいて、電気光学パネル５１０の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。
【０１３１】
なお、図１２では、電気光学装置５００がコントローラー５４０を含む構成になっているが、コントローラー５４０を電気光学装置５００の外部に設けてもよい。或いは、コントローラー５４０と共にホストを電気光学装置５００に含めるようにしてもよい。また、ソースドライバー２００、ゲートドライバー５３０、コントローラー５４０、電源回路５５０の一部又は全部を電気光学パネル５１０上に形成してもよい。
【０１３２】
なお電気光学パネル５１０は液晶パネルには限定されず、例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【０１３３】
４．電子機器
図１３に、本実施形態の電気光学装置５００を含む電子機器の基本的な構成例を示す。図１３に示す電子機器は、投写型表示装置７００である。
【０１３４】
投写型表示装置７００は、電気光学装置５００、表示情報出力源７１０、表示情報処理回路７２０、クロック発生回路７５０及び電源回路７６０を含む。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。電源回路７６０は、上述の各回路に電力を供給する。
【０１３５】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また増幅回路、ソースドライバー、電気光学装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３６】
１００  増幅回路（負極性電圧用増幅回路）、２００  ソースドライバー、
２１０  正極性電圧用増幅回路、２２０  Ｄ／Ａ変換回路、２３０  基準電圧生成回路、
２４０  レベルシフター、４００  比較例のソースドライバー、５００  電気光学装置、
５１０  電気光学装置、５３０  ゲートドライバー、５４０  コントローラー、
５５０  電源回路、７００  投写型表示装置、７１０  表示情報出力源、
７２０  表示情報処理回路、７５０  クロック発生回路、７６０  電源回路、
ＯＰ  演算増幅器、ＣＡ１、ＣＡ２  キャパシター、ＳＷ１〜ＳＷ５  スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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