(57)【要約】【課題】すべての構成要素をデジタル信号処理で実現したデジタルＰＬＬ装置を提供する。【解決手段】デジタルＰＬＬ装置を連続位相差検出部１００と共通処理部２００とで構成する。連続位相差検出部１００は第１位相差検出器１０２で構成する。共通処理部２００は、比較器２３と、アップダウンカウンタ２０４と、第１加算器２０８と、レジスタ２０９と、第１正弦波ＲＯＭ２１１で構成する。第１正弦波ＲＯＭ２１１の出力信号をデジタルＰＬＬ出力信号とするとともに第１位相差検出器１０２に帰還させる。全体を共通クロックで動作させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部入力する連続波の第１入力信号と帰還入力する第２入力信号との位相差信号を出力する第１位相差検出器を備えた連続位相差検出部、および
該第１位相差検出器から出力する位相差信号を基準値と比較する比較器と、該比較器の比較結果に応じてアップカウント、ダウンカウント、又はカウント停止を行うアップダウンカウンタと、該アップダウンカウンタのカウント出力信号とアドレス出力信号を加算しオーバーフローすると０リセットされる第１加算器と、該第１加算器の加算出力信号を格納して前記アドレス出力信号とするレジスタと、該レジスタから出力する前記アドレス出力信号によって波形信号が読み出される第１ＲＯＭとを有する共通処理部を備え、
前記第１ＲＯＭの出力信号をデジタルＰＬＬ出力信号とするとともに前記第１位相差検出器に帰還入力する前記第２入力信号とし、全体が共通クロックで動作することを特徴とするデジタルＰＬＬ装置。
【請求項２】
請求項１に記載のデジタルＰＬＬ装置において、
前記連続位相差検出部を、
外部入力するバースト波の第１入力信号と帰還入力する第２入力信号との位相差信号を出力する第２位相差検出器と、該第２位相差検出器から出力する位相差信号とハニング窓関数との乗算結果を順次加算する積和演算器と、該積和演算器から出力する位相差信号をバースト波の有効信号期間には通過させ無効信号期間には直前の有効信号期間の信号を保持するホールド器と備えたバースト位相差検出部に置き換え、
該バースト位相検出部の出力を位相差信号として前記共通処理部の前記比較器に入力し、且つ前記第１ＲＯＭの出力信号を前記第２位相差検出器に帰還入力する前記第２入力信号としたことを特徴とするデジタルＰＬＬ装置。
【請求項３】
請求項１又は２に記載のデジタルＰＬＬ装置において、
前記比較器に入力する位相差信号に応じたアドレス信号を出力する位相−アドレス変換器と、該位相−アドレス変換器から出力するアドレス信号と前記レジスタから出力するアドレス信号を加算する第２加算器と、該第２加算器から出力するアドレス信号によって波形信号が読み出される、入力されるアドレス値と読み出し出力信号の位相が前記第１ＲＯＭと比例関係にある第２ＲＯＭとを有するフィードフォワード補償部を備え、
前記第２ＲＯＭから、前記第１入力信号に完全追従したデジタル補正ＰＬＬ出力信号を出力することを特徴とするデジタルＰＬＬ装置。
【請求項４】
請求項１、２又は３に記載のデジタルＰＬＬ装置において、
前記アップダウンカウンタは、前記デジタルＰＬＬ装置がロックしている状態で前記第１入力信号と前記第２入力信号の周波数が概ね等しくなるように、初期値が設定されていることを特徴とするデジタルＰＬＬ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、すべての構成をデジタル信号処理化することによって高精度化、高速化を図ったデジタルＰＬＬ装置に関する。
【背景技術】
【０００２】
図１４に従来のデジタルＰＬＬ装置を示す（特許文献１）。このデジタルＰＬＬ装置は、１／ｍ分周器５１，１／ｎ分周器５２、量子化位相比較器５３、予測制御部５４、ＤＡ変換部５５、ローパスフィルタ５６、ＶＣＸＯ（Voltage Controlled Xtal Osillator)５７から構成されている。このデジタルＰＬＬ装置は、構成から分かるように、ＤＡ変換部５５の後段のローパスフィルタ５６とＶＣＸＯ５７はアナログ回路で構成されており、デジタルＰＬＬと称されているが、すべての構成要素がデジタル処理ではない。      
【０００３】
図１５に完全デジタルＰＬＬ装置を示す（非特許文献１）。このＰＬＬ装置は、ＦＣＷ（Frequency command word：設定周波数データ)が設定されるアキュムレータ６１、加算器６２、ループフィルタ６３、ゲイン調整部６４、ＤＣＯ（Digitally Controlled Osillator)６５、カウンタ６６、およびＴＤＣ(Time to Digital Converter)６７から構成されている。このＰＬＬ装置は、設定する基準周波数（Fref)はデジタル信号であり、ＤＣＯ６５はデジタル信号で制御されるが、その回路はバリキャップを使用したアナログ回路で構成されており、完全デジタルＰＬＬと称されているが、すべての構成要素がデジタル処理ではない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２０２１１号公報
【非特許文献】
【０００５】
【非特許文献１】“完全デジタルＰＬＬ回路「ＡＤＰＬＬ」を学ぶ”、日経エレクトロニクス、２００９年６月１日号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようなデジタルＰＬＬ装置では、ＶＣＸＯやＤＣＯと呼ばれている発振周波数が制御可能な発振器は、アナログ回路で構成されており、半導体集で集積化する場合に安価なデジタル専用半導体プロセスが使えない問題があり、また発振器がアナログ回路であるので制御入力と発振周波数の関係にばらつきがあるため、ＰＬＬ装置としての特性のばらつきや精度の劣化などの問題があった。本発明は、上記問題点を解消し、すべての構成要素をデジタル信号処理で実現することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明のデジタルＰＬＬ装置は、外部入力する連続波の第１入力信号と帰還入力する第２入力信号との位相差信号を出力する第１位相差検出器を備えた連続位相差検出部、および該第１位相差検出器から出力する位相差信号を基準値と比較する比較器と、該比較器の比較結果に応じてアップカウント、ダウンカウント、又はカウント停止を行うアップダウンカウンタと、該アップダウンカウンタのカウント出力信号とアドレス出力信号を加算しオーバーフローすると０リセットされる第１加算器と、該第１加算器の加算出力信号を格納して前記アドレス出力信号とするレジスタと、該レジスタから出力する前記アドレス出力信号によって波形信号が読み出される第１ＲＯＭとを有する共通処理部を備え、前記第１ＲＯＭの出力信号をデジタルＰＬＬ出力信号とするとともに前記第１位相差検出器に帰還入力する前記第２入力信号とし、全体が共通クロックで動作することを特徴とする。
請求項２にかかる発明は、請求項１に記載のデジタルＰＬＬ装置において、前記連続位相差検出部を、外部入力するバースト波の第１入力信号と帰還入力する第２入力信号との位相差信号を出力する第２位相差検出器と、該第２位相差検出器から出力する位相差信号とハニング窓関数との乗算結果を順次加算する積和演算器と、該積和演算器から出力する位相差信号をバースト波の有効信号期間には通過させ無効信号期間には直前の有効信号期間の信号を保持するホールド器と備えたバースト位相差検出部に置き換え、該バースト位相検出部の出力を位相差信号として前記共通処理部の前記比較器に入力し、且つ前記第１ＲＯＭの出力信号を前記第２位相差検出器に帰還入力する前記第２入力信号としたことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のデジタルＰＬＬ装置において、前記比較器に入力する位相差信号に応じたアドレス信号を出力する位相−アドレス変換器と、該位相−アドレス変換器から出力するアドレス信号と前記レジスタから出力するアドレス信号を加算する第２加算器と、該第２加算器から出力するアドレス信号によって波形信号が読み出される、入力されるアドレス値と読み出し出力信号の位相が前記第１ＲＯＭと比例関係にある第２ＲＯＭとを有するフィードフォワード補償部を備え、前記第２ＲＯＭから、前記第１入力信号に完全追従したデジタル補正ＰＬＬ出力信号を出力することを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のデジタルＰＬＬ装置において、前記アップダウンカウンタは、前記デジタルＰＬＬ装置がロックしている状態で前記第１入力信号と前記第２入力信号の周波数が概ね等しくなるように、初期値が設定されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＰＬＬ装置のすべての要素がデジタル回路で構成できるため、半導体で集積化する場合に安価なデジタル専用の半導体プロセスを使用することができ、製造に起因する特性ばらつきや環境変化による特性変動がなく、デジタル回路の信号処理ビット数によって必要な精度が容易に得られる。また、フィードフォワード補償部を備えることにより、極めて高速な応答性能が得られる。また、アップダウンカウンタに所定の初期値が設定されることにより、動作開始からＰＬＬループがロックするまでの応答時間が短縮される。
【図面の簡単な説明】
【０００９】
【図１】本発明のデジタルＰＬＬ装置の第１実施例のブロック図である。
【図２】本発明のデジタルＰＬＬ装置の第２実施例のブロック図である。
【図３】本発明のデジタルＰＬＬ装置の第３実施例のブロック図である。
【図４】本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第４実施例のブロック図である。
【図５】本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第５実施例のブロック図である。
【図６】本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第６実施例のブロック図である。
【図７】本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第７実施例のブロック図である。
【図８】本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用するための第８実施例のブロック図である。
【図９】本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第９実施例のブロック図である。
【図１０】図１、図２の第１、第２位相差検出器１０２，３０２の特性図である。
【図１１】図３のデジタルＰＬＬ装置のフィードフォワードの動作波形図である。
【図１２】ＮＴＳＣ方式の色信号の説明図である。
【図１３】ＰＡＬ方式の色信号の説明図である。
【図１４】従来のデジタルＰＬＬ装置である。
【図１５】従来の完全デジタルＰＬＬ装置である。
【発明を実施するための形態】
【００１０】
＜第１実施例＞  図１に本発明のデジタルＰＬＬ装置の第１実施例の構成を示す。本実施例は、連続波のデジタルＰＬＬ入力信号に同期（ロック）した連続波のデジタルＰＬＬ出力信号を得るための装置である。
【００１１】
１００は連続位相差検出部、２００は共通処理部である。連続位相差検出部１００は、デジタルＰＬＬ入力信号が入力されるデジタルＰＬＬ入力端子１０１が第１位相差検出器１０２の一方の入力に接続され、第１位相差検出器１０２の出力が連続位相差出力端子１０３に接続され、連続帰還入力端子１０４が第１位相差検出器１０２の他方の入力に接続されている。
【００１２】
共通処理部２００は、位相差入力端子２０１が位相差出力端子２０２と比較器２０３に接続され、比較器２０３の出力がアップダウンカウンタ２０４の入力に接続され、アップダウンカウンタ２０４の出力がＤＤＳ（Direct Digital Synthesizer）２０５に接続され、ＤＤＳ２０５の出力が帰還出力端子２０６とデジタルＰＬＬ出力端子２０７に接続される。なお、位相差出力端子２０２は本実施例では使用しないが、後述の他の実施例で使用する。
【００１３】
連続位相差出力端子１０３が位相差入力端子２０１に接続され、帰還出力端子２０６が連続帰還入力端子１０４に接続されることで、ＰＬＬループが構成される。このＰＬＬループによって、デジタルＰＬＬ入力端子１０１に入力されたデジタルＰＬＬ入力信号に同期したデジタルＰＬＬ出力信号が、デジタルＰＬＬ出力端子２０７から出力する。
【００１４】
ＤＤＳ２０５は、一方の入力をＤＤＳ２０５の入力とする第１加算器２０８の出力をレジスタ２０９に接続し、レジスタ２０９の出力を第１加算器２０８の他方の入力とＲＯＭアドレス出力端子２１０と第１正弦波ＲＯＭ２１１のアドレス入力に接続して構成され、第１正弦波ＲＯＭ２１１の読み出し出力が、ＤＤＳ２０５の出力となる。なお、ＲＯＭアドレス出力端子２１０は本実施例では使用しないが、後述の他の実施例で使用する。
【００１５】
次に、本実施例の動作を説明する。図に示していないが、本実施例の説明では、各要素を構成するデジタル回路は共通のクロックで動作するものとし、そのクロックの周波数をｆCLKとする。
【００１６】
まず、第１位相差検出器１０２の動作を説明する。図１０に第１位相差検出器１０２の特性例を示す。横軸は第１位相差検出器１０２の一方の入力（端子１０１）と他方の入力（端子１０４）の２つの信号の位相差を示しており、縦軸は位相差出力信号を示している。この例では、第１位相差検出器１０２の一方の入力（端子１０１）の信号の位相を基準として他方の入力（端子１０４）の信号の位相が−９０°のときに位相差出力信号が０になるようにしている。位相差出力信号をＤとすれば、一方の入力（端子１０１）の信号の位相を基準として他方の入力（端子１０４）の信号の位相が−９０°（同期位相）のときＤ＝０となり、−９０°以上（遅れ位相）のときＤ＞０となり、−９０°以下（進み位相）のときＤ＞０となる。詳細は省くがここのような特性の第１位相差検出器１０２は、２つの信号の積和演算により実現できる。
【００１７】
第１位相差検出器１０２の位相差出力信号は比較器２０３に入力される。比較器２０３は、Ｄ＞０のときに、アップダウンカウンタ２０４をクロックごとにＭカウントアップ（Ｍは１以上の整数）させ、Ｄ＜０のときに、アップダウンカウンタ２０４をクロックごとにＮカウントダウン（Ｎは１以上の整数）させるような出力信号を、アップダウンカウンタ２０４に送る。通常はＭとＮは等しい値とするがそれに限るものではない。また、Ｄの値がＤ＝０の場合にはアップダウンカウンタ２０４を停止して直前の値を保持してもよい。さらには、Ｄの値が±Ｘ（Ｘは１以上の整数）の範囲内を不感帯とするように、Ｄ＞Ｘのときにアップダウンカウンタ２０４をクロックごとにＭカウントアップさせ、Ｄ＜−Ｘのときにアップダウンカウンタ２０４をクロックごとにＮカウントダウンさせ、−Ｘ≦Ｄ≦Ｘのときにアップダウンカウンタ２０４を停止し直前の値を保持するようにしてもよい。
【００１８】
これまでに説明した比較器２０３の出力は、カウントアップ、カウントダウン又は停止の３値であったが、第１位相差検出器１０２の位相差出力信号のレベルに応じて４値以上を出力してもよい。例えば、比較器２０３の出力を５値とした場合は、Ｄ≧ｄのときにクロックごとにＭ＋ｍカウントアップさせ（ｍは１以上の整数）、０（又はＸ）＜Ｄ＜ｄのときにクロックごとにＭカウントアップ、Ｄ≦−ｄのときにクロックごとにＮ＋ｎカウントダウン（ｎは１以上の整数）、０（又は−Ｘ）＞Ｄ＞−ｄのときにクロックごとにＮカウントダウン、Ｄ＝０又は−Ｘ≦Ｄ≦Ｘのときにカウント停止で前値保持とする。それにより、位相差出力信号のレベルが大きいとき（Ｄ≧ｄ又はＤ≦−ｄ）にＰＬＬループゲインが大きくなり、レベルが小さいとき（−ｄ＜Ｄ＜ｄ）にＰＬＬループゲインが小さくなることで、ＰＬＬループの応答をより最適にすることができる。同様にして比較器２０３の出力をさらに多値化してもよい。
【００１９】
比較器２０３の出力信号に従って、アップダウンカウンタ２０４の出力は予め設定された初期値からクロックごとにカウントアップ又はカウントダウンし、アップダウンカウンタ２０４の出力がＤＤＳ２０５を制御する入力となる（後述のＤＤＳの制御値Ａ）。アップダウンカウンタ２０４はアナログＰＬＬ装置における積分器の一種であるチャージポンプをデジタル化したものに相当する。アップダウンカウンタ２０４の初期値については、ＤＤＳ２０５の説明の後で説明する。      
【００２０】
次にＤＤＳ２０５の動作を説明する。第１加算器２０８とレジスタ２０９から成るループはカウンタを構成しており、レジスタ２０９の出力信号は、ＤＤＳ２０５の入力（第１加算器２０８の一方の入力）に与えられた値をクロックごとに順次加算した値になる。第１加算器２０８の出力値はクロックごとに単調増加するが、第１加算器２０８のビット数で決まるオーバーフロー値を超えると出力が０に折り返すようになっており、その結果、レジスタ２０９の出力値はノコギリ波状に変化する。第１正弦波ＲＯＭ２１１は、レジスタ２０９の出力値がアドレス値として入力されており、クロックごとにアドレス値に対応したデータが読み出されてＤＤＳ２０５の出力信号となる。
【００２１】
ここで、ＤＤＳ２０５の入力に与えられる値が大きい方に変化すれば、第１正弦波ＲＯＭ２１１に入力されるクロックごとのアドレス間隔が広がるので、ＤＤＳ２０５の出力信号波形の周期が短くなり、周波数は高くなる。反対にＤＤＳ２０５の入力に与えられる値が小さい方に変化すれば、ＤＤＳ２０５の出力信号の周波数は低くなる。
【００２２】
ＤＤＳ２０５の入力値をＡ（これをＤＤＳの制御値と呼ぶ）、第１加算器２０８のオーバーフロー値をＢとすれば、第１正弦波ＲＯＭ２１１から読み出されるＤＤＳ２０５の出力信号の周波数ｆout（これをＤＤＳの発振周波数と呼ぶ）およびＤＤＳ２０５の制御値Ａの最小単位の変化に対応する周波数の変化Δｆ（これをＤＤＳの周波数分解能と呼ぶ）は、それぞれクロック周波数ｆCLKを用いて、式（１）および式（２）で与えられる。
ｆout＝（Ａ／Ｂ）×ｆCLK      ・・・（１）
Δｆ＝ｆCLK／Ｂ               ・・・（２）
【００２３】
式（１）から分かるように、第１加算器２０８のオーバーフロー値Ｂはそのビット数で決まるので、このＤＤＳ２０５は制御値Ａによって発振周波数が制御される周波数制御発振器として動作する。このＤＤＳ２０５の出力信号をデジタルＰＬＬ装置のデジタルＰＬＬ出力信号にするとともに、前述の第１位相差検出器１０２の他方の入力に帰還させることで、デジタルＰＬＬ装置の制御ループが完結する。
【００２４】
第１位相差検出器１０２の一方の入力（端子１０１）の信号の位相を基準とした他方の入力（１０４）の信号の位相が、−９０°以上（遅れ位相）のときＤ＞０となり、アップダウンカウンタ２０４はカウントアップしてＤＤＳ２０５の制御値Ａを大きくし、ＤＤＳ２０５の発振周波数を高くすることによって、ＤＤＳ２０５の出力信号の位相を進める。反対に−９０°以下（進み位相）のときにはＤＤＳ２０５の出力信号の位相を遅らせる。以上の動作を繰り返すことによってデジタルＰＬＬ装置は、Ｄ＝０に収束し、第１位相差検出器１０２の一方の入力（端子１０１）の信号の位相を基準とした他方の入力（１０４）の信号の位相が−９０°（同期位相）となり同期する。つまり、デジタルＰＬＬ出力信号はデジタルＰＬＬ入力信号に同期（ロック）する。
【００２５】
次にアップダウンカウンタ２０４の初期値について説明する。アップダウンカウンタ２０４と第１加算器２０８のビット数をともに２４ビットとすれば、第１加算器２０８のオーバーフロー値Ｂは16,777,215となり、例えば、クロック周波数ｆCLKを３２ＭＨｚとしたときに、ＤＤＳ２０５の発振周波数ｆoutが４ＭＨｚになるようにするには、式（１）よりＤＤＳ２０５の制御値Ａの値が2,097,152であればよいことになる。従って、デジタルＰＬＬ入力信号の周波数が概ね４ＭＨｚのときに、これに同期したデジタルＰＬＬ出力信号を得ようとしたとき、アップダウンカウンタ２０４の初期値を概ね2,097,152としておけば、デジタルＰＬＬループを最も速やかに応答させることができる。また、このときのＤＤＳ２０５の周波数分解能Δｆは、式（２）より１.９Ｈｚとなる。さらに細かな周波数分解能が必要であればアップダウンカウンタ２０４および第１加算器２０８のビット数を増やせばよい。
【００２６】
以上説明した動作により、連続波のデジタルＰＬＬ入力信号に同期（ロック）した連続波のデジタルＰＬＬ出力信号を得るためのデジタルＰＬＬ装置を得ることができる。
【００２７】
以上説明したように、第１実施例によれば、ＰＬＬ装置のすべての構成をデジタル化できる。それにより、廉価なデジタル専用プロセスを用いて半導体で集積化することができ、ＰＬＬループ内の各要素の入力と出力の関係が半導体プロセスの製造ばらつきや環境変動などの影響を受けることがなく、各要素の入力と出力の関係の精度はデジタル処理のビット幅で決めることが可能なため、各要素に必要な精度を容易に実現することができる等々の効果がある。
【００２８】
また、アップダウンカウンタ２０４の前段の比較器２０３からは、カウントアップ、カウントダウン、カウント停止のＰＬＬループ制御で生じる変化分（交流分）のみが出力され、オフセット分（直流分）は出力されない。つまり比較器２０３によってオフセット分（直流分）が遮断されている。従って、初期値が設定可能なアップダウンカウンタ２０４を用いて、ＰＬＬループの収束後のオフセット分（直流分）に相当する初期値を起動時に与えておけば、その初期値を起点としてＰＬＬループ制御がスタートする。このように第１実施例によれば、アップダウンカウンタ２０４に適切な初期値を与えることによって、オフセット分（直流分）をつくり出すためのＰＬＬループの応答時間が不要になるため、動作開始からＰＬＬループ収束までの応答時間を短縮することができる。
【００２９】
さらに第１実施例によれば、第１位相差検出器１０２の出力位相差レベルに応じて多値化した比較器２０３の出力でアップダウンカウンタを制御することによって、位相差に応じてＰＬＬループゲインを制御できるため、ＰＬＬループの応答をより最適化することができる。
【００３０】
このようなデジタルＰＬＬ装置の主な用途としては、入力信号が連続波の場合には、キャリア純度の低い入力信号からキャリア純度の高い出力信号を得る装置としての応用がある。
【００３１】
＜第２実施例＞  図２に本発明のデジタルＰＬＬ装置の第２実施例の構成を示す。本実施例は、バースト波のデジタルＰＬＬ入力信号に同期（ロック）した連続波のデジタルＰＬＬ出力信号を得るためのデジタルＰＬＬ装置である。３００はバースト位相差検出部である。共通処理部２００の構成は、図１に示した実施例と同一である。
【００３２】
バースト位相差検出部３００は、デジタルＰＬＬ入力信号が入力されるデジタルＰＬＬ入力端子３０１が第２位相差検出器３０２の一方の入力に接続され、第２位相差検出器３０２の出力が積和演算器３０３の一方の入力に接続され、ハニング窓ＲＯＭ３０４の読み出し出力が積和演算器３０３の他方の入力に接続され、積和演算器３０３の出力がバーストゲート入力端子３０５からの信号で制御されるホールド器３０６に接続され、ホールド器３０６の出力がバースト位相差出力端子３０７に接続され、バースト帰還入力端子３０８が第２位相差検出器３０２の他方の入力に接続される。
【００３３】
バースト位相差出力端子３０７が位相差入力端子２０１に接続され、帰還出力端子２０６がバースト帰還入力端子３０８に接続されることで、ＰＬＬループを構成する。このＰＬＬループによって、デジタルＰＬＬ入力端子３０１に入力された、バースト波のデジタルＰＬＬ入力信号に同期した連続波のデジタルＰＬＬ出力信号が、デジタルＰＬＬ出力端子２０７から出力する。      
【００３４】
本実施例の動作を、図１に示した実施例と異なる部分について説明する。バースト位相差検出部３００は前述の連続位相差検出部１００に対して、バースト波のデジタルＰＬＬ入力信号に対応すべく構成したものである。第２位相差検出器３０２は第１位相差検出器１０２と同様に図１０に示した特性をもつ。デジタルＰＬＬ入力信号がバースト波であるため、デジタルＰＬＬ入力信号には有信号期間と無信号期間があり、有信号期間の信号のみを使用してデジタルＰＬＬ装置を動作させる。第２位相差検出器３０２の出力には有信号期間には有効な位相差出力が得られているが、無信号期間の位相差出力は使うことが出来ない。また、有信号期間であっても無信号期間との境界近くの位相差出力は誤差を含んでいる。
【００３５】
ハニング窓ＲＯＭ３０４にはバースト波の有信号期間と概ね等しい期間のハニング窓関数が格納されている。積和演算器３０３によって、有信号期間の第２位相差検出器３０２の出力とハニング窓ＲＯＭ３０４の読み出し出力とを積和演算することで、有信号期間の無信号期間との境界近くの誤差を軽減している。積和演算器３０３の出力はホールド器３０６に入力される。ホールド器３０６はバースト波の有信号期間には入力を出力に通過させ、バースト波の無信号期間には直前の有信号期間の出力値を保持するように動作する。以上の動作によってバースト位相差出力端子３０７には常に有効な位相差出力が得られる。
【００３６】
共通処理部１００の動作は、図１に示した実施例と同一であり、バースト位相差検出部３００と組み合わせることによって、バースト波のデジタルＰＬＬ入力信号に同期（ロック）した連続波のデジタルＰＬＬ出力信号を得るためのデジタルＰＬＬ装置を得ることができる。
【００３７】
第２実施例によれば、第１実施例と同様の効果に加えて、バースト波をデジタルＰＬＬ入力信号として、それに同期したデジタルＰＬＬ出力信号を得ることができる効果があり、入力バースト波に同期した信号を得る装置としての応用がある。例えば、ビデオ信号色復調装置の復調キャリア生成装置は後者の代用例である。
【００３８】
＜第３実施例＞
図３に本発明のデジタルＰＬＬ装置の第３実施例の構成を示す。本実施例は、バースト位相差検出部３００と共通処理部２００を組み合わせた図２のデジタルＰＬＬ装置において、フィードフォワード補償部を加えた実施例である。連続波位相差検出部１００と共通処理部２００を組み合わせた図１のデジタルＰＬＬ装置において、同様のフィードフォワード補償部を加えることもできる。
【００３９】
１１は位相−アドレス変換器、１２は第２加算器、１３は第２正弦波ＲＯＭであり、これらはフィードフォワード補償部を構成する。位相差出力端子２０２が位相−アドレス変換器１１に接続され、位相−アドレス変換器１１の出力が第２加算器１２の一方の入力に接続され、ＲＯＭアドレス出力端子２１０が第２加算器１２の他方の入力に接続され、第２加算器１２の出力が第２正弦波ＲＯＭ１３のアドレス入力に接続され、第２正弦波ＲＯＭ１３の読み出し出力がデジタルＰＬＬ補正出力信号となる。
【００４０】
第２正弦波ＲＯＭ１３に格納されているデータは、図１に示した第１正弦波ＲＯＭ２１１に格納されているデータと同一であり、これらのＲＯＭ１２，２１１は入力するアドレス値に対応して読み出し出力信号の位相が決まる。つまり、これらのＲＯＭ１２，２１１は入力されるアドレス値と読み出し出力信号の位相が比例関係にある。
【００４１】
図１１に示した各波形を用いて本実施例の動作を説明する。図１１は上からデジタルＰＬＬ入力信号、デジタルＰＬＬ出力信号、位相差出力端子２０２の位相差出力信号、位相−アドレス変換器１１の出力アドレス差、ＲＯＭアドレス出力端子２１０の出力アドレス、第２加算器１２の出力アドレス、およびデジタルＰＬＬ補正出力信号を示している。図１１の横軸は時間、それぞれの波形の縦軸は位相情報又はアドレス情報を表している。
【００４２】
時刻Ｔ１より以前は、デジタルＰＬＬ装置は同期（ロック）状態にあり、デジタルＰＬＬ入力信号の位相Ｐ１に対してデジタルＰＬＬ出力信号は位相Ｐ１−９０°で同期し、位相差出力端子２０２の位相差出力信号および位相−アドレス変換器１１の出力アドレス差は０となり、ＲＯＭアドレス出力端子２１０の出力アドレス（＝第１正弦波ＲＯＭ２１１の入力アドレス）および第２加算器１２の出力アドレス（＝第２正弦波ＲＯＭ１３の入力アドレス）は同じアドレスＡ１になっており、デジタルＰＬＬ補正出力信号はデジタルＰＬＬ出力信号と同位相になっている。
【００４３】
次に、時刻Ｔ１に、デジタルＰＬＬ入力信号の位相がＰ１からＰ２に急峻に変化した場合を考える。デジタルＰＬＬ装置のフィードバックループの応答遅れのため、ＲＯＭアドレス出力端子２１０の出力アドレス（＝第１正弦波ＲＯＭ２１１の入力アドレス）は徐々にＡ１からＡ２に追従するので、デジタルＰＬＬ出力信号の位相も徐々にＰ１−９０°からＰ２−９０°に向かう。      
【００４４】
時刻Ｔ１から時刻Ｔ２までの期間は、デジタルＰＬＬ装置は同期（ロック）外れ状態にあり、デジタルＰＬＬ入力信号とデジタルＰＬＬ出力信号の位相差（時刻Ｔ１でＰ２−Ｐ１、時刻Ｔ２で０）が位相差出力端子２０２の位相差出力信号に得られ、位相差出力端子２０２の位相差出力信号に対応したアドレス差（時刻Ｔ１でＡ２−Ａ１、時刻Ｔ２で０）が位相−アドレス変換器１１の出力アドレス差に得られる。位相−アドレス変換器１１の出力アドレス差をＲＯＭアドレス出力端子２１０の出力アドレス（＝第１正弦波ＲＯＭ２１１のアドレス）に加算した第２加算器１２の出力信号を第２正弦波ＲＯＭ１３のアドレスにすることによって、第２正弦波ＲＯＭ１３の読み出し出力であるデジタルＰＬＬ補正出力信号は、デジタルＰＬＬ入力信号の急峻な位相の変化に完全に追従する。
【００４５】
時刻Ｔ２で、デジタルＰＬＬ装置のフィードバックループ（ＰＬＬループ）の応答が完了し、再び同期（ロック）状態になる。      
【００４６】
つまり、時刻Ｔ１から時刻Ｔ２までの期間は、デジタルＰＬＬ装置は同期（ロック）外れ状態にあるが、デジタルＰＬＬ装置のフィードバックループ外に設けたフィードフォワード構成（位相-アドレス変換器１１、第２加算器１２、および第２正弦波ＲＯＭ１３）によって、デジタルＰＬＬ入力信号の急峻な位相の変化に完全に追従したデジタルＰＬＬ補正出力信号を得ることができる。
【００４７】
以上述べたように、本実施例によれば、第１および第２実施例の効果に加え、デジタルＰＬＬ装置のフィードバックループにフィードフォワード補償部を追加するので、極めて応答速度の速いデジタルＰＬＬ装置を提供することができるという効果が得られる。これは、すべての構成をデジタル信号処理できたことによる、すべての構成要素の入力と出力の関係にばらつきや変動がないことで実現できた効果である。
【００４８】
＜第４実施例＞
図４に本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第４実施例の構成を示す。１４はアドレス第１演算器、１５は第３正弦波ＲＯＭであり、これらにより色復調キャリア生成部１６Ａが構成されている。第３正弦波ＲＯＭ１５は、入力アドレスと読み出し出力信号の関係が第１正弦波ＲＯＭ２１１と同じである。１７はコンポジットビデオ信号をアナログ信号からデジタル信号に変換するＡＤ変換器、１８はデジタルコンポジットビデオ信号から輝度信号と色信号を分離するＹＣ分離器、１９は色信号からバースト信号を抽出するバースト信号抽出器、２０は色信号からベースバンド色信号であるＣｒ信号とＣｂ信号を得る色復調部である。共通処理部２００とバースト位相差検出部３００は図２に示したものと同じである。
【００４９】
本実施例の動作を入力信号がＮＴＳＣ方式の場合について説明する。ＮＴＳＣ方式の色信号は、図１２に示すように色信号の基準信号であるバースト信号の位相を０°として、１８０°のＣｂ軸と−９０°のＣｒ軸で直角２相変調されている。なお、本来のビデオ信号の位相表記はバースト信号の位相を１８０°、Ｃｂ軸を０°、Ｃｒ軸を９０°とするべきであるが、本発明の説明ではデジタルＰＬＬ装置の位相表記と合わせるために、バースト信号の位相を０°とした。
【００５０】
デジタルＰＬＬ装置を用いてバースト信号（０°）からそれぞれＣｒ軸およびＣｂ軸に対応した第１復調キャリア（−９０°）および第２復調キャリア（１８０°）を生成し、それらのキャリアを用いて、色信号を復調したベースバンド色信号であるＣｒ信号およびＣｂ信号を得ることができる。
【００５１】
図２に示した実施例で説明したように、バースト位相差検出部３００と共通処理部２００がデジタルＰＬＬとして同期（ロック）状態にあるとき、デジタルＰＬＬ出力信号の位相はデジタルＰＬＬ入力信号（本実施例ではバースト信号）の位相に対して−９０°である。つまり、デジタルＰＬＬ出力信号の位相はちょうどＣｒ軸の位相になり、第１復調キャリア（−９０°）として使用できる。
【００５２】
また、第３正弦波ＲＯＭ１５の読み出し出力信号の位相が、デジタルＰＬＬ出力信号の位相（第１正弦波ＲＯＭ２１１の読み出し出力信号の位相）より９０°進むように、アドレス第１演算器１４によって第３正弦波ＲＯＭ１５に入力されるアドレスをシフトすれば、第３正弦波ＲＯＭ１５の読み出し出力信号の位相はちょうどＣｂ軸の位相になり、第２復調キャリア（１８０°）として使用できる。
【００５３】
以上説明した第１復調キャリア（−９０°）と第２復調キャリア（１８０°）とＮＴＳＣ方式の色信号を色復調部２０に供給すれば、復調されたベースバンド色信号であるＣｒ信号とＣｂ信号を得ることができる。
【００５４】
以上説明したように、第２実施例で説明したデジタルＰＬＬ装置を本実施例に用いることによって、半導体プロセスの製造ばらつきや環境変動などの影響を受けることなく、各構成要素に必要な精度を容易に実現することができるので、極めて安定で高画質なデジタル色復調装置を提供することができる。
【００５５】
＜第５実施例＞
図５に本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第５実施例の構成を示す。本実施例は、図４に示した実施例の色復調キャリア生成部１６Ａに対し、反転器２１、選択器２２を追加して構成した色復調キャリア生成部１６Ｂを用いる。図４に示した実施例との相違点は、第１復調キャリアとして、デジタルＰＬＬ出力信号とそのデジタルＰＬＬ出力信号を反転器２１で位相反転した信号のうちのいずれか一方を、第１制御信号で制御される選択器２２によって選択できるようにしたことである。
【００５６】
本実施例では、入力信号がＮＴＳＣ方式の場合とＰＡＬ方式の場合に分けて動作を説明する。入力信号がＮＴＳＣ方式の場合は、第１制御信号によって、選択器２２がデジタルＰＬＬ出力信号を常に出力するようにする。その結果、本実施例は図４に示した実施例と同じ動作をさせることができ、色復調部２０からＮＴＳＣ方式の色信号を復調したベースバンド色信号であるＣｒ信号とＣｂ信号を得ることができる。
【００５７】
次に、入力信号がＰＡＬ方式の場合を説明する。ＰＡＬ方式の色信号は、図１３に示すように水平走査がＸラインのときには、Ｃｂ軸とＣｒ軸で直角２相変調されており、水平走査がＸ＋１ラインのときには、Ｃｂ軸と−Ｃｒ軸で直角２相変調されている。また色信号の基準信号であるバースト信号の位相も、Ｘラインのときには−４５°であり、Ｘ＋１ラインのときには＋４５°である。従って、水平走査期間がＸラインのときにはバースト信号から第１復調キャリア（−９０°）と第２復調キャリア（１８０°）を、水平走査期間がＸ＋１ラインのときにはバースト信号から第１復調キャリア（＋９０°）と第２復調キャリア（１８０°）を生成することが必要になる。
【００５８】
以上説明したように、入力信号がＰＡＬ方式の場合には、水平走査ごとに位相が交番したバースト信号をデジタルＰＬＬ入力信号とするデジタルＰＬＬ装置が必要となり、さらにデジタルＰＬＬ装置を用いて水平走査ごとに位相が交番した第１復調キャリアと位相が固定した第２復調キャリアを得る必要がある。
【００５９】
ここで、図８に示した第８実施例を先に説明する。本実施例は、図２に示した実施例のデジタルＰＬＬ装置を、ＰＡＬ方式のデジタル色復調装置に適用した変更例である。２５は１Ｈ遅延器、２６は平均演算器、２７は復調軸検出器である。共通処理部２００とバースト位相差検出部３００は図２に示した実施例のデジタルＰＬＬ装置である。
【００６０】
図８に示した実施例の動作を説明する。バースト信号の位相が水平走査ごとに−４５°と＋４５°に交番しているので、バースト位相差出力端子３０７の位相差出力Ｄは水平走査ごとにＤ（−４５）とＤ（＋４５）で交番する。現在の位相差出力と１Ｈ遅延器２５で遅延された１水平走査期間前の位相差出力が平均演算器２６によって平均化されるので、平均演算器２７の出力はＤ（−４５）とＤ（＋４５）の平均値であるＤ（０）になる。このＤ（０）は端子３０１へのデジタルＰＬＬ入力信号の位相が０°のときの位相差出力であり、ＮＴＳＣ方式のバースト信号が入力されたときの位相差出力と同じ値であるので、デジタルＰＬＬ装置（２００と３００）はＮＴＳＣ方式の場合と同様の動作を行う。
【００６１】
次に、復調軸検出器２７は、バースト位相差出力端子３０７から出力する現在の位相差出力から１Ｈ遅延器２５から出力する１水平走査期間前の位相差出力を引いた、差の符号によって現在の水平走査期間の復調軸を表すＰＡＬ−ＩＤを出力する。例えば、現在の位相差出力がＤ（−４５）であれば、１水平走査期間前の位相差出力はＤ（＋４５）なので、図１０に示した位相差検出器の特性からその差Ｄ（−４５）−Ｄ（＋４５）は負となり、ＰＡＬ−ＩＤ＝０を出力し、反対に現在がＤ（＋４５）の場合には差は正となり、ＰＡＬ−ＩＤ＝１を出力する。
【００６２】
以上の図８の実施例の作用を踏まえて、図５の実施例の説明を続ける。図８に示した実施例の作用で、デジタルＰＬＬ装置（２００と３００）はＮＴＳＣ方式の場合と同様の動作をしているので、デジタルＰＬＬ出力信号の位相は−９０°、第３正弦波ＲＯＭ１５の読み出し出力の位相は１８０°になっている。このとき第１制御信号としてＰＡＬ−ＩＤを使用し、ＰＡＬ−ＩＤ＝０のとき、選択器２２はデジタルＰＬＬ出力信号を出力し、ＰＡＬ−ＩＤ＝１のとき、選択器２２はデジタルＰＬＬ出力信号を反転器２１で反転した信号を出力する。選択器２２の出力信号を第１復調キャリア、第３正弦波ＲＯＭ１５の読み出し出力信号を第２復調キャリアとする。
【００６３】
これにより、水平走査期間がＸラインのときには第１復調キャリア（−９０°）と第２復調キャリア（１８０°）を、水平走査期間がＸ＋１ラインのときには第１復調キャリア（＋９０°）と第２復調キャリア（１８０°）を生成することができる。以上説明した第１復調キャリア（−９０°／＋９０°）と第２復調キャリア（１８０°）とＰＡＬの色信号を、色復調部２０に供給すれば、復調されたベースバンド色信号であるＣｒ信号とＣｂ信号を得ることができる。
【００６４】
以上説明したように、本実施例によれば図４に示した実施例と同様の効果を有し、入力信号がＰＡＬ方式の場合にも対応可能なデジタル色復調装置を提供することができる。
【００６５】
前述のように第１制御信号は、入力信号がＮＴＳＣ方式の場合には選択器２２の出力にデジタルＰＬＬ出力信号を常に導き、入力信号がＰＡＬ方式の場合にはＰＡＬ−ＩＤに従って、選択器２２の出力にデジタルＰＬＬ出力信号又はデジタルＰＬＬ出力信号の位相反転信号を導くように、その選択器２２を制御するものである。
【００６６】
＜第６実施例＞  図６に本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第６実施例の構成を示す。本実施例は、図４に示した実施例の色復調キャリア生成部１６Ａに対し、アドレス第２演算器２３、第４正弦波ＲＯＭ２４を追加して構成した色復調キャリア生成部１６Ｃを用いる。第４正弦波ＲＯＭ２４は、入力アドレスと読み出し出力信号の関係が第３正弦波ＲＯＭ１５と同じである。図４に示した実施例との相違点は、ＲＯＭアドレス出力端子２１０を第２制御信号で制御されるアドレス第２演算器２３に接続し、アドレス第２演算器２３の出力を第４正弦波ＲＯＭ２４のアドレス入力に接続し、第４正弦波ＲＯＭ２４の読み出し出力信号を信号第１復調キャリアとしたことである。
【００６７】
本実施例では入力信号がＮＴＳＣ方式の場合とＰＡＬ方式の場合に分けて動作を説明する。入力信号がＮＴＳＣ方式の場合は、デジタルＰＬＬ装置（２００と３００）、アドレス第１演算器１４および第３正弦波ＲＯＭ１５は、図４に示した実施例と同じ動作をしており、第３正弦波ＲＯＭ１５の読み出し出力信号が第２復調キャリア（１８０°）となる。また、第４正弦波ＲＯＭ２４の読み出し出力信号の位相がデジタルＰＬＬ出力信号（第１正弦波ＲＯＭ２１１の読み出し出力信号）と等しくなるように、第２制御信号でアドレス第２演算器２３を制御すれば、第４正弦波ＲＯＭ２４の読み出し出力信号の位相は−９０°となり、第１復調キャリア（−９０°）とすることができる。以上説明した第１復調キャリア（−９０°）と第２復調キャリア（１８０°）とＮＴＳＣ方式の色信号を色復調部２０に供給すれば、復調されたベースバンド色信号であるＣｒ信号とＣｂ信号を得ることができる。
【００６８】
次に、入力信号がＰＡＬ方式の場合を説明する。本実施例をＰＡＬ方式に適用する場合も図５で示した実施例と同様に、図８で示した実施例の作用による。本実施例でのデジタルＰＬＬ装置（２００と３００）は図８に示した実施例と同じ動作をし、アドレス第１演算器１４および第３正弦波ＲＯＭ１５は図４に示した実施例と同じ動作をしており、第３正弦波ＲＯＭ１５の読み出し出力信号が第２復調キャリア（１８０°）となる。また、第２制御信号として図８に示した実施例のＰＡＬ−ＩＤを使用し、ＰＡＬ−ＩＤ＝０のとき第４正弦波ＲＯＭ２４の読み出し出力信号の位相が−９０°、ＰＡＬ−ＩＤ＝１のとき第４正弦波ＲＯＭ２４の読み出し出力信号の位相が＋９０°になるように、アドレス第２演算器２３を制御し、その第４正弦波ＲＯＭ２４の読み出し出力信号を第１復調キャリアとする。
【００６９】
これにより、水平走査期間がＸラインのときには第１復調キャリア（−９０°）と第２復調キャリア（１８０°）を、水平走査期間がＸ＋１ラインのときには第１復調キャリア（＋９０°）と第２復調キャリア（１８０°）を生成することができる。以上説明した第１復調キャリア（−９０°／＋９０）と第２復調キャリア（１８０°）とＰＡＬの色信号を色復調部２０に供給すれば、復調されたベースバンド色信号であるＣｒ信号とＣｂ信号を得ることができる。
【００７０】
以上説明したように、本実施例によれば図５に示した実施例と同様の効果を有し、さらに後述の図７に示す実施例への展開性を有する効果がある。
【００７１】
前述のように第２制御信号は、入力信号がＮＴＳＣ方式の場合には、第４正弦波ＲＯＭ２４の読み出し出力信号の位相が、デジタルＰＬＬ出力信号の位相と常に等しくなるようにし、入力信号がＰＡＬ方式の場合には、第４正弦波ＲＯＭ２４の読み出し出力信号の位相が、ＰＡＬ−ＩＤに従ってデジタルＰＬＬ出力信号と同相又はデジタルＰＬＬ出力信号と逆相になるように、アドレス第２演算器２３を制御するものである。
【００７２】
＜第７実施例＞  図７に本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第７実施例の構成を示す。本実施例は、図６に示した実施例に対し、図３に示した実施例で説明した位相−アドレス変換器１１と第２加算器１２を追加したものである。
【００７３】
本実施例の動作を説明する。本実施例は図６に示した実施例の効果に図３および図１１で示した実施例の効果を加えて、極めて応答が速い色信号復調装置を提供するものである。
【００７４】
ここでも図１１を説明に用いる。図１１に示した時刻Ｔ１より前又は時刻Ｔ２より後の定常状態では、位相差出力端子２０２の位相差出力信号は０なので、位相−アドレス変換器１１の出力アドレス差も０となり、第２加算器１２の出力アドレスはＲＯＭアドレス出力端子２１０の出力アドレスのみを出力するので、アドレス第１演算器１４とアドレス第２演算器２３の入力には、ＲＯＭアドレス出力端子２１０の出力アドレスが入力される。これは図６に示した実施例そのものであり、入力信号がＮＴＳＣ方式においてもまたＰＡＬ方式においても、図６の実施例で説明した通りの色信号復調装置として動作する。
【００７５】
時刻Ｔ１でデジタルＰＬＬ入力信号（本実施例ではバースト信号）の位相がＰ１からＰ２への急峻な変化があった場合には、図３に示した実施例で説明した通りに、時刻Ｔ１から時刻Ｔ２のデジタルＰＬＬ装置が応答できない期間には、デジタルＰＬＬ入力信号（本実施例ではバースト信号）とデジタルＰＬＬ出力信号の位相差が位相差出力端子２０２の位相差出力信号に得られ、その位相差に対応したアドレス差が、位相−アドレス変換器１１の出力アドレス差に得られている。位相−アドレス変換器１１の出力アドレス差が、ＲＯＭアドレス出力端子２１０の出力アドレスに第２加算器１２によって加算されて、アドレス第１演算器１４とアドレス第２演算器２３に入力されるので、第３正弦波ＲＯＭ１５の読み出し出力信号と第４正弦波ＲＯＭ２４の読み出し出力信号は、図１１に示したデジタルＰＬＬ補正出力信号と同様に、急峻な位相変化があるデジタルＰＬＬ入力信号（本実施例ではバースト信号）に完全に同期させることができる。
【００７６】
これらの第３正弦波ＲＯＭ１５の読み出し出力信号および第４正弦波ＲＯＭ２４の読み出し出力信号は、それぞれ第２復調キャリアおよび第１復調キャリアとなり、それらの復調キャリアを色復調部２０に入力することで、ＮＴＳＣ方式又はＰＡＬ方式の色信号を復調して、ベースバンド色信号であるＣｒ信号とＣｂ信号を得ることができる。
【００７７】
以上述べたように、本実施例よれば、図６に示した実施例と同様の効果を有する以上に、入力信号の急峻な位相変化にも速やかに追従できるデジタル色復調装置を提供することができる。これにより、ジッターやスキューがあるビデオ信号においても、安定で高画質なベースバンド色信号を得ることができる。
【００７８】
＜第９実施例＞  図９に本発明のデジタルＰＬＬ装置をデジタル色復調装置に適用した第９実施例の構成を示す。２８はＳビデオ信号の輝度信号をアナログ信号からデジタル信号に変換するＡＤ変換器、２９はＳビデオ信号の色信号をアナログ信号からデジタル信号に変換するＡＤ変換器である。
【００７９】
本実施例の動作を説明する。本実施例は図４に示した実施例に関わり、入力するビデオ信号をコンポジットビデオ信号からＳビデオ信号に代えたものである。ＡＤ変換器２９でデジタル化されたＳビデオ信号の色信号から、バースト信号抽出器１９でバースト信号を抽出し、デジタルＰＬＬ装置（２００と３００）に入力する。デジタルＰＬＬ装置（２００と３００）および復調キャリア生成部１６Ａは、図４に示した実施例に由来する。デジタルＰＬＬ装置（２００と３００）および復調キャリア生成部１６Ａからの第１復調キャリアおよび第２復調キャリアを色復調部２０に入力することで、ＮＴＳＣ方式又はＰＡＬ方式のＳビデオ信号の色信号を復調してベースバンド色信号であるＣｒ信号とＣｂ信号を得ることができる。なお、復調キャリア生成部１６Ｂを使用する図５の実施例、復調キャリア生成部１６Ｃを使用する図６、図７の実施例にも、同様に、入力するビデオ信号をコンポジットビデオ信号からＳビデオ信号に代えて適用することができる。
【００８０】
以上述べたように、本実施例によれば、ビデオ信号がＳビデオ信号であっても、コンポジットビデオ信号と同様に色信号を復調することができ、また図４から図７に示した実施例のそれぞれの効果を引き継ぐものである。      
【００８１】
＜その他の実施例＞  なお、図示していないが、図４から図７に示した実施例のアドレス第１演算器１４は、第３正弦波ＲＯＭ１５の読み出し出力信号の位相を、第１正弦波ＲＯＭ２１１の読み出し出力信号の位相から９０°シフトするようにしたものであるので、そのアドレス第１演算器１４と第３正弦波ＲＯＭ１５の縦続接続に代えて、余弦波ＲＯＭを使用してもよい。      
【００８２】
また、図示していないが、図１および図２に示した実施例の第１正弦波ＲＯＭ２１１および図３に示した実施例の第２正弦波ＲＯＭ１３は、正弦波ＲＯＭに限られることはなく、デジタＰＬＬ装置の用途に合わせて、三角波ＲＯＭ、のこぎり波ＲＯＭ、台形波ＲＯＭ、矩形波ＲＯＭ等であってもよい。
【符号の説明】
【００８３】
１００：連続位相差検出部、１０１：デジタルＰＬＬ入力端子、１０２：第１位相差検出器、１０３：連続位相差出力端子、１０４：連続帰還入力端子
２００：共通処理部、２０１：位相差入力端子、２０２：位相差出力端子、２０３：比較器、２０４：アップダウンカウンタ、２０５：ＤＤＳ（Direct Digital Synthesizer）、２０６：帰還出力端子、２０７：デジタルＰＬＬ出力端子、２０８：第１加算器、２０９：レジスタ、２１０：ＲＯＭアドレス出力端子
３００：バースト位相差検出部、３０１：デジタルＰＬＬ入力端子、３０２：第２位相差検出器、３０３：積和演算器、３０４：ハニング窓ＲＯＭ、３０５：バーストゲート入力端子、３０６：ホールド器、３０７：バースト位相差出力端子、３０８：バースト帰還入力端子
１１：位相−アドレス変換器、１２：第２加算器、１３：第２正弦波ＲＯＭ、１４：アドレス第１演算器、１５：第３正弦波ＲＯＭ、１６Ａ，１６Ｂ，１６Ｃ：色復調キャリア生成部、１７：ＡＤ変換器、１８：ＹＣ分離器、１９：バースト信号抽出器、２０：色復調部、２１：反転器、２２：選択器、２３：アドレス第２演算器、２４：第４正弦波ＲＯＭ、２５：１Ｈ遅延器、２６：平均演算器、２７：復調軸検出器、２８，２９：ＡＤ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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