(57)【要約】【課題】磁気メモリ装置、これを装着したメモリモジュール及びメモリシステムを提供する。【解決手段】磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含み、多様なインターフェース機能を提供するインターフェース部を備える磁気メモリ装置（ＭＲＡＭ）である。モジュールボードと、モジュールボード上に装着される少なくとも一つ以上のＭＲＡＭチップとを備え、モジュールボード上に装着され、ＭＲＡＭチップの動作を管理するバッファチップをさらに備えるメモリモジュールである。ＭＲＡＭと通信するメモリコントローラを備え、ＭＲＡＭとメモリコントローラとの間に連結される光連結装置を通じて、電光変換信号または光電変換信号を通信するメモリシステムである。【選択図】図２
2014022030.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)において、
前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、クロック信号の立ち上がり及び立ち下がりエッジに合わせて、データ入出力信号（ＤＱ信号）として入出力するインターフェース部を備え、
前記インターフェース部は、前記ＤＱ信号と共に生成されたデータストローブ信号に応答して、前記ＤＱ信号をラッチし、前記ラッチされたＤＱ信号のウィンドウセンターに、前記クロック信号のエッジが発生することを特徴とするＭＲＡＭ。
【請求項２】
前記インターフェース部は、
コマンド信号とアドレス信号とをサンプリングする前記クロック信号周波数の２倍である差動データクロック信号により、前記ＤＱ信号をサンプリングすることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項３】
前記インターフェース部は、
前記クロック信号の立ち上がり及び立ち下がりエッジに同期されるコマンドパケット、書き込みデータパケット、または読み取りデータパケットを、前記ＤＱ信号として入出力することを特徴とする請求項１に記載のＭＲＡＭ。
【請求項４】
前記インターフェース部は、
一つのチャネルを通じて受信される前記ＤＱ信号の電圧レベルを、基準電圧と比較するシングルエンドシグナリングを支援することを特徴とする請求項１に記載のＭＲＡＭ。
【請求項５】
前記チャネルは、プルアップターミネーションされるＰＯＤ(Pseudo Open Drain)インターフェースを支援することを特徴とする請求項４に記載のＭＲＡＭ。
【請求項６】
前記インターフェース部は、
二つのチャネルを通じて受信される前記ＤＱ信号と反転されたＤＱ信号とを入力する差動エンドシグナリングを支援することを特徴とする請求項１に記載のＭＲＡＭ。
【請求項７】
前記二つのチャネルのそれぞれは、プルアップターミネーションされるＰＯＤインターフェースを支援することを特徴とする請求項６に記載のＭＲＡＭ。
【請求項８】
前記インターフェース部は、
前記二つのチャネルが抵抗を通じて互いに連結されて、ＬＶＤＳ(Low Voltage Differental Signaling)を支援し、前記ＤＱ信号と前記反転されたＤＱ信号は、小さいスイングを有することを特徴とする請求項７に記載のＭＲＡＭ。
【請求項９】
前記インターフェース部は、
一つのチャネルを通じて前記ＤＱ信号を受信し、前記チャネルは、前記ＤＱ信号の複数のビットに対応する電圧を、マルチレベル電圧信号に変換するマルチレベルシグナリングインターフェースを支援することを特徴とする請求項１に記載のＭＲＡＭ。
【請求項１０】
前記インターフェース部は、
マルチレベルシグナリングインターフェースを支援する二つのチャネルを通じて、前記ＤＱ信号の複数のビットに対応する電圧を、マルチレベル電圧信号対として受信することを特徴とする請求項１に記載のＭＲＡＭ。
【請求項１１】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)において、
クロック信号と同じ位相の第１内部クロック信号、前記クロック信号から９０°位相遅延された第２内部クロック信号、前記第１内部クロック信号から反転された第３内部クロック信号、及び前記第２内部クロック信号から反転された第４内部クロック信号を生成するクロック発生部と、
前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、前記第１ないし第４内部クロック信号の立ち上がりエッジに合わせて、データ入出力信号（ＤＱ信号）として入出力するインターフェース部と、を備え、
前記インターフェース部は、前記ＤＱ信号と共に生成されたデータストローブ信号に応答して、前記ＤＱ信号をラッチし、前記ラッチされたＤＱ信号のウィンドウセンターに該当する前記第１ないし第４クロック信号それぞれのエッジが発生することを特徴とするＭＲＡＭ。
【請求項１２】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)において、
クロック信号から２倍の周波数を有する第１内部クロック信号、前記第１内部クロック信号から９０°位相遅延された第２内部クロック信号、前記第１内部クロック信号から反転された第３内部クロック信号、及び前記第２内部クロック信号から反転された第４内部クロック信号を生成するクロック発生部と、
前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、前記第１ないし第４内部クロック信号の立ち上がりエッジに合わせて、データ入出力信号（ＤＱ信号）として入出力するインターフェース部と、を備え、
前記インターフェース部は、前記ＤＱ信号と共に生成されたデータストローブ信号に応答して、前記ＤＱ信号をラッチし、前記ラッチされたＤＱ信号のウィンドウセンターに該当する前記第１ないし第４クロック信号それぞれのエッジが発生することを特徴とするＭＲＡＭ。
【請求項１３】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)において、
前記ＭＲＡＭの動作を同期化させる外部クロック信号を受信し、遅延素子を通じて、前記外部クロック信号を所定の時間だけ遅延させ、前記外部クロック信号と同期される内部クロック信号を生成する遅延同期ループ(Delay-Locked Loop:DLL)と、
前記内部クロック信号に応答して、前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータをラッチするデータ入出力バッファ（ＤＱバッファ）と、を備えることを特徴とするＭＲＡＭ。
【請求項１４】
前記ＤＬＬは、
前記ＭＲＡＭのパワーダウンモードである時、前記外部クロック信号の受信が遮断されることを特徴とする請求項１３に記載のＭＲＡＭ。
【請求項１５】
前記ＤＬＬは、
前記外部クロック信号と同じ周波数の第１内部クロック信号を発し、前記外部クロック信号の周波数の２倍に該当する第２内部クロック信号を発し、
前記第１内部クロック信号は、前記ＤＱバッファをクロッキングするために使われ、
前記第２内部クロック信号は、前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータをクロッキングするために使われることを特徴とする請求項１３に記載のＭＲＡＭ。
【請求項１６】
前記ＤＬＬは、
前記外部クロック信号に応答して、前記遅延素子から出力される複数個の遅延クロック信号それぞれを受信する位相遅延検出部をさらに備え、
前記位相遅延検出部それぞれは、前記遅延クロック信号と、それぞれ位置している前端の前記位相遅延検出部のキャリー出力端子とを入力して位相比較して、当該位相遅延検出部のキャリー出力端子として出力し、
前記外部クロック信号と前記遅延クロック信号の位相が互いに一致する場合、前記位相遅延検出部は、前記遅延クロック信号を、前記内部クロック信号として出力し、前記キャリー出力端子をディセーブルさせることを特徴とする請求項１３に記載のＭＲＡＭ。
【請求項１７】
前記ＤＬＬは、
前記外部クロック信号とフィードバッククロック信号との位相差を比較する位相検出部と、
前記位相検出部の比較結果に応答して、電圧制御信号を生成するチャージポンプと、
前記位相差を集積して、前記電圧制御信号を生成するループフィルタと、
前記外部クロック信号を入力し、前記電圧制御信号に応答して、前記内部クロック信号を出力する前記遅延素子と、
前記内部クロック信号を入力し、前記読み取りデータが伝達されるライン経路上の負荷を補償して、前記フィードバッククロック信号を出力する補償遅延回路と、を備えることを特徴とする請求項１３に記載のＭＲＡＭ。
【請求項１８】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)において、
前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータワード間のビットスイッチングを最小化するデータバス反転部と、
前記データワードをデータバスへ伝送するデータ入出力パッド（ＤＱパッド）と、を備えることを特徴とするＭＲＡＭ。
【請求項１９】
前記データバス反転部は、
前記データワードの論理がローのデータパターンを最小化するために、前記ビットスイッチングを行うことを特徴とする請求項１８に記載のＭＲＡＭ。
【請求項２０】
前記データバス反転部は、
前記データワードの以前のデータパターンとの変化を最小化するために、前記ビットスイッチングを行うことを特徴とする請求項１８に記載のＭＲＡＭ。
【請求項２１】
前記ＭＲＡＭは、
データマスキングピンを利用して、前記データワードの反転情報を表すことを特徴とする請求項１８に記載のＭＲＡＭ。
【請求項２２】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)において、
前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、外部データバスを通じて、データ入出力ターミナル（ＤＱターミナル）に送受信するデータドライバと、
前記外部データバスとのインピーダンスマッチングのために、前記ＤＱターミナルのターミネーション抵抗を制御するオンダイターミネーション部と、を備えることを特徴とするＭＲＡＭ。
【請求項２３】
前記ＭＲＡＭは、
外部抵抗が連結されるキャリブレーションターミナル（ＺＱターミナル）と、
前記ＺＱターミナルに連結されるキャリブレーション抵抗部と、をさらに備え、
前記オンダイターミネーション部は、前記キャリブレーション抵抗部の抵抗値が、前記外部抵抗の抵抗値と同じくなる時のキャリブレーションコードに応答して、前記ＤＱターミナルのターミネーション抵抗を制御することを特徴とする請求項２２に記載のＭＲＡＭ。
【請求項２４】
前記オンダイターミネーション部は、
前記ＭＲＡＭの外部から提供される制御ピンに応答して、前記ＤＱターミナルの前記ターミネーション抵抗を制御することを特徴とする請求項２２に記載のＭＲＡＭ。
【請求項２５】
前記オンダイターミネーション部は、
前記ＭＲＡＭの内部のモードレジスタから提供されるダイナミックターミネーション情報に応答して、前記ＤＱターミナルの前記ターミネーション抵抗を制御することを特徴とする請求項２２に記載のＭＲＡＭ。
【請求項２６】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)の動作方法において、
クロック信号を提供するステップと、
前記クロック信号の立ち上がり及び立ち下がりエッジに合わせて、前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、データ入出力信号（ＤＱ信号）として入出力するステップと、
前記ＤＱ信号と共に生成されたデータストローブ信号を生成するステップと、
前記データストローブ信号に応答して、前記ＤＱ信号をラッチするステップと、を含み、
前記ラッチされたＤＱ信号のウィンドウセンターに、前記クロック信号のエッジが発生することを特徴とするＭＲＡＭの動作方法。
【請求項２７】
コマンドとアドレス信号とをサンプリングする前記クロック信号周波数の２倍である差動データクロック信号を利用して、前記ＤＱ信号をサンプリングするステップをさらに含むことを特徴とする請求項２６に記載のＭＲＡＭの動作方法。
【請求項２８】
前記クロック信号の立ち上がり及び立ち下がりエッジに同期されるコマンドパケット、書き込みデータパケット、または読み取りデータパケットを、前記ＤＱ信号として入出力するステップをさらに含むことを特徴とする請求項２６に記載のＭＲＡＭの動作方法。
【請求項２９】
シングルエンドシグナリングを支援するために、一つのチャネルを通じて受信される前記ＤＱ信号の電圧レベルを、基準電圧と比較するステップをさらに含むことを特徴とする請求項２６に記載のＭＲＡＭの動作方法。
【請求項３０】
磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)の動作方法において、
クロック信号から２倍の周波数を有する第１内部クロック信号、前記第１内部クロック信号から９０°位相遅延された第２内部クロック信号、前記第１内部クロック信号から反転された第３内部クロック信号、及び前記第２内部クロック信号から反転された第４内部クロック信号を生成するステップと、
前記磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、前記第１ないし第４内部クロック信号の立ち上がりエッジに合わせて、データ入出力信号（ＤＱ信号）として入出力するステップと、
前記ＤＱ信号と共に生成されたデータストローブ信号に応答して、前記ＤＱ信号をラッチするステップと、を含み、
前記ラッチされたＤＱ信号のウィンドウセンターに該当する前記第１ないし第４クロック信号それぞれのエッジが発生することを特徴とするＭＲＡＭの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に不揮発性磁性層を備える磁気メモリ装置(Magenetic Random Access Memory: MRAM)のインターフェース技術に関する。
【背景技術】
【０００２】
半導体製品は、その体積が次第に小さくなる一方で、高容量のデータ処理が要求されている。半導体製品に使われるメモリ素子の動作速度を速め、集積度を高める必要がある。かかる要求を満足させるために、磁性体の極性変化による抵抗変化を利用して、メモリ機能を具現するＭＲＡＭが提案されている。
【０００３】
ＭＲＡＭは、多様な電子機器に合体されて使われる。ＭＲＡＭは、外部から提供される各種の信号を受信し、内部データ信号を外部に提供するために、多様なインターフェース機能を要する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、多様なインターフェース機能を支援するＭＲＡＭ、これを装着したメモリモジュール及びメモリシステムを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一面によるメモリ装置は、磁化方向によって少なくとも二つの状態の間を可変する磁気メモリセルを含むＭＲＡＭ(Magenetic Random Access Memory)において、磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、クロック信号に合わせて、データ入出力信号（ＤＱ信号という）として入出力するインターフェース部を備える。
【０００６】
本発明の実施形態によって、インターフェース部は、クロック信号の一サイクル内で、立ち上がりエッジに合わせて、ＤＱ信号が入出力されるように設定する。
【０００７】
本発明の実施形態によって、インターフェース部は、クロック信号の立ち上がり及び立ち下がりエッジに合わせて、ＤＱ信号が入出力されるように設定する。
【０００８】
本発明の実施形態によって、ＭＲＡＭは、クロック信号と同じ位相の第１内部クロック信号、クロック信号から９０°位相遅延された第２内部クロック信号、第１内部クロック信号から反転された第３内部クロック信号、及び第２内部クロック信号から反転された第４内部クロック信号を生成するクロック発生部をさらに備える。インターフェース部は、第１ないし第４内部クロック信号の立ち上がりエッジに合わせて、ＤＱ信号が入出力されるように設定する。
【０００９】
本発明の実施形態によって、ＭＲＡＭは、クロック信号から２倍の周波数を有する第１内部クロック信号、第１内部クロック信号から９０°位相遅延された第２内部クロック信号、第１内部クロック信号から反転された第３内部クロック信号、及び第２内部クロック信号から反転された第４内部クロック信号を生成するクロック発生部をさらに備える。インターフェース部は、第１ないし第４内部クロック信号の立ち上がりエッジに合わせて、ＤＱ信号が入出力されるように設定する。
【００１０】
本発明の実施形態によって、インターフェース部は、クロック信号の立ち上がり及び立ち下がりエッジに同期されるコマンドパケット、書き込みデータパケット、または読み取りデータパケットを、ＤＱ信号として入出力されるように設定する。
【００１１】
本発明の実施形態によって、インターフェース部は、ＤＱ信号と共に生成されたデータストローブ信号に応答して、ＤＱ信号をラッチし、クロック信号とデータストローブ信号とのスキュースペックを満足するクロック同期信号を発し、ラッチされたＤＱ信号のウィンドウセンターに、クロック同期信号のエッジが発生するように設定する。
【００１２】
本発明の実施形態によって、インターフェース部は、コマンド信号とアドレス信号とをサンプリングするクロック信号周波数の２倍である差動データクロック信号により、ＤＱ信号をサンプリングするように設定する。
【００１３】
本発明の実施形態によって、インターフェース部は、一つのチャネルを通じて受信されるＤＱ信号の電圧レベルを、基準電圧と比較するシングルエンドシグナリングを支援する。チャネルは、プルアップターミネーションされるＰＯＤ(Pseudo Open Drain)インターフェースを支援する。
【００１４】
本発明の実施形態によって、インターフェース部は、二つのチャネルを通じて受信されるＤＱ信号と反転されたＤＱ信号とを入力する差動エンドシグナリングを支援する。二つのチャネルそれぞれは、プルアップターミネーションされるＰＯＤインターフェースを支援する。
【００１５】
本発明の実施形態によって、インターフェース部は、二つのチャネルが抵抗を通じて互いに連結されて、ＬＶＤＳ(Low Voltage Differental Signaling)を支援し、入力されるＤＱ信号と反転されたＤＱ信号は、小さいスイングを有する。
【００１６】
本発明の実施形態によって、インターフェース部は、一つのチャネルを通じて、ＤＱ信号を受信し、チャネルは、前記ＤＱ信号の複数のビットに対応する電圧を、マルチレベル電圧信号に変換するマルチレベルシグナリングインターフェースを支援する。
【００１７】
本発明の実施形態によって、インターフェース部は、マルチレベルシグナリングインターフェースを支援する二つのチャネルを通じて、ＤＱ信号の複数のビットに対応する電圧を、マルチレベル電圧信号対として受信する。
【００１８】
本発明の他の面によるＭＲＡＭは、ＭＲＡＭの動作を同期化させる外部クロック信号を受信し、遅延素子を通じて、外部クロック信号を所定の時間だけ遅延させ、外部クロック信号と同期される内部クロック信号を生成する遅延同期ループ(Delay-Locked Loop:DLL)と、内部クロック信号に応答して、磁気メモリセルから／に読み取りまたは書き込みが行われるデータをラッチするデータ入出力バッファ（ＤＱバッファという）と、を備える。
【００１９】
本発明の実施形態によって、ＤＬＬは、ＭＲＡＭのパワーダウンモードである時、外部クロック信号の受信が遮断される。
【００２０】
本発明の実施形態によって、ＤＬＬは、外部クロック信号と同じ周波数の第１内部クロック信号を発し、外部クロック信号の周波数の２倍に該当する第２内部クロック信号を発し、第１内部クロック信号は、ＤＱバッファをクロッキングするために使われ、第２内部クロック信号は、磁気メモリセルから／に読み取りまたは書き込みが行われるデータをクロッキングするために使われる。
【００２１】
本発明の実施形態によって、ＤＬＬは、外部クロック信号に応答して、遅延素子から出力される複数個の遅延クロック信号それぞれを受信する位相遅延検出部をさらに備える。位相遅延検出部のそれぞれは、遅延クロック信号と、それぞれ位置している前端の位相遅延検出部のキャリー出力端子とを入力して位相比較して、当該位相遅延検出部のキャリー出力端子に出力する。外部クロック信号と遅延クロック信号の位相が一致する位相遅延検出部は、遅延クロック信号を内部クロック信号として出力し、キャリー出力端子をディセーブルさせる。
【００２２】
本発明の実施形態によって、ＤＬＬは、外部クロック信号とフィードバッククロック信号との位相差を比較する位相検出部と、位相検出部の比較結果に応答して、電圧制御信号を生成するチャージポンプと、位相差を集積して、電圧制御信号を生成するループフィルタと、外部クロック信号を入力し、電圧制御信号に応答して、前記内部クロック信号を出力する遅延素子と、内部クロック信号を入力し、読み取りデータが伝達されるライン経路上の負荷を補償して、フィードバッククロック信号を出力する補償遅延回路と、をさらに備える。
【００２３】
本発明のさらに他の面によるＭＲＡＭは、磁気メモリセルから／に読み取りまたは書き込みが行われるデータワード間のビットスイッチングを最小化するデータバス反転部と、データワードをデータバスへ伝送するデータ入出力パッド（ＤＱパッドという）と、を備える。
【００２４】
本発明の実施形態によって、データバス反転部は、データワードの論理がローのデータパターンを最小化するためにビットスイッチングを行う。
【００２５】
本発明の実施形態によって、データバス反転部は、データワードの以前のデータパターンとの変化を最小化するためにビットスイッチングを行う。
【００２６】
本発明のさらに他の面によるＭＲＡＭは、磁気メモリセルから／に読み取りまたは書き込みが行われるデータを、外部データバスを通じて、データ入出力ターミナル（ＤＱターミナルという）に送受信するデータドライバと、外部データバスとのインピーダンスマッチングのために、ＤＱターミナルのターミネーション抵抗を制御するオンダイターミネーション部と、を備える。
【００２７】
本発明の実施形態によって、ＭＲＡＭは、外部抵抗が連結されるキャリブレーションターミナル（ＺＱターミナルという）と、ＺＱターミナルに連結されるキャリブレーション抵抗部と、をさらに備える。オンダイターミネーション部は、キャリブレーション抵抗部の抵抗値が、外部抵抗の抵抗値と同じくなる時のキャリブレーションコードに応答して、ＤＱターミナルのターミネーション抵抗を制御する。
【発明の効果】
【００２８】
本発明のＭＲＡＭは、多様なインターフェース機能を支援するインターフェース部を備える。インターフェース部は、ＳＤＲ，ＤＤＲ，ＱＤＲまたはＯＤＲインターフェース、パケットプロトコルインターフェース、ソースシンクロナスインターフェース、シングルエンドシグナリングインターフェース、差動エンドシグナリングインターフェース、ＰＯＤインターフェース、マルチレベルシングルエンドシグナリングインターフェース、マルチレベル差動エンドシグナリングインターフェース、ＬＶＤＳインターフェース、双方向インターフェース、及びＣＴＴインターフェースを支援することができる。
【００２９】
また、インターフェース部は、多様なインターフェースにおけるデータ伝送をクロック信号と同期化させ、データワード間のビットスイッチングを最小化し、インピーダンスマッチングのために、ＺＱキャリブレーション動作により、ターミネーション抵抗を制御することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図２】本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【図３】図２のメモリバンク内のメモリセルアレイを説明する図面である。
【図４】図３のＳＴＴ−ＭＲＡＭセルの具現例を示す立体図である。
【図５Ａ】図４のＭＴＪに書き込まれたデータによる磁化方向を説明する図面である。
【図５Ｂ】図４のＭＴＪに書き込まれたデータによる磁化方向を説明する図面である。
【図６】図４のＳＴＴ−ＭＲＡＭセルのライト動作を説明する図面である。
【図７Ａ】図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪの他の実施形態を説明する図面である。
【図７Ｂ】図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪの他の実施形態を説明する図面である。
【図８】図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪのさらに他の実施形態を説明する図面である。
【図９Ａ】図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪのさらに他の実施形態を説明する図面である。
【図９Ｂ】図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪのさらに他の実施形態を説明する図面である。
【図１０】本発明の多様な実施形態によるＭＲＡＭのクロック発生部を説明する図面である。
【図１１】図１０のクロック発生部の動作波形を説明する図面である。
【図１２】本発明の多様な実施形態によるＭＲＡＭにおけるパケット構造のプロトコルを説明する図面である。
【図１３】本発明の多様な実施形態によるＭＲＡＭのソースシンクロナスインターフェースを説明する図面である。
【図１４】図１３のデータ入力経路上の動作タイミングを説明する図面である。
【図１５】図１３のデータ入力経路上のｔＤＱＳＳタイミングマージンを説明する図面である。
【図１６】図１３のデータ入力経路上のｔＤＱＳＳタイミングマージンを説明する図面である。
【図１７】図１３のデータ入力経路上のｔＤＱＳＳタイミングマージンを説明する図面である。
【図１８】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図１９】図１８のＭＲＡＭのクロッキングとインターフェースとの関係を説明する図面である。
【図２０】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図２１】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図２２】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図２３】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図２４】図２３のマルチレベル変換部の動作を説明する表である。
【図２５】図２３のマルチレベル変換部の動作を説明する表である。
【図２６】図２３のマルチレベルシングルエンドシグナリングインターフェースで、データ信号によるマルチレベル電圧信号レベルを示す図面である。
【図２７】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図２８】図２７のマルチレベル差動エンドシグナリングインターフェースで、データ信号によるマルチレベル電圧信号レベルを示す図面である。
【図２９】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図３０】図２９の出力ドライバを説明する回路ダイヤグラムである。
【図３１】図２９の入力ドライバを説明する回路ダイヤグラムである。
【図３２】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図３３】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図３４】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図３５】本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【図３６】本発明の多様な実施形態によるＭＲＡＭを備えるシステムを説明する図面である。
【図３７】本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【図３８】本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【図３９】図３８のスタンバイ信号を生成する制御信号発生部を説明する図面である。
【図４０】図３９の信号ＭＲＳＥＴを提供するモードレジスタを説明する図面である。
【図４１】本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【図４２】本発明の多様な実施形態によるＭＲＡＭに備えられるＰＬＬを説明する図面である。
【図４３】図４２のＭＲＡＭ動作を説明するタイミングダイヤグラムである。
【図４４】本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【図４５】図４４のＤＬＬの動作を説明する図面である。
【図４６】本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【図４７】図４６のＤＬＬの動作を説明するタイミングダイヤグラムである。
【図４８】本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【図４９】図４８のアナログ遅延ライン内の遅延素子を説明する図面である。
【図５０】本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【図５１】図５０の読み取り／書き込み回路の動作を説明する図面である。
【図５２】図５０の読み取り／書き込み回路の動作を説明する図面である。
【図５３】図５０の制御ロジックに含まれるモードレジスタを説明する図面である。
【図５４】図５０の制御ロジックに含まれるモードレジスタを説明する図面である。
【図５５】本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【図５６】本発明の多様な実施形態によるＭＲＡＭを備えるメモリシステムを説明する図面である。
【図５７】本発明の多様な実施形態によるＭＲＡＭを備えるメモリシステムを説明する図面である。
【図５８】図５７の制御ロジック部に含まれるモードレジスタを説明する図面である。
【図５９】図５７のダイナミックターミネーションを説明するタイミングダイヤグラムである。
【図６０】図５７のターミネーション制御部を説明する図面である。
【図６１】図５７のターミネーション制御部を説明する図面である。
【図６２】本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【図６３】本発明の多様な実施形態によるＭＲＡＭのパッケージを説明する図面である。
【図６４Ａ】本発明の多様な実施形態によるＭＲＡＭのパッケージを説明する図面である。
【図６４Ｂ】本発明の多様な実施形態によるＭＲＡＭのパッケージを説明する図面である。
【図６５】本発明の多様な実施形態によるＭＲＡＭのパッケージのピンを説明する図面である。
【図６６】本発明の多様な実施形態によるＭＲＡＭのパッケージのピンを説明する図面である。
【図６７】本発明の多様な実施形態によるＭＲＡＭモジュールを説明する図面である。
【図６８】本発明の多様な実施形態によるＭＲＡＭモジュールを説明する図面である。
【図６９】本発明の多様な実施形態によるＭＲＡＭモジュールを説明する図面である。
【図７０】本発明の多様な実施形態によるＭＲＡＭ半導体レイヤーを備える積層構造の半導体装置を説明する図面である。
【図７１】本発明の多様な実施形態によるＭＲＡＭを備えるメモリシステムを説明する図面である。
【図７２】本発明の多様な実施形態によるＭＲＡＭを備えるデータ処理システムを説明する図面である。
【図７３】本発明の多様な実施形態によるＭＲＡＭを備えるサーバシステムを説明する図面である。
【図７４】本発明の多様な実施形態によるＭＲＡＭが装着されたコンピュータシステムを説明する図面である。
【発明を実施するための形態】
【００３１】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面、及び添付図面に記載された内容を参照しなければならない。
【００３２】
以下、添付した図面を参照して、本発明の実施形態について詳細に説明する。本発明の実施形態は、当業者に本発明をより完全に説明するために提供される。本発明は、多様な変更を加えることが可能であり、色々な形態を有するところ、特定の実施形態を図面に例示して詳細に説明する。しかし、それは、本発明を特定の開示形態に対して限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むものと理解されなければならない。各図面を説明しつつ、類似した参照符号を、類似した構成要素に対して使用する。添付された図面において、構造物の寸法は、本発明の明確性のために、実際より拡大または縮小して示したものである。
【００３３】
本発明において使用した用語は、単に特定の実施形態を説明するために使われたものであり、本発明を限定する意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本発明において、“含む”または“有する”などの用語は、明細書上に記載された特徴、数字、ステップ、動作、構成要素、部品またはそれらを組み合わせたものが存在することを指定するものであり、一つまたはそれ以上の他の特徴、数字、ステップ、動作、構成要素、部品またはそれらを組み合わせたものの存在または付加の可能性を予め排除しないものと理解されなければならない。
【００３４】
取り立てて定義しない限り、技術的であったり科学的な用語を含めて、ここで使われる全ての用語は、当業者にとって一般的に理解されるものと同じ意味を有する。一般的に使われる辞書に定義されているような用語は、関連技術の文脈上有する意味と一致する意味を有するものと解釈されなければならず、本発明において明白に定義しない限り、理想的であったり過度に形式的な意味で解釈されない。
【００３５】
ＭＲＡＭ(Magenetic Random Access Memory)は、磁気抵抗に基づいた不揮発性コンピュータメモリ技術である。ＭＲＡＭは、色々な面で揮発性ＲＡＭと異なる。ＭＲＡＭは不揮発性であるので、メモリ装置の電源がオフになっても、ＭＲＡＭは、メモリ内容を維持する。
【００３６】
一般的に、不揮発性ＲＡＭが揮発性ＲＡＭより遅いとされているが、ＭＲＡＭは、揮発性ＲＡＭの読み取り及び書き込み応答時間と肩を並べるほどの読み取り及び書き込み応答時間を有する。電荷としてデータを保存する典型的なＲＡＭ技術とは異なり、ＭＲＡＭデータは、磁気抵抗要素によりデータを保存する。一般的に、磁気抵抗要素は、二層の磁性層で形成され、各磁性層は、磁化を有する。
【００３７】
ＭＲＡＭは、二層の磁性層と、その間に介在された絶縁膜とを備える磁気トンネル接合パターンを使用して、データの読み取り及び書き込みを行う不揮発性メモリ装置である。磁性層の磁化方向によって、磁気トンネル接合パターンの抵抗値が変わるが、かかる抵抗値の差を利用して、データをプログラミングまたは除去する。
【００３８】
スピントランスファトルク(Spin Transfer Torque:STT)現象を利用したＭＲＡＭは、一方向にスピンが分極化された電流を流す時、電子のスピン伝達により、磁性層の磁化方向が変わる方式を利用する。一方の磁性層（固定層）の磁化方向が固定され、他方の磁性層（自由層）は、プログラム電流により発生する磁場によって、磁化方向が変わる。
【００３９】
プログラム電流の磁場は、二層の磁性層の磁化方向を平行または反平行に配列する。磁化方向が平行であれば、二層の磁性層間の抵抗が低いロー（“０”）状態を表す。磁化方向が反平行であれば、二層の磁性層間の抵抗が高いハイ（“１”）状態を表す。自由層の磁化方向のスイッチングと、磁性層間のハイまたはロー抵抗状態は、ＭＲＡＭの書き込み及び読み取り動作を提供する。
【００４０】
ＭＲＡＭ技術は、不揮発性であり、速い応答時間を提供するが、ＭＲＡＭセルは、スケーリング限界に達し、書き込み妨害に敏感である。ＭＲＡＭの磁性層間のハイ及びロー抵抗状態をスイッチングするために印加されるプログラム電流は、典型的に高い。これによって、ＭＲＡＭアレイ内の複数個のセルが配列される時、一つのメモリセルに印加されるプログラム電流は、隣接したセルの自由層のフィールド変化を誘発する。かかる書き込み妨害問題は、ＳＴＴ現象を利用して解決できる。
【００４１】
典型的なＳＴＴ−ＭＲＡＭは、磁気トンネル接合素子(Magnetic Tunnel Junction:MTJ)を含む。ＭＴＪは、二層の磁性層（固定層及び自由層）と、磁性層間の絶縁層とを備える磁気抵抗データ保存素子である。
【００４２】
プログラム電流は、典型的にＭＴＪを通じて流れる。固定層は、プログラム電流の電子スピンを分極化し、スピン分極した電子電流がＭＴＪを通過することによって、トルクが生成される。スピン分極した電子電流は、自由層にトルクを加えつつ、自由層と相互作用する。
【００４３】
ＭＴＪを通過するスピン分極した電子電流のトルクが、臨界スイッチング電流密度より大きければ、スピン分極した電子電流により加えられるトルクは、自由層の磁化方向をスイッチングするのに十分である。これによって、自由層の磁化方向は、固定層に対して平行または反平行に配列でき、ＭＴＪ間の抵抗状態が変化する。
【００４４】
ＳＴＴ−ＭＲＡＭは、スピン分極した電子電流が、磁気抵抗素子内の自由層をスイッチングするための外部磁場の必要性をなくす特徴を有する。しかも、セルサイズの減少と共に、プログラム電流の減少によって、スケーリングが向上し、書き込み妨害問題を解決する。さらに、ＳＴＴ−ＭＲＡＭは、高いトンネル磁気抵抗比が可能であり、ハイ抵抗状態とロー抵抗状態との高い比を許容して、磁気ドメイン内の読み取り動作を向上させる。
【００４５】
ＭＲＡＭは、ＤＲＡＭ(Dynamic Random Access Memory)の低コスト及び高容量の特性、ＳＲＡＭ(Static Random Access Memory)の高速動作の特性、及びフラッシュメモリの不揮発性の特性をいずれも有する万能メモリ装置である。
【００４６】
図１は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【００４７】
図１を参照すれば、半導体メモリシステム１０は、メモリコントローラ１１とメモリ装置１２とを備える。メモリコントローラ１１は、メモリ装置１２を制御するための各種の信号、例えば、コマンド信号ＣＭＤ、クロック信号ＣＬＫ及びアドレス信号ＡＤＤを提供する。また、メモリコントローラ１１は、メモリ装置１２と通信して、データ信号ＤＱをメモリ装置１２に提供するか、またはデータ信号ＤＱをメモリ装置１２から受信する。
【００４８】
メモリ装置１２は、複数個のメモリセル、例えば、ＭＲＡＭセルが配列されるセルアレイを含む。以下、説明の便宜上、メモリ装置１２は、ＭＲＡＭ１２と称する。メモリコントローラ１１とＭＲＡＭ１２との間には、ＤＲＡＭプロトコルを順守するＤＲＡＭインターフェースが存在する。
【００４９】
図２は、本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【００５０】
図２を参照すれば、ＭＲＡＭ１２は、クロック信号ＣＫの立ち上がり／立ち下がりエッジに同期されて動作するダブルデータレート装置である。ＭＲＡＭ１２は、クロック信号ＣＫの動作周波数によって、多様なデータレートを支援する。例えば、クロック信号ＣＫの動作周波数が８００ＭＨｚである場合、１６００ＭＴ／ｓデータレートを支援する。ＭＲＡＭ１２は、１６００，１８６７，２１３３，２４００ＭＴ／ｓデータレートを支援する。
【００５１】
ＭＲＡＭ１２は、メモリコントローラ１１のような外部装置から、複数個のコマンド信号とクロック信号とを、制御バス上に受信する制御ロジック及びコマンドデコーダ１４を備える。コマンド信号は、チップ選択信号ＣＳ＿ｎ、書き込みイネーブル信号ＷＥ＿ｎ、カラムアドレスストローブ信号ＣＡＳ＿ｎ、及びロウアドレスストローブ信号ＲＡＳ＿ｎを含む。クロック信号は、クロックイネーブル信号ＣＫＥと、相補的なクロック信号ＣＫ＿ｔ，ＣＫ＿ｃとを含む。ここで、＿ｎは、アクティブロー信号を表す。＿ｔ及び＿ｃは、信号対を表す。コマンド信号ＣＳ＿ｎ，ＷＥ＿ｎ，ＲＡＳ＿ｎ，ＣＡＳ＿ｎは、読み取りコマンド及び書き込みコマンドのような特定のコマンドに該当するロジック値により駆動される。
【００５２】
制御ロジック及びコマンドデコーダ１４は、ＭＲＡＭ１２の複数個の動作オプションを提供するモードレジスタ１５を備える。モードレジスタ１５は、ＭＲＡＭ１２の多様な機能、特性及びモードをプログラムする。モードレジスタ１５は、バースト長、読み取りバーストタイプ、ＣＡＳレイテンシ、テストモード、ＤＬＬ(Delay-Locked Loop)リセット、ライトリカバリー及び読み取りコマンド・ツー・プリチャージコマンド特性、プリチャージパワーダウンの間のＤＬＬの使用を制御する。モードレジスタ１５は、ＤＬＬイネーブル／ディセーブル、出力ドライブ強度、付加レイテンシ、ライトレベリングイネーブル／ディセーブル、ＴＤＱＳ(termination data strobe)イネーブル／ディセーブル、及び出力バッファイネーブル／ディセーブルを制御するためのデータを保存する。モードレジスタ１５は、ＣＡＳライトレイテンシ、ダイナミックターミネーション及びライトＣＲＣ(Cyclic Redundancy Check)を制御するためのデータを保存する。
【００５３】
モードレジスタ１５は、ＭＰＲ(Multi Purpose Register)ロケーション機能、ＭＰＲ動作機能、ギアダウンモード、パーＭＲＡＭアドレシングモード、及びＭＰＲ読み取りフォーマットを制御するためのデータを保存する。モードレジスタ１５は、パワーダウンモード、Ｖｒｅｆモニタリング、ＣＳ・ツー・コマンド／アドレスレイテンシモード、読み取りプリアンブルトレーニングモード、読み取りプリアンブル機能、及び書き込みプリアンブル機能を制御するためのデータを保存する。モードレジスタ１５は、Ｃ／Ａ(command and address)パリティ機能、ＣＲＣエラー状態、Ｃ／Ａパリティエラー状態、ＯＤＴ(on-die termination)入力バッファパワーダウン機能、データマスク（ＤＭ）機能、書き込みＤＢＩ(data bus inversion)機能、及び読み取りＤＢＩ機能を制御するためのデータを保存する。モードレジスタ１５は、ＶｒｅｆＤＱトレーニング値、ＶｒｅｆＤＱトレーニングレンジ、ＶｒｅｆＤＱトレーニングイネーブル、及びｔＣＣＤタイミングを制御するためのデータを保存する。
【００５４】
制御ロジック及びコマンドデコーダ１４は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃに応答して印加されるコマンドをラッチしてデコーディングする。制御ロジック及びコマンドデコーダ１４は、印加されたコマンドの機能を行うための内部ブロックを利用して、クロック信号と制御信号のシーケンスを生成する。
【００５５】
ＭＲＡＭ１２は、アドレスバスを通じて、メモリコントローラ１１（図１）から、ロウ、カラム、バンクアドレスＡ０ないしＡ１７，ＢＡ０，ＢＡ１、及びバンクグループアドレスＢＧ０，ＢＧ１を受信するアドレスバッファ１６をさらに備える。アドレスバッファ１６は、ロウアドレスマルチプレクサ１７とバンク制御ロジック部１８とに印加されるロウアドレス、バンクアドレス及びバンクグループアドレスを受信する。
【００５６】
ロウデコーダアドレスマルチプレクサ１７は、アドレスバッファ１６から受信されたロウデコーダアドレスを、複数個のアドレスラッチ及びデコーダ２０Ａないし２０Ｄに印加する。バンク制御ロジック部１８は、アドレスバッファ１６から受信されたバンクアドレスＢＡ１：ＢＡ０及びバンクグループ信号ＢＧ１：ＢＧ０に該当するアドレスラッチ及びデコーダ２０Ａないし２０Ｄを活性化させる。
【００５７】
活性化されたアドレスラッチ及びデコーダ２０Ａないし２０Ｄは、デコーディングされたロウデコーダアドレスに該当するメモリセルのロウデコーダを活性化させるために、該当するメモリバンク２１Ａないし２１Ｄに多様な信号を印加する。各メモリバンク２１Ａないし２１Ｄは、複数個のメモリセルを含むメモリセルアレイを含む。活性化されたロウデコーダのメモリセルに保存されたデータは、センスアンプ２２Ａないし２２Ｄにより感知増幅される。
【００５８】
ロウアドレス及びバンクアドレス後に、アドレスバスにカラムアドレスが印加される。アドレスバッファ１６は、カラムアドレスを、カラムアドレスカウンタ及びラッチ１９に印加する。カラムアドレスカウンタ及びラッチ１９は、カラムアドレスをラッチし、ラッチされたカラムアドレスを、複数個のカラムデコーダ２３Ａないし２３Ｄに印加する。バンク制御ロジック部１８は、受信されたバンクアドレス及びバンクグループアドレスに該当するカラムデコーダ２３Ａないし２３Ｄを活性化させ、活性化されたカラムデコーダ２３Ａないし２３Ｄは、カラムアドレスをデコーディングする。
【００５９】
ＭＲＡＭ１２の動作モードによって、カラムアドレスカウンタ及びラッチ１９は、ラッチされたカラムアドレスを、カラムデコーダ２３Ａないし２３Ｄに直ぐに印加するか、またはアドレスバッファ１６で提供されたカラムアドレスを最初とするカラムアドレスシーケンスを、カラムデコーダ２３Ａないし２３Ｄに印加する。カラムアドレスカウンタ及びラッチ１９から、カラムアドレスに応答して活性化されたカラムデコーダ２３Ａないし２３Ｄは、Ｉ／Ｏ(Input/Output)ゲーティング及びＤＭロジック部２４に、デコード信号及び制御信号を印加する。Ｉ／Ｏゲーティング及びＤＭロジック部２４は、アクセスされたメモリバンク２１Ａないし２１Ｄ内の活性化されたロウデコーダのメモリセルから、デコーディングされたカラムアドレスに該当するメモリセルをアクセスする。
【００６０】
ＭＲＡＭ１２の読み取りコマンドによって、アドレシングされたメモリセルからデータを読み取り、Ｉ／Ｏゲーティング及びＤＭロジック部２４を通じて、読み取りラッチ２５と連結させる。Ｉ／Ｏゲーティング及びＤＭロジック部２４は、Ｎビットのデータを読み取りラッチ２５に提供し、読み取りラッチ２５は、例えば、四つのＮ／４ビットをマルチプレクサ２６に印加する。
【００６１】
ＭＲＡＭ１２は、各メモリアクセスで、Ｎプリフェッチアーキテクチャを有する。例えば、ｎビットデータの四つを検索する４ｎプリフェッチアーキテクチャを有する。また、ＭＲＡＭ１２は、８ｎプリフェッチアーキテクチャを有してもよい。ＭＲＡＭ１２が４ｎプリフェッチアーキテクチャを有し、ｘ４データ幅であれば、Ｉ／Ｏゲーティング及びＤＭロジック部２４は、１６ビットを読み取りラッチ２５に提供し、四つの４ビットデータをマルチプレクサ２６に提供する。
【００６２】
データドライバ２７は、マルチプレクサ２６から、Ｎ／４ビットデータを順次に受信する。また、データドライバ２７は、ストローブ信号発生部２８から、データストローブ信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃを受信し、ＤＬＬ２９から、遅延されたクロック信号ＣＫＤＥＬを受信する。データストローブ信号ＤＱＳは、読み取り動作中に読み取りデータの同期化された受信のために、メモリコントローラ１１（図１）のような外部装置により使われる。ＤＬＬ２９は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃ、データストローブ信号ＤＱＳ及び／またはＤＱ信号と同期化させて遅延されたクロック信号ＣＫＤＥＬを生成する。
【００６３】
遅延されたクロック信号ＣＫＤＥＬに応答して、データドライバ２７は、受信されたデータを、該当するデータワードによって、データターミナルＤＱに順次に出力する。各データワードは、ＭＲＡＭ１２に印加されたクロック信号ＣＫ＿ｔ，ＣＫ＿ｃの立ち上がり及び立ち下がりエッジに同期されて、一つのデータバス上に出力される。第１データワードは、読み取りコマンド後にプログラムされたＣＡＳレイテンシによる時間に合わせて出力される。また、データドライバ２７は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃの立ち上がり及び立ち下がりエッジに同期された立ち上がり及び立ち下がりエッジを有するデータストローブ信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃを出力する。
【００６４】
ＭＲＡＭ１２の書き込み動作において、メモリコントローラ１１（図１）のような外部装置は、データターミナルＤＱに、例えば、Ｎ／４ビットデータワードを印加し、データストローブ信号ＤＱＳと該当するＤＭ信号とを、データバス上に印加する。データレシーバ３５は、各データワードと、関連したＤＭ信号とを受信し、それらの信号をデータストローブ信号ＤＱＳにクロッキングされる入力レジスタ３６に印加する。
【００６５】
データストローブ信号ＤＱＳの立ち上がりエッジに応答して、入力レジスタ３６は、第１Ｎ／４ビットデータワードと、関連したＤＭ信号とをラッチし、データストローブ信号ＤＱＳの立ち下がりエッジに応答して、第２Ｎ／４ビットデータワードと、関連したＤＭ信号とをラッチする。入力レジスタ３６は、データストローブ信号ＤＱＳに応答して、四つのラッチされたＮ／４ビットデータワードと、関連したＤＭ信号とを、書き込みＦＩＦＯ(First In First Out)及びドライバ３７に提供する。書き込みＦＩＦＯ及びドライバ３７は、Ｎビットデータワードを受信する。
【００６６】
データワードは、書き込みＦＩＦＯ及びドライバ３７でクロックアウトされて、Ｉ／Ｏゲーティング及びＤＭロジック部２４に印加される。Ｉ／Ｏゲーティング及びＤＭロジック部２４は、データワードを、ＤＭ信号の適用を受けてアクセスされたメモリバンク２１Ａないし２１Ｄ内のアドレシングされたメモリセルに伝達する。ＤＭ信号は、アドレシングされたメモリセルに書き込まれるデータワードのうち、所定のビットまたはビットグループを選択的にマスキングする。
【００６７】
ＭＲＡＭ１２において、データドライバ２７、ＤＬＬ２９及びデータレシーバ３５は、ＭＲＡＭ１２と連結される外部装置との多様なインターフェース機能を支援するインターフェース部ＩＦを構成する。インターフェース部ＩＦは、ＳＤＲ(Single Data Rate)、ＤＤＲ(Double Data Rate)、ＱＤＲ(Quad Data Rate)またはＯＤＲ(Octal Data Rate)インターフェース、パケットプロトコルインターフェース、ソースシンクロナスインターフェース、シングルエンドシグナリングインターフェース、差動エンドシグナリングインターフェース、ＰＯＤ(Pseudo Open Drain)インターフェース、マルチレベルシングルエンドシグナリングインターフェース、マルチレベル差動エンドシグナリングインターフェース、ＬＶＤＳ(Low Voltage Differential Signaling)インターフェース、双方向インターフェース、及びＣＴＴ(Center Tap Termination)インターフェースを支援する。インターフェース部ＩＦは、データワード間のビットスイッチングを最小化するために、書き込みＤＢＩ機能と読み取りＤＢＩ機能とを提供する。インターフェース部ＩＦは、インピーダンスマッチングのためのＯＤＴ機能を提供し、ＺＱキャリブレーション動作によって、ターミネーション抵抗を制御する。
【００６８】
図３は、図２のメモリバンク２１内のメモリセルアレイを説明する図面である。
【００６９】
図３を参照すれば、メモリバンク２１は、複数本のワードラインＷＬ０ないしＷＬＮ（Ｎは、１以上の自然数）、複数本のビットラインＢＬ０ないしＢＬＭ（Ｍは、１以上の自然数）、複数本のソースラインＳＬ０ないしＳＬＮ（Ｎは、１以上の自然数）、及びワードラインＷＬ０ないしＷＬＮとビットラインＢＬ０ないしＢＬＭとが交差する領域に配置される複数個のメモリセル３０を含む。メモリセル３０は、ＳＴＴ−ＭＲＡＭセルによって具現される。メモリセル３０は、磁性物質を有するＭＴＪ４０を備える。
【００７０】
複数個のメモリセル３０は、セルトランジスタＣＴ及びＭＴＪ４０を備える。複数個のメモリセルのうち一つのメモリセル３０を見れば、セルトランジスタＣＴのドレインは、ＭＴＪ４０の固定層４１と連結される。ＭＴＪ４０の自由層４３は、ビットラインＢＬ０と連結され、セルトランジスタＣＴのソースは、ソースラインＳＬ０と連結される。セルトランジスタＣＴのゲートは、ワードラインＷＬ０と連結される。
【００７１】
ＭＴＪ４０は、相変化物質を利用したＰＲＡＭ(Phase Change Random Access Memory)、遷移金属酸化物などの可変抵抗物質を利用したＲＲＡＭ（登録商標）(Resistive Random Access Memory)、または強磁性体物質を利用したＭＲＡＭ(Magnetic Random Access Memory)などの抵抗性素子に代替されることも可能である。抵抗性素子を構成する物質は、電流または電圧の大きさ及び／または方向によって、その抵抗値が可変的であり、電流または電圧が遮断されても、その抵抗値をそのまま維持する不揮発性の特性を有する。
【００７２】
ワードラインＷＬ０は、ロウデコーダ２０によりイネーブルされ、ワードライン選択電圧を駆動するワードライン駆動部３２と連結される。ワードライン選択電圧は、ＭＴＪ４０のロジック状態の読み取りまたは書き込みを行うために、ワードラインＷＬ０を活性化させる。
【００７３】
ソースラインＳＬ０は、ソースライン回路３４に連結される。ソースライン回路３４は、アドレス信号と読み取り／書き込み信号とを受信し、これらをデコーディングして、選択されたソースラインＳＬ０にソースライン選択信号を生成する。選択されていないソースラインＳＬ１ないしＳＬＮには、接地基準電圧を提供する。
【００７４】
ビットラインＢＬ０は、カラム選択信号ＣＳＬ０ないしＣＳＬＭにより駆動されるカラム選択回路２４と連結される。カラム選択信号ＣＳＬ０ないしＣＳＬＭは、カラムデコーダ２３により選択される。例えば、選択されたカラム選択信号ＣＳＬ０は、カラム選択回路２４内のカラム選択トランジスタをターンオンさせ、ビットラインＢＬ０を選択する。選択されたビットラインＢＬ０から、ＭＴＪ４０のロジック状態がセンスアンプ２２を通じて読み取られる。または、選択されたビットラインＢＬ０に、書き込みドライバ２７を通じて印加される書き込み電流が伝達されて、ＭＴＪ４０に書き込まれる。
【００７５】
図４は、図３のＳＴＴ−ＭＲＡＭセルの具現例を示す立体図である。
【００７６】
図４を参照すれば、ＳＴＴ−ＭＲＡＭセル３０は、ＭＴＪ４０及びセルトランジスタＣＴを備える。セルトランジスタＣＴのゲートは、ワードライン（例えば、第１ワードラインＷＬ０）に連結され、セルトランジスタＣＴの一電極は、ＭＴＪ４０を通じて、ビットライン（例えば、第１ビットラインＢＬ０）に連結される。また、セルトランジスタＣＴの他の電極は、ソースライン（例えば、第１ソースラインＳＬ０）に連結される。
【００７７】
ＭＴＪ４０は、自由層４１と、固定層４３と、それらの間のトンネル層４２とを備える。固定層４３の磁化方向は固定されており、自由層４１の磁化方向は、書き込まれたデータによって、固定層４３の磁化方向と平行または反平行になる。固定層４３の磁化方向を固定させるために、例えば、反強磁性層（図示せず）がさらに備えられる。
【００７８】
ＳＴＴ−ＭＲＡＭセルの書き込み動作を行うために、ワードラインＷＬ０にロジックハイの電圧を印加して、セルトランジスタＣＴをターンオンさせる。ビットラインＢＬ０とソースラインＳＬ０には、書き込み／読み取りバイアス発生部４５で提供されるプログラム電流、すなわち、書き込み電流が印加される。書き込み電流の方向は、ＭＴＪ４０に書き込まれるロジック状態によって決定される。
【００７９】
ＳＴＴ−ＭＲＡＭセルの読み取り動作を行うために、ワードラインＷＬ０にロジックハイの電圧を印加して、セルトランジスタＣＴをターンオンさせ、ビットラインＢＬ０とソースラインＳＬ０に、読み取り電流を印加する。これによって、ＭＴＪ４０の両端に電圧がデベロップされ、センスアンプ２２によりセンシングされ、ＭＴＪ４０に書き込まれたロジック状態を決定するための基準電圧発生部４４と比較される。これによって、ＭＴＪ４０に保存されたデータを判別することができる。
【００８０】
図５Ａ及び図５Ｂは、図４のＭＴＪ４０に書き込まれたデータによる磁化方向を示すブロック図である。ＭＴＪ４０の抵抗値は、自由層４１の磁化方向によって変わる。ＭＴＪ４０にリード電流ＩＲを流せば、ＭＴＪ４０の抵抗値によるデータ電圧が出力される。リード電流ＩＲの強度は、ライト電流の強度より非常に低いので、リード電流ＩＲにより、自由層４１の磁化方向が変わらない。
【００８１】
図５Ａを参照すれば、ＭＴＪ４０は、自由層４１の磁化方向と、固定層４３の磁化方向とが平行に配置される。したがって、ＭＴＪ４０は、低い抵抗値を有する。この場合、データ“０”を読み取る。
【００８２】
図５Ｂを参照すれば、ＭＴＪ４０は、自由層４１の磁化方向が、固定層４３の磁化方向と反平行に配置される。この時、ＭＴＪ４０は、高い抵抗値を有する。この場合、データ“１”を読み取る。
【００８３】
本実施形態において、ＭＴＪ４０は、自由層４１と固定層４３とを水平磁気素子として示したが、他の実施形態として、自由層４１と固定層４３とを垂直磁気素子として利用してもよい。
【００８４】
図６は、図４のＳＴＴ−ＭＲＡＭセルのライト動作を示すブロック図である。
【００８５】
図６を参照すれば、ＭＴＪ４０に流れるライト電流ＩＷの方向によって、自由層４３の磁化方向が決定される。例えば、自由層４１から固定層４３に第１ライト電流ＩＷＣ１を印加すれば、固定層４３と同じスピン方向を有する自由電子が、自由層４１にトルクを印加する。これにより、自由層４１は、固定層４３と平行に磁化される。
【００８６】
固定層４３から自由層４１に第２ライト電流ＩＷＣ２を印加すれば、固定層４１と逆のスピン方向を有する電子が、自由層４３に戻って、トルクを印加する。これにより、自由層４１は、固定層４３と反平行に磁化される。すなわち、ＭＴＪ４０で、自由層４１の磁化方向は、ＳＴＴによって変わる。
【００８７】
図７Ａ及び図７Ｂは、図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪの他の実施形態を説明する図面である。
【００８８】
図７Ａを参照すれば、ＭＴＪ５０は、自由層５１、トンネル層５２、固定層５３及び反強磁性層５４を備える。自由層５１は、変化可能な磁化方向を有する物質を含む。自由層５１の磁化方向は、メモリセルの外部及び／または内部で提供される電気的／磁気的要因によって変更可能である。自由層５１は、コバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）のうち少なくとも一つを含む強磁性物質を含む。例えば、自由層５１は、ＦｅＢ，Ｆｅ，Ｃｏ，Ｎｉ，Ｇｄ，Ｄｙ，ＣｏＦｅ，ＮｉＦｅ，ＭｎＡｓ，ＭｎＢｉ，ＭｎＳｂ，ＣｒＯ２，ＭｎＯＦｅ２Ｏ３，ＦｅＯＦｅ２Ｏ３，ＮｉＯＦｅ２Ｏ３，ＣｕＯＦｅ２Ｏ３，ＭｇＯＦｅ２Ｏ３，ＥｕＯ及びＹ３Ｆｅ５Ｏ１２のうち選択された少なくとも一つを含む。
【００８９】
トンネル層５２は、スピン拡散長より薄い厚さを有する。トンネル層５２は、非磁性物質を含む。一例として、トンネル層５２は、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム・亜鉛（ＭｇＺｎ）酸化物、マグネシウム・ホウ素（ＭｇＢ）酸化物、Ｔｉ窒化物及びバナジウム（Ｖ）窒化物のうち選択された少なくとも一つを含む。
【００９０】
固定層５３は、反強磁性層５４により固定された磁化方向を有する。また、固定層５３は、強磁性物質を含む。例えば、固定層５３は、ＣｏＦｅＢ，Ｆｅ，Ｃｏ，Ｎｉ，Ｇｄ，Ｄｙ，ＣｏＦｅ，ＮｉＦｅ，ＭｎＡｓ，ＭｎＢｉ，ＭｎＳｂ，ＣｒＯ２，ＭｎＯＦｅ２Ｏ３，ＦｅＯＦｅ２Ｏ３，ＮｉＯＦｅ２Ｏ３，ＣｕＯＦｅ２Ｏ３，ＭｇＯＦｅ２Ｏ３，ＥｕＯ及びＹ３Ｆｅ５Ｏ１２のうち選択された少なくとも一つを含む。
【００９１】
反強磁性層５４は、反強磁性物質を含む。例えば、反強磁性層５４は、ＰｔＭｎ，ＩｒＭｎ，ＭｎＯ，ＭｎＳ，ＭｎＴｅ，ＭｎＦ２，ＦｅＣｌ２，ＦｅＯ，ＣｏＣｌ２，ＣｏＯ，ＮｉＣｌ２，ＮｉＯ及びＣｒのうち選択された少なくとも一つを含む。
【００９２】
ＭＴＪ５０の自由層５１と固定層５３は、それぞれ強磁性体で形成されるので、強磁性体のエッジには、漂遊磁場が発生する。漂遊磁場は、磁気抵抗を低くするか、または自由層５１の抵抗磁力を高くする。しかも、スイッチング特性に影響を及ぼして、非対称的なスイッチングを形成する。したがって、ＭＴＪ５０内の強磁性体で発生する漂遊磁場を減少または制御させる構造が必要である。
【００９３】
図７Ｂを参照すれば、ＭＴＪ６０の固定層６３は、合成反強磁性体(Synthetic Anti Ferromagnetic:SAF)で形成される。固定層６３は、第１強磁性層６３＿１、結合層６３＿２及び第２強磁性層６３＿３を備える。第１及び第２強磁性層６３＿１，６３＿３は、それぞれＣｏＦｅＢ，Ｆｅ，Ｃｏ，Ｎｉ，Ｇｄ，Ｄｙ，ＣｏＦｅ，ＮｉＦｅ，ＭｎＡｓ，ＭｎＢｉ，ＭｎＳｂ，ＣｒＯ２，ＭｎＯＦｅ２Ｏ３，ＦｅＯＦｅ２Ｏ３，ＮｉＯＦｅ２Ｏ３，ＣｕＯＦｅ２Ｏ３，ＭｇＯＦｅ２Ｏ３，ＥｕＯ及びＹ３Ｆｅ５Ｏ１２のうち選択された少なくとも一つを含む。この時、第１強磁性層６３＿１の磁化方向と、第２強磁性層６３＿３の磁化方向は、相異なる方向を有し、それぞれの磁化方向は固定される。結合層３３＿２は、ルテニウム（Ｒｕ）を含む。
【００９４】
図８は、図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪのさらに他の実施形態を説明する図面である。
【００９５】
図８を参照すれば、ＭＴＪ  ７０は、磁化方向が垂直であり、電流の移動方向と磁化容易軸とが実質的に平行している。ＭＴＪ  ７０は、自由層７１、トンネル層７２及び固定層７３を備える。自由層７１の磁化方向と、固定層７３の磁化方向とが平行であれば、抵抗値が低くなり、自由層７１の磁化方向と、固定層７３の磁化方向とが反平行であれば、抵抗値が高くなる。かかる抵抗値によって、ＭＴＪ  ７０にデータが保存される。
【００９６】
磁化方向が垂直なＭＴＪ  ７０を具現するために、自由層７１と固定層７３は、磁気異方性エネルギーの高い物質で構成されることが望ましい。磁気異方性エネルギーの高い物質としては、非晶質系希土類元素合金、（Ｃｏ／Ｐｔ）ｎや（Ｆｅ／Ｐｔ）ｎのような多層薄膜、及びＬ１０結晶構造の規則格子物質がある。例えば、自由層７１は、規則合金であり、Ｆｅ，Ｃｏ，Ｎｉ，Ｐａ及びＰｔのうち少なくともいずれか一つを含む。また、自由層７１は、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及びＣｏ−Ｎｉ−Ｐｔ合金のうち少なくともいずれか一つを含む。かかる合金は、例えば、化学定量的な表現で、Ｆｅ５０Ｐｔ５０，Ｆｅ５０Ｐｄ５０，Ｃｏ５０Ｐｄ５０，Ｃｏ５０Ｐｔ５０，Ｆｅ３０Ｎｉ２０Ｐｔ５０，Ｃｏ３０Ｆｅ２０Ｐｔ５０またはＣｏ３０Ｎｉ２０Ｐｔ５０である。
【００９７】
固定層７３は、規則合金であり、Ｆｅ，Ｃｏ，Ｎｉ，Ｐａ及びＰｔのうち少なくともいずれか一つを含む。例えば、固定層７３は、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及びＣｏ−Ｎｉ−Ｐｔ合金のうち少なくともいずれか一つを含む。かかる合金は、例えば、化学定量的な表現で、Ｆｅ５０Ｐｔ５０，Ｆｅ５０Ｐｄ５０，Ｃｏ５０Ｐｄ５０，Ｃｏ５０Ｐｔ５０，Ｆｅ３０Ｎｉ２０Ｐｔ５０，Ｃｏ３０Ｆｅ２０Ｐｔ５０またはＣｏ３０Ｎｉ２０Ｐｔ５０である。
【００９８】
図９Ａ及び図９Ｂは、図４のＳＴＴ−ＭＲＡＭセルで、ＭＴＪのさらに他の実施形態を示す図面である。デュアルＭＴＪは、自由層を基準として、両端にトンネル層と固定層とがそれぞれ配置される構造を有する。
【００９９】
図９Ａを参照すれば、水平磁気を形成するデュアルＭＴＪ  ８０は、第１固定層８１、第１トンネル層８２、自由層８３、第２トンネル層８４及び第２固定層８５を備える。第１及び第２固定層８１，８５を構成する物質は、図７Ａの固定層５３と同様であり、第１及び第２トンネル層８２，８４を構成する物質は、図７Ａのトンネル層５２と同様であり、自由層８３を構成する物質は、図７Ａの自由層５１と同様である。
【０１００】
第１固定層８１の磁化方向と、第２固定層８５の磁化方向とが逆方向に固定されれば、実質的に第１及び第２固定層８１，８５による磁気力が相殺される効果を有する。したがって、デュアルＭＴＪ  ８０は、典型的なＭＴＪよりさらに少ない電流を利用して、ライト動作を行う。
【０１０１】
デュアルＭＴＪ  ８０は、第２トンネル層８４によって、リード動作時にさらに高い抵抗を提供するので、明確なデータ値が得られるという長所がある。
【０１０２】
図９Ｂを参照すれば、垂直磁気を形成するデュアルＭＴＪ  ９０は、第１固定層９１、第１トンネル層９２、自由層９３、第２トンネル層９４及び第２固定層９５を備える。第１及び第２固定層９１，９５を構成する物質は、図８の固定層７３と同様であり、第１及び第２トンネル層９２，９４を構成する物質は、図８のトンネル層７２と同様であり、自由層９３を構成する物質は、図８の自由層７１と同様である。
【０１０３】
この時、第１固定層９１の磁化方向と、第２固定層９５の磁化方向とが逆方向に固定されれば、実質的に第１及び第２固定層９１，９５による磁気力が相殺される効果を有する。したがって、デュアルＭＴＪ  ９０は、典型的なＭＴＪよりさらに少ない電流を利用して、ライト動作を行う。
【０１０４】
図２のＭＲＡＭ１２は、アプリケーション柔軟性のために、多様な機能、特性及びモードをプログラム可能なモードレジスタ１５を備える。モードレジスタ１５は、ＭＲＳ(Mode Register Set)コマンドによりプログラムされ、ユーザ設定値によりプログラムされる。モードレジスタ１５は、プログラムされた動作モードによって、該当するモード信号ＭＲＳを生成する。
【０１０５】
図１０は、本発明の多様な実施形態によるＭＲＡＭのクロック発生部を説明する図面である。
【０１０６】
図１０を参照すれば、クロック発生部１００は、図２のＭＲＡＭ１２に備えられる。クロック発生部１００は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃを受信し、モード信号ＭＲＳに応答して、内部クロック信号ＩＣＫを生成する。内部クロック信号ＩＣＫは、ＤＬＬ２９に提供され、ＤＬＬ２９は、内部クロック信号ＩＣＫと、データストローブ信号ＤＱＳ及び／またはＤＱ信号とを同期させて、遅延されたクロック信号ＣＫＤＥＬを生成する。また、ＤＬＬ２９は、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃと、データストローブ信号ＤＱＳ及び／またはＤＱ信号とを同期させて、遅延されたクロック信号ＣＫＤＥＬを生成する。
【０１０７】
クロック発生部１００は、多様なモード信号ＭＲＳに応答して、図１１のように、内部クロック信号ＩＣＫの動作波形を生成する。図１１は、ＳＤＲモード信号、ＤＤＲモード信号、ＱＤＲモード信号またはＯＤＲモード信号による内部クロック信号ＩＣＫのデータインターフェースを表す。
【０１０８】
ＳＤＲモード信号に応答して、クロック信号ＣＫ＿ｔと同じ内部クロック信号ＩＣＫが発生する。クロック信号ＣＫ＿ｔの一サイクル内で、立ち上がりエッジに合わせて、一つのＤＱ信号が入出力される。
【０１０９】
ＤＤＲモード信号に応答して、クロック信号ＣＫ＿ｔと同じ内部クロック信号ＩＣＫが発生する。内部クロック信号ＩＣＫの立ち上がり及び立ち下がりエッジに合わせて、ＤＱ信号が入出力される。これによって、クロック信号ＣＫ＿ｔの一サイクル内で、二つのＤＱ信号が入出力される。
【０１１０】
ＱＤＲモード信号に応答して、クロック信号ＣＫ＿ｔと同じ位相の第１内部クロック信号ＩＣＫ＿Ｉと、クロック信号ＣＫ＿ｔから９０°位相遅延された第２内部クロック信号ＩＣＫ＿Ｑとが発生する。そして、第１内部クロック信号ＩＣＫ＿Ｉから反転された第３内部クロック信号ＩＣＫ＿Ｉｂと、第２内部クロック信号ＩＣＫ＿Ｑから反転された第４内部クロック信号ＩＣＫ＿Ｑｂとが発生する。第１ないし第４内部クロック信号ＩＣＫ＿Ｉ，ＩＣＫ＿Ｑ，ＩＣＫ＿Ｉｂ，ＩＣＫ＿Ｑｂの立ち上がりエッジに合わせて、ＤＱ信号が入出力される。これによって、クロック信号ＣＫ＿ｔの一サイクル内で、四つのＤＱ信号が入出力される。
【０１１１】
ＯＤＲモード信号に応答して、クロック信号ＣＫ＿ｔから２倍の周波数を有する第１内部クロック信号ＩＣＫ＿２ＸＩと、第１内部クロック信号ＩＣＫ＿２ＸＩから９０°位相遅延された第２内部クロック信号ＩＣＫ＿２ＸＱとが発生する。そして、第１内部クロック信号ＩＣＫ＿２ＸＩから反転された第３内部クロック信号ＩＣＫ＿２ＸＩｂと、第２内部クロック信号ＩＣＫ＿２ＸＱから反転された第４内部クロック信号ＩＣＫ＿２ＸＱｂとが発生する。第１ないし第４内部クロック信号ＩＣＫ＿Ｉ，ＩＣＫ＿Ｑ，ＩＣＫ＿Ｉｂ，ＩＣＫ＿Ｑｂの立ち上がりエッジに合わせて、ＤＱ信号が入出力される。これによって、クロック信号ＣＫ＿ｔの一サイクル内で、８個のＤＱ信号が入出力される。
【０１１２】
ＭＲＡＭ１２（図２）は、メモリコントローラ１１（図１）の要求によって、バスを通じて、デジタル信号を伝送または受信する素子である。したがって、バスを通じた伝送を前提としないＭＲＡＭは、意味がない。図１１は、ＭＲＡＭのビット伝送インターフェースについて説明している。しかし、ビット伝送より重要なものは、情報の迅速かつ正確な伝送である。ビット単位の信号よりも一定の大きさを有するデータ単位（以下、“パケット”という）の伝送がより効率的である。これによって、パケット伝送方式のＭＲＡＭインターフェースが要求される。
【０１１３】
図１２は、本発明の多様な実施形態によるＭＲＡＭにおけるパケット構造のプロトコルを説明する図面である。
【０１１４】
図１２を参照すれば、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃの立ち上がり／立ち下がりエッジに同期されるコマンドパケット、書き込みデータパケット、及び読み取りデータパケットなどが示される。コマンドパケットは、プリチャージコマンドＰＲＥ及び特定のコマンドＣＭＤによって、どのバンク及び／またはメモリセルアレイでプリチャージ動作を行い、どの動作を行うのかを表す。バンクアドレスＢＡ０，ＢＡ１、ロウアドレスＲＡ０，ＲＡ１及びカラムアドレスＣＡ０，ＣＡ１に該当するバンク及び／またはメモリセルアレイに、書き込みデータパケットの書き込みデータＷＤ０ないしＷＤ７が書き込まれる。または、バンクアドレスＢＡ０，ＢＡ１、ロウアドレスＲＡ０，ＲＡ１及びカラムアドレスＣＡ０，ＣＡ１に該当するバンク及び／またはメモリセルアレイから、読み取りデータパケットの読み取りデータＲＤ０ないしＲＤ７が読み取られる。
【０１１５】
図１３は、本発明の多様な実施形態によるＭＲＡＭのソースシンクロナスインターフェースを説明する図面である。ＭＲＡＭ１２は、データソースでデータＤＱと共に生成されたデータストローブ信号ＤＱＳに同期されて、データ入出力が行われるソースシンクロナスインターフェースを行う。
【０１１６】
図１３を参照すれば、ＭＲＡＭ１２は、データストローブ信号ＤＱＳに同期されるデータＤＱを入力し、クロック信号ＣＫ＿ｔにより制御される内部データＩＤＱを出力する構成を有する。ＭＲＡＭ１２は、クロック信号ＣＫ＿ｔとデータストローブ信号ＤＱＳとのスキュースペックによって、ｔＤＱＳＳタイミングマージンを満足することが要求される。ｔＤＱＳＳタイミングは、データストローブ信号ＤＱＳの立ち上がりエッジと、クロック信号ＣＫ＿ｔの立ち上がりエッジとの間の時間である。ＭＲＡＭ１２は、データ入力経路上に、クロックバッファ１３１、データストローブバッファ１３２及びデータ入力バッファ１３３を備える。
【０１１７】
クロックバッファ１３１は、クロック信号ＣＫ＿ｔを入力する。データストローブバッファ１３２は、データストローブ信号ＤＱＳを受信して、第１及び第２ラッチ信号ＤＳＲ，ＤＳＦと、内部データストローブ信号ＩＤＱＳとを生成する。第１ラッチ信号ＤＳＲは、内部データストローブ信号ＩＤＱＳの立ち上がりエッジごとに発生するパルス信号であり、第２ラッチ信号ＤＳＦは、内部データストローブ信号ＩＤＱＳの立ち下がりエッジごとに発生するパルス信号である。データ入力バッファ１３３は、データ入力信号を受信して、内部ＤＱ信号ＩＤＱを生成する。
【０１１８】
内部ＤＱ信号ＩＤＱは、第１ラッチ回路１３４と第３ラッチ回路１３６とに提供される。第１ラッチ回路１３４は、第１ラッチ信号ＤＳＲに応答して、内部ＤＱ信号ＩＤＱをラッチする。第１ラッチ回路１３４の出力信号ＲＳ＿Ｄは、第２ラッチ回路１３５に提供される。第２ラッチ回路１３５は、第２ラッチ信号ＤＳＦに応答して、第１ラッチ回路１３４の出力信号ＲＳ＿Ｄをラッチして、第１アラインデータＡＬＧＮ＿Ｒを発する。第３ラッチ回路１３６は、第２ラッチ信号ＤＳＦに応答して、内部ＤＱ信号ＩＤＱをラッチして、第２アラインデータＡＬＧＮ＿Ｆを生成する。
【０１１９】
第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆそれぞれは、第１及び第２クロック同期部１３８，１３９に提供される。クロックバッファ１３１の出力信号ＣＬＫと内部データストローブ信号ＩＤＱＳは、スキュー補償部１３７に提供される。スキュー補償部１３７は、クロック信号ＣＫ＿ｔとデータストローブ信号ＤＱＳとのスキュースペックによって、ｔＤＱＳＳタイミングマージンを満足させるクロック同期信号ＰＤＳ２ＣＫを生成する。ｔＤＱＳＳタイミングは、クロック信号ＣＫ＿ｔの一周期を１ｔＣＫとする時、クロック信号ＣＫ＿ｔとデータストローブ信号ＤＱＳとのスキューによって、±０．２５ｔＣＫに設定される。
【０１２０】
第１クロック同期部１３８は、クロック同期信号ＰＤＳ２ＣＫに応答して、第１アラインデータＡＬＧＮ＿Ｒをラッチして、第１出力信号ＧＩＯ＿Ｅを出力する。第２クロック同期部１３９は、クロック同期信号ＰＤＳ２ＣＫに応答して、第２アラインデータＡＬＧＮ＿Ｆをラッチして、第２出力信号ＧＩＯ＿Ｏを出力する。
【０１２１】
図１４は、図１３のデータ入力経路上の動作タイミングを説明する図面である。
【０１２２】
図１４を参照すれば、クロック信号ＣＫ＿ｔとデータストローブ信号ＤＱＳとが正確に一致する時を基準として説明する。ＭＲＡＭ１２に例示的に設定されたバースト長４（ＢＬ＝４）によって、外部から印加される四つのＤＱデータＤ０，Ｄ１，Ｄ２，Ｄ３は、内部データストローブ信号ＩＤＱＳに同期されて、内部ＤＱ信号ＩＤＱに伝達される。内部データストローブ信号ＩＤＱＳの立ち上がりエッジごとに、第１ラッチ信号ＤＳＲが発生し、第１ラッチ信号ＤＳＲに応答して、Ｄ０及びＤ２内部ＤＱ信号がラッチされる。
【０１２３】
内部データストローブ信号ＩＤＱＳの立ち下がりエッジごとに、第２ラッチ信号ＤＳＦが発生し、第２ラッチ信号ＤＳＦに応答して、Ｄ１及びＤ３内部ＤＱ信号がラッチされて、第２アラインデータＡＬＧＮ＿Ｆに出力される。また、ラッチされたＤ０及びＤ２内部ＤＱ信号も、第２ラッチ信号ＤＳＦに応答して、第１アラインデータＡＬＧＮ＿Ｒに出力される。第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆそれぞれは、クロック同期信号ＰＤＳ２ＣＫに応答して、第１及び第２出力信号ＧＩＯ＿Ｅ，ＧＩＯ＿Ｏに出力される。ここで、クロック同期信号ＰＤＳ２ＣＫは、第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆのウィンドウセンターに、立ち上がりエッジが発生するように制御される。
【０１２４】
ｔＤＱＳＳタイミングスペック±０．２５ｔＣＫによって、データストローブ信号ＤＱＳの立ち上がりエッジが、クロック信号ＣＫ＿ｔの立ち上がりエッジより先立つ場合、すなわち、ｔＤＱＳＳ＝０．７５ｔＣＫである場合は、図１５に示される。クロック信号ＣＫ＿ｔの立ち上がりエッジが、データストローブ信号ＤＱＳの立ち上がりエッジより先立つ場合、すなわち、ｔＤＱＳＳ＝１．２５ｔＣＫである場合は、図１６に示される。
【０１２５】
図１５を参照すれば、クロック信号ＣＫ＿ｔより０．２５ｔＣＫ早いデータストローブ信号ＤＱＳの立ち下がりエッジに応答して、第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆが出力され、第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆのウィンドウセンターに、クロック同期信号ＰＤＳ２ＣＫが発生する。図１６を参照すれば、クロック信号ＣＫ＿ｔより０．２５ｔＣＫ遅いデータストローブ信号ＤＱＳの立ち下がりエッジに応答して、第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆが出力され、第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆのウィンドウセンターに、クロック同期信号ＰＤＳ２ＣＫが発生する。ｔＤＱＳＳタイミングスペック±０．２５ｔＣＫによる第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆとクロック同期信号ＰＤＳ２ＣＫとのタイミングマージンは、図１７に示されている。
【０１２６】
図１７を参照すれば、ｔＤＱＳＳタイミングマージンは、データストローブ信号ＤＱＳがクロック信号ＣＫ＿ｔより先立つ場合（ｔＤＱＳＳ＝０．７５ｔＣＫ）の第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆと、クロック信号ＣＫ＿ｔがデータストローブ信号ＤＱＳより先立つ場合（ｔＤＱＳＳ＝１．２５ｔＣＫ）の第１及び第２アラインデータＡＬＧＮ＿Ｒ，ＡＬＧＮ＿Ｆとが重なる部分である。データストローブ信号ＤＱＳとクロック信号ＣＫ＿ｔとが正確に同期する場合（ｔＤＱＳＳ＝１ｔＣＫ）に、前記重なる部分のセンター部分に、クロック同期信号ＰＤＳ２ＣＫが活性化されるように設定される。すなわち、クロック同期信号ＰＤＳ２ＣＫが活性化される立ち上がりエッジを基準として、双方に±０．２５ｔＣＫのｔＤＱＳＳタイミングマージンを有する。
【０１２７】
図１８は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１２８】
図１８を参照すれば、半導体メモリシステム１８０は、メモリコントローラ１６０とＭＲＡＭ１７０とを備える。ＭＲＡＭ１７０は、高速動作を行うために、８ｎプリフェッチアーキテクチャと、ＤＤＲデータインターフェースとを使用する。ＭＲＡＭ１７０は、差動クロック信号ＣＫ＿ｔ／ＣＫ＿ｃにより、コマンド信号ＣＭＤとアドレス信号ＡＤＤとをサンプリングする。差動クロック信号ＣＫ＿ｔ／ＣＫ＿ｃは、コマンド／アドレスクロック信号と称される。また、ＭＲＡＭ１７０は、差動データクロック信号ＷＣＫ＿ｔ／ＷＣＫ＿ｃにより、データ入出力信号ＤＱをサンプリングする。
【０１２９】
ＭＲＡＭ１７０は、ｘ３２モードまたはｘ１６モードで動作する。ＭＲＡＭインターフェースは、ＷＣＫクロックサイクルごとに、二つの３２ビットワイドデータワードはＩ／Ｏピンへ／から伝送される。８ｎプリフェッチに該当する一個のシングル書き込みアクセスまたは読み取りアクセスは、２５６ビットワイドを構成し、２ＣＫクロックサイクルの間に、内部メモリコアへ伝送し、８個の該当３２ビットワイドは、１／２ＷＣＫクロックサイクルの間に、Ｉ／Ｏピンへ伝送する。
【０１３０】
図１９は、図１８のＭＲＡＭインターフェースを説明する図面である。
【０１３１】
図１９を参照すれば、ＭＲＡＭインターフェースは、コマンド／アドレスクロック信号ＣＫ＿ｔの立ち上がりエッジごとに、コマンド信号ＣＭＤが保存され、コマンド／アドレスクロック信号ＣＫ＿ｔの立ち上がりエッジごと、及びコマンド／アドレスクロック信号ＣＫ＿ｃの立ち上がりエッジごとに、アドレス信号ＡＤＤＲが保存される。データクロック信号ＷＣＫ＿ｔの立ち上がりエッジごと、及びデータクロック信号ＷＣＫ＿ｃの立ち上がりエッジごとに、データＤＱが保存される。データクロック信号ＷＣＫ＿ｔ／ＷＣＫ＿ｃは、コマンド／アドレスクロック信号ＣＫ＿ｔ／ＣＫ＿ｃの周波数の２倍で動作する。
【０１３２】
図２０は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１３３】
図２０を参照すれば、半導体メモリシステム２００は、メモリコントローラ２０１とＭＲＡＭ２０２との間に連結されたチャネル２０７を通じて、シングルエンドシグナリングインターフェースを支援する。ＭＲＡＭ  ０２は、メモリコントローラ２０１の制御によって動作する。メモリコントローラ２０１は、第１データＤＩＮ０を出力するデータ出力バッファ２０３と、第１データＤＩＮ０をチャネル２０７へ伝送する伝送部２０５とを備える。ＭＲＡＭ２０２は、チャネル２０７を通じて受信される第１データＤＩＮ０と、基準電圧ＶＲＥＦとを比較する受信部２０４、及び受信部２０４の比較結果を入力するデータ入力バッファ２０６を備える。
【０１３４】
ＭＲＡＭ２０２において、受信部２０４は、比較器を備える。受信部２０４は、第１データＤＩＮ０の電圧レベルが基準電圧ＶＲＥＦより高ければ、論理がハイのデータを出力し、第１データＤＩＮ０の電圧レベルが基準電圧ＶＲＥＦより低ければ、論理がローのデータを出力する。シングルエンドシグナリングインターフェースは、一つのチャネル２０７へ、一つのデータビットを伝送する。これによって、半導体メモリシステム２００が具現される印刷回路基板(Printed Circuit Board:PCB)の面積を最小化できるので、低コストの効果が得られる。
【０１３５】
シングルエンドシグナリングにおいて、送信端２０５の複数個のシングルエンドポートが同時に同じ方向にスイッチングする時、寄生インダクターに流れる電流によって、ノイズ(Simultaneous Switching output induced Noise:SSN)が発生する。これによって、送信端２０５のジッタが大きくなり、受信端２０４の入力電圧マージンが小さくなる。シングルエンドシグナリングは、隣接したチャネル２０７のデータ遷移により影響を受けて、遷移位置の瞬間的な変化によって、タイミングマージンが減少するクロストークが発生する。また、シングルエンドシグナリングは、チャネル２０７が有するローパスフィルタ特性によって、信号の高周波成分が減衰され、電波遅延によって、以前信号の状態が現在信号のタイミングに影響を与える干渉(Inter-Symbol Interference:ISI)が発生する。
【０１３６】
シングルエンドシグナリングにおいて、前述したチャネル特性上、データバンド幅がＧｂｐｓ以上に増加すれば、シグナル・インテグリティが劣化する。シングルエンドシグナリングは、Ｇｂｐｓ以上の高いバンド幅インターフェースでは適していない。高性能のバンド幅を具現するために、半導体メモリシステムは、クロック速度を速めつつ、差動エンドシグナリングインターフェースを使用する。
【０１３７】
図２１は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１３８】
図２１を参照すれば、半導体メモリシステム２１０は、メモリコントローラ２１１とＭＲＡＭ２１２との間に連結されたチャネル２１７，２１８を通じて、差動エンドシグナリングインターフェースを支援する。ＭＲＡＭ２１２は、メモリコントローラ２１１の制御によって動作する。メモリコントローラ２１１は、第１データＤＩＮ０を出力するデータ出力バッファ２１３と、第１データＤＩＮ０をチャネル２１７，２１８へ伝送する伝送部２１５とを備える。伝送部２１５は、第１データＤＩＮ０と、反転された第１データＤＩＮ０Ｂとを、チャネル２１７，２１８へ伝送する。ＭＲＡＭ２１２は、チャネル２１７，２１８を通じて受信される第１データＤＩＮ０と、反転された第１データＤＩＮ０Ｂとを受信する受信部２１４、及び受信部２１４の出力を入力するデータ入力バッファ２１６を備える。
【０１３９】
ＭＲＡＭ２１２において、受信部２１４は、第１データＤＩＮ０と、反転された第１データＤＩＮ０Ｂとから構成される差動データ対を入力する差動増幅器を備える。差動エンドシグナリングは、差動データ対を利用して、１ビットデータを伝送するので、ノイズ余裕度とシグナル・インテグリティとが向上する。これによって、差動エンドシグナリングは、Ｇｂｐｓ以上のデータ伝送に適する。差動エンドシグナリングは、１ビットデータを伝送するために、二つのチャネル２１７，２１８を使用するので、半導体メモリシステム２１０が具現されるＰＣＢの面積を増大させ、コストが高くなる。
【０１４０】
図２２は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１４１】
図２２を参照すれば、半導体メモリシステム２２０は、メモリコントローラ２２１とＭＲＡＭ２２２との間に連結されたチャネル２２７を通じて、ＰＯＤインターフェースを支援する。ＭＲＡＭ２２２は、メモリコントローラ２２１の制御によって動作する。ＰＯＤインターフェースは、電圧に基づいたインターフェース方式である。メモリコントローラ２２１は、第１データＤＩＮ０を出力するデータ出力バッファ２２３と、第１データＤＩＮ０をチャネル２２７へ伝送する出力ドライバ２２５とを備える。
【０１４２】
出力ドライバ２２５は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳトランジスタ２２５ａ及びＮＭＯＳトランジスタ２２５ｂを備える。ＰＭＯＳトランジスタ２２５ａとＮＭＯＳトランジスタ２２５ｂのゲートは、データ出力バッファ２２３の出力信号に連結される。ＰＭＯＳトランジスタ２２５ａとＮＭＯＳトランジスタ２２５ｂのドレインは、第１抵抗２２５ｃの一端と連結される。第１抵抗２２５ｃの他端は、チャネル２２７と連結される。
【０１４３】
ＭＲＡＭ２２２は、チャネル２２７を通じて伝達されるデータと基準電圧ＶＲＥＦとを比較する受信部２２４、受信部２２４の比較結果を入力するデータ入力バッファ２２６、及び電源電圧ＶＤＤとチャネル２２７との間に連結される第２抵抗２２８を備える。第２抵抗２２８は、ＭＲＡＭ２２２の外部に配置されてもよい。ＭＲＡＭ２２２の電源電圧ＶＤＤは、終端電源と称され、第１抵抗２２５ｃは、終端抵抗と称される。
【０１４４】
チャネル２２７ａに伝達されるデータが、例えば、論理“１”である場合、電源電圧ＶＤＤと連結されるＰＭＯＳトランジスタ２２５ａと、第１抵抗２２５ｃ、チャネル２２７ａ及び第２抵抗２２８と連結される電源電圧ＶＤＤとからなる経路により、チャネル２２７ａは、論理“１”を維持する。チャネル２２７ｂに伝達されるデータが、例えば、論理“０”である場合、電源電圧ＶＤＤと連結される第２抵抗２２８、チャネル２２７ｂ、第１抵抗２２５ｃと、接地電圧ＶＳＳと連結されるＮＭＯＳトランジスタ２２５ｂとからなる経路により、チャネル２２７ｂは、論理“０”に遷移する。
【０１４５】
ＰＯＤインターフェースは、チャネル２２７に伝達されるデータが、論理“０”である時のみ、データ遷移が起こるので、高速データ伝送に有利である。また、ＰＯＤインターフェースは、チャネル２２７に伝達されるデータが、論理“０”である時のみ、電流消耗が起こるので、ＳＳＮを減らすことができる。
【０１４６】
図２３は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１４７】
図２３を参照すれば、半導体メモリシステム２３０は、メモリコントローラ２３１とＭＲＡＭ２３２との間に連結されたチャネル２３７を通じて、マルチレベルシングルエンドシグナリングインターフェースを支援する。ＭＲＡＭ２３２は、メモリコントローラ２３１の制御によって動作する。マルチレベルシングルエンドシグナリングインターフェースは、伝送されるデータ信号の複数のビットに対応する電圧を、マルチレベル電圧信号に変換するインターフェース方式である。
【０１４８】
メモリコントローラ２３１は、第１データＤＩＮ０を出力する第１データ出力バッファ２３３ａと、第２データＤＩＮ１を出力する第２データ出力バッファ２３３ｂと、第１及び第２データＤＩＮ０，ＤＩＮ１をマルチレベル電圧信号に変換して、チャネル２３７へ伝送するマルチレベル変換部２３５とを備える。ＭＲＡＭ２３２は、チャネル２３７を通じて受信されるマルチレベル電圧信号を、複数のビットで構成されるデータ信号に復元するマルチレベル変換部２３４と、復元されたデータ信号を入力する第１及び第２データ入力バッファ２３６ａ，２３６ｂとを備える。
【０１４９】
ＭＲＡＭ２３２のマルチレベル変換部２３４は、第１及び第２データＤＩＮ０，ＤＩＮ１をマルチレベル電圧信号に変換して、チャネル２３７へ伝送する。メモリコントローラ２３１のマルチレベル変換部２３５は、チャネル２３７を通じて受信されるマルチレベル電圧信号を、複数のビットで構成されるデータ信号に復元する。
【０１５０】
図２４及び図２５は、図２３のマルチレベル変換部の動作を説明する表である。図２４は、マルチレベル変換部２３５が、データ信号をマルチレベル電圧信号に変換する例を示し、図２５は、マルチレベル変換部２３４が、マルチレベル電圧信号をデータ信号に変換する例を示す。
【０１５１】
図２４を参照すれば、マルチレベル変換部２３５は、チャネル２３７へ伝送される２ビットデータ信号を、マルチレベル電圧信号に変換する。例えば、データ信号が“００”であれば、マルチレベル電圧信号の電圧レベルは０Ｖに、“０１”であれば、１．５Ｖに、“１０”であれば、１．８Ｖに、“１１”であれば、３．３Ｖに変換される。
【０１５２】
図２５を参照すれば、マルチレベル変換部２３４は、チャネル２３７から受信されるマルチレベル電圧信号の電圧レベルを検出し、検出された電圧レベルによって、２ビットデータ信号に変換する。例えば、マルチレベル電圧信号が０Ｖ以上０．８Ｖ以下であれば、データ信号は“００”に、０．８Ｖ超過１．７Ｖ以下であれば、データ信号は“０１”に、１．７Ｖ超過２．５Ｖ以下であれば、データ信号は“１０”に、２．５Ｖ超過３．３Ｖ以下であれば、データ信号は“１１”に変換される。
【０１５３】
図２６は、図２３のマルチレベルシングルエンドシグナリングインターフェースにおいて、データ信号によるマルチレベル電圧信号レベルを示す図面である。
【０１５４】
図２６を参照すれば、データ信号が“１１”であれば、マルチレベル電圧信号の電圧レベルは３．３Ｖに、“１０”であれば、１．８Ｖに、“０１”であれば、１．５Ｖに、“００”であれば、０Ｖに変換して、チャネル２６７へそれぞれ伝送される。チャネル２６７から受信されるマルチレベル電圧信号の電圧レベルが２．５Ｖ超過３．３Ｖ以下であれば、データ信号は“１１”に、１．７Ｖ超過２．５Ｖ以下であれば、データ信号は“１０”に、０．８Ｖ超過１．７Ｖ以下であれば、データ信号は“０１”に、０Ｖ以上０．８Ｖ以下であれば、データ信号は“００”に変換される。
【０１５５】
図２７は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１５６】
図２７を参照すれば、半導体メモリシステム２７０は、メモリコントローラ２７１とＭＲＡＭ２７２との間に連結されたチャネル２７７ａ，２７７ｂを通じて、マルチレベル差動エンドシグナリングインターフェースを支援する。ＭＲＡＭ２７２は、メモリコントローラ２７１の制御によって動作する。マルチレベル差動エンドシグナリングインターフェースは、伝送されるデータ信号の複数のビットに対応する電圧を、マルチレベル電圧信号対に変換するインターフェース方式である。
【０１５７】
メモリコントローラ２７１は、第１データＤＩＮ０を出力する第１データ出力バッファ２７３ａと、第２データＤＩＮ１を出力する第２データ出力バッファ２７３ｂと、第１及び第２データＤＩＮ０，ＤＩＮ１をマルチレベル電圧信号対に変換して、チャネル２７７ａ，２７７ｂへ伝送するマルチレベル変換部２７５とを備える。ＭＲＡＭ２７２は、チャネル２７７ａ，２７７ｂを通じて受信されるマルチレベル電圧信号対を、複数のビットで構成されるデータ信号に復元するマルチレベル変換部２７４と、復元されたデータ信号を入力する第１及び第２データ入力バッファ２７６ａ，２７６ｂとを備える。
【０１５８】
図２８は、図２７のマルチレベル差動エンドシグナリングインターフェースにおいて、データ信号によるマルチレベル電圧信号レベルを示す図面である。
【０１５９】
図２８を参照すれば、マルチレベル変換部２７５は、第１及び第２チャネル２７７ａ，２７７ｂへ伝送される２ビットデータ信号を、マルチレベル電圧信号対に変換する。マルチレベル変換部２７５は、データ信号が“１１”であれば、マルチレベル電圧信号対の電圧レベルは３．３Ｖと０Ｖに、“１０”であれば、１．８Ｖと１．５Ｖに、“０１”であれば、１．５Ｖと１．８Ｖに、“００”であれば、０Ｖと３．３Ｖに変換して、第１チャネル２７７ａと第２チャネル２７７ｂへそれぞれ伝送する。
【０１６０】
マルチレベル変換部２６４は、チャネル２３７から受信されるマルチレベル電圧信号対の電圧レベルを検出し、検出された電圧レベルによって、２ビットデータ信号に変換する。例えば、第１チャネル２７７ａのマルチレベル電圧信号が２．５Ｖ超過３．３Ｖ以下であり、第２チャネル２７７ｂのマルチレベル電圧信号が０Ｖ以上０．８Ｖ以下であれば、データ信号は“１１”に変換される。第１チャネル２７７ａのマルチレベル電圧信号が１．７Ｖ超過２．５Ｖ以下であり、第２チャネル２７７ｂのマルチレベル電圧信号が０．８Ｖ超過１．７Ｖ以下であれば、データ信号は“１０”に変換される。第１チャネル２７７ａのマルチレベル電圧信号が０．８Ｖ超過１．７Ｖ以下であり、第２チャネル２７７ｂのマルチレベル電圧信号が１．７Ｖ超過２．５Ｖ以下であれば、データ信号は“０１”に変換される。第１チャネル２７７ａのマルチレベル電圧信号が０Ｖ以上０．８Ｖ以下であり、第２チャネル２７７ｂのマルチレベル電圧信号が２．５Ｖ超過３．３Ｖ以下であれば、データ信号は“００”に変換される。
【０１６１】
図２９は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１６２】
図２９を参照すれば、半導体メモリシステム２９０は、メモリコントローラ２９１とＭＲＡＭ２９２との間に連結されたチャネル２９７ａ，２９７ｂを通じて、ＬＶＤＳインターフェースを支援する。ＭＲＡＭ２９２は、メモリコントローラ２９１の制御によって動作する。ＬＶＤＳインターフェースは、非常に小さいスイング、例えば、３５０ｍＶ前後のスイングを有する差動入力信号を受信して、ノイズに対する余裕度が高く、高速のデータ伝送速度を可能にするインターフェース方式である。特に、差動入力信号を受信して、高いＣＭＲ(Common Mode Rejection)で動作するので、ノイズに対する特性が向上する。
【０１６３】
メモリコントローラ２９１は、並列データＴＡ０ないしＴＡ６を入力されて、直列データに変換する直列化器２９３と、変換された直列データを、チャネル２９７ａ，２９７ｂへ伝送する第１出力ドライバ２９５ａとを備える。また、メモリコントローラ２９１は、クロック信号ＣＬＯＣＫを入力されて、直列化器２９３と第１出力ドライバ２９５ａの動作クロックを供給するＰＬＬ(Phase Locked Loop)２９８と、ＰＬＬ２９８から出力される動作クロックを、チャネル２９７ｃ，２９７ｄへ伝送する第２出力ドライバ２９５ｂとを備える。
【０１６４】
ＭＲＡＭ２９２は、チャネル２９７ａ，２９７ｂを通じて伝送される直列データを受信する第１入力ドライバ２９４ａと、第１入力ドライバ２９４ａの出力を並列データに変換する並列化器２９６とを備える。第１入力ドライバ２９４ａの動作周波数は、第１出力ドライバ２９５ａの動作周波数と同一である。ＭＲＡＭ２９２は、チャネル２９７ｃ，２９７ｄを通じて伝送される動作クロックを受信する第２入力ドライバ２９４ｂと、第１入力ドライバ２９４ａと並列化器２９６との動作クロックを供給するＰＬＬ２９９とを備える。メモリコントローラ２９１のＰＬＬ２９８と、ＭＲＡＭ２９２のＰＬＬ２９９は、第２出力ドライバ２９５ｂと第２入力ドライバ２９４ｂとを通じて伝達される動作クロックを同期化させる。
【０１６５】
図３０は、図２９の出力ドライバを説明する回路ダイヤグラムである。
【０１６６】
図３０を参照すれば、出力ドライバ２９５ａは、第１差動増幅部３０１、第２差動増幅部３０２及び抵抗３０３を備える。出力ドライバ２０９ａは、例示的に直列化器２９３から出力される直列データのうち、偶数データ対ＤＩＮ０，ＤＩＮＢと奇数データ対ＤＩＮ１，ＤＩＮ１Ｂとを受信する場合について説明される。第１差動増幅部３０１は、奇数データ対ＤＩＮ１，ＤＩＮ１Ｂを感知増幅し、第２差動増幅部３０２は、偶数データ対ＤＩＮ０，ＤＩＮＢを感知増幅する。第１及び第２感知増幅部３０１，３０２の出力は、抵抗３０３と互いに連結される。これによって、抵抗３０３の両端に、非常に小さいスイング、例えば、３５０ｍＶ前後のスイングを有する差動出力信号が発生して、チャネル２９７ａ，２９７ｂへ伝送される。
【０１６７】
図３１は、図２９の入力ドライバを説明する回路ダイヤグラムである。
【０１６８】
図３１を参照すれば、入力ドライバ２９４ａは、Ｎチャネル差動増幅部３１１、Ｐチャネル差動増幅部３１２及び比較部３１３を備える。差動増幅部３１１，３１２には、第１及び第２電流源３１４，３１５が連結されて、それぞれの差動増幅部３１１，３１２に供給される電流量を制御する。差動増幅部３１１，３１２は、チャネル２９７ａ，２９７ｂへ伝送されるデータ対を感知増幅する。比較部３１３は、差動増幅部３１１，３１２の出力を比較し、比較結果を並列化器２９６へ伝送する。
【０１６９】
図３２は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１７０】
図３２を参照すれば、半導体メモリシステム３２０は、メモリコントローラ３２１とＭＲＡＭ３２２との間に連結されたチャネル３２７を通じて、双方向インターフェースを支援する。ＭＲＡＭ３２２は、メモリコントローラ３２１の制御によって動作する。双方向インターフェースは、一つのチャネル３２７を通じて、送受信可能な通信を提供する。これによって、少ない数のチャネルを利用して、データバンド幅を広くすることができる。
【０１７１】
メモリコントローラ３２１は、第１及び第２バッファ３２３ａ，３２３ｂ、第１出力ドライバ３２５ａ、並びに第１入力ドライバ３２５ｂを備える。第１バッファ３２３ａは、第１データＤ０を保存し、第１出力ドライバ３２５ａは、第１バッファ３２３ａに保存された第１データＤ０をチャネル３２７へ伝送する。第１入力ドライバ３２５ｂは、チャネル３２７を通じて伝達される第２データＤ１を受信し、第２バッファ３２３ｂは、受信された第２データＤ１を保存する。
【０１７２】
ＭＲＡＭ３２２は、第２入力ドライバ３２４ａ、第２出力ドライバ３２４ｂ、並びに第３及び第４バッファ３２６ａ，３２６ｂを備える。第２入力ドライバ３２４ａは、第１出力ドライバ３２５ａによりチャネル３２７へ伝送される第１データＤ０を受信し、第３バッファ３２６ａは、受信された第１データＤ０を保存する。第４バッファ３２６ｂは、第２データＤ１を保存し、第２出力ドライバ３２４ｂは、第４バッファ３２６ｂに保存された第２データＤ１をチャネル３２７へ伝送する。チャネル３２７へ伝送された第２データＤ１は、第１入力ドライバ３２５ｂに受信される。
【０１７３】
図３３ないし図３５は、本発明の多様な実施形態によるＭＲＡＭを備える半導体メモリシステムを説明する図面である。
【０１７４】
図３３ないし図３５は、半導体メモリシステムのＣＴＴインターフェースを説明する図面である。図３３は、シングルエンドシグナリングのＣＴＴインターフェースを示し、図３４及び図３５は、差動エンドシグナリングのＣＴＴインターフェースを示す。
【０１７５】
図３３を参照すれば、半導体メモリシステム３３０は、ＭＲＡＭ３３１とメモリコントローラ３３２との間に連結されたチャネル３３７を通じて、シングルエンドシグナリングＣＴＴインターフェースを支援する。ＭＲＡＭ３３１とチャネル３３７の一端との間に、ライン抵抗３３３が連結され、ターミネーション電圧ＶＴＴとチャネル３３７の他端との間に、ターミネーション抵抗３３５が連結される。ＭＲＡＭ３３１から出力される信号は、ライン抵抗３３３とチャネル３３７とを通じて、メモリコントローラ３３２に伝達される。ターミネーション電圧ＶＴＴは、ＭＲＡＭ３３１のデータ入出力電源電圧ＶＤＤＱの半分に該当する、すなわち、ＶＴＴ＝０．５＊ＶＤＤＱに該当する電圧レベルを有するように設定される。チャネル３３７は、ターミネーション電圧ＶＴＴに維持される。
【０１７６】
メモリコントローラ３３２は、チャネル３３７を通じて伝送されるＭＲＡＭ  ３３１の出力信号電圧を基準電圧ＶＴＲＥＦと比較する受信部３３４と、受信部３３４の比較結果を入力するバッファ３３６とを備える。基準電圧ＶＴＲＥＦも、ＭＲＡＭ３３１のデータ入出力電源電圧ＶＤＤＱの半分に該当する、すなわち、ＶＴＲＥＦ＝０．５＊ＶＤＤＱに該当する電圧レベルを有するように設定され、ターミネーション電圧ＶＴＴと同じ電圧レベルを有する。
【０１７７】
シングルエンドシグナリングＣＴＴインターフェースにおいて、チャネル３３７は、待機状態でターミネーション電圧ＶＴＴにプリチャージされてハイレベルであり、ＭＲＡＭ  ３３１の出力信号によって、ハイレベルからローレベルに変わるスイング幅を有する。ローレベルは、データ入出力電源電圧ＶＤＤＱの半分であるターミネーション電圧ＶＴＴと接地電圧ＶＳＳとの間に対応する。したがって、ＣＴＴインターフェースは、信号スイング幅を狭くして、動作速度を速くすることができる。
【０１７８】
図３４を参照すれば、半導体メモリシステム３４０は、ＭＲＡＭ３４１とメモリコントローラ３４２との間に連結されたチャネル３４７ａ，３４７ｂを通じて、差動エンドシグナリングＣＴＴインターフェースを支援する。ＭＲＡＭ３４１と第１チャネル３４７ａの一端との間に、第１ライン抵抗３４３ａが連結され、ターミネーション電圧ＶＴＴと第１チャネル３４７ａの他端との間に、第１ターミネーション抵抗３４５ａが連結される。ＭＲＡＭ３４１と第２チャネル３４７ｂの一端との間に、第２ライン抵抗３４３ｂが連結され、ターミネーション電圧ＶＴＴと第２チャネル３４７ｂの他端との間に、第２ターミネーション抵抗３４５ｂが連結される。ターミネーション電圧ＶＴＴは、ＭＲＡＭ３３１のデータ入出力電源電圧ＶＤＤＱの半分に該当する、すなわち、ＶＴＴ＝０．５＊ＶＤＤＱに該当する電圧レベルを有するように設定される。チャネル３３７は、ターミネーション電圧ＶＴＴに維持される。
【０１７９】
ＭＲＡＭ３４１から出力される差動信号対は、第１ライン抵抗３４３ａ、第１チャネル３４７ａ、第２ライン抵抗３４３ｂ及び第２チャネル３４７ｂを通じて、メモリコントローラ３４２に伝達される。メモリコントローラ３４２は、第１及び第２チャネル３４７ａ，３４７ｂを通じて伝送されるＭＲＡＭ３４１の出力信号対を感知増幅する受信部３４４と、受信部３４４の出力を入力するバッファ３４６とを備える。
【０１８０】
図３５を参照すれば、半導体メモリシステム３５０は、ＭＲＡＭ３５１とメモリコントローラ３５２との間に連結されたチャネル３５７ａ，３５７ｂを通じて、差動エンドシグナリングＣＴＴインターフェースを支援する。ＭＲＡＭ３５１から出力される差動信号対は、第１ライン抵抗３５３ａ、第１チャネル３５７ａ、第２ライン抵抗３５３ｂ及び第２チャネル３５７ｂを通じて、メモリコントローラ３５２に伝達される。第１及び第２チャネル３５７ａ，３５７ｂは、メモリコントローラ３５２の入力側で、ターミネーション抵抗３５５により互いに短絡される。メモリコントローラ３５２は、第１及び第２チャネル３５７ａ，３５７ｂを通じて伝送されるＭＲＡＭ３５１の出力信号対を感知増幅する受信部３５４と、受信部３５４の出力を入力するバッファ３５６とを備える。
【０１８１】
ＭＲＡＭは、メモリコントローラまたはマイクロプロセッサの要求によって、バスを通じてデジタル信号を送受信するように要求される。ＭＲＡＭは、クロック信号及び／またはデータストローブ信号ＤＱＳとＤＱ信号とを同期化させるＤＬＬ／ＰＬＬを使用する。マイクロプロセッサは、多くの異なるシンクロナスインターフェースを要求する。これによって、ＭＲＡＭは、特定のＤＬＬ／ＰＬＬなしに、高速シンクロナスバスにインターフェースされることが要求される。
【０１８２】
図３６は、本発明の多様な実施形態によるＭＲＡＭを備えるシステムを説明する図面である。
【０１８３】
図３６を参照すれば、システム３６０は、ＤＬＬ／ＰＬＬが不要なシンクロナスインターフェースを使用するＭＲＡＭ３６６を備える。グルーロジック３６３は、マイクロプロセッサ３６１とＭＲＡＭ３６６との間に配置され、ＭＲＡＭ３６６は、高速シンクロナスバス３６２にインターフェースされるのに要求される回路を備える。ＭＲＡＭ３６６は、ＳＴＴ−ＭＲＡＭセルが配列されるバンク３６８，３６９の動作を制御するインターフェース制御部３６７を備える。インターフェース制御部３６７は、バンクＡ３６８及び／またはバンクＢ３６９のバースト書き込み／読み取り動作を制御する。
【０１８４】
グルーロジック３６３は、バーストロジック３６４と、多くの異なるシンクロナスバスとのインターフェースを支援するバス特定ロジック３６５とを備える。バーストロジック３６４は、他のマイクロプロセッサ３６１が異なるバーストシーケンスを要求するので、使われる。例えば、ニブルシーケンシャルバーストモード、またはインターリーブバーストモードによって、ＭＲＡＭ３６６で提供される読み取りデータのデータターミナル上での順序をセッティングする。ＭＲＡＭ３６６は、インターフェース制御部３６７とグルーロジック３６３とを利用して、高速シンクロナスバス３６２にインターフェースされるので、その内部にＤＬＬ／ＰＬＬは不要である。
【０１８５】
図３７は、本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【０１８６】
図３７を参照すれば、ＭＲＡＭ３７０は、ローカル回路へのデータ伝送をクロック信号ＣＫと同期化させるために、ＤＬＬ３７１を備える。ＤＬＬ３７１は、入力バッファ３７２、位相比較部３７３、シフトレジスタ３７４、クロック入力バッファモデル及びＤＱ出力バッファモデル３７５、並びに遅延ライン３７６を備える。遅延ライン３７６から出力される遅延されたクロック信号に基づいて、例えば、ゲートのような制御部３７７は、ＭＲＡＭコア３７８からＤＱデータ回路にデータ伝送を制御する。
【０１８７】
図３８は、本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【０１８８】
図３８を参照すれば、ＤＬＬ３８０は、スタンバイ動作モードによってディセーブルされる。ＤＬＬ３８０は、ＶＤＬ(Voltage controlled Delay Line)３８１、位相検出器３８３、電荷ポンプ３８５、及び補償遅延回路３８７を備える。
【０１８９】
位相検出器３８３は、外部クロックＣＬＫ＿ＩＮ、スタンバイ信号ＳＴＡＮＤＢＹ及び内部クロックＣＬＫ＿ＯＵＴ、または補償遅延回路３８７により位相が補償されたフィードバッククロックＣＬＫ＿ＦＢに応答して、外部クロックＣＬＫ＿ＩＮと、内部クロックＣＬＫ＿ＯＵＴまたはフィードバッククロックＣＬＫ＿ＦＢとの位相差を検出し、位相差に相応する制御信号ＵＰ，ＤＯＷＮを電荷ポンプ３８５に出力する。
【０１９０】
電荷ポンプ３８５は、制御信号ＵＰまたはＤＯＷＮ及び反転スタンバイ信号／ＳＴＡＮＤＢＹに応答して、ＶＤＬ  ３８１の遅延時間を調節する制御電圧ＶｃｏｎｔｒｏｌをＶＤＬ  ３８１に出力する。ＶＤＬ  ３８１は、外部クロックＣＬＫ＿ＩＮ、スタンバイ信号ＳＴＡＮＤＢＹ及び制御電圧Ｖｃｏｎｔｒｏｌに応答して、外部クロックＣＬＫ＿ＩＮの遅延時間を調節して、内部クロックＣＬＫ＿ＯＵＴと外部クロックＣＬＫ＿ＩＮとを同期化させる。
【０１９１】
補償遅延回路３８７は、内部クロックＣＬＫ＿ＯＵＴに応答して、外部クロックＣＬＫ＿ＩＮの位相より早いフィードバッククロック信号ＣＬＫ＿ＦＢを、位相検出器３８３に出力する。補償遅延回路３８７は、データ入力バッファ及びデータ出力バッファの遅延をモニタリングする機能を行う。
【０１９２】
ＤＬＬ３８０がオン状態である間に、ＤＬＬ３８０は、継続的にロッキング動作を行いつつ、外部電源電圧や温度変化による遅延変化を補償するために、ＶＤＬ３８１の遅延時間を調節する電荷ポンプ３８５の制御電圧Ｖｃｏｎｔｒｏｌを変化させる。すなわち、ＤＬＬ３８０が動作する間のロッキング情報は、アップデートされる。しかし、ＤＬＬ３８０がオフになれば、継続的にアップデートされていた制御電圧Ｖｃｏｎｔｒｏｌの値は、それ以上アップデートされず、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓに増加／減少する。ＤＬＬ３８０を再びオンにすれば、ＤＬＬ３８０は、所定のＶＤＬ３８１の遅延時間を設定するために、継続的に制御電圧Ｖｃｏｎｔｒｏｌを変化させて、ロッキング状態にする。ＤＬＬ３８０がオンになった後でロッキング状態に達するのにかかる時間を、ロッキング時間という。
【０１９３】
図３９は、図３８のスタンバイ信号を生成する制御信号発生部を説明する図面である。
【０１９４】
図３９を参照すれば、制御信号発生部３９０は、論理回路３９１、スタンバイイネーブル信号発生部３９２及び論理積回路３９５を備える。
【０１９５】
論理回路３９１は、信号ＰＣＡＳ（読み取り及び書き込みなどのＣＡＳコマンドにより発生する信号を‘ＰＣＡＳ’という）、信号ＭＲＳＥＴ及び信号ＤＬＬ＿ＬＯＣＫＥＤを論理和する。信号ＰＣＡＳは、アクティブコマンドに応答して発生する信号である。信号ＭＲＳＥＴは、ＤＬＬ動作モードを設定するコマンドであって、ＤＤＲの規定によれば、信号ＭＲＳＥＴは、ＤＤＬのリセット後に２００サイクル経過後に印加される。信号ＤＬＬ＿ＬＯＣＫＥＤは、ＭＲＡＭに内蔵されたカウンタにより、ＤＬＬがオンになった後でロッキング状態に達するのにかかるロッキング時間が経過されたこと（すなわち、ＤＬＬのロッキングが完了したこと）を知らせる信号である。
【０１９６】
スタンバイイネーブル信号発生部３９２は、信号ＤＬＬＲＥＳＥＴをリセット入力とし、論理回路３９１の出力信号をセット入力とするラッチを備える。信号ＤＬＬＲＥＳＥＴは、ＤＬＬ３８０（図３８）をリセットさせるために、ＭＲＳで発生し、所定の時間の間活性化される信号である。信号ＤＬＬＲＥＳＥＴが発生した後、ＤＬＬ３８０（図３８）は、ロッキング過程を行わなければならないので、信号ＤＬＬＲＥＳＥＴは、ＭＲＡＭの動作モード（アクティブまたはプリチャージ）に関係なく、ＤＬＬを所定の時間の間動作させる。スタンバイイネーブル信号発生部３９２は、クロスカップルされた否定論理和(cross coupled NOR)を含み、スタンバイイネーブル信号ＳＴＢ＿ＥＮを生成する。論理積回路３９５は、ＭＲＡＭの動作状態、すなわち、ＭＲＡＭがプリチャージ状態であることを指示するコマンド信号／ＰＣＡＳと、スタンバイイネーブル信号ＳＴＢ＿ＥＮとを論理積（ＡＮＤ）して、スタンバイ信号ＳＴＡＮＤＢＹを生成する。
【０１９７】
信号ＤＬＬＲＥＳＥＴが活性化される場合、スタンバイ信号ＳＴＡＮＤＢＹを活性化させるスタンバイイネーブル信号ＳＴＢ＿ＥＮは非活性化され、信号ＰＣＡＳ、信号ＭＲＳＥＴ及び信号ＤＬＬ＿ＬＯＣＫＥＤの少なくとも一つが活性化される場合には、スタンバイイネーブル信号ＳＴＢ＿ＥＮは活性化される。
【０１９８】
したがって、ＭＲＡＭのプリチャージ状態、すなわち、／ＰＣＡＳが論理‘ハイ’に活性化された状態で、スタンバイイネーブル信号ＳＴＢ＿ＥＮが活性化される場合にのみ、スタンバイ信号ＳＴＡＮＤＢＹは活性化される。スタンバイ信号ＳＴＡＮＤＢＹが活性化される場合を、スタンバイモードという。スタンバイモードは、ＤＬＬが継続的にロッキング情報をアップデートするオン状態でもなく、以前のロッキング情報をいずれも失ってしまって、ＤＬＬを動作させないオフ状態でもない、ＭＲＡＭのプリチャージ状態以前のロッキング情報は維持しつつ、ＤＬＬ３８０（図３８）に備えられた所定の回路を動作させない動作状態をいう。
【０１９９】
したがって、ＤＬＬ３８０のロッキング終了を指示する信号ＰＣＡＳ、信号ＭＲＳＥＴ及び信号ＤＬＬ＿ＬＯＣＫＥＤのいずれか一つが活性化されれば、スタンバイイネーブル信号ＳＴＢ＿ＥＮは活性化され、ＭＲＡＭのプリチャージ状態で、スタンバイ信号ＳＴＡＮＤＢＹは活性化されるので、ＤＬＬ３８０は、スタンバイモードで動作することができる。
【０２００】
図４０は、図３９の信号ＭＲＳＥＴを提供するモードレジスタを説明する図面である。図４０のモードレジスタは、ＭＲＡＭの多様な機能、特性及びモードをプログラムする複数個のモードレジスタのうち、モードレジスタＭＲ１を説明する。
【０２０１】
図４０を参照すれば、モードレジスタＭＲ１にセッティング可能な動作の異なるモードと、モードそれぞれのビット割り当てを説明する。モードレジスタＭＲ１は、ＢＧ０及びＢＡ１：ＢＡ０に対して、“００１”ビット値によって選択される。モードレジスタＭＲ１は、ＭＲＡＭのＤＬＬイネーブル／ディセーブル、出力ドライブ強度、付加レイテンシ、ライトレベリングイネーブル／ディセーブル、ＴＤＱＳイネーブル／ディセーブル、及び出力バッファイネーブル／ディセーブルを制御するためのデータを保存する。
【０２０２】
１ビットのＡ０は、ＭＲＡＭ１２のＤＬＬイネーブルまたはディセーブルを選択するために使われる。ＤＬＬ２９（図２）は、ノーマル動作のためにイネーブルされなければならない。ＤＬＬイネーブルは、パワーアップ初期化の間に、及びＤＬＬディセーブル後に、ノーマル動作に戻る時に要求される。ノーマル動作の間に、Ａ０ビットに“１”がプログラムされる。ＤＬＬイネーブルは、図３９の信号ＭＲＳＥＴとして提供される。
【０２０３】
２ビットのＡ２：Ａ１は、ＭＲＡＭ１２の出力ドライバインピーダンス制御（ＯＤＩＣ）のために使われる。Ａ２：Ａ１ビットに“００”をプログラムすれば、出力ドライバインピーダンスは、ＲＺＱ／７に制御される。ＲＺＱは、例えば、２４０Ωに設定される。“０１”をプログラムすれば、出力ドライバインピーダンスは、ＲＺＱ／５に制御される。“１０”、“１１”は保留される。
【０２０４】
２ビットのＡ４：Ａ３は、ＭＲＡＭ１２の付加レイテンシ（ＡＬ）を選択するために使われる。ＡＬ動作は、持続可能なバンド幅に対して、コマンドとデータバスの効率性を向上させるために支援される。ＡＬ動作の間に、ＭＲＡＭ１２は、アクティブコマンド後に読み取りまたは書き込みコマンド（オートプリチャージと共に、またはそれなしに）が直ちに発行される。読み取りレイテンシ（ＲＬ）は、ＡＬとＣＡＳレイテンシ（ＣＬ）レジスタセッティングの和によって制御される。書き込みレイテンシ（ＷＬ）は、ＡＬとＣＡＳライトレイテンシ（ＣＷＬ）レジスタセッティングの和によって制御される。
【０２０５】
Ａ４：Ａ３ビットに“００”がプログラムされれば、ＡＬ０、すなわち、ＡＬディセーブルがセッティングされる。“０１”がプログラムされれば、ＣＬ−１がセッティングされ、“１０”がプログラムされれば、ＣＬ−２がプログラムされる。“１１”は保留される。
【０２０６】
１ビットのＡ７は、ＭＲＡＭ１２のライトレベリング特性を提供するために使われる。より良好なシグナル・インテグリティのために、ＭＲＡＭメモリモジュールは、コマンド、アドレス、制御信号及びクロックに対して、フライバイトポロジーを採用する。フライバイトポロジーは、スタブの数と長さとを減少させるという利点を有する。
【０２０７】
３ビットのＡ１０：Ａ８は、ＭＲＡＭ１２のＯＤＴ特性を提供するために使われる。ＯＤＴ特性は、メモリチャネルのシグナル・インテグリティを向上させるために、メモリコントローラがＭＲＡＭ１２のそれぞれのＤＱ，ＤＱＳ＿ｔ，ＤＱＳ＿ｃ及びＤＭ＿ｎのターミナル抵抗を独立して変更するように許容する。
【０２０８】
ＭＲＡＭ１２は、多様なＯＤＴ特性ＲＴＴ＿ＮＯＭ，ＲＴＴ＿ＷＲ，ＲＴＴ＿ＰＡＲＫを提供する。ノミナルターミネーション値ＲＴＴ＿ＮＯＭまたはパークターミネーション値ＲＴＴ＿ＰＡＲＫは、コマンドのない動作で選択され、ダイナミックターミネーション値ＲＴＴ＿ＷＲは、ライトコマンドがレジスタされた時に選択される。
【０２０９】
Ａ１０：Ａ８ビットが“０００”にプログラムされれば、ノミナルターミネーションＲＴＴ＿ＮＯＭはディセーブルされる。“００１”にプログラムされれば、ＲＴＴ＿ＮＯＭは、ＲＺＱ／４に予め設定される。ＲＺＱは、例えば、２４０Ωに設定される。“０１０”にプログラムされれば、ＲＺＱ／２に予め設定され、“０１１”にプログラムされれば、ＲＺＱ／６に予め設定され、“１００”にプログラムされれば、ＲＺＱ／１に予め設定され、“１０１”にプログラムされれば、ＲＺＱ／５に予め設定され、“１１０”にプログラムされれば、ＲＺＱ／３に予め設定され、“１１１”にプログラムされれば、ＲＺＱ／７に予め設定される。
【０２１０】
１ビットのＡ１１は、ＭＲＡＭ１２のＴＤＱＳ機能を提供するために使われる。ＴＤＱＳは、特定のシステム構成で有用可能な更なるターミネーション抵抗出力を提供する。ＴＤＱＳは、Ｘ８  ＭＲＡＭにのみ該当する。Ａ１１ビットが“０”にプログラムされれば、ＴＤＱはディセーブルされ、ＤＭ／ＤＢＩ／ＴＤＱＳは、データマスク機能を提供し、ＴＤＱＳ＿ｃは使われない。Ｘ４／Ｘ１６  ＭＲＡＭは、モードレジスタＭＲ１のＡ１１ビットを“０”にセッティングして、ＴＤＱＳ機能をディセーブルさせなければならない。Ａ１１ビットが“１”にプログラムされれば、ＴＤＱはイネーブルされ、ＭＲＡＭ１２は、ＤＱＳ＿ｔ／ＤＱＳ＿ｃに適用された同じターミネーション抵抗機能を、端子ＴＤＱＳ＿ｔ／ＴＤＱＳ＿ｃにイネーブルさせる。
【０２１１】
１ビットのＡ１２は、ＭＲＡＭ１２の出力バッファイネーブルまたはディセーブル（Ｑｏｆｆ）機能を提供するために使われる。Ａ１２ビットが“０”にプログラムされれば、出力バッファはイネーブルされる。Ａ１２ビットが“１”にプログラムされれば、出力バッファはディセーブルされる。これによって、出力ＤＱｓ，ＤＱＳ＿ｔｓ及びＤＱＳ＿ｃもディセーブルされる。
【０２１２】
モードレジスタＭＲ１のＢＧ１，Ａ１３，Ａ６及びＡ５ビットは、ＲＦＵ(Reserved Future Usage)であり、モードレジスタセッティングの間に“０”にプログラムされる。
【０２１３】
図４１は、本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【０２１４】
図４１を参照すれば、ＭＲＡＭ４１０は、ＤＬＬ４１１とＤＱバッファ４１２とを備える。ＤＬＬ４１１は、実際的に周期的な外部クロック４０２から信号を受信し、ＤＱバッファ４１２のＤＬＬクロック入力４１３に信号を提供する。外部クロック４０２は、メモリコントローラまたは他の外部回路から受信されるフリーランニングクロックである。外部クロック４０２は、ＭＲＡＭコアアレイ４０１の動作を同期化させ、ＤＬＬ４１１を通じて遅延される。
【０２１５】
ＤＬＬ４１１は、複数個の遅延素子４１４が直列連結される遅延ライン４１５を備える。外部クロック４０２は、直列連結された遅延素子４１４の入力４１６に提供され、遅延素子４１４を通じて所定の時間遅延された後、ＤＬＬクロック入力４１３に提供される。
【０２１６】
ＤＱバッファ４１２は、ＭＲＡＭ４１０のマルチビット内部データ経路４１７に連結されるｎ個のデータ入力をラッチして、外部データ経路４１８に出力する。外部データ経路４１８は、ＭＲＡＭ４１０の外部バスと連結される。ＤＱバッファ４１２は、ＤＬＬクロック入力４１３に応答して、内部データ経路４１７上のデータをラッチして、外部データ経路４１８へ伝送する。
【０２１７】
遅延ライン４１５の遅延素子４１４は、ＤＬＬ４１１の入力４１６でのクロック遷移に応答して、状態が遷移される。状態の遷移の間に、遅延素子４１４による消費電力が増加する。システムの要求及び外部クロック４０２の周波数によって、遅延ライン１００内の遅延素子４１４の個数が多くなる。多くの遅延素子４１４と、外部クロック４０２の高周波数動作との結合によって、非常に高い電力が遅延素子４１４の状態遷移によって消費される。
【０２１８】
ＭＲＡＭ４１０がパワーダウンモードである時、ＤＱバッファ４１２は、内部データ経路４１７上のデータをラッチして、外部データ経路４１８へ伝送する必要がない。結果として、ＭＲＡＭ４１０がパワーダウンモードである時、ＤＬＬ４１１は動作する必要がない。ＤＬＬ４１１が動作しないというのは、遅延ライン４１５の遅延素子４１４が遷移する必要がないので、パワーダウンモードの間に、遅延素子４１４の遷移に係る消費電力を節約することができる。
【０２１９】
パワーダウンモードの間に、ＤＬＬ４１１はディセーブルされる。ＭＲＡＭ４１０は、制御信号ＥＮに応答するスイッチ回路４１９を、外部クロック４０２とＤＬＬ４１１の入力４１６との間に配置する。制御信号ＥＮは、メモリコントローラまたは他の外部回路から構成される外部制御装置４０４から提供される。制御装置４０４は、ＭＲＡＭ４１０がノーマルモードである時に活性化される制御信号ＥＮを提供し、ＭＲＡＭ４１０がパワーダウンモードである時に非活性化される制御信号ＥＮを提供する。電源供給部４０６は、制御装置４０４とＭＲＡＭ４１０の動作のために、電源電圧を供給する。
【０２２０】
制御信号ＥＮが活性化されれば、スイッチ回路４１９は閉じられ、または導通され、外部クロック４０２をＤＬＬ４１１の入力４１６に連結させる。制御信号ＥＮが非活性化されれば、スイッチ回路４１９は開かれ、または非導通になり、外部クロック４０２とＤＬＬ４１１の入力４１６との連結を遮断する。結果として、スイッチ回路４１９が開かれれば、ＤＬＬ４１１の入力４１６に外部クロック４０２が受信されず、ＤＬＬ４１１内の遅延ライン４１５の遅延素子４１４の状態遷移は起こらない。
【０２２１】
図４２は、本発明の多様な実施形態によるＭＲＡＭに備えられるＰＬＬを説明する図面である。
【０２２２】
図４２を参照すれば、ＭＲＡＭ４２２は、ＣＰＵ(Central Processing Unit)バス４２１の制御、アドレス及びデータラインと連結される。ＭＲＡＭ４２２は、ＰＬＬ４２３、アドレスバッファ４２４、ＭＲＡＭセルアレイ４２５、バーストシーケンサ４２５ａ、タイミング制御回路４２６、読み取りデータＦＩＦＯ４２７、書き込みデータバッファ４２８、及び書き込みデータＦＩＦＯ  ４２９を備える。
【０２２３】
ＰＬＬ４２３は、ＣＰＵバスクロック信号を受信して、ＣＰＵバスクロック信号と同じ周波数を有するクロック信号（１Ｘクロック信号）を発し、ＣＰＵバスクロック信号の周波数の２倍に該当する周波数を有するクロック信号（２Ｘクロック信号）を生成する。１Ｘ及び２Ｘクロック信号は、入力されるＣＰＵバスクロック信号に対して限定された位相関係を有する。かかる位相関係は、正しいデータ伝送に適しているセットアップ及びホールド時間を提供するために選択される。
【０２２４】
アドレスバッファ４２４は、ＣＰＵバスアドレスをラッチして、ＭＲＡＭセルアレイ４２５のロウ、カラム及びバンクアドレスでデコーディングする。タイミング制御回路４２６は、アドレスバッファ４２４から受信されたＣＰＵバスアドレスから、内部アドレスストローブ信号と、ＣＰＵバス２０４から受信される制御信号とを駆動する。アドレスストローブ、ロウアドレス、カラムアドレス、バンクアドレス及び２Ｘクロック信号は、バーストシーケンサ４２５ａとＭＲＡＭセルアレイ４２５とに提供される。バーストシーケンサ４２５ａは、ＭＲＡＭセルアレイ４２５にアクセスするために使われる。
【０２２５】
アドレスバッファ４２４は、現在のアクセス動作が行われる間にも、次のアクセス動作のアドレスを保存するプリフェッチバッファをさらに備える。プリフェッチバッファは、オペレーション間のレイテンシを減らすパイプラインオペレーションを可能にする。
【０２２６】
ＭＲＡＭセルアレイ４２５は、プリチャージ動作後に、ノーマル読み取りまたは書き込みアクセス動作が行われるように要求される。プリチャージ動作が行われるプリチャージ時間は、センスアンプとビットラインのキャパシタンスを完全に均一にするために十分長い時間である。これは、次のＲＡＳオペレーションと連結されるセンスアンプに、セルキャパシタから提供される非常に小さい信号を、正しくかつ信頼性よく読み取るためである。
【０２２７】
例えば、ＭＲＡＭ４２２が、コンピュータシステム内のＳＲＡＭキャッシュと共に、キャッシュメモリとして使われる場合、ＭＲＡＭ４２２のプリチャージ時間は、ＣＰＵバスのアクセス動作から隠さなければならない。なぜならば、ＳＲＡＭのアクセスサイクル時間は、ＳＲＡＭアクセスレイテンシとほぼ同一である一方、ＭＲＡＭ４２２のアクセスサイクル時間は、ＭＲＡＭアクセスレイテンシにプリチャージ時間を合わせた時間である。ＳＲＡＭ性能との符合のために、ＭＲＡＭ４２２のプリチャージ時間は隠される必要がある。
【０２２８】
ＭＲＡＭ４２２は、ＭＲＡＭアクセス時間からプリチャージ時間を隠すために、読み取りデータＦＩＦＯ４２７、書き込みデータバッファ４２８及び書き込みデータＦＩＦＯ  ４２９を備える。２Ｘクロック信号は、ＭＲＡＭセルアレイ４２５、読み取りデータＦＩＦＯ４２７のデータ入力ターミナル、及び書き込みデータＦＩＦＯ４２９のデータ出力ターミナルをクロッキングするために使われる。１Ｘクロック信号は、読み取りデータＦＩＦＯ４２７のデータ出力ターミナルと、書き込みデータバッファ４２８のデータ入力ターミナルとをクロッキングするために使われる。
【０２２９】
ＭＲＡＭセルアレイ４２５から読み取られるデータは、読み取りデータＦＩＦＯ４２７を通じて、ＣＰＵバス４２１へ伝送される。読み取りデータＦＩＦＯ４２７から読み取られるデータは、２Ｘクロック信号周波数で読み取られたものであり、ＣＰＵバス４２１から読み取られるデータは、１Ｘクロック信号周波数で読み取られたものである。読み取りデータＦＩＦＯ４２７は、クロック再同期を行う。
【０２３０】
逆に、ＭＲＡＭセルアレイ４２５に書き込まれるデータは、ＣＰＵバス４２１から、書き込みデータバッファ４２８と書き込みデータＦＩＦＯ４２９とを通じて伝達される。書き込みデータバッファ４２８に伝達されるデータは、１Ｘクロック信号周波数で伝達されたものであり、書き込みデータＦＩＦＯ４２９に伝達されるデータは、２Ｘクロック信号周波数で伝達されたものである。
【０２３１】
図４３は、図４２のＭＲＡＭ動作を説明するタイミングダイヤグラムである。
【０２３２】
図４３を参照すれば、アドレスストローブ信号がローに発生した後、ＲＡＳ及びＣＡＳオペレーションが初期化される。アドレスストローブ信号の発生後、２立ち上がりクロックエッジで、ＲＡＳ及びＣＡＳオペレーションが完了し、ＭＲＡＭセルアレイ４２５で、２Ｘクロック信号に同期されるバースト読み取り動作が行われる。ＭＲＡＭセルアレイ４２５から読み取られたバーストデータは、２Ｘクロック信号により、読み取りデータＦＩＦＯ４２７にクロッキングされる。読み取りデータＦＩＦＯ４２７から出力される読み取りバーストデータは、１Ｘクロック信号により、ＣＰＵバス２０４へ伝送される。バーストデータの読み取り後、ＭＲＡＭ４２２は、次のオペレーションを準備するプリチャージ動作を行う。
【０２３３】
読み取りバーストデータが、２Ｘクロック信号により、読み取りデータＦＩＦＯ４２７に書き込まれるので、読み取りデータＦＩＦＯ４２７のデータが、１Ｘクロック信号により、ＣＰＵバス２０４へ完全に伝送される前に、プリチャージ動作を行う時間が残る。これによって、ＭＲＡＭ４２２のプリチャージ時間は、ＣＰＵバス２０４から隠される。
【０２３４】
図４４は、本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【０２３５】
図４４を参照すれば、ＭＲＡＭ４４０は、ＭＲＡＭセルアレイ４４１、クロックバッファ４４２、ＤＬＬ４４４及び複数個のＤＱバッファ４４６を備える。クロックバッファ４４２は、外部クロック信号ＣＫを受信し、バッファリングした内部クロック信号ＰＣＬＫを、ＤＬＬ４４４に伝達する。クロックバッファ４４２は、内部クロック信号ＰＣＬＫと連結される回路ブロックの負荷を考慮して、内部クロック信号ＰＣＬＫの適した駆動能力を提供するクロックドライバをさらに備える。
【０２３６】
内部クロック信号ＰＣＬＫは、クロックバッファ４４２により、外部クロック信号ＣＫから遅延されて発生するので、外部クロック信号ＣＫと内部クロック信号ＰＣＬＫとの間には、位相差が必然的に発生する。かかる位相差によって、外部クロック信号ＣＫが印加される時、ＭＲＡＭ４４０の内部動作は、位相差ほど遅延されて動作する。
【０２３７】
ＤＬＬ４４４は、外部クロック信号ＣＫと内部クロック信号ＰＣＬＫとのスキューを最小化して、外部クロック信号ＣＫと内部クロック信号ＰＣＬＫとが同じ位相を有する、すなわち、外部クロック信号ＣＫと内部クロック信号ＰＣＬＫとが完全に同期されるＤＬＬクロック信号ＤＬＬ＿ＣＬＫを生成する。ＤＬＬクロック信号ＤＬＬ＿ＣＬＫは、ＭＲＡＭセルアレイ４４１から読み取られるデータをラッチするＤＱバッファ４４６に提供される。ＤＱバッファ４４６それぞれは、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫに応答して、該当する読み取りデータをラッチして、ＤＱパッド（ＤＱ＜ｎ：０＞）に出力する。
【０２３８】
図４５は、図４４のＤＬＬの動作を説明する図面である。
【０２３９】
図４５を参照すれば、ＤＬＬ４４４が動作しない場合と、ＤＬＬ４４４が動作する場合とを概略的に説明する。ＤＬＬ４４４が動作しない場合、読み取りコマンドＲＥＡＤに同期される外部クロック信号ＣＫの立ち上がりエッジから不規則な遅延時間後に、ＤＱパッドに読み取られるデータを表す。これは、信号ライン負荷、電源電圧、温度変化などによって、読み取りデータが不規則に遅延されて出力されるためであって、有効なデータウィンドウが減少するという問題点が発生する。
【０２４０】
ＤＬＬ４４４が動作する場合、読み取りコマンドＲＥＡＤに同期される外部クロック信号ＣＫの立ち上がりエッジから一定の遅延時間後に、ＤＱパッドに読み取られるデータを表す。ＤＬＬ４４４により、信号ライン負荷、電源電圧、温度変化などが補償されて、外部クロック信号ＣＫと同期されるＤＬＬクロック信号ＤＬＬ＿ＣＬＫを生成するので、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫに応答してラッチされる読み取りデータの有効なデータウィンドウは増加する。
【０２４１】
図４６は、本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【０２４２】
図４６を参照すれば、ＤＬＬ４４４ａは、図４４のＭＲＡＭ４４０内のＤＬＬ４４４により動作するデジタルＤＬＬで構成される。デジタルＤＬＬ４４４ａは、メイン遅延部ＭＤＣ、第１単位遅延部ＦＩＤ１ないしＦＩＤｎ、位相遅延検出部ＤＤＣ２ないしＤＤＣｎ、スイッチＳＷＣ１ないしＳＷＣｎ、第２単位遅延部ＢＵＤ１ないしＢＵＤｎ、内部遅延部ＩＤ、及びバイパス部ＢＰを備える。
【０２４３】
内部クロック信号ＰＣＬＫは、メイン遅延部ＭＤＣ、複数個の位相遅延検出部ＤＤＣ２ないしＤＤＣｎ、及び第２同期遅延ラインに連結される。メイン遅延部ＭＤＣから出力されるクロックＤ１は、第１単位遅延部ＦＩＤ１ないしＦＩＤｎが直列連結される第１同期遅延ラインに連結される。第１単位遅延部ＦＩＤ１ないしＦＩＤｎは、クロックＤ１をそれぞれ遅延したクロックＤ２ないしＤｎを出力する。第２同期遅延ラインは、第１単位遅延部ＦＩＤ１ないしＦＩＤｎと同じ遅延時間を有する複数の第２単位遅延部ＢＵＤ１ないしＢＵＤｎが直列連結されて構成される。第２単位遅延部ＢＵＤ１ないしＢＵＤｎの間には、イネーブル信号Ｆ１ないしＦｎに応答して、内部クロック信号ＰＣＬＫ、または所定の単位時間だけ遅延されたクロックＤ２′ないしＤｎ′のうち一つを選択して、内部クロック信号ＰＣＬＫに供給するスイッチＳＷＣ１ないしＳＷＣｎが連結される。
【０２４４】
内部クロック信号ＰＣＬＫは、メイン遅延部ＭＤＣにより、所定の時間だけ遅延されて、クロックＤ１を生成する。内部クロック信号ＰＣＬＫは、第２同期遅延ライン内の直列連結された第２単位遅延部ＢＵＤ１ないしＢＵＤｎにより順次に遅延されて、それぞれの出力ノードから遅延されたクロックＤ２′ないしＤｎ′が出力される。クロックＤ２′ないしＤｎ′は、メイン遅延部ＭＤＣの出力であるクロックＤ１より先立つ出力である。クロックＤ２′ないしＤｎ′それぞれの出力ノードと、内部クロック信号ＰＣＬＫとの間に連結されるスイッチＳＷＣ１ないしＳＷＣｎが、イネーブル信号Ｆ１ないしＦｎによりオンにスイッチングされない限りパッシングしないので、内部クロック信号ＰＣＬＫとして発生しない。
【０２４５】
メイン遅延部ＭＤＣから出力されるクロックＤ１は、第１同期遅延ライン内の直列連結される第１単位遅延部ＦＩＤ１ないしＦＩＤｎにより順次に遅延されて、クロックＤ２ないしＤ１４として表される。第１単位遅延部ＦＩＤ１ないしＦＩＤｎから出力されるクロックＤ２ないしＤｎは、位相遅延検出部ＤＣＣ２ないしＤＣＣｎの伝送スイッチＳ１に供給される。伝送スイッチＳ１は、内部クロック信号ＰＣＬＫと、内部クロック信号ＰＣＬＫを反転するインバータＩＮＴの出力ノードとに応答してスイッチングされる伝送ゲートで構成される。
【０２４６】
位相遅延検出部ＤＤＣ２ないしＤＤＣｎは、クロックＤ２ないしＤｎと、それぞれ位置している前端の位相遅延検出部のキャリー出力端子Ｔｉ＋１とを入力して位相比較して、当該位相遅延検出部ＤＤＣ２ないしＤＤＣｎのキャリー出力端子Ｔｉ＋１として出力する。位相遅延検出部ＤＤＣ２ないしＤＤＣｎは、伝送スイッチＳ１，Ｓ２、動作遮断部ＰＳ２ないしＰＳｎ、ラッチ部Ｉ１，Ｉ２，Ｉ３，Ｉ４、ＮＡＮＤゲートＮ１，Ｎ２、及びインバータＩ６を備える。
【０２４７】
位相遅延検出部ＤＣＣ２ないしＤＣＣｎ内の伝送スイッチＳ１の出力ノードは、動作遮断部ＰＳ２，ＰＳ３，ＰＳ４の一側の入力に連結され、動作遮断部ＰＳ２，ＰＳ３，ＰＳ４の出力は、第１ラッチＩ１，Ｉ２の入力ノードに連結される。内部クロック信号ＰＣＬＫが論理ハイである時、伝送スイッチＳ１がターンオンされて、第１単位遅延部ＦＩＤ１ないしＦＩＤｎの出力であるクロックＤ２ないしＤ１４が、動作遮断部ＰＳ２，ＰＳ３，ＰＳ４の一側の入力に印加される。位相同期が一致しない場合、動作遮断部ＰＳ２，ＰＳ３，ＰＳ４の他側の入力に論理ハイが入力される。動作遮断部ＰＳ２，ＰＳ３，ＰＳ４は、その一側に印加されるクロックＤ２ないしＤ１４の位相を反転して出力する。この時、動作遮断部ＰＳ２，ＰＳ３，ＰＳ４は、位相反転用伝送スイッチとして動作する。
【０２４８】
動作遮断部ＰＳ２ないしＰＳｎは、位相遅延検出部ＤＤＣ２ないしＤＤＣｎの内部動作を遮断して、省電力の役割を行うＮＡＮＤゲートで構成される。動作遮断部ＰＳ２ないしＰＳｎの一側の入力は、伝送スイッチＳ１と連結され、他側の入力は、それぞれ位置している前端の位相遅延検出部のキャリー出力端子Ｔｉに連結される。
【０２４９】
例えば、動作遮断部ＰＳ３の場合、二番目に位置する位相遅延検出部ＤＤＣ２のキャリー出力端子Ｔ３の出力を、ＮＡＮＤゲートの他側に入力する。動作遮断部ＰＳ２の出力は、第１ラッチＩ１，Ｉ２の入力に提供される。位相遅延検出部ＤＤＣ２で、二つの信号の位相が互いに同期された場合、位相遅延検出部ＤＤＣ２のキャリー出力端子Ｔ３は、論理がローに出力される。動作遮断部ＰＳ３は、ＮＡＮＤゲートの一側の入力の論理状態に関係なく論理ハイに固定され、第１ラッチＩ１，Ｉ２の入力は、論理ハイに固定される。入力が論理ハイに固定された第１ラッチＩ１，Ｉ２は、固有なラッチ動作を行わず、結局ディセーブルされ、所属した位相遅延検出部ＤＤＣ３の動作を遮断させる。これによって、位相が同期された位相遅延検出部ＤＤＣ２の後端に設置された位相遅延検出部ＤＤＣ３ないしＤＤＣｎの内部動作がいずれも遮断されて、電流を消耗しないので、省電力が達成される。
【０２５０】
第１ラッチＩ１，Ｉ２は、動作遮断部ＰＳ２，ＰＳ３，ＰＳ４から出力される反転されたクロックＤ２ないしＤ１４を、伝送スイッチＳ２がターンオンされるまでラッチする。伝送スイッチＳ２は、第１ラッチＩ１，Ｉ２の出力ノードに、その入力が連結され、内部クロック信号ＰＣＬＫが論理ローである時、ターンオン状態にスイッチングする。伝送スイッチＳ２の出力は、第２ラッチＩ３，Ｉ５によりラッチされる。第２ラッチＩ３，Ｉ４の出力ノードＬｉは、キャリー発生部Ｎ１，Ｎ２，Ｉ６に提供される。
【０２５１】
キャリー発生部Ｎ１，Ｎ２，Ｉ６は、キャリー入力端子Ｔｉが論理ハイであり、第２ラッチＩ３，Ｉ４の出力ノードＬｉが論理ローである時のみ、出力ノードＦｉに出力されるイネーブル信号を活性化させると共に、キャリー出力信号Ｔｉ＋１をディセーブルさせる。例えば、キャリー入力端子Ｔ３が論理ハイであり、ノードＬ３が論理ローであれば、ＮＡＮＤゲートＮ２の出力Ｆ３は、論理ローとなる。ノードＦ３が論理ローにイネーブルされれば、スイッチＳＷＣ３がターンオンされ、キャリー出力端子Ｔ４が論理ローとなり、ディセーブル状態となる。これは、ノードＦ３に出力されるイネーブル信号が活性化された場合であって、遅延クロックＤ３と内部クロック信号ＰＣＬＫとの間には、位相遅延差なしに同期された状態を意味する。
【０２５２】
バイパス部ＢＰは、第１及び第２同期遅延ラインの最後まで同期化されない場合、位相遅延検出部ＤＤＣｎのキャリー出力を受けて、内部クロック信号ＰＣＬＫをＤＬＬクロック信号ＤＬＬ＿ＣＬＫにバイパスさせる。バイパス部ＢＰにより、遅延ラインの遅延時間よりも、内部クロック信号ＰＣＬＫの周期がさらに大きい状態に印加されれば、内部クロック信号ＰＣＬＫは、スイッチＳＷＣ１の動作により、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫにバイパスされる。内部遅延部ＩＤは、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫのレベルと出力時点とをより正確にするために、最終端に設置される。
【０２５３】
図４７は、図４６のＤＬＬの動作を説明するタイミングダイヤグラムである。
【０２５４】
図４７を参照すれば、例えば、第１同期遅延ラインの遅延クロックＤ１２が、内部クロック信号ＰＣＬＫと位相が一致する場合において、第２ラッチの出力端Ｌ１２は、論理ローに出力され、キャリー出力端子Ｔ１３は、論理ローにディセーブルされ、Ｆ１２は、論理ローにイネーブルされる。これによって、第２同期遅延ラインの遅延クロックＤ１２′が、当該スイッチを通過して、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫとして出力される。
【０２５５】
キャリー出力端子Ｔ１３が論理ローにディセーブルされれば、第２ラッチの出力端Ｌ１３以後の出力端Ｌ１４，…，Ｌｎは、動作遮断部ＰＳ１３ないしＰＳｎの作用により、論理ローに遷移されない。出力端Ｌ１２を有する第２ラッチが属した位相遅延検出部のキャリー出力端子Ｔ１３には、位相一致によって、論理ローが出力されるので、論理ローのキャリー出力端子Ｔ１３は、出力端Ｌ１３を有する位相遅延検出部の動作遮断部の入力に印加されて、第１ラッチの入力は論理がハイに固定される。
【０２５６】
入力が論理ハイに固定された第１ラッチの出力は、論理ローになり、これによって、第２ラッチの出力Ｌ１３は、論理ハイになる。すなわち、第１及び第２ラッチは、クロック信号をラッチする動作を行わずにディセーブル状態であるので、属した位相遅延検出部の動作を遮断する。矢印ＥＦＦ１，ＥＦＦ２で表示されたように、省電力の効果が得られる。
【０２５７】
図４８は、本発明の多様な実施形態によるＭＲＡＭに備えられるＤＬＬを説明する図面である。
【０２５８】
図４８を参照すれば、ＤＬＬ４４４ｂは、図４４のＭＲＡＭ４４０内のＤＬＬ４４４により動作するアナログＤＬＬで構成される。アナログＤＬＬ４４４ｂは、位相検出部４８２、アナログ遅延ライン４８４、補償遅延回路４８６、チャージポンプ４８８、及びアナログループフィルタ４８９を備える。
【０２５９】
位相検出部４８２は、内部クロック信号ＰＣＬＫとフィードバッククロック信号ＦＢＫとの位相差を比較する。チャージポンプ４８８は、位相検出部４８２の比較結果に応答して、電圧制御信号ＶＣＯＮを生成する。アナログ遅延ライン４８４は、内部クロック信号ＰＣＬＫを入力し、電圧制御信号ＶＣＯＮに応答して、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫを出力する複数個の遅延素子を含む。補償遅延回路４８６は、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫを入力し、ＭＲＡＭセルアレイ４４１（図４４）の読み取りデータが伝達されるライン経路上の負荷を補償して、フィードバッククロック信号ＦＢＫを出力する。
【０２６０】
位相検出部４８２は、デッドゾーンなしに具現される。アナログ遅延ライン４８４は、最小のジッタを提供する複数個の遅延素子４８３を含む。アナログＤＬＬ４４４ｂは、ループフィルタ４８９内のキャパシタに、位相差、すなわち、位相エラーを集積する。位相エラーがキャパシタに集積され、位相検出部４８２がデッドゾーンを有していないので、アナログＤＬＬ４４４ｂは、低いクロックジッタと精巧なレゾリューションとを提供する。
【０２６１】
ＤＬＬクロック信号ＤＬＬ＿ＣＬＫのジッタを減らすために、アナログＤＬＬ４４４ｂのバンド幅を減らす。バンド幅は、ループフィルタ４８９のキャパシタンスを大きくし、チャージポンプ４８８の電流を小さくすることによって減らす。減ったバンド幅（微細調整）において、内部クロック信号ＰＣＬＫとフィードバッククロック信号ＦＢＫとがゼロ位相エラーである時、位相検出部４８２の全てのアップ／ダウンサイクルは、少量または全くなしにＤＬＬクロック信号ＤＬＬ＿ＣＬＫを調整する。粗い調整において、アナログＤＬＬ４４４ｂのバンド幅は、キャパシタのサイズを小さくし、チャージポンプ４８８の電流を大きくすることによって広げる。広いバンド幅において、位相検出部４８２の全てのアップ／ダウンサイクルは、微細調整時より大量にＤＬＬクロック信号ＤＬＬ＿ＣＬＫの位相を調整する。
【０２６２】
図４９は、図４８のアナログ遅延ライン内の遅延素子を説明する図面である。
【０２６３】
図４９を参照すれば、遅延素子４８３は、第１及び第２増幅器４９１，４９２、並びに第１及び第２遅延セル４９３，４９４を備える。第１及び第２増幅器４９１，４９２は、ＣＭＯＳ差動増幅器により具現される。第１増幅器４９１の出力は、遅延素子４８３の出力となり、ＤＬＬクロック信号ＤＬＬ＿ＣＬＫとして提供される。第２増幅器４９２は、ダミー増幅器として使われる。第２増幅器４９２は、イネーブル入力信号が接地電圧ＶＳＳに連結されてディセーブルされる。第２増幅器４９２は、第１増幅器４９１の負荷とカップリングを整合させるために使われる。
【０２６４】
第１増幅器４９１のイネーブル信号は、制御ロジック回路４９５と連結される。制御ロジック回路４９５は、当該遅延素子以前の遅延素子がイネーブルされるか否かを表す信号ＣＵＲＲとパワーダウン信号ＰＤとに応答して、イネーブル信号を生成する。
【０２６５】
第１及び第２遅延セル４９３，４９４は、電圧制御負荷と共に、並列ダイオード負荷を有するＰＦＥＴ差動増幅器により具現される。第１遅延セル４９３は、内部クロック信号対ＰＣＬＫ，ＰＣＬＫＢの電圧レベルを感知増幅して、出力信号ＯＵＴＭ，ＯＵＴＰを生成する。第１遅延セル４９３の出力信号は、第２遅延セル４９４の入力信号対ＩＮＰ，ＩＮＭに提供される。第２遅延セル４９４の出力信号ＯＵＴＭ，ＯＵＴＰは、当該遅延素子次に連結される遅延素子の入力信号対に提供される。第１及び第２遅延セル４９３，４９４は、パワーダウン信号ＰＤによりディセーブルされて、電流消費を減らすことができる。
【０２６６】
図５０は、本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【０２６７】
図５０を参照すれば、ＭＲＡＭ５０２は、アドレスバスＡＤＤＲ、データバスＤＡＴＡ及びコントロールバスＣＯＮＴを通じて、メモリコントローラ５０１と連結される。外部クロック信号ＣＫは、ＭＲＡＭ５０２とメモリコントローラ５０１とに印加される。バスＡＤＤＲ、ＤＡＴＡ、ＣＯＮＴ上のデータ伝送は、受信する装置で伝送データを成功的にキャプチャーするために、クロック信号ＣＫのエッジに対して相対的に適したタイミングで起こる。
【０２６８】
データバスＤＡＴＡは、データストローブ信号ＤＱＳを含む。データストローブ信号ＤＱＳは、ＭＲＡＭ５０２が読み取りデータワードＤＱ０ないしＤＱＮと共に、データバスＤＡＴＡに印加し、メモリコントローラ５０１は、読み取りデータワードを成功的にキャプチャーするために、データストローブ信号ＤＱＳを使用する。書き込み動作において、メモリコントローラ５０１は、書き込みデータワードＤＱ０ないしＤＱＮと共に、データストローブ信号ＤＱＳをデータバスＤＡＴＡに印加し、ＭＲＡＭ５０２は、書き込みデータを成功的にキャプチャーするために、データストローブ信号ＤＱＳを使用する。
【０２６９】
ＭＲＡＭ５０２は、メモリコントローラ５０１から、アドレスバスＡＤＤＲを通じて、アドレスビットを受信してデコーディングし、デコーディングされたアドレス信号を、ＭＲＡＭセルアレイ５０６に印加するアドレスデコーダ５０５を備える。ＭＲＡＭセルアレイ５０２には、データビットを保存するＳＴＴ−ＭＲＡＭセルが行及び列に配列される。それぞれのＳＴＴ−ＭＲＡＭセルに保存されたデータは、デコーディングされたアドレス信号に応答してアクセスされ、読み取り／書き込み回路５０４に伝達される。
【０２７０】
ＭＲＡＭ５０２は、外部コントロールバスＣＯＮＴに印加される複数個の制御信号を受信する制御ロジック５０７を備える。制御信号に応答して、制御ロジック５０７は、ＭＲＡＭ  ５０２の動作中に、アドレスデコーダ５０５、ＭＲＡＭセルアレイ５０６及び読み取り／書き込み回路５０４の動作とタイミングとを制御するための複数個の制御及びタイミング信号を生成する。制御ロジック５０７は、ＭＲＡＭ５０２の複数個の動作オプションを提供するモードレジスタＭＲＳを備える。モードレジスタＭＲＳは、ＭＲＡＭ５０２の多様な機能、特性及びモードをプログラムする。
【０２７１】
ＭＲＡＭ５０２は、読み取りデータ伝送動作の間に、データマスキングピン５０３を通じて、データ反転情報をメモリコントローラ５０１に伝達する。ＭＲＡＭ５０２は、連続的な読み取りデータワード間のビットスイッチングを最小化するために、トゥルーまたは反転された読み取りデータワードＤＱ０ないしＤＱＮを、データバスＤＡＴＡに選択的に出力し、反転されたデータが出力される時、データマスキングピン５０３上のデータバス反転信号ＤＢＩを活性化させる。
【０２７２】
ＭＲＡＭ５０２は、データワードＤＱ０ないしＤＱＮを、外部データバスＤＡＴＡへ伝送し、メモリコントローラ５０１から、データワードＤＱ０ないしＤＱＮを受信する読み取り／書き込み回路５０４を備える。書き込み動作において、メモリコントローラ５０１は、書き込みデータワードＤＱ０ないしＤＱＮと、データストローブ信号ＤＱＳとを、データバスＤＡＴＡに印加し、読み取り／書き込み回路５０４は、データストローブ信号ＤＱＳの立ち上がり／立ち下がりエッジに応答して、書き込みデータワードを保存する。読み取り動作において、読み取り／書き込み回路５０４は、読み取りデータワードＤＱ０ないしＤＱＮと、データストローブ信号ＤＱＳとを、データバスＤＡＴＡに印加し、メモリコントローラ５０１は、データストローブ信号ＤＱＳの立ち上がり／立ち下がりエッジに応答して、読み取りデータワードを保存する。読み取り／書き込み回路５０４は、ＭＲＡＭ５０２のデータマスキングピン５０３に印加されるデータマスキング信号ＤＭを受信し、書き込み動作時にデータマスキング信号に応答して、書き込みデータワードＤＱ０ないしＤＱＮをマスキングする。
【０２７３】
図５１及び図５２は、図５０の読み取り／書き込み回路の動作を説明する図面である。
【０２７４】
図５１は、論理がローのデータパターンを最小化するＤＣタイプのデータバス反転方式を説明し、図５２は、以前のデータパターンとの変化を最小化するＡＣタイプのデータ反転方式を説明する。
【０２７５】
図５１を参照すれば、例えば、ＭＲＡＭセルアレイ５０６から読み取られる内部読み取りデータワードＤＱ０ないしＤＱ７  ＩＤＷ＜０：７＞が“００００００００”である場合、読み取り／書き込み回路５０４は、内部読み取りデータワードＩＤＷ＜０：７＞の論理がローのデータビット数をカウントして、半分以上である時、反転された内部読み取りデータワードＩＤＷ＜０：７＞“１１１１１１１１”を、データバスＤＡＴＡに出力する。この時、データバス反転信号ＤＢＩは、論理が“１”に活性化される。
【０２７６】
内部読み取りデータワードＤＱ０ないしＤＱ７  ＩＤＷ＜０：７＞が“１１１００１１０”である場合、読み取り／書き込み回路５０４は、カウントされた論理がローのデータビット数が半分以下であるので、トゥルー内部読み取りデータワードＩＤＷ＜０：７＞“１１１００１１０”を、データバスＤＡＴＡに出力する。この時、データバス反転信号ＤＢＩの論理は、“０”に非活性化される。内部読み取りデータワードＤＱ０ないしＤＱ７  ＩＤＷ＜０：７＞が“００００１１００”である場合、読み取り／書き込み回路５０４は、反転された内部読み取りデータワードＩＤＷ＜０：７＞“１１１１００１１”を、データバスＤＡＴＡに出力し、データバス反転信号ＤＢＩの論理を“１”に活性化させる。内部読み取りデータワードＤＱ０ないしＤＱ７  ＩＤＷ＜０：７＞が“１１１１１１１０”である場合、読み取り／書き込み回路５０４は、トゥルー内部読み取りデータワードＩＤＷ＜０：７＞“１１１１１１１０”を、データバスＤＡＴＡに出力し、データバス反転信号ＤＢＩの論理を“０”に非活性化させる。
【０２７７】
図５２を参照すれば、例えば、ＭＲＡＭセルアレイ５０６から読み取られる現在の読み取りデータワードＤＱ０ないしＤＱ７  ＣＤＷ＜０：７＞“００００００００”が、データバスＤＡＴＡに出力され、データバス反転信号ＤＢＩの論理は、“０”に非活性化されたものと仮定する。以後、現在の読み取りデータワードＤＱ０ないしＤＱ７  ＣＤＷ＜０：７＞が“１１１００１１０”で読み取られる場合、読み取り／書き込み回路５０４は、データバスＤＡＴＡ上の以前の読み取りデータワードＤＱ０ないしＤＱ７のデータパターン“００００００００”と比較して、パターン変化を最小化するために、現在の読み取りデータワードＤＱ０ないしＤＱ７  ＣＤＷ＜０：７＞を反転させて、“０００１１００１”をデータバスＤＡＴＡに出力する。この時、データバス反転信号ＤＢＩの論理は、“１”に活性化される。
【０２７８】
次いで、現在の読み取りデータワードＤＱ０ないしＤＱ７  ＣＤＷ＜０：７＞が“００００１１００”で読み取られる場合、読み取り／書き込み回路５０４は、データバスＤＡＴＡ上の以前の読み取りデータワードＤＱ０ないしＤＱ７のデータパターン“０００１１００１”と比較して、最小のパターン変化である現在の読み取りデータワードＤＱ０ないしＤＱ７  ＣＤＷ＜０：７＞そのまま“００００１１００”を、データバスＤＡＴＡに出力し、データバス反転信号ＤＢＩの論理を“０”に非活性化させる。次いで、現在の読み取りデータワードＤＱ０ないしＤＱ７  ＣＤＷ＜０：７＞が“１１１１１１１０”で読み取られる場合、読み取り／書き込み回路５０４は、データバスＤＡＴＡ上の以前の読み取りデータワードＤＱ０ないしＤＱ７のデータパターン“００００１１００”と比較して、最小のパターン変化である反転された現在の読み取りデータワードＤＱ０ないしＤＱ７  ＣＤＷ＜０：７＞“０００００００１”を、データバスＤＡＴＡに出力し、データバス反転信号ＤＢＩの論理を“１”に活性化させる。
【０２７９】
図５３は、図５０の制御ロジックに備えられるモードレジスタを説明する図面である。
【０２８０】
図５３のモードレジスタは、ＭＲＡＭ５０２の多様な機能、特性及びモードをプログラムする複数個のモードレジスタのうち、モードレジスタＭＲ５を説明する。
【０２８１】
図５３を参照すれば、モードレジスタＭＲ５にセッティング可能な動作の異なるモードと、モードそれぞれのビット割り当てを説明する。モードレジスタＭＲ５は、ＢＧ０及びＢＡ１：ＢＡ０に対して、“１０１”ビット値によって選択される。モードレジスタＭＲ５は、ＭＲＡＭ５０２のＣ／Ａパリティ機能、ＣＲＣエラー状態、Ｃ／Ａパリティエラー状態、ＯＤＴ入力バッファパワーダウン機能、データマスク機能、書き込みＤＢＩ機能、読み取りＤＢＩ機能を制御するためのデータを保存する。
【０２８２】
３ビットのＡ２：Ａ０は、ＭＲＡＭ５０２のＣ／Ａパリティ（ＰＬ）機能を提供するために使われる。Ｃ／Ａパリティは、コマンド信号とアドレス信号上のパリティ計算を支援する。Ｃ／Ａパリティビットのデフォルト状態はディセーブルされている。Ｃ／Ａパリティは、Ｃ／Ａパリティレイテンシに“０”ではない値をプログラムすることによってイネーブルされ、この時、ＭＲＡＭ５０２は、コマンド実行前にパリティエラーがなかったことを確認する。Ｃ／Ａパリティレイテンシがイネーブルされて、全てのコマンドに印加される時、そのコマンドを行うための更なる遅延がプログラムされる。
【０２８３】
Ａ２：Ａ０ビットに“０００”がプログラムされれば、Ｃ／Ａパリティは、ディセーブル状態である。Ａ２：Ａ０ビットに“００１”がプログラムされれば、Ｃ／Ａパリティレイテンシは、４クロックサイクルにセッティングされる。“０１０”がプログラムされれば、５クロックサイクルがセッティングされ、“０１１”がプログラムされれば、６クロックサイクルがセッティングされ、“１００”がプログラムされれば、８クロックサイクルがセッティングされる。“１０１”，“１１０”，“１１１”は未定である。
【０２８４】
１ビットのＡ３は、ＭＲＡＭ５０２のＣＲＣエラー（ＣＲＣ）状態を知らせるために使われる。ＣＲＣエラー状態は、メモリコントローラ５０１により、ＭＲＡＭ５０２で発生したエラーがＣＲＣエラーであるか、アドレス／パリティエラーであるかを区別するように支援する。ＣＲＣエラーが検出されれば、Ａ３ビットに“１”がプログラムされ、そうでなければ“０”がプログラムされる。
【０２８５】
１ビットのＡ４は、ＭＲＡＭ５０２のＣ／Ａパリティエラー（ＰＥ）状態を知らせるために使われる。パリティエラー状態は、メモリコントローラ５０１により、ＭＲＡＭ５０２で発生したエラーがＣＲＣエラーであるか、アドレス／パリティエラーであるかを区別するように支援する。パリティエラーが検出されれば、Ａ４ビットに“１”がプログラムされ、そうでなければ“０”がプログラムされる。
【０２８６】
１ビットのＡ５は、ＭＲＡＭ５０２のＯＤＴ入力バッファパワーダウン（ＯＤＴ）機能を制御するために使われる。Ａ５ビットに“０”がプログラムされれば、ＯＤＴ入力バッファのパワーダウンは、ディセーブルにセッティングされ、“１”がプログラムされれば、イネーブルにセッティングされる。
【０２８７】
３ビットのＡ８：Ａ６は、ＭＲＡＭ５０２のＯＤＴパークターミネーション（ＲＴＴ＿ＰＡＲＫ）特性を制御するために使われる。パークターミネーションは、コマンドのないハイＺ状態で予め設定される。パークターミネーションは、ＯＤＴピンが“ロー”である時に、オンになる。
【０２８８】
Ａ８：Ａ６ビットに“０００”がプログラムされれば、パークターミネーションはディセーブルされる。Ａ８：Ａ６ビットに“００１”がプログラムされれば、パークターミネーション値は、ＲＺＱ／４に設定される。“０１０”がプログラムされれば、ＲＺＱ／２に設定され、“０１１”がプログラムされれば、ＲＺＱ／６に設定され、“１００”がプログラムされれば、ＲＺＱ／１に設定され、“１０１”がプログラムされれば、ＲＺＱ／５に設定され、“１１０”がプログラムされれば、ＲＺＱ／３に設定され、“１１１”がプログラムされれば、ＲＺＱ／７に設定される。ＲＺＱは、例えば、２４０Ωに設定される。
【０２８９】
１ビットのＡ１０は、ＭＲＡＭ５０２のデータマスク（ＤＭ）機能を提供するために使われる。ＭＲＡＭ５０２は、ＤＭ機能とＤＢＩ機能とを支援する。ＭＲＡＭ５０２の書き込み動作において、ＤＭ機能またはＤＢＩ機能のいずれか一つはイネーブルされるが、双方が同時にイネーブルされない。もし、ＤＭ機能及びＤＢＩ機能の双方がディセーブルされれば、ＭＲＡＭ５０２は、入力レシーバをターンオフさせる。ＭＲＡＭ５０２の読み取り動作では、ＤＢＩ機能のみが提供される。ＴＤＱＳ機能がイネーブルされれば、ＤＭ機能及びＤＢＩ機能は支援されない。モードレジスタで提供されるＤＭ、ＤＢＩ及びＴＤＱＳの機能は、図５４のように整理される。
【０２９０】
Ａ１０ビットに“０”がプログラムされれば、ＤＭ機能はディセーブルされる。Ａ１０ビットに“１”がプログラムされれば、ＤＭ機能はイネーブルされる。ＭＲＡＭ５０２の書き込み動作において、ＤＭ機能がイネーブルされれば、ＭＲＡＭ５０２は、ＤＱ入力に受信された書き込みデータをマスキングする。
【０２９１】
１ビットのＡ１１は、ＭＲＡＭ５０２の書き込みＤＢＩ機能を提供するために使われる。ＤＢＩ機能は、ＭＲＡＭ５０２の電力消耗を減らすために支援される。ＭＲＡＭ５０２の伝送線が電源電圧Ｖｄｄにターミネーションされている場合、ハイレベルの信号に比べて、ローレベルの信号を伝送するのにさらに多くの電流が消耗する。伝送データのうち、ローレベルのビット数がハイレベルのビット数より多い場合、伝送データを反転して、ローレベルのビット数を、伝送データの全体のビット数の半分以下にして伝送する。この時、伝送データを反転したという信号をさらに伝送する。
【０２９２】
書き込みＤＢＩ機能がイネーブルされれば、ＭＲＡＭ５０２は、ＤＱ入力に受信された書き込みデータを反転させる。Ａ１１ビットに“０”がプログラムされれば、書き込みＤＢＩ機能はディセーブルされる。Ａ１１ビットに“１”がプログラムされれば、書き込みＤＢＩ機能はイネーブルされる。
【０２９３】
１ビットＡ１２は、ＭＲＡＭ５０２の読み取りＤＢＩ機能を提供するために使われる。読み取りＤＢＩ機能がイネーブルされれば、ＭＲＡＭ５０２は、ＤＱ出力へ伝送された読み取りデータを反転させる。Ａ１２ビットに“０”がプログラムされれば、読み取りＤＢＩ機能はディセーブルされる。Ａ１２ビットに“１”がプログラムされれば、読み取りＤＢＩ機能はイネーブルされる。
【０２９４】
モードレジスタＭＲ５のＢＧ１，Ａ１３及びＡ９ビットはＲＦＵであり、モードレジスタセッティングの間に“０”にプログラムされる。
【０２９５】
図５５は、本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【０２９６】
図５５を参照すれば、ＭＲＡＭ５５０は、一つのデータＩ／ＯピンＤＱにより、４ビットプリフェッチスキームを具現する例を説明する。ＭＲＡＭ５５０は、外部との通信のために、必要な数のデータＩ／ＯピンＤＱをさらに備える。ＳＴＴ＿ＭＲＡＭセルアレイを含むコアブロック５５１は、外部クロックの動作周波数より相対的に遅い。外部クロックと同期されたデータを出力するために、一回のアクセスにより、ＭＲＡＭコアブロック５５１から、四つの内部Ｉ／Ｏドライバ（ＩＯＳＡ）５５２に、四つの内部Ｉ／Ｏデータを同時に出力する。
【０２９７】
ＭＲＡＭ５５０は、内部Ｉ／Ｏデータ伝送を制御するために、データ比較部５５３、第１及び第２データ反転部５５４，５５５を備える。データ比較部５５３は、ＩＯＳＡ５５２に提供される現在のデータの状態と以前のデータの状態とを比較し、位相遷移されたデータ割合が既定の割合より大きい場合、反転フラグ信号ＩＶＦを生成する。すなわち、データ比較部５５３は、以前に出力された（ｎ−１）番目のデータを一時的に保存し、（ｎ−１）番目のデータと、現在出力されるｎ番目のデータとを比較する。他の状態、すなわち、異なる位相のビット数が既定の割合より大きければ、反転フラグ信号ＩＶＦを出力する。
【０２９８】
第１データ反転部５５４は、反転フラグ信号ＩＶＦが活性化される時、ＩＯＳＡ  ５５２からのｎ番目のデータの位相を反転させ、反転されたｎ番目のデータを、グローバルデータ入出力ラインＧＩＯに出力する。
【０２９９】
第２データ反転部５５５は、反転フラグ信号ＩＶＦが活性化される時、グローバルデータ入出力ラインＧＩＯを通じて伝送される反転されたｎ番目のデータの位相を反転させ、ＭＲＡＭコアブロック５５１から出力されるｎ番目のデータと同じ位相で、パイプラインレジスタ５５６に提供される。
【０３００】
パイプラインレジスタ５５６は、ＭＲＡＭコアブロック５５１で、４ビットプリフェッチされたｎ番目のデータをシリアルデータに変換して、Ｉ／Ｏドライバ５５７を通じて、データＩ／ＯピンＤＱに出力する。
【０３０１】
ＭＲＡＭ５５０は、第１データ反転部５５４と第２データ反転部５５５とを、ＭＲＡＭの書き込みＤＢＩ機能と読み取りＤＢＩ機能とを提供するために選択的に動作される。ＭＲＡＭ５５０は、書き込みＤＢＩ機能を提供するために、第１データ反転部５５４と共に書き込みドライバを配置し、複数個の書き込みデータＤＱ０ないしＤＱＮのうち、ローレベルのビット数がハイレベルのビット数より多い場合、書き込みデータを反転して、ローレベルのビット数を、書き込みデータの全体のビット数の半分以下にして、ＭＲＡＭコアブロック５５１に書き込む。この時、書き込みデータが反転されたというフラグ信号をさらに生成する。
【０３０２】
ＭＲＡＭ５５０は、読み取りＤＢＩ機能を提供するために、第１データ反転部５５４または第２データ反転部５５５を利用して、ＭＲＡＭコアブロック５５１で提供される読み取りデータのうち、ローレベルのビット数がハイレベルのビット数より多い場合、読み取りデータを反転して、ローレベルのビット数を、読み取りデータの全体のビット数の半分以下にして、ピンＤＱ０ないしＤＱＮに出力する。この時、読み取りデータが反転されたというフラグ信号をさらに生成する。
【０３０３】
図５６は、本発明の多様な実施形態によるＭＲＡＭを備えるメモリシステムを説明する図面である。
【０３０４】
図５６を参照すれば、メモリシステム５６０は、ＤＱバスを通じて、メモリコントローラ５６１とＭＲＡＭ５６２，５６３とが連結され、ＤＱバスのアクティブターミネーション制御が行われる。メモリコントローラ５６１は、電源電圧ＶＤＤＱと接地電圧ＶＳＳＱとの間に、ターミネーション抵抗ＲＴ１，ＲＴ２とスイッチＳＷ１，ＳＷ２とが直列連結される。ターミネーション抵抗ＲＴ１とスイッチＳＷ２との間の連結ノードＮ１は、データバス４１０ａに連結される。ターミネーション抵抗ＲＴ１，ＲＴ２の抵抗値は、同じであるか、または異なる。
【０３０５】
メモリコントローラ５６１のオンチップアクティブターミネーションをオン／オフにするための制御信号ＣＯＮは、メモリコントローラ５６１の内部で発生する。すなわち、ＭＲＡＭ５６２，５６３でデータを読み取る区間の間、制御信号ＣＯＮにより、スイッチＳＷ１，ＳＷ２がターンオンされて、ターミネーション抵抗ＲＴ１，ＲＴ２が電源電圧ＶＤＤＱまたは接地電圧ＶＳＳＱに連結される状態となる。また、メモリコントローラ５６１の書き込み動作時には、制御信号ＣＯＮにより、スイッチＳＷ１，ＳＷ２がターンオフされて、ターミネーション抵抗ＲＴ１，ＲＴ２が電源電圧ＶＤＤＱまたは接地電圧ＶＳＳＱに連結されていない。
【０３０６】
ＭＲＡＭ５６２において、電源電圧ＶＤＤＱと接地電圧ＶＳＳＱとの間に、ターミネーション抵抗ＲＴ３，ＲＴ４とスイッチＳＷ３，ＳＷ４とが直列連結される。ターミネーション抵抗ＲＴ３とスイッチＳＷ４との間の連結ノードＮ２は、ＤＱバス５６５ａに連結される。ＭＲＡＭ５６２は、当該チップ選択信号に応答して、アクティブターミネーションを制御するための制御信号ＣＯＮ１を生成するターミネーション制御部５６６を備える。ＭＲＡＭ５６３の構成は、ＭＲＡＭ５６２の構成と同様であり、ＤＱバス５６５ｂとデータバス５６４ａ，５６４ｂとを通じて、メモリコントローラ５６１に連結される。
【０３０７】
ＭＲＡＭ５６２，５６３それぞれは、当該チップ選択信号がイネーブルされて、読み取りまたは書き込み動作が行われる場合、当該ＭＲＡＭ５６２，５６３のターミネーション抵抗ＲＴ３，ＲＴ４がオフになるように、制御信号ＣＯＮ１を生成する。一方、書き込みまたは読み取り動作が行われていないＭＲＡＭ５６２，５６３のターミネーション抵抗ＲＴ３，ＲＴ４がオンになるように、制御信号ＣＯＮ１を生成する。
【０３０８】
図５７は、本発明の多様な実施形態によるＭＲＡＭを備えるメモリシステムを説明する図面である。
【０３０９】
図５７を参照すれば、メモリシステム５７０は、ダイナミックＯＤＴ機能を行うＭＲＡＭ５７２ａ，５７２ｂと、メモリコントローラ５７１とを備える。メモリコントローラ５７１は、図５６のメモリコントローラ５６１と同様に構成され、ＭＲＡＭ５７２ａ，５７２ｂでデータを読み取る区間の間、ターミネーション抵抗ＲＴ１，ＲＴ２がオンになり、書き込み動作時には、ターミネーション抵抗ＲＴ１，ＲＴ２がオフになる。
【０３１０】
ＭＲＡＭ５７２ａ，５７２ｂそれぞれは、ＳＴＴ−ＭＲＡＭセルが行及び列に配列されるセルアレイ及びコアロジック部５７３と、メモリコントローラ５７１から複数個のコマンド及びクロック信号を受信するコマンドデコーダ５７４とを備える。コマンドデコーダ５７４は、ＭＲＡＭ５７２ａ，５７２ｂの複数個の動作オプションのうち、ダイナミックターミネーション特性を提供するモードレジスタＭＲＳを備える。
【０３１１】
ＭＲＡＭセルアレイ及びコアロジック部５７３から提供される読み取りデータは、入出力ロジック部５７５にラッチされ、データドライバ５７６を通じて、ＤＱターミナルに出力される。メモリコントローラ５７１からＤＱターミナルに伝達される書き込みデータは、データドライバ５７６を通じて、入出力ロジック部５７５にラッチされ、ＭＲＡＭセルアレイ５７３に書き込まれる。
【０３１２】
ＭＲＡＭ５７２ａのＤＱターミナルは、プルアップ抵抗部５７８とプルダウン抵抗部５７９とに連結される。プルアップ抵抗部５７８は、電源電圧ＶＤＤＱとＤＱターミナルとの間に直列連結されるスイッチＳＷＵ１ないしＳＷＵ３と、抵抗ＲＵ１ないしＲＵ３とを備える。プルダウン抵抗部５７９は、ＤＱターミナルと接地電圧ＶＳＳＱとの間に直列連結されるスイッチＳＷＤ１ないしＳＷＤ３と、抵抗ＲＤ１ないしＲＤ３とを備える。抵抗ＲＵ１，ＲＤ１は、ＲＺＱ抵抗値を有し、抵抗ＲＵ２，ＲＤ２は、ＲＺＱ／２抵抗値を有し、抵抗ＲＵ３，ＲＤ３は、ＲＺＱ／４抵抗値を有する。ＲＺＱは、例えば、２４０Ωに設定される。
【０３１３】
スイッチＳＷＵ１ないしＳＷＵ３、ＳＷＤ１ないしＳＷＤ３は、ターミネーション制御部５７７で提供される制御信号に応答して、選択的にオン／オフになる。ターミネーション制御部５７７は、モードレジスタＭＲＳで提供されるダイナミックターミネーション情報に応答して、ＤＱターミナルのターミネーション抵抗値がＲＺＱ，ＲＺＱ／２，ＲＺＱ／４などに設定されるか、またはダイナミックＯＤＴオフになるように設定される。
【０３１４】
図５８は、図５７の制御ロジック部に備えられるモードレジスタを説明する図面である。
【０３１５】
図５８のモードレジスタは、ＭＲＡＭ５７２ａの多様な機能、特性及びモードをプログラムする複数個のモードレジスタのうち、モードレジスタＭＲ２を説明する。
【０３１６】
図５８を参照すれば、モードレジスタＭＲ２にセッティング可能な動作の異なるモードと、モードそれぞれのビット割り当てを説明する。モードレジスタＭＲ２は、ＣＡＳライトレイテンシ、ダイナミックターミネーション及びライトＣＲＣを制御するためのデータを保存する。
【０３１７】
３ビットのＡ５：Ａ３は、ＣＡＳライトレイテンシ（ＣＷＬ）機能を提供するために使われる。ＣＡＳライトレイテンシは、内部ライトコマンドと、有効な入力データの最初のビットとの間のクロックサイクル遅延として定義される。全体のライトレイテンシ（ＷＬ）は、付加レイテンシ（ＡＬ）＋ＣＡＳライトレイテンシ（ＣＷＬ）として定義される。すなわち、ＷＬ＝ＡＬ＋ＣＷＬ。
【０３１８】
Ａ５：Ａ３ビットに“０００”がプログラムされれば、データレート１６００ＭＴ／ｓの動作である時、ＣＷＬ９をセッティングする。“００１”がプログラムされれば、データレート１８６７ＭＴ／ｓの動作である時、ＣＷＬ１０をセッティングする。“０１０”がプログラムされれば、データレート１６００または２１３３ＭＴ／ｓの動作である時、ＣＷＬ１１をセッティングする。“０１１”がプログラムされれば、データレート１８６７または２４００ＭＴ／ｓの動作である時、ＣＷＬ１２をセッティングする。“１００”がプログラムされれば、データレート２１３３ＭＴ／ｓの動作である時、ＣＷＬ１４をセッティングする。“１０１”がプログラムされれば、データレート２４００ＭＴ／ｓの動作である時、ＣＷＬ１６をセッティングする。“１１０”がプログラムされれば、ＣＷＬ１８をセッティングする。“１１１”は未定である。
【０３１９】
２ビットＡ１０：Ａ９には、ＭＲＡＭ１２のダイナミックターミネーション（ＲＴＴ＿ＷＲ）特性を提供するために使われる。ＭＲＡＭ１２の特定のアプリケーションにおいて、データバス上のシグナル・インテグリティをより強化するために、ダイナミックＯＤＴが提供される。Ａ１０：Ａ９ビットに“００”がプログラムされれば、ダイナミックＯＤＴオフにセッティングされる。“０１”がプログラムされれば、ダイナミックＯＤＴは、ＲＺＱ／２にセッティングされ、“１０”がプログラムされれば、ＲＺＱ／１にセッティングされ、“１１”がプログラムされれば、ハイインピーダンス（Ｈｉ−Ｚ）にセッティングされる。
【０３２０】
１ビットＡ１２は、ＭＲＡＭ１２のライトＣＲＣ機能を提供するために使われる。ＣＲＣ機能は、ＭＲＡＭ１２とメモリコントローラ１１との間に伝送されるデータの損失を防止するために、ＣＲＣ計算を通じて得られるＣＲＣデータを共に伝送することによって、エラーを検出する方法である。ＭＲＡＭ１２のＣＲＣ計算は、例えば、多項式ｘ８＋ｘ２＋ｘ＋１９を使用する。Ａ１２ビットが“０”にプログラムされれば、ライトＣＲＣ計算はディセーブルされる。Ａ１２ビットが“１”にプログラムされれば、ライトＣＲＣ計算がイネーブルされる。
【０３２１】
モードレジスタＭＲ２のＢＧ１，Ａ１３，Ａ１１，Ａ８：Ａ６及びＡ２：Ａ０ビットはＲＦＵであり、モードレジスタセッティングの間に“０”にプログラムされる。
【０３２２】
ＭＲＡＭ  ５７２ａにおいて、ダイナミックターミネーションＲＴＴ＿ＷＲは、図５９に示したように、書き込みコマンドを受信し、ノミナルターミネーションＲＴＴ＿ＮＯＭに既定のＯＤＴ値を、書き込み動作の間にダイナミックＯＤＴ値に変更する。書き込み動作が終了すれば、再びノミナルターミネーション値に変更される。
【０３２３】
図６０及び図６１は、図５７のターミネーション制御部を説明する図面である。
【０３２４】
図６０を参照すれば、ターミネーション制御部５７７は、図５７で説明したモードレジスタＭＲＳの代わりに、外部制御ピンＡＣＳに応答して、ＭＲＡＭのＯＤＴを制御する。ターミネーション制御部５７７は、第１ＭＵＸ部６０１と第２ＭＵＸ部６０２とを備える。第１及び第２ＭＵＸ部６０１，６０２は、読み取りイネーブル信号ＤＯＥＮに応答して、第１及び第２入力端子Ｉ１，Ｉ２に受信される信号を選択的に出力端子Ｏに出力する。第１及び第２ＭＵＸ部６０１，６０２は、読み取りイネーブル信号ＤＯＥＮのロジック“ハイ”に応答して、第１入力端子Ｉ１に受信される信号を出力端子Ｏに出力し、読み取りイネーブル信号ＤＯＥＮの論理“ロー”に応答して、第２入力端子Ｉ２に受信される信号を出力端子Ｏに出力する。
【０３２５】
プルアップ抵抗部５７８内のスイッチＳＷＵ１，ＳＷＵ２それぞれは、ＰＭＯＳトランジスタで構成される。スイッチＳＷＵ１であるＰＭＯＳトランジスタのゲートに、第１ＭＵＸ部６０１の出力端子Ｏが連結され、スイッチＳＷＵ２であるＰＭＯＳトランジスタのゲートに、第２ＭＵＸ部６０２の出力端子Ｏが連結される。読み取りイネーブル信号ＤＯＥＮと外部制御ピンＡＣＳとによるＭＲＡＭのＤＱターミナルでのＯＤＴ動作は、図６１のように表される。
【０３２６】
図６１を参照すれば、ＭＲＡＭの読み取り動作時、論理が“ハイ”に活性化される読み取りイネーブル信号ＤＯＥＮに応答して、第１及び第２ＭＵＸ部６０１，６０２の出力端子Ｏに、電源電圧ＶＤＤＱが出力される。これによって、スイッチＳＷＵ１，ＳＷＵ２がターンオプされて、ターミネーション抵抗は無限（∞）に表され、ＤＱターミナルには、データドライバのインピーダンスが表される。
【０３２７】
ＭＲＡＭの書き込み動作時、論理が“ロー”に非活性化される読み取りイネーブル信号ＤＯＥＮに応答して、第１ＭＵＸ部６０１の出力端子Ｏに、接地電圧ＶＳＳＱが出力され、第２ＭＵＸ部６０２の出力端子Ｏに、外部制御ピンＡＣＳの論理レベルが出力される。外部制御ピンＡＣＳの論理が“ハイ”であれば、スイッチＳＷＵ１はオンになり、スイッチＳＷＵ２がオフになり、ＤＱターミナルの抵抗ＲＵ１として、ダイナミックターミネーション抵抗ＲＴＴ＿ＷＲが設定される。外部制御ピンＡＣＳが論理“ロー”であれば、スイッチＳＷＵ１，ＳＷＵ２がオンになり、ＤＱターミナルの並列連結された抵抗ＲＵ１，ＲＵ２として、ノミナルターミネーション抵抗ＲＴＴ＿ＮＯＭが設定される。
【０３２８】
図６２は、本発明の多様な実施形態によるＭＲＡＭを説明する図面である。
【０３２９】
図６２を参照すれば、ＭＲＡＭ６２０は、動作速度の高速化のために、外部装置とインターフェースされるＤＱ信号のスイング幅を狭くしている。その理由は、信号伝達にかかる時間を最小化するためである。ＤＱ信号のスイング幅が狭くなるほど、外部ノイズのノイズに対する影響が増加し、インターフェース端でインピーダンスミスマッチングによる信号の反射も深刻になる。インピーダンスミスマッチングは、外部ノイズや電源電圧の変動、動作温度の変化、製造工程の変化などに起因して発生する。
【０３３０】
インピーダンスミスマッチングが発生すれば、ＤＱデータの高速伝送が困難になり、ＭＲＡＭのデータ出力端から出力されるＤＱデータが歪曲される。受信側の半導体装置が、歪曲されたＤＱデータを入力端に受信する場合、セットアップ／ホールドフェイルまたは入力レベルの判断ミスなどの問題をもたらす。
【０３３１】
システム内の伝送側と受信側とのインピーダンスマッチングのために、伝送側では、出力回路により、ソースターミネーションが行われ、受信側では、入力パッドに接続された入力回路に並列連結されたターミネーション回路により、並列ターミネーションが行われる。ＰＶＴ(Process Voltage Temperature)変動に基づいたターミネーションに対して、プルアップ及びプルダウンコードを提供するプロセスは、ＺＱキャリブレーションに係る。ＺＱノードを使用して、キャリブレーションが行われるので、ＺＱキャリブレーションという。ＭＲＡＭ６２０の場合、ＤＱパッドのターミネーション抵抗は、ＺＱキャリブレーションの結果として生成されるコードを使用して制御される。
【０３３２】
ＭＲＡＭ６２０は、ＭＲＡＭセルアレイ及びロジック部６２１、ＺＱピンに連結される外部抵抗ＲＺＱ、キャリブレーション回路６２２、及びＤＱパッドに連結される出力ドライバ６２３を備える。ＭＲＡＭセルアレイ及びロジック部６２１は、行及び列に複数個のＳＴＴ−ＭＲＡＭセルが配列され、ＳＴＴ−ＭＲＡＭセルに／から書き込み／読み取りデータを入出力する。読み取り動作時、ＭＲＡＭセルアレイ及びロジック部６２１から出力される読み取り制御信号ＲＤ＿ＣＴＲＬは、出力ドライバ６２３を通じて、ＤＱパッドに出力される。読み取り制御信号ＲＤ＿ＣＴＲＬは、出力ドライバ６２３に提供されるＭＲＡＭセルアレイ６２１の読み取りデータと、色々な制御信号とを結合して、代表して表した信号である。
【０３３３】
キャリブレーション回路６２２は、第１比較部６２４、第１カウンタ６２５、第１キャリブレーション抵抗部６２６、第２キャリブレーション抵抗部６２７、第２比較部６２８、及び第２カウンタ６２９を備える。
【０３３４】
第１比較部６２４は、ＺＱピンの電圧と基準電圧ＶＲＥＦとを比較し、比較結果である第１アップ／ダウン信号ＵＰ１／ＤＮ１を、第１カウンタ６２５に伝達する。第１カウンタ６２５は、第１アップ／ダウン信号ＵＰ１／ＤＮ１に応答して、カウント動作を行って、第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞を出力する。基準電圧ＶＲＥＦは、例えば、電源電圧ＶＤＤＱの半分に該当する電圧レベルを有するように設定される。第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞は、外部抵抗ＲＺＱと同じ値を有するように、第１キャリブレーション抵抗部６２６をキャリブレーションする。
【０３３５】
第１キャリブレーション抵抗部６２６は、電源電圧ＶＤＤＱとＺＱピンとの間に、第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞それぞれを、自体のゲートに入力するＰＭＯＳトランジスタと、ＰＭＯＳトランジスタそれぞれに直列連結される抵抗とから構成される。第１キャリブレーション抵抗部６２６は、第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞に応答して、抵抗値を調整する。第１比較部６２４、第１カウンタ６２５及び第１キャリブレーション抵抗部６２６は、ＺＱピンに連結された外部抵抗ＲＺＱと、第１キャリブレーション抵抗部６２６との全体の抵抗値が同一になるまで、すなわち、ＺＱピンの電圧が基準電圧ＶＲＥＦと同一になるまで比較して、第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞を生成する。第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞を生成するための反復動作であるプルアップキャリブレーションが行われる。
【０３３６】
ＺＱピンには、例えば、２４０Ωの外部抵抗ＲＺＱが連結される。基準電圧ＶＲＥＦは、電源電圧ＶＤＤＱの半分に該当する電圧レベルを有するので、第１比較部６２４は、第１キャリブレーション抵抗部６２６の全体の抵抗値が、外部抵抗ＲＺＱの抵抗値２４０Ωと同一になるように、第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞を生成する。
【０３３７】
第２キャリブレーション抵抗部６２７は、第１キャリブレーション抵抗部６２６と同一な抵抗値を有するようにキャリブレーションが行われつつ、第２キャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞を生成する。第２キャリブレーション抵抗部６２７は、プルアップキャリブレーション抵抗部６２７ａと、プルダウンキャリブレーション抵抗部６２７ｂとを備える。
【０３３８】
プルアップキャリブレーション抵抗部６２７ａは、第１キャリブレーション抵抗部６２６と同様に構成される。プルアップキャリブレーション抵抗部６２７ａは、プルアップキャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞を受信して、第１キャリブレーション抵抗部６２６の全体の抵抗値と同一な抵抗値を有する。プルアップキャリブレーション抵抗部６２７ａとプルダウンキャリブレーション抵抗部６２７ｂとの間の連結ノードＺＱ＿Ｎは、第２比較部６２８の一側の入力に提供される。
【０３３９】
プルダウンキャリブレーション抵抗部６２７ｂは、接地電圧ＶＳＳＱとＺＱ＿Ｎノードとの間に、第２キャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞それぞれを、自体のゲートに入力するＮＭＯＳトランジスタと、ＮＭＯＳトランジスタそれぞれに直列連結される抵抗とから構成される。プルダウンキャリブレーション抵抗部６２７ｂは、第２キャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞に応答して、抵抗値を調整する。
【０３４０】
プルダウンキャリブレーション抵抗部６２７ｂは、第２比較部６２８と第２カウンタ６２９とを利用して、ＺＱ＿Ｎノードの電圧が基準電圧ＶＲＥＦと同一になるように、すなわち、プルダウンキャリブレーション抵抗部６２７ｂの全体の抵抗値が、プルアップキャリブレーション抵抗部６２７ａの全体の抵抗値と同一になるように、プルダウンキャリブレーションを行う。反復的なプルダウンキャリブレーション動作を通じて、第２キャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞が発生する。
【０３４１】
第１及び第２キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞，ＮＣＯＤＥ＜０：Ｎ＞は、出力ドライバ６２３のターミネーション抵抗値を決定する。出力ドライバ６２３は、ＤＱパッドに連結されるプルアップターミネーション抵抗部６２３ａ及びプルダウンターミネーション抵抗部６２３ｂ、並びに第１及び第２プリドライバ６３１，６３２を備える。プルアップターミネーション抵抗部６２３ａは、第１キャリブレーション抵抗部６２６及びプルアップキャリブレーション抵抗部６２７ａと同様に構成され、プルダウンターミネーション抵抗部６２３ｂは、プルダウンキャリブレーション抵抗部６２７ｂと同様に構成される。
【０３４２】
第１プリドライバ６３１は、ＭＲＡＭセルアレイ及びロジック部６２１から出力される読み取り制御信号ＲＤ＿ＣＴＲＬと、第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞とを受信して、第１プルアップターミネーション抵抗部６２３ａを制御する。第２プリドライバ６３２は、ＭＲＡＭセルアレイ及びロジック部６２１から出力される読み取り制御信号ＲＤ＿ＣＴＲＬと、第２キャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞とを受信して、第２プルアップターミネーション抵抗部６２３ａを制御する。
【０３４３】
読み取り制御信号ＲＤ＿ＣＴＲＬの論理状態は、プルアップターミネーション抵抗部６２３ａをターンオンするか、プルダウンターミネーション抵抗部６２３ｂをターンオンするかを決定する。読み取り制御信号ＲＤ＿ＣＴＲＬの論理が“ハイ”であれば、プルアップターミネーション抵抗部６２３ａがターンオンされて、ＤＱパッドの論理は、“ハイ”に出力される。ターンオンされるプルアップターミネーション抵抗部６２３ａ内の抵抗それぞれのオン／オフは、第１キャリブレーションコードＰＣＯＤＥ＜０：Ｎ＞により決定される。
【０３４４】
読み取り制御信号ＲＤ＿ＣＴＲＬの論理が“ロー”であれば、プルダウンターミネーション抵抗部６２３ｂがターンオンされて、ＤＱパッドの論理は、“ロー”に出力される。ターンオンされるプルダウンターミネーション抵抗部６２３ｂ内の抵抗それぞれのオン／オフは、第２キャリブレーションコードＮＣＯＤＥ＜０：Ｎ＞により決定される。
【０３４５】
ＭＲＡＭ６２０のＯＤＴは、ＺＱキャリブレーション動作により、キャリブレーション抵抗６２６，６２７ａ，６２７ｂとターミネーション抵抗６２３ａ，６２３ｂとの間にミスマッチがなく、一定の比で抵抗値を増加または減少させる。
【０３４６】
本実施形態におけるＯＤＴは、プルアップターミネーション抵抗部６２３ａと、プルダウンターミネーション抵抗部６２３ｂの抵抗値を決定する場合について説明しているが、ＭＲＡＭのＯＤＴ装置は、常にプルアップターミネーション抵抗部６２３ａと、プルダウンターミネーション抵抗部６２３ｂとをいずれも含んでいるものではない。例えば、ＭＲＡＭの出力ドライバ側では、プルアップターミネーション抵抗部６２３ａと、プルダウンターミネーション抵抗部６２３ｂとをいずれも使用し、入力バッファ側では、プルアップターミネーション抵抗部６２３ａのみを使用する。
【０３４７】
図６３ないし図６９は、本発明の多様な実施形態によるＭＲＡＭパッケージ、ピン及びモジュールを説明する図面である。ＭＲＡＭは、ＳＤＲＡＭと互換可能なピン構成及びパッケージを構成する。また、ＭＲＡＭチップから構成されたモジュールは、ＳＤＲＡＭモジュールと互換可能に具現される。すなわち、ＭＲＡＭチップのピン配列は、ＤＤＲ２  ＳＤＲＡＭ、ＤＤＲ３  ＳＤＲＡＭまたはＤＤＲ４  ＳＤＲＡＭのうちいずれか一つと互換可能に具現される。
【０３４８】
図６３を参照すれば、ＭＲＡＭパッケージ６３０は、半導体メモリ装置本体６３１と、ボールグリッドアレイ（ＢＧＡ）６３２とを備える。ボールグリッドアレイ６３２は、複数のソルダーボールを備える。複数のソルダーボールは、半導体メモリ装置本体６３１と印刷回路基板（図示せず）とを連結する。ソルダーボールは、導電物質で形成される。
【０３４９】
図６４Ａを参照すれば、ＭＲＡＭパッケージがＸ４またはＸ８データ入出力仕様によって使われる時、ボールグリッドアレイは、１３行９列に配列される。１３行は、ＡないしＮ行として定義され、９列は、１ないし９列として定義される。ボールグリッドアレイの１ないし３行及び７ないし９列は、ソルダーボール領域である。ソルダーボール領域には、ソルダーボールΟが提供される。ボールグリッドアレイの４ないし６列は、ダミーボール領域（＋）である。ダミーボール領域には、ソルダーボールが提供されない。すなわち、ボールグリッドアレイにおいて、総７８個のソルダーボールが提供される。
【０３５０】
図６４Ｂを参照すれば、ＭＲＡＭパッケージがＸ１６データ入出力仕様によって使われる時、ボールグリッドアレイは、１６行９列に配列される。１６行は、ＡないしＴ行として定義され、９列は、１ないし９列として定義される。ボールグリッドアレイの１ないし３行及び７ないし９列は、ソルダーボール領域であり、４ないし６列は、ダミーボール領域（＋）である。ボールグリッドアレイにおいて、総９６個のソルダーボールが提供される。
【０３５１】
図６５を参照すれば、Ｘ４またはＸ８データ入出力仕様のＭＲＡＭパッケージのピン構成が、ＤＤＲ３  ＳＤＲＡＭと互換可能に配列される。ピン配列には、電源電圧ＶＤＤ，ＶＤＤＱ、接地電圧ＶＳＳ，ＶＳＳＱ、データ入出力信号ＤＱ０ないしＤＱ７、アドレス信号Ａ０ないしＡ１４、クロック信号ＣＫ，ＣＫ＃、クロックイネーブル信号ＣＫＥ、コマンド信号ＣＡＳ＃，ＲＡＳ＃，ＷＥ＃などが含まれる。
【０３５２】
図６６を参照すれば、Ｘ４またはＸ８データ入出力仕様のＭＲＡＭパッケージのピン構成が、ＤＤＲ４  ＳＤＲＡＭと互換可能に配列される。ピン配列には、電源電圧ＶＤＤ，ＶＰＰ，ＶＤＤＱ、接地電圧ＶＳＳ，ＶＳＳＱ、データ入出力信号ＤＱ０ないしＤＱ７、アドレス信号Ａ０ないしＡ１７、クロック信号ＣＫ＿ｔ，ＣＫ＿ｃ、クロックイネーブル信号ＣＫＥ、コマンド信号ＣＡＳ＿ｎ，ＲＡＳ＿ｎ，ＷＥ＿ｎなどが含まれる。
【０３５３】
図６７を参照すれば、ＭＲＡＭモジュール６７０は、印刷回路基板６７１、複数のＭＲＡＭチップ６７２及びコネクタ６７３を備える。複数のＭＲＡＭチップ６７２は、印刷回路基板６７１の上面と下面とに結合される。コネクタ６７３は、導電線（図示せず）を通じて、複数のＭＲＡＭチップ６７２と電気的に連結される。また、コネクタ６７３は、外部ホストのスロットに連結される。
【０３５４】
それぞれのＭＲＡＭチップ６７２は、多様なインターフェース機能を提供するインターフェース部６７６を備える。インターフェース部６７６は、ＳＤＲ、ＤＤＲ、ＱＤＲまたはＯＤＲインターフェース、パケットプロトコルインターフェース、ソースシンクロナスインターフェース、シングルエンドシグナリングインターフェース、差動エンドシグナリングインターフェース、ＰＯＤインターフェース、マルチレベルシングルエンドシグナリングインターフェース、マルチレベル差動エンドシグナリングインターフェース、ＬＶＤＳインターフェース、双方向インターフェース、及びＣＴＴインターフェースを支援する。インターフェース部６７６は、コマンド／アドレスクロック信号周波数の２倍である差動データクロック信号により、ＤＱ信号をサンプリングする。
【０３５５】
インターフェース部６７６は、多様なインターフェースでのデータ伝送を、クロック信号と同期化させるために、デジタルＤＬＬ／ＰＬＬまたはアナログＤＬＬ／ＰＬＬを備え、ＤＬＬ／ＰＬＬなしに高速シンクロナスバスにインターフェースされる。インターフェース部６７６は、データワード間のビットスイッチングを最小化するために、書き込みＤＢＩ機能と読み取りＤＢＩ機能とを提供する。インターフェース部６７６は、インピーダンスマッチングのためのＯＤＴ機能を提供し、ＺＱキャリブレーション動作により、ターミネーション抵抗を制御する。
【０３５６】
図６８を参照すれば、ＭＲＡＭモジュール６８０は、印刷回路基板６８１、複数のＭＲＡＭチップ６８２、コネクタ６８３及び複数のバッファチップ６８４を備える。複数のバッファチップ６８４は、それぞれのＭＲＡＭチップ６８２とコネクタ６８３との間に配置される。ＭＲＡＭチップ６８２とバッファチップ６８４は、印刷回路基板６８１の上面及び下面に提供される。印刷回路基板６８１の上面及び下面に形成されるＭＲＡＭチップ６８２とバッファチップ６８４は、複数のビアホールを通じて連結される。
【０３５７】
それぞれのＭＲＡＭチップ６８２は、当該ＭＲＡＭチップ６８２の多様なインターフェース機能を提供するインターフェース部６８６を備える。インターフェース部６８６は、前述した図６７のインターフェース部６７６と同じ機能を有する。
【０３５８】
バッファチップ６８４は、バッファチップ６８４と連結されるＭＲＡＭチップ６８２の特性をテストした結果を保存する。バッファチップ６８４は、保存された特性情報を利用して、当該ＭＲＡＭチップ６８２の動作を管理することによって、ウイークセルやウイークページがＭＲＡＭチップ６８２の動作に及ぶ影響を減少させる。例えば、バッファチップ６８４は、その内部に保存部を置き、ＭＲＡＭチップ６８２のウイークセルまたはウイークページを救済する。
【０３５９】
図６９を参照すれば、ＭＲＡＭモジュール６９０は、印刷回路基板６９１、複数のＭＲＡＭチップ６９２、コネクタ６９３、複数のバッファチップ６９４及びコントローラ６９５を備える。コントローラ６９５は、ＭＲＡＭチップ６９２及びバッファチップ６９４と通信し、ＭＲＡＭチップ６９２の動作モードを制御する。コントローラ６９５は、ＭＲＡＭチップ６９５のモードレジスタを利用して、多様な機能、特性及びモードを制御する。
【０３６０】
コントローラ６９５は、例えば、ＭＲＡＭチップ６９２のスキューを補償するように、リードレベリング、ライトレベリング及びリードプリアンブルトレーニングを制御し、一つの動作が完了した後に直ちにプリチャージ動作が自動的に開始するように、ライトリカバリー（ＷＲ）時間と、読み取り・ツー・プリチャージ（ＲＴＰ）時間とを制御する。また、コントローラ６９５は、ＭＲＡＭチップ６９２のＶｒｅｆモニタリング及びデータマスキング動作などを制御する。
【０３６１】
それぞれのＭＲＡＭチップ６９２は、当該ＭＲＡＭチップ６９２の多様なインターフェース機能を提供するインターフェース部６９６を備える。インターフェース部６９６は、前述した図６７のインターフェース部６７６と同じ機能を有する。
【０３６２】
ＭＲＡＭモジュール６７０，６８０，６９０は、ＳＩＭＭ(Single in-line memory module)、ＤＩＭＭ(Dual in-line memory module)、ＳＯ−ＤＩＭＭ(Small-outline DIMM)、ＵＤＩＭＭ(Unbuffered DIMM)、ＦＢＤＩＭＭ(Fully-buffered DIMM)、ＲＢＤＩＭＭ(Rank-buffered DIMM)、ＬＲＤＩＭＭ(Load-reduced DIMM)、ｍｉｎｉ−ＤＩＭＭ及びｍｉｃｒｏ−ＤＩＭＭなどのメモリモジュールに適用される。
【０３６３】
図７０は、本発明の多様な実施形態によるＭＲＡＭ半導体レイヤーを備える積層構造の半導体装置を説明する図面である。
【０３６４】
図７０を参照すれば、半導体装置７００は、複数のＭＲＡＭ半導体レイヤーＬＡ１ないしＬＡｎを備える。半導体レイヤーＬＡ１ないしＬＡｎそれぞれは、ＭＲＡＭセルで構成されるメモリセルアレイ７０１を含むメモリチップであり、半導体レイヤーＬＡ１ないしＬＡｎのうち一部は、外部のコントローラとインターフェーシングを行うマスターチップであり、残りは、データを保存するスレーブチップである。図７０において、最下に位置する半導体レイヤーＬＡ１は、マスターチップであり、残りの半導体レイヤーＬＡ２ないしＬＡｎは、スレーブチップである。
【０３６５】
複数の半導体レイヤーＬＡ１ないしＬＡｎは、貫通シリコンビア（ＴＳＶ）７０２を通じて、信号を互いに送受信し、マスターチップＬＡ１は、外面に形成された導電手段（図示せず）を通じて、外部のメモリコントローラ（図示せず）と通信する。
【０３６６】
また、半導体レイヤーＬＡ１ないしＬＡｎ間の信号の伝達は、光学的な入出力接続により行われる。例えば、ラジオ周波数（ＲＦ）波または超音波を利用する放射形方式、磁気誘導を利用する誘導カップリング方式、または磁場共振を利用する非放射形方式を利用して、互いに連結される。
【０３６７】
放射形方式は、モノポールやＰＩＦＡ(planar inverted-F antenna)のアンテナを利用して、無線で信号を伝達する方式である。経時的に変化する電界や磁界が互いに影響を与えつつ放射が起こり、同じ周波数のアンテナがある場合、入射波の極特性に合わせて信号を受信する。
【０３６８】
誘導カップリング方式は、コイルを数回巻いて一方向に強い磁界を発生させ、類似した周波数で共振するコイルを近接させてカップリングを発生させる方式である。
【０３６９】
非放射形方式は、近距離電磁場を通じて、同じ周波数で共振する二つの媒体間で電磁波を移動させる減衰波結合を利用する方式である。
【０３７０】
それぞれの半導体レイヤーＬＡ１ないしＬＡｎは、当該半導体レイヤーＬＡ１ないしＬＡｎの多様なインターフェース機能を提供するインターフェース部７０６を備える。インターフェース部７０６は、前述した図６７のインターフェース部６７６と同じ機能を有する。
【０３７１】
前述した図６７ないし図６９のモジュール構造において、それぞれのＭＲＡＭチップは、複数のＭＲＡＭ半導体レイヤーＬＡ１ないしＬＡｎを備える。
【０３７２】
図７１は、本発明の多様な実施形態によるＭＲＡＭを備えるメモリシステムを説明する図面である。
【０３７３】
図７１を参照すれば、メモリシステム７１０は、光連結装置７１１Ａ，７１１Ｂ、コントローラ７１２及びＭＲＡＭ７１３を備える。光連結装置７１１Ａ，７１１Ｂは、コントローラ７１２とＭＲＡＭ７１３とを相互連結する。コントローラ７１２は、コントロールユニット７１４、第１伝送部７１５及び第１受信部７１６を備える。コントロールユニット７１４は、第１電気信号ＳＮ１を、第１伝送部７１５へ伝送する。第１電気信号ＳＮ１は、ＭＲＡＭ７１３へ伝送されるコマンド信号、クロック信号、アドレス信号または書き込みデータなどで構成される。
【０３７４】
第１伝送部７１５は、第１光変調器７１５Ａを備え、第１光変調器７１５Ａは、第１電気信号ＳＮ１を第１光送信信号ＯＴＰ１ＥＣに変換して、光連結装置７１１Ａへ伝送する。第１光送信信号ＯＴＰ１ＥＣは、光連結装置７１１Ａを通じて、シリアル通信により伝送される。第１受信部７１６は、第１光復調器７１６Ｂを備え、第１光復調器７１６Ｂは、光連結装置７１１Ｂから受信された第２光受信信号ＯＰＴ２ＯＣを、第２電気信号ＳＮ２に変換して、コントロールユニット７１４へ伝送する。
【０３７５】
ＭＲＡＭ７１３は、第２受信部７１７、ＳＴＴ＿ＭＲＡＭセルを含むメモリ領域７１８及び第２伝送部７１９を備える。また、ＭＲＡＭ７１３は、多様なインターフェース機能を提供するインターフェース部を備える。第２受信部７１７は、第２光復調器７１７Ａを備え、第２光復調器７１７Ａは、光連結装置７１１Ａから受信された第１光受信信号ＯＰＴ１ＯＣを、第１電気信号ＳＮ１に変換して、メモリ領域７１８へ伝送する。
【０３７６】
メモリ領域７１８では、第１電気信号ＳＮ１に応答して、書き込みデータをＳＴＴ−ＭＲＡＭセルに書き込むか、またはメモリ領域７１８から読み取られたデータを、第２電気信号ＳＮ２として第２伝送部７１９へ伝送する。第２電気信号ＳＮ２は、メモリコントローラ７１２へ伝送されるクロック信号及び読み取りデータなどで構成される。第２伝送部７１９は、第２光変調器７１９Ｂを備え、第２光変調器７１９Ｂは、第２電気信号ＳＮ２を第２光データ信号ＯＰＴ２ＥＣに変換して、光連結装置７１１Ｂへ伝送する。第２光送信信号ＯＴＰ２ＥＣは、光連結装置７１１Ｂを通じて、シリアル通信により伝送される。
【０３７７】
図７２は、本発明の多様な実施形態によるＭＲＡＭを備えるデータ処理システムを説明する図面である。
【０３７８】
図７２を参照すれば、データ処理システム７２０は、第１装置７２１、第２装置７２２及び複数個の光連結装置７２３，７２４を備える。第１装置７２１と第２装置７２２は、シリアル通信により、光信号を通信する。
【０３７９】
第１装置７２１は、ＭＲＡＭ７２５Ａ、第１光源７２６Ａ、電光変換動作を行う第１光変調器７２７Ａ、及び光電変換動作を行う第１光復調器７２８Ａを備える。第２装置７２２は、ＭＲＡＭ７２５Ｂ、第２光源７２６Ｂ、第２光変調器７２７Ｂ、及び第２光復調器７２８Ｂを備える。ＭＲＡＭ７２５Ａ，７２５Ｂは、多様なインターフェース機能を提供するインターフェース部を備える。
【０３８０】
第１及び第２光源７２６Ａ，７２６Ｂは、持続波形を有する光信号を出力する。第１及び第２光源７２６Ａ，７２６Ｂは、多波長光源である分散型フィードバックレーザーダイオード(Distributed Feed-Back Laser Diode: DFB-LD)、またはファブリーペロレーザーダイオード(Fabry Perot Laser Diode: FP-LD)を光源として使用する。
【０３８１】
第１光変調器７２７Ａは、伝送データを光送信信号に変換して、光連結装置７２３へ伝送する。第１光変調器７２７Ａは、伝送データによって、第１光源７２６Ａで受信された光信号の波長を変調する。第１光復調器７２８Ａは、第２装置７２２の第２光変調器７２７Ｂから出力された光信号を、光連結装置７２４を通じて受信して復調し、復調された電気信号を出力する。
【０３８２】
第２光変調器７２７Ｂは、第２装置７２２の伝送データを光送信信号に変換して、光連結装置７２４へ伝送する。第２光変調器７２７Ｂは、伝送データによって、第２光源７２６Ｂで受信された光信号の波長を変調する。第２光復調器７２８Ｂは、第１装置７２１の第１光変調器７２７Ａから出力された光信号を、光連結装置７２３を通じて受信して復調し、復調された電気信号を出力する。
【０３８３】
図７３は、本発明の多様な実施形態によるＭＲＡＭを備えるサーバシステムを説明する図面である。
【０３８４】
図７３を参照すれば、サーバシステム７３０は、メモリコントローラ７３２と、複数のメモリモジュール７３３とを備える。それぞれのメモリモジュール７３３は、複数のＭＲＡＭチップ７３４を備える。ＭＲＡＭチップ７３４は、ＳＴＴ＿ＭＲＡＭセルを含むメモリ領域と、多様なインターフェース機能を提供するインターフェース部とを備える。
【０３８５】
サーバシステム７３０は、第１回路基板７３１のソケット７３５に、第２回路基板７３６が結合される構造を有する。サーバシステム７３０は、信号チャネル別に一つの第２回路基板７３６が第１回路基板７３１と連結されるチャネル構造を設計する。しかし、これに制限されるものではなく、多様な構造を有してもよい。
【０３８６】
一方、メモリモジュール７３３の信号の伝達は、光学的な入出力接続により行われる。光学的な入出力接続のために、サーバシステム７３０は、電光変換ユニット７３７をさらに備え、メモリモジュール７３３それぞれは、光電変換ユニット７３８をさらに備える。
【０３８７】
メモリコントローラ７３２は、電気的チャネルＥＣを通じて、電光変換ユニット７３７に接続される。電光変換ユニット７３７は、電気的チャネルＥＣを通じて、メモリコントローラ７３２から受信された電気的信号を、光信号に変換して、光チャネルＯＣに伝達する。また、電光変換ユニット７３７は、光チャネルＯＣを通じて受信される光信号を、電気的信号に変換して、電気的チャネルＥＣに伝達する信号処理を行う。
【０３８８】
メモリモジュール７３３は、光チャネルＯＣを通じて、電光変換ユニット７３７に接続される。メモリモジュール７３３に印加された光信号は、光電変換ユニット７３８を通じて、電気的信号に変換されて、ＭＲＡＭチップ７３４に伝達される。かかる光連結メモリモジュールで構成されたサーバシステム７３０は、高い保存容量及び速い処理速度を支援することができる。
【０３８９】
図７４は、本発明の多様な実施形態によるＭＲＡＭが装着されたコンピュータシステムを説明する図面である。
【０３９０】
図７４を参照すれば、コンピュータシステム７４０は、モバイル機器やデスクトップコンピュータなどに装着される。コンピュータシステム７４０は、システムバス７４４に電気的に連結されるＭＲＡＭメモリシステム７４１、ＣＰＵ７４５、ＲＡＭ７４６、ユーザインターフェース７４７、及びベースバンドチップセットのようなモデム７４８を備える。コンピュータシステム７４０には、応用チップセット、カメライメージプロセッサ(Camera Image Processor:CIS)、入出力装置などがさらに提供される。
【０３９１】
ユーザインターフェース７４７は、通信ネットワークへデータを伝送するか、または通信ネックワークからデータを受信するためのインターフェースである。ユーザインターフェース７４７は、有無線形態であり、アンテナまたは有無線トランシーバなどを備える。ユーザインターフェース７４７またはモデム７４８を通じて提供されるか、またはＣＰＵ  ７４５により処理されたデータは、ＭＲＡＭメモリシステム７４１に保存される。
【０３９２】
ＭＲＡＭメモリシステム７４１は、ＭＲＡＭ７４２と、メモリコントローラ７４３とを備える。ＭＲＡＭ７４２には、ＣＰＵ７４５により処理されたデータ、または外部から入力されたデータが保存される。ＭＲＡＭ７４２は、ＳＴＴ＿ＭＲＡＭセルを含むメモリ領域と、多様なインターフェース機能を提供するインターフェース部とを備える。
【０３９３】
コンピュータシステム７４０が無線通信を行う装備である場合、コンピュータシステム７４０は、ＣＤＭＡ(Code Division Multiple Access)、ＧＳＭ（登録商標）(Global System for Mobile communication)、ＮＡＤＣ(North American Multiple Access)、ＣＤＭＡ２０００のような通信システムで使われる。コンピュータシステム７４０は、ＰＤＡ(Personal Digital Assistant)、ポータブルコンピュータ、ウェブタブレット、デジタルカメラ、ＰＭＰ(Portable Media Player)、モバイルフォン、無線フォン、ラップトップコンピュータのような情報処理装置に装着される。
【０３９４】
システムには、処理速度の速いキャッシュメモリ、ＲＡＭのような大容量データを保存するためのストレージを別途に設置したのに対して、本発明の実施形態による一つのＭＲＡＭシステムにより、前述したメモリをいずれも代替することができる。すなわち、ＭＲＡＭを備えるメモリ装置で大容量のデータを速く保存できるので、コンピュータシステム構造が単純になる。
【０３９５】
本発明は、図面に示した実施形態を参照して説明したが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【０３９６】
本発明は、例えば、電子機器関連の技術分野に適用可能である。
【符号の説明】
【０３９７】
１０    半導体メモリシステム
１１    メモリコントローラ
１２    ＭＲＡＭ
１４    制御ロジック及びコマンドデコーダ
１５    モードレジスタ
１６    アドレスバッファ
１７    ロウデコーダアドレスマルチプレクサ
１８    バンク制御ロジック部
１９    カラムアドレスカウンタ及びラッチ
２０    ロウデコーダ
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ    メモリバンク
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ    センスアンプ
２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ    カラムデコーダ
２４    Ｉ／Ｏゲーティング及びＤＭロジック部
２５    読み取りラッチ
２６    マルチプレクサ
２７    データドライバ
２８    ストローブ信号発生部
２９    ＤＬＬ
３５    データレシーバ
３６    入力レジスタ
３７    書き込みＦＩＦＯ及びドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４Ａ】
2014022030.tif 000069
【図６４Ｂ】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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