(57)【要約】【課題】素子のラッチアップ耐量を大きくしてＲＢＳＯＡを広くし、かつオン電圧を小さくする。【解決手段】ｐ型ベース層４が半導体基板１の上面側に設けられている。ｎ＋型エミッタ領域５が半導体基板１の凸部２に設けられている。ｐ＋型コンタクト領域６が半導体基板１の凹部３に設けられている。ゲート電極９がｎ＋型エミッタ領域５及びｐ型ベース層４を貫通するゲートトレンチ７内に設けられている。ダミーゲート電極１１がｐ＋型コンタクト領域６及びｐ型ベース層４を貫通するダミートレンチ８内に設けられている。エミッタ電極１４がｎ＋型エミッタ領域５及びｐ＋型コンタクト領域６に接続されている。半導体基板１の下面側にｐ型コレクタ層１５とコレクタ電極１６が設けられている。ゲートトレンチ７とダミートレンチ８の深さ方向の長さは同じであり、ダミートレンチ８の下端部がゲートトレンチ７の下端部より下にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
上面に凸部と凹部を有する半導体基板と、
前記半導体基板の上面側に設けられたｐ型ベース層と、
前記凸部において前記ｐ型ベース層上に設けられたｎ＋型エミッタ領域と、
前記凹部において前記ｐ型ベース層上に設けられたｐ＋型コンタクト領域と、
前記ｎ＋型エミッタ領域及び前記ｐ型ベース層を貫通するゲートトレンチと、
前記ｐ＋型コンタクト領域及び前記ｐ型ベース層を貫通するダミートレンチと、
前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、
前記ダミートレンチ内に絶縁膜を介して設けられたダミーゲート電極と、
前記ｎ＋型エミッタ領域及び前記ｐ＋型コンタクト領域に接続されたエミッタ電極と、
前記半導体基板の下面側に設けられたｐ型コレクタ層と、
前記ｐ型コレクタ層に接続されたコレクタ電極とを備え、
前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする半導体装置。
【請求項２】
前記ｐ＋型コンタクト領域と前記ｐ型ベース層の接合部が、前記ｎ＋型エミッタ領域と前記ｐ型ベース層の接合部より深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｐ＋型コンタクト領域の不純物濃度は前記ｎ＋型エミッタ領域より高いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
複数並んで配置された前記ダミートレンチ間において前記半導体基板と前記エミッタ電極を絶縁させる第１の層間絶縁膜を更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記ダミーゲート電極は前記エミッタ電極に接続されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ｐ＋型コンタクト領域と前記エミッタ電極との接合部を前記ｎ＋型エミッタ領域と前記エミッタ電極との接合部から分離する第２の層間絶縁膜を更に備えることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
半導体基板の上面側にｐ型ベース層を形成する工程と、
前記ｐ型ベース層上にｎ＋型エミッタ領域を形成する工程と、
前記ｎ＋型エミッタ領域以外の領域において前記半導体基板の上面をエッチングして凹部を形成する工程と、
前記凹部において前記ｐ型ベース層上にｐ＋型コンタクト領域を形成する工程と、
前記ｎ＋型エミッタ領域及び前記ｐ型ベース層を貫通するゲートトレンチと、前記ｐ＋型コンタクト領域及び前記ｐ型ベース層を貫通するダミートレンチとを同時に形成する工程と、
前記ゲートトレンチ内に絶縁膜を介してゲート電極を形成する工程と、
前記ダミートレンチ内に絶縁膜を介してダミーゲート電極を形成する工程と、
前記ｎ＋型エミッタ領域及び前記ｐ＋型コンタクト領域に接続されたエミッタ電極を形成する工程と、
前記半導体基板の下面側にｐ型コレクタ層を形成する工程と、
前記ｐ型コレクタ層に接続されたコレクタ電極を形成する工程とを備え、
前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置のラッチアップ耐量を大きくしてＲＢＳＯＡを広くし、かつオン電圧を小さくすることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
省エネの観点から、汎用インバータ・ＡＣサーボ等の分野で三相モータの可変速制御を行なうためのパワーモジュール等に実装される半導体装置としてＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）が広く使用されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−０１６２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＧＢＴの主要特性であるスイッチング損失及び飽和電圧とＳＯＡ（Safe Operating Area：安全動作領域）とはトレードオフの関係にあるが、スイッチング損失及び飽和電圧が低く、ＳＯＡの広いＩＧＢＴが要求されている。
【０００５】
近年は、装置の小型化に伴う高電流密度（１２００Ｖクラスにおいて１５０Ａ／ｃｍ２以上）での使用や１５０℃以上での動作の保証も要求されており、従来よりも、ますますＳＯＡが広いＩＧＢＴが要求されている。ＳＯＡの一つであるＲＢＳＯＡ（Reverse Bias Safe Operating Area：逆バイアス安全動作領域）は、ＩＧＢＴがオン状態で流れている主電流をオフ状態へ移行したときに遮断できる能力の高さを示す。遮断できる主電流が大きい、即ちＲＢＳＯＡが広いことが望まれる。
【０００６】
ＩＧＢＴのターンオフ動作に際して主電流をオフ状態へ移行した時に電流が遮断できずに装置が破壊に至る要因として、寄生ｐｎｐトランジスタと寄生ｎｐｎで構成されるサイリスタがオンしてしまい、コレクタから流れる電流がゲート電圧とは無関係に流れ続け、ゲート電圧によってコレクタ電流が制御できなくなるラッチアップ現象がある。そして、装置が高温になると寄生ｎｐｎトランジスタのｐｎ接合部のビルトイン電圧が低下してしまうので、さらにラッチアップは発生しやすくなり、ＲＢＳＯＡは狭くなる。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は装置のラッチアップ耐量を大きくしてＲＢＳＯＡを広くし、かつオン電圧を小さくすることができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、上面に凸部と凹部を有する半導体基板と、前記半導体基板の上面側に設けられたｐ型ベース層と、前記凸部において前記ｐ型ベース層上に設けられたｎ＋型エミッタ領域と、前記凹部において前記ｐ型ベース層上に設けられたｐ＋型コンタクト領域と、前記ｎ＋型エミッタ領域及び前記ｐ型ベース層を貫通するゲートトレンチと、前記ｐ＋型コンタクト領域及び前記ｐ型ベース層を貫通するダミートレンチと、前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、前記ダミートレンチ内に絶縁膜を介して設けられたダミーゲート電極と、前記ｎ＋型エミッタ領域及び前記ｐ＋型コンタクト領域に接続されたエミッタ電極と、前記半導体基板の下面側に設けられたｐ型コレクタ層と、前記ｐ型コレクタ層に接続されたコレクタ電極とを備え、前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする。
【発明の効果】
【０００９】
本発明により、装置のラッチアップ耐量を大きくしてＲＢＳＯＡを広くし、かつオン電圧を小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】比較例に係る半導体装置を示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置はｎチャネルＩＧＢＴである。半導体基板１は上面に凸部２と凹部３を有し、ここではｎ−型の単結晶シリコンからなる。ｐ型ベース層４がｎ−型の半導体基板１の上面側に設けられている。ｎ＋型エミッタ領域５が凸部２においてｐ型ベース層４上に設けられている。ｐ＋型コンタクト領域６が凹部３においてｐ型ベース層４上に設けられている。
【００１３】
ゲートトレンチ７がｎ＋型エミッタ領域５及びｐ型ベース層４を貫通する。ダミートレンチ８がｐ＋型コンタクト領域６及びｐ型ベース層４を貫通する。ゲート電極９がゲートトレンチ７内にゲート酸化膜１０を介して設けられている。ダミーゲート電極１１がダミートレンチ８内にゲート酸化膜１０を介して設けられている。ゲート電極９及びダミーゲート電極１１は何れもドープトポリシリコンからなる。
【００１４】
ゲート電極９及びダミーゲート電極１１上にそれぞれ層間絶縁膜１２，１３が設けられている。アルミニウム（Ａｌ）等の金属膜からなるエミッタ電極１４が、層間絶縁膜１２，１３を含む半導体基板１の上部を覆うように設けられ、ｎ＋型エミッタ領域５及びｐ＋型コンタクト領域６と電気的に接続されている。
【００１５】
ｐ型コレクタ層１５が半導体基板１の下面側に設けられている。コレクタ電極１６がｐ型コレクタ層１５と電気的に接続されている。このコレクタ電極１６は、パワーモジュール等の組み立てにおいて金属電極（リード）にハンダで接合される場合には、例えばｐ型コレクタ層１５側からアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）等の金属膜による積層構造からなる。ゲートトレンチ７とダミートレンチ８の深さ方向の長さは同じであり、ダミートレンチ８の下端部がゲートトレンチ７の下端部より下にある。
【００１６】
ｐ＋型コンタクト領域６（凹部３）の上面とｎ＋型エミッタ領域５（凸部２）の上面の高さの差は０．３μｍ以上である。そして、ｐ＋型コンタクト領域６の拡散深さは０．３〜２μｍ、ｎ＋型エミッタ領域５の拡散深さは０．５μｍ以下である。従って、ｐ＋型コンタクト領域６とｐ型ベース層４の接合部が、ｎ＋型エミッタ領域５とｐ型ベース層４の接合部より０．１μｍ以上深いことになる。
【００１７】
ｐ＋型コンタクト領域６及びｎ＋型エミッタ領域５は、それぞれ不純物の表面濃度が１．０Ｅ＋１９／ｃｍ３以上であり、エミッタ電極１４とオーミック接触を形成している。ただし、ｐ＋型コンタクト領域６の不純物濃度はｎ＋型エミッタ領域５より高い。ダミートレンチ８は複数並んで配置され、層間絶縁膜１３がダミートレンチ８間において半導体基板１とエミッタ電極１４を絶縁させる。ダミーゲート電極１１はセル部の終端でエミッタ電極１４に接続されている。
【００１８】
続いて、本実施の形態に係る半導体装置であるｎチャネルＩＧＢＴの製造方法を説明する。図２〜図７は本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。まず、写真製版技術及びイオン注入技術を用いて、図２に示すように、半導体基板１の上面側にｐ型ベース層４を選択的に形成する。次に、写真製版技術及びイオン注入技術を用いて、図３に示すように、ｐ型ベース層４上にｎ＋型エミッタ領域５を選択的に形成する。
【００１９】
次に、図４に示すように、写真製版後にｎ＋型エミッタ領域５以外の領域において半導体基板１の上面をエッチングして凹部３を形成する。この際に同時に凸部２が形成されることとなる。次に、図５に示すように、写真製版技術及びイオン注入技術を用いて、凹部３においてｐ型ベース層４上にｐ＋型コンタクト領域６を形成する。
【００２０】
次に、図６に示すように、写真製版後に半導体基板１をドライエッチングすることで、ｎ＋型エミッタ領域５及びｐ型ベース層４を貫通するゲートトレンチ７と、ｐ＋型コンタクト領域６及びｐ型ベース層４を貫通するダミートレンチ８とを同時に形成する。次に、ゲートトレンチ７及びダミートレンチ８の内部（内壁）に熱酸化等によりゲート酸化膜１０を形成し、これを介してドープドポリシリコンをＣＶＤ等で埋め込んで、それぞれゲート電極９及びダミーゲート電極１１を形成する。
【００２１】
次に、図７に示すように、ゲート電極９及びダミーゲート電極１１上にそれぞれ層間絶縁膜１２，１３を形成する。これらは、半導体基板１の上面にＣＶＤ等によりＢＰＳＧ（Boron Phosphorus Silicon Glass)膜を層間絶縁膜として堆積し、写真製版後、このＢＰＳＧ膜をエッチングすることにより形成される。その後、ｎ＋型エミッタ領域５及びｐ＋型コンタクト領域６と電気的に接続されたエミッタ電極１４を形成する。これらは、層間絶縁膜１２，１３が形成された半導体基板１の上面にスパッタ等によりアルミニウム等の金属膜を堆積し、写真製版後、この金属膜をエッチングすることにより形成される。半導体基板１の下面側にｐ型コレクタ層１５を形成する。ｐ型コレクタ層１５に接続されたコレクタ電極１６を形成する。
【００２２】
続いて、本実施の形態の動作及び効果を比較例と比較して説明する。図８は比較例に係る半導体装置を示す断面図である。この半導体装置は本実施の形態と同様にｎチャネルＩＧＢＴである。比較例の基板上面は凹凸が無く平坦である。矢印はホール電流の経路を表している。
【００２３】
ＩＧＢＴのオン状態では、電子電流はｎ＋型エミッタ領域５からｐ型ベース層４のゲートトレンチ７側壁に形成されたチャネルを抜けて裏面に流れる。裏面からのホール電流は、ｎ＋型エミッタ領域５の直下のｐ型ベース層４を抜けてｐ＋型コンタクト領域６に流れる。
【００２４】
半導体基板１のｎ−型（ドリフト）層、ｐ型ベース層４、及びｎ＋型エミッタ領域５は寄生ｎｐｎトランジスタを形成する。ｎ＋型エミッタ領域５直下のｐ型ベース層４に流れるホール電流による電圧降下がｎ＋型エミッタ領域５とｐ型ベース層４とのビルトイン電圧（約０．７Ｖ）を超えると、寄生ｎｐｎトランジスタがオンすることでラッチアップ動作する。ターンオフ時はＩＧＢＴのセル内部で過渡的な動作が起こることから、アンバランス動作が発生して一部のトランジスタに電流が集中する。この場合に比較例ではラッチアップ動作が発生して破壊に至りやすい。
【００２５】
そこで、本実施の形態では、凹部３にｐ＋型コンタクト領域６を設けてホール電流がｐ型ベース層４からｐ＋型コンタクト領域６まで抜ける経路を短くしている。これにより、ｐ型ベース層４での電圧降下を小さくできるため、素子のラッチアップ耐量を大きくしてＲＢＳＯＡを広くすることができる。この結果、アンバランス動作が発生して一部のセルに電流が集中してもラッチアップが発生しにくくなり、ＲＢＳＯＡを広くすることができる。
【００２６】
また、ゲートトレンチ７とダミートレンチ８の深さ方向の長さは同じであり、同時に形成することができる。そして、凸部２にゲートトレンチ７が設けられ、凹部３にダミートレンチ８が設けられているため、ダミートレンチ８の下端部がゲートトレンチ７の下端部より下にある。これにより、基板下面側からのホールが上面側に抜けにくくなって基板内部のキャリアの蓄積効果が高まるため、オン電圧を小さくすることができる。
【００２７】
また、本実施の形態では、ｐ＋型コンタクト領域６とｐ型ベース層４の接合部が、ｎ＋型エミッタ領域５とｐ型ベース層４の接合部より深い。これにより、ｎ＋型エミッタ領域５の直下のｐ型ベース層４の抵抗を低減して、ｐ型ベース層４での電圧降下を更に小さくできるため、更にラッチアップが発生しにくくなる。
【００２８】
また、本実施の形態では、ｐ＋型コンタクト領域６の不純物濃度はｎ＋型エミッタ領域５より高い。従って、ｐ＋型コンタクト領域６とｎ＋型エミッタ領域５が重なる領域でｐ型領域になるため、ｎ＋型エミッタ領域５が縮小される。これにより、ｎ＋型エミッタ領域５の直下のｐ型ベース層４の抵抗を低減して、ｐ型ベース層４での電圧降下を更に小さくできるため、更にラッチアップが発生しにくくなる。
【００２９】
また、本実施の形態では、ダミートレンチ８間において半導体基板１の上面を層間絶縁膜１３で覆って、半導体基板１とエミッタ電極１４を層間絶縁膜１３で絶縁させる。これにより、基板下面側からのホールが上面側に抜けにくくなって基板内部のキャリアの蓄積効果が高まるため、オン電圧を小さくすることができる。
【００３０】
また、本実施の形態では、ダミーゲート電極１１をセル部の終端でエミッタ電極１４に接続させている。これにより、ダミーゲート電極１１の電位を安定させて、スイッチング時の発振等を抑えることができる。
【００３１】
実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置を示す断面図である。コレクタ電流が定格電流を超えて飽和電流付近の高電流が流れる時はＭＯＳ部の電子電流が支配的になるため、ｎ＋型エミッタ領域５にコレクタ電流の大部分が流れる。そこで、本実施の形態では、ｐ＋型コンタクト領域６とエミッタ電極１４との接合部をｎ＋型エミッタ領域５とエミッタ電極１４との接合部から分離する層間絶縁膜１７を設けている。これにより、ｐ＋型コンタクト領域６の電位が上昇するため、ラッチアップを防止できる。この結果、素子のラッチアップ耐量を大きくしてＲＢＳＯＡを広くすることができる。
【００３２】
なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００３３】
１  半導体基板、２  凸部、３  凹部、４  ｐ型ベース層、５  ｎ＋型エミッタ領域、６  ｐ＋型コンタクト領域、７  ゲートトレンチ、８  ダミートレンチ、９  ゲート電極、１０  ゲート酸化膜（絶縁膜）、１３  層間絶縁膜（第１の層間絶縁膜）、１４  エミッタ電極、１５  ｐ型コレクタ層、１６  コレクタ電極、１７  層間絶縁膜（第２の層間絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014179373.tif 000009
【図８】
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【図９】
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