(57)【要約】【課題】  埋込インターコネクトブリッジパッケージに使用可能な外部直接接続を提供する。【解決手段】  一例において、パッケージは、基板と、第１のブリッジ相互接続領域を有する第１の半導体ダイと、第２のブリッジ相互接続領域を有する第２の半導体ダイとを有する。パッケージは更に、前記基板に埋め込まれたブリッジであり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有するブリッジと、前記ブリッジと前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールとを有する。【選択図】  図１
2014179613.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１のブリッジ相互接続領域を有する第１の半導体ダイと、
第２のブリッジ相互接続領域を有する第２の半導体ダイと、
前記基板に埋め込まれたブリッジであり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有するブリッジと、
前記ブリッジと前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールと、
を有する半導体パッケージ。
【請求項２】
前記外部接続レールを当該パッケージの外側の電源に接続する、前記基板を貫通する複数のビア、を更に有する請求項１に記載のパッケージ。
【請求項３】
前記外部接続レールは、電力用のビアに結合された前記第１の半導体ダイと前記第２の半導体ダイとの間の第１領域と、前記第１のブリッジ相互接続領域まで延在して前記第１のブリッジ相互接続領域内のコンタクトに電力を供給する第２領域とを有する、請求項１に記載のパッケージ。
【請求項４】
前記外部接続レールは更に、前記ブリッジ相互接続領域をアイソレートして電力を供給するよう前記ブリッジに接続されている、請求項３に記載のパッケージ。
【請求項５】
前記外部接続レールは前記基板に埋め込まれていない、請求項１に記載のパッケージ。
【請求項６】
前記外部接続レールは前記基板の上にある、請求項１に記載のパッケージ。
【請求項７】
前記基板は、当該パッケージ内に、前記第１及び第２の半導体ダイが取り付けられる頂面を有し、前記外部接続レールは前記基板の前記頂面にある、請求項１に記載のパッケージ。
【請求項８】
当該パッケージは更に、前記ブリッジを覆う誘電体層を有し、前記外部接続レールは該誘電体層の上にある、請求項１に記載のパッケージ。
【請求項９】
前記第１の半導体ダイはプロセッサダイであり、前記第２の半導体ダイはメモリダイである、請求項１に記載のパッケージ。
【請求項１０】
ディスプレイと、
ユーザ入力装置と、
前記ユーザ入力装置から入力を受信し、且つ前記ディスプレイ上に結果を提示するプロセッサであり、
基板と、
第１のブリッジ相互接続領域を有する第１の半導体ダイと、
第２のブリッジ相互接続領域を有する第２の半導体ダイと、
前記基板に埋め込まれたブリッジであり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有するブリッジと、
前記ブリッジの上方で前記ブリッジと前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールと、
を有するパッケージにパッケージングされたプロセッサと、
を有する電子コンピューティング装置。
【請求項１１】
当該装置は更に、前記ディスプレイ及び前記プロセッサに電力供給する内部電源を有し、前記外部接続レールは、前記内部電源に接続されるとともに、前記ブリッジ相互接続領域をアイソレートして電力を供給するよう前記ブリッジに接続されている、請求項１０に記載の装置。
【請求項１２】
前記外部接続レールは前記基板の上にある、請求項１０に記載の装置。
【請求項１３】
前記プロセッサの前記パッケージは少なくとも１つのメモリダイを含んでいる、請求項１０に記載の装置。
【請求項１４】
基板を形成し、
第１のコンタクト領域と第２のコンタクト領域とを有するブリッジを前記基板に埋め込み、
前記ブリッジの上方に、外部接続を提供する外部接続レールを形成し、
前記ブリッジの前記第１のコンタクト領域及び前記外部接続レールに接続する第１のブリッジ相互接続領域を有する第１の半導体ダイを、前記ブリッジに接続し、
前記ブリッジの前記第２のコンタクト領域に接続する第２のブリッジ相互接続領域を有する第２の半導体ダイを、前記ブリッジに接続し、且つ
前記半導体ダイをカバーで覆う、
ことを有する半導体パッケージを製造する方法。
【請求項１５】
前記外部接続レールを前記パッケージの外側の電源に接続する複数のビアを、前記基板を貫いてドリル加工すること、を更に有する請求項１４に記載の方法。
【請求項１６】
当該方法は更に、前記基板を回路基板に接続することを有し、前記外部接続レールは外部電源に接続される、請求項１４に記載の方法。
【請求項１７】
前記外部接続レールを形成することは、前記ブリッジ及び前記基板の上に前記外部接続レールを形成することを有する、請求項１４乃至１６の何れか一項に記載の方法。
【請求項１８】
前記基板は前記パッケージ内に頂面を有し、当該方法は更に、前記第１及び第２の半導体ダイ並びに前記外部接続レールを前記基板の前記頂面に取り付けることを有する、請求項１４に記載の方法。
【請求項１９】
基板と、
第１のブリッジ相互接続領域を有する第１の半導体ダイと、
第２のブリッジ相互接続領域を有する第２の半導体ダイと、
前記基板に埋め込まれて前記第１の半導体ダイと前記第２の半導体ダイとの間の接続を橋渡しする手段であり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有する橋渡しする手段と、
電力を外部接続する手段であり、前記橋渡しする手段と前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールを有する手段と、
を有する半導体パッケージ。
【請求項２０】
前記基板を貫いて延在して前記外部接続レールを当該パッケージの外側の電源に接続する手段、を更に有する請求項１９に記載のパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体ダイのパッケージングの分野に関し、特に、パッケージを用いてダイの相互接続領域に直接外部接続を設けることに関する。
【背景技術】
【０００２】
基板に取り付けられた２つ以上の半導体ダイと、１つのダイを１つ以上のその他のダイに接続する例えばパッド又はランドなどのコネクタを有するインターコネクト（相互接続）ブリッジと、を収容したパッケージが開発されている。一例において、インターコネクトブリッジは、汎用処理ユニット又は中央処理ユニットをグラフィックス処理ユニットに取り付ける。他の一例において、インターコネクトブリッジは、中央処理ユニットをメモリに取り付ける。これは、複数のダイが相互間で直接的にデータを通信し合うことを可能にする。さもなければ、これらのダイは、ハブ又はその他の装置までパッケージ外に信号を送信することになり、その後、該ハブ又はその他の装置が、その他のダイへとパッケージ内にデータを送り戻すことになる。その他の種類のダイ及び接続もまた可能であり得る。このようなパッケージ内のダイは基板内に埋め込まれる。一例において、このようなパッケージは埋込（エンベッディド）インターコネクトブリッジ（ＥｍＩＢ）アーキテクチャと呼ばれる。
【０００３】
このようなパッケージ内の或るダイが、ブリッジ取付け領域として使用されるその相互接続領域全体の或る一定部分を有する。特定のメモリ部品では、そのメモリチップのＣ４（コントロールド・コラプス・チップ・コネクション）高密度領域の約２０％にブリッジが付随し得る。ブリッジ取付け領域部分の外の高密度相互接続領域は、電力レールやテストポートなどを含み得る。この領域は、Ｃ４又は多様なその他の接続技術の何れかを用い得る。ブリッジはパッケージ基板内に埋め込まれ、また、シリコンインターポーザとは異なり、埋込インターコネクトブリッジダイは、パッケージ外からブリッジへの電力接続を可能にするシリコン貫通ビア（ＴＳＶ）を有していない。これは部分的に、このようなブリッジの非常に薄い構造に起因している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一態様において、埋込インターコネクトブリッジパッケージに使用可能な外部直接接続を提供する。
【課題を解決するための手段】
【０００５】
一態様において、パッケージは、基板と、第１のブリッジ相互接続領域を有する第１の半導体ダイと、第２のブリッジ相互接続領域を有する第２の半導体ダイとを有する。パッケージは更に、前記基板に埋め込まれたブリッジであり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有するブリッジと、前記ブリッジと前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールとを有する。
【図面の簡単な説明】
【０００６】
添付図面の図にて、限定としてではなく例として、本発明の実施形態を例示する。図面において、同様の要素は似通った参照符号で指し示す。
【図１】本発明の一実施形態に従った埋込インターコネクトブリッジ（ＥｍＩＢ）アーキテクチャを用いた半導体パッケージを示す断面図である。
【図２】本発明の一実施形態に従ったブリッジ上の電力レールを示す図１の半導体パッケージの断面図である。
【図３】本発明の一実施形態に従ったパッケージ用の電力レールを示す上面図である。
【図４】本発明の一実施形態に従ったパッケージ用の他の電力レールを示す上面図である。
【図５】本発明の一実施形態に従ったパッケージ用の電力レールを示す斜視図である。
【図６】本発明の一実施形態に従ったパッケージ用の電力レールを示す側断面図である。
【図７】本発明の一実施形態に従った共通基板に取り付けられた一組のメモリダイ及びＣＰＵを示す図である。
【図８】本発明の一実施形態に従った図７の細部を示す図である。
【図９】本発明の一実施形態に従ったコンピューティング装置５００を示すブロック図である。
【発明を実施するための形態】
【０００７】
ＥｍＩＢ（埋込インターコネクトブリッジ）アーキテクチャに合わせて設計されるダイは、パッケージ外の外部接続にパッケージ基板を介して接続する１つの相互接続領域を有する。第１の別の１つの相互接続領域であるブリッジ取付け領域が、パッケージ内のインターコネクトブリッジへの接続を提供する。ダイはまた、ダイの相互接続領域内に、正及びグランドのプレーンの電源への接続を可能にする電力レールを有する。ブリッジ取付け領域内でのデータ通信の品質は、データ通信用のコネクタに加えてこの領域内に電源ピン及びグランドピンが存在する場合に改善され得る。ブリッジ取付け領域内の電力レールは、外側の電力レールから分離され、ブリッジ取付け領域内でのみアクセス可能にされ得る。電力はブリッジによって供給され得るが、別個の電力レールが優れた品質の電力を供給し、ブリッジへの更なる応力が回避される。後述するように、独特の構成及び接続を用いることで、電力は、パッケージから直接的にブリッジ取付け領域のＣ４領域に至ることができ、そして、チップ内の必要な箇所へと伝達される。
【０００８】
図１は、埋込インターコネクトブリッジ（ＥｍＩＢ）アーキテクチャを用いた半導体パッケージの断面図である。パッケージ１０は、半導体ダイを担持するパッケージ基板１２上に形成される。この例では、メモリダイ１４及び中央演算処理ユニット（ＣＰＵ）１６が基板に固定されている。覆い（カバー）１８が基板及びこれら２つのダイを覆っており、一体化ヒートスプレッダ２０が覆い１８の頂部に取り付けられている。例えばこの例にて示される冷却フィンなどの冷却手段が、一体化ヒートスプレッダ２０の頂部に取り付けられる。具体的な実施形態に応じて、例えば伝導板、液体冷却、ヒートパイプ、又は図示のような放射フィンなどの、多様な異なる冷却手段が使用され得る。他の例では、冷却手段を用いずに、そして更にはヒートスプレッダを用いずに、パッケージを製造してもよい。
【０００９】
パッケージ基板１２は、電力及びデータ用に低密度の内部相互接続配線を含むことができる。基板は、半導体材料（例えば、数ある基板の中で、シリコン、ガリウム、インジウム、ゲルマニウム、又はこれらのバリエーション若しくは組み合わせ）、１つ以上の絶縁層（例えば、ＦＲ−４などのガラス強化エポキシ、ポリテトラフルオロエチレン（テフロン（登録商標））、コットン紙強化エポキシ（ＣＥＭ−３）、フェノールガラス（Ｇ３）、紙フェノール（ＦＲ−１若しくはＦＲ−２）、ポリエステルガラス（ＣＥＭ−５）、ガラスなどのその他の誘電体材料、又は印刷回路基板（ＰＣＢ）で使用され得るものなどのこれらの組み合わせで形成され得る。基板は、バンプレス・ビルドアップ・レイヤ（ＢＢＵＬ）プロセス又はその他の技術を用いて製造されることができる。ＢＢＵＬプロセスは、例えば高密度相互接続要素若しくはブリッジ又はダイ１４、１６など素子の下方に形成される１つ以上のビルドアップ層を含む。例えばレーザドリル加工などのマイクロビア形成プロセスにより、ビルドアップ層とダイ接合パッドとの間の接続を形成することができる。ビルドアップ層は高密度集積パターニング技術を用いて形成され得る。
【００１０】
２つのダイ１４及び１６は、はんだボール２４及びビア２６を介して、パッケージ外部の電源（図示せず）に結合される。各ダイに対して単一のビアに結合された一対のはんだボールのみが図示されているが、ダイをパッケージ及び外部回路に接続するように何十又は何百ものビアを介して結合される何十又は何百もの接続点が各ダイに存在し得る。パッケージは、印刷回路基板（ＰＣＢ）に直接的に接続されてもよいし、例えば別のＰＣＢなどのその他の装置に取り付けられるソケットに結合されてもよい。はんだボール２４及びビア２６による接続は、電力のためだけでなく、データの入力・出力のためにも使用され得る。
【００１１】
第１のダイ１４及び第２のダイ１６は、例えば電源、グランド又はその他の電気的結合に使用されることができるような低密度相互接続パッド４２を含むことができる。低密度相互接続パッドは、例えば低密度相互接続要素２６を介して、例えば電源バス、グランドバス又はデータバスなどのバス（図示せず）に電気的に結合され得る。低密度相互接続パッドはまた、例えば導電性接着材（図示せず）を介して、導電パッドに電気的に結合され得る。導電性接着材は、はんだ（例えば、はんだペースト）、電気めっき、又は例えばフリップチップ相互接続に合わせて構成されたマイクロボール（例えば、コントロールド・コラプス・チップ・コネクション（Ｃ４）インターコネクト）などのマイクロボールとし得る。
【００１２】
インターコネクトブリッジとしても知られるブリッジ２８がダイ内に埋め込まれている。インターコネクトブリッジは、ＣＰＵダイへのコネクタ３０とメモリへのコネクタ３２とを提供している。これらのコネクタは、スルーはんだボール、Ｃ４接続領域、又は当該コネクタを介して１つのダイからブリッジ内まで電気接続を形成するのに適したその他の種類の接続とし得る。この接続は、ブリッジの頂部のブリッジパッド層３５上のパッドを介して行われる。ブリッジ内の相互接続層３４が、各ダイ上のピン又はランドとその他のダイ上のピン又はランドとの間の接続を為す。斯くして、ＣＰＵ及びメモリはパッケージ内でデータ及び制御情報を通信し得る。
【００１３】
図１にて見て取れるように、ＣＰＵは、埋込ブリッジを介してメモリに接続するため、メモリに近い側に第１の相互接続領域４０を有している。ＣＰＵは、電力及び外部データ入力・出力のための外部ビアとの接続のための第２の相互接続領域４２を有している。第２の相互接続領域４２は、電力相互接続領域とデータ相互接続領域とに分割されていてもよい。
【００１４】
ブリッジ２８は、少なくとも部分的にブリッジの頂面の上又は内部に導電パッドを含んでいる。導電パッドは、例えば銅、金、銀、アルミニウム、亜鉛、ニッケル、黄銅、青銅、鉄などの導電金属を含むことができる。導電パッドは、ダイの相互接続領域の対応するフットプリントより大きい面積を有するフットプリントを含み得る。このような構成は、製造時又は基板内へのブリッジの位置付け時の寸法的なバラつきを許容し得る。
【００１５】
さらに、ブリッジパッド層３５の上方の電力レール３６が、別個の電源ビア（図示せず）を介してパッケージ外から電力を受け取り、該電力をメモリ及びＣＰＵのブリッジ相互接続領域に供給する。電力レールは、基板１２上に堆積あるいは印刷される金属層で形成され得る。
【００１６】
ブリッジ及び基板を覆って誘電体層が形成され得る。導電ビア及びはんだ接続は該誘電体層を貫通することができる。この誘電体層は、ブリッジの配置及び埋め込みにおける寸法的なバラつきを許容するとともに、全ての相互接続領域を電気的に分離（アイソレート）する。誘電体層１０８は、酸化物又はその他の絶縁材料を含み得る。
【００１７】
図２は、図１の方向に垂直な方向で取った図１のパッケージの断面図である。結果として、一方のダイ１６のみが見えている。他方のダイは、視認できるダイの背後にあり、この図では前面側のダイによって遮られている。この図では単純化のため、基板の側部並びにパッケージの頂部カバー及びその他の構造は省略されている。ダイのデータ相互接続領域４０及び外部相互接続領域４２も見えていないが、電力レール３６はこの視点から明瞭に見えている。
【００１８】
電力レールは、ダイ１４及び１６の双方の幅にわたって延在しており、外部電源ビア４４を介して外部電源（図示せず）に結合される。電力は、ビア４４を通って上方に電力レールへと導かれ、電力レールとダイとの間のはんだボール４６を通ってダイに直接的に与えられることができる。ブリッジ２８もまた見えているが、ブリッジ２８もブリッジパッド層３５のパッドを介して電力レール３６に接続され得る。電力レールの主たる機能は、電力をダイ１６に直接的に供給することであるが、並列電力経路を提供するため、電力レールをブリッジに接続するように図示のような補助的なビア４８が設けられ得る。
【００１９】
図３は、電力レール３６の上面図である。この例において、電力レールは２つのダイ（図示せず）の間にある。グランドプレーン領域３６に加えて、電力レールはまた電源プレーン領域５８を有している。グランドプレーン３６のための電力レールは、一組のビア４４を介して、パッケージ外のグランドのソース（源）に結合される。同様に、電源プレーン５８もビア５４を介してパッケージ外の電源に結合される。
【００２０】
グランドプレーン及び電源プレーンからの電力は、ＣＰＵ上及びメモリ上のブリッジ相互接続領域と接続する複数行をなすピンを通って導かれる。より具体的には、グランド基準プレーン３６は、グランド相互接続ピン又はパッドの行４６を介して、ＣＰＵ１６のブリッジ相互接続領域４０に結合される。これらは、例えば、Ｃ４接続パッドの形態をとり得る。電源プレーン５８も、やはりＣＰＵ１６のブリッジ相互接続領域４０内にある電源接続ピンの行５６を介して接続される。電力レールの他方側では、グランド基準プレーンがＣ４ピンを介してメモリ１４のブリッジ相互接続領域に結合され、電源プレーンが同様に相互接続ピンを用いてメモリダイに接続される。
【００２１】
図３の上面図において、ＣＰＵのブリッジ相互接続領域内にデータ相互接続ピン３０も見えている。図示のように、データ入力／出力接続３０は、電源及びグランドの接続ピンの間に散りばめられている。同様に、メモリダイのブリッジ相互接続領域で、交互にされた電源コネクタの行とグランドコネクタの行との間にデータ入力／出力ピン３２が散在されている。
【００２２】
図４は、同様の構成のグランドレール及び電源レールを示している。図３の例においては、電力レールはＣＰＵダイとメモリダイとの間に中央配置されていた。縦線６１は、ＣＰＵダイのエッジを示しており、第２の縦線６２はメモリダイのエッジを示している。見て取れるように、電力レールはこれら２つのダイの間の中央に位置しており、電力は、これら２つのダイの間のビアを介して引き上げられた後に、矢印によって示されるようにダイ間の領域から２つのブリッジ相互接続領域へと横方向に伝送・伝導される。
【００２３】
図４は、図３に示したのと同じ電力レールを示す図である。グランド基準プレーン３６及び電源基準プレーン５８が、ビア４４、５４を介して外部電源に結合され、横断矢印によって示されるように、その外部電力を２つのダイのブリッジ相互接続領域へと横方向に導く。電力レールは、当該電力レール内の接続を介してブリッジから延在するデータ入力／出力接続３０の間に分布された、一組のグランド相互接続４６及び一組の電源相互接続５６を提供する。
【００２４】
図４の例においては、電力レールは、まさに２つのダイの間に配置されているわけではなく、その代わりに、ＣＰＵダイに近づけて配置されている。第１の線６１はＣＰＵダイの境界を指し示しているが、これは、ＣＰＵのブリッジ相互接続領域がダイのエッジ６１に非常に近いことを示している。一方、平行な線６２はメモリダイのエッジを指し示しているが、これは、メモリダイのエッジとブリッジ相互接続領域との間に、ＣＰＵにおいてよりメモリダイにおいて遥かに大きい距離６３が存在することを示している。また、電力レールの正確な横方向位置、及び対応するダイの位置は、特定の実装に適合するように変更され得る。
【００２５】
図５は、電力レールの一部の斜視図である。電源プレーン５８はこの場合も、基板（図示せず）を貫いて延在するビア５４を介して外部電力に結合される。電源レールはまた、ブリッジ相互接続領域４０中を延在する接続パッド５６を有している。グランドレール３６も同様に、外部グランドに接続されるビア４４を有している。グランドレールは、電源レールの下方で延在するとともに、ブリッジ相互接続領域内にグランドコネクタ４６の行を有している。入力／出力ピン３０が、ブリッジ相互接続領域内のデータ入力／出力接続に接続するよう、ブリッジから上方に延在している。
【００２６】
図６は、図５の電力レールの側断面図であり、この図では、基板の底面まで延在するビア５４を備えた電源プレーン５８が明瞭に見えている。同様に、グランドプレーン３６は、グランド源まで延在するビア４４を有している。グランドプレーンは、（図示していないが）電源プレーンの下方を延在し、ダイ相互接続領域のグランドピン４６の行にグランドを提供する。電源相互接続ピン及び入力／出力ピンは、この断面図ではグランドプレーンピン４６に遮られて見えていない。インターコネクトブリッジ３４が電力レールの下方にあり、データ入力／出力ピン３０（そのうちの１つのみが見えており、残りはグランドプレーンピン４６によって覆い隠されている）への接続を提供する。
【００２７】
矢印及び全体構成によって示されるように、パッケージの頂部基板層及びブリッジパッド層３５の上のブリッジ相互接続領域へと、電力が横方向に持ち込まれる。ブリッジパッド層は、埋込インターコネクトブリッジ上に直接的に形成される導電経路の層（典型的に銅）である。パッケージビアから頂部基板層の面へ、そしてそこから下に位置するパッド層へと電流を導くことは、短い低抵抗経路を提供する。
【００２８】
電力レールは、埋込ブリッジ３４内の遥かに薄い層ではなく、頂部基板層及びブリッジパッド層３５の厚い銅層を用いて構築され得る。電力がダイのブリッジ相互接続領域に直接的に持ち込まれるので、遠く離れた接続点からダイ内のさらに薄い層を介して電力を運ぶ必要がない。メモリダイへの電力供給は、ブリッジダイのすぐ外側に配置されたパッケージ基板ビアを用いて、埋込ブリッジの頂部の上方で、ダイ内で実現されることができる。そして、電力は基板の頂部層（レイヤＮ）上の金属層を通って進行することができる。
【００２９】
必要に応じて、もっと多くのビアを用いて、ブリッジダイ上に特別に設けられた金属パッドに電力を接続することができる。この電力レール構成はまた、ブリッジの外部からのデータ信号をブリッジの頂部に接続することにも使用されることができる。ＤＣ抵抗を更に低減するため、電力レールをブリッジ内の層に接続して、既存の頂部基板層及びブリッジパッド層に並列なプレーンを設けることも可能である。
【００３０】
図７は、ＣＰＵ１１２に結合された一組のメモリダイ１１０−１乃至１１０−８を示している。ＣＰＵ及び各メモリダイは、パッケージカバーが取り付けられ得る基板１１４に固着されている。基板１１４の反対側には、ソケット若しくはマザーボード又はその他の電子装置への接続のための多数のインターコネクトが存在することになる。各メモリダイはそれ自身のインターコネクトブリッジ１１６−１乃至１１６−８を介してＣＰＵに結合されている。各ブリッジは、ＣＰＵがデータ入力／出力及びその他の処理のためにメモリダイ１１０のうちの意図した１つと直接的に通信することを可能にする。図７のダイ及び基板は単なる一例として提示したものである。具体的な実施形態に応じて、その他の種類のダイが基板に搭載されて同様に接続されてもよい。
【００３１】
図８は、ＣＰＵ１１２とメモリダイのうちの２つ１１０−３、１１０−２との間の接続を更に詳細に示している。ブリッジ１１６はＣＰＵとメモリダイとの間にある。ブリッジ１１６−３は、ＣＰＵと接続するためのブリッジ相互接続領域１１８と、メモリ１１０−３と接続するための第２のブリッジ相互接続領域１２０とを有している。ブリッジ１１６−３は、上述のように、２つのダイの間での直接通信のためにこれら２つの相互接続領域間を接続する。図示のように、メモリに電力を導くために使用され得る別の接続領域１２２が存在している。この接続領域は、パッケージには接続しているが、ブリッジには接続していない。ＣＰＵの電力供給は図示していない。ブリッジ１１６−３は、限られた幅のみＣＰＵのエッジに沿っているが、メモリダイ１１０−３の中央部まで延在している。これは、メモリのインターコネクトがダイのより中心に位置することを可能にし、製造、構築及びダイ内の接続を容易にする。
【００３２】
図９は、本発明の一実装例に従ったコンピューティング装置５００を例示している。コンピューティング装置５００はボード５０２を収容している。ボード５０２は、以下に限られないがプロセッサ５０４及び少なくとも１つの通信チップ５０６を含む多数のコンポーネントを含み得る。プロセッサ５０４は、ボード５０２に物理的且つ電気的に結合されている。一部の実装例において、上記少なくとも１つの通信チップ５０６もボード５０２に物理的且つ電気的に結合されている。更なる実装例において、通信チップ５０６はプロセッサ５０４の一部である。
【００３３】
コンピューティング装置５００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、ボード５０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ（例えば、ＤＲＡＭ）５０８、不揮発性メモリ（例えば、ＲＯＭ）５０９、フラッシュメモリ（図示せず）、グラフィックスプロセッサ５１２、デジタル信号プロセッサ（図示せず）、暗号プロセッサ（図示せず）、チップセット５１４、アンテナ５１６、例えばタッチスクリーンディスプレイなどのディスプレイ５１８、タッチスクリーンコントローラ５２０、バッテリー５２２、オーディオコーデック（図示せず）、ビデオコーディック（図示せず）、電力増幅器（ＡＭＰ）５２４、グローバル・ポジショニング・システム（ＧＰＳ）デバイス５２６、方位計５２８、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカ５３０、カメラ５３２、及び大容量記憶装置（例えば、ハードディスクドライブ５１０、コンパクトディスク（ＣＤ）（図示せず）、デジタル多用途ディスク（ＤＶＤ）（図示せず）、等々）を含み得る。これらのコンポーネントは、システムボード５０２に接続され、システムボードに搭載され、あるいはその他のコンポーネントのうちの何れかと結合され得る。
【００３４】
通信チップ５０６は、コンピューティング装置５００への、及びそれからのデータの伝送のための無線通信及び／又は有線通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ５０６は、数多くある無線若しくは有線の規格又はプロトコルのうちの何れを実装してもよい。そのような規格又はプロトコルは、以下に限られないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線及び有線プロトコルを含む。コンピューティング装置５００は複数の通信チップ５０６を含み得る。例えば、第１の通信チップ５０６は、例えばミリ波、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ５０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及びその他など、より長距離の無線通信用にされ得る。
【００３５】
コンピューティング装置５００のプロセッサ５０４は、当該プロセッサ５０４内にパッケージングされた集積回路ダイを含む。本発明の一部の実装例において、プロセッサの集積回路ダイ、メモリデバイス、通信デバイス又はその他のコンポーネントは、埋込ブリッジ及び電力レールを用いてパッケージングされた１つ以上のダイを含む。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得るその他の電子データへと変換するデバイス又はその一部を意味し得る。
【００３６】
様々な実装例において、コンピューティング装置５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。更なる実装例において、コンピューティング装置５００は、データを処理するその他の如何なる電子装置であってもよい。
【００３７】
実施形態は、１つ以上のメモリチップ、コントローラ、ＣＰＵ（中央演算処理ユニット）、マザーボードを用いて相互接続される複数のマイクロチップ若しくは集積回路、特定用途向け集積回路（ＡＳＩＣ）、及び／又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の一部として実装され得る。
【００３８】
“一実施形態”、“或る実施形態”、“実施形態例”、“様々な実施形態”などへの言及は、そう記載された本発明の実施形態は特定の特徴、構造又は特性を含み得るが、必ずしも全ての実施形態がその特定の特徴、構造又は特性を含むわけではない、ということを指し示す。また、一部の実施形態は、他の実施形態に関して記載される特徴のうちの一部又は全てを含むこともあるし、それらの特徴を含まないこともある。
【００３９】
以下の記載及び請求項においては、用語“結合される”及びその派生語が使用されることがある。“結合される”は、２つ以上の要素が互いに協働あるいはインタラクトすることを指し示すために使用されるが、それらの要素は、それらの間に介在する物理的あるいは電気的なコンポーネントを有することもあるし有しないこともある。
【００４０】
請求項においては、特に断らない限り、一般的な要素を記述するための“第１”、“第２”、“第３”などの序数的な形容詞の使用は、単に、参照している複数の同様の要素のうちの異なるものを指し示しているに過ぎず、そのように記載された要素が、時間的若しくは空間的に何れかで、ランキング的に、又は何らかのその他の様式で、所与の順序でなければならないことを意味するものではない。
【００４１】
図面及び以上の説明は実施形態の例を与えるものである。当業者が認識するように、記載される複数の要素のうちの１つ以上が単一の機能要素へと結合されてもよい。それに代えて、特定の要素が複数の機能要素へと分離されてもよい。１つの実施形態からの要素が他の１つの実施形態に付加されてもよい。例えば、ここに記載の処理の順序は変更されてもよく、ここに記載したように限定されるものではない。また、フロー図のステップ群は、示された順序で実行される必要はなく、必ずしも全てのステップが実行される必要もない。また、その他のステップに依存しないステップは、該その他のステップと並行して実行されてもよい。実施形態の範囲は決して、これらの具体例に限定されるものではない。明細書中に明示的に与えられていようとなかろうと、例えば構造、寸法、および材料の使用における相違など、数多くの変形が可能である。実施形態の範囲は少なくとも、以下の請求項によって与えられるものと同じ広さである。
【００４２】
以下の例は更なる実施形態に関する。多様な異なる用途に適合するよう、複数の異なる実施形態の様々な特徴が、一部の特徴を含め且つ他を排して、様々に組み合わされ得る。一部の実施形態は、基板と、第１のブリッジ相互接続領域を有する第１の半導体ダイと、第２のブリッジ相互接続領域を有する第２の半導体ダイと、前記基板に埋め込まれたブリッジであり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有するブリッジと、前記ブリッジと前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールと、を有する半導体パッケージに関する。
【００４３】
更なる実施形態において、パッケージは更に、前記外部接続レールを当該パッケージの外側の電源に接続する前記基板を貫通する複数のビアを有する。
【００４４】
更なる実施形態において、前記第１のコンタクト領域は、前記ブリッジに接続するデータコンタクトを有し、前記外部接続レールは、電力用のビアに結合された前記第１の半導体ダイと前記第２の半導体ダイとの間の第１領域と、前記第１のブリッジ相互接続領域まで延在して前記第１のブリッジ相互接続領域内のコンタクトに電力を供給する第２領域とを有する。
【００４５】
更なる実施形態において、前記外部接続レールは更に、前記ブリッジ相互接続領域をアイソレートして電力を供給するよう前記ブリッジに接続される。
【００４６】
更なる実施形態において、前記外部接続レールは前記基板に埋め込まれない。
【００４７】
更なる実施形態において、前記外部接続レールは前記基板の上にある。
【００４８】
更なる実施形態において、前記基板は、当該パッケージ内に、前記第１及び第２の半導体ダイが取り付けられる頂面を有し、前記外部接続レールは前記基板の前記頂面に取り付けられる。
【００４９】
更なる実施形態において、当該パッケージは更に、前記ブリッジを覆う誘電体層を有し、前記外部接続レールは該誘電体層の上にある。
【００５０】
更なる実施形態において、前記第１の半導体ダイはプロセッサダイであり、前記第２の半導体ダイはメモリダイである。
【００５１】
一部の実施形態は、ディスプレイと、ユーザ入力装置と、前記ユーザ入力装置から入力を受信し、且つ前記ディスプレイ上に結果を提示するプロセッサと、を含む電子コンピューティング装置に関する。前記プロセッサは、基板と、第１のブリッジ相互接続領域を有する第１の半導体ダイと、第２のブリッジ相互接続領域を有する第２の半導体ダイと、前記基板に埋め込まれたブリッジであり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有するブリッジと、前記ブリッジの上方で前記ブリッジと前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールと、を有するパッケージにパッケージングされ得る。
【００５２】
更なる実施形態において、装置は更に、前記ディスプレイ及び前記プロセッサに電力供給する内部電源を有し、前記外部接続レールは、前記内部電源に接続されるとともに、前記ブリッジ相互接続領域をアイソレートして電力を供給するよう前記ブリッジに接続される。
【００５３】
更なる実施形態において、前記外部接続レールは前記基板の上にある。
【００５４】
更なる実施形態において、前記プロセッサパッケージは少なくとも１つのメモリダイを含む。
【００５５】
一部の実施形態は、基板を形成し、第１のコンタクト領域と第２のコンタクト領域とを有するブリッジを前記基板に埋め込み、前記ブリッジの上方に、外部接続を提供する外部接続レールを形成し、前記ブリッジの前記第１のコンタクト領域及び前記外部接続レールに接続する第１のブリッジ相互接続領域を有する第１の半導体ダイを、前記ブリッジに接続し、前記ブリッジの前記第２のコンタクト領域に接続する第２のブリッジ相互接続領域を有する第２の半導体ダイを、前記ブリッジに接続し、且つ前記半導体ダイをカバーで覆う、ことを含む方法に関する。
【００５６】
更なる実施形態において、方法は、前記外部接続レールを前記パッケージの外側の電源に接続する複数のビアを、前記基板を貫いてドリル加工することを含む。
【００５７】
更なる実施形態において、方法は前記基板を回路基板に接続することを有し、前記外部接続レールは外部電源に接続される。
【００５８】
更なる実施形態において、前記ブリッジ及び前記基板の上にレールを形成することによって前記外部接続レールを形成することを含む。
【００５９】
更なる実施形態において、前記基板は前記パッケージ内に頂面を有し、方法は更に、前記第１及び第２の半導体ダイ並びに前記外部接続レールを前記基板の前記頂面に取り付けることを含む。
【００６０】
一部の実施形態は、基板と、第１のブリッジ相互接続領域を有する第１の半導体ダイと、第２のブリッジ相互接続領域を有する第２の半導体ダイと、前記基板に埋め込まれて前記第１の半導体ダイと前記第２の半導体ダイとの間の接続を橋渡しする手段であり、前記第１のブリッジ相互接続領域に接続する第１のコンタクト領域と、前記第２のブリッジ相互接続領域に接続する第２のコンタクト領域とを有する橋渡しする手段と、電力を外部接続する手段であり、前記橋渡しする手段と前記第１及び第２の半導体ダイとの間に延在して、前記第１及び第２のブリッジ相互接続領域への外部接続を提供する外部接続レールを有する手段と、を含む半導体パッケージに関する。
【００６１】
更なる実施形態において、パッケージは、前記基板を貫いて延在して前記外部接続レールを当該パッケージの外側の電源に接続する手段を含む。
【００６２】
更なる実施形態において、パッケージの前記第１のコンタクト領域は、前記ブリッジに接続するデータコンタクトを有し、前記外部接続レールは、電力用のビアに結合された前記第１の半導体ダイと前記第２の半導体ダイとの間の第１領域と、前記第１のブリッジ相互接続領域まで延在して前記第１のブリッジ相互接続領域内のコンタクトに電力を供給する第２領域とを有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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