(57)【要約】【課題】低インダクタンスを具現することができ、電気的性能が向上した基板内蔵用積層セラミック電子部品を提供する。【解決手段】誘電体層１１を含み、第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び第１及び第２端面Ｓ３、Ｓ４を有するセラミック本体１０と、第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極２１及び第２内部電極２２と、第１外部電極３１及び第２外部電極３２と、を含む。、第１外部電極３１は第１金属層３１ｂを含み、第２外部電極３２は第２金属層３２ｂを含み、第１外部電極３１及び第２外部電極３２はセラミック本体１０の第１及び第２主面に延長形成され、第１外部電極３１の幅と第２外部電極３２の幅が異なる。【選択図】図４
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【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び対向する第１及び第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体と、
前記誘電体層を介して対向配置され、前記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極と、
前記セラミック本体の第１及び第２側面Ｓ５、Ｓ６に形成され、前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極と、を含み、
前記第１外部電極は、第１電極層及び前記第１電極層上に形成された第１金属層を含み、前記第２外部電極は、第２電極層及び前記第２電極層上に形成された第２金属層を含み、前記第１外部電極及び第２外部電極は、前記セラミック本体の第１及び第２主面に延長形成され、前記第１及び第２主面に形成された前記第１外部電極の幅と第２外部電極の幅とが異なる基板内蔵用積層セラミック電子部品。
【請求項２】
前記第１及び第２主面に形成された前記第１外部電極の幅をＢＷ１、前記第１及び第２主面に形成された前記第２外部電極の幅をＢＷ２とすると、前記第１主面ではＢＷ１＞ＢＷ２を満たし、前記第２主面ではＢＷ１＜ＢＷ２を満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記セラミック本体の幅をＷとすると、前記第１主面に形成された前記第１外部電極の幅ＢＷ１は２００μｍ≦ＢＷ１≦Ｗを満たす、請求項２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記セラミック本体の幅をＷとすると、前記第２主面に形成された前記第２外部電極の幅ＢＷ２は２００μｍ≦ＢＷ２≦Ｗを満たす、請求項２に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記セラミック本体の厚さは前記第１主面Ｓ１と第２主面Ｓ２との距離で、前記セラミック本体の幅は前記第１外部電極の形成された前記第１側面Ｓ５と前記第２外部電極の形成された前記第２側面Ｓ６との距離で、前記セラミック本体の長さは前記第１端面Ｓ３と前記第２端面Ｓ４との距離である場合、前記セラミック本体の幅は前記セラミック本体の長さより短いか、同一である、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記セラミック本体の長さをＬ及び幅をＷとすると、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項５に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記第１及び第２金属層の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記第１及び第２金属層の表面粗度をＲａ２、前記第１及び第２金属層の厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
前記第１及び第２金属層は銅（Ｃｕ）を含む、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項１０】
絶縁基板と、
前記絶縁基板に内蔵された誘電体層を含み、対向する第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び対向する第１及び第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体、前記誘電体層を介して対向配置され、前記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極、及び前記セラミック本体の第１及び第２側面Ｓ５、Ｓ６に形成され、前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極を含み、前記第１外部電極は第１電極層及び前記第１電極層上に形成された第１金属層を含み、前記第２外部電極は第２電極層及び前記第２電極層上に形成された第２金属層を含み、前記第１外部電極及び第２外部電極は前記セラミック本体の第１及び第２主面に延長形成され、前記第１及び第２主面に形成された前記第１外部電極の幅と第２外部電極の幅が異なる基板内蔵用積層セラミック電子部品と、
を含む積層セラミック電子部品内蔵型印刷回路基板。
【請求項１１】
前記第１及び第２主面に形成された前記第１外部電極の幅をＢＷ１、前記第１及び第２主面に形成された前記第２外部電極の幅をＢＷ２とすると、前記第１主面ではＢＷ１＞ＢＷ２を満たし、前記第２主面ではＢＷ１＜ＢＷ２を満たす、請求項１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１２】
前記セラミック本体の幅をＷとすると、前記第１主面に形成された前記第１外部電極の幅ＢＷ１は２００μｍ≦ＢＷ１≦Ｗを満たす、請求項１１に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１３】
前記セラミック本体の幅をＷとすると、前記第２主面に形成された前記第２外部電極の幅ＢＷ２は２００μｍ≦ＢＷ２≦Ｗを満たす、請求項１１に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１４】
前記セラミック本体の厚さは前記第１主面Ｓ１と第２主面Ｓ２との距離で、前記セラミック本体の幅は前記第１外部電極の形成された前記第１側面Ｓ５と前記第２外部電極の形成された前記第２側面Ｓ６との距離で、前記セラミック本体の長さは前記第１端面Ｓ３と前記第２端面Ｓ４との距離である場合、前記セラミック本体の幅は前記セラミック本体の長さより短いか、同一である、請求項１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１５】
前記セラミック本体の長さをＬ及び幅をＷとすると、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項１４に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１６】
前記第１及び第２金属層の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１７】
前記第１及び第２金属層の表面粗度をＲａ２、前記第１及び第２金属層の厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たす、請求項１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１８】
前記第１及び第２金属層は銅（Ｃｕ）を含む、請求項１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路が高密度化、高集積化するにつれ、印刷回路基板に実装される受動素子の実装空間が不足し、これを解決すべく基板中に内蔵される部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現するための努力が続けられている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する様々な方案が提示されている。
【０００３】
基板内に積層セラミックキャパシタを内蔵する方法としては、基板材料そのものを積層セラミック電子部品用誘電体材料として用い、銅配線などを積層セラミック電子部品用電極として使用する方法がある。また、基板内蔵用積層セラミックキャパシタを具現するための他の方案として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミックキャパシタを形成する方法、及び積層セラミックキャパシタを基板内に内蔵する方法などがある。
【０００４】
通常、積層セラミックキャパシタは、セラミック材質からなる複数個の誘電体層と、該複数個の誘電体層の間に挿入された内部電極とを備える。このような積層セラミック電子部品を基板の内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板配線と積層セラミック電子部品の外部電極を連結するためにレーザーを利用して上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を穿孔しなければならない。このようなレーザー加工は、印刷回路基板の製造費用をかなり増加させる要因となる。
【０００６】
基板内蔵用積層セラミック電子部品を基板に埋め込む過程で、エポキシ樹脂を硬化させ、金属電極を結晶化するための熱処理工程を行うが、このとき、エポキシ樹脂、金属電極、積層セラミック電子部品のセラミックなどの熱膨脹係数（ＣＴＥ）の差または基板の熱膨脹による基板と積層セラミック電子部品との接着面の欠陥が生じることがある。このような欠陥は、信頼性テスト過程で接着面の剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良を発生させるという問題点がある。
【０００７】
一方、積層セラミックキャパシタが、スマートフォンのアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵのような高性能ＩＣ電源端のデカップリングキャパシタとして用いられる場合、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ、以下「ＥＳＬ」）が大きくなると、ＩＣの性能が低下することがあり、スマートフォンのアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵが高性能化するほど、積層セラミックキャパシタのＥＳＬ増加がこのようなＩＣの性能低下に及ぼす影響は相対的に大きくなる。
【０００８】
いわゆる、「ＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）」とは、外部端子間の距離を減少させることで、電流が流れる経路を減少させ、これにより、キャパシタのインダクタンスを減らすものである。
【０００９】
基板内蔵用積層セラミック電子部品の場合にも、上記のようにインダクタンスを減らすための、いわゆる「ＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）」が適用される必要がある。
【００１０】
しかし、上記「ＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）」は、一般的な基板内蔵用積層セラミック電子部品と同じ水準の外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）を具現することが困難である。
【００１１】
これにより、上記「ＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）」を基板内蔵用積層セラミック電子部品に適用する場合、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工面積が減り、基板への内蔵が困難となる問題がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】韓国公開特許第２００９−００８３５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、低インダクタンスを具現することができ、電気的性能が向上した基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供する。
【課題を解決するための手段】
【００１４】
本発明の一実施形態は、誘電体層を含み、対向する第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び対向する第１及び第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体と、上記誘電体層を介して対向配置され、上記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極と、上記セラミック本体の第１及び第２側面Ｓ５、Ｓ６に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極と、を含み、上記第１外部電極は第１電極層及び上記第１電極層上に形成された第１金属層を含み、上記第２外部電極は第２電極層及び上記第２電極層上に形成された第２金属層を含み、上記第１外部電極及び第２外部電極は上記セラミック本体の第１及び第２主面に延長形成され、上記第１及び第２主面に形成された上記第１外部電極の幅と第２外部電極の幅が異なる基板内蔵用積層セラミック電子部品を提供する。
【００１５】
上記第１及び第２主面に形成された上記第１外部電極の幅をＢＷ１、上記第１及び第２主面に形成された上記第２外部電極の幅をＢＷ２とすると、上記第１主面ではＢＷ１＞ＢＷ２を満たし、上記第２主面ではＢＷ１＜ＢＷ２を満たすことができる。
【００１６】
上記セラミック本体の幅をＷとすると、上記第１主面に形成された上記第１外部電極の幅ＢＷ１は２００μｍ≦ＢＷ１≦Ｗを満たすことができる。
【００１７】
上記セラミック本体の幅をＷとすると、上記第２主面に形成された上記第２外部電極の幅ＢＷ２は２００μｍ≦ＢＷ２≦Ｗを満たすことができる。
【００１８】
上記セラミック本体の厚さは上記第１主面Ｓ１と第２主面Ｓ２との距離で、上記セラミック本体の幅は上記第１外部電極の形成された上記第１側面Ｓ５と上記第２外部電極の形成された上記第２側面Ｓ６との距離で、上記セラミック本体の長さは上記第１端面Ｓ３と上記第２端面Ｓ４との距離である場合、上記セラミック本体の幅は上記セラミック本体の長さより短いか、同一であってもよい。
【００１９】
上記セラミック本体の長さをＬ及び幅をＷとすると、０．５Ｌ≦Ｗ≦Ｌを満たすことができる。
【００２０】
上記第１及び第２金属層の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００２１】
上記第１及び第２金属層の表面粗度をＲａ２、上記第１及び第２金属層の厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たすことができる。
【００２２】
上記第１及び第２金属層は銅（Ｃｕ）を含んでもよい。
【００２３】
本発明の他の実施形態は、絶縁基板と、上記絶縁基板に内蔵された誘電体層を含み、対向する第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び対向する第１及び第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体、上記誘電体層を介して対向配置され、上記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極、及び上記セラミック本体の第１及び第２側面Ｓ５、Ｓ６に形成され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極を含み、上記第１外部電極は第１電極層及び上記第１電極層上に形成された第１金属層を含み、上記第２外部電極は第２電極層及び上記第２電極層上に形成された第２金属層を含み、上記第１外部電極及び第２外部電極は上記セラミック本体の第１及び第２主面に延長形成され、上記第１及び第２主面に形成された上記第１外部電極の幅と第２外部電極の幅が異なる基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供する。
【００２４】
上記第１及び第２主面に形成された上記第１外部電極の幅をＢＷ１、上記第１及び第２主面に形成された上記第２外部電極の幅をＢＷ２とすると、上記第１主面ではＢＷ１＞ＢＷ２を満たし、上記第２主面ではＢＷ１＜ＢＷ２を満たすことができる。
【００２５】
上記セラミック本体の幅をＷとすると、上記第１主面に形成された上記第１外部電極の幅ＢＷ１は２００μｍ≦ＢＷ１≦Ｗを満たすことができる。
【００２６】
上記セラミック本体の幅をＷとすると、上記第２主面に形成された上記第２外部電極の幅ＢＷ２は２００μｍ≦ＢＷ２≦Ｗを満たすことができる。
【００２７】
上記セラミック本体の厚さは上記第１主面Ｓ１と第２主面Ｓ２との距離で、上記セラミック本体の幅は上記第１外部電極の形成された上記第１側面Ｓ５と上記第２外部電極の形成された上記第２側面Ｓ６との距離で、上記セラミック本体の長さは上記第１端面Ｓ３と上記第２端面Ｓ４との距離である場合、上記セラミック本体の幅は上記セラミック本体の長さより短いか、同一であってもよい。
【００２８】
上記セラミック本体の長さをＬ及び幅をＷとすると、０．５Ｌ≦Ｗ≦Ｌを満たすことができる。
【００２９】
上記第１及び第２金属層の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００３０】
上記第１及び第２金属層の表面粗度をＲａ２、上記第１及び第２金属層の厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たすことができる。
【００３１】
上記第１及び第２金属層は銅（Ｃｕ）を含んでもよい。
【発明の効果】
【００３２】
本発明による積層セラミック電子部品は、低インダクタンスを具現することができ、電気的性能が向上することができる。
【００３３】
また、本発明によると、低インダクタンスを具現するとともに、一般的な積層セラミックキャパシタと同じ水準の外部電極幅を具現することができ、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工不良の問題を改善することができる。
【００３４】
また、本発明によると、金属層の表面粗度を調節して積層セラミック電子部品と基板間の剥離現象を改善することができる接着特性を向上させることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】本発明の一実施形態によるセラミック本体を示す模式図である。
【図３】図２の分解斜視図である。
【図４】図１のＸ−Ｘ’による断面図である。
【図５】図４のＡ領域の拡大図である。
【図６】本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００３６】
以下、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３７】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図２は本発明の一実施形態によるセラミック本体を示した模式図であり、図３は図２の分解斜視図であり、図４は図１のＸ−Ｘ’による断面図であり、図５は図４のＡ領域の拡大図である。
【００３８】
図１〜図５を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は誘電体層１１を含み、対向する第１及び第２主面Ｓ１、Ｓ２と、対向する第１及び第２側面Ｓ５、Ｓ６と、対向する第１及び第２端面Ｓ３、Ｓ４とを有し、厚さが２５０μｍ以下のセラミック本体１０と、上記誘電体層１１を介して対向配置され、上記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極２１、２２と、上記セラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成され、上記第１内部電極２１と電気的に連結される第１外部電極３１及び上記第２内部電極２２と電気的に連結される第２外部電極３２と、を含み、上記第１外部電極３１は第１電極層３１ａ及び上記第１電極層３１ａ上に形成された第１金属層３２ａを含み、上記第２外部電極３２は第２電極層３２ａ及び上記第２電極層３２ａ上に形成された第２金属層３２ｂを含み、上記第１外部電極３１及び第２外部電極３２は上記セラミック本体１０の第１及び第２主面Ｓ１、Ｓ２に延長形成され、上記第１及び第２主面Ｓ１、Ｓ２に形成された上記第１外部電極３１の幅と第２外部電極３２の幅は異なってもよい。
【００３９】
以下、本発明の一実施形態による積層セラミック電子部品を、特に、積層セラミックキャパシタで説明するが、これに制限されるものではない。
【００４０】
本発明の一実施形態による積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いてもよい。
【００４１】
本発明の一実施形態において、セラミック本体１０は、対向する第１主面Ｓ１及び第２主面Ｓ２と、上記第１主面及び第２主面を連結する第１側面Ｓ５、第２側面Ｓ６、第１端面Ｓ３及び第２端面Ｓ４を有してもよい。上記セラミック本体１０の形状は特に制限されないが、図示されたように六面体形であってもよい。
【００４２】
本発明の一実施形態によると、上記誘電体層１１を形成する原料は十分な静電容量が得られるものであれば、特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００４３】
上記誘電体層１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に合わせて、多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されてもよい。
【００４４】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は特に制限されず、本発明を目的を達成するために調節されてもよく、例えば、４００ｎｍ以下に調節されることができる。
【００４５】
上記第１及び第２内部電極２１、２２を形成する材料は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されてもよい。
【００４６】
上記第１内部電極及び第２内部電極２１、２２は、上記誘電体層１１を介して対向配置され、上記第１側面Ｓ５または第２側面Ｓ６に交互に露出してもよい。
【００４７】
上記第１内部電極及び第２内部電極２１、２２が上記第１側面Ｓ５または第２側面Ｓ６に交互に露出することで、後述するようにＲＧＣ（Ｒｅｖｅｒｓｅ  Ｇｅｏｍｅｔｒｙ  Ｃａｐａｃｉｔｏｒ）またはＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）を具現することができる。
【００４８】
上記セラミック本体１０の厚さｔｓは２５０μｍ以下であってもよい。
【００４９】
上記のようにセラミック本体１０の厚さｔｓを２５０μｍ以下に製作することで、基板内蔵用積層セラミックキャパシタに相応しくなる。
【００５０】
また、上記セラミック本体１０の厚さｔｓは、上記第１主面Ｓ１と第２主面Ｓ２との距離であってもよい。
【００５１】
本発明の一実施形態によると、上記セラミック本体１０の外側には、第１及び第２電極層３１ａ、３２ａと、上記第１及び第２電極層上に形成された第１及び第２金属層３１ｂ、３２ｂと、を含む第１及び第２外部電極３１、３２が形成されてもよい。
【００５２】
静電容量の形成のために第１及び第２電極層３１ａ、３２ａが上記セラミック本体１０の外側に形成され、上記第１及び第２内部電極２１、２２と電気的に連結されてもよい。
【００５３】
上記第１及び第２電極層３１ａ、３２ａは、上記第１及び第２内部電極２１、２２と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。
【００５４】
上記第１及び第２電極層３１ａ、３２ａは、上記金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布してから焼成することで形成することができる。
【００５５】
一般的な積層セラミックキャパシタは長さが幅より長く、セラミック本体の長さ方向に対向する端面に外部電極が配置される。
【００５６】
この場合、外部電極に交流印加時、電流経路が長いため、電流ルーフがさらに大きく形成され、誘導磁場が大きくなってインダクタンスが増加することがある。
【００５７】
本発明の一実施形態による積層セラミックキャパシタにおいて、電流経路を減少させるために、第１及び第２外部電極３１、３２がセラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成されてもよい。
【００５８】
上記セラミック本体１０の幅Ｗは、上記第１外部電極３１の形成された上記第１側面Ｓ５と上記第２外部電極３２の形成された上記第２側面Ｓ６との距離であり、上記セラミック本体１０の長さＬは、上記第１端面Ｓ３と上記第２端面Ｓ４との距離であることができる。
【００５９】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２間の幅Ｗは、第１端面Ｓ３と上記第２端面Ｓ４間の長さＬより短いか、同一であってもよい。
【００６０】
これにより、第１及び第２外部電極３１、３２間の距離が小さくなるため、電流経路が短くなる。よって、電流ルーフが減少してインダクタンスを減少させることができる。
【００６１】
このように、第１及び第２外部電極３１、３２をセラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成して上記セラミック本体１０の幅Ｗ（即ち、上記第１及び第２外部電極３１、３２間の距離）が上記セラミック本体１０の長さＬより短いか同一である積層セラミック電子部品を、ＲＧＣ（Ｒｅｖｅｒｓｅ  Ｇｅｏｍｅｔｒｙ  Ｃａｐａｃｉｔｏｒ）またはＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）ということができる。
【００６２】
また、上記セラミック本体１０の長さをＬ、幅をＷとすると、０．５Ｌ≦Ｗ≦Ｌを満たすことができるが、これに制限されない。
【００６３】
上記のように、０．５Ｌ≦Ｗ≦Ｌを満たすように上記セラミック本体の長さ及び幅を調節することで、積層セラミックキャパシタのインダクタンスを減少させることができる。
【００６４】
従って、本発明の一実施形態による積層セラミック電子部品は、低インダクタンスを具現することができ、電気的性能が向上することができる。
【００６５】
本発明の一実施形態によると、上記第１電極層３１ａ及び第２電極層３２ａ上には、それぞれ銅（Ｃｕ）を含む第１及び第２金属層３１ｂ、３２ｂを形成することができる。
【００６６】
一般的に、積層セラミックキャパシタは印刷回路基板上に実装されるため、通常、外部電極上にニッケル／すずめっき層を形成する。
【００６７】
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であって、基板上に実装せず、上記積層セラミックキャパシタの上記第１外部電極３１及び第２外部電極３２と基板回路とが銅（Ｃｕ）材質であるビア（ｖｉａ）を通じて電気的に連結される。
【００６８】
従って、本発明の一実施形態によると、上記第１及び第２金属層３１ｂ、３２ｂは、上記基板内のビアの材質である銅（Ｃｕ）と電気的連結性の良い銅（Ｃｕ）を含んでもよい。
【００６９】
上記銅（Ｃｕ）を含む第１及び第２金属層３１ｂ、３２ｂの形成方法は特に制限されず、例えば、めっきにより形成してもよく、この場合、上記第１及び第２金属層３１ｂ、３２ｂは銅（Ｃｕ）を含むめっき層で形成されてもよい。
【００７０】
図４及び図５を参照すると、上記第１外部電極３１及び第２外部電極３２は上記セラミック本体１０の第１及び第２主面Ｓ１、Ｓ２に延長形成され、上記第１及び第２主面Ｓ１、Ｓ２に形成された上記第１外部電極３１の幅と第２外部電極３２の幅は異なってもよい。
【００７１】
一般的な積層セラミックキャパシタがスマートフォンのアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵのような高性能ＩＣ電源端のデカップリングキャパシタとして用いられる場合、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ、以下「ＥＳＬ」）が大きくなってＩＣの性能が低下することがある。
【００７２】
特に、スマートフォンのアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）やＰＣのＣＰＵが高性能化するほど、積層セラミックキャパシタのＥＳＬ増加がこのようなＩＣの性能低下に及ぼす影響は相対的に大きくなる。
【００７３】
上記問題を解決するために、基板内蔵用積層セラミック電子部品の場合にも、上記のようにインダクタンスを減らすためのＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）が適用される必要がある。
【００７４】
しかし、上記ＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）には、一般的な基板内蔵用積層セラミック電子部品と同じ水準の外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）を具現することが困難であるという問題があった。
【００７５】
これにより、上記ＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）を基板内蔵用積層セラミック電子部品に適用する場合、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工面積が減り、基板への内蔵が困難となるという問題があった。
【００７６】
本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２は、上記セラミック本体１０の第１及び第２主面Ｓ１、Ｓ２に延長形成され、上記第１及び第２主面Ｓ１、Ｓ２に形成された上記第１外部電極３１の幅と第２外部電極３２の幅を異ならせて形成することで、上記問題を解決することができる。
【００７７】
特に、上記第１及び第２主面Ｓ１、Ｓ２に形成された上記第１外部電極３１の幅または第２外部電極３２の幅を極大化することで、上記ＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）を基板内蔵用積層セラミック電子部品に適用しても、一般的な基板内蔵用積層セラミック電子部品と同じ水準の外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）を具現することができる。
【００７８】
これにより、本発明の一実施形態による基板内蔵用積層セラミック電子部品を適用しても、パッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工時の不良を防ぐことができる。
【００７９】
本発明の一実施形態によると、上記第１及び第２主面Ｓ１、Ｓ２に形成された上記第１外部電極３１の幅をＢＷ１、上記第１及び第２主面Ｓ１、Ｓ２に形成された上記第２外部電極３２の幅をＢＷ２とすると、上記第１主面Ｓ１ではＢＷ１＞ＢＷ２を満たし、上記第２主面Ｓ２ではＢＷ１＜ＢＷ２を満たすことができる。
【００８０】
即ち、上記第１主面Ｓ１ではＢＷ１＞ＢＷ２を満たし、上記第２主面Ｓ２ではＢＷ１＜ＢＷ２を満たすように調節することで、一般的な基板内蔵用積層セラミック電子部品と同じ水準の外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）を具現することができる。
【００８１】
本発明の一実施形態によると、上記第１主面Ｓ１ではＢＷ１＞ＢＷ２を満たし、上記第２主面Ｓ２ではＢＷ１＜ＢＷ２を満たすものにしたが、これに制限されず、上記第１主面Ｓ１ではＢＷ１＜ＢＷ２を満たし、上記第２主面Ｓ２ではＢＷ１＞ＢＷ２を満たしてもよい。
【００８２】
特に、上記セラミック本体１０の幅をＷとすると、上記第１主面Ｓ１に形成された上記第１外部電極３１の幅ＢＷ１は２００μｍ≦ＢＷ１≦Ｗを満たしてもよいが、必ずしもこれに制限されない。
【００８３】
また、上記セラミック本体１０の幅をＷとすると、上記第２主面Ｓ２に形成された上記第２外部電極３２の幅ＢＷ２は２００μｍ≦ＢＷ２≦Ｗを満たしてもよいが、必ずしもこれに制限されない。
【００８４】
上記のように、第１外部電極３１の幅ＢＷ１が２００μｍ≦ＢＷ１≦Ｗ、上記第２外部電極３２の幅ＢＷ２が２００μｍ≦ＢＷ２≦Ｗを満たすように調節することで、低インダクタンスを具現しながらも、一般的な基板内蔵用積層セラミック電子部品と同じ水準の外部電極のバンド幅（Ｂａｎｄｗｉｄｔｈ）を具現することができる。
【００８５】
これにより、上記基板内蔵用積層セラミックキャパシタとパッケージ基板回路との電気的連結のためのビア（Ｖｉａ）加工時の不良を防ぐことができる。
【００８６】
上記第１及び第２外部電極３１、３２の幅ＢＷ１、ＢＷ２がそれぞれ２００μｍ未満では、積層セラミックキャパシタを基板に内蔵するとき、回路及びビアとの接触不良問題が発生することがある。
【００８７】
一方、本発明の一実施形態によると、上記第１主面Ｓ１に形成された上記第１外部電極３１の幅ＢＷ１が上記セラミック本体１０の幅Ｗと一致してもよく、上記第２主面Ｓ２に形成された上記第２外部電極３２の幅ＢＷ２が上記セラミック本体１０の幅Ｗと一致してもよい。
【００８８】
この場合は、上記第１及び第２外部電極３１、３２が上記第１及び第２主面Ｓ１、Ｓ２の何れか一つのみにそれぞれ形成され、基板に内蔵するとき、ビア加工不良を防ぐことができ、パッケージ基板回路との接触不良をより確実に防ぐことができる。
【００８９】
一方、本発明の一実施形態によると、上記セラミック本体１０は、上記第１内部電極及び第２内部電極２１、２２を含むアクティブ層と、上記アクティブ層の上面または下面に形成されたカバー層と、を含んでもよい。
【００９０】
上記セラミック本体１０は上記第１内部電極及び第２内部電極２１、２２を含むアクティブ層を含み、上記アクティブ層は静電容量の形成に寄与する層を意味する。
【００９１】
また、上記セラミック本体１０は上記アクティブ層の上面または下面に形成されたカバー層を含んでもよい。
【００９２】
また、上記第１及び第２金属層３１ｂ、３２ｂの厚さをｔｐとするとき、ｔｐ≧５μｍを満たすことができる。
【００９３】
上記第１及び第２金属層３１ｂ、３２ｂの厚さｔｐはｔｐ≧５μｍを満たすことができるが、これに制限されず、上記第１及び第２金属層３１ｂ、３２ｂの厚さｔｐは１５μｍ以下であってもよい。
【００９４】
上記のように第１及び第２金属層３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし、１５μｍ以下になるよう調節することで、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができる。
【００９５】
第１及び第２金属層３１ｂ、３２ｂの厚さｔｐが５μｍ未満では、積層セラミック電子部品を印刷回路基板１００に内蔵してから導電性ビアホール１４０を加工する時、セラミック本体１０まで導電性ビアホールが連結される不良が発生するという問題点がある。
【００９６】
第１及び第２金属層３１ｂ、３２ｂの厚さｔｐが１５μｍを超えると、金属層３１ｂ、３２ｂの応力によりセラミック本体１０にクラックが発生する可能性がある。
【００９７】
一方、上記第１及び第２金属層３１ｂ、３２ｂの表面粗度をＲａ２、上記第１及び第２金属層３１ｂ、３２ｂの厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たすことができる。
【００９８】
上記第１及び第２金属層３１ｂ、３２ｂの表面粗度Ｒａ２が２００ｎｍ≦Ｒａ２≦ｔｐを満たすように調節することで、積層セラミック電子部品と基板との剥離現象を改善し、クラックを防止することができる。
【００９９】
表面粗度とは、金属表面を加工するとき、表面に発生する微細な凹凸の程度を示すもので、表面粗さとも言う。
【０１００】
表面粗度は、加工に用いられる工具、加工法の適否、表面のスクラッチ、錆などにより生じるもので、粗さの程度を表すために表面を切断してその断面を見ると、ある曲線を成しているが、その曲線の低点と高点の平均を中心線平均粗さとし、Ｒａと表示する。
【０１０１】
本発明では、上記第１及び第２金属層３１ｂ、３２ｂの中心線平均粗さをＲａ２と規定する。
【０１０２】
図５は、図４の第１及び第２金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を示すＡ領域の拡大図である。
【０１０３】
図５を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１及び第２金属層３１ｂ、３２ｂの表面粗度をＲａ２、上記第１及び第２金属層３１ｂ、３２ｂの厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たすことができる。
【０１０４】
具体的には、上記第１及び第２金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を算出する方法は、上記第１及び第２金属層３１ｂ、３２ｂの一表面に形成されている粗度に対して仮想の中心線を引くことができる。
【０１０５】
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、下式のように、各距離の平均値を求めて算出した値により第１及び第２金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を算出することができる。
【０１０６】
【数１】
2014179578.tif 000003
【０１０７】
上記第１及び第２金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を２００ｎｍ≦Ｒａ２≦ｔｐの範囲に調節することで、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上した信頼性に優れた積層セラミック電子部品を具現することができる。
【０１０８】
上記第１及び第２金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ未満では、積層セラミック電子部品と基板との剥離現象が問題となる恐れがある。
【０１０９】
一方、上記第１及び第２金属層３１ｂ、３２ｂの表面粗度が第１及び第２金属層３１ｂ、３２ｂの厚さｔｐを超えると、クラックが発生する恐れがある。
【０１１０】
また、上記カバー層の厚さｔｃは１μｍ以上３０μｍ以下であってもよいが、これに制限されない。
【０１１１】
上記カバー層の厚さｔｃが１μｍ未満では、カバー層が薄すぎて内部容量形成部であるアクティブ層に外部衝撃が伝達されて不良が発生することがあり、３０μｍを超えると、カバー層が厚すぎて容量形成部が相対的に小さくなり、容量具現が困難であることがある。
【０１１２】
上記第１及び第２金属層３１ｂ、３２ｂ及びカバー層の厚さは、平均厚さを意味することができる。
【０１１３】
上記第１及び第２金属層３１ｂ、３２ｂ及びカバー層の平均厚さは、図４のようにセラミック本体１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンし、測定することができる。
【０１１４】
例えば、図４のように、セラミック本体１０の幅Ｗ方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから上記第１及び第２金属層３１ｂ、３２ｂ及びカバー層の厚さを測定して得ることができる。
【０１１５】
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されない。
【０１１６】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、誘電体層を含むセラミックグリーンシートを設ける段階と、導電性金属粉末及びセラミック粉末を含む内部電極用導電性ペーストを用いて上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層して内部で対向配置される第１内部電極及び第２内部電極を含むアクティブ層を形成し、上記アクティブ層の上面または下面にセラミックグリーンシートを積層してカバー層を形成することで、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体を設ける段階と、上記セラミック本体の第１及び第２側面に第１電極層及び第２電極層を形成し、上記第１電極層及び第２電極層上に銅（Ｃｕ）を含む第１及び第２金属層を形成して第１及び第２外部電極を設ける段階と、上記金属層にサンドブラスト工法を適用して表面粗度を調節する段階と、を含み、上記第１外部電極及び第２外部電極は上記セラミック本体の第１及び第２主面に延長形成され、上記第１及び第２主面に形成された上記第１外部電極の幅と第２外部電極の幅は異なってもよい。
【０１１７】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、まず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックグリーンシートを用意し、これをもって誘電体層を形成することができる。
【０１１８】
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍ厚さのシート（ｓｈｅｅｔ）状に製作することができる。
【０１１９】
次に、ニッケル粒子平均大きさが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。
【０１２０】
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、４００〜５００層積層してアクティブ層を形成し、上記アクティブ層の上面または下面にセラミックグリーンシートを積層してカバー層を形成することで、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体１０を製作した。
【０１２１】
次に、上記セラミック本体の第１及び第２側面に第１電極層及び第２電極層を形成し、上記第１電極層及び第２電極層上に銅（Ｃｕ）を含む第１及び第２金属層を形成する段階が続いてもよい。
【０１２２】
上記銅（Ｃｕ）を含む第１及び第２金属層を形成する段階は、特に制限されず、例えば、めっきにより行われてもよい。
【０１２３】
上記第１電極層３１ａ及び第２電極層３２ａ上に銅（Ｃｕ）を含む第１及び第２金属層３１ｂ、３２ｂを形成する段階は、セラミック本体１０の焼成が完了した後、上記銅（Ｃｕ）を含む第１及び第２金属層３１ｂ、３２ｂに人為的に表面粗度を形成して調節すべくサンドブラスト（ｓａｎｄ  ｂｌａｓｔｅｒ）工法を適用してもよい。
【０１２４】
サンドブラスト工法は、銅（Ｃｕ）を含む第１及び第２金属層３１ｂ、３２ｂの表面粗度のみを高めることができるため、積層セラミック電子部品の信頼性には影響を与えない。
【０１２５】
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じ部分に対してはその説明を省略する。
【０１２６】
図６は、本発明のさらに他の実施形態による積層セラミック電子部品内蔵型印刷回路基板２００を示す断面図である。
【０１２７】
図６に示された基板内蔵用積層セラミック電子部品は、図１〜図５を参照して説明した積層セラミック電子部品１００と実質的に同一であるため、同一または類似する構成要素は同じ参照番号を付し、繰り返し説明は省略する。
【０１２８】
図６を参照すると、本発明の他の実施形態による積層セラミック電子部品内蔵型印刷回路基板２００は絶縁基板１１０と、誘電体層１１を含み、対向する第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び対向する第１及び第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体１０と、上記誘電体層１１を介して対向配置され、上記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極２１、２２と、上記セラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成され、上記第１内部電極２１と電気的に連結される第１外部電極３１及び上記第２内部電極２２と電気的に連結される第２外部電極３２とを含み、上記第１外部電極３１は第１電極層３１ａ及び上記第１電極層３１ａ上に形成された第１金属層３２ａを含み、上記第２外部電極３２は第２電極層３２ａ及び上記第２電極層３２ａ上に形成された第２金属層３２ｂを含み、上記第１外部電極３１及び第２外部電極３２は上記セラミック本体１０の第１及び第２主面Ｓ１、Ｓ２に延長形成され、上記第１及び第２主面Ｓ１、Ｓ２に形成された上記第１外部電極３１の幅と第２外部電極３２の幅が異なる基板内蔵用積層セラミック電子部品１００と、を含んでもよい。
【０１２９】
上記セラミック本体１０の厚さｔｓは、上記第１主面Ｓ１と第２主面Ｓ２との距離であってもよい。
【０１３０】
本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板２００に含まれる積層セラミックキャパシタ１００において、電流経路を減少させるために第１及び第２外部電極３１、３２はセラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成されてもよい。
【０１３１】
上記セラミック本体１０の幅Ｗは、上記第１外部電極３１の形成された上記第１側面Ｓ５と上記第２外部電極３２の形成された上記第２側面Ｓ６との距離であり、上記セラミック本体１０の長さＬは上記第１端面Ｓ３と上記第２端面Ｓ４との距離である。
【０１３２】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２間の幅Ｗは第１端面Ｓ３と上記第２端面Ｓ４間の長さＬより短いか、同一であってもよい。
【０１３３】
これにより、第１及び第２外部電極３１、３２間の距離が小さくなるため、電流経路が小さくなり、電流ルーフが減少してインダクタンスを減少させることができる。
【０１３４】
このように、第１及び第２外部電極３１、３２をセラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成して上記セラミック本体１０の幅Ｗ（即ち、上記第１及び第２外部電極３１、３２間の距離）が上記セラミック本体１０の長さＬより短いか同一である積層セラミック電子部品を、ＲＧＣ（Ｒｅｖｅｒｓｅ  Ｇｅｏｍｅｔｒｙ  Ｃａｐａｃｉｔｏｒ）またはＬＩＣＣ（Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）ということができる。
【０１３５】
上記絶縁基板１１０は絶縁層１１０ａ、１１０ｂ、１１０ｃが含まれた構造からなり、必要に応じて、図６に示されたように、多様な形態の層間回路を構成する導電性パターン１２０及び導電性ビアホール１４０を含んでもよい。このような絶縁基板１１０は、内部に積層セラミック電子部品１００を含む印刷回路基板２００であってもよい。
【０１３６】
上記積層セラミック電子部品１００は、印刷回路基板２００に挿入された後印刷回路基板２００の熱処理などのような後工程において、様々な過酷な環境を同様に経験する。
【０１３７】
特に、熱処理工程における印刷回路基板２００の収縮及び膨脹は、印刷回路基板２００の内部に挿入された積層セラミック電子部品に直接伝達され積層セラミック電子部品と印刷回路基板２００の接着面にストレスを加える。
【０１３８】
積層セラミック電子部品と印刷回路基板２００の接着面に印加されたストレスが接着強度より高い場合、接着面が剥がれる剥離不良を発生させる。
【０１３９】
積層セラミック電子部品と印刷回路基板２００間の接着強度は、積層セラミック電子部品と印刷回路基板２００の電気化学的結合力と接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板２００との接着面の有効表面積を向上させるために、積層セラミック電子部品の表面粗度を制御して積層セラミック電子部品１００と印刷回路基板２００との剥離現象を改善することができる。また、印刷回路基板２００内蔵用積層セラミック電子部品１００の表面粗度による印刷回路基板２００との接着面の剥離発生頻度を確認することができる。
【０１４０】
以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれに制限されない。
【０１４１】
（実施例）
本発明の実施形態により基板内蔵用積層セラミック電子部品の第１及び第２主面上に形成された第１及び第２外部電極それぞれの幅による積層セラミックキャパシタと基板内部のビアとの接触不良有無、第１及び第２金属層３１ｂ、３２ｂの厚さによるビア加工不良の発生有無、第１及び第２金属層３１ｂ、３２ｂの表面粗度による接着面の剥離発生頻度を確認するために、第１及び第２外部電極それぞれの幅、第１及び第２金属層３１ｂ、３２ｂの厚さ及び表面粗度を変化させながら、モバイルフォンマザーボード用チップ部品の通常条件である８５℃、相対湿度８５％で積層セラミック電子部品が内蔵された基板を、３０分間放置した後、それぞれの実験を行って調査した。
【０１４２】
下表１には、第１及び第２主面上に形成された第１及び第２外部電極それぞれの幅による積層セラミックキャパシタと基板内部のビアとの接触不良有無を示した。
【０１４３】
【表１】
2014179578.tif 000004
×：不良率２０％以上
△：不良率５％〜２０％
○：不良率０．０１％〜５％
◎：不良率０．０１％未満
【０１４４】
上記表１を参照すると、上記第１及び第２外部電極それぞれの幅が２００μｍ以上では、積層セラミックキャパシタと基板内部のビアとの接触不良問題がないことが分かる。
【０１４５】
一方、上記第１及び第２外部電極それぞれの幅が２００μｍ未満では、積層セラミックキャパシタと基板内部のビアとの接触不良問題があることが分かる。
【０１４６】
下表２には、第１及び第２金属層３１ｂ、３２ｂの厚さによるビア加工不良の発生有無を示した。
【０１４７】
【表２】
2014179578.tif 000005
×：不良率１０％以上
△：不良率１％〜１０％
○：不良率０．０１％〜１％
◎：不良率０．０１％未満
【０１４８】
上記表２を参照すると、上記金属層３１ｂ、３２ｂの厚さが５μｍ以上では、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現できることが分かる。
【０１４９】
一方、上記金属層３１ｂ、３２ｂの厚さが５μｍ未満では、基板内のビア加工時に不良が発生し得ることが分かる。
【０１５０】
下表３には、第１及び第２金属層３１ｂ、３２ｂの表面粗度による接着面の剥離発生頻度を示した。
【０１５１】
【表３】
2014179578.tif 000006
×：不良率５％以上
△：不良率１％〜５％
○：不良率０．０１％〜１％
◎：不良率０．０１％未満
【０１５２】
上記表３を参照すると、上記第１及び第２金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ以上では、接着面の剥離発生頻度が少なくて、信頼性に優れた積層セラミックキャパシタを具現できることが分かる。
【０１５３】
一方、上記第１及び第２金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ未満では、接着面の剥離発生頻度が増加し、信頼性に問題があることが分かる。
【０１５４】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１５５】
１０  セラミック本体
１１  誘電体層
２１、２２  第１及び第２内部電極
３１、３２  第１及び第２外部電極
３１ａ、３２ａ  第１及び第２電極層
３１ｂ、３２ｂ  第１及び第２金属層
１００  基板実装用積層セラミックキャパシタ
２００  印刷回路基板
１１０  絶縁基板
１１０ａ、１１０ｂ、１１０ｃ  絶縁層
１２０  導電性パターン
１４０  導電性ビアホール
【図１】
2014179578.tif 000007
【図２】
2014179578.tif 000008
【図３】
2014179578.tif 000009
【図４】
2014179578.tif 000010
【図５】
2014179578.tif 000011
【図６】
2014179578.tif 000012
【手続補正書】
【提出日】平成26年4月14日(2014.4.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び対向する第１及び第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体と、
前記誘電体層を介して対向配置され、前記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極と、
前記セラミック本体の第１及び第２側面Ｓ５、Ｓ６に形成され、前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極と、を含み、
前記第１外部電極は、第１電極層及び前記第１電極層上に形成された第１金属層を含み、前記第２外部電極は、第２電極層及び前記第２電極層上に形成された第２金属層を含み、前記第１外部電極及び第２外部電極は、前記セラミック本体の第１及び第２主面に延長形成され、前記第１及び第２主面に形成された前記第１外部電極の幅をＢＷ１、前記第１及び第２主面に形成された前記第２外部電極の幅をＢＷ２とすると、前記第１主面ではＢＷ１＞ＢＷ２を満たし、前記第２主面ではＢＷ１＜ＢＷ２を満たす、基板内蔵用積層セラミック電子部品。
【請求項２】
前記セラミック本体の幅をＷとすると、前記第１主面に形成された前記第１外部電極の幅ＢＷ１は２００μｍ≦ＢＷ１≦Ｗを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記セラミック本体の幅をＷとすると、前記第２主面に形成された前記第２外部電極の幅ＢＷ２は２００μｍ≦ＢＷ２≦Ｗを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記セラミック本体の厚さは前記第１主面Ｓ１と第２主面Ｓ２との距離で、前記セラミック本体の幅は前記第１外部電極の形成された前記第１側面Ｓ５と前記第２外部電極の形成された前記第２側面Ｓ６との距離で、前記セラミック本体の長さは前記第１端面Ｓ３と前記第２端面Ｓ４との距離である場合、前記セラミック本体の幅は前記セラミック本体の長さより短いか、同一である、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記セラミック本体の長さをＬ及び幅をＷとすると、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項４に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２金属層の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記第１及び第２金属層の表面粗度をＲａ２、前記第１及び第２金属層の厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記第１及び第２金属層は銅（Ｃｕ）を含む、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
絶縁基板と、
前記絶縁基板に内蔵された誘電体層を含み、対向する第１及び第２主面Ｓ１、Ｓ２、対向する第１及び第２側面Ｓ５、Ｓ６、及び対向する第１及び第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体、前記誘電体層を介して対向配置され、前記第１側面Ｓ５または第２側面Ｓ６に交互に露出する第１内部電極及び第２内部電極、及び前記セラミック本体の第１及び第２側面Ｓ５、Ｓ６に形成され、前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極を含み、前記第１外部電極は第１電極層及び前記第１電極層上に形成された第１金属層を含み、前記第２外部電極は第２電極層及び前記第２電極層上に形成された第２金属層を含み、前記第１外部電極及び第２外部電極は前記セラミック本体の第１及び第２主面に延長形成され、前記第１及び第２主面に形成された前記第１外部電極の幅をＢＷ１、前記第１及び第２主面に形成された前記第２外部電極の幅をＢＷ２とすると、前記第１主面ではＢＷ１＞ＢＷ２を満たし、前記第２主面ではＢＷ１＜ＢＷ２を満たす、基板内蔵用積層セラミック電子部品と、
を含む積層セラミック電子部品内蔵型印刷回路基板。
【請求項１０】
前記セラミック本体の幅をＷとすると、前記第１主面に形成された前記第１外部電極の幅ＢＷ１は２００μｍ≦ＢＷ１≦Ｗを満たす、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１１】
前記セラミック本体の幅をＷとすると、前記第２主面に形成された前記第２外部電極の幅ＢＷ２は２００μｍ≦ＢＷ２≦Ｗを満たす、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１２】
前記セラミック本体の厚さは前記第１主面Ｓ１と第２主面Ｓ２との距離で、前記セラミック本体の幅は前記第１外部電極の形成された前記第１側面Ｓ５と前記第２外部電極の形成された前記第２側面Ｓ６との距離で、前記セラミック本体の長さは前記第１端面Ｓ３と前記第２端面Ｓ４との距離である場合、前記セラミック本体の幅は前記セラミック本体の長さより短いか、同一である、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１３】
前記セラミック本体の長さをＬ及び幅をＷとすると、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項１２に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１４】
前記第１及び第２金属層の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１５】
前記第１及び第２金属層の表面粗度をＲａ２、前記第１及び第２金属層の厚さをｔｐとすると、２００ｎｍ≦Ｒａ２≦ｔｐを満たす、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。
【請求項１６】
前記第１及び第２金属層は銅（Ｃｕ）を含む、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。