(57)【要約】      （修正有）【課題】シリコンカーバイト等の高価な半導体材料を使用しなくても、逆回復時間が短くて、高耐圧かつ信頼性の高い整流回路を提供する。【解決手段】整流回路１は、整流素子２およびユニポーラ型電界効果トランジスタ３を備える。整流素子２および電界効果トランジスタ３は、直流動作時には、逆バイアス時に整流素子２を流れる第１リーク電流が電界効果トランジスタのゲート電極およびソース電極の間に閾値以下の電圧が印加されているときにソース電極およびドレイン電極を流れる第２リーク電流よりも大きくなるように形成され、交流動作時には、整流素子２が逆バイアスに切り替わる際に、逆バイアスの期間内に整流素子２の接合容量への充電が完了し、かつ接合容量の充電中に整流素子２から電界効果トランジスタ３のソース電極およびドレイン電極に流れる電流が電界効果トランジスタ３の安全動作領域内に収まるように形成される。【選択図】図１
2014027253.tif 000002
【特許請求の範囲】
【請求項１】
第１端子および第２端子間に直列接続される整流素子およびユニポーラ型電界効果トランジスタを備え、
前記整流素子は、前記第１端子から前記第２端子に向かって順方向電流が流れる方向に沿って配置される第１電極および第２電極を有し、
前記電界効果トランジスタは、
前記第１電極と同電位のゲート電極と、
前記整流素子に直列接続され、前記ゲート電極の電位に応じた電流を流すソース電極およびドレイン電極と、を有し、
前記第１端子よりも前記第２端子の方が電位が高い逆バイアス時における前記電界効果トランジスタのゲート電極とドレイン電極との間の耐圧は、前記整流素子の耐圧よりも高く、
前記整流素子および前記電界効果トランジスタは、
直流動作を行う場合には、前記第２電極の電位が前記第１電極の電位より高くなる逆バイアス時に前記整流素子を流れる第１リーク電流が前記電界効果トランジスタのゲート電極およびソース電極の間に閾値以下の電圧が印加されているときにソース電極およびドレイン電極を流れる第２リーク電流よりも大きく、かつ前記第２リーク電流とドレイン電極およびソース電極間の電圧との関係が前記電界効果トランジスタの安全動作領域内に収まるように形成され、
交流動作を行う場合には、前記整流素子が逆バイアスに切り替わる際に、前記逆バイアスの期間内に前記整流素子の接合容量への充電が完了し、かつ前記接合容量の充電中に前記整流素子から前記電界効果トランジスタのソース電極およびドレイン電極に流れる電流が前記電界効果トランジスタの安全動作領域内に収まることを特徴とする整流回路。
【請求項２】
第１端子および第２端子間に直列接続される整流素子およびユニポーラ型電界効果トランジスタを備え、
前記整流素子は、前記第１端子から前記第２端子に向かって順方向電流が流れる方向に沿って配置される第１電極および第２電極を有し、
前記電界効果トランジスタは、
前記第１電極と同電位のゲート電極と、
前記整流素子に直列接続され、前記ゲート電極の電位に応じた電流を流すソース電極およびドレイン電極と、を有し、
前記第１端子よりも前記第２端子の方が電位が高い逆バイアス時における前記電界効果トランジスタのゲート電極とドレイン電極との間の耐圧は、前記整流素子の耐圧よりも高く、
前記整流素子および前記電界効果トランジスタは、前記逆バイアス時に前記整流素子を流れる第１リーク電流が前記電界効果トランジスタのゲート電極およびソース電極の間に閾値以下の電圧が印加されているときにソース電極およびドレイン電極を流れる第２リーク電流よりも大きく、かつ前記第２リーク電流とドレイン電極およびソース電極間の電圧との関係が前記電界効果トランジスタの安全動作領域内に収まることを特徴とする整流回路。
【請求項３】
第１端子および第２端子間に直列接続される整流素子およびユニポーラ型電界効果トランジスタを備え、
前記整流素子は、前記第１端子から前記第２端子に向かって順方向電流が流れる方向に沿って配置される第１電極および第２電極を有し、
前記電界効果トランジスタは、
前記第１電極と同電位のゲート電極と、
前記整流素子に直列接続され、前記ゲート電極の電位に応じた電流を流すソース電極およびドレイン電極と、を有し、
前記第１端子よりも前記第２端子の方が電位が高い逆バイアス時における前記電界効果トランジスタのゲート電極とドレイン電極との間の耐圧は、前記整流素子の耐圧よりも高く、
前記整流素子および前記電界効果トランジスタは、前記整流素子が逆バイアスに切り替わる際に、前記逆バイアスの期間中に前記整流素子の接合容量への充電が完了し、かつ前記接合容量の充電中に前記整流素子から前記電界効果トランジスタのソース電極およびドレイン電極に流れる電流が前記電界効果トランジスタの安全動作領域内に収まることを特徴とする整流回路。
【請求項４】
第１端子および第２端子間に直列接続される整流素子およびユニポーラ型電界効果トランジスタと、
前記第１端子よりも前記第２端子の方が電位が高い逆バイアスの期間内に前記整流素子に流れるリーク電流を供給可能な定電流源と、を備え、
前記整流素子は、前記第１端子から前記第２端子に向かって順方向電流が流れる方向に沿って配置される第１電極および第２電極を有し、
前記電界効果トランジスタは、
前記第１電極と同電位のゲート電極と、
前記整流素子に直列接続され、前記ゲート電極の電位に応じた電流を流すソース電極およびドレイン電極と、を有し、
前記第１端子よりも前記第２端子の方が電位が高い逆バイアス時における前記電界効果トランジスタのゲート電極とドレイン電極との間の耐圧は、前記整流素子の耐圧よりも高く、
前記整流素子および前記電界効果トランジスタは、前記逆バイアス時に前記整流素子を流れる第１リーク電流が前記電界効果トランジスタのゲート電極およびソース電極の間に閾値以下の電圧が印加されているときにソース電極およびドレイン電極を流れる第２リーク電流よりも大きいことを特徴とする整流回路。
【請求項５】
前記定電流源は、前記ユニポーラ型電界効果トランジスタのドレインおよびソース間に並列接続されることを特徴とする請求項４に記載の整流回路。
【請求項６】
前記定電流源は、ソースおよびゲートが接続されたノーマリオン型の電界効果トランジスタであることを特徴とする請求項４または５に記載の整流回路。
【請求項７】
前記定電流源は、チャネルの一部が狭窄されたノーマリオン型の電界効果トランジスタであることを特徴とする請求項４または５に記載の整流回路。
【請求項８】
前記第１端子よりも前記第２端子の方が電位が高い逆バイアス時における前記電界効果トランジスタのゲート電極とソース電極との間の破壊電圧は、前記整流素子の耐圧よりも高く設定されている、請求項１乃至７のいずれかに記載の整流回路。
【請求項９】
逆方向電流が流れる経路に沿って、前記電界効果トランジスタのドレイン電極およびソース電極の少なくとも一方に接続されるインダクタ素子を備えることを特徴とする請求項１乃至８のいずれかに記載の整流回路。
【請求項１０】
前記整流素子は、シリコンのショットキーバリアダイオード、シリコンのＰＮ接合ダイオード、またはシリコンのＰＩＮ（P-Intrinsic-N）ダイオードであることを特徴とする請求項１乃至９のいずれかに記載の整流回路。
【請求項１１】
前記ショットキーバリアダイオードは、ＪＢＳ（Junction Barrier Schotkey）構造またはＴＭＢＳ（Trench MOS Barrier Schotkey）構造であることを特徴とする請求項１０に記載の整流回路。
【請求項１２】
前記電界効果トランジスタは、ノーマリオン型のＨＥＭＴ（High Electron Mobility Transistor）、ＭＥＳ（Metal-Semiconductor）ＦＥＴ、ＭＯＳＦＥＴ、またはＳＩＴ（Static Induction Transistor）であることを特徴とする請求項１乃至１１のいずれかに記載の整流回路。
【請求項１３】
前記電界効果トランジスタは、窒化物半導体、シリコンカーバイト、またはシリコンよりもバンドギャップが大きな半導体を用いて形成されることを特徴とする請求項１乃至１２のいずれかに記載の整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、整流作用を行う整流回路に関する。
【背景技術】
【０００２】
シリコンのショットキーバリアダイオードとノーマリオン型のGaN-HEMT（以下、単にＨＥＭＴと呼ぶ）を組み合わせて整流回路を作製する技術が提案されている。この技術を利用すれば、一般的なシリコンのＰＩＮ（P-Intrinsic-N）ダイオードよりも逆回復時間が短くて高耐圧の整流回路を作製できる。
【０００３】
ところが、この種の整流回路では、逆バイアス時にショットキーバリアダイオードに逆方向のリーク電流が流れることから、ＨＥＭＴは弱いオン状態で動作しており、ＨＥＭＴのドレイン−ソース間に高電圧が印加された状態でＨＥＭＴにリーク電流が流れる。このため、ショットキーバリアダイオードのリーク電流が大きい場合には、ＨＥＭＴの安全動作領域（ＳＯＡ：Safe Opereting Area）から外れた領域でＨＥＭＴを動作させることになり、その結果、ＨＥＭＴが破壊するという問題がある。
【０００４】
また、上述した整流回路を交流（ダイナミック）動作させる場合、整流回路が順バイアスから逆バイアスに切り替わるときに、ショットキーバリアダイオードの接合容量を充電するための電流がＨＥＭＴのドレイン−ソース間にも流れ込んでしまう。このとき、ＨＥＭＴのドレイン−ソース間には高電圧が印加されているため、やはりＨＥＭＴの安全動作領域から外れた領域でＨＥＭＴを動作させることになり、ＨＥＭＴが破壊するという問題がある。
【０００５】
これらの問題に対処するために、逆方向リーク電流の小さいショットキーバリアダイオードを用いた場合、ショットキーバリアダイオードに印加される電圧が過度に高くなり、ショットキーバリアダイオードが破壊するおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2008-198735号公報
【特許文献２】特表2008-501238号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、シリコンカーバイト等の高価な半導体材料を使用しなくても、逆回復時間が短くて、高耐圧かつ信頼性の高い整流回路を提供するものである。
【課題を解決するための手段】
【０００８】
本実施形態によれば、第１端子および第２端子間に直列接続される整流素子およびユニポーラ型電界効果トランジスタを備え、
前記整流素子は、前記第１端子から前記第２端子に向かって順方向電流が流れる方向に沿って配置される第１電極および第２電極を有し、
前記電界効果トランジスタは、
前記第１電極と同電位のゲート電極と、
前記整流素子に直列接続され、前記ゲート電極の電位に応じた電流を流すソース電極およびドレイン電極と、を有し、
前記第１端子よりも前記第２端子の方が電位が高い逆バイアス時における前記電界効果トランジスタの前記ゲート電極の破壊電圧は、前記整流素子の耐圧よりも高く、
前記整流素子および前記電界効果トランジスタは、
直流動作を行う場合には、前記第２電極の電位が前記第１電極の電位より高くなる逆バイアス時に前記整流素子を流れる第１リーク電流が前記電界効果トランジスタのゲート電極およびソース電極の間に閾値以下の電圧が印加されているときにソース電極およびドレイン電極を流れる第２リーク電流よりも大きく、かつ前記第２リーク電流とドレイン電極およびソース電極間の電圧との関係が前記電界効果トランジスタの安全動作領域内に収まるように形成され、
交流動作を行う場合には、前記整流素子が逆バイアスに切り替わる際に、前記逆バイアスの期間内に前記整流素子の接合容量への充電が完了し、かつ前記接合容量の充電中に前記整流素子から前記電界効果トランジスタのソース電極およびドレイン電極に流れる電流が前記電界効果トランジスタの安全動作領域内に収まることを特徴とする整流回路が提供される。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る整流回路１の回路図。
【図２】（ａ）〜（ｃ）は図１の整流回路１内のＦＥＴ３としてＧａＮ−ＦＥＴを用い、整流素子２としてシリコンのショットキーバリアダイオードを用いた場合の電圧−電流特性を示す図。
【図３】（ａ）は図２（ａ）に示すＦＥＴ３の特性曲線と図２（ｃ）に示す整流素子２の特性曲線を重ね合わせた図、（ｂ）は動作点がずれた状態を示す図。
【図４】図１の整流回路１の端子Ｔ１，Ｔ２に交流電圧源４を接続した回路図。
【図５】（ａ）〜（ｃ）は図４の交流電圧源を接続した場合の図１の整流回路１の各部の波形図。
【図６】ＦＥＴ３としてＧａＮ−ＦＥＴ３を用いた場合の安全動作領域（ＳＯＡ）の一例を示す図。
【図７】（ａ）は図１の整流回路１内のＦＥＴ３のドレインと端子Ｔ２との間にインダクタ素子５を接続した図、（ｂ）はＦＥＴ３のソースと整流素子２のカソードとの間にインダクタ素子５を接続した図。
【図８】ＪＢＳ構造のショットキーバリアダイオード２からなる整流素子２と、ＭＩＳ型のＧａＮ−ＦＥＴ３からなるＦＥＴ３とを、それぞれ別個のディスクリート部品で構成した整流回路１の断面図。
【図９】図８と同様の構造のショットキーバリアダイオード２とＧａＮ−ＦＥＴ３を同一のシリコン基板上に形成した整流回路１の断面構造を示す図。
【図１０】ワイヤボンディング工程をなくして、共通のメタル層により、ショットキーバリアダイオード２とＧａＮ−ＦＥＴ３の配線を行う場合の断面構造を示す図。
【図１１】ＴＭＢＳ（Trench MOS Barrier Schotkey）構造のショットキーバリアダイオード２を用いた整流回路１の断面図。
【図１２】（ａ）〜（ｃ）はＦＥＴ３の変形例に係る断面構造を示す図。
【図１３】第２の実施形態に係る整流回路１の回路図。
【図１４】図１３の定電流源６をより具体化した一例を示す整流回路１の回路図。
【図１５】本実施形態に係る整流回路１の動作点を示す図。
【図１６】図１６（ａ）は図１４のＦＥＴ６の第１具体例の断面図、図１６（ｂ）は平面図。
【図１７】図１７（ａ）は図１４のＦＥＴ６の第２具体例の断面図、図１７（ｂ）は平面図。
【図１８】図１８（ａ）は図１４のＦＥＴ６の第３具体例の断面図、図１８（ｂ）は平面図。
【図１９】本実施形態に係る整流回路１内のＦＥＴ５とＦＥＴ６のレイアウト配置を示す平面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態に係る整流回路１の回路図である。図１の整流回路１は、２つの端子Ｔ１，Ｔ２間に直列接続される整流素子２とユニポーラ型電界効果トランジスタ（以下、ＦＥＴ３と呼ぶ）とを備えている。図１の整流回路１は、端子Ｔ１から端子Ｔ２の方向が順バイアス方向であり、端子Ｔ２から端子Ｔ１の方向が逆バイアス方向である。
【００１２】
整流素子２のアノードは端子Ｔ１に接続され、整流素子２のカソードはＦＥＴ３のソースに接続されている。ＦＥＴ３のドレインは端子Ｔ２に接続され、ＦＥＴ３のゲートは整流素子２のアノードと端子Ｔ１に接続されている。
【００１３】
ＦＥＴ３は、ゲートに電圧を印加しない状態でソース−ドレイン間に電流が流れる、いわゆるノーマリオン型のＦＥＴ３であり、ＦＥＴ３の具体例としては、例えばＨＥＭＴ（High Electron Mobility Transistor）、ＭＥＳ（Metal-Semiconductor）ＦＥＴ、ＭＯＳＦＥＴまたはＳＩＴ（Static Induction Transistor）等が適用可能である。
【００１４】
ＦＥＴ３には高速性が要求されるため、ＦＥＴ３内の半導体層の材料として、窒化物半導体、シリコンカーバイト、またはシリコンよりもバンドギャップが大きい半導体が用いられる。本実施形態では、ＦＥＴ３として、ＧａＮを含む半導体層を備えたＨＥＭＴを用いる例を主に説明する。ＨＥＭＴは、構造上、ソースとドレインの区別がないため、ソースとドレイン間での電流方向を必要に応じて切り替えることができる。本明細書では、便宜上、ＦＥＴ３のソース−ドレイン間の電流方向にかかわらず、ＦＥＴ３の端子Ｔ１側の電極をソースと呼び、ＦＥＴ３の端子Ｔ２側の電極をドレインと呼ぶ。
【００１５】
本実施形態に係るＦＥＴ３が、例えばＧａＮを半導体層の材料とする理由は、ＧａＮはシリコンよりもエネルギーバンドが大きくてキャリア移動度が高く、かつシリコンカーバイトよりも安価であるためである。
【００１６】
整流素子２は、接合容量が小さくて、リーク電流も小さい方が望ましい。また、安価な材料であるシリコンを母材とするのが望ましい。そこで、シリコンのショットキーバリアダイオード、シリコンのＰＮ接合ダイオード、またはシリコンのＰＩＮダイオード等が望ましい。本実施形態では主に、シリコンのショットキーバリアダイオード（ＳＢＤ）を用いる例を説明する。ショットキーバリアダイオードを用いる理由は、少数キャリアの蓄積に起因する逆回復時間の遅れが原理的に起きないためである。
【００１７】
次に、本実施形態に係る整流回路１の動作を説明する。図１の整流回路１は、順バイアス時には、端子Ｔ１の電圧が端子Ｔ２の電圧よりも高くなり、整流素子２のアノード−カソード間に順方向電圧が流れ、アノード−カソード間の電圧は順方向電圧Ｖｆでクリップされる。また、ＦＥＴ３のゲートには、ソースよりもＶｆだけ高い電圧が印加されるため、ＦＥＴ３もオン状態になり、ソース−ドレイン間に電流が流れる。
【００１８】
これにより、図１の整流回路１は、順バイアス時には、端子Ｔ１から端子Ｔ２に向かって電流が流れ、流れる電流量は、ＦＥＴ３のソース−ドレイン間を流れる電流に依存する。
【００１９】
一方、図１の整流回路１は、逆バイアス時には、整流素子２のカソードがアノードよりも電位が高くなるため、ＦＥＴ３のソースがゲートよりも電位が高くなり、ＦＥＴ３はオフする方向に動作する。ところが、整流素子２は、逆バイアス時にカソードからアノードに向かってリーク電流が流れる。このリーク電流により、ＦＥＴ３のゲート電圧が持ち上げられて、ＦＥＴ３のドレインからソースに向かってリーク電流が流れ、ＦＥＴ３は弱いオン状態を維持するように帰還制御される。
【００２０】
逆バイアス時に図１の整流回路１に流れるリーク電流は、できるだけ小さい方が望ましい。このため、逆バイアス時のリーク電流の小さい整流素子２を用いる必要がある。
【００２１】
図２は、図１の整流回路１内のＦＥＴ３としてＧａＮ−ＦＥＴを用い、整流素子２としてシリコンのショットキーバリアダイオードを用いた場合の電圧−電流特性を示している。図２では、端子Ｔ１，Ｔ２間の電圧をＶ、ＦＥＴ３のソース−ドレイン間の電圧をＶDS、ショットキーバリアダイオードのアノード−カソード間の電圧をＶDi（＝ＶR）、ＦＥＴ３のゲート電流をＩG、端子Ｔ２からＦＥＴ３のドレインに流れる電流をＩD、ショットキーバリアダイオードのカソードからアノードに流れるリーク電流をＩRとしている。
【００２２】
図２（ａ）はＧａＮのＦＥＴ３のＶDS−ＩD特性グラフである。図示のように、端子Ｔ２，Ｔ１間の逆バイアス電圧Ｖが大きい程、ドレイン電流ＩDは小さくなる。なお、図２（ａ）に記載したＶtは、図１の端子Ｔ２−Ｔ１間の電圧である。
【００２３】
図２（ｂ）はショットキーバリアダイオードのＶR−ＩR特性グラフである。図示のように、逆方向電圧ＶRが電圧ＶBに達すると、ブレークダウン状態になって逆方向電流ＩRが急増する。
【００２４】
図２（ｃ）は図２（ｂ）の横軸をＶDS＝（Ｖ−ＶDi）にした特性グラフである。図２（ｃ）の特性曲線は、図２（ｂ）の特性曲線をＹ軸を対称軸として折り返した形状を有する。
【００２５】
図３（ａ）は図２（ａ）に示すＦＥＴ３の特性曲線と図２（ｃ）に示す整流素子２の特性曲線を重ね合わせた図であり、これら２種類の特性曲線の交点ｃが図１の整流回路１の動作点になる。
【００２６】
ＦＥＴ３の製造ばらつき等により、ＦＥＴ３の特性曲線がＹ軸の正方向にずれると、動作点ｃは図３（ｂ）のような位置にずれてしまう。この図３（ｂ）の動作点は、ＦＥＴ３のリーク電流が整流素子２の逆方向リーク電流よりも大きいことを示している。この場合、整流素子２のアノード−カソード間に耐圧を超える高電圧が印加されて、整流素子２が破壊するおそれがある。
【００２７】
このような整流素子２の破壊を防止するためには、図１の整流回路１の逆バイアス時には、整流素子２を流れるリーク電流よりも、ＦＥＴ３のリーク電流を小さくする必要がある。整流素子２を流れるリーク電流よりも、ＦＥＴ３のリーク電流の方が小さい場合には、整流素子２のブレークダウン電流を超えるリーク電流がＦＥＴ３に流れることはないため、整流素子２のアノード−カソード間に耐圧を超える電圧が印加されるおそれはなくなり、整流素子２の破壊を防止できる。
【００２８】
また、ＦＥＴ３を流れるリーク電流とドレイン−ソース間電圧の関係は、ＦＥＴ３の安全動作領域（ＳＯＡ）を超えてはいけない。ＦＥＴ３の安全動作領域（ＳＯＡ）を超える量のリーク電流がＦＥＴ３を流れる場合は、ＦＥＴ３が破壊するおそれがあるためである。
【００２９】
以上をまとめると、図１の整流回路１が直流動作として安定的に動作するための条件は、以下の１）と２）である。これら２つの条件はいずれも満たさなければならない。
【００３０】
１）整流素子２を流れるリーク電流よりも、ＦＥＴ３のソース−ドレイン間のリーク電流が小さいこと。より具体的には、整流素子２を流れるリーク電流が、ＦＥＴ３のゲート−ソース間に閾値以下の電圧が印加されているときのソース−ドレイン間のリーク電流よりも大きいこと。
【００３１】
２）図１の整流回路１の動作点においてＦＥＴ３に流れるリーク電流とドレイン−ソース間電圧との関係がＦＥＴ３の安全動作領域（ＳＯＡ）を超えないこと。
【００３２】
なお、上記１）と２）の条件以外に、当然のことながら、逆バイアス時の整流素子２の耐圧（例えば３０Ｖ）は、ＦＥＴ３のゲート−ドレイン間電圧よりも小さくしておく必要がある。整流素子２の耐圧の方がＦＥＴ３のゲート−ドレイン間電圧よりも大きい場合には、整流素子２単体よりも耐圧の高い整流回路１にならないためである。
【００３３】
一方、ＦＥＴ３のゲート−ソース間の破壊電圧は、逆バイアス時の整流素子２の耐圧よりも高い方が望ましい。仮にサージ電圧等がＦＥＴ３のゲート−ソース間に印加されることがあっても、整流素子２の逆方向耐圧でＦＥＴ３のゲート−ソース間をクランプして保護できるためである。ただし、ノイズが少ない環境下では、必ずしもこの条件を具備する必要はない。
【００３４】
図１の整流回路１を電源回路に組み込んで使用する場合、図１の整流回路１は順バイアス動作と逆バイアス動作を交互に繰り返すことになる。このような交流動作（ダイナミック動作）を行う場合に図１の整流回路１が安定に動作するための条件は、以下の３）と４）である。これら３）と４）の条件はいずれも満たさなければならない。
【００３５】
３）逆バイアス期間内に、整流素子２の接合容量への充電が完了すること。
【００３６】
４）整流素子２の接合容量への充電中に、ＦＥＴ３が安全動作領域（ＳＯＡ）内で動作すること。
【００３７】
以下に、これら３）と４）の条件について説明する。図４は図１の整流回路１の端子Ｔ１，Ｔ２に交流電圧源４を接続した回路図、図５は図４の交流電圧源を接続した場合の図１の整流回路１の各部の波形図である。図５（ａ）は端子Ｔ１，Ｔ２間の電圧Ｖ、図５（ｂ）は整流素子２のアノード−カソード間の電圧ＶDi、図５（ｃ）は整流素子２を流れる電流ＩDの各波形を示している。
【００３８】
図５（ａ）では、図１の整流回路１に逆バイアスがかかるときを正のパルスで表している。整流回路１が順バイアスから逆バイアスに切り替わると、整流素子２の接合容量を充電しなければならないため、整流素子２のアノード−カソード間の電圧は緩やかに上昇する。また、整流回路１が順バイアスから逆バイアスに切り替わった瞬間に接合容量に電荷が蓄積されるために、整流素子２のカソードからアノードに向けて逆方向の突入電流が流れる。
【００３９】
整流回路１の逆バイアス期間内に整流素子２の接合容量への充電が完了しないと、整流素子２は逆バイアスと順バイアスが繰り返す動作周波数で動作できないことになるため、上述した３）が必須の要件となる。また、整流回路１が順バイアスから逆バイアスに切り替わった直後には、図５（ｃ）に示すように逆方向の突入電流が流れるが、この突入電流は、ＦＥＴ３のドレイン−ソース間にも流れることから、ＦＥＴ３の安全動作領域（ＳＯＡ）を外れるような電流がＦＥＴ３に流れないようにしなければならない。このため、上述した４）がやはり必須の要件になる。
【００４０】
図６はＦＥＴ３としてＧａＮ−ＦＥＴ３を用いた場合の安全動作領域（ＳＯＡ）の一例を示す図である。ＦＥＴ３を安定に動作させるには、ＦＥＴ３の動作点が図示の折れ線で囲まれた範囲で示される安全動作領域（ＳＯＡ）の内部に位置することが必須になる。図６には、ＦＥＴ３をＤＣ動作させた場合の安全動作領域ＳＯＡ１と、ＦＥＴ３に単一パルスを与えた場合の安全動作領域ＳＯＡ２とが図示されているが、より厳しい条件である安全動作領域ＳＯＡ１内に動作点を設けるのが望ましい。図６のプロットｏｐは、安全動作領域から外れた位置に動作点が存在する例を示している。この例の場合、ＦＥＴ３の動作が保証されなくなり、ＦＥＴ３が破壊するおそれがある。
【００４１】
なお、安全動作領域（ＳＯＡ）は、ＦＥＴ３の定格電流、定格電圧および動作温度等のパラメータにより決定されるため、これらのパラメータに基づいてＦＥＴ３の安全動作領域（ＳＯＡ）を検出して、検出した安全動作領域（ＳＯＡ）内にＦＥＴ３の動作点が位置するように、ＦＥＴ３と整流素子２の素子パラメータを設定する必要がある。
【００４２】
このように、図１の整流回路１は、直流動作上は上述した１）と２）の条件をいずれも満たす必要があり、交流動作上は上述した３）と４）の条件をいずれも満たす必要がある。
【００４３】
上述した４）は、図１の整流回路１の逆バイアス時に整流素子２の接合容量に流れる突入電流によってＦＥＴ３に安全動作領域（ＳＯＡ）外のリーク電流が流れることを防止するための条件であるが、この条件を満たすための一方策は、図７（ａ）に示すように図１の整流回路１内のＦＥＴ３のドレインと端子Ｔ２との間にインダクタ素子５を接続するか、あるいは図７（ｂ）に示すようにＦＥＴ３のソースと整流素子２のカソードとの間にインダクタ素子５を接続するのが有効である。
【００４４】
ＦＥＴ３のドレインかソースにインダクタ素子５を接続することにより、ＦＥＴ３のドレイン−ソース間に電流が流れにくくなることから、突入電流を抑制することができる。
ただし、インダクタ素子５を接続すると、寄生発振が生じる可能性が高くなるため、寄生発振が生じないようにインダクタ素子５のＬ値を最適化する必要がある。
【００４５】
上述したように、図１の整流回路１内のＦＥＴ３と整流素子２に用いられる具体的な素子の種類は必ずしも一通りではなく、種々の組合せが考えられる。また、図１の整流回路１内のＦＥＴ３と整流素子２は同一の半導体基板上に形成してもよいし、ＦＥＴ３と整流素子２のそれぞれを別個のディスクリート部品で構成して、例えばプリント基板上に実装してもよい。
【００４６】
図８は、ＪＢＳ（Junction Barrier Schotkey）構造のショットキーバリアダイオード２からなる整流素子２と、ＭＩＳ型のＧａＮ−ＦＥＴ３からなるＦＥＴ３とを、それぞれ別個のディスクリート部品で構成した整流回路１の断面図である。
【００４７】
図８のショットキーバリアダイオード２は、ｎ＋型シリコン基板１０上に形成されるｎ型シリコン層１１と、このｎ型シリコン層１１の表面に所定間隔で形成される複数のｐ型表面層１２と、ｎ型シリコン層１１にショットキー接触する金属材料からなるアノード電極層１３と、アノード電極層１３の周囲に形成される絶縁層１４と、アノード電極層１３とは反対側のｎ＋型シリコン基板１０上に形成されるカソード電極層１５とを有する。
【００４８】
図８のＧａＮ−ＦＥＴ３は、基板２０上に形成されるバッファ層２１と、バッファ層２１上に形成されるＧａＮ層２２と、ＧａＮ層２２上に形成されるＡｌＧａＮ層２３と、ＡｌＧａＮ層２３上に絶縁膜２４を介して形成されるゲート電極層２５と、ＡｌＧａＮ層２３上でゲート電極層２５の周囲に形成されるソース電極層２６およびドレイン電極層２７とを有する。
【００４９】
基板２０の材料は、例えばシリコン、サファイアまたはＧａＮ等である。バッファ層２１の材料は、例えばＡｌＧａＮ／ＧａＮの超格子ヘテロ構造等である。
【００５０】
図８のショットキーバリアダイオード２のアノード電極層１３はＧａＮ−ＦＥＴ３のゲート電極層２５と配線パターン等で接続され、ショットキーバリアダイオード２のカソード電極層１５はＧａＮ−ＦＥＴ３のソース電極層２６と配線パターン等で接続される。
【００５１】
図８のショットキーバリアダイオード２は、逆バイアス時には、隣接するｐ型表面層１２の間隔の方向に空乏層が伸びてピンチオフしやすくなることから、接合容量を小さくでき、かつリーク電流を抑制できる。
【００５２】
図９は図８と同様の構造のショットキーバリアダイオード２とＧａＮ−ＦＥＴ３を同一のシリコン基板上に形成した整流回路１の断面構造を示す図である。図９の整流回路１は、ｎ＋型シリコン基板１０と、この基板１０上に形成されるｎ型シリコン層１１とを備えており、このｎ型シリコン層１１の表面に、ショットキーバリアダイオード２用のｐ型表面層１２が一定間隔で形成されるとともに、ＧａＮ−ＦＥＴ３用のバッファ層２１が形成される。
【００５３】
また、ｎ型シリコン層１１上に形成される酸化膜１４は、ショットキーバリアダイオード２用のアノード電極層１３に接触されるとともに、ＧａＮ−ＦＥＴ３の化合物半導体層２１〜２３の側壁を覆う。
【００５４】
図９の整流回路１は、チップ化が可能であり、チップ化する際には、ショットキーバリアダイオード２のアノード電極層１３とＧａＮ−ＦＥＴ３のゲート電極層２５との接続はワイヤボンディングで行い、ショットキーバリアダイオード２のカソード電極層１５とＧａＮ−ＦＥＴ３のソース電極層２６との接続もワイヤボンディングで行う必要がある。
【００５５】
これに対して、図１０の整流回路１は、ワイヤボンディング工程をなくして、共通のメタル層により、ショットキーバリアダイオード２とＧａＮ−ＦＥＴ３の配線を行うものである。
【００５６】
図１０の整流回路１におけるショットキーバリアダイオード２とＧａＮ−ＦＥＴ３の基本構造は図８や図９に示したものと同じであるが、配線層（電極層）と酸化層（絶縁層１４）の配置および形状が異なっている。
【００５７】
より具体的には、図８と図９の整流回路１では、カソード電極層１５は、ｎ＋型シリコン基板を挟んでアノード電極層１３とは反対側に配置されていたが、図１０の整流回路１では、アノード電極層１３側にカソード電極層を配置している。この配置を実現するために、ｎ＋型シリコン基板１０上のｎ型シリコン層１１にコンタクトホール３０を形成して、このコンタクトホール３０内にカソード電極層として作用する第１配線層３１を形成する。このコンタクトホール３０の側壁には、ショットキーバリアダイオード２用の酸化層１４と、ＧａＮ−ＦＥＴ３の化合物半導体層の側壁を覆うための絶縁膜３２とが別個に設けられている。
【００５８】
第１配線層３１は、コンタクトホール３０を介してｎ＋型シリコン基板１０に接触されていることから、ショットキーバリアダイオード２のカソード電極層として用いられるとともに、ＧａＮ−ＦＥＴ３のソース電極層も兼ねる。
【００５９】
この第１配線層３１の上には層間絶縁膜３３が形成され、この層間絶縁膜３３の上には第２配線層３４が形成されている。この第２配線層３４は、ショットキーバリアダイオード２のアノード電極層１３に接続されるとともに、ＧａＮ−ＦＥＴ３のゲートにも接続されている。
【００６０】
このように、図１０の整流回路１は、ショットキーバリアダイオード２とＧａＮ−ＦＥＴ３の双方に接続される第１配線層３１と第２配線層３４を備えているため、ワイヤボンディングの工程を省略でき、整流回路１の半導体チップ化工程を簡易化できる。
【００６１】
上述した図８〜図１０では、ＪＢＳ構造のショットキーバリアダイオード２を用いる例を示したが、以下に説明する図１１はＴＭＢＳ（Trench MOS Barrier Schotkey）構造のショットキーバリアダイオード２を用いた整流回路１の断面図である。図１１のＧａＮ−ＦＥＴ３の断面構造は図８〜図１０のＦＥＴ３と同様である。図１１のショットキーバリアダイオード２は、ｎ型シリコン層１０の表面に一定間隔で形成されるトレンチ４０内に、絶縁層４１を介して電極層４２を形成した点で図８の構造とは異なっている。ＴＭＢＳ構造のショットキーバリアダイオード２では、ｎ型シリコン層１０とアノード電極層１３との間のショットキー接合の電界強度を低減できることから、ショットキーバリアダイオード２の逆バイアス時のリーク電流を抑制できる。また空乏層が伸びやすくなることから、接合容量を小さくできる。
【００６２】
上述したように、図１の整流回路１を安定に動作させるための条件は、直流動作では上述した１）と２）の条件を満たし、交流動作では上述した３）と４）の条件を満たす必要がある。これらの条件を満たすためには、整流素子２の逆バイアス時のリーク電流はＦＥＴ３のゲート−ソース間にしきい値電圧以下の電圧が印加されているときのＦＥＴ３のドレインーソース間のリーク電流よりも大きい範囲で、できるだけ小さい方が望ましい。より具体的には、例えば、数μアンペア以下のリーク電流にするのが望ましい。このため、上述したＪＢＳ構造やＴＭＢＳ構造のショットキーバリアダイオード２が有効である。
【００６３】
また、整流素子２の接合容量はできるだけ小さいほうが望ましい。より具体的には、接合容量は、たとえば１００ｐＦ以下にするのが望ましい。しかし、接合容量を減らすために素子面積を小さくするとオン時の抵抗が増え、回路の損失が増えてしまう。そのため、上述したオン時の抵抗に対して接合容量の小さくできるＪＢＳ構造やＴＭＢＳ構造のショットキーバリアダイオード２が有効である。
【００６４】
また、ＦＥＴ３についても、ドレイン−ソース間のリーク電流ができるだけ小さいものが望ましい。そのためには、図８〜図１０に示したＦＥＴ３内にリーク電流をブロックするためのＡｌＧａＮ層を形成したり、バッファ層内に不純物イオンを注入して高抵抗化することによりリーク電流を抑制する方策が考えられる。
【００６５】
例えば、図１２（ａ）は図８〜図１０に示したＦＥＴ３内のバッファ層２１とＧａＮ層２２の間にＡｌＧａＮ層２８を挿入して、このＡｌＧａＮ層２８、ＧａＮ層２２およびＡｌＧａＮ層２３でＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ構造を形成するＦＥＴ３の断面図である。新たに挿入するＡｌＧａＮ層２８はリーク電流をブロックする作用を行うため、ドレイン−ソース間のリーク電流を抑制することができる。
【００６６】
図１２（ｂ）は図８〜図１０に示したＦＥＴ３内のバッファ層２１の材料であるノンドープでｎ型のＧａＮに、Ｍｇ、Ｃ、Ｆｅ等を注入して伝導キャリアを補償したり、注入したドーパントにより深い準位を形成して高抵抗化したＧａＮ層２１ａを有するＦＥＴ３の断面図である。
【００６７】
また、図１２（ｃ）は、図１２（ｂ）の変形例であり、バッファ層２１をＡｌＧａＮ／ＧａＮ／doped-ＧａＮのヘテロ構造層２１ｂにしたＦＥＴ３の断面図である。
【００６８】
上述した図８〜図１０のＦＥＴ３は、図１２（ａ）〜図１２（ｃ）のいずれかの断面構造を採用することが可能である。
【００６９】
このように、第１の実施形態では、整流素子２とＦＥＴ３を直列接続して整流回路１を形成する際に、直流動作上は上述した１）と２）の条件を満たし、交流動作上は上述した３）と４）の条件を満たすように、整流素子２とＦＥＴ３を設計するため、逆バイアス時に整流素子２のアノード−カソード間に過度の電圧が印加されることや、ＦＥＴ３がその安全動作領域（ＳＯＡ）から外れて動作するようなことを防止できて、整流素子２やＦＥＴ３が破壊されにくくなるとともに、整流素子２の接合容量の充電も高速化できる。よって、本実施形態によれば、逆回復時間が短くて、高耐圧で、かつ耐久性にも優れた整流回路１を作製できる。
【００７０】
特に、本実施形態では、シリコンカーバイトよりも安価な半導体材料（例えば、ＧａＮ）を用いてＦＥＴ３と、シリコンを用いた整流素子２（例えば、シリコンのショットキーダイオード）とで整流回路１を構成するため、シリコンカーバイトのような高価な半導体材料を用いて整流回路１を構成した場合と比べて、部品コストを大幅に削減できる。また、シリコンカーバイトを用いて構成した整流回路１と比べて、逆回復時間、耐圧および耐久性等の電気的特性で劣ることもない。
【００７１】
（第２の実施形態）
以下に説明する第２の実施形態は、整流素子２とＦＥＴ３の動作をより安定化させるものである。
【００７２】
図１の整流回路１は、逆バイアス状態のときに、整流素子２に逆方向リーク電流が流れるため、ＦＥＴ３のゲート電圧は閾値電圧付近になって弱オン状態で動作する。このため、このＦＥＴ３のドレイン−ソース間に高電圧が印加された状態では、図２（ａ）に示すようにドレイン−ソース間にリーク電流が流れる。
【００７３】
このような理由で、図３に示したように、ＦＥＴ３のドレイン−ソース間と整流素子２に印加される電圧の動作点は、本来的に不安定になりやすい。動作点が動くと、図３（ｂ）に示すように整流素子２に過大な電圧がかかって破壊したり、ＦＥＴ３に安全動作領域を超えるほどの過大な電流が流れて破壊したりする。
【００７４】
上述した第１の実施形態では、上述した不具合を防止するために、直流動作上は上述した１）と２）の条件を満たし、交流動作上は上述した３）と４）の条件を満たすように、整流素子２とＦＥＴ３を設計する例を説明した。
【００７５】
これに対して、第２の実施形態は、回路構成上の工夫により、上記の１）〜４）の条件が満たされるようにするものである。
【００７６】
図１３は第２の実施形態に係る整流回路１の回路図である。図１３の整流回路１は、図１の整流回路１に定電流源６を追加したものである。この定電流源６は、ＦＥＴ３のドレイン−ソース間に並列に接続される。
【００７７】
図１４は図１３の定電流源６をより具体化した一例を示す整流回路１の回路図である。図１４の定電流源６は、ノーマリオン型のＦＥＴ６のゲートをソースに接続して構成したものである。あるいは、定電流源６は、チャネルの一部が狭窄されたノーマリオン型のＦＥＴでもよい。本実施形態では、定電流源６を流れる電流、すなわちＦＥＴ６のドレイン−ソース間電流が整流素子２のリーク電流を超えない範囲で、できるだけリーク電流に近い値に設定する。また、定電流源６を構成するＦＥＴ６のドレイン−ソース間耐圧をＦＥＴ３と同じかそれ以上に設定する。
【００７８】
図１３の整流回路１では、逆バイアス状態のときに、整流素子２に流れるリーク電流は、定電流源６から供給されるため、ＦＥＴ３はほとんどオフ状態になる。したがって、ＦＥＴ３の動作が安全動作領域を外れるおそれがない。
【００７９】
また、定電流源６の電流値は一定であるため、動作点が動くおそれがなくなり、動作点の移動による整流素子２の破壊を防止できる。
【００８０】
図１５は本実施形態に係る整流回路１の動作点を示す図である。図示のように、定電流源６の電流値は常に一定であり、定電流源６と整流素子２との交点である動作点は変化しない。
【００８１】
なお、図１３および図１４では、定電流源６の一端をＦＥＴ３のドレインに接続しているが、定電流源６の一端は必ずしもＦＥＴ３のドレインに接続する必要はなく、例えばこの一端を所定の電圧に設定してもよい。
【００８２】
図１６は図１４のＦＥＴ６の第１具体例を示す図であり、図１６（ａ）は断面図、図１６（ｂ）は平面図である。図１６のＦＥＴ６はノーマリオン型のＧａＮ−ＨＥＭＴである。このＦＥＴ６は、シリコン、サファイア、ＧａＮなどからなる基板５１上に、バッファ層５２、ＧａＮ層５３、２次元電子ガス層５４およびＡｌＧａＮ層５５を順に積層した構造である。ＡｌＧａＮ層５５の上には、絶縁膜５６と、ゲートＧ、ソースＳ及びドレインＤとが形成されている。ＡｌＧａＮ層５５の上に形成されるゲートＧとソースＳを電気的に接続することで、ＦＥＴ６のドレイン電流がドレイン電圧によらず飽和する特性を示すため、定電流源６として動作する。
【００８３】
定電流源６の定電流に相当するＦＥＴ６のドレイン電流の電流値は、チャネル幅を調整することで制御可能である。チャネル幅は、チャネル５７への不純物イオンの注入量やエッチング等により調整可能である。
【００８４】
なお、ＦＥＴ６は、ＧａＮ−ＨＥＭＴの代わりに、ＧａＮ−ＭＯＳＦＥＴ、ＳｉＣ−ＪＦＥＴまたはＳｉ−ＪＦＥＴなどでもよい。
【００８５】
図１７は図１４のＦＥＴ６の第２具体例を示す図であり、図１７（ａ）は断面図、図１７（ｂ）は平面図である。図１７のＦＥＴ６は、ＡｌＧａＮ層５５の構造が図１６とは異なっており、ＡｌＧａＮ層５５よりも下側の積層構造は図１６と同様である。
【００８６】
図１７のＡｌＧａＮ層５５の一部は、幅方向にリセスエッチングにより凹部５８が形成されている。この凹部５８により、２次元電子ガス層５４の密度が変調される。凹部５８のサイズや形状を調整することで、定電流源６の定電流に相当するＦＥＴ６のドレイン電流を制御できる。凹部５８は、ＡｌＧａＮ層５５を完全に突き抜けるまでエッチングして形成されてもよいし、突き抜けないようにエッチングして形成されてもよい。ＦＥＴ６のドレイン電流は、ＡｌＧａＮ層５５のエッチング量だけでなく、ＡｌＧａＮ層５５の上に形成される絶縁膜５６の膜厚を変えることでも調整可能である。図１７の例では、ＦＥＴ６用のゲートは形成してもよいし、形成しなくてもよい。
【００８７】
図１８は図１４のＦＥＴ６の第３具体例を示す図であり、図１８（ａ）は断面図、図１８（ｂ）は平面図である。図１８のＦＥＴ６は、上述した第１具体例と第２具体例を組み合わせた構造を備えている。すなわち、図１８のＦＥＴ６では、ＡｌＧａＮ層５５の一部に形成された凹部５８上に、ゲートＧが形成されている。図１８のＦＥＴ６では、チャネル幅の調整と、ＡｌＧａＮ層５５に形成された凹部５８のサイズや形状の調整とを行うことで、定電流源６の定電流に相当するＦＥＴ６のドレイン電流を制御できる。
【００８８】
図１７に示す第２具体例に係るＦＥＴ６はゲートが必須ではなかったが、図１８のＦＥＴ６ではゲートは必須である。ゲートは、ＡｌＧａＮ層５５内の凹部５８の上に、絶縁膜５６を介して形成される。
【００８９】
図１９は本実施形態に係る整流回路１内のＦＥＴ５とＦＥＴ６のレイアウト配置を示す平面図である。この図におけるＦＥＴ６は、上述した第１〜第３具体例のいずれでもよい。図示のように、ＦＥＴ５とＦＥＴ６は、一方向に並べて形成される。これにより、ソースを共有できるとともに、ドレインも共有でき、少ないレイアウト面積で形成可能となる。  
【００９０】
このように、第２の実施形態では、第１の実施形態に係る整流回路１に、新たに定電流源６を追加して、逆バイアス時に整流素子２に流れるリーク電流のほとんどを定電流源６から供給するため、動作点が移動しなくなり、ＦＥＴ３と整流素子２の破壊をより確実に防止できる。
【００９１】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００９２】
１  整流回路、  ２  整流素子、３  ＦＥＴ、５  インダクタ素子、１０  ｎ＋型シリコン基板、１１  ｎ型シリコン層、１２  ショットキーバリアダイオード、１３  アノード電極層、１４，２４  絶縁層、１５  カソード電極層、２１  バッファ層、２２  ＧａＮ層、２３  ＡｌＧａＮ層５５、２５  ゲート電極層、２６  ソース電極層、２７  ドレイン電極層
【図１】
2014027253.tif 000003
【図２】
2014027253.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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