(57)【要約】【課題】動作信頼性を向上出来る半導体記憶装置及びコントローラを提供すること。【解決手段】実施形態の半導体記憶装置１は、データを不揮発に記憶可能なメモリセルアレイ111と、メモリセルアレイに対するデータアクセスを制御する制御部141とを具備する。メモリセルアレイは、複数のページPG18,PG74に同一のデータを保持する。制御部141は、同一のデータを保持する前記複数のページPG18,PG74に対して読み出し動作を実行することで、読み出しデータを確定させる。【選択図】図５
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【特許請求の範囲】
【請求項１】
データを不揮発に記憶可能なメモリセルアレイと、
前記メモリセルアレイに対するデータアクセスを制御する制御部と
を具備し、前記メモリセルアレイは、複数のページに同一のデータを保持し、
前記制御部は、前記同一のデータを保持する前記複数のページに対して読み出し動作を実行することで、読み出しデータを確定させる
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、同一のＲＯＭフューズ情報を保持する複数のページを含むＲＯＭフューズ領域を含み、
前記半導体記憶装置への電源投入直後、前記制御部は外部からの読み出し命令を受信することなく、前記複数のページから前記同一のＲＯＭフューズ情報を読み出す
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＲＯＭフューズ情報は、第１ページ及び第２ページに保持され、
前記ＲＯＭフューズ情報を読み出す際には、前記第１ページと前記第２ページとに対して同時に読み出し動作が実行される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
請求項１乃至３いずれか１項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記メモリセルアレイ内の不良情報を前記半導体記憶装置から読み出す第２制御部と、
前記不良情報を保持する内部メモリと
を具備し、前記第２制御部は、前記不良情報に応じて、前記半導体記憶装置に対して複数のページに同一のデータを書き込ませる
ことを特徴とするコントローラ。
【請求項５】
請求項１乃至３いずれか１項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記半導体記憶装置に対して複数のページに同一の管理情報を書き込ませる第２制御部を具備することを特徴とするコントローラ。
【請求項６】
請求項１乃至３いずれか１項記載の半導体記憶装置と、
請求項４または５記載のコントローラと
を具備するメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、コントローラ、及びメモリシステムに関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上出来る半導体記憶装置、コントローラ、及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、データを不揮発に記憶可能なメモリセルアレイと、メモリセルアレイに対するデータアクセスを制御する制御部とを具備する。メモリセルアレイは、複数のページに同一のデータを保持する。制御部は、同一のデータを保持する複数のページに対して読み出し動作を実行することで、読み出しデータを確定させる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムのブロック図。
【図２】第１実施形態に係る半導体記憶装置のブロック図。
【図３】第１実施形態に係るメモリセルアレイの回路図。
【図４】第１実施形態に係るセンスアンプの回路図。
【図５】第１実施形態に係るブロックの模式図。
【図６】第１実施形態に係るブロックの回路図。
【図７】第１実施形態に係るテスターの動作を示すフローチャート。
【図８】第１実施形態に係る電源投入時の動作を示すフローチャート。
【図９】第１実施形態に係る読み出し動作時の各種信号のタイミングチャート。
【図１０】メモリセルアレイの斜視図。
【図１１】メモリセルアレイの断面図。
【図１２】メモリセルアレイの断面図。
【図１３】メモリセルアレイの断面図。
【図１４】第１実施形態に係るメモリセルアレイの回路図。
【図１５】第２実施形態に係る電源投入時の動作を示すフローチャート。
【図１６】第２実施形態に係る読み出し動作時の各種信号のタイミングチャート。
【図１７】第３実施形態に係るブロックの模式図。
【図１８】第３実施形態に係るブロックの回路図。
【図１９】第４実施形態に係るフラグテーブルの概念図。
【図２０】第４実施形態に係るメモリシステムの動作を示すフローチャート。
【図２１】第４実施形態の変形例に係るメモリシステムの動作を示すフローチャート。
【図２２】第５実施形態に係るコントローラの動作を示すフローチャート。
【図２３】第１乃至第３実施形態の変形例に係る読み出し動作のフローチャート。
【図２４】第１実施形態に係る読み出し動作時の動作を示すフローチャート。
【図２５】第４及び５実施形態の変形例に係るコントローラの動作を示すフローチャート。
【図２６】第１乃至第５実施形態の変形例に係る半導体記憶装置のブロック図。
【図２７】第１乃至第５実施形態の変形例に係るセンスアンプの回路図。
【図２８】第１乃至第５実施形態の変形例に係るセンスアンプの動作を示すタイミングチャート。
【図２９】第１乃至第５実施形態の変形例に係るブロックの模式図。
【図３０】第１乃至第５実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について  
１．１．１  メモリシステムの構成について  
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
【００１０】
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００、コントローラ２００、及びホスト機器３００を備えている。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリの構成の詳細は後述する。
【００１２】
コントローラ２００は、ホスト機器３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えば同一の半導体装置を構成しても良い。またメモリシステム１が１つの装置であっても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。またメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００がパーソナルコンピュータに内蔵された構成であっても良いし、ＮＡＮＤ型フラッシュメモリ１００が搭載されているアプリケーションであれば限定されるものではない。
【００１３】
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。
【００１４】
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器３００と接続され、ホスト機器３００との通信を司る。そして、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１５】
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
【００１６】
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器３００から読み出し命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく読み出し命令を発行する。書き込み及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
【００１７】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１８】
１．１．２  半導体記憶装置の構成について  
次に、半導体記憶装置１００の構成について説明する。
【００１９】
１．１．２．１  半導体記憶装置の全体構成について  
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、コア部１１０、入出力部１３０、及び周辺回路１４０を備えている。
【００２０】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。
【００２１】
メモリセルアレイ１１１は、不揮発性のメモリセルの集合である複数（例えばＮ個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１４の集合である複数（例えばＭ個）のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。メモリセルアレイ１１１内のブロック数及びブロック内のメモリグループ数は任意である。
【００２２】
ロウデコーダ１１２は、コントローラ２００から受信したブロックアドレスＢＡをデコードして、対応するブロックＢＬＫを選択し、更に後述するワード線やセレクトゲート線に所定の電圧を印加する。
【００２３】
センスアンプ１１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。そして、必要に応じて読み出しデータをコントローラ２００へ出力する。またデータの書き込み時には、コントローラ２００から受信した書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。
【００２４】
入出力部１３０は、コントローラ２００との間での、ＮＡＮＤバスを介した種々のコマンドやデータの送受信を司る。
【００２５】
周辺回路１４０は、シーケンサ１４１、チャージポンプ１４２、レジスタ１４３、及びドライバ１４４を備える。
【００２６】
ドライバ１４４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２やセンスアンプ１１３に供給する。この電圧が、メモリセルアレイ１１１内の各種配線に印加される。チャージポンプ１４２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１４４に供給する。レジスタ１４３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。シーケンサ１４１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００２７】
１．１．２．２  メモリセルアレイ１１１について  
次に、上記メモリセルアレイ１１１の構成の詳細について説明する。図３は、ブロックＢＬＫ０の回路図である。その他のブロックＢＬＫも同様の構成を有している。
【００２８】
図示するように、ブロックＢＬＫ０は複数のストリングユニットＳＵを含む。また各々のストリングユニットＳＵは、複数（本例ではＬ個）のＮＡＮＤストリング１１４を含む。
【００２９】
ＮＡＮＤストリング１１４の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００３０】
ストリングユニットＳＵ０〜ＳＵ（Ｍ−１）の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）では、それぞれＢＧ０〜ＢＧ（Ｎ−１））に共通接続される。
【００３１】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ毎に独立している。
【００３２】
また、メモリセルアレイ１１０内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一列にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬに共通接続される。すなわちビット線ＢＬは、同一のブロックＢＬＫ内における複数のＮＡＮＤストリング１１４を共通に接続し、更に複数のブロックＢＬＫ間でＮＡＮＤストリング１１４を共通に接続する。また選択トランジスタＳＴ２の電流経路の他端は、いずれかのソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のストリングユニットＳＵ間で、ＮＡＮＤストリング１１４を共通に接続する。
【００３３】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位が「ページ」となる。
【００３４】
上記構成のメモリセルアレイ１１１において、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲートトランジスタＢＴは、半導体基板上方に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプモジュール１１等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ１１１が形成される。
【００３５】
メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３６】
１．１．２．３  センスアンプ１１３について  
次にセンスアンプ１１３について説明する。センスアンプ１１３は、ビット線毎にセンスアンプユニットＳＡＵを備えている。図４は、センスアンプユニットＳＡＵの回路図である。
【００３７】
図示するようにセンスアンプユニットＳＡＵは、センスアンプ部ＳＡ及びラッチ回路ＳＤＬを備えている。なお、個々のメモリセルトランジスタが２ビット以上のデータを保持する際等には、ラッチ回路は２つ以上設けられる。
【００３８】
センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータをセンス・増幅し、またラッチ回路ＳＤＬの保持するデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプ部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。ラッチ回路ＳＤＬは、データを一時的に保持する。ラッチ回路ＳＤＬは、データの書き込み時には、入出力回路１３０を介してコントローラ２００から受信した書き込みデータを保持する。データの読み出し時には、センスアンプ部ＳＡでセンス・増幅されたデータを保持し、入出力回路１３０を介してコントローラ２００へ送信する。
【００３９】
図４に示すようにセンスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ１０、低耐圧ｎチャネルＭＯＳトランジスタ１１〜１８、低耐圧ｐチャネルＭＯＳトランジスタ１９、及びキャパシタ素子２０を備えている。
【００４０】
トランジスタ１０は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、対応するビット線ＢＬに接続される。トランジスタ１１は、電流経路の一端がトランジスタ１０の電流経路の他端に接続され、ゲートに信号ＢＬＣが印加され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ１１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
【００４１】
トランジスタ１５は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ１２は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＳＲＣに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ１９は、電流経路の一端がノードＳＳＲＣに接続され、他端に電源電圧ＶＤＤＳＡが与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ１３は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ１４は、電流経路の一端がノードＳＳＲＣに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。
【００４２】
トランジスタ１７は、電流経路の一端が接地され、ゲートがノードＳＥＮに接続される。トランジスタ１８は、電流経路の一端がトランジスタ１７の電流経路の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。トランジスタ１６は、電流経路の一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＢＬＱが入力される。キャパシタ素子２０は、一方電極がノードＳＥＮに接続され、他方電極にクロックＣＬＫが入力される。
【００４３】
次に、読み出し時におけるセンスアンプ部ＳＡの動作につき簡単に説明する。まず、信号ＢＬＳ、ＢＬＣ、ＢＬＸが“Ｈ”レベルとされ、ノードＩＮＶ＿Ｓが“Ｌ”レベルとされ、ビット線が所定の電位Ｖblにプリチャージされる。また、信号ＨＬＬが“Ｈ”レベルとされることでキャパシタ素子２０が充電され、ノードＳＥＮの電位が上昇する。
【００４４】
その後、信号ＨＬＬが“Ｌ”レベルとされ、信号ＸＸＬが“Ｈ”レベルとされて、データセンスが行われる。すなわち、選択セルがオン状態となってセル電流がビット線ＢＬからソース線ＳＬに流れれば、ノードＳＥＮが放電され、ノードＳＥＮの電位が低下する。他方、選択セルがオフ状態であれば、ノードＳＥＮは放電されず、当初の電位をほぼ維持する。
【００４５】
そして、信号ＳＴＢが“Ｈ”レベルとされて、データがストローブされる。すなわち、読み出しデータがラッチ回路ＳＤＬに転送される。具体的には、ノードＳＥＮの電位が“Ｈ”レベルであれば、トランジスタ１７はオン状態とされ、ノードＬＢＵＳを介して“Ｌ”レベルがラッチ回路ＳＤＬに転送される。他方、ノードＳＥＮの電位が低下していれば、トランジスタ１７はオフ状態とされ、ノードＬＢＵＳは初期状態の“Ｈ”レベルを維持する。従ってラッチ回路ＳＤＬは、“Ｈ”レベルを保持するリセット状態を維持する。
【００４６】
１．２  ＲＯＭフューズについて  
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のＲＯＭフューズについて説明する。
【００４７】
ＲＯＭフューズとは、ＮＡＮＤ型フラッシュメモリ１００固有の情報を保持し、外部からのアクセスを禁止された領域である。図５にＲＯＭフューズ領域の概念図を示す。
【００４８】
図示するように本例では、ブロックＢＬＫ０がＲＯＭフューズブロックとして使用され、このうちの例えばページＰＧ１８及びＰＧ７４がＲＯＭフューズ領域として使用される。そしてＲＯＭフューズ領域には、例えばバッドブロック情報ＢＢＬＫ、カラムリダンダンシ情報ＣＲＤ、及びトリミング情報ＴＲＩＭが格納される。
【００４９】
バッドブロック情報ＢＢＬＫは、バッドブロック（使用不可とされたブロック）に関する情報であり、例えばバッドブロックのブロックアドレスを含む。カラムリダンダンシ情報ＣＲＤは、不良カラム（不良ビット線やセンスアンプ不良等を含むカラム）の置き換え情報であり、例えば不良カラムと、これを置き換える正常カラムのカラムアドレスを含む。トリミング情報ＴＲＩＭは、チップ間あるいは製造ロット間での製造ばらつきを予め見込み、チップ毎あるいは製造ロット毎に電圧の設定などを最適化するための情報である。これらの情報をまとめてＲＯＭフューズ情報と呼ぶ。
【００５０】
ＲＯＭフューズ情報は、ページＰＧ１８及びページＰＧ７４に格納され、これらのページＰＧ１８及びＰＧ７４は同一のＲＯＭフューズ情報を保持する。
【００５１】
図６は、ＲＯＭフューズブロックＢＬＫ０の構成をより具体的に示したものである。図中では、ブロックＢＬＫ０内のストリングユニットＳＵが１２個含まれ、各ストリングユニットＳＵにおけるワード線本数が８本であり、更に各メモリセルトランジスタＭＴが１ビットデータを保持する場合を示している。
【００５２】
図示するように、ページＰＧ１８は、ストリングユニットＳＵ２においてワード線ＷＬ２に接続されたメモリセルトランジスタＭＴの集合である。またページＰＧ７４は、ストリングユニットＳＵ９においてワード線ＷＬ２に接続されたメモリセルトランジスタＭＴの集合である。すなわち、ＲＯＭフューズ領域として使用される２つのページＰＧ１８及びＰＧ７４は、同一のワード線ＷＬ２に割り当てられたページである。
【００５３】
ワード線ＷＬは、同一ブロック内にあるストリングユニットＳＵ０〜ＳＵ１１に共通に使用される。従って、ワード線ＷＬ２にはページＰＧ１８及びページＰＧ７４の他、ページＰＧ２、ＰＧ１０、ＰＧ９０等が割り当てられている。これらのページにも、ページＰＧ１８及びＰＧ７４と同じようにＲＯＭフューズ情報が書き込まれても良く、またワード線ＷＬ２に割り当てられた１２個の全てのページに同じＲＯＭフューズ情報が書き込まれても良い。
【００５４】
なお、上記説明したワード線ＷＬとページＰＧとの関係は一例に過ぎない。例えばメモリセルトランジスタＭＴが２ビットデータを保持する場合には、１本のワード線には、２ビットデータの上位ビット及び下位ビットに相当する上位ページと下位ページの２ページが割り当てられる。従って、１ブロック内のページ数は、上記の場合の２倍の数となり、ＲＯＭフューズ領域として使用されるページＰＧも、図６とは異なる場合があり得る。メモリセルトランジスタＭＴが３ビット以上のデータを保持する場合も同様である。
【００５５】
ＲＯＭフューズ情報の書き込みは、ＮＡＮＤ型フラッシュメモリ１００の出荷前のテスト時に行われる。図７は、テスターによって行われるＮＡＮＤ型フラッシュメモリ１００のテスト方法のフローチャートである。
【００５６】
図示するようにテスターは、ＮＡＮＤ型フラッシュメモリ１００に対して、種々のテストを実行する（ステップＳ１０）。これらのテストには、例えば配線間におけるショート不良の有無や、オープン不良の有無を確かめるテストが含まれる。このテストにより、ＮＡＮＤ型フラッシュメモリ１００に含まれる不良が特定される。
【００５７】
次にテスターは、ステップＳ１０で得られたテスト結果に基づき、不良情報をテスター内のメモリに登録する（ステップＳ１１）。より具体的には、テスターは、ＥＣＣ訂正やリダンダンシ技術を用いても正常な動作が不可能なブロックをバッドブロックとしてテスターに登録する。また、リダンダンシ技術を用いて不良カラムを救済可能な場合には、これらの不良カラム及びこれを救済するリダンダンシカラムをテスターに登録する。
【００５８】
最後にテスターは、ステップＳ１１で得られた不良情報を、ＲＯＭフューズ情報としていずれかのブロックに書き込む（ステップＳ１２）。本例の場合、図５及び図６で説明したように、ＲＯＭフューズブロックにおける少なくとも２つのページＰＧ１８及びＰＧ７４に、同一のＲＯＭフューズ情報を書き込む。この書き込み動作は、１ページずつ行っても良いし、あるいは２ページ同時に行っても良い。２ページ同時に行う際には、例えば図６の例では、セレクトゲート線ＳＧＤ２及びＳＧＤ９が同時に選択される。この状態で、ワード線ＷＬ２にプログラム電圧が印加される。もちろん、前述のように、図６の例においてワード線ＷＬ２に割り当てられた１２ページ全てに同一のＲＯＭフューズ情報を書き込んでも良い。この場合、例えばセレクトゲート線ＳＧＤ１〜ＳＧＤ１１の全てが同時に選択されても良いし、順次選択されても良い。
【００５９】
１．３  ＮＡＮＤ型フラッシュメモリ１００の動作について  
次に、ＮＡＮＤ型フラッシュメモリ１００の電源投入直後の動作について、図８を用いて説明する。図８は、ＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートである。
【００６０】
図示するようにＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００によって電源が投入されることにより起動する（ステップＳ２０）。起動したＮＡＮＤ型フラッシュメモリ１００では、コントローラ２００からの命令を受信することなく、シーケンサ１４１によってブートシーケンスが実行される。
【００６１】
すなわちシーケンサ１４１は、ＲＯＭフューズからデータを読み出す（ステップＳ２１：パワーオンリード（ＰＯＲ））。図５及び図６で説明したように、ＲＯＭフューズは、２つのページＰＧ１８及びＰＧ７４を含む。従ってシーケンサ１４１は、この２つのページＰＧ１８及びＰＧ７４からＲＯＭフューズ情報を読み出す。
【００６２】
そしてシーケンサ１４１は、読み出したＲＯＭフューズ情報をレジスタ１４３に格納する（ステップＳ２２）。
【００６３】
上記ステップＳ２１の詳細につき、図９を用いて説明する。図９は、ＲＯＭフューズ情報を読み出す際の、各種配線及び制御信号のタイミングチャートである。この読み出し動作は、例えばシーケンサ１４１が制御信号を制御することで実行される。
【００６４】
図示するように、時刻ｔ０においてシーケンサ１４１は、ＲＯＭフューズ情報の書き込まれているストリングユニットＳＵのセレクトゲート線ＳＧＤに“Ｈ”レベル（ＶＳＧ：例えば４．３Ｖ）を印加し、その他のセレクトゲート線ＳＧＤに“Ｌ”レベル（ＶＢＢ：例えば負電圧）を印加する。図５及び図６の例では、セレクトゲート線ＳＧＤ２及びＳＧＤ９に“Ｈ”レベルが与えられる。更にシーケンサ１４１は、選択ワード線に電圧ＶＣＧＲＶを印加し、非選択ワード線に電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、読み出し対象データに応じた値であり、メモリセルトランジスタが１ビットデータを保持する場合は例えばＶＣＧＲＶ＝０Ｖである。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタをオンさせる電圧である。図５及び図６の例では、ワード線ＷＬ２にＶＣＧＲＶが与えられ、その他のワード線ＷＬ０、ＷＬ１、及びＷＬ３〜ＷＬ７にはＶＲＥＡＤが印加される。なお、バックゲート線ＢＧにも“Ｈ”レベルが印加される。更にシーケンサ１４１は、信号ＲＯＭフューズ情報の書き込まれているストリングユニットＳＵのセレクトゲート線ＳＧＳに“Ｈ”レベル（ＶＳＧ）を印加し、その他のセレクトゲート線ＳＧＳに“Ｌ”レベル（ＶＢＢ）を印加する。図５及び図６の例では、セレクトゲート線ＳＧＳ２及びＳＧＳ９に“Ｈ”レベルが与えられる。
【００６５】
次にシーケンサ１４１は、時刻ｔ１においてビット線ＢＬのプリチャージを開始する。すなわちシーケンサ１４１は、信号ＢＬＳ、ＢＬＣ、及びＢＬＸを“Ｈ”レベルとし、ノードＩＮＶ＿Ｓを“Ｌ”レベルとする。これにより、ビット線ＢＬは電圧Ｖbl（例えば０．７Ｖ）にプリチャージされる。更に、信号ＨＬＬを“Ｈ”レベルとして、ノードＳＥＮを充電する。
【００６６】
また、ＲＯＭフューズ情報に応じて、ビット線ＢＬからソース線ＳＬにセル電流Ｉcellが流れる。すなわち、選択ワード線に接続されたメモリセルトランジスタ（選択セル）の保持データが“１”であれば、すなわち選択セルがオンすれば、ビット線ＢＬからソース線ＳＬにセル電流Ｉcellが流れる。他方、保持データ“０”であり、選択セルがオフすれば、セル電流Ｉcellは流れず、小さなオフ電流Ｉoffが流れるだけである。
【００６７】
ここで、１本のビット線ＢＬに流れるセル電流Ｉcellの大きさは、例えば図９に示すように大まかには４つの値Ｉcell１、Ｉcell２、Ｉcell３、及びＩcell４に分類される。電流の大きさは、Ｉcell１＞Ｉcell２＞Ｉcell３＞Ｉcell４である。
【００６８】
電流Ｉcell１は、１本のビット線ＢＬに接続された２つの選択セルが共に“１”データを保持し、ＮＡＮＤストリング１１４の電流経路にオープン不良が無く、且つ少なくともいずれか一方のＮＡＮＤストリング１１４が電流を流しやすいビット線に流れる。
【００６９】
電流Ｉcell１２は、１本のビット線ＢＬに接続された２つの選択セルが共に“１”データを保持し、ＮＡＮＤストリング１１４の電流経路にオープン不良が無く、且つ２つのＮＡＮＤストリング１１４が電流を平均的に流すビット線に流れる。
【００７０】
電流Ｉcell３は、１本のビット線ＢＬに接続された２つの選択セルが共に“１”データを保持し、ＮＡＮＤストリング１１４の電流経路にオープン不良が無く、且つ２つのＮＡＮＤストリング１１４が電流を流し難いビット線に流れる。あるいは電流Ｉcell３は、１本のビット線ＢＬに接続された２つの選択セルが共に“１”データを保持し、いずれか一方の選択セルを含むＮＡＮＤストリング１１４の電流経路にオープン不良が存在し、且つ他方のＮＡＮＤストリング１１４が電流を流しやすいビット線に流れる。
【００７１】
電流Ｉcell４は、１本のビット線ＢＬに接続された２つの選択セルが共に“１”データを保持し、いずれか一方の選択セルを含むＮＡＮＤストリング１１４の電流経路にオープン不良が存在し、且つ他方のＮＡＮＤストリングが電流を平均的に流すビット線に流れる。
【００７２】
以下では説明の簡単化のため、単純な例としてビット線ＢＬ１〜ＢＬ４がそれぞれセル電流Ｉcell１〜Ｉcell４を流す場合を挙げて説明する。
【００７３】
次にシーケンサ１４１は、信号ＨＬＬを“Ｌ”レベルとし、信号ＸＸＬを“Ｈ”レベルとする。これにより、読み出しデータがセンスされる。すなわち、選択セルがオンしたビット線ＢＬに対応するセンスアンプ部ＳＡでは、セル電流ＩcellによってノードＳＥＮが放電される。どの程度放電されるかは、セル電流Ｉcellの大きさに依存する。他方、選択セルがオフしていれば、ノードＳＥＮの電位は高いままである。
【００７４】
次にシーケンサ１４１は、データをストローブする。すなわち、図９の時刻ｔ２において、シーケンサ１４１は信号ＳＴＢを“Ｈ”レベルとする。すると、トランジスタ１８がオンされ、トランジスタ１７がオンしているかオフしているかに応じたデータが、バスＬＢＵＳを介してラッチ回路ＳＤＬに転送される。すなわち、ノードＳＥＮが十分に放電されていれば、トランジスタ１７はオフ状態となり、ノードＬＢＵＳは初期状態の“Ｈ”レベルを維持する。他方、ノードＳＥＮが十分に放電されていなければ、トランジスタ１７はオン状態となり、ノードＬＢＵＳには“Ｌ”レベルが出力される。
【００７５】
そしてシーケンサ１４１は、時刻ｔ３において信号ＳＴＢを“Ｌ”レベルとすると共に、セル電流Ｉcell１の流れたビット線ＢＬをロックアウトする。言い換えれば、時刻ｔ２においてトランジスタ１７のオンしたビット線ＢＬの電位を、例えばソース線ＳＬと同電位（例えば０Ｖ）に固定する。そして、当該ビット線ＢＬについてのデータは、時刻ｔ２におけるストローブで確定される。本例では、ビット線ＢＬ１が０Ｖに固定され、その他のビット線ＢＬ２〜ＢＬ４は引き続きプリチャージされる。
【００７６】
その他のビット線ＢＬについては、更にセンス動作が繰り返される。すなわち、時刻ｔ３から所定の期間が経った時刻ｔ４においてシーケンサ１４１は再度、信号ＳＴＢを“Ｈ”レベルとする。そして時刻ｔ５において、セル電流Ｉcell２の流れたビット線ＢＬをロックアウトする。本例では、ビット線ＢＬ２がロックアウトされる。そして、当該ビット線ＢＬ２についてのデータは、時刻ｔ４におけるストローブで確定される。その他のビット線ＢＬ３及びＢＬ４は引き続きプリチャージされる。
【００７７】
シーケンサ１４１は、更にセンス動作を繰り返す。すなわち、時刻ｔ５から所定の期間が経った時刻ｔ６において再度、信号ＳＴＢを“Ｈ”レベルとする。そして時刻ｔ７で、セル電流Ｉcell３の流れたビット線ＢＬをロックアウトする。本例では、ビット線ＢＬ３がロックアウトされる。そして、当該ビット線ＢＬ３についてのデータは、時刻ｔ６におけるストローブで確定される。残りのビット線ＢＬ４は引き続きプリチャージされる。
【００７８】
シーケンサ１４１は、更にセンス動作を繰り返す。すなわち、時刻ｔ７から所定の期間が経った時刻ｔ８において再度、信号ＳＴＢを“Ｈ”レベルとする。これが１回の読み出し動作における最後のストローブ動作である。これにより、セル電流Ｉcell４の流れたビット線ＢＬ４のデータをストローブする。
【００７９】
その後、シーケンサ１４１がリカバリ動作を行うことで、各配線は例えば０Ｖにリセットされる。
【００８０】
１．４  本実施形態に係る効果  
本実施形態に係る構成によれば、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
【００８１】
メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリでは、メモリホールのオープン不良（以下、MH open不良と呼ぶ）が発生しやすい。まず、この点について簡単に説明する。図１０は、三次元積層型ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一構成例を示す斜視図である。
【００８２】
図示するように、半導体基板４０の上方にバックゲート線４１が形成され、バックゲート線４１の上方に、ワード線層４３ａ〜４３ｄが形成され、更にワード線層４３ｄの上方にセレクトゲート線層４７ａ及び４７ｂが形成されている。そして、これらの導電層４３ａ〜４３ｄ、４７ａ、及び４７ｂを貫通するように、ＮＡＮＤストリング１１４の電流経路として機能する半導体層４６、５０ａ、５０ｂ、及び５２が形成されている。図示していないが、ゲート絶縁膜やブロック絶縁膜等は、半導体層４６、５０ａ、及び５０ｂの周囲を取り囲むようにして形成される。この半導体層４６、５０ａ、５０ｂ、及び５２は、全体としてＵ字型をしており、その両端に接するようにして、ソース線層５１及びビット線層５３が形成されている。
【００８３】
本構成のメモリセルアレイにおいてMH open不良が生じやすい理由を図１１及び図１２を参照して説明する。図１１及び図１２は、メモリセルアレイの製造工程の一部を示している。
【００８４】
まず図１１に示すように、半導体基板４０上にセンスアンプ等の周辺回路を形成した後、周辺回路を被覆するようにして層間絶縁膜４２が形成される。その後、層間絶縁膜４６上にバックゲート線層４１及び半導体層４６ｂが形成される。更に、バックゲート線層４１及び半導体層４６ｂ上に、層間絶縁膜４４及び半導体層４３ａ〜４３ｄが交互に形成される。
【００８５】
次に図１２に示すように、層間絶縁膜４４及び半導体層４３ａ〜４３ｄを貫通して半導体層４６ｂに達するホール（メモリホール）が形成される。このメモリホールは、側壁に電荷蓄積層、ブロック層、及びゲート絶縁膜が形成され、その後、半導体層４６ａによって埋め込まれる。
【００８６】
しかしながら、半導体層４３ａ〜４３ｄの層数が増える程、メモリホールは深くなる。すると、半導体層４６ｂに達する深さにメモリホールを形成することが困難となる。この場合の様子を図１３に示す。図１３は、メモリホール内に半導体層４６ａを埋め込んだ際の様子を示している。図示するように、メモリホールが半導体層４６ａに達していないと、半導体層４６ａと４６ｂとが分離される。これがMH open不良である。
【００８７】
MH open不良が生じると、メモリセルトランジスタの保持データに関わらず、ＮＡＮＤストリング１１４にセル電流は流れない。従って、センスアンプ部ＳＡのノードＳＥＮが放電されないので、読み出しデータは常に“０”データ（閾値が高く、メモリセルトランジスタがオフ状態）と判断される。
【００８８】
これは、書き込み動作時におけるベリファイでも同様である。すなわち、データをプログラムした後のベリファイ動作時では、メモリセルトランジスタは常にオフ状態と判断されるので、メモリセルトランジスタの状態に関わらず、必ずベリファイにパスする。すなわち、本来の書き込みデータが“０”であったにも関わらず、不良によってデータを書き込めず、その閾値が“０”データに相当する値に達していないメモリセルトランジスタ（program-failed bit）についても、正しく“０”データが書き込めたと判断されてしまう。当然ながら、このようなメモリセルトランジスタからは、誤ったデータが読み出される。
【００８９】
この点、本実施形態であると、図５及び図６で説明したように、ＲＯＭフューズ情報を、複数のストリングユニットＳＵ（例えばＳＵ２及びＳＵ９）に書き込んでいる。そしてパワーオンリード時には、この複数のストリングユニットＳＵ２及びＳＵ９から同時にＲＯＭフューズ情報を読み出す。従って、いずれか一方のストリングユニットＳＵにMH open不良が含まれていたとしても、他方にMH open不良が含まれていなければ、正確なデータを読み出すことが出来る。この様子を図１４に示す。図１４はメモリセルアレイの回路図であり、特に１本のビット線に着目したものである。
【００９０】
図示するように、セレクトゲート線ＳＧＤ２及びＳＧＳ２、並びにＳＧＤ９及びＳＧＳ９が選択されて、ストリングユニットＳＵ２及びＳＵ９から同時にＲＯＭフューズ情報が読み出される。図中の矢印は、データが選択セルからセンスアンプに読み出されてくる様子を示す。例えば、仮にストリングユニットＳＵ２にMH open不良があったとしても、ストリングユニットＳＵ９にMH open不良が無ければ、セル電流はビット線からストリングユニットＳＵ９の電流経路を通ってソース線ＳＬに流れる。
【００９１】
従って、MH open不良があったとしても、正確なデータの読み出しが可能となる。特にＲＯＭフューズ情報は、ＮＡＮＤ型フラッシュメモリ１００が動作するための必要不可欠な情報である。更にＲＯＭフューズ情報は、基本的にＮＡＮＤ型フラッシュメモリ１００の外部に出力されることは無く、コントローラ２００でＥＣＣ訂正されることが出来ない。そのため、ＮＡＮＤ型フラッシュメモリ１００において正確な書き込み及び読み出しが行われる必要性が極めて高い。この点でも、本実施形態によれば、メモリシステム１の動作信頼性を向上出来る。
【００９２】
また本実施形態では、図９で説明したように、ＲＯＭフューズ情報の読み出し時には、センス動作及びストローブ動作を複数回実行する。この回数は、ＲＯＭフューズ情報以外の通常データの読み出し時よりも多い。これにより、ＮＡＮＤ型フラッシュメモリ１００の消費電流を低減出来る。
【００９３】
より具体的に説明すれば、図９で説明したように、本実施形態では、ビット線電流は、１本のビット線ＢＬにつき複数のストリングユニットＳＵ（ＳＵ２及びＳＵ９）によって駆動され得る。従って、１個のストリングユニットＳＵによって駆動される通常データ読み出し時に比べて、消費電流が大きくなる可能性がある。
【００９４】
この点、本実施形態に係る方法であると、センス及びストローブ回数を増やして、電流が特に大きいビット線ＢＬは早めにロックアウトする。このタイミングは、例えば通常データ読み出し時（ＰＯＲ以外の読み出し）の最初のロックアウトタイミングよりも早い。そして順次、電流の大きいビット線からロックアウトしていく。
【００９５】
これにより、ビット線に大電流が流れる期間を短くし、消費電流の増大を抑制出来る。
【００９６】
なお、図９の例ではストリングユニットＳＵ２とＳＵ９が選択されるが、ＰＯＲ時にfailした場合には、同時に選択するストリングユニットを変更して再度ＲＯＭフューズ情報の読み出しを行っても良い（例えば図６の例では、ストリングユニットＳＵ４及びＳＵ９を同時に選択してＲＯＭフューズを読み出す）。あるいは、プレーン（メモリセルアレイ及びセンスアンプのセット）を複数備える構成の場合、別のプレーンにおいて、同様に複数ストリングユニットを選択してＲＯＭフューズ情報を読み出してもよい。この際には、failしたＰＯＲと同じストリングユニット（図６の例ではストリングユニットＳＵ２及びＳＵ９）からＲＯＭフューズ情報を読み出しても良いし、あるいは別のストリングユニットから読み出しても良い。このことは、下記で説明する第２、第３実施形態でも同様である。
【００９７】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、第１実施形態において、複数のＲＯＭフューズ領域に対して同時に読み出しを実行するのでは無く、順次実行するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００９８】
２．１  ＮＡＮＤ型フラッシュメモリ１００の動作について  
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の電源投入直後の動作について、図１５を用いて説明する。図１５は、ＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートである。
【００９９】
図示するようにＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００によって電源が投入されることにより起動する（ステップＳ２０）。第１実施形態で説明したとおり、起動したＮＡＮＤ型フラッシュメモリ１００では、コントローラ２００からの命令を受信することなく、シーケンサ１４１によってブートシーケンスが実行される。
【０１００】
すなわちシーケンサ１４１は、ＲＯＭフューズからデータを読み出す（ＰＯＲ）。この際、シーケンサ１４１は、ＲＯＭフューズ領域としての複数のページのうちのいずれかのページ（第１ストリングユニット）を選択して、データを読み出す（ステップＳ３０）。そして他方のページ（第２ストリングユニット）は非選択とされる。
【０１０１】
そしてシーケンサ１４１は、選択セルがオンしたビット線ＢＬについてはデータを確定し、当該ビット線をロックアウトする（ステップＳ３１）。
【０１０２】
次にシーケンサ１４１は、ステップＳ３０及びＳ３１で選択セルがオフしたビット線ＢＬ（ロックアウトされなかったビット線ＢＬ）につき、２回目の読み出しを行う。２回目の読み出しでは、第２ストリングユニットが選択される（ステップＳ３２）。
【０１０３】
そして、ステップＳ３２の結果に応じて、２回目の読み出し対象となったビット線についてのデータを確定する（ステップＳ３３）。
【０１０４】
その後シーケンサ１４１は、２回の読み出し動作で得られたＲＯＭフューズ情報をレジスタ１４３に格納する（ステップＳ３４）。
【０１０５】
上記ステップＳ３０〜Ｓ３２の詳細につき、図１６を用いて説明する。図１６は、ＲＯＭフューズ情報を読み出す際の、各種配線及び制御信号のタイミングチャートであり、第１実施形態における図９に対応する。以下の説明では、図５及び図６のようにストリングユニットＳＵ２及びＳＵ９からＲＯＭフューズ情報が読み出される場合について説明する。
【０１０６】
図示するようにシーケンサ１４１は、まず時刻ｔ０においてセレクトゲート線ＳＧＤ２を“Ｈ”レベルとする。セレクトゲート線ＳＧＤ９を含むその他のセレクトゲート線ＳＧＤは、全て“Ｌ”レベルとされる。またシーケンサ１４１は、時刻ｔ０においてセレクトゲート線ＳＧＳ２を“Ｈ”レベルとする。セレクトゲート線ＳＧＳ９を含むその他のセレクトゲート線ＳＧＳは、全て“Ｌ”レベルとされる。そして時刻ｔ１でビット線のプリチャージを開始する。この結果、ストリングＳＵ２からビット線ＢＬにＲＯＭフューズ情報が読み出される。この際にビット線ＢＬに流れるセル電流Ｉcell_1stの大きさは、ストリングＳＵ２内のメモリセルトランジスタの保持データ、不良の有無、及びメモリセルトランジスタの電流の流し易さに依存する。
【０１０７】
もし、セル電流Ｉcell_1stが十分に大きく、センスアンプ部ＳＡのトランジスタ１７がオン状態となれば、当該ビット線ＢＬはロックアウトされる（時刻ｔ３）。ロックアウトされなかったビット線ＢＬについては、２回目の読み出し時が実行される。すなわち、シーケンサ１４１は、まず時刻ｔ４においてセレクトゲート線ＳＧＤ９を“Ｈ”レベルとし、その他のセレクトゲート線ＳＧＤを全て“Ｌ”レベルとする。更にシーケンサ１４１は、セレクトゲート線ＳＧＳ９を“Ｈ”レベルとし、その他のセレクトゲート線ＳＧＳを全て“Ｌ”レベルとする。この結果、ストリングＳＵ９からビット線ＢＬにＲＯＭフューズ情報が読み出される。この際にビット線ＢＬに流れるセル電流Ｉcell_2ndは、ストリングＳＵ９内のメモリセルトランジスタの保持データ、不良の有無、及びメモリセルトランジスタの電流の流し易さに依存する。そして、２回目のストローブが実行される（時刻ｔ５）。
【０１０８】
２．２  本実施形態に係る効果  
本実施形態に係る構成であると、同じＲＯＭフューズ情報を保持する複数のページのうち、まず一方のページから読み出しを行い、“１”データと判定されたビット線をロックアウトした後、別のページからＲＯＭフューズ情報を読み出している。言い換えれば、本実施形態は、第１実施形態においてセレクトゲート線ＳＧＤ、ＳＧＳをアサートするタイミングをずらしたもの、と言うことが出来る。
【０１０９】
本構成であっても、複数のページのいずれかからＲＯＭフューズ情報を正確に読み出すことが出来る。また本構成によれば、複数のＮＡＮＤストリング１１４に同時に電流が流れることを防止し、ビット線電流の増大を抑制出来る。
【０１１０】
なお、図１６に示す例では、２回目の読み出し時にセレクトゲート線ＳＧＤ２及びＳＧＳ２が非選択状態とされているが、選択状態とされていても良い。この場合には、セレクトゲート線ＳＧＤ２及びＳＧＳ２のスイッチング動作が不要となり、動作を高速化出来る。
【０１１１】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、上記第１、第２実施形態において、複数ブロックにわたってＲＯＭフューズ情報を格納したものである。以下では、第１、第２実施形態と異なる点についてのみ説明する。
【０１１２】
３．１  ＲＯＭフューズについて  
図１７は、本実施形態に係るＲＯＭフューズ領域の概念図である。図示するように本例では、ブロックＢＬＫ０及びＢＬＫ１がＲＯＭフューズブロックとして使用され、各ブロックＢＬＫ０及びＢＬＫ１のページＰＧ１８がＲＯＭフューズ領域として使用される。
【０１１３】
もちろん、第１の実施形態で説明した通り、ページＰＧ１８と同じワード線ＷＬに割り当てられた他のページにもＲＯＭフューズ情報が書き込まれても良い。あるいは、ＲＯＭフューズ領域として割り当てられるワード線ＷＬは、ブロックＢＬＫ０でブロックＢＬＫ１とで異なっていても良い。
【０１１４】
図１８は、ＲＯＭフューズ情報読み出し時におけるメモリセルアレイ１１１の回路図であり、特に１本のビット線に対応する構成のみを示している。図示するように本実施形態では、シーケンサ１４１の命令に従ってロウデコーダ１１２が、ブロックＢＬＫ０のセレクトゲート線ＳＧＤ２及びＳＧＳ２と、ブロックＢＬＫ１のセレクトゲート線ＳＧＤ２及びＳＧＳ２とを選択する。ビット線ＢＬはブロックＢＬＫ０とＢＬＫ１とで共有されているので、当該ビット線ＢＬには、この２つのブロックＢＬＫ０とＢＬＫ１からＲＯＭフューズに読み出される。
【０１１５】
具体的な読み出し方法は、第１実施形態のように、２つのブロックＢＬＫ０及びＢＬＫ１から同時にデータを読み出しても良い。あるいは第２実施形態のように、まずブロックＢＬＫ０及びＢＬＫ１のいずれか一方からデータを読み出し、次に他方から読み出しても良い。
【０１１６】
３．２  本実施形態に係る効果  
MH open不良は、場所依存性を有する場合があり得る。例えば、製造時におけるシリコンウェハ内の温度ムラや、熱によるウェハの反りの影響により、ある領域にメモリホールのオープン不良が集中する場合があり得る。
【０１１７】
この点、本実施形態に係る構成であると、ＲＯＭフューズ情報は、複数のブロックに書き込まれている。すなわち、メモリセルアレイ１１１内において位置的に離れた場所に複数のＲＯＭフューズ領域が設けられる。従って、一方のＲＯＭフューズ情報（例えば図１７のＢＬＫ０のページＰＧ１８）が読み出せない場合であっても、他方のＲＯＭフューズ情報（例えば図１７のＢＬＫ１のページＰＧ１８）を正確に読み出せる可能性を高めることが出来る。
【０１１８】
従って、第１、第２実施形態に比べてＮＡＮＤ型フラッシュメモリの動作信頼性を更に向上出来る。
【０１１９】
なお、本実施形態では図１７に示すようにブロックＢＬＫ０とブロックＢＬＫ１とで、同じページＰＧ１８（同じワード線ＷＬ２）にＲＯＭフューズ情報が書き込まれる場合について説明した。しかし、異なるページ（異なるワード線）に書き込まれても良い。
【０１２０】
４．第４実施形態  
次に、第４実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。上記第１乃至第３実施形態では、複数ページを用いたデータ書き込み及び読み出し方式を、ＲＯＭフューズ情報に適用する場合について説明した。しかし本方式は、ＲＯＭフューズ情報だけでなく、通常のデータに適用しても良い。本実施形態はそのような場合に関するものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
【０１２１】
４．１  フラグ情報について  
図１９は、ＮＡＮＤ型フラッシュメモリ１００に保持されるテーブルであり、このテーブルはフラグ情報を保持する。フラグ情報は、各ブロックＢＬＫのMH open不良の多寡を示す情報であり、図１９の例では、“０”は、MH open不良が少ないことを示し、“１”は多いことを示す。図１９の例では、ブロックＢＬＫ１及びＢＬＫ２にMH open不良が多いことが分かる。
【０１２２】
このテーブルは、例えば出荷前のテストにおいて、テスターによって作成される。すなわちテスターは、ＮＡＮＤ型フラッシュメモリ１００に対してMH open不良テストを行い、その数が一定値以上であれば、フラグを立てる。そして、作成したテーブルを、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１１のいずれかの領域に書き込む。本テーブルは、ＲＯＭフューズ情報の一部としてＲＯＭフューズ領域に書き込まれても良いし、ＲＯＭフューズ領域以外の通常領域に書き込まれても良い。但し、本テーブルは、ホストからのアクセスが禁止され、更に書き換えが禁止されることが望ましい。
【０１２３】
４．２  メモリシステムの動作について
次に、本実施形態に係るメモリシステム１の動作につき、図２０を用いて説明する。図２０は、ＮＡＮＤ型フラッシュメモリ１００の電源投入直後から、ホスト機器３００による要求に基づいてコントローラ２００がＮＡＮＤ型フラッシュメモリ１００にアクセスするまでの動作を示すフローチャートである。
【０１２４】
図示するようにＮＡＮＤ型フラッシュメモリ１００は、電源投入直後にパワーオンリードを行い、メモリセルアレイ１１１からＲＯＭフューズ情報を読み出してレジスタ１４３に格納する（ステップＳ４０）。またＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１１からフラグ情報を読み出し、これをコントローラ２００へ送信する（ステップＳ４１）。前述の通り、フラグ情報をＲＯＭフューズ領域に格納する場合には、フラグ情報はステップＳ４０で読み出される。
【０１２５】
コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００から受信したフラグ情報を、例えば内蔵メモリ２４０に保持する（ステップＳ４２）。そして、フラグ情報に基づいてブロックＢＬＫを管理する。その後、ホスト機器３００からのアクセスコマンド（書き込みアクセスまたは読み出しアクセス）を受信すると（ステップＳ４３）、コントローラ２００のＣＰＵ２３０は、内蔵メモリ２２０のフラグ情報を確認する（ステップＳ４４）。すなわちＣＰＵ２３０は、アクセスすべきブロックＢＬＫにフラグが立っているか否かを確認する。
【０１２６】
フラグが立っていなければ、すなわちMH open不良の少ないブロックであれば（ステップＳ４５、ＮＯ）、ＣＰＵ２３０は第１コマンドを発行する（ステップＳ４６）。第１コマンドは、通常の書き込みコマンド及び読み出しコマンドであり、ストリングユニットＳＵを指定するために発行されるアドレスは１つだけである。
【０１２７】
フラグが立っていれば、すなわちMH open不良の多いブロックであれば（ステップＳ４５、ＹＥＳ）、ＣＰＵ２３０は第２コマンドを発行する（ステップＳ４８）。第２コマンドは、第１乃至第３実施形態で説明したような書き込みまたは読み出しを実行するためのコマンドであり、２つのストリングユニットＳＵを指定するアドレスが発行される。
【０１２８】
第１コマンドを受信したＮＡＮＤ型フラッシュメモリ１００は、シーケンサ１４１の命令に従って、通常の書き込みまたは読み出しを実行する（ステップＳ４７）。すなわち、コントローラ２００から受信したアドレスに従い、いずれか１つのストリングユニットＳＵにおいて、ページ単位での書き込みまたは読み出しを実行する。
【０１２９】
他方、第２コマンドを受信したＮＡＮＤ型フラッシュメモリ１００は、シーケンサ１４１の命令に従って、第１乃至第３実施形態で説明した書き込みまたは読み出しを実行する（ステップＳ４９）。すなわち、コントローラ２００から受信した２つのアドレスで指定される２つのストリングユニットＳＵに対し、ページ単位での書き込みまたは読み出しを実行する。書き込み動作の場合、異なるストリングユニットＳＵの２ページに対して同じデータがプログラムされ、またこの２ページに対してベリファイが実行される。プログラム及びベリファイは、２ページ同時に行われても良い。この場合、第１実施形態で説明したように、２本のセレクトゲート線ＳＧＤが同時に選択される。あるいは２ページに対するプログラム及びベリファイは、１ページずつ行われても良い。この場合、第２実施形態で説明したように、２本のセレクトゲート線ＳＧＤ（及びＳＧＳ）は順次選択される。もちろん、第３実施形態で説明したように、同じデータが書き込まれる２つのページは、異なるブロックＢＬＫ内にあっても良い。
【０１３０】
４．３  本実施形態に係る効果  
上記のように、第１乃至第３実施形態は、通常データの書き込み及び読み出しにも適用出来る。
【０１３１】
この場合、コントローラ２００は、フラグ情報に基づいてブロックＢＬＫを管理する。この際に使用されるフラグ情報は、必ずしも図１９のテーブルに示す情報に限らず、例えばMH open不良の多いブロックＢＬＫのブロックアドレス等でも良く、MH open不良の多いブロックＢＬＫを指定出来る情報であれば限定されるものでは無い。
【０１３２】
そしてコントローラ２００は、MH open不良の多いブロックＢＬＫにデータを書き込む際には、２つのページに同じデータを書き込む。従ってコントローラ２００は、MH open不良の多いブロックＢＬＫを、そうでないブロックＢＬＫの半分の容量を有するものとして管理する。
【０１３３】
通常、あるブロックＢＬＫに含まれるMH open不良数が一定以上の場合、当該ブロックＢＬＫはバッドブロックに登録される。しかし本実施形態であると、２ページに同じデータを保持させることで、容量は半分になるが、バッドブロックに登録することなく使用可能なブロックとすることが出来る。
【０１３４】
なお本実施形態では、コントローラ２００が２種類のコマンドを発行し、更に第２コマンドを発行した場合（ステップＳ４８）には、２つのページを指定するための２つのアドレスをコントローラ２００が発行する例を示した。２つのアドレスを発行する例としては、コントローラ２００は、例えば図３に示すメモリセルアレイの場合、１ブロックＢＬＫの有効ページ数を４ページと認識し、ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７とをそれぞれ一組として管理する。そして、ワード線ＷＬｉ（ｉは０〜３の自然数）にデータを書き込む際には、このワード線ＷＬｉに相当するアドレスと、ワード線ＷＬ（ｉ＋４）に相当するアドレスとを発行する。すなわち、ワード線ＷＬ０にアクセスする際には、同時ワード線ＷＬ４にもアクセスする。
【０１３５】
別の方法として、コントローラ２００が発行するコマンド及びアドレスを１種類としても良い。このような例を図２１に示す。図２１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００の動作を示すフローチャートである。
【０１３６】
図示するようにコントローラ２００は、ステップＳ４４の後、フラグが立っていなければ（ステップＳ４５、ＮＯ）、すなわちアクセス対象ブロックがMH open不良の少ないブロックであれば、ワード線ＷＬ０〜ＷＬ７のいずれかに相当するアドレスを発行する（ステップＳ５０）。他方で、フラグが立っていれば（ステップＳ４５、ＹＥＳ）、すなわちアクセス対象ブロックがMH open不良の多いブロックであれば、ワード線ＷＬ０〜ＷＬ３のいずれかに相当するアドレスを発行する（ステップＳ５１）。この場合、ワード線ＷＬ４〜ＷＬ７に相当するアドレスは発行されない。そしてコントローラ２００は、ステップＳ５０またはＳ５１で発行されたアドレスと共に、ＮＡＮＤ型フラッシュメモリ１００へ書き込みコマンドまたは読み出しコマンドを発行する（ステップＳ５２）。
【０１３７】
コマンドを受信したＮＡＮＤ型フラッシュメモリ１００は、レジスタ１４３に保持するフラグ情報を確認する（ステップＳ５３）。そして、受信したアドレスが、MH open不良の少ないブロックに対応するものであれば（ステップＳ５４、ＮＯ）、通常の書き込みを行う（ステップＳ４７）。すなわち、ＮＡＮＤ型フラッシュメモリ１００のシーケンサ１４１は、受信したアドレスに対応するページにデータを書き込み、または当該ページからデータを読み出す。
【０１３８】
他方、受信したアドレスが、MH open不良の多いブロックに対応するものであれば（ステップＳ５４、ＹＥＳ）、シーケンサ１４１は、受信したアドレスに対応するワード線ＷＬｉに対応するページと、ＷＬ（ｉ＋３）に対応するページへの書き込みまたは読み出しを実行する（ステップＳ４９）。この際、例えばシーケンサ１４１が、ＷＬ（ｉ＋３）に対応するページアドレスを発行しても良い。
【０１３９】
本方法によれば、図２０の場合に比べてコントローラ２００の負荷を軽減出来る。もちろん、図２０及び図２１で説明した方法に限らず、コントローラ２００による制御方法は適宜選択できる。
【０１４０】
また図１９では、ブロック単位でMH open不良の状態を記録している。しかし、ブロック単位では無く、ストリングユニット単位で記録していても良い。そして本実施形態は、ブロック単位ではなく、ストリングユニット単位で実施しても良い。つまりコントローラは、フラグ情報によってMH open不良の多いストリングユニットを把握し、この情報に基づいてＮＡＮＤ型フラッシュメモリにアクセスしても良い。もちろん、フラグの代わりにストリングユニットアドレスを保持しても良い。
【０１４１】
この理由は、MH open不良が影響を及ぼすのはそのストリングユニット全体であるが、それ以外のストリングユニットには悪影響を与えないからである。このことは、下記で説明する第５実施形態でも同様である。
【０１４２】
５．第５実施形態  
次に、第５実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、上記第４実施形態において、コントローラが特に管理データへアクセスする際に、第１乃至第３実施形態で説明した方法を使用するものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
【０１４３】
５．１  コントローラの動作について  
図２２は、本実施形態に係るコントローラ２００の動作を示すフローチャートである。
【０１４４】
図示するように、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００へのアクセスを行うことを決定（これは、ホスト機器３００からアクセスがあった場合や、ホスト機器３００からのアクセスによらない内部データの更新時等が相当する）すると（ステップＳ６０）、当該アクセスが管理データへのアクセスか否かを確認する（ステップＳ６１）。管理データとは、ホスト機器から受信される正味のユーザデータ以外のデータであり、例えばＦＡＴ（file allocation table）ファイルシステムのＦＡＴデータや、ディレクトリエントリ情報等が該当する。
【０１４５】
管理データで無い場合（ステップＳ６２、ＮＯ）、コントローラ２００は第４実施形態で説明した第１コマンドを発行する（ステップＳ４６）。すなわちコントローラ２００は、ある１ページに対して管理データを書き込み、またはある１ページから管理データを読み出す。
【０１４６】
他方、管理データの場合（ステップＳ６２、ＹＥＳ）、コントローラ２００は第４実施形態で説明した第２コマンドを発行する（ステップＳ４８）。すなわちコントローラ２００は、２つのページに対して同じ管理データを書き込み、または同じ管理データが書き込まれた２つのページからデータを読み出す。
【０１４７】
５．２  本実施形態に係る効果  
本実施形態によれば、ＮＡＮＤ型フラッシュメモリの動作信頼性を更に向上出来る。
【０１４８】
ＦＡＴファイルシステムにおけるＦＡＴデータやディレクトリエントリ情報は、メモリシステムにおいて重要なデータであり、これらの情報が失われると、ＮＡＮＤ型フラッシュメモリ１００へのアクセスが困難となる。
【０１４９】
この点、本実施形態によれば、２つのページに書き込むことで、このような重要データが失われることを防止出来る。
【０１５０】
６．変形例等  
上記のように、実施形態に係る半導体記憶装置１００は、データを不揮発に記憶可能なメモリセルアレイ(111 in FIG2)と、メモリセルアレイに対するデータアクセスを制御する制御部(141 in FIG2)とを具備する。メモリセルアレイは、複数のページに同一のデータを保持する(PG18, PG74 in FIG5-6)。制御部は、同一のデータを保持する複数のページ(PG18,PG74)に対して読み出し動作を実行することで、読み出しデータを確定させる(S21 in FIG8 and t4-t7 in FIG9)。
【０１５１】
本構成により、半導体記憶装置の動作信頼性を向上出来る。なお、実施形態は上記説明したものに限定されず、種々の変形が可能である。
【０１５２】
６．１  変形例その１  
上記第１乃至第３実施形態で説明したＲＯＭフューズ情報の読み出し方式は、通常のＰＯＲに失敗した時に実施しても良い。このような例を図２３に示す。
【０１５３】
まず、図６で説明したように、同一のワード線ＷＬ（ＷＬ２）に割り当てられた複数のページＰＧ１８及びＰＧ７４には、同一のＲＯＭフューズ情報が書き込まれる。ＲＯＭフューズ情報は重要なデータであるので、１ビットデータは、２つのメモリセルトランジスタに相補的に格納される。すなわち、あるビット線ＢＬ０についてのＲＯＭフューズ情報が“１”である場合には、別のビット線ＢＬ１にはその相補データである“０”が書き込まれる。そしてこの両方のデータを読み出すことで、ＲＯＭフューズ情報の精度を向上出来る。
【０１５４】
そして図２３に示すように、ＮＡＮＤ型フラッシュメモリ１００への電源投入直後、ＮＡＮＤ型フラッシュメモリ１００はパワーオンリードを実行する（ステップＳ７０）。ステップＳ７０では、通常のパワーオンリードが実行される。すなわち、複数のページからではなく、いずれか１ページからのみＲＯＭフューズ情報が読み出される。
【０１５５】
そしてシーケンサ１４１は、ステップＳ７０のパワーオンリードが正常に完了したか否かを確認する。正常に完了した際には（ステップＳ７１、ＹＥＳ）、パワーオンリードは終了し、ＮＡＮＤ型フラッシュメモリ１００は通常動作可能な状態となる。
【０１５６】
他方で、パワーオンリードが正常に完了しなかった場合（ステップＳ７１、ＮＯ）、シーケンサ１４１は、第１乃至第３実施形態で説明した方法により、再度、パワーオンリードを実行する（ステップＳ７２）。すなわち、複数のページから、同一のＲＯＭフューズ情報を読み出す。
【０１５７】
このような方法を用いても良い。そして図２３に示す処理は、例えば出荷後に、電源投入される度に実行されても良いし、あるいは出荷前テストで実行されても良い。そして後者の場合、ステップＳ７１で正常に完了しなかった場合には、出荷後において電源投入時には常に第１乃至第３実施形態で説明したパワーオンリードが行われるように設定されても良い。
【０１５８】
また、上記第１乃至第３実施形態は、ＲＯＭフューズ情報に適用されるに限らず、ＮＡＮＤ型フラッシュメモリ１００内に秘匿され、コントローラ２００に読み出されないデータに適用しても良い。なぜなら、このようなデータは、コントローラ２００でＥＣＣ訂正が出来ないからである。
【０１５９】
６．２  変形例その２  
また、第１乃至第３実施形態では２つのストリングユニット（図５及び図６の例ではストリングユニットＳＵ２及びＳＵ９）がＲＯＭフューズ領域として使用される場合を例に挙げて説明した。しかし、３つ以上のストリングユニットを用いても良い。すなわち、３つ以上のページに同じＲＯＭフューズ情報を書き込み、パワーオンリード時にはこれらの３ページからデータを読み出しても良い。
【０１６０】
このことは第４及び第５実施形態でも同様であり、フラグが立っている場合、または管理データにアクセスする場合には、３つ以上のページに同じデータを書き込み、また３対上のページからデータを読み出しても良い。
【０１６１】
６．３  変形例その３  
また、第１実施形態の図９では、１回の読み出し動作につき４回のストローブ動作を実行する場合を例に挙げた。しかし、ストローブ回数は５回以上であっても良い。また第１実施形態において、パワーオンリード時における最初のストローブタイミングは、パワーオンリード時以外の通常の読み出し動作時におけるストローブタイミングよりも早く行われる。この様子を図２４に示す。図２４は、パワーオンリード時とその他の読み出し時におけるビット線電圧、セル電流、及び制御信号ＳＴＢのタイミングチャートである。
【０１６２】
図示するように、通常の読み出し時にも複数回のストローブ動作が行われる（図２３の例では２回）。しかしその回数は、パワーオンリード時のストローブ回数よりも少ない。そして、パワーオンリード時の最初のストローブタイミングの時刻ｔｓ１は、通常読み出し時の最初のストローブタイミングの時刻ｔｓ２よりも早いタイミングで行われる。なお図２４の例では、パワーオンリード時の２回目と４回目のストローブタイミングが、通常読み出し時の１回目と２回目のストローブタイミングと一致しているが、必ずしも一致している必要は無い。
【０１６３】
このことは第３実施形態でも同様である。また第４及び第５実施形態でも同様である。すなわち第４及び第５実施形態において、フラグが立っている場合、または管理データを読み出す場合には、最初ストローブタイミングはそれ以外の場合に比べて早く行われる。
【０１６４】
但し、複数のストリングユニットから同時にデータを読み出す場合であっても、セル電流が一定値以下に収まる場合には、必ずしもパワーオンリード時の最初のストローブタイミングを早める必要は無い。
【０１６５】
６．４  変形例その４  
また第３実施形態で説明した図１６では、１回目の読み出し及び２回目の読み出しにおいて、それぞれストローブ回数は１回である。しかし、各読み出し時のストローブ回数を２回以上としても良い。
【０１６６】
６．５  変形例その５  
更に、各実施形態は互いに組み合わせて実施しても良いし、単独で実施することも出来る。例えば、第４、第５実施形態は、第１乃至第３実施形態と組み合わせて実施しても良いし、単独で実施しても良い。
【０１６７】
また、第４、第５実施形態を組み合わせても良い。この場合のメモリシステムの動作を図２５のフローチャートに示す。図示するように、管理データにアクセスする場合には（ステップＳ６２、ＹＥＳ）、フラグ情報に関わらず複数のストリングユニットに同じデータを書き込み、または複数のストリングユニットから同じデータを読み出す。アクセス対象が管理データで無い場合には（ステップＳ６２、ＮＯ）、フラグ情報に応じて発行する命令を切り替える（ステップＳ４５）。
【０１６８】
６．６  変形例その６  
また、上記実施形態では電流をセンスするタイプのセンスアンプを例に説明した。しかし、電圧をセンスするタイプのセンスアンプであっても良い。このような電圧センス方式のセンスアンプでは、隣接するビット線をシールドしてセンス動作が行われる。すなわち、電圧センス方式では、ビット線の電圧変動をセンスする。ここで、一方のビット線がディスチャージされた場合、これに隣接するビット線は、カップリングにより、ディスチャージされたビット線の電位変動の影響を受ける。その結果、データの誤読み出しが発生するおそれがある。従って電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータを読み出す。そして、偶数ビット線からデータを読み出す際には奇数ビット線を一定電位に固定し（シールドする）、奇数ビット線からデータを読み出す際には偶数ビット線を一定電位に固定する。
【０１６９】
この隣接するビット線をシールドする手法（以下、「ビット線シールド法」という。）においては、図２６に示すとおり、１つのセンスアンプ回路（S/A&latch）が２本のビット線によって共有されている。つまり、隣接するビット線を偶数（EVEN）と奇数（ODD）とに分類し、隣接する偶数と奇数のビット線が１つのセンスアンプを共有している構成を採用している。
【０１７０】
このビット線シールド法の読み出し動作においては、偶数本目のビット線のデータを読み出す場合（偶数ページを読み出す場合）には、偶数ビット線用トランスファゲート（BLSe）をオンし、偶数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（BIASo）をオンすることにより、奇数ビット線をBLCRLに接続し接地電位（VSS）にする。この状態で、センスアンプ（S/A）が偶数ビット線をプリチャージすると、奇数ビット線の電位はVSSに保持されたままであるので、偶数ビット線が奇数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位は、信号BLCLAMPというゲート電圧によって決まり、例えば0.7Vである。
【０１７１】
一方、奇数ビット線のデータを読み出す場合には、奇数ビット線用トランスファゲート（BLSo）をオンし、奇数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（BIASe）をオンすることにより、偶数ビット線をBLCRLに接続し接地電位（VSS）にする。この状態で、センスアンプ（S/A）が奇数ビット線をプリチャージすると、偶数ビット線の電位はVSSに保持されたままであるので、奇数ビット線が偶数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位も、偶数ビット線をプリチャージする際と同様に、信号BLCLAMPによってクランプされる電圧である。
【０１７２】
このように、ビット線シールド法においては、読出し動作時に隣接する非選択ビット線を接地状態にすることにより、隣接するビット線の信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。
【０１７３】
図２７は、図２６に示す一組のビット線対BLe0及びBLo0に対応するセンスアンプ回路（S/A&latch）の回路図である。
【０１７４】
図示するようにセンスアンプ回路は、プライマリ・データ・キャッシュ（Primary Data Cache： PDC）４３０、セカンダリ・データ・キャッシュ（Secondary Data Cache: SDC）４３１、３つのダイナミック・データ・キャッシュ（Dynamic Data Cache: DDC）４３３（４３３−１〜４３３−３）、及びテンポラリ・データ・キャッシュ（Temporary Data Cache: TDC）４３４を有している。なお、ダイナミック・データ・キャッシュ４３３及びテンポラリ・データ・キャッシュ４３４は、必要に応じて設けるようにすればよい。また、ダイナミック・データ・キャッシュ４３３は、プログラム時において、ビット線にVDD（高電位）とVSS（低電位）の中間電位（VQPW）を書き込むためのデータを保持するキャッシュとしても用いることができる。
【０１７５】
プライマリ・データ・キャッシュ４３０は、クロックド・インバータCLI1及びCLI2並びにNチャネル型トランジスタNMOS5を有している。セカンダリ・データ・キャッシュ４３１は、クロックド・インバータCLI3及びCLI4並びにNチャネル型トランジスタNMOS6及びNMOS7を有している。ダイナミック・データ・キャッシュ４３３は、Nチャネル型トランジスタNMOS4及びNMOS9を有している。また、テンポラリ・データ・キャッシュ４３４は、容量C1を有している。なお、プライマリ・データ・キャッシュ４３０、セカンダリ・データ・キャッシュ４３１、ダイナミック・データ・キャッシュ４３３及びテンポラリ・データ・キャッシュ４３４の回路構成は、図２７に示すものに限定されるわけではなく、他の回路構成を採用することもできる。
【０１７６】
また、図２７の例ではデータ・キャッシュにおいてデータの入出力を制御するトランジスタとしてｎチャネルＭＯＳトランジスタを用いているが、ｐチャネルＭＯＳトランジスタを用いても良い。
【０１７７】
そしてセンスアンプは、ｎチャネルＭＯＳトランジスタＨＮ２ｅ及びＨＮ２ｏによって、対応する偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏにそれぞれ接続される。トランジスタＨＮ２ｅ及びＨＮ２ｏのゲートには、それぞれ信号ＢＬＳｅ及びＢＬＳｏが入力される。また偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏには、ｎチャネルＭＯＳトランジスタＨＮ１ｅ及びＨＮ１ｏのソースが接続される。トランジスタＨＮ１ｅ及びＨＮ１ｏは、それぞれゲートに信号ＢＩＡＳｅ及びＢＩＡＳｏが入力され、ドレインに信号ＢＬＣＲＬが入力される。
【０１７８】
図２８は、本変形例に係るセンスアンプの、データ読み出し時における各種信号のタイミングチャートを示す。各信号は、例えば図２で説明したシーケンサ１４１によって与えられる。
【０１７９】
図示するように時刻ｔ０において、まず選択ブロックの選択ストリングユニットのセレクトゲート線(SGD)が“High”レベルとされる。また、センスアンプでは、プリチャージ電源電位VPREがVDDとされる。図２８の例では、２本のセレクトゲート線ＳＧＤ２及びＳＧＤ９が同時に選択される。セレクトゲート線ＳＧＤ２及びＳＧＤ９を除くその他の非選択セレクトゲート線ＳＧＤには、非選択電圧ＶＢＢ（例えば負電圧）が印加される。
【０１８０】
引き続き時刻ｔ１において、コア部ではワード線ＷＬのセットアップが行われる。すなわち、ロウデコーダ１１２は選択ワード線に電圧ＶＣＧＲＶを印加し、非選択ワード線に電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、読み出し対象データに応じた値であり、メモリセルトランジスタが１ビットデータを保持する場合は例えばＶＣＧＲＶ＝０Ｖである。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタをオンさせる電圧である。
【０１８１】
またセンスアンプは、読み出し対象のビット線（図２８の例では偶数ビット線ＢＬｅ）を、予めプリチャージする。具体的には、信号BLPREを“High”レベルとしてトランジスタNMOS11をオンすることによって、テンポラリ・データ・キャッシュ（TDC）４３４を電圧VDDででプリチャージする。
【０１８２】
次に時刻ｔ２〜ｔ３において、ビット線選択信号BLSe及びBLSo、並びにバイアス選択信号BIASe及びBIASoの設定が行われる。図２８の例では偶数ビット線BLeが選択されるため、偶数ビット線選択信号BLSeが“High”レベルとされ、奇数ビット線BLoをBLCTRL(=Vss)に固定するため、信号BIASoが“High”とされる。
【０１８３】
また、信号BLCLAMPには、ビット線プリチャージ用のクランプ電圧が印加され、これにより偶数ビット線BLeは例えば0.7Vにプリチャージされる。
【０１８４】
以上により、コア部では、偶数ビット線BLeが0.7Vに充電され、奇数ビット線BLoがVssに固定される。
【０１８５】
次に時刻ｔ４において、信号BLCLAMPが0Vとされて、ビット線BLeが電気的にフローティングの状態とされる。
【０１８６】
次に時刻ｔ５において、選択されたストリングユニットのソース側の選択ゲート線SGSにVsgが印加される。図２８の例では、２本のセレクトゲート線ＳＧＳ２及びＳＧＳ９が同時に選択される。セレクトゲート線ＳＧＳ２及びＳＧＳ９を除くその他の非選択セレクトゲート線ＳＧＳには、非選択電圧ＶＢＢ（例えば負電圧）が印加される。これにより、選択ワード線の読み出し電圧より、メモリセルのしきい値が高ければビット線の放電はなく、低ければ読み出し電流が流れてビット線が放電される。
【０１８７】
次に時刻ｔ９〜ｔ１０において、信号VPREがVssになっている状態で、信号BLPREがVsgとされることで、テンポラリ・データ・キャッシュTDCがVDDにプリチャージされる。
【０１８８】
引き続き時刻ｔ１１〜ｔ１２において、信号BLCLAMPにセンス用電圧Vsenが印加される。この時、選択ビット線BLeの電位がＶsen−Ｖtより高ければ、トランジスタNMOS10(BLCLAMPのトランジスタ)はカットオフのままであり、ノードTDCにはVDDが保持される。一方、選択ビット線BLeの電位がＶsen−Ｖtより低ければ、トランジスタNMOS10はオンするため、ノードTDCは放電されてほぼビット線BLeの電位(例えば、0.4V)と等しくなる。
【０１８９】
次に時刻ｔ１３〜ｔ１４において、センスされたデータがセカンダリ・データ・キャッシュSDCに取り込まれる。具体的には、一旦、信号SEN2及びLAT2がオフ状態とされ、信号EQ2がVDDとされることでノードSEN1とノードN2とが同電位とされる。この後、信号BLC2＝VDD+Vthとされ、TDCのデータがSDCに転送される。この結果、元々ノードTDCが“High”の場合、SDCのデータは“１”となる。また、ノードTDCが“Low（例えば、0.4V）の場合、SDCのデータは”０“となる。
【０１９０】
以上のようにして、偶数ビット線BLeからデータが読み出される。その後、時刻ｔ１４〜ｔ１５においてリカバリ動作が行われ、各ノード及び信号がリセットされる。
【０１９１】
奇数ビット線BLoの読み出しも同様にして行われる。この場合には、図２８の例とは逆に、信号BLSoが“High”とされ信号BLSeが“Low”とされる。また、信号BIASeが“High”とされ、信号BIASoが“Low”とされる。
【０１９２】
このように、上記第１乃至第５実施形態は、電圧センス方式のセンスアンプを備えた半導体記憶装置に適用することも出来る。  なお、電流センス方式では、全ビット線から一括してデータを読み出すことが出来る。これに対して電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータが読み出される。つまり、個々のストリングユニットにおいて、１本のワード線につき、偶数ビット線に対応するページと奇数ビット線に対応するページの２ページが割り当てられる。そしてこの場合の１ページサイズは、電流センス方式の１ページサイズの半分となる。
【０１９３】
そのため、図５で説明したROMフューズ領域は、１ページにバッドブロック情報BBLK、カラムリダンダンシ情報CRD、及びトリミング情報TRIMが保持されているが、電圧センス方式の場合は２ページを用いて保持される。この様子を図２９に示す。図２９は、電圧センス方式を用いた際のROMフューズブロックの模式図である。
【０１９４】
図示するように、ストリングユニットSU2の例えばワード線WL2には２つのページPG36及びPG37が割り当てられる。そして、ページPG36にカラムリダンダンシ情報CRD及びトリミング情報TRIMが保持される。またページPG37にバッドブロック情報BBLKが保持される。
【０１９５】
また、ストリングユニットSU9のワード線WL2には２つのページPG148及びPG149が割り当てられる。そして、ページPG148にカラムリダンダンシ情報CRD及びトリミング情報TRIMが保持される。またページPG149にバッドブロック情報BBLKが保持される。
【０１９６】
よって、例えば第１実施形態を電圧センス方式に適用する場合には、まずページPG36及びPG148の両方から同時にデータが読み出されて、まずカラムリダンダンシ情報CRD及びトリミング情報TRIMが確定される。次に、ページPG37及びPG149から同時にデータが読み出されて、バッドブロック情報BBLKが確定される。
【０１９７】
６．７  その他の変形例  
また、上記実施形態では、不良の例としてメモリホールのオープンを例に挙げて説明したが、その他の不良が存在する場合であっても良い。また、図２に示したメモリセルアレイは、図３０のような構成としても良い。図３０は、ブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、ワード線ＷＬ０に隣接するダミーワード線ＷＬＤＤ、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１１１の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、ワード線ＷＬ７に隣接するダミーワード線ＷＬＤＳ、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばワード線ＷＬを選択するロウデコーダ１１２を２つのロウデコーダに分割し、メモリセルアレイ１１１を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＷＬＤＤ、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、ワード線ＷＬ４〜ＷＬ７、及びダミーワード線ＷＬＤＳを選択するようにしても良い。本構成によれば、ロウ系の周辺回路（ロウデコーダやロウドライバ）とメモリセルアレイ１１１との間の領域のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【０１９８】
また、データの書き込み、読み出し、消去において上記説明で用いた電圧値は一例に過ぎず、適宜変更可能なことは言うまでもない。また、上記実施形態では各々のメモリセルトランジスタＭＴは１ビットデータ（２値データ）、または２ビット（４値データ）以上のデータを保持することが出来る。
【０１９９】
また上記実施形態はＮＡＮＤ型フラッシュメモリに限らず、可能な限り半導体記憶装置全般に適用出来る。
【０２００】
また、上記実施形態において説明したフローチャートは、可能な限り、その順序を入れ替えることも可能である。
【０２０１】
なお、上記実施形態は、以下の形態を含む。すなわち、  
[1]データを不揮発に記憶可能なメモリセルアレイ(111 in FIG2)と、  
前記メモリセルアレイに対するデータアクセスを制御する制御部(141 in FIG2)と  
を具備し、前記メモリセルアレイは、複数のページに同一のデータを保持し(PG18, PG74 in FIG5-6)、  
前記制御部は、前記同一のデータを保持する前記複数のページ(PG18,PG74)に対して読み出し動作を実行することで、読み出しデータを確定させる(S21 in FIG8 and t4-t7 in FIG9)  
ことを特徴とする半導体記憶装置。  
[2]前記メモリセルアレイは、同一のＲＯＭフューズ情報を保持する複数のページを含むＲＯＭフューズ領域(PG18, PG74 in FIG5-6)を含み、  
前記半導体記憶装置への電源投入直後、前記制御部(141)は外部からの読み出し命令を受信することなく、前記複数のページから前記同一のＲＯＭフューズ情報を読み出す(S21 in FIG2：POR)  
ことを特徴とする[1]の半導体記憶装置。  
[3]前記ＲＯＭフューズ情報は、第１ページ及び第２ページ(PG18,PG74)に保持され、  
前記ＲＯＭフューズ情報を読み出す際には、前記第１ページと前記第２ページ(PG18,PG74)とに対して同時に読み出し動作が実行される(S21 in FIG8)  
ことを特徴とする[2]の半導体記憶装置。  
[4]前記メモリセルアレイは、第１、第２ストリングユニット(SU2,SU9 in FIG6,9)を備え、  
前記第１、第２ストリングユニット(SU2,SU9)はそれぞれ複数のＮＡＮＤストリング(114)を備え、  
前記ＮＡＮＤストリングの各々は、第１、第２選択トランジスタ(ST1,ST2 in FIG2)と、該第１、第２選択トランジスタ間に直列接続された複数のメモリセルトランジスタ(MT in FIG2)とを備え、  
前記第１ストリングユニット(SU2)における前記第１、第２選択トランジスタのゲートはそれぞれ第１、第２セレクトゲート線(SGD2, SGS2)に共通に接続され、  
前記第２ストリングユニット(SU9)における前記第１、第２選択トランジスタのゲートはそれぞれ第３、第４セレクトゲート線(SGD9, SGS9)に共通に接続され、  
前記第１、第２ストリングユニット(SU2,SU9)には、前記同一のＲＯＭフューズ情報が記録され(FIG5-6)、  
前記ＲＯＭフューズ情報を読み出す際には、前記第１乃至第４セレクトゲート線(SGD2,SGD9. SGS2, SGS9 in FIG9)の全てが論理“Ｈ”レベルとされる  
ことを特徴とする[2]の半導体記憶装置。  
[5]前記制御部の制御に応じて前記メモリセルアレイからデータを読み出すセンスアンプ(113 in FIG4)を更に備え、  
前記センスアンプは、前記ＲＯＭフューズ情報を読み出す際、複数回にわたってデータストローブを実行し、セル電流に応じてビット線をロックアウトする(FIG9)  
ことを特徴とする[3]の半導体記憶装置。  
[6]前記ＲＯＭフューズ情報は、第１ページ及び第２ページ(PG18,PG74)に保持され、  
前記ＲＯＭフューズ情報を読み出す際には、まず前記第１ページに対して読み出し動作が実行され(S30 in FIG15)、次に前記第２ページに対して読み出し動作が実行される(S32 in FIG15)  
ことを特徴とする[2]の半導体記憶装置。  
[7]前記メモリセルアレイは、メモリセルの集合であり且つデータの消去単位となり得る複数のブロックを備え、  
前記第１ページと前記第２ページ(PG18 in BLK0-1)は、異なるブロックに含まれる(FIG17)  
ことを特徴とする[3],[5],[6]いずれか１項記載の半導体記憶装置。  
[8]上記[1]乃至[7]いずれか１項記載の半導体記憶装置を制御するコントローラであって、  
前記コントローラは、前記メモリセルアレイ内の不良情報を前記半導体記憶装置から読み出す第２制御部(CPU230 in FIG1)と、  
前記不良情報(FIG19)を保持する内部メモリ(RAM220 in FIG1)と  
を具備し、前記第２制御部(CPU230)は、前記不良情報に応じて、前記半導体記憶装置に対して複数のページに同一のデータを書き込ませる(FIG20)  
ことを特徴とするコントローラ。  
[9]前記不良情報は、セル電流が流れる経路におけるオープン不良に関する  
ことを特徴とする[8]のコントローラ。  
[10]上記[1]乃至[7]いずれか１項記載の半導体記憶装置を制御するコントローラであって、  
前記コントローラは、前記半導体記憶装置に対して複数のページに同一の管理情報を書き込ませる第２制御部(CPU230 in FIG1)を具備することを特徴とするコントローラ(FIG22)。  
[11]上記[1]乃至[7]いずれか１項記載の半導体記憶装置と、  
[8]乃至[10]いずれか１項記載のコントローラと  
を具備するメモリシステム。
【０２０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２０３】
１…メモリシステム、１００…半導体記憶装置、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１３０…入出力部、１４０…周辺回路、１４１…シーケンサ、１４２…チャージポンプ、１４３…レジスタ、１４４…ドライバ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路、３００…ホスト機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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