(57)【要約】      （修正有）【課題】第１の膜のパターニング後に、第1の膜が残渣として残ることを防止する。装置特性に優れた半導体装置を提供する。【解決手段】マスク11aを用いてポリシリコン膜7a内にｎ型導電型の不純物を注入する工程と、マスク8aを用いてポリシリコン膜7aをウェットエッチングする工程と、第１のウェル、素子分離領域および第２のウェル上を延在してポリシリコン膜7aを覆うように第１の膜を形成する工程と、第２のウェル上に第１の膜を残留させる工程と、ポリシリコン膜7aおよび第１の膜をパターニングする工程と、を有する半導体装置の製造方法。【選択図】図５
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【特許請求の範囲】
【請求項１】
素子分離領域を介して互いに絶縁分離された第１のウェルおよび第２のウェルを有する半導体基板を準備する工程と、
前記第１のウェル、素子分離領域および第２のウェル上を延在するように、ポリシリコン膜を形成する工程と、
前記第１のウェルを覆うように、前記ポリシリコン膜上にマスクを形成する工程と、
前記マスクを用いて、前記ポリシリコン膜内にｎ型導電型の不純物を注入する行程と、
前記マスクを用いて前記ポリシリコン膜をウェットエッチングすることにより、第１の端部が前記素子分離領域上に位置するように前記第１のウェル上に前記ポリシリコン膜を残留させる工程と、
前記第１のウェル、素子分離領域および第２のウェル上を延在して前記ポリシリコン膜を覆うように、第１の膜を形成する工程と、
前記第1の膜の一部を除去して、第２の端部が前記素子分離領域上に位置するように、前記第２のウェル上に第１の膜を残留させる工程と、
前記ポリシリコン膜および第１の膜をパターニングする工程と、
を有する半導体装置の製造方法。
【請求項２】
前記ポリシリコン膜を残留させる工程において、
前記ポリシリコン膜のうち、前記ｎ型導電型の不純物を注入した部分が、前記マスクの下に位置する部分よりも、エッチングレートが大きくなるように前記ウェットエッチングを行う、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ｎ型導電型の不純物は、リンである、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコン膜を形成する工程において、
ｐ型導電型のポリシリコン膜を形成する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項５】
前記ポリシリコン膜を形成する工程の前に更に、
前記第１および第２のウェル上に、酸化シリコン膜、酸化シリコンよりも誘電率の高い第１の高誘電率絶縁膜、および第1の金属膜をこの順に形成する工程を有し、
前記ポリシリコン膜を残留させる工程の後で、前記第１の膜を形成する工程の前に更に、
エッチングにより、露出した前記第1の金属膜を除去する工程を有し、
前記第２のウェル上に第１の膜を残留させる工程の後で、前記ポリシリコン膜および第１の膜をパターニングする工程の前に更に、
エッチングにより、露出した前記酸化シリコン膜および第１の高誘電率絶縁膜を除去する工程を有する、
請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の金属膜は、窒化チタン膜である、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の高誘電率絶縁膜は、酸化ハフニウム膜である、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第１の膜は、
酸化シリコンよりも誘電率の高い第２の高誘電率絶縁膜、第２の金属膜、および不純物を含有するポリシリコン膜をこの順に有する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２の高誘電率絶縁膜は、酸化ハフニウム膜および酸化アルミニウム膜をこの順に有する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の金属膜は、窒化チタン膜である、請求項８または９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、Ｎチャネル型のＭＯＳトランジスタ（以下、「ＮＭＯＳ」と記載する）およびＰチャネル型のＭＯＳトランジスタ（以下、「ＰＭＯＳ」と記載する）を備えた半導体装置が用いられている。このような半導体装置として、酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜を有するゲート絶縁膜を有し、金属材料からなるゲート電極を有するＮＭＯＳおよびＰＭＯＳを備えたものが提案されている。特許文献１（特開２００７−３２９２３７号公報）および特許文献２（特開２００６−０２４５９４号公報）には、このようなＮＭＯＳおよびＰＭＯＳを備えた半導体装置が開示されている。
【０００３】
また、特許文献３（特開平７−３３５６４０号公報）には、ＰＳＧ膜中のリン濃度を変化させることにより、アンモニアを含有するエッチング液を用いたウェットエッチング時のエッチングレートが変化することを開示している。具体的には、第１ＰＳＧ膜２４、第２ＰＳＧ膜２６、第３ＰＳＧ膜２８が存在し、ＰＳＧ膜２４、２６、２８の順に膜中のリン濃度が低くなる積層構造が開示されている。リン濃度が低いほどウェットエッチング時のエッチングレートが低くなるため、エッチングレートは第１ＰＳＧ膜２４＞第２ＰＳＧ膜２６＞第３ＰＳＧ膜２８となることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２９２３７号公報
【特許文献２】特開２００６−０２４５９４号公報
【特許文献３】特開平７−３３５６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１〜２を参照して、従来のＮＭＯＳおよびＰＭＯＳを備えた半導体装置の製造方法を説明する。なお、図１〜２において、「ＮＭＯＳ」および「ＰＭＯＳ」とはそれぞれ、ＮＭＯＳおよびＰＭＯＳが形成される領域を表す。図１Ａに示すように、半導体基板１内に素子分離領域２を形成した後、半導体基板１内に２段階に分けて不純物を注入することにより、Ｐウェル３およびＮウェル４を形成する。Ｐウェル３およびＮウェル４の表面を熱酸化することにより、酸化シリコン膜５ａを形成する。この後、半導体基板１上の全面に、酸化ハフニウム膜５ｂ、窒化チタン膜６ａ、および不純物を含有するポリシリコン膜７ａ、酸化シリコン膜８ａを、この順に形成する。
【０００６】
図１Ｂに示すように、リソグラフィー技術を利用して、酸化シリコン膜８ａ上にフォトレジストパターン１１ａを形成する。フォトレジストパターン１１ａをマスクに用いて、酸化シリコン膜８ａをパターニングすることにより、Ｐウェル３上に位置するハードマスクパターンを形成する。
【０００７】
図１Ｃに示すように、フォトレジストパターン１１ａを除去した後、ハードマスクパターン８ａをマスクに用いて、アンモニア水によりポリシリコン膜７ａのウェットエッチングを行う。このウェットエッチングでは、ポリシリコン膜７ａのエッチングが等方的に進むため、ハードマスクパターン８ａの下にはアンダーカット部１０が生じる。次に、ハードマスクパターン８ａをマスクに用いて、ＡＰＭ溶液（アンモニア過酸化水素水）により、窒化チタン膜６ａのウェットエッチングを行う。
【０００８】
図１Ｄに示すように、半導体基板１上の全面に、酸化アルミニウム膜５ｃ、窒化チタン膜６ｂ、および不純物を含有するポリシリコン膜７ｂを、この順に形成する。
【０００９】
図２Ａに示すように、リソグラフィー技術を利用して、Ｎウェル４上に位置するフォトレジストパターン１１ｂを形成する。フォトレジストパターン１１ｂをマスクに用いて、ポリシリコン膜７ｂ、窒化チタン膜６ｂ、および酸化アルミニウム膜５ｃのドライエッチングを行う。露出した酸化ハフニウム膜５ｂに対して、ダメージエッチング処理を行う。これにより、図２Ｂの工程で、酸化ハフニウム膜５ｂの除去を容易にする。
【００１０】
図２Ｂに示すように、ウェットエッチングにより、露出した酸化ハフニウム膜５ｂ、酸化シリコン膜５ａ、およびハードマスクパターン８ａを除去する。フォトレジストパターン１１ｂおよびフォトレジストパターン１１ｂを除去した後、半導体基板１上の全面に、ＤＯＰＯＳ膜１２を形成する。
【００１１】
図２Ｃに示すように、半導体基板１上の全面に、窒化タングステン膜１３、タングステン膜１４、および窒化シリコン膜（図示していない）をこの順に形成する。リソグラフィー技術およびドライエッチング技術を利用して、窒化シリコン膜をパターニングすることにより、Ｐウェル３およびＮウェル４上に位置するハードマスクパターンを形成する。ハードマスクパターンを用いたドライエッチングにより、Ｐウェル３およびＮウェル４上の積層膜をパターニングして、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの夫々のゲート電極を形成する。この際、アンダーカット部１０に入り込んだ酸化アルミニウム膜５ｃおよびその下の膜５ａ、５ｂ、６ａ、７ａが、エッチング残渣として、パターニング後の積層膜の側方の素子分離領域２上に残留する。
【００１２】
図１１は、この状態を模式的に示す斜視図である。図１１に示すように、ハードマスクパターンを用いたパターニングにより、所定方向に延在すると共にゲート電極として機能する積層膜３１ａ、３１ｂが形成される。これらの積層膜３１ａ、３１ｂはそれぞれ、図２Ｃのパターニング後に、半導体基板１上に位置する積層膜に相当する。隣り合う積層膜３１ａと３１ｂの間（積層膜３１ａ及び３１ｂの側方）には、素子分離領域２上に位置するようにエッチング残渣２２が存在する。このエッチング残渣２２は導電材料を含有するため、隣り合う積層膜３１ａと３１ｂは、エッチング残渣２２によってショートし、装置特性が劣化するという問題があった。
【課題を解決するための手段】
【００１３】
一実施形態は、
素子分離領域を介して互いに絶縁分離された第１のウェルおよび第２のウェルを有する半導体基板を準備する工程と、
前記第１のウェル、素子分離領域および第２のウェル上を延在するように、ポリシリコン膜を形成する工程と、
前記第１のウェルを覆うように、前記ポリシリコン膜上にマスクを形成する工程と、
前記マスクを用いて、前記ポリシリコン膜内にｎ型導電型の不純物を注入する行程と、
前記マスクを用いて前記ポリシリコン膜をウェットエッチングすることにより、第１の端部が前記素子分離領域上に位置するように前記第１のウェル上に前記ポリシリコン膜を残留させる工程と、
前記第１のウェル、素子分離領域および第２のウェル上を延在して前記ポリシリコン膜を覆うように、第１の膜を形成する工程と、
前記第1の膜の一部を除去して、第２の端部が前記素子分離領域上に位置するように、前記第２のウェル上に第１の膜を残留させる工程と、
前記ポリシリコン膜および第１の膜をパターニングする工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１４】
第１の膜のパターニング後に、第1の膜が残渣として残ることを防止できる。この結果、装置特性に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法を説明する図である。
【図３】第1実施例の半導体装置の製造方法を説明する図である。
【図４】第1実施例の半導体装置の製造方法を説明する図である。
【図５】第1実施例の半導体装置の製造方法を説明する図である。
【図６】第1実施例の半導体装置の製造方法を説明する図である。
【図７】第1実施例の半導体装置の製造方法を説明する図である。
【図８】第１実施例の半導体装置の製造方法を説明する図である。
【図９】第１実施例の半導体装置の製造方法を説明する図である。
【図１０】第１実施例の半導体装置の製造方法を説明する図である。
【図１１】従来の半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【００１６】
本発明の半導体装置の製造方法の一例では、第１のウェル、素子分離領域および第２のウェル上を延在するように、ポリシリコン膜を形成した後、第１のウェルを覆うように、ポリシリコン膜上にマスクを形成する。次に、マスクを用いてポリシリコン膜内にｎ型導電型の不純物を注入した後、マスクを用いてポリシリコン膜をウェットエッチングする。この際、ｎ型導電型の不純物を注入していないポリシリコン膜の部分（マスクの下に位置するポリシリコン膜の部分）と比べて、ｎ型導電型の不純物を注入したポリシリコン膜の部分のエッチングレートが大きくなる。従って、マスクの下のポリシリコン膜が優先的にエッチングされてアンダーカット部が形成されることを抑制できる。この結果、後の工程で、第１のウェル、素子分離領域および第２のウェル上を延在してポリシリコン膜を覆うように第1の膜を形成する際にも、アンダーカット部内に第１の膜が形成されることを防止できる。これにより、装置特性に優れた半導体装置を提供することができる。
【００１７】
例えば、ポリシリコン膜をＮＭＯＳのゲート電極の一部、第１の膜を少なくともＰＭＯＳのゲート電極の一部として形成する場合、第１の膜のパターニング後に第１の膜が残留することにより隣り合うＭＯＳトランジスタのゲート電極がショートすることを防止できる。
【００１８】
以下に、本発明を適用した実施例である半導体装置及びその製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。なお、下記実施例において、「ＮＭＯＳ」および「ＰＭＯＳ」とはそれぞれ、ＮＭＯＳおよびＰＭＯＳが形成される領域を表す。また、「第１のウェル」および「第２のウェル」とはそれぞれ、ＰウェルおよびＮウェルを表す。
【００１９】
（第1実施例）
図１０は本実施例の半導体装置を表す図であり、図１０Ａは上面図、図１０Ｂは図１０ＡのＡ−Ａ方向の断面図を表す。図１０に示すように、本実施例の半導体装置は、Ｐウェル３およびＮウェル４を有する。Ｐウェル３とＮウェル４間には素子分離領域２が設けられており、Ｐウェル３とＮウェル４を絶縁分離している。Ｐウェル３上には、第１のゲート絶縁膜としての酸化シリコン膜５ａ、酸化ハフニウム膜（第１の高誘電率絶縁膜）５ｂがこの順に設けられている。第１のゲート絶縁膜上には、窒化チタン膜（第１の金属膜）６ａ、不純物を含有するポリシリコン膜７ａ、１２、窒化タングステン膜１３、およびタングステン膜１４が、この順に設けられている。Ｎウェル４上には、第２のゲート絶縁膜としての酸化シリコン膜５ａ、酸化ハフニウム膜５ｂおよび酸化アルミニウム膜５ｃがこの順に設けられている。酸化ハフニウム膜５ｂおよび酸化アルミニウム膜５ｃは、第２の高誘電率絶縁膜を構成する。第２のゲート絶縁膜上には、窒化チタン膜（第２の金属膜）６ｂ、不純物を含有するポリシリコン膜７ｂ、１２、窒化タングステン膜１３、およびタングステン膜１４が、この順に設けられている。
【００２０】
Ｐウェル３上に設けられた、窒化チタン膜６ａ、不純物を含有するポリシリコン膜７ａは、第１のゲート電極を構成する。同様に、Ｎウェル４上に設けられた窒化チタン膜６ｂ、不純物を含有するポリシリコン膜７ｂは、第２のゲート電極を構成する。ポリシリコン１２、窒化タングステン膜１３及びタングステン膜１４は、それらのゲート電極を接続するゲート配線を構成する。なお、ポリシリコン膜１２は、ポリシリコン膜７ａ、７ｂ上にも形成されているが、プラグのようにポリシリコン膜７ａ、７ｂの間だけに設けられ、窒化タングステン膜１３はポリシリコン膜１２を介することなく、ポリシリコン膜７ａ、７ｂ上に直接、接するように設けられても良い。Ｐウェル３内の第１のゲート電極を挟んだ両側（図１０Ａの上下方向）には、Ｎ型導電型のソースおよびドレイン（図示していない）が形成されている。Ｎウェル４内の第２のゲート電極を挟んだ両側（図１０Ａの上下方向）には、Ｐ型導電型のソースおよびドレイン（図示していない）が形成されている。
【００２１】
Ｐウェル３、第１のゲート絶縁膜５ａ、第１のゲート電極、およびソースおよびドレインは、ＮＭＯＳを構成する。また、Ｎウェル４、第２のゲート絶縁膜５ｂ、第２のゲート電極、およびソースおよびドレインは、ＰＭＯＳを構成する。
【００２２】
以下では、図３〜１０を参照して、本実施例の半導体装置の製造方法を説明する。
【００２３】
まず、図３に示すように、ＳＴＩ法により、半導体基板１内に、素子分離領域２を形成する。これにより、半導体基板１内に素子分離領域２で区画された活性領域が形成される。次に、活性領域内のＮＭＯＳを形成する領域にＰウェル３を形成し、ＰＭＯＳを形成する領域にＮウェル４を形成する。次に、半導体基板１の表面を熱酸化することにより、酸化シリコン膜５ａを形成する。次に、ＣＶＤ法により、半導体基板１上に酸化ハフニウム膜（第１の高誘電率絶縁膜）５ｂを形成する。次に、スパッタ法により、半導体基板１上に窒化チタン膜（第１の金属膜）６ａを形成する。更に、ＣＶＤ法により、半導体基板１上に、不純物を含有するポリシリコン膜７ａを形成する。
【００２４】
図４に示すように、ＣＶＤ法により、ポリシリコン膜７ａ上に酸化シリコン膜８ａを形成する。リソグラフィー技術を用いて、酸化シリコン膜８ａ上に、フォトレジストパターン１１ａを形成する。フォトレジストパターン１１ａをマスクに用いて、酸化シリコン膜８ａのパターニングを行い、Ｐウェル３を覆うように酸化シリコン膜８ａからなるハードマスクパターンを形成する。
【００２５】
図５に示すように、フォトレジストパターン１１ａをマスクに用いてポリシリコン膜７ａ内に、リンを注入する。なお、このリンは、後述するように、ポリシリコン膜７ａのエッチングレートを早くする目的で注入されるものであり、ポリシリコン膜７ａに導電性を付与する目的で導入される不純物とは異なる。また、導電性を付与する目的で導入される不純物と、エッチングレートを大きくする目的で注入されるリンとでは、ポリシリコン膜７ａ内に不純物を導入する工程が異なる。すなわち、図３の工程では、下記（１）または（２）の方法により、不純物を導入する。
（１）不純物を含有する原料ガスを用いたＣＶＤ法により、ポリシリコン膜７ａを成膜する、
（２）ポリシリコン膜７ａの成膜後に、ポリシリコン膜７ａ中に、不純物を注入する。
図５の工程は不純物を注入する工程であるため、不純物を含有する原料ガスを用いたＣＶＤ法である上記（１）の方法とは異なる。また、図５の工程では、ポリシリコン膜中に部分的に不純物を注入するのに対して、上記（２）の工程ではポリシリコン膜表面の全面に不純物を注入する点が異なる。
【００２６】
図６に示すように、フォトレジストパターン１１ａを除去した後、ハードマスクパターン８ａをマスクに用いて、アンモニア水によりポリシリコン膜７ａのウェットエッチングを行う。この際、図５の工程でリンをドープしたポリシリコン膜７ａの部分のエッチングレートは、リンがドープされていないハードマスクパターン８ａの下に位置するポリシリコン膜７ａの部分と比べて大きくなる。このため、リンをドープしたポリシリコン膜７ａのエッチング選択比が高くなり、ハードマスクパターン８ａの下に位置するポリシリコン膜７ａの内部にまでエッチングが進みにくくなる。この結果、図１Ｃに示したようなアンダーカット部は生じにくくなり、後述する図７の工程で形成する酸化アルミニウム膜５ｃ、窒化チタン膜６ｂ、およびポリシリコン膜７ｂがアンダーカット部に入り込むといったことがなくなる。次に、ハードマスクパターン８ａをマスクに用いて、ＡＰＭ溶液（アンモニア過酸化水素水）により、窒化チタン膜６ａのウェットエッチングを行う。エッチング後のポリシリコン膜７ａおよび窒化チタン膜６ａの第１の端部１６ａは、素子分離領域２上に位置する。
【００２７】
図７に示すように、ＣＶＤ法により、半導体基板１上に、酸化アルミニウム膜５ｃを形成する。次に、スパッタ法により、半導体基板１上に窒化チタン膜６ｂを形成する。更に、ＣＶＤ法により、半導体基板１上に、不純物を含有するポリシリコン膜７ｂを形成する。本実施例では、酸化アルミニウム膜（第２の高誘電率絶縁膜の一部）５ｃ、窒化チタン膜（第２の金属膜）６ｂ、およびポリシリコン膜７ｂは、第１の膜を構成する。
【００２８】
図８に示すように、リソグラフィー技術を用いて、ポリシリコン膜７ｂ上に、フォトレジストパターン１１ｂを形成する。フォトレジストパターン１１ｂをマスクに用いて、第１の膜（ポリシリコン膜７ｂ、窒化チタン膜６ｂ、および酸化アルミニウム膜５ｃ）のドライエッチングを行う。エッチング後の第１の膜の第２の端部１６ｂは、素子分離領域２上に位置する。露出した酸化ハフニウム膜５ｂに対して、ダメージエッチング処理を行う。これにより、図９の工程で、酸化ハフニウム膜５ｂの除去を容易にする。
【００２９】
図９に示すように、ハードマスクパターン８ａおよびフォトレジストパターン１１ｂをマスクに用いたエッチングにより、素子分離領域２上に露出した酸化ハフニウム膜５ｂおよび酸化シリコン膜５ａを除去する。次に、ハードマスクパターン８ａおよびフォトレジストパターン１１ｂを除去した後、ＣＶＤ法により、半導体基板１上に、ＤＯＰＯＳ膜１２を形成する。
【００３０】
図１０に示すように、スパッタ法により、半導体基板１上に、窒化タングステン膜１３、およびタングステン膜１４を、この順に形成する。次に、リソグラフィー技術およびドライエッチング技術を利用して、Ｐウェル３およびＮウェル４上に位置する窒化シリコン膜からなるハードマスクパターン（図示していない）を形成する。ハードマスクパターンを用いたドライエッチングにより、Ｐウェル３上の酸化シリコン膜５ａ、酸化ハフニウム膜５ｂ、窒化チタン膜６ａおよびポリシリコン膜７ａと、Ｎウェル４上の酸化シリコン膜５ａ、酸化ハフニウム膜５ｂ、酸化アルミニウム膜５ｃ、窒化チタン膜６ｂおよびポリシリコン膜７ｂと、ポリシリコン膜１２、窒化タングステン膜１３およびタングステン膜１４と、をパターニングする。より詳細には、細幅のライン状にそれらの膜をパターニングすることにより、第1および第２のゲート電極及びそれららのゲート電極を繋ぎ、ポリシリコン膜１２、窒化タングステン膜１３、およびタングステン膜１４から構成されるゲート配線が形成される。
【００３１】
本実施例では、図６の工程でアンダーカット部が発生しなかったため、図１０のパターニング後の膜の側方に位置する素子分離領域２上に、ゲート電極材料等のエッチング残渣が生じることがない。従って、図１１に示したようなエッチング残渣により、パターニング後の積層膜（本実施例では、図１０に示した膜６ａ、６ｂ、７ａ、７ｂ、１２〜１４）からなるゲート電極およびゲート配線がショートすることを防止できる。特に、複数のゲート電極を設けた場合に、隣り合うゲート電極間がエッチング残渣を介してショートすることを防止できる。この結果、装置特性に優れた半導体装置を提供することができる。
【００３２】
（第２実施例）
本実施例は、第１実施例の図３の工程において、ｐ型導電型のポリシリコン膜７ａを形成する点が、第１実施例とは異なる。その他の工程は第１実施例と同じであるため、ここではその説明を省略する。ｐ型導電型のポリシリコン７ａとしては例えば、ホウ素（Ｂ）を含有するポリシリコン７ａを挙げることができる。
【００３３】
本実施例では、ハードマスクパターン８ａの下に位置するポリシリコン膜７ａの部分は、リンがドープされず、かつホウ素がドープされている。図６の工程において、このハードマスクパターン８ａの下に位置するポリシリコン膜７ａの部分のエッチングレートは、第１実施例と比べて更に小さくなる。従って、図５の工程でリンをドープしたポリシリコン膜７ａの部分のエッチング選択比は更に高くなり、第１実施例と比べてより効果的にアンダーカット部の発生を抑制することができる。
【００３４】
なお、図６のエッチング後のポリシリコン膜７ａは、ホウ素を含有するｐ型導電型のポリシリコン膜をそのままゲート電極の一部として使用しても良いし、リンや砒素などのｎ型導電型の不純物元素を注入して、ｎ型導電型のポリシリコンとしても良い。
【符号の説明】
【００３５】
１  半導体基板
２  素子分離領域
３  Ｐウェル
４  Ｎウェル
５ａ、８ａ  酸化シリコン膜
５ｂ  酸化ハフニウム膜
５ｃ  酸化アルミニウム膜
６ａ、６ｂ  窒化チタン膜
７ａ、７ｂ  不純物を含有するポリシリコン膜
１０  アンダーカット部
１１ａ、１１ｂ  フォトレジストパターン
１２  ＤＯＰＯＳ膜
１３  窒化タングステン膜
１４  タングステン膜
１６ａ  第１の端部
１６ｂ  第２の端部
２０  金属膜
２２  エッチング残渣
３１ａ、３１ｂ  積層膜
【図１１】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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