(57)【要約】【課題】熱−機械的信頼性の向上をもたらす表面実装型パッケージ構造を開示する。【解決手段】表面実装型パッケージ構造は、誘電体層と、誘電体層に取り付けられた半導体デバイスと、半導体デバイスに電気的に結合された第１のレベルの金属インターコネクト構造と、第２のレベルのＩ／Ｏ接続部が外部回路にサブモジュールを接続するように構成された状態で、第１のレベルの金属インターコネクト構造に電気的に結合され、かつ半導体デバイスとは反対側の誘電体層上に形成された第２のレベルのＩ／Ｏ接続部とを有するサブモジュールを含む。誘電体材料が表面実装型構造内のギャップ内を埋め、表面実装型構造にさらなる構造的完全性を与えるために誘電体層と多層基板構造との間に配置される状態で、サブモジュールの半導体デバイスが、多層基板の第１の表面に取り付けられる。【選択図】図１
2014027272.tif 000002
【特許請求の範囲】
【請求項１】
サブモジュールであって、
誘電体層と、
少なくとも１つの半導体デバイスの各々が半導体材料からなる基板を含む状態で、前記誘電体層に取り付けられた少なくとも１つの半導体デバイスと、
前記少なくとも１つの半導体デバイスに電気的に結合された第１のレベルの金属インターコネクト構造であり、前記金属インターコネクト構造が前記少なくとも１つの半導体デバイスに接続されるように前記誘電体層を貫通して形成されたビアを通って延伸する、第１のレベルの金属インターコネクト構造と、
前記第１のレベルの金属インターコネクト構造に電気的に結合され、かつ前記少なくとも１つの半導体デバイスとは反対側の前記誘電体層上に形成された第２のレベルの入力／出力（Ｉ／Ｏ）接続部であり、前記第２のレベルのＩ／Ｏ接続部が外部回路に前記サブモジュールを接続するように構成される、第２のレベルのＩ／Ｏ接続部と
を備えた、サブモジュールと、
第１の表面および第２の表面を有する多層基板構造であって、前記サブモジュールの前記少なくとも１つの半導体デバイスが前記多層基板の前記第１の表面に取り付けられる、多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１の表面との間でかつ前記サブモジュールの前記少なくとも１つの半導体デバイスのまわりに少なくとも一部が配置された１つまたは複数の誘電体材料であって、前記１つまたは複数の誘電体材料が前記表面実装型構造内のギャップ内を埋め、かつ前記表面実装型構造にさらなる構造的完全性を与えるように構成される、１つまたは複数の誘電体材料と
を備えた、表面実装型構造。
【請求項２】
前記多層基板構造が、
セラミック絶縁性層と、
前記多層基板構造の前記第１の表面を形成するように前記絶縁性層の一方の側の上に配置された第１の金属層と、
前記多層基板構造の前記第２の表面を形成するように前記絶縁性層のもう一方の側の上に配置された第２の金属層と
を備えた、請求項１記載の表面実装型構造。
【請求項３】
前記第１の金属層および前記第２の金属層が、第１のダイレクトボンド銅（ＤＢＣ）層および第２のＤＢＣ層を備える、請求項２記載の表面実装型構造。
【請求項４】
前記第１のＤＢＣ層がパターニングされたＤＢＣ層を含み、前記第２のＤＢＣ層がパターニングされたまたはパターニングされていないＤＢＣ層を含む、請求項３記載の表面実装型構造。
【請求項５】
前記第２のＤＢＣ層の体積が、前記第１のＤＢＣ層の体積よりも大きい、請求項３記載の表面実装型構造。
【請求項６】
前記第２のＤＢＣ層の前記体積が、前記第１のＤＢＣ層の前記体積の等倍から２．５倍までの間である、請求項５記載の表面実装型構造。
【請求項７】
前記第２のＤＢＣ層の厚さまたは面積、および対応する体積が、前記１つまたは複数の誘電体材料の厚さおよび材料特性、前記少なくとも１つの半導体デバイスの密度、厚さ、および間隔、ならびに前記セラミック絶縁性層の厚さおよび材料特性のうちの少なくとも１つに基づいて制御される、請求項５記載の表面実装型構造。
【請求項８】
前記１つまたは複数の誘電体材料および前記セラミック絶縁性層の前記材料特性が、弾性係数、熱膨張係数（ＣＴＥ）、ならびに破壊応力および靱性のうちの少なくとも１つを含む、請求項７記載の表面実装型構造。
【請求項９】
前記１つまたは複数の誘電体材料が、前記誘電体層と前記多層基板構造の前記第１の表面との間に配置されたアンダーフィル材料、封入剤、シリコーンまたは成形コンパウンドを含む、請求項１記載の表面実装型構造。
【請求項１０】
１つまたは複数の誘電体材料が、
前記誘電体層と前記多層基板構造の前記第１の表面との間に配置されたセラミックまたは誘電体シートであって、前記セラミックまたは誘電体シートが前記少なくとも１つの半導体デバイスを受けるために前記シート内に形成された切欠きを有する、セラミックまたは誘電体シートと、
前記セラミックまたは誘電体シートと前記多層基板構造との間のギャップを埋めるために、前記セラミックまたは誘電体シートと前記多層基板構造の前記第１の表面との間に配置された誘電体フィラー材料と
を備えた、請求項１記載の表面実装型構造。
【請求項１１】
前記第２のレベルのＩ／Ｏ接続部が、ランドグリッドアレイ（ＬＧＡ）はんだバンプおよびボールグリッドアレイ（ＢＧＡ）はんだバンプのうちの一方を備える、請求項１記載の表面実装型構造。
【請求項１２】
前記多層基板構造に前記サブモジュールをしっかりと固定するために前記多層基板構造と前記サブモジュールとの間に配置されたはんだ材料、導電性接着剤、または焼結した金属接合部のうちの１つをさらに備えた、請求項１１記載の表面実装型構造。
【請求項１３】
前記サブモジュールが、パワーオーバーレイ（ＰＯＬ）サブモジュールを含む、請求項１記載の表面実装型構造。
【請求項１４】
表面実装型パッケージングおよびインターコネクト構造を製造する方法であって、
少なくとも１つの半導体デバイスおよびその周りに形成されたパッケージング構造を含むサブモジュールを構築するステップであり、
誘電体層に前記少なくとも１つの半導体デバイスを取り付けるサブステップと、
前記誘電体層の上方に第１のレベルの金属インターコネクト構造を形成するサブステップであり、前記第１のレベルの金属インターコネクト構造が前記少なくとも１つの半導体デバイスに電気的に接続するために前記誘電体層内のビアを通って延伸する、第１のレベルの金属インターコネクト構造を形成するサブステップと、
前記少なくとも１つの半導体デバイスとは反対側の前記誘電体層上に第２のレベルの入力／出力（Ｉ／Ｏ）接続部を形成するサブステップであり、前記第２のレベルのＩ／Ｏ接続部が外部回路に前記サブモジュールを接続するように構成される、第２のレベルのＩ／Ｏ接続部を形成するサブステップと
を含む、サブモジュールを構築するステップと、
第１の金属層および第２の金属層が基板構造のそれぞれ第１の表面および第２の表面を形成するように、中央基板層ならびに前記中央基板層の反対側に前記第１の金属層および前記第２の金属層を含む基板構造を形成するステップと、
前記基板構造の前記第１の表面に前記サブモジュールを取り付けるステップと、
前記誘電体層と前記基板構造の前記第１の表面との間に誘電体フィラー材料を設けるステップであり、前記誘電体フィラー材料が前記サブモジュールの前記少なくとも１つの半導体デバイスを少なくとも部分的に封入する、誘電体フィラー材料を設けるステップと
を含む方法。
【請求項１５】
前記基板構造を形成するステップが、
前記第１の金属層に対する前記第２の金属層の所望の体積比率を決定するサブステップと、
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率を与える厚さおよび面積を有するように前記第２の金属層を形成するサブステップと
をさらに含む、請求項１４記載の方法。
【請求項１６】
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率を決定するサブステップが、前記誘電体フィラー材料の厚さおよび材料特性、前記少なくとも１つの半導体デバイスの密度、厚さ、および間隔、ならびに前記中央基板層の厚さおよび材料特性のうちの少なくとも１つに基づく、請求項１５記載の方法。
【請求項１７】
前記誘電体フィラー材料および前記中央基板層の前記材料特性が、弾性係数、熱膨張係数（ＣＴＥ）、ならびに破壊応力および靱性のうちの少なくとも１つを含む、請求項１６記載の方法。
【請求項１８】
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率が、１から２．５までの間である、請求項１５記載の方法。
【請求項１９】
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率が、反りおよび内部の熱応力を最小にする応力バランスの取れた表面実装型パッケージおよびインターコネクト構造を与える、請求項１５記載の方法。
【請求項２０】
前記誘電体フィラー材料を設けるステップが、
前記誘電体層と前記基板構造の前記第１の表面との間に配置されたセラミックまたは誘電体シートを設けるサブステップであって、前記セラミックまたは誘電体シートが前記少なくとも１つの半導体デバイスを受けるために前記シート内に形成された切欠きを有する、セラミックまたは誘電体シートを設けるサブステップと、
前記セラミックまたは誘電体シートと前記基板構造との間のギャップを埋めるために、前記セラミックまたは誘電体シートと前記基板構造の前記第１の表面との間に配置されたアンダーフィル材料または成形コンパウンドを設けるサブステップと
を含む、請求項１４記載の方法。
【請求項２１】
パワーオーバーレイ（ＰＯＬ）サブモジュールであって、
誘電体層と、
前記誘電体層に取り付けられた複数の半導体デバイスと、
前記複数の半導体デバイスに電気的に結合された第１のレベルのインターコネクト構造であり、前記第１のレベルのインターコネクト構造が前記複数の半導体デバイスに接続されるように前記誘電体層を貫通して形成されたビアを通って延伸する、第１のレベルのインターコネクト構造と、
外部回路構造に前記ＰＯＬサブモジュールを電気的に結合するための第２のレベルのインターコネト構造であり、前記第２のレベルのインターコネクト構造が、前記誘電体層および前記第１のレベルのインターコネクト構造の上方に形成された複数のはんだバンプを備え、かつ前記外部回路構造へのインターコネクションを作るように構成される、第２のレベルのインターコネクト構造と
を備えた、ＰＯＬサブモジュールと、
第１の表面および第２の表面を有する多層基板構造であって、前記ＰＯＬサブモジュールの前記複数の半導体デバイスが前記多層基板構造の前記第１の表面に取り付けられ、前記多層基板構造が、
前記多層基板構造の前記第１の表面を形成する第１のダイレクトボンド銅（ＤＢＣ）層と、
前記多層基板構造の前記第２の表面を形成する第２のＤＢＣ層と、
前記第１のＤＢＣ層と前記第２のＤＢＣ層との間に挟まれたセラミック層と
を含む、多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１の表面との間でかつ前記サブモジュールの前記複数の半導体デバイスのまわりに少なくとも一部が配置された誘電体フィラー材料と
を備えた、パワーオーバーレイ（ＰＯＬ）パッケージング構造。
【請求項２２】
前記第２のＤＢＣ層が前記第１のＤＢＣ層よりも大きな体積を有する状態で、前記第１のＤＢＣ層と前記第２のＤＢＣ層との間に体積不均衡があり、
前記第２のＤＢＣ層の前記体積が、前記誘電体フィラー材料の厚さおよび材料特性、前記複数の半導体デバイスの密度、厚さ、および間隔、ならびに前記セラミック層の厚さおよび材料特性のうちの少なくとも１つに基づいて決定され、前記誘電体フィラー材料および前記セラミック層の前記材料特性が、弾性係数、熱膨張係数（ＣＴＥ）、ならびに破壊応力および靱性のうちの少なくとも１つを含むことをともなう、請求項２１記載のＰＯＬパッケージング構造。
【請求項２３】
前記第１のＤＢＣ層と前記第２のＤＢＣ層との間の前記体積不均衡が、１から２．５までの間である、請求項２２記載のＰＯＬパッケージング構造。
【請求項２４】
前記誘電体フィラー材料が、アンダーフィル材料、封入剤、シリコーンもしくは成形コンパウンド、またはセラミックもしくは誘電体シートと誘電体フィラー材料との組み合わせを含む、請求項２１記載のＰＯＬパッケージング構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、全体として半導体デバイスをパッケージングするための構造および方法に関し、特に、熱−機械的信頼性の向上およびさらにロバストな（ｒｏｂｕｓｔ）第２のレベルのパッケージインターコネクションを与える表面実装型パッケージ構造に関する。
【背景技術】
【０００２】
表面実装技術は、表面実装型構成部品またはパッケージがプリント回路基板（ＰＣＢ）または他の同様な外部回路の表面上へと直接実装される電子回路を構築するための方法である。工業的には、表面実装技術は、回路基板内の穴の中へワイア状のリード線で構成部品を取り付けるスルーホール技術構築方法を置き換えている。
【０００３】
表面実装される１つの一般的なタイプの構成部品は、例えば、スイッチモード電源などのパワー電子回路内でスイッチまたは整流器として使用される半導体デバイスであるパワー半導体デバイスである。大部分のパワー半導体デバイスは、整流モード（すなわち、半導体デバイスがオンまたはオフのいずれかである）で使用されるだけであり、それゆえこの目的のために最適化されている。多くのパワー半導体デバイスは、高電圧パワー用途に使用され、大電流を搬送し、高電圧をサポートするように設計される。使用する際に、高電圧パワー半導体デバイスは、パワーオーバーレイ（ＰＯＬ）パッケージングおよびインターコネクトシステムによって外部回路に表面実装され、ＰＯＬパッケージはまた、デバイスが発生した熱を除去し、外部環境からデバイスを保護する方法を提供することを含む。
【０００４】
標準ＰＯＬパッケージ製造プロセスは、１つまたは複数のパワー半導体デバイスを誘電体層上に接着剤によって設置することで典型的には始まる。金属インターコネクト（例えば、銅インターコネクト）を、次に誘電体層上へと電気めっきして、ＰＯＬサブモジュールを形成するために（１つまたは複数の）パワー半導体デバイスへのダイレクト金属接続を形成する。金属インターコネクトを、（１つまたは複数の）パワー半導体デバイスへのおよびからの入力／出力（Ｉ／Ｏ）システムの形成を与える薄型（例えば、厚さ２００マイクロメートル未満）で平坦なインターコネクト構造の形態にすることができる。ＰＯＬサブモジュールを、次に、電気的かつ熱的接続用のはんだ付けインターコネクションを使用してセラミック基板（ＤＢＣを有するアルミナ、ＡＭＢ  Ｃｕを有するＡｌＮ、等）にはんだ付けする。ＰＯＬ誘電体層とセラミック基板との間の半導体のまわりのギャップは、毛細管流動（毛細管アンダーフィル）、無流動アンダーフィルまたは射出成型（成形コンパウンド）のいずれかを使用し誘電性有機金属を使用して埋められ、ＰＯＬパッケージを形成する。
【０００５】
既存の表面実装型ＰＯＬパッケージでは、パッケージの長期信頼性が、複数の構成材料の様々な熱膨張係数（ＣＴＥ）に起因して発生する熱−機械的応力によって制限される。より具体的には、ＰＯＬパッケージの誘電体有機材料／アンダーフィルおよびセラミック基板の様々なＣＴＥが、アンダーフィルおよびセラミック基板中に熱応力および曲げ応力をもたらす。アンダーフィルおよびセラミック基板中のこれらの熱応力および曲げ応力が、パッケージの反りを次にはもたらすことがある。パッケージの反りが生じると、パッケージの第２のレベルのインターコネクションの信頼性が悪影響を受ける。
【０００６】
それゆえ、パッケージの反りおよび熱応力を低減する応力バランスに基づく設計戦略を有する表面実装型パッケージを提供することが望ましく、その結果熱サイクルにおけるパッケージ信頼性を向上させることができる。かかるパッケージ設計戦略にとって第２のレベルのインターコネクションの信頼性を向上させることがさらに望ましいはずである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１２／００１４０６９号公報
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の実施形態は、熱−機械的信頼性の向上およびさらにロバストな第２のレベルのパッケージインターコネクションをもたらす表面実装型パッケージ構造を提供することによって前述の欠点を克服する。
【０００９】
本発明の一態様によれば、表面実装型構造は、誘電体層と、少なくとも１つの半導体デバイスの各々が半導体材料からなる基板を含む状態で、誘電体層に取り付けられた少なくとも１つの半導体デバイスとを有するサブモジュールを含む。サブモジュールはまた、少なくとも１つの半導体デバイスに電気的に結合され、少なくとも１つの半導体デバイスに接続されるように誘電体層を貫通して形成されたビアを通って延伸する第１のレベルの金属インターコネクト構造と、第１のレベルの金属インターコネクト構造に電気的に結合され、かつ少なくとも１つの半導体デバイスとは反対側の誘電体層上に形成された第２のレベルの入力／出力（Ｉ／Ｏ）接続部であって、第２のレベルのＩ／Ｏ接続部が外部回路にサブモジュールを接続するように構成される、第２のレベルのＩ／Ｏ接続部と、を含む。表面実装型構造はまた、第１の表面および第２の表面を有する多層基板構造を含み、サブモジュールの少なくとも１つの半導体デバイスが、多層基板の第１の表面に取り付けられる。表面実装型構造は、誘電体層と多層基板構造の第１の表面との間でかつサブモジュールの少なくとも１つの半導体デバイスのまわりに少なくとも一部が配置された１つまたは複数の誘電体材料をさらに含み、１つまたは複数の誘電体材料が、表面実装型構造内のギャップ内を埋め、かつ表面実装型構造にさらなる構造的完全性を与えるように構成される。
【００１０】
本発明の別の一態様によれば、表面実装型パッケージングおよびインターコネクト構造を製造する方法は、少なくとも１つの半導体デバイスおよびその周りに形成されたパッケージング構造を含むサブモジュールを構築するステップを含み、サブモジュールを構築するステップが、誘電体層に少なくとも１つの半導体デバイスを取り付けるサブステップと、少なくとも１つの半導体デバイスに電気的に接続するために誘電体層中のビアを通って延伸する、誘電体の上方に第１のレベルの金属インターコネクト構造を形成するサブステップと、第２のレベルの入力／出力（Ｉ／Ｏ）接続部が外部回路にサブモジュールを接続するように構成される状態で、少なくとも１つの半導体デバイスとは反対側の誘電体層上に第２のレベルのＩ／Ｏ接続部を形成するサブステップとをさらに含む。本方法はまた、第１の金属層および第２の金属層が基板構造のそれぞれ第１の表面および第２の表面を形成するように、中央基板層ならびに中央基板層の反対側に第１の金属層および第２の金属層を含む基板構造を形成するステップを含む。本方法は、基板構造の第１の表面にサブモジュールを取り付けるステップと、誘電体層と基板構造の第１の表面との間に誘電体フィラー材料を設けるステップであって、誘電体フィラー材料がサブモジュールの少なくとも１つの半導体デバイスを少なくとも部分的に封入する、誘電体フィラー材料を設けるステップとをさらに含む。
【００１１】
本発明のさらに別の一態様によれば、パワーオーバーレイ（ＰＯＬ）パッケージング構造は、誘電体層と、誘電体層に取り付けられた複数の半導体デバイスと、複数の半導体デバイスに電気的に結合され、かつ複数の半導体デバイスに接続されるように誘電体層を貫通して形成されたビアを通って延伸する第１のレベルのインターコネクト構造と、外部回路構造にＰＯＬサブモジュールを電気的に結合するための第２のレベルのインターコネト構造であって、第２のレベルのインターコネクト構造が誘電体層および第１のレベルのインターコネクト構造の上方に形成された複数のはんだバンプを備え、かつ外部回路構造へのインターコネクションを作るように構成されることをともなう、第２のレベルのインターコネクトと、を有するＰＯＬサブモジュールを含む。ＰＯＬパッケージング構造はまた、第１の表面および第２の表面を有する多層基板構造であって、ＰＯＬサブモジュールの複数の半導体デバイスが多層基板構造の第１の表面に取り付けられることをともなう、多層基板構造を含む。ＰＯＬパッケージング構造の多層基板構造は、多層基板構造の第１の表面を形成する第１のダイレクトボンド銅（ＤＢＣ）層と、多層基板構造の第２の表面を形成する第２のＤＢＣ層と、第１のＤＢＣ層と第２のＤＢＣ層との間に挟まれたセラミック層とをさらに含む。ＰＯＬパッケージング構造は、誘電体層と多層基板構造の第１の表面との間でかつサブモジュールの複数の半導体デバイスのまわりに少なくとも一部が配置された封入剤をさらに含む。
【００１２】
これらのおよびその他の長所および特徴は、添付した図面とともに与えられる本発明の好ましい実施形態の下記の詳細な説明からより容易に理解されるであろう。
【００１３】
図面は、本発明を実行するために現在考えられる実施形態を図示する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図２】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図３】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図４】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図５】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図６】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図７】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図８】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図９】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図１０】本発明の一実施形態によるパワーオーバーレイ（ＰＯＬ）構造の模式的断面側面図である。
【図１１】本発明の一実施形態による製造プロセス／形成プロセスの様々なステージ中のＰＯＬ構造の模式的断面側面図である。
【図１２】本発明の別の一実施形態によるＰＯＬ構造の模式的断面側面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態は、向上した熱−機械的信頼性を有する表面実装型パッケージ、ならびにかかる表面実装型パッケージを形成する方法を提供する。
【００１６】
図１を参照すると、表面実装型パッケージングおよびインターコネクト構造１０が、本発明の一実施形態にしたがって示される。図１に示した実施形態では、表面実装型パッケージ構造１０は、パワーオーバーレイ（ＰＯＬ）構造の形態であるが、他の表面実装型パッケージ構造が本発明の範囲内になることが考えられることが認識される。ＰＯＬ構造１０は、その中に１つまたは複数の半導体デバイス１２を含み、様々な実施形態によれば、半導体デバイスを、ダイ、ダイオード、または他のパワー電子デバイスの形態にすることができる。図１に示したように、３個の半導体デバイス１２が、ＰＯＬ構造１０中に設けられる、しかしながら、より多くの数または少ない数の半導体デバイス１２をＰＯＬ構造１０中に含むことができることが認識される。（１つまたは複数の）半導体デバイス１２は、例えば、接続部が、薄型で、平坦な第１のレベルのインターコネクト構造の形態になる状態で、（１つまたは複数の）パワー半導体デバイス１２へのダイレクト金属接続部を形成するＰＯＬサブモジュール１４内にパッケージされる。
【００１７】
第２のレベルの入力−出力（Ｉ／Ｏ）接続部１６を、ＰＯＬサブモジュール１４上に設けて、プリント回路基板（ＰＣＢ）（図示せず）などの外部回路にＰＯＬ構造１０を表面実装することを可能にする。例示的な実施形態によれば、第２のレベルのＩ／Ｏ接続部１６を、ＰＣＢにＰＯＬ構造１０を電気的に結合するためにＰＣＢに取り付けられ／張り付けられるように構成されたランドグリッドアレイ（ＬＧＡ）はんだバンプ１７から形成する、とはいえ、ボールグリッドアレイ（ＢＧＡ）はんだバンプなどの他の適切な第２のレベルのはんだインターコネクションをやはり使用することができる。ＬＧＡはんだバンプ１７は、大きなストレス条件における故障に対して耐性のある高い信頼性のインターコネクション構造を提供する。
【００１８】
図１に示したように、ＰＯＬ構造１０はまた、ＰＯＬサブモジュール１４が取り付けられる多層基板構造１８を含む。例示的な実施形態によれば、基板構造１８は、高温接合プロセスによってタイルの両面にボンドされたダイレクトボンド銅（ＤＢＣ）２２、２４の層を有するセラミックタイル（例えば、アルミナ）２０から構成され、構造１８の「第１の表面」を形成する上部ＤＢＣ層２２および構造１８の「第２の表面」を形成する底部ＤＢＣ層２４を有する。接合プロセスに関して、例えば、タイル２０がアルミナまたは窒化アルミニウムおよび窒化ケイ素、等から構成されるかどうかに基づいて、様々なろう付け技術およびダイレクトボンド技術を採用することができる。基板構造１８の上部ＤＢＣ層２２、すなわち「ダイ側ＤＢＣ層」は、その後、焼成した後にエッチングされて、半導体デバイス１２の数／配置に基づいて望まれるように層をパターニングする。基板構造１８の裏側にある底部ＤＢＣ層２４、すなわち「非ダイ側ＤＢＣ層」は、完全に残されるまたは部分的に露出されて、ＰＯＬ構造１０から外への効率的な熱伝達を与える。上記および下記で「ＤＢＣ層」と呼ぶが、アルミニウムを金属層として銅の代わりに使用することができ、したがって、かかる実施形態が本発明の範囲内であることが認識される。このように、下記での「ＤＢＣ層」という用語の使用は、セラミックタイル（例えば、アルミナ）２０の両側にボンドされた任意の適切な金属材料２２、２４（銅またはアルミニウムなど）のシートを含む基板構造１８を包含することを意味する。図１に示したように、誘電体材料２６（すなわち、「誘電体フィラー材料」）をまた、ＰＯＬ構造１０上に設けて、ＰＯＬ構造１０にさらなる構造的完全性を与えるためにＰＯＬ構造１０内のギャップを埋める。図１に示したＰＯＬ構造１０の実施形態によれば、誘電体材料２６は、ポリマーアンダーフィル（例えば、毛細管アンダーフィルまたは非流動性アンダーフィル）、封入剤、シリコーンまたは成形コンパウンドの形態である。あるいは、図１２に関連してより詳細に下記に論ずるように、誘電体材料２６を、セラミックまたは誘電体シートと追加の誘電体フィラー材料（アンダーフィル、成形コンパウンド、シリコーンまたは封入剤）との組み合わせから形成することができることが認識される。
【００１９】
ＰＣＢまたは他の外部回路への第２のレベルのインターコネクション用に、第２のレベルのＩ／Ｏ接続部１６が第１のレベルのインターコネクト側に設けられるように、図１のＰＯＬ構造１０をこのように形成する。ＰＯＬ構造１０の具体的な構成は、優れた電気的性能および熱的性能とともに、熱−機械的信頼性の向上およびさらにロバストな第２のレベルのパッケージＩ／Ｏ接続部１６をもたらす。
【００２０】
ここで図２〜図１１を参照すると、本発明の一実施形態にしたがって図１のＰＯＬ構造１０を製造する技術のためのプロセスステップの詳細な図が提供される。図２〜図９にまず示したように、ＰＯＬサブモジュール１４を形成するためのステップを提供する。図２を参照すると、ＰＯＬサブモジュール１４の形成プロセスは、フレーム構造３２上へと誘電体層３０または「屈曲層」を設置し、取り付けることで始まる。誘電体層３０は、積層または膜の形態であり、フレーム構造３２上に設置されて、ＰＯＬサブモジュール１４の形成プロセス中に安定性を与える。本発明の一実施形態によれば、誘電体層３０を、Ｋａｐｔｏｎ（登録商標）、Ｕｌｔｅｍ（登録商標）、ポリテトラフロロエチレン（ＰＴＦＥ）、Ｕｐｉｌｅｘ（登録商標）、ポリスルホン材料（例えば、Ｕｄｅｌ（登録商標）、Ｒａｄｅｌ（登録商標））、または、液晶ポリマー（ＬＣＰ）もしくはポリイミド材料などのもう１つのポリマー膜などの、複数の誘電体材料のうちの１つで形成することができる。
【００２１】
図３に示したように、フレーム構造３２に誘電体層３０をしっかりと固定すると、接着剤層３４を誘電体層３０上へと付着させる。図４に図示したように、接着剤層３４および誘電体層３０を貫通して、複数のビア３６を次に形成する。本発明の一実施形態によれば、ビア３６を、レーザアブレーションもしくはレーザー穴あけプロセス、プラズマエッチング、フォトデフィニション（ｐｈｏｔｏ−ｄｅｆｉｎｉｔｉｏｎ）、または機械的穴あけプロセスによって形成することができる。技術の次のステップでは、１つまたは複数の半導体デバイス１２（例えば、３個の半導体デバイス）を、図５に図示したように、接着剤層３４によって誘電体層３０にしっかりと固定する。誘電体層３０に半導体デバイス１２をしっかりと固定するために、半導体デバイス１２を、接着剤層３４上に設置し、接着剤３４を、次に固化させて、誘電体層３０上に半導体デバイス１２をしっかりと固定する。本発明の一実施形態によれば、図５に示したように、半導体デバイス１２を、様々な厚さ／高さのものとすることができる。半導体デバイス１２の厚さ／高さを増加させるために、すべての半導体デバイス１２の厚さ／高さを等しくし、かつ半導体デバイス１２の裏面が「平坦化」されるように、銅シム３７を、半導体デバイスの厚さ／高さを増加させるために１つまたは複数の半導体デバイス１２にはんだ付けすることができる。
【００２２】
接着剤層３４および誘電体層３０を貫通するビア３６の形成を、接着剤層３４上への半導体デバイス１２の設置の前に実行するように図４では示しているが、半導体デバイス１２の設置がビア形成の前に起こり得ることが認識される。すなわち、ビアサイズによって課せられる制約に応じて、半導体デバイス１２を、まず、接着剤層３４および誘電体層３０上に設置することができ、半導体デバイス１２上に形成した複数のメタライズした回路および／または接続パッド（図示せず）に対応する位置のところにビア３６を引き続いて形成することがともなう。さらにそのうえ、事前に穴あけ加工したビアおよび事後に穴あけ加工するビアの組み合わせを、必要に応じて採用することができる。
【００２３】
ここで図６および図７を参照すると、誘電体層３０上に半導体デバイス１２をしっかりと固定し、ビア３６を形成すると、ビア３６を、（反応性イオンエッチング（ＲＩＥ）デスート（ｄｅｓｏｏｔ）プロセスなどで）クリーニングし、引き続いて第１のレベルのインターコネクト３８を形成するためにメタライズする。第１のレベルのインターコネクト３８を、典型的にはスパッタリングおよび電気めっき膜形成の組み合わせを介して形成するが、金属堆積の他の無電解法をやはり使用することができることが認識される。例えば、チタン接着層および銅シード層を、スパッタリングプロセスを介して最初に付けることができ、所望のレベルまで銅の厚さを厚くする電気めっきプロセスが続く。付けた金属材料は、次に、所望の形状を有しかつ誘電体層３０および接着剤層３４を貫通して形成された垂直フィードスルーとして機能する金属インターコネクト３８（すなわち、第１のレベルのインターコネクト）へと引き続いてパターニングされる。金属インターコネクト３８は、ビア／開口部３６を介して、半導体デバイス１２の回路および／または接続パッド（図示せず）から外へ延伸し、誘電体層３０の上部表面３９を横切って外へ延伸する。
【００２４】
図８に示したように、はんだマスク層４０を、パターニングした金属インターコネクト３８を覆って付けて、金属インターコネクトの銅シム用の保護コーティングを形成する。はんだの代わりに、層４０をＮｉまたはＮｉ／Ａｕなどのはんだ以外のある種の金属材料から構成することができることが認識される。図８にさらに示したように、第２のレベルのＩ／Ｏインターコネクション１６は、誘電体層３０の最上部上のはんだマスク４０に付けられる。一実施形態では、Ｉ／Ｏインターコネクション１６は、外部回路へのＰＯＬ構造１０の表面実装を可能にするはんだマスク４０にはんだ付けされるＬＧＡはんだバンプまたはＢＧＡはんだバンプ１７として形成される。はんだバンプ１７は、大きな応力条件において故障に対して耐性のある高信頼性第２のレベルのインターコネクション構造を提供する。
【００２５】
ＰＯＬサブモジュール１４の形成を終了すると、ＰＯＬサブモジュール１４は、図９に図示したように、単体化され、フレーム構造３２から取り除かれる。半導体デバイス１２、金属垂直フィードスルーとして機能する第１のレベルのインターコネクト３８、およびＰＣＢなどの外部回路へのＰＯＬサブモジュール１４の表面実装用の第２のレベルのＩ／Ｏインターコネクション１６を含む完成したＰＯＬサブモジュール１４は、このように形成される。ＰＯＬサブモジュール１４は、構成部品またはマルチチップモジュールとして取り扱われる。
【００２６】
ここで図１０を参照すると、ＰＯＬ構造１０を製造する技術は、ＰＯＬサブモジュール１４に接合される基板構造１８の形成に続く。基板構造１８は、高温接合プロセスによって基板構造の両側にボンドされたＤＢＣのダイ側層および非ダイ側層２２、２４を有するセラミックタイル（例えば、アルミナ）２０から形成される。図１０に示したように、基板構造１８のダイ側ＤＢＣ層２２は、エッチングプロセスを介してなどでパターニングされて、ＰＯＬサブモジュール１４の半導体デバイス１２の数／配置に関係付けられる。例示的な実施形態によれば、基板構造１８の裏面上の非ダイ側ＤＢＣ層２４は、基板構造１８のより大きな曲げ強度を与えるために、連続層としてパターニングされないまま残される。加えて、非ダイ側ＤＢＣ層２４の全表面は、熱接続（すなわち、ヒートシンク取り付け）用に利用可能である。
【００２７】
図１１に示したように、ＰＯＬ構造１０を製造する技術は、基板構造１８にＰＯＬサブモジュール１４を取り付けることに続く。本発明の一実施形態によれば、ＰＯＬサブモジュール１４は、ＰＯＬサブモジュール１４および基板構造１８を一緒にしっかりと固定するために、はんだ材料４２によって基板構造１８に取り付けられる。すなわち、半導体デバイス１２の各々は、ダイ側ＤＢＣ層２２にはんだ付けされる。しかしながら、ＰＯＬサブモジュール１４および基板構造１８を一緒にしっかりと固定するためにはんだ材料の代わりに、導電性接着剤または焼結した銀をやはり使用することができることが認識される。図１１に示したように、ＰＯＬ構造１０内のギャップを埋める、ポリマーアンダーフィル、封入剤、または成形コンパウンド２６（例えば、エポキシもしくは他の有機フィラー材料）が、次にＰＯＬ構造１０上に形成され、その結果、誘電体層３０を押さえつけ、ＰＯＬ構造１０にさらなる電気的な絶縁および構造上の完全性を与える。
【００２８】
図１０および図１１に示したように、本発明の例示的な実施形態によれば、基板構造１８を形成することは、ＰＯＬ構造１０の熱的性能を最適化するように選択的に実行される。すなわち、基板構造１８内のセラミック基板２０（これは一般に小さな熱膨張係数（ＣＴＥ）を有する）のＣＴＥとアンダーフィル２６および銅パッド／接続部２２、２４、３８（これは一般に大きなＣＴＥを有する）のＣＴＥとの間にミスマッチがあり、このＣＴＥミスマッチがＰＯＬ構造１０内のアンバランスな熱応力につながることがあり、これによってモジュールの反り、曲げ応力、ならびにセラミック基板／絶縁性基板２０、アンダーフィル２６、および／または第２のレベルのＩ／Ｏインターコネクション１６（すなわち、ＢＧＡ／ＬＧＡはんだバンプ１７）におけるクラッキングを引き起こすことが認識される。ＰＯＬ構造１０中のアンバランスな熱応力、ならびにそれによって引き起こされる反り、曲げ応力、およびクラッキングを、基板構造１８の選択的な形成によって最小にすることができる。基板構造１８を形成する際に、非ダイ側ＤＢＣ層２４の厚さ（４４として識別される）および面積カバレッジ（４６として識別される）を、ＰＯＬ構造１０の熱的性能を最適化するために選択的に制御する。より具体的には、アンダーフィル２６およびセラミック基板２０中の熱応力／曲げ応力が容認できるレベル内に同時に減少するように、ダイ側ＤＢＣ層２２の体積に対する非ダイ側ＤＢＣ層２４の体積の比率を選択する／制御する。基板裏側（すなわち非ダイ側）上の層２４に追加のＤＢＣ体積を与えることによって、非ダイ側におけるＤＢＣ層２４の熱膨張は、セラミック基板２０のダイ側におけるアンダーフィル／封入剤２６膨張を相殺することができ、その結果、熱応力／曲げ応力を減少させる。
【００２９】
ダイ側ＤＢＣ２２に対する非ダイ側ＤＢＣ２４の適切な体積比率／体積不均衡、ならびにＤＢＣ層２４の対応する厚さ４４および面積カバレッジ４６を決定する際に、下記の要因、（１）アンダーフィル材料２６の体積、ならびにアンダーフィル材料の弾性係数、熱膨張係数（ＣＴＥ）および破壊応力と靱性を含む既知の材料特性、（２）ＰＯＬサブモジュール１４内のダイ１２密度、厚さおよび間隔、ならびに（３）セラミック基板２０の厚さおよびセラミック基板の弾性係数とＣＴＥを含む材料特性、を考慮する。一般に、アンダーフィル材料２６が硬いほど、モジュール反りおよび曲げ応力を減少させるためにＤＢＣ層２２、２４間により大きなＤＢＣ体積不均衡を必要とする、ところが、適合したアンダーフィル材料は、より小さな体積不均衡しか必要としない。
【００３０】
本発明の例示的な実施形態によれば、非ダイ側ＤＢＣ２４およびダイ側ＤＢＣ２２のＤＢＣ体積比率／体積不均衡は、電子パッケージング用の典型的な有機アンダーフィル材料２６に関しては１よりも大きく２．５よりも小さいであろう。すなわち、バランスの取れたセラミック基板（すなわち、ＤＢＣ比率≒１）は、熱サイクル中に大きいアンバランスな熱応力、およびセラミック２０（３〜９ｐｐｍ／Ｃ）と典型的な有機アンダーフィル２６（９〜５０ｐｐｍ／Ｃ）との間の大きなＣＴＥミスマッチに起因してより大きなパッケージ湾曲（反り）を示すはずであるという理由で、ＤＢＣ体積比率／体積不均衡がこの範囲内であることが望ましい。非ダイ側ＤＢＣ２４のＤＢＣ体積比率をダイ側ＤＢＣ２２のＤＢＣ体積比率の１から２．５までの間にまで大きくすることによって、ＰＯＬパッケージ湾曲を小さくし、さらにロバストな第２のレベルのモジュールインターコネクション１６を可能にする応力バランスをもたらす。１から２．５までの上に挙げた範囲に関して、非ダイ側ＤＢＣ２４およびダイ側ＤＢＣ２２のＤＢＣ体積比率／体積不均衡は、アンダーフィル材料２６のＣＴＥが非常に小さく、その結果、ＣＴＥミスマッチが最小にされる場合には、１未満になるはずであることが認識される。
【００３１】
ここで図１２を参照すると、ＰＯＬ構造５０は別の一実施形態にしたがって示され、そこでは、ダイ１２によって占有される領域内の誘電体層３０と基板構造１８との間のＰＯＬ構造５０内のギャップを埋めるために、別々の誘電体要素を使用する。図１２に示したように、セラミックまたは誘電体シート５２を、誘電体層３０に隣接して、誘電体層３０と多層基板構造１８との間に配置する。セラミック／誘電体シート５２は、シート内に形成された切欠き部５４を含み、切欠き部内でダイ１２を受ける。ポリマーアンダーフィル材料または成形コンパウンド５６は、次にセラミック／誘電体シート５２と多層基板構造１８との間に配置され、その結果、セラミック／誘電体シート５２と多層基板構造１８のセラミックタイル／アルミナ２０との間のギャップ５８を埋める。誘電体層３０と基板構造１８との間のＰＯＬ構造５０内の体積の一部を埋め込むためのセラミック／誘電体シート５２の実装形態は、誘電体フィラー材料５６だけを全体に使用することとは反対に、水分を吸収しにくいＰＯＬ構造５０を上手く作り、クラッキング、膜剥離、等を減少させるためにＰＯＬ構造５０内の熱−機械的応力をさらに最小にすることができる。
【００３２】
ＰＯＬ構造５０に関して、セラミック／誘電体シート５２およびアンダーフィル材料５６の各々の体積および既知の熱−機械的材料特性を、ダイ側ＤＢＣ２２に対する非ダイ側ＤＢＣ２４の適切な体積比率／体積不均衡、ならびにＤＢＣ層２４の対応する厚さ４４および面積カバレッジ４６を決定する際に考慮することが認識される。セラミック／誘電体シート５２およびアンダーフィル材料５６の各々の弾性係数、熱膨張係数（ＣＴＥ）、ならびに破壊応力および靱性は、個々に異なることがあり、したがって、体積比率／体積不均衡を決定するときに、各個別の要素についてのこれらの材料特性が考慮される。
【００３３】
都合のよいことに、本発明の実施形態は、このように、外部回路への第２のレベルのインターコネクション用のＰＯＬサブモジュール１４の柔軟な側に（すなわち、誘電体層３０の最上部上に）設けられた第２のレベルのパッケージＩ／Ｏ１６を有し、全非ダイ側ＤＢＣ層２４が熱接続用に利用可能であるＰＯＬパッケージングおよびインターコネクト構造１０を提供する。ＰＯＬ構造１０は、パッケージの反りおよび熱応力を低減する応力バランスに基づく設計戦略を組み込み、その結果、熱サイクルにおけるパッケージ信頼性を向上させることができる。非ダイ側ＤＢＣ層２４の熱膨張は、セラミック基板２０のダイ側上のアンダーフィル／封入剤の膨張を相殺し、得られる応力バランスがパッケージ湾曲を小さくし、さらにロバストな第２のレベルのモジュールインターコネクション１６を可能にすることをともなう。非ダイ側ＤＢＣ層２４を、所与のパッケージ設計（デバイスサイズ、密度、等）についての最適なＤＢＣ体積比率／体積不均衡を与えるように形成することができ、非ダイ側ＤＢＣ層２４の体積決定が、誘電体材料および絶縁性材料の曲げ強度および靱性とともに、第２のレベルのアセンブリに対するパッケージ湾曲要求に基づくことをともなう。
【００３４】
これゆえ、本発明の一実施形態によれば、表面実装型構造は、誘電体層と、少なくとも１つの半導体デバイスの各々が半導体材料からなる基板を含む状態で、誘電体層に取り付けられた少なくとも１つの半導体デバイスとを有するサブモジュールを含む。サブモジュールはまた、少なくとも１つの半導体デバイスに電気的に結合され、少なくとも１つの半導体デバイスに接続されるように誘電体層を貫通して形成されたビアを通って延伸する第１のレベルの金属インターコネクト構造と、第１のレベルの金属インターコネクト構造に電気的に結合され、かつ少なくとも１つの半導体デバイスとは反対側の誘電体層上に形成された第２のレベルの入力／出力（Ｉ／Ｏ）接続部であって、第２のレベルのＩ／Ｏ接続部が外部回路にサブモジュールを接続するように構成される、第２のレベルのＩ／Ｏ接続部とを含む。表面実装型構造はまた、第１の表面および第２の表面を有する多層基板構造を含み、サブモジュールの少なくとも１つの半導体デバイスが、多層基板の第１の表面に取り付けられる。表面実装型構造は、誘電体層と多層基板構造の第１の表面との間でかつサブモジュールの少なくとも１つの半導体デバイスのまわりに少なくとも一部が配置された１つまたは複数の誘電体材料であって、１つまたは複数の誘電体材料が表面実装型構造内のギャップ内を埋め、かつ表面実装型構造にさらなる構造的完全性を与えるように構成される、１つまたは複数の誘電体材料とをさらに含む。
【００３５】
本発明の別の一実施形態によれば、表面実装型パッケージングおよびインターコネクト構造を製造する方法は、少なくとも１つの半導体デバイスおよびその周りに形成されたパッケージング構造を含むサブモジュールを構築するステップであって、サブモジュールを構築するステップが、誘電体層に少なくとも１つの半導体デバイスを取り付けるサブステップと、少なくとも１つの半導体デバイスに電気的に接続するために誘電体層中のビアを通って延伸する、誘電体の上方に第１のレベルの金属インターコネクト構造を形成するサブステップと、第２のレベルの入力／出力（Ｉ／Ｏ）接続部が外部回路にサブモジュールを接続するように構成される状態で、少なくとも１つの半導体デバイスとは反対側の誘電体層上に第２のレベルのＩ／Ｏ接続部を形成するサブステップとをさらに含む。本方法はまた、第１の金属層および第２の金属層が基板構造のそれぞれ第１の表面および第２の表面を形成するように、中央基板層ならびに中央基板層の反対側に第１の金属層および第２の金属層を含む基板構造を形成するステップを含む。本方法は、基板構造の第１の表面にサブモジュールを取り付けるステップと、誘電体層と基板構造の第１の表面との間に誘電体フィラー材料を設けるステップであって、誘電体フィラー材料がサブモジュールの少なくとも１つの半導体デバイスを少なくとも部分的に封入する、誘電体フィラー材料を設けるステップとをさらに含む。
【００３６】
本発明のさらに別の一実施形態によれば、パワーオーバーレイ（ＰＯＬ）パッケージング構造は、誘電体層と、誘電体層に取り付けられた複数の半導体デバイスと、複数の半導体デバイスに電気的に結合され、かつ複数の半導体デバイスに接続されるように誘電体層を貫通して形成されたビアを通って延伸する第１のレベルのインターコネクト構造と、外部回路構造にＰＯＬサブモジュールを電気的に結合するための第２のレベルのインターコネト構造であって、第２のレベルのインターコネクト構造が誘電体層および第１のレベルのインターコネクト構造の上方に形成された複数のはんだバンプを備え、かつ外部回路構造へのインターコネクションを作るように構成されることをともなう、第２のレベルのインターコネクトと、を有するＰＯＬサブモジュールを含む。ＰＯＬパッケージング構造はまた、第１の表面および第２の表面を有する多層基板構造であって、ＰＯＬサブモジュールの複数の半導体デバイスが多層基板構造の第１の表面に取り付けられることをともなう、多層基板構造を含む。ＰＯＬパッケージング構造の多層基板構造は、多層基板構造の第１の表面を形成する第１のダイレクトボンド銅（ＤＢＣ）層と、多層基板構造の第２の表面を形成する第２のＤＢＣ層と、第１のＤＢＣ層と第２のＤＢＣ層との間に挟まれたセラミック層とをさらに含む。ＰＯＬパッケージング構造は、誘電体層と多層基板構造の第１の表面との間でかつサブモジュールの複数の半導体デバイスのまわりに少なくとも一部が配置された封入剤をさらに含む。
【００３７】
本発明を、限られた数の実施形態だけに関連して詳細に説明してきているが、本発明がかかる開示した実施形態に限定されないことが容易に理解されるはずである。むしろ、本発明を、本明細書中でこれまでに記載していない任意の数の変形形態、代替形態、置換形態、または等価な配置を組み込むように修正することができるが、これらは本発明の精神および範囲に相応する。加えて、本発明の様々な実施形態を説明してきたが、本発明の態様が説明した実施形態の一部だけを含むことができることを、理解すべきである。したがって、本発明は、上記の記載によって限定されるようには見なされないだけでなく、別記の特許請求の範囲の範囲によって限定されるだけである。
【符号の説明】
【００３８】
１０  パワーオーバーレイ（ＰＯＬ）構造
１２  半導体デバイス
１４  ＰＯＬサブモジュール
１６  第２のレベルの入力／出力（Ｉ／Ｏ）接続部
１７  はんだバンプ
１８  基板構造
２０  セラミック基板
２２  ダイ側ダイレクトボンド銅（ＤＢＣ）層
２４  非ダイ側ＤＢＣ層
２６  アンダーフィル
３０  誘電体層
３２  フレーム構造
３４  接着剤層
３６  ビア
３７  銅シム
３８  金属インターコネクト
３９  上部表面
４０  はんだマスク
４４  厚さ
４６  面積カバレッジ
５０  ＰＯＬ構造
５２  セラミック／誘電体シート
５４  切欠き部
５６  成形コンパウンド
５８  ギャップ
【図１】
2014027272.tif 000003
【図２】
2014027272.tif 000004
【図３】
2014027272.tif 000005
【図４】
2014027272.tif 000006
【図５】
2014027272.tif 000007
【図６】
2014027272.tif 000008
【図７】
2014027272.tif 000009
【図８】
2014027272.tif 000010
【図９】
2014027272.tif 000011
【図１０】
2014027272.tif 000012
【図１１】
2014027272.tif 000013
【図１２】
2014027272.tif 000014