(57)【要約】【課題】トレンチを有する半導体装置の電気的特性を向上させる。【解決手段】半導体装置は、第１の界面と、第１の界面から突出した凸部の上面を構成する第２の界面とを有する第１のｎ型半導体層と；第１のｎ型半導体層に積層されたｐ型半導体層であって、第１の界面に積層された第１の部位と、第２の界面に積層された第２の部位とが一様に連なるｐ型半導体層と；第２のｎ型半導体層と；第２のｎ型半導体層からｐ型半導体層を貫通して第１のｎ型半導体層における前記凸部の内側に至るまで落ち込んだ溝部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置であって、
第１の界面と、前記第１の界面から突出した凸部の上面を構成する第２の界面とを有する第１のｎ型半導体層と、
前記第１のｎ型半導体層に積層されたｐ型半導体層であって、前記第１の界面に積層された第１の部位と、前記第２の界面に積層された第２の部位とが一様に連なるｐ型半導体層と、
前記ｐ型半導体層に積層された第２のｎ型半導体層と、
前記第２のｎ型半導体層から前記ｐ型半導体層を貫通して前記第１のｎ型半導体層における前記凸部の内側に至るまで落ち込んだ溝部と
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ｐ型半導体層は、前記凸部が突出する突出方向に向けて前記凸部に沿って隆起した第１の隆起部を有し、
前記第２のｎ型半導体層は、前記突出方向に向けて前記第１の隆起部に沿って隆起した第２の隆起部を有する、半導体装置。
【請求項３】
さらに、前記溝部に絶縁膜を介して形成された電極を備える請求項１または請求項２に記載の半導体装置。
【請求項４】
前記凸部が前記第１の界面から突出する高さＨｍは、前記第１の部位における前記ｐ型半導体層の厚みＴｐと、前記第１の部位における前記第２のｎ型半導体層の厚みＴｎ２とを合わせた厚みＴｕよりも小さい、請求項１から請求項３までのいずれか一項に記載の半導体装置。
【請求項５】
前記溝部が前記凸部の前記上面に対して落ち込む深さｈ１は、０．０μｍ以上、かつ、前記凸部が前記第１の界面から突出する高さＨｍに０．４μｍを足した深さ以下である、請求項１から請求項４までのいずれか一項に記載の半導体装置。
【請求項６】
前記凸部が突出するＸ軸方向に沿った、前記第１の界面から前記溝部の底面までの高さｈ２は、前記第１の界面から前記第２の界面に向かう＋Ｘ軸方向側に１．０μｍ以下、かつ、前記第２の界面から前記第１の界面に向かう−Ｘ軸方向側に０．４μｍ以下である、請求項１から請求項５までのいずれか一項に記載の半導体装置。
【請求項７】
前記凸部の側端と前記溝部の底面との間の距離ｗ１は、０．１μｍ≦ｗ１≦２．０μｍを満たす、請求項１から請求項６までのいずれか一項に記載の半導体装置。
【請求項８】
前記凸部の側端と前記溝部の底面との間の距離ｗ１は、０．２μｍ≦ｗ１≦１．０μｍを満たす、請求項１から請求項７までのいずれか一項に記載の半導体装置。
【請求項９】
さらに、前記第１のｎ型半導体層と前記ｐ型半導体層との間に積層された第３のｎ型半導体層を備える請求項１から請求項８までのいずれか一項に記載の半導体装置。
【請求項１０】
さらに、前記第１のｎ型半導体層と前記ｐ型半導体層との間に積層された真性半導体層を備える請求項１から請求項９までのいずれか一項に記載の半導体装置。
【請求項１１】
前記第１の部位におけるアクセプタ濃度は、前記第２の部位におけるアクセプタ濃度と同じである、請求項１から請求項１０までのいずれか一項に記載の半導体装置。
【請求項１２】
前記第１のｎ型半導体層、前記ｐ型半導体層、および前記第２のｎ型半導体層は、窒化ガリウム（ＧａＮ）から主に成る半導体層である、請求項１から請求項１１までのいずれか一項に記載の半導体装置。
【請求項１３】
請求項１から請求項１２までのいずれか一項に記載の半導体装置であって、
前記溝部は複数であり、
前記凸部は、少なくとも前記複数の溝部のうち前記半導体装置の終端側に位置する溝部より前記終端側において、前記第１の界面から突出している、半導体装置。
【請求項１４】
請求項１から請求項１３までのいずれか一項に記載の半導体装置であって、さらに、
前記溝部より前記半導体装置の終端側に形成され、前記第２のｎ型半導体層から前記ｐ型半導体層を経て前記第１のｎ型半導体層に至る段差部と、
電気絶縁性を有し、前記段差部を被覆する絶縁膜と、
導電性を有し、前記絶縁膜に積層され、前記段差部との間に前記絶縁膜を挟む電極と
を備える半導体装置。
【請求項１５】
請求項１から請求項１４までのいずれか一項に記載の半導体装置であって、さらに、
前記第２のｎ型半導体層から前記ｐ型半導体層に至る凹部に形成されたソース電極と、
前記溝部に絶縁膜を介して形成されたゲート電極と
を備え、
前記第１のｎ型半導体層、前記ｐ型半導体層および前記第２のｎ型半導体層が積層された積層方向に沿った断面において、前記ソース電極の一部と前記ゲート電極の一部とは、交互に配置されている、半導体装置。
【請求項１６】
半導体装置の製造方法であって、
第１のｎ型半導体層を形成する工程と、
ドライエッチングによって前記第１のｎ型半導体層に凸部を形成する工程と、
前記第１のｎ型半導体層における前記凸部を含む表面上にｐ型半導体層を結晶成長によって形成する工程と、
前記ｐ型半導体層の表面上に第２のｎ型半導体層を結晶成長によって形成する工程と、
前記第２のｎ型半導体層から前記ｐ型半導体層を貫通して前記第１のｎ型半導体層における前記凸部の内側に至るまで落ち込んだ溝部を、ドライエッチングによって形成する工程と
を備える、半導体装置の製造方法。
【請求項１７】
前記凸部を形成する工程は、前記ドライエッチングを行った後、前記第１のｎ型半導体層に対してウェットエッチングを行う工程を含む、請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置（半導体デバイス、半導体素子）の構造として、トレンチ（溝部）にゲート電極を形成したトレンチゲート構造が知られている。特許文献１〜４には、トレンチゲート構造におけるトレンチの底部に発生する電界集中を緩和するために、トレンチ底部の近傍にｐ型半導体を形成することが記載されている。これによって、半導体装置の耐電圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２２４４３７号公報
【特許文献２】特開２００１−２６７５７０号公報
【特許文献３】特開２００９−１１７５９３号公報
【特許文献４】特開２０１１−４４５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１，２のトレンチゲート構造は、イオン注入によってトレンチ底部の近傍にｐ型半導体を形成することから、イオン注入によってｐ型半導体を形成することが困難である半導体（例えば、窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体）には適用することができないという課題があった。
【０００５】
特許文献３，４のトレンチゲート構造は、マスキングによって選択した領域に結晶成長させる選択再成長によって、トレンチ底部の近傍にｐ型半導体を形成することから、製造工程が煩雑化するという課題があった。また、特許文献３，４のトレンチゲート構造は、選択再成長によってトレンチ底部の近傍にｐ型半導体を形成する際、既に形成されているｎ型半導体層に既に形成されているｐ型半導体のドーパント（不純物）が拡散することによって、既に形成されているｎ型半導体層の電気的特性が劣化する（例えば、オン抵抗の増加）という課題があった。また、半導体装置におけるトレンチを用いた終端構造においても、トレンチゲート構造と同様の課題があった。
【０００６】
そのため、トレンチを有する半導体装置の電気的特性を向上させることが可能な技術が望まれていた。そのほか、半導体装置においては、微細化や、低コスト化、省資源化、製造の容易化、使い勝手の向上、耐久性の向上などが望まれていた。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００８】
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、第１の界面と、前記第１の界面から突出した凸部の上面を構成する第２の界面とを有する第１のｎ型半導体層と；前記第１のｎ型半導体層に積層されたｐ型半導体層であって、前記第１の界面に積層された第１の部位と、前記第２の界面に積層された第２の部位とが一様に連なるｐ型半導体層と；前記ｐ型半導体層に積層された第２のｎ型半導体層と；前記第２のｎ型半導体層から前記ｐ型半導体層を貫通して前記第１のｎ型半導体層における前記凸部の内側に至るまで落ち込んだ溝部とを備える。この形態によれば、ｐ型半導体層によって溝部における電界集中を緩和できる。その結果、半導体装置の電気的特性を向上させることができる。
【０００９】
（２）上記形態の半導体装置において、前記ｐ型半導体層は、前記凸部が突出する突出方向に向けて前記凸部に沿って隆起した第１の隆起部を有してもよく、前記第２のｎ型半導体層は、前記突出方向に向けて前記第１の隆起部に沿って隆起した第２の隆起部を有してもよい。この形態によれば、各隆起部を有する各半導体層に形成された溝部における電界集中を緩和できる。
【００１０】
（３）上記形態の半導体装置は、さらに、前記溝部に絶縁膜を介して形成された電極を備えてもよい。この形態によれば、絶縁膜を介して電極が形成された溝部における電界集中を緩和できる。
【００１１】
（４）上記形態の半導体装置において、前記凸部が前記第１の界面から突出する高さＨｍは、前記第１の部位における前記ｐ型半導体層の厚みＴｐと、前記第１の部位における前記第２のｎ型半導体層の厚みＴｎ２とを合わせた厚みＴｕよりも小さくても良い。この形態によれば、凸部の上に形成される各型半導体層の結晶品質を向上させることができる。
【００１２】
（５）上記形態の半導体装置において、前記溝部が前記凸部の前記上面に対して落ち込む深さｈ１は、０．０μｍ以上、かつ、前記凸部が前記第１の界面から突出する高さＨｍに０．４μｍを足した深さ以下であってもよい。この形態によれば、順方向電流の流れを確保しつつ、溝部における電界集中の緩和を効果的に実現できる。
【００１３】
（６）上記形態の半導体装置において、前記凸部が突出するＸ軸方向に沿った、前記第１の界面から前記溝部の底面までの高さｈ２は、前記第１の界面から前記第２の界面に向かう＋Ｘ軸方向側に１．０μｍ以下、かつ、前記第２の界面から前記第１の界面に向かう−Ｘ軸方向側に０．４μｍ以下であってもよい。この形態によれば、第１のｎ型半導体層の厚みの増大を抑制しつつ、溝部における電界集中の緩和を効果的に実現できる。
【００１４】
（７）上記形態の半導体装置において、前記凸部の側端と前記溝部の底面との間の距離ｗ１は、０．１μｍ≦ｗ１≦２．０μｍを満たしてもよい。この形態によれば、距離ｗ１が近すぎることによるオン抵抗の増加を抑制できるとともに、距離ｗ１が離れすぎることによる溝部における電界集中の増加を抑制できる。
【００１５】
（８）上記形態の半導体装置において、前記凸部の側端と前記溝部の底面との間の距離ｗ１は、０．２μｍ≦ｗ１≦１．０μｍを満たしてもよい。この形態によれば、距離ｗ１が近すぎることによるオン抵抗の増加をいっそう抑制できるとともに、距離ｗ１が離れすぎることによる溝部における電界集中の増加をいっそう抑制できる。
【００１６】
（９）上記形態の半導体装置は、さらに、前記第１のｎ型半導体層と前記ｐ型半導体層との間に積層された第３のｎ型半導体層を備えてもよい。この形態によれば、ｐ型半導体層の結晶品質を向上させることができる。
【００１７】
（１０）上記形態の半導体装置は、さらに、前記第１のｎ型半導体層と前記ｐ型半導体層との間に積層された真性半導体層を備えてもよい。この形態によれば、ｐ型半導体層の結晶品質を向上させることができる。
【００１８】
（１１）上記形態の半導体装置において、前記第１の部位におけるアクセプタ濃度は、前記第２の部位におけるアクセプタ濃度と同じであってもよい。この形態によれば、第１の部位から第２の部位にわたって均質なｐ型半導体層によって溝部における電界集中を緩和できる。
【００１９】
（１２）上記形態における半導体装置において、前記第１のｎ型半導体層、前記ｐ型半導体層、および前記第２のｎ型半導体層は、窒化ガリウム（ＧａＮ）から主に成る半導体層であってもよい。この形態によれば、イオン注入によってｐ型半導体を形成することが困難であるＧａＮ系の半導体装置において耐電圧を向上させることができる。
【００２０】
（１３）上記形態における半導体装置において、前記溝部は複数であり、前記凸部は、少なくとも前記複数の溝部のうち前記半導体装置の終端側に位置する溝部より前記終端側において、前記第１の界面から突出していてもよい。この形態によれば、少なくとも終端側に位置する溝部における電界集中を緩和できる。
【００２１】
（１４）上記形態における半導体装置において、さらに、前記溝部より前記半導体装置の終端側に形成され、前記第２のｎ型半導体層から前記ｐ型半導体層を経て前記第１のｎ型半導体層に至る段差部と；電気絶縁性を有し、前記段差部を被覆する絶縁膜と；導電性を有し、前記絶縁膜に積層され、前記段差部との間に前記絶縁膜を挟む電極とを備えてもよい。この形態によれば、段差部における絶縁膜および電極によるフィールドプレート構造によって、段差部における第１のｎ型半導体層とｐ型半導体層とのｐｎ接合部に発生する電界集中を緩和できる。
【００２２】
（１５）上記形態における半導体装置において、さらに、前記第２のｎ型半導体層から前記ｐ型半導体層に至る凹部に形成されたソース電極と；前記溝部に絶縁膜を介して形成されたゲート電極とを備え、前記第１のｎ型半導体層、前記ｐ型半導体層および前記第２のｎ型半導体層が積層された積層方向に沿った断面において、前記ソース電極の一部と前記ゲート電極の一部とは、交互に配置されていてもよい。この形態によれば、前記ソース電極および前記ゲート電極の各部位によって構成されれる複数の素子の各々において電極集中を緩和できる。
【００２３】
（１６）本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、第１のｎ型半導体層を形成する工程と；ドライエッチングによって前記第１のｎ型半導体層に凸部を形成する工程と；前記第１のｎ型半導体層における前記凸部を含む表面上にｐ型半導体層を結晶成長によって形成する工程と；前記ｐ型半導体層の表面上に第２のｎ型半導体層を結晶成長によって形成する工程と；前記第２のｎ型半導体層から前記ｐ型半導体層を貫通して前記第１のｎ型半導体層における前記凸部の内側に至るまで落ち込んだ溝部を、ドライエッチングによって形成する工程とを備える。この形態によれば、イオン注入および選択再成長を用いることなく、溝部における電界集中を緩和可能にｐ型半導体層を形成できる。その結果、製造コストを抑制できる。また、ｐ型半導体層のドーパントが第１のｎ型半導体層および第２のｎ型半導体層の少なくとも一方に拡散することによるオン抵抗の増加を抑制できる。
【００２４】
（１７）上記形態における半導体装置の製造方法において、前記凸部を形成する工程は、前記ドライエッチングを行った後、前記第１のｎ型半導体層に対してウェットエッチングを行う工程を含んでもよい。この形態によれば、第１のｎ型半導体層の表面におけるドライエッチングによる損傷をウェットエッチングによって緩和できるため、ｐ型半導体層の結晶成長を容易に行うことができる。
【００２５】
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、本願発明は、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００２６】
本発明によれば、ｐ型半導体層によって溝部における電界集中を緩和できる。その結果、半導体装置の電気的特性を向上させることができる。
【００２７】
また、イオン注入および選択再成長を用いることなく、溝部における電界集中を緩和可能にｐ型半導体層を形成できる。その結果、半導体装置の製造コストを抑制できる。また、ｐ型半導体層のドーパントが第１のｎ型半導体層および第２のｎ型半導体層の少なくとも一方に拡散することによるオン抵抗の増加を抑制できる。
【図面の簡単な説明】
【００２８】
【図１】第１実施形態における半導体装置の構成を模式的に示す断面図である。
【図２】凸部および溝部を中心に拡大した半導体装置の構成を模式的に示す断面図である。
【図３】半導体装置の製造方法を示す工程図である。
【図４】製造途中にある半導体装置の構成を示す説明図である。
【図５】製造途中にある半導体装置の構成を示す説明図である。
【図６】製造途中にある半導体装置の構成を示す説明図である。
【図７】製造途中にある半導体装置の構成を示す説明図である。
【図８】製造途中にある半導体装置の構成を示す説明図である。
【図９】評価試験に用いた半導体装置の構成を模式的に示す断面図である。
【図１０】評価試験の結果を示す説明図である。
【図１１】第２実施形態における半導体装置の構成を模式的に示す断面図である。
【図１２】第３実施形態における半導体装置の構成を模式的に示す断面図である。
【図１３】第４実施形態における半導体装置の構成を模式的に示す断面図である。
【図１４】第５実施形態における半導体装置の構成を模式的に示す断面図である。
【図１５】第５実施形態の変形例における半導体装置の構成を模式的に示す断面図である。
【図１６】第６実施形態における半導体装置の構成を模式的に示す断面図である。
【図１７】第６実施形態の変形例における半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２９】
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、電力制御に用いられ、パワーデバイスとも呼ばれる。
【００３０】
半導体装置１０は、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０と、電極２１０，２３０，２５０と、絶縁膜３４０とを備える。半導体装置１０には、溝部１７０および凹部１８０が形成されている。半導体装置１０は、ｎ型半導体層１２０とｐ型半導体層１３０とｎ型半導体層１４０とが順に積層した構造を有する。半導体装置１０は、溝部１７０に電極２５０を形成したトレンチゲート構造を有する。
【００３１】
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、基板１１０に対してｎ型半導体層１２０が積層する積層方向に沿った軸である。Ｘ軸に沿ったＸ軸方向のうち、＋Ｘ軸方向は、基板１１０からｎ型半導体層１２０に向かう方向であり、−Ｘ軸方向は、＋Ｘ軸方向に対向する方向である。図１のＸＹＺ軸のうち、Ｙ軸およびＺ軸は、Ｚ軸に直交すると共に相互に直交する軸である。Ｙ軸に沿ったＹ軸方向のうち、＋Ｙ軸方向は、図１の紙面左から紙面右に向かう方向であり、−Ｙ軸方向は、＋Ｙ軸方向に対向する方向である。Ｚ軸に沿ったＺ軸方向のうち、＋Ｚ軸方向は、図１の紙面手前から紙面奥に向かう方向であり、−Ｚ軸方向は、＋Ｚ軸方向に対向する方向である。
【００３２】
半導体装置１０の基板１１０は、Ｙ軸およびＺ軸に沿って広がる半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成り、ｎ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。他の実施形態では、本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、１．０×１０18ｃｍ-3以上である。
【００３３】
半導体装置１０のｎ型半導体層１２０は、結晶成長によって基板１１０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸に沿って広がる第１のｎ型半導体層である。ｎ型半導体層１２０は、窒化ガリウム（ＧａＮ）から主に成ると共に、ｎ型半導体層１４０よりも低い濃度でケイ素（Ｓｉ）をドナーとして含有する。本実施形態では、ｎ型半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０16ｃｍ-3以下である。ｎ型半導体層１２０は、「ｎ-−ＧａＮ」とも呼ばれる。
【００３４】
ｎ型半導体層１２０は、ｐ型半導体層１３０側（＋Ｘ軸方向側）に向けて突出した凸部１５０を有する。本実施形態では、凸部１５０は、Ｚ軸方向に延びた台地状のメサ（mesa）構造である。本実施形態では、凸部１５０の断面形状は、＋Ｘ軸方向側の幅と−Ｘ軸方向側の幅とが等しい矩形を成す。本実施形態では、凸部１５０は、ドライエッチングおよびウェットエッチングによって成形された構造である。
【００３５】
ｎ型半導体層１２０は、第１の界面１２１と、第２の界面１２２とを有する。ｎ型半導体層１２０における第１の界面１２１は、＋Ｘ軸方向を向いた面であり、ｐ型半導体層１３０に隣接する。ｎ型半導体層１２０における第２の界面１２２は、凸部１５０の上面を構成する＋Ｘ軸方向を向いた面であり、ｐ型半導体層１３０に隣接する。本実施形態では、第１の界面１２１および第２の界面１２２は、ドライエッチングおよびウェットエッチングによって成形された面である。
【００３６】
半導体装置１０のｐ型半導体層１３０は、結晶成長によってｎ型半導体層１２０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸に沿って広がる半導体層である。ｐ型半導体層１３０は、窒化ガリウム（ＧａＮ）から主に成り、マグネシウム（Ｍｇ）をアクセプタとして含有する。本実施形態では、ｐ型半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０17ｃｍ-3以上１．０×１０20ｃｍ-3以下である。ｐ型半導体層１３０は、「ｐ−ＧａＮ」とも呼ばれる。
【００３７】
ｐ型半導体層１３０は、第１の部位１３１と、第２の部位１３２とを有する。ｐ型半導体層１３０における第１の部位１３１は、ｐ型半導体層１３０のうち、ｎ型半導体層１２０における第１の界面１２１に積層された部分である。ｐ型半導体層１３０における第２の部位１３２は、ｐ型半導体層１３０のうち、ｎ型半導体層１２０における第２の界面１２２に積層された部分である。第１の部位１３１および第２の部位１３２は、相互に一様に連なる。本実施形態では、第１の部位１３１におけるアクセプタ濃度は、第２の部位１３２におけるアクセプタ濃度と同じである。他の実施形態では、第１の部位１３１におけるアクセプタ濃度は、第２の部位１３２におけるアクセプタ濃度と異なってもよく、この場合、第１の部位１３１から第２の部位１３２にわたるアクセプタ濃度の変化は、緩やかに推移する。
【００３８】
ｐ型半導体層１３０は、隆起部１３５を有する。隆起部１３５は、ｎ型半導体層１２０の凸部１５０が突出する突出方向（＋Ｘ軸方向）に向けて、凸部１５０に沿って隆起した第１の隆起部である。本実施形態では、ｐ型半導体層１３０は、隆起部１３５において溝部１７０によって分断されている。
【００３９】
半導体装置１０のｎ型半導体層１４０は、結晶成長によってｐ型半導体層１３０の＋Ｘ軸方向側に積層され、Ｙ軸およびＺ軸に沿って広がる第２のｎ型半導体層である。ｎ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に成り、ｎ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。本実施形態では、ｎ型半導体層１４０の全域におけるＳｉの平均濃度は、３．０×１０18ｃｍ-3以上である。ｎ型半導体層１４０は、「ｎ+−ＧａＮ」とも呼ばれる。
【００４０】
ｎ型半導体層１４０は、隆起部１４５を有する。隆起部１４５は、＋Ｘ軸方向に向けてｐ型半導体層１３０の隆起部１３５に沿って隆起した第２の隆起部である。本実施形態では、ｎ型半導体層１４０は、隆起部１４５において溝部１７０によって分断されている。
【００４１】
半導体装置１０の溝部１７０は、ｎ型半導体層１４０の＋Ｘ軸方向側からｐ型半導体層１３０を貫通しｎ型半導体層１２０に至るまで落ち込んだトレンチ（trench）である。溝部１７０は、ｎ型半導体層１２０の凸部１５０の内側に落ち込んだ形状を成す。本実施形態では、溝部１７０は、Ｚ軸方向に延びた形状を成す。本実施形態では、溝部１７０は、ドライエッチングで処理された後にウェットエッチングで処理されることによって形成される。
【００４２】
溝部１７０の表面には、ｎ型半導体層１４０の＋Ｘ軸方向側に至るまで、絶縁膜３４０が形成されている。本実施形態では、絶縁膜３４０は、二酸化ケイ素（ＳｉＯ2）から成る。
【００４３】
半導体装置１０の凹部１８０は、ドライエッチングおよびウェットエッチングによって形成され、ｎ型半導体層１４０の＋Ｘ軸方向側からｐ型半導体層１３０に至るまで落ち込んだリセス（recess）である。
【００４４】
半導体装置１０の電極２１０は、基板１１０の−Ｘ軸方向側に形成されたドレイン電極である。本実施形態では、電極２１０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成することによって形成される。
【００４５】
半導体装置１０の電極２３０は、凹部１８０に形成されたソース電極である。本実施形態では、電極２３０は、パラジウム（Ｐｄ）から成る層にチタン（Ｔｉ）から成る層とアルミニウム（Ａｌ）から成る層とを積層した後に焼成することによって形成される。
【００４６】
半導体装置１０の電極２５０は、絶縁膜３４０を介して溝部１７０に形成されたゲート電極である。本実施形態では、電極２５０は、アルミニウム（Ａｌ）から成る。
【００４７】
図２は、凸部１５０および溝部１７０を中心に拡大した半導体装置１０の構成を模式的に示す断面図である。凸部１５０は、部位１５２と部位１５８とを有する。凸部１５０の部位１５２は、凸部１５０が＋Ｘ軸方向に突出する起点である。凸部１５０の部位１５８は、凸部１５０の頂点である。部位１５２および部位１５８は、凸部１５０の側端でもある。溝部１７０は、溝部１７０の底面の端である部位１７２を有する。
【００４８】
凸部１５０の高さＨｍは、凸部１５０の上に形成されるｐ型半導体層１３０およびｎ型半導体層１４０の結晶品質を向上させる観点から、凸部１５０が第１の界面１２１から突出する高さＨｍは、ｐ型半導体層１３０の厚みＴｐとｎ型半導体層１４０の厚みＴｎ２とを合わせた厚みＴｕよりも小さいことが好ましく、ｐ型半導体層１３０の厚みＴｐよりも小さいことがいっそう好ましい。本実施形態では、凸部１５０の高さＨｍは、０．３μｍ（マイクロメートル）であり、ｐ型半導体層１３０の厚みＴｐは、１．０μｍである。本実施形態では、Ｙ軸方向に沿った凸部１５０の幅Ｗｍは、２．０μｍである。
【００４９】
順方向電流の流れを確保する観点から、溝部１７０が凸部１５０の上面に対して落ち込む深さｈ１は、０．０μｍ以上であること、言い換えると、溝部１７０が凸部１５０にまで達していることが好ましい。溝部１７０における電界集中の緩和を効果的に実現する観点から、深さｈ１は、凸部１５０の高さＨｍに０．４μｍを足した深さ以下であることが好ましい。本実施形態では、深さｈ１は、０．２μｍである。
【００５０】
溝部１７０における電界集中の緩和を効果的に実現する観点から、Ｘ軸方向に沿った部位１５２から部位１７２までの高さｈ２は、−Ｘ軸方向側に０．４μｍ以下であること、言い換えると、部位１５２から−Ｘ軸方向側に０．４μｍの位置よりも＋Ｘ軸方向側に部位１７２が存在することが好ましい。溝部１７０の底部における損傷を回避することによってアバランシェ耐量を増加させる観点から、高さｈ２は、＋Ｘ軸方向側に０．０μｍ以上であること、言い換えると、部位１５２から＋Ｘ軸方向側に部位１７２が存在することがいっそう好ましい。ｎ型半導体層１２０の厚みの増大を抑制し、ひいては製造コストを抑制する観点から、高さｈ２は、＋Ｘ軸方向側に１．０μｍ以下であることが好ましい。
【００５１】
Ｙ軸方向に沿った部位１５２と部位１７２との間の距離ｗ１は、０．１μｍ≦ｗ１≦２．０μｍを満たすことが好ましく、０．２μｍ≦ｗ１≦１．０μｍを満たすことがいっそう好ましい。本実施形態では、距離ｗ１は、０．５μｍである。距離ｗ１が０．１μｍよりも短い場合、Ｙ軸方向側に位置するｐ型半導体層１３０の影響から順方向動作時に溝部１７０の底部に空乏層が広がることによって電流が流れにくくなり、半導体装置１０のオン抵抗が増加する。距離ｗ１が２．０μｍを越える場合、ｐ型半導体層１３０によって部位１７２における電界集中を十分に緩和できなくなる。
【００５２】
Ａ−２．半導体装置の製造方法
図３は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、まず、結晶成長によって基板１１０上にｎ型半導体層１２０を形成する（工程Ｐ１１０）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）を実現するＭＯＣＶＤ装置を用いた結晶成長によって、基板１１０上にｎ型半導体層１２０を形成する。
【００５３】
図４は、製造途中にある半導体装置１０ａの構成を示す説明図である。半導体装置１０ａは、基板１１０に対するｎ型半導体層１２０の結晶成長（工程Ｐ１１０）によって作製される。半導体装置１０ａは、基板１１０上にｎ型半導体層１２０を積層した構造を有する。本実施形態では、結晶成長（工程Ｐ１１０）によって形成されるｎ型半導体層１２０の厚みは、１０μｍである。
【００５４】
図３の説明に戻り、ｎ型半導体層１２０を形成した後（工程Ｐ１１０）、製造者は、ドライエッチングおよびウェットエッチングによってｎ型半導体層１２０に凸部１５０を形成する（工程Ｐ１２０）。本実施形態では、製造者は、ｎ型半導体層１２０における凸部１５０となる部位にエッチングマスクを形成した後、ｎ型半導体層１２０における＋Ｘ軸方向側から０．３μｍの深さまでの部位を、ドライエッチングによって除去する。ドライエッチングに続いて、製造者は、ドライエッチングによって露出したｎ型半導体層１２０の表面をウェットエッチングによって処理した後、ｎ型半導体層１２０の表面を洗浄する。ウェットエッチングに続いて、製造者は、エッチングマスクを除去した後、ｎ型半導体層１２０の表面を洗浄する。これらの処理を経て、ｎ型半導体層１２０に凸部１５０が形成される。他の実施形態では、製造者は、ウェットエッチングを行うことなく、ドライエッチングのみで、凸部１５０を形成してもよい。
【００５５】
図５は、製造途中にある半導体装置１０ｂの構成を示す説明図である。半導体装置１０ｂは、半導体装置１０ａのｎ型半導体層１２０に対するドライエッチングおよびウェットエッチング（工程Ｐ１２０）によって作製される。半導体装置１０ｂは、＋Ｘ軸方向側に凸部１５０が形成されたｎ型半導体層１２０を備える。本実施形態では、Ｘ軸方向に沿った凸部１５０の高さは、０．３μｍである。
【００５６】
図３の説明に戻り、凸部１５０を形成した後（工程Ｐ１２０）、製造者は、ｎ型半導体層１２０における凸部１５０を含む＋Ｘ軸方向側の表面上に、結晶成長によってｐ型半導体層１３０を形成する（工程Ｐ１３０）。本実施形態では、ｐ型半導体層１３０は、ｎ型半導体層１２０の凸部１５０に沿って＋Ｘ軸方向側に隆起した形状に成る。他の実施形態では、ｐ型半導体層１３０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状に成ってもよい。
【００５７】
本実施形態では、製造者は、ＭＯＣＶＤ装置を用いた結晶成長によって、ｎ型半導体層１２０上にｐ型半導体層１３０を形成する。本実施形態では、製造者は、ｎ型半導体層１２０における＋Ｘ軸方向側の全面に、結晶成長によってｐ型半導体層１３０を形成する。本実施形態では、結晶成長（工程Ｐ１３０）によって形成されるｐ型半導体層１３０の厚みは、１．０μｍである。
【００５８】
図６は、製造途中にある半導体装置１０ｃの構成を示す説明図である。半導体装置１０ｃは、半導体装置１０ｂのｎ型半導体層１２０に対するｐ型半導体層１３０の結晶成長（工程Ｐ１３０）によって作製される。半導体装置１０ｃは、隆起部１３５を有するｐ型半導体層１３０を備える。ｐ型半導体層１３０の隆起部１３５は、ｎ型半導体層１２０の凸部１５０に沿って＋Ｘ軸方向側に隆起した部位である。
【００５９】
図３の説明に戻り、ｐ型半導体層１３０を形成した後（工程Ｐ１３０）、製造者は、ｐ型半導体層１３０における＋Ｘ軸方向側の表面上に、結晶成長によってｎ型半導体層１４０を形成する（工程Ｐ１４０）。本実施形態では、ｎ型半導体層１４０は、ｐ型半導体層１３０の隆起部１３５に沿って＋Ｘ軸方向側に隆起した形状に成る。他の実施形態では、ｎ型半導体層１４０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状に成ってもよい。
【００６０】
本実施形態では、製造者は、ＭＯＣＶＤ装置を用いた結晶成長によって、ｐ型半導体層１３０上にｎ型半導体層１４０を形成する。本実施形態では、製造者は、ｐ型半導体層１３０における＋Ｘ軸方向側の全面に、結晶成長によってｎ型半導体層１４０を形成する。本実施形態では、結晶成長（工程Ｐ１４０）によって形成されるｎ型半導体層１４０の厚みは、０．３μｍである。
【００６１】
図７は、製造途中にある半導体装置１０ｄの構成を示す説明図である。半導体装置１０ｄは、半導体装置１０ｃのｐ型半導体層１３０に対するｎ型半導体層１４０の結晶成長（工程Ｐ１４０）によって作製される。半導体装置１０ｄは、隆起部１４５を有するｎ型半導体層１４０を備える。ｎ型半導体層１４０の隆起部１４５は、ｐ型半導体層１３０の隆起部１３５に沿って＋Ｘ軸方向側に隆起した部位である。隆起部１４５は、ｎ型半導体層１２０の凸部１５０に沿って＋Ｘ軸方向側に隆起した部位でもある。
【００６２】
図３の説明に戻り、ｎ型半導体層１４０を形成した後（工程Ｐ１４０）、製造者は、ドライエッチングおよびウェットエッチングによって溝部１７０を形成する（工程Ｐ１５０）。本実施形態では、製造者は、ｎ型半導体層１４０における溝部１７０となる部位の周囲にエッチングマスクを形成した後、ｎ型半導体層１４０からｐ型半導体層１３０を貫通してｎ型半導体層１２０における凸部１５０の内側に至るまでの部位を、ドライエッチングによって除去する。ドライエッチングに続いて、製造者は、ドライエッチングによって露出した各半導体層の表面をウェットエッチングによって処理した後、各半導体層の表面を洗浄する。ウェットエッチングに続いて、製造者は、エッチングマスクを除去した後、各半導体層の表面を洗浄する。これらの処理を経て、溝部１７０が形成される。他の実施形態では、製造者は、ウェットエッチングを行うことなく、ドライエッチングのみで、溝部１７０を形成してもよい。
【００６３】
図８は、製造途中にある半導体装置１０ｅの構成を示す説明図である。半導体装置１０ｅは、半導体装置１０ｄに対するドライエッチングおよびウェットエッチング（工程Ｐ１５０）によって作製される。半導体装置１０ｅは、ｎ型半導体層１４０からｐ型半導体層１３０を貫通してｎ型半導体層１２０における凸部１５０の内側に至るまで落ち込んだ溝部１７０を備える。
【００６４】
図３の説明に戻り、溝部１７０を形成した後（工程Ｐ１５０）、製造者は、加熱処理（工程Ｐ１６０）を行う。加熱処理（工程Ｐ１７０）では、製造者は、酸素（Ｏ2）を含有する気体の中で、絶縁膜３４０を形成した半導体装置１０ｅを加熱（アニール）する。これによって、ドライエッチングによる各半導体層の損傷が回復するとともに、ｐ型半導体層１３０のアクセプタであるＭｇが活性化する。本実施形態では、加熱処理（工程Ｐ１６０）に用いられる気体の温度は、８００℃である。本実施形態では、加熱処理（工程Ｐ１６０）において半導体装置１０ｅを加熱する時間は、５分間である。
【００６５】
加熱処理（工程Ｐ１６０）を行った後、製造者は、溝部１７０およびｎ型半導体層１４０の表面に絶縁膜３４０を形成する（工程Ｐ１７０）。
【００６６】
絶縁膜３４０を形成した後（工程Ｐ１７０）、製造者は、絶縁膜３４０を形成した半導体装置１０ｅに電極２１０，２３０，２５０を形成する（工程Ｐ１８０）。これらの工程を経て、半導体装置１０が完成する。
【００６７】
Ａ−３．評価試験
図９は、評価試験に用いた半導体装置９０の構成を模式的に示す断面図である。図９には、図１と同様にＸＹＺ軸が図示されている。半導体装置９０は、基板９１０と、ｎ型半導体層９２０と、ｐ型半導体層９３０と、ｎ型半導体層９４０と、電極９９１，９９３，９９５と、絶縁膜９９４とを備える。半導体装置９０には、溝部９７０および凹部９８０が形成されている。
【００６８】
半導体装置９０の基板９１０は、半導体装置１０の基板１１０と同様である。
【００６９】
半導体装置９０のｎ型半導体層９２０は、凸部１５０が形成されていない点を除き、半導体装置１０のｎ型半導体層１２０と同様である。
【００７０】
半導体装置９０のｐ型半導体層９３０は、隆起部１３５が形成されていない点を除き、半導体装置１０のｐ型半導体層１３０と同様である。
【００７１】
半導体装置９０のｎ型半導体層９４０は、隆起部１４５が形成されていない点を除き、半導体装置１０のｎ型半導体層１４０と同様である。
【００７２】
半導体装置９０の溝部９７０は、ｎ型半導体層９４０の＋Ｘ軸方向側からｐ型半導体層９３０を貫通しｎ型半導体層９２０に至るまで落ち込んだトレンチである点を除き、半導体装置１０の溝部１７０と同様である。
【００７３】
半導体装置９０の凹部９８０は、ｎ型半導体層９４０の＋Ｘ軸方向側からｐ型半導体層９３０に至るまで落ち込んだリセスである点を除き、半導体装置１０の凹部１８０と同様である。
【００７４】
半導体装置９０の電極９９１，９９３，９９５は、半導体装置１０の２１０，２３０，２５０とそれぞれ同様である。絶縁膜９９４は、溝部９７０およびｎ型半導体層９４０の表面に形成されている点を除き、半導体装置１０の絶縁膜３４０と同様である。
【００７５】
図１０は、評価試験の結果を示す説明図である。図１０の評価試験では、試験者は、半導体装置１０を試料１として用意し、半導体装置９０を試料２として用意した。試験者は、各試料のオン抵抗および耐電圧を測定した。図１０に示すように、半導体装置１０の耐電圧は、１４００〜１５００Ｖ（ボルト）であり、半導体装置９０の耐電圧は、８００〜９００Ｖであった。すなわち、半導体装置１０の耐電圧は、半導体装置９０に対して５０％以上向上した。半導体装置１０のオン抵抗は、半導体装置９０に対して３〜５％の増大に留まった。
【００７６】
Ａ−４．効果
以上説明した第１実施形態によれば、ｐ型半導体層１３０によって溝部１７０における電界集中を緩和できる。その結果、半導体装置１０の電気的特性を向上させることができる。また、イオン注入によってｐ型半導体を形成することが困難であるＧａＮ系の半導体装置１０において耐電圧を向上させることができる。
【００７７】
また、イオン注入および選択再成長を用いることなく、溝部１７０における電界集中を緩和可能にｐ型半導体層１３０を形成できる。その結果、製造コストを抑制できる。また、ｐ型半導体層１３０のドーパントがｎ型半導体層１２０およびｎ型半導体層１４０の少なくとも一方に拡散することによるオン抵抗の増加を抑制できる。
【００７８】
また、凸部１５０の高さＨｍが、ｐ型半導体層１３０の厚みＴｐとｎ型半導体層の厚みＴｎ２とを合わせた厚みＴｕよりも小さいため、凸部１５０の上に形成されるｐ型半導体層１３０およびｎ型半導体層１４０の結晶品質を向上させることができる。
【００７９】
また、溝部１７０の深さＨ１が０．０μｍ以上、かつ、凸部１５０の高さＨｍに０．４μｍを足した深さ以下であるため、順方向電流の流れを確保しつつ、溝部１７０における電界集中の緩和を効果的に実現できる。
【００８０】
また、第１の界面１２１から溝部１７０までの高さｈ２が、＋Ｘ軸方向側に１．０μｍ以下、かつ、−Ｘ軸方向側に０．４μｍ以下であるため、ｎ型半導体層１２０の厚みの増大を抑制しつつ、溝部１７０における電界集中の緩和を効果的に実現できる。
【００８１】
また、距離ｗ１が０．１μｍ≦ｗ１≦２．０μｍを満たすため、距離ｗ１が近すぎることによるオン抵抗の増加を抑制できるとともに、距離ｗ１が離れすぎることによる溝部１７０における電界集中の増加を抑制できる。
【００８２】
Ｂ．第２実施形態
図１１は、第２実施形態における半導体装置１２の構成を模式的に示す断面図である。図１１には、図１と同様にＸＹＺ軸が図示されている。第２実施形態の半導体装置１２は、半導体層１２５をさらに備える点を除き、第１実施形態の半導体装置１０と同様である。
【００８３】
半導体層１２５は、ｎ型半導体層１２０とｐ型半導体層１３０との間に積層された半導体層であり、半導体層１２５をｎ型半導体層１２０の一部として捉えることもできる。本実施形態では、半導体装置１２の半導体層１２５は、ｐ型半導体層１３０よりもドナー濃度が低い第３のｎ型半導体層である。他の実施形態では、半導体層１２５は、ｐ型半導体層１３０よりも濃度が低い真性半導体層（アンドープ半導体層）であってもよいし、ｎ型半導体層と真性半導体層との少なくとも一方から成る複数の半導体層であってもよい。
【００８４】
半導体装置１２の製造者は、ドライエッチングおよびウェットエッチングによってｎ型半導体層１２０に凸部１５０を形成した後（工程Ｐ１２０）、ｐ型半導体層１３０の形成（工程Ｐ１３０）に先立って、ｎ型半導体層１２０上に半導体層１２５を形成する。本実施形態では、製造者は、ｎ型半導体層１２０における＋Ｘ軸方向側の全面に、結晶成長によって半導体層１２５を形成する。半導体層１２５の結晶を成長させる温度は、良好な結晶品質を得るために、ｐ型半導体層１３０の結晶を成長させる温度よりも５０℃〜１００℃低い温度であることが好ましく、ｐ型半導体層１３０の結晶を成長させる温度と同じ温度であってもよい。
【００８５】
半導体装置１２の製造者は、ｎ型半導体層１２０上に半導体層１２５を形成した後、半導体層１２５における＋Ｘ軸方向側の表面上に、結晶成長によってｐ型半導体層１３０を形成する（工程Ｐ１３０）。
【００８６】
以上説明した第２実施形態によれば、第１実施形態と同様に、半導体装置１２の電気的特性を向上させることができる。また、第１実施形態と同様に、製造コストを抑制できる。また、凸部１５０を形成するドライエッチングおよびウェットエッチング（工程Ｐ１２０）の影響によってｎ型半導体層１２０の表面に対する結晶成長が阻害される場合（例えば、表面モフォロジの荒れ、表面における異物の付着など）であっても、半導体層１２５を形成することによってｐ型半導体層１３０を容易に結晶成長させることができる。その結果、ｐ型半導体層１３０の結晶品質を向上させることができる。
【００８７】
Ｃ．第３実施形態
図１２は、第３実施形態における半導体装置１３の構成を模式的に示す断面図である。図１２には、図１と同様にＸＹＺ軸が図示されている。第３実施形態の半導体装置１３は、電極２３０に変えて、ｐ型半導体層１３０に適した電極２３２と、ｎ型半導体層１４０に適した電極２３４とを備える点を除き、第１実施形態の半導体装置１０と同様である。
【００８８】
本実施形態では、電極２３２は、パラジウム（Ｐｄ）から成る電極である。本実施形態では、電極２３４は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に焼成することによって形成される。
【００８９】
以上説明した第２実施形態によれば、第１実施形態と同様に、半導体装置１３の電気的特性を向上させることができる。
【００９０】
Ｄ．第４実施形態
図１３は、第４実施形態における半導体装置１４の構成を模式的に示す断面図である。図１３には、図１と同様にＸＹＺ軸が図示されている。第４実施形態の半導体装置１４は、溝部１７０Ｄを用いた終端構造を有する点を除き、第１実施形態と同様である。半導体装置１４は、終端構造として、溝部１７０Ｄの他、凸部１５０Ｄと、第１の界面１２１Ｄと、第２の界面１２２Ｄと、第１の部位１３１Ｄと、第２の部位１３２Ｄと、隆起部１３５Ｄと、隆起部１４５Ｄと、絶縁膜３４０Ｄとを備える。
【００９１】
第４実施形態の凸部１５０Ｄは、溝部１７０Ｆに対応する位置に設けられた点を除き、第１実施形態の凸部１５０と同様である。
【００９２】
ｎ型半導体層１２０における第１の界面１２１Ｄは、第１実施形態の第１の界面１２１と同様に、＋Ｘ軸方向を向いた面であり、ｐ型半導体層１３０に隣接する。ｎ型半導体層１２０における第２の界面１２２Ｄは、凸部１５０Ｄの上面を構成する＋Ｘ軸方向を向いた面である点を除き、第１実施形態の第２の界面１２２と同様である。
【００９３】
ｐ型半導体層１３０における第１の部位１３１Ｄは、ｐ型半導体層１３０のうち、ｎ型半導体層１２０における第１の界面１２１Ｄに積層された部分である。ｐ型半導体層１３０における第２の部位１３２Ｄは、ｐ型半導体層１３０のうち、ｎ型半導体層１２０における第２の界面１２２Ｄに積層された部分である。第１の部位１３１Ｄおよび第２の部位１３２Ｄは、相互に一様に連なる。本実施形態では、第１の部位１３１Ｄにおけるアクセプタ濃度は、第２の部位１３２Ｄにおけるアクセプタ濃度と同じである。他の実施形態では、第１の部位１３１Ｄにおけるアクセプタ濃度は、第２の部位１３２Ｄにおけるアクセプタ濃度と異なってもよく、この場合、第１の部位１３１Ｄから第２の部位１３２Ｄにわたるアクセプタ濃度の変化は、緩やかに推移する。
【００９４】
第４実施形態の隆起部１３５Ｄ，１４５Ｄは、溝部１７０Ｄに対応する位置に設けられた点を除き、第１実施形態の隆起部１３５，１４５と同様である。
【００９５】
第４実施形態の溝部１７０Ｄは、終端構造を構成するトレンチである点を除き、第１実施形態の溝部１７０と同様である。溝部１７０Ｄは、ｎ型半導体層１４０の＋Ｘ軸方向側からｐ型半導体層１３０を貫通しｎ型半導体層１２０に至るまで落ち込んだトレンチである。溝部１７０Ｄは、ｎ型半導体層１２０の凸部１５０Ｄの内側に落ち込んだ形状を成す。他の実施形態では、第２実施形態および第３実施形態の各構成を、溝部１７０Ｄに適用してもよい。
【００９６】
第４実施形態の絶縁膜３４０Ｄは、溝部１７０Ｄに充填された充填部３４５Ｄを有する点を除き、第１実施形態の絶縁膜３４０と同様である。他の実施形態では、溝部１７０Ｄには、充填部３４５Ｄに代えて、第１実施形態の電極２５０と同様に電極が設けられてもよい。
【００９７】
以上説明した第４実施形態によれば、第１実施形態と同様に、ｐ型半導体層１３０によって溝部１７０Ｄにおける電界集中を緩和できる。その結果、半導体装置１４の電気的特性を向上させることができる。
【００９８】
Ｅ．第５実施形態
図１４は、第５実施形態における半導体装置１５の構成を模式的に示す断面図である。図１４には、図１と同様にＸＹＺ軸が図示されている。
【００９９】
第５実施形態の半導体装置１５は、第１実施形態と同様に、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０とを備える。半導体装置１５は、−Ｙ軸方向側における終端構造として、段差部１９２と、終端部１９４とを備える。本実施形態では、半導体装置１５は、−Ｙ軸方向側と同様に、＋Ｙ軸方向側に終端構造を有する。
【０１００】
半導体装置１５の段差部１９２は、ｎ型半導体層１４０からｐ型半導体層１３０を経てｎ型半導体層１２０に至る段差を形成する。段差部１９２は、ｎ型半導体層１４０における−Ｙ軸方向を向いた界面と、ｐ型半導体層１３における−Ｙ軸方向を向いた界面と、ｎ型半導体層１２０における−Ｙ軸方向を向いた界面とを含む。
【０１０１】
半導体装置１５の終端部１９４は、段差部１９２より−Ｙ軸方向側に位置する半導体装置１５の端部である。終端部１９４は、ｎ型半導体層１２０における−Ｙ軸方向を向いた界面と、基板１１０における−Ｙ軸方向を向いた界面とを含む。ｎ型半導体層１２０には、段差部１９２と終端部１９４との間には、＋Ｘ軸方向を向いた界面１２９が形成されている。
【０１０２】
半導体装置１５は、第１実施形態と同様に、電極２１０と、電極２３０と、電極２５０と、絶縁膜３４０とを備える。半導体装置１５では、電極２３０および電極２５０は複数であり、電極２３０と電極２５０とは、Ｙ軸方向において交互に配置されている。本実施形態では、電極２３０および電極２５０は、それぞれＺ軸方向に沿って延びている。本実施形態では、半導体装置１５における複数の電極２５０は、図示しない部位で並列に接続されている。
【０１０３】
半導体装置１５は、溝部１７０に電極２５０を形成した複数のトレンチゲート構造を有する。半導体装置１５のｎ型半導体層１２０は、凸部１５０Ｅを有する。凸部１５０Ｅは、複数の溝部１７０のうち半導体装置１５の終端側（すなわち、終端部１９４が形成されている−Ｙ軸方向側）に位置する溝部１７０より終端側（−Ｙ軸方向側）において、第１の界面１２１から突出している。本実施形態では、凸部１５０Ｅは、−Ｙ軸方向側の終端構造側の溝部１７０から＋Ｙ軸方向側の終端構造側の溝部１７０にわたって、ｐ型半導体層１３０側（＋Ｘ軸方向側）に向けて突出した部位である。
【０１０４】
半導体装置１５は、さらに、電極２６０Ｅと、絶縁膜３５０Ｅとを備える。
【０１０５】
半導体装置１５の絶縁膜３５０Ｅは、電気絶縁性を有し、界面１２９、段差部１９２、電極２３０、電極２５０、および絶縁膜３４０を被覆する。絶縁膜３５０Ｅは、段差部１９２を被覆する部位３５９Ｅを有する。本実施形態では、絶縁膜３５０Ｅは、二酸化ケイ素（ＳｉＯ2）から成る。
【０１０６】
半導体装置１５の電極２６０Ｅは、導電性を有し、絶縁膜３５０Ｅに積層されている。電極２６０Ｅは、複数の電極２３０の各々に接続する複数の接続部２６２Ｅを有するソース配線電極である。これによって、複数の電極２５０に対応する複数の素子が並列に接続される。本実施形態では、電極２６０Ｅは、アルミニウム（Ａｌ）から成る。
【０１０７】
電極２６０Ｅは、段差部１９２との間に絶縁膜３５０Ｅを挟む部位２６９Ｅを有する。電極２６０Ｅの部位２６９Ｅは、絶縁膜３５０Ｅの部位３５９Ｅと共にフィールドプレート構造４１０Ｅを構成する。
【０１０８】
以上説明した第５実施形態によれば、終端側の溝部１７０において、第１実施形態と同様に、ｐ型半導体層１３０によって電界集中を緩和できる。その結果、半導体装置１５の電気的特性を向上させることができる。
【０１０９】
また、終端側のｐｎ接合部である第１の界面１２１が、終端側の溝部１７０および第２の界面１２２より−Ｘ軸方向側に位置することから、電極２１０と電極２３０との間に高電圧が印加された場合、終端側のｐｎ接合部である第１の界面１２１においてアバランシェブレークダウンが発生する。このように、溝部１７０の損傷を回避することによって、アバランシェ耐量を増加させることができる。
【０１１０】
また、フィールドプレート構造４１０Ｅによって、段差部１９２における終端側のｐｎ接合部である第１の界面１２１に発生する電界集中を緩和できる。
【０１１１】
図１５は、第５実施形態の変形例における半導体装置１６の構成を模式的に示す断面図である。図１５には、図１と同様にＸＹＺ軸が図示されている。半導体装置１６は、第２実施形態と同様に半導体層１２５を備える点を除き、図１４の半導体装置１５と同様である。半導体装置１６によれば、半導体装置１５と同様に、半導体装置１５の電気的特性を向上させることができる。
【０１１２】
Ｆ．第６実施形態
図１６は、第６実施形態における半導体装置１７の構成を模式的に示す断面図である。図１６には、図１と同様にＸＹＺ軸が図示されている。
【０１１３】
第６実施形態の半導体装置１７は、第１実施形態と同様に、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０とを備える。半導体装置１７は、−Ｙ軸方向側における終端構造として、第５実施形態の半導体装置１５と同様に、段差部１９２と、終端部１９４とを備える。本実施形態では、半導体装置１７は、−Ｙ軸方向側と同様に、＋Ｙ軸方向側に終端構造を有する。
【０１１４】
半導体装置１７は、第１実施形態と同様に、電極２１０と、電極２３０と、電極２５０と、絶縁膜３４０とを備える。半導体装置１７では、電極２３０および電極２５０は複数であり、電極２３０と電極２５０とは、Ｙ軸方向において交互に配置されている。本実施形態では、電極２３０および電極２５０は、それぞれＺ軸方向に沿って延びている。本実施形態では、半導体装置１７における複数の電極２５０は、図示しない部位で並列に接続されている。
【０１１５】
半導体装置１７は、溝部１７０に電極２５０を形成した複数のトレンチゲート構造を有する。半導体装置１７のｎ型半導体層１２０は、複数の溝部１７０の各々に対応する位置にそれぞれ複数の凸部１５０を有する。
【０１１６】
半導体装置１７は、さらに、絶縁膜３５０Ｆと、電極２６０Ｆとを備える。
【０１１７】
半導体装置１７の絶縁膜３５０Ｆは、複数の凸部１５０に応じた形状を有する点を除き、第５実施形態の絶縁膜３５０Ｅと同様である。絶縁膜３５０Ｆは、段差部１９２を被覆する部位３５９Ｆを有する。
【０１１８】
半導体装置１７の電極２６０Ｆは、複数の凸部１５０に応じた形状を有する点を除き、第５実施形態の電極２６０Ｅと同様である。電極２６０Ｆは、複数の電極２３０の各々に接続する複数の接続部２６２Ｆを有するソース配線電極である。
【０１１９】
電極２６０Ｆは、段差部１９２との間に絶縁膜３５０Ｆを挟む部位２６９Ｆを有する。電極２６０Ｆの部位２６９Ｆは、絶縁膜３５０Ｆの部位３５９Ｆと共にフィールドプレート構造４１０Ｆを構成する。
【０１２０】
以上説明した第６実施形態によれば、複数の溝部１７０において、第１実施形態と同様に、ｐ型半導体層１３０によって電界集中を緩和できる。その結果、半導体装置１５の電気的特性を向上させることができる。また、第５実施形態と同様に、アバランシェ耐量を増加させることができる。また、フィールドプレート構造４１０Ｆによって、段差部１９２における終端側のｐｎ接合部である第１の界面１２１に発生する電界集中を緩和できる。
【０１２１】
図１７は、第６実施形態の変形例における半導体装置１８の構成を模式的に示す断面図である。図１７には、図１と同様にＸＹＺ軸が図示されている。半導体装置１８は、第２実施形態と同様に半導体層１２５を備える点を除き、図１６の半導体装置１７と同様である。半導体装置１８によれば、半導体装置１７と同様に、半導体装置１５の電気的特性を向上させることができる。
【０１２２】
Ｇ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【０１２３】
上述の実施形態において、凸部１５０は、ＹＺ平面に沿った任意の方向に延びた形状を成してもよい。上述の実施形態において、凸部１５０の断面形状は、＋Ｘ軸方向に突出する形状であればよく、＋Ｘ軸方向側の幅よりも−Ｘ軸方向側の幅が広い台形を成してもよく、＋Ｘ軸方向側の幅が−Ｘ軸方向側の幅よりも広い台形を成してもよい。上述の実施形態において、凸部１５０は、ウェットエッチングで処理されることなく、ドライエッチングのみで形成されてもよい。
【０１２４】
上述の実施形態において、溝部１７０は、ＹＺ平面に沿った任意の方向に延びた形状を成してもよい。上述の実施形態において、溝部１７０は、ウェットエッチングで処理されることなく、ドライエッチングのみで形成されてもよい。
【０１２５】
上述の実施形態において、ｐ型半導体層１３０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状、すなわち、隆起部１３５，１３５Ｄが形成されていない形状であってもよい。上述の実施形態において、溝部１７０よりも＋Ｙ軸方向側に位置するｐ型半導体層１３０の部位と、溝部１７０よりも−Ｙ軸方向側に位置するｐ型半導体層１３０の部位とは、図示しないｐ型半導体層１３０の部位を通じて繋がっていてもよい。
【０１２６】
上述の実施形態において、ｎ型半導体層１４０は、ＹＺ平面に沿って一様に平坦な表面を＋Ｘ軸方向側に有する形状、すなわち、隆起部１４５，１４５Ｄが形成されていない形状であってもよい。上述の実施形態において、溝部１７０よりも＋Ｙ軸方向側に位置するｎ型半導体層１４０の部位と、溝部１７０よりも−Ｙ軸方向側に位置するｎ型半導体層１４０の部位とは、図示しないｎ型半導体層１４０の部位を通じて繋がっていてもよい。
【０１２７】
上述の実施形態において、基板とｎ型半導体層と間に真性半導体層が形成されてもよいし、ｎ型半導体層とｐ型半導体層との間に真性半導体層が形成されてもよい。
【０１２８】
上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）などであってもよい。
【０１２９】
上述の実施形態において、基板とｎ型半導体層との少なくとも一方に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。
【０１３０】
上述の実施形態において、ｐ型半導体層に含まれるアクセプタは、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。
【０１３１】
上述の実施形態において、絶縁膜の材料は、二酸化ケイ素（ＳｉＯ2）に限らず、窒化ケイ素（ＳｉＮ）、窒化酸化ケイ素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、窒化酸化アルミニウム（ＡｌＯＮ）、二酸化ジルコニウム（ＺｒＯ2）、酸化チタン（ＴｉＯ2）、五酸化タンタル（Ｔａ2Ｏ5）、五酸化ニオブ（Ｎｂ2Ｏ5）、二酸化ハフニウム（ＨｆＯ2）、窒化アルミニウム（ＡｌＮ）などであってもよい。上述の実施形態において、絶縁膜は、単層に限らず、異なる材料から成る複数の層から成る構成であってもよい。
【０１３２】
上述の実施形態におけるトレンチゲート構造は、ＭＯＳＦＥＴに限らず、他の半導体装置（例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor））に適用してもよい。
【０１３３】
第５実施形態および第６実施形態において、複数の電極２５０は、＋Ｘ軸方向側から見た形状が、複数の網目（例えば、六角形の網目）を有する網目状を成す電極の各部位であり、これら複数の網目の各々の中に電極２３０が形成されていてもよい。また、第５実施形態および第６実施形態において、複数の電極２３０および複数の電極２５０は、それぞれＺ軸方向に沿って延びるとともに、複数の電極２３０は、＋Ｚ軸方向側で相互に接続され、複数の電極２５０は、−Ｚ軸方向側で相互に接続されていてもよい。
【符号の説明】
【０１３４】
１０…半導体装置
１０ａ〜１０ｅ…製造途中にある半導体装置
１２，１３，１４，１５，１６，１７，１８…半導体装置
９０…半導体装置
１１０…基板
１２０…ｎ型半導体層
１２１，１２１Ｄ…第１の界面
１２２，１２２Ｄ…第２の界面
１２５…半導体層
１３０…ｐ型半導体層
１３１，１３１Ｄ…第１の部位
１３２，１３２Ｄ…第２の部位
１３５，１３５Ｄ…隆起部
１４０…ｎ型半導体層
１４５，１４５Ｄ…隆起部
１５０，１５０Ｅ…凸部
１５２…部位
１５８…部位
１７０，１７０Ｄ…溝部
１７２…部位
１８０…凹部
１９２…段差部
１９４…終端部
２１０…電極
２３０…電極
２３２…電極
２３４…電極
２５０…電極
２６０Ｅ，２６０Ｆ…電極
２６９Ｅ，２６９Ｆ…部位
３４０，３４０Ｄ…絶縁膜
３４５Ｄ…充填部
３５０Ｅ，３５０Ｆ…絶縁膜
３５９Ｅ，３５９Ｆ…部位
４１０Ｅ，４１０Ｆ…フィールドプレート構造
９１０…基板
９２０…ｎ型半導体層
９３０…ｐ型半導体層
９４０…ｎ型半導体層
９７０…溝部
９８０…凹部
９９１，９９３，９９５…電極
９９４…絶縁膜
【図１】
2014209540.tif 000003
【図２】
2014209540.tif 000004
【図３】
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【図４】
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【図５】
2014209540.tif 000007
【図６】
2014209540.tif 000008
【図７】
2014209540.tif 000009
【図８】
2014209540.tif 000010
【図９】
2014209540.tif 000011
【図１０】
2014209540.tif 000012
【図１１】
2014209540.tif 000013
【図１２】
2014209540.tif 000014
【図１３】
2014209540.tif 000015
【図１４】
2014209540.tif 000016
【図１５】
2014209540.tif 000017
【図１６】
2014209540.tif 000018
【図１７】
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