(57)【要約】【課題】ドレイン耐圧を高く維持しつつ、オン抵抗を低減できるようにした電界効果トランジスタ及び半導体装置を提供する。【解決手段】シリコン基板１のうちのチャネル領域４０とＮ型のドレイン３０との間に配置されたＮ型のドリフト領域５０と、ドリフト領域５０上に配置されたフィールド酸化膜６０と、フィールド酸化膜６０上に配置されフィールドプレート電極１０ａと、シリコン基板１のうちのドリフト領域５０下に配置されたＰ＋層８０と、を備える。ドリフト領域５０は、Ｎ−層５１及びＮ層５２と、フィールド酸化膜６０下から露出したＮ＋層５３と、を有する。Ｐ＋層８０は、Ｎ−層５１及びＮ層５２を介してＮ＋層５３の真下に位置する。【選択図】図１
2014027062.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された電界効果トランジスタであって、
前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に配置された第１導電型のドリフト領域と、
前記ドリフト領域上に配置されたフィールド酸化膜と、
前記フィールド酸化膜上に配置された第１電極部と、
前記半導体基板のうちの前記ドリフト領域下に配置された第２導電型の第１不純物拡散層と、を備え、
前記ドリフト領域は、第１ドリフト領域と、前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、且つ前記フィールド酸化膜下から露出した第２ドリフト領域と、を有し、
当該電界効果トランジスタの積層方向からみて、前記第１不純物拡散層の少なくとも一部が前記第１ドリフト領域を介して前記第２ドリフト領域と重なることを特徴とする電界効果トランジスタ。
【請求項２】
前記第１不純物拡散層は前記第１ドリフト領域を介して前記第２ドリフト領域の真下に位置することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記半導体基板のうちの前記ドリフト領域下に配置された第２導電型の第２不純物拡散層、をさらに備え、
前記第２不純物拡散層は、前記第１不純物拡散層よりも第２導電型の不純物濃度が低く、且つ前記第１ドリフト領域を介して前記フィールド酸化膜の真下に位置することを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。
【請求項４】
前記半導体基板上に配置されて前記第１電極部を覆う絶縁膜と、
前記絶縁膜上に配置された第２電極部と、をさらに備え、
前記第２電極部の少なくとも一部は前記絶縁膜を介して前記第２ドリフト領域と重なることを特徴とする請求項１から請求項３の何れか一項に記載の電界効果トランジスタ。
【請求項５】
前記第２電極部は前記絶縁膜を介して前記第２ドリフト領域の真上に位置することを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記第２ドリフト領域の両側の前記フィールド酸化膜上にそれぞれ前記第１電極部が配置されていることを特徴とする請求項１から請求項５の何れか一項に記載の電界効果トランジスタ。
【請求項７】
半導体基板に形成された電界効果トランジスタであって、
前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に配置された第１導電型のドリフト領域と、
前記ドリフト領域上に配置されたフィールド酸化膜と、
前記フィールド酸化膜上に配置された第１電極部と、
前記半導体基板上に配置されて前記第１電極部を覆う絶縁膜と、
前記絶縁膜上に配置された第２電極部と、を備え、
前記ドリフト領域は、第１ドリフト領域と、前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、且つ前記フィールド酸化膜下から露出した第２ドリフト領域と、を有し、
当該電界効果トランジスタの積層方向からみて、前記第２電極部の少なくとも一部が前記絶縁膜を介して前記第２ドリフト領域と重なることを特徴とする電界効果トランジスタ。
【請求項８】
前記第２電極部は前記絶縁膜を介して前記第２ドリフト領域の真上に位置することを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】
請求項１から請求項８の何れか一項に記載の電界効果トランジスタを具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及び半導体装置に関し、特に、ドレイン耐圧を高く維持しつつ、オン抵抗を低減できるようにした電界効果トランジスタ及び半導体装置に関する。
【背景技術】
【０００２】
従来から、ドレイン近傍の不純物層が横方向に拡散した構造のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタが知られており、ＬＤＭＯＳトランジスタの高耐圧化及び低オン抵抗化を図る研究がなされている。
例えば、非特許文献１には、ドレインエクステンションの両側にＳＴＩ層が配置され、このＳＴＩ層上にゲートフィンガーが配置された構造が開示されている。ドレインエクステンションは、ドレインからゲート電極下（即ち、チャネル）に向かって形成されたドリフト層である。また、ゲートフィンガーは、ゲート電極の一部であり、チャネルからドレインに向かって延設された電極部である。この構造によれば、ゲートフィンガーと、その斜め下方のドレインエクステンションとの間に寄生容量が生じる。寄生容量には電荷が蓄積されるため、ドレインエクステンションに空乏層が形成される。これにより、ドレインエクステンションの表面電界を緩和して（即ち、Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ：ＲＥＳＵＲＦ効果を得て）、ドレイン耐圧を高めることができる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】A. Heringaet  al., “Innovative lateral field plates by gate fingers on STI regions in deep submicron CMOS,” Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC’s, pp.271-274, May 18-22, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＬＤＭＯＳトランジスタにおいて、ドレイン耐圧とオン抵抗はトレードオフの関係にある。即ち、ドレインエクステンションを高濃度化するとＬＤＭＯＳトランジスタのオン抵抗を低減することができるが、その場合は、ドレインエクステンションで空乏層が伸び難くなるため、ドレイン耐圧が低下する。非特許文献１に開示された構造では、確かにＲＥＳＵＲＦ効果は得られるが、その効果の度合いは十分でなく、ドレイン耐圧を高く維持しつつオン抵抗を低減することは困難であった。
そこで、この発明はこのような事情に鑑みてされたものであって、ドレイン耐圧を高く維持しつつ、オン抵抗を低減できるようにした電界効果トランジスタ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
（請求項相当）
上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、半導体基板に形成された電界効果トランジスタであって、前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に配置された第１導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記フィールド酸化膜上に配置された第１電極部と、前記半導体基板のうちの前記ドリフト領域下に配置された第２導電型の第１不純物拡散層と、を備え、前記ドリフト領域は、第１ドリフト領域と、前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、且つ前記フィールド酸化膜下から露出した第２ドリフト領域と、を有し、当該電界効果トランジスタの積層方向からみて、前記第１不純物拡散層の少なくとも一部が前記第１ドリフト領域を介して前記第２ドリフト領域と重なることを特徴とする。
【０００６】
また、上記の電界効果トランジスタにおいて、前記第１不純物拡散層は前記第１ドリフト領域を介して前記第２ドリフト領域の真下に位置することを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記半導体基板のうちの前記ドリフト領域下に配置された第２導電型の第２不純物拡散層、をさらに備え、前記第２不純物拡散層は、前記第１不純物拡散層よりも第２導電型の不純物濃度が低く、且つ前記第１ドリフト領域を介して前記フィールド酸化膜の真下に位置することを特徴としてもよい。
【０００７】
また、上記の電界効果トランジスタにおいて、前記半導体基板上に配置されて前記第１電極部を覆う絶縁膜と、前記絶縁膜上に配置された第２電極部と、をさらに備え、前記第２電極部の少なくとも一部は前記絶縁膜を介して前記第２ドリフト領域と重なることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第２電極部は前記絶縁膜を介して前記第２ドリフト領域の真上に位置することを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記第２ドリフト領域の両側の前記フィールド酸化膜上にそれぞれ前記第１電極部が配置されていることを特徴としてもよい。
【０００８】
本発明の別の態様に係る電界効果トランジスタは、半導体基板に形成されたＭＯＳトランジスタであって、前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に配置された第１導電型のドリフト領域と、前記ドリフト領域上に配置されたフィールド酸化膜と、前記フィールド酸化膜上に配置された第１電極部と、前記半導体基板上に配置されて前記第１電極部を覆う絶縁膜と、前記絶縁膜上に配置された第２電極部と、を備え、前記ドリフト領域は、第１ドリフト領域と、前記第１ドリフト領域よりも第１導電型の不純物濃度が高く、且つ前記フィールド酸化膜下から露出した第２ドリフト領域と、を有し、当該電界効果トランジスタの積層方向からみて、前記第２電極部の少なくとも一部が前記絶縁膜を介して前記第２ドリフト領域と重なることを特徴とする。
【０００９】
また、上記の電界効果トランジスタにおいて、前記第２電極部は前記絶縁膜を介して前記第２ドリフト領域の真上に位置することを特徴としてもよい。
本発明のさらに別の態様に係る半導体装置は、上記の電界効果トランジスタの何れか一を具備することを特徴とする。
【発明の効果】
【００１０】
本発明の一態様によれば、オフ状態の電界効果トランジスタにおいて、ドリフト領域を効率良く空乏化することができ、ソースと半導体基板を接続した状態でソース−ドレイン間に逆バイアスが印加された場合に、逆バイアスが小さい段階でドリフト領域を完全空乏化することが容易となる。このため、ドリフト領域の表面電界を十分に緩和する（即ち、ＲＥＳＵＲＦ効果を十分に得る）ことができる。また、ＲＥＳＵＲＦ効果を十分に得ることができるため、第２ドリフト領域のように、ドリフト領域の表面近傍の不純物濃度を高めることができる。これにより、ドレイン耐圧を高く維持しつつ、オン抵抗を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係るＬＤＭＯＳトランジスタ１００の構成例を示す断面図。
【図２】ＬＤＭＯＳトランジスタ１００の構成例を示す平面図。
【図３】ＬＤＭＯＳトランジスタ１００の製造方法を工程順に示す断面図。
【図４】ＬＤＭＯＳトランジスタ１００の製造方法を工程順に示す断面図。
【図５】ドレイン耐圧とオン抵抗のトレードオフ特性の改善を示す図。
【図６】第２実施形態に係るＬＤＭＯＳトランジスタ２００の構成例を示す断面図。
【図７】ＬＤＭＯＳトランジスタ２００の構成例を示す平面図。
【図８】ＬＤＭＯＳトランジスタ２００の製造方法を工程順に示す断面図。
【図９】第３実施形態に係るＬＤＭＯＳトランジスタ３００の構成例を示す断面図。
【図１０】ＬＤＭＯＳトランジスタ３００の構成例を示す平面図。
【図１１】ＬＤＭＯＳトランジスタ３００の製造方法を工程順に示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜第１実施形態＞
（構造）
図１は、本発明の第１実施形態に係るＬＤＭＯＳトランジスタ１００の構成例を示す断面図である。また、図２は、ＬＤＭＯＳトランジスタ１００の構成例を示す平面図である。なお、図２をＹ１−Ｙ´１線で切断した断面図が図１である。
【００１３】
図１及び図２に示すように、このＬＤＭＯＳトランジスタ１００は、例えば、Ｐ型のシリコン基板１（Ｐ−ｓｕｂ）に形成されたＮチャネル型のトランジスタであり、シリコン基板１上にゲート絶縁膜（図示せず）を介して形成されたゲート電極１０と、ゲート電極１０の両側下のシリコン基板１に形成されたＮ型のソース２０及びドレイン３０と、シリコン基板１のうちのチャネルとなる領域（以下、チャネル領域）４０とドレイン３０との間に配置されたＮ型のドリフト領域５０と、ドリフト領域５０上に配置されたフィールド酸化膜６０と、を備える。
【００１４】
Ｎ型のドリフト領域５０は、チャネル長方向（即ち、Ｘ軸方向）において、一端がドレイン３０に接続し、他端がチャネル領域４０に接続しているＮ型の不純物拡散層である。このドリフト領域５０は、Ｎ型の不純物を含むＮ−ドリフト層（以下、Ｎ−層）５１と、Ｎ−層５１よりもＮ型不純物を高濃度に含む第１ドレインエクステンション（以下、Ｎ層）５２と、Ｎ層５２よりもＮ型不純物を高濃度に含む第２ドレインエクステンション（以下、Ｎ＋層）５３と、を有する。
【００１５】
図１に示すように、Ｎ−層５１とフィールド酸化膜６０との間にはＮ層５２が介在する。また、Ｎ＋層５３はＮ層５２の上に配置されており、フィールド酸化膜６０下から露出し、Ｎ＋層５３と第２のＰ型埋め込み層８０との間にはＮ層５２が介在する。図２に示すように、Ｎ＋層５３とチャネル領域４０との間にもＮ層５２が介在する。即ち、チャネル長方向において、Ｎ＋層５３の一端はＮ層５２に接続している。また、チャネル長方向において、Ｎ＋層５３の他端はドレイン３０に接続している。フィールド酸化膜６０は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）膜である。
【００１６】
ゲート電極１０は、そのドレイン側の端部からドレイン３０に向けて延設された複数のフィールドプレート電極１０ａを有する。複数のフィールドプレート電極１０ａの各々は、Ｎ層５２上のフィールド酸化膜６０上に配置されている。ゲート電極１０とフィールドプレート電極１０ａは、導電膜をパターニングすることにより形成されたものであり、互いに電気的に接続している。ゲート電極１０及びフィールドプレート電極１０ａを構成する導電膜は、例えば、Ｎ型不純物又はＰ型不純物を含むポリシリコン膜である。
【００１７】
また、このＬＤＭＯＳトランジスタ１００は、ドリフト領域５０下に配置された第１のＰ型埋め込み層（第１ＰＢＬ；以下、Ｐ層）７０と、Ｐ層７０よりもＰ型不純物を高濃度に含む第２のＰ型埋め込み層（第２ＰＢＬ；以下、Ｐ＋層）８０と、を備える。Ｐ＋層８０はＮ＋層５３の真下（即ち、直下）に位置し、Ｐ層７０はフィールド酸化膜６０の真下に位置する。
【００１８】
図２に示すように、Ｎ型のソース２０及びドレイン３０は、Ｎ＋層５３よりもＮ型不純物を高濃度に含むＮ＋＋層からなる。また、ソース２０の内側には、シリコン基板１と電気的に接続する高濃度のＰ型不純物拡散層（Ｐ＋＋層）３５が配置されている。ソース２０上のコンタクトホール３７は、Ｐ＋＋層３５上にも配置されている。これにより、コンタクトホール３７を埋め込む導電膜（図示せず）を介して、シリコン基板１とソース２０とが同電位を維持できるようになっている。また、ドレイン３０上には、コンタクトホール４７が配置されている。
【００１９】
（製造方法）
図３及び図４は、ＬＤＭＯＳトランジスタ１００の製造方法を工程順に示す断面図である。図３（ａ）に示すように、まず、Ｐ型のシリコン基板１を用意する。次に、シリコン基板１上に例えばレジストパターン９１を形成し、このレジストパターン９１をマスクに用いて、リン又はヒ素等のＮ型不純物をシリコン基板１にイオン注入して、Ｎ−層５１を形成する。
【００２０】
続いて、例えばレジストパターン９１をマスクに用いて、シリコン基板１にボロン等のＰ型不純物をイオン注入して、図３（ｂ）に示すように、Ｐ層７０を形成する。そして、例えばレジストパターン９１をマスクに用いて、シリコン基板１にリン又はヒ素等のＮ型不純物をイオン注入してＮ層５２を形成する。Ｎ層５２を形成した後、レジストパターン９１を除去する。そして、シリコン基板１に熱処理を施して、Ｎ−層５１と、Ｐ層７０及びＮ層５２をそれぞれ活性化させる。
【００２１】
なお、本発明の第１実施形態及び、後述の第２、第３実施形態（以下、各実施形態）において、Ｎ−層５１と、Ｐ層７０及びＮ層５２の形成順は上記に限定されるものではなく、任意の順で各層を形成してよい。また、本発明の各実施形態において、Ｎ−層５１、Ｐ層７０及びＮ層５２を形成するためのレジストパターンは上記のように同一パターンであってもよいし、別々のパターンであってもよい。例えば、Ｎ−層５１を形成するための第１のレジストパターン、Ｐ層７０を形成するための第２のレジストパターン、Ｎ層５２を形成するための第３のレジストパターンというように、各層に対応してレジストパターンを形成してもよい。
【００２２】
次に、図３（ｃ）に示すように、シリコン基板１にフィールド酸化膜６０を局所的に形成する。フィールド酸化膜６０の形成方法は例えばＬＯＣＯＳ法である。なお、本発明の各実施形態において、フィールド酸化膜６０の形成方法はＬＯＣＯＳ法に限定されるものではない。フィールド酸化膜６０の形成方法は、例えば、シリコン基板１にトレンチを形成して絶縁膜等を埋め込むＳＴＩ（Shallow Trench Isolation）法であってもよい。
次に、シリコン基板１のうちのフィールド酸化膜６０が形成されていない領域（即ち、アクティブ領域）の表面に図示しないゲート絶縁膜を形成する。そして、ゲート絶縁膜上に例えばポリシリコン膜を堆積し、これをパターニングする。これにより、図４（ａ）に示すように、ゲート電極１０（フィールドプレート電極１０ａを含む）を形成する。
【００２３】
次に、図４（ｂ）に示すように、ゲート電極１０が形成されたシリコン基板１上に、例えば、ドリフト領域の上方及びゲート電極１０の上方を開口し、それ以外の領域の上方を覆う形状のレジストパターン９２を形成する。次に、このレジストパターン９２をマスクに用いて、リン又はヒ素等のＮ型不純物をシリコン基板１にイオン注入する。これにより、Ｎ層５２上にＮ＋層５３を形成する。また、ゲート電極１０にもＮ型不純物が導入される。Ｎ＋層５３を形成した後、レジストパターン９２を除去する。
【００２４】
次に、図４（ｃ）に示すように、Ｎ＋層５３が形成されたシリコン基板１上に、例えば、Ｎ＋層５３の上方を開口し、それ以外の領域を覆う形状のレジストパターン９３を形成する。次に、このレジストパターン９３をマスクに用いて、ボロン等のＰ型不純物をシリコン基板１にイオン注入する。これにより、Ｐ＋層８０（図１参照。）を形成する。Ｐ＋層８０を形成した後、レジストパターン９３を除去する。
【００２５】
その後、Ｎ＋層５３及びＰ＋層８０が形成されたシリコン基板１上に、例えば、ドリフト領域の上方を覆い、それ以外の領域を覆う形状のレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクに用いて、リン又はヒ素等のＮ型不純物をシリコン基板１にイオン注入して、Ｎ型のソース２０、ドレイン３０を形成する。Ｎ型のソース２０、ドレイン３０を形成した後、レジストパターンを除去する。以上の工程を経て、図１及び図２に示したＮチャネル型のＬＤＭＯＳトランジスタ１００が完成する。
【００２６】
第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、フィールドプレート電極１０ａが本発明の「第１電極部」に対応している。また、第２ＰＢＬ（Ｐ＋層）８０が本発明の「第１不純物拡散層」に対応し、第１ＰＢＬ（Ｐ層）７０が本発明の「第２不純物拡散層」に対応している。さらに、Ｎ−層５１及びＮ層５２が本発明の「第１ドリフト領域」に対応し、Ｎ層５３が本発明の「第２ドリフト領域」に対応している。また、ＬＤＭＯＳトランジスタ１００が本発明の「電界効果トランジスタ」に対応している。さらに、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。
【００２７】
（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）フィールド酸化膜６０上に配置されたフィールドプレート電極１０ａと、シリコン基板１に配置されたＮ＋層５３との間に寄生容量が生じる。寄生容量には電荷が蓄積され、Ｎ＋層５３のフィールドプレート電極１０ａ側の表面近傍には空乏層が形成される。従って、ＬＤＭＯＳトランジスタ１００のオフ時に、Ｎ＋層５３を斜め上方側から空乏化することができる。
【００２８】
（２）また、フィールドプレート電極１０ａは、平面視でＮ＋層５３の一方の側だけでなく、両側に配置されている。このため、Ｎ＋層５３の両側の表面近傍に空乏層がそれぞれ形成される。これにより、ＬＤＭＯＳトランジスタ１００のオフ時に、Ｎ＋層５３を左右の斜め上方側からそれぞれ空乏化することができる。
（３）Ｎ＋層５３の真下にはＰ＋層８０が配置されており、Ｎ＋層５３、Ｎ層５２及びＮ−層５１と、Ｐ＋層８０との間にはＰＮ接合により空乏層が形成される。これにより、ＬＤＭＯＳトランジスタ１００のオフ時に、Ｎ＋層５３、Ｎ層５２及びＮ−層５１を下方のＰ＋層８０の側から空乏化することができる。
【００２９】
（４）フィールド酸化膜６０の真下にはＰ層７０が配置されており、Ｎ層５２及びＮ−層５１と、Ｐ層７０との間にはＰＮ接合により空乏層が形成される。これにより、ＬＤＭＯＳトランジスタ１００のオフ時に、Ｎ層５２及びＮ−層５１を下方のＮ−層５１の側から空乏化することができる。
（５）上記（１）〜（４）の効果から、オフ状態のＬＤＭＯＳトランジスタ１００において、ドリフト領域５０を左右の斜め上方及び下方の３方向からそれぞれ空乏化することができる。これにより、ソース２０と半導体基板１を接続した状態でソース２０−ドレイン３０間に逆バイアスが印加された場合に、ドリフト領域５０を完全空乏化することが容易となる。従って、ドリフト領域５０の表面電界を十分に緩和する（即ち、ＲＥＳＵＲＦ効果を十分に得る）ことができる。
【００３０】
（６）ＲＥＳＵＲＦ効果を十分に得ることができるため、Ｎ＋層５３のように、ｐ＋層８０の真上（即ち、直上）に位置するドリフト領域５０の表面近傍のＮ型不純物濃度を高めることができる。これにより、ＬＤＭＯＳトランジスタ１００のドレイン耐圧を高く維持しつつ、オン抵抗を低減することができる。例えば図５の矢印で示すように、ドレイン耐圧とオン抵抗のトレードオフ特性を改善することができる。
【００３１】
なお、図５において、横軸のＢＶｄｓｓとは、半導体基板１、ゲート電極１０及びソース２０とを電気的に接続した状態（即ち、オフ状態）で、ドレイン３０に逆バイアスを印加したときに、アバランシェ降伏によりドレイン３０からソース２０及び半導体基板１へ電流が流れ始めるときの電圧値である。また、縦軸のＲｏｎ・ｓｑは、ＬＤＭＯＳトランジスタ１００がオンしている時のソース２０−ドレイン３０間の抵抗値であって、該抵抗値を素子の単位面積当たりで示した値である。
【００３２】
（変形例）
（１）なお、上記の第１実施形態では、Ｎ＋層５３とＰ＋層８０の位置関係について、Ｐ＋層８０は（Ｎ−層５１及びＮ層５２を介して）Ｎ＋層５３の真下に位置する場合について説明した。しかしながら、第１実施形態において、Ｎ＋層５３とＰ＋層８０の位置関係はこれに限定されるものではなく、Ｐ＋層８０はＮ＋層５３の真下から多少ずれた位置に配置されていてもよい。ＬＤＭＯＳトランジスタ１００の積層方向からみて、Ｐ＋層８０の少なくとも一部が（Ｎ−層５１及びＮ層５２を介して）Ｎ＋層５３と重なる位置に配置されていれば、ＬＤＭＯＳトランジスタ１００のオフ時に、Ｎ＋層５３を下方のＰ＋層８０の側から空乏化することができる。
【００３３】
（２）また、上記の第１実施形態では、ＬＤＭＯＳトランジスタ１００と他の素子（以下、ｐＭＯＳトランジスタ）とを同一のシリコン基板１に混載して、半導体装置を構成してもよい。このような場合であっても、上記の第１実施形態と同様の効果を奏する。
（３）さらに、上記の第１実施形態では、ＬＤＭＯＳトランジスタ１００がＮチャネル型の場合を示したが、ＬＤＭＯＳトランジスタ１００はＰチャネル型であってもよい。即ち、第１実施形態において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えてもよい。このような場合であっても、Ｐチャネル型のＬＤＭＯＳトランジスタ１００において、ドレイン耐圧とオン抵抗のトレードオフ特性を改善することができる。
【００３４】
＜第２実施形態＞
上記の第１実施形態では、ＲＥＳＵＲＦ効果を高めるために、Ｎ＋層５３の真下にＰ＋層８０を配置する場合について説明した。しかしながら、本発明の実施形態では、Ｎ＋層５３の真下ではなく、Ｎ＋層５３の真上にゲート電極１０を配置することによって、ＲＥＳＵＲＦ効果を高めるようにしてもよい。第２実施形態では、このような態様について説明する。
【００３５】
（構造）
図６は、本発明の第２実施形態に係るＬＤＭＯＳトランジスタ２００の構成例を示す断面図である。また、図７は、ＬＤＭＯＳトランジスタ２００の構成例を示す平面図である。なお、図７をＹ６−Ｙ´６線で切断した断面図が図６である。また、図７では、図面の複雑化を回避するために層間絶縁膜１１０の図示を省略している。
【００３６】
図６及び図７に示すように、このＬＤＭＯＳトランジスタ２００において、第１実施形態で説明したＬＤＭＯＳトランジスタ１００との構造上の違いは、Ｐ＋層８０の代わりに、第２ゲート電極１０を有する点である。即ち、ＬＤＭＯＳトランジスタ２００は、シリコン基板１上に形成されてゲート電極（以下、第１ゲート電極）１０を覆う層間絶縁膜１１０と、層間絶縁膜１１０上に形成された第２ゲート電極１２０と、を備える。
【００３７】
層間絶縁膜１１０は例えばシリコン酸化膜又はシリコン窒化膜、或いはこれらを積層した膜である。また、第２ゲート電極１２０は、層間絶縁膜１１０を介して、Ｎ＋層５３の真上に位置する。第２ゲート電極１２０は、第１ゲート電極１０とコンタクトホール１１７を通して電気的に接続している。第２ゲート電極１２０は、例えばＮ型又はＰ型不純物を含むポリシリコンからなる。
【００３８】
（製造方法）
図８は、ＬＤＭＯＳトランジスタ２００の製造方法を工程順に示す断面図である。図８（ａ）に示すように、ＬＤＭＯＳトランジスタ２００の製造方法において、Ｎ＋層５３を形成する工程までは、第１実施形態と同じである。この第２実施形態では、Ｎ＋層５３を形成した後で、Ｐ＋層８０の形成工程をスキップして、Ｎ型のソース２０とドレイン３０を第１実施形態と同じように形成する。その後、図８（ｂ）に示すように、例えばＣＶＤ法でシリコン基板１上に層間絶縁膜１１０を堆積する。次に、層間絶縁膜１１０をパターニングして、第１ゲート電極１０を底面とするコンタクトホール１１７を形成する。そして、コンタクトホール１１７を埋め込むように層間絶縁膜１１０上に例えばポリシリコン膜を堆積する。さらに、堆積したポリシリコン膜をパターニングして第２ゲート電極１２０を形成する。以上の工程を経て、図６及び図７に示したＮチャネル型のＬＤＭＯＳトランジスタ２００が完成する。
【００３９】
第２実施形態では、層間絶縁膜１１０が本発明の「絶縁膜」に対応し、第２ゲート電極１２０が本発明の「第２電極部」に対応している。また、ＬＤＭＯＳトランジスタ２００が本発明の「電界効果トランジスタ」に対応している。その他の対応関係は、第１実施形態と同じである。
【００４０】
（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果（１）（２）（４）の効果に加え、以下の効果を奏する。
（１）第２ゲート電極１２０は、層間絶縁膜１１０を介してＮ＋層５３の真上に配置されている。このため、第２ゲート電極１２０と、Ｎ＋層５３との間に寄生容量が生じる。この寄生容量にも電荷が蓄積され、Ｎ＋層５３の表面近傍にはさらに空乏層が形成される。これにより、電界効果トランジスタのオフ時に、ドリフト領域５０を上方側からさらに空乏化することができ、ＲＥＳＵＲＦ効果を十分に得ることができる。
【００４１】
（２）第１実施形態の効果（１）（２）（４）に加え、第２実施形態の効果（１）を奏することにより、オフ状態のＬＤＭＯＳトランジスタ２００において、ドリフト領域５０を左右の斜め上方及び真上（即ち、上方全体）から空乏化することができる。これにより、ソース２０と半導体基板１を接続した状態でソース２０−ドレイン３０間に逆バイアスが印加された場合に、ドリフト領域５０を完全空乏化することが容易となる。従って、ドリフト領域５０の表面電界を十分に緩和する（即ち、ＲＥＳＵＲＦ効果を十分に得る）ことができる。
（３）ＲＥＳＵＲＦ効果を十分に得ることができるため、第１実施形態の効果（６）と同様の効果を奏する。
【００４２】
（変形例）
（１）なお、上記の第２実施形態では、Ｎ＋層５３と第２ゲート電極１２０の位置関係について、第２ゲート電極１２０は層間絶縁膜１１０を介してＮ＋層５３の真上に位置する場合について説明した。しかしながら、第２実施形態において、Ｎ＋層５３と第２ゲート電極１２０の位置関係はこれに限定されるものではなく、第２ゲート電極１２０はＮ＋層５３の真上から多少ずれた位置に配置されていてもよい。ＬＤＭＯＳトランジスタ１００の積層方向からみて、第２ゲート電極１２０の少なくとも一部が（層間絶縁膜１１０を介して）Ｎ＋層５３と重なる位置に配置されていれば、ＬＤＭＯＳトランジスタ１００のオフ時に、Ｎ＋層５３を上方の第２ゲート電極１２０の側から空乏化することができる。
（２）また、第１実施形態で説明した変形例（２）（３）を第２実施形態に適用してもよい。
【００４３】
＜第３実施形態＞
本発明の実施形態では、上記の第１実施形態と第２実施形態とを組み合わせてもよい。第３実施形態では、このような態様について説明する。
（構造）
図９は、本発明の第３実施形態に係るＬＤＭＯＳトランジスタ３００の構成例を示す断面図である。また、図１０は、ＬＤＭＯＳトランジスタ３００の構成例を示す平面図である。なお、図１０をＹ９−Ｙ´９線で切断した断面が図９に相当する。また、図１０では、図面の複雑化を回避するために層間絶縁膜１１０の図示を省略している。
【００４４】
図９及び図１０に示すように、このＬＤＭＯＳトランジスタ３００は、シリコン基板１のＮ＋層５３下に配置されたＰ＋層８０と、シリコン基板１上に配置されて第１ゲート電極１０（フィールドプレート電極１０ａを含む）を覆う層間絶縁膜１１０と、層間絶縁膜１１０上に配置された第２ゲート電極１２０とを有する。
【００４５】
（製造方法）
図１１は、ＬＤＭＯＳトランジスタ３００の製造方法を工程順に示す断面図である。図１１（ａ）に示すように、Ｐ＋層８０を形成後、Ｎ型のソース２０とドレイン３０を形成する工程までは、第１実施形態と同じである。Ｎ型のソース２０とドレイン３０を形成後のレジストパターンを除去した後に、図１１（ｂ）に示すように、シリコン基板１上に層間絶縁膜１１０を堆積する。これ以降の工程は、第２実施形態と同じである。以上の工程を経て、図９及び図１０に示したＮチャネル型のＬＤＭＯＳトランジスタ３００が完成する。
第３実施形態では、ＬＤＭＯＳトランジスタ３００が本発明の「電界効果トランジスタ」に対応している。その他の対応関係は、第１、第２実施形態と同じである。
【００４６】
（第３実施形態の効果）
（１）本発明の第３実施形態は、第１実施形態の効果（１）〜（４）と、第２実施形態の効果（１）を奏する。これにより、オフ状態のＬＤＭＯＳトランジスタ３００において、ドリフト領域５０を左右の斜め上方、真上及び下方の４方向から空乏化することができる。このため、ソース２０と半導体基板１を接続した状態でソース２０−ドレイン３０間に逆バイアスが印加された場合に、ドリフト領域５０を完全空乏化することがさらに容易となる。従って、ドリフト領域５０の表面電界をより十分に緩和する（即ち、ＲＥＳＵＲＦ効果をより十分に得る）ことができる。
（２）ＲＥＳＵＲＦ効果をより十分に得ることができることから、Ｎ＋層５３におけるＮ型不純物濃度をさらに高めることができる。これにより、ＬＤＭＯＳトランジスタ３００のドレイン耐圧を高く維持しつつ、オン抵抗をさらに低減することができる。
【００４７】
（変形例）
第１実施形態で説明した変形例（１）〜（３）、第２実施形態で説明した変形例（１）を第３実施形態に適用してもよい。
＜その他＞
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えてもよく、そのような変更が加えられた態様も本発明の範囲に含まれる。
【符号の説明】
【００４８】
１  シリコン基板
１０  （第１）ゲート電極
１０ａ  フィールドプレート電極
２０  ソース
３０  ドレイン
３５  Ｐ＋＋層
３７、４７  コンタクトホール
４０  チャネル領域
５０  ドリフト領域
５１  Ｎ−層（Ｎ−ドリフト層）
５２  Ｎ層（第１ドレインエクステンション）
５３  Ｎ＋層（第２ドレインエクステンション）
６０  フィールド酸化膜
７０  Ｐ層（第１ＰＢＬ）
８０  Ｐ＋層（第２ＰＢＬ）
９１、９２、９３  レジストパターン
１００、２００、３００  ＬＤＭＯＳトランジスタ
１１０  層間絶縁膜
１１７  コンタクトホール
１２０  第２ゲート電極
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１１】
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【図２】
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【図７】
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【図１０】
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