(57)【要約】【課題】複数のトランジスタを近接して配置した場合に、これら複数のトランジスタを、共通コンタクトを用いないで互いに接続する【解決手段】第３拡散層ＳＤ３は、一部が第１の方向（図中ｘ方向）において第２ゲート電極ＧＴ２の隣に位置しており、かつ第１の方向と直交する第２の方向（図中ｙ方向）において第２ゲート電極ＧＴ２と重なっている。第１下層配線ＩＮＣ１１は、平面視で第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２の少なくとも一方、ならびに第１拡散層に重なっており、第１の方向（ｘ方向）に延伸している。第１コンタクトＣＯＮ１は、第１下層配線ＩＮＣ１１と第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２とを接続している。第２コンタクトＣＯＮ２は、第１下層配線ＩＮＣ１１と第３拡散層ＳＤ３とを接続している。【選択図】図１
2014017310.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延伸している第１ゲート電極、ならびにソース及びドレインとなる第１拡散層を有している第１トランジスタと、
前記第１ゲート電極と一体であって前記第１の方向に延伸している第２ゲート電極、及びソース及びドレインとなる第２拡散層を有している第２トランジスタと、
ソース又はドレインとなる第３拡散層を有しており、かつ前記第１の方向において前記第３拡散層が前記第２ゲート電極の隣に位置している第３トランジスタと、
平面視で前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方、ならびに前記第３拡散層に重なっており、前記第１の方向に延伸しており、金属からなる第１下層配線と、
前記第１下層配線と前記第１ゲート電極及び前記第２ゲート電極とを接続する第１コンタクトと、
前記第１下層配線と前記第３拡散層とを接続する第２コンタクトと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１トランジスタは、ＳＲＡＭ（Static Random Access Memory）の第１ドライバトランジスタであり、
前記第２トランジスタは、前記ＳＲＡＭの第１ロードトランジスタであり、
前記第３トランジスタは、前記ＳＲＡＭの第２ロードトランジスタである半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第３トランジスタは、前記第１の方向に延伸している第３ゲート電極を有しており、
前記ＳＲＡＭの第２ドライバトランジスタであり、第４ゲート電極、並びにソース及びドレインとなる第４拡散層を有している第４トランジスタを備え、
前記第４ゲート電極は、前記第３ゲート電極と一体であって前記第１の方向に延伸しており、
前記第２拡散層は、平面視で前記第３ゲート電極の隣に位置しており、
さらに、
平面視で前記第３ゲート電極及び前記第４ゲート電極の少なくとも一方、ならびに前記第２拡散層に重なっており、前記第１の方向に延伸しており、金属からなる第２下層配線と、
前記第２下層配線と前記第３ゲート電極及び前記第４ゲート電極とを接続する第３コンタクトと、
前記第２下層配線と前記第２拡散層とを接続する第４コンタクトと、
を備える半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
メモリセルを構成する容量素子と、
前記第１下層配線と同一層に形成された、前記メモリセルのビット線と、
を備える半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記ＳＲＡＭはシングルポート型である半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記ＳＲＡＭはデュアルポート型である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数のトランジスタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置に用いられる回路の一つに、ＳＲＡＭ（Static Random Access Memory）がある。ＳＲＡＭは、フリップフロップ回路を有しており、このフリップフロップ回路に情報を記憶させる。ＳＲＡＭに求められる特性の一つに、占有面積を狭くすることがある。例えば特許文献１，２，３には、第１のトランジスタのゲート配線と第２のトランジスタのソース／ドレインを、一つの共通コンタクトを用いて接続することが記載されている。
【０００３】
また、特許文献４，５に記載されているように、ＳＲＡＭを、ＤＲＡＭと同一の基板に設けることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１８７００７号公報
【特許文献２】特開２００６−３３９４８０号公報
【特許文献３】特開２０１１−１６５８８２号公報
【特許文献４】特開２０１０−１１８５９７号公報
【特許文献５】特開２００８−１１７８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
共通コンタクトは、同一層に形成される他のコンタクトと形状が異なる。このため、共通コンタクトと他のコンタクトを同一工程で形成することは難しい。このため、複数のトランジスタを近接して配置した場合に、これら複数のトランジスタを、共通コンタクトを用いないで互いに接続することが望ましい。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、第１トランジスタ、第２トランジスタ、及び第３トランジスタを有している。第１トランジスタの第１ゲート電極及び第２トランジスタの第２ゲート電極は、一体的に形成されており、かつ第１の方向に延伸している。また第３トランジスタのソース又はドレインとなる第３拡散層は、第１の方向において第２ゲート電極の隣に位置している。第１ゲート電極及び第２ゲート電極の少なくとも一方と、第３拡散層の上には、第１下層配線が形成されている。そして、第１ゲート電極及び第２ゲート電極と、第３拡散層とは、第１下層配線を介して互いに接続されている。
【発明の効果】
【０００７】
前記一実施の形態によれば、第１トランジスタ、第２トランジスタ、及び第３トランジスタを近接して配置し、かつ第１トランジスタ、第２トランジスタ、及び第３トランジスタを、共通コンタクトを用いないで互いに接続することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図２は、図１に示した半導体装置が有するトランジスタの平面図である。
【図３】図１のＡ−Ａ´断面図である。
【図４】図１の等価回路図である。
【図５】半導体装置の他の部分の構成を示す断面図である。
【図６】図１〜図５に示した半導体装置の製造方法を示す断面図である。
【図７】図１〜図５に示した半導体装置の製造方法を示す断面図である。
【図８】図１〜図５に示した半導体装置の製造方法を示す断面図である。
【図９】図１〜図５に示した半導体装置の製造方法を示す断面図である。
【図１０】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図１１】図１０に示した半導体装置が有するＳＲＡＭの等価回路図である。
【図１２】第３の実施形態に係る半導体装置が有するＳＲＡＭの構成を示す平面図である。
【図１３】図１２に示したＳＲＡＭの等価回路図である。
【図１４】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１５】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１６】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】第５の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。この平面図は、基板に形成されたトランジスタ、及びその上層に形成された配線を示している。図２は、図１に示した半導体装置が有するトランジスタの平面図である。なお、図１においてコンタクト及びビアを矩形で示しているが、これらは円形や楕円形であってもよい。また、これらコンタクト及びビアは、例えばタングステン等の導電膜で形成されている。
【００１１】
この半導体装置は、第１ドライバトランジスタＤＲ１（第１トランジスタ）、第１ロードトランジスタＬＤ１（第２トランジスタ）、及び第２ロードトランジスタＬＤ２（第３トランジスタ）を有している。第１ドライバトランジスタＤＲ１、第１ロードトランジスタＬＤ１、及び第２ロードトランジスタＬＤ２は、フリップチップ回路の一部である。このフリップチップ回路は、ＳＲＡＭ（Static Random Access Memory）の一部である。
【００１２】
なお、本実施形態に係る半導体装置は、さらにロジック回路を有していても良い。また、ＤＲＡＭを有さずに、ＳＲＡＭとロジック回路を混載したものであってもよい。
【００１３】
第１ドライバトランジスタＤＲ１は、第１ゲート電極ＧＴ１、及び第１拡散層ＳＤ１を有している。第１ゲート電極ＧＴ１は、第１の方向（図中ｘ方向）に延伸している。第１拡散層ＳＤ１は、基板に形成された拡散層であり、第１ドライバトランジスタＤＲ１のソース及びドレインとして機能する。
【００１４】
第１ロードトランジスタＬＤ１は、第２ゲート電極ＧＴ２及び第２拡散層ＳＤ２を有している。第２ゲート電極ＧＴ２は、第１ゲート電極ＧＴ１と一体であり、第１の方向（図中ｘ方向）に延伸している。言い換えると、第１の方向に延伸しているゲート配線の一部が第１ゲート電極ＧＴ１として機能し、また同じゲート配線の他の部分が第２ゲート電極ＧＴ２として機能する。第２拡散層ＳＤ２は、基板に形成された拡散層であり、第１ロードトランジスタＬＤ１のソース及びドレインとして機能する。
【００１５】
第２ロードトランジスタＬＤ２は、第３ゲート電極ＧＴ３及び第３拡散層ＳＤ３を有している。第３ゲート電極ＧＴ３は、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２と平行（すなわち第１の方向：図中ｘ方向）に延伸している。第３拡散層ＳＤ３は、基板に形成された拡散層であり、第２ロードトランジスタＬＤ２のソース及びドレインとして機能する。また第３拡散層ＳＤ３は、一部が第１の方向（図中ｘ方向）において第２ゲート電極ＧＴ２の隣に位置しており、かつ第１の方向と直交する第２の方向（図中ｙ方向）において第２ゲート電極ＧＴ２と重なっている。
【００１６】
さらに本実施形態に係る半導体装置は、第１下層配線ＩＮＣ１１、第１コンタクトＣＯＮ１、及び第２コンタクトＣＯＮ２を備えている。第１下層配線ＩＮＣ１１は、平面視で第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２の少なくとも一方、ならびに第１拡散層に重なっており、第１の方向（ｘ方向）に延伸している。第１下層配線ＩＮＣ１１は、金属配線である。第１コンタクトＣＯＮ１は、第１下層配線ＩＮＣ１１と第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２とを接続している。本図に示す例において、第１コンタクトＣＯＮ１は、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２となるゲート配線のうち、第１の方向（ｘ方向）において第１拡散層ＳＤ１と第２拡散層ＳＤ２の間に位置する部分に接続している。第２コンタクトＣＯＮ２は、第１下層配線ＩＮＣ１１と第３拡散層ＳＤ３とを接続している。
【００１７】
上記した構成によれば、第１ドライバトランジスタＤＲ１の第１ゲート電極ＧＴ１と第１ロードトランジスタＬＤ１の第２ゲート電極ＧＴ２は、一つの配線で形成されている。また、第２ロードトランジスタＬＤ２の第３拡散層ＳＤ３の一部は、第２ゲート電極ＧＴ２の隣に位置している。このため、第１ドライバトランジスタＤＲ１、第１ロードトランジスタＬＤ１、及び第２ロードトランジスタＬＤ２を互いに近接して配置することができる。
【００１８】
また、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２と、第３拡散層ＳＤ３とは、第１コンタクトＣＯＮ１、第１下層配線ＩＮＣ１１、及び第２コンタクトＣＯＮ２を介して接続している。このため、共通コンタクトを用いなくても、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２と、第３拡散層ＳＤ３とを接続できる。また、第１下層配線ＩＮＣ１１は金属配線であるため、第１ドライバトランジスタＤＲ１と第２ロードトランジスタＬＤ２の間の信号の伝達速度は速い。以下、詳細に説明する。
【００１９】
図３は、図１のＡ−Ａ´断面図であり、図４は、図１の等価回路図である。図１〜図４を用いて、ＳＲＡＭの構成について説明する。
【００２０】
本図に示すＳＲＡＭは、シングルポート型であり、第１アクセストランジスタＡＣ１、第１ドライバトランジスタＤＲ１、第１ロードトランジスタＬＤ１、第２アクセストランジスタＡＣ２、第２ドライバトランジスタＤＲ２（第４トランジスタ）、及び第２ロードトランジスタＬＤ２を有している。第１アクセストランジスタＡＣ１、第２アクセストランジスタＡＣ２、第１ドライバトランジスタＤＲ１、及び第２ドライバトランジスタＤＲ２は、第１導電型（例えばＮ型）であり、第１ロードトランジスタＬＤ１及び第２ロードトランジスタＬＤ２は第２導電型（例えばＰ型）である。これらトランジスタのゲート電極は、いずれも第１の方向（図中ｘ方向）に延伸している。
【００２１】
図２に示すように、第１アクセストランジスタＡＣ１は、第５ゲート電極ＧＴ５及び第５拡散層ＳＤ５を有している。第５拡散層ＳＤ５は、基板に形成された拡散層であり、第１アクセストランジスタＡＣ１のソース及びドレインとして機能する。一方の第５拡散層ＳＤ５は、第１ドライバトランジスタＤＲ１の第１拡散層ＳＤ１の一つと一体になっている。そして平面視において、第１アクセストランジスタＡＣ１の第５拡散層ＳＤ５及び第１ドライバトランジスタＤＲ１の第１拡散層ＳＤ１は、第２の方向（図中ｙ方向）に延伸する同一の直線上に配置されている。また、第１の方向（図中ｘ方向）において、第５ゲート電極ＧＴ５の一部は、第１ゲート電極ＧＴ１の一部と重なっている。
【００２２】
なお、第１アクセストランジスタＡＣ１のゲート幅は、第１ドライバトランジスタＤＲ１のゲート幅よりも短い。このため、第１の方向（図中ｘ方向）において、第５拡散層ＳＤ５の幅は、第１拡散層ＳＤ１の幅よりも小さい。
【００２３】
第１ロードトランジスタＬＤ１は、第１の方向（図中ｘ方向）において第１ドライバトランジスタＤＲ１と並んでいる。そして第１ロードトランジスタＬＤ１の第２拡散層ＳＤ２の一方は、第２の方向（図中ｙ方向）において、第２ロードトランジスタＬＤ２の第３ゲート電極ＧＴ３と重なっている。
【００２４】
また、第２アクセストランジスタＡＣ２、第２ドライバトランジスタＤＲ２、及び第２ロードトランジスタＬＤ２のレイアウトは、第１アクセストランジスタＡＣ１、第１ドライバトランジスタＤＲ１、及び第１ロードトランジスタＬＤ１のレイアウトを１８０度回転させたものである。
【００２５】
詳細には、第２アクセストランジスタＡＣ２は、第６ゲート電極ＧＴ６及び第６拡散層ＳＤ６を有している。第６ゲート電極ＧＴ６は、第１の方向（図中ｘ方向）に延伸している。第６拡散層ＳＤ６は、基板に形成された拡散層であり、第２アクセストランジスタＡＣ２のソース及びドレインとして機能する。一方の第６拡散層ＳＤ６は、第２ドライバトランジスタＤＲ２の第４拡散層ＳＤ４の一つと一体になっている。そして平面視において、第２アクセストランジスタＡＣ２の第６拡散層ＳＤ６及び第２ドライバトランジスタＤＲ２の第４拡散層ＳＤ４は、第２の方向（図中ｙ方向）に延伸する同一の直線上に配置されている。また、第１の方向（図中ｘ方向）において、第６ゲート電極ＧＴ６の一部は、第４ゲート電極ＧＴ４の一部と重なっている。
【００２６】
第２ドライバトランジスタＤＲ２は、第４ゲート電極ＧＴ４及び第４拡散層ＳＤ４を有している。第４ゲート電極ＧＴ４は、第３ゲート電極ＧＴ３と一体であり、第１の方向（図中ｘ方向）に延伸している。言い換えると、第１の方向に延伸しているゲート配線の一部が第３ゲート電極ＧＴ３として機能し、また同じゲート配線の他の部分が第４ゲート電極ＧＴ４として機能する。第４拡散層ＳＤ４は、基板に形成された拡散層であり、第２ドライバトランジスタＤＲ２のソース及びドレインとして機能する。
【００２７】
なお、第２アクセストランジスタＡＣ２のゲート幅は、第２ドライバトランジスタＤＲ２のゲート幅よりも短い。このため、第１の方向（図中ｘ方向）において、第６拡散層ＳＤ６の幅は、第４拡散層ＳＤ４の幅よりも小さい。
【００２８】
そして、第６ゲート電極ＧＴ６は、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２と同一直線上に位置している。また、第３ゲート電極ＧＴ３及び第４ゲート電極ＧＴ４は、第５ゲート電極ＧＴ５と同一直線状上に位置するように配置されている。
【００２９】
図３に示すように、半導体装置は、基板ＳＵＢを有している。基板ＳＵＢは、例えばシリコン基板である。上記した各トランジスタは、基板ＳＵＢを用いて形成されている。そして各トランジスタは、素子分離膜ＳＴＩによって互いに分離されている。
【００３０】
基板ＳＵＢ及びトランジスタの上には、多層配線層が形成されている。本図に示す例では、基板ＳＵＢ及びトランジスタの上には、層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５がこの順に積層されている。第１下層配線ＩＮＣ１１は、層間絶縁膜ＩＬ２上に形成されている。そして第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２は、層間絶縁膜ＩＬ１に埋め込まれたコンタクトと、層間絶縁膜ＩＬ２に埋め込まれたビアを積層した構成を有している。
【００３１】
第１下層配線ＩＮＣ１１は、第１ビアＶＡ１を介して、層間絶縁膜ＩＬ５上の配線ＩＮＣ２１に接続している。第１ビアＶＡ１は、層間絶縁膜ＩＬ３に埋め込まれたビアと、層間絶縁膜ＩＬ４及び層間絶縁膜ＩＬ５に埋め込まれたビアとを積層した構成を有している。本図に示す例において、第１ビアＶＡ１は第２コンタクトＣＯＮ２と重なっている。
【００３２】
また、第６ゲート電極ＧＴ６は、コンタクトＣＯＮ８を介して、層間絶縁膜ＩＬ５上の配線ＩＮＣ２６に接続している。コンタクトＣＯＮ８は、層間絶縁膜ＩＬ１に埋め込まれたコンタクトと、層間絶縁膜ＩＬ２及び層間絶縁膜ＩＬ３に埋め込まれたビアと、層間絶縁膜ＩＬ４及び層間絶縁膜ＩＬ５に埋め込まれたビアとを積層した構成を有している。なお、コンタクトＣＯＮ８のうち層間絶縁膜ＩＬ１に埋め込まれたコンタクトは、第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２のうち層間絶縁膜ＩＬ１に埋め込まれたコンタクトと同一工程で形成されている。また、コンタクトＣＯＮ８のうち層間絶縁膜ＩＬ２及び層間絶縁膜ＩＬ３に埋め込まれたビアは、第１ビアＶＡ１のうち層間絶縁膜ＩＬ３に埋め込まれたビアと同一工程で形成されている。さらにコンタクトＣＯＮ８のうち層間絶縁膜ＩＬ４及び層間絶縁膜ＩＬ５に埋め込まれたビアは、第１ビアＶＡ１のうち層間絶縁膜ＩＬ４及び層間絶縁膜ＩＬ５に埋め込まれたビアと同一工程で形成されている。
【００３３】
なお、後述する配線ＩＮＣ２２，２３，２４，２５，２６，２７，２８，２９，３０は、層間絶縁膜ＩＬ５上に形成されている。これらの配線は、配線ＩＮＣ２１，２６と同一工程で形成されている。またこれら配線に接続するコンタクト又はビアは、コンタクトＣＯＮ８又は第1ビアＶＡ１と同様の構成を有している。また、第３コンタクトＣＯＮ３は第１コンタクトＣＯＮ１と同様の構成を有しており、第４コンタクトＣＯＮ４は第２コンタクトＣＯＮ２と同様の構成を有している。
【００３４】
次に、図１及び図４を用いて、各トランジスタの接続構造を説明する。第１アクセストランジスタＡＣ１の第５ゲート電極ＧＴ５は、コンタクトＣＯＮ１２を介して配線ＩＮＣ３０に接続している。また、第１アクセストランジスタＡＣ１の第５拡散層ＳＤ５のうち第１拡散層ＳＤ１に繋がっていないほうは、コンタクトＣＯＮ１１を介して配線ＩＮＣ２９に接続している。
【００３５】
第１アクセストランジスタＡＣ１の第５拡散層ＳＤ５のうち第１拡散層ＳＤ１に繋がっているほうは、コンタクトＣＯＮ１４を介して配線ＩＮＣ２２に接続している。配線ＩＮＣ２２は、コンタクトＣＯＮ１２と接続している部分から第１の方向（図中ｘ方向）に延伸した後、９０度折れ曲がって、第２下層配線ＩＮＣ１２の上方まで延伸している。そして配線ＩＮＣ２２は、第２ビアＶＡ２を介して第２下層配線ＩＮＣ１２に接続している。
【００３６】
第２下層配線ＩＮＣ１２は、第１下層配線ＩＮＣ１１と同一層に形成されており、第１下層配線ＩＮＣ１１と同一の金属から形成されている。第２下層配線ＩＮＣ１２は、平面視で第３ゲート電極ＧＴ３及び第４ゲート電極ＧＴ４の少なくとも一方、ならびに第２拡散層ＳＤ２に重なっており、第１の方向（図中ｘ方向）に延伸している。なお、第１ロードトランジスタＬＤ１の第２拡散層ＳＤ２は、第１の方向（図中ｘ方向）において第３ゲート電極ＧＴ３の隣に位置しており、かつ第２の方向（図中ｙ方向）において第３ゲート電極ＧＴ３と重なっている。第２下層配線ＩＮＣ１２は、第４コンタクトＣＯＮ４を介して第１ロードトランジスタＬＤ１の第２拡散層ＳＤ２に接続しており、かつ、第３コンタクトＣＯＮ３を介して第２ドライバトランジスタＤＲ２の第４ゲート電極ＧＴ４及び第２ロードトランジスタＬＤ２の第３ゲート電極ＧＴ３に接続している。本図に示す例において、第４コンタクトＣＯＮ４は第２ビアＶＡ２と重なっている。また第３コンタクトＣＯＮ３は、第３ゲート電極ＧＴ３及び第４ゲート電極ＧＴ４となるゲート配線のうち、第１の方向（ｘ方向）において第３拡散層ＳＤ３と第４拡散層ＳＤ４の間に位置する部分に接続している。
【００３７】
また、第１ドライバトランジスタＤＲ１の第１拡散層ＳＤ１のうち第５拡散層ＳＤ５に繋がっていないほうは、コンタクトＣＯＮ５を介して配線ＩＮＣ２３に接続している。
【００３８】
第１ドライバトランジスタＤＲ１の第１ゲート電極ＧＴ１と、第１ロードトランジスタＬＤ１の第２ゲート電極ＧＴ２は、互いに接続している。また、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２は、第１コンタクトＣＯＮ１、第１下層配線ＩＮＣ１１、及び第２コンタクトＣＯＮ２を介して、第２ロードトランジスタＬＤ２の第３拡散層ＳＤ３に接続している。
【００３９】
なお、第１ロードトランジスタＬＤ１の第２拡散層ＳＤ２のうち第２下層配線ＩＮＣ１２に接続していないほうは、コンタクトＣＯＮ６を介して配線ＩＮＣ２４に接続している。
【００４０】
第１下層配線ＩＮＣ１１は、第１ビアＶＡ１を介して配線ＩＮＣ２１に接続している。配線ＩＮＣ２１は、第１ビアＶＡ１と接続している部分から第２の方向（図中ｙ方向）に延伸した後、９０度折れ曲がって、第６拡散層ＳＤ６のうち第４拡散層ＳＤ４と繋がっているほうの上方まで延伸している。そして配線ＩＮＣ２１は、コンタクトＣＯＮ１３を介して第６拡散層ＳＤ６及び第４拡散層ＳＤ４に接続している。
【００４１】
第２ロードトランジスタＬＤ２の一方の第３拡散層ＳＤ３は、上記したように第２コンタクトＣＯＮ２を介して第１下層配線ＩＮＣ１１に接続している。また第２ロードトランジスタＬＤ２の他方の第３拡散層ＳＤ３は、コンタクトＣＯＮ１０を介して配線ＩＮＣ２８に接続している。
【００４２】
第２ドライバトランジスタＤＲ２の第４拡散層ＳＤ４のうち第６拡散層ＳＤ６に繋がっていないほうは、コンタクトＣＯＮ９を介して配線ＩＮＣ２７に接続している。
【００４３】
そして、第２アクセストランジスタＡＣ２の第６ゲート電極ＧＴ６は、コンタクトＣＯＮ８を介して配線ＩＮＣ２６に接続している。また、第２アクセストランジスタＡＣ２の第６拡散層ＳＤ６のうち第４拡散層ＳＤ４に繋がっていないほうは、コンタクトＣＯＮ７を介して配線ＩＮＣ２５に接続している。
【００４４】
図５は、本実施形態に係る半導体装置の他の部分の構成を示す断面図である。本実施形態に係る半導体装置は、ＳＲＡＭのほかに、ＤＲＡＭ（Dynamic Random Access Memory）を有している。ＤＲＡＭのメモリセルは、容量素子ＣＮＤを有している。容量素子ＣＮＤはトレンチ型の容量素子であり、層間絶縁膜ＩＬ４に埋め込まれている。詳細には、容量素子ＣＮＤは、下層電極ＬＥ、誘電膜ＤＥＬ、及び上層電極ＵＥをこの順に積層した構成を有している。下層電極ＬＥは、コンタクトＣＯＮ１７を介してトランジスタＭＴのソースに接続している。トランジスタＭＴは、容量素子ＣＮＤの書き込みを制御するトランジスタである。
【００４５】
トランジスタＭＴのドレインは、コンタクトＣＯＮ１４を介してビット線ＢＬに接続している。ビット線ＢＬは、層間絶縁膜ＩＬ２上に形成されている。すなわち図１〜図４に示した第１下層配線ＩＮＣ１１及び第２下層配線ＩＮＣ１２は、ビット線ＢＬと同一層に位置しており、ビット線ＢＬと同一工程で形成されている。なお、第１下層配線ＩＮＣ１１、第２下層配線ＩＮＣ１２、及びビット線ＢＬは、例えばタングステンにより形成される。
【００４６】
図６〜図９は、図１〜図５に示した半導体装置の製造方法を示す断面図である。まず、図２に示す第１アクセストランジスタＡＣ１、第２アクセストランジスタＡＣ２、第１ドライバトランジスタＤＲ１、第２ドライバトランジスタＤＲ２、第１ロードトランジスタＬＤ１、及び第２ロードトランジスタＬＤ２を形成する。
【００４７】
具体的には、まず、基板ＳＵＢに素子分離膜ＳＴＩを形成する。これにより、各トランジスタが形成されるべき素子形成領域が互いに分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜及び第１ゲート電極ＧＴ１、第２ゲート電極ＧＴ２、第３ゲート電極ＧＴ３、第４ゲート電極ＧＴ４、第５ゲート電極ＧＴ５、及び第６ゲート電極ＧＴ６を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、上記したゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、上記したゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。
【００４８】
次いで、素子形成領域に位置する基板ＳＵＢに、各トランジスタのソース及びドレインのエクステンション領域を形成する。次いで上記したゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、第１拡散層ＳＤ１、第２拡散層ＳＤ２、第３拡散層ＳＤ３、第４拡散層ＳＤ４、第５拡散層ＳＤ５、及び第６拡散層ＳＤ６を形成する。
【００４９】
なお、これらエクステンション領域の形成及び拡散層の形成は、Ｎ型及びＰ型それぞれで行われる。
【００５０】
次いで、層間絶縁膜ＩＬ１を形成する。ついで図６に示すように、層間絶縁膜ＩＬ１にコンタクトを埋め込む。
【００５１】
次いで図７に示すように、層間絶縁膜ＩＬ１上及びコンタクト上に、層間絶縁膜ＩＬ２を形成する。次いで、層間絶縁膜ＩＬ２にビアを埋め込む。この工程により、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、第３コンタクトＣＯＮ３、及び第４コンタクトＣＯＮ４が形成される。
【００５２】
次いで図８に示すように、層間絶縁膜ＩＬ２上に、金属膜（例えばタングステン膜）を形成する。次いで、この金属膜を選択的に除去する。これにより、第１下層配線ＩＮＣ１１、第２下層配線ＩＮＣ１２、及びビット線ＢＬ（図５に図示）が形成される。
【００５３】
その後、層間絶縁膜ＩＬ２上、第１下層配線ＩＮＣ１１上、第２下層配線ＩＮＣ１２上、ビット線ＢＬ上、及びビア上に、層間絶縁膜ＩＬ３を形成する。次いで、層間絶縁膜ＩＬ３にビアを埋め込む。この段階で、図５に示したコンタクトＣＯＮ１７が形成される。
【００５４】
さらに、層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成する。次いで、層間絶縁膜ＩＬ４に、容量素子ＣＮＤを埋め込むための凹部を形成する。次いで、この凹部内及びその周囲に、下層電極ＬＥとなる導電膜を形成する。次いで、この導電膜のうち層間絶縁膜ＩＬ４の上面に位置する部分を除去する。これにより、下層電極ＬＥが形成される。次いで、下層電極ＬＥ上及び層間絶縁膜ＩＬ４上に、誘電膜ＤＥＬとなる絶縁膜、及び上層電極ＵＥとなる導電膜をこの順に形成する。次いで、この積層膜を選択的に除去する。これにより、容量素子ＣＮＤが形成される。
【００５５】
その後、図９に示すように、容量素子ＣＮＤ上及び層間絶縁膜ＩＬ４上に、層間絶縁膜ＩＬ５を形成する。次いで、層間絶縁膜ＩＬ４及び層間絶縁膜ＩＬ５に、ビアを埋め込む。このようにして、コンタクトＣＯＮ５〜１４、第１ビアＶＡ１、及び第２ビアＶＡ２が形成される。
【００５６】
その後、層間絶縁膜ＩＬ５上に、配線ＩＮＣ２１〜３０を形成する。配線ＩＮＣ２１〜３０は、例えば銅配線であり、層間絶縁膜ＩＬ５上に形成された絶縁膜に、ダマシン法を用いて埋め込まれる。
【００５７】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１ドライバトランジスタＤＲ１の第１ゲート電極ＧＴ１と第１ロードトランジスタＬＤ１の第２ゲート電極ＧＴ２は、一つの配線で形成されている。また、第２ロードトランジスタＬＤ２の第３拡散層ＳＤ３の一部は、第２ゲート電極ＧＴ２の隣に位置している。このため、第１ドライバトランジスタＤＲ１、第１ロードトランジスタＬＤ１、及び第２ロードトランジスタＬＤ２を互いに近接して配置することができる。この効果は、第２ドライバトランジスタＤＲ２、第２ロードトランジスタＬＤ２及び第１ロードトランジスタＬＤ１の組み合わせでも得られる。
【００５８】
また、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２と、第３拡散層ＳＤ３とは、第１コンタクトＣＯＮ１、第１下層配線ＩＮＣ１１、及び第２コンタクトＣＯＮ２を介して接続している。このため、共通コンタクトを用いなくても、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２と、第３拡散層ＳＤ３とを接続できる。この効果は、第３ゲート電極ＧＴ３、第４ゲート電極ＧＴ４、及び第４拡散層ＳＤ４の組み合わせでも得られる。
【００５９】
また本実施形態では、第１下層配線ＩＮＣ１１及び第２下層配線ＩＮＣ１２を、ビット線ＢＬと同一層に形成している。このため、第１下層配線ＩＮＣ１１及び第２下層配線ＩＮＣ１２を設けても、配線層の数は増加しない。
【００６０】
また、第１コンタクトＣＯＮ１と第２コンタクトＣＯＮ２を接続する第１下層配線ＩＮＣ１１は金属（例えばタングステン）で形成されている。このため、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２を第３拡散層ＳＤ３の近傍まで延伸させ、これらを共通コンタクトで互いに接続する場合と比較して、第１ゲート電極ＧＴ１等と第３拡散層ＳＤ３までの経路の抵抗を小さくすることができる。従って、ＳＲＡＭの特性が設計値からずれることを抑制できる。
【００６１】
また、第１コンタクトＣＯＮ１は、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２となるゲート配線のうち、第１の方向（ｘ方向）において第１拡散層ＳＤ１と第２拡散層ＳＤ２の間に位置する部分に接続している。このため、第１の方向（図中ｘ方向）において第１ドライバトランジスタＤＲ１、第１ロードトランジスタＬＤ１、及び第２ロードトランジスタＬＤ２を近づけても、第１コンタクトＣＯＮ１と第２コンタクトＣＯＮ２を離すことができる。これにより、第１コンタクトＣＯＮ１の上部と第２コンタクトＣＯＮ２の上部が互いに繋がることを抑制できる。同様の効果は、第３コンタクトＣＯＮ３及び第４コンタクトＣＯＮ４の組み合わせでも得られる。
【００６２】
また、本実施形態では、第１下層配線ＩＮＣ１１及び第２下層配線ＩＮＣ１２は、ビット線ＢＬと同じ層に形成されている。このため、第１下層配線ＩＮＣ１１及び第２下層配線ＩＮＣ１２が配線ＩＮＣ２１等と同一層に形成される場合と比較して、第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２を浅くすることができる。これによっても、第１コンタクトＣＯＮ１の上部と第２コンタクトＣＯＮ２の上部が互いに繋がることを抑制できる。同様の効果は、第３コンタクトＣＯＮ３及び第４コンタクトＣＯＮ４においても得られる。
【００６３】
また、第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２は、第１ビアＶＡ１と異なる層に形成されている。このため、平面視において、第１ビアＶＡ１を、第１コンタクトＣＯＮ１又は第２コンタクトＣＯＮ２と重ねて配置することができる。これにより、ＳＲＡＭをさらに小面積にすることができる。同様の効果は、第２ビアＶＡ２、第３コンタクトＣＯＮ３、及び第４コンタクトＣＯＮ４の間でも得られる。
【００６４】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置の構成を示す平面図である。図１１は、図１０に示した半導体装置が有するＳＲＡＭの等価回路図である。この半導体装置は、ＳＲＡＭがデュアルポート型である点を除いて、第１の実施形態に係る半導体装置と同様の構成である。以下、第１の実施形態と異なる点のみ説明する。
【００６５】
詳細には、本実施形態に係るＳＲＡＭは、第１アクセストランジスタＡＣ１、第２アクセストランジスタＡＣ２、第１ドライバトランジスタＤＲ１、第２ドライバトランジスタＤＲ２、第１ロードトランジスタＬＤ１、及び第２ロードトランジスタＬＤ２に加えて、第３アクセストランジスタＡＣ３及び第４アクセストランジスタＡＣ４を有している。第３アクセストランジスタＡＣ３は、第１の方向（図中ｘ方向）において、第１アクセストランジスタＡＣ１を介して第２ロードトランジスタＬＤ２とは逆側に位置している。また第４アクセストランジスタＡＣ４は、第１の方向（図中ｘ方向）において、第２アクセストランジスタＡＣ２を介して第１ロードトランジスタＬＤ１とは逆側に位置している。
【００６６】
第４アクセストランジスタＡＣ４は、第１の方向（図中ｘ方向）において第１アクセストランジスタＡＣ１の横に配置されており、第２の方向（図中ｙ方向）において第１アクセストランジスタＡＣ１と重なる位置に配置されている。そして、第４アクセストランジスタＡＣ４の第７ゲート電極ＧＴ７は、第１アクセストランジスタＡＣ１の第５ゲート電極ＧＴ５と一体に形成されており、かつ第１の方向に延伸している。言い換えると、第１の方向に延伸しているゲート配線の一部が第５ゲート電極ＧＴ５として機能し、かつ他の部分が第７ゲート電極ＧＴ７として機能する。
【００６７】
第５ゲート電極ＧＴ５及び第７ゲート電極ＧＴ７となるゲート配線は、コンタクトＣＯＮ１２を介して配線ＩＮＣ３０に接続している。
【００６８】
また、第４アクセストランジスタＡＣ４は、ソース及びドレインとなる第７拡散層ＳＤ７を有している。一方の第７拡散層ＳＤ７は、コンタクトＣＯＮ１５を介して配線ＩＮＣ３１に接続している。配線ＩＮＣ３１は、配線ＩＮＣ２１等と同一層に形成されている。
【００６９】
また、他方の第７拡散層ＳＤ７は、第１の方向（図中ｘ方向）において一部が第１ゲート電極ＧＴ１の横に位置している。そして第１下層配線ＩＮＣ１１は、平面視で第７拡散層ＳＤ７と重なる位置まで延伸しており、コンタクトＣＯＮ１８を介して第７拡散層ＳＤ７に接続している。すなわち他方の第７拡散層ＳＤ７は、第１下層配線ＩＮＣ１１及び配線ＩＮＣ２１を介して、第２ドライバトランジスタＤＲ２の第６拡散層ＳＤ６に接続している。
【００７０】
第３アクセストランジスタＡＣ３は、第１の方向（図中ｘ方向）において第２アクセストランジスタＡＣ２の横に配置されており、第２の方向（図中ｙ方向）において第２アクセストランジスタＡＣ２と重なる位置に配置されている。そして、第３アクセストランジスタＡＣ３の第８ゲート電極ＧＴ８は、第２アクセストランジスタＡＣ２の第６ゲート電極ＧＴ６と一体に形成されており、かつ第１の方向に延伸している。言い換えると、第１の方向に延伸しているゲート配線の一部が第６ゲート電極ＧＴ６として機能し、かつ他の部分が第８ゲート電極ＧＴ８として機能する。
【００７１】
第６ゲート電極ＧＴ６及び第８ゲート電極ＧＴ８となるゲート配線は、コンタクトＣＯＮ８を介して配線ＩＮＣ２６に接続している。
【００７２】
また、第３アクセストランジスタＡＣ３は、ソース及びドレインとなる第８拡散層ＳＤ８を有している。一方の第８拡散層ＳＤ８は、コンタクトＣＯＮ１６を介して配線ＩＮＣ３２に接続している。配線ＩＮＣ３２は、配線ＩＮＣ２１等と同一層に形成されている。
【００７３】
また、他方の第８拡散層ＳＤ８は、第１の方向（図中ｘ方向）において一部が第４ゲート電極ＧＴ４の横に位置している。そして第２下層配線ＩＮＣ１２は、平面視で第８拡散層ＳＤ８と重なる位置まで延伸しており、コンタクトＣＯＮ１９を介して第８拡散層ＳＤ８に接続している。すなわち他方の第８拡散層ＳＤ８は、配線ＩＮＣ２２及び第２下層配線ＩＮＣ１２を介して、第１ドライバトランジスタＤＲ１の第１拡散層ＳＤ１に接続している。
【００７４】
本実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と同様である。
【００７５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００７６】
また、デュアルポート型のＳＲＡＭでは、第１ドライバトランジスタＤＲ１から第３アクセストランジスタＡＣ３に流れる電流の大部分は、第３ゲート電極ＧＴ３及び第４ゲート電極ＧＴ４ではなく第２下層配線ＩＮＣ１２を流れる。このため、第１ドライバトランジスタＤＲ１から第３アクセストランジスタＡＣ３までの経路の抵抗を低くすることができる。
【００７７】
同様に、第２ドライバトランジスタＤＲ２から第４アクセストランジスタＡＣ４に流れる電流の大部分は、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２ではなく第１下層配線ＩＮＣ１１を流れる。このため、第２ドライバトランジスタＤＲ２から第４アクセストランジスタＡＣ４までの経路の抵抗を低くすることができる。従って、ＳＲＡＭの特性が設計値からずれることを抑制できる。
【００７８】
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置が有するＳＲＡＭの構成を示す平面図である。図１３は、図１２に示したＳＲＡＭの等価回路図である。このＳＲＡＭは、デュアルポート型であり、以下の点を除いて、第２の実施形態に示したＳＲＡＭと同様の構成である。本実施形態において、配線ＩＮＣ３３，３４，３５，３６は、配線ＩＮＣ３０と同一層に形成されている。
【００７９】
まず、第１の方向（図中ｘ方向）において、第１アクセストランジスタＡＣ１と第４アクセストランジスタＡＣ４の位置は図１０とは逆になっており、かつ、第２アクセストランジスタＡＣ２と第３アクセストランジスタＡＣ３の位置も図１０とは逆になっている。すなわち、第１アクセストランジスタＡＣ１は、第１の方向において、第４アクセストランジスタＡＣ４を介して第２ロードトランジスタＬＤ２とは逆側に位置している。また、第２アクセストランジスタＡＣ２は、第１の方向において、第３アクセストランジスタＡＣ３を介して第１ロードトランジスタＬＤ１とは逆側に位置している。
【００８０】
また、第１アクセストランジスタＡＣ１の第５拡散層ＳＤ５は、第１ドライバトランジスタＤＲ１の第１拡散層ＳＤ１とは分離されている。そして、第１の方向（図中ｘ方向）において、第５拡散層ＳＤ５と第１拡散層ＳＤ１は互いに重なっている。第５拡散層ＳＤ５は、コンタクト及び配線ＩＮＣ３５を介して第１拡散層ＳＤ１に接続している。配線ＩＮＣ３５は第２の方向（図中ｙ方向）に延伸している。
【００８１】
また、第２アクセストランジスタＡＣ２の第６拡散層ＳＤ６は、第２ドライバトランジスタＤＲ２の第４拡散層ＳＤ４とは分離されている。そして、第１の方向（図中ｘ方向）において、第６拡散層ＳＤ６と第４拡散層ＳＤ４は互いに重なっている。第６拡散層ＳＤ６は、コンタクト及び配線ＩＮＣ３６を介して第４拡散層ＳＤ４に接続している。配線ＩＮＣ３６は第２の方向（図中ｙ方向）に延伸している。
【００８２】
そして、第１ドライバトランジスタＤＲ１の第１拡散層ＳＤ１のうち配線ＩＮＣ３５に接続しているほうは、配線ＩＮＣ３３を介して第３アクセストランジスタＡＣ３の第８拡散層ＳＤ８に接続している。配線ＩＮＣ３３は、第１拡散層ＳＤ１の上から第１の方向（図中ｘ方向）に延伸している。配線ＩＮＣ３３は、コンタクトを介して第１ロードトランジスタＬＤ１の第２拡散層ＳＤ２にも接続している。
【００８３】
さらに、第２ドライバトランジスタＤＲ２の第４拡散層ＳＤ４のうち配線ＩＮＣ３６に接続しているほうは、配線ＩＮＣ３４を介して第４アクセストランジスタＡＣ４の第７拡散層ＳＤ７に接続している。配線ＩＮＣ３４は、コンタクトを介して第２ロードトランジスタＬＤ２の第３拡散層ＳＤ３にも接続している。
【００８４】
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また、第１アクセストランジスタＡＣ１と第１ドライバトランジスタＤＲ１は配線ＩＮＣ３５で接続されており、第３アクセストランジスタＡＣ３と第１ドライバトランジスタＤＲ１は配線ＩＮＣ３３で接続されている。さらに、第２アクセストランジスタＡＣ２と第２ドライバトランジスタＤＲ２は配線ＩＮＣ３６で接続されており、第４アクセストランジスタＡＣ４と第２ドライバトランジスタＤＲ２は配線ＩＮＣ３４で接続されている。配線ＩＮＣ３３〜３６は、低抵抗な金属、例えば銅で形成することができる。この場合、各アクセストランジスタから各ドライバトランジスタまでの抵抗は低くなる。従って、ＳＲＡＭの特性が設計値からずれることを抑制できる。
【００８５】
（第４の実施形態）
図１４及び図１５は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、配線ＩＮＣ２１，２６及びこれと同層に位置する配線が、層間絶縁膜ＩＬ４に形成されている点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。
【００８６】
詳細には、図１４に示すように、層間絶縁膜ＩＬ４は、層間絶縁膜ＩＬ４１及び層間絶縁膜ＩＬ４２をこの順に積層した構成を有している。層間絶縁膜ＩＬ４１にはビアが埋め込まれ、層間絶縁膜ＩＬ４２には配線ＩＮＣ２１，２６及びこれと同層に位置する配線が埋め込まれている。配線ＩＮＣ２１，２６は、例えば銅配線であり、ダマシン法によって形成されている。
【００８７】
また、図１５に示すように、ロジック回路を形成するための配線ＩＮＣ３７も、層間絶縁膜ＩＬ４２に埋め込まれている。
【００８８】
本実施形態意よっても、第１〜第３の実施形態のいずれかと同様の効果を得ることができる。
【００８９】
（第５の実施形態）
図１６及び図１７は、第５の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、ビット線ＢＬ、第１下層配線ＩＮＣ１１、及びこれらと同層に位置する配線が、容量素子ＣＮＤよりも上層に形成されている点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。
【００９０】
詳細には、容量素子ＣＮＤは層間絶縁膜ＩＬ２に埋め込まれている。そしてビット線ＢＬ、第１下層配線ＩＮＣ１１、及びこれらと同層に位置する配線は、層間絶縁膜ＩＬ３の上に形成されている。
【００９１】
本実施形態によっても、第１〜第３の実施形態のいずれかと同様の効果を得ることができる。また本実施形態のようにビット線ＢＬが容量素子ＣＮＤよりも上に位置する場合、第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２は深くなる。ただし、第１コンタクトＣＯＮ１と第２コンタクトＣＯＮ２を離すことができるため、第１コンタクトＣＯＮ１と第２コンタクトＣＯＮ２が上部で短絡することを抑制できる。同様の効果は、第３コンタクトＣＯＮ３と第４コンタクトＣＯＮ４の組み合わせでも得られる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９３】
ＡＣ１ 第１アクセストランジスタ
ＡＣ２ 第２アクセストランジスタ
ＡＣ３ 第３アクセストランジスタ
ＡＣ４ 第４アクセストランジスタ
ＢＬ ビット線
ＣＮＤ 容量素子
ＣＯＮ１ 第１コンタクト
ＣＯＮ２ 第２コンタクト
ＣＯＮ３ 第３コンタクト
ＣＯＮ４ 第４コンタクト
ＣＯＮ５〜１９ コンタクト
ＤＥＬ 誘電膜
ＤＲ１ 第１ドライバトランジスタ（第１トランジスタ）
ＤＲ２ 第２ドライバトランジスタ（第４トランジスタ）
ＧＴ１ 第１ゲート電極
ＧＴ２ 第２ゲート電極
ＧＴ３ 第３ゲート電極
ＧＴ４ 第４ゲート電極
ＧＴ５ 第５ゲート電極
ＧＴ６ 第６ゲート電極
ＧＴ７ 第７ゲート電極
ＧＴ８ 第８ゲート電極
ＩＬ１〜ＩＬ５ 層間絶縁膜
ＩＬ４１ 層間絶縁膜
ＩＬ４２ 層間絶縁膜
ＩＮＣ１１ 第１下層配線
ＩＮＣ１２ 第２下層配線
ＩＮＣ２１〜３７ 配線
ＬＤ１ 第１ロードトランジスタ（第２トランジスタ）
ＬＤ２ 第２ロードトランジスタ（第３トランジスタ）
ＬＥ 下層電極
ＭＴ トランジスタ
ＳＤ１ 第１拡散層
ＳＤ２ 第２拡散層
ＳＤ３ 第３拡散層
ＳＤ４ 第４拡散層
ＳＤ５ 第５拡散層
ＳＤ６ 第６拡散層
ＳＤ７ 第７拡散層
ＳＤ８ 第８拡散層
ＳＴＩ 素子分離膜
ＳＵＢ 基板
ＵＥ 上層電極
ＶＡ１ 第１ビア
ＶＡ２ 第２ビア
【図１】
2014017310.tif 000003
【図２】
2014017310.tif 000004
【図３】
2014017310.tif 000005
【図４】
2014017310.tif 000006
【図５】
2014017310.tif 000007
【図６】
2014017310.tif 000008
【図７】
2014017310.tif 000009
【図８】
2014017310.tif 000010
【図９】
2014017310.tif 000011
【図１０】
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【図１１】
2014017310.tif 000013
【図１２】
2014017310.tif 000014
【図１３】
2014017310.tif 000015
【図１４】
2014017310.tif 000016
【図１５】
2014017310.tif 000017
【図１６】
2014017310.tif 000018
【図１７】
2014017310.tif 000019