(57)【要約】【課題】積層コンデンサが内部に埋め込まれた配線基板において信頼性を向上させる【解決手段】面Ｐ１にＩＣチップ２が搭載されるチップ搭載領域を有するとともに、内部に積層コンデンサ５が埋め込まれている多層配線基板１であって、多層配線基板１のうち、チップ搭載領域の周縁および周縁の周辺の直下に位置する領域を周縁領域ＥＲとして、周縁領域ＥＲに埋め込まれている積層コンデンサ５は、この積層コンデンサ５を構成する複数の内部電極層７２の積層方向ＳＤ２が面Ｐ１に対して垂直となるように配置され、周縁領域ＥＲ以外の領域に埋め込まれている積層コンデンサ５の少なくとも１つは、この積層コンデンサ５を構成する複数の内部電極層７２の積層方向ＳＤ２が面Ｐ１に対して平行となるように配置されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面にチップ部品が搭載されるチップ搭載領域を有するとともに、内部に積層コンデンサが埋め込まれている配線基板であって、
前記配線基板のうち、前記チップ搭載領域の周縁および該周縁の周辺の直下に位置する領域を周縁領域として、
前記周縁領域に埋め込まれている前記積層コンデンサは、該積層コンデンサを構成する複数の内部電極層の積層方向が前記表面に対して垂直となるように配置され、
前記周縁領域以外の領域に埋め込まれている前記積層コンデンサの少なくとも１つは、該積層コンデンサを構成する複数の内部電極層の積層方向が前記表面に対して平行となるように配置されている
ことを特徴とする配線基板。
【請求項２】
前記周縁領域の内側の領域に埋め込まれている前記積層コンデンサの少なくとも１つは、該積層コンデンサを構成する複数の内部電極層の積層方向が前記表面に対して平行となるように配置されている
ことを特徴とする請求項１に記載の配線基板。
【請求項３】
前記周縁領域の内側の領域に埋め込まれている全ての前記積層コンデンサは、該積層コンデンサを構成する複数の内部電極層の積層方向が前記表面に対して平行となるように配置されている
ことを特徴とする請求項２に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサが内部に埋め込まれる配線基板に関する。
【背景技術】
【０００２】
絶縁層と導体層とを交互に積層したビルドアップ層が支持層上に形成されるとともにＩＣチップ等のチップ部品が搭載される配線基板において、支持層の内部に積層コンデンサを埋め込む技術が知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１０３７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、チップ部品が搭載されるとともに積層コンデンサが埋め込まれた配線基板において、埋め込まれた積層コンデンサでクラックが発生し、配線基板の信頼性が損なわれるという問題があった。
【０００５】
本発明は、こうした問題に鑑みてなされたものであり、積層コンデンサが内部に埋め込まれた配線基板において信頼性を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明は、表面にチップ部品が搭載されるチップ搭載領域を有するとともに、内部に積層コンデンサが埋め込まれている配線基板であって、配線基板のうち、チップ搭載領域の周縁および周縁の周辺の直下に位置する領域を周縁領域として、周縁領域に埋め込まれている積層コンデンサは、積層コンデンサを構成する複数の内部電極層の積層方向が表面に対して垂直となるように配置され、周縁領域以外の領域に埋め込まれている積層コンデンサの少なくとも１つは、積層コンデンサを構成する複数の内部電極層の積層方向が表面に対して平行となるように配置されていることを特徴とする配線基板である。
【０００７】
そして本願出願人は、上記積層方向が配線基板の表面に対して垂直となるようにして配線基板に埋め込まれている積層コンデンサは、上記積層方向が配線基板の表面に対して平行となるようにして配線基板に埋め込まれている積層コンデンサよりも、サーマルショックによるクラック発生を抑制することができることを信頼性テストにより見出した。
【０００８】
また上記クラックは、図３に示すように、誘電体層と内部電極層とを交互に積層した積層体の表面と電極とが互いに接触している部分で発生している。このため、上記クラックの発生原因は、内部電極が印刷された誘電体シートを複数積み重ねて積層体を形成した後に積層体の表面から圧力を加えることにより積層コンデンサが製造されることに起因して、積層体の表面で内部応力が残留することにあると考えられる。
【０００９】
したがって、積層コンデンサに内部応力が残留するのを抑制することにより、上記クラックを抑制することができると考えられる。
そして、表面にチップ部品が搭載されるチップ搭載領域を有する配線基板では、上記周縁領域で内部応力が最も大きくなる。
【００１０】
このため本発明の配線基板では、内部応力が最も大きくなる周縁領域に埋め込まれている積層コンデンサを、複数の内部電極層の積層方向が表面に対して垂直となるように配置している。これにより本発明の配線基板は、配線基板に埋め込まれている積層コンデンサでクラックが発生するのを抑制し、配線基板の信頼性を向上させることができる。
【００１１】
また本発明の配線基板は、周縁領域以外の領域に埋め込まれている積層コンデンサの少なくとも１つが、積層コンデンサを構成する複数の内部電極層の積層方向が表面に対して平行となるように配置されている。これにより本発明の配線基板では、周縁領域に埋め込まれている積層コンデンサが発生させる電界と、周縁領域以外の領域に埋め込まれている積層コンデンサのうち内部電極層の積層方向が表面に対して平行となるように配置されている積層コンデンサが発生させる電界とが直交し、両電界が互いに干渉するのを抑制することができる。
【００１２】
また本発明の配線基板では、周縁領域の内側の領域に埋め込まれている積層コンデンサの少なくとも１つは、積層コンデンサを構成する複数の内部電極層の積層方向が表面に対して平行となるように配置されているようにしてもよい。
【００１３】
このように構成された配線基板では、周縁領域に埋め込まれている積層コンデンサが発生させる電界と、周縁領域の内側の領域に埋め込まれている積層コンデンサのうち内部電極層の積層方向が表面に対して平行となるように配置されている積層コンデンサが発生させる電界とが直交するため、両電界が互いに強め合うということがなくなり、チップ搭載領域の直下に埋め込まれている積層コンデンサが発生させる電界がチップ部品に及ぼす影響を抑制することができる。
【００１４】
また、周縁領域に埋め込まれている積層コンデンサが発生させる電界と、周縁領域の内側の領域に埋め込まれている積層コンデンサが発生させる電界とが互いに強め合うということを更になくすために、本発明の配線基板では、周縁領域の内側の領域に埋め込まれている全ての積層コンデンサが、積層コンデンサを構成する複数の内部電極層の積層方向が表面に対して平行となるように配置されているようにしてもよい。
【図面の簡単な説明】
【００１５】
【図１】多層配線基板１の概略構成を示す断面図である。
【図２】多層配線基板１およびＩＣチップ２の平面図および一部拡大図である。
【図３】クラックの発生箇所を示す多層配線基板１の一部断面図である。
【発明を実施するための形態】
【００１６】
以下に本発明の実施形態を図面とともに説明する。
本発明が適用された実施形態の多層配線基板１は、図１に示すように、その両面のうちの一方の面Ｐ１にＩＣチップ２を搭載する。また多層配線基板１は、他方の面Ｐ２に形成されたバンプ３を介して、マザーボード等の他の配線基板（不図示）と接続される。これにより多層配線基板１は、ＩＣチップ２と他の配線基板とを電気的に接続する。
【００１７】
多層配線基板１は、支持層１１とビルドアップ層１２，１３とを備え、支持層１１における一方の面Ｐ１１および他方の面Ｐ１２のそれぞれにビルドアップ層１２およびビルドアップ層１３を積層方向ＳＤ１に沿って積層して構成される。
【００１８】
支持層１１は、支持基板２１と導体層２２，２３を備える。支持基板２１は、例えばガラス繊維にエポキシ樹脂を含侵させた板状部材であり、高い剛性を有する。導体層２２および導体層２３はそれぞれ、支持基板２１における一方の面Ｐ１１および他方の面Ｐ１２に積層される。
【００１９】
支持基板２１内には、支持基板２１を貫通する複数の収容孔２４が形成されている。そして収容孔２４内には、積層コンデンサ５が埋め込まれている。
ビルドアップ層１２は、絶縁層３１、導体層３２、絶縁層３３、導体層３４、絶縁層３５、導体層３６およびソルダーレジスト層３７が順次積層されて構成されている。そして、絶縁層３１，３３，３５内にはそれぞれ、積層方向ＳＤ１に延びて形成されるビア導体３８，３９，４０が設けられる。これにより、導体層２２と積層コンデンサ５は導体層３２と電気的に接続されるとともに、導体層３２，３４はそれぞれ、導体層３４，３６と電気的に接続される。またソルダーレジスト層３７は、導体層３６が配置されている領域に開口部３７０が形成される。そして、開口部３７０内における導体層３６上にバンプ４が形成され、このバンプ４とＩＣチップ２の接続端子２０１とが接続される。
【００２０】
ビルドアップ層１３は、絶縁層５１、導体層５２、絶縁層５３、導体層５４、絶縁層５５および導体層５６が順次積層されて構成されている。そして、絶縁層５１，５３，５５内にはそれぞれ、積層方向ＳＤ１に延びて形成されるビア導体５８，５９，６０が設けられる。これにより、導体層２３と積層コンデンサ５は導体層５２と電気的に接続されるとともに、導体層５２，５４はそれぞれ、導体層５４，５６と電気的に接続される。そして、導体層５６上にバンプ３が形成される。
【００２１】
積層コンデンサ５は、例えばチタン酸バリウム等の誘電体セラミックを材料とする誘電体層７１と、内部電極層７２とが積層方向ＳＤ２に沿って交互に積層されて構成される。
そして積層コンデンサ５は、周縁領域ＥＲでは、内部電極層７２と面Ｐ１とが平行となるように埋め込まれている。また積層コンデンサ５は、周縁領域ＥＲ以外の領域では、内部電極層７２と面Ｐ１とが垂直となるものと、内部電極層７２と面Ｐ１とが平行となるとなるものとがランダムに埋め込まれている。
【００２２】
周縁領域ＥＲは、図２に示すように、多層配線基板１において、多層配線基板１の面Ｐ１上でＩＣチップ２が搭載されている領域（以下、チップ搭載領域という）の周縁とその周辺の直下に位置する領域である。なお図１は、図２のＡ−Ａ断面部を示す図である。
【００２３】
また図２における一部拡大図では、多層配線基板１に埋め込まれている積層コンデンサ５の配置を示している。そして、この一部拡大図では、内部電極層７２と面Ｐ１とが平行となるように埋め込まれている積層コンデンサ５を、ハッチングを施した四角形で示すとともに、内部電極層７２と面Ｐ１とが垂直となるように埋め込まれている積層コンデンサ５を、白抜きの四角形で示している。
【００２４】
そして本願出願人は、積層方向ＳＤ２が多層配線基板１の面Ｐ１に対して垂直となるようにして多層配線基板１に埋め込まれている積層コンデンサ５は、積層方向ＳＤ２が多層配線基板１の面Ｐ１に対して平行となるようにして多層配線基板１に埋め込まれている積層コンデンサ５よりも、サーマルショックによるクラック発生を抑制することができることを信頼性テストにより見出した。
【００２５】
具体的には、積層方向ＳＤ２が面Ｐ１に対して平行となるように埋め込まれている積層コンデンサ５では、例えば低温（−４５℃）と高温（＋１５０℃）でのサーマルショックの付与を１サイクルとして４５０サイクル以上のサーマルショックでクラックが発生することを確認した。一方、積層方向ＳＤ２が面Ｐ１に対して垂直となるように埋め込まれている積層コンデンサ５では、９９０サイクルの上記サーマルショックでクラックが発生していないことを確認した。
【００２６】
また上記クラックは、図３に示すように、誘電体層７１と内部電極層７２とを交互に積層した積層体の表面と電極７３とが互いに接触している部分で発生している（図３のクラックＣＲを参照）。このため、上記クラックの発生原因は、内部電極が印刷された誘電体シートを複数積み重ねて積層体を形成した後に積層体の表面から圧力を加えることにより積層コンデンサ５が製造されることに起因して、積層体の表面で内部応力が残留することにあると考えられる。
【００２７】
したがって、積層コンデンサ５に内部応力が残留するのを抑制することにより、上記クラックを抑制することができると考えられる。
そして、表面にＩＣチップ２が搭載されるチップ搭載領域を有する多層配線基板１では、周縁領域ＥＲで内部応力が最も大きくなる。
【００２８】
このため多層配線基板１では、内部応力が最も大きくなる周縁領域ＥＲに埋め込まれている積層コンデンサ５を、積層方向ＳＤ２が面Ｐ１に対して垂直となるように配置している。これにより多層配線基板１は、多層配線基板１に埋め込まれている積層コンデンサ５でクラックが発生するのを抑制し、多層配線基板１の信頼性を向上させることができる。
【００２９】
また多層配線基板１は、周縁領域ＥＲ以外の領域に埋め込まれている積層コンデンサ５の少なくとも１つが、積層方向ＳＤ２が面Ｐ１に対して平行となるように配置されている。これにより多層配線基板１では、周縁領域ＥＲに埋め込まれている積層コンデンサ５が発生させる電界と、周縁領域ＥＲ以外の領域に埋め込まれている積層コンデンサ５のうち積層方向ＳＤ２が面Ｐ１に対して平行となるように配置されている積層コンデンサ５が発生させる電界とが直交し、両電界が互いに干渉するのを抑制することができる。
【００３０】
また多層配線基板１は、周縁領域ＥＲの内側の領域に埋め込まれている積層コンデンサ５の少なくとも１つが、積層方向ＳＤ２が面Ｐ１に対して平行となるように配置されている。これにより、周縁領域ＥＲに埋め込まれている積層コンデンサ５が発生させる電界と、周縁領域ＥＲの内側の領域に埋め込まれている積層コンデンサ５のうち積層方向ＳＤ２が面Ｐ１に対して平行となるように配置されている積層コンデンサ５が発生させる電界とが直交するため、両電界が互いに強め合うということがなくなり、チップ搭載領域の直下に埋め込まれている積層コンデンサ５が発生させる電界がＩＣチップ２に及ぼす影響を抑制することができる。
【００３１】
以上説明した実施形態において、多層配線基板１は本発明における配線基板、ＩＣチップ２は本発明におけるチップ部品、面Ｐ１は本発明における表面、積層方向ＳＤ２は本発明における複数の内部電極層の積層方向である。
【００３２】
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記実施形態では、周縁領域ＥＲの内側の領域に埋め込まれている積層コンデンサ５の少なくとも１つは、積層方向ＳＤ２が面Ｐ１に対して平行となるように配置されているものを示した。しかし、周縁領域ＥＲに埋め込まれている積層コンデンサ５が発生させる電界と、周縁領域ＥＲの内側の領域に埋め込まれている積層コンデンサ５が発生させる電界とが互いに強め合うということを更になくすために、周縁領域ＥＲの内側の領域に埋め込まれている全ての積層コンデンサ５が、積層方向ＳＤ２が面Ｐ１に対して平行となるように配置されているようにしてもよい。
【符号の説明】
【００３３】
１…多層配線基板、２…ＩＣチップ、５…積層コンデンサ、１１…支持層、１２,１３…ビルドアップ層、２１…支持基板、２２,２３,３２,３４,３６,５２,５４,５６…導体層、２４…収容孔、３１,３３,３５,５１,５３,５５…絶縁層、７１…誘電体層、７２…内部電極層、７３…電極、ＥＲ…周縁領域
【図１】
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【図２】
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【図３】
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