(57)【要約】      （修正有）【課題】改善したオフセットスペーサのプロファイルを有するゲルマニウムチャネル層を備えたトランジスタデバイスの製造方法を提供する。【解決手段】シリコン層またはＳｉＧｅ層を含むダミーゲート構造（ＤＧ）をゲルマニウムチャネル層（ＣＬ）上に設ける工程と、シリコン層またはＳｉＧｅ層側面にシリコン酸化物を形成するように、かつ、ゲルマニウムチャネル層の上に形成された幾らかのゲルマニウム酸化物を除去するように適合した溶液に、ゲルマニウムチャネル層とゲート構造をさらし、側壁（ＳＷ１，ＳＷ２）を形成する工程と、ゲルマニウムチャネル層の上にソース／ドレイン材料を選択的にエピタキシャル成長させることにより、ダミー構造に隣接するゲルマニウムチャネル層の上に、隆起したソース／ドレイン構造（Ｓ，Ｄ）を設ける工程とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲルマニウムチャネル層を備えたＦＥＴトランジスタデバイスを製造する方法であって、
シリコン層またはＳｉＧｅ層を含むゲート構造を前記ゲルマニウムチャネル層の上に設ける工程であって、前記ゲート構造は側壁によって横方向に区切られ、前記シリコン層またはＳｉＧｅ層は前記ゲート構造の或る高さレベルで前記側壁と横方向に接しているようにした工程と、
前記シリコン層またはＳｉＧｅ層のレベルで前記側壁の上にシリコン酸化物を形成するように、かつ、前記ゲルマニウムチャネル層の上に形成された幾らかのゲルマニウム酸化物を除去するように適合した溶液に、前記ゲルマニウムチャネル層と前記ゲート構造をさらす工程と、
前記ゲルマニウムチャネル層の上にソース／ドレイン材料を選択的にエピタキシャル成長させることにより、前記ダミー構造に隣接する前記ゲルマニウムチャネル層の上に、隆起したソース／ドレイン構造を設ける工程とを含む方法。
【請求項２】
前記ゲート構造を設ける工程は、
除去可能ゲート構造を設けることと、
少なくとも１つのダミー酸化物層を設けることと、
ダミーシリコン層またはダミーＳｉＧｅ層を設けることと、
少なくとも１つの誘電体層を設けることとを含む、請求項１に記載の方法。
【請求項３】
パターニングとドライエッチングによって前記ゲート構造のための横スペーサ構造を設ける工程を含まない、請求項２に記載の方法。
【請求項４】
前記少なくとも１つのダミー酸化物層と、前記ダミーシリコン層またはダミーＳｉＧｅ層と、前記少なくとも１つの誘電体層とを除去する工程と、
対応するゲート領域中にｈｉｇｈ−Ｋ誘電体層を設ける工程とをさらに含む、請求項２または３に記載の方法。
【請求項５】
前記溶液は、ゲルマニウム酸化物を除去し、シリコン酸化物に作用しないように適合した、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記溶液は、Ｏ３と脱イオン化水とを含む、請求項５に記載の方法。
【請求項７】
前記ゲルマニウムチャネル層と前記ゲート構造とを、ほぼＯ３フリーの脱イオン化水にさらす工程をさらに含む、請求項６に記載の方法。
【請求項８】
シリコン酸化物の単一の単分子層より大きい厚さを有する前記シリコン層またはＳｉＧｅ層のレベルで、前記側壁の上に前記シリコン酸化物を形成する工程を含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
３ｎｍより小さい厚さを有する前記シリコン層またはＳｉＧｅ層のレベルで、前記側壁の上に前記シリコン酸化物を形成する工程を含む、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
前記ゲルマニウムチャネル層の上にソース／ドレイン層を選択的にエピタキシャル成長させる工程は、前記ゲルマニウムチャネル層の上にのみ成長させることを含む、請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
前記ゲルマニウムチャネル層の上にソース／ドレイン層を選択的にエピタキシャル成長させる工程は、前記ゲート構造の上に成長させることも、前記ゲート構造の前記側壁の上の前記酸化物の上に成長させることも含まない、請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
前記隆起したソース／ドレイン構造を前記ゲルマニウムチャネル層の上に設けた後、前記隆起したソース／ドレイン構造と前記ゲート構造の前記側壁の上の前記酸化物との間に、更なるスペーサ構造を設ける工程を含む、請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
前記ゲルマニウムチャネル層は、ＦＩＮＦＥＴデバイスまたは同等の３ＤトランジスタデバイスのＦＩＮ構造である、請求項１〜１２のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して電界効果半導体デバイス、例えば電界効果トランジスタ（ＦＥＴ）に関し、幾つかの態様では、置換ゲート(replacement gate)プロセスを含む電界効果半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
電界効果半導体デバイスの大規模な集積について、依然として種々の課題が存在している。ＦＥＴトランジスタのゲート長が減少し続けているので、トランジスタの性能にとってはオフセットスペーサの設計が重要になっている。側壁スペーサとも呼ばれるこのような誘電体オフセットスペーサは、要求される寸法がますます小さくなっており、オフセットスペーサのプロファイルを画定するプロセスを制御して所望の臨界寸法を達成するのは、ますます困難である。
【０００３】
それゆえ、特に、置換ゲートプロセスやダマシンゲートプロセスとも呼ばれるゲートラストアプローチに従う製造プロセスでは、ゲート側壁スペーサを形成するためのプロセス技術を使用したゲートスペーサの寸法決め(dimensioning)に対する感度の増加に対処するニーズが存在する。
【０００４】
例えば米国特許出願公開第２００７／０２８７２５９号には、置換ゲートプロセスに従って半導体構造を形成する方法で、ゲート絶縁スペーサを使用することが開示されている。
【０００５】
また、米国特許出願公開第２００６／０１４８１８２号では、置換金属ゲートプロセスを使用して、自己整合型ソースドレイン量子井戸トランジスタまたは高電荷キャリア移動度トランジスタが形成され、側壁スペーサが一時的にダミーゲート電極を囲む(bracket)ようになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オフセットスペーサによりソース／ドレイン（Ｓ／Ｄ）接合部が設けられると共に、エピタキシャル成長しかつ拡散が制限されたソース／ドレインのドープ領域を含むインプラントフリーデバイス、例えば極薄シリコンオンインシュレータ（ＥＴ−ＳＯＩ）デバイスやインプラントフリー（implant free）量子井戸デバイス（例えば米国特許第７９１５６０８号）は、オフセットスペーサの臨界寸法（ＣＤ）に対して非常に高い感度を示す。オフセットスペーサのＣＤを最小化して、外部抵抗の増加とこれに続く駆動電流の低下を制限する必要がある一方、それを小さくしすぎると、ゲートとドレインとの間の高いリークを避けることはできない。例えばＦＩＮＦＥＴのような３Ｄデバイスでは、ＦＩＮ側壁に沿って当該ＣＤを制御することはさらに困難である。
【０００７】
ＦＥＴデバイスを製造する既在の技術についての問題点は、依然として、ソース／ドレインエクステンションからゲートエッジまでの距離の正確な制御を欠いていることである。
【０００８】
本開示の目的は、改善したオフセットスペーサのプロファイルを有するゲルマニウムチャネル層を備えたトランジスタデバイスを製造する方法を提供することである。
【課題を解決するための手段】
【０００９】
この目的は、第１の独立請求項の技術的特性を示す方法により、本開示に従って達成される。
【００１０】
本開示の第１の態様に従って、ゲルマニウムチャネル層を備えたＦＥＴトランジスタデバイスを製造する方法が開示される。この方法は、
シリコン層またはシリコンゲルマニウム層を含むゲート構造をゲルマニウムチャネル層の上に設ける工程であって、
ゲート構造は、側壁によって横方向に区切られ、
シリコン層またはシリコンゲルマニウム層は、ゲート構造の或る高さレベルで、側壁と横方向に接しているようにした工程と、
シリコン層またはＳｉＧｅ層のレベルで側壁の上にシリコン酸化物を形成するように、かつ、ゲルマニウムチャネル層の上に形成された幾らかの(any)ゲルマニウム酸化物を除去するように適合した溶液に、ゲルマニウムチャネル層とゲート構造をさらす(subject)工程と、
ゲルマニウムチャネル層の上にソース／ドレイン材料を選択的にエピタキシャル成長させることにより、ダミー構造に隣接するゲルマニウムチャネル層の上に、隆起したソース／ドレイン構造を設ける工程とを含む。
【００１１】
上記方法による利点は、ゲート構造のシリコン層またはＳｉＧｅ層の高さで、側壁スペーサをシリコン酸化物の形態で形成できる一方で、同時に、隆起した(elevated)ソース／ドレイン領域のエピタキシャル成長のためにゲルマニウムチャネル層が事前洗浄(precleaned)または準備されることである。このようにして、側壁スペーサの自動整合(auto-alignment)が生じる。さらに、隆起したソース／ドレイン構造の／当該構造のためのエピタキシャル成長は、シリコン酸化物層の上では生じない。典型的な先行技術のスペーサ技術では、ＳｉＮを、ＳｉＮに対してエピタキシャル成長が選択的であることを必要とするこれらのスペーサのために使用するが、これは幾分明確でない。ゲルマニウムチャネル層を備えたＦＥＴトランジスタデバイスが、既にシリコン酸化物を含むシャロートレンチアイソレーション(shallow trench isolation:ＳＴＩ)構造であって、当該構造に対するエピタキシャル成長が既に選択的である必要があるような構造と組み合わせてしばしば設けられることが当業者に理解されるであろう。
【００１２】
好都合なことに、本発明に係る電界効果半導体デバイスを製造する方法は、例えばオーバーラップとアンダーラップ(underlap)両方の電界効果半導体デバイスの設計について、ソース領域とドレイン領域のゲート電極エッジまでの距離を画定するための正確な制御を向上させるメカニズムを設けることにより、デバイスの性能特性（例えば抵抗、静電容量およびゲート−ドレインリーク）のより良好な制御と設計を可能にする。その意味で、好都合なことに、本発明に係る方法は、電界効果半導体デバイスの性能特性のより良好な再現性を可能にする。
【００１３】
好都合なことに、本発明に係る方法は、例えばインプラントフリー量子井戸（ＩＦＱＷ）ＦＥＴデバイスやシリコンオンオキサイド（ＳＯＩ）ｐＦＥＴデバイスのようなプレーナ型デバイスと、例えばＦｉｎＦＥＴデバイスのような非プレーナ型ＦＥＴデバイスの両方の製造に適用できる。好都合なことに、非プレーナ型デバイスの場合、ＦＩＮ壁に沿ったＳ／Ｄ−ゲートオーバーラップ／アンダーラップ距離がより正確に制御され、例えばＦＩＮ壁に沿った一定の外部抵抗（Ｒｅｘｔ）が達成される。
【００１４】
ソース／ドレイン材料は、アンドープまたはインサイチュドープ(in-situ doped)とすることができる。それは、ＳｉＧｅ（ＮＭＯＳに好ましい）、ＧｅもしくはＧｅＳｎ（ｐＭＯＳに好ましい）、または好適であることが当業者に知られている他の任意のエピタキシャル成長層を含むことができる。
【００１５】
本発明の実施形態によれば、「シリコン酸化物層」は、シリコン酸化物を９０％より多く、または９５％より多く、または９９％より多く、または９９．９％より多く、９９．９９％より多く含む層を指す。
【００１６】
ダミーゲート構造のシリコン層またはＳｉＧｅ層は、アモルファスまたは多結晶とすることができる。
【００１７】
好ましい実施形態によれば、ゲート構造を設ける工程は、除去可能ゲート構造(removable gate structure:ＲＭＧ)を設けることと、少なくとも１つのダミー酸化物層を設けることと、ダミーシリコン層またはダミーシリコンゲルマニウム層を設けることと、少なくとも１つの更なる誘電体層を設けることとを含む。
【００１８】
好ましい実施形態によれば、この方法は、パターニングとドライエッチングによってゲート構造のための横スペーサ構造を設ける工程を含まない。
【００１９】
本発明の実施形態の一利点は、スペーサの画定のためにドライエッチングが必要でなく、また、その自動整合性に起因して、整合誤差が存在しないことである。
【００２０】
好ましい実施形態によれば、この方法は、少なくとも１つのダミー酸化物層と、ダミーシリコン層またはダミーシリコンゲルマニウム層と、少なくとも１つの誘電体層とを除去する工程と、対応するゲート領域中にｈｉｇｈ−Ｋ誘電体層を設ける工程とをさらに含む。
【００２１】
ゲートとソース／ドレインとの間の距離を充分に制御できることは利点である。置換ゲートプロセスを適用する場合、シリコン層またはシリコンゲルマニウム層と、ダミーゲートスタックの任意の誘電体層を、このように形成されたシリコン酸化物スペーサに整合させることができる。さらに、ｈｉｇｈ−Ｋ誘電体の使用は、ＦＥＴトランジスタデバイスに対する好適な特性を提供できる。
【００２２】
好ましい実施形態によれば、溶液は、ゲルマニウム酸化物を除去し、シリコン酸化物に作用しないように適合している。
【００２３】
好ましい実施形態によれば、溶液は、Ｏ３と脱イオン化水とを含む。
【００２４】
好ましい実施形態によれば、この方法は、ゲルマニウムチャネル層とゲート構造とを、ほぼＯ３フリーの脱イオン化水にさらす工程をさらに含む。
【００２５】
好ましい実施形態によれば、この方法は、シリコン酸化物の単一の閉じた(closed)単分子層より大きい厚さを有するシリコン層またはシリコンゲルマニウム層のレベルで、側壁の上にシリコン酸化物を形成する工程を含む。好ましくは、厚さは３ｎｍより小さく、より好ましくは２ｎｍより小さく、さらに好ましくは１ｎｍより小さい。より大きい厚さを除外するものではない。
【００２６】
好ましい実施形態によれば、ゲルマニウムチャネル層の上にソース／ドレイン層を選択的にエピタキシャル成長させる工程は、ゲルマニウムチャネル層の上にのみ成長させることを含む。
【００２７】
好ましい実施形態によれば、ゲルマニウムチャネル層の上にソース／ドレイン層を選択的にエピタキシャル成長させる工程は、ゲート構造の上に成長させることも、ゲート構造の側壁の上の酸化物の上に成長させることも含まない。
【００２８】
好ましい実施形態によれば、この方法は、隆起したソース／ドレイン構造をゲルマニウムチャネル層の上に設けた後、隆起したソース／ドレイン構造とゲート構造の側壁の上の酸化物との間に、更なるスペーサ構造を設ける工程を含む。
【００２９】
これは、ＦＥＴトランジスタデバイスの特性をさらに変更する利点を提供する。
【００３０】
好ましい実施形態によれば、ゲルマニウムチャネル層は、ＦＩＮＦＥＴデバイスまたは同等の(similar)３ＤトランジスタデバイスのＦＩＮ構造である。
【００３１】
溶液によるウェットプロセスの等方性が、ドープされたソース／ドレイン領域とＦＩＮ側壁全体に沿ったチャネルとの間で一定のオフセットを生成するという利点を提供することが理解されるであろう。
【００３２】
さらに、本開示は、以下の説明および添付の図面により明らかにされることになる。
【図面の簡単な説明】
【００３３】
【図１】本開示に係る第１の実施形態を示す。
【図２】本開示に係る第２の実施形態を示す。
【図３】本開示に係る第３の実施形態を示す。
【図４】本開示に係る第４の実施形態を示す。
【図５】シリコン基板ウエハの上でのソース（Ｓ）とドレイン（Ｄ）の層成長後の上面ＳＥＭ画像を示す。
【図６】シリコン基板ウエハの上でのソース（Ｓ）とドレイン（Ｄ）の層成長後の断面ＴＥＭ画像を示す。
【発明を実施するための形態】
【００３４】
特定の実施形態に関して、特定の図面を参照しつつ本開示について説明することになる。しかし、本開示はこれに限定されず、請求項によってのみ限定される。記載した図面は概略的に過ぎず、非限定的である。説明目的のために、図面では幾つかのエレメントの大きさを誇張し、また、スケール通り描いていないことがある。寸法および相対寸法は、本開示を実施するための実際の縮小に必ずしも対応していない。
【００３５】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似のエレメントを区別するために用いており、必ずしもシーケンス順、時系列を表すものではない。用語は、好適な状況下で交換可能であり、本開示の実施形態は、本明細書で説明、図示したものとは別のシーケンスで動作可能である。
【００３６】
また、説明および請求項での用語「上(top)」「下(under)」「〜の上方に(over)」「〜の下方に(under)」などは、説明目的で用いており、必ずしも相対的な位置を記述するために使用していない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した本開示の実施形態は、本明細書で説明または図示したものとは別の向きで動作可能である。
【００３７】
さらに、種々の実施形態について「好ましい」と述べるが、これは本開示を実施する例示的な態様であって、本開示の範囲を制限するものでないと解釈すべきである。
【００３８】
請求項で用いる用語「備える、有する、含む(comprising)」は、それ以降に列挙された手段に限定するものと解釈すべきでない。それは、他のエレメントまたは工程を除外しない。記述した特徴、整数、工程またはコンポーネントの存在は、参照したように特定するよう解釈する必要があるが、１つ以上の他の特徴、整数、工程もしくはコンポーネント、またはこれらのグループの存在または追加を除外しない。したがって、「ＡとＢとを備えたデバイス」という表現の範囲を、コンポーネントＡとＢのみからなるデバイスに限定すべきでなく、本開示に関して、ＡとＢがデバイスのコンポーネントとして列挙されているに過ぎない。さらに、請求項は、これらのコンポーネントの等価物を含むと解釈すべきである。
【００３９】
図１は、本開示の一実施形態に係るＦＥＴトランジスタデバイスの製造初期段階での断面図を示しており、当該デバイスは、チャネル層またはチャネル領域を有する基板層ＳＬと、チャネル領域の両端に位置しかつ当該チャネル領域に隣接したソース領域Ｓおよびドレイン領域Ｄと、ダミーゲートＤＧと、ダミー誘電体ＤＤとを備える。シリコン酸化物層ＯＸが、ダミーゲート構造内の多結晶シリコン層の側壁ＳＷ１，ＳＷ２を覆い、側壁ＳＷＯ１，ＳＷＯ２を画定する。
【００４０】
このデバイスは、以下のように製造できる。
基板層ＳＬの上にゲルマニウムチャネル層ＣＬを堆積させ、続いてダミー誘電体層ＤＤとＤＧアモルファスシリコンまたは多結晶シリコン層（あるいは、例としてＳｉＧｅ層を使用できる）を堆積させる。次に、ＤＤ層で停止するドライエッチングプロセスを使用してＤＧ層をパターニングする。次に、ウェットプロセスまたはドライプロセスのいずれかにより、ＤＧとＣＬ層に向けてＤＤ層を選択的に除去する。シリコン酸化物誘電体層の場合、フッ化水素酸を使用したウェットプロセスによりＤＤを除去できる。この時点で、本開示は洗浄工程を含む。洗浄工程では、ＤＧから露出したシリコンを酸化して薄い化学的ＳｉＯ２層ＯＸとする一方で、露出したゲルマニウムＣＬの上に成長した最終のＧｅＯｘを最小化し、後続のソースＳ層とドレインＤ層の選択的なエピタキシャル成長が、露出した酸化物フリーのゲルマニウムＣＬ層の上でのみ生じ、酸化されたＤＧの上部と側壁の上でブロックされるようにする。これにより、ダミーゲートのシリコンまたはシリコンゲルマニウムの側壁にシリコン酸化物が形成されることに加えて、ダミーゲートの上に保護酸化物層が設けられることが想定される。あるいは、当該技術分野で知られているように、ダミーゲートのシリコンまたはシリコンゲルマニウムの上にシリコン酸化物のハードマスクを付加する別の工程を適用できる。
【００４１】
図２には同様のデバイスを示しており、スペーサｓ１１とｓ１２が、ダミーゲート構造の酸化側壁ＯＸの上に、かつ／または、当該酸化側壁ＯＸに隣接し、もしくは隣り合う状態で設けられ、さらにＦＥＴトランジスタデバイスの特性を規定するようにしている。
【００４２】
スペーサＳ１１とＳ１２は、好ましくはＤＤおよびＯＸとは異なる材料から作成され、Ｓ１１とＳ１２に向かうＤＤのウェット除去について、充分に高い選択性が存在する。これらのスペーサＳ１１とＳ１２は、Ｓ層とＤ層の成長後に堆積させ、異方的にパターニングする。これらのスペーサの主な目的は、ＤＧ層とＤＤ層と側壁シリコン酸化物ＯＸの除去（置換ゲートフロー）後に残ったキャビティの横方向の大きさの大幅な増加を妨げることである。
【００４３】
図３は、スペーサをパターニングしてＤＧキャビティの横方向の大きさを制御するのでなく、同じ目的で均一層Ｌ１を堆積させることができる類似の実施形態を示す。この層は、例えば窒化ケイ素を含むことができる。
【００４４】
図４は、置換ゲートプロセス後の本発明の別の実施形態を示す。図２に関して開示した実施形態から、ＤＧ層とＤＤ層とＯＸ層を選択的にＳ１１とＳ１２（例えば窒化ケイ素が可能である）まで除去した後、キャビティを最終のゲートスタックで充填する。最終のゲートスタックは、典型的にｈｉｇｈ−Ｋ（高誘電率）誘電体である誘電体層ＤＬと、最終の導電性ゲートスタック材料ＧＥとからなる。このように、いわゆる除去可能ゲート、ｈｉｇｈ−Ｋラストのフローによって組合せを作る。ゲート誘電体とシリコン層の側壁に形成される酸化物とを含むダミーゲートＤＧを除去してｈｉｇｈ−Ｋ誘電体で置換し、側壁ＳＷＤ１，ＳＷＤ２を画定する。ＧＥのエッジとドープされたＳ層およびＤ層との間に、誘電体厚さＤ１で最終のオフセットを設ける。充分に制御されたＤＬ層の堆積は、ドーパントの拡散に応じて、残りのプロセス中に、ゲートスタックＧＥの下側で高度に制御されたドーパントのアンダーラップまたはオーバーラップを可能にする。
【００４５】
図５と６は、シリコン基板ウエハの上にソース（Ｓ）層とドレイン（Ｄ）層が成長した後の上面ＳＥＭ画像と断面ＴＥＭ画像を示す。図６は、図１に関して説明した実施形態に対応する。この実験で、層ＳＬは、シリコン基板の上にエピタキシャル成長した厚いＳｉＧｅ緩和層(relaxed layer)である。ＣＬは、ＳｉＧｅのＳＬ層の上にエピタキシャル堆積したゲルマニウム層である。ＤＤは、厚さ５ｎｍのシリコン酸化物層である。ダミーゲート層ＤＧは、厚さ１００ｎｍのドライパターニングされたアモルファスシリコン層である。ＤＤ層のウェット除去後、Ｏ３／ＤＩＷ洗浄工程とＯフリーＤＩＷ洗浄工程を実施した。これに続いて、厚さ１０ｎｍのＳとＤのゲルマニウム層をエピタキシャル成長させた。本開示で説明しているように、Ｓ層とＤ層は露出したＣＬ層の上でのみ成長しており、ＤＧ層とＯＸ層の上で成長は起こっていない。ＴＥＭ画像は、ダミーゲート構造の側壁での酸化物の存在を示している。
【００４６】
要約すると、ダミー多結晶シリコン（ポリｓｉ）またはＳｉＧｅゲートとゲルマニウムチャネルが異なる材料であることに起因して、ソース／ドレインのエピタキシャル堆積前に、ゲルマニウム活性領域に対するポリｓｉまたはＳｉＧｅゲートの選択的酸化を適用できる。一例では、Ｏ３／ＤＩＷリンスを使用した後、好ましくはＯ３フリーＤＩＷウェットリンスを使用し、シリコンまたはＳｉＧｅゲートの化学酸化物を作成する一方で、ゲルマニウム表面にゲルマニウム酸化物が存在しない状態とする。それゆえ、先行技術で典型的に必要とされる、Ｏ３／ＤＩＷ洗浄と任意のＯフリーＤＩＷ洗浄の後のオフセットスペーサの封入を必要とすることなく、インサイチュドープされ、エピタキシャル成長したＳ／Ｄを、ゲートに向かって選択的に成長させることができる。これは、例えばＦＩＮＦＥＴデバイスのような３Ｄデバイスに特に魅力的であり、等方性ウェット処理は、ＦＩＮ側壁全体に沿って、Ｓ／Ｄエピタキシャル層とダミーゲートとの間の一定のオフセットを可能にする。後続のＲＭＧ−ｈｉｇｈ−Ｋ−ラストのフローにおいて、ｈｉｇｈ−Ｋの堆積は、Ｓ／Ｄドーパントとチャネルとの間に高度に制御されたオフセットを提供する。
【００４７】
本発明の実施形態についての一般的な特徴は、Ｓ／Ｄ領域のエピタキシャル成長の前に選択的な低温酸化プロセスを使用することである。ゲルマニウムチャネルデバイスでは、かかる処理の例は、Ｏ３／脱イオン化水（ＤＩＷ）中でのウェット化学洗浄である。ゲルマニウムに対するポリＳｉの選択的な酸化はポリＳｉゲートと側壁の酸化層での成長を生じない一方、インサイチュドープされたエピタキシャル層はゲルマニウムＳ／Ｄ領域の上で成長する。このように、Ｓ／Ｄドープされたエピタキシャル層をポリＳｉゲートに対して整合させるために、オフセットスペーサの形成プロセスが必要とされない。
【００４８】
ＲＭＧ−ＨＫＬフローと組み合わせて、堆積したｈｉｇｈ−Ｋの厚さにより、ＲＭＧ金属ゲート材料とＳ／Ｄ接合部との間の最小の分離が制御される。さらに、Ｓ／Ｄ接合部とゲートとの間のオーバーラップは、コンタクトエッチストップ層（ＣＥＳＬ，Ｌ１）または第２スペーサ材料の損失を、Ｓ／Ｄドーパントの選択的な拡散と組み合わせて制御することにより増大させることができる。好ましくは、除去工程の不完全な選択性に起因するこの損失は、ゲート構造の横寸法方向または幅方向でのコンタクトエッチストップ層（ＣＥＳＬ，Ｌ１）または第２スペーサ材料を、２ｎｍを超えて除去しない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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