(57)【要約】【課題】複数の半導体チップ間の隙間及び配線基板と半導体チップの隙間へのボイドの発生を低減できる半導体装置を提供する。【解決手段】配線基板１０上に積層されたＮ（Ｎは正の整数）段の半導体チップ２１−２４、３０と、前記配線基板上に形成され、前記Ｎ段の半導体チップを覆うと共に前記Ｎ段の半導体チップ間の隙間及び前記配線基板と最下段の前記半導体チップとの間の隙間を充填する封止樹脂５０とからなり、前記配線基板と前記Ｎ段の半導体チップのうちの少なくとも（Ｎ−１）段までの半導体チップは貫通孔を有し、前記貫通孔に前記封止樹脂が配置されることを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に積層されたＮ（Ｎは正の整数）段の半導体チップと、
前記配線基板上に形成され、前記Ｎ段の半導体チップを覆うと共に前記Ｎ段の半導体チップ間の隙間及び前記配線基板と最下段の前記半導体チップとの間の隙間を充填する封止樹脂とからなり、
前記配線基板と前記Ｎ段の半導体チップのうちの少なくとも（Ｎ−１）段までの半導体チップは貫通孔を有し、前記貫通孔に前記封止樹脂が配置されることを特徴とする半導体装置。
【請求項２】
前記封止樹脂はフィラーが含有されており、前記フィラーは１０μｍ以下の大きさで構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎ段の半導体チップのうちの少なくとも（Ｎ−１）段までの半導体チップの貫通孔は、平面視で互いに重なる位置に配置されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
積層されたＮ（Ｎは正の整数）段の半導体チップから成るチップ積層体を配線基板上に搭載する工程と、
前記配線基板上に搭載された前記チップ積層体を覆うと共に前記Ｎ段の半導体チップ間の隙間及び前記配線基板と最下段の前記半導体チップとの間の隙間を充填するように溶融樹脂で封止する工程と、を含み、
前記配線基板と前記Ｎ段の半導体チップのうちの少なくとも（Ｎ−１）段までの半導体チップには貫通孔を設けることにより、前記溶融樹脂による封止工程に際し、前記Ｎ段の半導体チップ間の隙間及び前記配線基板と最下段の前記半導体チップとの間の隙間に生じた気泡を、前記貫通孔を通して排気するようにした半導体装置の製造方法。
【請求項５】
フィラーを含有する前記溶融樹脂を用い、前記フィラーは１０μｍ以下の大きさで構成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯端末のような小型電子機器の普及に伴う小型化の要求に応えるために複数の半導体チップを積層した構造を持つ半導体装置が提供されている。
【０００３】
特許文献１には、複数の半導体チップを積層して半導体チップ間の隙間にアンダーフィル材を充填することによりチップ積層体を形成した後、チップ積層体を配線基板に搭載し、前記チップ積層体を覆うように配線基板上に封止樹脂を形成する技術が開示されている。
【０００４】
一方、特許文献２には、半導体チップ間にアンダーフィル材を充填せずに、配線基板上に積層された複数の半導体チップを樹脂封止する技術が開示されている。
【０００５】
更に、特許文献３には、回路基板上にフリップチップ実装したICを、含有されるフィラーの大きさが10μｍ以下のトランスファ成形樹脂を用いて封止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５１３４７号公報
【特許文献２】特開２００７−０３６１０４号公報
【特許文献３】特開２０００−２９４６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の技術の場合、チップ積層体へのアンダーフィル材の充填は、毛細管現象により充填するため、充填に時間を要して処理効率が悪く、半導体装置の組立コストが高くなる。
【０００８】
これに対し、特許文献２の技術によれば、半導体チップ間に予めアンダーフィル材を充填する工程が無いので半導体装置の組立コストの低減を図ることができるが、樹脂封止の際に半導体チップ間へボイドの発生するおそれがある。
【課題を解決するための手段】
【０００９】
本発明の態様による半導体装置は、配線基板と、前記配線基板上に積層されたＮ（Ｎは正の整数）段の半導体チップと、前記配線基板上に形成され、前記Ｎ段の半導体チップを覆うと共に前記Ｎ段の半導体チップ間の隙間及び前記配線基板と最下段の前記半導体チップとの間の隙間を充填する封止樹脂とからなり、前記配線基板と前記Ｎ段の半導体チップのうちの少なくとも（Ｎ−１）段までの半導体チップは貫通孔を有し、前記貫通孔に前記封止樹脂が配置されることを特徴とする。前記封止樹脂はフィラーを含有しても良く、この場合、前記フィラーは１０μｍ以下の大きさで構成されるのが望ましい。
【００１０】
本発明の別の態様によれば、積層されたＮ（Ｎは正の整数）段の半導体チップから成るチップ積層体を配線基板上に搭載する工程と、前記配線基板上に搭載された前記チップ積層体を覆うと共に前記Ｎ段の半導体チップ間の隙間及び前記配線基板と最下段の前記半導体チップとの間の隙間を充填するように溶融樹脂で封止する工程と、を含み、前記配線基板と前記Ｎ段の半導体チップのうちの少なくとも（Ｎ−１）段までの半導体チップには貫通孔を設けることにより、前記溶融樹脂による封止工程に際し、前記Ｎ段の半導体チップ間の隙間及び前記配線基板と最下段の前記半導体チップとの間の隙間に生じた気泡を、前記貫通孔を通して排気するようにした半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
上記により、配線基板とこの配線基板上に積層された複数の半導体チップに貫通孔を設け、貫通孔に前記封止樹脂が配置されることで、複数の半導体チップ間の隙間及び配線基板と半導体チップの隙間へのボイドの発生を低減でき、半導体装置の信頼性を向上できる。特に、封止樹脂に含有されるフィラーを１０μｍ以下の大きさとすることで、半導体チップ間の隙間及び貫通孔にフィラーを詰まらせることなく、良好に封止樹脂を充填できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るＣｏＣ型半導体装置の概略構成を示す断面図である。
【図２】図１に示された半導体装置に用いる半導体チップ（メモリチップ、IFチップ）に形成されるバンプ、貫通孔について説明するための平面図である。
【図３】図１に示された半導体装置の変形例を示す断面図である。
【図４】図１に示された半導体装置の組立工程の一部である、半導体チップの積層工程を説明するための断面図である。
【図５】図４に続く、半導体装置の組立工程の一部である、チップ積層体の樹脂封止工程を説明するための断面図である。
【図６】図５の樹脂封止工程においてボイドの生成が低減される理由を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して本発明の実施形態について説明する。
【００１４】
図１は、本発明の第１の実施形態に係るＣｏＣ（Chip on Chip）型半導体装置の概略構成を示す断面図であり、図２は、図１に示された半導体装置に用いる半導体チップに形成されるバンプ、貫通孔について説明するための平面図である。
【００１５】
第１の実施形態に係る半導体装置では、図１に示すように、複数の半導体チップが積層されて成るチップ積層体が、配線基板１０上に搭載されている。配線基板１０は、絶縁基材１０−１の両面に絶縁膜（ソルダーレジスト）１０−２が形成されている。チップ積層体は、ここでは４つのメモリチップ２１〜２４とこれら４つのメモリチップを制御するためのIFチップ３０とから構成される。最上に位置するメモリチップ２４は、他のメモリチップ２１〜２３と同一構成のメモリ回路と同一配置の複数の表面バンプ２４−１が形成されているが、メモリチップ２３に形成されているような貫通電極２３−３と裏面バンプ２３−２が形成されない点で他のメモリチップと異なる。
【００１６】
各メモリチップは、メモリチップ２３について言えば、例えばシリコン基板の一面に所定のメモリ回路が形成されている。そして、シリコン基板の一面側には前記メモリ回路に電気的に接続された複数の電極パッドが所定の配置で形成されている。また、前記メモリ回路が形成された回路層の上には絶縁性の保護膜が形成されて回路形成面を保護している。前記保護膜には開口部が設けられて前記電極パッドが露出される。更に、前記シリコン基板の一面には、前記複数の電極パッド上にそれぞれ形成された複数の表面バンプ２３−１が形成されている。表面バンプ２３−１は、例えばＣｕからなる柱状体であり、メモリチップ表面から突出するように形成されている。そして、表面バンプ２３−１上にはＣｕ拡散防止用のＮｉメッキ層と酸化防止用のＡｕメッキ層が形成されている。表面バンプ２３−１は、例えば図２（ａ）に示すように、メモリチップ２３の一面の略中央部位に１列で配置されており、表面バンプ２３−１の列と平行な２つの辺に沿ってそれぞれ複数のダミーバンプ２３−４が配置されている。
【００１７】
メモリチップ２３におけるシリコン基板の他面上には複数の裏面バンプ（図１の２３−２）が形成されており、前記複数の裏面バンプはそれぞれ対応する表面バンプ２３−１に貫通電極（図１の２３−３）を介して電気的に接続されている。前記裏面バンプは例えばＣｕからなる柱状体であり、メモリチップ裏面から突出するように形成されている。そして裏面バンプの表面上にはＳｎ／Ａｇはんだメッキ層が形成されている。シリコン基板の他面にはまた複数のダミーバンプ２３−６（図１）が配置されており、裏面バンプと同様、貫通電極２３−７（図１）を介して表面側のダミーバンプ２３−４と電気的に接続されている。
【００１８】
メモリチップ２３における表面バンプ列とダミーバンプ列の間の略中央部位には、貫通孔２３−５が形成されている。貫通孔２３−５は、貫通電極２３−３（図１）を形成する際の貫通孔と同時に形成するため、貫通電極を形成する際の貫通孔と同じ径、例えば１５μｍで構成される。
【００１９】
最上段に位置するメモリチップ２４は、前述したように、他のメモリチップとほぼ同じメモリチップであり、シリコン基板の一面に形成された複数の表面バンプ２４−１、ダミーバンプ２４−４を有しているが、シリコン基板を貫通する貫通電極が形成されておらず、他面には裏面バンプが形成されていない。最上段のメモリチップ２４は、例えば１００μｍ厚で構成され、他のメモリチップ２１〜２３の厚さ、例えば５０μｍと比べて大きい厚さを持つように構成されている。最上段のメモリチップ２４はまた、他のメモリチップ２１〜２３と同様に、表面バンプ列とダミーバンプ列の間の略中央部位に、貫通孔２４−５が形成されている。
【００２０】
尚、最上段のメモリチップ２４と隣接するメモリチップ２３との間に生ずるボイド（気泡）は、隣接するメモリチップ２３の貫通孔２３−５から抜けることができる。それ故、IFチップを含むメモリチップの積層段数をＮ（Ｎは正の整数）段とした場合、図３に示すように、少なくとも（Ｎ−１）段までのメモリチップに貫通孔を設け、Ｎ段、すなわち最上段のメモリチップ２４は貫通孔を設けないように構成しても良い。また、Ｎ段の半導体チップのうちの少なくとも（Ｎ−１）段までの半導体チップの貫通孔は、平面視で互いに重なる位置に配置されるのが好ましいが、これに限らない。
【００２１】
図１に戻って、配線基板１０と複数のメモリチップとの間には、IFチップ３０が積層配置されている。IFチップ３０は、各メモリチップを制御する制御回路が形成されており、メモリチップより小さいサイズで構成されている。
【００２２】
図２（ｂ）に示されるように、IFチップ３０においては、他面側の裏面バンプ３０−２がメモリチップ（例えば２３）の表面バンプ（例えば２３−１）に対応して配置されている。裏面バンプ３０−２には、表面側に至る貫通電極３０−３（図１）が接続されている。IFチップ３０における複数の表面バンプ３０−１は、配線基板１０上に２列に並設された接続パッド１１（図１）に搭載するために、２００μｍ以上の広いピッチで２列に並設され、表面の回路層の配線（破線で示す）により貫通電極と接続するように再配線されている。IFチップ３０は、メモリチップの貫通孔（例えば２３−５）に対応した位置に、貫通孔３０−５が形成されている。IFチップ３０の貫通孔３０−５もメモリチップの貫通孔と同様に構成されている。
【００２３】
図１に戻って、前記チップ積層体の搭載される配線基板１０にも貫通孔１０−５が形成されており、配線基板１０の貫通孔１０−５は、前記チップ積層体のそれぞれのメモリチップ２１〜２４、IFチップ３０に形成された貫通孔の近傍位置にそれぞれ配置されている。
【００２４】
そして、配線基板１０の一面には封止樹脂５０が形成されており、前記チップ積層体は封止樹脂５０で覆われる。封止樹脂５０は、例えば１０μｍ以下のフィラーを含有しているモールドアンダーフィル材が用いられ、配線基板１０とチップ積層体の間の隙間及びメモリチップ間（メモリチップとIFチップとの間を含む）の隙間、それぞれのメモリチップの貫通孔と配線基板の貫通孔も良好に充填される。寸法例を挙げると、表面バンプと裏面バンプは、それぞれ約１０μｍの高さで構成され、メモリチップ間の隙間は２０μｍ程度とされる。
【００２５】
以上のように、第１の実施形態による半導体装置は、配線基板と、前記配線基板上に積層された複数の半導体チップと、前記配線基板上に形成され前記複数の半導体チップを覆うと共に前記複数の半導体チップ間の隙間を充填する封止樹脂とからなり、前記配線基板と前記複数の半導体チップに貫通孔を配置するように構成している。このような構成による半導体装置は、樹脂モールドに際して、配線基板とチップ積層体との間の隙間、複数の半導体チップ間の隙間にボイドが発生しようとしても、複数の半導体チップに形成された貫通孔及び配線基板の貫通孔を通してパッケージ外にボイドを排気できるため、ボイドの残留を低減できる。これにより半導体装置の信頼性を向上できる。さらに、半導体チップ間に予めアンダーフィル材を充填する工程が必要ないため、半導体装置の組立コストを低減できる。また前記封止樹脂に含有されるフィラーを、チップ間の隙間を２０μｍとした場合に、その半分以下、例えば１０μｍ以下の大きさで構成することで、半導体チップ間の隙間にフィラーを詰まらせることなく、良好に封止樹脂を充填できる。また半導体チップ間に予め供給されるアンダーフィル材を無くすことができるため、チップ積層体の側面に形成されるフィレット部等の樹脂溜りがなくなるため、アンダーフィル材の硬化収縮等により半導体チップにかかる応力を低減できる。
【００２６】
図４〜図６は、第１の実施形態に係る半導体装置の組立工程を示す断面図である。
【００２７】
はじめに、図４を参照して、メモリチップ（半導体チップ）の積層工程について説明する。
【００２８】
図４（ａ）において、ボンディングステージ１００上に、チップ積層体の最上段となるメモリチップ２４を、表面バンプ２４−１を上側にして搭載する。メモリチップ２４は、吸着孔１００−１を通した真空チャックでボンディングステージ１００上に保持される。
【００２９】
図４（ｂ）において、ボンディングツール２００による吸着孔２００−１を通した真空チャックで、チップ積層体の上から２段目となるメモリチップ２３を保持し、メモリチップ２４上に積層する。積層に際しては、メモリチップ２３の裏面バンプ２３−２側を下向きにし、フリップチップボンディングにより裏面バンプ２３−２をメモリチップ２４の表面バンプ２４−１に、ダミーバンプ２３−６をメモリチップ２４のダミーバンプ２４−４にそれぞれ接続する。このようにして、図４（ｂ）では、メモリチップ２４−２３−２２−２１の順でメモリチップ２１まで積層した状態を示している。
【００３０】
図４（ｃ）において、上記と同様、ボンディングツール２００による真空チャックで、チップ積層体の最下段となるIFチップ３０を保持し、メモリチップ２１上に積層する。
【００３１】
図４（ｄ）は上記積層工程で得られたチップ積層体を示し、メモリチップ間（メモリチップとIFチップとの間を含む）に予めアンダーフィル材を充填する工程は必要ない。
【００３２】
次に、図５を参照して、図４に続く、チップ積層体の樹脂封止工程について説明する。
【００３３】
まず、図５（ａ）に示すように、チップ積層体が搭載される配線基板１０’が準備される。配線基板１０’は、例えばガラスエポキシ配線基板であり、マトリックス状に配置された複数の製品形成領域ＡＲを有している。図５（ａ）では、便宜上、１つの製品形成領域ＡＲとその両隣の製品形成領域の一部を示し、以下では、主に、１つの製品形成領域ＡＲとそこに搭載されるチップ積層体について説明する。
【００３４】
製品形成領域ＡＲには、それぞれ所定の配線パターンが形成され、配線１２は、部分的に絶縁膜（例えばソルダーレジスト、図１の１０−１，１０−２）で覆われている。隣り合う製品形成領域ＡＲ間は、ダイシングラインＤＬとなる。製品形成領域ＡＲの一面側の配線１２の絶縁膜から露出された部位には、複数の接続パッド１１、１１’が形成されている。ここでは、IFチップ３０の２列の表面バンプ３０−１に対応するように接続パッド１１が２列並設され、配線１２による接続のために接続パッド１１’が形成されている。製品形成領域ＡＲの他面の配線１２の絶縁膜から露出された部位には、複数のランド１３が形成されている。接続パッド１１’とこれに対応するランド１３とが、配線１２により電気的に接続されている。
【００３５】
次に、図５（ｂ）に示すように、配線基板１０’は、ボンディング工程に移行される。このボンディング工程では、例えばボンディング装置（図示しない）のボンディングツール（図示しない）により、チップ積層体をその最上段のメモリチップ２４の裏面側で吸着保持する。そして、配線基板１０’の各製品形成領域ＡＲに、チップ積層体を、ボンディングツールにより高温、例えば３００℃程度で荷重を印加し、フリップチップボンディングする。これにより、図５（ｂ）に示すように、配線基板１０’の各製品形成領域ＡＲに、チップ積層体が搭載され、IFチップ３０の表面バンプ３０−１と配線基板１０’の接続パッド１１とが電気的に接続される。なお、チップ積層体の接合は、荷重だけでなく、超音波を印加するように構成してもよい。
【００３６】
次に、図５（ｃ）に示すように、チップ積層体が搭載された配線基板１０’は、モールド（樹脂封止）工程に移行される。このモールド工程では、配線基板１０’は、トランスファモールド装置（図示しない）の上型と下型からなる成型金型（図示しない）にセットされる。成型金型の上型には複数のチップ搭載部を一括的に覆うようにキャビティが形成されており、このキャビティ内に配線基板１０’上のチップ積層体が配置される。そして、成型金型のゲート部からキャビティ内に加熱溶融された封止樹脂５０を注入し、配線基板１０’上のチップ積層体の搭載面側を封止する。この封止樹脂５０としては、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。そして、配線基板１０’の一面側のキャビティが封止樹脂５０で充填された状態で、所定の温度、例えば１８０℃程度でキュアすることで、封止樹脂５０が熱硬化され、図５（ｃ）に示すように、配線基板１０’の複数の製品形成領域ＡＲを一括的に覆う封止樹脂５０の層が形成される。その後、封止樹脂５０の層が形成された配線基板１０’を、所定の温度でベークすることで、封止樹脂５０が完全に硬化される。
【００３７】
続いて、図５（ｄ）を参照して、封止樹脂５０の層が形成された配線基板１０’は、ボールマウント工程に移行され、配線基板１０’の他面に形成されたランド１３に、導電性の金属ボール、例えば半田ボール１５を搭載し、外部端子を形成する。このボールマウント工程では、配線基板１０’上に配置された複数のランド１３に合せて、複数の吸着孔が形成されたボールマウンター（図示しない）のマウントツール（図示しない）を用いて、金属からなる半田ボール１５をマウントツールで吸着保持し、吸着保持された半田ボール１５にフラックスを転写形成し、配線基板１０’上の複数のランド１３に一括搭載する。そして、全ての製品形成領域ＡＲへの半田ボール１５搭載後、配線基板１０’をリフローすることで外部端子が形成される。
【００３８】
次に、図５（ｅ）に示すように、半田ボール１５が搭載された配線基板１０’は、基板ダイシング工程に移行され、配線基板１０’を切断し、個々の製品形成領域ＡＲに分離する。この基板ダイシング工程では、配線基板１０’の封止樹脂５０の層側にダイシングテープ（図示しない）を貼着し、ダイシングテープによって配線基板１０’を支持する。その後、ダイシング装置（図示しない）のダイシングブレード（図示しない）により縦横に切断して、製品形成領域ＡＲ毎に分離する。そして配線基板１０’の切断分離後、ダイシングテープから樹脂封止体をピックアップすることで、図５（ｅ）に示すような複数のＣｏＣ型の半導体装置が得られる。
【００３９】
図６は、図５の樹脂封止工程においてボイドの生成が低減される理由を説明するための断面図である。
【００４０】
図６（ａ）に示すように、樹脂封止に際して、成型金型の上型３００−１と下型３００−２の間のキャビティ内に溶融状態の封止樹脂５０を注入した際、隣り合うメモリチップの間、メモリチップとIFチップの間、IFチップと配線基板１０’の間にボイドが生成されようとしたとする。
【００４１】
この場合、図６（ｂ）に示すように、ボイド（気泡）は、それぞれのメモリチップ、IFチップに形成された貫通孔（例えば２１−５、３０−５）と、配線基板１０’に形成された貫通孔１０−５を介して封止パッケージ外に排気できる。
【００４２】
これにより、図６（ｃ）に示すように、配線基板１０’とチップ積層体との間、メモリチップ相互間の隙間へのボイドの残留を低減できる。またチップ積層体の複数のメモリチップ間へのアンダーフィルを充填する工程を無くすことができることで、半導体装置の組立コストを低減できる。
【００４３】
以上、本発明を好ましい実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施形態では、配線基板と複数のメモリチップ（IFチップを含む）にそれぞれ２つの貫通孔を形成、配置する場合について説明したが、貫通孔は１つ又は３つ以上形成、配置するように構成しても良い。またメモリチップの貫通孔と配線基板の貫通孔の形成位置がずれている場合について説明したが、平面的に重なる位置に配置するように構成しても良い。
【００４４】
さらに上記実施形態では、４つのメモリチップとIFチップとからなるチップ積層体について説明したが、複数のメモリチップのチップ積層体やメモリチップとロジックチップのチップ積層体等、どのような半導体チップの組合せに適用しても良い。また４段以下、或いは６段以上のチップ積層体に適用しても良い。
【符号の説明】
【００４５】
１０、１０’    配線基板
１１、１１’    接続パッド
１２    配線
１３    ランド
１５    半田ボール
２１〜２４    メモリチップ
２１−１、２３−１、３０−１、２４−１    表面バンプ
２３−２、３０−２    裏面バンプ
２３−３、２３−７、３０−３    貫通電極
２１−４、２３−４、２３−６、２４−４    ダミーバンプ
１０−５、２３−５、３０−５    貫通孔
３０    IFチップ
５０    封止樹脂
１００    ボンディングステージ
２００    ボンディングツール
３００−１    成型金型の上型
３００−２    成型金型の下型
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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