(57)【要約】【課題】優れた逆向耐圧を確保できながら、順方向電圧を低くできる半導体装置およびその製造方法を提供すること。【解決手段】表面７Ａおよび裏面７Ｂを有するドリフト層７と、ドリフト層７の厚さ方向途中に形成され、ドリフト層７とは異なるドーパントを有する半導体からなる埋め込み層９と、埋め込み層９と同一面内に隣り合って形成され、ドリフト層７よりもドーパント濃度が高いｎ型の低抵抗層８と、表面７Ａ側においてドリフト層７に電気的に接続されたアノード電極１３と、裏面７Ｂ側においてドリフト層７に電気的に接続されたカソード電極１０とを含む半導体装置１を作製する。【選択図】図２
2014017326.tif 000002
【特許請求の範囲】
【請求項１】
表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層の厚さ方向途中に形成され、前記ドリフト層とは異なるドーパントを有する半導体からなる埋め込み層と、
前記埋め込み層に隣り合って形成され、前記ドリフト層よりもドーパント濃度が高い第１導電型の低抵抗部と、
前記表面側において前記ドリフト層に電気的に接続された第１電極と、
前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む、半導体装置。
【請求項２】
前記埋め込み層は、複数形成されている、請求項１に記載の半導体装置。
【請求項３】
前記複数の埋め込み層は、前記ドリフト層の前記表面に平行な面内方向に互いに間隔を空けて配列されており、
前記低抵抗部は、前記複数の前記埋め込み層と同一の面内方向に沿って形成された低抵抗層を含む、請求項２に記載の半導体装置。
【請求項４】
前記埋め込み層は、その全体が前記低抵抗層の表面部に埋め込まれ、前記低抵抗層と前記ドリフト層との前記表面側の界面を形成している、請求項３に記載の半導体装置。
【請求項５】
前記埋め込み層は、その全体が前記低抵抗層内において前記低抵抗層と前記ドリフト層との界面から離れた位置に埋め込まれている、請求項３に記載の半導体装置。
【請求項６】
前記埋め込み層は、前記表面側および前記裏面側に形成された前記低抵抗層と前記ドリフト層との上下両界面の間に、前記低抵抗層の厚さ方向全体に渡って埋め込まれている、請求項３に記載の半導体装置。
【請求項７】
前記埋め込み層は、前記低抵抗層と前記ドリフト層との界面を横切って前記低抵抗層および前記ドリフト層の両方に埋め込まれている、請求項３に記載の半導体装置。
【請求項８】
前記低抵抗層は、前記ドリフト層の厚さ方向に複数形成されている、請求項３〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ドリフト層の厚さ方向に互いに隣り合う前記低抵抗層間の距離は、１μｍ〜１００μｍである、請求項８に記載の半導体装置。
【請求項１０】
前記面内方向に互いに隣り合う前記埋め込み層間の距離は、１μｍ〜１００μｍである、請求項３〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記埋め込み層は、前記ドリフト層を前記表面側から見たときに、互いに隣り合う前記埋め込み層間の距離に関して規則正しく配列されている、請求項２〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記埋め込み層は、ストライプ状に配列されている、請求項１１に記載の半導体装置。
【請求項１３】
前記埋め込み層は、行列状に配列されている、請求項１１に記載の半導体装置。
【請求項１４】
前記埋め込み層は、隣り合う前記埋め込み層を互い違いにずらした千鳥状に配列されている、請求項１１に記載の半導体装置。
【請求項１５】
前記埋め込み層は、前記ドリフト層よりも高い抵抗を有する高抵抗層を含む、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記高抵抗層は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有する、請求項１５に記載の半導体装置。
【請求項１７】
前記ドリフト層が、ｎ−型ドリフト層であり、
前記埋め込み層は、ｐ＋型埋め込み層である、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１８】
前記第１電極は、前記ドリフト層との間にショットキー障壁を形成するアノード電極を含み、
前記第２電極は、前記ドリフト層との間にオーミック接合を形成するカソード電極を含む、請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記半導体装置は、
前記ドリフト層の前記表面に露出するように形成された第１導電型のソース領域と、
前記ソース領域に対して前記ドリフト層の前記裏面側に前記ソース領域に接するように形成された第２導電型のチャネル領域とをさらに含み、
前記第１電極は、前記ソース領域との間にオーミック接合を形成するソース電極を含み、
前記第２電極は、前記ドリフト層との間にオーミック接合を形成するドレイン電極を含む、請求項１〜１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項１〜２０のいずれか一項に記載の半導体装置。
【請求項２２】
表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層の厚さ方向途中に形成され、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有する半導体からなる埋め込み層と、
前記表面側において前記ドリフト層に電気的に接続された第１電極と、
前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む、半導体装置。
【請求項２３】
基板上に、第１導電型のワイドバンドギャップ半導体をエピタキシャル成長させることによって、下側ドリフト層を形成し、その後、前記下側ドリフト層よりもドーパント濃度が高い低抵抗層を形成する工程と、
前記低抵抗層に選択的にイオン注入することによって、前記低抵抗層の面内方向に互いに間隔を空けた複数の埋め込み層を形成する工程と、
前記埋め込み層の形成後、第１導電型のワイドバンドギャップ半導体をさらにエピタキシャル成長させることによって上側ドリフト層を形成する工程とを含む、半導体装置の製造方法。
【請求項２４】
前記埋め込み層を形成する工程は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を前記低抵抗層に注入する工程を含む、請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記埋め込み層を形成する工程は、前記ドーパントの注入後、１０００℃以上の温度でアニール処理する工程を含む、請求項２４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１は、ｎ型基板と、ｎ型基板上に形成されたｎ−型ドリフト層と、ｎ−型ドリフト層上の一部に形成されたアノードと、ｎ型基板の下面に形成されたカソードと、ｎ−型ドリフト層内に形成された複数のｐ＋型の埋め込み層とを含む、ＳｉＣ半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２７８２４号公報
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の第１の局面に係る半導体装置は、表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、前記ドリフト層の厚さ方向途中に形成され、前記ドリフト層とは異なるドーパントを有する半導体からなる埋め込み層と、前記埋め込み層に隣り合って形成され、前記ドリフト層よりもドーパント濃度が高い第１導電型の低抵抗部と、前記表面側において前記ドリフト層に電気的に接続された第１電極と、前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む（請求項１）。
【０００５】
この構成によれば、オフ時（逆方向電圧印加時）に、埋め込み層からドリフト層内に空乏層を延ばすことができる。これにより、埋め込み層がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層のキャリア濃度を増やすことができる。そのため、ドリフト層の抵抗を低くできるので、順方向電圧を低くすることができる。
一方、埋め込み層の近傍領域ではオン時に、埋め込み層を迂回する電流と、当該近傍領域を流れる電流が集中するため、電流が流れ難くなるおそれがある。そこで、本発明の半導体装置は、低抵抗部によって埋め込み層の近傍領域の抵抗を低くできるので、たとえ当該近傍領域に電流が集中しても、電流をスムーズに流すことができる。その結果、順方向電圧を一層低くすることができる。
【０００６】
前記埋め込み層は、複数形成されていることが好ましい（請求項２）。この構成により、複数の埋め込み層からドリフト層内に空乏層を延ばすことができるので、ドリフト層のキャリア濃度を一層増やすことができる。
前記複数の埋め込み層が、前記ドリフト層の前記表面に平行な面内方向に互いに間隔を空けて配列されている場合、前記低抵抗部は、前記複数の前記埋め込み層と同一の面内方向に沿って形成された低抵抗層を含むことが好ましい（請求項３）。
【０００７】
この場合、複数の埋め込み層が同一の面内に配列されているので、空乏層をドリフト層の厚さ方向にバランスよく延ばすことができる。また、互いに隣り合う埋め込み層の間の部分の電流流路が狭くなって抵抗が高くなりやすいが、当該部分を低抵抗層とすることによって、順方向電圧の低減も達成することができる。
同一面内に配列される複数の埋め込み層の埋め込み態様としては、たとえば、以下の態様を適用することができる。なお、埋め込み態様は、これらに限らない。
【０００８】
たとえば、前記埋め込み層は、その全体が前記低抵抗層の表面部に埋め込まれ、前記低抵抗層と前記ドリフト層との前記表面側の界面を形成していてもよい（請求項４）。また、前記埋め込み層は、その全体が前記低抵抗層内において前記低抵抗層と前記ドリフト層との界面から離れた位置に埋め込まれていてもよい（請求項５）。また、前記埋め込み層は、前記表面側および前記裏面側に形成された前記低抵抗層と前記ドリフト層との上下両界面の間に、前記低抵抗層の厚さ方向全体に渡って埋め込まれていてもよい（請求項６）。また、前記埋め込み層は、前記低抵抗層と前記ドリフト層との界面を横切って前記低抵抗層および前記ドリフト層の両方に埋め込まれていてもよい（請求項７）。
【０００９】
前記低抵抗層は、前記ドリフト層の厚さ方向に複数形成されていることが好ましい（請求項８）。また、前記ドリフト層の厚さ方向に互いに隣り合う前記低抵抗層間の距離は、１μｍ〜１００μｍであってもよい（請求項９）。前記面内方向に互いに隣り合う前記埋め込み層間の距離は、１μｍ〜１００μｍであってもよい（請求項１０）。
前記埋め込み層は、前記ドリフト層を前記表面側から見たときに、互いに隣り合う前記埋め込み層間の距離に関して規則正しく配列されていることが好ましい（請求項１１）。
【００１０】
具体的には、前記埋め込み層は、ストライプ状に配列されていてもよいし（請求項１２）、行列状に配列されていてもよいし（請求項１３）、隣り合う前記埋め込み層を互い違いにずらした千鳥状に配列されていてもよい（請求項１４）。これらの構成によれば、空乏層を当該複数の埋め込み層の面内にバランスよく延ばすことができる。
また、前記埋め込み層は、前記ドリフト層よりも高い抵抗を有する高抵抗層を含んでいてもよい（請求項１５）。この場合、前記高抵抗層は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有することが好ましい（請求項１６）。
【００１１】
一方、前記ドリフト層が、ｎ−型ドリフト層である場合、前記埋め込み層は、ｐ＋型埋め込み層であってもよい（請求項１７）。
前記第１電極は、前記ドリフト層との間にショットキー障壁を形成するアノード電極を含み、前記第２電極は、前記ドリフト層との間にオーミック接合を形成するカソード電極を含んでいてもよい（請求項１８）。つまり、前記半導体装置は、ショットキーバリアダイオードを含んでいてもよい。
【００１２】
前記半導体装置が、前記ドリフト層の前記表面に露出するように形成された第１導電型のソース領域と、前記ソース領域に対して前記ドリフト層の前記裏面側に前記ソース領域に接するように形成された第２導電型のチャネル領域とをさらに含む場合、前記第１電極は、前記ソース領域との間にオーミック接合を形成するソース電極を含み、前記第２電極は、前記ドリフト層との間にオーミック接合を形成するドレイン電極を含んでいてもよい（請求項１９）。つまり、前記半導体装置は、縦型のＭＩＳＦＥＴを含んでいてもよい。
【００１３】
また、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であってもよい（請求項２０）。具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ  絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）等であってもよい（請求項２１）。
【００１４】
本発明の第２の局面に係る半導体装置は、表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層の厚さ方向途中に形成され、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を有する半導体からなる埋め込み層と、前記表面側において前記ドリフト層に電気的に接続された第１電極と、前記裏面側において前記ドリフト層に電気的に接続された第２電極とを含む（請求項２２）。
【００１５】
この構成によれば、オフ時（逆方向電圧印加時）に、埋め込み層からドリフト層内に空乏層を延ばすことができる。これにより、埋め込み層がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層のキャリア濃度を増やすことができる。そのため、ドリフト層の抵抗を低くできるので、順方向電圧を低くすることができる。
また、先に挙げたＨｅ（ヘリウム）等のドーパントを含む埋め込み層は、当該ドーパントをドリフト層に注入した後、１０００℃以上でのアニール処理で形成できる。そのため、別途アニール処理を行わなくても、イオン注入後のエピタキシャル成長時の温度によってアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置の製造効率を向上させることができる。
【００１６】
本発明の第１の局面に係る半導体装置の製造方法は、基板上に、第１導電型のワイドバンドギャップ半導体をエピタキシャル成長させることによって、下側ドリフト層を形成し、その後、前記下側ドリフト層よりもドーパント濃度が高い低抵抗層を形成する工程と、前記低抵抗層に選択的にイオン注入することによって、前記低抵抗層の面内方向に互いに間隔を空けた複数の埋め込み層を形成する工程と、前記埋め込み層の形成後、第１導電型のワイドバンドギャップ半導体をさらにエピタキシャル成長させることによって上側ドリフト層を形成する工程とを含む、半導体装置の製造方法である。
【００１７】
この方法によって、本発明の半導体装置を製造することができる。
前記埋め込み層を形成する工程は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を前記低抵抗層に注入する工程を含むことが好ましい（請求項２４）。
【００１８】
先に挙げたＨｅ（ヘリウム）等のドーパントを含む埋め込み層は、当該ドーパントを低抵抗層に注入した後、１０００℃以上でのアニール処理で形成できる。そのため、別途アニール処理を行わなくても、上側ドリフト層のエピタキシャル成長時の温度によってアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置の製造効率を向上させることができる。また、当該ドーパントは、上側ドリフト層のエピタキシャル成長時に上側ドリフト層に拡散し難いので、上側ドリフト層の濃度管理を簡単に行うことができる。
【００１９】
なお、前記埋め込み層を形成する工程は、前記ドーパントの注入後、１０００℃以上の温度でアニール処理する工程を含んでいてもよい（請求項２５）。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】図２は、図１の切断面線II−IIから見た断面図である。
【図３】図３（ａ）〜（ｅ）は、前記埋め込み層のレイアウト図である。
【図４】図４は、前記埋め込み層の埋め込み態様を説明するための図である。
【図５Ａ】図５Ａは、前記半導体装置の製造工程の一部を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す図である。
【図６】図６は、本発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。
【図７】図７は、本発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。
【図８】図８は、前記半導体装置のドリフト層のドーパント濃度の変化を説明するための図である。
【図９】図９は、前記半導体装置のドリフト層のドーパント濃度の変化を説明するための図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、図１は、本発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３（ａ）〜（ｅ）は、前記埋め込み層のレイアウト図である。図４は、前記埋め込み層の埋め込み態様を説明するための図である。
【００２２】
半導体装置１は、４Ｈ−ＳｉＣが採用された素子である。４Ｈ−ＳｉＣは、ワイドバンドギャップ半導体（絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体）であり、具体的には、その絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。半導体装置１の表面は、環状のガードリング２によって、ガードリング２の内側のアクティブ領域３と、ガードリング２の外側の外周領域４とに区画されている。
【００２３】
図２を参照して、半導体装置１は、ｎ＋型ＳｉＣからなる基板５と、基板５の表面５Ａに順に積層されたｎ−型ＳｉＣからなるバッファ層６と、ｎ−型ＳｉＣからなるドリフト層７と、ドリフト層７の厚さ方向途中に介在された低抵抗部としての低抵抗層８と、ドリフト層７の厚さ方向途中に埋め込まれた埋め込み層９とを含む。基板５の裏面５Ｂには、その全域を覆うように第２電極としてのカソード電極１０が形成されている。カソード電極１０は、基板５との間にオーミック接合を形成しており、基板５を介してドリフト層７に電気的に接続されている。
【００２４】
低抵抗層８は、ドリフト層７の表面７Ａに平行な面内方向に沿ってドリフト層７の全域に渡って形成されている。これにより、ドリフト層７は、低抵抗層８を境に上下に選択的に分断されている。この実施形態では、低抵抗層８は、ドリフト層７の厚さ方向に複数層形成されている（図２では、一例として２層の低抵抗層８が示されている。）。この場合、ドリフト層７の厚さ方向に互いに隣り合う低抵抗層８間の距離Ｄ１（複数の低抵抗層８のピッチ）は、たとえば、１μｍ〜１００μｍであり、具体的には、５μｍ程度である。
【００２５】
埋め込み層９は、この実施形態では、複数形成されている。複数の埋め込み層９は、低抵抗層８と同一の面内方向に沿って互いに間隔を空けて配列されている。たとえば、複数の埋め込み層９は、ドリフト層７を表面７Ａ側から見たときに、互いに隣り合う埋め込み層９間の距離に関して規則正しく配列されていることが好ましい。
具体例としては、図３（ａ）〜図３（ｅ）に示すレイアウトがある。図３（ａ）〜（ｅ）では、明瞭化のために、平面視ではドリフト層７で覆われている埋め込み層９を実線で示してある。
【００２６】
図３（ａ）は、複数の埋め込み層９が、等しい間隔Ｄ２を空けてストライプ状に配列されている例である。
図３（ｂ）および（ｅ）は、複数の埋め込み層９が、図の紙面上下左右に等しい間隔Ｄ３を空けて行列上に配列されている例である。この場合、各埋め込み層９は、図３（ｂ）に示すような四角形状であってもよいし、図３（ｅ）に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等であってもよい。
【００２７】
図３（ｃ）および図３（ｄ）は、複数の埋め込み層９、隣り合う埋め込み層９を互い違いにずらした千鳥状に配列されている。すなわち、図の上下方向における各列の埋め込み層９が、当該列の横の列の埋め込み層９と隣り合わないように互い違いに配列されている。さらに、この例では、図の上下方向における各列の埋め込み層９の間隔Ｄ４と、図の左右方向における各行の埋め込み層９の間隔Ｄ５が互いに等しくなっている（Ｄ４＝Ｄ５）。また、各埋め込み層９の形状は、図３（ｃ）に示すような四角形状であってもよいし、図３（ｄ）に示すような六角形状であってもよい。さらに、図示していないが、三角形状、五角形状、円形状等であってもよい。
【００２８】
また、図３（ａ）〜（ｅ）において、互いに隣り合う埋め込み層９間の距離Ｄ２，Ｄ３，Ｄ４，Ｄ５は、たとえば、１μｍ〜１００μｍであり、具体的には、５μｍ程度である。
なお、図３（ａ）〜（ｅ）に示した埋め込み層９のレイアウトや各埋め込み層９の形状は、本発明の埋め込み層の一例に過ぎず、半導体装置１の特性等により適宜変更することができる。
【００２９】
また、低抵抗層８と同一面内に配列される複数の埋め込み層９の埋め込み態様としては、たとえば、図４に示す態様がある。
たとえば、埋め込み層９Ａは、その全体が低抵抗層８の表面部に埋め込まれ、低抵抗層８とドリフト層７との表面７Ａ側の界面Ｂ１の一部を形成している例である。
埋め込み層９Ｂは、その全体が低抵抗層８内において低抵抗層８とドリフト層７との表面７Ａ側の界面Ｂ１および裏面７Ｂ側の界面Ｂ２のいずれからも離れた位置に埋め込まれている例である。
【００３０】
埋め込み層９Ｃは、表面７Ａ側および裏面７Ｂ側に形成された低抵抗層８とドリフト層７との上下両界面Ｂ１，Ｂ２の間に、低抵抗層８の厚さ方向全体に渡って埋め込まれている例である。つまり、埋め込み層９Ｃは、上下両界面Ｂ１，Ｂ２の一部を形成している。
埋め込み層９Ｄ，９Ｅは、低抵抗層８とドリフト層７との界面Ｂ１，Ｂ２を横切って低抵抗層８およびドリフト層７の両方に埋め込まれている例である。具体的には、埋め込み層９Ｄは界面Ｂ１を横切って、界面Ｂ１から表面７Ａ側（上側）に突出している。一方、埋め込み層９Ｅは界面Ｂ２を横切って、界面Ｂ２から裏面７Ｂ側（下側）に突出している。
【００３１】
なお、埋め込み層９Ａ〜９Ｅは、必ずしも低抵抗層８に接している必要はなく、低抵抗層８の近傍に低抵抗層８から間隔を空けて埋め込まれていてもよい。
ドリフト層７の表面７Ａには、ドリフト層７の一部をアクティブ領域３として露出させるコンタクトホール１１を有し、当該アクティブ領域３を取り囲む外周領域４を覆うフィールド絶縁膜１２が形成されている。
【００３２】
フィールド絶縁膜１２上には、第１電極としてのアノード電極１３が形成されている。アノード電極１３は、フィールド絶縁膜１２のコンタクトホール１１内でドリフト層７に接合されたショットキーメタル１４と、このショットキーメタル１４に積層されたコンタクトメタル１５との２層構造を有している。
ショットキーメタル１４は、ドリフト層７との間にショットキー障壁を形成している。また、ショットキーメタル１４は、コンタクトホール１１に埋め込まれているとともに、フィールド絶縁膜１２におけるコンタクトホール１１の周縁部を上から覆うように、当該コンタクトホール１１の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１２の周縁部は、ドリフト層７およびショットキーメタル１４により、全周にわたってその上下両側から挟まれている。したがって、ドリフト層７におけるショットキー接合の外周領域は、フィールド絶縁膜１２の周縁部により覆われることとなる。
【００３３】
コンタクトメタル１５は、アノード電極１３において、半導体装置１の最表面に露出して、ボンディングワイヤ等が接合される部分である。また、コンタクトメタル１５は、ショットキーメタル１４と同様に、フィールド絶縁膜１２におけるコンタクトホール１１の周縁部を上から覆うように、当該コンタクトホール１１の外方へフランジ状に張り出している。
【００３４】
ドリフト層７をアクティブ領域３と外周領域４に区画するガードリング２は、フィールド絶縁膜１２のコンタクトホール１１の内外に跨るように（アクティブ領域３および外周領域４に跨るように）、当該コンタクトホール１１の輪郭に沿って形成されている。したがって、ガードリング２は、コンタクトホール１１の内方へ張り出し、コンタクトホール１１内のアノード電極１３の終端部１６に接する内側部分と、コンタクトホール１１の外方へ張り出し、フィールド絶縁膜１２の周縁部を挟んでアノード電極１３に対向する外側部分とを有している。
【００３５】
半導体装置１の最表面には、表面保護膜１７が形成されている。表面保護膜１７の中央部には、アノード電極１３（コンタクトメタル１５）を露出させる開口１８が形成されている。ボンディングワイヤ等は、この開口１８を介してコンタクトメタル１５に接合される。
半導体装置１の各部の詳細について以下に説明を加える。
【００３６】
半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／角〜２０ｍｍ／角である。
ガードリング２は、たとえば、ｐ型ドーパントを含む半導体層である。ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。また、ガードリング２の深さは、１０００Å〜１００００Å程度であってよい。また、ガードリング２のコンタクトホール１１の内側へのはみ出し量（幅）は、２０μｍ〜８０μｍ程度であり、コンタクトホール１１の外側へのはみ出し量（幅）は、２μｍ〜２０μｍ程度であってもよい。
【００３７】
基板５の厚さは、５０μｍ〜６００μｍであり、その上のバッファ層６の厚さは、０．１μｍ〜１μｍであり、ドリフト層７の厚さは、３μｍ〜１００μｍであってもよい。また、基板５、バッファ層６およびドリフト層７に含まれるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。基板５およびドリフト層７のドーパント濃度の関係は、基板５のドーパント濃度が相対的に高く、ドリフト層７のドーパント濃度が基板５に比べて相対的に低い。具体的には、基板５のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であり、ドリフト層７のドーパント濃度は、５×１０１４〜５×１０１６ｃｍ−３であってもよい。また、バッファ層６のドーパント濃度は、１×１０１７〜５×１０１８ｃｍ−３であってもよい。
【００３８】
一方、埋め込み層９は、この実施形態では、ｎ型ＳｉＣからなる基板５およびドリフト層７とは異なるドーパントを有する半導体層である。
たとえば、埋め込み層９は、ドーパントとしてＨｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｃ（炭素）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＯ（酸素）からなる群から選択される少なくとも１種を含む半導体であってもよい。このようなドーパントを含む埋め込み層９は、この実施形態では、基板５やドリフト層７よりも高い抵抗を有する層（高抵抗層）である。たとえば、高抵抗層からなる埋め込み層９のシート抵抗は、１ＭΩ／□以上である。埋め込み層９が高抵抗層の場合、たとえば、１×１０１６ｃｍ−３〜５×１０２０ｃｍ−３の濃度で含有されている埋め込み層９のドーパントの活性化率を５％未満、好ましくは、０％〜０．１％にすることにより、上記した範囲のシート抵抗は達成されている。なお、ドーパントの活性化率とは、半導体装置１の製造工程においてドリフト層７に注入したドーパントの全数に対して、活性化したドーパントの個数の割合を示している。
【００３９】
また、埋め込み層９は、ｐ型ドーパントを有するｐ＋型埋め込み層であってもよい。ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。この場合、埋め込み層９のドーパント濃度は、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３であってよい。
カソード電極１０は、ｎ型ＳｉＣとの間にオーミック接合を形成できる金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ）からなる。カソード電極１０は、たとえば、基板５（ＳｉＣ）の裏面５ＢにＮｉやＴｉをスパッタ法によって形成し、熱処理して合金化することによりオーミック接合層を形成した後、そのオーミック接合層上にスパッタ法によって形成することにより得てもよい。
【００４０】
フィールド絶縁膜１２は、たとえば、ＳｉＯ２（酸化シリコン）で構成することができ、たとえば、熱酸化やプラズマＣＶＤ（化学的気相成長）によって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
アノード電極１３のうちショットキーメタル１４は、ドリフト層７に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、後者の一例としてのポリシリコン等で構成することができる。一方、コンタクトメタル１５は、たとえば、Ａｌ（アルミニウム）で構成することができる。すなわち、Ａｌ（アルミニウム）で構成された電極は、ドリフト層７にショットキー接合できると共に、コンタクトメタルとしても使用できるので、この場合には、アノード電極１３をＡｌ単層の電極として構成することができる。
【００４１】
表面保護膜１７は、たとえばＳｉＮ（窒化シリコン）膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１では、アノード電極１３に正電圧、カソード電極１０に負電圧が印加される順方向バイアス状態になることにより、カソード電極１０からアノード電極１３へと、ドリフト層７のアクティブ領域３を介して電子（キャリア）が移動して電流が流れる。これにより、半導体装置１（ショットキーバリアダイオード）が動作する。
【００４２】
そして、半導体装置１のショットキー接合部分（ドリフト層７とアノード電極１３との間）に逆方向電圧が印加されると、アノード電極１３（金属）／ドリフト層７（半導体層）のショットキー界面から基板５へ向かってドリフト層７の内部に空乏層が広がる。さらにこの実施形態では、ドリフト層７に埋め込み層９が埋め込まれているので、複数の埋め込み層９からも基板５へ向かってドリフト層７の内部に空乏層を延ばすことができる。これにより、埋め込み層９がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層７のキャリア濃度を増やすことができる。そのため、ドリフト層７の抵抗を低くできるので、順方向電圧を低くすることができる。とりわけこの実施形態では、複数の埋め込み層９が同一の面内に規則的に配列されているので、空乏層をドリフト層７の厚さ方向および面内方向の両方向にバランスよく延ばすことができる。
【００４３】
一方、互いに隣り合う埋め込み層９の間の部分では電流流路が狭くなって抵抗が高くなりやすい。そのため、オン時に、埋め込み層９を迂回する電流と、埋め込み層９の近傍領域を流れる電流が、当該埋め込み層９の間の部分に集中するため、電流が流れ難くなるおそれがある。そこで、この半導体装置１は、低抵抗層８によって埋め込み層９の間の部分抵抗を低くできるので、たとえ当該埋め込み層９の間の部分に電流が集中しても、電流をスムーズに流すことができる。その結果、順方向電圧を一層低くすることができる。
【００４４】
図５Ａ〜図５Ｄは、半導体装置１の製造工程の一部を工程順に示す図である。
図５Ａに示すように、基板５の表面５Ａにバッファ層６、ドリフト層７の下部（下側ドリフト層１９）および低抵抗層８を順にエピタキシャル成長させる。各層６〜８を形成する際、それぞれのドーパント濃度に応じて供給ガスの流量を調節する。たとえば、下側ドリフト層１９の形成から低抵抗層８の形成への移行時には、ｎ型ドーパント（たとえばＮ（窒素））の流量を上げる。
【００４５】
次に、図５Ｂに示すように、埋め込み層９の最終形状に対応したレジストパターン２０を、フォトリソグラフィによって形成する。このレジストパターン２０をマスクとして、低抵抗層８へ向かって、３０ｋｅＶ〜８００ｋｅＶのエネルギでドーパント（たとえば、先に例示したドーパント）を注入（一段注入）する。これにより、低抵抗層８の表面部に、ドーパントが高濃度に注入された高濃度ドーパント層２１が形成される。なお、図４に示した埋め込み層９の低抵抗層８に対する相対位置は、ドーパントの注入エネルギを調節することによって適宜変更することができる。
【００４６】
次に、図５Ｃに示すように、基板５をアニール処理する。埋め込み層９が高抵抗層の場合、アニール処理は、注入されたドーパントの衝突により低抵抗層８のＳｉＣ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入されたドーパントを活性化させない程度の温度、具体的には、１０００℃以上の温度、好ましくは、１１００℃〜１４００℃の温度で行われる。これにより、高濃度ドーパント層２１が高抵抗の層に変質して、埋め込み層９が形成される。一方、埋め込み層９がｐ＋型埋め込み層の場合、アニール処理は、注入されたドーパントを活性化させる温度（埋め込み層９が高抵抗層の場合よりも高いアニール温度）、好ましくは、１７００℃〜１９００℃の温度で行われる。
【００４７】
次に、図５Ｄに示すように、下側ドリフト層１９上の低抵抗層８からＳｉＣ半導体をエピタキシャル成長させることによって、ドリフト層７の一部（上側ドリフト層２２）および低抵抗層８を順に形成し、当該低抵抗層８に埋め込み層９を選択的に形成する。この後、ドリフト層７の一部と、埋め込み層９を有する低抵抗層８とを含む１単位を、ドリフト層７の厚さになるまで繰り返し形成する。最終的なドリフト層７の形成後、表面７Ａに選択的にイオン注入およびアニール処理することにより、ガードリング２を形成する。
【００４８】
その後は、フィールド絶縁膜１２、アノード電極１３、表面保護膜１７、カソード電極１０等を形成する。こうして、図２等に示す構造の半導体装置１が得られる。
以上、図５Ａ〜図５Ｄに示す方法によれば、埋め込み層９が高抵抗層である場合、ドーパントを低抵抗層８に注入した後（図５Ｂ参照）、１０００℃以上でのアニール処理で形成できる。そのため、上側ドリフト層２２のエピタキシャル成長時の温度（たとえば、１５００℃〜１７００℃）によって結晶性回復のためのアニール処理と同等の効果を得ることができる。その結果、工程数を減らすことができるので、半導体装置１の製造効率を向上させることができる。また、当該ドーパントは、上側ドリフト層２２のエピタキシャル成長時に上側ドリフト層２２に拡散し難いので、上側ドリフト層２２の濃度管理を簡単に行うことができる。
【００４９】
図６および図７はそれぞれ、本発明の第２および第３の実施形態に係る半導体装置の構成を説明するための断面図である。図６および図７において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、埋め込み層９は、低抵抗層８と同じ面内に形成されている。埋め込み層９が高抵抗層の場合、図６の半導体装置６１のように、低抵抗層８は省略してもよい。
【００５０】
この第２の実施形態によっても、複数の埋め込み層９からも基板５へ向かってドリフト層７の内部に空乏層を延ばすことができる。これにより、埋め込み層９がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層７のキャリア濃度を増やすことができる。そのため、ドリフト層７の抵抗を低くできるので、順方向電圧を低くすることができる。
【００５１】
また、前述の第１の実施形態では、アクティブ領域３に形成された半導体素子構造は、ドリフト層７と、ドリフト層７との間にショットキー障壁を形成するアノード電極１３とを有するショットキーバリアダイオード構造であったが、図７の半導体装置７１では、半導体素子構造としてＭＩＳ（Metal Insulator Semiconductor）トランジスタ構造が形成されている。
【００５２】
ＭＩＳトランジスタ構造は、ドリフト層７と、ｐ型のチャネル領域７２と、ｎ＋型のソース領域７３と、ｐ＋型のチャネルコンタクト領域７４と、ゲート絶縁膜７５と、ゲート電極７６と、層間膜７７、第１電極としてのソース電極７８および第２電極としてのドレイン電極７９を有している。
チャネル領域７２は、アクティブ領域３に周期的に離散配置された複数の領域において、ドリフト層７の表面部に選択的に形成されている。チャネル領域７２は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。このチャネル領域７２の内方領域にソース領域７３が形成され、ソース領域７３に取り囲まれるようにチャネルコンタクト領域７４が形成されている。ソース領域７３およびチャネルコンタクト領域７４は共にドリフト層７の表面７Ａに露出している。そして、隣接するチャネル領域７２に跨るようにゲート電極７６が形成されており、このゲート電極７６とドリフト層７との間にゲート絶縁膜７５が介在されている。ゲート電極７６は、ソース領域７３とドレイン領域としてのドリフト層７（チャネル領域７２の間の領域）との間に跨っていて、チャネル領域７２の表面における反転層（チャネル）の形成を制御する。すなわち、この半導体装置７１は、いわゆるプレーナゲート型構造のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有している。
【００５３】
層間膜７７は、ゲート電極７６を覆うように形成されている。ソース電極７８は、層間膜７７を貫通して、ソース領域７３およびチャネルコンタクト領域７４との間にオーミック接合を形成している。ドレイン電極７９は、基板５との間にオーミック接合を形成しており、基板５を介してドリフト層７に電気的に接続されている。
この第３の実施形態によっても、複数の埋め込み層９からも基板５へ向かってドリフト層７の内部に空乏層を延ばすことができる。これにより、埋め込み層９がない場合と比べて、同じ大きさの逆方向耐圧を確保できながら、ドリフト層７のキャリア濃度を増やすことができる。そのため、ドリフト層７の抵抗を低くできるので、順方向電圧を低くすることができる。
【００５４】
なお、この第３の実施形態では、ＭＩＳトランジスタ構造の一例として、プレーナゲート構造を示したが、ＭＩＳトランジスタ構造は、トレンチゲート構造であってもよい。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置１，６１，７１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００５５】
また、ドリフト層７は、そのｎ型ドーパント濃度に関して、図８に実線で示すように、ドリフト層７の表面７Ａから深さ方向に一定の濃度プロファイルを有していてもよい。さらに、図８に破線で示すように、当該深さ方向に段階的に増加する濃度プロファイルを有していてもよいし、図８に一点鎖線で示すように、当該深さ方向に連続的に増加するように傾斜する濃度プロファイルを有していてもよい。ｎ型ドーパントの濃度が変化する例（破線および一点鎖線）では、ドリフト層７の厚さ方向に互いに隣り合う低抵抗層８間を１ユニットとし、当該１ユニットが１変化区間であることが好ましい。すなわち、互いに隣り合う変化区間の始端および終端における濃度が同じであることが好ましい。
【００５６】
一方、ドリフト層７は、そのｎ型ドーパント濃度に関して、図９に破線で示すように、ドリフト層７の表面７Ａから深さ方向に段階的に減少する濃度プロファイルを有していてもよいし、図９に一点鎖線で示すように、当該深さ方向に連続的に減少するように傾斜する濃度プロファイルを有していてもよい。この場合も、ドリフト層７の厚さ方向に互いに隣り合う低抵抗層８間を１ユニットとし、当該１ユニットが１変化区間であることが好ましい。
【００５７】
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００５８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５９】
１  半導体装置
５  基板
５Ａ  表面
５Ｂ  裏面
７  ドリフト層
７Ａ  表面
７Ｂ  裏面
８  低抵抗層
９  埋め込み層
１０  カソード電極
１３  アノード電極
１９  下側ドリフト層
２２  上側ドリフト層
６１  半導体装置
７１  半導体装置
７２  チャネル領域
７３  ソース領域
７８  ソース電極
７９  ドレイン電極
【図１】
2014017326.tif 000003
【図２】
2014017326.tif 000004
【図３】
2014017326.tif 000005
【図４】
2014017326.tif 000006
【図５Ａ】
2014017326.tif 000007
【図５Ｂ】
2014017326.tif 000008
【図５Ｃ】
2014017326.tif 000009
【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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