(57)【要約】【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。【解決手段】ゲート配線及びソース配線の上方に位置する第１層間絶縁膜上でソース配線に沿って延出した第１主共通電極及びゲート配線に沿って延出した第１副共通電極を含む第１共通電極と、第１共通電極を覆う第２層間絶縁膜上で延出した第１主画素電極を含みスイッチング素子と電気的に接続された画素電極と、第２層間絶縁膜上で第１主共通電極と平行に延出した第２主共通電極及び第１副共通電極と平行に延出した第２副共通電極を含む第２共通電極と、を備え、第１副共通電極はゲート配線と重なる位置よりも画素電極側に位置し、第２副共通電極はゲート配線と対向する、第１基板と、第２主共通電極と対向する第３主共通電極及び第２副共通電極と対向する第３副共通電極を含む第３共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上で前記ソース配線に沿って延出した第１主共通電極及び前記ゲート配線に沿って延出した第１副共通電極を含む第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出した第１主画素電極を含み前記スイッチング素子と電気的に接続された画素電極と、前記第２層間絶縁膜上で前記第１主共通電極と平行に延出した第２主共通電極及び前記第１副共通電極と平行に延出した第２副共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備え、前記第１副共通電極は前記ゲート配線と重なる位置よりも前記画素電極側に位置し、前記第２副共通電極は前記ゲート配線と対向する、第１基板と、
前記第２主共通電極と対向する第３主共通電極及び前記第２副共通電極と対向する第３副共通電極を含み前記第２共通電極と同電位の第３共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えた液晶表示装置。
【請求項２】
前記画素電極は、さらに、前記第１層間絶縁膜上で第２方向に延出し前記第１主画素電極と対向する第２主画素電極を含む、請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極は、さらに、前記第１主画素電極に繋がり第１方向に延出した第１副画素電極を含む十字形状またはＴ字形状に形成された、請求項１または２に記載の液晶表示装置。
【請求項４】
第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線、前記第２ゲート配線、前記第１ソース配線、及び、前記第２ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上で前記第１ゲート配線、前記第２ゲート配線、前記第１ソース配線、及び、前記第２ソース配線のそれぞれに沿って延出した格子状の第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出した主画素電極を含み前記スイッチング素子と電気的に接続された画素電極と、前記第２層間絶縁膜上で前記第１共通電極と平行に延出した格子状であり前記第１共通電極と同電位の第２共通電極と、を備え、前記第１共通電極は前記第１ゲート配線と重なる位置よりも前記画素電極側に位置する第１セグメント及び前記第２ゲート配線と重なる位置よりも前記画素電極側に位置する第２セグメントを有し、前記第２副共通電極は前記第１ゲート配線と対向する第３セグメント及び前記第２ゲート配線と対向する第４セグメントを有する、第１基板と、
前記第２共通電極と対向する格子状であり前記第２共通電極と同電位の第３共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えた液晶表示装置。
【請求項５】
前記第１基板は、さらに、第１方向に延出し前記第１ゲート配線と前記第２ゲート配線との中間に位置する補助容量線を備えた、請求項４に記載の液晶表示装置。
【請求項６】
前記画素電極は、さらに、前記補助容量線と対向し前記主画素電極に繋がり第１方向に延出した副画素電極を含む十字形状に形成された、請求項５に記載の液晶表示装置。
【請求項７】
前記第１基板は、さらに、第１方向に延出し前記第１ゲート配線よりも前記第２ゲート配線に近接する補助容量線を備えた、請求項４に記載の液晶表示装置。
【請求項８】
前記画素電極は、さらに、前記補助容量線と対向し前記主画素電極に繋がり第１方向に延出した副画素電極を含むＴ字形状に形成された、請求項７に記載の液晶表示装置。
【請求項９】
前記主画素電極は、前記第１ソース配線と前記第２ソース配線との中間に位置する、請求項４乃至８のいずれか１項に記載の液晶表示装置。
【請求項１０】
第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上で前記ゲート配線と重なる位置よりも前記画素電極側に位置した第１副共通電極を含む第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で前記ゲート配線と対向する第２副共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備えた第１基板と、
前記ソース配線の上方に位置する第３主共通電極を含み前記第２共通電極と同電位の第３共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えた液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置において、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が実用化されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
このような横電界モードに対して、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。中でも、十字形状の画素電極やＩ字形状の画素電極と、ソース配線上の共通電極とを組み合わせ、横電界あるいは斜め電界を形成する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１３７５４０号
【特許文献２】国際公開第２０１２／１３７５４１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上で前記ソース配線に沿って延出した第１主共通電極及び前記ゲート配線に沿って延出した第１副共通電極を含む第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出した第１主画素電極を含み前記スイッチング素子と電気的に接続された画素電極と、前記第２層間絶縁膜上で前記第１主共通電極と平行に延出した第２主共通電極及び前記第１副共通電極と平行に延出した第２副共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備え、前記第１副共通電極は前記ゲート配線と重なる位置よりも前記画素電極側に位置し、前記第２副共通電極は前記ゲート配線と対向する、第１基板と、前記第２主共通電極と対向する第３主共通電極及び前記第２副共通電極と対向する第３副共通電極を含み前記第２共通電極と同電位の第３共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線、前記第２ゲート配線、前記第１ソース配線、及び、前記第２ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上で前記第１ゲート配線、前記第２ゲート配線、前記第１ソース配線、及び、前記第２ソース配線のそれぞれに沿って延出した格子状の第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出した主画素電極を含み前記スイッチング素子と電気的に接続された画素電極と、前記第２層間絶縁膜上で前記第１共通電極と平行に延出した格子状であり前記第１共通電極と同電位の第２共通電極と、を備え、前記第１共通電極は前記第１ゲート配線と重なる位置よりも前記画素電極側に位置する第１セグメント及び前記第２ゲート配線と重なる位置よりも前記画素電極側に位置する第２セグメントを有し、前記第２副共通電極は前記第１ゲート配線と対向する第３セグメント及び前記第２ゲート配線と対向する第４セグメントを有する、第１基板と、前記第２共通電極と対向する格子状であり前記第２共通電極と同電位の第３共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。
【０００８】
本実施形態によれば、
第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上で前記ゲート配線と重なる位置よりも前記画素電極側に位置した第１副共通電極を含む第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で前記ゲート配線と対向する第２副共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備えた第１基板と、前記ソース配線の上方に位置する第３主共通電極を含み前記第２共通電極と同電位の第３共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。
【図３】図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。
【図４】図４は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。
【図５】図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。
【図６】図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。
【図７】図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。
【図８】図８は、図７のＥ−Ｆ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。
【図９】図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１１】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１２】
液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１３】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、補助容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１４】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。ゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成されている。ゲートドライバＧＤ及びソースドライバＳＤは、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１５】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１６】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面（あるいは基板主面）に対してわずかに傾いた斜め電界（あるいは基板主面にほぼ平行な横電界）である。
【００１７】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンなどによって形成されていても良い。
【００１８】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されても良いし、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。
【００１９】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００２０】
次に、アクティブエリアに配置される一画素の構成例について説明する。
【００２１】
図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２２】
アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥに含まれる第１画素電極ＰＥ１、第１配向膜ＡＬ１などを備えている。図示した例では、アレイ基板ＡＲは、さらに、共通電極ＣＥに含まれる第１共通電極ＣＥ１及び第２共通電極ＣＥ２を備えている。
【００２３】
ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。図示した例では、補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と補助容量線Ｃ１との第２方向Ｙに沿った間隔と略同等である。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置している。また、画素電極ＰＥは、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００２４】
図示した例では、画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。
【００２５】
図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの略中央部に配置されている。
【００２６】
図示しないしスイッチング素子は、例えば、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。スイッチング素子の半導体層は、ソース配線Ｓ１の下方に位置を通り、ゲート配線Ｇ１と交差し、補助容量線Ｃ１の下方に延出している。スイッチング素子のソース電極は、ソース配線Ｓ１のうち、半導体層とコンタクトする領域に相当する。スイッチング素子のゲート電極は、ゲート配線Ｇ１のうち、半導体層と交差する領域に相当する。スイッチング素子のドレイン電極は、補助容量線Ｃ１の下方に延出した半導体層とコンタクトしている。
【００２７】
第１画素電極ＰＥ１は、第１主画素電極ＰＡ１及び第１副画素電極ＰＢ１を備えている。第１主画素電極ＰＡ１及び第１副画素電極ＰＢ１は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第１主画素電極ＰＡ１は、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置し、画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。つまり、ソース配線Ｓ１と第１主画素電極ＰＡ１との第１方向Ｘに沿った間隔は、ソース配線Ｓ２と第１主画素電極ＰＡ１との第１方向Ｘに沿った間隔と略同等である。第１主画素電極ＰＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第１副画素電極ＰＢ１は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置し、画素ＰＸの左側端部付近及び右側端部付近まで第１方向Ｘに沿って直線的に延出している。つまり、第１副画素電極ＰＢ１は、画素ＰＸの略中央部に位置し、補助容量線Ｃ１と重なる位置に配置され、第１主画素電極ＰＡ１の第２方向Ｙに沿った中間部で交差している。換言すると、ここに示した第１画素電極ＰＥ１は、十字形状に形成されている。第１副画素電極ＰＢ１は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されているが、その形状は図示した例に限らない。第１画素電極ＰＥ１は、補助容量線Ｃ１と重なる位置の第１副画素電極ＰＢ１でスイッチング素子と電気的に接続されている。
【００２８】
第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１を備えている。第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第１主共通電極ＣＡ１は第２方向Ｙに沿って延出し、第１副共通電極ＣＢ１は第１方向Ｘに沿って延出している。つまり、第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１により、画素ＰＸを区画する格子状に形成されている。
【００２９】
第１主共通電極ＣＡ１は、ソース配線Ｓに沿って延出している。第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、第１主画素電極ＰＡ１を挟んだ両側に位置している。第１主共通電極ＣＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第１主共通電極ＣＡ１の第１方向Ｘに沿った電極幅は、例えば、ソース配線Ｓの第１方向Ｘに沿った線幅よりも大きい。図示した例では、第１主共通電極ＣＡ１は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第１主共通電極ＣＡＬ１、及び、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第１主共通電極ＣＡＲ１を有している。第１主共通電極ＣＡＬ１はソース配線Ｓ１と対向し、第１主共通電極ＣＡＲ１はソース配線Ｓ２と対向している。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１と重なる位置に配置されるとともに第１画素電極ＰＥ１側に延在している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２と重なる位置に配置されるとともに第１画素電極ＰＥ１側に延在している。
【００３０】
第１副共通電極ＣＢ１は、ゲート配線Ｇに沿って延出している。第１副共通電極ＣＢ１は、帯状に形成されている。第１副共通電極ＣＢ１は、ゲート配線Ｇと重なる位置よりも第１画素電極ＰＥ１の側に配置されている。図示した例では、第１副共通電極ＣＢ１は、画素ＰＸの上側端部に位置しゲート配線Ｇ１に沿って延出するとともにゲート配線Ｇ１と重なる位置よりも第１画素電極ＰＥ１の側に位置する第１副共通電極（第１セグメント）ＣＢＵ１、及び、画素ＰＸの下側端部に位置しゲート配線Ｇ２に沿って延出するとともにゲート配線Ｇ２と重なる位置よりも第１画素電極ＰＥ１の側に位置する第１副共通電極（第２セグメント）ＣＢＢ１を有している。なお、第１副共通電極ＣＢＵ１の一部はゲート配線Ｇ１と重なる位置に延在していても良いし、第１副共通電極ＣＢＢ１の一部はゲート配線Ｇ２と重なる位置に延在していても良い。
【００３１】
第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第１副共通電極ＣＢ２を備えている。第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第２主共通電極ＣＡ２は第２方向Ｙに沿って延出し、第２副共通電極ＣＢ２は第１方向Ｘに沿って延出している。つまり、第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２により、画素ＰＸを区画する格子状に形成されている。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、第１画素電極ＰＥ１から離間しており、第１画素電極ＰＥ１を囲んでいる。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、互いに電気的に接続され、同電位であり、アクティブエリアＡＣＴの外側で給電部ＶＳに接続されている。
【００３２】
第２主共通電極ＣＡ２は、ソース配線Ｓの上方に位置し、第１主共通電極ＣＡ１と平行に延出している。第２主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、第１主画素電極ＰＡ１を挟んだ両側に位置している。第２主共通電極ＣＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第２主共通電極ＣＡ２の第１方向Ｘに沿った電極幅は、例えば、ソース配線Ｓの第１方向Ｘに沿った線幅よりも小さい。図示した例では、第２主共通電極ＣＡ２は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＬ２、及び、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＲ２を有している。第２主共通電極ＣＡＬ２は第１主共通電極ＣＡＬ１と対向し、第２主共通電極ＣＡＲ２は第１主共通電極ＣＡＲ１と対向している。
【００３３】
第２副共通電極ＣＢ２は、ゲート配線Ｇと対向し、第１副共通電極ＣＢ１と平行に延出している。第２副共通電極ＣＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。第２副共通電極ＣＢ２の第２方向Ｙに沿った電極幅は、例えば、ゲート配線Ｇの第２方向Ｙに沿った線幅よりも小さい。図示した例では、第２副共通電極ＣＢ２は、画素ＰＸの上側端部に位置しゲート配線Ｇ１に沿って延出するとともにゲート配線Ｇ１と対向する第２副共通電極（第３セグメント）ＣＢＵ２、及び、画素ＰＸの下側端部に位置しゲート配線Ｇ２に沿って延出するとともにゲート配線Ｇ２と対向する第２副共通電極（第４セグメント）ＣＢＢ２を有している。
【００３４】
第１画素電極ＰＥ１と第１共通電極ＣＥ１との位置関係に着目すると、Ｘ−Ｙ平面内において、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１とは、互いに略平行であり、第１方向Ｘに沿って交互に配置されている。第１画素電極ＰＥ１は、第１方向Ｘに沿って間隔をおいて隣接する第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の間（あるいは、隣接するソース配線間）に位置する１本の第１主画素電極ＰＡ１を有している。
【００３５】
アレイ基板ＡＲにおいて、第１画素電極ＰＥ１及び第２共通電極ＣＥ２は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理がなされている。第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。
【００３６】
図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の第１画素電極ＰＥ１及び第２共通電極ＣＥ２のみを破線で示している。
【００３７】
対向基板ＣＴは、共通電極ＣＥの一部である第３共通電極ＣＥ３を備えている。第３共通電極ＣＥ３は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３を備えている。第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第３主共通電極ＣＡ３は第２方向Ｙに沿って延出し、第３副共通電極ＣＢ３は第１方向Ｘに沿って延出している。つまり、第３共通電極ＣＥ３は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３により、画素ＰＸを区画する格子状に形成されている。また、第３共通電極ＣＥ３は、例えば、アクティブエリアの外側などにおいて、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と電気的に接続され、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と同電位である。
【００３８】
第３主共通電極ＣＡ３は、第２主共通電極ＣＡ２と対向し、第２主共通電極ＣＡ２と平行に延出している。第３主共通電極ＣＡ３は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第３主共通電極ＣＡ３の幅は、第２主共通電極ＣＡ２の幅と同等であり、例えば、ソース配線Ｓの幅より小さい。図示した例では、第３主共通電極ＣＡ３は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＬ３、及び、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＲ３を有している。第３主共通電極ＣＡＬ３は第２主共通電極ＣＡＬ２と対向し、第３主共通電極ＣＡＲ３は第２主共通電極ＣＡＲ２と対向している。
【００３９】
第３副共通電極ＣＢ３は、第２副共通電極ＣＢ２と対向し、第２副共通電極ＣＢ２と平行に延出している。第３副共通電極ＣＢ３は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。第３副共通電極ＣＢ３の幅は、第２副共通電極ＣＢ２の幅と同等であり、例えば、ゲート配線Ｇの幅より小さい。図示した例では、第３副共通電極ＣＢ３は、画素ＰＸの上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置された第３副共通電極ＣＢＵ３、及び、画素ＰＸの下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置された第３副共通電極ＣＢＢ３を有している。第３副共通電極ＣＢＵ３は第１副共通電極ＣＢＵ１と対向し、第３副共通電極ＣＢＢ３は第１副共通電極ＣＢＢ１と対向している。
【００４０】
対向基板ＣＴにおいて、第２共通電極ＣＥ２は、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理がなされている。第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良いし、ともに同一方向でありながら図示した例とは逆向きつまりゲート配線Ｇ２からゲート配線Ｇ１に向かう側であっても良い。
【００４１】
図４は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００４２】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、詳細な構造については説明を省略する。
【００４３】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側において、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、第１画素電極ＰＥ１、第１共通電極ＣＥ１、第２共通電極ＣＥ２、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。
【００４４】
図示しないスイッチング素子の半導体層は、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。補助容量線Ｃ１、ゲート配線Ｇ１及びゲート配線Ｇ２は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、ゲート配線Ｇ１及びゲート配線Ｇ２と、ソース配線Ｓ１及びソース配線Ｓ２との上方に位置する第１層間絶縁膜に相当する。
【００４５】
第１共通電極ＣＥ１の第１主共通電極ＣＡＬ１、第１主共通電極ＣＡＲ１、第１副共通電極ＣＢＵ１、及び、第１副共通電極ＣＢＢ１は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。第４絶縁膜１４は、第１共通電極ＣＥ１を覆う第２層間絶縁膜に相当する。第３絶縁膜１３及び第４絶縁膜１４は、例えば、透明な樹脂材料やシリコン窒化物などの無機系材料によって形成されている。第１主共通電極ＣＡＬ１は第３絶縁膜１３を介してソース配線Ｓ１と対向し、第１主共通電極ＣＡＲ１は第３絶縁膜１３を介してソース配線Ｓ２と対向している。第１副共通電極ＣＢＵ１はゲート配線Ｇ１の直上の位置からずれた位置に形成され、第１副共通電極ＣＢＢ１はゲート配線Ｇ２の直上の位置からずれた位置に形成されている。
【００４６】
第１画素電極ＰＥ１の第１主画素電極ＰＡ１及び第１副画素電極ＰＢ１や、第２共通電極ＣＥ２の第２主共通電極ＣＡＬ２、第２主共通電極ＣＡＲ２、第２副共通電極ＣＢＵ２、及び、第２副共通電極ＣＢＢ２は、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。第１主画素電極ＰＡ１は、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に位置している。第１副画素電極ＰＢ１は、第２副共通電極ＣＢＵ２と第２副共通電極ＣＢＢ２との間に位置し、第２絶縁膜１２、第３絶縁膜１３、及び、第４絶縁膜１４を介して補助容量線Ｃ１と対向している。第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の上方に位置し、第４絶縁膜１４を介して第１主共通電極ＣＡＬ１と対向している。第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の上方に位置し、第４絶縁膜１４を介して第１主共通電極ＣＡＲ１と対向している。第２副共通電極ＣＢＵ２は、第２絶縁膜１２、第３絶縁膜１３、及び、第４絶縁膜１４を介してゲート配線Ｇ１と対向している。第２副共通電極ＣＢＢ２は、第２絶縁膜１２、第３絶縁膜１３、及び、第４絶縁膜１４を介してゲート配線Ｇ２と対向している。
【００４７】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第１配向膜ＡＬ１は、第１画素電極ＰＥ１及び第２共通電極ＣＥ２を覆っており、第４絶縁膜１４の上にも配置されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４８】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第３共通電極ＣＥ３、第２配向膜ＡＬ２などを備えている。
【００４９】
ブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに形成され、各画素ＰＸを区画し、第１画素電極ＰＥ１と対向する開口部ＡＰを形成する。つまり、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、ゲート配線Ｇ１及びゲート配線Ｇ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。
【００５０】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側（開口部ＡＰ）に配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。カラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００５１】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。オーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。
【００５２】
第３共通電極ＣＥ３の第３主共通電極ＣＡＬ３、第３主共通電極ＣＡＲ３、第３副共通電極ＣＢＵ３及び第３副共通電極ＣＢＢ３は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれもブラックマトリクスＢＭの下方に位置している。第３主共通電極ＣＡＬ３は、ソース配線Ｓ１の上方に位置し、第２主共通電極ＣＡＬ２と対向している。第３主共通電極ＣＡＲ３は、ソース配線Ｓ２の上方に位置し、第２主共通電極ＣＡＲ２と対向している。第３副共通電極ＣＢＵ３は、ゲート配線Ｇ１の上方に位置し、第２副共通電極ＣＢＵ２と対向している。第３副共通電極ＣＢＢ３は、ゲート配線Ｇ２の上方に位置し、第２副共通電極ＣＢＢ２と対向している。開口部ＡＰにおいて、第１画素電極ＰＥ１と、第１共通電極ＣＥ１、第２共通電極ＣＥ２、及び、第３共通電極ＣＥ３との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。
【００５３】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、第３共通電極ＣＥ２やオーバーコート層ＯＣを覆っている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５４】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。セルギャップは、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１との間隔よりも小さい。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含み、例えば誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００５５】
アレイ基板ＡＲの外面つまり第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が貼付されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００５６】
対向基板ＣＴの外面つまり第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が貼付されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００５７】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。図３の（ａ）に示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。図３の（ｂ）に示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。
【００５８】
次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。
【００５９】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥ（第１画素電極ＰＥ１）と共通電極ＣＥ（第１共通電極ＣＥ１及び第２共通電極ＣＥ２）との間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６０】
なお、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行且つ同じ向きの方向である。ＯＦＦ時の液晶分子ＬＭは、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。
【００６１】
このようなＯＦＦ時において、バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６２】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。図３に示した例では、第１画素電極ＰＥ１と第３主共通電極ＣＡＬ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。第１画素電極ＰＥ１と第３主共通電極ＣＡＲ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。
【００６３】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、第２画素電極ＰＥ２と重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。これにより、画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間にバックライト光が透過可能な透過領域が形成される。
【００６４】
このようなＯＮ時に、液晶表示パネルＬＰＮに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極ＰＥ及び共通電極ＣＥと重なる位置では、液晶分子は初期配向状態に保持されているため、ＯＦＦ時と同様に黒表示となる。
【００６５】
このような本実施形態によれば、アレイ基板ＡＲは、各ゲート配線Ｇの液晶層ＬＱ側に同電位（例えばコモン電位）の２層の副共通電極（第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２）を備えている。下層に位置する第１副共通電極ＣＢ１は、ゲート配線Ｇよりも画素電極ＰＥの側に位置し、また、上層に位置する第２副共通電極ＣＢ２は、ゲート配線Ｇの直上に位置している。第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２は同電位であるため、第１副共通電極ＣＢ１と第２副共通電極ＣＢ２との間に等電位面が形成される。このような等電位面は、下層に位置するゲート配線Ｇから液晶層ＬＱに向かう不所望な漏れ電界をシールドする。したがって、透過領域のうちのゲート配線Ｇに近接する領域での不所望な電界の影響が緩和され、表示品位の劣化を抑制することが可能となる。
【００６６】
また、第１主共通電極ＣＡ１あるいは第２主共通電極ＣＡ２は、ソース配線Ｓと対向しているため、ソース配線Ｓからの不所望な漏れ電界もシールドすることが可能である。
【００６７】
また、ゲート配線Ｇに近い側の第１副共通電極ＣＢ１は、ゲート配線Ｇの直上の位置よりもずれた位置に配置されている。このため、ゲート配線Ｇと第１副共通電極ＣＢ１との間での不所望な容量の形成を抑制することが可能となり、ゲート配線Ｇの負荷を低減することが可能となる。このため、ゲート配線Ｇの負荷に起因した表示品位の不具合（フリッカー率の面内ばらつきや画素電位の書込時間の不足）を抑制することが可能となる。さらに、ゲート配線Ｇと対向する第２副共通電極ＣＢ２は、第１副共通電極ＣＢ１よりもゲート配線Ｇから離れているため、ゲート配線Ｇと第２副共通電極ＣＢ２との間に形成され得る容量が表示に及ぼす影響を低減することが可能となる。
【００６８】
また、第３共通電極ＣＥ３は、第２共通電極ＣＥ２と対向する格子状であって、第２共通電極ＣＥ２と同電位であるため、第２共通電極ＣＥ２と第３共通電極ＣＥ３との間にコモン電位の等電位面が形成される。このような等電位面は、例えアレイ基板ＡＲと対向基板ＣＴとの間に合わせずれが生じたとしても、ＯＮ時及びＯＦＦ時に液晶分子ＬＭを初期配向状態に維持するため、混色の発生を抑制することが可能となる。
【００６９】
図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。
【００７０】
ここに示した構成例は、図２に示した構成例と比較して、画素電極ＰＥが上層に位置する第１画素電極ＰＥ１に加えて第１画素電極ＰＥ１の下層に位置する第２画素電極ＰＥ２を備えている点で相違している。図６では、第１画素電極ＰＥ１及び第２画素電極ＰＥ２を明確に図示するために、それぞれの大きさを変えているが、第２画素電極ＰＥ２は、第１画素電極ＰＥ１と略同一形状に形成され、しかも、第２画素電極ＰＥ２が第１画素電極ＰＥ１とほぼ重なる位置に配置されている。すなわち、第２画素電極ＰＥ２は、第２方向Ｙに沿って延出した帯状の第２主画素電極ＰＡ２及び第１方向Ｘに沿って延出した帯状の第２副画素電極ＰＢ２を備えている。第２副画素電極ＰＢ２は、補助容量線Ｃ１と重なる位置で対向している。第１画素電極ＰＥ１は、第２方向Ｙに沿って延出し第２主画素電極ＰＡ２と対向する帯状の第１主画素電極ＰＡ１、及び、第１方向Ｘに沿って延出し第２副画素電極ＰＢ２と対向する帯状の第１副画素電極ＰＢ１を備えている。第２画素電極ＰＥ２は、例えば、第２副画素電極ＰＢ２の補助容量線Ｃ１と重なる位置でスイッチング素子ＳＷと電気的に接続されている。第１画素電極ＰＥ１は、第２画素電極ＰＥ２と電気的に接続されている。ここに示した構成例の断面図は省略するが、第２画素電極ＰＥ２は、第１共通電極ＣＥ１と同様に、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。
【００７１】
このような構成例のアレイ基板ＡＲに対して、図３に示した第３共通電極ＣＥ３を備えた対向基板ＣＴを適用することが可能である。これにより、上記した構成例と同様の効果が得られる。加えて、画素電極ＰＥが第１画素電極ＰＥ１及び第２画素電極ＰＥ２を備えているため、ＯＮ時には、第１画素電極ＰＥ１と第２共通電極ＣＥ２及び第３共通電極ＣＥ３との間に液晶分子の配向を制御するのに必要な電界が形成されるとともに、第２画素電極ＰＥ２と第１共通電極ＣＥ１との間にシールド電界が形成される。このようなシールド電界は、ソース配線Ｓ及びゲート配線Ｇと第１画素電極ＰＥ１との間の電位差に起因したソース配線Ｓからの不所望な漏れ電界をシールドする。したがって、ソース配線Ｓ及びゲート配線からの不所望な電界の形成をさらに抑制することができ、表示品位の劣化を抑制することが可能となる。
【００７２】
図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。
【００７３】
ここに示した構成例は、図２に示した構成例と比較して、補助容量線Ｃ１がゲート配線Ｇ１よりもゲート配線Ｇ２に近接し、第１画素電極ＰＥ１がＴ字形状に形成された点で相違している。すなわち、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔よりも小さい。第１画素電極ＰＥ１の第１副画素電極ＰＢ１は、補助容量線Ｃ１と対向し、第１主画素電極ＰＡ１の第２方向Ｙに沿ったゲート配線Ｇ２側の一端部に繋がっている。
【００７４】
このような構成例のアレイ基板ＡＲに対して、図３に示した第３共通電極ＣＥ３を備えた対向基板ＣＴを適用することが可能である。
【００７５】
図８は、図７のＥ−Ｆ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、図７のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造は、図４に示した通りである。
【００７６】
ここでは、アレイ基板ＡＲにおける第１画素電極ＰＥ１及び補助容量線Ｃ１の位置関係を主として説明し、他の構成については図５に示した構成例と同一の参照符号を付して詳細な説明を省略する。
【００７７】
補助容量線Ｃ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。補助容量線Ｃ１は、ゲート配線Ｇ１よりもゲート配線Ｇ２の側に偏在しているが、ゲート配線Ｇ２からは離間している。第１副画素電極ＰＢ１は、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。第１副画素電極ＰＢ１は、第２副共通電極ＣＢＢ２から離間し、第２絶縁膜１２、第３絶縁膜１３、及び、第４絶縁膜１４を介して補助容量線Ｃ１と対向している。第１副共通電極ＣＢＢ１は、補助容量線Ｃ１とゲート配線Ｇ２との間、あるいは、第１副画素電極ＰＢ１と第２副共通電極ＣＢＢ２との間に位置している。
【００７８】
図７及び図８を参照しながら説明した構成例においても、上記した構成例と同様の効果が得られる。
【００７９】
図９は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。
【００８０】
ここに示した構成例は、図７に示した構成例と比較して、画素電極ＰＥが上層に位置する第１画素電極ＰＥ１に加えて第１画素電極ＰＥ１の下層に位置する第２画素電極ＰＥ２を備えている点で相違している。図９では、第１画素電極ＰＥ１及び第２画素電極ＰＥ２を明確に図示するために、それぞれの大きさを変えているが、第２画素電極ＰＥ２は、第１画素電極ＰＥ１と略同一形状に形成され、しかも、第２画素電極ＰＥ２が第１画素電極ＰＥ１とほぼ重なる位置に配置されている。すなわち、第２画素電極ＰＥ２は、第２方向Ｙに沿って延出した帯状の第２主画素電極ＰＡ２及び第１方向Ｘに沿って延出した帯状の第２副画素電極ＰＢ２を備えている。第２副画素電極ＰＢ２は、補助容量線Ｃ１と重なる位置で対向している。第１画素電極ＰＥ１は、第２方向Ｙに沿って延出し第２主画素電極ＰＡ２と対向する帯状の第１主画素電極ＰＡ１、及び、第１方向Ｘに沿って延出し第２副画素電極ＰＢ２と対向する帯状の第１副画素電極ＰＢ１を備えている。
【００８１】
ここに示した構成例の断面図は省略するが、第２画素電極ＰＥ２は、第１共通電極ＣＥ１と同様に、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。このとき、第２副画素電極ＰＢ２は、第１副共通電極ＣＢＢ１から離間している。画素電極ＰＥが第１画素電極ＰＥ１及び第２画素電極ＰＥ２を有する２層構造であって、しかも、いずれも同一のＴ字形状である場合、第１副画素電極ＰＢ１が第２副共通電極ＣＢＢ２に接近し、第２副画素電極ＰＢ２が第１副共通電極ＣＢＢ１に接近する。特に、第１副共通電極ＣＢＢ１は、ゲート配線Ｇよりも画素電極ＰＥの側に位置しており、第２副画素電極ＰＢ２に近接する。高精細化によって画素サイズが縮小し、配線間距離あるいは電極間距離が短縮する場合には、画素電極ＰＥと共通電極ＣＥとのショートを回避するために、第２副画素電極ＰＢ２を省略しても良いし、図６に示したような十字形状の画素電極ＰＥを適用しても良いし、第２画素電極ＰＥ２を省略した図７及び図８に示したような構成例を適用しても良い。
【００８２】
このような構成例のアレイ基板ＡＲに対して、図３に示した第３共通電極ＣＥ３を備えた対向基板ＣＴを適用することが可能である。これにより、上記した構成例と同様の効果が得られる。
【００８３】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することができる。
【００８４】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
ＬＰＮ…液晶表示パネル  ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＰＥ１…第１画素電極  ＰＡ１…第１主画素電極  ＰＢ１…第１副画素電極
ＰＥ２…第２画素電極  ＰＡ２…第２主画素電極  ＰＢ２…第２副画素電極
ＣＥ１…第１共通電極  ＣＡ１…第１主共通電極  ＣＢ１…第１副共通電極
ＣＥ２…第２共通電極  ＣＡ２…第２主共通電極  ＣＢ２…第２副共通電極
ＣＥ３…第３共通電極  ＣＡ３…第３主共通電極  ＣＢ３…第３副共通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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