(57)【要約】【課題】小さい回路規模で正規化装置を実現すること。【解決手段】正規化装置は、浮動小数の仮数部を表す第１ビット列の順序を逆転して第２ビット列とする第１ビットリバース器と、浮動小数の指数部が示すシフト幅を補正するシフト幅補正器と、第２ビット列に対して所定の個数のゼロを接続した第３ビット列を、前記補正後のシフト幅に応じて論理シフトして第４ビット列とするバレルシフタと、第４ビット列の順序を逆転する第２ビットリバース器と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
浮動小数の仮数部を表す第１ビット列の順序を逆転して第２ビット列とする第１ビットリバース器と、
前記浮動小数の指数部が示すシフト幅を補正するシフト幅補正器と、
前記第２ビット列に対して所定の個数のゼロを接続した第３ビット列を、前記補正後のシフト幅に応じて論理シフトして第４ビット列とするバレルシフタと、
前記第４ビット列の順序を逆転する第２ビットリバース器と、を備える、正規化装置。
【請求項２】
浮動小数を整数に変換する場合において、前記指数部が示すシフト幅が負数であるとき、すべてのビットがゼロのビット列を選択し、それ以外のとき、前記第２ビットリバース器から出力されたビット列を選択する第１のセレクタを備える、請求項１に記載の正規化装置。
【請求項３】
整数を浮動小数に変換する場合、該整数を表すビット列を選択して前記バレルシフタに出力し、浮動小数を整数に変換する場合、前記第３ビット列を選択して前記バレルシフタに出力する第２セレクタと、
整数を浮動小数に変換する場合、該整数を表すビット列の最上位ビットから最下位ビットに向けて１を探索して最初に見出された１の位置に応じて決定されたシフト幅を選択して前記バレルシフタに出力し、浮動小数を整数に変換する場合、前記シフト幅補正器により補正されたシフト幅を前記バレルシフタに出力する第３セレクタと、を備える、請求項２に記載の正規化装置。
【請求項４】
浮動小数を整数に変換する場合において、前記整数のビット幅をＡとすると、前記シフト幅補正器は、前記ビット幅Ａから前記指数部が示すシフト幅を差し引いた値を、前記補正後のシフト幅とする、請求項１ないし３のいずれか１項に記載の正規化装置。
【請求項５】
浮動小数を整数に変換する場合において、前記浮動小数の先頭の１を除いた仮数部のビット幅をＢとすると、前記第３ビット列は、前記第２ビット列の先頭に（Ａ−Ｂ）個のゼロを接続したビット列である、請求項４に記載の正規化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正規化装置に関し、例えば、浮動小数点演算器における正規化装置に関する。
【背景技術】
【０００２】
プロセッサ、専用回路などに搭載された浮動小数点演算器は、データの正規化処理を行う正規化装置を備えている。
【０００３】
図６は、非特許文献１に記載された浮動小数点演算器における正規化装置１１０ａの構成を示す。図６に示した正規化装置１１０ａは、３２ビットの整数データから２４ビットの浮動小数の仮数部を生成する。図６を参照すると、正規化装置１１０ａはバレルシフタ（Barrel Shifter）１１３ａを備える。
【０００４】
浮動小数の仮数部の最上位ビット（ＭＳＢ：Most Significant Bit）は、１である必要がある。そこで、バレルシフタ１１３ａは、入力された整数データを適当なシフト幅だけ左論理シフトする。シフト幅は、リーディングワン回路１２１を用いた、整数データの探索結果によって決定する。リーディングワン回路１２１は、整数データのＭＳＢから最下位ビット（ＬＳＢ：Least Significant Bit）方向に１を探索し、最初に発見した１のＭＳＢからのビット距離をシフト幅とする。
【０００５】
なお、図６に示した正規化装置１１０ａは、３２ビットの整数の代わりに、浮動小数の加減乗除の仮数部演算結果を入力することにより、これらの演算結果の正規化にも用いることができる。
【０００６】
図７は、非特許文献１に記載された浮動小数演算器における正規化装置１１０ｂの他の構成を示す。図７に示した正規化装置１１０ｂは、２４ビットの浮動小数の仮数部から３２ビットの整数データを生成する。図７を参照すると、正規化装置１１０ｂは、バレルシフタ１１３ｂおよびセレクタ（ｍｕｘ＿ｚｅｒｏ）１１５を備える。
【０００７】
浮動小数から整数を生成する際には、仮数部のＭＳＢ（の右側に位置する小数点）を、浮動小数の指数部が示すシフト幅に応じてシフトする必要がある。シフト幅が正数である場合、バレルシフタ１１３ｂは、シフト幅に応じた左論理シフトを行う。一方、シフト幅が負数である場合、１未満の整数となるため、セレクタ１１５は、バレルシフタ１１３ｂの出力の代わりに、全ビット０を選択する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】鈴木昌治、「ディジタル数値演算回路の実用設計」、ＣＱ出版
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明者によってなされたものである。
【００１０】
浮動小数演算器の回路規模を削減するには、特に大きい面積を占める正規化装置の回路規模を削減する必要がある。正規化装置の回路規模の増大を招く要因として、２つのバレルシフタが実装されていることが挙げられる。一方のバレルシフタは、浮動小数を整数に変換する命令以外の命令（例えば、加減乗除など）が利用するバレルシフタ１１３ａ（図６）である。他方のバレルシフタは、浮動小数を整数に変換する命令のみが利用するバレルシフタ１１３ｂ（図７）である。
【００１１】
非特許文献１に記載された技術に基づいて、整数から浮動小数への変換命令と、浮動小数から整数への変換命令を有する浮動小数演算器を構成するには、図６に示した正規化装置１１０ａおよび図７に示した正規化装置１１０ｂをそれぞれ別個に設けるか、または、図８に示すように、整数から浮動小数への変換命令と浮動小数から整数への変換命令との間で、図７の正規化装置１１０ｂを共有する必要がある。
【００１２】
図８に示した正規化装置１１０ｃでは、被シフト数を選択するための（Ａ＋Ｂ）ビット幅のセレクタ（ｍｕｘ＿ｓｒｃ）１１７と、シフト幅を選択するｌｏｇ２（Ａ＋Ｂ）ビット幅のセレクタ（ｍｕｘ＿ｓｈ）１１８と、（Ａ＋Ｂ）ビット幅のバレルシフタ１１３ｂと、ゼロデータを選択するためのＡビット幅のセレクタ（ｍｕｘ＿ｚｅｒｏ）１１５が必要とされる。
【００１３】
しかしながら、ビット長の長いバレルシフタ１１３ｂのハードウェアコストは大きく、多数の信号線の交差を必要とすることから、ＬＳＩ（Large Scale Integration）実装時のレイアウトの難易度が高くなるとともに、正規化装置の回路規模も大きくなるという問題がある。
【００１４】
そこで、小さい回路規模で正規化装置を実現することが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。
【課題を解決するための手段】
【００１５】
一実施の形態によれば、正規化装置は、
浮動小数の仮数部を表す第１ビット列の順序を逆転して第２ビット列とする第１ビットリバース器と、
前記浮動小数の指数部が示すシフト幅を補正するシフト幅補正器と、
前記第２ビット列に対して所定の個数のゼロを接続した第３ビット列を、前記補正後のシフト幅に応じて論理シフトして第４ビット列とするバレルシフタと、
前記第４ビット列の順序を逆転する第２ビットリバース器と、を備える。
【発明の効果】
【００１６】
前記一実施の形態に係る正規化装置によると、小さい回路規模で正規化装置を実現することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係る正規化装置の構成を一例として示すブロック図である。
【図２】実施形態に係る正規化装置の詳細な構成を一例として示すブロック図である。
【図３】実施形態に係る正規化装置におけるシフト幅補正器の構成を一例として示す図である。
【図４】実施例における正規化装置の動作を説明するための図である。
【図５】実施例におけるビットリバース器の動作を説明するための図である。
【図６】整数から浮動小数へ変換する際に用いる非特許文献１に記載された正規化装置の構成を示すブロック図である。
【図７】浮動小数から整数へ変換する際に用いる非特許文献１に記載された正規化装置の構成を示すブロック図である。
【図８】整数から浮動小数への変換と浮動小数から整数への変換で共有される正規化装置の構成を一例として示すブロック図である。
【発明を実施するための形態】
【００１８】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１９】
発明者は、浮動小数から整数への変換する場合にのみ必要となる、ビット長の長いバレルシフタ１１３ｂ（図７）を、その他の浮動小数命令が利用するバレルシフタ１１３ａ（図６）で代用できないかについて、鋭意検討した。
【００２０】
図１は、検討結果として得られた正規化装置（１０）の構成を一例として示すブロック図である。図１を参照すると、正規化装置（１０）は、浮動小数の仮数部を表す第１ビット列の順序を逆転して第２ビット列とする第１ビットリバース器（１１）と、浮動小数の指数部が示すシフト幅を補正するシフト幅補正器（１２）と、第２ビット列に対して所定の個数のゼロを接続した第３ビット列を、前記補正後のシフト幅に応じて論理シフトして第４ビット列とするバレルシフタ（１３）と、第４ビット列の順序を逆転する第２ビットリバース器（１４）と、を備える。
【００２１】
かかる正規化装置（１０）によると、小さい回路規模で正規化装置を実現することが可能となる。なぜなら、浮動小数を整数に変換する命令以外の浮動小数演算命令を処理するために設けられたバレルシフタ（１３）を、浮動小数を整数に変換する命令を処理する場合にも使用することが可能となるからである。
【００２２】
また、正規化装置（１０）は、浮動小数を整数に変換する場合において、指数部が示すシフト幅が負数であるとき、すべてのビットがゼロのビット列を選択し、それ以外のとき、第２ビットリバース器（１４）から出力されたビット列を選択する第１のセレクタ（１５）を備えることが好ましい。
【００２３】
かかる正規化装置（１０）によると、浮動小数の指数部が示すシフト幅が正数である場合のみならず、浮動小数の指数部が示すシフト幅が負数である場合にも、浮動小数から正数への変換を正しく行うことが可能となる。
【００２４】
図２は、正規化装置（１０）の構成の詳細を一例として示すブロック図である。図２を参照すると、正規化装置（１０）は、整数を浮動小数に変換する場合、当該整数を表すビット列を選択してバレルシフタ（１３）に出力し、浮動小数を整数に変換する場合、上記第３ビット列を選択してバレルシフタ（１３）に出力する第２セレクタ（１７）と、整数を浮動小数に変換する場合、当該整数を表すビット列の最上位ビットから最下位ビットに向けて１を探索して最初に見出された１の位置に応じて決定されたシフト幅を選択してバレルシフタ（１３）に出力し、浮動小数を整数に変換する場合、シフト幅補正器（１２）により補正されたシフト幅をバレルシフタ（１３）に出力する第３セレクタ（１８）と、を備えることが好ましい。
【００２５】
かかる正規化装置（１０）によると、整数を浮動小数に変換する命令および浮動小数を整数に変換する命令のいずれも命令も、単一の正規化装置（１０）で処理することが可能となる。
【００２６】
図３は、シフト幅補正器（１２）の構成を示す図である。一例として、浮動小数を整数に変換する場合において、整数のビット幅をＡとし、浮動小数の先頭の１を除いた仮数部のビット幅をＢとする。このとき、ビットリバース器（１１）は、ＬＳＢからＮビット目（０≦Ｎ≦Ｂ）を、ＬＳＢから（Ｂ−Ｎ）ビット目に移動させる。また、第２ビット列の先頭に（Ａ−Ｂ）個のゼロを接続したビット列を、第３ビット列とする。さらに、シフト幅補正器（１２）は、指数部が示すシフト幅（Ｓ）をビット幅Ａから差し引いた値（Ａ−Ｓ）を、上記の補正後のシフト幅とする。また、バレルシフタ（１３）は、修正後のシフト幅（Ａ−Ｓ）だけ、第３ビット列を左論理シフトする。さらに、ビットリバース器（１４）は、シフト結果のＬＳＢからＮビット目（０≦Ｎ≦Ａ）を、ＬＳＢから（Ａ−Ｎ）ビット目に移動させる。
【００２７】
かかる正規化装置（１０）によると、浮動小数を整数に変換する命令以外の浮動小数演算命令（例えば、整数を浮動小数に変換する命令）を処理するために設けられた（Ａ＋１）ビット幅のバレルシフタを、浮動小数を整数に変換する命令を処理する場合にも、使用することが可能となる。
【００２８】
正規化装置（１０）による、浮動小数を整数に変換する具体的な動作は、次のとおりである。ここでは、浮動小数の仮数部を１．ｘ１ｘ２…ｘＢとし、指数部が示すシフト幅をＳとする。このとき、第１ビット列は
ｂ１：１ｘ１ｘ２…ｘＢ
となる。
第１ビットリバース器（１１）により第１ビット列ｂ１の順序を逆転すると第２ビット列
ｂ２：ｘＢ…ｘ２ｘ１１
が得られる。第２ビット列の先頭に（Ａ−Ｂ）個のゼロを付加すると、第３ビット列
ｂ３：００…０ｘＢ…ｘ２ｘ１１（先頭のゼロはＡ−Ｂ個）
が得られる。次に、バレルシフタ（１３）により第３ビット列ｂ３を（Ａ−Ｓ）だけ左論理シフトすると、第４ビット列
ｂ４：ｘＳ…ｘ２ｘ１１００…０（末尾のゼロはＡ−Ｓ個）
が得られる。次に、第２ビットリバース器（１４）により、第４ビット列ｂ４の順序を逆転すると第５ビット列
ｂ５：００…０１ｘ１ｘ２…ｘＳ（先頭のゼロはＡ−Ｂ個）
が得られる。このように、正規化装置（１０）によると、浮動方数から整数への変換が正しく行われる。
【００２９】
（実施形態）
次に、実施形態に係る正規化装置について、図面を参照して説明する。図１は、本実施形態に係る正規化装置１０の概略構成を示すブロック図である。図１を参照すると、正規化装置１０は、ビットリバース器１１、シフト幅補正器１２、バレルシフタ１３、ビットリバース器１４、および、セレクタ（ｍｕｘ＿ｚｅｒｏ）１５を備える。
【００３０】
ビットリバース器１１は、浮動小数を整数へ変換する際、仮数部の最下位ビット（ＬＳＢ：Lowest Significant Bit）からＮビット目（０≦Ｎ≦Ｂ）を、ＬＳＢから（Ｂ−Ｎ）ビット目に移動させる。バレルシフタ１３は、ビットリバース結果の最上位ビット（ＭＳＢ：Most Significant Bit）側に、（Ａ−Ｂ）個の０を接続した数を入力とし、シフト幅補正器１２により修正されたシフト幅だけ左論理シフトする。ビットリバース器１４は、シフト結果のＬＳＢからＮビット目（０≦Ｎ≦Ａ）を、ＬＳＢから（Ａ−Ｎ）ビット目に移動させる。セレクタ１５は、浮動小数の指数部が示すシフト幅が負の場合、全ビット０を選択し、それ以外の場合、ビットリバース器１４によるビットリバース結果を選択して、浮動小数から整数への変換結果とする。
【００３１】
かかる構成を備えた正規化装置１０によると、浮動小数から整数への変換結果として、図７に示す正規化装置１１０ｂと同様の結果が得られる。
【００３２】
図２は、図１の基本構成に基づく浮動小数演算器の正規化装置１０の詳細を示す。図２を参照すると、正規化装置１０は、ビットリバース器１１、セレクタ（ｍｕｘ＿ｓｒｃ）１７、シフト幅補正器１２、セレクタ（ｍｕｘ＿ｓｈ）１８、バレルシフタ１３、ビットリバース器１４、および、セレクタ（ｍｕｘ＿ｚｅｒｏ）１５を備える。
【００３３】
ビットリバース器１１は、仮数部のＬＳＢからＮビット目（０≦Ｎ≦Ｂ）を、ＬＳＢから（Ｂ−Ｎ）ビット目に移動させる（Ｂ＋１）ビット幅のビットリバース器である。セレクタ（ｍｕｘ＿ｓｒｃ）１７は、浮動小数を整数に変換する命令を実行する場合には、ビットリバース器１１のリーバス結果の上位に（Ａ−Ｂ）ビットのゼロを接続した値を選択し、整数から浮動小数に変換する場合には、３２ビットの整数を選択するＡビット幅のセレクタである。シフト幅補正器１２は、浮動小数の指数部が示すシフト幅を補正する。セレクタ（ｍｕｘ＿ｓｈ）１８は、リーディングワン結果（整数→浮動小数の場合）とシフト幅補正器１２の結果（浮動小数→整数の場合）を選択するｌｏｇ２Ａビット幅のセレクタである。バレルシフタ１３は、セレクタ１７による選択結果を左論理シフトする（Ａ＋１）ビット幅のバレルシフタである。ビットリバース器１４は、シフト結果のＬＳＢからＭビット目（０≦Ｍ≦Ａ）を、ＬＳＢから（Ａ−Ｍ）ビット目に移動させる（Ａ＋１）ビット幅のビットリバース器である。セレクタ（ｍｕｘ＿ｚｅｒｏ）１５は、浮動小数の指数部が示すシフト幅が負の場合、全ビット０を選択し、それ以外の場合、ビットリバース器１４の結果を選択する。
【００３４】
図２に示した正規化装置１０によると、浮動小数から整数への変換結果は、セレクタ１５による選択結果として得られる。また、整数から浮動小数への変換結果は、バレルシフタ１３のシフト結果に対して丸め処理回路２２による丸め処理を施した結果として得られる。
【００３５】
なお、セレクタ（ｍｕｘ＿ｓｒｃ）１７への入力として、３２ビットの整数の代わりに、浮動小数の仮数部の演算途中結果（加算、減算、乗算、除算、剰余、平方根など）を選択することにより、これらを正規化した浮動小数形式の演算結果を得ることも可能となる。
【００３６】
図３は、シフト幅補正器１２の構成を一例として示す図である。図３を参照すると、シフト幅補正器１２は、浮動小数の指数部が示すシフト幅Ｓを入力とし、バレルシフタのビット幅Ａからシフト幅Ｓを引いた数（Ａ−Ｓ）を、バレルシフタ１３による左論理シフトのシフト幅とする。
【００３７】
本実施形態の正規化装置１０によると、浮動小数を整数に変換する命令以外の浮動小数演算命令を処理するために設けられたバレルシフタ１３を、浮動小数を整数に変換する命令を処理する場合にも使用することができ、小さい回路規模で正規化装置を実現することが可能となる。すなわち、正規化装置１０によると、整数から浮動小数への変換命令と、浮動小数から整数への変換命令を有する浮動小数演算器を構成する際に、正規化装置１１０ａ（図６）および正規化装置１１０ｂ（図７）を別個に設けた場合や、整数から浮動小数への変換命令と浮動小数から整数への変換命令との間で図７の正規化装置１１０ｂを共有する場合（図８）と比較して、正規化装置の回路規模を大幅に削減することが可能となる。
【実施例】
【００３８】
次に、具体的な実施例に基づいて、実施形態に係る正規化装置１０の動作を説明する。図４は、整数のビット幅Ａが８、仮数部のビット幅Ｂが５、整数に変換される浮動小数の値が１．１１００１、浮動小数の指数部が示すシフト幅が３である場合における正規化装置１０の動作を示す。かかる条件下において、浮動小数を整数に変換した結果として期待される整数値は１１１０である。
【００３９】
図５（ａ）はビットリバース器１１の動作を示し、図５（ｂ）はビットリバース器１４の動作を示す。
【００４０】
図４および図５（ａ）を参照すると、ビットリバース器１１は、浮動小数の仮数部（先頭の１を含む）を表すビット列
ｂ１：１１１００１
の順序を逆転してビット列
ｂ２：１００１１１
を生成する。また、ビット列ｂ２の上位に（Ａ−Ｂ）（＝３）個のゼロを追加したビット列として、ビット列
ｂ３：０００１００１１１
が得られる（ステップＳ１）。
【００４１】
図４を参照すると、シフト幅補正器１２は、ビット幅Ａ（＝８）から、浮動小数の指数部が示すシフト幅Ｓ（＝３）を引いた数である（Ａ−Ｓ）（＝５）を、バレルシフタ１３のシフト数とする（ステップＳ２）。
【００４２】
図４を参照すると、バレルシフタ１３は、ステップＳ１で得られたビット列ｂ３を５ビットだけ左論理シフトして、ビット列
ｂ４：０１１１０００００
を得る（ステップＳ３）。
【００４３】
図４および図５（ｂ）を参照すると、ビットリバース器１４は、ビット列ｂ４の順序を逆転して、ビット列
ｂ５：０００００１１１０
を得る（ステップＳ４）。
【００４４】
セレクタ１５は、指数部が示すシフト幅が正であるから、ビットリバース器１４の出力を、浮動小数を整数に変換した結果として出力する。
【００４５】
以上より、正規化装置１０によると、浮動小数から整数への変換結果として正しい値が得られることが分かる。
【００４６】
実施形態の正規化装置１０の構成を採用することにより、正規化装置を構成するためのハードウェアコストを大幅に削減することが可能となる。整数のビット幅Ａが３２、仮数部のビット幅Ｂが２３の場合を例とすると、図８に示した例と比較してハードウェアコストは５８％（＝Ａ／（Ａ＋Ｂ））となり、４２％（＝Ｂ／（Ａ＋Ｂ））ものハードウェアコストを削減することができる。
【００４７】
なお、上記の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００４８】
なお、本発明において、下記の形態が可能である。
［形態１］
前記一実施の形態に係る正規化装置のとおりである。
［形態２］
前記正規化装置は、浮動小数を整数に変換する場合において、前記指数部が示すシフト幅が負数であるとき、すべてのビットがゼロのビット列を選択し、それ以外のとき、前記第２ビットリバース器から出力されたビット列を選択する第１のセレクタを備えていてもよい。
［形態３］
前記正規化装置は、整数を浮動小数に変換する場合、該整数を表すビット列を選択して前記バレルシフタに出力し、浮動小数を整数に変換する場合、前記第３ビット列を選択して前記バレルシフタに出力する第２セレクタと、
整数を浮動小数に変換する場合、該整数を表すビット列の最上位ビットから最下位ビットに向けて１を探索して最初に見出された１の位置に応じて決定されたシフト幅を選択して前記バレルシフタに出力し、浮動小数を整数に変換する場合、前記シフト幅補正器により補正されたシフト幅を前記バレルシフタに出力する第３セレクタと、を備えていてもよい。
［形態４］
浮動小数を整数に変換する場合において、前記整数のビット幅をＡとすると、前記シフト幅補正器は、前記ビット幅Ａから前記指数部が示すシフト幅を差し引いた値を、前記補正後のシフト幅としてもよい。
［形態５］
浮動小数を整数に変換する場合において、前記浮動小数の先頭の１を除いた仮数部のビット幅をＢとすると、前記第３ビット列は、前記第２ビット列の先頭に（Ａ−Ｂ）個のゼロを接続したビット列であってもよい。
［形態６］
前記第１ビットリバース器は（Ｂ＋１）ビット幅のビットリバース器であり、
前記第２ビットリバース器は（Ａ＋１）ビット幅のビットリバース器であってもよい。
［形態７］
浮動小数を整数に変換する命令以外の浮動小数演算命令を処理するために設けられたバレルシフタを、浮動小数を整数に変換する命令を処理する場合に使用する、正規化装置。
【符号の説明】
【００４９】
１０、１１０ａ、１１０ｂ、１１０ｃ  正規化装置
１１、１４    ビットリバース器
１２    シフト幅補正器
１３、１１３ａ、１１３ｂ    バレルシフタ
１５、１７、１８、１１５、１１７、１１８    セレクタ
２１、１２１    リーディングワン回路
２２、１２２    丸め処理回路
ｂ１〜ｂ５    ビット列
【図１】
2014021870.tif 000003
【図２】
2014021870.tif 000004
【図３】
2014021870.tif 000005
【図４】
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【図５】
2014021870.tif 000007
【図６】
2014021870.tif 000008
【図７】
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【図８】
2014021870.tif 000010