(57)【要約】【課題】ＴＳＶ技術を採用した半導体装置の高集積化を実現する技術を提供する。【解決手段】貫通電極を、半導体基板ＳＷの主面Ｓ１側に形成した第１径を有する小径貫通電極ＴＥ１と、半導体基板ＳＷの裏面Ｓ２側に形成した、上記第１径よりも大きい第２径を有する大径貫通電極ＴＥ２とにより構成し、平面視において小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とが重ならないように、平面視において小径貫通電極ＴＥ１を大径貫通電極ＴＥ２の内側に配置する。【選択図】図１
2014049500.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１主面から、前記第１主面と反対側の第２主面へ貫通する複数の貫通電極が形成された第１領域と、
前記半導体基板の前記第１主面に複数の半導体素子が形成された第２領域と、
を有する半導体装置であって、
前記複数の貫通電極の全部または一部の貫通電極は、
前記半導体基板の前記第１主面側に形成され、第１径を有する第１貫通電極と、
前記半導体基板の前記第２主面側に形成され、前記第１径よりも大きい第２径を有する第２貫通電極と、から構成され、
平面視において前記第１貫通電極は前記第２貫通電極の内側に位置し、平面視において前記第１貫通電極の中心位置は前記第２貫通電極の中心位置から離れている。
【請求項２】
請求項１記載の半導体装置において、
前記複数の貫通電極の全部または一部の貫通電極は、１個の前記第２貫通電極と、複数個の前記第１貫通電極とから構成されている。
【請求項３】
請求項１記載の半導体装置において、さらに、
前記半導体基板の前記第１主面上に、前記複数の半導体素子を覆うように形成された層間絶縁膜と、
前記第１領域の前記層間絶縁膜上に形成された接続パッドまたは配線と、
を有し、
前記第１貫通電極は、前記層間絶縁膜の上面から下面へ貫通する部分を有し、
前記第１貫通電極の一端は、前記接続パッドまたは前記配線と接続し、
前記第１貫通電極の前記一端と反対側の他端は、前記第２貫通電極と接続している。
【請求項４】
請求項１記載の半導体装置において、さらに、
前記半導体基板の前記第１主面上に、前記複数の半導体素子を覆うように形成された層間絶縁膜と、
前記第１領域の前記層間絶縁膜を上面から下面へ貫通する接続電極と、
を有し、
前記第１貫通電極の一端は、前記接続電極と接続し、
前記第１貫通電極の前記一端と反対側の他端は、前記第２貫通電極と接続している。
【請求項５】
請求項１記載の半導体装置において、さらに、
前記半導体基板の前記第１主面上に、前記複数の半導体素子を覆うように形成された層間絶縁膜と、
前記第１領域の前記層間絶縁膜上に形成された接続パッドまたは第１配線と、
前記第２領域の前記層間絶縁膜上に形成された第２配線と、
を有し、
前記第１貫通電極は、前記層間絶縁膜の上面から下面へ貫通する部分を有し、
前記第１貫通電極と前記接続パッドまたは前記第１配線とは同一の金属導電体によって一体に形成されている。
【請求項６】
請求項５記載の半導体装置において、
前記第１貫通電極及び前記接続パッドまたは前記第１貫通電極及び前記第１配線は前記金属導電体によって前記第１領域に形成され、前記第２配線は前記金属導電体によって前記第２領域に形成されている。
【請求項７】
請求項１記載の半導体装置において、
平面視において、前記第１領域内の最も外側に配置された前記第１貫通電極の中心位置は、前記第１領域の外周から離れる方向に配置されている。
【請求項８】
請求項１記載の半導体装置において、
前記半導体基板と前記第１貫通電極との間には、前記半導体基板側から第１絶縁膜及び第１バリアメタル膜が形成され、
前記半導体基板と前記第２貫通電極との間には、前記半導体基板側から前記第１絶縁膜とは異なる第２絶縁膜及び前記第１バリアメタル膜とは異なる第２バリアメタル膜が形成されている。
【請求項９】
請求項１記載の半導体装置において、
前記第１貫通電極と前記第２貫通電極との間には、バリアメタル膜が形成されている。
【請求項１０】
請求項１記載の半導体装置において、
前記第１領域において、複数の前記第２貫通電極は同一ピッチで配置されている。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１厚さを有する半導体基板の第１主面に、第１口径を有する第１ビアを形成する工程；
（ｂ）前記第１ビアの底面及び側面に第１絶縁膜を形成した後、前記第１ビアの内部に第１バリアメタル膜を介して第１貫通電極を形成する工程；
（ｃ）前記工程（ｂ）の後、前記半導体基板を前記第１主面と反対側の第２主面から加工して、前記半導体基板の前記第１厚さを前記第１厚さよりも薄い第２厚さとする工程；
（ｄ）前記工程（ｃ）の後、前記半導体基板の前記第２主面上に第３絶縁膜を形成する工程；
（ｅ）前記工程（ｄ）の後、前記第３絶縁膜及び前記半導体基板を順次加工して、前記半導体基板の前記第２主面に、前記第１口径よりも大きい第２口径を有する第２ビアを形成し、前記第２ビアの底面から前記第１絶縁膜及び前記第１バリアメタル膜に覆われた前記第１貫通電極の一部を突出させる工程；
（ｆ）前記工程（ｅ）の後、前記第２ビアの底面及び側面に第２絶縁膜を形成した後、前記第２ビアの底面から突出する前記第１貫通電極の一部を覆う前記第２絶縁膜及び前記第１絶縁膜を除去して、前記第２ビアの底面から、前記第１貫通電極を覆う前記第１バリアメタル膜を露出させる工程；
（ｇ）前記工程（ｆ）の後、前記第２ビアの内部に第２バリアメタル膜を介して第２貫通電極を形成する工程、
ここで、平面視において前記第１貫通電極は前記第２貫通電極の内側に位置し、平面視において前記第１貫通電極の中心位置は前記第２貫通電極の中心位置から離れている。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記工程（ａ）の前に、さらに、
（ｈ）前記半導体基板の前記第１主面上に、層間絶縁膜を形成する工程、
を有し、
前記工程（ａ）では、前記層間絶縁膜及び前記半導体基板の前記第１主面に、前記第１口径を有する前記第１ビアが形成される。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記第１絶縁膜及び前記第２絶縁膜は酸化シリコン膜であり、前記第３絶縁膜は前記半導体基板の前記第２主面側から窒化シリコン膜及び酸化シリコン膜を順次形成した積層膜である。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記第３絶縁膜は、プラズマＣＶＤ法またはガス・クラスタ・イオンビーム法により形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造技術に関し、例えば３次元多機能デバイスの製造に必要とされるスルー・シリコン・ビア（Through Silicon Via：ＴＳＶ）技術に好適に利用できるものである。
【背景技術】
【０００２】
３次元多機能デバイスを実現するための重要な技術としてＴＳＶ技術がある。ＴＳＶ技術は、半導体基板を厚さ方向に垂直に貫通する貫通電極を形成する技術である。
【０００３】
例えば特開２００５−２９４５８２号公報（特許文献１）に、小径プラグと大径プラグとから成る貫通電極を備える半導体装置が開示されている。シリコン（Ｓｉ）基板から突出した小径プラグの突出部（下面）は大径プラグの上面に貫入しており、小径プラグの上面は第１配線と接続している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２９４５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シリコン（Ｓｉ）基板に、その主面から主面と反対側の裏面へ貫通する貫通電極を形成すると、貫通電極を構成する金属導電体とシリコン（Ｓｉ）との熱膨張係数の違いにより、貫通電極周辺のシリコン（Ｓｉ）基板に歪が生じる。そのため、貫通電極周辺には、半導体素子の配置が制限される領域（キープ・アウト・ゾーン（keep out zone））が生じる。また、貫通電極の直上には、複数の信号配線を配置することができないため、配線レイアウトに制約が生じる。このような問題が、ＴＳＶ技術を採用した半導体装置の高集積化を進める上での弊害となっている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、貫通電極を、半導体基板の主面側に形成した小径貫通電極と半導体基板の裏面側に形成した大径貫通電極とから構成し、平面視において小径貫通電極の中心位置と大径貫通電極の中心位置とが一致しないように、平面視において小径貫通電極を大径貫通電極の内側に配置する。
【発明の効果】
【０００８】
一実施の形態によれば、ＴＳＶ技術を採用した半導体装置の高集積化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１によるＴＳＶを備える半導体装置の要部断面図である。
【図２】実施の形態１による半導体装置の要部裏面図である。
【図３】実施の形態１による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部断面図である。
【図４】図３に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図５】図４に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１８】（ａ）及び（ｂ）はそれぞれ実施の形態１の第１変形例による小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。
【図１９】実施の形態１の第２変形例によるＴＳＶを備える半導体装置の要部断面図である。
【図２０】実施の形態１の第３変形例によるＴＳＶを備える半導体装置の要部断面図である。
【図２１】実施の形態２によるＴＳＶ形成領域を平面視したときの小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。
【図２２】本発明者らによって比較検討されたＴＳＶ形成領域を平面視したときの小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。
【図２３】本発明者らによって比較検討された貫通電極の製造工程を説明する半導体装置の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
また、「Ａから成る」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
【００１４】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１５】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。
【００１６】
（本発明者らによって検討されたＴＳＶ技術）
本実施の形態によるＴＳＶ技術を採用した半導体装置がより明確となると思われるため、本発明者らが比較検討を行った半導体装置における課題について説明する。
【００１７】
まず、本発明者らが検討を行ったビア・ミドル方式による貫通電極の製造工程の一例をを図２３を用いて簡単に説明する。図２３は、貫通電極の製造工程を説明する半導体装置の要部断面図である。
【００１８】
例えば単結晶シリコン（Ｓｉ）から成る半導体基板（ウエハと称する平面略円形状の半導体の薄板）ＳＷを用意する。図示は省略するが、半導体基板ＳＷの主面（表面、第１主面）Ｓ１に複数の半導体素子を形成する。そして、これら複数の半導体素子を覆うように、半導体基板ＳＷの主面Ｓ１上に層間絶縁膜ＩＬＤを形成する。
【００１９】
次に、レジストパターンをマスクとしたドライエッチングにより、貫通電極を形成する領域（複数の半導体素子が形成されていない領域）に、層間絶縁膜ＩＬＤ及び半導体基板ＳＷを順次加工してビア（貫通穴、接続孔、開口部）ＶＩを形成する。その後、ビアＶＩの内部に、酸化シリコン（ＳｉＯ２）から成る絶縁膜Ｉ１及びタンタル（Ｔａ）等から成るバリアメタル膜ＢＭを介して、銅（Ｃｕ）めっき膜を埋め込み、銅（Ｃｕ）膜から成る貫通電極ＴＥを形成する。
【００２０】
次に、第１層目の配線Ｍ１、及び第１層目の配線Ｍ１と同一層であり、貫通電極ＴＥに接続する接続パッドＭＣを形成する。その後、第２層目の配線Ｍ２及びさらに上層の配線を形成した後、最上層の配線に接続して銅（Ｃｕ）バンプＣＢを形成し、銅（Ｃｕ）バンプＣＢに接続して外部端子ＳＢを形成する。
【００２１】
次に、半導体基板ＳＷの主面Ｓ１と反対側である裏面（第２主面）Ｓ２を研削、研磨またはエッチバックする。これにより、半導体基板ＳＷの厚さを薄くし、さらに半導体基板ＳＷの裏面Ｓ２から、絶縁膜Ｉ１及びバリアメタル膜ＢＭに覆われた貫通電極ＴＥの底部を突出させる。続いて、半導体基板ＳＷの裏面Ｓ２から突出した、絶縁膜Ｉ１及びバリアメタル膜ＢＭに覆われた貫通電極ＴＥの底部を覆うように、半導体基板ＳＷの裏面Ｓ２上に絶縁膜Ｉ２を形成する。
【００２２】
次に、ＣＭＰ（Chemical Mechanical Polishing）法により、貫通電極ＴＥの底部を覆う絶縁膜Ｉ２、絶縁膜Ｉ１及びバリアメタル膜ＢＭを研磨して、貫通電極ＴＥの下面を露出させる。
【００２３】
＜課題１＞
半導体基板ＳＷに、その主面Ｓ１から主面Ｓ１と反対側の裏面Ｓ２へ貫通する貫通電極ＴＥを形成すると、貫通電極ＴＥを構成する銅（Ｃｕ）と半導体基板ＳＷを構成するシリコン（Ｓｉ）との熱膨張係数の違いにより、貫通電極ＴＥ周辺の半導体基板ＳＷに歪が生じる。そのため、半導体素子が配置できる領域が制限される。例えば口径が５μｍのビアＶＩを半導体基板ＳＷに形成した場合、そのビアＶＩの外周から１μｍ程度の範囲が半導体素子の配置が制限される領域（キープ・アウト・ゾーン）となる。この半導体素子の配置が制限される領域（キープ・アウト・ゾーン）は、ビアＶＩの口径が大きくなる従い、すなわち、ビアＶＩの内部に埋め込まれる銅（Ｃｕ）の体積が増加するに従い広くなる。
【００２４】
また、貫通電極ＴＥの直上には、貫通電極ＴＥと接続する接続パッドＭＣが配置されることから、複数の信号配線を配置することができない。そのため、配線レイアウトに制約が生じる。
【００２５】
半導体素子の配置が制限される領域（キープ・アウト・ゾーン）を狭める、または複数の信号配線を配置できる領域を広げるためには、ビアＶＩの口径を小さくして、貫通電極ＴＥの体積を小さくすればよい。しかし、ビアＶＩの深さが同じである場合、口径の小さいビアＶＩは口径の大きいビアＶＩと比べて、半導体基板ＳＷに形成するビアＶＩのアスペクト比（ビアの深さ／ビアの口径）が高くなる。そのため、ビアＶＩの口径を小さくすると、ビアＶＩの内部に銅（Ｃｕ）めっき膜が埋設され難いという問題が生じる。
【００２６】
＜課題２＞
半導体基板ＳＷの裏面Ｓ２を加工して、半導体基板ＳＷの厚さを薄くする際、貫通電極ＴＥの下面を覆う絶縁膜Ｉ１の一部が除去されて、貫通電極ＴＥの下面が露出することが懸念された。貫通電極ＴＥの下面が露出すると、貫通電極ＴＥを構成する銅（Ｃｕ）が半導体基板ＳＷの裏面Ｓ２から半導体基板ＳＷ内へ拡散する。その結果、銅（Ｃｕ）汚染によって半導体基板ＳＷの主面Ｓ１に形成されている半導体素子の動作特性が変動してしまう。
【００２７】
＜課題３＞
また、本発明者らはビアラスト・ビアバック方式（半導体基板の主面側に半導体素子及び多層配線を形成した後に、半導体基板の裏面側から半導体基板にビアを形成し、ビアの内部に貫通電極を埋設する方式）による貫通電極の製造工程についても検討した。
【００２８】
しかし、半導体基板に上記ビアを形成する際に、半導体基板の主面側に形成されている多層配線がエッチングされてしまう危険性がある。
【００２９】
以上、説明したように、ＴＳＶ技術を採用した半導体装置では、貫通電極が配置されたことで制約を受ける半導体素子の形成領域及び配線の配置領域を最小にする必要がある。また、貫通電極の製造工程において発生する銅（Ｃｕ）汚染等の問題を回避する必要がある。
【００３０】
なお、前述の特許文献１のように、単に小径プラグと大径プラグとから貫通電極を構成しただけでは、特に、貫通電極周辺のシリコン（Ｓｉ）基板に生じる歪に起因したキープ・アウト・ゾーンの問題を回避することは難しいことが、本発明者らの検討により明らかとなった。
【００３１】
（実施の形態１）
≪半導体装置≫
本実施の形態１によるＴＳＶを備える半導体装置を図１及び図２を用いて説明する。図１は半導体装置の要部断面図、図２は半導体装置の要部裏面図である。
【００３２】
半導体装置（半導体チップ）には、電界効果トランジスタ、抵抗素子及び容量素子等の種々の半導体素子が形成された領域（以下、素子形成領域（第２領域）と言う）と、複数の貫通電極が形成された領域（以下、ＴＳＶ形成領域（第１領域）と言う）とが互いに異なる領域に設けられている。図１には、素子形成領域に形成された種々の半導体素子のうち、電界効果トランジスタを代表するｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例示する。また、以下の説明においては、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳＦＥＴと略す。
【００３３】
まず、素子形成領域に形成されたｎＭＩＳＦＥＴの構成について図１を用いて説明する。
【００３４】
図１に示すように、素子形成領域の半導体基板ＳＷの主面（表面、第１主面）Ｓ１には、分離溝の内部に絶縁膜が埋め込まれた分離部ＩＲが形成されており、その分離部ＩＲによってｎＭＩＳＦＥＴが形成される活性領域が規定されている。半導体基板ＳＷの厚さは、例えば５０μｍ程度である。半導体基板ＳＷの主面Ｓ１にはｐ型ウェルＰＷが形成されており、そのｐ型ウェルＰＷが形成された領域にｎＭＩＳＦＥＴが形成されている。半導体基板ＳＷの主面Ｓ１上にはｎＭＩＳＦＥＴのゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば熱酸化法により形成された酸化シリコン（ＳｉＯ２）から成り、ゲート電極ＧＥは、例えばＣＶＤ（Chemical Vapor Deposition）法により形成された多結晶シリコン（Ｓｉ）から成る。
【００３５】
ｎＭＩＳＦＥＴのゲート電極ＧＥの側面にはサイドウォールＳＬが形成されている。このサイドウォールＳＬは、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）から成る。また、ｎＭＩＳＦＥＴのゲート電極ＧＥの両側のｐ型ウェルＰＷにはチャネル領域を挟んでソース・ドレインとして機能するｎ型半導体領域ＳＤが形成されている。
【００３６】
さらに、ｎＭＩＳＦＥＴはストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１によって覆われている。ストッパ絶縁膜ＳＩＦは、例えば窒化シリコン（Ｓｉ３Ｎ４）から成る。また、層間絶縁膜ＩＬＤ１は、例えば酸化シリコン（ＳｉＯ２）から成り、その表面は平坦化されている。ストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１にはゲート電極ＧＥに達する接続孔（図示は省略）及びｎ型半導体領域ＳＤに達する接続孔ＣＮが形成されている。接続孔ＣＮは柱状であり、その径は、第１層目の配線Ｍ１の線幅と同じか、またはそれよりも小さく設定され、例えば０．０６μｍ程度である。接続孔ＣＮの内部には、バリアメタル膜ＢＰを介して金属から成る接続電極（プラグ）ＣＥが形成されている。
【００３７】
接続電極ＣＥ上には、例えば銅（Ｃｕ）膜を主導体とする第１層目の配線Ｍ１が、接続電極ＣＥに接続してシングルダマシン（Single Damascene）法により形成されている。すなわち、第１層目の配線Ｍ１は、接続電極ＣＥ及び層間絶縁膜ＩＬＤ１上に堆積された層間絶縁膜ＩＬＤ２に配線形成用の溝ＴＲａを形成し、その内部に銅（Ｃｕ）膜を埋め込むことによって形成されている。配線形成用の溝ＴＲａの内壁と銅（Ｃｕ）膜との間にはバリアメタル膜が形成されている。第１層目の配線Ｍ１の線幅は、例えば０．１μｍ程度である。
【００３８】
さらに、第１層目の配線Ｍ１上には、例えば銅（Ｃｕ）膜を主導体とする第２層目の配線Ｍ２が、接続部材を介して第１層目の配線Ｍ１に接続してデュアルダマシン（Dual Damascene）法により形成されている。すなわち、第２層目の配線Ｍ２は、第１層目の配線Ｍ１及び層間絶縁膜ＩＬＤ２上に堆積された層間絶縁膜ＩＬＤ３に配線形成用の溝ＴＡを形成し、さらに、配線形成用の溝ＴＡと第１層目の配線Ｍ１とを繋ぐ部分に接続孔ＴＢを形成し、これらの内部に銅（Ｃｕ）膜を埋め込むことによって形成されている。接続孔ＴＢの内部には第２層目の配線Ｍ２と一体に形成される接続部材が形成されている。配線形成用の溝ＴＡ及び接続孔ＴＢのそれぞれの内壁と銅（Ｃｕ）膜との間にはバリアメタル膜が形成されている。なお、第２層目の配線Ｍ２は、第１層目の配線Ｍ１と同様に、シングルダマシン法により形成してもよい。
【００３９】
さらに、第２層目の配線Ｍ２上には、上層の配線が形成され、最上層の配線（実施の形態１では第６層目の配線Ｍ６）を覆うように絶縁膜ＩＬ及び封止樹脂ＲＳが形成されている。これら絶縁膜ＩＬ及び封止樹脂ＲＳには、第６層目の配線Ｍ６に達する開口部ＶＯが形成されており、この開口部ＶＯの内部に、第６層目の配線Ｍ６に接続して銅（Ｃｕ）バンプＣＢが形成され、さらに銅（Ｃｕ）バンプＣＢに接続して半球状の外部端子（はんだボール）ＳＢが形成されている。
【００４０】
なお、実施の形態１では、６層の配線（配線Ｍ１〜配線Ｍ６）を例示したが、これに限定されるものではない。５層以下の配線または７層以上の配線であってもよく、最上層の配線に接続して上記銅（Ｃｕ）バンプＣＢ及び外部端子ＳＢが形成される。
【００４１】
次に、ＴＳＶ形成領域に形成されたＴＳＶの構成について図１及び図２を用いて説明する。
【００４２】
図１に示すように、ＴＳＶ形成領域の半導体基板ＳＷ、ストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１には、これらを厚さ方向に貫通するビア（貫通穴、接続孔、開口部）が形成されている。
【００４３】
このビアは、小径ビア（貫通穴、接続孔、開口部；第１ビア）ＶＩ１と、小径ビアＶＩ１の口径（径、内径）よりも大きい口径を有する大径ビア（貫通穴、接続孔、開口部；第２ビア）ＶＩ２とから構成され、半導体基板ＳＷの主面Ｓ１側に小径ビアＶＩ１が配置され、半導体基板ＳＷの裏面（第２主面）Ｓ２側に大径ビアＶＩ２が配置されている。すなわち、小径ビアＶＩ１は、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦのそれぞれの上面から下面へ貫通し、さらに半導体基板ＳＷの主面Ｓ１から所定の深さに形成されており、大径ビアＶＩ２は半導体基板ＳＷの裏面Ｓ２から所定の深さに形成されている。
【００４４】
小径ビアＶＩ１の口径（第１口径）は、例えば２μｍ程度、その深さは、例えば１０μｍ程度である。大径ビアＶＩ２の口径（第２口径）は、例えば１０μｍ程度、その深さは、例えば４３μｍ程度である。
【００４５】
また、小径ビアＶＩ１の側面には、例えば酸化シリコン（ＳｉＯ２）から成る第１絶縁膜ＩＦ１が形成されている。さらに、小径ビアＶＩ１の内部には、バリアメタル膜ＢＭ１を介して銅（Ｃｕ）めっき膜から成る小径貫通電極（第１貫通電極）ＴＥ１が形成されている。第１絶縁膜ＩＦ１は、小径貫通電極ＴＥ１からの金属汚染を防止する保護膜として機能し、小径貫通電極ＴＥ１と半導体基板ＳＷとを絶縁分離する機能も果たす。第１絶縁膜ＩＦ１の厚さは、例えば０．１μｍ程度である。バリアメタル膜ＢＭ１は、例えばタンタル（Ｔａ）膜であり、その厚さは、例えば１０ｎｍ程度である。
【００４６】
また、大径ビアＶＩ２の側面には、例えば酸化シリコン（ＳｉＯ２）から成る第２絶縁膜ＩＦ２が形成されている。さらに、大径ビアＶＩ２の内部には、バリアメタル膜ＢＭ２を介して銅（Ｃｕ）めっき膜から成る大径貫通電極（第２貫通電極）ＴＥ２が形成されている。第２絶縁膜ＩＦ２は、大径貫通電極ＴＥ２からの金属汚染を防止する保護膜として機能し、大径貫通電極ＴＥ２と半導体基板ＳＷとを絶縁分離する機能も果たす。第２絶縁膜ＩＦ２の厚さは、例えば０．２μｍ程度である。バリアメタル膜ＢＭ２は、例えばタンタル（Ｔａ）膜であり、その厚さは、例えば２５ｎｍ程度である。
【００４７】
小径貫通電極ＴＥ１の下面（半導体基板ＳＷの裏面Ｓ２側の面）は、大径ビアＶＩ２の底面よりも、半導体基板ＳＷの裏面Ｓ２側に位置している。すなわち、小径貫通電極ＴＥ１の一部が大径ビアＶＩ２内に突き出ている。
【００４８】
バリアメタル膜ＢＭ１，ＢＭ２としてタンタル（Ｔａ）膜を例示したが、これに限定されるものではなく、例えばチタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、ルテニウム（Ｒｕ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等を用いることもできる。
【００４９】
貫通電極は小径貫通電極ＴＥ１と大径貫通電極ＴＥ２とから構成され、小径貫通電極ＴＥ１の下面（半導体基板ＳＷの裏面Ｓ２側の面）と大径貫通電極ＴＥ２の上面（半導体基板ＳＷの主面Ｓ１側の面）とは、バリアメタル膜ＢＭ１，ＢＭ２を介して電気的に接続されている。
【００５０】
しかし、半導体基板ＳＷの主面Ｓ１と平行する面における小径貫通電極ＴＥ１の平面面積及び径（第１径）はそれぞれ、半導体基板ＳＷの主面Ｓ１と平行する面における大径貫通電極ＴＥ２の平面面積及び径（第２径）よりも小さい。そして、平面視において小径貫通電極ＴＥ１は大径貫通電極ＴＥ２の内側に配置されており、平面視において小径貫通電極ＴＥ１の中心位置（図１に一点破線で示す中心１）と大径貫通電極ＴＥ２の中心位置（図１に一点破線で示す中心２）とは一致していない。すなわち、平面視において小径貫通電極ＴＥ１の中心位置は大径貫通電極ＴＥ２の中心位置から離れている。
【００５１】
前述したように、小径貫通電極ＴＥ１及び大径貫通電極ＴＥ２を構成する銅（Ｃｕ）と半導体基板ＳＷを構成するシリコン（Ｓｉ）との熱膨張係数の違いにより、小径貫通電極ＴＥ１及び大径貫通電極ＴＥ２の周辺の半導体基板ＳＷには歪が生じる。しかし、半導体基板ＳＷの主面Ｓ１側には、大径貫通電極ＴＥ２よりも径が小さい、すなわち体積が小さい小径貫通電極ＴＥ１を形成している。これにより、半導体基板ＳＷの主面Ｓ１側にも大径貫通電極ＴＥ２を形成した場合と比べて（前述の図２３参照）、半導体基板ＳＷの主面Ｓ１側においては歪が発生する範囲が小さくなり、また、貫通電極が占有する領域が小さくなる。
【００５２】
従って、実施の形態１では、半導体基板ＳＷの歪の影響を受ける領域（半導体素子の配置が制限される領域（キープ・アウト・ゾーン））が小さくなるので、半導体基板ＳＷの歪の影響を受ける領域が小さくなった領域分ほど、半導体素子が配置できる領域を大きくすることができる。さらに、小径貫通電極ＴＥ１を形成する位置は、大径貫通電極ＴＥ２に接続できる範囲において調整できるので、半導体素子の配置に合わせて小径貫通電極ＴＥ１の位置を設定することができる。よって、半導体素子の高集積化が可能となり、半導体素子の配置の自由度も高くなる。
【００５３】
また、半導体基板ＳＷの主面Ｓ１側において貫通電極（小径貫通電極ＴＥ１）が占有する領域が小さくなることは、それに接続される接続パッドＭＣの平面面積も小さくできるので、第１層目の配線Ｍ１が配置できる領域が大きくなり、第１層目の配線Ｍ１の配置の自由度が高くなる。
【００５４】
小径貫通電極ＴＥ１の上面（半導体基板ＳＷの主面Ｓ１側の面）は、第１層目の配線Ｍ１と同一層である接続パッドＭＣとバリアメタル膜を介して接続している。接続パッドＭＣは、層間絶縁膜ＩＬＤ２に接続パッド形成用の溝ＴＲｂを形成し、その内部に銅（Ｃｕ）膜を埋め込むことによって形成されている。
【００５５】
実施の形態１では、貫通電極（小径貫通電極ＴＥ１）の上面が接続する層として、接続パッドＭＣを例示しているが、これに限定されるものではなく、第１層目の配線Ｍ１と同一層からなる配線（例えばストライプ状または格子状に形成された配線）であってもよい。
【００５６】
半導体基板ＳＷの裏面Ｓ２には、絶縁膜（第３絶縁膜）ＩＦ３が形成されている。この絶縁膜ＩＦ３は、半導体基板ＳＷの裏面Ｓ２からの金属汚染を防止する保護膜としても機能する。絶縁膜ＩＦ３は、例えば窒化シリコン（Ｓｉ３Ｎ４）膜、酸化シリコン（ＳｉＯ２）膜、または窒化シリコン（Ｓｉ３Ｎ４）膜と酸化シリコン（ＳｉＯ２）膜の積層膜である。
【００５７】
さらに、半導体基板ＳＷの裏面Ｓ２には、大径貫通電極ＴＥ２の下面（半導体基板ＳＷの裏面Ｓ２側の面）が露出している。この大径貫通電極ＴＥ２の下面に接続して、バリアメタル膜ＢＭ３が形成されており、このバリアメタル膜ＢＭ３に接続して銅（Ｃｕ）シート層ＣＳ及び裏面バンプＲＢが形成されている。バリアメタル膜ＢＭ３は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、コバルト（Ｃｏ）膜、ルテニウム（Ｒｕ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等である。また、裏面バンプＲＢは、銅（Ｃｕ）シート層ＣＳ側から銅（Ｃｕ）、ニッケル（Ｎｉ）及びＡｕ（金）が順次成膜された積層膜から成る。
【００５８】
小径貫通電極ＴＥ１と大径貫通電極ＴＥ２とから成る貫通電極ＴＥが複数形成される領域の大きさは、メモリなど汎用品との接続を保つため、規格によって定められる。例えば図２に示すように、縦６ｍｍ×横６ｍｍのサイズの半導体チップ（半導体装置）ＳＣでは、半導体チップＳＣの中央部に、貫通電極が４０μｍピッチで縦に５０個、横に６個配置されたＴＳＶ形成領域ＡＴＳＶが４つ配置されている。すなわち、半導体チップＳＣの中央部が複数の貫通電極が形成されるＴＳＶ形成領域ＡＴＳＶであり、それ以外の領域が複数の半導体素子が形成される素子形成領域となる。なお、図２には、半導体チップＳＣの中央部にＴＳＶ形成領域ＡＴＳＶを設けたが、中央部に限定されるものではない。
【００５９】
また、ＴＳＶ形成領域ＡＴＳＶに形成される複数の貫通電極を全て平面視において小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とが重ならない貫通電極で構成しなくてもよい。すなわち、ＴＳＶ形成領域ＡＴＳＶに形成される複数の貫通電極の全部の貫通電極を、平面視において小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とが重ならない貫通電極で構成してもよい。あるいは、ＴＳＶ形成領域ＡＴＳＶに形成される複数の貫通電極のうちの一部の貫通電極を、平面視において小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とが重ならない貫通電極で構成し、他部の貫通電極を、平面視において小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とが重なる貫通電極で構成してもよい。
【００６０】
≪半導体装置の製造方法≫
次に、本実施の形態１によるＴＳＶ技術を採用した半導体装置の製造方法について図３〜図１７を用いて工程順に説明する。図３〜図１７は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部及びＴＳＶ形成領域の一部を示している。また、図３〜図１７の素子形成領域には、半導体素子としてｎＭＩＳＦＥＴを例示する。また、半導体装置には、例えば１００個以上の貫通電極が形成されるが、便宜上、図３〜図１７には小径貫通電極及び大径貫通電極から成る１個の貫通電極及びその周辺部を記載する。
【００６１】
＜半導体素子の形成工程＞
まず、図３に示すように、例えば単結晶シリコン（Ｓｉ）から成る半導体基板（ウエハと称する平面略円形状の半導体の薄板）ＳＷを用意する。半導体基板ＳＷの厚さ（第１厚さ）は、例えば７００μｍ程度である。次に、半導体基板ＳＷの主面（表面、第１主面）の素子分離領域に絶縁膜から成る分離部ＩＲを形成する。続いて、ｎＭＩＳＦＥＴが形成される領域の半導体基板ＳＷにｐ型の導電性を示す不純物をイオン注入してｐ型ウェルＰＷを形成する。
【００６２】
次に、半導体基板ＳＷの主面にｎＭＩＳＦＥＴのゲート絶縁膜ＧＩを形成した後、ゲート絶縁膜ＧＩ上にｎＭＩＳＦＥＴのゲート電極ＧＥを形成する。続いて、ゲート電極ＧＥの側面にサイドウォールＳＬを形成した後、ゲート電極ＧＥの両側のｐ型ウェルＰＷにｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳＦＥＴのソース・ドレインとして機能するｎ型半導体領域ＳＤをゲート電極ＧＥ及びサイドウォールＳＬに対して自己整合的に形成する。
【００６３】
次に、半導体基板ＳＷの主面上にストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１を順次形成する。ストッパ絶縁膜ＳＩＦは層間絶縁膜ＩＬＤ１を加工する際にエッチングストッパとなる膜であり、層間絶縁膜ＩＬＤ１に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜ＳＩＦは、例えば窒化シリコン（Ｓｉ３Ｎ４）膜であり、層間絶縁膜ＩＬＤ１は、例えば酸化シリコン（ＳｉＯ２）膜である。
【００６４】
次に、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦを順次加工して素子形成領域に接続孔ＣＮを形成する。接続孔ＣＮはｎ型半導体領域ＳＤ上及びゲート電極ＧＥ上などのｎＭＩＳＦＥＴを動作させるために電圧印加を必要とする部分に形成する。
【００６５】
次に、半導体基板ＳＷの主面上に、例えばスパッタリング法によりバリアメタル膜ＢＰを形成する。バリアメタル膜ＢＰは、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等であり、その厚さは、例えば０．１μｍ程度である。続いて、バリアメタル膜ＢＰ上に、例えばＣＶＤ法またはスパッタリング法によりタングステン（Ｗ）膜を形成する。続いて、接続孔ＣＮの内部以外の領域のタングステン（Ｗ）膜及びバリアメタル膜ＢＰをＣＭＰ法により除去して、接続孔ＣＮの内部にタングステン（Ｗ）膜から成る接続電極（プラグ）ＣＥを形成する。
【００６６】
＜小径貫通電極の形成工程＞
次に、図４に示すように、レジストパターンをマスクとして、ＴＳＶ形成領域の層間絶縁膜ＩＬＤ１、ストッパ絶縁膜ＳＩＦ及び半導体基板ＳＷを順次エッチングして、層間絶縁膜ＩＬＤ１、ストッパ絶縁膜ＳＩＦ及び半導体基板ＳＷに小径ビア（貫通穴、接続孔、開口部；第１ビア）ＶＩ１を形成する。小径ビアＶＩ１の口径（径、内径；第１口径）は、例えば２μｍ程度、その深さは、例えば１０μｍ程度である。
【００６７】
次に、図５に示すように、小径ビアＶＩ１の底面及び側面を含む半導体基板ＳＷの主面上に第１絶縁膜ＩＦ１を形成する。第１絶縁膜ＩＦ１は、例えばプラズマＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）膜であり、その厚さは、例えば０．１μｍ程度である。
【００６８】
次に、図６に示すように、半導体基板ＳＷの主面上（第１絶縁膜ＩＦ１上）にバリアメタル膜ＢＭ１を形成した後、バリアメタル膜ＢＭ１上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅（Ｃｕ）めっき膜ＣＰ１を形成する。小径ビアＶＩ１の口径は、例えば２μｍ程度と比較的小さいが、そのアスペクト比は５程度であるので、小径ビアＶＩ１の内部に電解めっき法により銅（Ｃｕ）めっき膜ＣＰ１を埋め込むことができる。バリアメタル膜ＢＭ１は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、コバルト（Ｃｏ）膜、ルテニウム（Ｒｕ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等であり、その厚さは、例えば１０ｎｍ程度である。
【００６９】
次に、図７に示すように、小径ビアＶＩ１の内部以外の領域の銅（Ｃｕ）めっき膜ＣＰ１、シード層、バリアメタル膜ＢＭ１及び第１絶縁膜ＩＦ１をＣＭＰ法により除去して、小径ビアＶＩ１の内部に銅（Ｃｕ）膜から成る小径貫通電極（第１貫通電極）ＴＥ１を形成する。
【００７０】
＜多層配線及び外部端子の形成工程＞
次に、図８に示すように、半導体基板ＳＷの主面側に第１層目の配線Ｍ１、接続パッドＭＣ、第２層目の配線Ｍ２、銅（Ｃｕ）バンプＣＢ及び外部端子（はんだボール）ＳＢを順次形成する。
【００７１】
まず、シングルダマシン法により素子形成領域に第１層目の配線Ｍ１を形成し、ＴＳＶ形成領域に接続パッドＭＣを形成する。
【００７２】
半導体基板ＳＷの主面上に層間絶縁膜ＩＬＤ２を形成する。層間絶縁膜ＩＬＤ２は、例えばプラズマＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）膜である。続いて、レジストパターンをマスクとして、層間絶縁膜ＩＬＤ２をドライエッチングして、素子形成領域の第１層目の配線Ｍ１が形成される領域に、層間絶縁膜ＩＬＤ２の上面から下面に貫通し、接続電極ＣＥに達する配線形成用の溝ＴＲａを形成する。同時に、ＴＳＶ形成領域の接続パッドＭＣが形成される領域に、層間絶縁膜ＩＬＤ２の上面から下面に貫通し、小径貫通電極ＴＥ１に達する接続パッド形成用の溝ＴＲｂを形成する。
【００７３】
続いて、半導体基板ＳＷの主面上にバリアメタル膜Ｂ１を形成する。バリアメタル膜Ｂ１は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等である。続いて、ＣＶＤ法またはスパッタリング法によりバリアメタル膜Ｂ１上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅（Ｃｕ）めっき膜（図示は省略）を形成する。この銅（Ｃｕ）めっき膜によって配線形成用の溝ＴＲａの内部及び接続パッド形成用の溝ＴＲｂの内部を埋め込む。
【００７４】
続いて、配線形成用の溝ＴＲａの内部及び接続パッド形成用の溝ＴＲｂの内部以外の領域の銅（Ｃｕ）めっき膜、シード層及びバリアメタル膜Ｂ１をＣＭＰ法により除去する。これにより、配線形成用の溝ＴＲａの内部に、銅（Ｃｕ）膜から成る第１層目の配線Ｍ１を形成する。同時に、接続パッド形成用の溝ＴＲｂの内部に、銅（Ｃｕ）膜から成る接続パッドＭＣを形成する。なお、実施の形態１では、第１層目の配線Ｍ１及び接続パッドＭＣを構成する銅（Ｃｕ）膜を電解めっき法により形成したが、ＣＶＤ法、スパッタリング法またはスパッタリフロー法等により形成してもよい。
【００７５】
次に、デュアルダマシン法により素子形成領域及びＴＳＶ形成領域に第２層目の配線Ｍ２を形成する。
【００７６】
半導体基板ＳＷの主面上に、例えばプラズマＣＶＤ法により層間絶縁膜ＩＬＤ３を形成する。層間絶縁膜ＩＬＤ３は、その下層の層間絶縁膜ＩＬＤ２、第１層目の配線Ｍ１及び接続パッドＭＣのそれぞれの表面形状に倣って形成されるが、これらの表面はほぼ平坦であることから、層間絶縁膜ＩＬＤ３の表面もほぼ平坦である。続いて、レジストパターンをマスクとして、層間絶縁膜ＩＬＤ３をドライエッチングして、第２層目の配線Ｍ２が形成される領域に配線形成用の溝ＴＡを形成する。さらに、配線形成用の溝ＴＡと第１層目の配線Ｍ１とを繋ぐ部分に第１層目の配線Ｍ１に達する接続孔ＴＢを形成する。同時に、配線形成用の溝ＴＡと接続パッドＭＣとを繋ぐ部分に接続パッドＭＣに達する接続孔ＴＢを形成する。
【００７７】
続いて、半導体基板ＳＷの主面上にバリアメタル膜Ｂ２を形成した後、バリアメタル膜Ｂ２上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅（Ｃｕ）めっき膜（図示は省略）を形成する。バリアメタル膜Ｂ２は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等の単層膜、あるいはこれら膜の幾つかを積層した積層膜である。
【００７８】
続いて、配線形成用の溝ＴＡ及び接続孔ＴＢの内部以外の領域の銅（Ｃｕ）めっき膜、シード層及びバリアメタル膜Ｂ２をＣＭＰ法により除去して、配線形成用の溝ＴＡの内部に銅（Ｃｕ）膜から成る第２層目の配線Ｍ２を形成し、接続孔ＴＢの内部に第２層目の配線Ｍ２と一体に形成される接続部材を形成する。
【００７９】
その後、前述の第１層目の配線Ｍ１または第２層目の配線Ｍ２と同様にして、さらに上層の配線を形成するが、ここでの説明は省略する。
【００８０】
次に、銅（Ｃｕ）バンプＣＢ及び外部端子（はんだボール）ＳＢを形成する。
【００８１】
半導体基板ＳＷの主面側に、最上層の配線（例えば前述の図１に示す第６層目の配線Ｍ６）を覆うように、絶縁膜（図示は省略）及び封止樹脂ＲＳを形成する。続いて、絶縁膜及び封止樹脂ＲＳに、最上層の配線に達する開口部ＶＯを形成した後、電解めっき法を用いて、この開口部ＶＯを埋め込むように銅（Ｃｕ）バンプＣＢを形成する。
【００８２】
続いて、開口部ＶＯから露出した銅（Ｃｕ）バンプＣＢに外部端子（はんだボール）ＳＢを接続する。外部端子ＳＢは、例えばボール状のはんだ剤をボール供給法で供給した後、熱処理を施すことによって形成される。
【００８３】
＜大径貫通電極の形成工程＞
次に、図９に示すように、半導体基板ＳＷの主面側に、接着層ＣＬを介してガラス支持体ＧＨを貼り付ける。
【００８４】
次に、図１０に示すように、半導体基板ＳＷの主面と反対側である裏面（第２主面）を研削、研磨またはエッチバックして、半導体基板ＳＷの厚さ（第２厚さ）を、例えば５０μｍ以下とする。このときは、半導体基板ＳＷの裏面から小径貫通電極ＴＥ１は突出しない。
【００８５】
次に、半導体基板ＳＷの裏面上に絶縁膜（図１に符号ＩＦ３で示す第３絶縁膜）、例えば窒化シリコン（Ｓｉ３Ｎ４）膜ＩＮ及び酸化シリコン（ＳｉＯ２）膜ＩＯを順次形成する。この成膜は、ガラス支持体ＧＨを接着している接着層ＣＬの耐熱温度以下で行う必要があるため、窒化シリコン（Ｓｉ３Ｎ４）膜ＩＮ及び酸化シリコン（ＳｉＯ２）膜ＩＯは、例えばプラズマＣＶＤ法またはガス・クラスタ・イオンビーム法等で形成される。
【００８６】
次に、図１１に示すように、レジストパターンをマスクとして、半導体基板ＳＷの裏面側から、ＴＳＶ形成領域の酸化シリコン（ＳｉＯ２）膜ＩＯ、窒化シリコン（Ｓｉ３Ｎ４）膜ＩＮ及び半導体基板ＳＷを順次エッチングして、半導体基板ＳＷに大径ビア（貫通穴、接続孔、開口部；第２ビア）ＶＩ２を形成する。大径ビアＶＩ２の口径（径、内径；第２口径）は、例えば１０μｍ程度、その深さは、例えば４３μｍ程度である。
【００８７】
このとき、大径ビアＶＩ２の底面の一部から、第１絶縁膜ＩＦ１及びバリアメタル膜ＢＭ１に覆われた小径貫通電極ＴＥ１の一部が突出する。すなわち、小径貫通電極ＴＥ１の下面が、大径ビアＶＩ２の底面より半導体基板ＳＷの裏面側に位置する。また、平面視において小径ビアＶＩ１の中心位置と大径ビアＶＩ２の中心位置とは一致していない。すなわち、平面視において小径ビアＶＩ１の中心位置は大径ビアＶＩ２の中心位置から離れている。
【００８８】
次に、図１２に示すように、大径ビアＶＩ２の底面及び側面、ならびに大径ビアＶＩ２の底面から露出している小径貫通電極ＴＥ１の一部（第１絶縁膜ＩＦ１及びバリアメタル膜ＢＭ１に覆われている）を覆うように、半導体基板ＳＷの裏面上に第２絶縁膜ＩＦ２を形成する。第２絶縁膜ＩＦ２は、例えばプラズマＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜であり、その厚さは、例えば０．２μｍ程度である。
【００８９】
次に、図１３に示すように、小径貫通電極ＴＥ１の下面を覆う第１絶縁膜ＩＦ１及び第２絶縁膜ＩＦ２を除去して、小径貫通電極ＴＥ１の下面を覆うバリアメタル膜ＢＭ１を露出させる。
【００９０】
次に、図１４に示すように、大径ビアＶＩ２の底面及び側面、ならびに大径ビアＶＩ２の底面から露出している小径貫通電極ＴＥ１の一部（バリアメタル膜ＢＭ１に覆われている）を覆うように、半導体基板ＳＷの裏面上にバリアメタル膜ＢＭ２を形成する。続いて、バリアメタル膜ＢＭ２上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅（Ｃｕ）めっき膜ＣＰ２を形成する。バリアメタル膜ＢＭ２は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、コバルト（Ｃｏ）膜、ルテニウム（Ｒｕ）膜、ニッケル（Ｎｉ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等の単層膜、あるいはこれらの積層膜である。ここでは、バリアメタル膜ＢＭ２を用いた場合の実施の形態１を記載しているが、バリアメタル膜ＢＭ２に代えて、半導体基板ＳＷへの銅（Ｃｕ）拡散防止性能を有する絶縁膜、例えば窒化シリコン（Ｓｉ３Ｎ４）膜などを用いても良い。
【００９１】
次に、図１５に示すように、大径ビアＶＩ２の内部以外の領域の銅（Ｃｕ）めっき膜ＣＰ２、シード層及びバリアメタル膜ＢＭ２をＣＭＰ法により除去して、大径ビアＶＩ２の内部に銅（Ｃｕ）膜から成る大径貫通電極ＴＥ２を形成する。この際、半導体基板ＳＷの裏面には窒化シリコン（Ｓｉ３Ｎ４）膜ＩＮが形成されているので、半導体基板ＳＷの裏面が露出することはない。よって、大径貫通電極ＴＥ２を構成する銅（Ｃｕ）の半導体基板ＳＷ内への拡散を防止することができて、銅（Ｃｕ）汚染による半導体素子の動作特性の変動を抑えることができる。
【００９２】
次に、図１６に示すように、大径貫通電極ＴＥ２の下面に接続して、バリアメタル膜ＢＭ３、銅（Ｃｕ）シート層ＣＳ及び裏面バンプＲＢを形成する。バリアメタル膜ＢＭ３は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、コバルト（Ｃｏ）膜、ルテニウム（Ｒｕ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等である。また、裏面バンプＲＢは、銅（Ｃｕ）シート層ＣＳ側から銅（Ｃｕ）、ニッケル（Ｎｉ）及びＡｕ（金）が順次成膜された積層膜から成る。
【００９３】
次に、図１７に示すように、ガラス支持体ＧＨ及び接着層ＣＬを除去する。その後、半導体素子、貫通電極ＴＥ等が形成された半導体基板ＳＷをダイシングラインに沿ってダイシングして、半導体装置を個々に分割する。以上の工程により、半導体装置が略完成する。
【００９４】
このように、実施の形態１によれば、貫通電極を小径貫通電極ＴＥ１と大径貫通電極ＴＥ２とから構成し、半導体基板ＳＷの主面側に小径貫通電極ＴＥ１を配置することにより、以下の効果を得ることができる。
【００９５】
半導体基板ＳＷの歪の影響を受ける領域（半導体素子の配置が制約される領域（キープ・アウト・ゾーン））が小さくなるので、半導体基板ＳＷの歪の影響を受ける領域が小さくなった領域分ほど、半導体素子が配置できる領域が大きくなる。さらに、小径貫通電極ＴＥ１を形成する位置は、大径貫通電極ＴＥ２に接続できる範囲において調整できるので、半導体素子の配置に合わせて小径貫通電極ＴＥ１の位置を設定することができる。よって、半導体素子の高集積化が可能となり、半導体素子の配置の自由度も高くなる。
【００９６】
また、半導体基板ＳＷの主面側の貫通電極（小径貫通電極ＴＥ１）が占有する領域が小さくなることは、それに接続される接続パッドＭＣの平面面積も小さくなるので、第１層目の配線Ｍ１が配置できる領域が大きくなり、第１層目の配線Ｍ１の配置の自由度も高くなる。
【００９７】
また、大径貫通電極ＴＥ２を形成する際、半導体基板ＳＷの裏面は常に絶縁膜（窒化シリコン（Ｓｉ３Ｎ４）膜ＩＮ等）により覆われているので、半導体基板ＳＷの裏面が露出することがない。よって、大径貫通電極ＴＥ２を構成する銅（Ｃｕ）が半導体基板ＳＷの裏面から半導体基板ＳＷ内へ拡散することがなく、銅（Ｃｕ）汚染による半導体素子の動作特性の変動を防止することができる。
【００９８】
また、大径貫通電極ＴＥ２を埋設する大径ビアＶＩ２は、半導体基板ＳＷの裏面から主面へ向かって形成されるが、大径ビアＶＩ２の底面は、半導体基板ＳＷの主面には達しないことから、半導体基板ＳＷの主面側に形成されている多層の配線をエッチングする危険性はない。
【００９９】
≪第１変形例≫
実施の形態１の第１変形例による貫通電極を図１８を用いて説明する。図１８（ａ）及び（ｂ）はそれぞれ小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。
【０１００】
前述の図１に示した半導体装置では、１個の小径貫通電極ＴＥ１と１個の大径貫通電極ＴＥ２とから１個の貫通電極を構成したが、これに限定されるものではない。１個の大径貫通電極と複数の小径貫通電極とから１個の貫通電極を構成してもよい。
【０１０１】
図１８（ａ）には、２個の小径貫通電極ＴＥ１ａと１個の大径貫通電極ＴＥ２ａとから構成される１個の貫通電極ＴＥａを例示する。平面視において小径貫通電極ＴＥ１ａの径は大径貫通電極ＴＥ２ａの径よりも小さく、小径貫通電極ＴＥ１ａは大径貫通電極ＴＥ２ａの内側に位置している。また、小径貫通電極ＴＥ１ａの中心位置と大径貫通電極ＴＥ２ａの中心位置とは一致していない。すなわち、平面視において小径貫通電極ＴＥ１ａの中心位置は大径貫通電極ＴＥ２ａの中心位置から離れている。
【０１０２】
図１８（ｂ）には、３個の小径貫通電極ＴＥ１ｂと１個の大径貫通電極ＴＥ２ｂとから構成される１個の貫通電極ＴＥｂを例示する。平面視において小径貫通電極ＴＥ１ｂの径は大径貫通電極ＴＥ２ｂの径よりも小さく、小径貫通電極ＴＥ１ｂは大径貫通電極ＴＥ２ｂの内側に位置している。また、小径貫通電極ＴＥ１ｂの中心位置と大径貫通電極ＴＥ２ｂの中心位置とは一致していない。すなわち、平面視において小径貫通電極ＴＥ１ｂの中心位置は大径貫通電極ＴＥ２ｂの中心位置から離れている。
【０１０３】
このように、複数の小径貫通電極ＴＥ１ａ，ＴＥ１ｂを形成することにより、１個の小径貫通電極を形成した場合よりも、貫通電極ＴＥａ，ＴＥｂの電気抵抗を低減することができる。
【０１０４】
≪第２変形例≫
実施の形態１の第２変形例による貫通電極を図１９を用いて説明する。図１９は貫通電極の要部断面図である。
【０１０５】
前述の図１に示した半導体装置では、層間絶縁膜ＩＬＤ１、ストッパ絶縁膜ＳＩＦ及び半導体基板ＳＷに形成された小径ビアＶＩ１に埋設した小径貫通電極ＴＥ１と、半導体基板ＳＷに形成された大径ビアＶＩ２に埋設した大径貫通電極ＴＥ２とから貫通電極を構成したが、これに限定されるものではない。
【０１０６】
例えば図１９に示すように、半導体基板ＳＷに形成された小径ビアＶＩ１ｃに埋設した小径貫通電極ＴＥ１ｃと、半導体基板ＳＷに形成された大径ビアＶＩ２に埋設した大径貫通電極ＴＥ２とから貫通電極を構成してもよい。この場合は、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦに形成された接続孔ＣＮに埋設した接続電極ＴＥ３によって、接続パッドＭＣと小径貫通電極ＴＥ１ｃとを電気的に接続する。
【０１０７】
接続電極ＴＥ３は、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦに形成され、平面視において第３径を有し、その一端はバリアメタル膜を介して接続パッドＭＣと接続し、その他端はバリアメタル膜ＢＰを介して小径貫通電極ＴＥ１ｃと接続する。小径貫通電極ＴＥ１ｃは、半導体基板ＳＷの主面側から半導体基板ＳＷに形成され、平面視において第１径を有し、その一端はバリアメタル膜ＢＰを介して接続電極ＴＥ３と接続し、その他端はバリアメタル膜ＢＭ１ｃ，ＢＭ２を介して大径貫通電極ＴＥ２と接続する。また、大径貫通電極ＴＥ２は、半導体基板ＳＷの裏面側から半導体基板ＳＷに形成され、平面視において第２径を有し、その一端はバリアメタル膜ＢＭ１ｃ，ＢＭ２を介して小径貫通電極ＴＥ１ｃと接続する。ここで、第２径よりも第１径は小さく、第１径よりも第３径は小さい。
【０１０８】
小径貫通電極ＴＥ１ｃ及び接続電極ＴＥ３は、例えば以下のように形成することができる。
【０１０９】
まず、半導体基板ＳＷの主面側に複数の半導体素子を形成する。
【０１１０】
次に、半導体基板ＳＷをエッチングして、半導体基板ＳＷに小径ビア（貫通穴、接続孔、開口部；第１ビア）ＶＩ１ｃを形成する。続いて、小径ビアＶＩ１ｃの底面及び側面を含む半導体基板ＳＷの主面上に第１絶縁膜ＩＦ１ｃを形成した後、半導体基板ＳＷの主面上（第１絶縁膜ＩＦ１ｃ上）にバリアメタル膜ＢＭ１ｃ、銅（Ｃｕ）のシード層及び銅（Ｃｕ）めっき膜を形成する。続いて、小径ビアＶＩ１ｃの内部以外の領域の銅（Ｃｕ）めっき膜、シード層、バリアメタル膜ＢＭ１ｃ及び第１絶縁膜ＩＦ１ｃを除去して、小径ビアＶＩ１ｃの内部に銅（Ｃｕ）膜から成る小径貫通電極ＴＥ１ｃを形成する。
【０１１１】
次に、半導体基板ＳＷの主面上にストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１を順次形成する。続いて、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦを順次エッチングして、素子形成領域及びＴＳＶ形成領域に接続孔ＣＮを形成する。続いて、半導体基板ＳＷの主面上にバリアメタル膜ＢＰ及びタングステン（Ｗ）膜を形成する。
【０１１２】
次に、接続孔ＣＮの内部以外の領域のタングステン（Ｗ）膜及びバリアメタル膜ＢＰをＣＭＰ法により除去して、接続孔ＣＮの内部にタングステン（Ｗ）膜から成る接続電極ＣＥを素子形成領域に形成し、接続電極ＴＥ３をＴＳＶ形成領域に形成する。すなわち、接続電極ＴＥ３は、素子形成領域に形成されるｎＭＩＳＦＥＴのゲート電極ＧＥ等と第１層目の配線Ｍ１とを電気的に接続する接続電極ＣＥと同時に形成される。
【０１１３】
このように、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦに小径貫通電極ＴＥ１ｃを形成せずに、小径貫通電極ＴＥ１ｃの第２径よりも小さい第３径を有する接続電極ＴＥ３を形成し、この接続電極ＴＥ３を用いて接続パッドＭＣと小径貫通電極ＴＥ１ｃとを電気的に接続してもよい。これにより、層間絶縁膜ＩＬＤ１、ストッパ絶縁膜ＳＩＦ及び半導体基板ＳＷに小径貫通電極ＴＥ１を形成した場合（前述の図１参照）よりも、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦに占める貫通電極の領域が小さくなる。特に、接続電極ＴＥ３自体が占める領域が小さくなることは、接続電極ＴＥ３に接続される接続パッドＭＣの平面面積も小さくできるので、第１層目の配線Ｍ１が配置できる領域が大きくなり、第１層目の配線Ｍ１の配置の自由度が高くなる。
【０１１４】
≪第３変形例≫
実施の形態１の第３変形例による貫通電極を図２０を用いて説明する。図２０は貫通電極の要部断面図である。
【０１１５】
前述の図１に示した半導体装置では、小径貫通電極ＴＥ１、大径貫通電極ＴＥ２及び接続パッドＭＣを互いに異なる金属導電体で構成し、小径貫通電極ＴＥ１の一端をバリアメタル膜を介して接続パッドＭＣに接続し、上記一端と反対側の他端をバリアメタル膜ＢＭ１，ＢＭ２を介して大径貫通電極ＴＥ２に接続したが、これに限定されるものではない。
【０１１６】
例えば図２０に示すように、小径貫通電極ＴＥ１ｄと接続パッドＭＣｄとを同一の金属導電体によって一体に形成してもよい。これにより、小径貫通電極ＴＥ１ｄは、素子形成領域に形成される第１層目の配線Ｍ１と同時に形成することができる。
【０１１７】
小径貫通電極ＴＥ１ｄ及び接続パッドＭＣｄは、例えば以下のように形成することができる。
【０１１８】
まず、半導体基板ＳＷの主面側に複数の半導体素子を形成する。続いて、半導体基板ＳＷの主面上にストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１を順次形成した後、ストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１を順次エッチングして、素子形成領域に接続孔ＣＮを形成し、接続孔ＣＮの内部に接続電極ＣＥを形成する。
【０１１９】
次に、半導体基板ＳＷの主面上に層間絶縁膜ＩＬＤ２を形成した後、素子形成領域の層間絶縁膜ＩＬＤ２に配線形成用の溝ＴＲａを形成し、ＴＳＶ形成領域の層間絶縁膜ＩＬＤ２に接続パッド形成用の溝ＴＲｂを形成する。さらに、接続パッド形成用の溝ＴＲｂの底面の一部から層間絶縁膜ＩＬＤ１、ストッパ絶縁膜ＳＩＦ及び半導体基板ＳＷを順次エッチングして、小径ビアＶＩ１を形成する。
【０１２０】
次に、小径ビアＶＩ１、配線形成用の溝ＴＲａ及び接続パッド形成用の溝ＴＲｂのそれぞれの底面及び側面を含む半導体基板ＳＷの主面上に第１絶縁膜ＩＦ１ｄを形成した後、配線形成用の溝ＴＲａの底面の第１絶縁膜ＩＦ１ｄを除去する。
【０１２１】
次に、半導体基板ＳＷの主面上（第１絶縁膜ＩＦ１ｄ上）にバリアメタル膜ＢＭ１ｄ、銅（Ｃｕ）のシード層及び銅（Ｃｕ）めっき膜を形成する。続いて、小径ビアＶＩ１、配線形成用の溝ＴＲａ及び接続パッド形成用の溝ＴＲｂのそれぞれの内部以外の領域の銅（Ｃｕ）めっき膜、シード層、バリアメタル膜ＢＭ１ｄ及び第１絶縁膜ＩＦ１ｄを除去する。これにより、配線形成用の溝ＴＲａの内部に銅（Ｃｕ）膜から成る第１層目の配線Ｍ１を形成すると同時に、小径ビアＶＩ１の内部に埋設された銅（Ｃｕ）膜から成る小径貫通電極ＴＥ１ｄと、接続パッド形成用の溝ＴＲｂの内部に埋設された銅（Ｃｕ）膜から成る接続パッドＭＣｄとを一体に形成する。
【０１２２】
このように、小径貫通電極ＴＥ１ｄを第１層目の配線Ｍ１及び接続パッドＭＣｄと同時に形成することにより、小径ビアＶＩ１に金属導電体を埋設する工程と、配線形成用の溝ＴＲａ及び接続パッド形成用の溝ＴＲｂに金属導電体を埋設する工程とを別々に行う製造方法よりも製造工程数を減らすことができる。
【０１２３】
（実施の形態２）
本実施の形態２によるＴＳＶを備える半導体装置を図２１及び図２２を用いて説明する。図２１は実施の形態２によるＴＳＶ形成領域を平面視したときの小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。図２２は本発明者らによって比較検討されたＴＳＶ形成領域を平面視したときの小径貫通電極及び大径貫通電極の配置を説明する要部平面図である。
【０１２４】
実際には、前述した実施の形態１の図２を用いて説明したように、半導体チップＳＣの中央部に配置されたＴＳＶ形成領域には、数百個（例えば５０個×６個）の貫通電極が形成されている。しかし、図２１及び図２２では、便宜上、１２個（４個×３個）の貫通電極を記載する。
【０１２５】
図２１に示すように、実施の形態２によるＴＳＶ形成領域ＡＴＳＶ１には、１個の小径貫通電極（ハッチングで示す領域）ＴＥ１と１個の大径貫通電極ＴＥ２とから構成される貫通電極が複数配置されている。そして、大径貫通電極ＴＥ２は互いに等間隔（例えば４０μｍピッチ）で整列して配置されており、平面視において小径貫通電極ＴＥ１の径は大径貫通電極ＴＥ２の径よりも小さく、平面視において小径貫通電極ＴＥ１は大径貫通電極ＴＥ２の内側に位置している。
【０１２６】
しかし、ＴＳＶ形成領域ＡＴＳＶ１において最も外側に位置する貫通電極では、平面視における小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とは一致しておらず、小径貫通電極ＴＥ１の中心位置が、大径貫通電極ＴＥ２の中心位置からＴＳＶ形成領域ＡＴＳＶ１の外周と反対方向に移動している。なお、上記以外の貫通電極では、平面視における小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とは一致している。
【０１２７】
半導体素子の配置が制限される領域（キープ・アウト・ゾーン）ＫＯＺを図２１に点線で示す。ＴＳＶ形成領域ＡＴＳＶ１において最も外側に位置する貫通電極の小径貫通電極ＴＥ１が、ＴＳＶ形成領域ＡＴＳＶ１の外周から離れる方向に配置されているので、半導体素子の配置が制限される領域（キープ・アウト・ゾーン）ＫＯＺも、ＴＳＶ形成領域ＡＴＳＶ１の内側へ移動する。
【０１２８】
比較例として、図２２に、平面視において小径貫通電極ＴＥ１の中心位置と大径貫通電極ＴＥ２の中心位置とが一致した貫通電極が全領域に配置されたＴＳＶ形成領域ＡＴＳＶ２を示す。ＴＳＶ形成領域ＡＴＳＶ２の大径貫通電極ＴＥ２の配置は、図２１に示したＴＳＶ形成領域ＡＴＳＶ１の大径貫通電極ＴＥ２の配置と同じであるが、ＴＳＶ形成領域ＡＴＳＶ２では、半導体素子の配置が制限される領域（キープ・アウト・ゾーン）ＫＯＺが、大径貫通電極ＴＥ２と同心円状に広がっている。そのため、ＴＳＶ形成領域ＡＴＳＶ２は、大径貫通電極ＴＥ２と同心円状に広がる半導体素子の配置が制限される領域（キープ・アウト・ゾーン）ＫＯＺも含めた領域となる。
【０１２９】
図２１に、図２２に示したＴＳＶ形成領域ＡＴＳＶ２を一点破線で示す。実施の形態２によるＴＳＶ形成領域ＡＴＳＶ１の平面面積が、ＴＳＶ形成領域ＡＴＳＶ２の平面面積よりも小さいことが分かる。
【０１３０】
このように、実施の形態２では、ＴＳＶ形成領域ＡＴＳＶ１の最も外側に位置する貫通電極の小径貫通電極ＴＥ１をＴＳＶ形成領域ＡＴＳＶ１の外周から離れる方向に配置することにより、半導体素子の配置が制限される領域（キープ・アウト・ゾーン）ＫＯＺをＴＳＶ形成領域ＡＴＳＶ１の内側へ移動させることができる。これにより、ＴＳＶ形成領域ＡＴＳＶ１の平面面積は小さくなり、その平面面積が減少した領域を素子形成領域とすることができるので、半導体素子の高集積化、または半導体チップの小型化が可能となる。
【０１３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３２】
ＡＴＳＶ，ＡＴＳＶ１，ＡＴＳＶ２  ＴＳＶ形成領域
Ｂ１，Ｂ２  バリアメタル膜
ＢＭ，ＢＭ１，ＢＭ１ｃ，ＢＭ１ｄ，ＢＭ２，ＢＭ３  バリアメタル膜
ＢＰ  バリアメタル膜
ＣＢ  銅バンプ
ＣＥ  接続電極（プラグ）
ＣＬ  接着層
ＣＮ  接続孔
ＣＰ１，ＣＰ２  銅めっき膜
ＣＳ  銅シート層
ＧＥ  ゲート電極
ＧＨ  ガラス支持体
ＧＩ  ゲート絶縁膜
Ｉ１，Ｉ２  絶縁膜
ＩＦ１，ＩＦ１ｃ，ＩＦ１ｄ  第１絶縁膜
ＩＦ２  第２絶縁膜
ＩＦ３  第３絶縁膜
ＩＮ  窒化シリコン膜
ＩＯ  酸化シリコン膜
ＩＲ  分離部
ＩＬ  絶縁膜
ＩＬＤ，ＩＬＤ１，ＩＬＤ２，ＩＬＤ３  層間絶縁膜
ＫＯＺ  キープ・アウト・ゾーン
Ｍ１，Ｍ２，Ｍ６  配線
ＭＣ，ＭＣｄ  接続パッド
ＰＷ  ｐ型ウェル
ＲＢ  裏面バンプ
ＲＳ  封止樹脂
Ｓ１  主面（表面、第１主面）
Ｓ２  裏面（第２主面）
ＳＢ  外部端子（はんだボール）
ＳＣ  半導体チップ（半導体装置）
ＳＤ  ｎ型半導体領域
ＳＩＦ  ストッパ絶縁膜
ＳＬ  サイドウォール
ＳＷ  半導体基板
ＴＡ  配線形成用の溝
ＴＢ  接続孔
ＴＥ，ＴＥａ，ＴＥｂ，ＴＥｃ  貫通電極
ＴＥ１，ＴＥ１ａ，ＴＥ１ｂ，ＴＥ１ｃ，ＴＥ１ｄ  小径貫通電極（第１貫通電極）
ＴＥ２，ＴＥ２ａ，ＴＥ２ｂ  大径貫通電極（第２貫通電極）
ＴＥ３  接続電極
ＴＲａ  配線形成用の溝
ＴＲｂ  接続パッド形成用の溝
ＶＩ  ビア（貫通穴、接続孔、開口部）
ＶＩ１，ＶＩ１ｃ  小径ビア（貫通穴、接続孔、開口部；第１ビア）
ＶＩ２  大径ビア（貫通穴、接続孔、開口部；第２ビア）
ＶＯ  開口部
【図１】
2014049500.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2014049500.tif 000013
【図１２】
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【図１３】
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【図１４】
2014049500.tif 000016
【図１５】
2014049500.tif 000017
【図１６】
2014049500.tif 000018
【図１７】
2014049500.tif 000019
【図１８】
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【図１９】
2014049500.tif 000021
【図２０】
2014049500.tif 000022
【図２１】
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【図２２】
2014049500.tif 000024
【図２３】
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