(57)【要約】【課題】記憶領域の使用効率を向上させる。【解決手段】半導体記憶装置１００は、メモリセルアレイ１１１と、メモリセルアレイ１１１に対するデータアクセス制御を行う制御回路１４１とを含む。メモリセルアレイ１１１は、複数のブロックを備え、複数のブロックの各々は、半導体基板上に積層されかつ直列接続された複数のメモリセルトランジスタと、複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線とを備える。そして、ブロック内にワード線のショート不良が発生した場合に、ブロック内のワード線を複数の領域に分割して管理する。【選択図】  図１５
2014167842.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを備え、前記複数のブロックの各々は、半導体基板上に積層されかつ直列接続された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線とを備える、メモリセルアレイと、
前記メモリセルアレイに対するデータアクセス制御を行う制御回路と、
を具備し、
前記ブロック内にワード線のショート不良が発生した場合に、前記ブロック内のワード線を複数の領域に分割して管理することを特徴とする半導体記憶装置。
【請求項２】
前記複数の領域は、積層方向に沿って分割され、
ショート不良が発生したワード線を含まない領域を良品領域として管理し、ショート不良が発生したワード線を含む領域を不良領域として管理することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記良品領域に対してデータアクセスを行い、前記不良領域に対してデータアクセスを行わないことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記不良領域の情報を不揮発に記憶するＲＯＭフューズをさらに具備し、
前記制御回路は、前記ＲＯＭフューズに格納された情報を用いて、前記不良領域が非選択状態になるようにワード線の電圧を制御することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
請求項２乃至４のいずれかに記載の半導体記憶装置を制御するコントローラであって、
前記半導体記憶装置から前記不良領域の情報を読み出し、前記情報を用いて前記不良領域をアクセスしないように制御することを特徴とするコントローラ。
【請求項６】
前記不良領域の情報を格納する記憶部をさらに具備することを特徴とする請求項５に記載のコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びそのコントローラに関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７６３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、記憶領域の使用効率を向上できる半導体記憶装置及びそのコントローラを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数のブロックを備え、前記複数のブロックの各々は、半導体基板上に積層されかつ直列接続された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線とを備える、メモリセルアレイと、前記メモリセルアレイに対するデータアクセス制御を行う制御回路とを具備し、前記ブロック内にワード線のショート不良が発生した場合に、前記ブロック内のワード線を複数の領域に分割して管理する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムのブロック図。
【図２】第１実施形態に係る半導体記憶装置のブロック図。
【図３】メモリセルアレイの回路図。
【図４】メモリセルアレイの斜視図。
【図５】メモリセルアレイの断面図。
【図６】メモリセルアレイの断面図。
【図７】メモリセルアレイの斜視図。
【図８】ロウデコーダ及びドライバ回路のブロック図。
【図９】書き込み動作における電圧関係を説明する図。
【図１０】書き込み禁止時のチャネルブースト方式を説明する図。
【図１１】他の例におけるチャネルブースト方式の電圧関係を説明する図。
【図１２】読み出し動作における電圧関係を説明する図。
【図１３】ブロックを複数の領域に分割する単位の一例を説明する図。
【図１４】ブロックを複数の領域に分割する単位の一例を説明する図。
【図１５】テスト方法のフローチャート。
【図１６】ショート不良の一例を示す断面図。
【図１７】不良領域と使用可能領域との関係を説明する図。
【図１８】ショート不良の一例を示す断面図。
【図１９】不良領域と使用可能領域との関係を説明する図。
【図２０】ＲＯＭフューズ領域を有するブロックの模式図。
【図２１】全体的なテスト方法のフローチャート。
【図２２】ショートテストにおける印加電圧を説明する図。
【図２３】リーク電流検知動作を説明する回路図。
【図２４】リーク電流検知動作を説明する回路図。
【図２５】書き込み動作を説明する模式図。
【図２６】第２実施形態に係るコントローラ２００の制御動作を示すフローチャート。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置及びそのコントローラについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について  
１．１．１  メモリシステムの構成について  
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
【００１０】
図示するようにメモリシステムは、ＮＡＮＤ型フラッシュメモリ１００、コントローラ２００、及びホスト機器３００を備えている。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリの構成の詳細は後述する。
【００１２】
コントローラ２００は、ホスト機器３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えば同一の半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１３】
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、及びＮＡＮＤインターフェイス回路２５０を備えている。
【００１４】
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器３００と接続され、ホスト機器３００との通信を司る。そして、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。また、ホストインターフェイス回路２１０は、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１５】
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
【００１６】
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器３００から読み出し命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく読み出し命令を発行する。書き込み及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理、ランダマイズ処理、誤り訂正（ＥＣＣ：Error Checking and Correcting）処理等を実行する。
【００１７】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１８】
１．１．２  半導体記憶装置の構成について  
次に、半導体記憶装置１００の構成について説明する。
【００１９】
１．１．２．１  半導体記憶装置の全体構成について  
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１１、ロウデコーダ（Ｒ／Ｄ）１１２、センスアンプ１１３、ページバッファ１２０、カラムデコーダ１２１、ラッチ回路１２２、入出力回路１３０、制御回路（シーケンサ）１４１、電圧発生回路（チャージポンプ）１４２、アドレス・コマンドレジスタ１４３、及びドライバ１４４を備えている。
【００２０】
メモリセルアレイ１１１は、不揮発性メモリセルの集合である複数（図２の例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１４の集合である複数（本例では４個）のストリンググループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１１１内のブロック数や、１ブロックＢＬＫ内のストリンググループ数は任意である。
【００２１】
ロウデコーダ１１２は、アドレス・コマンドレジスタ１４３からブロックアドレス信号等を受け取り、ドライバ１４４からワード線制御信号や選択ゲート制御信号を受け取る。ロウデコーダ１１２は、受け取ったブロックアドレス信号、ワード線制御信号、及び選択ゲート制御信号に基づいて、特定のブロックやワード線ＷＬを選択する。ロウデコーダ１１２は、メモリセルアレイ１１１の両側に設けられていてもよい。
【００２２】
センスアンプ１１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。ページの詳細の定義は後述する。
【００２３】
ページバッファ１２０は、ページ単位でデータを保持する。ページバッファ１２０は、データの読み出し時には、センスアンプ１１３からページ単位で転送されたデータを一時的に保持し、これをシリアルに入出力部１３０へ転送する。他方、データの書き込み時には、入出力部１３０からシリアルに転送されたデータを一時的に保持し、これをページ単位でセンスアンプ１１３へ転送する。
【００２４】
入出力回路１３０は、コントローラ２００との間での、ＮＡＮＤバスを介した種々のコマンドやデータの送受信を司る。アドレス・コマンドレジスタ１４３は、入出力回路１３０からコマンド及びアドレスを受け、これらを保持する。
【００２５】
ドライバ１４４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及び図示せぬソース線ドライバに供給する。この電圧が、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバによってメモリセル（後述するワード線、セレクトゲート線、バックゲート線、ビット線、及びソース線）に印加される。
【００２６】
電圧発生回路１４２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１４４に供給する。
【００２７】
ラッチ回路１２２は、例えばパワーオン時に、メモリセルアレイ１１１のＲＯＭフューズから読み出された管理データを一次的に保持する。管理データは、ブロック内の不良領域に関する情報を含む。管理データについては後述する。ラッチ回路１２２は、例えばＳＲＡＭから構成される。
【００２８】
制御回路１４１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００２９】
１．１．２．２  メモリセルアレイ１１１について  
次に、上記メモリセルアレイ１１１の構成の詳細について説明する。図３は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
【００３０】
図示するように、ブロックＢＬＫ０は例えば４つのストリンググループＧＰを含む。また各々のストリンググループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１１４を含む。
【００３１】
ＮＡＮＤストリング１１４の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み、読み出し、及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００３２】
ストリンググループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続される。
【００３３】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のストリンググループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリンググループＧＰ０〜ＧＰ３毎に独立している。
【００３４】
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一行にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１１４を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１１４を共通に接続する。
【００３５】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリンググループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００３６】
次に、メモリセルアレイ１１１の三次元積層構造につき、図４及び図５を用いて説明する。図４及び図５は、メモリセルアレイ１１１の斜視図及び断面図である。
【００３７】
図示するようにメモリセルアレイ１１１は、半導体基板２０上に設けられている。そしてメモリセルアレイ１１１は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００３８】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリング１１４）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００３９】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行な第１方向Ｄ１及び第２方向Ｄ２に２次元的に広がるように形成されている（すなわち、第１方向及び第２方向は、メモリセルが積層される第３方向Ｄ３に直交する）。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。
【００４０】
またバックゲート導電層２１は、図５に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみて第１方向を長手方向とする略矩形状に形成されている。
【００４１】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄを有する。ワード線導電層２３ａ〜２３ｄは、層間絶縁層（図示せず）を挟んで積層されている。ワード線導電層２３ａ〜２３ｄは、第１方向に所定ピッチをもって第２方向に延びるストライプ状に形成されている。ワード線導電層２３ａ〜２３ｄは、例えば多結晶シリコンで形成される。ワード線導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、ワード線導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、ワード線導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、ワード線導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。
【００４２】
またメモリセルトランジスタ層Ｌ２は、図５に示すように、メモリホール２４を有する。メモリホール２４は、ワード線導電層２３ａ〜２３ｄを貫通するように形成されている。メモリホール２４は、バックゲートホール２２の第１方向の端部近傍に整合するように形成されている。
【００４３】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図５に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１１４のボディ（各トランジスタのバックゲート）として機能する。
【００４４】
ブロック絶縁層２５ａは、図５に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００４５】
半導体層２６は、第２方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００４６】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００４７】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
【００４８】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
【００４９】
選択トランジスタ層Ｌ３は、図４及び図５に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、第１方向に所定のピッチを有するように、第２方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、第１方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
【００５０】
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００５１】
選択トランジスタ層Ｌ３は、図５に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
【００５２】
選択トランジスタ層Ｌ３は、図５に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
【００５３】
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
【００５４】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
【００５５】
配線層Ｌ４は、図４及び図５に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
【００５６】
ソース線層３１は、第２方向に延びる板状に形成されている。ソース線層３１は、第１方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、第２方向に所定ピッチをもって、第１方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図３で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００５７】
図６及び図７は、メモリセルアレイ１１１の別の例を示しており、図６はビット線方向に沿った断面図であり、図７は斜視図である。
【００５８】
図示するように半導体層２６は、図４及び図５のようなＵ字型の形状ではなく、１本の柱状の形状であっても良い。この場合、図６及び図７に示すように、半導体基板の上方にソース線層３１が形成され、このソース線層３１上に複数の柱状の半導体層３０が形成される。そして、半導体層３０の周囲に、下から順に選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及び選択トランジスタＳＴ１が形成され、更にビット線層３３が形成される。本構成の場合には、バックゲートトランジスタＢＴは不要である。
【００５９】
１．１．２．３  ロウデコーダ１１２について
次に、ロウデコーダ１１２の構成について、図８を用いて説明する。図８は、ロウデコーダ１１２及びドライバ１４４のブロック図であり、ロウデコーダ１１２に関してはいずれかのブロックＢＬＫに関連付けられた構成のみを示している。すなわち、図８に示すロウデコーダ１１２が、ブロックＢＬＫ毎に設けられている。そしてロウデコーダ１１２は、関連付けられたブロックＢＬＫを選択または非選択とする。
【００６０】
図示するようにロウデコーダ１１２は、ブロックデコーダ４１及び高耐圧ｎチャネルエンハンスメント型（Ｅ型）ＭＯＳトランジスタ４２〜４６（４２−０〜４２−７、４３−０〜４３−３、４４−０〜４４−３、４５−０〜４５−３、４６−０〜４６−３）、４７を備えている。
【００６１】
＜ブロックデコーダ４１について＞  
まず、ブロックデコーダ４１について説明する。ブロックデコーダ４１は、データの書き込み、読み出し、及び消去時において、ブロックアドレスＢＡをデコードして、信号ＴＧ及び／ＲＤＥＣＡを出力する。そして、ブロックアドレスＢＡが、対応するブロックＢＬＫに一致した際には、信号ＴＧを“Ｈ”レベルとする。“Ｈ”レベルとされた信号ＴＧの電圧は、書き込み時にはＶＰＧＭＨとされ、読み出し時にはＶＲＥＡＤＨとされ、消去時にはＶddaとされる。また、信号／ＲＤＥＣＡを“Ｌ”レベル（例えば０Ｖ）とする。
【００６２】
他方で、ブロックアドレスＢＡが当該ブロックＢＬＫに一致しなかった際には、信号ＴＧは“Ｌ”レベル（例えば０Ｖ）とされ、信号／ＲＤＥＣＡは“Ｈ”レベルとされる。
【００６３】
なお、ＶＰＧＭＨは、データの書き込み時に選択ワード線に印加される高電圧ＶＰＧＭを転送するための電圧であり、ＶＰＧＭＨ＞ＶＰＧＭである。ＶＲＥＡＤＨは、データの読み出し時に非選択ワード線に印加される電圧ＶＲＥＡＤを転送するための電圧であり、ＶＲＥＡＤＨ＞ＶＲＥＡＤである。Ｖddaは、データの消去時にワード線に印加される電圧Ｖdd（例えば０Ｖ）を転送するための電圧であり、Ｖdda＞Ｖddである。
【００６４】
＜トランジスタ４２について＞  
次に、トランジスタ４２について説明する。トランジスタ４２は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ４２−０〜４２−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００６５】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１２−０では、トランジスタ４２−０〜４２−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４２−０〜４２−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００６６】
なお、トランジスタ４２は、同一のブロックＢＬＫ内の全ストリンググループＧＰに共通に用いられる。
【００６７】
＜トランジスタ４３、４４について＞  
次に、トランジスタ４３、４４について説明する。トランジスタ４３、４４は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ４３−０〜４３−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続される。またトランジスタ４４−１〜４４−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号／ＲＤＥＣＡが与えられる。ノードＳＧＤ＿ＣＯＭは、０Ｖや負電圧ＶＢＢ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００６８】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１２−０では、トランジスタ４３−０〜４３−３はオン状態とされ、トランジスタ４４−０〜４４−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。
【００６９】
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４３−０〜４３−３はオフ状態とされ、トランジスタ４４−０〜４４−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３はノードＳＧＤ＿ＣＯＭに接続される。
【００７０】
＜トランジスタ４５、４６について＞  
トランジスタ４５、４６は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ４３、４４においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに入れ替えたものと等価である。
【００７１】
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１２−０では、トランジスタ４５−０〜４５−３はオン状態とされ、トランジスタ４６−０〜４４−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４３−０〜４３−３はオフ状態とされ、トランジスタ４４−１〜４４−３はオン状態とされる。
【００７２】
＜トランジスタ４７について＞  
次に、トランジスタ４７について説明する。トランジスタ４７は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ４７は、電流経路の一端が、対応するブロックＢＬＫのバックゲート線ＢＧに接続され、他端は信号線ＢＧＤに接続され、ゲートが信号線ＴＧに共通に接続される。
【００７３】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１２では、トランジスタ４７はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４７はオフ状態とされる。
【００７４】
もちろん、メモリセルアレイ１１１が図６及び図７の構成を有する場合には、トランジスタ４７は不要である。
【００７５】
１．１．２．４  ドライバ１４４について  
次に、ドライバ１４４の構成について、特にロウデコーダ１１２に電圧を転送するための構成につき、引き続き図８を用いて説明する。ドライバ１４４は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００７６】
図８に示すようにドライバ１４４は、ＣＧドライバ５１（５１−０〜５１−７）、ＳＧＤドライバ５２（５２−０〜５２−３）、ＳＧＳドライバ５３（５３−０〜５３−３）、ＢＧドライバ５４、及び電圧ドライバ５５を備えている。
【００７７】
電圧ドライバ５５は、チャージポンプ１４２から電圧を受信して、必要な電圧をブロックデコーダ４１及びＣＧドライバ５１に対して、電圧ＶＲＤＥＣ及びＶＣＧＳＥＬとして転送する。ＣＧドライバ５１−０〜５１−７はそれぞれ、ページアドレスに応じて、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。ＳＧＤドライバ５２−０〜５２−３はそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ３（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）に、必要な電圧を転送する。ＳＧＳドライバ５３−０〜５３−３はそれぞれ、信号線ＳＧＳＤ０〜ＳＧＳＤ３（セレクトゲート線ＳＧＳ０〜ＳＧＳ３）に、必要な電圧を転送する。ＢＧドライバ５４は、信号線ＢＧＤに必要な電圧を転送する。
【００７８】
１．２  書き込み動作  
次に、書き込み動作について説明する。図９は、書き込み動作における電圧関係を説明する図である。なお、図９では、バックゲートトランジスタＢＴの図示を省略している。バックゲートトランジスタＢＴは、書き込み時にオン状態とされる。ブロックには例えばワード線ＷＬ０〜ＷＬ２３が配設され、このうちワード線ＷＬ１０にデータを書き込むものとする。
【００７９】
ビット線ＢＬには、書き込みデータに応じて電源電圧ＶＤＤまたは接地電圧ＶＳＳ（０Ｖ）が与えられる。データを書き込む（電荷蓄積層に電荷を注入して閾値電圧を上昇させる）カラムには０Ｖが与えられ、書き込み禁止される（電荷蓄積層に電荷を注入せずに閾値電圧を維持させる）カラムには電源電圧ＶＤＤが与えられる。選択ワード線ＷＬ１０には、書き込み電圧ＶＰＧＭ（例えば２０Ｖ）が印加される。書き込み電圧ＶＰＧＭは、電荷を電荷蓄積層に注入するための高電圧である。
【００８０】
非選択ワード線ＷＬ７には、チャネルを分離（カットオフ）するためのカットオフ電圧ＶＩＳＯ（例えば０Ｖ）が印加される。非選択ワード線ＷＬ８には、中間電圧ＶＧＰが印加される。その他の非選択ワード線ＷＬ０〜ＷＬ６、ＷＬ９、ＷＬ１１〜ＷＬ２３には、書き込みパス電圧ＶＰＡＳＳ（例えば１０Ｖ）が印加される。書き込みパス電圧ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタをオン状態にする高電圧である。中間電圧ＶＧＰは、カットオフ電圧ＶＩＳＯと書き込みパス電圧ＶＰＡＳＳとの間の急激な電位差を緩和する電圧であり、“ＶＩＳＯ＜ＶＧＰ＜ＶＰＡＳＳ”である。
【００８１】
また、セレクトゲート線ＳＧＤには、電圧ＶＳＧＤが印加される。電圧ＶＳＧＤは、ビット線ＢＬ（すなわちドレイン）に０Ｖが印加された選択トランジスタＳＴ１をオン状態とし、電源電圧ＶＤＤが印加された選択トランジスタＳＴ１をカットオフさせる電圧である。セレクトゲート線ＳＧＳには０Ｖが印加され、選択トランジスタＳＴ２はオフ状態とされる。ソース線ＳＬには、０Ｖが印加される。
【００８２】
以上の結果、選択ストリンググループＧＰのうち、ビット線ＢＬに０Ｖが印加されたＮＡＮＤストリングでは、選択トランジスタＳＴ１がオン状態とされる。従って、メモリセルトランジスタＭＴ１０のチャネルに０Ｖが転送されて、電荷が電荷蓄積層に注入される。他方、ビット線ＢＬに電源電圧ＶＤＤが印加されたＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフする。従って、このＮＡＮＤストリングのチャネルがフローティング状態となり、ワード線ＷＬとのカップリングによりチャネル電位が上昇する。特に、メモリセルトランジスタＭＴ７がチャネルをカットオフするため、メモリセルトランジスタＭＴ８〜ＭＴ２３のチャネル電圧は、効率よくブーストされる。その結果、メモリセルトランジスタＭＴ１０の電荷蓄積層には電荷が注入されず、データは書き込まれない（書き込み禁止状態が実現される）。
【００８３】
他方で、非選択ストリンググループＧＰでは、選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。よって、非選択ストリンググループＧＰにはデータは書き込まれない。
【００８４】
図１０は、書き込み禁止時のチャネルブースト方式を説明する図である。図１０の横軸が選択ワード線の番号を示しており、図１０の縦軸がワード線に印加される電圧を示している。
【００８５】
選択ワード線ＷＬｉとする。選択ワード線ＷＬｉには書き込み電圧ＶＰＧＭが印加される。非選択ワード線ＷＬｉ−３にはカットオフ電圧ＶＩＳＯが印加される。ワード線ＷＬ０から昇順に書き込みを行うと、ワード線の番号が大きくなるにつれて、ブーストされるチャネル部分が小さくなる。よって、ブロック内の書き込みが進むにつれてブースト効率が向上する。
【００８６】
なお、書き込み禁止を実現するためのチャネルブースト方式は、上記説明した電圧関係に限定されるものではない。例えば、電圧ＶＧＰを省略して、ＷＬ１０＝ＶＰＧＭ、ＷＬ９＝ＶＰＡＳＳ、ＷＬ８＝ＶＩＳＯに設定してもよい。すなわち、選択ワード線ＷＬｉとすると、非選択ワード線ＷＬｉ−２にカットオフ電圧ＶＩＳＯが印加される。
【００８７】
図１１は、他の例におけるチャネルブースト方式の電圧関係を説明する図である。選択ワード線ＷＬ１０よりビット線側の非選択ワード線ＷＬ１２には、さらにカットオフ電圧ＶＩＳＯが印加される。これにより、選択ワード線ＷＬ１０の両側でチャネルをカットオフすることができる。図１１の例では、ブーストすべきチャネルの領域がさらに小さくなるため、ブースト効率をより向上できる。
【００８８】
１．３  読み出し動作  
次に、読み出し動作について説明する。図１２は、読み出し動作における電圧関係を説明する図である。なお、図１２では、バックゲートトランジスタＢＴの図示を省略している。バックゲートトランジスタＢＴは、読み出し時にオン状態とされる。ブロックには例えばワード線ＷＬ０〜ＷＬ２３が配設され、このうちワード線ＷＬ９からデータを読み出すものとする。
【００８９】
まず、センスアンプ１１３によって、ビット線ＢＬは電圧ＶＰＲＥにプリチャージされる。選択ワード線ＷＬ９には、読み出し電圧ＶＣＧＲが印加される。読み出し電圧ＶＣＧＲは、読み出したいレベルに応じた電圧である。また、非選択ワード線ＷＬ０〜ＷＬ８、ＷＬ１０〜ＷＬ２３には電圧ＶＲＥＡＤが印加される。ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。
【００９０】
また、セレクトゲート線ＳＧＤには、電圧ＶＳＧ（例えば５Ｖ）が印加される。ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオン状態とする電圧である。セレクトゲート線ＳＧＳには０Ｖが印加され、ソース線ＳＬには０Ｖが印加される。
【００９１】
以上の結果、選択ストリンググループＧＰでは、選択トランジスタＳＴ１、ＳＴ２がオン状態となる。そのため、読み出し対象ページのメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬからソース線ＳＬに電流が流れる。他方、オフ状態となれば、電流は流れない。
【００９２】
他方で、非選択ストリンググループＧＰでは、選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。よって、非選択ストリンググループＧＰからはデータは読み出されない。
【００９３】
なお、図１２は一例に過ぎず、例えばソース線ＳＬに正電圧ＶＳＲＣ（例えば２．５Ｖ）が印加されても良い。この場合には、ビット線ＢＬ、ワード線ＷＬ、バックゲート線ＢＧ、及びセレクトゲート線ＳＧＤ、ＳＧＳの電位は、上記説明した電圧に更にＶＳＲＣを加えた値とされる。
【００９４】
１．４  ＮＡＮＤ型フラッシュメモリ１００のテスト方法について  
１．４．１  ワード線ショートテスト  
次に、上記構成のＮＡＮＤ型フラッシュメモリ１００のテスト方法について説明する。本実施形態では、１個のブロックを縦方向（積層方向）に複数の領域に分割して管理する。図１３は、ブロックを複数の領域に分割する単位の一例を説明する図である。図１３では、１個のブロック内の２個のＮＡＮＤストリングを抽出して示している。
【００９５】
図１３の例では、１個のブロックは、４つの領域ＡＲ０〜ＡＲ３に分割して管理される。そして、ある領域ＡＲ内のワード線において、一箇所以上のショート不良が発生した場合、当該領域ＡＲは、不良領域として管理される。
【００９６】
図１４は、柱状（Ｉ字型）の半導体層を有するブロックを複数の領域に分割する単位の一例を説明する図である。図１４の例では、１個のブロックは、４つの領域ＡＲ０〜ＡＲ３に分割して管理される。１個のブロックを４つの領域に分ける場合に限られず、例えば８個、１６個等の領域に分けてもよい。そして、ある領域ＡＲ内のワード線において、一箇所以上のショート不良が発生した場合、当該領域ＡＲは、不良領域として管理される。
【００９７】
図１５は、出荷前にＮＡＮＤ型フラッシュメモリ１００に対して行われるテスト方法のフローチャートである。本実施形態のテストは、ワード線間のショートをチェックするテスト（ショートテスト）である。ショートテストでは、例えばテスタを用いて、テスト対象のワード線間がショートしているか否かをチェックする。
【００９８】
以下のショートテストは、ブロック単位で順次行われる。まず、テスト対象のブロックにおいて、ワード線全層間のショートテストを同時に（一括で）行う（ステップＳ２００）。具体的には、横方向に隣接するワード線間のショート、及び縦方向に隣接するワード線間のショートテストを行う。ステップＳ２００のショートテスト（１）の結果、ワード線全層間のショートがなければ、当該ブロックは、ショート不良が発生しておらず、よって、テスタは、当該ブロックＢＬＫをグッドブロックに登録する（ステップＳ２０１）。
【００９９】
ショートテスト（１）の結果、ワード線のショートが発生したと判定された場合、ブロック内の４つの領域ＡＲ０〜ＡＲ３を個別にショートテストを行う（ステップＳ２０２）。ステップＳ２０２のショートテスト（２）の結果、ワード線のショート不良が発生した領域ＡＲが特定される。ショートテストの具体例については後述する。
【０１００】
続いて、隣接する２つの領域ＡＲのショートテストを同時に行う（ステップＳ２０３）。ステップＳ２０３のショートテスト（３）は、隣接する２つの領域ＡＲの境界に配置されかつ縦方向に隣接するワード線のショート不良を判定するためのテストである。ステップＳ２０３のショートテスト（３）は、領域ＡＲ０及びＡＲ１のショートテストを同時に行う工程と、領域ＡＲ１及びＡＲ２のショートテストを同時に行う工程と、領域ＡＲ２及びＡＲ３のショートテストを同時に行う工程との３つの工程が含まれる。ステップＳ２０３のショートテスト（３）によって、個別の領域ＡＲとしてはショート不良が発生していない、すなわち、ショートテスト（２）をパスしたが、隣接する２つの領域ＡＲ間でショート不良が発生した領域ＡＲを検出できる。隣接する２つの領域ＡＲ間でショート不良が発生した場合、当該２つの領域ＡＲが不良領域と判定される。
【０１０１】
続いて、ショートテスト（２）及び（３）の結果に基づいて、ブロック内の不良領域及び不使用領域を特定し（ステップＳ２０４）、この不良領域及び不使用領域をテスタに登録する。不良領域としては、ショートテスト（２）の結果としてワード線のショート不良が発生した領域ＡＲと、ショートテスト（３）の結果としてワード線のショート不良が発生した隣接する２つの領域ＡＲとが該当し、この不良領域は、データ記憶領域として使用されない。
【０１０２】
不使用領域とは、書き込み時のブースト電圧制御の緩衝領域であり、不良領域の両側の領域ＡＲが該当する。すなわち、ショート不良は発生していないが、不良領域に隣接しているためにブースト電圧制御が行えない領域が不使用領域とされる。不使用領域は、不良領域と同様、データ記憶領域として使用されない。不良領域及び不使用領域を合わせてサブバッドブロック領域と呼ぶ。
【０１０３】
図１６は、ショート不良の一例を示す断面図である。図１６では、領域ＡＲ２にワード線のショート不良が発生している。よって、領域ＡＲ２が不良領域である。また、領域ＡＲ２の両側の領域ＡＲ１、ＡＲ３が不使用領域である。例えば、ワード線ＷＬ９にデータを書き込むことを想定すると、ワード線ＷＬ６〜ＷＬ８には、チャネルブースト制御を行うための電圧が印加できないので、領域ＡＲ３が不使用領域となる。同様に、例えば、ワード線ＷＬ１８にデータを書き込むことを想定すると、ワード線ＷＬ１５〜ＷＬ１７には、チャネルブースト制御を行うための電圧が印加できないので、領域ＡＲ１が不使用領域となる。ブロック内の全領域ＡＲ０〜ＡＲ３から、ショート不良が発生した不良領域と、不良領域以外の良品領域のうち不使用領域とを除いた残りの領域が、データ記憶領域として使用する使用可能領域である。
【０１０４】
図１７は、ショート不良が発生した不良領域と使用可能領域との関係を説明する図である。図１７の罰点（クロス）はショート不良が発生した不良領域を表し、図１７の丸は不良領域以外の良品領域を表している。
【０１０５】
図１７から理解できるように、全領域ＡＲ０〜ＡＲ３のうち、不良領域とこれの両側に隣接する不使用領域とを除いた領域が使用可能領域になる。例えば領域ＡＲ４が不良領域である場合、領域Ａ４に隣接する領域Ａ３が不使用領域となるため、使用可能領域は、領域Ａ１及び領域Ａ２である。また、図１７に示したパターン以外の不良領域を有するブロックは、バッドブロックとされる。例えば、領域ＡＲ０、ＡＲ２が不良領域であるブロックは、領域ＡＲ０、ＡＲ２にそれぞれ隣接する領域ＡＲ１、ＡＲ３が不使用領域となるため、当該ブロックはバッドブロックとされる。
【０１０６】
図１８は、Ｉ字型の半導体層を有するブロックにおけるショート不良の一例を示す断面図である。図１８では、領域ＡＲ２にワード線のショート不良が発生している。よって、領域ＡＲ２が不良領域である。図１８の例では、ワード線の最下層（ＷＬ０）から上に向かって書き込みが行われる。この場合、不良領域の上側に隣接する領域が、ブースト電圧制御が行えない不使用領域とされる。よって、図１８では、領域ＡＲ２の上側に隣接する領域ＡＲ１が不使用領域である。また、ブロック内の全領域ＡＲ０〜ＡＲ３から、ショート不良が発生した不良領域ＡＲ２と、不使用領域ＡＲ１とを除いた残りの領域ＡＲ０、ＡＲ３が、データ記憶領域として使用する使用可能領域である。
【０１０７】
図１９は、Ｉ字型の半導体層を有するブロックにおける不良領域と使用可能領域との関係を説明する図である。図１８から理解できるように、全領域ＡＲ０〜ＡＲ３のうち、不良領域とこれの上側に隣接する不使用領域とを除いた領域が使用可能領域になる。また、図１９に示したパターン以外の不良領域を有するブロックは、バッドブロックとされる。なお、図１１のチャネルブースト方式を使用する場合は、不良領域の両側が緩衝領域（不使用領域）に設定される。
【０１０８】
図１５に戻り、テスタは、メモリセルアレイ１１１に管理データを書き込む（ステップＳ２０５）。ここでいう管理データは、上記ショートテストで得られたグッドブロック、バッドブロック、サブバッドブロック領域（不良領域及び不使用領域）に関する情報を含む。この管理データは、メモリセルアレイ１１１のＲＯＭフューズに書き込まれる。
【０１０９】
例えば、メモリセルアレイ１１１のブロックＢＬＫｍがＲＯＭフューズ領域を有するブロックに指定されるものとする。図２０は、ＲＯＭフューズ領域を有するブロックＢＬＫｍの模式図である。図示するように、ブロックＢＬＫｍ内の２つのページＰＧ１、ＰＧ２がＲＯＭフューズ領域として使用される。２つのページＰＧ１、ＰＧ２には同じ管理データが記憶される。このＲＯＭフューズ領域に、前述した管理データが記憶される。
【０１１０】
１．４．２  テストステータスの登録方法
次に、テストステータスの登録方法について説明する。図２１は、ワード線間ショート及びそれ以外のテストを説明するフローチャートである。
【０１１１】
まず、ワード線間ショート以外のテストを行う（ステップＳ３００）。ステップＳ３００のテストには、ビット線及びセンスアンプのテスト、及びワード線以外の配線ショートテストが含まれる。ステップＳ３００のテストは、全ブロックに対して行われる。
【０１１２】
続いて、テスト対象のブロックに対して図１５で示したワード線間ショートテストを行う（ステップＳ３０１）。  
続いて、テストステータスの登録を行う。ステータス［２：０］の一例は以下の通りである。  
「０００」：グッドブロック
「００１」：部分グッドブロック（使用可能領域ＡＲ０）
「０１０」：部分グッドブロック（使用可能領域ＡＲ３）
「０１１」：部分グッドブロック（使用可能領域ＡＲ０、１）
「１００」：部分グッドブロック（使用可能領域ＡＲ２、３）
「１１１」：真性のバッドブロック
テスト対象のブロックがグッドブロックでない場合（ステップＳ３０２）、バッドブロックフラグをテスタに登録する（ステップＳ３０２）。続いて、テスト対象のブロックが真性のバッドブロックでない（すなわち使用可能領域を含む）場合（ステップＳ３０４）、部分グッドブロックのステータスがテスタに登録される（ステップＳ３０５）。
【０１１３】
続いて、全ブロックのワード線間ショートテスト及びステータス登録が終了すると（ステップＳ３０６）、ステップＳ３００及びＳ３０１以外のテスト工程に進む（ステップＳ３０７）。
【０１１４】
１．４．３  
次に、ショートテストの具体例について説明する。ショートテストでは、横方向に隣接する２本のワード線が異なる電圧に充電され、さらに、縦方向に隣接する２本のワード線が異なる電圧に充電される。図２２は、ショートテストにおける印加電圧を説明する図である。
【０１１５】
例えば領域ＡＲ０のショートテストを行うものとし、また、２種類の電圧は、電圧ＶＰＧＭ、及び電圧ＶＰＡＳＳを使用するものとする。例えば、ワード線ＷＬ１、２１、２３は書き込み電圧ＶＰＧＭに充電され、ワード線ＷＬ０、２、２２は書き込みパス電圧ＶＰＡＳＳに充電される。これにより、横方向及び縦方向のそれぞれについて、隣接ワード線が異なる電圧に充電される。そして、一方の電圧に充電された複数の選択ワード線にリーク電流が発生しているか否かを検知する。
【０１１６】
図２３は、リーク電流検知動作を説明する回路図である。ドライバ１４４は、ＮチャネルＭＯＳトランジスタＤＲ１〜ＤＲ４を備える。ＭＯＳトランジスタＤＲ１の電流経路の一端は端子７３に接続され、他端はノードＶＣＧＳＥＬに接続される。ＭＯＳトランジスタＤＲ２の電流経路の一端には電圧ＶＰＧＭが印加され、他端はノードＶＣＧＳＥＬに接続される。ＭＯＳトランジスタＤＲ３の電流経路の一端には読み出し電圧ＶＣＧＲが印加され、他端はノードＶＣＧＳＥＬに接続される。ＭＯＳトランジスタＤＲ４の電流経路の一端には非選択電圧ＶＵＳＥＬ（ＶＰＡＳＳ又はＶＲＥＡＤ）が印加され、他端は非選択ワード線に接続される。ノードＶＣＧＳＥＬは、選択ワード線に接続される。選択ワード線と非選択ワード線との切り替えは、例えばテスタからのコマンドを用いて行われる。
【０１１７】
端子７３には、リーク検知回路７０が接続される。リーク検知回路７０は、電圧発生回路７１、及び電流計７２を含む。リーク検知回路７０は、テスタに含まれていてもよいし、ＮＡＮＤ型フラッシュメモリ１００に組み込まれていてもよい。ワード線間ショートによるリーク電流は微小な電流値であり、この微小な電流値を検出するためには、リーク検知回路７０をＮＡＮＤ型フラッシュメモリ１００に組み込むことが現実的である。
【０１１８】
リーク電流検知動作では、まず、ＭＯＳトランジスタＤＲ２を介して選択ワード線（図２３の例では、ＷＬ０、ＷＬ２、ＷＬ４）が電圧ＶＰＧＭに充電され、また、ＭＯＳトランジスタＤＲ４を介して非選択ワード線（図２３の例では、ＷＬ１、ＷＬ３）が電圧ＶＵＳＥＬ（＝ＶＰＡＳＳ）に充電される。
【０１１９】
続いて、図２４に示すように、ＭＯＳトランジスタＤＲ２、ＤＲ４がオフされた後、ＭＯＳトランジスタＤＲ１がオンされる。この状態で、ワード線間にショート不良が発生していな場合は、ＭＯＳトランジスタＤＲ１を介してリーク電流が流れず、よって、リーク検知回路７０によりリーク電流が検出されない。一方、ワード線間にショート不良が発生している場合は、ＭＯＳトランジスタＤＲ１を介してリーク電流Ｉｌｅａｋが流れ、このリーク電流Ｉｌｅａｋがリーク検知回路７０に検知される。
【０１２０】
以上のようにして、リーク電流の検知、すなわちショートテストが実現できる。ショートテストの領域が増える場合も領域ＡＲ０の場合と同様に実施可能である。
【０１２１】
１．５  ＮＡＮＤ型フラッシュメモリ１００の動作  
次に、ＮＡＮＤ型フラッシュメモリ１００の動作について説明する。まず、コントローラ２００は、ＮＡＮＤ型フラッシュメモリＳ１０に電源を供給する。すると、制御回路１４１は、メモリセルアレイ１１１のＲＯＭフューズから管理データを読み出し、この読み出した管理データをラッチ回路１２２に格納する。以後、制御回路１４１は、ラッチ回路１２２の管理データを元に、不良領域及び不使用領域を非選択領域（非書き込み領域）として扱う。
【０１２２】
不良領域を有するブロックに対する書き込み動作では、制御回路１４１は、当該ブロックの使用可能領域のみにデータを書き込むように制御する。すなわち、制御回路１４１は、不良領域及び不使用領域にデータを書き込まない。この際、不良領域の全ワード線には、書き込みパス電圧ＶＰＡＳＳが印加される。その他の電圧制御は、図９で説明した書き込み動作と同じである。例えば、図２５に示すように、領域ＡＲ０が不良領域、領域ＡＲ１が不使用領域、領域ＡＲ２、ＡＲ３が使用可能領域であるものとする。この例では、書き込み動作において、領域ＡＲ０内の全ワード線に書き込みパス電圧ＶＰＡＳＳが印加され、領域ＡＲ１〜ＡＲ３には通常の書き込み動作における電圧制御が行われる。
【０１２３】
不良領域を有するブロックに対する読み出し動作では、制御回路１４１は、当該ブロックの使用可能領域のみからデータを読み出すように制御する。すなわち、制御回路１４１は、不良領域及び不使用領域からデータを読み出さない。この際、不良領域の全ワード線には、電圧ＶＲＥＡＤが印加される。その他の電圧制御は、図１２で説明した読み出し動作と同じである。
【０１２４】
なお、書き込み時にカットオフ電圧ＶＩＳＯを使用しない、すなわち、チャネルを途中でカットオフしない書き込み方式の場合、不良領域のみを非選択領域とするように制御する。この場合、不良領域以外の良品領域全体にデータを書き込むことができる。
【０１２５】
１．６  効果
メモリセルを積層することで記憶容量を大きくできる一方で、ロウデコーダなど周辺回路が平面構造のままだとメモリセルアレイに対して周辺回路が大きくなってしまい、いくらメモリセルを積層してもチップサイズが低減できない。ワード線を複数のＮＡＮＤストリングで共有化することでチップサイズを低減できるが、ワード線の共有化に伴いブロックサイズが大きくなる。ブロックサイズが大きくなると、消去単位が大きくなることによるパフォーマンスの低下や不良置き換え単位が大きくなることによる歩留まりが低下する。例えば、ブロック内のワード線にショート不良が発生すると、従来では当該ブロックは不良、すなわちバッドブロックとなる。
【０１２６】
これに対して、本実施形態では、ブロック内のワード線を積層方向に複数の領域に分割して管理する。そして、ワード線のショート不良が発生した領域を不良領域、それ以外を良品領域として管理することで、当該ブロック全体を不良として扱うことを回避でき、ユーザが使用可能な記憶領域の減少を最小限に抑えることができる。結果として、記憶領域の使用効率を向上できる。
【０１２７】
また、チャネルブースト方式に必要な電圧制御を行えない領域をデータの書き込みを行わない不使用領域として管理している。これにより、ワード線のショート不良が発生したブロックに様々な書き込み方式が適用された場合でも、正確にデータを書き込むことができる。
【０１２８】
なお、製品出荷後にブロック内でワード線のショート不良が発生した場合では、書き込み時に書き込みエラーとなる。この書き込みエラーがエラー訂正（ＥＣＣ）にて救済可能であれは、当該ブロックはそのまま使用される。一方、ＥＣＣ救済しきれないビット数のエラーであればStatus Failとなり、当該ブロックをバッドブロック化する。
【０１２９】
消去に関しては、ワード線のショート不良により消去エラーとなる場合は、Status Failとなり、当該ブロックをバッドブロック化する。ワード線のショート不良が発生しても消去エラーとならない場合は、当該ブロックはそのまま使用される。
【０１３０】
２．第２実施形態
第１実施形態では、ワード線のショート不良が発生した不良領域を含むブロックへのアクセス制限をＮＡＮＤ型フラッシュメモリ１００内の制御回路１４１が行っている。第２の実施形態では、ＮＡＮＤ型フラッシュメモリ１００を制御するコントローラ２００が、不良領域を含むブロックへのアクセス制限を行うようにしている。
【０１３１】
図２６は、コントローラ２００の制御動作を示すフローチャートである。  
まず、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００に電源を投入する（ステップＳ４００）。続いて、コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００から、ＲＯＭフューズ内の情報（管理データ）を読み出す（ステップＳ４０１）。ステップＳ４０１においてコントローラ２００が受信する情報は、図２０のページＰＧ１、ＰＧ２に格納された管理データであり、グッドブロック、バッドブロック、サブバッドブロック領域（不良領域及び不使用領域）に関する情報が含まれる。なお、ステップＳ４０１は、コントローラ２００からの要求によって行われても良いし、またはコントローラ２００からの要求を受けることなくＮＡＮＤ型フラッシュメモリ１００によって自発的に行われても良い（ＰＯＲ：Power on Read）。
【０１３２】
コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００から受信した管理データを、例えばＲＡＭ２２０に格納する。そして、ホスト機器３００からの要求に応じて、ＮＡＮＤ型フラッシュメモリ１００にアクセスする（ステップＳ４０２）。この際、コントローラ２００は、ＲＡＭ２２０内の管理データに基づいて、グッドブロック、及び不良領域を含むブロックのうち使用可能領域のみにアクセスし、バッドブロック、及びサブバッドブロック領域にはアクセスしない。
【０１３３】
以上詳述したように第２実施形態では、コントローラ２００がサブバッドブロック領域にアクセスしないように構成できる。これにより、ＮＡＮＤ型フラッシュメモリ１００の処理負荷を低減でき、さらに仕様変更を最低限に抑えることができる。
【０１３４】
なお、上記各実施形態では、積層方向に沿って１個のブロックを複数の領域を分割している。これは、積層型メモリでは、積層方向に沿ってワード線ショート不良の発生頻度が異なる傾向にあることに起因している。すなわち、積層型メモリでは、トレンチに複数の配線を積層するため、下部の方が上部に比べてワード線ショート不良が発生する確率が高い。しかし、ブロックを区分けする基準は積層方向に限らず、ワード線ショート不良の状況に応じて適宜設定することができる。
【０１３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３６】
４１…ブロックデコーダ、５１…ＣＧドライバ、５２…ＳＧＤドライバ、５３…ＳＧＳドライバ、５４…ＢＧドライバ、５５…電圧ドライバ、７０…リーク検知回路、１００…半導体記憶装置、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１２０…ページバッファ、１２１…カラムデコーダ、１２２…ラッチ回路、１３０…入出力回路、１４１…制御回路、１４２…電圧発生回路、１４３…アドレス・コマンドレジスタ、１４４…ドライバ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、３００…ホスト機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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