(57)【要約】      （修正有）【課題】ＦｉｎＦＥＴなどの非平面半導体装置をドーピングする。【解決手段】非平面半導体装置にドーピングするとき、非平面半導体本体を有する基板が得られる。第１イオン注入は、非平面半導体本体の領域において行われる。第１イオン注入は、第１注入エネルギーおよび第１注入角度を有する。第２イオン注入は、非平面半導体本体の同じ領域において行われる。第２イオン注入は、第２注入エネルギーおよび第２注入角度を有する。第１注入エネルギーは、第２注入エネルギーと異なる。また、第１注入角度は、第２注入角度と異なる。【選択図】図１
2014042030.tif 000002
【特許請求の範囲】
【請求項１】
非平面半導体装置をドーピングする方法であって、
非平面半導体本体が形成された基板を得るステップと、
前記非平面半導体本体の領域において、第１注入エネルギーおよび第１注入角度を有する第１イオン注入を行うステップと、
前記領域において、第２注入エネルギーおよび第２注入角度を有する第２イオン注入を行うステップと、を含み、
前記第１注入エネルギーおよび前記第２注入エネルギーは、異なり、前記第１注入角度と前記第２注入角度は異なることを特徴とする、方法。
【請求項２】
前記領域は、チャネル領域、ソース領域、ドレイン領域、ソース拡張領域およびドレイン拡張領域のうち少なくとも１つであることを特徴とする、請求項１に記載の方法。
【請求項３】
前記第１注入エネルギーは、前記第２注入エネルギーより大きいことを特徴とする、請求項１に記載の方法。
【請求項４】
前記第１注入角度は、前記第２注入角度より小さいことを特徴とする、請求項１に記載の方法。
【請求項５】
前記第１イオン注入は、前記第２イオン注入より前に行われることを特徴とする、請求項１に記載の方法。
【請求項６】
前記第１イオン注入は、前記第２イオン注入より後に行われることを特徴とする、請求項１に記載の方法。
【請求項７】
前記第１イオン注入は、第１ドーパントイオン種を注入し、前記第２イオン注入は、第２ドーパントイオン種を注入し、前記第１ドーパントイオン種は前記第２ドーパントイオン種と異なる分子量を有することを特徴とする、請求項１に記載の方法。
【請求項８】
前記第１ドーパントイオン種は、前記第２ドーパントイオン種より大きい分子量を有することを特徴とする、請求項７に記載の方法。
【請求項９】
前記領域において、第３注入エネルギーおよび第３注入角度を有する第３イオン注入を行うステップを含むことを特徴とする、請求項１に記載の方法。
【請求項１０】
前記非平面半導体本体は、高さを有し、前記第１注入エネルギー、前記第１注入角度、前記第２注入エネルギーおよび前記第２注入角度が前記高さにおいて３％以下の領域のドーパント濃度均一性を満たすように定められることを特徴とする、請求項１に記載の方法。
【請求項１１】
前記非平面半導体本体上および周囲にパディング層を形成するステップを含み、該パディング層はおよそ平面である上面を有することを特徴とする、請求項１に記載の方法。
【請求項１２】
前記非平面半導体本体は、上面を有し、前記パディング層は、前記非平面半導体本体の上面上に０−１０ｎｍの厚みに形成されることを特徴とする、請求項１１に記載の方法。
【請求項１３】
パンチスルーストッパー層を形成するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項１４】
前記パンチスルーストッパー層は、前記非平面半導体本体より下に直接に前記基板に形成されていることを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記非平面半導体本体は、限界寸法および高さを有し、前記パンチスルーストッパー層は、前記非平面半導体本体に、前記非平面半導体本体の前記限界寸法より大きく、前記高さより小さい深さに形成されていることを特徴とする、請求項１３に記載の方法。
【請求項１６】
前記第１注入エネルギー、前記第１注入角度、前記第２注入エネルギーおよび前記第２注入角度は、前記パンチスルーストッパー層の深さにおいて、３％以下の領域にドーパント濃度均一性を満たすよう定められていることを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記非平面半導体本体は、長さを有し、前記パンチスルーストッパー層の前記深さは、前記非平面半導体本体の前記長さにおいて５％以下の均一性を有することを特徴とする、請求項１５に記載の方法。
【請求項１８】
前記非平面半導体本体をアニーリングするステップを含むことを特徴とする、請求項１に記載の方法。
【請求項１９】
前記非平面半導体本体は、フィン、ナノワイヤー、垂直配列のナノワイヤーのうちの１つであることを特徴とする、請求項１に記載の方法。
【請求項２０】
前記非平面半導体装置は、ＦｉｎＦＥＴ装置、非平面マルチゲートトランジスタ装置または非平面ナノワイヤートランジスタ装置のいずれかであることを特徴とする、請求項１に記載の方法。
【請求項２１】
前記第１イオン注入および前記第２イオン注入は、減速電極アセンブリを有するイオン注入システムによって行われ、該電極アセンブリは、前記第１注入エネルギーおよび前記第２注入エネルギーを制御することを特徴とする、請求項１に記載の方法。
【請求項２２】
前記第１イオン注入および前記第２イオン注入は、第１イオンビームおよび第２イオンビームを有するイオン注入システムによって行われ、前記第１イオン注入は、前記第１イオンビームによって行われ、前記第２イオン注入は、前記第２イオンビームによって行われ、前記第１イオン注入および前記第２イオン注入は、同時に行われることを特徴とする、請求項１に記載の方法。
【請求項２３】
基板に設けられる非平面半導体本体と、
パンチスルーストッパー層と、を備え、
前記非平面半導体本体は、限界寸法および高さを有し、前記パンチスルーストッパー層は、前記限界寸法より大きく、前記高さより小さい深さに設けられ、前記非平面半導体本体は、前記パンチスルーストッパー層上に設けられる、チャネル領域、ソース領域、ドレイン領域、ソース拡張領域、ドレイン拡張領域およびドレイン拡張領域を有することを特徴とする、非平面半導体装置。
【請求項２４】
前記チャネル領域、前記ソース領域、前記ドレイン領域、前記ソース拡張領域および前記ドレイン拡張領域それぞれは、前記深さにおいて３％以下のドーパント濃度均一性を有することを特徴とする、請求項２３に記載の非平面半導体装置。
【請求項２５】
前記パンチスルーストッパー層と前記チャネル領域、前記ソース領域、前記ドレイン領域、前記ソース拡張領域および前記ドレイン拡張領域との間の境界面を有し、前記チャネル領域、前記ソース領域、前記ドレイン領域、前記ソース拡張領域、前記ドレイン拡張領域の少なくとも１つは、前記境界面において３ｎｍの厚み以上の少なくとも３桁増加するシート抵抗を有することを特徴とする、請求項２３に記載の非平面半導体装置。
【請求項２６】
前記チャネル領域上に設けられるゲート誘電体層と、該ゲート誘電体層上に設けられるゲート電極とを備えることを特徴とする、請求項２３に記載の非平面半導体装置。
【請求項２７】
非平面半導体装置をドーピングするためのコンピュータ実行可能な指示を含む非一時的なコンピュータ読取可能な記録媒体であって、
前記コンピュータ実行可能な指示は、
基板に形成される非平面半導体本体の領域に、第１注入エネルギーおよび第１注入角度を有する第１イオン注入を行うステップと、
前記領域に、第２注入エネルギーおよび第２注入角度を有する第２イオン注入を行うステップと、を含み、
前記第１注入エネルギーおよび前記第２注入エネルギーは異なり、前記第１注入角度および前記第２注入角度は異なることを特徴とする、コンピュータ実行可能な記録媒体。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、半導体装置の製造、より具体的には非平面半導体装置をドープで処理することに関する。
【０００２】
〔関連技術〕
半導体製造者は、大きな回路密度および高いパフォーマンス、寄生キャパスタンスおよびオフ状態リークのような短チャネル効果を達成するために、トランジスタ装置の次元を縮め続けているとともに、ますますトランジスタ装置の特性を損なっている。ダブルゲートトランジスタ、トリゲートトランジスタおよびゲートオールアラウンドトランジスタのようなフィン電界効果トランジスタ（ＦｉｎＦＥＴ）は、短チャネル効果の制御について、半導体プロセスにおける最近の技術である。ＦｉｎＦＥＴは、基板表面に突き出るフィンを有する。フィンは、ＦｉｎＦＥＴ装置の本体を形成し、平面よりもリーク電流の少ない経路を有する。さらに、フィンは、長い実効チャネル幅を生成し、オン電流を増加し、短チャネル効果を減少する。
【０００３】
フィンは、ＦｉｎＦＥＴのチャネル、ソース／ドレイン領域およびソース／ドレイン拡張領域を定める。従来の平面型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ＦｉｎＦＥＴ装置のチャネル、ソース、ドレイン、ソース拡張領域およびドレイン拡張領域が、好ましい電気的特性を生成するために、不純物（ドーパント）を用いてドープされる。理想的には、これら領域は、フィンの高さに沿って一様にドープされる。不良なドーパント均一性は、ソース／ドレインのパンチスルー問題と同様にゲートの高さを横切って、好ましくないしきい値電圧変化を生じるかもしれない。
【０００４】
ＦｉｎＦＥＴのチャネル、ソース／ドレインおよびソース／ドレイン拡張領域をドープするための従来の方法は、イオン注入である。フィンの上部および側部の両方に一様なドーピングを与えるためには、イオン注入は、単一のエネルギーおよび垂直に対して傾いた角度で行われる。しかしながら、装置の構造がますます密度が高いと、マスク層および隣接フィンのような隣接する構造は、インプラントシャドウを生じ、ＦｉｎＦＥＴが非均一になる。インプラントシャドウを避けるための１つの方法は、ドーパントがより垂直に注入されるよう、低い注入角度で注入を行うことである。しかしながら、低い注入角度は、フィンの側壁に沿った悪いドーパント保持と同様に、フィンの高さを横切る不良なドーパント分布を生じる。
【０００５】
〔要約〕
ある実施形態において、非平面半導体本体を有する基板が得られる。第１イオン注入は、非平面半導体本体の領域において行われる。第１イオン注入は、第１注入エネルギーおよび第１注入角度を有する。第２イオン注入は、非平面半導体本体の同じ領域で行われる。第２イオン注入は、第２注入エネルギーおよび第２注入角度を有する。第１注入エネルギーは、第２注入エネルギーと異なってもよい。さらに、第１注入角度は、第２注入角度と異なっていてもよい。
【０００６】
〔図面の簡単な説明〕
図１は、ＦｉｎＦＥＴ装置をドープするための典型的な工程を示す。
【０００７】
図２Ａ−２Ｃは、ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【０００８】
図３Ａ，３Ｂは、ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【０００９】
図４は、ＦｉｎＦＥＴ装置をドープするための他の典型的な工程を示す。
【００１０】
図５Ａ−５Ｆは、ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【００１１】
図６Ａ−６Ｃは、ＦｉｎＦＥＴ装置をドープするための典型的な工程によって形成される典型的なＦｉｎＦＥＴ装置の断面図を示す。
【００１２】
図７は、ＦｉｎＦＥＴ装置をドープするために使用される典型的なイオンビーム注入システムの概略のブロック図を示す。
【００１３】
〔詳細な説明〕
次の記載は、当業者が様々な実施形態を生成し、使用できるよう提示されている。特定の装置、方法およびアプリケーションの記載は、例として提示されている。ここに記載された例に対して様々な修正は、当業者にとって明白であり、ここに定義された一般的な原則が、様々な実施形態の精神および範囲から逸脱しない限りにおいて、他の例およびアプリケーションに対して適用されてもよい。したがって、様々な実施形態は、ここに記載および示された例に限定されるものではなく、クレームと一致する範囲と一致する。例えば、ＦｉｎＦＥＴ装置をドープするための典型的な工程は、以下に開示されている。これら典型的な工程は、非平面マルチゲートトランジスタ装置および非平面ナノワイヤートランジスタ装置のようなＦｉｎＦＥＴ装置以外の非平面半導体装置に適用してもよい。
【００１４】
図１は、ＦｉｎＦＥＴ装置をドープするための典型的な工程１００を示す。工程１００のブロック１０２において、フィンを有する基板が得られる。フィンは、チャネル領域、ソース領域、ドレイン領域、ソース拡張領域およびドレイン拡張領域を含む。ブロック１０４において、第１イオン注入は、フィンの領域において行われる。フィンの領域は、チャネル領域、ソース領域、ドレイン領域、ソース拡張領域およびドレイン拡張領域のいずれかを含んでもよい。ドーパントは、第１注入エネルギーおよび第１注入角度で注入される。第１注入角度は、基板表面に対して垂直な軸に関する角度である。ブロック１０６において、第２イオン注入は、第１イオン注入の場合と同じ領域において行われる。ドーパントは、第２注入エネルギーおよび第２注入角度で注入される。第２注入角度は、基板表面に対して垂直な軸に関する角度である。１つの例として、第２注入エネルギーは、第１注入エネルギーと異なり、第２注入角度は、第１注入角度と異なる。そのような例において、第１注入エネルギーは、第２注入エネルギーより大きく、第１注入角度は、第２注入角度より小さい。
【００１５】
典型的な工程１００は、図１および図２Ａ−２Ｃにおいて提示されている。図２Ａ−２Ｃは、典型的な工程１００の様々な段階において、典型的なＦｉｎＦＥＴ装置２００の断面図を示す。典型的な工程１００のブロック１０２および図２Ａにおいて、フィン２０４が有する基板２０２が得られる。基板２０２は、ＦｉｎＦＥＴ装置２００を形成するのに適切な一般的に知られた基板を含む。例えば、基板２０２は、単一の結晶の半導体ウエア（例えば、シリコン、ゲルマニウム、ガリウムひ素など）を含んでもよい。他の例において、基板は、別箇の結晶ウエハ（シリコン、ゲルマニウム、ガリウムひ素など）上で成長した１以上のエピタキシャル単一の結晶半導体層（例えばシリコン、ゲルマニウム、シリコン・ゲルマニウム、ガリウムひ素、インジウム燐化物、インジウム・ガリウムひ素など）を含んでいてもよい。１以上のエピタキシャリーに成長した半導体層は、別箇の結晶ウエハから基板２０２の上面まで、格子定数を類別するために、バッファ層として役立つ。他の例において、基板２０２は、単一の結晶半導体基板と例えばシリコン・オン・インシュレータ−基板を形成するためのエピタキシャル層との間において絶縁層（例えば、二酸化ケイ素、酸窒化ケイ素、高ｋ誘電体層）を含む。基板２０２は、シャロートレンチアイソレーション構造のような他の構造および層を含んでもよいと理解されるべきである。
【００１６】
基板２０２上のフィン２０４は、従来の半導体組み立て方法によって形成されるが、フォトリソグラフィ、腐食作用および化学蒸着法のようなものに限定されない。フィン２０４は、ソース領域２１４とドレイン領域２１６との間に設けられるチャネル領域２１２を含む。ソース拡張領域２１３は、チャネル領域２１２とソース領域２１４との間に設けられ、ドレイン拡張領域２１５は、チャネル領域とドレイン領域２１６との間に設けられる。フィン２０４は、単一の結晶半導体材料（例えば、シリコン、ゲルマニウム、ガリウムひ素など）を含む。また、フィン２０４は、エピタキシャリーに成長した半導体材料から成る多数の層を含む。例えば、エピタキシャリーに成長した半導体材料から成る多数の層は、チャネル領域において、ナノワイヤーの垂直の配列を形成する。図２Ａに示されるように、フィン２０４は、限界寸法２０６、高さ２０８および長さ２１０を有する。１つの例として、限界寸法２０６は、５−５０ｎｍ、高さ２０８は、１５−１５０ｎｍ、長さは２０−１２００ｎｍである。
【００１７】
典型的な工程１００のブロック１０４および図２Ｂに示されるように、第１イオン注入が、行われる。イオン注入は、その技術において知られた好適なイオンビーム注入システムによって行われる。典型的なイオンビーム注入システムは、後に詳細に記載される。矢印２２０は、第１イオン注入の間において、フィン２０４にドーパントイオンを注入していることを示す。ドーパントイオンは、ソース／ドレイン領域２１４，２１６、ソース／ドレイン拡張領域２１３，２１５またはチャネル領域２１２のようなフィン２０４における１以上の領域において注入される。チャネル領域２１２は、ＮＭＯＳトランジスタ装置を形成するときに、ｐ型ドーパントイオンで一般的には注入され、ＰＭＯＳトランジスタ装置を形成するときに、ｎ型ドーパントイオンで注入される。逆に、ソース／ドレイン領域２１４，２１６およびソース／ドレイン拡張領域２１３，２１５は、ＰＭＯＳトランジスタ装置を形成するときにｐ型ドーパントイオンで一般的に注入され、ＮＭＯＳトランジスタ装置を形成するときにｎ型ドーパントイオンで注入される。ｐ型ドーパントイオンの例は、限定するものではないがＢ＋，Ｂ２＋，ＢＦ＋およびＢＦ３＋のようなホウ素イオンを含む。ｎ型ドーパントイオンの例は、限定するものではないがＡｓ＋，Ａｓ２＋，Ｐ＋，Ｐ２＋のようなリンおよびヒ素を含むイオンである。
【００１８】
第１イオン注入は、第１注入エネルギーで行われる。注入エネルギーは、ドーパントイオンがフィン２０４に注入される深さ２１９を、少なくとも部分的に決定する。注入エネルギーが高くなるほど、ドーパントイオンがフィン２０４に注入される深さ２１９が大きくなる。第１注入エネルギーは、フィン２０４において任意の好ましい深さにドーパントイオンを注入するよう定められる。図２Ｂに示されるように、第１注入エネルギーは、フィン２０４の底部２２４において深さ２１９にドーパントイオンを注入するよう定められる。例えば、第１注入エネルギーは、フィン２０４において、深さ５−１１０ｎｍの深さにホウ素イオンを注入するよう定められる。ある例において、第１注入エネルギーは、０．５−１５ＫｅＶである。他の例において、第１注入エネルギーは、２−１０ＫｅＶである。また、他の例において、第１注入エネルギーは、２−６ＫｅＶである。
【００１９】
第１イオン注入は、第１注入角度２１８を有する。第１注入角度２１８は、ドーパントイオンがフィン２０４に注入される方向を定める。第１注入角度２１８は、基板２０２の表面に垂直な軸２２２に関連して定められる。第１注入角度２１８は、インプラントシャドウを避けるために本質的に垂直（例えば、０−１０°）である。このように、フィン２０４のドーピングは、寸法および隣接した構造の空間と独立していてもよい。ある例において、第１注入角度２１８は、０−５°である。他の例において、第１注入角度２１８は、０−３°である。また、他の例において、第１注入角度２１８は、０−１°である。ＦｉｎＦＥＴ装置２００は、第１イオン注入の間、フィン２０４の側面全体にドーパントを配分させるために回転されてもよいことが理解されるべきである。
【００２０】
典型的な工程１００のブロック１０６および図２Ｃに示されるように、第２イオン注入が行われる。第２イオン注入は、第１イオン注入を行うのと同じイオンビーム注入システムによって行われる。また、異なるイオンビーム注入システムは、第２イオン注入を行ってもよい。矢印２２８は、第２イオン注入の間に、フィン２０４にドーパントイオンを注入することを示す。ドーパントイオンは、第１イオン注入が行われるフィン２０４の同じ１以上の領域（すなわち、ソース／ドレイン領域、ソース／ドレイン拡張領域またはチャネル領域）に注入される。第２イオン注入は、同じ１以上の領域において、第１イオン注入と同じドーパントイオン型（すなわち、ｐ型またはｎ型）を注入する。
【００２１】
第２イオン注入は、第２注入エネルギーで行われる。第２注入エネルギーは、ドーパントイオンがフィン２０４の異なる深さに注入される第１注入エネルギーと異なる。例えば、第２注入エネルギーは、第１注入エネルギーより低い。図２Ｂに示されるように、第２注入エネルギーは、部分２２４の上部である部分２２６における深さ２２５にドーパントイオンを注入するよう定められてもよい。部分２２６は、部分２２４上または部分的に覆っていてもよい。他の例として、第２注入エネルギーは、第１注入エネルギーより高くてもよい。ある例において、第２注入エネルギーは、フィン２０４において、５−７５ｎｍの深さにホウ素イオンを注入するよう定められる。ある例において、第２注入エネルギーは、０．５−１０ＫｅＶであってもよい。他の例において、第２注入エネルギーは、０．５−６ＫｅＶであってもよい。また、他の例において、第２注入エネルギーは、０．５−２ＫｅＶであってもよい。
【００２２】
第２イオン注入は、第２注入角度２３０を有する。第２注入角度２３０は、基板２０２の表面に垂直な軸に関して定められる。第２注入角度２３０は、第１注入角度２１８におよそ等しい。また、第２注入角度２３０は、第１注入角度２１８と異なる。第２注入角度２３０は、インプラントシャドウを避けるために本質的に垂直（例えば、０−１０°）である。ある例において、第２注入角度２３０は、１−８°であってもよい。他の例において、第２注入角度２３０は、３−５°であってもよい。ＦｉｎＦＥＴ装置２００は、第２イオン注入の間、フィン２０４の側面全体にドーパントを配分するために回転されてもよい。
【００２３】
注入エネルギーは、フィン２０４に注入されるドーパントの配列に影響を与える。その配列は、フィン２０４において注入されるドーパントイオンの広がりである。配列は、水平方向（例えば、フィン２０４の長さ２１０に沿って）および垂直方向（例えば、フィン２０４の高さ２０８に沿って）の両方に生じ、注入エネルギーとともに増加する。第１イオン注入および第２イオン注入の異なる注入エネルギーは、多くの組み合わせの配列を生じ、フィン２０４の長さ２１０および高さ２０８を横切って不良なドーパント均一性を生じる。例えば、図３Ａは、フィンの長さに沿ったフィン３０４の断面図を示す。フィン３０４は、第１イオン注入３０８が第２イオン注入３１０より高いエネルギーを有する第１イオン注入３０８および第２イオン注入３１０が与えられる。パターン化されたマスク層３０６は、フィン３０４において注入される領域を定める。異なる注入エネルギーのために、第１イオン注入３０８は、第２イオン注入３１０によって生成される垂直配列３１６より大きい水平配列３１４を生成する。これにより、不良なドーパント均一性が生じる。
【００２４】
第１イオン注入および第２イオン注入の注入角度は、異なる注入エネルギーから生じる全体の水平配列を減少するように定められる。例えば、第１注入エネルギーは、第１注入角度が第２注入角度が小さい間、第２注入エネルギーより高い。そのような例において、第１イオン注入は、第２イオン注入が０．５−２ＫｅＶの第２注入エネルギーおよび２−１０°の第２注入角度を有する一方で、２−１０ＫｅＶの第１注入エネルギーおよび０−２°の第１注入角度を有する。図３Ｂは、フィンの長さに沿ったフィン３０４の断面図を示し、そのような例を示す。第１イオン注入３２０は、第２イオン注入３２２より高い注入エネルギー、低い注入角度を有する。異なる注入エネルギーおよび注入角度は、第１イオン注入３２０が第２イオン注入３２２によって生成される配列３２６と、およそ合う配列３２４を生成するように定められ、フィン３０４においてドーパント均一性を良好にする。
【００２５】
異なる分子量を有する異なるドーパントイオン種は、第１，第２イオン注入において注入され、異なる注入エネルギーによって生じる全体の配列を減少する。大きな分子量を有するドーパントイオン種は、より小さい侵入深さ、少ない配列になる傾向にある。全体の配列を減少させるために、大きい分子量を有するドーパントイオン種は、高い注入エネルギーで注入され、一方低い分子量を有するドーパントイオン種は、低い注入エネルギーで注入される。例えば、第１注入エネルギーは、第２注入エネルギーより高く、第１イオン注入は、第２イオン注入のドーパントイオン種より大きい分子量を有するドーパントイオン種を注入する。そのような例において、第１イオン注入は、２−１０ＫｅＶの高い注入エネルギーで、７４．９の大きい分子量を有するヒ素のドーパントイオン種を注入し、第２イオン注入は、０．５−２ＫｅＶの低い注入エネルギーで、３１．０の小さい分子量を有するリンのドーパントイオン種を注入する。
【００２６】
高いエネルギーのイオン注入は、低いエネルギーのイオン注入より前に行われる。このように、浅く注入されるドーパントは、高いエネルギーの注入によって注入される後の深いドーパントに置き換えられない（「打ち込み」）。さらに、低いエネルギー注入より前に高いエネルギー注入を行うことは、低いエネルギーから高いエネルギーよりもむしろ高いエネルギーから低いエネルギーに有利であるイオンビーム注入システムにおけるイオンビームターニングとして製造性能を改善する。ある例として、第１注入エネルギーは、第２注入エネルギーより大きく、第１イオン注入は第２イオン注入より前に行われる。
【００２７】
上述したように、典型的な工程１００は、限定するものではないが、非平面ゲートトランジスタ装置、非平面ゲートオールアラウンドトランジスタ装置および非平面ナノワイヤートランジスタ装置のような他の非平面半導体装置に適用されてもよい。例えば、フィン２０４は、ナノワイヤーまたは垂直配列のナノワイヤーのような他の非平面半導体本体と代用されてもよい。
【００２８】
図４に関して、ＦｉｎＦＥＴ装置をドープするための他の典型的な工程４００が示されている。図５Ａ−５Ｆは、典型的な工程４００における様々な段階を示すＦｉｎＦＥＴ装置５００の断面図を示す。典型的な工程４００は、ブロック４０２からブロック４１２まで含む。選択的なブロック４０４，４０６は、ドットの線画で示されている。
【００２９】
典型的な工程４００のブロック４０２および図５Ａに示されるように、フィン５０４を有する基板が得られる。基板５０２は、単一の結晶の半導体基板、別箇のシリコンウエハで１以上のエピタキシャルに成長した層、シリコン・オン・インシュレーターまたはＦｉｎＦＥＴ装置が形成される任意の他の既知の基板を含んでもよい。Ｆｉｎ５０４は、ソース／ドレイン領域、ソース／ドレイン拡張領域およびチャネル領域を含む。フィン５０４は、限界寸法５１０、高さ５０８および長さ（図示せず）を有する。マスク、ダミー特徴または隣接フィンのような近傍構造５０６は、フィン５０４の隣に形成される。
【００３０】
典型的な工程４００の選択的なブロック４０４および図５Ｂに示されるように、パディング層５１１は、フィン５０４の上および周囲に形成される。パディング層５１１は、フィン５０４と近傍構造５０６との間の空間を完全に満たし、フィン５０４および近傍構造５０６上に、およそ平面である上面を有する。パディング層５１１は、ドーパントが基板５０２に到達することを防止し、イオン注入の間、フィン５０４の側壁において、イオンの再スパッタリングを防止するように形成される。さらに、パディング層５１１は、フィン５０４の側壁において、ドーパント保持を増加させる。パディング層５１１は、注入されたドーパントイオンを閉じ込める材料を含む。例えば、パディング層５１１は、限定するものではないが、非ドープシリコン酸化物、ドープシリコン酸化物、窒化ケイ素および酸窒化ケイ素のような誘電体材料またはその場ドープ材料である。
【００３１】
フィン５０４の上面より上のパディング層５１１の厚み５１２は、注入の間に、ドーパントイオンがフィン５０４から入ることを防ぐことがないように十分に薄い。例えば、パディング層５１１は、フィン５０４の上面に、０−１０ｎｍの厚み５１２に形成される。パディング層５１１は、化学蒸着、スピンオン堆積法、ゾルゲル堆積法、選択的堆積プロセスおよび選択的エッチバックプロセスのような従来の半導体プロセスによって形成される。パディング層５１１は、注入ブロック４０８，４１０より先に形成され、アニーリングフィン５０４のブロック４１２の前または後に除去される。
【００３２】
典型的な工程４００の選択的なブロック４０６および図５Ｃに示されるように、パンチスルーストッパー（ＰＴＳ）層５１４は、フィン５０４内に形成される。ＰＴＳ層５１４は、電気的なパンチスルーを防ぐために、フィン５０４のソース／ドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域の下に形成される。ソース／ドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域は、部分的にＰＴＳ層５１４と重なる。さらに、ＰＴＳ層５１４は、注入およびアニーリング工程の間、ドーパントの移動をふせぐまたは十分に遅らせることによって障壁として機能し、フィン５０４においてドーパントの垂直な配列を最小化する。ＰＴＳ層５１４は、ドーパント濃度が消滅するＰＴＳ層５１４とフィン５０４のソースドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域との間で境界面を生成する。例えば、ソース／ドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域におけるシート抵抗が、ＰＴＳ層５１４とソースドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域との間で急な（切り立った）境界面５１５において３ｎｍの厚み以上の３桁、増加するように形成される。
【００３３】
ＰＴＳ層５１４は、限定するものではないが、炭素、酸素、フッ素、窒素または組み合わせのようなドーパントの動きを抑える種をフィン５０４内に注入することによって形成される。また、ＰＴＳ層５１４は、ＰＴＳ層５１４上に注入されるドーパント型と反対のドーパント型を注入することによって形成される。例えば、ＰＴＳ層５１４は、ＰＴＳ層５１４の上の領域においてｐ型ドーパントが注入される場合、ｎ型ドーパントを用いて形成される。
【００３４】
ＰＴＳ層５１４が形成される深さ５１６は、ＦｉｎＦＥＴ装置５００の有効な高さ５１６を定める。有効な高さ５１６は、ＦｉｎＦＥＴ装置５００の有効なチャネル幅を部分的に定める。例えば、大きな有効な高さ５１６は、大きな有効なチャネル幅を生成する。ＦｉｎＦＥＴ装置５００の有効なチャネル幅は、ＰＴＳ層５１４が形成される深さを制御することによって注入プロセスを使用することにより定められる。このように、同じ物理学的なフィンの高さを有する異なるＦｉｎＦＥＴ装置（異なる有効チャネル幅を有する）は、フィンが注入される深さを制御することによって同じ基板に組み立てられる。これは、異なる物理学的な高さをもった異なるフィンを組み立てる必要性、または基板に様々なＦｉｎＦＥＴ幅を与える必要性がなくなり、コストのかかるリソグラフィーおよびエッチ工程を無くすことができる。
【００３５】
ＰＴＳ層５１４は、フィン５０４の下の基板５０２に形成される。ある例において、ＰＴＳ層５１４は、フィン５０４の底部を部分的に覆う。他の例において、ＰＴＳ層５１４は、フィン５０４内の深さ５１６において形成される。ＰＴＳ層５１４は、好ましくは、フィン５０４の限界寸法５１０より大きい深さ５１６に形成される。例えば、ＰＴＳ層５１４は、フィン５０４において、限界寸法５１０より大きく、高さ５０８以下の深さ５１６に形成される。形成されるＰＴＳ層５１４の深さ５１６は、フィン５０４の長さの５％以下の均一性を有する。第１，第２イオン注入を与える工程４０８，４１０より前または後に形成される。
【００３６】
典型的な工程４００のブロック４０８および図５Ｄに示されるように、第１イオン注入が行われる。ドーパントイオンは、ソース／ドレイン領域、ソース／ドレイン拡張領域またはチャネル領域のようなフィン５０４の１以上の領域に注入される。第１イオン注入は、第１注入エネルギーで行われる。第１注入エネルギーは、フィン５０４における好ましい深さ５２０にドーパントイオンを注入するように定められる。例えば、第１注入エネルギーは、ＰＴＳ層５１４上の深さにドーパントイオンを注入するよう定められる。第１イオン注入から注入されたドーパントイオンは、フィン５０４のＰＴＳ層５１４と部分的に重なる。ある例において、第１注入エネルギーは、０．５ＫｅＶ−１５ＫｅＶである。他の例において、第１注入エネルギーは、２−１０ＫｅＶである。また他の例において、第１注入エネルギーは、２ＫｅＶ−６ＫｅＶである。第１イオン注入は、第１注入角度５１８を有する。第１注入角度５１８は、インプラントシャドウを避けるために、本質的に垂直（例えば０−１０°）である。ある例において、第１注入角度５１８は、０−５°である。他の例において、第１注入角度５１８は、０−３°である。また他の例において、第１注入角度５１８は、０−１°である。
【００３７】
典型的な工程４００のブロック４１０および図５Ｅに示されるように、第２イオン注入が行われる。同じドーパント型（すなわち、ｐ型またはｎ型）のドーパントイオンは、第１イオン注入と同じ１以上の領域（すなわち、ソース／ドレイン領域、ソース／ドレイン拡張領域またはチャネル領域）に注入される。第２イオン注入は、第２注入エネルギーで行われる。第２注入エネルギーは、ドーパントイオンがフィン５０４の異なる深さに注入される第１注入エネルギーと異なる。例えば、図５Ｅに示されるように、第２注入エネルギーは、第２イオン注入が第１イオン注入より低い深さにドーパントイオンを注入する第１注入エネルギーより低い。第２イオン注入からのドーパントイオンは、フィン５０４の第２イオン注入からのドーパントイオンと部分的に重なる。ある例において、第２注入エネルギーは、０．５ＫｅＶ−１０ＫｅＶである。ある例において、第２注入エネルギーは、０．５ＫｅＶ−６ＫｅＶである。また他の例において、第２注入エネルギーは、０．５ＫｅＶ−２ＫｅＶである。第２イオン注入は、第２注入角度５２２を有する。第２注入角度５２２は、第１注入角度５１８におよそ等しい。また、第２注入角度５２２は、第１注入角度２１８と異なる。第２注入角度５２２は、インプラントシャドウを避けるために十分に垂直（例えば、０−１０°）である。ある例において、第２注入角度５２２は、１−８°である。他の例において、第２注入角度５２２は、３−５°である。
【００３８】
追加のイオン注入がフィン５０４の追加のドーパントイオンを注入することにより行われてもよいと理解されるべきである。例えば、第３イオン注入（図示しない）が行われる。追加のイオン注入は、注入エネルギーおよび注入角度を有する。追加のイオン注入について、同じドーパントイオン型（すなわち、ｐ型またはｎ型）は、第１，第２イオン注入と同じ１以上の領域（すなわち、ソース／ドレイン領域、ソース／ドレイン拡張領域およびチャネル領域）に注入される。ある例において、イオン注入の総数（第１，第２イオン注入を含む）は２−２０である。他の例において、イオン注入の総数は、２−６である。それぞれのイオン注入は、異なる注入エネルギーである。イオン注入は、注入の間、ドーパントの位置（「打ち込み」）を防ぐために、注入エネルギーを減少する配列において行われる。例えば、それぞれのイオン注入は、フィン５０４内に、前のイオン注入より上または前のイオン注入における深さにドーパントイオンを注入する。
【００３９】
イオン注入の注入角度は、注入エネルギーに反比例する。例えば、最も高い注入エネルギーを有するイオン注入は、最も小さい注入角度を有する一方、最も低い注入エネルギーを有するイオン注入は、最も大きい注入角度を有する。表１は、注入角度が注入エネルギーに反比例する典型的な工程を示す。典型的な工程は、ＰＭＯＳのＦｉｎＦＥＴ装置のソース／ドレイン拡張領域にホウ素イオンを注入する。典型的な工程は、注入角度が後のイオン注入のために増加する一方で、注入エネルギーが減少する一連の６イオン注入を含む。
【００４０】
【表１】
2014042030.tif 000003
【００４１】
それぞれのイオン注入の注入エネルギーおよび注入角度は、フィン５０４のドーパントの全体の水平配列を最小化するように定められる。例えば、それぞれのイオン注入の注入エネルギーおよび注入角度は、フィン５０４の注入された領域の高さにおいて、３％以下のドーパント濃度の均一性を達成するよう定められる。ＰＴＳ５１４が形成される典型的な工程において、それぞれのイオン注入の注入エネルギーおよび注入角度は、ＰＴＳ層５１４が形成される深さ５１６において、３％以下のドーパント濃度の均一性を達成するよう定められる。
【００４２】
全体の配列を減少するために、１以上のイオン注入は、他のイオン注入と異なる分子量を有するドーパントイオン種を注入する。例えば、高いエネルギーを有する１以上のイオン注入は、他のイオン注入より高い分子量を有するドーパントイオン種を注入する。
【００４３】
典型的な工程４００のブロック４１２および図５Ｆに示されるように、フィン５０４は、アニールされる。アニーリングは、矢印５２４によって示される。アニーリングの間、フィン５０４に注入されたドーパントは、活発化される。さらに、フィン５０４への注入ダメージ（例えば、アモルファスおよび損傷した結晶）は、結晶再成長によって修復される。アニーリングの間、ドーパント拡散は、フィン５０において良好なドーパント均一性を維持するために好適に最小化される。フィン５０４は、ドーパント拡散を最小化するアニールプロセスによってアニールされる。例えば、フィン５０４は、レーザーアニーリングプロセスまたはパルスレーザーアニーリングプロセスによってアニールされる。他の例において、フィン５０４は、ドーパント拡散が５ｎｍを超えないようにアニールされる。
【００４４】
典型的な工程４００のブロック４１２〜４１２は、任意の順番で行われると理解されるべきである。例えば、第１注入イオンを与えるブロック４０８は、第２注入イオンを与えるブロック４１０の前または後に行われてもよい。さらに、典型的な工程４００に示されていない追加の半導体プロセスがＦｉｎＦＥＴ装置５００の製造時に行われてもよいことは理解されるべきである。例えば、共形のゲート誘電体層は、ＦｉｎＦＥＴ装置５００のチャネル領域上に形成され、ゲート電極は、共形のゲート誘電体層上に形成され、１組の側壁スペーサーは、ゲート電極のそれぞれの側に形成される。完全なＦｉｎＦＥＴ装置５００は、デュアルゲートＦｉｎＦＥＴ、トリゲートＦｉｎＦＥＴ、ゲートオールアラウンドＦｉｎＦＥＴであってもよい。
【００４５】
さらに、上述のように、典型的な工程４００は、限定するものではないが、マルチゲートドランジスタ装置、非平面ゲートオールアラウンドトランジスタ装置および非平面ナノワイヤートランジスタ装置のような他の非平面半導体装置であってもよいと理解されるべきである。例えば、フィン５０４は、ナノワイヤーまたは垂直配列ナノワイヤーのような他の非平面半導体本体（典型的な工程４００によってドープされる）に代用されてもよい。
【００４６】
図６Ａ−６Ｃについて、典型的な工程によって形成される典型的なＦｉｎＦＥＴ６００が示されている。図６Ａは、典型的なＦｉｎＦＥＴ装置６００の３次元的な断面図を示す。図６Ｂは、フィン６０４に沿って、典型的なＦｉｎＦＥＴ装置６００の２次元的な断面図を示す。図６Ｃは、ゲート電極６１８の長さに沿った典型的なＦｉｎＦＥＴ装置６００の２次元的な断面図を示す。本実施形態において、ＦｉｎＦＥＴ装置６００は、基板６０２に設けられたフィン６０４を含む。フィン６０４は、ソース領域６１２、ドレイン領域６０８、ソース拡張領域６１０、ドレイン拡張領域６１２およびチャネル領域６１４を含む。ＰＴＳ層６１６は、フィン６０４内において、限界寸法６１４より大きく、高さ６２４より小さい深さ６２２に設けられる。ＰＴＳ層６１６の深さ６２６は、フィン６０４の長さにおいて、５％以下の均一性を有する。図６Ｂに示されるように、ソース／ドレイン領域６０６，６０８、ソース／ドレイン拡張領域６１０，６１２およびチャネル領域６１４は、ＰＴＳ層６１６上に設けられる。任意の領域がＰＴＳ層６１６と部分的に重なる。それぞれの領域は、深さ６２２において、３％以下の濃度均一性でドープされる。任意の領域においてドーパント濃度は、ＰＴＳ層６１６とソース／ドレイン領域６０６，６０８、ソース／ドレイン拡張領域６１０，６１２およびチャネル領域６１４との間における境界面６２６において消滅する。ある例において、任意の領域におけるシート抵抗（Ｒｓ）は、境界面６２６における３ｎｍの厚み以上の３桁、増加する。ゲート誘電体層６２０は、フィン６０４のチャネル領域６１４上に設けられる。ゲート誘電体層６２０は、限定するものではないが、酸化ケイ素、高ｋ誘電体、酸化ハフニウムおよび酸化チタンのような任意の好適な電気絶縁材料を含む。ゲート電極６１８は、ゲート誘電体層６２０上に設けられる。ゲート電極６１８は、限定するものではないが、ドープポリシリコン、金属、金属窒化物、金属シリサイド、チタン、タンタルおよびタングステンのような任意の好適な材料である。
【００４７】
ここに記載の非平面半導体装置のドーピングの方法は、米国のフレモントのＡｄｖａｎｃｅｄ  Ｉｏｎ  Ｂｅａｍ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃから利用可能な「ｉＰｕｌｓａｒ」（登録商標）および「ｉＰｕｌｓａｒ  Ｐｌｕｓ」（登録商標）（Ａｄｖａｎｃｅｄ  ＵＳＪ  Ｅｎａｂｌｅｒ  ｓｙｓｔｅｍ）のような好適に採用されるイオン注入システムを使用して行われる。他の製造メーカから利用可能なものを含む他の好適に採用されるイオン注入システムが本発明を実用するために使用されることが考えられる。
【００４８】
図７は、ＦｉｎＦＥＴのような非平面半導体装置をドープするための好適な典型的なイオン注入システムの概略的な断面図を示す。典型的なイオン注入システム７００は、イオン源７０２、質量分析ユニット７０４、加速ステージ７０８、減速電極アセンブリ７０９、保持装置７１０および制御部７１４を含む。処理の間、保持装置７１０は、注入される非平面半導体装置を有する基板７１２を支持する。保持装置７１０は、基板７１２にドーパントイオンが等しく分布されるように基板７１２を回転し、注入角度を与えるための角度に基板７１２を傾ける。イオンビーム７０６は、イオン源７０２から抽出される。加速ステージ７０８は、抽出電圧を適用することによって初期エネルギーレベルまでイオンビーム７０６を加速する。質量分析ユニット７０４は、イオンビーム７０６を分析し、好ましい電荷質量比を有するイオンのみを通過させる。アセンブリ７０９は、減速電圧を適用することによって初期エネルギーレベルからイオンビーム７０６のエネルギーレベルを修正する。イオンビーム７０６は、基板７１２に当たり、好ましい注入エネルギーおよび注入角度で、非平面半導体装置にドーパントを注入する。
【００４９】
制御部７１４は、イオン注入システムの様々な構成要素と接続され、ここに記載の方法および典型的なプロセスを実行するようイオン注入システム７００を制御する。例えば、制御部７１４は、加速ステージ７０８によって適用される抽出電圧および減速電極アセンブリ７０９によって適用される減速電圧を制御し、基板７１２における非平面半導体装置に注入するイオンビームの注入エネルギーを定める。制御部７１４は、保持装置７１０を制御し、基板７１２を傾ける。これにより、イオンビーム７０６が基板７１３における非平面半導体装置に注入する注入角度を制御する。制御部７１４は、様々なアルゴリズムを実行し、非平面半導体装置において要求されるドーパント分布を満たすために、注入エネルギーおよび注入角度を同調させるようにしてもよい。
【００５０】
制御部７１４は、イオン注入システム７００の様々な構成要素を制御するために使用される任意の形式の汎用データ処理システムであってもよい。一般的に、制御部７１４は、バス７２４を介してメインメモリ７１８、記録媒体７２０、支持装置７２２と通信する処理装置７１６を含む。処理装置７１６は、マイクロプロセッサー、中央演算装置（ＣＰＵ）などのような１以上の汎用処理装置であってもよい。メインメモリ７１８は、ランダムアクセスメモリ（ＲＡＭ）または情報の記憶および指示が処理装置７１６によって実行される他の動的記憶装置である。記録媒体７２０は、限定するものではないが、ハードディスク、フロッピーディスク（登録商標）、磁気テープ、光ディスク、リードオンリーメモリ（ＲＯＭ）または他の取り外し可能な媒体または固定媒体のような、コンピュータソフトウエア、指示、またはデータを記録することができるコンピュータ読取可能な任意の非一時的な記録媒体を含む。支持装置７２２は、ＵＳＢポート、ネットワークインターフェース、イーサネット（登録商標）、ＰＣＭＣＩＡスロットなどのような入出力インターフェースまたは通信インターフェースを含む。支持装置７２２は、制御部７１４にコンピュータプログラム、ソフトウエア、データまたは他の指示がロードされるよう促し、実行のために処理装置７１６に与えられる。
【００５１】
メインメモリ７１８、記録媒体７２０または制御部７１４に対して内部または外部の他の適切な媒体非一時的なコンピュータ読取可能な記録媒体は、実行のために一連の１以上の指示が制御部７１４に与えられる。「コンピュータプログラムコード」（コンピュータプログラムまたは他の分類の形式でまとめられる）と一般的に呼ばれるそのような指示は、処理装置７１６によって実行されるとき、制御部７１４がイオン注入システム７００に１以上のここに記載の非平面半導体装置をドープするための処理の特徴または機能を行うことを可能にする。
【００５２】
記載のように、イオンビーム７０６の注入エネルギーは、抽出電圧および／または減速電圧の調整によって制御される。しかしながら、ここに記載の典型的な工程のような、マルチエネルギー注入プロセスについて注入エネルギーを制御するために抽出電圧を調整することは、製造性の解決にならない。抽出電圧の調整は、注入に必要となる安定したイオンビームを満たすために長期安定期間を必要とする。長期安定期間は、不良な生産性と処理量を生じる。また、注入エネルギーは、減速電圧を調整することによって制御される。抽出電圧は、マルチエネルギー注入システムにおける所定のイオン注入について注入エネルギー（例えば、第１イオン注入のための第１注入エネルギー）として必要とされる最大値を有するイオンビームを発生させる値に固定される。減速電圧は、マルチエネルギー注入プロセスにおける所定のイオン注入について異なる注入エネルギーまで注入エネルギーを低くするよう調整される（例えば、第２イオン注入のための第２注入エネルギー）。安定期間は、減速電圧の調整後に必要がないため、イオンビーム７０６の注入エネルギーは、ここに記載の典型的な工程のような、マルチエネルギー注入プロセスを行うときに、減速電圧で有効に制御される。
【００５３】
実施形態は、添付の図面について完全に記載されているが、当業者であれば様々な変更および修正が可能であることは明白である。そのような変更および修正は、クレームによって定義されるものと、様々な実施形態の範囲内に含まれるものとが同じであると理解されるべきである。
【図面の簡単な説明】
【００５４】
【図１】ＦｉｎＦＥＴ装置をドープするための典型的な工程を示す。
【図２Ａ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図２Ｂ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図２Ｃ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図３Ａ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図３Ｂ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図４】ＦｉｎＦＥＴ装置をドープするための他の典型的な工程を示す。
【図５Ａ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｂ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｃ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｄ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｅ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｆ】ＦｉｎＦＥＴ装置をドープするための典型的な工程の様々な段階において、典型的なＦｉｎＦＥＴの断面図を示す。
【図６Ａ】ＦｉｎＦＥＴ装置をドープするための典型的な工程によって形成される典型的なＦｉｎＦＥＴ装置の断面図を示す。
【図６Ｂ】ＦｉｎＦＥＴ装置をドープするための典型的な工程によって形成される典型的なＦｉｎＦＥＴ装置の断面図を示す。
【図６Ｃ】ＦｉｎＦＥＴ装置をドープするための典型的な工程によって形成される典型的なＦｉｎＦＥＴ装置の断面図を示す。
【図７】ＦｉｎＦＥＴ装置をドープするために使用される典型的なイオンビーム注入システムの概略のブロック図を示す。
【図１】
2014042030.tif 000004
【図２Ａ】
2014042030.tif 000005
【図２Ｂ】
2014042030.tif 000006
【図２Ｃ】
2014042030.tif 000007
【図３Ａ】
2014042030.tif 000008
【図３Ｂ】
2014042030.tif 000009
【図４】
2014042030.tif 000010
【図５Ａ】
2014042030.tif 000011
【図５Ｂ】
2014042030.tif 000012
【図５Ｃ】
2014042030.tif 000013
【図５Ｄ】
2014042030.tif 000014
【図５Ｅ】
2014042030.tif 000015
【図５Ｆ】
2014042030.tif 000016
【図６Ａ】
2014042030.tif 000017
【図６Ｂ】
2014042030.tif 000018
【図６Ｃ】
2014042030.tif 000019
【図７】
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