(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、ゲート長方向に沿って間隔を空けて配置された制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢと、制御ゲート電極ＣＧＡ上に形成されたキャップ絶縁膜ＣＰ２Ａと、制御ゲート電極ＣＧＢ上に形成されたキャップ絶縁膜ＣＰ２Ｂとを有する。また、半導体装置は、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側と反対側に配置されたメモリゲート電極ＭＧＡと、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側と反対側に配置されたメモリゲート電極ＭＧＢとを有する。キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１主面内において、第１方向に沿って間隔を空けて配置された第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜と、
前記第１ゲート電極上に形成された第１キャップ絶縁膜と、
前記第２ゲート電極上に形成された第２キャップ絶縁膜と、
前記第１ゲート電極を挟んで前記第２ゲート電極と反対側に配置され、前記第１ゲート電極と隣り合う第３ゲート電極と、
前記第２ゲート電極を挟んで前記第１ゲート電極と反対側に配置され、前記第２ゲート電極と隣り合う第４ゲート電極と、
前記第３ゲート電極と前記半導体基板との間、および、前記第１ゲート電極と前記第３ゲート電極との間に形成され、内部に第１電荷蓄積部を有する第３ゲート絶縁膜と、
前記第４ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第４ゲート電極との間に形成され、内部に第２電荷蓄積部を有する第４ゲート絶縁膜と、
を有し、
前記第１ゲート電極と前記第１ゲート絶縁膜と前記第１キャップ絶縁膜と前記第３ゲート電極と前記第３ゲート絶縁膜とにより、第１メモリセルが形成されており、
前記第２ゲート電極と前記第２ゲート絶縁膜と前記第２キャップ絶縁膜と前記第４ゲート電極と前記第４ゲート絶縁膜とにより、第２メモリセルが形成されており、
前記第１主面内において、前記第１キャップ絶縁膜の上面における前記第２ゲート電極側の端部が、前記第１ゲート電極の前記第２ゲート電極側の側面よりも前記第３ゲート電極側に位置する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１主面内において、前記第２キャップ絶縁膜の上面における前記第１ゲート電極側の端部が、前記第２ゲート電極の前記第１ゲート電極側の側面よりも前記第４ゲート電極側に位置する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１キャップ絶縁膜の前記第２ゲート電極側の側面は、前記第１ゲート電極の前記第２ゲート電極側の側面よりも後退しており、
前記第２キャップ絶縁膜の前記第１ゲート電極側の側面は、前記第２ゲート電極の前記第１ゲート電極側の側面よりも後退している、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１キャップ絶縁膜の前記第３ゲート電極側の側面は、前記第１ゲート電極の前記第３ゲート電極側の側面よりも後退しており、
前記第２キャップ絶縁膜の前記第４ゲート電極側の側面は、前記第２ゲート電極の前記第４ゲート電極側の側面よりも後退しており、
前記第３ゲート電極は、前記第１キャップ絶縁膜の前記第３ゲート電極側の側面、および、前記第１ゲート電極の前記第３ゲート電極側の側面に、前記第３ゲート絶縁膜を介して形成されており、
前記第４ゲート電極は、前記第２キャップ絶縁膜の前記第４ゲート電極側の側面、および、前記第２ゲート電極の前記第４ゲート電極側の側面に、前記第４ゲート絶縁膜を介して形成されている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第３ゲート電極は、第１シリコン膜からなり、
前記第４ゲート電極は、第２シリコン膜からなり、
前記第３ゲート電極の上面に第１金属シリサイド層が形成されており、
前記第４ゲート電極の上面に第２金属シリサイド層が形成されている、半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記第１ゲート電極の上面と、前記第１ゲート電極の前記第２ゲート電極側の側面との間の角部が、面取りされており、
前記第２ゲート電極の上面と、前記第２ゲート電極の前記第１ゲート電極側の側面との間の角部が、面取りされている、半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記第１キャップ絶縁膜の前記第３ゲート電極側の側面は、前記第１ゲート電極の前記第３ゲート電極側の側面よりも後退しておらず、
前記第２キャップ絶縁膜の前記第４ゲート電極側の側面は、前記第２ゲート電極の前記第４ゲート電極側の側面よりも後退していない、半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記第１キャップ絶縁膜の上面と、前記第１キャップ絶縁膜の前記第２ゲート電極側の側面との間の角部が除去されており、
前記第２キャップ絶縁膜の上面と、前記第２キャップ絶縁膜の前記第１ゲート電極側の側面との間の角部が除去されている、半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１キャップ絶縁膜の前記第２ゲート電極側の側面は、前記第１キャップ絶縁膜の上面における前記第２ゲート電極側の端部が前記第１キャップ絶縁膜の下面における前記第２ゲート電極側の端部よりも前記第３ゲート電極側に位置するように、傾斜しており、
前記第２キャップ絶縁膜の前記第１ゲート電極側の側面は、前記第２キャップ絶縁膜の上面における前記第１ゲート電極側の端部が前記第２キャップ絶縁膜の下面における前記第１ゲート電極側の端部よりも前記第４ゲート電極側に位置するように、傾斜している、半導体装置。
【請求項１０】
請求項３記載の半導体装置において、
前記第１ゲート電極上であって、かつ、前記第１キャップ絶縁膜の前記第２ゲート電極側の側面に形成された第１サイドウォールスペーサと、
前記第２ゲート電極上であって、かつ、前記第２キャップ絶縁膜の前記第１ゲート電極側の側面に形成された第２サイドウォールスペーサと、
前記第１ゲート電極の前記第２ゲート電極側の側面に形成された第３サイドウォールスペーサと、
前記第２ゲート電極の前記第１ゲート電極側の側面に形成された第４サイドウォールスペーサと、
を有し、
前記第３サイドウォールスペーサは、前記第１キャップ絶縁膜の前記第２ゲート電極側の側面に、前記第１サイドウォールスペーサを介して形成されており、
前記第４サイドウォールスペーサは、前記第２キャップ絶縁膜の前記第１ゲート電極側の側面に、前記第２サイドウォールスペーサを介して形成されている、半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記半導体基板の前記第１主面内において、前記第１方向と交差する第２方向に沿って間隔を空けて配置された第１活性領域および第２活性領域と、
前記半導体基板の前記第１主面内において、前記第１活性領域と前記第２活性領域との間に配置された第１素子分離領域と、
を有し、
前記第１ゲート電極、前記第２ゲート電極、前記第１キャップ絶縁膜、前記第２キャップ絶縁膜、前記第３ゲート電極、前記第４ゲート電極、前記第３ゲート絶縁膜および前記第４ゲート絶縁膜は、前記第１活性領域上、前記第１素子分離領域上および前記第２活性領域上を通って前記第２方向にそれぞれ延在し、
前記第１ゲート絶縁膜は、前記第１活性領域および前記第２活性領域で、前記第１ゲート電極と前記半導体基板との間に形成されており、
前記第２ゲート絶縁膜は、前記第１活性領域および前記第２活性領域で、前記第２ゲート電極と前記半導体基板との間に形成されており、
前記第１活性領域上で、前記第１ゲート電極と前記第１ゲート絶縁膜と前記第１キャップ絶縁膜と前記第３ゲート電極と前記第３ゲート絶縁膜とにより、前記第１メモリセルが形成されており、
前記第１活性領域上で、前記第２ゲート電極と前記第２ゲート絶縁膜と前記第２キャップ絶縁膜と前記第４ゲート電極と前記第４ゲート絶縁膜とにより、前記第２メモリセルが形成されており、
前記第２活性領域上で、前記第１ゲート電極と前記第１ゲート絶縁膜と前記第１キャップ絶縁膜と前記第３ゲート電極と前記第３ゲート絶縁膜とにより、第３メモリセルが形成されており、
前記第２活性領域上で、前記第２ゲート電極と前記第２ゲート絶縁膜と前記第２キャップ絶縁膜と前記第４ゲート電極と前記第４ゲート絶縁膜とにより、第４メモリセルが形成されており、
前記第１活性領域上、前記第１素子分離領域上および前記第２活性領域上で、前記第１ゲート電極、前記第２ゲート電極、前記第１キャップ絶縁膜、前記第２キャップ絶縁膜、前記第３ゲート電極および前記第４ゲート電極を覆うように形成された層間絶縁膜と、
前記第１ゲート電極と前記第２ゲート電極との間で、前記層間絶縁膜を貫通して前記第１活性領域に達する第１開口部と、
前記第１ゲート電極と前記第２ゲート電極との間で、前記層間絶縁膜を貫通して前記第２活性領域に達する第２開口部と、
前記第１開口部に埋め込まれた第１導電膜からなり、前記第１活性領域と電気的に接続された第１プラグと、
前記第２開口部に埋め込まれた第２導電膜からなり、前記第２活性領域と電気的に接続された第２プラグと、
を有する、半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記第１ゲート電極は、第３シリコン膜からなり、
前記第２ゲート電極は、第４シリコン膜からなり、
前記第１キャップ絶縁膜は、第１窒化シリコン膜からなり、
前記第２キャップ絶縁膜は、第２窒化シリコン膜からなり、
前記第１ゲート電極と前記第１キャップ絶縁膜との間に形成された第１酸化シリコン膜と、
前記第２ゲート電極と前記第２キャップ絶縁膜との間に形成された第２酸化シリコン膜と、
前記第１ゲート電極の側面に形成された第３酸化シリコン膜と、
前記第２ゲート電極の側面に形成された第４酸化シリコン膜と、
を有する、半導体装置。
【請求項１３】
請求項２記載の半導体装置において、
前記第１ゲート電極の前記第２ゲート電極側の側面に形成された第５サイドウォールスペーサと、
前記第２ゲート電極の前記第１ゲート電極側の側面に形成された第６サイドウォールスペーサと、
を有する、半導体装置。
【請求項１４】
請求項２記載の半導体装置において、
前記第３ゲート絶縁膜は、第５酸化シリコン膜と、前記第５酸化シリコン膜上の第３窒化シリコン膜と、前記第３窒化シリコン膜上の第６酸化シリコン膜とを含み、
前記第４ゲート絶縁膜は、第７酸化シリコン膜と、前記第７酸化シリコン膜上の第４窒化シリコン膜と、前記第４窒化シリコン膜上の第８酸化シリコン膜とを含む、半導体装置。
【請求項１５】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の第１主面に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第１導電膜を形成する工程、
（ｄ）前記第１導電膜上に第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜および前記第１導電膜をパターニングし、前記半導体基板の前記第１主面内において、第１方向に沿って間隔を空けて配置された第１ゲート電極および第２ゲート電極を、前記第１導電膜により形成し、前記第１ゲート電極と前記半導体基板との間の前記第１絶縁膜からなる第１ゲート絶縁膜を形成し、前記第２ゲート電極と前記半導体基板との間の前記第１絶縁膜からなる第２ゲート絶縁膜を形成し、前記第１ゲート電極上の前記第２絶縁膜からなる第１キャップ絶縁膜を形成し、前記第２ゲート電極上の前記第２絶縁膜からなる第２キャップ絶縁膜を形成する工程、
（ｆ）前記第１キャップ絶縁膜のうち前記第２ゲート電極側の側面に露出した部分を除去して、前記第１キャップ絶縁膜の前記第２ゲート電極側の側面を前記第１ゲート電極の前記第２ゲート電極側の側面よりも後退させる工程、
（ｇ）前記半導体基板の前記第１主面、前記第１ゲート電極の表面、前記第２ゲート電極の表面、前記第１キャップ絶縁膜の表面、および、前記第２キャップ絶縁膜の表面に、内部に第１電荷蓄積部を有する第３絶縁膜を形成する工程、
（ｈ）前記第３絶縁膜上に、第２導電膜を形成する工程、
（ｉ）前記第２導電膜をエッチバックすることで、前記第１ゲート電極の前記第２ゲート電極側と反対側の側面に前記第３絶縁膜を介して前記第２導電膜を残して第３ゲート電極を形成し、前記第２ゲート電極の前記第１ゲート電極側と反対側の側面に前記第３絶縁膜を介して前記第２導電膜を残して第４ゲート電極を形成する工程、
（ｊ）前記第３ゲート電極および前記第４ゲート電極のいずれにも覆われていない部分の前記第３絶縁膜を除去し、前記第３ゲート電極と前記半導体基板との間の前記第３絶縁膜、および、前記第１ゲート電極と前記第３ゲート電極との間の前記第３絶縁膜からなる第３ゲート絶縁膜を形成し、前記第４ゲート電極と前記半導体基板との間の前記第３絶縁膜、および、前記第２ゲート電極と前記第４ゲート電極との間の前記第３絶縁膜からなる第４ゲート絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第２キャップ絶縁膜のうち前記第１ゲート電極側の側面に露出した部分を除去して、前記第２キャップ絶縁膜の前記第１ゲート電極側の側面を前記第２ゲート電極の前記第１ゲート電極側の側面よりも後退させる、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ａ）工程では、前記半導体基板の前記第１主面内において、前記第１方向と交差する第２方向に沿って間隔を空けて配置された第１活性領域および第２活性領域と、前記半導体基板の前記第１主面内において、前記第１活性領域と前記第２活性領域との間に配置された第１素子分離領域と、を有する前記半導体基板を用意し、
前記（ｂ）工程では、前記第１活性領域上および前記第２活性領域上を含めて前記半導体基板の前記第１主面に前記第１絶縁膜を形成し、
前記（ｅ）工程では、前記第１活性領域上、前記第１素子分離領域上および前記第２活性領域上を通って前記第２方向にそれぞれ延在するように、前記第１ゲート電極、前記第２ゲート電極、前記第１キャップ絶縁膜および前記第２キャップ絶縁膜を形成し、
前記（ｊ）工程では、前記第１活性領域上で、前記第１ゲート電極と前記第１ゲート絶縁膜と前記第１キャップ絶縁膜と前記第３ゲート電極と前記第３ゲート絶縁膜とにより、第１メモリセルを形成し、前記第１活性領域上で、前記第２ゲート電極と前記第２ゲート絶縁膜と前記第２キャップ絶縁膜と前記第４ゲート電極と前記第４ゲート絶縁膜とにより、第２メモリセルを形成し、前記第２活性領域上で、前記第１ゲート電極と前記第１ゲート絶縁膜と前記第１キャップ絶縁膜と前記第３ゲート電極と前記第３ゲート絶縁膜とにより、第３メモリセルを形成し、前記第２活性領域上で、前記第２ゲート電極と前記第２ゲート絶縁膜と前記第２キャップ絶縁膜と前記第４ゲート電極と前記第４ゲート絶縁膜とにより、第４メモリセルを形成し、
（ｋ）前記（ｊ）工程の後、前記第１活性領域上、前記第１素子分離領域上および前記第２活性領域上で、前記第１ゲート電極、前記第２ゲート電極、前記第１キャップ絶縁膜、前記第２キャップ絶縁膜、前記第３ゲート電極および前記第４ゲート電極を覆うように、層間絶縁膜を形成する工程、
（ｌ）前記第１ゲート電極と前記第２ゲート電極との間で、前記層間絶縁膜を貫通して前記第１活性領域に達する第１開口部を形成し、前記第１ゲート電極と前記第２ゲート電極との間で、前記層間絶縁膜を貫通して前記第２活性領域に達する第２開口部を形成する工程、
（ｍ）前記第１開口部に埋め込まれた第３導電膜からなり、前記第１活性領域と電気的に接続された第１プラグを形成し、前記第２開口部に埋め込まれた前記第３導電膜からなり、前記第２活性領域と電気的に接続された第２プラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
前記第１導電膜は、第１シリコン膜であり、
前記第２絶縁膜は、第１窒化シリコン膜であり、
（ｎ）前記（ｃ）工程の後、前記（ｄ）工程の前に、前記第１シリコン膜上に第１酸化シリコン膜を形成する工程、
（ｏ）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記第１ゲート電極の側面に第２酸化シリコン膜を形成し、前記第２ゲート電極の側面に第３酸化シリコン膜を形成する工程、
を有し、
前記（ｄ）工程では、前記第１酸化シリコン膜上に前記第１窒化シリコン膜を形成し、
前記（ｆ）工程では、前記第１キャップ絶縁膜のうち前記第２ゲート電極側の側面に露出した部分、および、前記第２キャップ絶縁膜のうち前記第１ゲート電極側の側面に露出した部分を、熱リン酸を用いてエッチングして除去する、半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ１）前記第３ゲート電極および前記第４ゲート電極のいずれにも覆われていない部分の前記第３絶縁膜を除去し、前記第３ゲート絶縁膜を形成し、前記第４ゲート絶縁膜を形成する工程、
（ｊ２）前記（ｊ１）工程の後、前記第１ゲート電極、前記第２ゲート電極、前記第１キャップ絶縁膜、前記第２キャップ絶縁膜、前記第３ゲート電極および前記第４ゲート電極を覆うように、第４絶縁膜を形成する工程、
（ｊ３）前記第４絶縁膜をエッチバックすることで、前記第１ゲート電極の前記第２ゲート電極側の側面に前記第４絶縁膜を残して第１サイドウォールスペーサを形成し、前記第２ゲート電極の前記第１ゲート電極側の側面に前記第４絶縁膜を残して第２サイドウォールスペーサを形成する工程、
を含む、半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、
前記第３絶縁膜は、第４酸化シリコン膜と、前記第４酸化シリコン膜上の第２窒化シリコン膜と、前記第２窒化シリコン膜上の第５酸化シリコン膜とを含み、
前記（ｇ）工程は、
（ｇ１）前記半導体基板の前記第１主面、前記第１ゲート電極の表面、前記第２ゲート電極の表面、前記第１キャップ絶縁膜の表面、および、前記第２キャップ絶縁膜の表面に、前記第４酸化シリコン膜を形成する工程、
（ｇ２）前記第４酸化シリコン膜上に、前記第２窒化シリコン膜を形成する工程、
（ｇ３）前記第２窒化シリコン膜上に、前記第５酸化シリコン膜を形成する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性メモリ、すなわち不揮発性半導体記憶装置であるＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の一種として、フラッシュメモリが広く使用されている。このフラッシュメモリは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有する。また、このフラッシュメモリは、この浮遊ゲート電極やトラップ性絶縁膜中の電荷、すなわち電子またはホールの有無によるＭＩＳＦＥＴの閾値電圧の違いを利用して情報を記憶するものである。このような不揮発性メモリとしての半導体装置では、半導体基板上のメモリセル領域に、不揮発性メモリを構成するメモリセルが形成されている。
【０００３】
国際公開第２０１０／８２３８９号公報（特許文献１）には、メモリセルが、第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された選択ゲート電極と、選択ゲート電極の片側面に形成されたメモリゲート電極とを有することが開示されている。また、特許文献１には、選択ゲート電極とメモリゲート電極との間、および、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜を有することが開示されている。
【０００４】
特開２００３−２４９５７９号公報（特許文献２）には、メモリセルが、ゲート絶縁膜と、浮遊ゲート層と、制御ゲート層と、浮遊ゲート層および制御ゲート層を互いに電気的に絶縁する絶縁膜と、からなる二層ゲート構造を有することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１０／８２３８９号公報
【特許文献２】特開２００３−２４９５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば不揮発性メモリの大容量化に伴って、メモリセルの微細化が進められており、メモリセルに含まれるゲート電極のゲート長が小さくなり、ゲート長方向に沿って互いに隣り合う２つのメモリセルに含まれるゲート電極同士のゲート長方向の間隔が小さくなってきている。一方、ゲート電極の厚さを小さくすると、ゲート電極をマスクとして用いてイオン注入する際にイオンがゲート電極を突き抜けやすくなるため、ゲート電極の厚さを容易に小さくすることはできない。そのため、ゲート電極のゲート長に対する厚さの比すなわちアスペクト比が大きくなるが、ゲート長方向に沿って互いに隣り合う２つのメモリセルに含まれるゲート電極同士の間にできる溝部についても、溝部のゲート長方向の幅に対する溝部の深さの比すなわちアスペクト比が大きくなる。
【０００７】
このようなアスペクト比が高い溝部が形成された状態で半導体基板上に層間絶縁膜を形成する際に、溝部を埋め込むことが困難になる。その結果、層間絶縁膜のうち、溝部の内部、すなわち、ゲート長方向に沿って互いに隣り合う２つのメモリセルに含まれるゲート電極同士の間の部分に、空洞が発生することがある。その結果、後の工程において空洞の内部に導電膜などが形成されることでメモリセルが他の部分と電気的に短絡され、半導体装置の性能を低下させる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、ゲート長方向に沿って間隔を空けて配置された第１ゲート電極および第２ゲート電極と、第１ゲート電極上に形成された第１キャップ絶縁膜と、第２ゲート電極上に形成された第２キャップ絶縁膜とを有する。また、この半導体装置は、第１ゲート電極を挟んで第２ゲート電極と反対側に配置され、第１ゲート電極と隣り合う第３ゲート電極と、第２ゲート電極を挟んで第１ゲート電極と反対側に配置され、第２ゲート電極と隣り合う第４ゲート電極とを有する。そして、第１キャップ絶縁膜の上面における第２ゲート電極側の端部が、第１ゲート電極の前記第２ゲート電極側の側面よりも前記第３ゲート電極側に位置する。
【００１０】
また、他の実施の形態によれば、半導体装置の製造方法において、半導体基板の主面に、第１絶縁膜、第１導電膜および第２絶縁膜を、下から順に形成する。次に、第２絶縁膜および第１導電膜をパターニングし、ゲート長方向に沿って間隔を空けて配置された第１ゲート電極および第２ゲート電極を、第１導電膜により形成し、第１ゲート電極上の第２絶縁膜からなる第１キャップ絶縁膜を形成し、第２ゲート電極上の第２絶縁膜からなる第２キャップ絶縁膜を形成する。その後、第１キャップ絶縁膜のうち第２ゲート電極側の側面に露出した部分を除去して、第１キャップ絶縁膜の第２ゲート電極側の側面を第１ゲート電極の第２ゲート電極側の側面よりも後退させる。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の要部平面図である。
【図３】実施の形態１の半導体装置の要部断面図である。
【図４】実施の形態１の半導体装置の要部断面図である。
【図５】実施の形態１の半導体装置におけるメモリセルの等価回路図である。
【図６】「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２５】比較例１の半導体装置の製造工程中の要部断面図である。
【図２６】比較例１の半導体装置の要部平面図である。
【図２７】比較例１の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態２の半導体装置の要部断面図である。
【図２９】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態３の半導体装置の要部断面図である。
【図３７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３９】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４０】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４２】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４３】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４４】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４５】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４６】実施の形態４の半導体装置の要部断面図である。
【図４７】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図４８】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図４９】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５０】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５１】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５２】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５３】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５４】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５５】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５６】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５７】実施の形態５の半導体装置の要部断面図である。
【図５８】実施の形態５の半導体装置の製造工程中の要部断面図である。
【図５９】実施の形態５の半導体装置の製造工程中の要部断面図である。
【図６０】実施の形態６の半導体装置の要部断面図である。
【図６１】実施の形態６の半導体装置の製造工程中の要部断面図である。
【図６２】実施の形態６の半導体装置の製造工程中の要部断面図である。
【図６３】実施の形態６の半導体装置の製造工程中の要部断面図である。
【図６４】実施の形態６の半導体装置の製造工程中の要部断面図である。
【図６５】実施の形態６の半導体装置の製造工程中の要部断面図である。
【図６６】実施の形態７の半導体装置の要部断面図である。
【図６７】実施の形態７の半導体装置におけるＮＡＮＤ型のフラッシュメモリの等価回路図である。
【図６８】実施の形態７の半導体装置の製造工程中の要部断面図である。
【図６９】実施の形態７の半導体装置の製造工程中の要部断面図である。
【図７０】実施の形態７の半導体装置の製造工程中の要部断面図である。
【図７１】実施の形態７の半導体装置の製造工程中の要部断面図である。
【図７２】実施の形態７の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００１９】
なお、以下の実施の形態においてＡ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
【００２０】
（実施の形態１）
本実施の形態１では、不揮発性メモリの一例として、トラップ性絶縁膜すなわち電荷を蓄積可能な絶縁膜を用いた電荷蓄積部を有するものについて説明する。すなわち、本実施の形態１では、不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを有する半導体装置およびその製造方法について説明する。具体的には、不揮発性メモリとして、ｎチャネル型ＭＩＳＦＥＴおよびトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。
【００２１】
なお、本実施の形態１では、書込動作時、消去動作時および読出動作時の印加電圧の極性、ならびに、キャリアの導電型の極性として、ｎチャネル型ＭＩＳＦＥＴを用いた場合における極性について、説明する。しかし、ｐチャネル型ＭＩＳＦＥＴを用いる場合には、上記印加電圧の極性、および、キャリアの導電型の極性等の全ての極性を反転させることで、不揮発性メモリに同様の動作をさせることができる。
【００２２】
＜半導体装置の構造＞
次に、本実施の形態１の半導体装置の構造を、図面を参照して説明する。
【００２３】
図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の半導体装置の要部平面図である。図３および図４は、実施の形態１の半導体装置の要部断面図である。なお、図１は、図２のＡ−Ａ線に沿った断面図である。また、図２は、後述する絶縁膜１４および層間絶縁膜１５を除去または透視した状態を示している。さらに、図３は、理解を簡単にするために、図１に示す半導体装置のうち、半導体基板１、ｐ型ウェルＰＷ１、ゲート絶縁膜ＧＩ１Ａ、ＧＩ１Ｂ、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂ、ＣＰ２Ａ、ＣＰ２Ｂのみを示している。また、図４は、図１に示す半導体装置のメモリセルＭＣＡのうち、ｐ型ウェルＰＷ１、ゲート絶縁膜ＧＩ１Ａ、制御ゲート電極ＣＧＡ、キャップ絶縁膜ＣＰ１Ａ、ＣＰ２Ａ、メモリゲート電極ＭＧＡおよび金属シリサイド層１３のみを示している。
【００２４】
図１および図２に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
【００２５】
なお、図１および図２に示すように、半導体基板１の主面１ａに平行で、かつ、互いに交差する２つの方向を、Ｘ軸方向、Ｙ軸方向と称する。すなわち、互いに交差する２つの方向を、Ｘ軸方向、Ｙ軸方向と称する（以下の実施の形態においても同様）。また、半導体基板１の主面１ａ内で、Ｘ軸方向とＹ軸方向とは、好適には互いに直交するものの、互いに交差すればよく、互いに直交する場合に限定されない（以下の実施の形態においても同様）。
【００２６】
図１および図２に示すように、半導体装置は、半導体基板１の主面１ａ側に、メモリセル領域１Ａを有している。また、図２に示すように、メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１と活性領域ＡＲ２と素子分離領域ＩＲ１とを有している。
【００２７】
なお、図示は省略するが、半導体装置は、メモリセル領域１Ａに加え、周辺回路領域を有していてもよい。周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００２８】
活性領域ＡＲ１および活性領域ＡＲ２は、半導体基板１の主面１ａ側にそれぞれ形成されており、半導体基板１の主面１ａ内において、Ｘ軸方向にそれぞれ延在している。活性領域ＡＲ１および活性領域ＡＲ２は、半導体基板１の主面１ａ内において、Ｙ軸方向に沿って間隔を空けて配置されている。
【００２９】
半導体基板１の主面１ａ側であって、活性領域ＡＲ１と活性領域ＡＲ２との間には、素子分離領域ＩＲ１が形成されている。素子分離領域ＩＲ１は、半導体基板１の主面１ａ内において、Ｘ軸方向に延在しており、活性領域ＡＲ１と活性領域ＡＲ２との間に形成されている。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜２が形成されている。
【００３０】
なお、図２に示すように、Ｙ軸方向に沿っては、活性領域ＡＲ１と活性領域ＡＲ２とが間隔を空けて配置されているが、活性領域ＡＲ１と活性領域ＡＲ２とが全体として繋がって一つの活性領域となっていてもよい。つまり、半導体基板１の主面１ａ内において、一つの活性領域の一部の領域に、Ｘ軸方向に延在する素子分離領域ＩＲ１が形成されることで、活性領域ＡＲ１と活性領域ＡＲ２とが、Ｙ軸方向に沿って間隔を空けて配置されるようになっていてもよい。
【００３１】
活性領域ＡＲ１および活性領域ＡＲ２は、素子分離領域ＩＲ１により規定すなわち区画され、素子分離領域ＩＲ１により互いに電気的に分離されている。また、図１に示すように、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されており、図示は省略するが、活性領域ＡＲ２にも、活性領域ＡＲ１と同様に、ｐ型ウェルＰＷ１が形成されている。すなわち、活性領域ＡＲ１および活性領域ＡＲ２は、ｐ型ウェルＰＷ１が形成された領域である。このようにして、図２のＹ軸方向には、複数の活性領域と複数の素子分離領域とが、交互に配置されて活性領域の列を形成しており、また、この活性領域の列が図２のＸ軸方向に複数配置されている。
【００３２】
活性領域ＡＲ１では、ｐ型ウェルＰＷ１に、不揮発性メモリとしての２つのメモリセルＭＣＡ、ＭＣＢが形成されている。メモリセルＭＣＡ、ＭＣＢは、スプリットゲート型のメモリセルである。
【００３３】
図１および図２に示すように、メモリセルＭＣＡは、制御ゲート電極ＣＧＡを有する制御トランジスタと、制御トランジスタに接続され、メモリゲート電極ＭＧＡを有するメモリトランジスタとを有している。また、メモリセルＭＣＢは、制御ゲート電極ＣＧＢを有する制御トランジスタと、制御トランジスタに接続され、メモリゲート電極ＭＧＢを有するメモリトランジスタとを有している。２つのメモリセルＭＣＡ、ＭＣＢは、ドレイン領域として機能する半導体領域ＭＤを共有している。
【００３４】
図２に示すように、活性領域ＡＲ２上にも、活性領域ＡＲ１上と同様に、２つのメモリセルＭＣＡ、ＭＣＢが形成されている。図示は省略するが、活性領域ＡＲ２でも、活性領域ＡＲ１と同様に、２つのメモリセルＭＣＡ、ＭＣＢは、ドレイン領域として機能する半導体領域ＭＤを共有している。このようにして、メモリセルＭＣＡ、ＭＣＢはＹ軸方向に複数配置され、メモリセル列を形成している。また、Ｙ軸方向に配列した複数のメモリセルＭＣＡおよび複数のメモリセルＭＣＢからなるメモリセル列は、図２のＸ軸方向に複数配置されている。このようにして、複数のメモリセルが、平面視において、Ｘ軸方向およびＹ軸方向に配列したアレイ状に形成されている。
【００３５】
なお、本願明細書において、平面視において、とは、半導体基板１の主面１ａに垂直な方向から視た場合を意味する。なお、前述した、半導体基板１の主面１ａ内において、という場合にも、半導体基板１の主面１ａに垂直な方向から視た場合を意味する。
【００３６】
図１に示すように、メモリセルＭＣＡとメモリセルＭＣＢとは、ドレイン領域として機能する半導体領域ＭＤを挟んでほぼ対象に配置される。メモリセルＭＣＡとメモリセルＭＣＢとは、図１のＸ軸方向に沿って並んで配置されている。
【００３７】
メモリセルＭＣＡは、ｎ型の半導体領域ＭＳ、ＭＤと、制御ゲート電極ＣＧＡと、メモリゲート電極ＭＧＡとを有している。また、メモリセルＭＣＡは、制御ゲート電極ＣＧＡ上に形成されたキャップ絶縁膜ＣＰ１Ａ、および、キャップ絶縁膜ＣＰ１Ａ上に形成されたキャップ絶縁膜ＣＰ２Ａを有している。そして、メモリセルＭＣＡは、制御ゲート電極ＣＧＡと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１Ａと、メモリゲート電極ＭＧＡと半導体基板１との間、および、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間に形成されたゲート絶縁膜ＧＩ２Ａとを有している。すなわち、ゲート絶縁膜ＧＩ１Ａ、制御ゲート電極ＣＧＡ、キャップ絶縁膜ＣＰ１Ａ、キャップ絶縁膜ＣＰ２Ａ、メモリゲート電極ＭＧＡおよびゲート絶縁膜ＧＩ２Ａにより、メモリセルＭＣＡが形成されている。
【００３８】
メモリセルＭＣＢは、ｎ型の半導体領域ＭＳ、ＭＤと、制御ゲート電極ＣＧＢと、メモリゲート電極ＭＧＢとを有している。また、メモリセルＭＣＢは、制御ゲート電極ＣＧＢ上に形成されたキャップ絶縁膜ＣＰ１Ｂ、および、キャップ絶縁膜ＣＰ１Ｂ上に形成されたキャップ絶縁膜ＣＰ２Ｂを有している。そして、メモリセルＭＣＢは、制御ゲート電極ＣＧＢと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１Ｂと、メモリゲート電極ＭＧＢと半導体基板１との間、および、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間に形成されたゲート絶縁膜ＧＩ２Ｂとを有している。すなわち、ゲート絶縁膜ＧＩ１Ｂ、制御ゲート電極ＣＧＢ、キャップ絶縁膜ＣＰ１Ｂ、キャップ絶縁膜ＣＰ２Ｂ、メモリゲート電極ＭＧＢおよびゲート絶縁膜ＧＩ２Ｂにより、メモリセルＭＣＢが形成されている。
【００３９】
メモリセルＭＣＡでは、制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡは、それらの互いに対向する側面すなわち側壁の間にゲート絶縁膜ＧＩ２Ａを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡの延在方向は、図１の紙面に垂直な方向、すなわち図２のＹ軸方向である。
【００４０】
メモリセルＭＣＢでは、制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢは、それらの互いに対向する側面すなわち側壁の間にゲート絶縁膜ＧＩ２Ｂを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢの延在方向は、図１の紙面に垂直な方向、すなわち図２のＹ軸方向である。
【００４１】
このように、制御ゲート電極ＣＧＡ、キャップ絶縁膜ＣＰ２Ａ、メモリゲート電極ＭＧＡおよびゲート絶縁膜ＧＩ２Ａは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿ってそれぞれ延在するように、形成されている。また、制御ゲート電極ＣＧＢ、キャップ絶縁膜ＣＰ２Ｂ、メモリゲート電極ＭＧＢおよびゲート絶縁膜ＧＩ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿ってそれぞれ延在するように、形成されている。
【００４２】
なお、図１および図２のＸ軸方向は、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢのゲート長方向である。また、図２のＹ軸方向は、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢのゲート幅方向である。
【００４３】
制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢは、図１および図２のＸ軸方向に沿って間隔を空けて配置されている。
【００４４】
制御ゲート電極ＣＧＡは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ１Ａを介して形成されている。そして、メモリゲート電極ＭＧＡは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ２Ａを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧＡが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧＡが配置されている。制御ゲート電極ＣＧＡおよびメモリゲート電極ＭＧＡは、メモリセルＭＣＡすなわち不揮発性メモリを構成するゲート電極である。
【００４５】
制御ゲート電極ＣＧＢは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ１Ｂを介して形成されている。そして、メモリゲート電極ＭＧＢは、半導体領域ＭＤと半導体領域ＭＳとの間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ２Ｂを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧＢが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧＢが配置されている。制御ゲート電極ＣＧＢおよびメモリゲート電極ＭＧＢは、メモリセルＭＣＢすなわち不揮発性メモリを構成するゲート電極である。
【００４６】
制御ゲート電極ＣＧＡとメモリゲート電極ＭＧＡとは、間にゲート絶縁膜ＧＩ２Ａを介在させて互いに隣り合っており、メモリゲート電極ＭＧＡは、制御ゲート電極ＣＧＡの側面ＳＧ２Ａに、すなわち制御ゲート電極ＣＧＡの側壁上に、ゲート絶縁膜ＧＩ２Ａを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩ２Ａは、メモリゲート電極ＭＧＡと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間の領域の、両領域に亘って形成されている。
【００４７】
制御ゲート電極ＣＧＢとメモリゲート電極ＭＧＢとは、間にゲート絶縁膜ＧＩ２Ｂを介在させて互いに隣り合っており、メモリゲート電極ＭＧＢは、制御ゲート電極ＣＧＢの側面ＳＧ２Ｂに、すなわち制御ゲート電極ＣＧＢの側壁上に、ゲート絶縁膜ＧＩ２Ｂを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩ２Ｂは、メモリゲート電極ＭＧＢと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間の領域の、両領域に亘って形成されている。
【００４８】
なお、電極の側面に形成されているとは、その電極の側面よりも外側方に形成されていることを意味し、電極の側壁上に形成されているとは、その電極の側壁よりも外側方に形成されていることを意味する。
【００４９】
メモリゲート電極ＭＧＡは、半導体基板１の主面１ａ上であって、制御ゲート電極ＣＧＡを挟んで制御ゲート電極ＣＧＢと反対側に配置されている。また、メモリゲート電極ＭＧＢは、半導体基板１の主面１ａ上であって、制御ゲート電極ＣＧＢを挟んで制御ゲート電極ＣＧＡと反対側に配置されている。
【００５０】
制御ゲート電極ＣＧＡとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩ１Ａが、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧＡとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ａが、メモリトランジスタのゲート絶縁膜として機能する。
【００５１】
制御ゲート電極ＣＧＢとｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩ１Ｂが、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧＢとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ｂが、メモリトランジスタのゲート絶縁膜として機能する。
【００５２】
ゲート絶縁膜ＧＩ１Ａおよびゲート絶縁膜ＧＩ１Ｂは、絶縁膜３からなる。絶縁膜３は、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜などの絶縁膜からなり、好適には、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３が高誘電率膜であるときは、絶縁膜３として、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００５３】
メモリゲート電極ＭＧＡとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ａ、および、メモリゲート電極ＭＧＢとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩ２Ｂは、メモリトランジスタのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間のゲート絶縁膜ＧＩ２Ａは、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間を絶縁すなわち電気的に分離するための絶縁膜として機能する。また、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間のゲート絶縁膜ＧＩ２Ｂは、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間を絶縁すなわち電気的に分離するための絶縁膜として機能する。
【００５４】
ゲート絶縁膜ＧＩ２Ａおよびゲート絶縁膜ＧＩ２Ｂは、絶縁膜８からなる。絶縁膜８は、例えば、酸化シリコン膜８ａと、酸化シリコン膜８ａ上の電荷蓄積部としての窒化シリコン膜８ｂと、窒化シリコン膜８ｂ上の酸化シリコン膜８ｃとを含む積層膜である。
【００５５】
絶縁膜８のうち、窒化シリコン膜８ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜８ｂは、絶縁膜８中に形成されたトラップ性絶縁膜である。このため、絶縁膜８は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００５６】
窒化シリコン膜８ｂの上下に位置する酸化シリコン膜８ｃおよび酸化シリコン膜８ａは、電荷を閉じ込める電荷ブロック層として機能する。窒化シリコン膜８ｂを酸化シリコン膜８ｃおよび酸化シリコン膜８ａで挟んだ構造とすることで、窒化シリコン膜８ｂへの電荷の蓄積が可能となる。酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃは、ＭＯＮＯＳ膜の一部としてのＯＮＯ（Oxide-Nitride-Oxide）膜とみなすことができる。
【００５７】
制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢは、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などの導電膜４からなる。また、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢは、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などの導電膜９からなる。
【００５８】
メモリゲート電極ＭＧＡは、半導体基板１上に制御ゲート電極ＣＧＡを覆うように形成された、例えばシリコン膜からなる導電膜９を異方性エッチングすなわちエッチバックすることにより形成されている。そして、メモリゲート電極ＭＧＡは、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側と反対側の側面ＳＧ２Ａに、すなわち制御ゲート電極ＣＧＡの側壁上に、ゲート絶縁膜ＧＩ２Ａを介して導電膜９を残すことにより形成されている。このため、メモリゲート電極ＭＧＡは、制御ゲート電極ＣＧＡの側面ＳＧ２Ａに、すなわち制御ゲート電極ＣＧＡの側壁上に、ゲート絶縁膜ＧＩ２Ａを介してサイドウォールスペーサ状に形成されている。
【００５９】
メモリゲート電極ＭＧＢは、半導体基板１上に制御ゲート電極ＣＧＢを覆うように形成された、例えばシリコン膜からなる導電膜９を異方性エッチングすなわちエッチバックすることにより形成されている。そして、メモリゲート電極ＭＧＢは、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側と反対側の側面ＳＧ２Ｂに、すなわち制御ゲート電極ＣＧＢの側壁上に、ゲート絶縁膜ＧＩ２Ｂを介して導電膜９を残すことにより形成されている。このため、メモリゲート電極ＭＧＢは、制御ゲート電極ＣＧＢの側面ＳＧ２Ｂに、すなわち制御ゲート電極ＣＧＢの側壁上に、ゲート絶縁膜ＧＩ２Ｂを介してサイドウォールスペーサ状に形成されている。
【００６０】
キャップ絶縁膜ＣＰ１Ａおよびキャップ絶縁膜ＣＰ１Ｂは、例えば酸化シリコン膜などの絶縁膜５からなり、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、例えば窒化シリコン膜などの絶縁膜６からなる。
【００６１】
キャップ絶縁膜ＣＰ２Ａは、制御ゲート電極ＣＧＡを保護する保護膜であり、導電膜４をパターニングして制御ゲート電極ＣＧＡを形成する際のハードマスク膜であり、または、導電膜９をエッチバックしてメモリゲート電極ＭＧＡを形成する際にメモリゲート電極ＭＧＢの上面の高さを調整するためのスペーサ膜である。キャップ絶縁膜ＣＰ２Ｂは、制御ゲート電極ＣＧＢを保護する保護膜であり、また、導電膜４をパターニングして制御ゲート電極ＣＧＢを形成する際のハードマスク膜であり、または、導電膜９をエッチバックしてメモリゲート電極ＭＧＢを形成する際にメモリゲート電極ＭＧＢの上面の高さを調整するためのスペーサ膜である。
【００６２】
絶縁膜５は、好適には酸化シリコン膜であり、絶縁膜６は、好適には窒化シリコン膜である。このとき、図１１を用いて後述するように、好適には１４０〜１７０℃の温度を有するリン酸すなわち熱リン酸をエッチング液として用いたときに、絶縁膜５のエッチング速度に対する絶縁膜６のエッチング速度の比すなわち選択比を十分大きくすることができる。
【００６３】
これにより、キャップ絶縁膜ＣＰ２Ａを選択的にエッチングして除去することができ、キャップ絶縁膜ＣＰ２Ａと制御ゲート電極ＣＧＡとの間のキャップ絶縁膜ＣＰ１Ａがエッチングされないため、キャップ絶縁膜ＣＰ２Ａが制御ゲート電極ＣＧＡから剥離されるのを防止することができる。また、キャップ絶縁膜ＣＰ２Ｂを選択的にエッチングして除去することができ、キャップ絶縁膜ＣＰ２Ｂと制御ゲート電極ＣＧＢとの間のキャップ絶縁膜ＣＰ１Ｂがエッチングされないため、キャップ絶縁膜ＣＰ２Ｂが制御ゲート電極ＣＧＢから剥離されるのを防止することができる。
【００６４】
なお、絶縁膜６の材料については、窒化シリコン膜に代え、キャップ絶縁膜、ハードマスク膜またはスペーサ膜として機能する他の材料からなる絶縁膜を用いることができる。また、絶縁膜５の材料については、酸化シリコン膜に代え、他の材料からなる絶縁膜を用いることができる。
【００６５】
あるいは、キャップ絶縁膜ＣＰ１Ａを形成せず、制御ゲート電極ＣＧＡ上にキャップ絶縁膜ＣＰ２Ａを直接形成することもでき、キャップ絶縁膜ＣＰ１Ｂを形成せず、制御ゲート電極ＣＧＢ上にキャップ絶縁膜ＣＰ２Ｂを直接形成することもできる。
【００６６】
キャップ絶縁膜ＣＰ１Ａおよびキャップ絶縁膜ＣＰ１Ｂを、例えば５ｎｍ程度の厚さを有する絶縁膜とすることができる。また、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂを、例えば５０〜１００ｎｍ程度の厚さを有する絶縁膜とすることができる。
【００６７】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である例について説明する。
【００６８】
半導体領域ＭＳ、ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。すなわち、ソース領域として機能する半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１２ａとを有している。また、ドレイン領域として機能する半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１２ｂとを有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域１１ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも接合深さが深くかつ不純物濃度が高い。
【００６９】
制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａ、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａ、および、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面には、サイドウォールスペーサＳＷ１が形成されている。また、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂ、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂ、および、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面には、サイドウォールスペーサＳＷ１が形成されている。サイドウォールスペーサＳＷ１は、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【００７０】
なお、図１に示すように、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａ、および、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａに形成されたサイドウォールスペーサＳＷ１を、サイドウォールスペーサＳＷＡと称する。また、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂ、および、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂに形成されたサイドウォールスペーサＳＷ１を、サイドウォールスペーサＳＷＢと称する。
【００７１】
また、制御ゲート電極ＣＧＡの側面ＳＧ１ＡとサイドウォールスペーサＳＷ１との間、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１ＡとサイドウォールスペーサＳＷ１との間、および、メモリゲート電極ＭＧＡの側面とサイドウォールスペーサＳＷ１との間には、絶縁膜１０が介在していてもよい。また、制御ゲート電極ＣＧＢの側面ＳＧ１ＢとサイドウォールスペーサＳＷ１との間、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１ＢとサイドウォールスペーサＳＷ１との間、および、メモリゲート電極ＭＧＢの側面とサイドウォールスペーサＳＷ１との間には、絶縁膜１０が介在していてもよい。
【００７２】
なお、本実施の形態１では、メモリゲート電極ＭＧＡの上端部における高さ位置は、キャップ絶縁膜ＣＰ２Ａの上面の高さ位置と等しくすることができ、メモリゲート電極ＭＧＢの上端部における高さ位置は、キャップ絶縁膜ＣＰ２Ｂの上面の高さ位置と等しくすることができる。
【００７３】
ソース領域としてのｎ−型半導体領域１１ａは、メモリゲート電極ＭＧＡの側面に対して自己整合的に形成され、メモリゲート電極ＭＧＢの側面に対して自己整合的に形成されている。また、ソース領域としてのｎ＋型半導体領域１２ａは、メモリゲート電極ＭＧＡの側面に形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成されており、メモリゲート電極ＭＧＢの側面に形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａは、メモリゲート電極ＭＧＡの側面に形成されたサイドウォールスペーサＳＷ１の下に形成され、メモリゲート電極ＭＧＢの側面に形成されたサイドウォールスペーサＳＷ１の下に形成されている。また、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域１１ａは、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域１１ａの分だけ離間するように形成されている。
【００７４】
ドレイン領域としてのｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧＡの側面ＳＧ１Ａに対して自己整合的に形成され、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂに対して自己整合的に形成されている。また、ドレイン領域としてのｎ＋型半導体領域１２ｂは、制御ゲート電極ＣＧＡの側面ＳＧ１Ａに形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成されており、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂに形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧＡの側面ＳＧ１Ａに形成されたサイドウォールスペーサＳＷ１の下に形成され、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂに形成されたサイドウォールスペーサＳＷ１の下に形成されている。また、高濃度のｎ＋型半導体領域１２ｂは、制御ゲート電極ＣＧＡ側、および、制御ゲート電極ＣＧＢ側に形成された２つの低濃度のｎ−型半導体領域１１ｂの間に形成されている。つまり、メモリセルＭＣＡの制御トランジスタと、メモリセルＭＣＢの制御トランジスタは、高濃度のｎ＋型半導体領域１２ｂを共有している。したがって、低濃度のｎ−型半導体領域１１ｂは、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域１１ｂの分だけ離間するように形成されている。
【００７５】
メモリゲート電極ＭＧＡ下のゲート絶縁膜ＧＩ２Ａの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧＡ下のゲート絶縁膜ＧＩ１Ａの下には、制御トランジスタのチャネル領域が形成されている。また、メモリゲート電極ＭＧＢ下のゲート絶縁膜ＧＩ２Ｂの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧＢ下のゲート絶縁膜ＧＩ１Ｂの下には、制御トランジスタのチャネル領域が形成されている。
【００７６】
ｎ＋型半導体領域１２ａ、１２ｂの上部すなわち上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００７７】
また、金属シリサイド層１３は、制御ゲート電極ＣＧＡの上面、制御ゲート電極ＣＧＢの上面、メモリゲート電極ＭＧＡの上面およびメモリゲート電極ＭＧＢの上面の全部または一部に形成されていてもよい。
【００７８】
前述したように、制御ゲート電極ＣＧＡ、キャップ絶縁膜ＣＰ２Ａ、メモリゲート電極ＭＧＡおよびゲート絶縁膜ＧＩ２Ａは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向すなわちゲート幅方向にそれぞれ延在する。
【００７９】
一方、制御ゲート電極ＣＧＢ、キャップ絶縁膜ＣＰ２Ｂ、メモリゲート電極ＭＧＢおよびゲート絶縁膜ＧＩ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向すなわちゲート幅方向にそれぞれ延在する。
【００８０】
また、活性領域ＡＲ２にも、活性領域ＡＲ１と同様に、ｎ−型半導体領域１１ａおよびｎ＋型半導体領域１２ａからなる半導体領域ＭＳ、ならびに、ｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂからなる半導体領域ＭＤが形成されている。さらに、活性領域ＡＲ２においても、活性領域ＡＲ１においてと同様に、ｎ＋型半導体領域１２ａ、１２ｂの上部すなわち上面には、金属シリサイド層１３が形成されている。
【００８１】
このようにして、活性領域ＡＲ２上にも、活性領域ＡＲ１上と同様に、メモリセルＭＣＡおよびメモリセルＭＣＢが形成されている。活性領域ＡＲ２上のメモリセルＭＣＡおよびメモリセルＭＣＢの各々は、活性領域ＡＲ１上のメモリセルＭＣＡおよびメモリセルＭＣＢのそれぞれの構造と同一の構造を有しているため、それらの説明を省略する。
【００８２】
メモリセルＭＣＡおよびメモリセルＭＣＢが形成された半導体基板１上には、絶縁膜１４が形成されている。絶縁膜１４は、半導体基板１上に、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢ、ゲート絶縁膜ＧＩ２Ａ、ＧＩ２Ｂ、および、サイドウォールスペーサＳＷ１を覆うように、形成されている。絶縁膜１４は、例えば窒化シリコン膜などからなる。
【００８３】
絶縁膜１４上には、層間絶縁膜１５が形成されている。層間絶縁膜１５は、活性領域ＡＲ１上で、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢ、および、サイドウォールスペーサＳＷ１を覆うように、形成されている。層間絶縁膜１５は、例えば酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５の上面は平坦化されている。
【００８４】
なお、層間絶縁膜１５は、素子分離領域ＩＲ１上および活性領域ＡＲ２上でも、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢ、ゲート絶縁膜ＧＩ２Ａ、ＧＩ２Ｂ、および、サイドウォールスペーサＳＷ１を覆うように、形成されている。
【００８５】
活性領域ＡＲ１上では、層間絶縁膜１５には、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間で、層間絶縁膜１５を貫通して活性領域ＡＲ１すなわちｐ型ウェルＰＷ１に達する開口部すなわちコンタクトホールＣＮＴ１が形成されている。また、コンタクトホールＣＮＴ１の内部には、コンタクトホールＣＮＴ１に埋め込まれた導電膜からなり、活性領域ＡＲ１と電気的に接続されたプラグＰＧ１が形成されている。コンタクトホールＣＮＴ１の底部では、半導体領域ＭＤのｎ＋型半導体領域１２ｂの上面の金属シリサイド層１３の一部が露出しており、その露出した部分に、コンタクトホールＣＮＴ１を埋めるプラグＰＧ１が電気的に接続されている。
【００８６】
プラグＰＧ１は、コンタクトホールＣＮＴ１の底部および側面に形成された薄いバリア導電膜ＢＲ１と、このバリア導電膜ＢＲ１上にコンタクトホールＣＮＴ１を埋め込むように形成された主導電膜ＭＣＦ１とで形成されている。バリア導電膜ＢＲ１は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、主導電膜ＭＣＦ１は、タングステン（Ｗ）膜とすることができる。
【００８７】
また全てについての図示は省略するが、コンタクトホールＣＮＴ１およびプラグＰＧ１は、ｎ＋型半導体領域１２ａ、１２ｂ上、制御ゲート電極ＣＧＡ、ＣＧＢ上、または、メモリゲート電極ＭＧＡ、ＭＧＢ上などに形成されていてもよい。このとき、コンタクトホールＣＮＴ１の底部では、例えばｎ＋型半導体領域１２ａ、１２ｂの上面の金属シリサイド層１３の一部、制御ゲート電極ＣＧＡ、ＣＧＢの上面の金属シリサイド層１３の一部、または、メモリゲート電極ＭＧＡ、ＭＧＢの上面の金属シリサイド層１３の一部などが露出する。そして、その露出した部分にプラグＰＧ１が電気的に接続される。
【００８８】
なお、活性領域ＡＲ２でも、層間絶縁膜１５には、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間で、層間絶縁膜１５を貫通して活性領域ＡＲ２に達する開口部すなわちコンタクトホールＣＮＴ２（図２参照）が形成されている。また、コンタクトホールＣＮＴ２の内部には、コンタクトホールＣＮＴ２に埋め込まれた導電膜からなり、活性領域ＡＲ２と電気的に接続されたプラグＰＧ２が形成されている。プラグＰＧ２は、プラグＰＧ１の構造と同一の構造を有しているため、その説明を省略する。
【００８９】
プラグＰＧ１が埋め込まれた層間絶縁膜１５上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線としての第１層目の配線が形成されており、その第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００９０】
本実施の形態１では、主面１ａ内において、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置する。また、主面１ａ内において、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置する。
【００９１】
また、図３に示すように、本実施の形態１では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ１とする。溝部ＧＲ１の底部を、半導体基板１の主面１ａとする。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ１の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ１の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ１とする。
【００９２】
このとき、間隔ＷＤ０は、例えば１５０〜２００ｎｍ程度とすることができる。また、厚さＴＨ１を例えば８０〜１００ｎｍ程度とし、厚さＴＨ２を例えば５０〜１００ｎｍ程度とすることができ、このとき、溝部ＧＲ１の深さは、例えば１３０〜２００ｎｍ程度とすることができる。
【００９３】
このような構造により、幅ＷＤ１は、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａと制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂとの間隔ＷＤ０よりも大きくなる。そのため、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ａが側面ＳＧ１Ａと同一の位置に位置し、かつ、端部ＥＰ１Ｂが側面ＳＧ１Ｂと同一の位置に位置する場合に比べ、幅ＷＤ１を大きくすることができる。これにより、層間絶縁膜１５を形成する際に、溝部ＧＲ１の内部に層間絶縁膜１５の原料が到達しやすくなり、溝部ＧＲ１の内部において、層間絶縁膜１５に空洞が発生することを防止することができる。そして、発生した空洞にプラグＰＧ１およびプラグＰＧ２を構成するバリア導電膜ＢＲ１または主導電膜ＭＣＦ１が形成されてプラグＰＧ１とプラグＰＧ２とが電気的に短絡されることを防止することができる。
【００９４】
なお、上記の効果は、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ａが側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置するが、端部ＥＰ１Ｂが側面ＳＧ１Ｂと同一の位置に位置する場合にも有する。また、上記の効果は、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ｂが側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置するが、端部ＥＰ１Ａが側面ＳＧ１Ａと同一の位置に位置する場合にも有する。したがって、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ａが側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置するが、端部ＥＰ１Ｂが側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置しなくてもよい。あるいは、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ｂが側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置するが、端部ＥＰ１Ａが側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置しなくてもよい。
【００９５】
また、本実施の形態１では、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退している。また、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａが、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退している。そして、メモリゲート電極ＭＧＡは、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａ、および、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａに、ゲート絶縁膜ＧＩ２Ａを介して形成されている。
【００９６】
また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退している。また、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退している。そして、メモリゲート電極ＭＧＢは、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂ、および、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂに、ゲート絶縁膜ＧＩ２Ｂを介して形成されている。
【００９７】
なお、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの側面ＳＧ１Ａよりも後退する距離、すなわち後退量は、例えば５〜１０ｎｍ程度とすることができる。さらに、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂよりも後退する距離、すなわち後退量は、例えば５〜１０ｎｍ程度とすることができる。この後退量は、図３に示す幅ＷＤ１と間隔ＷＤ０との差の半分に相当する。すなわち、図３に示す幅ＷＤ１と間隔ＷＤ０との差は、例えば１０〜２０ｎｍ程度とすることができる。
【００９８】
また、上記後退量に対し、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの膜厚が小さい場合、例えば図４に示すように、メモリゲート電極ＭＧＡの上層部は、制御ゲート電極ＣＧＡ上に乗り上げる、すなわち、制御ゲート電極ＣＧＡ上に形成される。また、図示は省略するが、メモリセルＭＣＢについても、同様である。
【００９９】
本実施の形態１では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ２Ａが制御ゲート電極ＣＧＡの側面ＳＧ２Ａよりも後退しており、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ２Ｂが制御ゲート電極ＣＧＢの側面ＳＧ２Ｂよりも後退している。そのため、メモリゲート電極ＭＧＡの上面の面積およびメモリゲート電極ＭＧＢの上面の面積が増加し、メモリゲート電極ＭＧＡの上面およびメモリゲート電極ＭＧＢの上面に金属シリサイド層１３が形成されやすくなる。また、メモリゲート電極ＭＧＡの上面およびメモリゲート電極ＭＧＢの上面に形成される金属シリサイド層１３の面積が増加する。したがって、メモリゲート電極ＭＧＡと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＡとの間の電気抵抗、および、メモリゲート電極ＭＧＢと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＢとの間の電気抵抗を低減することができる。
【０１００】
次に、本実施の形態１の半導体装置におけるメモリセルＭＣＡの動作およびメモリセルＭＣＢの動作を説明する。図５は、実施の形態１の半導体装置におけるメモリセルの等価回路図である。
【０１０１】
以下では、メモリセルＭＣＡおよびメモリセルＭＣＢを代表してメモリセルＭＣＡの動作を説明する。しかし、メモリセルＭＣＢもメモリセルＭＣＡの回路構成と同様の回路構成を有するため、メモリセルＭＣＢの動作も、メモリセルＭＣＡの動作と同様であり、その説明を省略する。
【０１０２】
図６は、「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。図６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧＡに印加される電圧Ｖｍｇ、半導体領域ＭＳに印加される電圧Ｖｓ、制御ゲート電極ＣＧＡに印加される電圧Ｖｃｇ、および、半導体領域ＭＤに印加される電圧Ｖｄが記載されている。また、図６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ｐ型ウェルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態１では、メモリトランジスタのゲート絶縁膜ＧＩ２Ａ中の電荷蓄積部である窒化シリコン膜８ｂへの電子の注入を「書込」と定義し、ホールすなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
【０１０３】
書込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図６の「書込」の欄に示されるような電圧を、書込みを行うメモリセルＭＣＡの各部位に印加し、メモリセルＭＣＡのゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜８ｂ中に電子を注入する。ホットエレクトロンは、メモリゲート電極ＭＧＡおよび制御ゲート電極ＣＧＡ間の下のチャネル領域で発生し、メモリゲート電極ＭＧＡの下のゲート絶縁膜ＧＩ２Ａ中の電荷蓄積部である窒化シリコン膜８ｂに注入される。注入されたホットエレクトロンは、ゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜８ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
【０１０４】
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホールすなわち正孔を電荷蓄積部、すなわちゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜８ｂに注入することにより消去を行う。例えば図６の「消去」の欄に示されるような電圧を、消去を行うメモリセルＭＣＡの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルＭＣＡのゲート絶縁膜ＧＩ２Ａ中の窒化シリコン膜８ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
【０１０５】
読出し時には、例えば図６の「読出」の欄に示されるような電圧を、読出しを行うメモリセルＭＣＡの各部位に印加する。読出し時のメモリゲート電極ＭＧＡに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１０６】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【０１０７】
図７〜図２４は、実施の形態１の半導体装置の製造工程中の要部断面図である。図７〜図２４は、図１に示した断面と同一の断面を示しており、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０１０８】
また、本実施の形態１においては、ｎチャネル型の制御トランジスタおよびメモリトランジスタを形成する場合について説明するが、導電型を逆にしてｐチャネル型の制御トランジスタおよびメモリトランジスタを形成することもできる。
【０１０９】
図７に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意すなわち準備する。
【０１１０】
このとき、半導体基板１の主面１ａ側のメモリセル領域１Ａにおいては、図２に示すように、平面視において、活性領域ＡＲ１と活性領域ＡＲ２との間に、素子分離領域ＩＲ１となる素子分離膜２が形成されている。素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、素子分離領域ＩＲ１に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜２を形成することができる。
【０１１１】
また、半導体基板１の主面１ａ側のメモリセル領域１Ａにおいては、活性領域ＡＲ１に、ｐ型ウェルＰＷ１が形成されている。ｐ型ウェルＰＷ１は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウェルＰＷ１は、半導体基板１の主面１ａから所定の深さにわたって形成される。なお、図示は省略するが、活性領域ＡＲ２にも、活性領域ＡＲ１と同様に、ｐ型ウェルＰＷ１が形成されている。
【０１１２】
ここで、本実施の形態１では、半導体基板１のｐ型ウェルＰＷ１には、チャネルドープイオン注入を行わないようにすることが望ましい。あるいは、チャネルドープイオン注入を行う場合でも、ドーズ量を少なくして、チャネル領域の不純物濃度を小さくすることが好ましい。
【０１１３】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、半導体基板１の表面、すなわちｐ型ウェルＰＷ１の表面が露出する。
【０１１４】
次に、図８に示すように、半導体基板１の主面１ａ全面に、絶縁膜３、導電膜４、絶縁膜５および絶縁膜６を、下から順に形成する。
【０１１５】
まず、半導体基板１の主面１ａ全面に、絶縁膜３を形成すなわち堆積する。具体的には、半導体基板１の主面１ａ側のメモリセル領域１Ａで、活性領域ＡＲ１上および活性領域ＡＲ２上を含めて半導体基板１の主面１ａに、絶縁膜３を形成する。絶縁膜３として使用可能な材料例は、前述した通りである。また、絶縁膜３を、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
【０１１６】
なお、図示は省略するが、絶縁膜３を形成する前に、半導体基板１の表面上、すなわちｐ型ウェルＰＷ１の表面上に、酸化シリコン膜などからなる界面層を、熱酸化法などを用いて形成してから、この界面層上に絶縁膜３を形成することもできる。
【０１１７】
次に、半導体基板１の主面１ａ全面に、つまり絶縁膜３上に、導電膜４を形成すなわち堆積する。この導電膜４は、メモリセルＭＣＡの制御ゲート電極ＣＧＡ、および、メモリセルＭＣＢの制御ゲート電極ＣＧＢとなる。
【０１１８】
導電膜４は、例えば８０〜１００ｎｍ程度の厚さを有する多結晶シリコン膜すなわちポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時は導電膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１１９】
導電膜４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物またはホウ素（Ｂ）などのｐ型不純物を導入して低抵抗率とすれば、より好ましい。不純物は、導電膜４の成膜時または成膜後に導入することができる。導電膜４の成膜時に不純物を導入する場合には、導電膜４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入された導電膜４を形成することができる。
【０１２０】
次に、導電膜４上に、絶縁膜５を形成する。この絶縁膜５は、キャップ絶縁膜ＣＰ１Ａ（後述する図９参照）、および、キャップ絶縁膜ＣＰ１Ｂ（後述する図９参照）となる。
【０１２１】
例えばシリコン膜からなる導電膜４の表面を熱酸化することにより、例えば６ｎｍ程度の厚さを有する酸化シリコン膜からなる絶縁膜５を形成することができる。または、シリコン膜からなる導電膜４の表面を熱酸化することに代え、ＣＶＤ法を用いて酸化シリコン膜からなる絶縁膜５を形成することもできる。
【０１２２】
また、絶縁膜５の材料については、酸化シリコン膜に代え、他の材料からなる絶縁膜を用いることができる。あるいは、絶縁膜５を形成せず、導電膜４上に絶縁膜６を直接形成することもできる。
【０１２３】
次に、絶縁膜５上に、絶縁膜６を形成する。この絶縁膜６は、キャップ絶縁膜、ハードマスク膜またはスペーサ膜として機能する膜であり、キャップ絶縁膜ＣＰ２Ａ（後述する図９参照）、および、キャップ絶縁膜ＣＰ２Ｂ（後述する図９参照）となる。
【０１２４】
例えばＣＶＤ法などを用いて、窒化シリコン膜からなる絶縁膜６を形成することができる。なお、絶縁膜６の材料については、窒化シリコン膜に代え、キャップ絶縁膜、ハードマスク膜またはスペーサ膜として機能する他の材料からなる絶縁膜を用いることができる。
【０１２５】
なお、図９を用いて後述する工程で絶縁膜６がパターニングされて形成されるキャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、図１１を用いて後述する工程でスリミングされることにより、厚さが減少する。また、スリミングされた後のキャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、例えば５０〜１００ｎｍ程度の厚さを有する。したがって、絶縁膜６の厚さは、スリミングされた後にキャップ絶縁膜ＣＰ２Ａの厚さおよびキャップ絶縁膜ＣＰ２Ｂの厚さが所望の厚さになるように、調整される。
【０１２６】
このようにして、図８に示すように、半導体基板１の主面１ａに、絶縁膜３、導電膜４、絶縁膜５および絶縁膜６が積層される。
【０１２７】
次に、絶縁膜６、絶縁膜５、導電膜４および絶縁膜３を例えばドライエッチングなどのエッチングによりパターニングする。
【０１２８】
まず、絶縁膜６上にフォトリソグラフィ法を用いてフォトレジストパターン（図示は省略）を形成する。次に、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜６、絶縁膜５、導電膜４および絶縁膜３を例えばドライエッチングなどによりエッチングしてパターニングする。その後、フォトレジストパターンを除去する。
【０１２９】
このようにして、絶縁膜６、絶縁膜５、導電膜４および絶縁膜３がパターニングされ、図９に示すように、半導体基板１の主面１ａ上に、Ｘ軸方向すなわちゲート長方向に沿って間隔を空けて配置された、導電膜４からなる制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢが形成される。また、制御ゲート電極ＣＧＡと半導体基板１との間の絶縁膜３からなるゲート絶縁膜ＧＩ１Ａが形成され、制御ゲート電極ＣＧＢと半導体基板１との間の絶縁膜３からなるゲート絶縁膜ＧＩ１Ｂが形成される。そして、制御ゲート電極ＣＧＡ上の絶縁膜６からなるキャップ絶縁膜ＣＰ２Ａが形成され、制御ゲート電極ＣＧＢ上の絶縁膜６からなるキャップ絶縁膜ＣＰ２Ｂが形成される。さらに、制御ゲート電極ＣＧＡとキャップ絶縁膜ＣＰ２Ａとの間の絶縁膜５からなるキャップ絶縁膜ＣＰ１Ａが形成され、制御ゲート電極ＣＧＢとキャップ絶縁膜ＣＰ２Ｂとの間の絶縁膜５からなるキャップ絶縁膜ＣＰ１Ｂが形成される。
【０１３０】
このとき、図２に示したように、制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿ってそれぞれ延在する。また、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿ってそれぞれ延在する。
【０１３１】
図９に示すように、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面を側面ＳＧ１Ａとし、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側と反対側の側面を側面ＳＧ２Ａとする。また、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面を側面ＳＧ１Ｂとし、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側と反対側の側面を側面ＳＧ２Ｂとする。一方、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面を側面ＳＣ１Ａとし、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側と反対側の側面を側面ＳＣ２Ａとする。さらに、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面を側面ＳＣ１Ｂとし、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側と反対側の側面を側面ＳＣ２Ｂとする。
【０１３２】
次に、図１０に示すように、制御ゲート電極ＣＧＡの側面および制御ゲート電極ＣＧＢの側面に、絶縁膜７を形成する。この絶縁膜７は、図１１を用いて後述する工程においてキャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂをエッチング液によりスリミングする際に除去されず、制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢを保護するためのものである。
【０１３３】
例えば、シリコン膜からなる制御ゲート電極ＣＧＡの側面および制御ゲート電極ＣＧＢの側面を熱酸化することにより、制御ゲート電極ＣＧＡの側面および制御ゲート電極ＣＧＢの側面に、例えば６ｎｍ程度の厚さを有する酸化シリコン膜からなる絶縁膜７を形成することができる。
【０１３４】
また、絶縁膜７の材料については、図１１を用いて後述する工程においてキャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂをエッチング液によりスリミングする際に除去されなければよい。したがって、絶縁膜７の材料については、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂならびにエッチング液の材料によっては、酸化シリコン膜に代え、他の材料からなる絶縁膜を用いることができる。
【０１３５】
次に、図１１に示すように、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂをエッチング液によりスリミングする。
【０１３６】
例えば、絶縁膜５および絶縁膜７が酸化シリコン膜であり、絶縁膜６が窒化シリコン膜であるとき、例えば１４０〜１７０℃程度の温度を有するリン酸すなわち熱リン酸をエッチング液として用いてエッチングする。これにより、絶縁膜５および絶縁膜７のエッチング速度に対する絶縁膜６のエッチング速度の比すなわち選択比を十分大きくすることができるので、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂを選択的にエッチングすることができる。
【０１３７】
このようなスリミングを行うことにより、キャップ絶縁膜ＣＰ２Ａのうち制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａに露出した部分、および、キャップ絶縁膜ＣＰ２Ａのうち制御ゲート電極ＣＧＢ側と反対側の側面ＳＣ２Ａに露出した部分を、エッチングして除去する。また、キャップ絶縁膜ＣＰ２Ｂのうち制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂに露出した部分、および、キャップ絶縁膜ＣＰ２Ｂのうち制御ゲート電極ＣＧＡ側と反対側の側面ＳＣ２Ｂに露出した部分を、エッチングして除去する。
【０１３８】
その結果、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりも制御ゲート電極ＣＧＢ側と反対側に位置する。また、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりも制御ゲート電極ＣＧＡ側と反対側に位置する。
【０１３９】
図１１に示すように、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ１とする。溝部ＧＲ１の底部は、上面に絶縁膜７が形成された半導体基板１の主面１ａである。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ１の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ１の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ１とする。
【０１４０】
本実施の形態１では、図１１を用いて説明した工程を行った後、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅よりも小さくなる。すなわち、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりも制御ゲート電極ＣＧＢ側と反対側に後退する。また、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側と反対側の側面ＳＣ２Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側と反対側の側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退する。
【０１４１】
また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅よりも小さくなる。すなわち、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりも制御ゲート電極ＣＧＡ側と反対側に後退する。また、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側と反対側の側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側と反対側の側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退する。
【０１４２】
なお、キャップ絶縁膜ＣＰ２Ａと制御ゲート電極ＣＧＡとの間のキャップ絶縁膜ＣＰ１Ａがエッチングされないため、キャップ絶縁膜ＣＰ２Ａが制御ゲート電極ＣＧＡから剥離されるのを防止することができる。また、キャップ絶縁膜ＣＰ２Ｂと制御ゲート電極ＣＧＢとの間のキャップ絶縁膜ＣＰ１Ｂがエッチングされないため、キャップ絶縁膜ＣＰ２Ｂが制御ゲート電極ＣＧＢから剥離されるのを防止することができる。
【０１４３】
また、図１１を用いて説明した工程において、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂのうち一方を、例えばフォトレジストパターンにより覆うことで、スリミングしないこともできる。
【０１４４】
次に、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化した後、図１２に示すように、半導体基板１の主面１ａ全面に、メモリトランジスタのゲート絶縁膜用の絶縁膜８を形成する。前述したように、絶縁膜８は、例えば、酸化シリコン膜８ａと、酸化シリコン膜８ａ上の電荷蓄積部としての窒化シリコン膜８ｂと、窒化シリコン膜８ｂ上の酸化シリコン膜８ｃとを含む積層膜である。
【０１４５】
絶縁膜８のうち、酸化シリコン膜８ａを、例えば熱酸化処理などの酸化処理により形成することができ、その熱酸化処理として、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることができる。また、絶縁膜８のうち、窒化シリコン膜８ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜８のうち、酸化シリコン膜８ｃを、例えばＣＶＤ法により形成することができる。
【０１４６】
まず、露出した半導体基板１の主面１ａ、制御ゲート電極ＣＧＡの表面、制御ゲート電極ＣＧＢの表面、キャップ絶縁膜ＣＰ２Ａの表面、および、キャップ絶縁膜ＣＰ２Ｂの表面に、例えばＩＳＳＧ酸化などの熱酸化処理により酸化シリコン膜８ａを形成する。このとき、露出した半導体基板１の主面１ａ、制御ゲート電極ＣＧＡの表面、および、制御ゲート電極ＣＧＢの表面が、酸化される。酸化シリコン膜８ａの厚みは、例えば５ｎｍ程度とすることができる。また、他の形態として、酸化シリコン膜８ａをＡＬＤ法で形成することもできる。
【０１４７】
なお、図１２では、理解を簡単にするために、キャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの一部、酸化シリコン膜からなる絶縁膜７、および、酸化シリコン膜８ａを一体化して、酸化シリコン膜８ａとして表示している。
【０１４８】
次に、酸化シリコン膜８ａ上に窒化シリコン膜８ｂをＣＶＤ法で形成し、さらに窒化シリコン膜８ｂ上に酸化シリコン膜８ｃをＣＶＤ法、熱酸化またはその両方で形成する。窒化シリコン膜８ｂの厚みは、例えば５ｎｍ程度とすることができ、酸化シリコン膜８ｃの厚みは、例えば５ｎｍ程度とすることができる。これにより、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる絶縁膜８を形成することができる。
【０１４９】
絶縁膜８は、図１４を用いて後述する工程で形成される、メモリゲート電極ＭＧＡのゲート絶縁膜、および、メモリゲート電極ＭＧＢのゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜８は、電荷蓄積部としての窒化シリコン膜８ｂを、電荷ブロック層としての酸化シリコン膜８ａ、８ｃで挟んだ構造を有している。そして、酸化シリコン膜８ａ、８ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜８ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
【０１５０】
なお、本実施の形態１においては、トラップ準位を有する絶縁膜として、窒化シリコン膜８ｂを用いるが、窒化シリコン膜８ｂを用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
【０１５１】
次に、図１３に示すように、半導体基板１の主面１ａ全面に、つまり絶縁膜８上に、導電膜９を形成すなわち堆積する。
【０１５２】
導電膜９は、多結晶シリコン膜すなわちポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時は導電膜９をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１５３】
導電膜９は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物またはホウ素（Ｂ）などのｐ型不純物を導入して低抵抗率とすれば、より好ましい。導電膜９の成膜後のイオン注入で導電膜９に不純物を導入することもできるが、導電膜９の成膜時に導電膜９に不純物を導入することもできる。導電膜９の成膜時に不純物を導入する場合には、導電膜９の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜９を成膜することができる。
【０１５４】
次に、異方性エッチング技術により導電膜９をエッチバックして、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢを形成する。
【０１５５】
例えば、エッチバックされる厚さが導電膜９の厚さに等しくなるように、導電膜９をエッチバックする。これにより、制御ゲート電極ＣＧＡの両方の側面に、すなわち制御ゲート電極ＣＧＡの両方の側壁上に、絶縁膜８を介して導電膜９をサイドウォールスペーサ状に残す。また、制御ゲート電極ＣＧＢの両方の側面に、すなわち制御ゲート電極ＣＧＢの両方の側壁上に、絶縁膜８を介して導電膜９をサイドウォールスペーサ状に残す。さらに、他の領域の導電膜９を除去する。
【０１５６】
これにより、図１４に示すように、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側と反対側の側面ＳＧ２Ａに、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９により、メモリゲート電極ＭＧＡが形成される。また、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａに、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９により、スペーサＳＰ１が形成される。
【０１５７】
また、図１４に示すように、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側と反対側の側面ＳＧ２Ｂに、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９により、メモリゲート電極ＭＧＢが形成される。また、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂに、絶縁膜８を介してサイドウォールスペーサ状に残された導電膜９により、スペーサＳＰ１が形成される。
【０１５８】
メモリゲート電極ＭＧＡは、絶縁膜８上に、絶縁膜８を介して制御ゲート電極ＣＧＡと隣り合うように形成される。メモリゲート電極ＭＧＡとスペーサＳＰ１とは、制御ゲート電極ＣＧＡを挟んでほぼ対称な構造を有している。メモリゲート電極ＭＧＡと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間には、絶縁膜８が介在しており、このメモリゲート電極ＭＧＡは、絶縁膜８に接する導電膜９により形成されている。
【０１５９】
メモリゲート電極ＭＧＢは、絶縁膜８上に、絶縁膜８を介して制御ゲート電極ＣＧＢと隣り合うように形成される。メモリゲート電極ＭＧＢとスペーサＳＰ１とは、制御ゲート電極ＣＧＢを挟んでほぼ対称な構造を有している。メモリゲート電極ＭＧＢと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間には、絶縁膜８が介在しており、このメモリゲート電極ＭＧＢは、絶縁膜８に接する導電膜９により形成されている。
【０１６０】
導電膜９のエッチバック工程を行った段階で、絶縁膜８のうちメモリゲート電極ＭＧＡ、メモリゲート電極ＭＧＢおよびスペーサＳＰ１のいずれにも覆われていない部分が、露出する。すなわち、メモリゲート電極ＭＧＡ、メモリゲート電極ＭＧＢおよびスペーサＳＰ１のいずれにも覆われていない部分の絶縁膜８が、露出する。なお、導電膜９の厚さを調整することで、メモリゲート電極ＭＧＡのゲート長、および、メモリゲート電極ＭＧＢのゲート長を、調整することができる。
【０１６１】
次に、図１５に示すように、フォトリソグラフィ技術を用いて、フォトレジストパターンＰＲ１を、半導体基板１上に形成する。このフォトレジストパターンＰＲ１は、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢが覆われ、かつ、スペーサＳＰ１が露出するようなフォトレジストパターンである。
【０１６２】
次に、形成されたフォトレジストパターンＰＲ１をエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。その後、このフォトレジストパターンを除去する。これにより、図１６に示すように、２つのスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢは、フォトレジストパターンで覆われていたので、エッチングされずに残される。
【０１６３】
次に、図１７に示すように、絶縁膜８のうちメモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢで覆われずに露出した部分を、例えばウェットエッチングなどのエッチングによって除去する。すなわち、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢで覆われていない部分の絶縁膜８を、除去する。この際、メモリゲート電極ＭＧＡの下に位置する絶縁膜８、および、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間に位置する絶縁膜８は、除去されずに残される。また、メモリゲート電極ＭＧＢの下に位置する絶縁膜８、および、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間に位置する絶縁膜８は、除去されずに残される。さらに、他の領域に位置する絶縁膜８は除去される。
【０１６４】
これにより、図１７に示すように、メモリゲート電極ＭＧＡと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜８、および、制御ゲート電極ＣＧＡとメモリゲート電極ＭＧＡとの間の絶縁膜８からなるゲート絶縁膜ＧＩ２Ａが形成される。また、メモリゲート電極ＭＧＢと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜８、および、制御ゲート電極ＣＧＢとメモリゲート電極ＭＧＢとの間の絶縁膜８からなるゲート絶縁膜ＧＩ２Ｂが形成される。
【０１６５】
図１７からも分かるように、メモリゲート電極ＭＧＡと半導体基板１のｐ型ウェルＰＷ１との間の領域と、メモリゲート電極ＭＧＡと制御ゲート電極ＣＧＡとの間の領域では、絶縁膜８が、図１７の紙面に垂直な方向（図２のＹ軸方向）に延在する。また、メモリゲート電極ＭＧＢと半導体基板１のｐ型ウェルＰＷ１との間の領域と、メモリゲート電極ＭＧＢと制御ゲート電極ＣＧＢとの間の領域では、絶縁膜８が、図１７の紙面に垂直な方向（図２のＹ軸方向）に延在する。
【０１６６】
なお、絶縁膜８をエッチングする際に、絶縁膜８のうち、酸化シリコン膜８ｃおよび窒化シリコン膜８ｂが除去され、酸化シリコン膜８ａが除去されずに残されるように、エッチングを行うこともできる。この場合には、図１７の段階で、酸化シリコン膜８ａが残されている状態が維持される。
【０１６７】
次に、図１８に示すように、制御ゲート電極ＣＧＡの側面、メモリゲート電極ＭＧＡの側面、制御ゲート電極ＣＧＢの側面、および、メモリゲート電極ＭＧＢの側面に、絶縁膜１０を形成する。
【０１６８】
例えば、オゾン（Ｏ３）ガスとテトラエトキシシラン（ＴＥＯＳ）ガスを原料ガスとして用いたＣＶＤ法により、制御ゲート電極ＣＧＡの表面、メモリゲート電極ＭＧＡの表面、制御ゲート電極ＣＧＢの側面、および、メモリゲート電極ＭＧＢの表面を覆うように、絶縁膜１０を形成する。そして、異方性エッチング技術により絶縁膜１０をエッチバックすることで、制御ゲート電極ＣＧＡの側面、メモリゲート電極ＭＧＡの側面、制御ゲート電極ＣＧＢの側面、および、メモリゲート電極ＭＧＢの側面で、絶縁膜１０を残す。これにより、制御ゲート電極ＣＧＡの側面、メモリゲート電極ＭＧＡの側面、制御ゲート電極ＣＧＢの側面、および、メモリゲート電極ＭＧＢの側面に、絶縁膜１０が形成されることになる。
【０１６９】
なお、上記の工程を行わず、制御ゲート電極ＣＧＡの側面、メモリゲート電極ＭＧＡの側面、制御ゲート電極ＣＧＢの側面、および、メモリゲート電極ＭＧＢの側面に、絶縁膜１０を形成しないようにすることもできる。あるいは、絶縁膜１０として、窒化シリコン膜を形成することもできる。
【０１７０】
次に、ｎ−型半導体領域１１ａ、１１ｂを、イオン注入法などを用いて形成する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、制御ゲート電極ＣＧＢ、および、メモリゲート電極ＭＧＢをマスクとして用いて半導体基板１のｐ型ウェルＰＷ１に導入すなわちドーピングする。これにより、図１８に示すように、ｎ−型半導体領域１１ａ、１１ｂが形成される。
【０１７１】
この際、ｎ−型半導体領域１１ａは、メモリゲート電極ＭＧＡの側面に対して自己整合的に形成され、メモリゲート電極ＭＧＢの側面に対して自己整合的に形成される。また、ｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧＡの側面ＳＧ１Ａに対して自己整合的に形成され、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂに対して自己整合的に形成される。ｎ−型半導体領域１１ａ、１１ｂは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１７２】
次に、図１９に示すように、サイドウォールスペーサＳＷ１を形成する。
【０１７３】
まず、半導体基板１の主面１ａ全面に、サイドウォールスペーサＳＷ１用の絶縁膜を形成すなわち堆積し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。このサイドウォールスペーサＳＷ１用の絶縁膜は、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０１７４】
このようにして、図１９に示すように、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａ、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａ、および、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面に選択的にこの絶縁膜を残す。また、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂ、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂ、および、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面に選択的にこの絶縁膜を残す。このようにして残された絶縁膜により、サイドウォールスペーサＳＷ１を形成する。
【０１７５】
なお、図１９に示すように、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａ、および、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａに、絶縁膜１０を介して形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＡである。また、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂ、および、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂに、絶縁膜１０を介して形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＢである。
【０１７６】
次に、ｎ＋型半導体領域１２ａ、１２ｂを、イオン注入法などを用いて形成する。例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧＡ、メモリゲート電極ＭＧＡ、制御ゲート電極ＣＧＢ、および、メモリゲート電極ＭＧＢと、それらの側面に形成されたサイドウォールスペーサＳＷ１とをマスクとして用いて半導体基板１のｐ型ウェルＰＷ１に導入すなわちドーピングする。これにより、ｎ＋型半導体領域１２ａ、１２ｂが形成される。
【０１７７】
この際、ｎ＋型半導体領域１２ａは、メモリゲート電極ＭＧＡの側面に形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成され、また、メモリゲート電極ＭＧＢの側面に形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成される。また、ｎ＋型半導体領域１２ｂは、制御ゲート電極ＣＧＡの側面ＳＧ１Ａに形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成され、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂに形成されたサイドウォールスペーサＳＷ１の側面に対して自己整合的に形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域１２ａ、１２ｂは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１７８】
このようにして、ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【０１７９】
その後、ｎ−型半導体領域１１ａ、１１ｂ、および、ｎ＋型半導体領域１２ａ、１２ｂなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。これにより、図１９に示すように、活性領域ＡＲ１上で、制御ゲート電極ＣＧＡ、ゲート絶縁膜ＧＩ１Ａ、キャップ絶縁膜ＣＰ２Ａ、メモリゲート電極ＭＧＡおよびゲート絶縁膜ＧＩ２Ａにより、メモリセルＭＣＡが形成される。また、活性領域ＡＲ１上で、制御ゲート電極ＣＧＢ、ゲート絶縁膜ＧＩ１Ｂ、キャップ絶縁膜ＣＰ２Ｂ、メモリゲート電極ＭＧＢおよびゲート絶縁膜ＧＩ２Ｂにより、メモリセルＭＣＢが形成される。
【０１８０】
なお、図２に一部を示したように、活性領域ＡＲ２上でも、活性領域ＡＲ１上と同様に、制御ゲート電極ＣＧＡ（図示は省略）、ゲート絶縁膜ＧＩ１Ａ（図示は省略）、キャップ絶縁膜ＣＰ２Ａ、メモリゲート電極ＭＧＡおよびゲート絶縁膜ＧＩ２Ａにより、メモリセルＭＣＡが形成される。また、活性領域ＡＲ２でも、活性領域ＡＲ１上と同様に、制御ゲート電極ＣＧＢ（図示は省略）、ゲート絶縁膜ＧＩ１Ｂ（図示は省略）、キャップ絶縁膜ＣＰ２Ｂ、メモリゲート電極ＭＧＢおよびゲート絶縁膜ＧＩ２Ｂにより、メモリセルＭＣＢが形成される。
【０１８１】
次に、図２０に示すように、金属シリサイド層１３を形成する。この金属シリサイド層１３を形成する工程では、半導体基板１の主面１ａ全面に、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢおよびサイドウォールスペーサＳＷ１を覆うように、金属膜を形成すなわち堆積する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａ、１２ｂのそれぞれの上層部分を、金属膜と反応させる。これにより、ｎ＋型半導体領域１２ａ、１２ｂのそれぞれの上部に、それぞれ金属シリサイド層１３が形成される。金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図２０に示すように、メモリゲート電極ＭＧＡの上面およびメモリゲート電極ＭＧＢの上面、ならびに、ｎ＋型半導体領域１２ａ、１２ｂのそれぞれの上部に、金属シリサイド層１３を形成することができる。
【０１８２】
なお、制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢの上部は絶縁膜１０、サイドウォールスペーサＳＷ１などの絶縁膜で覆われているため、金属シリサイド層１３は形成されない。ただし、たとえば、制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢへ給電するために後の工程で形成されるプラグを形成する領域など（図示せず）には、制御ゲート電極ＣＧＡの上面および制御ゲート電極ＣＧＢの上面に金属シリサイド層１３を形成してもよい。
【０１８３】
次に、図２１に示すように、半導体基板１の主面１ａ全面に、絶縁膜１４を形成すなわち堆積する。この絶縁膜１４を形成する工程では、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢ、および、サイドウォールスペーサＳＷ１を覆うように、絶縁膜１４を形成すなわち堆積する。例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜１４を形成することができる。
【０１８４】
次に、図２２に示すように、半導体基板１の主面１ａ全面に、つまり絶縁膜１４上に、層間絶縁膜１５を形成すなわち堆積する。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【０１８５】
このとき、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上で、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢ、および、サイドウォールスペーサＳＷ１を覆うように、層間絶縁膜１５を形成することになる。
【０１８６】
次に、図２３に示すように、フォトリソグラフィ法を用いて層間絶縁膜１５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜１５をドライエッチングすることにより、活性領域ＡＲ１上で、層間絶縁膜１５にコンタクトホールＣＮＴ１を形成する。制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間で、層間絶縁膜１５を貫通して活性領域ＡＲ１すなわちｐ型ウェルＰＷ１に達するコンタクトホールＣＮＴ１が形成される。
【０１８７】
コンタクトホールＣＮＴ１の底部では、例えばｎ＋型半導体領域１２ｂの上面に形成された金属シリサイド層１３の一部が露出する。
【０１８８】
また、活性領域ＡＲ１上にコンタクトホールＣＮＴ１が形成されるとともに、図２に示したように、活性領域ＡＲ２上では、制御ゲート電極ＣＧＡ（図示は省略）と制御ゲート電極ＣＧＢ（図示は省略）との間で、層間絶縁膜１５を貫通して活性領域ＡＲ２に達するコンタクトホールＣＮＴ２が形成される。
【０１８９】
次に、コンタクトホールＣＮＴ１内に、導電性のプラグＰＧ１（図１参照）を形成する。
【０１９０】
プラグＰＧ１を形成するには、例えば、コンタクトホールＣＮＴ１の内部を含む層間絶縁膜１５上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導電膜ＢＲ１を形成する。それから、図２４に示すように、このバリア導電膜ＢＲ１上にタングステン（Ｗ）膜などからなる主導電膜ＭＣＦ１を、コンタクトホールＣＮＴ１を埋めるように形成する。その後、層間絶縁膜１５上の不要な主導電膜ＭＣＦ１およびバリア導電膜ＢＲ１をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。このような方法により、図１に示したように、コンタクトホールＣＮＴ１に埋め込まれたバリア導電膜ＢＲ１および主導電膜ＭＣＦ１からなり、金属シリサイド層１３を介して活性領域ＡＲ１のｎ＋型半導体領域１２ｂと電気的に接続されたプラグＰＧ１を形成する。
【０１９１】
なお、コンタクトホールＣＮＴ１およびそれに埋め込まれたプラグＰＧ１は、ｎ＋型半導体領域１２ｂ上に加え、ｎ＋型半導体領域１２ａ上、制御ゲート電極ＣＧＡ、ＣＧＢ上、メモリゲート電極ＭＧＡ、ＭＧＢ上などに形成されてもよい。このとき、コンタクトホールＣＮＴ１の底部では、例えばｎ＋型半導体領域１２ａの上面、制御ゲート電極ＣＧＡ、ＣＧＢの上面、および、メモリゲート電極ＭＧＡ、ＭＧＢの上面に形成された金属シリサイド層１３の一部が露出する。そして、コンタクトホールＣＮＴ１内に、導電性のプラグＰＧ１が形成される。
【０１９２】
また、図２に示したように、活性領域ＡＲ２上では、コンタクトホールＣＮＴ２内に、導電性のプラグＰＧ２が形成される。つまり、図２に一部を示したように、活性領域ＡＲ２上では、コンタクトホールＣＮＴ２に埋め込まれたバリア導電膜ＢＲ１および主導電膜ＭＣＦ１（図示は省略）からなり、金属シリサイド層１３（図示は省略）を介して活性領域ＡＲ２のｎ＋型半導体領域１２ｂと電気的に接続されたプラグＰＧ２を形成する。
【０１９３】
以上のようにして、図１を用いて前述した、本実施の形態１の半導体装置が製造される。なお、プラグＰＧ１およびプラグＰＧ２が埋め込まれた層間絶縁膜１５上に、例えば銅（Ｃｕ）を主導電膜とする配線を、例えばダマシン技術を用いて形成することができるが、ここでは、その説明を省略する。
【０１９４】
＜プラグ同士の短絡について＞
比較例１の半導体装置を、図面を参照して説明する。図２５は、比較例１の半導体装置の製造工程中の要部断面図である。図２６は、比較例１の半導体装置の要部平面図である。図２７は、比較例１の半導体装置の製造工程中の要部断面図である。なお、図２５は、図２６のＡ−Ａ線に沿った断面図に対応した断面図であり、実施の形態１の半導体装置の製造工程のうち、図２２を用いて説明した工程と同様の工程における断面図である。また、図２６は、絶縁膜１４および層間絶縁膜１５を除去または透視した状態を示している。さらに、図２７は、理解を簡単にするために、図２５に示す半導体装置のうち、半導体基板１、ｐ型ウェルＰＷ１、ゲート絶縁膜ＧＩ１Ａ、ＧＩ１Ｂ、制御ゲート電極ＣＧＡ、ＣＧＢ、キャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂ、ＣＰ２Ａ、ＣＰ２Ｂのみを示している。
【０１９５】
比較例１の半導体装置のうち、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂ以外の各部分については、実施の形態１の半導体装置のうち、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂ以外の各部分と同様である。また、比較例１の半導体装置の製造工程の各工程については、図１１を用いて説明したキャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂをスリミングする工程を行わない点を除き、実施の形態１の半導体装置の製造工程の各工程と同様である。
【０１９６】
図２５に示すように、比較例１の半導体装置では、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置していない。また、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置していない。つまり、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ａが側面ＳＧ１Ａと同一の位置に位置し、端部ＥＰ１Ｂが側面ＳＧ１Ｂと同一の位置に位置する。
【０１９７】
比較例１では、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅と等しい。すなわち、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａは、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退していない。
【０１９８】
また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅と等しい。すなわち、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂは、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退していない。
【０１９９】
図２７に示すように、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極の側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極の側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ１００とする。溝部ＧＲ１００の底部を、半導体基板１の主面１ａとする。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ１００の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ１００の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ１００とする。
【０２００】
このような構造により、幅ＷＤ１００は、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔ＷＤ０と略等しくなる。そのため、幅ＷＤ１００を、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔ＷＤ０よりも小さくすることができない。すなわち、幅ＷＤ１００は、間隔ＷＤ０により制約される。
【０２０１】
例えば不揮発性メモリの大容量化に伴って、メモリセルの微細化が進められており、メモリセルに含まれる制御ゲート電極のゲート長が小さくなっている。したがって、Ｘ軸方向すなわちゲート長方向に沿って互いに隣り合う２つのメモリセルＭＣＡ、ＭＣＢにそれぞれ含まれる制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間のＸ軸方向すなわちゲート長方向に沿った間隔が小さくなってきている。一方、制御ゲート電極ＣＧＡ、ＣＧＢの厚さＴＨ１を小さくすると、制御ゲート電極ＣＧＡ、ＣＧＢをマスクとして用いてイオン注入する際にイオンが制御ゲート電極ＣＧＡ、ＣＧＢを突き抜けやすくなるため、制御ゲート電極ＣＧＡ、ＣＧＢの厚さＴＨ１を容易に小さくすることはできない。そのため、制御ゲート電極ＣＧＡ、ＣＧＢのゲート長に対する厚さＴＨ１の比すなわちアスペクト比が大きくなり、溝部ＧＲ１００において間隔ＷＤ０に対する溝部ＧＲ１００の深さ、すなわち厚さＴＨ１と厚さＴＨ２との和の比、つまりアスペクト比が大きくなる。
【０２０２】
溝部ＧＲ１００の幅ＷＤ１００および間隔ＷＤ０は、例えば１５０〜２００ｎｍ程度である。また、厚さＴＨ１を例えば８０〜１００ｎｍ程度とし、厚さＴＨ２を例えば５０〜１００ｎｍ程度とすると、溝部ＧＲ１００の深さは、例えば１３０〜２００ｎｍ程度である。なお、溝部ＧＲ１００の側面にサイドウォールスペーサＳＷＡ、ＳＷＢが形成された状態では、溝部ＧＲ１００の深さに比べ、さらに、溝部ＧＲ１００の幅が小さくなる。
【０２０３】
このようなアスペクト比が高い溝部ＧＲ１００が形成された状態で半導体基板１上に層間絶縁膜１５を形成する際に、溝部ＧＲ１００を埋め込むことが困難になる。例えばＣＶＤ法により層間絶縁膜１５を形成する際に、原料が溝部ＧＲ１００の内部、すなわちサイドウォールスペーサＳＷＡとサイドウォールスペーサＳＷＢとの間に到達しにくくなるので、溝部ＧＲ１００を埋め込むことが困難になる。その結果、図２５に示すように、層間絶縁膜１５のうち、溝部ＧＲ１００の内部、すなわちサイドウォールスペーサＳＷＡとサイドウォールスペーサＳＷＢとの間の部分に空洞ＣＶが発生することがある。すなわち、層間絶縁膜１５のうち、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間の部分に空洞ＣＶが発生することがある。
【０２０４】
このようにして空洞ＣＶが発生すると、実施の形態１で図２３を用いて説明したコンタクトホールＣＮＴ１を形成する工程で、形成されたコンタクトホールＣＮＴ１と空洞ＣＶが繋がる、すなわち、連通するおそれがある。また、図２６に示すように、活性領域ＡＲ２上で形成されたコンタクトホールＣＮＴ２と空洞ＣＶが繋がる、すなわち、連通するおそれがある。
【０２０５】
そのため、図２６に示すように、活性領域ＡＲ１上でプラグＰＧ１を形成し、活性領域ＡＲ２上でプラグＰＧ２を形成する際に、空洞ＣＶの内部にもプラグＰＧ１およびプラグＰＧ２を構成する主導電膜ＭＣＦ１などが形成されることがある。そして、形成されたプラグＰＧ１とプラグＰＧ２とが、空洞ＣＶの内部に形成された主導電膜ＭＣＦ１などにより電気的に接続されてしまうため、プラグＰＧ１とプラグＰＧ２とが電気的に短絡され、半導体装置の性能を低下させる。
【０２０６】
あるいは、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間にプラグが形成されない場合でも、他の工程において空洞ＣＶの内部に導電膜などが形成されることでメモリセルが他の部分と電気的に短絡され、半導体装置の性能を低下させる。
【０２０７】
例えば段差被覆性に優れた高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法などによる酸化シリコン膜からなる層間絶縁膜１５を形成し、層間絶縁膜１５を形成する際の溝部ＧＲ１００の埋め込み性を向上させることで、空洞ＣＶの発生を防止することも考えられる。しかし、ＨＤＰ−ＣＶＤ法により形成される埋め込み性に優れた層間絶縁膜１５では、水分の含有量が増加することがあり、例えば絶縁性の低下などにより、半導体装置の性能を低下させる。
【０２０８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置では、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置している。また、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置している。
【０２０９】
このような構造により、溝部ＧＲ１の上端部における幅ＷＤ１（図３参照）は、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔ＷＤ０（図３参照）よりも大きくなる。そのため、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ａが側面ＳＧ１Ａと同一の位置に位置し、かつ、端部ＥＰ１Ｂが側面ＳＧ１Ｂと同一の位置に位置する場合に比べ、幅ＷＤ１を大きくすることができる。
【０２１０】
また、サイドウォールスペーサＳＷＡのうち、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａに絶縁膜１０を介して形成された部分と、サイドウォールスペーサＳＷＢのうち、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂに絶縁膜１０を介して形成された部分との間隔が、比較例１に比べ、大きくなる。
【０２１１】
そのため、層間絶縁膜１５を例えばＣＶＤ法により形成する際に、層間絶縁膜１５の原料がサイドウォールスペーサＳＷＡとサイドウォールスペーサＳＷＢとの間に到達しやすくなり、層間絶縁膜１５のうちサイドウォールスペーサＳＷＡとサイドウォールスペーサＳＷＢとの間の部分に空洞ＣＶ（図２５参照）が発生することを防止または抑制することができる。すなわち、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間隔ＷＤ０を一定にしつつ、層間絶縁膜１５のうち制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間の部分に空洞ＣＶが発生することを防止または抑制することができる。
【０２１２】
したがって、図２に示すように、活性領域ＡＲ１上および活性領域ＡＲ２上の各々で、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間に、プラグＰＧ１およびプラグＰＧ２のそれぞれを形成する際に、プラグＰＧ１とプラグＰＧ２とが電気的に短絡されることを防止または抑制することができる。そのため、半導体装置の性能を向上させることができる。
【０２１３】
あるいは、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間にプラグが形成されない場合でも、層間絶縁膜１５に空洞ＣＶが形成されないので、空洞ＣＶの内部に導電膜などが形成されてメモリセルが他の部分と電気的に短絡されることを防止または抑制することができる。そのため、半導体装置の性能を向上させることができる。
【０２１４】
また、層間絶縁膜１５を形成する際の溝部ＧＲ１の埋め込み性を向上させるために、例えば段差被覆性に優れた高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法などによる酸化シリコン膜からなる層間絶縁膜１５を形成する必要がない。したがって、層間絶縁膜１５中の水分の含有量が増加することを防止または抑制することができるので、半導体装置の性能を向上させることができる。
【０２１５】
さらに、本実施の形態１では、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退している。また、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａが、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退している。そして、メモリゲート電極ＭＧＡは、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａ、および、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａに、ゲート絶縁膜ＧＩ２Ａを介して形成されている。
【０２１６】
また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退している。また、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退している。そして、メモリゲート電極ＭＧＢは、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂ、および、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂに、ゲート絶縁膜ＧＩ２Ｂを介して形成されている。このとき、メモリゲート電極ＭＧＡの上面の一部は、制御ゲート電極ＣＧＡの一部を覆う（すなわち、制御ゲート電極ＣＧＡの一部に乗り上げる）ように形成されており、メモリゲート電極ＭＧＢの上面の一部は、制御ゲート電極ＣＧＢの一部を覆う（すなわち、制御ゲート電極ＣＧＢの一部に乗り上げる）ように形成されている。
【０２１７】
そのため、メモリゲート電極ＭＧＡ上に形成されたシリサイド層１３の一部は、制御ゲート電極ＣＧＡの一部を覆う（すなわち、制御ゲート電極ＣＧＡの一部に乗り上げる）ように形成されており、メモリゲート電極ＭＧＢ上に形成されたシリサイド層１３の一部は、制御ゲート電極ＣＧＢの一部を覆う（すなわち、制御ゲート電極ＣＧＢの一部に乗り上げる）ように形成されている。これにより、メモリゲート電極ＭＧＡの上面の面積およびメモリゲート電極ＭＧＢの上面の面積が増加し、メモリゲート電極ＭＧＡの上面およびメモリゲート電極ＭＧＢの上面に金属シリサイド層１３が形成されやすくなる。また、メモリゲート電極ＭＧＡの上面およびメモリゲート電極ＭＧＢの上面に形成される金属シリサイド層１３の面積が増加する。
【０２１８】
したがって、メモリゲート電極ＭＧＡと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＡとの間の電気抵抗、および、メモリゲート電極ＭＧＢと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＢとの間の電気抵抗を低減することができる。
【０２１９】
なお、本実施の形態１では、メモリセルＭＣＡとメモリセルＭＣＢとが、プラグＰＧ１を挟んでほぼ対称な構造を有している場合について説明した。しかし、メモリセルＭＣＡとメモリセルＭＣＢのうちいずれか一方が、本実施の形態１の半導体装置におけるメモリセルの構造と同様の構造を有し、他方が比較例１の半導体装置におけるメモリセルの構造と同様の構造を有していてもよい。このような場合でも、層間絶縁膜１５のうち制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間の部分に空洞ＣＶが発生することを抑制することができ、比較例１に比べて有利な効果を有する。
【０２２０】
（実施の形態２）
実施の形態１の半導体装置では、制御ゲート電極ＣＧＡを形成した後、キャップ絶縁膜ＣＰ２Ａをスリミングすることで、制御ゲート電極ＣＧＡの幅よりも小さい幅を有するキャップ絶縁膜ＣＰ２Ａが形成されている。それに対して、実施の形態２の半導体装置では、制御ゲート電極ＣＧＡの幅よりも小さい幅を有するキャップ絶縁膜ＣＰ２Ａを形成した後、キャップ絶縁膜ＣＰ２Ａの幅よりも大きい幅を有する制御ゲート電極ＣＧＡが形成されている。
【０２２１】
＜半導体装置の構造＞
図２８は、実施の形態２の半導体装置の要部断面図である。図２８は、図１と同様に、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０２２２】
本実施の形態２の半導体装置のうち、制御ゲート電極ＣＧＡ、ＣＧＢ、および、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ以外の各部分については、実施の形態１の半導体装置のうち、制御ゲート電極ＣＧＡ、ＣＧＢ、および、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ以外の各部分と同様である。したがって、本実施の形態２の半導体装置のうち、制御ゲート電極ＣＧＡ、ＣＧＢ、および、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ以外の各部分については、その説明を省略する。
【０２２３】
本実施の形態２でも、実施の形態１と同様に、主面１ａ内において、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退している。また、主面１ａ内において、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退している。
【０２２４】
また、本実施の形態２でも、実施の形態１と同様に、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退している。また、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａが、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退している。そして、メモリゲート電極ＭＧＡは、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａ、および、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａに、ゲート絶縁膜ＧＩ２Ａを介して形成されている。
【０２２５】
また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退している。また、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退している。そして、メモリゲート電極ＭＧＢは、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂ、および、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂに、ゲート絶縁膜ＧＩ２Ｂを介して形成されている。
【０２２６】
さらに、本実施の形態２では、制御ゲート電極ＣＧＡの上面における制御ゲート電極ＣＧＢ側の端部およびメモリゲート電極ＭＧＡ側の端部が、いずれも面取りされている。また、制御ゲート電極ＣＧＢの上面における制御ゲート電極ＣＧＡ側の端部およびメモリゲート電極ＭＧＢ側の端部が、いずれも面取りされている。すなわち、制御ゲート電極ＣＧＡの上面と、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａとの間の角部が、面取りされており、制御ゲート電極ＣＧＡの上面と、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａとの間の角部が、面取りされている。また、制御ゲート電極ＣＧＢの上面と、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂとの間の角部が、面取りされており、制御ゲート電極ＣＧＢの上面と、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂとの間の角部が、面取りされている。
【０２２７】
また、本実施の形態２の半導体装置におけるメモリセルＭＣＡの動作およびメモリセルＭＣＢの動作についても、実施の形態１の半導体装置におけるメモリセルＭＣＡの動作と同様であり、それらの説明を省略する。
【０２２８】
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。
【０２２９】
図２９〜図３５は、実施の形態２の半導体装置の製造工程中の要部断面図である。図２９〜図３５は、図２８に示した断面と同一の断面を示しており、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０２３０】
まず、実施の形態１で図７を用いて説明した工程を行って、半導体基板１を用意した後、実施の形態１で図８を用いて説明した工程と同様の工程を行って、図２９に示すように、半導体基板１の主面１ａ全面に、絶縁膜３、導電膜４、絶縁膜５、絶縁膜６を、下から順に形成する。
【０２３１】
ただし、本実施の形態２では、実施の形態１で図１１を用いて説明した工程、すなわち、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂのスリミングを行わない。したがって、絶縁膜６の厚さは、図３４を用いて後述するキャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さＴＨ２とほぼ等しい。厚さＴＨ２を、例えば５０〜１００ｎｍ程度とすることができる。
【０２３２】
次に、絶縁膜６、絶縁膜５、導電膜４および絶縁膜３を例えばドライエッチングなどのエッチングによりパターニングする。
【０２３３】
まず、図３０に示すように、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂ（後述する図３１参照）が形成される予定の領域で、絶縁膜６上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２を形成する。
【０２３４】
次に、このフォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜６を例えばドライエッチングなどによりエッチングしてパターニングする。これにより、図３１に示すように、半導体基板１の主面１ａ上に、Ｘ軸方向すなわちゲート長方向に間隔を空けて配置された、絶縁膜６からなるキャップ絶縁膜ＣＰ２Ａ、および、絶縁膜６からなるキャップ絶縁膜ＣＰ２Ｂが形成される。
【０２３５】
このとき、実施の形態１で図２を用いて説明した場合と同様に、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿って延在するように、形成される。
【０２３６】
この絶縁膜６をエッチングする工程では、絶縁膜６をオーバーエッチングする。すなわち、例えば窒化シリコン膜からなる絶縁膜６をエッチングする際に、絶縁膜６と絶縁膜５との界面でエッチングを停止せず、例えば酸化シリコン膜からなる絶縁膜５をエッチングし、さらに、例えばシリコン膜からなる導電膜４を一定の深さまでエッチングする。このとき、絶縁膜５からなるキャップ絶縁膜ＣＰ１Ａ、および、絶縁膜５からなるキャップ絶縁膜ＣＰ１Ｂが形成される。
【０２３７】
例えば六フッ化硫黄（ＳＦ６）ガス、トリフルオロメタン（ＣＨＦ３）ガス、およびアルゴン（Ａｒ）ガスからなるエッチングガスを用いて、絶縁膜６のエッチングを開始する。そして、絶縁膜６のエッチングの途中で、エッチングガスを、例えばパーフルオロシクロブタン（Ｃ４Ｆ８）ガスおよびアルゴン（Ａｒ）ガスからなるエッチングガスに切り替えて、絶縁膜５をエッチングし、導電膜４を一定の深さまでエッチングする。このとき、図３２に示すように、キャップ絶縁膜ＣＰ２Ａの側面、キャップ絶縁膜ＣＰ２Ｂの側面、および、フォトレジストパターンＰＲ２の側面に、反応生成物４ａが堆積する。このとき、導電膜４のうち一定の深さまでエッチングされて形成されたパターン４ｂの側面は傾斜しており、導電膜４の上面からの深さの増加に伴ってパターン４ｂの幅が増加している。
【０２３８】
次に、エッチングガスを、例えば酸素（Ｏ２）ガス、臭化水素（ＨＢｒ）ガスおよび四フッ化メタン（ＣＦ４）ガスからなるエッチングガスに切り替えて、導電膜４をエッチングし、図３３に示すように、導電膜４からなる制御ゲート電極ＣＧＡ、および、導電膜４からなる制御ゲート電極ＣＧＢを形成する。また、絶縁膜３もエッチングされ、絶縁膜３からなるゲート絶縁膜ＧＩ１Ａ、および、絶縁膜３からなるゲート絶縁膜ＧＩ１Ｂが形成される。
【０２３９】
このとき、反応生成物４ａおよび導電膜４のうち上記のオーバーエッチングにより形成されたパターン４ｂがエッチングマスクとなる。そのため、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅は、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅よりも大きくなり、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅は、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅よりも大きくなる。
【０２４０】
その後、例えば半導体基板１に印加するバイアス電圧を増加させるか、または、酸素（Ｏ２）ガスの流量を変えるなど、エッチングの条件を調整することで、フォトレジストパターンＰＲ２および反応生成物４ａをアッシング、すなわち除去する。このようにして、半導体基板１の主面１ａ上で、絶縁膜６、絶縁膜５、導電膜４および絶縁膜３がパターニングされ、図３４に示すように、半導体基板１の主面１ａ上に、Ｘ軸方向すなわちゲート長方向に間隔を空けて配置された、導電膜４からなる制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢが形成される。また、制御ゲート電極ＣＧＡと半導体基板１との間の絶縁膜３からなるゲート絶縁膜ＧＩ１Ａが形成され、制御ゲート電極ＣＧＢと半導体基板１との間の絶縁膜３からなるゲート絶縁膜ＧＩ１Ｂが形成される。そして、制御ゲート電極ＣＧＡ上の絶縁膜６からなるキャップ絶縁膜ＣＰ２Ａが形成され、制御ゲート電極ＣＧＢ上の絶縁膜６からなるキャップ絶縁膜ＣＰ２Ｂが形成される。さらに、制御ゲート電極ＣＧＡとキャップ絶縁膜ＣＰ２Ａとの間の絶縁膜５からなるキャップ絶縁膜ＣＰ１Ａが形成され、制御ゲート電極ＣＧＢとキャップ絶縁膜ＣＰ２Ｂとの間の絶縁膜５からなるキャップ絶縁膜ＣＰ１Ｂが形成される。
【０２４１】
図３４に示すように、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ２とする。溝部ＧＲ２の底部には、半導体基板１の主面１ａが露出している。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ２の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ２の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ２とする。このとき、実施の形態１と同様に、幅ＷＤ２は間隔ＷＤ０よりも大きくなる。
【０２４２】
さらに、実施の形態１で図２を用いて説明した場合と同様に、制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿って延在するように、形成される。また、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿って延在するように、形成される。
【０２４３】
次に、実施の形態１で図１２を用いて説明した工程と同様の工程を行って、半導体基板１の主面１ａ全面に、メモリトランジスタのゲート絶縁膜用の絶縁膜８を形成する。次に、実施の形態１で図１３を用いて説明した工程と同様の工程を行って、図３５に示すように、半導体基板１の主面１ａ全面に、つまり絶縁膜８上に、導電膜９を形成する。
【０２４４】
その後、実施の形態１で図１４〜図２４を用いて説明した工程と同様の工程を行って、図２８を用いて前述した、本実施の形態２の半導体装置が製造される。
【０２４５】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置も、実施の形態１の半導体装置が備えた特徴と同様の特徴を備えている。このような構造により、本実施の形態２の半導体装置も、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０２４６】
さらに、本実施の形態２では、実施の形態１と異なり、制御ゲート電極ＣＧＡの上面と、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａとの間の角部が、面取りされており、制御ゲート電極ＣＧＡの上面と、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａとの間の角部が、面取りされている。また、制御ゲート電極ＣＧＢの上面と、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂとの間の角部が、面取りされており、制御ゲート電極ＣＧＢの上面と、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂとの間の角部が、面取りされている。
【０２４７】
このような構成により、図３５を用いて説明した工程を行って、絶縁膜８を形成する際に、絶縁膜８の被覆性および厚さの均一性を向上させることができる。したがって、例えば、制御ゲート電極ＣＧＡとメモリゲート電極ＭＧＡとの間の絶縁性、および、制御ゲート電極ＣＧＢとメモリゲート電極ＭＧＢとの間の絶縁性を容易に向上させることができ、半導体装置の性能をより向上させることができる。
【０２４８】
なお、本実施の形態２でも、実施の形態１と同様に、メモリセルＭＣＡ、ＭＣＢのうちいずれか一方が、本実施の形態２の半導体装置におけるメモリセルの構造と同様の構造を有し、他方が比較例１の半導体装置におけるメモリセルの構造と同様の構造を有している場合でも、比較例１に比べて有利な効果を有する。
【０２４９】
（実施の形態３）
実施の形態１の半導体装置では、キャップ絶縁膜ＣＰ２Ａの一方の側面ＳＣ１Ａが制御ゲート電極ＣＧＡの一方の側面ＳＧ１Ａから後退し、キャップ絶縁膜ＣＰ２Ａの他方の側面ＳＣ２Ａが制御ゲート電極ＣＧＡの他方の側面ＳＧ２Ａから後退していた。それに対して、実施の形態３の半導体装置では、キャップ絶縁膜ＣＰ２Ａの一方の側面ＳＣ１Ａは制御ゲート電極ＣＧＡの一方の側面ＳＧ１Ａから後退しているが、キャップ絶縁膜ＣＰ２Ａの他方の側面ＳＣ２Ａは制御ゲート電極ＣＧＡの他方の側面ＳＧ２Ａから後退していない。
【０２５０】
＜半導体装置の構造＞
図３６は、実施の形態３の半導体装置の要部断面図である。図３６は、図１と同様に、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０２５１】
本実施の形態３の半導体装置のうち、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、および、サイドウォールスペーサＳＷ１以外の各部分については、実施の形態１の半導体装置のうち、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、および、サイドウォールスペーサＳＷ１以外の各部分と同様である。したがって、本実施の形態２の半導体装置のうち、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、および、サイドウォールスペーサＳＷ１以外の各部分については、その説明を省略する。
【０２５２】
本実施の形態３でも、実施の形態１と同様に、主面１ａ内において、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置する。また、主面１ａ内において、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置する。
【０２５３】
また、本実施の形態３でも、実施の形態１と同様に、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退している。また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退している。
【０２５４】
しかし、本実施の形態３では、実施の形態１とは異なり、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａが、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退していない。また、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退していない。
【０２５５】
例えば本実施の形態３における制御ゲート電極ＣＧＡのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＡのＸ軸方向の幅と等しい場合、本実施の形態３でのキャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａの後退量を、実施の形態１でのキャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａの後退量よりも大きくすることができる。また、例えば本実施の形態３における制御ゲート電極ＣＧＢのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＢのＸ軸方向の幅と等しい場合、本実施の形態３でのキャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂの後退量を、実施の形態１でのキャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂの後退量よりも大きくすることができる。
【０２５６】
したがって、実施の形態１と比較して、層間絶縁膜１５のうち制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間の部分に空洞が発生することを、より防止することができる。そして、実施の形態１と比較して、発生した空洞にプラグＰＧ１およびプラグＰＧ２（図２参照）を構成するバリア導電膜ＢＲ１または主導電膜ＭＣＦ１が形成されてプラグＰＧ１とプラグＰＧ２とが電気的に短絡されることを、より防止することができる。
【０２５７】
なお、サイドウォールスペーサＳＷ１の形状については、後述する半導体装置の製造方法において、説明する。
【０２５８】
また、本実施の形態３の半導体装置におけるメモリセルＭＣＡの動作およびメモリセルＭＣＢの動作についても、実施の形態１の半導体装置におけるメモリセルＭＣＡの動作と同様であり、それらの説明を省略する。
【０２５９】
＜半導体装置の製造方法＞
次に、本実施の形態３の半導体装置の製造方法について説明する。
【０２６０】
図３７〜図４５は、実施の形態３の半導体装置の製造工程中の要部断面図である。図３７〜図４５は、図３６に示した断面と同一の断面を示しており、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０２６１】
まず、実施の形態１で図７〜図１０を用いて説明した工程を行って、半導体基板１を用意した後、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、ＳＧ２Ａ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、ＳＧ２Ｂに、絶縁膜７を形成するまでの工程を行う。
【０２６２】
次に、実施の形態１で図１１を用いて説明した工程、すなわちキャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂをスリミングする工程を行わず、実施の形態１で図１２を用いて説明した工程と同様の工程を行って、半導体基板１の主面１ａ全面に、メモリトランジスタのゲート絶縁膜用の絶縁膜８を形成する。次に、実施の形態１で図１３を用いて説明した工程と同様の工程を行って、図３７に示すように、半導体基板１の主面１ａ全面に、つまり絶縁膜８上に、導電膜９を形成する。
【０２６３】
次に、実施の形態１で図１４を用いて説明した工程と同様の工程を行って、図３８に示すように、メモリゲート電極ＭＧＡ、メモリゲート電極ＭＧＢおよびスペーサＳＰ１を形成する。
【０２６４】
次に、実施の形態１で図１５および図１６を用いて説明した工程と同様の工程を行って、図３９に示すように、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢを残し、スペーサＳＰ１を除去する。
【０２６５】
次に、実施の形態１で図１７を用いて説明した工程と同様の工程を行って、図４０に示すように、絶縁膜８のうちメモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢで覆われずに露出した部分を、例えばウェットエッチングなどのエッチングによって除去する。
【０２６６】
次に、図４１に示すように、制御ゲート電極ＣＧＡの側面、メモリゲート電極ＭＧＡの側面および上面、制御ゲート電極ＣＧＢの側面、および、メモリゲート電極ＭＧＢの側面および上面に、絶縁膜１０ａを形成する。絶縁膜１０ａを形成する工程として、実施の形態１で図１８を用いて説明した工程のうち、絶縁膜１０を形成する工程と同様の工程を行うことができる。
【０２６７】
次に、図４２に示すように、フォトリソグラフィ技術を用いて、フォトレジストパターンＰＲ３を、半導体基板１上に形成する。このフォトレジストパターンＰＲ３は、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢが覆われ、かつ、キャップ絶縁膜ＣＰ２Ａのうち制御ゲート電極ＣＧＢ側の部分、および、キャップ絶縁膜ＣＰ２Ｂのうち制御ゲート電極ＣＧＡ側の部分が露出するようなフォトレジストパターンである。
【０２６８】
次に、形成されたフォトレジストパターンＰＲ３をエッチングマスクとしたドライエッチングを行う。このドライエッチングにより、キャップ絶縁膜ＣＰ２Ａのうち制御ゲート電極ＣＧＢ側の部分がエッチングされて除去され、キャップ絶縁膜ＣＰ２Ｂのうち制御ゲート電極ＣＧＡ側の部分がエッチングされて除去される。その後、このフォトレジストパターンＰＲ３を除去する。これにより、図４３に示すように、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退する。また、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退する。
【０２６９】
図４３に示すように、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ３とする。溝部ＧＲ３の底部は、上面に絶縁膜１０ａが形成された半導体基板１の主面１ａである。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ３の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ３の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ３とする。
【０２７０】
本実施の形態３では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの側面ＳＧ１Ａよりも後退する距離、すなわち後退量は、例えば５０ｎｍ程度とすることができる。さらに、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂよりも後退する距離、すなわち後退量は、例えば５０ｎｍ程度とすることができる。この後退量は、図４３に示す幅ＷＤ３と間隔ＷＤ０との差の半分に相当する。すなわち、図４３に示す幅ＷＤ３と間隔ＷＤ０との差は、例えば１００ｎｍ程度とすることができる。
【０２７１】
例えば本実施の形態３における制御ゲート電極ＣＧＡのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＡのＸ軸方向の幅と等しい場合、溝部ＧＲ３の上端部における幅ＷＤ３を、実施の形態１における溝部ＧＲ１の上端部における幅ＷＤ１に比べて大きくすることができる。また、例えば本実施の形態３における制御ゲート電極ＣＧＢのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＢのＸ軸方向の幅と等しい場合、溝部ＧＲ３の上端部における幅ＷＤ３を、実施の形態１における溝部ＧＲ１の上端部における幅ＷＤ１に比べて大きくすることができる。
【０２７２】
本実施の形態３の半導体装置の製造方法では、フォトレジストパターンＰＲ３を形成するためのフォトマスクとして、図３９を用いて説明した工程で用いるフォトマスクのマスクパターンと同一のマスクパターンを有するフォトマスクを用いることができる。したがって、半導体装置の製造工程で用いるフォトマスクの数を低減することができるので、半導体装置の製造コストを低減することができる。
【０２７３】
次に、実施の形態１で図１８を用いて説明した工程と同様の工程を行って、図４４に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、メモリゲート電極ＭＧＡの側面、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、および、メモリゲート電極ＭＧＢの側面に、絶縁膜１０ｂを形成する。絶縁膜１０ｂを形成する工程として、実施の形態１で図１８を用いて説明した工程のうち、絶縁膜１０を形成する工程と同様の工程を行うことができる。また、ｎ−型半導体領域１１ａ、１１ｂを形成する。このとき、メモリゲート電極ＭＧＡの上面、および、メモリゲート電極ＭＧＢの上面では、絶縁膜１０ａが除去される。なお、メモリゲート電極ＭＧＡの上面、および、メモリゲート電極ＭＧＢの上面で絶縁膜１０ａを残すこともできる。
【０２７４】
次に、実施の形態１で図１９を用いて説明した工程と同様の工程を行って、図４５に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面に、サイドウォールスペーサＳＷ１を形成する。また、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面に、サイドウォールスペーサＳＷ１を形成する。
【０２７５】
なお、図４５に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、および、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａに、絶縁膜１０ｂを介して形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＡである。また、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、および、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂに、絶縁膜１０ｂを介して形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＢである。
【０２７６】
本実施の形態３では、溝部ＧＲ３の上端部における幅ＷＤ３（図４３参照）を、実施の形態１における溝部ＧＲ１の上端部における幅ＷＤ１に比べて大きくすることができる。したがって、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａに形成されたサイドウォールスペーサＳＷ１と、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂに形成されたサイドウォールスペーサＳＷ１とのＸ軸方向の間隔が、実施の形態１に比べ、さらに大きくなる。
【０２７７】
その後、実施の形態１で図２０〜図２４を用いて説明した工程と同様の工程を行って、図３６を用いて前述した、本実施の形態３の半導体装置が製造される。
【０２７８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置は、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ２Ａが、制御ゲート電極ＣＧＡの側面ＳＧ２Ａよりも後退していない点、および、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ２Ｂよりも後退していない点を除き、実施の形態１の半導体装置が備えた特徴と同様の特徴を備えている。
【０２７９】
このような構造により、本実施の形態３の半導体装置も、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０２８０】
ただし、本実施の形態３では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ２Ａが、制御ゲート電極ＣＧＡの側面ＳＧ２Ａよりも後退しておらず、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ２Ｂよりも後退していない。そのため、実施の形態１で説明した比較例１に比べ、メモリゲート電極ＭＧＡと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＡとの間の電気抵抗、および、メモリゲート電極ＭＧＢと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＢとの間の電気抵抗を低減する効果を有していない。
【０２８１】
一方、例えば本実施の形態３における制御ゲート電極ＣＧＡのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＡのＸ軸方向の幅と等しい場合、本実施の形態３でのキャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａの後退量を、実施の形態１でのキャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａの後退量よりも大きくすることができる。また、例えば本実施の形態３における制御ゲート電極ＣＧＢのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＢのＸ軸方向の幅と等しい場合、本実施の形態３でのキャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂの後退量を、実施の形態１でのキャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂの後退量よりも大きくすることができる。
【０２８２】
したがって、実施の形態１と比較して、プラグＰＧ１とプラグＰＧ２（図２参照）とが電気的に短絡されることを、より防止することができる。
【０２８３】
さらに、本実施の形態３の半導体装置の製造方法では、フォトレジストパターンＰＲ３を形成するためのフォトマスクとして、図３９を用いて説明した工程で用いるフォトマスクのマスクパターンと同一のマスクパターンを有するフォトマスクを用いることができる。したがって、半導体装置の製造工程で用いるフォトマスクの数を低減することができるので、半導体装置の製造コストを低減することができる。
【０２８４】
なお、本実施の形態３でも、実施の形態１と同様に、メモリセルＭＣＡ、ＭＣＢのうちいずれか一方が、本実施の形態３の半導体装置におけるメモリセルの構造と同様の構造を有し、他方が比較例１の半導体装置におけるメモリセルの構造と同様の構造を有している場合でも、比較例１に比べて有利な効果を有する。
【０２８５】
（実施の形態４）
実施の形態１の半導体装置では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａが制御ゲート電極ＣＧＡの側面ＳＧ１Ａよりも後退し、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂが制御ゲート電極ＣＧＢの側面ＳＧ１Ｂよりも後退していた。それに対して、実施の形態４の半導体装置では、キャップ絶縁膜ＣＰ２Ａの上層部のうち制御ゲート電極ＣＧＢ側の部分が除去されており、キャップ絶縁膜ＣＰ２Ｂの上層部のうち制御ゲート電極ＣＧＡ側の部分が除去されている。
【０２８６】
＜半導体装置の構造＞
図４６は、実施の形態４の半導体装置の要部断面図である。図４６は、図１と同様に、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０２８７】
本実施の形態４の半導体装置のうち、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢ、および、サイドウォールスペーサＳＷ１以外の各部分については、実施の形態１の半導体装置のうちの各部分と同様である。したがって、本実施の形態４の半導体装置のうち、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、メモリゲート電極ＭＧＡ、ＭＧＢ、および、サイドウォールスペーサＳＷ１以外の各部分については、その説明を省略する。
【０２８８】
本実施の形態４でも、実施の形態１と同様に、主面１ａ内において、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置する。また、主面１ａ内において、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置する。
【０２８９】
しかし、本実施の形態４では、実施の形態１とは異なり、キャップ絶縁膜ＣＰ２Ａの上層部のうち制御ゲート電極ＣＧＢ側の部分が除去されている。すなわち、キャップ絶縁膜ＣＰ２Ａの上面と、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａとの間の角部が除去されている。しかし、キャップ絶縁膜ＣＰ２Ａの下層部では、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａは、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退していない。
【０２９０】
また、キャップ絶縁膜ＣＰ２Ｂの上層部のうち制御ゲート電極ＣＧＡ側の部分が除去されている。すなわち、キャップ絶縁膜ＣＰ２Ｂの上面と、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂとの間の角部が除去されている。しかし、キャップ絶縁膜ＣＰ２Ｂの下層部では、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂは、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退していない。
【０２９１】
さらに、本実施の形態４では、実施の形態３と同様に、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａが、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退していない。また、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退していない。
【０２９２】
なお、サイドウォールスペーサＳＷＡ、ＳＷＢを含めたサイドウォールスペーサＳＷ１については、実施の形態１と同様に、制御ゲート電極ＣＧＡ、ＣＧＢの側面、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの側面、および、メモリゲート電極ＭＧＡ、ＭＧＢの側面に、形成されている。
【０２９３】
また、本実施の形態４では、メモリゲート電極ＭＧＡの上端部における高さ位置は、キャップ絶縁膜ＣＰ２Ａの上面の高さ位置よりも低く、メモリゲート電極ＭＧＢの上端部における高さ位置は、キャップ絶縁膜ＣＰ２Ｂの上面の高さ位置よりも低い。そのため、キャップ絶縁膜ＣＰ２Ａの上層部のうちメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａ、および、キャップ絶縁膜ＣＰ２Ｂの上層部のうちメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂにも、サイドウォールスペーサＳＷ１が形成されている。
【０２９４】
また、本実施の形態４の半導体装置におけるメモリセルＭＣＡの動作およびメモリセルＭＣＢの動作についても、実施の形態１の半導体装置におけるメモリセルＭＣＡの動作と同様であり、それらの説明を省略する。
【０２９５】
＜半導体装置の製造方法＞
次に、本実施の形態４の半導体装置の製造方法について説明する。
【０２９６】
図４７〜図５６は、実施の形態４の半導体装置の製造工程中の要部断面図である。図４７〜図５６は、図４６に示した断面と同一の断面を示しており、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０２９７】
まず、実施の形態３で図３８を用いて説明した工程までの工程と同様の工程を行って、図４７に示すように、メモリゲート電極ＭＧＡ、メモリゲート電極ＭＧＢ、および、スペーサＳＰ１を形成する。
【０２９８】
本実施の形態４では、実施の形態３と異なり、上記したエッチバックの工程で、エッチバックされる厚さが導電膜９の厚さよりも大きくなるように、導電膜９をエッチバックする。例えば、制御ゲート電極ＣＧＡの両方の側面、および、制御ゲート電極ＣＧＢの両方の側面に、絶縁膜８を介して残される導電膜９の上端部における高さ位置が、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂの厚さ方向の例えば中央の高さ位置になるようにする。これにより、図５３を用いて後述する工程において、キャップ絶縁膜ＣＰ２Ａの上層部のうち制御ゲート電極ＣＧＢ側の部分を除去することができ、キャップ絶縁膜ＣＰ２Ｂの上層部のうち制御ゲート電極ＣＧＡ側の部分を除去することができる。
【０２９９】
次に、図４８に示すように、酸化シリコン膜８ｃのうちメモリゲート電極ＭＧＡ、ＭＧＢ、および、スペーサＳＰ１に覆われていない部分を除去する。例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより、酸化シリコン膜８ｃのうちメモリゲート電極ＭＧＡ、ＭＧＢ、および、スペーサＳＰ１に覆われていない部分を除去する。これにより、メモリゲート電極ＭＧＡ、ＭＧＢ、および、スペーサＳＰ１に覆われていない部分の窒化シリコン膜８ｂが露出する。
【０３００】
つまり、キャップ絶縁膜ＣＰ２Ａの上面および側面の一部で、酸化シリコン膜８ｃがエッチングされて除去され、窒化シリコン膜８ｂが露出する。また、キャップ絶縁膜ＣＰ２Ｂの上面および側面の一部で、酸化シリコン膜８ｃがエッチングされて除去され、窒化シリコン膜８ｂが露出する。
【０３０１】
なお、メモリゲート電極ＭＧＡ、ＭＧＢ、および、スペーサＳＰ１に覆われていない部分の酸化シリコン膜８ｃは、完全に除去されなくてもよい。酸化シリコン膜８ｃが極めて薄く残っていても、図４９を用いて後述する工程において、酸化シリコン膜８ｃが完全に除去されている場合と同様に機能させることができる。
【０３０２】
次に、図４９に示すように、フォトリソグラフィ技術を用いて、フォトレジストパターンＰＲ４を、半導体基板１上に形成する。このフォトレジストパターンＰＲ４は、メモリゲート電極ＭＧＡ、メモリゲート電極ＭＧＢ、キャップ絶縁膜ＣＰ２Ａのうちメモリゲート電極ＭＧＡ側の部分、および、キャップ絶縁膜ＣＰ２Ｂのうちメモリゲート電極ＭＧＢ側の部分が覆われるようなフォトレジストパターンである。また、このフォトレジストパターンＰＲ４は、キャップ絶縁膜ＣＰ２Ａのうち制御ゲート電極ＣＧＢ側の部分、および、キャップ絶縁膜ＣＰ２Ｂのうち制御ゲート電極ＣＧＡ側の部分が露出するようなフォトレジストパターンである。
【０３０３】
次に、形成されたフォトレジストパターンＰＲ４をエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。その後、このフォトレジストパターンＰＲ４を除去する。これにより、図５０に示すように、スペーサＳＰ１が除去されるが、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢは、フォトレジストパターンＰＲ４で覆われていたので、エッチングされずに残される。
【０３０４】
本実施の形態４では、図４９を用いて説明した工程において、メモリゲート電極ＭＧＡ、メモリゲート電極ＭＧＢ、および、スペーサＳＰ１に覆われていない部分の酸化シリコン膜８ｃが除去され、窒化シリコン膜８ｂが露出している。そのため、図５０に示すように、例えばシリコン膜からなるスペーサＳＰ１がエッチングされて除去される際に、露出していた窒化シリコン膜８ｂがエッチングされて除去され、酸化シリコン膜８ａが露出する。
【０３０５】
すなわち、キャップ絶縁膜ＣＰ２Ａの上層部のうち制御ゲート電極ＣＧＢ側の部分における上面および側面で、窒化シリコン膜８ｂがエッチングされて除去され、酸化シリコン膜８ａが露出する。また、キャップ絶縁膜ＣＰ２Ｂの上層部のうち制御ゲート電極ＣＧＡ側の部分における上面および側面で、窒化シリコン膜８ｂがエッチングされて除去され、酸化シリコン膜８ａが露出する。
【０３０６】
次に、実施の形態３で図４１を用いて説明した工程と同様の工程を行って、図５１に示すように、メモリゲート電極ＭＧＡの側面および上面、ならびに、メモリゲート電極ＭＧＢの側面および上面に、絶縁膜１０ａを形成する。絶縁膜１０ａを形成する工程として、実施の形態１で図１８を用いて説明した工程のうち、絶縁膜１０を形成する工程と同様の工程を行うことができる。
【０３０７】
次に、図５２に示すように、酸化シリコン膜８ａのうち窒化シリコン膜８ｂに覆われていない部分を除去する。例えばドライエッチングまたはフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより、酸化シリコン膜８ａのうち窒化シリコン膜８ｂに覆われていない部分を除去する。これにより、キャップ絶縁膜ＣＰ２Ａの上層部のうち制御ゲート電極ＣＧＢ側の部分が露出し、キャップ絶縁膜ＣＰ２Ｂの上層部のうち制御ゲート電極ＣＧＡ側の部分が露出する。すなわち、キャップ絶縁膜ＣＰ２Ａの上面と、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａとの間の角部が露出し、キャップ絶縁膜ＣＰ２Ｂの上面と、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂとの間の角部が露出する。
【０３０８】
なお、図５２に示すように、エッチングの条件を調整することにより、メモリゲート電極ＭＧＡの側面および上面、ならびに、メモリゲート電極ＭＧＢの側面および上面に形成された絶縁膜１０ａを残すことができる。
【０３０９】
次に、図５３に示すように、キャップ絶縁膜ＣＰ２Ａの上層部のうち制御ゲート電極ＣＧＢ側の部分、および、キャップ絶縁膜ＣＰ２Ｂの上層部のうち制御ゲート電極ＣＧＡ側の部分をエッチングして除去する。すなわち、キャップ絶縁膜ＣＰ２Ａの上面と、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａとの間の角部Ａ１Ａをエッチングして除去し、キャップ絶縁膜ＣＰ２Ｂの上面と、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂとの間の角部Ａ１Ｂをエッチングして除去する。このキャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂのエッチングとして、例えば、実施の形態１で図１１を用いて説明した熱リン酸を用いたスリミングの工程と同様の工程を行うことができる。
【０３１０】
図５３に示すように、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ４とする。溝部ＧＲ４の底部は、上面の一部に酸化シリコン膜８ａが残された半導体基板１の主面１ａである。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ４の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ４の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ４とする。
【０３１１】
このとき、溝部ＧＲ４の上端部における幅ＷＤ４を、比較例１における溝部ＧＲ１００の上端部における幅ＷＤ１００に比べて大きくすることができる。
【０３１２】
なお、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂの一部をエッチングして除去する際に、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢで覆われていない部分の窒化シリコン膜８ｂが除去され、メモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢで覆われていない部分の酸化シリコン膜８ａが露出する。
【０３１３】
次に、図５４に示すように、酸化シリコン膜８ａのうちメモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢに覆われていない部分を除去する。例えばドライエッチングまたはフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより、酸化シリコン膜８ａのうちメモリゲート電極ＭＧＡおよびメモリゲート電極ＭＧＢに覆われていない部分を除去する。このとき、メモリゲート電極ＭＧＡの側面および上面、ならびに、メモリゲート電極ＭＧＢの側面および上面では、絶縁膜１０ａを除去することができる。
【０３１４】
次に、実施の形態１で図１８を用いて説明した工程と同様の工程を行って、図５５に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、メモリゲート電極ＭＧＡの側面、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、および、メモリゲート電極ＭＧＢの側面に、絶縁膜１０ｂを形成する。また、ｎ−型半導体領域１１ａ、１１ｂを形成する。
【０３１５】
次に、実施の形態１で図１９を用いて説明した工程と同様の工程を行って、図５６に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、メモリゲート電極ＭＧＡの制御ゲート電極ＣＧＡ側と反対側の側面に、サイドウォールスペーサＳＷ１を形成する。また、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、メモリゲート電極ＭＧＢの制御ゲート電極ＣＧＢ側と反対側の側面に、サイドウォールスペーサＳＷ１を形成する。
【０３１６】
なお、図５６に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、および、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａに、絶縁膜１０ｂを介して形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＡである。また、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、および、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂに、絶縁膜１０ｂを介して形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＢである。
【０３１７】
その後、実施の形態１で図２０〜図２４を用いて説明した工程と同様の工程を行って、図４６を用いて前述した、本実施の形態４の半導体装置が製造される。
【０３１８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態４の半導体装置も、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ２Ａが、制御ゲート電極ＣＧＡの側面ＳＧ２Ａよりも後退していない点、および、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ２Ｂよりも後退していない点を除き、実施の形態１の半導体装置が備えた特徴と同様の特徴を備えている。
【０３１９】
このような特徴に加え、本実施の形態４では、キャップ絶縁膜ＣＰ２Ａの上面と、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａとの間の角部が除去されており、キャップ絶縁膜ＣＰ２Ｂの上面と、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂとの間の角部が除去されている。
【０３２０】
ここで、本実施の形態４における制御ゲート電極ＣＧＡのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＡのＸ軸方向の幅と等しい場合を考える。このような場合、本実施の形態４でのキャップ絶縁膜ＣＰ２Ａの下層部における側面ＳＣ１Ａの後退量は、実施の形態１でのキャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａの後退量よりも小さい。しかし、本実施の形態４でのキャップ絶縁膜ＣＰ２Ａの上層部における側面ＳＣ１Ａの後退量は、実施の形態１でのキャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａの後退量よりも大きい。
【０３２１】
また、本実施の形態４における制御ゲート電極ＣＧＢのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＢのＸ軸方向の幅と等しい場合を考える。このような場合、本実施の形態４でのキャップ絶縁膜ＣＰ２Ｂの下層部における側面ＳＣ１Ｂの後退量は、実施の形態１でのキャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂの後退量よりも小さい。しかし、本実施の形態４でのキャップ絶縁膜ＣＰ２Ｂの上層部における側面ＳＣ１Ｂの後退量は、実施の形態１でのキャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂの後退量よりも大きい。
【０３２２】
したがって、本実施の形態４の半導体装置における層間絶縁膜１５中の空洞の発生を防止する効果については、実施の形態１の半導体装置における層間絶縁膜１５中の空洞の発生を防止する効果とほぼ同程度である。つまり、本実施の形態４の半導体装置も、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０３２３】
ただし、本実施の形態４では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ２Ａが、制御ゲート電極ＣＧＡの側面ＳＧ２Ａよりも後退しておらず、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ２Ｂよりも後退していない。そのため、実施の形態１で説明した比較例１に比べ、メモリゲート電極ＭＧＡと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＡとの間の電気抵抗、および、メモリゲート電極ＭＧＢと電気的に接続されるプラグ（図示は省略）とメモリゲート電極ＭＧＢとの間の電気抵抗を低減する効果を有していない。
【０３２４】
なお、本実施の形態４でも、実施の形態１と同様に、メモリセルＭＣＡ、ＭＣＢのうちいずれか一方が、本実施の形態４の半導体装置におけるメモリセルの構造と同様の構造を有し、他方が比較例１の半導体装置におけるメモリセルの構造と同様の構造を有している場合でも、比較例１に比べて有利な効果を有する。
【０３２５】
（実施の形態５）
実施の形態１の半導体装置では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂおよび制御ゲート電極ＣＧＢの側面ＳＧ１Ｂは、半導体基板１の主面１ａに対して垂直な面であった。それに対して、実施の形態５の半導体装置では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂおよび制御ゲート電極ＣＧＢの側面ＳＧ１Ｂは、半導体基板１の主面１ａに対して垂直な面から傾斜している。
【０３２６】
＜半導体装置の構造＞
図５７は、実施の形態５の半導体装置の要部断面図である。図５７は、図１と同様に、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０３２７】
本実施の形態５の半導体装置のうち、制御ゲート電極ＣＧＡ、ＣＧＢ、および、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ以外の各部分については、実施の形態１の半導体装置のうち、制御ゲート電極ＣＧＡ、ＣＧＢ、および、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ以外の各部分と同様である。したがって、本実施の形態５の半導体装置のうち、制御ゲート電極ＣＧＡ、ＣＧＢ、および、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ以外の各部分については、その説明を省略する。
【０３２８】
本実施の形態５でも、実施の形態１と同様に、主面１ａ内において、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置する。また、主面１ａ内において、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置する。
【０３２９】
しかし、本実施の形態５では、実施の形態１とは異なり、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａは、半導体基板１の主面１ａに対して垂直な面から傾斜している。また、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂは、半導体基板１の主面１ａに対して垂直な面から傾斜している。
【０３３０】
具体的には、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａは、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部がキャップ絶縁膜ＣＰ２Ａの下面における制御ゲート電極ＣＧＢ側の端部よりもメモリゲート電極ＭＧＡ側に位置するように、傾斜している。Ｘ軸方向に沿って、キャップ絶縁膜ＣＰ２Ａの下面における制御ゲート電極ＣＧＢ側の端部は、制御ゲート電極ＣＧＡの上面における制御ゲート電極ＣＧＢ側の端部と、ほぼ同一の位置に位置する。制御ゲート電極ＣＧＡの側面ＳＧ１Ａは、制御ゲート電極ＣＧＡの上面における制御ゲート電極ＣＧＢ側の端部が制御ゲート電極ＣＧＡの下面における制御ゲート電極ＣＧＢ側の端部よりもメモリゲート電極ＭＧＡ側に位置するように、傾斜している。
【０３３１】
また、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂは、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部がキャップ絶縁膜ＣＰ２Ｂの下面における制御ゲート電極ＣＧＡ側の端部よりもメモリゲート電極ＭＧＢ側に位置するように、傾斜している。Ｘ軸方向に沿って、キャップ絶縁膜ＣＰ２Ｂの下面における制御ゲート電極ＣＧＡ側の端部は、制御ゲート電極ＣＧＢの上面における制御ゲート電極ＣＧＡ側の端部と、ほぼ同一の位置に位置する。制御ゲート電極ＣＧＢの側面ＳＧ１Ｂは、制御ゲート電極ＣＧＢの上面における制御ゲート電極ＣＧＡ側の端部が制御ゲート電極ＣＧＢの下面における制御ゲート電極ＣＧＡ側の端部よりもメモリゲート電極ＭＧＢ側に位置するように、傾斜している。
【０３３２】
なお、本実施の形態５では、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａ、および、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａも、半導体基板１の主面１ａに対して垂直な面から傾斜している。また、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂ、および、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂも、半導体基板１の主面１ａに対して垂直な面から傾斜している。
【０３３３】
したがって、キャップ絶縁膜ＣＰ２Ａの側面と制御ゲート電極ＣＧＡの側面との間に段差が形成されておらず、キャップ絶縁膜ＣＰ２Ｂの側面と制御ゲート電極ＣＧＢの側面との間に段差が形成されていない。
【０３３４】
また、本実施の形態５の半導体装置におけるメモリセルＭＣＡの動作およびメモリセルＭＣＢの動作についても、実施の形態１の半導体装置におけるメモリセルＭＣＡの動作と同様であり、それらの説明を省略する。
【０３３５】
＜半導体装置の製造方法＞
次に、本実施の形態５の半導体装置の製造方法について説明する。
【０３３６】
図５８および図５９は、実施の形態５の半導体装置の製造工程中の要部断面図である。図５８および図５９は、図５７に示した断面と同一の断面を示しており、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０３３７】
まず、実施の形態２で図３０を用いて説明した工程までの工程を行って、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂが形成される予定の領域で、絶縁膜６上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２を形成する。
【０３３８】
次に、このフォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜６、絶縁膜５、導電膜４および絶縁膜３を例えばドライエッチングなどによりエッチングしてパターニングする。これにより、図５８に示すように、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂ、キャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂ、制御ゲート電極ＣＧＡ、ＣＧＢ、および、ゲート絶縁膜ＧＩ１Ａ、ＧＩ１Ｂを形成する。
【０３３９】
この絶縁膜６、絶縁膜５、導電膜４および絶縁膜３をエッチングする工程では、例えば実施の形態２で図３２を用いた説明した方法と同様にして、例えばパーフルオロシクロブタン（Ｃ４Ｆ８）ガスおよびアルゴン（Ａｒ）ガスからなるエッチングガスを用いる。これにより、キャップ絶縁膜ＣＰ２Ａおよび制御ゲート電極ＣＧＡについては、キャップ絶縁膜ＣＰ２Ａの上面からの深さの増加に伴って、すなわち上側から下側に向かって、Ｘ軸方向の幅が増加する。また、キャップ絶縁膜ＣＰ２Ｂおよび制御ゲート電極ＣＧＢについては、キャップ絶縁膜ＣＰ２Ｂの上面からの深さの増加に伴って、すなわち上側から下側に向かって、Ｘ軸方向の幅が増加する。したがって、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａは、半導体基板１の主面１ａに対して垂直な面から傾斜する。また、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂは、半導体基板１の主面１ａに対して垂直な面から傾斜する。
【０３４０】
あるいは、フォトレジストパターンＰＲ２のＸ軸方向の幅を、制御ゲート電極ＣＧＡ、ＣＧＢの下面におけるＸ軸方向の幅とほぼ等しくしておき、例えばウェットエッチングなど等方性エッチングを用いてエッチングすることもできる。このような方法を用いた場合でも、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを、半導体基板１の主面１ａに対して垂直な面から傾斜させることができる。
【０３４１】
このとき、実施の形態１で図２を用いて説明した場合と同様に、制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２を通って、Ｙ軸方向に沿って延在するように、形成される。また、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿って延在するように、形成される。
【０３４２】
図５８に示すように、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ５とする。溝部ＧＲ５の底部には、半導体基板１の主面１ａが露出している。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ５の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ５の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ５とする。
【０３４３】
このとき、溝部ＧＲ５の上端部における幅ＷＤ５を、比較例１における溝部ＧＲ１００の上端部における幅ＷＤ１００に比べて大きくすることができる。
【０３４４】
次に、実施の形態１で図１２を用いて説明した工程と同様の工程を行って、半導体基板１の主面１ａ全面に、メモリトランジスタのゲート絶縁膜用の絶縁膜８を形成する。次に、実施の形態１で図１３を用いて説明した工程と同様の工程を行って、図５９に示すように、半導体基板１の主面１ａ全面に、つまり絶縁膜８上に、導電膜９を形成する。
【０３４５】
その後、実施の形態１で図１４〜図２４を用いて説明した工程と同様の工程を行って、図５７を用いて前述した、本実施の形態５の半導体装置が製造される。
【０３４６】
＜本実施の形態の主要な特徴と効果＞
本実施の形態５の半導体装置も、実施の形態１の半導体装置が備えた特徴と同様の特徴を備えている。このような構造により、本実施の形態５の半導体装置も、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０３４７】
さらに、本実施の形態５では、実施の形態１と異なり、キャップ絶縁膜ＣＰ２Ａの側面と制御ゲート電極ＣＧＡの側面との間に段差が形成されておらず、キャップ絶縁膜ＣＰ２Ｂの側面と制御ゲート電極ＣＧＢの側面との間に段差が形成されていない。
【０３４８】
このような構成により、図５９を用いて説明した工程を行って、絶縁膜８を形成する際に、絶縁膜８の被覆性および厚さの均一性を向上させることができる。したがって、例えば、制御ゲート電極ＣＧＡとメモリゲート電極ＭＧＡとの間の絶縁性、および、制御ゲート電極ＣＧＢとメモリゲート電極ＭＧＢとの間の絶縁性を容易に向上させることができ、半導体装置の性能をより向上させることができる。
【０３４９】
なお、本実施の形態５でも、実施の形態１と同様に、メモリセルＭＣＡ、ＭＣＢのうちいずれか一方が、本実施の形態５の半導体装置におけるメモリセルの構造と同様の構造を有し、他方が比較例１の半導体装置におけるメモリセルの構造と同様の構造を有している場合でも、比較例１に比べて有利な効果を有する。
【０３５０】
（実施の形態６）
実施の形態１の半導体装置では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａは制御ゲート電極ＣＧＡの側面ＳＧ１Ａよりも後退していた。それに加え、実施の形態６の半導体装置では、制御ゲート電極ＣＧＡ上であって、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａに、サイドウォールスペーサＳＷ１とは異なるサイドウォールスペーサＳＷ２が形成されている。
【０３５１】
＜半導体装置の構造＞
図６０は、実施の形態６の半導体装置の要部断面図である。図６０は、図１と同様に、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０３５２】
本実施の形態６の半導体装置のうち、サイドウォールスペーサＳＷ２以外の各部分については、実施の形態１の半導体装置の各部分と同様である。したがって、本実施の形態６の半導体装置のうち、サイドウォールスペーサＳＷ２以外の各部分については、その説明を省略する。
【０３５３】
本実施の形態６でも、実施の形態１と同様に、主面１ａ内において、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に位置する。また、主面１ａ内において、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に位置する。
【０３５４】
本実施の形態６でも、実施の形態１と同様に、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりもメモリゲート電極ＭＧＡ側に後退している。また、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａが、制御ゲート電極ＣＧＡのメモリゲート電極ＭＧＡ側の側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退している。
【０３５５】
また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅よりも小さい。すなわち、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりもメモリゲート電極ＭＧＢ側に後退している。また、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢのメモリゲート電極ＭＧＢ側の側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退している。
【０３５６】
一方、本実施の形態６では、制御ゲート電極ＣＧＡ上であって、かつ、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａには、サイドウォールスペーサＳＷ２が形成されている。また、制御ゲート電極ＣＧＢ上であって、かつ、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂには、サイドウォールスペーサＳＷ２が形成されている。
【０３５７】
また、サイドウォールスペーサＳＷ２は、制御ゲート電極ＣＧＡ上であって、かつ、キャップ絶縁膜ＣＰ２Ａのメモリゲート電極ＭＧＡ側の側面ＳＣ２Ａにも形成されている。さらに、サイドウォールスペーサＳＷ２は、制御ゲート電極ＣＧＢ上であって、かつ、キャップ絶縁膜ＣＰ２Ｂのメモリゲート電極ＭＧＢ側の側面ＳＣ２Ｂにも形成されている。
【０３５８】
サイドウォールスペーサＳＷ２は、サイドウォールスペーサＳＷ１と同様に、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０３５９】
また、実施の形態１と同様に、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａに形成されたサイドウォールスペーサＳＷ１を、サイドウォールスペーサＳＷＡと称する。また制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂに形成されたサイドウォールスペーサＳＷ１を、サイドウォールスペーサＳＷＢと称する。
【０３６０】
このとき、サイドウォールスペーサＳＷＡは、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａに、サイドウォールスペーサＳＷ２を介して形成されている。また、サイドウォールスペーサＳＷＢは、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂに、サイドウォールスペーサＳＷ２を介して形成されている。
【０３６１】
また、本実施の形態６の半導体装置におけるメモリセルＭＣＡの動作およびメモリセルＭＣＢの動作についても、実施の形態１の半導体装置におけるメモリセルＭＣＡの動作と同様であり、それらの説明を省略する。
【０３６２】
＜半導体装置の製造方法＞
次に、本実施の形態６の半導体装置の製造方法について説明する。
【０３６３】
図６１〜図６５は、実施の形態６の半導体装置の製造工程中の要部断面図である。図６１〜図６５は、図６０に示した断面と同一の断面を示しており、図２のＡ−Ａ線に沿った断面図に対応した断面図である。
【０３６４】
まず、実施の形態２で図３１を用いて説明した工程までの工程と同様の工程を行って、図６１に示すように、絶縁膜６からなるキャップ絶縁膜ＣＰ２Ａ、および、絶縁膜６からなるキャップ絶縁膜ＣＰ２Ｂを形成する。
【０３６５】
次に、図６２に示すように、半導体基板１の主面１ａ全面に、サイドウォールスペーサＳＷ２用の絶縁膜１６を形成すなわち堆積する。具体的には、キャップ絶縁膜ＣＰ２Ａの上面および側面、キャップ絶縁膜ＣＰ２Ｂの上面および側面、ならびに、絶縁膜６が除去された部分の絶縁膜５の上面に、例えばＣＶＤ法を用いて絶縁膜１６を形成する。絶縁膜１６として、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜を形成することができる。
【０３６６】
次に、絶縁膜１６を例えば異方性エッチングによりエッチバックする。このようにして、キャップ絶縁膜ＣＰ２Ａの両方の側面、および、キャップ絶縁膜ＣＰ２Ｂの両方の側面に、選択的に絶縁膜１６を残すことにより、図６３に示すように、絶縁膜１６からなるサイドウォールスペーサＳＷ２を形成する。なお、図６３に示すように、絶縁膜１６をエッチバックする際に、絶縁膜５のうちサイドウォールスペーサＳＷ２で覆われていない部分をエッチングして除去することができる。
【０３６７】
このとき、キャップ絶縁膜ＣＰ２Ａと、キャップ絶縁膜ＣＰ２Ａの両方の側面に形成されたサイドウォールスペーサＳＷ２とからなるキャップ絶縁膜ＣＰ３Ａが形成される。また、キャップ絶縁膜ＣＰ２Ｂと、キャップ絶縁膜ＣＰ２Ｂの両方の側面に形成されたサイドウォールスペーサＳＷ２とからなるキャップ絶縁膜ＣＰ３Ｂが形成される。
【０３６８】
次に、キャップ絶縁膜ＣＰ３Ａ（図６３参照）およびキャップ絶縁膜ＣＰ３Ｂ（図６３参照）をエッチングマスクとして、導電膜４および絶縁膜３を例えばドライエッチングなどによりエッチングしてパターニングする。これにより、図６４に示すように、制御ゲート電極ＣＧＡ、ＣＧＢ、および、ゲート絶縁膜ＧＩ１Ａ、ＧＩ１Ｂが形成される。
【０３６９】
図６４に示すように、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ６とする。溝部ＧＲ６の底部には、半導体基板１の主面１ａが露出している。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。厚さＴＨ１、ＴＨ２に対するキャップ絶縁膜ＣＰ１Ａ、ＣＰ１Ｂの厚さが無視できるとき、溝部ＧＲ６の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ６の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ６とする。
【０３７０】
このとき、溝部ＧＲ６の上端部における幅ＷＤ６を、比較例１における溝部ＧＲ１００の上端部における幅ＷＤ１００に比べて大きくすることができる。
【０３７１】
また、実施の形態１で図２を用いて説明した場合と同様に、制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿って延在するように、形成される。また、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、活性領域ＡＲ１上、素子分離領域ＩＲ１上および活性領域ＡＲ２上を通って、Ｙ軸方向に沿って延在するように、形成される。
【０３７２】
次に、実施の形態１で図１２を用いて説明した工程と同様の工程を行って、半導体基板１の主面１ａ全面に、メモリトランジスタのゲート絶縁膜用の絶縁膜８を形成する。次に、実施の形態１で図１３を用いて説明した工程と同様の工程を行って、図６５に示すように、半導体基板１の主面１ａ全面に、つまり絶縁膜８上に、導電膜９を形成する。
【０３７３】
その後、実施の形態１で図１４〜図２４を用いて説明した工程と同様の工程を行って、図６０を用いて前述した、本実施の形態６の半導体装置が製造される。
【０３７４】
＜本実施の形態の主要な特徴と効果＞
本実施の形態６の半導体装置も、実施の形態１の半導体装置が備えた特徴と同様の特徴を備えている。このような構造により、本実施の形態６の半導体装置も、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０３７５】
ただし、本実施の形態６では、実施の形態１と異なり、制御ゲート電極ＣＧＡ上であって、かつ、キャップ絶縁膜ＣＰ２Ａの制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａには、サイドウォールスペーサＳＷ２が形成されている。また、制御ゲート電極ＣＧＢ上であって、かつ、キャップ絶縁膜ＣＰ２Ｂの制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂには、サイドウォールスペーサＳＷ２が形成されている。キャップ絶縁膜ＣＰ２Ａと、キャップ絶縁膜ＣＰ２Ａの両方の側面のサイドウォールスペーサＳＷ２とは、キャップ絶縁膜ＣＰ３Ａ（図６３参照）を形成し、キャップ絶縁膜ＣＰ２Ｂと、キャップ絶縁膜ＣＰ２Ｂの両方の側面のサイドウォールスペーサＳＷ２とは、キャップ絶縁膜ＣＰ３Ｂ（図６３参照）を形成する。
【０３７６】
例えば本実施の形態６における制御ゲート電極ＣＧＡのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＡのＸ軸方向の幅と等しい場合、本実施の形態６でのキャップ絶縁膜ＣＰ３Ａの側面は、実施の形態１でのキャップ絶縁膜ＣＰ２Ａの側面よりも後退していない。また、例えば本実施の形態６における制御ゲート電極ＣＧＢのＸ軸方向の幅が実施の形態１における制御ゲート電極ＣＧＢのＸ軸方向の幅と等しい場合、本実施の形態６でのキャップ絶縁膜ＣＰ３Ｂの側面は、実施の形態１でのキャップ絶縁膜ＣＰ２Ｂの側面よりも後退していない。
【０３７７】
したがって、本実施の形態６の半導体装置における層間絶縁膜１５中の空洞の発生を防止する効果については、実施の形態１の半導体装置における層間絶縁膜１５中の空洞の発生を防止する効果よりも小さくなる。
【０３７８】
しかし、本実施の形態６では、キャップ絶縁膜ＣＰ３Ａの側面と、制御ゲート電極ＣＧＡの側面との間には段差が形成されていない。同様に、キャップ絶縁膜ＣＰ３Ｂの側面と、制御ゲート電極ＣＧＢの側面との間には段差が形成されていない。
【０３７９】
したがって、図６５を用いて説明した工程を行って、絶縁膜８を形成する際に、絶縁膜８の被覆性および厚さの均一性を向上させることができる。したがって、例えば、制御ゲート電極ＣＧＡとメモリゲート電極ＭＧＡとの間の絶縁性、および、制御ゲート電極ＣＧＢとメモリゲート電極ＭＧＢとの間の絶縁性を容易に向上させることができ、半導体装置の性能をより向上させることができる。
【０３８０】
なお、本実施の形態６でも、実施の形態１と同様に、メモリセルＭＣＡ、ＭＣＢのうちいずれか一方が、本実施の形態６の半導体装置におけるメモリセルの構造と同様の構造を有し、他方が比較例１の半導体装置におけるメモリセルの構造と同様の構造を有している場合でも、比較例１に比べて有利な効果を有する。
【０３８１】
（実施の形態７）
実施の形態１の半導体装置は、不揮発性メモリとして、ＭＯＮＯＳ膜を用いたスプリットゲート型セルからなるメモリセルを有していた。それに対して、実施の形態７の半導体装置は、不揮発性メモリとして、ＮＡＮＤ型のフラッシュメモリからなるメモリセルを有している。
【０３８２】
＜半導体装置の構造＞
図６６は、実施の形態７の半導体装置の要部断面図である。図６７は、実施の形態７の半導体装置におけるＮＡＮＤ型のフラッシュメモリの等価回路図である。
【０３８３】
図６６に示すように、半導体装置は、半導体基板１を有している。また、図６６に示すように、半導体装置は、半導体基板１の主面１ａ側に、メモリセル領域１Ａを有している。
【０３８４】
なお、半導体基板１、活性領域ＡＲ１およびｐ型ウェルＰＷ１の各々は、実施の形態１の半導体装置における半導体基板１、活性領域ＡＲ１およびｐ型ウェルＰＷ１のそれぞれと同様であるので、それらの説明を省略する。
【０３８５】
図６６に示すように、メモリセルＭＣＡとメモリセルＭＣＢとは、ドレイン領域として機能する半導体領域ＭＤを挟んでほぼ対象に配置される。メモリセルＭＣＡとメモリセルＭＣＢとは、図６６のＸ軸方向に沿って並んで配置されている。
【０３８６】
活性領域ＡＲ１では、ｐ型ウェルＰＷ１に、不揮発性メモリとしての２つのメモリセルＭＣＡ、ＭＣＢが形成されている。メモリセルＭＣＡ、ＭＣＢは、ＮＡＮＤ型のフラッシュメモリを構成するメモリセルである。
【０３８７】
メモリセルＭＣＡは、ｎ型の半導体領域ＭＳ、ＭＤと、浮遊ゲート電極ＦＧＡと、制御ゲート電極ＣＧＡとを有している。また、メモリセルＭＣＡは、制御ゲート電極ＣＧＡ上に形成された絶縁膜であるキャップ絶縁膜ＣＰ２Ａを有している。そして、メモリセルＭＣＡは、浮遊ゲート電極ＦＧＡと半導体基板１との間に形成されたゲート絶縁膜ＧＩ３Ａと、浮遊ゲート電極ＦＧＡと制御ゲート電極ＣＧＡとの間に形成された絶縁膜ＧＩ４Ａとを有している。すなわち、ゲート絶縁膜ＧＩ３Ａ、浮遊ゲート電極ＦＧＡ、絶縁膜ＧＩ４Ａ、制御ゲート電極ＣＧＡおよびキャップ絶縁膜ＣＰ２Ａにより、メモリセルＭＣＡが形成されている。
【０３８８】
メモリセルＭＣＢは、ｎ型の半導体領域ＭＳ、ＭＤと、浮遊ゲート電極ＦＧＢと、制御ゲート電極ＣＧＢとを有している。また、メモリセルＭＣＢは、制御ゲート電極ＣＧＢ上に形成された絶縁膜であるキャップ絶縁膜ＣＰ２Ｂを有している。そして、メモリセルＭＣＢは、浮遊ゲート電極ＦＧＢと半導体基板１との間に形成されたゲート絶縁膜ＧＩ３Ｂと、浮遊ゲート電極ＦＧＢと制御ゲート電極ＣＧＢとの間に形成された絶縁膜ＧＩ４Ｂとを有している。すなわち、ゲート絶縁膜ＧＩ３Ｂ、浮遊ゲート電極ＦＧＢ、絶縁膜ＧＩ４Ｂ、制御ゲート電極ＣＧＢおよびキャップ絶縁膜ＣＰ２Ｂにより、メモリセルＭＣＢが形成されている。
【０３８９】
浮遊ゲート電極ＦＧＡ、絶縁膜ＧＩ４Ａ、制御ゲート電極ＣＧＡおよびキャップ絶縁膜ＣＰ２Ａは、図６６における紙面に垂直な方向に延在するように形成されている。また、浮遊ゲート電極ＦＧＢ、絶縁膜ＧＩ４Ｂ、制御ゲート電極ＣＧＢおよびキャップ絶縁膜ＣＰ２Ｂは、図６６における紙面に垂直な方向に延在するように形成されている。なお、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢは、図６６のＸ軸方向に沿って、間隔を空けて配置されている。
【０３９０】
浮遊ゲート電極ＦＧＡは、半導体領域ＭＤおよび半導体領域ＭＳ間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ３Ａを介して形成されており、制御ゲート電極ＣＧＡは、浮遊ゲート電極ＦＧＡ上に、絶縁膜ＧＩ４Ａを介して形成されている。
【０３９１】
浮遊ゲート電極ＦＧＢは、半導体領域ＭＤおよび半導体領域ＭＳ間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、ゲート絶縁膜ＧＩ３Ｂを介して形成されており、制御ゲート電極ＣＧＢは、浮遊ゲート電極ＦＧＢ上に、絶縁膜ＧＩ４Ｂを介して形成されている。
【０３９２】
ゲート絶縁膜ＧＩ３Ａおよびゲート絶縁膜ＧＩ３Ｂは、絶縁膜３からなる。絶縁膜３を、実施の形態１における絶縁膜３と同様の絶縁膜とすることができる。
【０３９３】
絶縁膜ＧＩ４Ａおよび絶縁膜ＧＩ４Ｂは、絶縁膜８からなる。また、絶縁膜８を、実施の形態１における絶縁膜８と同様の絶縁膜とすることができる。
【０３９４】
浮遊ゲート電極ＦＧＡおよび浮遊ゲート電極ＦＧＢは、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などの導電膜４ｃからなる。制御ゲート電極ＣＧＡおよび制御ゲート電極ＣＧＢは、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などの導電膜４ｄからなる。導電膜４ｃおよび導電膜４ｄは、実施の形態１の導電膜４と同様の導電膜とすることができる。
【０３９５】
キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂは、実施の形態１と同様に、例えば窒化シリコン膜などの絶縁膜である。キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂを、例えば５０〜１００ｎｍ程度の厚さを有する絶縁膜とすることができる。
【０３９６】
半導体領域ＭＳ、半導体領域ＭＤおよびサイドウォールスペーサＳＷ１の各々は、実施の形態１における半導体領域ＭＳ、半導体領域ＭＤおよびサイドウォールスペーサＳＷ１のそれぞれと同様とすることができる。また、絶縁膜１４、層間絶縁膜１５、コンタクトホールＣＮＴ１、ＣＮＴ２（図示は省略）、プラグＰＧ１、ＰＧ２（図示は省略）の各々は、実施の形態１における絶縁膜１４、層間絶縁膜１５、コンタクトホールＣＮＴ１、ＣＮＴ２（図２参照）、プラグＰＧ１、ＰＧ２（図２参照）のそれぞれと同様とすることができる。
【０３９７】
本実施の形態７では、主面１ａ内において、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりも制御ゲート電極ＣＧＢ側と反対側に位置する。また、主面１ａ内において、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりも制御ゲート電極ＣＧＡ側と反対側に位置する。
【０３９８】
次に、本実施の形態７の半導体装置の動作を説明する。
【０３９９】
図６７に示すように、本実施の形態７の半導体装置におけるＮＡＮＤ型のフラッシュメモリでは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択トランジスタＴＲ１１と、互いに直列接続された複数のメモリセルＭＣ１１〜ＭＣ１４と、ソース線側選択トランジスタＴＲ１２とが、直列に接続されている。ビット線側選択トランジスタＴＲ１１は、ビット線側選択ゲートＢＬＧ１を有し、ビット線側選択ゲートＢＬＧ１は、ビット線側選択ゲートＢＬＧ１に、ビット線側選択トランジスタＴＲ１１を制御するための電圧を印加する周辺回路のトランジスタ（図示は省略）に接続されている。メモリセルＭＣ１１〜ＭＣ１４の各々は、制御ゲートＣＧ１〜ＣＧ４のそれぞれを有し、制御ゲートＣＧ１〜ＣＧ４のそれぞれは、メモリセルＭＣ１１〜ＭＣ１４の各々を制御するための電圧を印加する周辺回路のトランジスタ（図示は省略）に接続されている。ソース線側選択トランジスタＴＲ１２は、ソース線側選択ゲートＳＬＧ２を有し、ソース線側選択ゲートＳＬＧ２は、ソース線側選択ゲートＳＬＧ２に、ソース線側選択トランジスタＴＲ１２を制御するための電圧を印加する周辺回路のトランジスタ（図示は省略）に接続されている。
【０４００】
なお、図６７を用いて説明したメモリセルのうち、例えばメモリセルＭＣ１１とメモリセルＭＣ１２の各々が、図６６を用いて説明したメモリセルＭＣＡとメモリセルＭＣＢのそれぞれに対応する。また、本実施の形態７では、ＮＡＮＤ型のフラッシュメモリに適用した例について説明するが、例えばＮＯＲ型などのＮＡＮＤ型以外のフラッシュメモリにも適用することができる。
【０４０１】
＜半導体装置の製造方法＞
次に、本実施の形態７の半導体装置の製造方法について説明する。
【０４０２】
図６８〜図７２は、実施の形態７の半導体装置の製造工程中の要部断面図である。図６８〜図７２は、図６６に示した断面と同一の断面を示している。
【０４０３】
まず、実施の形態１で図６を用いて説明した工程を行って半導体基板１を用意した後、図６８に示すように、半導体基板１の主面１ａ全面に、絶縁膜３、導電膜４ｃ、絶縁膜８、導電膜４ｄおよび絶縁膜６を、下から順に形成する。
【０４０４】
絶縁膜３を形成する工程については、実施の形態１における絶縁膜３を形成する工程と同様にすることができる。導電膜４ｃを形成する工程については、実施の形態１における導電膜４を形成する工程と同様にすることができる。絶縁膜８を形成する工程については、実施の形態１における絶縁膜８を形成する工程と同様にすることができる。導電膜４ｄを形成する工程については、実施の形態１における導電膜４を形成する工程と同様にすることができる。絶縁膜６を形成する工程については、実施の形態１における絶縁膜６を形成する工程と同様にすることができる。
【０４０５】
次に、絶縁膜６、導電膜４ｄ、絶縁膜８、導電膜４ｃおよび絶縁膜３を例えばドライエッチングなどのエッチングによりパターニングする。
【０４０６】
まず、絶縁膜６上にフォトリソグラフィ法を用いてフォトレジストパターン（図示は省略）を形成する。次に、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜６、導電膜４ｄ、絶縁膜８、導電膜４ｃおよび絶縁膜３を例えばドライエッチングなどによりエッチングしてパターニングする。その後、フォトレジストパターンを除去する。
【０４０７】
このようにして、絶縁膜６、導電膜４ｄ、絶縁膜８、導電膜４ｃおよび絶縁膜３がパターニングされ、図６９に示すように、半導体基板１の主面１ａ上に、Ｘ軸方向すなわちゲート長方向に間隔を空けて配置された、導電膜４ｃからなる浮遊ゲート電極ＦＧＡ、および、導電膜４ｃからなる浮遊ゲート電極ＦＧＢが形成される。また、浮遊ゲート電極ＦＧＡ上の導電膜４ｄからなる制御ゲート電極ＣＧＡが形成され、浮遊ゲート電極ＦＧＢ上の導電膜４ｄからなる制御ゲート電極ＣＧＢが形成される。そして、浮遊ゲート電極ＦＧＡと半導体基板１との間の絶縁膜３からなるゲート絶縁膜ＧＩ３Ａが形成され、浮遊ゲート電極ＦＧＢと半導体基板１との間の絶縁膜３からなるゲート絶縁膜ＧＩ３Ｂが形成される。また、浮遊ゲート電極ＦＧＡと制御ゲート電極ＣＧＡとの間の絶縁膜８からなる絶縁膜ＧＩ４Ａが形成され、浮遊ゲート電極ＦＧＢと制御ゲート電極ＣＧＢとの間の絶縁膜８からなる絶縁膜ＧＩ４Ｂが形成される。さらに、制御ゲート電極ＣＧＡ上の絶縁膜６からなるキャップ絶縁膜ＣＰ２Ａが形成され、制御ゲート電極ＣＧＢ上の絶縁膜６からなるキャップ絶縁膜ＣＰ２Ｂが形成される。
【０４０８】
次に、実施の形態１で図１０を用いて説明した工程と同様の工程を行って、図７０に示すように、浮遊ゲート電極ＦＧＡの側面、浮遊ゲート電極ＦＧＢの側面、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、ＳＧ２Ａ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、ＳＧ２Ｂに、絶縁膜７を形成する。
【０４０９】
次に、実施の形態１で図１１を用いて説明した工程と同様の工程を行って、図７１に示すように、キャップ絶縁膜ＣＰ２Ａおよびキャップ絶縁膜ＣＰ２Ｂをエッチング液によりスリミングする。
【０４１０】
このようなスリミングを行うことにより、キャップ絶縁膜ＣＰ２Ａのうち制御ゲート電極ＣＧＢ側の側面ＳＣ１Ａに露出した部分、および、キャップ絶縁膜ＣＰ２Ａのうち制御ゲート電極ＣＧＢ側と反対側の側面ＳＣ２Ａに露出した部分を、エッチングして除去する。また、キャップ絶縁膜ＣＰ２Ｂのうち制御ゲート電極ＣＧＡ側の側面ＳＣ１Ｂに露出した部分、および、キャップ絶縁膜ＣＰ２Ｂのうち制御ゲート電極ＣＧＡ側と反対側の側面ＳＣ２Ｂに露出した部分を、エッチングして除去する。
【０４１１】
その結果、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりも制御ゲート電極ＣＧＢ側と反対側に後退する。また、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりも制御ゲート電極ＣＧＡ側と反対側に後退する。
【０４１２】
このとき、キャップ絶縁膜ＣＰ２ＡのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＡのＸ軸方向すなわちゲート長方向の幅よりも小さくなる。すなわち、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａが、制御ゲート電極ＣＧＡの側面ＳＧ１Ａよりも制御ゲート電極ＣＧＢ側と反対側に後退する。また、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ２Ａが、制御ゲート電極ＣＧＡの側面ＳＧ２Ａよりも制御ゲート電極ＣＧＢ側に後退する。
【０４１３】
また、キャップ絶縁膜ＣＰ２ＢのＸ軸方向すなわちゲート長方向の幅は、制御ゲート電極ＣＧＢのＸ軸方向すなわちゲート長方向の幅よりも小さくなる。すなわち、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂよりも制御ゲート電極ＣＧＡ側と反対側に後退する。また、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ２Ｂが、制御ゲート電極ＣＧＢの側面ＳＧ２Ｂよりも制御ゲート電極ＣＧＡ側に後退する。
【０４１４】
また、図７１に示すように、本実施の形態７では、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａ、および、制御ゲート電極ＣＧＡの側面ＳＧ１Ａを一方の側面とし、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂ、および、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂを他方の側面として形成される溝部を、溝部ＧＲ７とする。溝部ＧＲ７の底部を、半導体基板１の主面１ａとする。また、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔を間隔ＷＤ０とし、浮遊ゲート電極ＦＧＡ、ＦＧＢの厚さ、絶縁膜ＧＩ４Ａ、ＧＩ４Ｂの厚さおよび制御ゲート電極ＣＧＡ、ＣＧＢの厚さの和を厚さＴＨ１とし、キャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さを厚さＴＨ２とする。溝部ＧＲ７の深さは、厚さＴＨ１と厚さＴＨ２との和に等しくなる。さらに、溝部ＧＲ７の上端部におけるＸ軸方向すなわちゲート長方向の幅を幅ＷＤ７とする。
【０４１５】
このとき、間隔ＷＤ０は、例えば１５０〜２００ｎｍ程度とすることができる。また、厚さＴＨ１は、例えば１４０〜１６０ｎｍ程度とすることができる。これは、浮遊ゲート電極ＦＧＡ、ＦＧＢの厚さを例えば７０〜８０ｎｍ程度とし、絶縁膜ＧＩ４Ａ、ＧＩ４Ｂの厚さを例えば１５ｎｍ程度とし、制御ゲート電極ＣＧＡ、ＣＧＢの厚さを例えば５５〜６５ｎｍ程度とした場合である。また、厚さＴＨ２は、例えば３５〜４５ｎｍ程度とすることができ、このとき、溝部ＧＲ７の深さは、例えば１７５〜２０５ｎｍ程度とすることができる。なお、スリミング前のキャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの厚さは、４５〜５５ｎｍ程度とすることができ、スリミングによりキャップ絶縁膜ＣＰ２Ａ、ＣＰ２Ｂの側面ＳＣ１Ａ、ＳＣ１Ｂが後退する距離、すなわち後退量は、５〜１０ｎｍ程度とすることができる。
【０４１６】
このような構造により、幅ＷＤ７は、制御ゲート電極ＣＧＡの側面ＳＧ１Ａと制御ゲート電極ＣＧＢの側面ＳＧ１Ｂとの間隔ＷＤ０よりも大きくなる。そのため、Ｘ軸方向すなわちゲート長方向に沿って、端部ＥＰ１Ａが側面ＳＧ１Ａと同一の位置に位置し、かつ、端部ＥＰ１Ｂが側面ＳＧ１Ｂと同一の位置に位置する場合に比べ、幅ＷＤ７を大きくすることができる。これにより、層間絶縁膜１５を形成する際に、溝部ＧＲ７の内部に層間絶縁膜１５の原料が到達しやすくなり、溝部ＧＲ７の内部において、層間絶縁膜１５に空洞が発生することを防止することができる。
【０４１７】
次に、実施の形態１で図１８を用いて説明したように、ｎ−型半導体領域１１ａ、１１ｂを形成する。
【０４１８】
次に、実施の形態１で図１９を用いて説明した工程と同様の工程を行って、図７２に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、および、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａに、サイドウォールスペーサＳＷ１を形成する。また、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、および、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂに、サイドウォールスペーサＳＷ１を形成する。
【０４１９】
なお、図７２に示すように、制御ゲート電極ＣＧＡの側面ＳＧ１Ａ、および、キャップ絶縁膜ＣＰ２Ａの側面ＳＣ１Ａに形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＡである。また、制御ゲート電極ＣＧＢの側面ＳＧ１Ｂ、および、キャップ絶縁膜ＣＰ２Ｂの側面ＳＣ１Ｂに形成されたサイドウォールスペーサＳＷ１は、サイドウォールスペーサＳＷＢである。
【０４２０】
次に、実施の形態１で図１９を用いて説明したように、ｎ＋型半導体領域１２ａ、１２ｂを形成する。これにより、図７２に示すように、浮遊ゲート電極ＦＧＡ、制御ゲート電極ＣＧＡ、ゲート絶縁膜ＧＩ３Ａ、絶縁膜ＧＩ４Ａおよびキャップ絶縁膜ＣＰ２Ａにより、メモリセルＭＣＡが形成される。また、浮遊ゲート電極ＦＧＢ、制御ゲート電極ＣＧＢ、ゲート絶縁膜ＧＩ３Ｂ、絶縁膜ＧＩ４Ｂおよびキャップ絶縁膜ＣＰ２Ｂにより、メモリセルＭＣＢが形成される。
【０４２１】
その後、実施の形態１で図２０〜図２２を用いて説明した工程と同様の工程を行って、図６６を用いて前述した、本実施の形態７の半導体装置が製造される。
【０４２２】
＜本実施の形態の主要な特徴と効果＞
本実施の形態７の半導体装置も、実施の形態１の半導体装置が備えた特徴と同様の特徴を備えている。
【０４２３】
例えば本実施の形態７の半導体装置でも、実施の形態１の半導体装置と同様に、キャップ絶縁膜ＣＰ２Ａの上面における制御ゲート電極ＣＧＢ側の端部ＥＰ１Ａが、制御ゲート電極ＣＧＡの制御ゲート電極ＣＧＢ側の側面ＳＧ１Ａよりも後退している。また、キャップ絶縁膜ＣＰ２Ｂの上面における制御ゲート電極ＣＧＡ側の端部ＥＰ１Ｂが、制御ゲート電極ＣＧＢの制御ゲート電極ＣＧＡ側の側面ＳＧ１Ｂよりも後退している。
【０４２４】
このような構造により、本実施の形態７の半導体装置も、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０４２５】
例えば、層間絶縁膜１５を例えばＣＶＤ法により形成する際に、原料がサイドウォールスペーサＳＷＡとサイドウォールスペーサＳＷＢとの間に到達しやすくなる。そのため、層間絶縁膜１５のうちサイドウォールスペーサＳＷＡとサイドウォールスペーサＳＷＢとの間の部分に空洞ＣＶ（図６６参照）が発生することを防止または抑制することができる。すなわち、層間絶縁膜１５のうち制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間の部分に空洞ＣＶが発生することを防止または抑制することができる。
【０４２６】
したがって、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの間にプラグが形成されない場合でも、層間絶縁膜１５に空洞ＣＶが形成されないので、空洞ＣＶの内部に導電膜などが形成されてメモリセルが他の部分と電気的に短絡されることを防止または抑制することができる。そのため、半導体装置の性能を向上させることができる。
【０４２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０４２８】
１  半導体基板
１ａ  主面
１Ａ  メモリセル領域
２  素子分離膜
３  絶縁膜
４、４ｃ、４ｄ  導電膜
４ａ  反応生成物
４ｂ  パターン
５、６、７、８  絶縁膜
８ａ、８ｃ  酸化シリコン膜
８ｂ  窒化シリコン膜
９  導電膜
１０、１０ａ、１０ｂ  絶縁膜
１１ａ、１１ｂ  ｎ−型半導体領域
１２ａ、１２ｂ  ｎ＋型半導体領域
１３  金属シリサイド層
１４  絶縁膜
１５  層間絶縁膜
１６  絶縁膜
Ａ１Ａ、Ａ１Ｂ  角部
ＡＲ１、ＡＲ２  活性領域
ＢＬ  ビット線
ＢＬＧ１  ビット線側選択ゲート
ＢＲ１  バリア導電膜
ＣＧ１〜ＣＧ４  制御ゲート
ＣＧＡ、ＣＧＢ  制御ゲート電極
ＣＮＴ１、ＣＮＴ２  コンタクトホール
ＣＰ１Ａ、ＣＰ１Ｂ、ＣＰ２Ａ、ＣＰ２Ｂ  キャップ絶縁膜
ＣＰ３Ａ、ＣＰ３Ｂ  キャップ絶縁膜
ＣＶ  空洞
ＥＰ１Ａ、ＥＰ１Ｂ  端部
ＦＧＡ、ＦＧＢ  浮遊ゲート電極
ＧＲ１〜ＧＲ７  溝部
ＧＩ１Ａ、ＧＩ１Ｂ、ＧＩ２Ａ、ＧＩ２Ｂ、ＧＩ３Ａ、ＧＩ３Ｂ  ゲート絶縁膜
ＧＩ４Ａ、ＧＩ４Ｂ  絶縁膜
ＩＲ１  素子分離領域
ＭＣ１１〜ＭＣ１４  メモリセル
ＭＣＡ、ＭＣＢ、ＭＣＡ、ＭＣＢ  メモリセル
ＭＣＦ１  主導電膜
ＭＤ、ＭＳ  半導体領域
ＭＧＡ、ＭＧＢ  メモリゲート電極
ＰＧ１、ＰＧ２  プラグ
ＰＲ１〜ＰＲ４  フォトレジストパターン
ＰＷ１  ｐ型ウェル
ＳＣ１Ａ、ＳＣ１Ｂ、ＳＣ２Ａ、ＳＣ２Ｂ  側面
ＳＧ１Ａ、ＳＧ１Ｂ、ＳＧ２Ａ、ＳＧ２Ｂ  側面
ＳＬＧ２  ソース線側選択ゲート
ＳＰ１  スペーサ
ＳＷ１、ＳＷ２、ＳＷＡ、ＳＷＢ  サイドウォールスペーサ
ＴＨ１、ＴＨ２  厚さ
ＴＲ１１  ビット線側選択トランジスタ
ＴＲ１２  ソース線側選択トランジスタ
ＶＳ  ソース線
ＷＤ０  間隔
ＷＤ１〜ＷＤ７  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2014167999.tif 000014
【図１３】
2014167999.tif 000015
【図１４】
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【図１５】
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【図１６】
2014167999.tif 000018
【図１７】
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【図１８】
2014167999.tif 000020
【図１９】
2014167999.tif 000021
【図２０】
2014167999.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2014167999.tif 000039
【図３８】
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【図３９】
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【図４０】
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【図４１】
2014167999.tif 000043
【図４２】
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【図４３】
2014167999.tif 000045
【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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