(57)【要約】【課題】  シャロートレンチアイソレーション（ＳＴＩ）領域と対応する半導体装置との間の界面特性を向上させた電子装置及びその製造方法を提供する。【解決手段】  電子装置は、基板と、該基板上側の埋込酸化物（ＢＯＸ）層と、該ＢＯＸ層の上側の少なくとも１個の半導体装置と、該基板内で且つ該少なくとも１個の半導体装置に隣接した少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）領域と、を含むことが可能である。該少なくとも１個のＳＴＩ領域は該基板との側壁表面を画定し且つ該側壁表面の底部部分をライニングする酸化物層と、該底部部分上方の該側壁表面の上部部分をライニングする窒化物層と、該窒化物層及び酸化物層内の絶縁物質と、を含むことが可能である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電子装置において、
基板、
前記基板の上側の埋込酸化物（ＢＯＸ）層、
前記ＢＯＸ層の上側の少なくとも１個の半導体装置、
前記基板内で前記少なくとも１個の半導体装置に隣接しており、前記基板と側壁表面を画定している少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）領域、
を有しており、前記少なくとも１個のＳＴＩ領域が、
前記側壁表面の底部部分をライニングしている酸化物層と、
前記底部部分上方の前記側壁表面の上部部分をライニングしている窒化物層と、
前記窒化物層及び酸化物層内の絶縁物質と、
を有している、電子装置。
【請求項２】
請求項１において、前記窒化物層が窒化シリコン（ＳｉＮ）層を有している電子装置。
【請求項３】
請求項１において、前記酸化物層がハフニウム酸化物（ＨｆＯ２）層を有している電子装置。
【請求項４】
請求項１において、前記窒化物層が前記ＢＯＸ層の上方を延在している電子装置。
【請求項５】
請求項１において、前記酸化物層が前記少なくとも１個の半導体装置下側で終端している電子措置。
【請求項６】
請求項１において、前記絶縁物質が前記窒化物層及び酸化物層とは異なるものである電子装置。
【請求項７】
請求項１において、前記絶縁物質が二酸化シリコン（ＳｉＯ２）を有している電子装置。
【請求項８】
請求項１において、前記少なくとも１個の半導体装置が少なくとも１個の電界効果トランジスタ（ＦＥＴ）を有している電子装置。
【請求項９】
請求項８において、前記少なくとも１個のＦＥＴが隆起型ソース及びドレイン領域とそれらの間のチャンネル領域とを有している電子装置。
【請求項１０】
請求項１において、前記少なくとも１個のＳＴＩ領域が、前記少なくとも１個の半導体装置の両側に複数個のＳＴＩ領域を有してい電子装置。
【請求項１１】
電子装置において、
基板、
前記基板の上側の埋込酸化物（ＢＯＸ）層、
前記ＢＯＸ層の上側の少なくとも１個の半導体装置、
前記基板内で且つ前記少なくとも１個の半導体装置に隣接している少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）領域であって前記基板と側壁表面を画定している少なくとも１個のＳＴＩ領域、
を有しており、前記少なくとも１個のＳＴＩ領域が、
前記側壁表面の底部部分をライニングするハフニウム酸化物（ＨｆＯ２）層と、
前記底部部分上方の前記側壁表面の上部部分をライニングする窒化シリコン（ＳｉＮ）層と、
前記ＳｉＮ層及びＨｆＯ２層内の絶縁物質と、
を有している電子装置。
【請求項１２】
請求項１１において、前記ＳｉＮ層が前記ＢＯＸ層の上方を延在している電子装置。
【請求項１３】
請求項１１において、前記ＨｆＯ２層が前記少なくとも１個の半導体装置下側で終端している電子装置。
【請求項１４】
請求項１１において、前記絶縁物質が前記窒化物層及び酸化物層とは異なるものである電子装置。
【請求項１５】
電子装置を製造する方法において、
基板の上側に埋込酸化物（ＢＯＸ）層を具備する基板内に少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）領域を形成する場合に、少なくとも、
前記基板内にトレンチを形成して前記基板との側壁表面を画定し、
前記側壁表面の底部部分を酸化物層でライニングし、
前記底部部分上方の前記側壁表面の上部部分を窒化物層でライニングし、且つ
前記窒化物層及び酸化物層内に絶縁物質を付着させ、且つ
前記少なくとも１個のＳＴＩ領域に隣接して前記ＢＯＸ層の上側に少なくとも１個の半導体装置を形成する、
ことを包含している方法。
【請求項１６】
請求項１５において、前記側壁表面の底部部分をライニングする場合に、更に、
前記トレンチを前記酸化物層でライニングし、且つ
前記酸化物層を前記底部部分に至るまで下方へエッチング除去する、
ことを包含している方法。
【請求項１７】
請求項１５において、前記窒化物層が窒化シリコン（ＳｉＮ）層を有している方法。
【請求項１８】
請求項１５において、前記酸化物層がハフニウム酸化物（ＨｆＯ２）層を有している方法。
【請求項１９】
請求項１５において、前記窒化物層が前記ＢＯＸ層の上方を延在している方法。
【請求項２０】
請求項１５において、前記酸化物層が前記少なくとも１個の半導体装置の下側で終端している方法。
【請求項２１】
請求項１５において、前記絶縁物質が前記窒化物層及び酸化物層とは異なるものである方法。
【請求項２２】
請求項１５において、前記絶縁物質が二酸化シリコン（ＳｉＯ２）を有している方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の分野に関するものであって、更に詳細には、半導体装置及び関連方法に関するものである。
【背景技術】
【０００２】
極薄ボディ及び埋込酸化物（ＢＯＸ）装置（ＵＴＢＢ）は、半導体装置のスケーリングを改善することを可能とするという点において魅力的な装置構成である。ＵＴＢＢは、典型的に、チャンネル領域として極薄Ｓｉボディを包含しており、それは完全に空乏化され且つ短チャンネル効果（ＳＣＥ）制御にとって有益的なことである。又、一層薄いＢＯＸ（約２５ｎｍ又はそれより薄い）場合には、一層厚いＢＯＸ（５０ｎｍを越える）を有するＥＴＳＯＩ（極めて薄いシリコン・オン・インシュレータ）と比較して、ＵＴＢＢはより良いスケーリング能力と、妥当なバックバイアスを印加することによるスレッシュホールド電圧（Ｖｔ）を調整する能力と、を与える。
【０００３】
シャロートレンチアイソレーション（ＳＴＩ）領域は、典型的に、半導体装置（例えば、電界効果トランジスタ（ＦＥＴ））を互いに電気的に分離するためにＵＴＢＢ装置において使用される。しかしながら、極薄層の場合には、典型的な処理操作はＳＴＩ領域の界面にディボット（divot）、即ち窪み、を発生させる場合があり、それが装置ソース／ドレイン領域からＳｉ基板への短絡となる場合がある。
【０００４】
ＳＴＩ分離構造を向上させるために種々のアプローチが通常使用されている。一つのこの様な例は米国特許公開番号第２０１０／０１１９２９６号（発明者Anderson et al.）に記載されており、それはトレンチ発生型トランジスタ構成に関するものであって、トランジスタのソース及びドレインは半導体・オン・インシュレータ（ＳＯＩ）ウエハのハンドル基板の半導体物質内のドープした領域によって画定される。ゲート電極は、絶縁層によってハンドルウエハから離隔されているＳＯＩウエハの半導体層から画定することが可能である。
【０００５】
上述した如き形態が存在するにも拘らず、ＳＴＩ領域に対して更なる向上が所望される場合があり、特に、ＵＴＢＢ装置などの比較的小型の寸法が使用される場合にそうである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開番号第２０１０／０１１９２９６号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述したことに鑑み、本発明は、シャロートレンチアイソレーション（ＳＴＩ）領域と対応する半導体装置との間の界面特性を向上させた電子装置及びその製造方法を提供することを目的とする
【課題を解決するための手段】
【０００８】
この及びその他の目的、特徴、及び利点は、基板と、該基板の上側の埋込酸化物（ＢＯＸ）層と、該ＢＯＸ層の上側の少なくとも１個の半導体装置と、該基板内で且つ該少なくとも１個の半導体装置に隣接した少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）とを包含することが可能な電子装置によって提供される。該少なくとも１個のＳＴＩ領域は該基板との側壁表面を画定し、且つ該側壁の底部部分をライニングする酸化物層と、該底部部分の上方で該側壁表面の上部部分をライニングする窒化物層と、該窒化物層及び酸化物層内の絶縁物質と、を包含する場合がある。従って、ＳＴＩ領域は、ＳＴＩ領域と対応する半導体装置との間の界面においての電気的短絡の蓋然性を有益的に減少させることが可能である。
【０００９】
より詳細に説明すると、例えば、該窒化物層は窒化シリコン（ＳｉＮ）層を有することが可能であり、且つ該酸化物層はハフニウム酸化物（ＨｆＯ２）層を有することが可能である。該窒化物層は、該ＢＯＸ層上方を延在することが可能であり、且つ該酸化物層は該少なくとも１個の半導体装置下側で終端することが可能である。更に、該絶縁物質は該窒化物及び酸化物層とは異なるものとすることが可能である。例示として、該絶縁物質は二酸化シリコン（ＳｉＯ２）を有することが可能である。
【００１０】
該少なくとも１個の半導体装置は、例えば、少なくとも１個の電界効果トランジスタ（ＦＥＴ）を有することが可能である。より詳細に説明すると、該少なくとも１個のＦＥＴは、隆起型ソース及びドレイン領域と、それらの間のチャンネル領域と、を有することが可能である。更に、該少なくとも１個のＳＴＩ領域は、該少なくとも１個の半導体装置の両側に複数個のＳＴＩ領域を有することが可能である。
【００１１】
電子装置を製造する方法は、基板の上側にＢＯＸ層を有する基板内に少なくとも１個のＳＴＩ領域を形成することを包含することが可能である。このことは、少なくとも、基板との側壁表面を画定するトレンチを基板内に形成し、該側壁表面の底部部分を酸化物層でライニングし、該底部部分上方の該側壁表面の上部部分を窒化物層でライニングし、且つ該窒化物層及び酸化物層内に絶縁物質をデポジット（deposit）即ち付着させること、により行うことが可能である。本方法は、更に、該少なくとも１個のＳＴＩ領域に隣接し該ＢＯＸ層の上側に少なくとも１個の半導体装置を形成することを包含することが可能である。
【図面の簡単な説明】
【００１２】
【図１】向上させたＳＴＩ領域を包含する本発明に基く電子装置の概略断面図。
【図２】図１の電子装置を製造する方法を例示したフローチャート。
【図３】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図４】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図５】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図６】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図７】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図８】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図９】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図１０】図１の電子装置を製造する一連の段階中の或る段階を例示した概略断面図。
【図１１】図３乃至１０に示した夫々の段階に対応するフローチャート。
【発明を実施するための形態】
【００１３】
以後、本発明の好適実施例を示した添付の図面を参照して本発明をより詳細に説明する。しかしながら、本発明は、多くの異なる形態で実現することが可能であり、ここに説明する実施例に制限するものとして解釈されるべきではない。そうではなく、これらの実施例は、本開示が完璧で且つ完全なものであり、且つ当業者にとって本発明の範囲を完全に伝達するように提供されるものである。全体にわたり、同様の参照番号は同様の要素を参照するものである。
【００１４】
最初に図１を参照して、電子装置３０について説明する。図示例においては、電子装置３０はＵＴＢＢ構成であり、それは、例示的には、基板３１と、該基板の上側の埋込酸化物層３２と、該ＢＯＸ層の上側の１個又はそれ以上の半導体装置３３と、を包含している。図示例においては、基板３１はシリコン基板とすることが可能であるが、異なる実施例においてはその他の適宜の基板（例えば、ゲルマニウム、ＳｉＧｅなど）を使用することも可能である。又、本例における半導体装置３３は、隆起型ソース及びドレイン領域３４，３５と、ゲート３６とを包含する電界効果トランジスタ（ＦＥＴ）である。典型的な実現例においては、複数個の半導体装置３３（例えば、ＦＥＴ）をＵＴＢＢウエハ上に形成することが可能であり、それらは、以下に後述される如く、ＳＴＩ領域３７によって互いに分離されている。隆起型ソース及びドレイン領域３４，３５は、イントリンシックシリコン、インシチュボロンドープ型ＳｉＧｅ、インシチュ燐ドープ型Ｓｉ／ＳｉＣ等の種々のタイプのものとすることが可能である。
【００１５】
ゲート３６は、例示的に、チャンネル層４１の上側にあるゲート絶縁層４０と、該ゲート絶縁層の上側のゲート電極４２と、を包含している。ゲートコンタクト４３がゲート電極層４２の上側に存在している。図示した如くに、誘電体側壁スペーサ４４がゲートコンタクト層４３に隣接している。夫々のソース及びドレインシリサイド領域７０，７１及びコンタクト４６，４７が隆起型ソース及びドレイン領域３４，３５の上にある。
【００１６】
背景として説明すると、比較的薄いＢＯＸ層３２に起因して、ＵＴＢＢ装置は、ＣＭＯＳ装置製造において使用されるＨＦクリーニングに影響される場合がある。より詳細に説明すると、ＳＴＩ領域３７は二酸化シリコン（ＳｉＯ２）等の絶縁体３８で充填されており、それは、たとえば、ＨＦクリーニング期間中に凹所が形成されて、ＳＴＩ領域及びソース／ドレイン領域３４，３５の界面においてディボット、即ち窪みを形成する場合がある。このことは、ソース／ドレイン領域３４，３５から基板３１への短絡を発生する場合がある。例えば、ソース及びドレインコンタクト４６，４７用のシリサイド領域７０，７１を付着する場合に、シリサイドの集塊が該ディボット内に発生する場合があり、そのことが短絡を発生する場合がある。別の短絡の潜在的な発生原因は、隆起型ソース及びドレイン領域３４，３５の形成からの該ディボット内でのエピタキシャルシリコンの過剰成長である。短絡の更に別の潜在的な発生原因は、コンタクト４６，４７用のソース／ドレインコンタクト物質の過剰エッチ／付着が該ディボット内に運ばれることである。
【００１７】
このタイプの短絡を減少させるために試みられている一つの技術は、ロバスト、即ち堅牢、なＳＴＩライナーを形成することである。結晶化ハフニウム酸化物（ＨｆＯ２）ＳＴＩライナーは使用されている一つの物質である。この物質は、多くのウエットエッチャントに対する強い耐性を有しており、且つアニーリング時のコンタクトエッチプロセス期間中にドライ反応性イオンエッチング（ＲＩＥ）物質をブロックするのに充分に強いものである。しかしながら、従来のアプローチは、ＨｆＯ２ライナーを付着させ、次いで、単にＳＴＩ領域３７をＳｉＯ２等の絶縁体で充填するだけのものである。しかも、このプロセスは安定でない場合があり、且つ爾後の化学的機械的研磨／平坦化（ＣＭＰ）ステップに対して敏感すぎる場合がある。
【００１８】
更に図２を参照して、ＵＴＢＢ電子装置３０を製造するための例示的なアプローチを最初に説明する。フローチャート１００を参照すると、ブロック１０１において開始して、本方法は、通常、ブロック１０２において、基板３２内にトレンチ６２（図４）を形成して該基板及びＢＯＸ層３２との側壁表面を画定し、且つブロック１０３において、該側壁表面の底部部分５０を酸化物層５３（例えば、ＨｆＯ２）でライニングする、ことを包含している。本方法は、更に、例示的に、ブロック１０４において、底部部分５０の上方の側壁表面の上部部分５２を窒化物層５１（例えば、ＳｉＮ）でライニングし、且つブロック１０５において、該窒化物層及び酸化物層内に絶縁物質３８を付着させる、ことを包含している。本方法は、更に、ブロック１０６において、ＳＴＩ領域３７に隣接してＢＯＸ層３２の上側に半導体装置３３を形成することを包含しており、これにより図２に例示されている方法を終了する（ブロック１０７）。
【００１９】
電子装置３０に対する製造プロセスを図３−８及び図１１のフローチャート１１０を参照して更に詳細に説明する。ブロック１１１において開始して、基板３１、ＢＯＸ層３２、及び極薄シリコン層４１（これは後にパターニングされてチャンネルを与える）が幾つかの実施例におけるＵＴＢＢウエハとして提供される。パッド酸化物層６０をシリコン層４１の上側に形成することが可能であり、且つＳｉＮ膜６１を、ブロック１１２（図３）において、パッド酸化物層上に付着させる。例示として、ＳｉＮ膜６１は、約５０乃至８０ｎｍの範囲内の厚さを有することが可能であり、パッド酸化物層６０は約５ｎｍの厚さを有することが可能であり、且つシリコン層４１は約１０ｎｍ以下の厚さを有することが可能であるが、別の実施例においてはその他の寸法を使用することが可能である。
【００２０】
次いで、ブロック１１３において、リソグラフィを実施してアクティブ（ＲＸ）領域を画定し且つ保護することが可能であり、従ってトレンチ６２をＳＴＩ領域３７用にエッチングすることが可能である。次いで、ブロック１１４（図４）において、ＨｆＯ２ライナー５３をトレンチ６２内に及びＳｉＮ膜６１上に付着させることが可能である。次いで、例えば、高アスペクト比プロセス（ＨＡＲＰ）ＳｉＯ２付着を使用して、ライニングしたトレンチ６２を絶縁体３８で充填（ブロック１１５）するが、別の実施例においては、その他の適宜の絶縁体を使用することも可能である。ブロック１１６において、アニールステップを実施し、それはＨＡＲＰＳｉＯ２用の比較的高温のアニール（例えば、１０５０−１１５０℃）とすることが可能である。ブロック１１７において、ＣＭＰステップを実施してＨＡＲＰＳｉＯ２絶縁体３８をＳｉＮ膜６１のレベルまで平坦化させることが可能である（図５）。
【００２１】
次いで、ブロック１１８（図６）において、ＨＡＲＰＳｉＯ２絶縁体３８をＨｆＯ２ライナー５３内において極薄Ｓｉ層４１の上方へレベルまで下方へ凹設させることが可能である。次いで、選択的ＨＫエッチを使用して（ブロック１１９）ＳｉＮパッド膜６１から全てのＨＫを除去し、且つ、図７に示されている如く、ＢＯＸ層３２、Ｓｉ層４１、及びパッド酸化物層６０に隣接してＳＴＩ領域３７内側に小さなギャップ７０を形成することが可能である。ギャップ７０の底部はＳＴＩ領域３７の底部部分５０に対する上部即ち終端点を画定する。図示例においては、ギャップ７０の底部はＢＯＸ層３２の上部表面及び下部表面の間にあり、且つ、例えば、該ＢＯＸ層のほぼ上半分とすることが可能である。
【００２２】
次いで、ブロック１２０（図８）において、コンフォーマルＳｉＮ層５１を付着させてＨＫＲＩＥから得られたギャップ７０を充填し且つ絶縁物質３８をシールすることが可能である。例として、高温ｉＲＡＤＳｉＮを付着させることが可能であり、それは非常にコンフォーマルであり且つ非常に高いＨＦ耐性を有している。トレンチ６２の開放部分は、再度、ブロック１２１において、上述した如く、ＨＡＲＰＳｉＯ２９０で充填し且つアニールすることが可能であり、且つ、ブロック１２２（図９）において、別のＣＭＰステップを実施してＳｉＮ層５１まで下方へ平坦化させることが可能である。次いで、ブロック１２３において、ディグレージング（deglazing）を実施して絶縁体物質９０を減少させ、且つブロック１２４（図１０）において、ＲＩＥ又はウエットエッチ（例えば、高温燐酸）を使用してＳｉＮ層５１を除去することが可能である。高温燐酸が使用される場合には、ライナー領域内への過剰なＳｉＮエッチを回避することを助けるためにその量を制御することが望ましい場合がある。次いで、ブロック１２５において、更なる従来の処理ステップを実施して、ゲート３６と、隆起型ソース／ドレイン領域３４，３５と、シリサイド領域７０，７１と、コンタクト４６，４７とを形成し且つ図１に示した半導体装置３３を完成することが可能であり、そのことは図１１に例示した方法を終了させる（ブロック１２６）。
【００２３】
従って、理解される如く、上述したプロセスの結果として、ＨＦの量によるＳＴＩの消費は、ＳｉＮライナー５１によってブロックされる。そうであるから、このアプローチは、２個又はそれ以上のゲートスタックを形成するために比較的大きなＨＦの量を使用することを可能とする場合がある。即ち、２個又はそれ以上のゲートスタックが使用される場合には、クリーニングのためにより一層のＨＦが典型的に必要とされる。更に、強力なＨｆＯ２ライナー５３は、有益的に、コンタクトエッチプロセスに起因するソース／ドレイン対基板の短絡を防止することに貢献する。
【００２４】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体例に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに、種々の変形が可能であることは勿論である。
【符号の説明】
【００２５】
３０：電子装置
３１：基板
３２：埋込酸化物層
３３：半導体装置
３４：隆起型ソース領域
３５：隆起型ドレイン領域
３６：ゲート
３７：ＳＴＩ領域
３８：絶縁体
４０：絶縁層
４１：チャンネル層
４２：ゲート電極
４３：ゲートコンタクト層
５１：窒化物層
５３：酸化物層
６２：トレンチ
【図２】
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【図１１】
2014042022.tif 000004
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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