(57)【要約】【課題】内蔵電子部品の低ＥＳＬ化の要求に対して十分に対応できるようにした電子部品内蔵配線板を，その製造方法とともに提供すること。【解決手段】キャビティ１２が形成されているコア基板１１と，キャビティ１２に収容されている電子部品（ＭＬＣＣ）１とを有し，コア基板１１および電子部品１の主表面上に，層間絶縁層と導体配線層とを有する上層部が形成されている電子部品内蔵配線板。ここで電子部品１は，主表面上にその互いに対辺である２辺にそれぞれ沿って設けられた，互いに絶縁された第１，第２の通電電極２，３を有している。また，第１，第２の通電電極２，３が沿っている辺と平行な方向におけるサイズＬが，それらの辺に隣接する２辺と平行な方向のサイズＷより長い形状のものである。さらに，層間絶縁層には，第１の通電電極と導体配線層とを接続する第１導体ビアと，第２の通電電極と導体配線層とを接続する第２導体ビアとが形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
キャビティが形成されているコア基板と，
前記キャビティに収容されている電子部品とを有し，
前記コア基板および前記電子部品の主表面上に，層間絶縁層と導体配線層とを有する上層部が形成されている電子部品内蔵配線板において，
前記電子部品は，
主表面上にその互いに対辺である２辺にそれぞれ沿って設けられた，互いに絶縁された第１および第２の通電電極を有するとともに，
前記第１および第２の通電電極が沿っている辺と平行な方向におけるサイズＬが，それらの辺に隣接する２辺と平行な方向のサイズＷより長い形状のものであり，
前記層間絶縁層に，
前記第１の通電電極と前記導体配線層とを接続する第１導体ビアと，
前記第２の通電電極と前記導体配線層とを接続する第２導体ビアとが形成されていることを特徴とする電子部品内蔵配線板。
【請求項２】
請求項１に記載の電子部品内蔵配線板において，
前記第１および第２導体ビアがそれぞれ複数箇所に形成されており，
前記サイズＬの辺と平行な方向におけるそれらの導体ビア間の距離が５０μｍ以上４００μｍ以下の範囲内にあることを特徴とする電子部品内蔵配線板。
【請求項３】
請求項２に記載の電子部品内蔵配線板において，
複数箇所の前記第１および第２導体ビアのうち，それぞれの中で前記サイズＬの辺と平行な方向に外側に位置するものほど，ビア深さが深いことを特徴とする電子部品内蔵配線板。
【請求項４】
請求項２または請求項３に記載の電子部品内蔵配線板において，
複数箇所の前記第１および第２導体ビアのうちそれぞれの最遠のもの同士の間の前記サイズＬの辺と平行な方向における距離が，前記サイズＬの０．１倍以上０．８倍以下の範囲内にあることを特徴とする電子部品内蔵配線板。
【請求項５】
請求項１から請求項４までのいずれか１つに記載の電子部品内蔵配線板において，
前記第１および第２の通電電極における互いに向き合う側の辺が，中央部ほど互いに近接する向きに張り出す湾曲形状になっていることを特徴とする電子部品内蔵配線板。
【請求項６】
請求項１から請求項５までのいずれか１つに記載の電子部品内蔵配線板において，
前記第１導体ビアと前記第２導体ビアとの間の，前記サイズＷの辺と平行な方向における間隔が，前記サイズＷの０．５倍以上０．８倍以下の範囲内にあることを特徴とする電子部品内蔵配線板。
【請求項７】
請求項１から請求項６までのいずれか１つに記載の電子部品内蔵配線板において，
前記電子部品の主表面のうち前記第１および第２の通電電極によって占められている面積が，主表面の全面積に対して０．５倍以上０．９５倍以下の範囲内にあることを特徴とする電子部品内蔵配線板。
【請求項８】
請求項１から請求項７までのいずれか１つに記載の電子部品内蔵配線板において，前記層間絶縁層の樹脂が，
前記電子部品の主表面における前記第１および第２の通電電極の間の隙間を充填しているとともに，
直径５μｍ以下の無機フィラーを含んでいることを特徴とする電子部品内蔵配線板。
【請求項９】
請求項１から請求項８までのいずれか１つに記載の電子部品内蔵配線板において，
前記第１導体ビアの前記サイズＬの辺のうち近い方からの垂線上の距離の，前記第１の通電電極の当該垂線上での幅に対する比と，
前記第２導体ビアの前記サイズＬの辺のうち近い方からの垂線上の距離の，前記第２の通電電極の当該垂線上での幅に対する比とがいずれも，
０．２以上０．８以下の範囲内にあることを特徴とする電子部品内蔵配線板。
【請求項１０】
請求項１から請求項９までのいずれか１つに記載の電子部品内蔵配線板において，
前記第１導体ビアおよび前記第２導体ビアが，スタックビアであることを特徴とする電子部品内蔵配線板。
【請求項１１】
請求項１から請求項１０までのいずれか１つに記載の電子部品内蔵配線板において，
前記第１導体ビアおよび第２導体ビアがそれぞれ表裏両面に設けられており，
これらの前記第１導体ビアおよび前記第２導体ビアがフィルドビアであることを特徴とする電子部品内蔵配線板。
【請求項１２】
請求項１から請求項１１までのいずれか１つに記載の電子部品内蔵配線板において，
前記第１導体ビアおよび第２導体ビアがそれぞれ表裏両面に設けられており，
表裏の前記第１導体ビア間の位置ずれおよび表裏の前記第２導体ビア間の位置ずれがいずれも，３０μｍを超えないことを特徴とする電子部品内蔵配線板。
【請求項１３】
キャビティが形成されているコア基板の前記キャビティに電子部品を収容し，
前記コア基板および前記電子部品の主表面上に，層間絶縁層と導体配線層とを有する上層部を形成する，電子部品内蔵配線板の製造方法において，
前記電子部品として，
主表面上にその互いに対辺である２辺にそれぞれ沿って設けられた，互いに絶縁された第１および第２の通電電極を有するとともに，
前記第１および第２の通電電極が沿っている辺と平行な方向におけるサイズＬが，それらの辺に隣接する２辺と平行な方向のサイズＷより長い形状であるものを用い，
前記層間絶縁層に，
前記第１の通電電極と前記導体配線層とを接続する第１導体ビアと，
前記第２の通電電極と前記導体配線層とを接続する第２導体ビアとを，
それぞれ複数箇所に，
前記サイズＬの辺と平行な方向におけるそれらの導体ビア間の距離を５０μｍ以上４００μｍ以下の範囲内として形成することを特徴とする電子部品内蔵配線板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，コア基板のキャビティに電子部品が内蔵されており，それらの上に上層が積層されている電子部品内蔵配線板に関する。さらに詳細には，内蔵している電子部品が，例えば多層セラミックコンデンサ（ＭＬＣＣ）等の，互いに絶縁された一対の導体部分を持つものである電子部品内蔵配線板およびその製造方法に関するものである。
【背景技術】
【０００２】
従来の電子部品内蔵配線板としては，特許文献１に記載されたものが挙げられる。同文献の例えば図５に記載された配線板は，「基板３０」（コア基板）の「凹部３０ａ」（キャビティ）に「チップコンデンサ２０」（電子部品）を内蔵した電子部品内蔵配線板である。この種の電子部品内蔵配線板に内蔵される電子部品の例としては，例えば，特許文献２に記載された積層セラミックコンデンサが挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８４８２４号公報
【特許文献２】特開２００９−１７３４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら近年では，機器サイズのコンパクト化が非常に進展しており，それとともに動作速度の高速化も高レベルで求められるようになってきている。ここで動作の高速化に対して障害要因となるのが内蔵する電子部品に寄生するＥＳＬ（有効直列インダクタンス）である。このため，内蔵電子部品のＥＳＬを低減する必要がある。そのためには，コンデンサの両電極端子間の距離を今まで以上に近接させる必要がある。しかし，従来の電子部品では，角形矩形形状の長辺方向の両端に両電極端子が配置されていたため，このような低ＥＳＬ化の要求に対しては不十分であった。
【０００５】
本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，内蔵電子部品の低ＥＳＬ化の要求に対して十分に対応できるようにした電子部品内蔵配線板を，その製造方法とともに提供することにある。
【課題を解決するための手段】
【０００６】
この課題の解決を目的としてなされた本発明の電子部品内蔵配線板は，キャビティが形成されているコア基板と，キャビティに収容されている電子部品とを有し，コア基板および電子部品の主表面上に，層間絶縁層と導体配線層とを有する上層部が形成されているものであって，電子部品は，主表面上にその互いに対辺である２辺にそれぞれ沿って設けられた，互いに絶縁された第１および第２の通電電極を有するとともに，第１および第２の通電電極が沿っている辺と平行な方向におけるサイズＬが，それらの辺に隣接する２辺と平行な方向のサイズＷより長い形状のものであり，層間絶縁層に，第１の通電電極と前記導体配線層とを接続する第１導体ビアと，第２の通電電極と前記導体配線層とを接続する第２導体ビアとが形成されているものである。
【０００７】
この電子部品内蔵配線板では，内蔵する電子部品として，サイズＬがサイズＷより長い縦長形のものを用いている。そしてその縦長形の電子部品を，コア基板の板面上に搭載するのではなくキャビティ内に収容している。さらに上層部に，層間絶縁層を貫通して導体配線層から電子部品の通電電極に接続する導体ビアを設けている。これにより，電子部品への導電経路の寄生インダクタンスを低下させ，縦長形の電子部品自体の低ＥＳＬ性を有効に活かした電子部品内蔵配線板となっている。
【０００８】
本発明の電子部品内蔵配線板では，第１および第２導体ビアがそれぞれ複数箇所に形成されており，サイズＬの辺と平行な方向におけるそれらの導体ビア間の距離が５０μｍ以上４００μｍ以下の範囲内にあることが望ましい。複数の第１および第２導体ビアをこのように配置することで，電子部品への導電経路の寄生インダクタンスをより低下させることができる。
【０００９】
この場合にさらに，複数箇所の第１および第２導体ビアのうち，それぞれの中でサイズＬの辺と平行な方向に外側に位置するものほど，ビア深さが深いことが望ましい。これにより，通電電極が長い縦長形の電子部品に対して複数理導体ビアを設けていても，上層の平坦性が確保される。このため，上層部の多層化がしやすい。
【００１０】
あるいはこの場合に，複数箇所の第１および第２導体ビアのうちそれぞれの最遠のもの同士の間の前記サイズＬの辺と平行な方向における距離が，サイズＬの０．１倍以上０．８倍以下の範囲内にあることが望ましい。電子部品への導電経路の寄生インダクタンスをより低下させつつ，導体ビアのサイズＬの方向への座切れを防止できる。
【００１１】
本発明は，第１および第２の通電電極における互いに向き合う側の辺が，中央部ほど互いに近接する向きに張り出す湾曲形状になっているものにおいて特に有意義である。通電電極が長い縦長形の電子部品では概してこうなりがちである。しかしそれでも，本発明を適用することにより，ＥＳＬの低い電子部品内蔵配線板とすることができる。
【００１２】
本発明ではまた，第１導体ビアと第２導体ビアとの間の，サイズＷの辺と平行な方向における間隔が，サイズＷの０．５倍以上０．８倍以下の範囲内にあることが望ましい。このようにすることにより，導体ビアのサイズＷの方向への座切れを防止しつつ，極限までＥＳＬを低下させた電子部品内蔵配線板とすることができる。
【００１３】
本発明ではまた，電子部品の主表面のうち第１および第２の通電電極によって占められている面積が，主表面の全面積に対して０．５倍以上０．９５倍以下の範囲内にあることが望ましい。このような電子部品は，両通電電極間の短絡が防止されつつ，電子部品自体としてのＥＳＬも低いため，本発明の電子部品内蔵配線板に用いるのに適している。
【００１４】
本発明ではまた，層間絶縁層の樹脂が，電子部品の主表面における第１および第２の通電電極の間の隙間を充填しているとともに，直径５μｍ以下の無機フィラーを含んでいることが望ましい。充填樹脂に含まれる無機フィラーがこのように小径であることにより，通電電極間の隙間にも確実にフィラーが入り込み，通電電極間の絶縁が確実である，という利点がある。また，通電電極間の隙間に確実にフィラーが入り込むことによって，電子部品の通電電極間のセラミック本体とフィラー入り充填樹脂との熱膨張率のミスマッチが小さくなる。これにより，セラミック本体とフィラー入り充填樹脂間の熱膨張率のミスマッチによる剥離を抑制できる。
【００１５】
本発明ではまた，第１導体ビアのサイズＬの辺のうち近い方からの垂線上の距離の，第１の通電電極の当該垂線上での幅に対する比が，０．２以上０．８以下の範囲内にあることが望ましい。むろん，第２導体ビアについても同様である。導体ビアがこのような位置に形成されていることにより，導体ビアの形成位置が通電電極からサイズＷの辺と平行な方向にはみ出るおそれがない。
【００１６】
本発明はまた，第１導体ビアおよび前記第２導体ビアが，スタックビアである場合に特に有意義である。スタックビアを有する導電経路のＥＳＬは大きくなりがちであるため，本発明の適用により，その弊害を抑制できるからである。
【００１７】
本発明ではまた，第１導体ビアおよび第２導体ビアをそれぞれ表裏両面に設けるとともに，これらの第１導体ビアおよび第２導体ビアをフィルドビアであることとすることもできる。
【００１８】
本発明ではあるいは，第１導体ビアおよび第２導体ビアがそれぞれ表裏両面に設けられており，表裏の第１導体ビア間の位置ずれおよび表裏の前記第２導体ビア間の位置ずれがいずれも，３０μｍを超えないこととすることもできる。
【００１９】
本発明はまた，電子部品として，主表面上にその互いに対辺である２辺にそれぞれ沿って設けられた，互いに絶縁された第１および第２の通電電極を有するとともに，第１および第２の通電電極が沿っている辺と平行な方向におけるサイズＬが，それらの辺に隣接する２辺と平行な方向のサイズＷより長い形状であるものを用い，層間絶縁層に，第１の通電電極と導体配線層とを接続する第１導体ビアと，第２の通電電極と導体配線層とを接続する第２導体ビアとを，それぞれ複数箇所に，サイズＬの辺と平行な方向におけるそれらの導体ビア間の距離を５０μｍ以上４００μｍ以下の範囲内として形成することによる，キャビティが形成されているコア基板のキャビティに電子部品を収容しており，コア基板および電子部品の主表面上に，層間絶縁層と導体配線層とを有する上層部が形成された，電子部品内蔵配線板を製造する方法をも対象とする。
【発明の効果】
【００２０】
本発明によれば，内蔵電子部品の低ＥＳＬ化の要求に対して十分に対応できるようにした電子部品内蔵配線板が，その製造方法とともに提供されている。
【図面の簡単な説明】
【００２１】
【図１】本形態で使用する電子部品の平面図である。
【図２】本形態に係る電子部品内蔵配線板の構造を示す断面図である。
【図３】本形態に係る電子部品内蔵配線板の構造を示す平面断面図である。
【図４】本形態で使用する電子部品の通電電極の幅を説明する平面図である。
【図５】本形態に係る電子部品内蔵配線板の効果を説明するためのグラフである。
【図６】本形態に係る電子部品内蔵配線板の製造過程を示す断面図である。
【図７】本形態の変形例に係る電子部品内蔵配線板の構造を示す断面図である。
【発明を実施するための形態】
【００２２】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。本形態に係る電子部品内蔵配線板は，モバイル機器への搭載を主たる用途とする薄型のものである。まず，本形態の電子部品内蔵配線板に内蔵される電子部品について説明する。本形態で多層配線板の内蔵部品として使用する電子部品１は，図１の平面図に示すように，長方形の平板形のものである。図１に見えているのは電子部品１の６面のうち最大面積の２面の一方であり，この面およびその裏面を電子部品１の主面という。
【００２３】
電子部品１の主面には，第１通電電極２と，第２通電電極３とが設けられている。第１通電電極２と第２通電電極３とは，導通していない。第１通電電極２および第２通電電極３は，銅めっき層により形成されている。第１通電電極２と，第２通電電極３との間の部分は，絶縁部１９である。電子部品１は，例えばＭＬＣＣ（積層セラミックコンデンサ，multy-layer ceramic capacitor）である。以下ではこれを，ＭＬＣＣ１という。
【００２４】
ＭＬＣＣ１の主面中に第１通電電極２および第２通電電極３が占める面積比率は，０．５〜０．９５の範囲内である。通電電極の面積比率が小さすぎると，電極同士が遠く，電子部品１のＥＳＬが大きめとなる。通電電極の面積比率が大さすぎると，電極同士の短絡のおそれがある。図１のＭＬＣＣ１では，通電電極の面積比率が適切であるので，ＥＳＬは低く，かつ，電極同士の短絡のおそれはない。
【００２５】
本形態で使用するＭＬＣＣ１では，第１通電電極２が，主面の長辺４に沿って設けられている。そして第２通電電極３も，主面の長辺５に沿って設けられている。第１通電電極２および第２通電電極３は，図１に見えている面の裏面にもわたって設けられている。すなわち，図１中で第１通電電極２，第２通電電極３が占めている範囲の裏面における同じ位置にも同じ形状の第１通電電極２，第２通電電極３が存在する。表裏面の第１通電電極２同士は，長辺４の端面，および短辺６，７の端面のうち長辺４寄りの部分を介して繋がっている。同様に表裏面の第２通電電極３同士も，長辺５の端面，および短辺６，７の端面のうち長辺５寄りの部分を介して繋がっている。
【００２６】
長辺４と長辺５とは，ＭＬＣＣ１の主面における対辺である。ＭＬＣＣ１の長辺４，５のサイズＬは当然，短辺６，７のサイズＷより長い（Ｌ＞Ｗ，縦長）。ＭＬＣＣ１は，上記のように長辺側に通電電極を配した縦横比を取ることにより，寄生するＥＳＬの低減を図った低ＥＳＬ型の電子部品である。長辺サイズＬは，０．８〜１．２ｍｍの範囲内である。短辺サイズＷは，０．５〜０．７ｍｍの範囲内である。ＭＬＣＣ１の厚さは，１４０〜２００μｍの範囲内である。また，第１通電電極２，第２通電電極３の互いに対向する辺８，９は，中央ほど互いに近接する湾曲形状をなしている。なお，図１中の辺８，９は湾曲形状，理解の容易のため，実際よりもかなり誇張して描かれている。
【００２７】
上記のＭＬＣＣ１を内蔵する電子部品内蔵配線板１０の断面図を図２に示す。図２に示されるように，電子部品内蔵配線板１０の板厚方向中央には，コア基板１１が存在している。コア基板１１には，貫通孔であるキャビティ１２が形成されている。ＭＬＣＣ１は，キャビティ１２の中に内蔵されている。図２に現れているＭＬＣＣ１は，図１中のＡ−Ａ箇所の断面である。コア基板１１のキャビティ１２にＭＬＣＣ１が内蔵されている状態では，コア基板１１の最大面積の面とＭＬＣＣ１の最大面積の面とが平行である。つまり主面同士が平行である。
【００２８】
電子部品内蔵配線板１０ではさらに，コア基板１１およびＭＬＣＣ１の主面を覆って，上層部１３が設けられている。上層部１３は，コア基板１１およびＭＬＣＣ１の表裏両面に対して設けられている。上層部１３は，絶縁層１４と配線層１５とを積層してなるものである。絶縁層１４は，樹脂で構成されており，配線層１５同士，または配線層１５とＭＬＣＣ１とを絶縁する層間絶縁層である。配線層１５は，導体で形成された配線パターンを構成する層である。図２の例では，コア基板１１の両面上にそれぞれ，絶縁層１４と配線層１５とが２層ずつ積層されている。これらの絶縁層１４のうち，コア基板１１の両面の直上のものは，樹脂中に直径５μｍ以下の無機フィラーを含んでいる。さらに最外層に保護絶縁層１６が設けられている。
【００２９】
図２では，ＭＬＣＣ１の内部構造を省略して描いている。一方，ＭＬＣＣ１の表面に存在する第１通電電極２（第２通電電極３でも同じ）は省略せずに図２中に示している。ただし図２中の第１通電電極２は，理解のしやすさのため，厚さ，形状ともに，実際よりも誇張して描かれている。ＭＬＣＣ１の主面上の第１通電電極２は，厚さが完全に均一な訳ではない。端の方ほど薄く中央ほど厚い。むろんこのことは，第２通電電極３でも同様である。これは，めっきにより第１通電電極２，第２通電電極３を形成する上で必然的に生じる結果である。
【００３０】
図２の電子部品内蔵配線板１０中の上層部１３には，ビア１７が形成されている。ビア１７は，絶縁層１４を貫通して設けられている。ビア１７は，ＭＬＣＣ１の第１通電電極２（第２通電電極３）と上層部１３中の配線層１５とを導体により接続する構造部分である。もしくは，上層部１３中の配線層１５同士を接続するものである。図２の例では，ＭＬＣＣ１の表裏の第１通電電極２とその直上の配線層１５との間に３つのビア１７が設けられている。これら３つのビア１７は互いに並列の関係にある。そして，これら３つのビア１７の直上の位置にそれぞれ，上層のビア１７が設けられている。これら３つのビア１７は互いに並列の関係にある。そして電子部品内蔵配線板１０の表面には，保護絶縁層１６を貫通して対外パッド１８が設けられている。つまり，対外パッド１８と第１通電電極２との間が，片面当たり３列のスタックビアにより接続されている。
【００３１】
ここで，第１通電電極２の直上の３つのビア１７に着目すると，これら３つのビア１７は，その深さが同一な訳ではない。図２中央のビア１７の深さＨ２が最も浅く，その両側のビア１７の深さＨ１，Ｈ３は，深さＨ２より深い。これは，前述の第１通電電極２の厚さの不均一に対応するものである。これにより，上層部１３の各配線層１５が平坦に形成されている。
【００３２】
続いて，電子部品内蔵配線板１０におけるビア１７の板面内の配置について，平面図によりさらに説明する。図３に，電子部品内蔵配線板１０の平面断面図を示す。この図は，図２中に矢印Ｂで示すレベルにおける平面での断面図である。図３では，絶縁層１４の樹脂は透明なものとみなしている。また，コア基板１１は，実際には図３中に現れているよりも四方に広がっている。さらに，図２ではビア１７の片面当たりの並列数を３としたが，図３では４としている。これは，ビア１７の個数は本質的なことではないからである。また，図３から明らかなように，第１通電電極２ばかりでなく第２通電電極３に対しても同様にビア１７が設けられている。
【００３３】
なお図３にも現れているように，第１通電電極２と第２通電電極３との間には隙間がある。コア基板１１の直上の絶縁層１４の樹脂は，この両通電電極間の隙間にも入り込んで隙間を充填している。そして樹脂中に含まれる無機フィラーも，この隙間の領域に確実に入り込んでいる。前述のように無機フィラーが小径だからである。このため，両通電電極間の絶縁が確実である。また，通電電極間の隙間へのフィラーの入り込みによって，電子部品の通電電極間のセラミック本体とフィラー入り充填樹脂との熱膨張率のミスマッチが小さくなっている。これにより，セラミック本体とフィラー入り充填樹脂間が，熱膨張率のミスマッチにより剥離することがほとんどない。
【００３４】
本形態の電子部品内蔵配線板１０では，第１通電電極２に対して設けられている４つのビア１７のうち最遠の２つの間の，ＭＬＣＣ１の長辺方向における距離Ｃは，ＭＬＣＣ１の長辺サイズＬに対して，０．１〜０．８倍の範囲内にある。距離Ｃが長辺サイズＬに対して小さすぎると，対外パッド１８からビア１７を介してＭＬＣＣ１の内部導体に至る導電経路の寄生インダクタンスが大きい。このためＭＬＣＣ１の低ＥＳＬという特性を活かすことができない。逆に距離Ｃが長辺サイズＬに対して大きすぎると，端のビア１７の座切れを生じさせないための位置合わせの要求精度が高いものとなる。
【００３５】
図３では，ＭＬＣＣ１の長辺と平行な方向におけるビア１７間の間隔を「Ｐ」で表している。以下これをビア間距離Ｐという。ビア間距離Ｐは，５０〜４００μｍの範囲内にある。ビア間距離Ｐが大きすぎると，それも導電経路の寄生インダクタンスが大きいことを意味する。ビア間距離Ｐが小さすぎると，ビア１７の個数が多くて加工上の負担が大きい。
【００３６】
電子部品内蔵配線板１０ではまた，ビア１７の，ＭＬＣＣ１の短辺方向における位置についても条件が設定されている。その条件は２つある。
【００３７】
第１の条件は，第１通電電極２に対するビア１７と第２通電電極３に対するビア１７との間の，ＭＬＣＣ１の短辺方向における距離Ｄに関する条件である。すなわち，距離Ｄが，ＭＬＣＣ１の短辺サイズＷに対して，０．５〜０．８倍の範囲内にある，というのが第１の条件である。距離Ｄが短辺サイズＷに対して大きすぎると，対外パッド１８からビア１７を介してＭＬＣＣ１の内部導体に至る導電経路の寄生インダクタンスが大きい。このためＭＬＣＣ１の低ＥＳＬという特性を活かすことができない。逆に距離Ｄが短辺サイズＷに対して小さすぎると，ビア１７の端が第１通電電極２または第２通電電極３からはみ出る座切れを生じるおそれがある。特に，ＭＬＣＣ１の長辺方向に対して端の方にあるビア１７ではその可能性が高い。第１通電電極２，第２通電電極３の辺８，９の湾曲形状による。
【００３８】
第２の条件は，ビア１７の，近い方の長辺からの垂線上の距離に関する条件である。すなわち第２の条件では，第１通電電極２に対するビア１７の長辺４からの垂線上の距離Ｅ，第２通電電極３に対するビア１７の長辺５からの垂線上の距離Ｅを問題とする。すなわち，距離Ｅが，第１通電電極２，第２通電電極３の，ＭＬＣＣ１の短辺方向における幅Ｆに対して，０．２〜０．８倍の範囲内にある，というのが第２の条件である。ビア１７の短辺方向位置が，第１通電電極２，第２通電電極３のその場所における幅に対して中心からあまり外れていると，ビア１７の座切れを生じさせないための位置合わせの要求精度が高いものとなるからである。
【００３９】
ここで第１通電電極２（第２通電電極３も同じ）は，図４に示すように，その長辺方向位置により様々な幅ｆ１〜ｆ１１を持つ。辺８，９の前述の湾曲形状のためである。第２の条件でいう幅Ｆというのは，最大幅（長辺方向中央，図４ではｆ６）とは限らない。また，最小幅（長辺方向両端，図４ではｆ１，ｆ１１）でもない。幅Ｆは，着目しているビア１７が存在している長辺方向位置における幅である。つまり，長辺４に対する，着目しているビア１７を通る当該垂線上での幅である。なお図４では，第１通電電極２にのみ幅の記号を示しているが，第２通電電極３でも同じであることはいうまでもない。また，距離Ｅは，すべてのビア１７について同じでもよいし，同じでなくてもよい。
【００４０】
次に，本形態の電子部品内蔵配線板１０におけるインピーダンスを評価したのでその結果を説明する。この評価では，次の３通りの試験体を評価対象とした。ここで従来型のＭＬＣＣとは，図１のＭＬＣＣ１とはサイズＬ，Ｗの長短が逆（Ｌ＜Ｗ，横長）となっているＭＬＣＣのことである。
（本形態）前述の電子部品内蔵配線板１０
（比較例１）図１のＭＬＣＣ１の替わりに従来型のＭＬＣＣを内蔵した電子部品内蔵配線板
（比較例２）従来型のＭＬＣＣを，内蔵するのではなく，板面上に搭載した電子部品搭載配線板
【００４１】
本形態におけるこの評価では，図２中の対外パッド１８からＭＬＣＣ１の内部に至る導電経路の，動作周波数ごとのインピーダンスをコンピュータシミュレーションにより算出した。比較例１でも同様のシミュレーションを行った。比較例２でも，対応する箇所における同様のシミュレーションを行った。結果を図５のグラフに示す。図５のグラフでは，縦軸がインピーダンスで横軸が動作周波数である。
【００４２】
図５のグラフ中，重要なのは，多層配線板を機器に搭載した状態での動作周波数およびその近辺である０．０１〜１ＧＨｚの周波数帯である。この周波数帯の範囲内での３者のインピーダンスを比較すると，次のことが分かる。
１．比較例１のものは比較例２のものよりも，約５０％程度低いインピーダンスを示している。これは，ＭＬＣＣの搭載位置を板面上から板内に変更したことによる効果であると考えられる。
２．本形態のものは，比較例１のものよりもさらに３０％程度低いインピーダンスを示している。これには，ＭＬＣＣを横長形のものから縦長形のものに変更したことによる，ＭＬＣＣ自体のインダクタンス低減効果が大きく効いていると考えられる。このような高周波帯でのインピーダンスには主として，対象とする導電経路のインダクタンスが寄与するからである。
【００４３】
図５のシミュレーション結果で特に動作周波数１ＧＨｚに着目すると，３者のインピーダンスの数値は次の通りである。
（本形態）  １．７Ω
（比較例１）２．４Ω
（比較例２）４．９Ω
これより，本形態の電子部品内蔵配線板１０では，比較例１との比較で約３０％ダウン，比較例２との比較では実に約３分の１という，顕著なインピーダンス低減が達成されていることが分かる。これにより，本形態の電子部品内蔵配線板１０は，高周波帯での動作時における電力ロスの低下が図られた製品であると言える。
【００４４】
次に，本形態の電子部品内蔵配線板１０の製造過程を簡単に説明する。本形態の電子部品内蔵配線板１０の製造過程では，まず，キャビティ１２が形成されたコア基板１１を用意する。また，図１に示した縦長形のＭＬＣＣ１を用意する。そして，図６に示すようにコア基板１１のキャビティ１２にＭＬＣＣ１を収納する。その後に図２に示した上層部１３やビア１７等を形成する。具体的には，例えば，コア基板１１の片面に粘着テープを貼っておいて，その反対側からキャビティ１２にＭＬＣＣ１を挿入すればよい。そして粘着テープの反対側の主面上に上層部１３の第１層を形成するのである。それから粘着テープを除去してそこにも上層部１３の第１層を形成するのである。その後に仕様に応じてビア１７の形成や上層部１３の積み重ねを行えばよい。
【００４５】
なお，本発明は，図７に示す電子部品内蔵配線板２０にも適用可能である。図７の断面図中には，ＭＬＣＣ１の，図１中水平方向の断面が現れている。図７の電子部品内蔵配線板２０では，ＭＬＣＣ１の第１通電電極２，第２通電電極３のそれぞれに対して表裏両面に，フィルドビアであるビア２７が設けられている。なお図７では，第１通電電極２，第２通電電極３について，図２に示した厚さの不均一を無視して，あたかも均一な厚さであるように描いている。また，図７では，表裏のビア２７間の板面方向内での位置ずれＧは，いずれのビア２７についても，高々３０μｍである。このため，表裏のビア２７の存在により電子部品内蔵配線板２０に発生する応力が小さい。表裏のビア２７で応力が逆向きなので打ち消し合うからである。また，表裏のビア２７が直線的に配置されていることにより，配線抵抗が小さい等，電気的特性にも優れる。
【００４６】
以上詳細に説明したように本実施の形態によれば，コア基板１１に内蔵する電子部品として，図１に示した縦長形のＭＬＣＣ１を用いている。そして，縦長形のＭＬＣＣ１の第１通電電極２，第２通電電極３に対しそれぞれ複数箇所にビア１７を設けるとともに，ビア１７の配置により，導電経路の寄生インダクタンスを小さく抑えている。これにより，縦長形のＭＬＣＣ１の低ＥＳＬ特性を活かして，高周波動作時の電力ロスを抑えた電子部品内蔵配線板１０が，その製造方法とともに実現されている。特に，ビア１７がスタックビアである場合には導電経路の寄生インダクタンスが大きくなりがちであるが，本形態のようにすることでその弊害を除去できる。
【００４７】
また，ビアの縦方向および横方向における位置が，適切な範囲内に定められているので，座切れ等の不具合が生じていることもない。また，ビア１７の深さを，その長手方向位置によって異なることとすることで，上層部１３のフラット性を確保している。縦長形のＭＬＣＣ１では第１通電電極２，第２通電電極３自体の長さが長く，その厚みの不均一も必ずしも無視できないため，このことの意義は大きい。
【００４８】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，本実施の形態では，コア基板１１のキャビティ１２を貫通孔としたが，有底穴状のキャビティを有するコア基板を用いることもできる。また，ビア１７を両面に設けるのではなく片面にのみ設ける構成とすることもできる。また，本実施の形態では，ビア１７の個数は限定されない旨を述べたが，対外パッド１８の個数や上層部１３の層数についても特段の限定はない。
【符号の説明】
【００４９】
１      ＭＬＣＣ（電子部品）
２，３  ＭＬＣＣの通電電極
４，５  ＭＬＣＣの長辺
６，７  ＭＬＣＣの短辺
１１    コア基板
１２    キャビティ
１３    上層部
１４    絶縁層
１５    配線層
１７    ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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