(57)【要約】【課題】配線基板を所定の方向に変形させたままの状態で半導体素子を配線基板にフリップチップ接続できる半導体パッケージの製造用治具を提供することを目的とした。【解決手段】収容した配線基板１が加圧されるとそれに沿って湾曲するための下に凹む湾曲部１０と上金型３を加圧して固定するためのネジ孔８を前記湾曲部１０周囲に備える下金型４と、中央に半導体素子６を通過させる開口部７と、開口部７の周囲から周辺にかけて、配線基板１を下金型４に押し付けるための下に凸の湾曲部１０と、前記湾曲部１０周囲にネジ孔８を備える上金型３と、から構成されることを特徴とする半導体パッケージの製造用治具である。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体素子をフリップチップ接続する面が下に凹むように配線基板を加圧して湾曲させる工程と、
配線基板を湾曲させたまま、半導体素子をフリップチップ接続する部位にはんだ接続用のフラックスを塗布する工程と、
半導体素子を、配線基板の所定の部位に配置する工程と、
配線基板が湾曲した状態のまま昇温し、配線基板の接続用バンプと半導体素子の接続端子とをフリップチップ接続する工程と、
配線基板に加えている圧力を解放する工程と、
配線基板と半導体素子のなす隙間をアンダーフィル樹脂で充填する工程と、を有することを特徴とする半導体パッケージの製造方法。
【請求項２】
配置した配線基板が加圧されるとそれに沿って湾曲するための下に凹む湾曲部と、前記湾曲部周囲に上金型を加圧して固定するためのネジ孔と、を備える下金型と、
中央に半導体素子を通過させる開口部と、開口部の周囲から周辺にかけて、配線基板を下金型に押し付けるための下に凸の湾曲部と、前記湾曲部周囲にネジ孔を備える上金型と、から構成されることを特徴とする半導体パッケージの製造用治具。
【請求項３】
前記下金型と上金型の湾曲部の曲率半径Rが３００ｍｍ〜１０００ｍｍの範囲であることを特徴とする請求項２に記載の半導体パッケージの製造用治具。
【請求項４】
請求項２又は請求項３に記載の下金型を複数個並べた一体型の下金型と、上金型を下金型と同じ数だけ並べた一体型の上金型と、から構成されることを特徴とする半導体パッケージの製造用治具。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を半導体パッケージ用配線基板に実装するための装置と方法に係り、特には半導体素子実装後の配線基板の反りを低減する技術に関する。
【背景技術】
【０００２】
半導体素子を直接搭載する基板を、以下では半導体パッケージ基板もしくは単に配線基板と称するが、製造方法としてはビルドアップ工法が用いられている。ビルドアップ工法は、コア基板の両面に絶縁層形成、ビアホール形成、配線層形成の順で繰り返して積層（ビルドアップ）していくものである。
【０００３】
また、半導体素子と配線基板の接続用端子同士を接合する方法の１つとして、フリップチップ（ＦＣ：Ｆｌｉｐ  Ｃｈｉｐ）接続があり、半導体素子の端子と配線基板側のはんだバンプとを、はんだボールを介して加熱接合するものである。半導体素子をＦＣ接合した基板をＦＣ−ＢＧＡ（Ｆｌｉｐ  Ｃｈｉｐ−Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）と称するが、一般的には半導体パッケージと総称されているものである。
【０００４】
半導体パッケージの役割は、端子ピッチの狭い半導体素子と端子ピッチの長いプリント基板間のピッチの差を調整する点にあるが、半導体素子とプリント基板の中間に位置して両者の熱膨張係数の違いを緩和する役割も期待されている。このような二重の機能から半導体パッケージは、インターポーザと呼ばれることもある。
【０００５】
しかし、ＦＣ−ＢＧＡのような半導体パッケージの製造においては、半導体素子と配線基板のＦＣ接合時のはんだリフロー時、及びアンダーフィルを充填するときに熱が配線基板に加わるため、半導体素子と配線基板の熱膨張係数差やアンダーフィルの硬化収縮などが原因となり半導体素子と配線基板が反るという問題があった。
【０００６】
また、ビルドアップ工法で製造される配線基板は、はんだリフロー時に、半導体素子がＦＣ接続されていない場合でも、各絶縁層、金属配線層などの熱膨張係数差から配線基板単体でも反り、後工程で半導体素子との接合信頼性が低下させるという問題がある。
【０００７】
ＦＣ接続時に生じる反りはアンダーフィル層を形成する工程にも影響し、アンダーフィルの濡れ広がり性に影響を与える懸念がある。さらに、反りが生じて配線基板の平坦性が悪くなると製品規格を満足することができず歩留まりの低下を生む懸念もある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２９４８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体素子を接合した配線基板が反る問題を解決するため、配線基板の半導体素子接合面を上とした場合、配線基板を下側方向に凸形状に変形するような治具を用いて、配線基板を予め反らせてから半導体素子を接合する技術が開示されている（特許文献１）。しかしながら、この技術では基板を治具によって変形させた後、治具から取り外して半導体素子を接合する必要があり、製造工程が煩雑になるという問題がある。
【００１０】
本発明は、上記事情に鑑みてなされたもので、配線基板を所定の方向に変形させたまま
の状態で半導体素子を配線基板にフリップチップ接続できる半導体パッケージの製造用治具を提供することを目的とした。
【課題を解決するための手段】
【００１１】
本発明において上記課題を達成するために請求項１に記載の発明は、
半導体素子をフリップチップ接続する面が下に凹むように配線基板を加圧して湾曲させる工程と、配線基板を湾曲させたまま、半導体素子をフリップチップ接続する部位にはんだ接続用のフラックスを塗布する工程と、半導体素子を、配線基板の所定の部位に配置する工程と、配線基板が湾曲した状態のまま昇温し、配線基板の接続用バンプと半導体素子の接続端子とをフリップチップ接続する工程と、配線基板に加えている圧力を解放する工程と、配線基板と半導体素子のなす隙間をアンダーフィル樹脂で充填する工程と、を有することを特徴とする半導体パッケージの製造方法としたものである。
【００１２】
また、請求項２に記載の発明は、配置した配線基板が加圧されるとそれに沿って湾曲するための下に凹む湾曲部と、前記湾曲部周囲に上金型を加圧して固定するためのネジ孔と、を備える下金型と、中央に半導体素子を通過させる開口部と、開口部の周囲から周辺にかけて、配線基板を下金型に押し付けるための下に凸の湾曲部と、前記湾曲部周囲にネジ孔を備える上金型と、から構成されることを特徴とする半導体パッケージの製造用治具としたものである。
【００１３】
また、請求項３に記載の発明は、前記下金型と上金型の湾曲部の曲率半径Rが３００ｍｍ〜１０００ｍｍの範囲であることを特徴とする請求項２に記載の半導体パッケージの製造用冶具としたものである。
【００１４】
また、請求項４に記載の発明は、請求項２又は請求項３に記載の下金型を複数個並べた一体型の下金型と、上金型を下金型と同じ数だけ並べた一体型の上金型と、から構成されることを特徴とする半導体パッケージの製造用治具としたものである。
【発明の効果】
【００１５】
本発明になる半導体パッケージの製造用治具を用いて、本発明になる製造方法を適用すると、配線基板に半導体素子を接合した後の半導体パッケージの反りを抑制することが可能となる。さらに、配線基板と半導体素子のフリップチップ接合工程において装置に配線基板を装着したまま加熱することが可能となり、加熱前の装置着脱工程が無くなり作業時間の大幅な短縮が可能となる。また、配線基板は、加熱時も装置内で固定されているため、温度変化による基板の反りの変化を抑制することができる。
【００１６】
請求項４の発明は、半導体パッケージの製造を多面付けで遂行する装置であり、一層の効率的な半導体素子のフリップチップ接続が期待できる。
【図面の簡単な説明】
【００１７】
【図１】本発明になる半導体パッケージ製造用治具の全体概念を説明する斜視図である。
【図２】ＦＣ−ＢＧＡの外観を説明するための（ａ）上面視の図、（ｂ）断面視の図である。
【図３】本発明になる上金型の構造を説明する上面視図（ａ）と断面視図（ｂ）である。
【図４】本発明になる下金型の構造を説明する上面視図（ａ）と断面視図（ｂ）である。
【図５】（ａ）〜（ｆ）本発明になる半導体パッケージ製造工程を示す断面視の工程図である。
【発明を実施するための形態】
【００１８】
半導体パッケージ用基板（一般にＢＧＡタイプの配線基板）に半導体素子をフリップチ
ップ接続すると、半導体素子が外側にくるように配線基板が反る傾向がある。これは無機物のシリコンよりプラスチック基材の方が、熱膨張係数が大きく収縮が大きいからである。本発明は、半導体素子をＦＣ接続する前に配線基板を、予め逆向きに反らせた状態で、半導体素子をＦＣ接続するようにしたものである。
【００１９】
以下、本発明に係る半導体パッケージの製造方法を、本発明に係る治具を用いて実施する態様について説明する。
【００２０】
図１は、ＢＧＡタイプの配線基板１に半導体素子６をフリップチップ接続するために使用する冶具全体の概念図であり、主に上下の金型から構成されている。図２はＢＧＡタイプの配線基板１の外観を説明する模式図である。配線基板１の中央部には半導体素子６と接続するためのはんだバンプ２がアレイ状に形成されている。
【００２１】
はんだバンプの材質は鉛フリーはんだや共晶はんだなどが好ましい。たとえば、鉛フリーはんだはＳｎＡｇＣｕ系、ＳｎＺｎＢｉ系、ＳｎＣｕ系、ＳｎＡｇＩｎＢｉ系、ＳｎＺｎＡｌ系などを用いる。また、共晶はんだはＳｎＰｂ系などを用いる。
【００２２】
配線基板１は、図示しないコア層の両面に少なくとも２層以上の絶縁層とソルダーレジスト層を有している多層配線基板である。ただし、コア層を必ずしも備える必要はなく、コア層が存在しない所謂コアレス（コアフリー）基板でもよい。
【００２３】
配線基板１のコア層において、コア成分にはエポキシ樹脂等を用い、コア基材はガラスクロス等を用いることができ、プリプレグを適用しても良い。絶縁層にはエポキシ系樹脂にフィラーを添加した材料を用い、配線層として銅を用いている。また、ソルダーレジスト層にはたとえば感光性エポキシ樹脂を用いる。
【００２４】
また、配線基板の製造方法はビルドアップ法を用いて少なくとも２層以上のビルドアップ層を有する配線基板とする。こうすることにより、設計に応じて層数を適宜決定することが可能になる。基板形状は、例えば２０〜４０ｍｍ角の平面形状である。厚さはコアレス基板の場合、０．４５ｍｍ程度である。一般には、１．０ｍｍ程度である。
【００２５】
図３は、配線基板１を湾曲させるための上金型３の構造を説明する上面視（ａ）と断面視（ｂ）の図である。材料はたとえばアルミニウムやステンレスなどの金属を用いる。厚さは４ｍｍ以上が好ましい。こうすることにより、上金型３を押圧する際に上金型の変形を抑えることができる。
【００２６】
上金型３は、図３に示すように配線基板１全体を押し付けて湾曲させることができるようにドーム形状に突出する湾曲部１０を有している。ドーム形状の加工はたとえば切削加工を行って製造する。上金型３は、湾曲した状態で半導体素子６を配線基板１上に搭載できるように、中央部が開口７となっており中空形状を呈している。
【００２７】
上金型３の中央部は四角形の中空形状を有しているが、サイズは半導体素子６を配置する範囲よりも大きくなっている。たとえば２８〜３０ｍｍ角とする。また、湾曲部１０の曲率半径は個々の配線基板の反り量に対応して適宜決定するが、一般にはたとえばＲ３００ｍｍ〜１０００ｍｍの範囲内である。
【００２８】
図４は、下金型４の概要図である。材料はたとえばアルミニウムやステンレスなどの金属である。厚さは４ｍｍ以上が好ましい。こうすることにより、金型を押圧する際に金型の変形を抑えることができる。
【００２９】
下金型４は、配線基板１全体をそれに沿って湾曲することができるようにドーム状の湾曲部を有している。湾曲部の加工はたとえば切削加工を行って製造する。湾曲部の曲率半径は上金型３と同様であることが好ましい。たとえばＲ３００ｍｍ〜１０００ｍｍとする。上下金型の湾曲部は、配線基板の形状が一般には正方形であるのに対応して、中心対称性を備えるように形成される。
【００３０】
また、上金型３と下金型４の材料は同じ材質であることが好ましい。こうすることにより、加熱時などに金型が変形する可能性があるが、変形量がほぼ同じであるため一様に配線基板１を押圧することができる。
【００３１】
図５（ａ）〜（ｆ）は、半導体パッケージの製造工程を示す断面工程図である。図５（ａ）に示すように、先ず上金型３と下金型４の間に配線基板１を挿入する。
【００３２】
次に、図５（ｂ）に示すように上金型３と上金型４同士を圧接する。押圧方法として、たとえば、ネジ９を用いることができる。ネジ押圧することにより配線基板１の反り状態に応じて押圧具合を調節できる。また、押圧する箇所は多いほうがより強固に固定されるが、少なくとも４箇所以上で押圧することが好ましい。ネジ孔８は上下金型の湾曲部１の周囲に設けておく。
【００３３】
次に、配線基板１上のはんだバンプを有する範囲にフラックスを塗布する。フラックスはロジン系フラックス、水溶性フラックス等を用いる。フラックス塗布の方法は発砲塗布、スプレー塗布等があるがいずれかの方法でよい。
【００３４】
次に、図５（ｃ）に示すように、下金型４に装着されて湾曲している配線基板１上に半導体素子６を配置する。配置する方法してはたとえば、チップマウンター等を用いることができる。
【００３５】
その後、配線基板１を上下の金型に圧接したまま、リフロー炉に挿入し、加熱して、半導体素子６と配線基板１の端子同士を接合する。接合後、Ｘ線透過装置を用いて接合部の観察を行うと全てのはんだバンプで接合していることが確認できた。リフロー炉の温度はたとえば２００〜２６０℃の範囲である。
【００３６】
次に半導体素子６が接続された配線基板１を金型から外す(図５（ｄ），（ｅ）)。配線基板１の形状は断面から観察するとＷ字のようになっている。つまり、半導体素子接合面は上面に凸状に形成されている。一方、半導体素子の周辺部は治具により変形し、半導体素子面とは反対側に反っている。
【００３７】
次に、取り出した配線基板１をフラックス洗浄専用治具に入れ、フラックス洗浄を行った。洗浄液はアルコール系溶剤、アルカリ系溶剤、テンペル系溶剤等を用いる。
【００３８】
次に、アンダーフィル樹脂１２を、半導体素子６と配線基板１間の隙間（はんだ接合部）に挿入し、加熱し、硬化させる(図５（ｆ）)。アンダーフィル樹脂１２はナミックス社製のエポキシ系樹脂にフィラーが添加されたもので、硬化条件はたとえば１６５℃、２時間とした。
【００３９】
その後、配線基板１の平坦面から最高点の反り量を計測すると、治具を用いずに半導体素子を接合した場合よりも反り量が小さくなった。
【００４０】
反り量の測定方法は、配線基板に半導体素子を接合しアンダーフィル樹脂を挿入した状態で、配線基板を上側にして配置し測定を行う。測定機器はシャドウモアレ測定理論を用
いた非接触反り測定機器を用いた。測定範囲は配線基板全体とし、平坦面から配線基板の最高点の高さを反り量とした。
【００４１】
配線基板と半導体素子の熱膨張係数の差から接合後に反りが生じる。しかし、配線基板を接合後に反る方向と反対側に反らせることにより、半導体パッケージ全体としては接合後に生じる反りを相殺するため、反り量が小さくなる。詳しく説明すると予め反らせた配線基板でも半導体素子接合範囲では、接合後に反りが生じているが、半導体素子接合範囲外では配線基板が治具を用いないときと比較して反対側に反っているため、半導体素子接合範囲内で生じた反りが半導体素子接合範囲外の反りと打ち消しあって平坦化されたと考えられる。
【００４２】
さらに、加熱時にも配線基板は反りが生じているため、加熱時にも配線基板の反りを矯正する必要がある。治具を用いて配線基板を固定することにより、加熱時に生じる反りの変化を軽減している。そうすることにより、半導体素子と配線基板が接合する際に反り量を最小限に抑えた状態で接合が可能になる。
【００４３】
さらに、半導体素子と配線基板を接合する工程が治具を装着した状態でできることにより、同じ治具で多くの工程を進行できるため、工程時間の短縮化が可能である。
多面付けの金型を使用すればより効率的にＦＣ接続が可能である。
【実施例】
【００４４】
以下に本発明の一実施例を説明するが、本発明はこれに限定されるわけではない。
【００４５】
配線基板として、絶縁層にフィラーを添加したエポキシ系樹脂を用い、配線層として銅を用い、配線層が６層のコアレスの多層ビルドアップ配線基板を用いた。また、半導体素子接合部にはんだボール搭載法により、０．１５０ｍｍピッチのはんだバンプを形成している。また、配線基板の大きさは４０ｍｍ角、厚さは０．４５ｍｍとし、半導体素子の大きさは２０ｍｍ角とした。
【００４６】
その後、図２，３に示す上金型と下金型を用いて配線基板を固定した。なお、材質はアルミニウムとした。固定方法としては各治具の対角線上４箇所をネジを用いて押圧した。
【００４７】
前記配線基板にディスペンサを用いてフラックスを半導体素子接続範囲にスプレー塗布した。その後マウンターを用いて半導体素子を配線基板に配置した。
【００４８】
その後、最高温度が２６０℃となるようなリフロー炉を用いて、配線基板と半導体素子を接合した。
【００４９】
半導体素子と接合した配線基板を治具から外し、フラックス洗浄専用治具に装着し、フラックス洗浄機を用いて、フラックスを洗浄した。なお、フラックス洗浄液はアルコール系溶剤を用いて行った。
【００５０】
プレベークを行った後、ディスペンサを用いてバンプ間にナミックス社製のエポキシ樹脂にフィラーを添加したアンダーフィルを挿入し、加熱して硬化させた。なお、アンダーフィルの挿入は複数回に分けて挿入し、加熱硬化条件は１６５℃、２時間とした。
【００５１】
その後、半導体素子を接合しアンダーフィル樹脂を挿入した状態で、配線基板を上側にして配置し反り測定を行った。シャドウモアレ測定装置を用いて、平坦面から配線基板の最高点までの高さを反り量とし計測した。測定の結果、反り量が１２０μｍであった。
【００５２】
＜比較例＞
また、図２、３に示す金型を用いずに加熱、硬化条件は同様にしてフラックス塗布、半導体素子配置、半導体素子を接合し、フラックス洗浄後アンダーフィル樹脂を挿入した。その後シャドウモアレ測定装置を用いて反り量を計測した結果は５５０μｍであった。
【００５３】
比較例に対して実施例１では、本発明の治具を用いることで大幅に半導体パッケージの平坦性を改善することができた。
【符号の説明】
【００５４】
１    半導体パッケージ用基板（配線基板）
２    Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ（はんだバンプ）
３    上金型
４    下金型
６    半導体素子
７    開口部
８    ネジ孔
９    止めネジ
１０  湾曲部（ドーム形状）
１１  はんだボール
１２  アンダーフィル 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2014192212.tif 000007