(57)【要約】【課題】原子層成長（ＡＬＤ）法による金属化合物膜の形成において、膜中の不純物量を低減する。【解決手段】金属原料ガスを供給して下地に金属原料を吸着させるステップと、成膜空間の金属原料ガスをパージするステップと、反応ガスを供給して金属原料を金属化合物に改質するステップと、反応ガスをパージするステップを１サイクルとして含む原子層成長法による金属化合物膜の形成において、１サイクル目の金属原料ガス供給時間が２サイクル目以降それぞれの金属原料ガス供給時間より長くすることで１サイクル目に均一な原子層を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
金属原料ガスを供給して下地に金属原料を吸着させるステップと、成膜空間の前記金属原料ガスをパージするステップと、反応ガスを供給して前記金属原料を金属化合物に改質するステップと、反応ガスをパージするステップを１サイクルとして含む原子層成長法による金属化合物膜の形成工程を含み、１サイクル目の金属原料ガス供給時間が２サイクル目以降それぞれの前記金属原料ガス供給時間より長いことを特徴とする半導体装置の製造方法。
【請求項２】
１サイクル目の下地が２サイクル目以降の下地となる前記金属化合物よりも前記金属原料との吸着性に劣る材料である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反応ガスとして酸化ガスを供給し、前記サイクルを複数回繰り返すことにより金属酸化膜を形成する工程を有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記金属原料ガスはジルコニウムを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記金属原料ガスはテトラキスエチルメチルアミノジルコニウムであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記１サイクル目の前記金属原料ガスの供給時間が２５０秒ないし４２０秒であり、かつ前記２サイクル目の前記金属原料ガスの供給時間が７５秒ないし１２０秒であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記１サイクル目の前記金属原料ガスの供給時間が３００秒ないし３５０秒であり、かつ前記２サイクル目の前記金属原料ガスの供給時間が９０秒ないし１２０秒であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属原料ガスはトリスジメチルアミノシクロペンタジエニルジルコニウムであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項９】
前記１サイクル目の前記金属原料ガスの供給時間が２００秒ないし３６０秒であり、かつ前記２サイクル目の前記金属原料ガスの供給時間が１００秒ないし１８０秒であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記１サイクル目の前記金属原料ガスの供給時間が２４０秒ないし３００秒であり、かつ前記２サイクル目の前記金属原料ガスの供給時間が１２０秒ないし１５０秒であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記２サイクル目以降それぞれの前記金属原料ガスの供給時間は等しいことを特徴とする請求項３乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記酸化ガスはオゾンガスであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１３】
前記金属原料との吸着性に劣る材料が窒化チタンを含む電極であることを特徴とする請求項３ないし１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記窒化チタンを含む電極がキャパシタの下部電極であり、前記金属酸化膜がキャパシタの容量膜の少なくとも一部である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極は、立体構造を有する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記下部電極は、シリンダー形状を有し、少なくとも前記金属酸化膜が前記下部電極の内壁に形成される請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記下部電極は、シリンダー形状を有し、前記金属酸化膜が前記下部電極の内壁及び外壁に形成される請求項１４に記載の半導体装置の製造方法。
【請求項１８】
原子層成長法による絶縁膜の形成方法であって、１サイクル目の原料ガス供給時間が２サイクル目以降それぞれの前記原料ガス供給時間より長いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に原子層成長法による成膜工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭが用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
半導体記憶装置としてキャパシタに要求される特性には、（１）大きな容量が得られること、すなわち誘電率が高いこと（後述するＥＯＴが小さいこと）、（２）容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。
【０００５】
このような状況の中、ＤＲＡＭのキャパシタとして、ＭＩＭ構造、例えば、窒化チタン（ＴｉＮ）／酸化ジルコニウム（ＺｒＯ２：以下、ＺｒＯと記す）／ＴｉＮ構造のキャパシタが用いられるようになってきた。
【０００６】
電極構造の立体化により、誘電体膜を膜厚制御性よく形成する方法として原子層成長（Atomic Layer Deposition: ALD）法が専ら使用されている。
【０００７】
ＺｒＯ膜のＡＬＤ法として、例えば特許文献１には、原料ガスを排気する第１の排気管とパージガスを排気する第２の排気管を用いて、原料ガス供給−パージ−酸化ガス（オゾン（Ｏ３）ガス）供給−パージのサイクルを繰り返してＺｒＯ膜を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１７１５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のＡＬＤ法による容量膜成長は、原料ガス供給−パージ−酸化ガス供給−パージを１サイクルとして、それを数十サイクル繰り返すことにより各サイクルで同じ均一な膜を形成していた。
【００１０】
発明者は以下のことを解明した。下部電極の窒化チタン（ＴｉＮ）上に酸化ジルコニウム（ＺｒＯ）膜を形成しようとしたとき、ＴｉＮ上に形成する１サイクル目とＺｒＯ膜が形成された２サイクル目以降とでは、１サイクル目のＴｉＮ上にはＺｒ原料が吸着しにくく、吸着確率を高めるためにＺｒ原料ガスの供給時間を長くすることが必要である。一方でＺｒ原料ガスの供給時間を長くすると、原料ガスに含まれる成分（例えば、炭素）が不純物としてＺｒＯ膜に取り込まれ、容量膜のリーク電流が増加するという問題を見出した。
【課題を解決するための手段】
【００１１】
本発明では、原子層成長法により、不純物量の低減された膜を形成する方法を提供する。
【００１２】
すなわち、本発明の一実施形態によれば、金属原料ガスを供給して下地に金属原料を吸着させるステップと、成膜空間の前記金属原料ガスをパージするステップと、反応ガスを供給して前記金属原料を金属化合物に改質するステップと、反応ガスをパージするステップを１サイクルとして含む原子層成長法による金属化合物膜の形成工程を含み、１サイクル目の金属原料ガス供給時間が２サイクル目以降それぞれの前記金属原料ガス供給時間より長いことを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【００１３】
本発明では、原子層成長法により１サイクル目の金属原料ガス供給時間を２サイクル目以降の金属原料ガス供給時間より長くすることで均一に所望の原子層を形成する。１層目が均一になることにより、２サイクル目以降は金属原料ガス供給時間を１サイクル目よりも短くしても均一に原子層が形成でき、不純物が膜中に取り込まれる確率が少なくなる。キャパシタの容量膜に使用した場合にはリーク特性に優れたキャパシタを提供できる。
【図面の簡単な説明】
【００１４】
【図１】従来のＺｒＯ膜形成のためのＡＬＤ法による成膜シーケンスを示す図である。
【図２】従来技術によるＺｒ原料ガスの供給時間と１チップあたりの容量膜リーク試験不良ビット数との関係を示すグラフである。
【図３】本発明の一実施形態になるＺｒＯ膜形成のためのＡＬＤ法による成膜シーケンスを示す図である。
【図４】本発明の一実施形態によるＺｒ原料ガスの２サイクル目以降の供給時間と１チップあたりの容量膜リーク試験不良ビット数との関係を示すグラフである。
【図５】本発明の一実施形態によるＺｒ原料ガス（ＴＥＭＡＺ）の１サイクル目以降の供給時間と１チップあたりの容量膜リーク試験不良ビット数の増加割合との関係を示すグラフである。
【図６】本発明の一実施形態によるＺｒ原料ガス（Zr(NMe2)3Cp）の１サイクル目以降の供給時間と１チップあたりの容量膜リーク試験不良ビット数の増加割合との関係を示すグラフである。
【図７】本発明の一実施例にかかるＤＲＡＭデバイス１００のメモリセル領域の概略を示す平面図である。
【図８】本発明の一実施例にかかるＤＲＡＭデバイス１００の概略断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面を示す。
【図９】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１０】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１１】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１２】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１３】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１４】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１５】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１６】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１７】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１８】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図１９】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２０】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２１】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２２】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２３】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２４】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２５】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２６】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２７】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２８】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図２９】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【図３０】本発明の一実施例にかかるＤＲＡＭデバイス１００の製造方法を説明する工程断面図であり、（ａ）は図７のＡ−Ａ’断面、（ｂ）は図７のＢ−Ｂ’断面に相当する。
【発明を実施するための形態】
【００１５】
図面を参照して，本発明の具体的な実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００１６】
まず、従来技術の課題について説明する。図１は、従来のＡＬＤ法によるＺｒＯ膜の成膜シーケンスを示す。成膜シーケンスは、（１）Ｚｒ原料供給工程（時間ｔ１→ｔ２）、（２）パージ工程（時間ｔ２→ｔ３）、（３）酸化工程（時間ｔ３→ｔ４）、（４）パージ工程（時間ｔ４→ｔ１）を繰り返すもので、１サイクル目と２サイクル目以降は同じである。
【００１７】
図２は、従来技術によるＺｒ原料ガスの供給時間と１チップあたりの容量膜リーク試験不良ビット数との関係を示すグラフである。下部ＴｉＮ電極上にＺｒＯ膜を形成する場合を示す。同図においては、Ｚｒ原料ガスとして汎用のテトラキスエチルメチルアミノジルコニウム：（(CH3)(C2H5)N)4Zr、以下ＴＥＭＡＺと称す）と高価なトリスジメチルアミノシクロペンタジエニルジルコニウム（Zr(NMe2)3Cp）を用いた場合を示す。なお、Ｚｒ原料ガスは０．５ｓｃｃｍで供給している（図１のａ）。いずれの場合も原料ガス供給時間を長くすることでＺｒプリカーサの吸着確率を高めることが可能であり、初期は、原料ガス供給時間の増加に伴って不良ビット数が減少する。しかし、Ｚｒプリカーサの吸着確率は下地、つまり１サイクル目のＴｉＮ電極上と２サイクル目以降のＺｒＯ膜上とで異なるため、１サイクル目に最適化すると、２サイクル目以降はＺｒ原料ガス供給時間が必要十分な時間よりも長くなってしまう。Zr(NMe2)3Cpなどの熱分解に強いＺｒ原料ガスを用いた場合、供給時間の増長による不良ビット数の増加はないが、スループット悪化や材料コストが高額になるという問題がある。一方、汎用のＴＥＭＡＺのように、熱分解に弱いＺｒ原料ガスを用いた場合、供給時間の増長は、ＺｒＯ膜中の不純物を増加させ、結果的に不良ビット数が再び増加する。また、熱分解反応によりＺｒＯ膜が設計値よりも厚膜化してしまう場合があり、極端な場合はシリンダーが閉塞してしまう場合がある。従来は、不良ビット数の最も少ない条件を経験的に求め、図２に示す従来例では、ＴＥＭＡＺの場合は１２０秒、Zr(NMe2)3Cpの場合は１８０秒としていた。
【００１８】
これに対して、本発明の実施形態では、１サイクル目のＺｒ原料ガス供給時間を長くしてＺｒプリカーサの吸着確率を高め、１サイクル目で均一なＺｒＯ膜を成膜し、２サイクル目以降は吸着表面がＺｒＯであるため、Ｚｒ原料ガス供給時間を短くして容量膜リーク試験不良ビット数の増加を抑制、Ｚｒ原料ガスの使用量の削減を図ることができる。
【００１９】
図３は、本発明にかかる成膜シーケンスを示す図であり、１サイクル目のＺｒ原料ガス供給工程（１’）が図１に示す従来のＺｒ原料供給工程（１）よりも長くなっている点で相違する。具体的には、１サイクル目として、ＴＥＭＡＺを用いる場合、０．５〜１．０ｓｃｃｍでキャリアガス１０ｓｌｍとともに３００秒供給して、下地のＴｉＮ下部電極上にＺｒプリカーサを吸着させる（工程（１’））。キャリアガスは窒素、アルゴンなどの不活性ガスを用いることができる。次にＺｒ原料ガスの供給を止めて、パージ／真空引きを行う（工程（２））。次に濃度２００〜３００ｇ／Ｎｍ３のオゾン（Ｏ３）ガスを３００秒供給し、Ｚｒプリカーサを酸化分解させる（工程（３））。次にオゾンガスの供給を止めて、パージ／真空引きを行う（工程（４））。なお、ＴＥＭＡＺは、４２０秒を超えて連続して供給すると、成膜空間での熱分解が進行し、従来技術の２サイクル相当まで厚膜化してしまう。従って、４２０秒以下であることが好ましい。また、２５０秒以上であれば、十分に均一なＺｒＯ膜を形成することができる。従って、１サイクル目のＴＥＭＡＺ供給時間は、２５０〜４２０秒が好ましく、３００〜３５０秒がより好ましい。Zr(NMe2)3Cpの場合、１サイクル目は２００〜３６０秒が好ましく、２４０〜３００秒がより好ましい。
【００２０】
図４は、１サイクル目のＴＥＭＡＺ供給時間を３００秒とし、２サイクル目以降の供給時間を変更して容量膜リーク試験の不良ビット数変化を求めた結果を示す。また、原料ガスとしてZr(NMe2)3Cpの場合は、１サイクル目の原料ガス供給時間を２４０秒とした。
【００２１】
ＴＥＭＡＺの場合、従来例では最適化しても８個程度の不良ビット数であったのに対し、１サイクル目を長くすることで、不良ビット数が低減されることが分かる。２サイクル目以降のＴＥＭＡＺ供給時間は７５〜１５０秒の範囲では、従来の最適化値よりも向上していることが分かる。より好ましくは、９０〜１２０秒である。
【００２２】
Zr(NMe2)3Cpの場合、従来は１８０秒以上で良好な結果を示していたが、本発明の方法では１２０秒以上で良好な結果が得られている。原料ガスの使用量削減の観点からは、従来の１８０秒を超えない範囲であることが好ましく、１５０秒以下で十分である。また、１００秒以上であれば、十分に不良ビット数の低減が可能となる。従って、２サイクル目以降のZr(NMe2)3Cp供給時間は、１００〜１８０秒の範囲が好ましく、１２０〜１５０秒の範囲がより好ましい。
【００２３】
図５，図６は、Ｚｒ原料ガスの１サイクル目以降の供給時間と１チップあたりの容量膜リーク試験不良ビット数の増加割合との関係を示すグラフである。縦軸の不良ビット数の増加割合は（１サイクル目のＺｒ原料ガス供給時間の振り分けによる不良数）／（１サイクル目のＺｒ原料ガス供給時間の最小不良数）とした。
【００２４】
Ｚｒ原料ガスがＴＥＭＡＺの場合（図５）、２サイクル目以降のガス供給時間を１２０秒一定にしたとき、１サイクル目が３３０秒で最小不良数を示し、不良数が１００％増加に収まる１サイクル目のＺｒ原料ガス供給時間範囲は２５０〜４２０秒であり、この範囲が好ましく、不良数が１０％増加に収まる１サイクル目のガス供給時間範囲は３００〜３５０秒であり、この範囲がさらに好ましいことがわかる。
【００２５】
Ｚｒ原料ガスがZr(NMe2)3Cpの場合（図６）、２サイクル目以降のＺｒ原料ガス供給時間を１５０秒一定にしたとき、１サイクル目が２７０秒で最小不良数を示し、不良数が１００％増加に収まる１サイクル目のＺｒガス供給時間範囲は２００〜３６０秒であり、この範囲が好ましく、不良数が１０％増加に収まる１サイクル目のＺｒ原料ガス供給時間範囲は２４０〜３００秒であり、この範囲がさらに好ましいことがわかる。
【００２６】
このように、本発明では、１サイクル目のＺｒ原料ガス供給時間を長くすることで、２サイクル目以降の原料ガス供給時間の短縮が図れ、スループットの改善や材料コストの低減が可能となる。
【００２７】
本発明では、上記したＺｒＯ膜の形成に限定されず、金属原料ガスを供給して下地に金属原料を吸着させるステップと、成膜空間であるチャンバー内の金属原料ガスをパージするステップと、反応ガスを供給して金属原料を金属化合物に改質するステップと、反応ガスをパージするステップを１サイクルとして含む原子層成長法による金属化合物膜の形成工程において、１サイクル目の金属原料の吸着性に課題がある場合、膜中の不純物の低減が好ましい場合に適用することができる。金属原料ガスとしては、金属原子として実施形態に示したジルコニウムに限定されず、アルミニウム、チタン、ハフニウムなどが挙げられる。また、反応ガスとしては、オゾンや酸素、一酸化炭素などの酸化ガス、アンモニアなどの窒化ガスなどが挙げられる。
【実施例】
【００２８】
以下、実施例を挙げて、具体的な半導体装置の製造方法を説明するが、本発明はこの実施例のみに限定されるものではない。
【００２９】
実施例１
図７は、本実施例によるＤＲＡＭ１００の構成を示す平面図であり、ＤＲＡＭ１００のメモリセル領域を示している。図７では、ＤＲＡＭ１００の素子分離領域と素子形成領域と埋込配線の配置を示しており、これらの構成要素の配置状況を明確にするため、容量コンタクトパッド４２上に位置したキャパシタとキャパシタ上に位置した上部金属配線等を省略している。
【００３０】
図８は、本実施例によるＤＲＡＭ１００の構成を示す断面図であり、図８（ａ）は図７のＡ−Ａ’断面であり、図８（ｂ）は図７のＢ−Ｂ’断面を示している。ここで、図８（ａ）はＹ方向の断面となっているのに対して、図８（ｂ）は厳密にはＸ方向からずれているが、ここでは、Ｘ方向の断面として記載する。また、本実施例のＤＲＡＭ１００では、ベースとなる半導体基板にシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
【００３１】
図７に示すように、ＤＲＡＭ１００は、メモリセル領域６０と、メモリセル領域６０の外側において駆動用トランジスタ（図示せず）が配置された周辺領域（図示せず）を有している。メモリセル領域６０には、シリコン基板１に設けられた素子分離溝４内に絶縁膜を埋め込んでなる素子分離膜９（以降、「ＳＴＩ（Shallow Trench Isolation）９」、と称する）と、ＳＴＩ９によって区画された素子形成領域１Ａ（以降、「活性領域１Ａ」と称することもある）が設けられている。図７では、表示した容量コンタクトパッド４２に関連する素子形成領域１Ａの位置を示している。
【００３２】
図７に示すように、複数の埋め込み配線５は、Ｙ方向に延在する埋込ワード線２３と、素子分離用の埋込配線２２で構成されている。埋込ワード線２３と素子分離用の埋込配線２２は、同じ構造を有しているが、機能は異なっている。埋込ワード線２３は、メモリセルのゲート電極として機能するものである。素子分離用の埋込配線２２は、所定の電位に維持することにより隣接する素子（トランジスタ）を分離するものである。すなわち、同一の素子形成領域１Ａ上で隣接する素子間は、素子分離用の埋込配線２２を所定の電位に維持することにより、寄生トランジスタをオフ状態として分離させることができる。埋め込み配線５と直交する方向（図１におけるＸ方向）には、複数のビット線３０が所定の間隔で配置されている。
【００３３】
図８に示すように、埋込配線２２は、複数のＳＴＩ９とシリコン基板１の一部上面を覆っている。埋込ワード線２３と素子形成領域１Ａとが交差する領域に、夫々のメモリセルが形成されている。メモリセル領域６０の全体には複数のメモリセルが設けられており、個々のメモリセルには、夫々容量コンタクトパッド４２を介してキャパシタが接続されている。容量コンタクトパッド４２は、図７に示すように、夫々が重ならないように、メモリセル領域６０内に所定の間隔で配置されている。なお、本実施例のＤＲＡＭ１００は、図７に示すように、Ｘ方向とＹ方向の間隔を夫々３Ｆと２Ｆにした単位エリアに相当する６Ｆ２セル配置（Ｆ値は最小加工寸法）としている。
【００３４】
図８に示すように、本実施例のＤＲＡＭ１００では、ゲート電極として機能する埋込ワード線２３がシリコン基板１内に完全に埋め込まれた埋込ゲート型トランジスタを備えている。埋込ゲート型トランジスタは、シリコン基板１の素子分離領域となるＳＴＩ９に囲まれた素子形成領域１Ａに設けられている。なお、ＳＴＩ９は、シリコン基板１に形成した図７に示すＸ１方向に延在する溝内に、複数の絶縁膜（図８では絶縁膜６と絶縁膜７）を積層させたものである。埋込ゲート型トランジスタは、素子形成領域１Ａに設けられた溝の内壁を覆っているゲート絶縁膜１６と、ゲート絶縁膜１６の上面部と一部の側面部を覆っている介在層１７と、介在層１７の内側に設けられた埋込ワード線２３となる導電膜１８と、低濃度不純物拡散層１１に設けられたソース・ドレイン領域の一方となる第１の不純物拡散層２６と、ソース・ドレイン領域の他方となる第２の不純物拡散層３７を有する構成となっている。低濃度不純物拡散層１１は、ゲート絶縁膜１６が設けられた領域を除いた素子形成領域１Ａの上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散した層である。また導電膜１８は、その上面がライナー膜２０と埋込絶縁膜２１で覆われている。
【００３５】
図８（ｂ）に示す素子形成領域１Ａには、説明の便宜上、埋込ワード線２３を有する１個の埋込ゲート型トランジスタを表しているが、埋込配線２２の間に２本の埋込ワード線２３が配置され、ビット線３０の接続される第１の不純物拡散層２６を共有して２つの埋込ゲート型トランジスタが形成される。実際のＤＲＡＭにおけるメモリセル領域６０には、数千〜数十万個の埋込ゲート型トランジスタが配置されている。また、埋込配線２２と埋込ワード線２３とは同じ構造であり、埋込ワード線２３のＹ方向の断面形状は図８（ａ）に示す埋込配線２２と同じである。
【００３６】
本実施例の埋込ゲート型トランジスタは、図８（ａ）に示すように、埋込配線２２の一部が埋込配線２２の延在方向に配置されたＳＴＩ９の上面に埋め込まれた構造となっている。すなわち、ＳＴＩ９の上面の高さが、隣接する当該ＳＴＩ９間のシリコン基板１の表面の高さよりも低くなるように配置されている。これにより、シリコン基板１の上面には、埋込配線２２によるＳＴＩ９の埋め込み部分と、埋込配線２２の底面がゲート絶縁膜１６を介して接続するサドル形状のシリコン突起部１Ｂが設けられている。なお、埋込ワード線２３は、埋込配線２２と同じ構造を有しているので、埋込ワード線２３の下方にも、同様のＳＴＩ９の埋め込み部分とサドル形状のシリコン突起部１Ｂが設けられている。
【００３７】
サドル形状のシリコン突起部１Ｂは、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。本実施例の埋込ゲート型トランジスタは、サドル形状のシリコン突起部１Ｂのようなチャネル領域を有するサドルフィン型トランジスタである。埋込ゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
【００３８】
次に、図８を参照しながら、上記埋込ゲート型トランジスタの上方における構成を説明する。ＤＲＡＭ１００のメモリセル領域６０には、上記埋込ゲート型トランジスタおよびキャパシタ４８を有するメモリセルが複数設けられている。キャパシタ４８は、シリンダー型のキャパシタであり、下部電極４５、容量膜４６および上部電極４７で構成されている。なお下部電極４５は、シリンダー形状で、内壁と外壁を有しており、内壁側は容量膜４６と上部電極４７で埋め込まれている。埋込ゲート型トランジスタの第１の不純物拡散層２６は、第１の不純物拡散層２６上に設けられた導電膜２７に接続されている。ここで導電膜２７は、導電膜２７上に設けられた導電膜２８と共にビット線３０を構成している。また、ビット線３０の上面はマスク膜２９で覆われており、その側面部は絶縁膜３１で覆われている。埋込ゲート型トランジスタの第２の不純物拡散層３７は、第２の不純物拡散層３７上に設けられた容量コンタクトプラグ４１と容量コンタクトパッド４２を介して、下部電極４５に接続されている。ここで、容量コンタクトプラグ４１は、導電膜３８と導電膜４０の間に介在層３９を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜３６で覆われている。また、容量コンタクトパッド４２は、キャパシタ４８と容量コンタクトプラグ４１とのアライメントマージンを確保するために設けられているので、図７に示すように、容量コンタクトプラグ４１の上面を完全に覆っている必要は無く、容量コンタクトプラグ４１上に位置して、少なくともその一部と接続していれば良い。
【００３９】
ビット線３０とマスク膜２９と容量コンタクトプラグ４１の夫々の側面は、第１層間絶縁膜２４と絶縁膜３１とライナー膜３２と塗布絶縁膜３３（以降は、「ＳＯＤ（Spin On Dielectrics）３３」と表記する）で覆われており、容量コンタクトパッド４２は、ＳＯＤ３３を保護するためのストッパー膜４３で覆われている。ストッパー膜４３上には、第３層間絶縁膜４４が設けられている。第３層間絶縁膜４４とストッパー膜４３を貫通したシリンダーホール４４Ａが、下部電極４５で覆われているので、下部電極４５の外壁は、第３層間絶縁膜４４とストッパー膜４３と接している。第３層間絶縁膜４４の上面は、容量膜４６で覆われて、容量膜４６の上面は上部電極４７で覆われている。
【００４０】
上部電極４７は、第４層間絶縁膜４９で覆われている。第４層間絶縁膜４９中にはコンタクトプラグ５０が設けられており、第４層間絶縁膜４９の上面には上部金属配線５１が設けられている。キャパシタ４８の上部電極４７は、コンタクトプラグ５０を介して、上部金属配線５１と接続されている。上部金属配線５１と第４層間絶縁膜４９は、保護膜５２で覆われている。
【００４１】
なお、本実施例におけるキャパシタとして、下部電極４５の内壁のみを電極として利用するシリンダー型のキャパシタを記載しているが、キャパシタの形状はこれに限定されるものではない。例えば、下部電極４５の内壁と外壁を電極として利用するクラウン型のキャパシタに変更することも可能である。また、キャパシタ上には、第４層間絶縁膜４９を介して上部金属配線５１と保護膜５２からなる配線層が設けられている。本実施例では、配線層を１層とした単層配線構造を一例として記載しているが、これに限定されるものではない。例えば、複数の配線および層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００４２】
次に、本実施例におけるＤＲＡＭ１００の製造方法を、図９から図３０を参照しながら説明する。なお、各図において、（ａ）図は図７におけるＡ−Ａ’断面に対応する図であり、（ｂ）図は図７のＢ−Ｂ’断面に対応する図を示している。
【００４３】
図９に示すように、Ｐ型のシリコン基板１上に、熱酸化法によるシリコン酸化膜（ＳｉＯ２）である犠牲膜２と、熱ＣＶＤ（Chemical Vapor Deposition）法によるシリコン窒化膜（Ｓｉ３Ｎ４）であるマスク膜３を順次、堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜３と犠牲膜２とシリコン基板１のパターニングを行い、素子形成領域１Ａを区画するための素子分離溝４（トレンチ）をシリコン基板１に形成する。素子形成領域１Ａとなるシリコン基板１の上方は、マスク膜３で覆われている。素子分離溝４は図７のＸ１方向に延在する。
【００４４】
図１０に示すように、熱酸化法によって、シリコン基板１の表面に、シリコン酸化膜である絶縁膜６を形成する。このとき、窒化膜であるマスク膜３表面も酸化される。ここでは簡略化のため、マスク膜３の表面に連続して絶縁膜６が形成された状態で示す。この後、熱ＣＶＤ法によって、シリコン窒化膜である絶縁膜７を、素子分離溝４の内部を充填するように堆積してから、エッチバックを行って、素子分離溝４の内部にのみ絶縁膜７を残存させる。
【００４５】
図１１に示すように、プラズマＣＶＤ法によって、シリコン酸化膜である埋込膜８を、素子分離溝４の内部を充填するように堆積させてから、図９で形成したマスク膜３が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、埋込膜８の表面を平坦化する。
【００４６】
図１２に示すように、ウェットエッチングによって、マスク膜３および犠牲膜２を除去して、シリコン基板１の一部を露出させる。さらに、素子分離溝４の表面における埋込膜８を露出させたシリコン基板１の表面の位置と概略同等になるようにする。以上の処理により、絶縁膜６、７および埋込膜８からなるＳＴＩ９が形成される。本実施例によるＤＲＡＭ１００の製法では、ＳＴＩ９が形成されることにより、図７に示すように、メモリセル領域６０におけるライン状の素子形成領域１Ａと、周辺領域（図示していない）が形成される。
【００４７】
ＳＴＩ９を形成した後に、熱酸化法によって、シリコン基板１の表面にシリコン酸化膜である犠牲膜１０を形成する。この後、低濃度のＮ型不純物（リン等）をイオン注入法でシリコン基板１に注入し、Ｎ型の低濃度不純物拡散層１１を形成する。低濃度不純物拡散層１１はトランジスタのソース／ドレイン（Ｓ／Ｄ）領域の一部として機能する。
【００４８】
図１３に示すように、ＣＶＤ法によって、犠牲膜１０上にシリコン窒化膜である下層マスク膜１２を成膜し、さらにプラズマＣＶＤ法によって、下層マスク膜１２上にカーボン膜（アモルファス・カーボン膜）である上層マスク膜１３を順次、堆積する。その後、上層マスク膜１３と下層マスク膜１２に対して、開口部１３Ａを形成して、シリコン基板１の一部を露出させる。
【００４９】
図１４に示すように、ドライエッチングによって、開口部１３Ａから露出させたシリコン基板１をエッチングして、幅Ｘ３が３５ｎｍの埋め込み配線５を形成するための溝（トレンチ）１５を形成する。このドライエッチングは、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法により、テトラフルオロメタン（ＣＦ４）と六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ２）とヘリウム（Ｈｅ）をプロセスガスに用いて、バイアスパワーを１００〜３００Ｗ、圧力を３〜１０Ｐａとして行う。溝１５は、素子形成領域１Ａ及び周辺領域（図示していない）と交差するＹ方向に延在するライン状のパターンとして形成される。溝１５を形成する際には、シリコン突起部１Ｂの表面よりもＳＴＩ９を深くエッチングする。このエッチングにより、ＳＴＩ９の上面からの高さＺ１を５５ｎｍとしたサドル形状のシリコン突起部１Ｂが残存する。このサドル形状のシリコン突起部１Ｂがトランジスタのチャネル領域として機能する。
【００５０】
図１５に示すように、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６としては、熱酸化法で形成したシリコン酸化膜等が利用できる。この後、ＣＶＤ法によって窒化チタン（ＴｉＮ）である介在層１７と、タングステン（Ｗ）である導電膜（第１の高融点金属膜）１８を順次、堆積する。
【００５１】
図１６に示すように、溝１５において、シリコン突起部１Ｂの上面からの厚さＺ５が１４５ｎｍ程度で導電膜１８が残留するように、ドライエッチングによって、不要となった導電膜１８の上部を除去する。このドライエッチングでは、シリコン基板１にバイアスが印加されない条件としており、介在層１７とゲート絶縁膜１６に対する導電膜１８の選択比を６以上としているので、溝１５の底部へ導電膜１８だけを容易に残留させることができ、導電膜１８の厚さやばらつきも生じない。なお、残留させる導電膜１８の高さは、ドライエッチングの処理時間によって、制御することができる。
【００５２】
溝１５の底部における導電膜１８の表面と同じ高さで介在層１７が残留するように、ドライエッチングによって、不要となった介在層１７を除去する。このドライエッチングでは、シリコン基板１にバイアスが印加されない条件としており、下層マスク膜１２とゲート絶縁膜１６に対する介在層１７の選択比を６以上としているので、溝１５の底部へ介在層１７だけを容易に残留させることができる。なお、残留させる介在層１７の高さは、ドライエッチングの処理時間によって、制御することができる。このドライエッチングによって、介在層１７と導電膜１８で構成される埋込ワード線２３と埋込配線２２を溝１５の底部に形成することができる。
【００５３】
図１７に示すように、残存させた導電膜１８の上面と溝１５の内壁を覆うように、熱ＣＶＤ法によって、シリコン窒化膜であるライナー膜２０を形成する。次に、ライナー膜２０上に埋込絶縁膜２１を堆積する。埋込絶縁膜２１としては、プラズマＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ膜や、それらの積層膜が利用できる。ＳＯＤ膜を用いた場合には、形成後に高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。
【００５４】
図１８に示すように、ＣＭＰ法により、ライナー膜２０が露出するまで埋込絶縁膜２１を除去した後に、エッチバックによって下層マスク膜１２と犠牲膜１０と、埋込絶縁膜２１及びライナー膜２０の一部を除去し、埋込絶縁膜２１の表面が、シリコン基板１の表面と概略同程度の高さになるようにする。これにより、埋込ワード線２３および素子分離用の埋込配線２２の上面が絶縁される。
【００５５】
図１９に示すように、シリコン基板１上を覆うように、プラズマＣＶＤ法によるシリコン酸化膜である第１層間絶縁膜２４を形成する。この後、フォトリソグラフィ技術およびドライエッチング技術で、第１層間絶縁膜２４の一部を除去して、ビットコンタクト開口２５を形成する。図７および図１９に示すように、ビットコンタクト開口２５と素子形成領域１Ａが重なった部分では、シリコン基板１の表面が露出する。ビットコンタクト開口２５を形成した後に、ビットコンタクト開口２５の底部にＮ型不純物（ヒ素等）をイオン注入し、シリコン基板１の表面近傍にＮ型の第１の不純物拡散層２６を形成する。形成したＮ型の第１の不純物拡散層２６は、トランジスタのソース・ドレイン領域の一方として機能する。
【００５６】
図２０に示すように、第１の不純物拡散層２６と第１層間絶縁膜２４を覆うように、熱ＣＶＤ法によるＮ型の不純物（リン等）を含有させたポリシリコン膜である導電膜（第１の膜）２７と、タングステン（Ｗ）である導電膜（第２の高融点金属膜）２８と、プラズマＣＶＤ法によるシリコン窒化膜であるマスク膜２９を順次、堆積する。
【００５７】
図２１に示すように、導電膜２７と導電膜２８とマスク膜２９の積層膜をライン形状にパターニングし、導電膜２７と導電膜２８で構成されるビット線３０を形成する。図２１（ａ）では、ビット線３０のＹ方向の幅Ｙ７と間隔Ｙ８は異なるように表示されているが、夫々５０ｎｍとしている。なお、これ以降、ビット線３０の上面に残留したマスク膜２９を含めてビット線３０と称することがある。ビット線３０は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成される。ビットコンタクト開口２５内に露出させたシリコン基板１の表面部分で、ビット線３０の下層を構成している導電膜２７と第１の不純物拡散層２６（ソース・ドレイン領域の一方）が接続する。
【００５８】
図２２に示すように、ビット線３０の側面を覆うように、熱ＣＶＤ法によるシリコン窒化膜である絶縁膜３１を形成した後に、その上面を覆うように、熱ＣＶＤ法によるシリコン窒化膜等であるライナー膜３２を形成する。
【００５９】
図２３に示すように、隣接したビット線３０の間のスペース部を充填するように、塗布膜であるＳＯＤ膜３３を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。次に、ＣＭＰ法で、ライナー膜３２の上面が露出するまでＳＯＤ膜３３を除去した後に、プラズマＣＶＤ法でシリコン酸化膜である第２層間絶縁膜３４を形成して、ＳＯＤ膜３３の表面を覆う。
【００６０】
図２４に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、第２層間絶縁膜３４とＳＯＤ膜３３を貫通する容量コンタクト孔３５を形成する。ここでは、前述したビット線３０の側面に形成した絶縁膜３１およびライナー膜３２をサイドウォールとして用いたＳＡＣ（Self-Alignment Contact）法によって、容量コンタクト孔３５が形成される。容量コンタクト孔３５と素子形成領域１Ａが重なった部分で、シリコン基板１の表面が露出する。容量コンタクト孔３５の内壁を覆うように、熱ＣＶＤ法によるシリコン窒化膜を成膜してから、エッチバックすることで、容量コンタクト孔３５の側面部にサイドウォール（ＳＷ）絶縁膜３６を形成する。サイドウォール絶縁膜３６を形成後、Ｎ型不純物（リン等）をシリコン基板１へイオン注入して、シリコン基板１の表面近傍にＮ型の第２の不純物拡散層３７を形成する。形成したＮ型の第２の不純物拡散層３７は、先に形成した第１の不純物拡散層２６と共にトランジスタのソース・ドレイン領域として機能する。
【００６１】
図２５に示すように、容量コンタクト孔３５の内側に、熱ＣＶＤ法でリンを含有させたポリシリコン膜を堆積させた後に、エッチバックを行って、容量コンタクト孔３５の底部にポリシリコン膜である導電膜（第２の膜）３８を残存させる。この後、導電膜３８の上面にスパッタ法でコバルト膜を形成し、その後シリサイド化してコバルトシリサイド（ＣｏＳｉ）である介在層（第３の膜）３９を形成してから、容量コンタクト孔３５の内部を充填するように、タングステン（Ｗ）である導電膜（第３の高融点金属膜）４０を堆積する。次に、ＣＭＰ法によって、マスク膜２９の表面が露出するまで導電膜４０と第２層間絶縁膜３４とライナー膜３２と絶縁膜３１を除去して、容量コンタクト孔３５の内部だけに導電膜４０を残存させる。これにより、積層した導電膜３８と介在層３９と導電膜４０で構成された容量コンタクトプラグ４１が形成される。
【００６２】
図２６に示すように、シリコン基板（ウェハ）１の上面に、スパッタ法によって窒化タングステン（ＷＮ）と、タングステン（Ｗ）の膜（第４の高融点金属膜）を順次、堆積した積層膜を形成する。次に、フォトリソグラフィ法とドライエッチング法を用いて、積層膜をパターニングすることで、容量コンタクトパッド４２を形成する。ここで、容量コンタクトパッド４２は、容量コンタクトプラグ４１を構成している導電膜４０と接続している。
【００６３】
図２７に示すように、容量コンタクトパッド４２の上面を覆うように、熱ＣＶＤ法によるシリコン窒化膜であるストッパー膜４３を形成後、ストッパー膜４３上に、プラズマＣＶＤ法によるシリコン酸化膜である第３層間絶縁膜４４を形成する。
【００６４】
図２８に示すように、フォトリソグラフィ法とドライエッチング法を用いて、容量コンタクトパッド４２の上面の少なくとも一部を露出させるように、第３層間絶縁膜４４とストッパー膜４３を貫通するシリンダーホール４４Ａを形成する。次に、シリンダーホール４４Ａの内壁を覆うように、ＣＶＤ法による窒化チタンでキャパシタの下部電極４５を形成する。シリンダーホール４４Ａの底部における下部電極４５の下面は、容量コンタクトパッド４２と接続している。
【００６５】
図２９に示すように、下部電極４５の表面を覆うように、ＡＬＤ法による容量膜４６を形成する。
【００６６】
ここで、容量膜４６としては、少なくとも下部電極４５表面に本発明にかかる方法で形成した酸化ジルコニウム（ＺｒＯ）を含むものであり、ＺｒＯ膜上にＡＬＤ法により、酸化アルミニウム（ＡｌＯ）あるいは、酸化ハフニウム（ＨｆＯ）を形成した積層膜を含む構成としてもよく、例えば、ＺｒＯ膜とＡｌＯ膜とのラミネート膜であるＺｒＡｌＯ膜とＺｒＯ膜の積層膜であるＺｒＡｌＯ／ＺｒＯとすることができる。
【００６７】
本実施例では、容量膜４６として、ＴＥＭＡＺを原料ガスとして用いてＺｒＯ膜を形成した。その他、詳細な条件は、図３に示す成膜シーケンスにおいて以下の通り調整した。
ＴＥＭＡＺ流量（ａ）：０．５〜１．０ｓｃｃｍ
供給時間（１サイクル目：ｔ１→ｔ２）：３００秒
（２サイクル目以降：ｔ１’→ｔ２’）：１２０秒
キャリアガス流量（ｂ）：１０ｓｌｍ
圧力（ｃ１）：１２０〜１４０Ｐａ、（ｃ２）：１６０〜２００Ｐａ
Ｏ３ガス濃度（ｄ）：２００〜３００ｇ／Ｎｍ３
供給時間：ｔ３→ｔ４＝ｔ３’→ｔ４’＝３００秒
成膜温度：２２０〜２７０℃
サイクル数：４５サイクル
【００６８】
図３０に示すように、上部電極４７を覆うように、プラズマＣＶＤ法によるシリコン酸化膜である第４層間絶縁膜４９を形成後、フォトリソグラフィ法とドライエッチング法を用いて、第４層間絶縁膜４９にコンタクトホール（図示せず）を形成する。次に、ＣＶＤ法によるタングステンでコンタクトホールを埋め込んでから、第４層間絶縁膜４９の上面で余剰となっているタングステンをＣＭＰ法で除去して、コンタクトプラグ５０を形成する。次に、第４層間絶縁膜４９の上面にアルミニウム（Ａｌ）や銅（Ｃｕ）等を成膜してからパターニングすることで、上部金属配線５１を形成する。このとき上部金属配線５１は、コンタクトプラグ５０を介して、上部電極４７と接続している。この後、図８に示したように上部金属配線５１を覆う保護膜５２を形成すれば、ＤＲＡＭ１００のメモリセルが完成する。
【産業上の利用可能性】
【００６９】
本発明にかかるＡＬＤ法は、従来、均一サイクルで実施されていたために不必要に長くなっていた全体の成膜時間の短縮が図れ、スループットが向上すると共に、不純物の混入を低減することが可能となる。これにより、半導体装置の製造において、様々な部位へのＡＬＤ法への適用が可能となる。
【符号の説明】
【００７０】
１  シリコン基板
１Ａ  素子形成領域（活性領域）
１Ｂ  シリコン突起部
２  犠牲膜
３  マスク膜
４  素子分離溝（トレンチ）
５  埋め込み配線
６  絶縁膜
７  絶縁膜
８  埋込膜
９  ＳＴＩ
１０  犠牲膜
１１  低濃度不純物拡散層
１２  下層マスク膜
１３  上層マスク膜
１３Ａ  開口部
１５  溝（トレンチ）
１６  ゲート絶縁膜
１７  介在層
１８  導電膜
２０  ライナー膜
２１  埋込絶縁膜
２２  素子分離用の埋込配線
２３  埋込ワード線
２４  第１層間絶縁膜
２５  ビットコンタクト開口
２６  第１の不純物拡散層
２７  導電膜
２８  導電膜
２９  マスク膜
３０  ビット線
３１  絶縁膜
３２  ライナー膜
３３  ＳＯＤ（塗布絶縁膜）
３４  第２層間絶縁膜
３５  容量コンタクト孔
３６  サイドウォール絶縁膜
３７  第２の不純物拡散層
３８  導電膜
３９  介在層
４０  導電膜
４１  容量コンタクトプラグ
４２  容量コンタクトパッド
４３  ストッパー膜
４４  第３層間絶縁膜
４４Ａ  シリンダーホール
４５  下部電極
４６  容量膜
４７  上部電極
４８  キャパシタ
４９  第４層間絶縁膜
５０  コンタクトプラグ
５１  上部金属配線
５２  保護膜
６０  メモリセル領域
１００  ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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