(57)【要約】【課題】ワード線間のリーク電流の発生を抑制した半導体記憶装置、及びその製造方法を提供する。【解決手段】先ず、基板上に、第１配線として機能する複数の第１導電層と複数の層間絶縁層を交互に積層させる。次に、複数の第１導電層及び複数の層間絶縁層を貫通するトレンチを形成する。続いて、トレンチに面する複数の第１導電層の側面及び複数の層間絶縁層の側面に側壁層を形成する。次に、側壁層を介してトレンチを埋めるように、第２配線として機能する柱状導電層を形成する。続いて、側壁層の形成後、側壁層と第１導電層との間の酸素原子の移動又は側壁層と層間絶縁層との間の酸素原子の移動によって、層間絶縁層に隣接する側壁層中の酸素原子の割合を第１導電層に隣接する側壁層中の酸素原子の割合よりも大きくし、第１導電層に隣接する側壁層を可変抵抗素子として機能させる。【選択図】図１５Ａ
2014049745.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備える半導体記憶装置の製造方法であって、
基板上に、前記第１配線として機能する複数の第１導電層と複数の層間絶縁層を交互に積層させ、
前記複数の第１導電層及び前記複数の層間絶縁層を貫通するトレンチを形成し、
前記トレンチに面する前記複数の第１導電層の側面及び前記複数の層間絶縁層の側面に側壁層を形成し、
前記側壁層を介して前記トレンチを埋めるように、前記第２配線として機能する柱状導電層を形成し、
前記側壁層の形成後、前記側壁層と前記第１導電層との間の酸素原子の移動又は前記側壁層と前記層間絶縁層との間の酸素原子の移動によって、前記層間絶縁層に隣接する側壁層中の酸素原子の割合を前記第１導電層に隣接する側壁層中の酸素原子の割合よりも大きくし、前記第１導電層に隣接する側壁層を前記可変抵抗素子として機能させる
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
ストイキオメトリな状態にある金属酸化物により前記側壁層を形成し、
前記側壁層の形成後、前記第１導電層に隣接する側壁層中の酸素原子を前記第１導電層に移動させる
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
ストイキオメトリな状態よりも酸素が欠乏した状態にある金属酸化物により前記側壁層を形成し、
前記側壁層の形成後、前記層間絶縁層中の酸素原子を前記層間絶縁層に隣接する側壁層に移動させる
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項４】
ストイキオメトリな状態よりも酸素が多い状態にある酸化物により前記層間絶縁層を形成する
ことを特徴とする請求項３記載の半導体記憶装置の製造方法。
【請求項５】
アモルファスシリコンにより前記第１導電層を形成し、
前記側壁層の形成後に加熱処理を実行して前記第１導電層中のアモルファスシリコンをポリシリコンに結晶化させる
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項６】
アモルファスシリコンにより前記第１導電層を形成し、
前記側壁層の形成後に加熱処理を実行して前記第１導電層中のアモルファスシリコンをポリシリコンに結晶化させる
ことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項７】
前記側壁層は、Ｈｆ、Ａｌ、Ｔｉ、Ｎｉ、Ｗ、Ｔａのいずれかの酸化物により構成される
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項８】
互いに交差する複数の第１配線及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して垂直方向に所定ピッチをもって並び且つ前記第１配線として機能する複数の第１導電層と、
前記複数の第１導電層の間にそれぞれ設けられる層間絶縁層と、
前記第１導電層の側面に設けられ且つ前記可変抵抗素子として機能する可変抵抗層と、
前記層間絶縁層の側面に設けられ前記可変抵抗層よりも低い導電率を有する酸化層と、
前記可変抵抗層を介して前記第１導電層の側面に設けられると共に前記酸化層を介して前記層間絶縁層の側面に設けられ、前記垂直方向に延び且つ前記第２配線として機能する柱状導電層と
を備えることを特徴とする半導体記憶装置。
【請求項９】
前記可変抵抗層の側面及び前記酸化層の側面と前記柱状導電層との間に設けられたバリアメタル層を更に備え、
前記バリアメタル層は、窒化チタン（ＴｉＮ）にて構成される
ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記可変抵抗層の側面及び前記酸化層の側面と前記柱状導電層との間に設けられたN型（またはP型）多結晶シリコン層を更に備える
ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
前記メモリセルアレイは、
前記第２配線の一端に一端を接続された選択トランジスタと、
前記選択トランジスタのゲートに接続された選択ゲート線と、
前記選択トランジスタの他端に接続された第３配線とを更に備える
ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
前記メモリセルアレイは、
前記基板に対して平行な方向に延び、前記第３配線として機能する第２導電層と、
前記第２導電層の上面と前記柱状導電層の下面とに接し、前記基板に対して垂直方向に延びると共に前記選択トランジスタのボディとして機能する柱状半導体層と、
前記柱状半導体層の側面に設けられたゲート絶縁層と、
前記ゲート絶縁層を介して前記柱状半導体層の側面に設けられ、前記基板に対して平行な方向に延びると共に前記選択トランジスタのゲート及び前記選択ゲート線として機能する第３導電層とを更に備える
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記柱状半導体層は、
第１導電型の不純物を含む第１柱状半導体層と、
前記第１柱状半導体層の上面に接して第２導電型の不純物を含む第２柱状半導体層と、
前記第２柱状半導体層の上面に接して第１導電型の不純物を含む第３柱状半導体層とを備える
ことを特徴とする請求項１２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化されている。このＬＳＩ素子の微細化には、単に線幅を細くするだけでなく、回路パターンの寸法精度や位置精度の向上も要請される。このような課題を克服する技術として、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設ける構造により、メモリセルアレイの更なる高集積化が可能とされている。
【０００３】
しかしながら、上記構造において、ＲｅＲＡＭとして機能する可変抵抗層は、ワード線の側面のみならずワード線間の層間絶縁層の側面にも設けられる。したがって、可変抵抗層を介してワード線間のリーク電流が発生する。そして、このリーク電流によりメモリセルの誤動作が生じ、また消費電力が増大する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８７８７２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、ワード線間のリーク電流の発生を抑制した半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施の形態に係る半導体記憶装置の製造方法は、メモリセルアレイを備える半導体記憶装置に関する。メモリセルアレイは、複数の第１配線、複数の第２配線、及びメモリセルを有する。複数の第１配線及び複数の第２配線は互いに交差する。メモリセルは、第１配線及び第２配線の各交差部に配置され、可変抵抗素子を含む。半導体記憶装置の製造方法においては、先ず、基板上に、第１配線として機能する複数の第１導電層と複数の層間絶縁層を交互に積層させる。次に、複数の第１導電層及び複数の層間絶縁層を貫通するトレンチを形成する。続いて、トレンチに面する複数の第１導電層の側面及び複数の層間絶縁層の側面に側壁層を形成する。次に、側壁層を介してトレンチを埋めるように、第２配線として機能する柱状導電層を形成する。続いて、側壁層の形成後、側壁層と第１導電層との間の酸素原子の移動又は側壁層と層間絶縁層との間の酸素原子の移動によって、層間絶縁層に隣接する側壁層中の酸素原子の割合を第１導電層に隣接する側壁層中の酸素原子の割合よりも大きくし、第１導電層に隣接する側壁層を可変抵抗素子として機能させる。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る半導体記憶装置のブロック図の一例である。
【図２】実施の形態に係るメモリセルアレイ１１の回路図の一例である。
【図３】実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図の一例である。
【図４】図３の断面図の一例である。
【図５】図３の上面図の一例である。
【図６】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図７】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図８】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図９】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図１０】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図１１】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図１２】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図１３】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図１４】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す斜視図の一例である。
【図１５Ａ】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す拡大断面図の一例である。
【図１５Ｂ】実施の形態に係るメモリセルアレイ１１の第１の製造方法を示す拡大断面図の一例である。
【図１６】実施の形態に係るメモリセルアレイ１１の第２の製造方法を示す拡大断面図の一例である。
【図１７Ａ】実施の形態に係るメモリセルアレイ１１の第３の製造方法を示す拡大断面図の一例である。
【図１７Ｂ】実施の形態に係るメモリセルアレイ１１の第３の製造方法を示す拡大断面図の一例である。
【図１８】他の実施の形態に係るメモリセルアレイ１１の積層構造を示す拡大断面図の一例である。
【図１９】他の実施の形態に係るメモリセルアレイ１１の積層構造を示す拡大断面図の一例である。
【発明を実施するための形態】
【０００８】
［構成］
先ず、実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示すように、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、及び電源１５を有する。
【０００９】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時に、ワード線ＷＬを選択する。列デコーダ１３は、アクセス時に、ビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【００１０】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。
【００１１】
次に、図２を参照して、実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
【００１２】
メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
【００１３】
ワード線ＷＬ１〜ＷＬ４は、図２に示すように、Ｚ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
【００１４】
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって低抵抗状態（セット状態）となり、ある一定以上の電圧をその両端に印加するリセット動作によって高抵抗状態（リセット状態）となる。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させず、高抵抗状態にある場合がある。この時、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
【００１５】
選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。選択ゲート線ＳＧは、Ｙ方向に並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。
【００１６】
次に、図３〜図５を参照して、実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図３は、メモリセルアレイ１１の積層構造を示す斜視図の一例である。図４は図３の断面図の一例であり、図５は図３の上面図の一例である。なお、図３及び図５において、層間絶縁層は省略している。
【００１７】
メモリセルアレイ１１は、図３及び図４に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は複数の選択トランジスタＳＴｒが配置され、メモリ層４０は複数のメモリセルＭＣが配置されている。
【００１８】
選択トランジスタ層３０は、図３及び図４に示すように、基板２０に対して垂直なＺ方向に積層された導電層３１、層間絶縁層３２、導電層３３、層間絶縁層３４を有する。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。
【００１９】
導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びる（図５参照）。層間絶縁層３２は、導電層３１の上面を覆う。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる（図５参照）。層間絶縁層３４は、導電層３３の側面及び上面を覆う。例えば、導電層３１、３３はポリシリコンにより構成される。層間絶縁層３２、３４は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
【００２０】
また、選択トランジスタ層３０は、図３及び図４に示すように、柱状半導体層３５、及びゲート絶縁層３６を有する。柱状半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
【００２１】
柱状半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向端部の側面に接する。そして、柱状半導体層３５は、例えば、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５ｃを有する。
【００２２】
Ｎ＋型半導体層３５ａは、図３及び図４に示すように、そのＹ方向端部の側面にて層間絶縁層３２に接する。Ｐ＋型半導体層３５ｂは、そのＹ方向端部の側面にて導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向端部の側面にて層間絶縁層３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
【００２３】
メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。
【００２４】
導電層４２ａ〜４２ｄは、図５に示すように、それぞれＸ方向に対向する一対の櫛歯形状を有する。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコンにて構成される。
【００２５】
また、メモリ層４０は、図３及び図４に示すように、柱状導電層４３、及び側壁層４４を有する。柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層３５の上面に接すると共にＺ方向に柱状に延びる。柱状導電層４３はビット線ＢＬとして機能する。
【００２６】
側壁層４４は、柱状導電層４３のＹ方向端部の側面に設けられる。側壁層４４は、図３及び図４に示すように、可変抵抗層４５、及び酸化層４６を有する。可変抵抗層４５は可変抵抗素子ＶＲとして機能する。酸化層４６は可変抵抗層４５よりも低い導電率を有する。
【００２７】
可変抵抗層４５は、柱状導電層４３と導電層４２ａ〜４２ｄのＹ方向端部の側面との間に設けられる。酸化層４６は、柱状導電層４３と層間絶縁層４１ａ〜４１ｄのＹ方向端部の側面との間に設けられる。
【００２８】
柱状導電層４３は例えばポリシリコンにより構成され、側壁層４４（可変抵抗層４５及び酸化層４６）は例えば金属酸化物により構成される。より具体的に、可変抵抗層４５は、ストイキオメトリな状態よりも酸素が欠乏した状態にあるＨｆＯＸ、Ａｌ２ＯＸ、ＴｉＯＸ、ＮｉＯＸ、ＷＯＸ、Ｔａ２ＯＸ等により構成される。酸化層４６は、ストイキオメトリな状態にあるＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５等により構成される。
【００２９】
以上、本実施の形態において、可変抵抗層４５（可変抵抗素子ＶＲ）は、基板２０に対して平行に延びる導電層４２ａ〜４２ｄ（ワード線ＷＬ）の側面と基板２０に対して垂直に延びる柱状導電層４３（ビット線ＢＬ）の側面との間に設けられる。よって、本実施の形態は、メモリセルアレイ１１を高集積化できる。更に、本実施の形態において、層間絶縁層４１ａ〜４１ｄの側面と柱状導電層４３の側面との間には、可変抵抗層４５よりも低い導電率を有する酸化層４６が設けられている。よって、本実施の形態は、酸化層４６により導電層４２ａ〜４２ｄ（ワード線ＷＬ１〜ＷＬ４）の間のリーク電流を抑制できる。
【００３０】
［第１の製造方法］
次に、図６〜図１５Ｂを参照して、実施の形態に係る半導体記憶装置の第１の製造方法について説明する。図６〜図１４はメモリセルアレイ１１の第１の製造方法を示す斜視図の一例であり、図１５Ａ，１５Ｂはメモリセルアレイ１１の第１の製造方法を示す拡大断面図の一例である。なお、以下で説明する製造方法においては、メモリ層４０の製造方法のみを示す。
【００３１】
始めに、図６に示すように、選択トランジスタ層３０の上面に、酸化シリコン（ＳｉＯ２）とポリシリコン（Ｓｉ）を交互に積層させ、Ｘ方向及びＹ方向に広がる層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’を形成する。
【００３２】
続いて、図７に示すように、導電層４２ｄ’の上に絶縁層５１、５２を積層させる。そして、絶縁層５２の上面にエッチングマスク５３を積層する。エッチングマスク５３は、フォトエッチング工程及び反応性イオンエッチングを用いてＹ方向に所定ピッチをもって並びＸ方向に延びるように形成される。
【００３３】
続いて、図８に示すように、絶縁層５２及びエッチングマスク５３上にマスク材を堆積した後、エッチバックを行う。このエッチバックにより、エッチングマスク５３のＹ方向端部の側面に側壁マスク５４が形成される。
【００３４】
続いて、図９に示すように、エッチングマスク５３及び側壁マスク５４をマスクとして層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’をエッチングし、トレンチＴ１を形成する。このトレンチＴ１は選択トランジスタ層３０の上面まで達し、選択トランジスタ層３０の上面は露出される。トレンチＴ１により、層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’は、Ｙ方向に所定ピッチをもって並びＸ方向に延びる形状に加工された層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”となる。
【００３５】
続いて、図１０に示すように、トレンチＴ１に面する層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”の側面に酸化層４６ａ（側壁層）を形成する。酸化層４６ａは、等方性の良い成膜方法（例えば、アトミックレイヤーデポジション（ＡＬＤ））により形成される。なお、酸化層４６ａは、ストイキオメトリな状態にあるＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５等により構成される。その後、トレンチＴ１を埋め込むようにポリシリコン（Ｓｉ）を堆積させて、導電層４３ａを形成する。
【００３６】
続いて、図１１に示すように、後のエッチング工程に用いられるエッチングマスク５５を酸化層４６ａ及び導電層４３ａ上に堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）により、エッチングマスク５５、５３及び側壁マスク５４を平坦化する。
【００３７】
次に、図１２に示すように、エッチングマスク５３のみを除去する。その後、エッチングマスク５５及び側壁マスク５４をマスクとして層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”をエッチングしてトレンチＴ２を形成する。このトレンチＴ２は、選択トランジスタ層３０の上面まで到達する。トレンチＴ２により、層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”は、Ｙ方向に更に分断された形状を有する層間絶縁層４１ａ〜４１ｄ及び導電層４２ａ〜４２ｄとなる。
【００３８】
続いて、図１３に示すように、トレンチＴ２に面する層間絶縁層４１ａ〜４１ｄ及び導電層４２ａ〜４２ｄの側面に酸化層４６ｂ（側壁層）を形成する。その後、トレンチＴ２を埋め込むようにポリシリコン（Ｓｉ）を堆積させ、導電層４３ｂを形成する。その後、ＣＭＰにより、導電層４３ｂを平坦化するとともに側壁マスク５４を除去する。
【００３９】
次に、図１４に示すように、エッチングマスク５５上に更にエッチングマスク５６を形成する。エッチングマスク５６は、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びるように形成される。そして、このエッチングマスク５６、及び絶縁層５２をマスクとして導電層４３ａ、４３ｂ及び酸化層４６ａ、４６ｂをエッチングして、トレンチＴ３を形成する。このトレンチＴ３により、導電層４３ａ、４３ｂはＺ方向に延びる柱形状を有する柱状導電層４３となり、酸化層４６ａ、４６ｂはＸ方向に所定ピッチをもって分断された形状を有する酸化層４６となる。
【００４０】
そして、上記工程により、柱状導電層４３と層間絶縁層４１ａ〜４１ｄ及び導電層４２ａ〜４２ｄの間には酸化層４６（側壁層４４）が形成されている。また、酸化層４６は、ストイキオメトリな状態にあるＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５等により構成されている。したがって、酸化層４６中の酸素原子は、図１５Ａに示すように、次第に導電層４２ａ〜４２ｄへ拡散し、導電層４２ａ〜４２ｄに隣接する酸化層４６中の酸素原子の割合は、層間絶縁層４１ａ〜４１ｄに隣接する酸化層４６中の酸素原子の割合よりも小さくなる。よって、導電層４２ａ〜４２ｄに隣接する酸化層４６は、その形成から所定時間経過後に可変抵抗層４５となる。なお、可変抵抗層４５は、ストイキオメトリな状態よりも酸素が欠乏した状態にあるＨｆＯＸ、Ａｌ２ＯＸ、ＴｉＯＸ、ＮｉＯＸ、ＷＯＸ、Ｔａ２ＯＸ等により構成される。その結果、自己整合的に可変抵抗層４５を導電層４２ａ〜４２ｄ（ワード線ＷＬ）の側面のみに形成することができる。
【００４１】
また、図１５Ｂに示すように、柱状導電層４３から導電層４２ａ〜４２ｄに近づくにつれてＺ方向の幅が広くなるような形状に可変抵抗層４５が形成される場合がある。導電層４２ａ〜４２ｄに近い方が、側壁層４４から導電層４２ａ〜４２ｄに酸素が拡散しやすいためである。
【００４２】
［第２の製造方法］
次に、図１６を参照して、実施の形態に係る半導体記憶装置の第２の製造方法の一例について説明する。上記第１の製造方法においては、図６に示す工程で、導電層４２ａ’〜４２ｄ’はポリシリコンの状態で堆積される。これに対して、第２の製造方法においては、導電層４２ａ’〜４２ｄ’の代わりに、図１６に示すように、アモルファスシリコンにて構成された導電層４２１ａ〜４２１ｄを堆積する。この点で第２の製造方法は第１の製造方法と異なる。その他、第２の製造方法においても、第１の製造方法の図７〜図１４と同様の工程が実行される。
【００４３】
そして、図１６に示すように加熱処理を実行する。これにより、第１の製造方法と同様の理由によって酸化層４６の一部は可変抵抗層４５となる。また、導電層４２１ａ〜４２１ｄ（アモルファスシリコン）は、結晶化してポリシリコンにて構成された導電層４２ａ〜４２ｄとなる。ここで、第１の製造方法における酸化層４６から導電層４２ａ〜４２ｄ（ポリシリコン）への酸素原子の拡散と比較して、第２の製造方法における酸化層４６から導電層４２１ａ〜４２１ｄ（アモルファスシリコン）への酸素原子の拡散は容易に起きる。したがって、第２の製造方法は、第１の製造方法よりも確実に自己整合的に導電層４２ａ〜４２ｄ（ワード線ＷＬ）の側面のみに可変抵抗層４５を形成できる。
【００４４】
［第３の製造方法］
次に、図１７Ａ，図１７Ｂを参照して、実施の形態に係る半導体記憶装置の第３の製造方法の一例について説明する。上記第１の製造方法においては、図１０に示す工程を経て、導電層４２ａ”〜４２ｄ”の側面に酸化層４６（側壁層４４）が形成される。これに対して、第３の製造方法においては、図１７Ａに示すように、導電層４２ａ”〜４２ｄ”の側面に可変抵抗層４５（側壁層４４）が形成される。また、第３の製造方法においては、図１７Ａに示すように、層間絶縁層４１ａ’〜４１ｄ’の代わりに、酸化シリコンのストイキオメトリな状態よりも酸素原子を多く含む状態とされた層間絶縁層４１１ａ〜４１１ｄが堆積される。これらの点で第３の製造方法は第１の製造方法と異なる。
【００４５】
層間絶縁層（酸化シリコン）４１１ａ〜４１１ｄは、例えば化学気相成長（ＣＶＤ）を用いて形成される。ここで、ストイキオメトリな状態の酸化シリコンを形成する際、酸化シリコンの組成比Ｓｉ：Ｏが１：２となるように、シリコン成分となる反応ガス（例えばＳｉＨ４など）と酸素成分となる反応ガス（例えばＮ２ＯまたはＯ２など）の流量が制御される。これに対して、本製造方法では、酸素成分となる反応ガスの供給量をストイキオメトリな状態の酸化シリコンを形成する場合よりもわずかに大きくする。
【００４６】
上記第３の製造方法のように、可変抵抗層４５、及び層間絶縁層４１１ａ〜４１１ｄを形成すると、図１７Ａに示すように、層間絶縁層４１１ａ〜４１１ｄ中の酸素原子は、次第に可変抵抗層４５へ拡散し、層間絶縁層４１ａ〜４１ｄに隣接する可変抵抗層４５中の酸素原子の割合は、導電層４２ａ〜４２ｄに隣接する可変抵抗層４５中の酸素原子の割合よりも大きくなる。よって、層間絶縁層４１ａ〜４１ｄに隣接する可変抵抗層４５は、その形成から所定時間経過後に酸化層４６となる。また、層間絶縁層４１１ａ〜４１１ｄ中の酸素原子の割合は低下し、その層間絶縁層４１１ａ〜４１１ｄは形成から所定時間経過後にストイキオメトリな状態にある層間絶縁層４１ａ〜４１ｄとなる。その結果、自己整合的に可変抵抗層４５を導電層４２ａ〜４２ｄ（ワード線ＷＬ）の側面のみに形成することができる。
【００４７】
また、図１７Ｂに示すように、柱状導電層４３から層間絶縁層４１ａ〜４１ｄに近づくにつれてＺ方向の幅が広くなるような形状に酸化層４６が形成される場合がある。層間絶縁層４１ａ〜４１ｄに近い方が、層間絶縁層４１１ａ〜４１１ｄから側壁層４４に酸素が拡散しやすいためである。
【００４８】
なお、導電層４２ａ〜４２ｄは、アモルファスシリコンで形成しておき、加熱処理によって結晶化しポリシリコンにしても良い。
【００４９】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５０】
例えば、図１８に示すように、側壁層４４（可変抵抗層４５及び酸化層４６）の側面と柱状導電層４３（ＢＬ）との間には、窒化チタン（ＴｉＮ）にて構成されるバリアメタル層４７が設けられていても良い。また、図１９に示すように、側壁層４４（可変抵抗層４５及び酸化層４６）の側面と柱状導電層４３（ＢＬ）との間には、可変抵抗層４５の抵抗変化を促進させるためのｎ型またはｐ型多結晶シリコン層（Ｓｉ）４８が設けられていても良い。
【００５１】
また、導電層３３は、チタンナイトライド（ＴｉＮ）又はタングステン（Ｗ）にて構成されても良い。また、第３の製造方法において、導電層４２ａ〜４２ｄはチタンナイトライド（ＴｉＮ）又はタングステン（Ｗ）にて構成されても良い。
【符号の説明】
【００５２】
１１…メモリセルアレイ、  １２…行デコーダ、  １３…列デコーダ、  １４…上位ブロック、  １５…電源、  ２０…基板、  ３０…選択トランジスタ層、  ３１…導電層、  ３２…層間絶縁層、  ３３…導電層、  ３４…層間絶縁層、  ３５…柱状半導体層、  ３６…ゲート絶縁層、  ４０…メモリ層、  ４１ａ〜４１ｄ…層間絶縁層、  ４２ａ〜４２ｄ…導電層、  ４３…柱状導電層、  ４４…側壁層、  ４５…可変抵抗層、  ４６…酸化層、  ４７…バリアメタル層、  ４８…ｎ型またはｐ型多結晶シリコン層。
【図１】
2014049745.tif 000003
【図２】
2014049745.tif 000004
【図３】
2014049745.tif 000005
【図４】
2014049745.tif 000006
【図５】
2014049745.tif 000007
【図６】
2014049745.tif 000008
【図７】
2014049745.tif 000009
【図８】
2014049745.tif 000010
【図９】
2014049745.tif 000011
【図１０】
2014049745.tif 000012
【図１１】
2014049745.tif 000013
【図１２】
2014049745.tif 000014
【図１３】
2014049745.tif 000015
【図１４】
2014049745.tif 000016
【図１５Ａ】
2014049745.tif 000017
【図１５Ｂ】
2014049745.tif 000018
【図１６】
2014049745.tif 000019
【図１７Ａ】
2014049745.tif 000020
【図１７Ｂ】
2014049745.tif 000021
【図１８】
2014049745.tif 000022
【図１９】
2014049745.tif 000023