(57)【要約】【課題】複数種類の機能拡張カセットを取付可能としながら、コネクタのピンの数を削減することができるプログラマブルコントローラを提供すること。【解決手段】プログラマブルコントローラは、ＣＰＵ１５と、ステータス情報を有する複数種類のカセットを選択的に取付可能とされたコネクタ１３と、コネクタ側セレクタポート３６Ａと、ＣＰＵ側セレクタポート３４Ａとを有し、コネクタ側セレクタポート３６Ａに入力される信号を対応するＣＰＵセレクタ部ポート３４Ａに出力するセレクタ５２と、カセットの種類に応じた判別情報が記憶された判別情報記憶部５２Ａと、ステータス情報と判別情報とに基づいてコネクタに取り付けられたカセットの種類を判別する判別部５２Ｂと、を備える。セレクタ５２は、コネクタ側セレクタ部ポートに入力される信号を、判別したカセットの種類によって対応するＣＰＵ側セレクタポート３４Ａに振り分けて出力する。【選択図】図１０
2014167670.tif 000002
【特許請求の範囲】
【請求項１】
信号が入出力される複数の制御部ポートを有する制御部と、
種類に応じたステータス情報を有する複数種類の機能拡張カセットを、選択的に取付可能とされたコネクタ部と、
前記コネクタ部に接続される複数のコネクタ側セレクタ部ポートと、前記複数の制御部ポートと１対１で対応する複数の制御部側セレクタ部ポートを有し、前記コネクタ側セレクタ部ポートに入力される信号を対応する前記制御部側セレクタ部ポートに出力するセレクタ部と、
前記機能拡張カセットの種類に応じた判別情報が記憶された記憶部と、
前記コネクタ部を介して入力される前記機能拡張カセットの前記ステータス情報と、前記記憶部に記憶される前記判別情報と、に基づいて、前記コネクタ部に取り付けられた前記機能拡張カセットの種類を判別する判別部と、を備え、
前記セレクタ部は、前記コネクタ側セレクタ部ポートに出力される信号を、前記判別部で判別した前記機能拡張カセットの種類によって対応する前記制御部側セレクタ部ポートに振り分けて出力することを特徴とするプログラマブルコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルコントローラに関する。
【背景技術】
【０００２】
従来、コントロールユニットと、接続コネクタと、を備え、コントロールユニットとの間で信号を入出力することで異なる機能を拡張する複数種類の機能拡張カセットを、接続コネクタに接続可能なプログラマブルコントローラが知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、プログラマブルコントローラに接続される機能拡張カセットの種類が異なると、機能拡張カセットとプログラマブルコントローラとの間で入出力される信号が異なるため、全ての信号をサポートするためには、コネクタ内に多くのピンを設ける必要がある。その一方で、機能拡張カセットの小型軽量化や、プログラマブルコントローラにおけるコネクタ部分の省スペース化等の観点から、コネクタ内に設けるピンの数を削減することが求められる。
【０００５】
本明細書で開示される技術は、上記の課題に鑑みて創作されたものである。本明細書で開示される技術では、複数種類の機能拡張カセットを取付可能としながら、コネクタのピンの数を削減することができるプログラマブルコントローラを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本明細書で開示される技術は、信号が入出力される複数の制御部ポートを有する制御部と、種類に応じたステータス情報を有する複数種類の機能拡張カセットを、選択的に取付可能とされたコネクタ部と、前記コネクタ部に接続される複数のコネクタ側セレクタ部ポートと、前記複数の制御部ポートと１対１で対応する複数の制御部側セレクタ部ポートを有し、前記コネクタ側セレクタ部ポートに入力される信号を対応する前記制御部側セレクタ部ポートに出力するセレクタ部と、前記機能拡張カセットの種類に応じた判別情報が記憶された記憶部と、前記コネクタ部を介して入力される前記機能拡張カセットの前記ステータス情報と、前記記憶部に記憶される前記判別情報と、に基づいて、前記コネクタ部に取り付けられた前記機能拡張カセットの種類を判別する判別部と、を備え、前記セレクタ部は、前記コネクタ側セレクタ部ポートに出力される信号を、前記判別部で判別した前記機能拡張カセットの種類によって対応する前記制御部側セレクタ部ポートに振り分けて出力することを特徴とするプログラマブルコントローラに関する。
【０００７】
上記のプログラマブルコントローラでは、コネクタ部に機能拡張カセットが取り付けられた場合、機能拡張カセット側からコネクタ部を通じて入力される機能拡張カセットのステータス情報と記憶部に記憶される判別情報とに基づいて、取り付けられた機能拡張カセットの種類が判別される。そして、機能拡張カセットからコネクタ部を通じて入力される信号が、判別された機能拡張カセットの種類によって対応する制御部側セレクタ部ポートにそれぞれ振り分けられて出力される。このため、コネクタ部に信号を入出力するためのピンを設ける場合、それらのピンの一部を異なる信号を入出力させるためのピンとして、異なる種類の機能拡張カセットの間で共有させることができる。従って、異なる種類の機能拡張カセットの各々から出力される全ての信号に一対一で対応させるために、コネクタ側セレクタ部ポートの数、換言すれば、コネクタ側セレクタ部ポートの各ポートと対応する形でコネクタ部に設けるピンの数を、制御部側セレクタ部ポートの数よりも少なくすることができる。以上のように、上記のプログラマブルコントローラでは、複数種類の機能拡張カセットを取付可能としながら、コネクタ部に設けるピンの数を削減することができる。
【発明の効果】
【０００８】
本明細書で開示される技術によれば、複数種類の機能拡張カセットを取付可能としながら、コネクタのピンの数を削減することができるプログラマブルコントローラを実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１に係るプログラマブルコントローラの外観構成を示す斜視図
【図２】カセットが取り付けられたＣＰＵユニットの外観構成を模式的に示す斜視図
【図３】正面取付タイプのＣＰＵユニットに対するカセットの取付態様を示す斜視図
【図４】正面取付タイプのＣＰＵユニットに対するカセットの取付方向を示す模式図
【図５】側方取付タイプのＣＰＵユニットに対するカセットの取付態様を示す斜視図
【図６】側方取付タイプのＣＰＵユニットに対するカセットの取付方向を示す模式図
【図７】ＣＰＵユニットの各構成の簡略図
【図８】本体基板上の各構成を示す図
【図９】通信カセットと入出力カセットの内部構成を示す回路図
【図１０】ＦＰＧＡの内部構成を示す回路図
【図１１】判別情報のテーブルを示す図
【図１２】プログラマブルコントローラの起動から運転開始までの流れを示す図
【発明を実施するための形態】
【００１０】
＜実施形態１＞
図面を参照して、実施形態１を説明する。図１に示すように、本実施形態に係るプログラマブルコントローラＰＬＣは、電源ユニットＰＵと、ＣＰＵユニットＣＵと、複数の入出力ユニットＩＵと、を備え、いわゆるユニット増設型とされている。各ユニットＰＵ，ＣＵ，ＩＵは、それぞれ箱状をなしており、縦置き型とされている。また、各ユニットＰＵ，ＣＵ，ＩＵの側方には連結部２が設けられており、他のユニットの連結部２と接続することで、隣り合うユニットを連結させることが可能となっている。電源ユニットＰＵは、連結された他のユニットに電力を供給する。ＣＰＵユニットＣＵは、後述するＣＰＵ（制御部の一例）１５等が内蔵されたユニットである。入出力ユニットＩＵは、入力および出力の機器との接続用のユニットである。
【００１１】
続いて、ＣＰＵユニットＣＵの構成について説明する。なお、ＣＰＵユニットＣＵの外面には、図１に示すように種々のスイッチ等が設けられているが、図２、図３、図５では、簡略化したものを図示している。ＣＰＵユニットＣＵの正面には、図２に示すように、複数種類の機能拡張カセット（以下、カセットと称する）ＣＴを選択的に取付可能なカセットインターフェイス１１が設けられている。カセットＣＴは、ＣＰＵユニットＣＵに取り付けられた状態で当該ＣＰＵユニットＣＵとの間で信号を入出力することで、当該ＣＰＵユニットの機能を拡張する。ＣＰＵユニットＣＵでは、複数種類のカセットＣＴが選択的に取り付けられることで、異なる機能が拡張される。
【００１２】
図２に示すように、ＣＰＵユニットＣＵの内部には、当該ＣＰＵユニットＣＵの設置面に対して垂直となる姿勢で本体基板１２が内蔵されている。本体基板１２のうちカセットインターフェイス１１に面する部位には、外部に露出する形でコネクタ（コネクタ部の一例）１３が設けられている。コネクタ１３は図示しない複数のピンを有している。一方、ＣＰＵユニットＣＵに取り付けられるカセットＣＴの内部には、カセット基板２２が内蔵されている。カセット基板２２の一方の端縁には、外部に露出する形でカセット側コネクタ２３が設けられている。カセットＣＴのカセット側コネクタ２３をＣＰＵユニットＣＵのコネクタ１３に接続することで、カセットＣＴがＣＰＵユニットＣＵに取り付けられ、両者が電気的に接続されるようになっている。
【００１３】
続いて、ＣＰＵユニットＣＵに対するカセットＣＴの取付態様について説明する。ＣＰＵユニットＣＵは、カセットＣＴをＣＰＵユニットＣＵの正面側から真っ直ぐに取付可能な正面取付タイプ（図３参照）と、カセットＣＴをＣＰＵユニットＣＵの側方から真っ直ぐに取付可能な側方取付タイプ（図５参照）と、のいずれかのタイプとされる。なお、本実施形態におけるＣＰＵユニットＣＵは、上記正面取付タイプと側方取付タイプとのいずれのタイプでもよいものとする。
【００１４】
正面取付タイプのＣＰＵユニットＣＵでは、図４に示すように、カセット側コネクタ２３の端子がコネクタ１３にＣＰＵユニットＣＵの正面から差し込まれることで、カセットＣＴがＣＰＵユニットＣＵに対して取り付けられる。一方、側方取付タイプのＣＰＵユニットＣＵでは、図６に示すように、カセット側コネクタ２３がコネクタ１３にＣＰＵユニットＣＵの側方から差し込まれることで、カセットＣＴがＣＰＵユニットＣＵに対して取り付けられる。
【００１５】
続いて、本体基板１２の構成について説明する。図７に示すように、本体基板１２上には、少なくともＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１４と、ＣＰＵ１５と、が配置されている。ＦＰＧＡ１４は、コネクタ１３とＣＰＵ１５との各々と電気的に接続されており、両者の間に介在している。ＣＰＵ１５は、本体基板１２上の各種回路を制御する。なお、図７は、本体基板１２の構成を簡略化したものを図示している。そのため、コネクタ１３のピンＰＮおよびＣＰＵポート（制御部ポートの一例）３２の数については、図８〜図１１に図示したものとは異なるものとなっている。
【００１６】
続いて、コネクタ１３の構成について説明する。図７では、コネクタ１３が２０本のピンＰＮを有するものとして図示している。各ピンＰＮのうち、６本のピンＰＮは可変バスＣＢとされている。なお、可変バスＣＢの各ピンＰＮから入力される各信号は、後述するセレクタ５２によってＣＰＵ側セレクタポート（制御部側セレクタ部ポートの一例）３４Ａの各ポートに振り分けられる。可変バスＣＢを除く１４本のピンＰＮのうち、８つのピンＰＮはデータバスＤＢとされている。
【００１７】
なお、図７において、コネクタ１３の各ピンＰＮのうち、可変バスＣＢを除いた各ピンＰＮから入出力される信号について、「Ａ０」，「Ａ１」はアドレス信号を示しており、「Ｄ７」〜「Ｄ０」はデータ信号を示しており、「ＲＤ」，「ＷＲ」がデータの読み書きの信号を示しており、「ＶＣＣ」，「ＧＮＤ」は電源信号を示している。
【００１８】
ここで、本実施形態では、複数種類のカセットＣＴのうち、入出力カセットＣＴ１（図９参照）と、通信カセットＣＴ２（図９参照）と、パルス入出力カセット（図示せず）と、のいずれかのカセットＣＴがＣＰＵユニットＣＵに取り付けられる場合を例示するものとする。各カセットＣＴは、種類の異なるカセットＣＴ毎に固有のステータス情報を記憶している。
【００１９】
なお、本実施形態では、プログラマブルコントローラＰＬＣとカセットＣＴとの間で入出力される信号は、インターフェイス信号と、パラレルデータ・アドレス信号と、アクセス制御信号と、から構成される。このうちインターフェイス信号は、ＴＸＤ，ＲＸＤ等の通信信号と、パルス制御信号，アナログ入出力等の特殊Ｉ／Ｏ信号と、シリアルバスと、アドレス追加信号と、を含んでいる。また、パラレルデータ・アドレス信号は、ステータス情報と、入出力情報と、を含んでいる。また、アクセス制御信号は、データのリード／ライトを含んでいる。
【００２０】
図７における符号ＣＢ１は、入出力カセットＣＴ１がＣＰＵユニットＣＵに取り付けられた場合に、当該入出力カセットＣＴ１から可変バスＣＢの各ピンＰＮに入力される各信号を示している。また、符号ＣＢ２は、通信カセットＣＴ２がＣＰＵユニットＣＵに取り付けられた場合に、当該通信カセットＣＴ２から可変バスＣＢの各ピンＰＮに入力される各信号を示している。また、符号ＣＢ３は、パルス入出力カセットがＣＰＵユニットＣＵに取り付けられた場合に、当該パルス入出力カセットから可変バスＣＢの各ピンＰＮに入力される各信号を示している。
【００２１】
ＣＰＵ１５には、信号が入出力される複数のＣＰＵポート３２が設けられている。図７に示すように、本実施形態のプログラマブルコントローラＰＬＣでは、ＣＰＵユニットＣＵに取り付けられたカセットＣＴからコネクタ１３のピンＰＮを通じて入力された各信号は、ＦＰＧＡ１４を介してＣＰＵ１５におけるＣＰＵポート３２の各ポートに入力される構成となっている。
【００２２】
続いて、図８を参照して、コネクタ１３と、本体基板１２上に配置されたＦＰＧＡ１４およびＣＰＵ１５の詳細な構成についてそれぞれ説明する。図８に示すように、ＣＰＵ１５に設けられた各ポートは、３つの集積回路ＵＡＲＴ０，ＵＡＲＴ１，ＵＡＲＴ２と、ＳＰＩインターフェイスと、汎用バスと、「ＷＡＩＴ」信号のポートと、に対応している。このうち、ＵＡＲＴ１，ＵＡＲＴ２と、ＳＰＩインターフェイスと、汎用バスと、「ＷＡＩＴ」信号と、に対応する各ポートは、ＣＰＵポート３２に含まれる。集積回路ＵＡＲＴ０は、直接通信ドライバ１６と接続され、ＣＰＵユニットＣＵのＣＯＭ０通信ポートとされる。
【００２３】
集積回路ＵＡＲＴ１とＵＡＲＴ２はそれぞれ３個のポートを使用する。集積回路ＵＡＲＴ１とＵＡＲＴ２はそれぞれ、通信カセットＣＴ２（図９参照）のＣＯＭ１とＣＯＭ２とに対応する。また、ＳＰＩインターフェイスは、４個のポートを使用する。また、汎用バスは、４８個のポートを使用する。これに「ＷＡＩＴ」信号と対応するポートを加え、ＣＰＵポート３２は、計５９個のポートからなるものとされる。ＣＰＵポート３２の各ポートは、ＦＰＧＡ１４と入出力可能に電気的に接続されている。
【００２４】
ＦＰＧＡ１４におけるＣＰＵ１５側には、ＣＰＵ側ＦＰＧＡポート３４が設けられている（図８参照）。ＣＰＵ側ＦＰＧＡポート３４の各ポートは、ＣＰＵポート３２の各ポートと１対１で対応する形で接続されている。また、ＣＰＵポート３２の各ポートで入出力される信号は、ＣＰＵ側ＦＰＧＡポート３４の各ポートで入出力される信号とそれぞれ対応している。従って、ＣＰＵ側ＦＰＧＡポート３４は５９個のポートからなるものとされる。
【００２５】
一方、ＦＰＧＡ１４におけるコネクタ１３側には、コネクタ側ＦＰＧＡポート３６が設けられている。コネクタ側ＦＰＧＡポート３６は、「ＦＳ０」〜「ＦＳ７」の信号と対応する８個のポートと、「ＣＡ０」，「ＣＷＥ」，「Ｃ０Ｅ」の信号と対応する３個のポートと、「ＣＤ０」〜「ＣＤ７」の信号と対応する８個のポートと、を有しており、計１９個のポートからなるものとされる。
【００２６】
コネクタ１３は、図８に示すように、２１本のピンＰＮを有している。このうち電源信号用のピンＰＮを除く１９本のピンＰＮは、コネクタ側ＦＰＧＡポート３６の各ポートと電気的に接続されている。また、これらの１９本の各ピンＰＮで入出力される信号は、コネクタ側ＦＰＧＡポート３６の各ポートで入出力される信号とそれぞれ対応している。
【００２７】
コネクタ１３における２１本のピンＰＮのうち、「ＦＳ０」〜「ＦＳ７」の信号を入出力する８つのピンＰＮは、図７で説明した可変バスＣＢとされる。また、「ＣＤ０」〜「ＣＤ７」の信号を入出力する８つのピンＰＮは、図７で説明したデータバスＤＢとされる。データバスＤＢのピンＰＮには、ＣＰＵユニットＣＵに取り付けられたカセットＣＴから、そのカセットＣＴのステータス情報を示す信号が入力される。
【００２８】
続いて、本実施形態においてＣＰＵユニットＣＵに取り付けられる各カセットＣＴのうち、入出力カセットＣＴ１と通信カセットＣＴ２の構成について説明する。図９に示すように、入出力カセットＣＴ１には、アナログ機器と接続するための出力回路が内蔵されている。入出力カセットＣＴ１のカセット側コネクタ２３は、２１本のカセット側ピンＣＰＮからなっており、コネクタ１３の各ピンＰＮと１対１で接続されるようになっている。また、入出力カセットＣＴ１には、３２ビットのステータス情報が記憶されたステータス情報記憶部ＣＴ１Ａが内蔵されている。なお、同じ入出力カセットであっても、種類の異なるもの（入出力される信号が異なるもの）が存在する。
【００２９】
図９に示すように、通信カセットＣＴ２には、外部機器と通信を行うための２種類の通信ドライバが内蔵されている。なお、通信カセットＣＴ２のカセット側コネクタ２３は、２１本のカセット側ピンＣＰＮからなっており、コネクタ１３の各ピンＰＮと１対１で接続されるようになっている。また、通信カセットＣＴ２には、８ビットのステータス情報が記憶されてステータス情報記憶部ＣＴ２Ａが内蔵されている。なお、同じ通信カセットであっても、種類の異なるもの（入出力される信号が異なるもの）が存在する。入出力カセットＣＴ１と通信カセットＣＴ２とは、可変バスＣＢのピンＰＮに出力される信号がそれぞれ異なっている。
【００３０】
続いて、図１０を参照してＦＰＧＡ１４の内部構成について説明する。図１０に示すように、ＦＰＧＡ１４の内部には、セレクタ（セレクタ部の一例）５２と、３つのフリップフロップ５４と、カセットステータスリード部（以下、リード部と称する）５６と、アドレスデコードバス調停部５８と、が配されている。
【００３１】
セレクタ５２には、コネクタ１３側にコネクタ側セレクタポート３６Ａが設けられており、ＣＰＵ１５側にＣＰＵ側セレクタポート３４Ａが設けられている。コネクタ側セレクタポート３６Ａは、コネクタ側ＦＰＧＡポート３６のうち、コネクタ１３における可変バスＣＢのピンＰＮで入出力される信号と対応する信号のポートからなっている。即ち、コネクタ側セレクタポート３６Ａは、「ＦＳ０」〜「ＦＳ７」の信号を入出力する８個のポートからなっている。ＣＰＵ側セレクタポート３４Ａは、ＣＰＵ側ＦＰＧＡポート３４のうち、１６個のポートからなっている。なお、ＣＰＵ側ＦＰＧＡポート３４はＣＰＵポート３２と１対１で対応するものとされている。
【００３２】
セレクタ５２は、コネクタ側セレクタポート３６Ａに入力された各信号（８ビットの信号）をＣＰＵ側セレクタポート３４Ａの各ポートに振り分けて出力する機能を有する。従って、コネクタ側セレクタポート３６Ａにおける８個のポートにそれぞれ入力された信号は、セレクタ５２によってＣＰＵ側セレクタポート３４Ａにおける１６個のポートのうちいずれかに振り分けられ、出力される。ＣＰＵ側セレクタポート３４Ａから出力された信号は、当該信号と対応するＣＰＵポート３２の各ポートに入力される。
【００３３】
また、セレクタ５２には、判別情報が記憶された判別情報記憶部（記憶部の一例）５２Ａが内蔵されている。判別情報は、ＣＰＵユニットＣＵにカセットＣＴが取り付けられた場合に、フリップフロップ５４から出力される２値信号に基づいて、取り付けられたカセットＣＴの種類を判別するための情報である。なお、この判別情報については、後で詳しく説明する。
【００３４】
さらに、セレクタ５２には、判別部５２Ｂが内蔵されている。判別部５２Ｂは、コネクタ１３を介して入力されるカセットＣＴのステータス情報と、判別情報記憶部５２Ａに記憶される判別情報と、に基づいて、コネクタ１３に取り付けられたカセットＣＴの種類を判別する。カセットＣＴの種類の具体的な判別方法については、後で詳しく説明する。
【００３５】
各フリップフロップ５４は、セレクタ５２と電気的に接続されている。各フリップフロップ５４は、ピンＰＮとコネクタ側ＦＰＧＡポート３６の間を接続する信号線を流れる信号を読み取り、読み取った信号に基づく２値信号を保持する。具体的には、本実施形態では、コネクタ１３におけるデータバスＤＢのピンＰＮから入力された信号の信号線のうち、「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の信号が入出力される３つの信号線に対して各フリップフロップ５４がそれぞれ接続されている（図１０参照）。そして、これら「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号、即ち３ビットの情報を各フリップフロップ５４が読み取る構成となっている。
【００３６】
各フリップフロップ５４は、「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号を読み取ると、それらの信号を「０」または「１」の状態として（２値信号として）一時的に保持する。その後、各フリップフロップ５４は、保持した「０」または「１」の情報をセレクタ５２に出力する。３つのフリップフロップ５４から出力される２値信号の組み合わせは、２の３乗、即ち８通りである。
【００３７】
リード部５６は、各フリップフロップ５４と電気的に接続されている。リード部５６は、ＣＰＵユニットＣＵにカセットＣＴが取り付けられると、データバスＤＢのピンＰＮから入力される信号（「ＣＤ０」〜「ＣＤ７」の８ビットの信号）を通じて取り付けられたカセットＣＴのステータスをリードする。そして、各フリップフロップ５４に対して「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号の読み取りを指示する信号を出力する。
【００３８】
アドレスデコードバス調停部５８は、プログラマブルコントローラＰＬＣ内外の他のデバイス（内部メモリ等）とＣＰＵ１５との調停を行う。
【００３９】
本実施形態において判別情報記憶部５２Ａに記憶される判別情報は、図１１に示すようなテーブルＴからなっている。図１１のテーブルＴに示すように、判別情報には、データバスＤＢの一部ＤＢ１のピンＰＮから入力される３ビットの信号（「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号）に基づいてフリップフロップ５４に保持された２値信号の組み合わせに応じて、「ＭＯＤＥ１」〜「ＭＯＤＥ５」の各モードが含まれている。テーブルＴでは、「ＭＯＤＥ１」〜「ＭＯＤＥ５」の各モードにおける可変バスＣＢのピンＰＮから入力される信号と対応する信号の組み合わせを示しており、これらの組み合わせが各モードによって異なっている。これらの異なる各信号は、ＣＰＵユニットＣＵに取り付けられるカセットＣＴの種類に適合する各信号と対応するものとされている。
【００４０】
以上が実施形態１に係るプログラマブルコントローラＰＬＣの構成であり、続いてその作用について説明する。まず、図１２を参照して、ＣＰＵユニットＣＵにカセットＣＴが取り付けられてから運転が開始されるまでの流れについて概略的に説明する。
【００４１】
プログラマブルコントローラＰＬＣが起動されると、リード部５６は、ＣＰＵユニットＣＵに取り付けられたカセットＣＴから入力される信号のうち、コネクタ１３におけるデータバスＤＢのピンＰＮから入力される信号（「ＣＤ０」〜「ＣＤ７」の８ビットの信号）を通じて、取り付けられたカセットＣＴのステータス情報を読み取り、ＣＰＵユニットＣＵにカセットＣＴが取り付けられていることを検知する。
【００４２】
次に、リード部５６は、各フリップフロップ５４に対して、ステータス情報を示す各信号のうち、「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号の読み取りを指示する信号を出力する。読み取り指示を受け取った各フリップフロップ５４は、「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号を読み取り、それらの信号を２値信号として一時的に保持する。その後、各フリップフロップ５４は、保持した２値信号、即ち「０」または「１」の情報をセレクタ５２に出力する。
【００４３】
セレクタ５２は、各フリップフロップ５４から２値信号を受け取ると、判別情報記憶部５２Ａから判別情報のテーブルＴを読み出す。そして、受け取った２値信号の組み合わせと対応するテーブルＴ上のモードを判別部５２Ｂにおいて判別する。即ち、カセットＣＴのステータス情報と判別情報とから、ＣＰＵユニットＣＵに取り付けられたカセットＣＴの種類を判別する。
【００４４】
セレクタ５２は、受け取った２値信号の組み合わせと対応するテーブルＴ上のモードを判別部５２Ｂにおいて判別すると、判別したモードにおいて、可変バスＣＢのピンＰＮから入力される信号と対応する信号を読み出す。そして、可変バスＣＢのピンＰＮから入力されてコネクタ側セレクタポート３６Ａに届いた各信号を、それぞれ適合する信号（読み出した信号）と対応するＣＰＵ側セレクタポート３４Ａの各ポートに振り分けて出力する。
【００４５】
このように、可変バスＣＢのピンＰＮから入力された信号は、通信カセットＣＴ２、パルス入出力カセット、入出力カセットＣＴ１の各種類と適合する信号のポートに振り分けられることとなる。その後、プログラマブルコントローラＰＬＣの運転が開始される。
【００４６】
続いて、フリップフロップ５４による２値信号の出力態様、およびセレクタ５２による振り分け態様を具体的に説明する。まず、ＣＰＵユニットＣＵに本実施形態で示す種類の通信カセットＣＴ２が取り付けられた場合を例示する。なお、本実施形態で示す種類の通信カセットＣＴ２から入力されるステータス情報の信号のうち、データバスＤＢの「ＣＤ０」，「ＣＤ１」，「ＣＤ２」に対応する各信号は、各フリップフロップ５４においてそれぞれ「１」，「０」，「１」とされ、保持される。従って、通信カセットＣＴ２における可変バスＣＢのピンＰＮから入力される各信号は、判別情報のテーブルＴのうちモード２に該当する（図１１のＤＢ１の欄参照）。
【００４７】
通信カセットＣＴ２が取り付けられてプログラマブルコントローラＰＬＣが起動された場合、各フリップフロップ５４が「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号の読み取り指示を受け取ると、「ＣＤ０」の信号を読み取ったフリップフロップ５４は「１」の信号を出力し、「ＣＤ１」の信号を読み取ったフリップフロップ５４は「０」の信号を出力し、「ＣＤ２」の信号を読み取ったフリップフロップ５４は「１」の信号を出力する。
【００４８】
セレクタ５２は、判別部５２Ｂにおいて、各フリップフロップ５４から受け取った「１」「０」「１」の信号と、判別情報記憶部５２Ａから読み出した判別情報のテーブルＴとを対比し、ＣＰＵユニットＣＵに取り付けられたカセットＣＴがモード２に対応するカセットＣＴであると判別する。即ち、ＣＰＵユニットＣＵに取り付けられたカセットＣＴが本実施形態に示す種類の通信カセットＣＴ２であることを判別する。
【００４９】
セレクタ５２は、ＣＰＵユニットＣＵに取り付けられたカセットＣＴが本実施形態に示す種類の通信カセットＣＴ２であることを判別部５２Ｂにおいて判別すると、通信カセットＣＴ２が接続された可変バスＣＢのピンＰＮから入力されてコネクタ側セレクタポート３６Ａに届いた各信号を、通信カセットＣＴ２に適合する信号（モード２における「ＦＳ０」〜「ＦＳ７」の信号と対応する信号）と対応するＣＰＵ側セレクタポート３４Ａの各ポートに振り分けて出力する。
【００５０】
即ち、セレクタ５２は、ＣＰＵ側セレクタポート３４Ａのうち、「ＲＸＤ１」，「ＴＸＤ１」，「ＤＥ１／ＲＥ１」，「ＤＥ２／ＲＥ２」，「ＲＸＤ２」，「ＴＸＤ２」と対応する各ポートを、コネクタ側セレクタポート３６Ａのうち、「ＦＳ０」，「ＦＳ１」，「ＦＳ２」，「ＦＳ３」，「ＦＳ４」，「ＦＳ５」と対応する各ポートと接続されるように切り替える。これにより、コネクタ側セレクタポート３６Ａのうち、「ＦＳ０」，「ＦＳ１」，「ＦＳ２」，「ＦＳ３」，「ＦＳ４」，「ＦＳ５」と対応する各ポートに届いた各信号が、ＣＰＵ側セレクタポート３４Ａの対応する各ポートにそれぞれ振り分けられる。その結果、本実施形態に示す種類の通信カセットＣＴ２に適合した信号がＣＰＵポート３２に出力されることとなる。
【００５１】
次に、ＣＰＵユニットＣＵに本実施形態で示す種類の入出力カセットＣＴ１が取り付けられた場合を例示する。なお、本実施形態で示す種類の入出力カセットＣＴ１から入力されるステータス情報の信号のうち、データバスＤＢの「ＣＤ０」，「ＣＤ１」，「ＣＤ２」に対応する各信号は、各フリップフロップ５４においてそれぞれ「１」，「１」，「０」とされ、保持される。従って、入出力カセットＣＴ１における可変バスＣＢのピンＰＮから入力される各信号は、判別情報のテーブルＴのうちモード４に該当する（図１１のＤＢ１の欄参照）。
【００５２】
入出力カセットＣＴ１が取り付けられてプログラマブルコントローラＰＬＣが起動された場合、各フリップフロップ５４が「ＣＤ０」，「ＣＤ１」，「ＣＤ２」の各信号の読み取り指示を受け取ると、「ＣＤ０」の信号を読み取ったフリップフロップ５４は「１」の信号を出力し、「ＣＤ１」の信号を読み取ったフリップフロップ５４は「１」の信号を出力し、「ＣＤ２」の信号を読み取ったフリップフロップ５４は「０」の信号を出力する。
【００５３】
セレクタ５２は、判別部５２Ｂにおいて、各フリップフロップ５４から受け取った「１」「１」「０」の信号と、判別情報記憶部５２Ａから読み出した判別情報のテーブルＴとを対比し、ＣＰＵユニットＣＵに取り付けられたカセットＣＴがモード４に対応するカセットＣＴであると判別する。即ち、ＣＰＵユニットＣＵに取り付けられたカセットＣＴが本実施形態に示す種類の入出力カセットＣＴ１であることを判別する。
【００５４】
セレクタ５２は、ＣＰＵユニットＣＵに取り付けられたカセットＣＴが本実施形態に示す種類の入出力カセットＣＴ１であることを判別部５２Ｂにおいて判別すると、入出力カセットＣＴ１が接続された可変バスＣＢのピンＰＮから入力されてコネクタ側セレクタポート３６Ａに届いた各信号を、通信カセットＣＴ２に適合する信号（モード４における「ＦＳ０」〜「ＦＳ７」の信号と対応する信号）と対応するＣＰＵ側セレクタポート３４Ａの各ポートに振り分けて出力する。
【００５５】
即ち、セレクタ５２は、ＣＰＵ側セレクタポート３４Ａのうち、「ＲＸＤ１」，「ＴＸＤ１」，「ＣＬＲ」，「Ｓ／ＩＯ」，「ＣＡ３」，「ＣＡ２」，「ＣＡ１」，「ＲＤＹ」と対応する各ポートを、コネクタ側セレクタポート３６Ａのうち、「ＦＳ０」，「ＦＳ１」，「ＦＳ２」，「ＦＳ３」，「ＦＳ４」，「ＦＳ５」，「ＦＳ６」，「ＦＳ７」と対応する各ポートと接続されるように切り替える。これにより、コネクタ側セレクタポート３６Ａのうち、「ＦＳ０」，「ＦＳ１」，「ＦＳ２」，「ＦＳ３」，「ＦＳ４」，「ＦＳ５」，「ＦＳ６」，「ＦＳ７」に届いた各信号が、ＣＰＵ側セレクタポート３４Ａの対応する各ポートにそれぞれ振り分けられる。その結果、本実施形態に示す種類の入出力カセットＣＴ１に適合した信号がＣＰＵポート３２に出力されることとなる。
【００５６】
以上のように本実施形態に係るプログラマブルコントローラＰＬＣでは、ＣＰＵユニットにカセットＣＴが取り付けられた場合、カセットＣＴ側からコネクタ１３のピンＰＮを通じて入力される信号のうちデータバスＤＢのピンＰＮを通じて入力された信号の一部、即ちカセットＣＴのステータス情報を示す信号のうち、３ビットの信号が各フリップフロップ５４に読み取られ、その信号に基づく２値信号と、判別情報記憶部５２Ａに記憶されている判別情報のテーブルＴと、に基づいて取り付けられたカセットＣＴの種類が判別される。そして、カセットＣＴからコネクタ１３における可変バスＣＢのピンＰＮを通じて入力され、コネクタ側セレクタポート３６Ａに届いた信号が、判別されたカセットＣＴの種類によって対応するＣＰＵ側セレクタポート３４Ａにそれぞれ振り分けられて出力される。このため、本実施形態のようにコネクタ１３にピンＰＮを設ける場合、それらのピンＰＮの一部、具体的には可変バスＣＢのピンＰＮを、異なる信号を入出力させるためのピンＰＮとして、異なる種類のカセットＣＴの間で共有させることができる。従って、異なる種類のカセットＣＴの各々から出力される全ての信号に一対一で対応させるために、コネクタ側セレクタポート３６Ａの数、換言すれば、コネクタ側セレクタポート３６Ａの各ポートと対応する形でコネクタ１３の可変バスＣＢに設けるピンの数を、ＣＰＵ側セレクタポート３４Ａの数よりも少なくすることができる。以上のように、本実施形態のプログラマブルコントローラＰＬＣでは、複数種類のカセットＣＴを取付可能としながら、コネクタ１３に設けるピンＰＮの数を削減することができる。
【００５７】
また、本実施形態に係るプログラマブルコントローラＰＬＣは、３つのフリップフロップ５４を備えている。そして、３つのフリップフロップ５４の各々が、コネクタ１３に取り付けられたカセットＣＴからピンＰＮを通じて入力される３つの信号に基づく３つの２値信号を保持し、それらの信号をセレクタ５２に出力する。さらに、セレクタ５２は、カセットＣＴから入力されるステータス情報、即ち、入力された３つの２値信号の組み合わせと、判別情報記憶部５２Ａから読み出した判別情報のテーブルＴと、に基づいて、コネクタ１３に取り付けられたカセットＣＴの種類を判別する構成とされている。このように複数の２値信号を組み合わせることで、３種類以上のカセットＣＴの種類を判別することができる。本実施形態では、プログラマブルコントローラＰＬＣが３つのフリップフロップ５４を備えるため、最大で２の３乗、即ち８通りのモードを判別情報のテーブルＴに記憶させることができる。
【００５８】
また、本実施形態に係るプログラマブルコントローラＰＬＣでは、コネクタ１３に設けるピンＰＮの数を削減できることで、コネクタ１３（カセット側コネクタＣＰＮ）の小型化を図ることができる。これにより、製造コストの削減が可能となる。さらに、コネクタ１３に設けるピンＰＮの数を削減できることで、コネクタＰＮ（カセット側コネクタＣＰＮ）の製造の自由度が高められるため、施工性や機械的な取付強度等に優れたカセットＣＴを製造することができる。
【００５９】
ここで、取り付けられるカセットＣＴの種類が異なると、可変バスＣＢのピンＰＮを通じて出力される信号のうち、同じ信号が可変バスＣＢの別のピンＰＮに割り当てられることがある。この場合、従来のプログラマブルコントローラでは対応が困難であった。これに対し、本実施形態のプログラマブルコントローラＰＬＣでは、可変バスＣＢのピンＰＮを通じて出力される信号が取り付けられたカセットＣＴの種類に応じて適合するポートに振り分けられるため、上記のような場合でも対応が可能となる。
【００６０】
なお、従来のプログラマブルコントローラでは複数種類のカセットに対応させるために５０本程度のピンをコネクタに設ける必要があった。これに対し、本実施形態のプログラマブルコントローラＰＬＣでは、２０本程度のピンをコネクタに設けるのみで複数種類のカセットに対応させることができるため、コネクタに設けるピンの本数を従来と比べて大幅に削減することができる。
【００６１】
＜実施形態２＞
続いて実施形態２に係るプログラマブルコントローラについて説明する。実施形態２に係るプログラマブルコントローラでは、ＣＰＵユニットにおいて、判別情報記憶部および判別部がそれぞれＣＰＵに内蔵された構成とされている。その他の構成は実施形態１に係るプログラマブルコントローラＰＬＣと同様であるため説明を省略する。
【００６２】
本実施形態のプログラマブルコントローラでは、判別情報記憶部および判別部がそれぞれＣＰＵに内蔵されており、フリップフロップが保持した２値信号をＣＰＵに出力する。ＣＰＵは、フリップフロップから２値信号を受け取ると、判別情報記憶部から判別情報のテーブルを読み出す。そして、受け取った２値信号の組み合わせと読み出した判別情報のテーブルとからＣＰＵユニットに取り付けられたカセットの種類を判別部において判別する。即ち、本実施形態は、ＣＰＵユニットに取り付けられたカセットの種類をＣＰＵが判別する構成とされている。
【００６３】
ＣＰＵは、カセットの種類を判別すると、判別したその種類から、判別情報に基づいて適合する信号と対応するＣＰＵ側セレクタポートの各ポートの情報をセレクタへ出力する。セレクタは、その情報に基づいて、可変バスのピンから入力されてコネクタ側セレクタポートに届いた各信号を、それぞれ適合する信号と対応するＣＰＵ側セレクタポートの各ポートに振り分ける。
【００６４】
以上のように、カセットの種類をＣＰＵが判別する構成とされている場合であっても、コネクタにおける可変バスのピンを、異なる信号を入出力させるためのピンとして、異なる種類のカセットの間で共有させることができる。このため、複数種類のカセットを取付可能としながら、コネクタに設けるピンの数を削減することができる。
【００６５】
＜他の実施形態＞
本発明は上記既述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記の各実施形態では、ピンを通じて入力される信号のうち、可変バスのピンから入力されてコネクタ側セレクタポートに届いた各信号が、ＣＰＵ側セレクタポートの各ポートに振り分ける構成を例示したが、これに限定されない。ピンを通じて入力される信号の一部が、ＣＰＵ側セレクタポートの各ポートに振り分けられる構成であればよい。
【００６６】
（２）上記の各実施形態では、ＦＰＧＡ内にセレクタが配された構成を例示したが、これに限定されない。例えば、マルチプレクサ内にセレクタが配された構成であってもよい。
【００６７】
（３）上記の各実施形態では、複数種類のカセットのうち、入出力カセットと通信用カセットとパルス入出力カセットとのいずれかのカセットがＣＰＵユニットに取り付けられる場合を例示したが、同じ機能を有するカセットであって種類の異なるものがそれぞれＣＰＵユニットに取り付けられる場合であってもよい。例えば、通信カセットであって異なる通信種類のものがそれぞれＣＰＵユニットに取り付けられる場合であってもよい。
【００６８】
（４）上記の各実施形態では、判別情報記憶部がセレクタまたはＣＰＵに内蔵されている構成を例示したが、これに限定されない。例えば、判別情報記憶部がセレクタおよびＣＰＵの外部に設けられている構成であってもよい。
【００６９】
（５）上記の各実施形態では、判別部がセレクタまたはＣＰＵに内蔵されている構成を例示したが、これに限定されない。例えば、判別部がセレクタおよびＣＰＵの外部に設けられている構成であってもよい。
【００７０】
（６）上記の各実施形態では、判別情報がテーブル形式で記憶部に記憶された構成を例示したが、判別情報が記憶される態様は限定されない。
【００７１】
以上、本発明の各実施形態について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【符号の説明】
【００７２】
２…連結部
１１…カセットインターフェイス
１２…本体基板
１３…コネクタ
１４…ＦＰＧＡ
１５…ＣＰＵ
２２…カセット基板
２３…カセット側コネクタ
３２…ＣＰＵポート
３４…ＣＰＵ側ＦＰＧＡポート
３４Ａ…ＣＰＵ側セレクタポート
３６…コネクタ側ＦＰＧＡポート
３６Ａ…コネクタ側セレクタポート
５２…セレクタ
５２Ａ…判別情報記憶部
５２Ｂ…判別部
５４…フリップフロップ
５６…カセットステータスリード部
５８…アドレスデコードバス調停部
ＣＢ…可変バス
ＣＰＮ…カセット側ピン
ＣＴ…カセット
ＣＴ１…入出力カセット
ＣＴ１Ａ，ＣＴ２Ａ…ステータス情報記憶部
ＣＴ２…通信カセット
ＣＵ…ＣＰＵユニット
ＤＢ…データバス
ＩＵ…入出力ユニット
ＰＬＣ…プログラマブルコントローラ
ＰＮ…ピン
ＰＵ…電源ユニット
Ｔ…テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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