(57)【要約】【課題】電界集中を緩和する構造を有し、且つ装置サイズの増大及び製造工程の増加が抑制された半導体装置を提供する。【解決手段】素子領域及び前記素子領域の周囲を囲む外周領域が主面に定義された第１導電型の半導体基体と、前記外周領域に前記素子領域の周囲を囲むように形成される第２導電型の第１半導体領域と、前記第１半導体領域の底部を含む深さに形成され、前記半導体基体の外周に向かって延伸する前記第１半導体領域の不純物濃度よりも低い濃度の第２導電型の第２半導体領域と、を備える。【選択図】図１
2014192433.tif 000002
【特許請求の範囲】
【請求項１】
素子領域及び前記素子領域の周囲を囲む外周領域が主面に定義された第１導電型の半導体基体と、
前記外周領域に前記素子領域の周囲を囲むように形成される第２導電型の第１半導体領域と、
前記第１半導体領域の底部を含む深さに形成され、前記半導体基体の外周に向かって延伸する前記第１半導体領域の不純物濃度よりも低い濃度の第２導電型の第２半導体領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１半導体領域が複数形成されており、前記第２半導体領域の外周側の端部は、前記第１半導体領域よりも前記半導体基体の外周端に近い位置に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体領域が複数形成されており、前記半導体基体の外周に向かって、前記第１半導体領域の幅が小さくなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体領域が複数形成されており、前記半導体基体の外周に向かって、隣り合う前記第１半導体領域の間隔が広くなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２半導体領域は、第１の領域と第２の領域を含み、前記第１の領域と前記第２の領域に前記第１半導体領域が複数形成されており、各領域内における前記第１半導体領域の間隔は略同一であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１半導体領域が、前記半導体基体の主面に達しないことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧向上のための構造が形成される半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、半導体素子が形成される素子領域の外周に耐圧を向上させる構造（以下において「耐圧構造」という。）として、ガードリングやリサーフなどが配置される。これにより、素子領域の周囲に発生する電界集中を緩和して、半導体装置の耐圧向上が図られている。
【０００３】
ところで、シリコン（Ｓｉ）基板の場合には、不純物イオン注入後のアニール処理により、熱拡散による不純物濃度の調整が可能である。しかし、シリコンカーバイト（ＳｉＣ）基板の場合には、高温に加熱しても不純物の拡散はほぼ起こらない。このため、イオン注入プロファイルのみでの濃度調整が必要である。
【０００４】
このため、ＳｉＣ基板の半導体装置にガードリング構造やリサーフ構造を適用するために、種々の方法が提案されている。例えば、リサーフ構造において、単位面積当たりの不純物注入領域の面積の割合をチップ端部に向けて減少させることにより、耐圧を向上する方法が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０００−５１６７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、逆バイアス印加時においてガードリング内では空乏層が殆ど広がらない。このため、ガードリング周囲の半導体膜に空乏層が広がってリーチスルーが起こり、耐圧の低下を招くという問題がある。また、ガードリング内全体に空乏層が広がらないために、ガードリングの一部のみしか耐圧向上に貢献しない。このため、耐圧向上のためには、多数のガードリングを配置する必要があり、半導体装置のサイズが増大する。
【０００７】
一方、リサーフ構造を採用した場合は、リサーフを形成するためのイオン注入工程が必要である。特に、電界集中を緩和する効果を高めるためにリサーフ内に濃度分布を設けることが一般的であるが、このためにはリサーフを形成するイオン注入を複数回行う必要がある。これにより、半導体装置の製造工程が増加する。
【０００８】
上記問題点に鑑み、本発明は、電界集中を緩和する構造を有し、且つ装置サイズの増大及び製造工程の増加が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、素子領域及び前記素子領域の周囲を囲む外周領域が主面に定義された第１導電型の半導体基体と、前記外周領域に前記素子領域の周囲を囲むように形成される第２導電型の第１半導体領域と、前記第１半導体領域の底部を含む深さに形成され、前記半導体基体の外周に向かって延伸する前記第１半導体領域の不純物濃度よりも低い濃度の第２導電型の第２半導体領域とを備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、電界集中を緩和する構造を有し、且つ装置サイズの増大及び製造工程の増大が抑制された半導体装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】本発明の実施形態に係る半導体装置の全体の平面図である。
【図３】本発明の実施形態に係る半導体装置の部分的な平面図である。
【図４】関連技術のリサーフ構造の例を示す平面図である。
【図５】関連技術のリサーフ構造の例を示す断面図である。
【図６】関連技術のガードリング構造の例を示す平面図である。
【図７】関連技術のガードリング構造の例を示す断面図である。
【図８】ｐｎ接合ダイオードの１次元計算モデルである。
【図９】図８に示した計算モデルの濃度プロファイルを示すグラフである。
【図１０】図８に示した計算モデルを用いて得られた座標と電界の関係を示すグラフである。
【図１１】図８に示した計算モデルを用いて得られた座標と電位の関係を示すグラフである。
【図１２】ガードリングに形成される空乏層の状態を説明するための模式的な断面図である。
【図１３】本発明の実施形態に係る半導体装置と従来例における電界と電位の関係を比較したグラフである。
【図１４】本発明の実施形態に係る半導体装置のイオン注入段数の一例を示したものである。
【図１５】本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
本発明の実施形態に係る半導体装置１００は、図１に示すように、シリコンカーバイト基板（ＳｉＣ基板）１を有し、素子領域１０１及び素子領域１０１の周囲を囲む外周領域１０２が主面に定義された第１導電型の半導体基体１０と、素子領域１０１と外周領域１０２との境界領域において半導体基体１０の上部の一部に素子領域１０１を囲んで埋め込まれる第２導電型の主接合部４と、外周領域１０２に多重に配置された第２導電型の第1半導体領域としてガードリング１１と、隣り合うガードリング１１の底部を含むように配置される第２導電型の第２半導体領域として電界緩和層８を備える。
主接合部４は、素子領域１０１と外周領域１０２の境界を含む一定の幅の境界領域に形成されている。第１リサーフ領域５１〜第３リサーフ領域５３は、主接合部４の周囲を囲んで外周領域１０２の上部に埋め込まれた少なくとも１つのガードリング１１をそれぞれ有している。さらに第３リサーフ領域の外周側には、ガードリング１１を有さない第４リサーフ領域が形成されている。すなわち、リサーフ領域のうち、最外周のリサーフ領域には、ガードリング１１は形成されない構造となっている。
【００１５】
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。
【００１６】
図１に示した半導体装置１００の半導体基体１０は、ＳｉＣ基板１上にＳｉＣからなる半導体層を積層した構造である。以下では、半導体基体１０が、高濃度ｎ型のＳｉＣ基板１上に低濃度ｎ型のエピタキシャル成長膜２が形成された構造である場合を例示的に説明する。エピタキシャル成長膜２の上部の一部に、選択的にガードリング１１が埋め込まれている。
【００１７】
また、半導体装置１００が素子領域１０１上にショットキー電極３が配置されたショットキーバリアダイオード（ＳＢＤ）である例を、図１は示している。即ち、エピタキシャル成長膜２とショットキー電極３との界面にショットキー接合が形成されている。逆バイアス印加時に、ショットキー電極３の外側の電極端３１に電界集中が生じる。電界緩和を目的として、ショットキー電極３の電極端３１近傍の半導体基体１０内に主接合部４が配置されている。主接合部４を形成するために、例えばイオン注入法によって半導体基体１０内にｐ型半導体領域が形成される。なお、主接合部４の側面は、外側の端部４１において第１リサーフ領域５１に接している。第１リサーフ領域５１〜第４リサーフ領域５４は、主接合部４の端部４１に発生する電界集中を緩和するために配置されている。
【００１８】
電界緩和層８は、ガードリング１１の底部に生ずる電界集中を緩和させるため、主接合部４及び隣り合う全てのガードリングの底部を含むように形成される。そして、電界緩和層８は最外周に位置するガードリング１１よりさらに外周側へ伸びており、この部分が第4リサーフ領域５４を形成している。なお、電界緩和層８は、ガードリング１１の不純物濃度よりも薄いｐ型半導体領域によって形成されている。
【００１９】
外周領域１０２では、エピタキシャル成長膜２上にチップ端７まで酸化膜９が配置されている。また、ＳｉＣ基板１の裏面には、裏面電極１６が配置されている。
【００２０】
以下において、外周領域１０２に配置されたリサーフ領域を総称して「リサーフ領域５」という。図１では４つの環状の第１リサーフ領域５１〜第４リサーフ領域５４が外周領域１０２に配置されている例を示したが、リサーフ領域５の数は４つに限られるものではない。
【００２１】
なお、リサーフ領域５のいずれかがガードリング１１を備えている。図１に示した例では、第１リサーフ領域５１に含まれるガードリングの個数は１であるが、第２リサーフ領域５２及び第３リサーフ領域５３に含まれるガードリングの個数はそれぞれ５である。そして、第４リサーフ領域には、電界緩和層８のみであって、ガードリング１１は含まれない。
【００２２】
素子領域１０１からの距離が長いリサーフ領域５ほど、リサーフ領域５内のガードリング１１の幅は狭く形成されている。ただし、同一のリサーフ領域５内では、ガードリング１１の幅は略同一である。ガードリング１１の幅の詳細については後述する。
【００２３】
図２に、半導体装置１００全体の平面図を示す。素子領域１０１の周囲に配置された外周領域１０２が、耐圧構造が配置される耐圧構造領域である。図２に示すように、外周領域１０２の幅をｄとする。なお、図２ではガードリング１１の図示を省略している。
【００２４】
図３は、図２の右上部の一部を拡大した平面図である。主接合部４の周囲を取り囲むようにリサーフ領域５１〜５４が形成されている。主接合部４の周囲には、幅の異なる複数のガードリングが形成されており、最外周のガードリング１１のさらに外周には、電界緩和層８によって構成される第４リサーフ領域５４が形成されている。
【００２５】
ここで、図３に示した半導体装置１００と同様に素子領域１０１と外周領域１０２が定義されたＳＢＤについて、関連技術のリサーフ構造又はガードリング構造を耐圧構造として採用した例を説明する。即ち、ショットキー電極３が配置された素子領域１０１の周囲を囲んで、ＳＢＤの耐圧を向上するためのリサーフ構造やガードリング構造などの耐圧構造が形成される外周領域１０２が配置されている。
【００２６】
耐圧構造にリサーフ構造を採用した例を図４、図５に示し、ガードリング構造を採用した例を図６、図７に示す。リサーフ構造とガードリング構造のいずれを採用した例も、半導体基体１０はＳｉＣ基板１上にエピタキシャル成長膜２が形成された構造であり、エピタキシャル成長膜２上にショットキー電極３が配置されている。エピタキシャル成長膜２とショットキー電極３の界面にショットキー接合が形成されている。逆バイアスＶは、ショットキー電極３と裏面電極１６間に、裏面電極１６が正電位になるように印加される。
【００２７】
逆バイアス印加時に、ショットキー電極３の電極端３１に電界集中が生じる。電界緩和を目的として、ショットキー電極３の電極端３１の近傍で半導体基体１０にｐ型半導体領域がイオン注入法によって形成され、主接合部４が形成されている。
【００２８】
リサーフ構造を採用した例では、図４、図５に示すように、主接合部４の外側で外周領域１０２に第１リサーフ領域５１ａ〜第４リサーフ領域５４ａが主面に沿って同心円状に連続的に配置されている。一方、ガードリング構造を採用した例では、図６、図７に示すように、主接合部４の外側で外周領域１０２に複数のガードリング１１ａが主面に沿って同心円状に互いに離間して配置されている。
【００２９】
逆バイアス時に、ｐｎ接合周辺では空乏層が広がる。この空乏層内の電界の大きさは、ｐｎ接合部で最大である。このような空乏層・電界・電圧の関係は、一般的に以下の式（１）に示すポアソン方程式により表される：
∇2φ(x,y,z)＝ρ(x,y,z)／ε  ・・・（１）
式（１）で、φ(x,y,z)は座標(x,y,z)の電位、ρ(x,y,z)は座標(x,y,z)の電界密度、εは誘電率である。
【００３０】
図８〜図１１に、１次元での計算モデルと計算結果について示す。図８に示した計算モデルは、ｐｎ接合ダイオードを１次元で表したものであり、逆バイアスＶを印加した状態の電気回路も示している。ｐｎ接合ダイオードの両端において、裏面電極１６とショットキー電極３が、ＳｉＣ基板１の裏面とｎ型のエピタキシャル成長膜２表面のｐ型半導体層１７にそれぞれ形成されている。
【００３１】
図８に示した１次元モデルでは、ポアソン方程式も式（２）のように簡単になる：
∂2／∂x2（φ(x)）＝ρ（x）／ε＝ｅＮ（x）／ε  ・・・（２）
ここで、空乏層の不純物濃度＝電荷密度とし、不純物濃度は深さ方向に一定値であり、階段接合として計算した。
【００３２】
ｎ型のＳｉＣ基板１の不純物濃度を１×１０18ｃｍ-3とし、ｎ型のエピタキシャル成長膜２の膜厚をｔ１、不純物濃度を８．５×１０15ｃｍ-3とした。エピタキシャル成長膜２の表面には、深さｔ２で濃度が１×１０17ｃｍ-3 のｐ型半導体層１７が形成されている。ここで、膜厚ｔ１を１２μｍ、深さｔ２を０．８μｍとした。図９に、図８に示したｐｎ接合ダイオードの不純物濃度プロファイルを示す。なお、図９の横軸はｐｎ接合と垂直方向の位置を示し、原点はＳｉＣ基板１とエピタキシャル成長膜２との境界である。図９中においては、ＳｉＣ基板１での値を一点鎖線Ａで示し、エピタキシャル成長膜２での値を実線Ｂで示し、ｐ型半導体層１７での値を破線Ｃで示す（以下において同様。）
逆バイアスが印加されたｐｎ接合ダイオードでは、図１０に示すように、ｐｎ接合部で電界が最大である。不純物濃度が高い場合には空乏層の広がりが少ないので、分配される電位差は少ない。不純物濃度が低い場合には空乏層が広がるので、分配される電位差は大きい。最大電界を同じにしたときに印加電圧を高くできる設計が、高耐圧設計である。
【００３３】
ショットキー電極３に接続されているｐ型半導体層１７は、全体が空乏化している。このため、図１０に示すように、空乏層がショットキー電極３まで届き（リーチスルー）、ショットキー電極３の界面で１ＭＶ／ｃｍ程度の電界が発生している。また、エピタキシャル成長膜２のｎ型領域も全体が空乏化しているため、空乏層がＳｉＣ基板１までリーチスルーし、エピタキシャル成長膜２とＳｉＣ基板１との界面に０．６５ＭＶ／ｃｍ程度の電界が発生している。
【００３４】
なお、図１０におけるｎ型のエピタキシャル成長膜領域とｐ型半導体層領域の面積を比較すれば、それぞれの電圧降下を推定できる。図１１に示すように、電圧降下の大部分はエピタキシャル成長膜２内で発生しており、ＳｉＣ基板１での電圧降下は殆ど生じない。厚み０．８μｍのｐ型半導体層１７はすべて空乏化し、電極にも電界が存在しているのに対し、ＳｉＣ基板１の空乏層の幅は０．０５μｍで、空乏化していない部分には電界はない。
【００３５】
上記のように、一次元モデルではｐｎ接合に逆バイアスが印加されるとジャンクションの両端に空乏層が形成され、電界はジャンクション部が最も高くなる。また、空乏化すると電界が発生するが、空乏化していなければ電界は無く、不純物濃度を１×１０18ｃｍ-3以上にすれば電界を押さえることが出来ることが解る。
【００３６】
ここで、図６、図７に示したガードリング構造に関して説明する。主接合部４とエピタキシャル成長膜２の界面はｐｎ接合となるので、逆バイアス印加時の主接合部４とエピタキシャル成長膜２の界面に空乏層が発生する。
【００３７】
主接合部４が逆バイアス印加時に完全に空乏化すると、例えば図１０に示したように、ショットキー電極３の界面に電界が発生する。電極３の電界発生は１次元モデルでは問題無いように見える。しかしながら、図１０は１次元モデルに関する計算結果なので、電極端３１のような端部には対応していない。
【００３８】
電極端３１に空乏層が存在する場合には、電極端３１に急激な電位勾配と電極３の電極端３１以外の場所の数倍以上の電界が発生して、耐圧が低下してしまう。電極端３１での電界集中を防止するためには、高濃度のｐ型半導体からなり、完全な空乏化を防止できるだけの厚みを有する主接合部４を必要とする。
【００３９】
例えば、主接合部４のｐ型不純物の最大濃度を１．４×１０18ｃｍ-3 程度とすれば、主接合部４はほとんど空乏化しない。このため、電極端３１の電界は零である。ガードリング構造を採用した場合には、ガードリング１１ａと主接合部４とでｐ型不純物濃度を同じにすることができる。このため、主接合部４と同時にガードリング１１ａを形成できる。この場合、ガードリング１１ａの注入深さは主接合部４の深さと同じである。
【００４０】
高濃度の主接合部４を形成することでショットキー電極３の電極端３１での電界集中はほぼなくなるが、主接合部４の外側の端部４１に電界が集中する。このため、主接合部４の端部４１の電界集中を緩和する必要がある。以下に、端部４１の電界集中をガードリングによって緩和する方法について説明する。
【００４１】
ｐｎ接合周辺に形成される空乏層は、不純物濃度が高い場合に薄くなり、不純物濃度が低い場合には厚くなる。例えば、主接合部４やガードリング１１周辺のｎ型エピタキシャル成長膜領域には空乏層が広がっており、ガードリング１１から広がる空乏層は隣接するガードリング１１に達する。
【００４２】
ここで、図１２を参照して、ガードリング１１ａの機能について更に詳しく説明する。各ガードリング１１ａの低電位側ｐｎ接合２１では、ｐ層の方が高電位となり空乏層が形成されないので、電界は発生しない。空乏化していないガードリング内では電位差も無い。一方、各ガードリング１１ａの高電位側ｐｎ接合２０ではｎ層の方が高電位なのでｎ型のエピタキシャル成長膜２内を空乏層が広がり、高電位側のガードリング１１ａに向かって空乏層が順次連結されながら、裏面電極１６との電位差が徐々に減少していく。
【００４３】
しかし、エピタキシャル成長膜２内を空乏層が大きく広がるため、エピタキシャル成長膜２でリーチスルーが起こりやすい。このため、リサーフ構造に比べて低耐圧になる問題がある。
【００４４】
また、上記のようにガードリング１１ａ内の空乏層の広がりはごく僅かであり、ガードリング１１ａ内の空乏化していない部分については電位差がないので、耐圧に貢献せず、無駄な領域である。このため、ガードリング１１ａを耐圧構造に用いた場合には、多数のガードリング１１ａを配置する必要からチップの外周領域１０２の幅ｄが広くなるので、チップサイズの増大をまねく点も問題である。
【００４５】
次に、図４、図５に示したリサーフ構造に関して説明する。耐圧構造にリサーフ構造を採用した場合、外周領域１０２のｐ型半導体領域は、主接合部４とリサーフ領域５ａに分かれる。ガードリング構造の場合と同様に、主接合部４の端部４１での電界集中を緩和するために、リサーフ領域５ａが配置されている。また、主接合部４の電界集中を緩和するためにも、ガードリング構造と同様に、リサーフ領域５ａの注入深さは主接合部４の深さと同程度にする必要がある。リサーフ構造を用いた場合には、リサーフ領域５ａ内部に適度に空乏層が広がるように注入濃度を設定し、主接合部４からリサーフ領域５ａの端部まで連続したｐ型半導体領域とする。
【００４６】
更に詳細に図４、図５について説明すると、リサーフ領域５ａは第１リサーフ領域５１ａ〜第４リサーフ領域５４ａまで４つの領域に分かれている。第１リサーフ領域５１ａはリサーフ領域５ａの中で不純物濃度が最も高い部分であり、第４リサーフ領域５４はリサーフ領域５aの中で最も濃度が低い部分である。
【００４７】
リサーフ領域５aの濃度は、例えば以下の式（３）〜式（５）に表されるようにｐ型不純物がドープされている：
Ｎ２＝Ｎ１×０．７５  ・・・（３）
Ｎ３＝Ｎ１×０．５  ・・・（４）
Ｎ４＝Ｎ１×０．２５  ・・・（５）
ここで、Ｎ１は第１リサーフ領域５１ａの不純物濃度、Ｎ２は第２リサーフ領域５２ａの不純物濃度、Ｎ３は第３リサーフ領域５３ａの不純物濃度、Ｎ４は第４リサーフ領域５４ａの不純物濃度である。
【００４８】
リサーフ領域５ａでは空乏層がリサーフ領域全体に広がるため、外周領域１０２の幅ｄを縮小でき、ガードリング構造の場合と比べてチップサイズを小さくできる。また、リサーフ領域５ａの内部にも空乏層が広がるため、エピタキシャル成長膜２内での空乏層の広がりが抑制される。このため、エピタキシャル成長膜２でリーチスルーが起こりにくく、ガードリング構造と比較して高耐圧の素子設計が可能である。
【００４９】
ところで、Ｓｉ基板の場合には、注入面積を適宜調節してイオン注入を行った後に９００℃程度で加熱することによって、熱拡散による不純物濃度の調整が可能である。しかし、ＳｉＣ基板の場合には、高温に加熱しても不純物の拡散はほぼ起こらない。このため、イオン注入プロファイルのみでの濃度調整が必要である。
【００５０】
不純物の熱拡散を利用できないＳｉＣ基板１にてリサーフ構造を採用する場合には、高濃度の主接合部４のイオン注入と低濃度のリサーフ領域５のイオン注入を別工程で行う必要がある。また、耐圧構造最適化のためにリサーフ領域５が不純物濃度の異なる複数の領域からなる場合には、リサーフ領域５を形成するために複数回のイオン注入が必要である。これにより、外周領域の幅を更に縮小することが可能であるが、イオン注入の回数が更に増加するといった問題がある。
【００５１】
また、関連技術のガードリング構造では、逆バイアス印加時に、各ガードリングから高電位側に広がった空乏層が隣接するガードリングに接し、ガードリング間が空乏層で連結されることよって電界集中が緩和される。このとき、ガードリング内では空乏層が殆ど広がらないため、高電位側のガードリングが配置された方向にエピタキシャル成長膜内を空乏層を長く広げる必要がある。このとき、エピタキシャル成長膜内をＳｉＣ基板方向にも空乏層が広がり、リーチスルーが起こりやすい。このため、関連技術のガードリング構造はリサーフ構造に比べて低耐圧である。
また、一般に、このようなガードリング構造は、半導体素子の耐電圧性能を確実なものとするために比較的高い不純物濃度で形成される。このため半導体素子に高電圧が印加されたときは、ガードリング内に広がる空乏層はごく僅かであるため、チップサイズが増大するなどの問題やガードリングの底端部に強い電界が発生しやすいといった問題がある。
【００５２】
しかし、本発明に係る図１に示した半導体装置１００では、隣り合うガードリング１１の底部を含むように、ガードリング１１よりも不純物濃度の低い電界緩和層８を配置してリサーフ領域５１〜５４を形成している。すなわち、ガードリング構造において強い電界が発生しやすいガードリングの底端部に、ガードリング１１よりも不純物濃度の低い電界緩和層８を配置することで、当該箇所の電界集中を緩和している。また、電界緩和層８の不純物濃度はガードリング１１よりも低いため、電界緩和層８内にも空乏層が広がり、関連技術のガードリング構造と比較して、外周領域１０２の幅ｄを狭くすることができる。これにより、チップサイズの増大を抑制できる。
【００５３】
更に、本発明に係る半導体装置１００では、素子領域１０１から離れたリサーフ領域５ほど、リサーフ領域５に含まれるガードリング１１の幅が狭く形成されている。このため、関連技術のリサーフ構造のように、不純物濃度の異なる複数の領域をリサーフ領域に形成する必要がない。このため、イオン注入回数の増大を抑制することができる。
【００５４】
第２リサーフ領域５２〜第３リサーフ領域５３におけるガードリング１１の幅及びガードリング１１間の隙間は、以下の関係を満たすように規定することが好ましい。即ち、Ｘ番目のリサーフ領域中のガードリング１１の幅ＤX、及び隣接するガードリング１１間の隙間ＷXが、以下の式（６）、式（７）の関係を満たす：
ＤX＝Ｐ×ＮＤX／ＮＤ１  ・・・（６）
ＷX＝Ｐ−ＤX  ・・・（７）
ここで、Ｘは２以上の整数である。Ｐはガードリング１１の配置ピッチ、ＮＤXは素子領域１０１からＸ番目のリサーフ領域５の空間変調濃度、ＮＤ１は素子領域１０１に最近接の第１リサーフ領域５１の空間変調濃度である。例えば、配置ピッチＰを２．５μｍとして、以下のように、図１に示した半導体装置１００のガードリング１１の幅や隙間が設定される。即ち、第１リサーフ領域５１のガードリング１１の幅Ｄ1を２．５μｍとする。第２リサーフ領域５２のガードリング１１の幅Ｄ2を１．８７５μｍ、ガードリング１１間の隙間Ｗ2を０．６２５μｍとする。第３リサーフ領域５３の幅Ｄ3を１．２５μｍ、ガードリング１１間の隙間Ｗ3を１．２５μｍとする。
【００５５】
上記のようにガードリング１１の幅ＤX、及び隣接するガードリング１１間の隙間ＷXを規定し、且つ、隣り合うガードリング１１の底部を含むように電界緩和層８が配置されることによって主接合部４及びガードリング１１を相互に電気的に短絡される。そのため、図４及び図５に示した関連技術のリサーフ構造と同様な空間変調濃度を設定することができる。これにより、イオン注入の回数を抑制しつつ、関連技術のリサーフ構造と同等の耐圧を、同等の外周領域１０２の幅ｄで実現できる。
【００５６】
図１３は、電界緩和層８を備えた場合とそうでない場合の外周部における電界と電位の関係を示したものである。図１３（ａ）は、本発明の実施形態に係る半導体装置１００の外周部における電界と電位の関係を示したものである。図１３（ｂ）は、電界緩和層８を備えない従来例の外周部における電界と電位の関係を示したものである。
２つの図を比較すると、電位はいずれも１．５ｋＶまで上昇していることがわかる。この場合に、（ｂ）の従来例においては最大電界値が１．６ＭＶ／ｃｍであるのに対し、（ａ）の本発明の実施形態に係る半導体装置１００においては、最大電界値が１．５ＭＶ／ｃｍと従来例より低い値を示している。また、主接合部４の領域における電界も従来例では１．０ＭＶ／ｃｍ程度であるのに対し、本発明の実施形態に係る半導体装置１００においては０．５ＭＶ／ｃｍ程度であり、本発明の実施形態に係る半導体装置１００の方が低い。
さらに、第１リサーフ領域〜第４リサーフ領域（空間変調部）では、従来例と比較して本発明の実施形態に係る半導体装置１００は、電界値の振幅が小さいことからも、電界集中が少なく抑えられていることがわかる。このように、本発明の実施形態に係る半導体装置１００では、隣り合うガードリング１１の底部を含むように電界緩和層８が配置されることにより、従来例と比較して高耐圧であることがわかる。
【００５７】
本発明の実施形態に係る半導体装置１００の外周領域１０２に形成する耐圧構造は、他の同様な耐圧構造を必要とする半導体装置についても適用可能である。例えば、ショットキー接合とｐｎ接合を併設したＭＰＳ（Merged PiN Schottoky）構造のダイオードやＪＢＳ（Junction-Barrier
Shottky）構造のダイオードに適用でき、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor
Field-Effect-Transistor）などの耐圧構造にも適用できる。
【００５８】
上記のように、半導体装置１００では、関連技術のリサーフ構造と比較して大幅にイオン注入回数を削減することができる。この効果は、外周領域１０２をより小さく、且つ、よりリサーフ領域の不純物濃度を細かく設定して高品質な半導体装置を製造する場合などに大きい。
【００５９】
上記では、リサーフ領域を第１リサーフ領域５１〜第４リサーフ領域５４の４つに分割した例を示したが、更に細かくリサーフ領域を分割してもよい。リサーフ領域を細かく分割することにより、リサーフ領域の面積を縮小することができる。或いは、リサーフ領域の面積を変えずにリサーフ領域を更に細かく分割することにより、イオン注入量、エピタキシャル濃度と厚さなどの製造ばらつきを吸収することができる。
【００６０】
＜変形例＞
図１５は、本発明の実施形態に係る変形例を示したものである。本発明の実施形態と比較して、ガードリング１１が半導体基体１０の表面に達していない点のみが異なり、その他の構成は、本発明の実施形態と同じである。
【００６１】
シリコンカーバイト（ＳｉＣ）基板の場合には高温に加熱しても不純物の拡散はほぼ起こらない。そのため、図１のように、半導体基体１０の表面から所定の深さを有するガードリング１１を形成する際は、一般的にイオンを多段注入することで形成される。図１４は、その一例を示したものであり、縦軸に不純物濃度（ｃｍ-3）、横軸にシリコンカーバイト（ＳｉＣ）基板表面からの深さ（μｍ）をとったものである。
図１４では、半導体基体１０の表面より０．１μｍから０．８μｍの深さで平均不純物濃度を１×１０18ｃｍ-3としたｐ型半導体層によってガードリング１１を形成する場合の注入段数を示したものである。ｎ型のエピタキシャル成長膜２の不純物濃度が８．５×１０15ｃｍ-3であれば、ガードリング１１のｐｎ接合は１．２μｍの深さに存在する。不純物濃度を１×１０18ｃｍ-3よりも少し高い位置を頂点とする山なりのグラフ４つが示されており、異なる注入エネルギーにより深さ方向に合計４段の注入を行うことで、ｐ型半導体層（ガードリング１１）を形成していることがわかる。
【００６２】
他方で、図１５に示す本発明の実施形態に係る変形例では、ガードリング１１が半導体基体１０の表面に達しておらず、ガードリング１１と半導体基体１０の表面の間にはｐ型半導体層は形成されない。このため、ガードリング１１を形成する際に、イオンの注入段数を減らすことができる。例えば、図１の本発明に係る実施形態においては合計４段のイオン注入を行っているのに対し、図１５に示す変形例では、半導体基体１０の表面側にイオン注入は必要ない。そのため、半導体基体１０の表面に近い側の2段の注入を省き、深い側の2段の注入のみとすることができる。すなわち、合計２段の注入とすることが可能である。
【００６３】
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６４】
例えば、上記ではガードリング１１のピッチが外周領域１０２の全面に渡って略同一である例を示したが、リサーフ領域毎にガードリング１１のピッチを変えてもよい。また、ＳｉＣ基板１がｎ型基板である場合を例示的に説明したが、ＳｉＣ基板１にｐ型基板を使用し、主接合部４やガードリング１１、電界緩和層８にｎ型半導体を使用して半導体装置１００を構成する場合にも、本発明は適用可能である。
【００６５】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６６】
１…ＳｉＣ基板
２…エピタキシャル成長膜
３…ショットキー電極
４…主接合部
５…リサーフ領域
７…チップ端
８…電界緩和層
９…酸化膜
１０…半導体基体
１１…ガードリング
１６…裏面電極
１７…ｐ型半導体層
２０…高電位側ｐｎ接合
２１…低電位側ｐｎ接合
３１…電極端
４１…端部
５１…第１リサーフ領域
５２…第２リサーフ領域
５３…第３リサーフ領域
５４…第４リサーフ領域
１００…半導体装置
１０１…素子領域
１０２…外周領域
【図７】
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【図１３】
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【図１５】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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