(57)【要約】【課題】半導体パッケージの小型化に寄与できる半導体パッケージを提供する。【解決手段】半導体パッケージ１は、基板２上に配置され、隣接する第１の辺１０と第２の辺１１とに沿って配置される端子を有する第１の半導体チップ３と、隣接する第１の辺２６と第２の辺２７とに沿って配置される端子を有する第２の半導体チップ４と、を備え、第２の半導体チップ４の第１の辺２６は第１の半導体チップ３の第２の辺１１と平行に配置され、第２の半導体チップ４の第２の辺２７は第１の半導体チップ３の第３の辺１２と平行に配置される。第１の半導体チップ３の第１の辺１０に沿って配置される端子は基板２の端子に接続され、第１の半導体チップ３の第２の辺１１に沿って配置される端子は第２の半導体チップ４の第１の辺２６に沿って配置される端子に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に配置され、隣接する第１の辺と第２の辺とに沿って配置される端子を有する第１の半導体チップと、
前記第１の半導体チップの端子を露出させるように前記第１の半導体チップ上に配置され、隣接する第１の辺と第２の辺とに沿って配置される端子を有する第２の半導体チップと、を備え、
前記第２の半導体チップの第１の辺は前記第１の半導体チップの第２の辺と略平行に配置され、前記第２の半導体チップの第２の辺は前記第１の半導体チップの第３の辺と略平行に配置されており、
前記第１の半導体チップの第１の辺に沿って配置される端子は前記基板に形成される端子に電気的に接続され、前記第１の半導体チップの第２の辺に沿って配置される端子は前記第２の半導体チップの第１の辺に沿って配置される端子に電気的に接続されている半導体パッケージ。
【請求項２】
前記第２の半導体チップの端子を露出させるように、前記第２の半導体チップ上に配置され、隣接する第１の辺と第２の辺とに沿って配置される端子を有する第３の半導体チップをさらに備え、
前記第３の半導体チップの第１の辺は前記第２の半導体チップの第２の辺と略平行に配置され、前記第３の半導体チップの第２の辺は前記第２の半導体チップの第３の辺と略平行に配置されており、
前記第３の半導体チップの第１の辺に沿って配置される端子は前記第２の半導体チップの第２の辺に沿って配置される端子に電気的に接続されている請求項１に記載の半導体パッケージ。
【請求項３】
電気的に接続される、前記第１の半導体チップの第２の辺に沿って配置される端子と、前記第２の半導体チップの第１の辺に沿って配置される端子と、は、前記第１の半導体チップの第２の辺と略直交する方向に並べられている請求項１に記載の半導体パッケージ。
【請求項４】
電気的に接続される、前記第２の半導体チップの第２の辺に沿って配置される端子と、前記第３の半導体チップの第１の辺に沿って配置される端子と、は、前記第２の半導体チップの第２の辺と略直交する方向に並べられている請求項２に記載の半導体パッケージ。
【請求項５】
前記第１の半導体チップの第１の辺に沿って配置される端子と、前記第１の半導体チップの第２の辺に沿って配置される端子と、は電気的に接続されており、
前記基板から入力される信号は、前記第１の半導体チップを介して前記第２の半導体チップに入力される請求項１に記載の半導体パッケージ。
【請求項６】
前記第２の半導体チップの第１の辺に沿って配置される端子と、前記第２の半導体チップの第２の辺に沿って配置される端子と、は電気的に接続されており、
前記基板から入力される信号は、前記第１の半導体チップ及び前記第２の半導体チップを介して前記第３の半導体チップに入力される請求項２に記載の半導体パッケージ。
【請求項７】
前記第１の半導体チップに搭載される機能回路と前記第２の半導体チップに搭載される機能回路とは、機能が異なる請求項１に記載の半導体パッケージ。
【請求項８】
前記第１の半導体チップに搭載される機能回路、前記第２の半導体チップに搭載される機能回路、及び前記第３の半導体チップに搭載される機能回路のうち、少なくとも１つの機能回路は機能が異なる請求項２に記載の半導体パッケージ。
【請求項９】
前記第１の半導体チップに搭載される機能回路と前記第２の半導体チップに搭載される機能回路とは、機能が等しい請求項１に記載の半導体パッケージ。
【請求項１０】
前記第１の半導体チップに搭載される機能回路、前記第２の半導体チップに搭載される機能回路、及び前記第３の半導体チップに搭載される機能回路は、機能が等しい請求項２に記載の半導体パッケージ。
【請求項１１】
前記第１の半導体チップ及び前記第２の半導体チップは、平面から見て略矩形状であり、
前記第１の半導体チップ及び前記第２の半導体チップの第１の辺と第３の辺とは異なる請求項１に記載の半導体パッケージ。
【請求項１２】
前記第１の半導体チップ、前記第２の半導体チップ及び前記第３の半導体チップは、平面から見て略矩形状であり、
前記第１の半導体チップ、前記第２の半導体チップ及び前記第３の半導体チップの第１の辺と第３の辺とは異なる請求項２に記載の半導体パッケージ。
【請求項１３】
前記第１の半導体チップと前記第２の半導体チップとは、略同形同大である請求項１に記載の半導体パッケージ。
【請求項１４】
前記第１の半導体チップと前記第２の半導体チップと前記第３の半導体チップとは、略同形同大である請求項２に記載の半導体パッケージ。
【請求項１５】
前記第１の半導体チップの第１の辺に沿って配置される端子と、前記基板に形成される端子と、はワイヤーボンディングによって電気的に接続され、
前記第１の半導体チップの第２の辺に沿って配置される端子と、前記第２の半導体チップの第１の辺に沿って配置される端子と、はワイヤーボンディングによって電気的に接続されている請求項１に記載の半導体パッケージ。
【請求項１６】
前記第１の半導体チップの第１の辺に沿って配置される端子と、前記基板に形成される端子と、はワイヤーボンディングによって電気的に接続され、
前記第１の半導体チップの第２の辺に沿って配置される端子と、前記第２の半導体チップの第１の辺に沿って配置される端子と、はワイヤーボンディングによって電気的に接続され、
前記第３の半導体チップの第１の辺に沿って配置される端子と、前記第２の半導体チップの第２の辺に沿って配置される端子と、はワイヤーボンディングによって電気的に接続されている請求項２に記載の半導体パッケージ。
【請求項１７】
隣接する第１の辺と第２の辺とに沿って配置される端子を有する半導体チップが基板上に積層されており、
ｎ（ｎは自然数）層目の半導体チップに対してｎ＋１層目の半導体チップが略９０°回転した形態であって、且つｎ層目の半導体チップの端子が露出するように、ｎ＋１層目の半導体チップが配置され、
ｎ層目の半導体チップとｎ＋４層目の半導体チップとは、平面的に見て略等しい領域に配置されている半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関する。
【背景技術】
【０００２】
特許文献１の半導体パッケージは、隣接する第１の辺と第２の辺とに沿って端子が配置される第１の半導体チップ上に、同じく隣接する第１の辺と第２の辺とに沿って端子が配置される第２の半導体チップが配置されている。
【０００３】
第１の半導体チップ及び第２の半導体チップは、平面から見て矩形状に形成されている。そして、第１の半導体チップにおける第１の辺と第２の辺とで成す角部と、第２の半導体チップにおける第１の辺と第２の辺とで成す角部と、は略点対称に配置されている。すなわち、第２の半導体チップは、第１の半導体チップに対して略１８０°回転した形態で、第１の半導体チップの端子が露出するように配置されている。
【０００４】
このような第１の半導体チップの端子、及び第２の半導体チップの端子は夫々、パッケージ基板に形成された端子に電気的に接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−６３５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の半導体パッケージは、第１の半導体チップの端子、及び第２の半導体チップの端子が夫々パッケージ基板に形成される端子に電気的に接続されている。つまり、各々の半導体チップは、パッケージ基板から信号が入力されたり、パッケージ基板に信号を出力したり、する構成である。そのため、パッケージ基板の端子（ステッチ）の数が多く、半導体パッケージが大型化する課題を有する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本形態に係る半導体パッケージは、基板上に配置され、隣接する第１の辺と第２の辺とに沿って配置される端子を有する第１の半導体チップと、前記第１の半導体チップの端子を露出させるように前記第１の半導体チップ上に配置され、隣接する第１の辺と第２の辺とに沿って配置される端子を有する第２の半導体チップと、を備え、前記第２の半導体チップの第１の辺は前記第１の半導体チップの第２の辺と略平行に配置され、前記第２の半導体チップの第２の辺は前記第１の半導体チップの第３の辺と略平行に配置されており、前記第１の半導体チップの第１の辺に沿って配置される端子は前記基板に形成される端子に電気的に接続され、前記第１の半導体チップの第２の辺に沿って配置される端子は前記第２の半導体チップの第１の辺に沿って配置される端子に電気的に接続されている。これにより、半導体パッケージの小型化に寄与できる。
【０００８】
本形態に係る半導体パッケージは、隣接する第１の辺と第２の辺とに沿って配置される端子を有する半導体チップが基板上に積層されており、ｎ（ｎは自然数）層目の半導体チップに対してｎ＋１層目の半導体チップが略９０°回転した形態であって、且つｎ層目の半導体チップの端子が露出するように、ｎ＋１層目の半導体チップが配置され、ｎ層目の半導体チップとｎ＋４層目の半導体チップとは、平面的に見て略等しい領域に配置されている。これにより、半導体パッケージの小型化に寄与できる。
【発明の効果】
【０００９】
半導体パッケージの小型化に寄与できる。
【図面の簡単な説明】
【００１０】
【図１】実施形態１に係る半導体パッケージを概略的に示す立体透視図である。
【図２】実施形態１に係る半導体チップにおける各々の端子の接続関係を示す図である。
【図３】実施形態２に係る半導体パッケージを概略的に示す立体透視図である。
【図４】実施形態２に係る半導体チップにおける各々の端子の接続関係を示す図である。
【図５】実施形態３に係る半導体パッケージを概略的に示す立体透視図である。
【図６】実施形態３に係る半導体チップにおける各々の端子の接続関係を示す図である。
【図７】実施形態４に係る半導体パッケージを概略的に示す立体透視図である。
【図８】実施形態４に係る半導体チップにおける各々の端子の接続関係を示す図である。
【図９】実施形態５に係る半導体パッケージを概略的に示す立体透視図である。
【図１０】実施形態５に係る半導体チップにおける各々の端子の接続関係を示す図である。
【発明を実施するための形態】
【００１１】
半導体パッケージの実施形態について説明する。但し、以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１２】
＜実施形態１＞
図１及び図２に示すように、本実施形態の半導体パッケージ１は、パッケージ基板２、第１の半導体チップ３、第２の半導体チップ４、第３の半導体チップ５及びモールド部材６を備えている。なお、図１においては、構成を明確に表すために透視図として示している。また、図２においては、右上に示される半導体チップが第１層目の半導体チップであり、左上に示される半導体チップが第２層目の半導体チップであり、左下に示される半導体チップが第３層目の半導体チップである。
【００１３】
パッケージ基板２の一方の主面（本実施形態では上面）には、図１に示すように、第１の半導体チップ３、第２の半導体チップ４及び第３の半導体チップ５が積層されている。そして、パッケージ基板２の一方の主面は、第１の半導体チップ３の端子と電気的に接続される端子７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊ（但し、端子の数は第１の半導体チップ３の端子の数に応じて適宜変更される。）を備えている。一方、パッケージ基板２の他方の主面は、図示を省略するが、外部基板と電気的に接続される端子（例えばランドもしくはボール）等を備えている。
【００１４】
第１の半導体チップ３は、パッケージ基板２の一方の主面に搭載されている。第１の半導体チップ３は、チップ基板８及び機能回路９を備えている。つまり、チップ基板８の一方の主面（本実施形態では上面）に機能回路９が搭載されており、他の領域に配線領域が形成されている。
【００１５】
チップ基板８は、平面から見て略矩形状に形成されている。つまり、チップ基板８は、第１の辺１０、第２の辺１１、第３の辺１２及び第４の辺１３を備えている。そして、第１の辺１０と第２の辺１１とは、第１の半導体チップ３の第１の角部を形成している。第２の辺１１と第３の辺１２とは、第１の半導体チップ３の第２の角部を形成している。第３の辺１２と第４の辺１３とは、第１の半導体チップ３の第３の角部を形成している。第４の辺１３と第１の辺１０とは、第１の半導体チップ３の第４の角部を形成している。各々の角部は略直角であり、第１の辺１０と第３の辺１２とは略平行に配置され、第２の辺１１と第４の辺１３とは略平行に配置されている。
【００１６】
チップ基板８の一方の主面は、第１の端子群１４及び第２の端子群１５を備えている。第１の端子群１４は、第１の半導体チップ３の第１の辺１０に沿って配置される複数の端子（図示例では１０個。但し、端子の個数は特に限定されない。）を備えている。本実施形態では、図２に示すように、第４の角部から第１の角部に向かって端子１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇ、１６ｈ、１６ｉ、１６ｊが並べられている。
【００１７】
第２の端子群１５は、第１の半導体チップ３の第２の辺１１に沿って配置される複数の端子（図示例では１０個。但し、端子の個数は特に限定されない。）を備えている。本実施形態では、第１の角部から第２の角部に向かって端子１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ、１７ｉ、１７ｊが並べられている。
【００１８】
本実施形態の端子１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇ、１６ｈ、１６ｉ、１６ｊ夫々は、ボンディングワイヤ１８を介して、パッケージ基板２に形成される端子７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊと電気的に接続されている。
【００１９】
このとき、接続される第１の半導体チップ３の端子と、パッケージ基板２の端子と、は第１の半導体チップ３の第１の辺１０に対して略直交する方向に並べられている。つまり、端子１６ａと端子７ａ、端子１６ｂと端子７ｂ、端子１６ｃと端子７ｃ、端子１６ｄと端子７ｄ、端子１６ｅと端子７ｅ、端子１６ｆと端子７ｆ、端子１６ｇと端子７ｇ、端子１６ｈと端子７ｈ、端子１６ｉと端子７ｉ、及び端子１６ｊと端子７ｊは、第１の半導体チップ３の第１の辺１０に対して略直交する方向に並べられている。そのため、接続される端子相互を近くに配置することができ、ボンディングワイヤ１８の長さを短くすることができる。よって、ノイズ成分等を低減することができる。
【００２０】
そして、第１の辺１０に沿って配置される端子と第２の辺１１に沿って配置される端子とは、機能回路９を介して、又は機能回路９を介することなく、電気的に接続されている。例えば、図２に示すように、端子１６ａ、１６ｂ、１６ｃ夫々は、例えばセレクト端子として機能し、チップ基板８の配線領域に形成される配線１９を介して、端子１７ｂ、１７ｃ、１７ｄと電気的に接続されている。ここで、端子１６ｃのみがチップ基板８の配線領域に形成される配線２０を介して機能回路９と電気的に接続されている。これらの端子１６ａ、１６ｂ、１６ｃ夫々からは、例えば積層される何れの半導体チップの機能回路を機能させるかを選択するセレクト信号が入力される。そのため、端子１６ｃからは、第１の半導体チップ３の機能回路９を動作させるか否かのセレクト信号が当該機能回路９に入力される。
【００２１】
端子１６ｅ、１６ｆ、１６ｇ、１６ｈ夫々は、例えばＩ／Ｏ（ＩＮ／ＯＵＴ）端子として機能し、チップ基板８の配線領域に形成される配線２１及び機能回路９を介して、端子１７ｅ、１７ｆ、１７ｇ、１７ｈと電気的に接続されている。これらの端子１６ｅ、１６ｆ、１６ｇ、１６ｈ夫々からは、例えばライド信号やリード信号等のデータ信号が入出力される。
【００２２】
端子１６ｉ、１６ｊ夫々は、例えばコモン端子として機能し、チップ基板８の配線領域に形成される配線２２を介して、端子１７ｉ、１７ｊと電気的に接続されている。また、端子１７ｉ、１７ｊ夫々は、チップ基板８の配線領域に形成される配線２３を介して、機能回路９と電気的に接続されている。これらの端子１７ｉ、１７ｊ夫々からは、例えばアドレスバスやクロック信号等の制御信号が入力される。
【００２３】
機能回路９は、例えばフィルタやメモリ等であり、第１の端子群１４から入力される信号に基づいて、所定の機能を実現する。
【００２４】
このような第１の半導体チップ３の一方の主面は、例えば第１の端子群１４及び第２の端子群１５以外の端子を備えておらず、第１の端子群１４及び第２の端子群１５が形成される領域を除いて、略平面に形成されている。
【００２５】
第２の半導体チップ４は、基本的な構成は第１の半導体チップ３と同様であり、チップ基板２４及び機能回路２５を備えている。つまり、第２の半導体チップ４は、第１の半導体チップ３と略同形同大である。第２の半導体チップ４は、チップ基板２４の一方の主面に機能回路２５が搭載されており、他の領域に配線領域が形成されている。
【００２６】
チップ基板２４は、平面から見て略矩形状に形成されている。つまり、チップ基板２４は、第１の辺２６、第２の辺２７、第３の辺２８及び第４の辺２９を備えている。そして、第１の辺２６と第２の辺２７とは、第２の半導体チップ４の第１の角部を形成している。第２の辺２７と第３の辺２８とは、第２の半導体チップ４の第２の角部を形成している。第３の辺２８と第４の辺２９とは、第２の半導体チップ４の第３の角部を形成している。第４の辺２９と第１の辺２６とは、第２の半導体チップ４の第４の角部を形成している。各々の角部は略直角であり、第１の辺２６と第３の辺２８とは略平行に配置され、第２の辺２７と第４の辺２９とは略平行に配置されている。
【００２７】
チップ基板２４の一方の主面は、第１の端子群３０及び第２の端子群３１を備えている。第１の端子群３０は、第２の半導体チップ４の第１の辺２６に沿って配置される複数の端子（図示例では１０個。但し、端子の個数は特に限定されない。）を備えている。本実施形態では、図２に示すように、第４の角部から第１の角部に向かって端子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ、３２ｈ、３２ｉ、３２ｊが並べられている。
【００２８】
第２の端子群３１は、第２の半導体チップ４の第２の辺２７に沿って配置される複数の端子（図示例では１０個。但し、端子の個数は特に限定されない。）を備えている。本実施形態では、第１の角部から第２の角部に向かって端子３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇ、３３ｈ、３３ｉ、３３ｊが並べられている。
【００２９】
ここで、第２の半導体チップ４は、図１に示すように、第１の半導体チップ３上において、当該第１の半導体チップ３の第１の端子群１４及び第２の端子群１５が露出するように配置されている。
【００３０】
そして、第２の半導体チップ４の第１の辺２６と第１の半導体チップ３の第２の辺１１とが略平行に配置され、且つ第２の半導体チップ４の第２の辺２７と第１の半導体チップ３の第３の辺１２とが略平行に配置されている。つまり、第２の半導体チップ４は、第１の半導体チップ３を反時計回りに９０°回転させて第１の半導体チップ３上に配置させた形態と同様の形態で、第１の半導体チップ３上に搭載されている。
【００３１】
本実施形態の端子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ、３２ｈ、３２ｉ、３２ｊ夫々は、ボンディングワイヤ３４を介して、第１の半導体チップ３の端子１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ、１７ｉ、１７ｊと電気的に接続されている。つまり、第１の半導体チップ３の第２の端子群１５や第２の半導体チップ４の第１の端子群３０は、一般的な半導体パッケージのようにパッケージ基板の端子（ステッチ）に接続されるのではなく、第１の半導体チップ３の第２の端子群１５と第２の半導体チップ４の第１の端子群３０とが電気的に接続されている。
【００３２】
このとき、接続される第２の半導体チップ４の端子と、第１の半導体チップ３の端子と、は第２の半導体チップ４の第１の辺２６及び第１の半導体チップ３の第２の辺１１に対して略直交する方向に並べられている。つまり、端子３２ａと端子１７ａ、端子３２ｂと端子１７ｂ、端子３２ｃと端子１７ｃ、端子３２ｄと端子１７ｄ、端子３２ｅと端子１７ｅ、端子３２ｆと端子１７ｆ、端子３２ｇと端子１７ｇ、端子３２ｈと端子１７ｈ、端子３２ｉと端子１７ｉ、及び端子３２ｊと端子１７ｊは、第２の半導体チップ４の第１の辺２６及び第１の半導体チップ３の第２の辺１１に対して略直交する方向に並べられている。そのため、接続される端子相互を近くに配置することができ、ボンディングワイヤ３４の長さを短くすることができる。よって、ノイズ成分等を低減することができる。
【００３３】
そして、第１の辺２６に沿って配置される端子と第２の辺２７に沿って配置される端子とは、機能回路２５を介して、又は機能回路２５を介することなく、電気的に接続されている。例えば、図２に示すように、端子３２ａ、３２ｂ、３２ｃ夫々は、チップ基板２４の配線領域に形成される配線３５を介して、端子３３ｂ、３３ｃ、３３ｄと電気的に接続されている。ここで、端子３２ｃのみがチップ基板２４の配線領域に形成される配線３６を介して機能回路２５と電気的に接続されている。
【００３４】
端子３２ｅ、３２ｆ、３２ｇ、３２ｈ夫々は、チップ基板２４の配線領域に形成される配線３７及び機能回路２５を介して、端子３３ｅ、３３ｆ、３３ｇ、３３ｈと電気的に接続されている。
【００３５】
端子３２ｉ、３３ｊ夫々は、チップ基板２４の配線領域に形成される配線３８を介して、端子３３ｉ、３３ｊと電気的に接続されている。また、端子３２ｉ、３２ｊ夫々は、チップ基板２４の配線領域に形成される配線３９を介して、機能回路２５と電気的に接続されている。
【００３６】
機能回路２５は、例えばフィルタやメモリ等であり、第１の端子群３０から入力される信号に基づいて、所定の機能を実現する。なお、機能回路２５は、第１の半導体チップ３の機能回路９と等しい機能を実現しても良く、異なる機能を実現しても良い。
【００３７】
このような第２の半導体チップ４の一方の主面は、例えば第１の端子群３０及び第２の端子群３１以外の端子を備えておらず、第１の端子群３０及び第２の端子群３１が形成される領域を除いて略平面に形成されている。また、第２の半導体チップ４の他方の主面は、略平面に形成されている。そのため、第２の半導体チップ４を第１の半導体チップ３上に良好に配置することができる。
【００３８】
第３の半導体チップ５は、基本的な構成は第１の半導体チップ３と同様であり、チップ基板４０及び機能回路４１を備えている。つまり、第３の半導体チップ５は、第１の半導体チップ３及び第２の半導体チップ４と略同形同大である。第３の半導体チップ５は、チップ基板４０の一方の主面に機能回路４１が搭載されており、他の領域に配線領域が形成されている。
【００３９】
チップ基板４０は、平面から見て略矩形状に形成されている。つまり、チップ基板４０は、第１の辺４２、第２の辺４３、第３の辺４４及び第４の辺４５を備えている。そして、第１の辺４２と第２の辺４３とは、第３の半導体チップ５の第１の角部を形成している。第２の辺４３と第３の辺４４とは、第３の半導体チップ５の第２の角部を形成している。第３の辺４４と第４の辺４５とは、第３の半導体チップ５の第３の角部を形成している。第４の辺４５と第１の辺４２とは、第３の半導体チップ５の第４の角部を形成している。各々の角部は略直角であり、第１の辺４２と第３の辺４４とが略平行に配置され、第２の辺４３と第４の辺４５とは略平行に配置されている。
【００４０】
チップ基板４０の一方の主面は、第１の端子群４６及び第２の端子群４７を備えている。第１の端子群４６は、第３の半導体チップ５の第１の辺４２に沿って配置される複数の端子（図示例では１０個。但し、端子の個数は特に限定されない。）を備えている。本実施形態では、図２に示すように、第４の角部から第１の角部に向かって端子４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆ、４８ｇ、４８ｈ、４８ｉ、４８ｊが並べられている。
【００４１】
第２の端子群４７は、第３の半導体チップ５の第２の辺４３に沿って配置される複数の端子（図示例では１０個。但し、端子の個数は特に限定されない。）を備えている。本実施形態では、第１の角部から第２の角部に向かって端子４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ、４９ｆ、４９ｇ、４９ｈ、４９ｉ、４９ｊが並べられている。
【００４２】
ここで、第３の半導体チップ５は、図１に示すように、第２の半導体チップ４上において、当該第２の半導体チップ４の第１の端子群３０及び第２の端子群３１が露出するように配置されている。
【００４３】
そして、第３の半導体チップ５の第１の辺４２と第２の半導体チップ４の第２の辺２７とが略平行に配置され、且つ第３の半導体チップ５の第２の辺４３と第２の半導体チップ４の第３の辺２８とが略平行に配置されている。つまり、第３の半導体チップ５は、第２の半導体チップ４を反時計回りに９０°、さらに言うと第１の半導体チップ３を略１８０°回転させて第２の半導体チップ４上に配置させた形態と同様の形態で、第２の半導体チップ４上に搭載されている。
【００４４】
本実施形態の端子４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆ、４８ｇ、４８ｈ、４８ｉ、４８ｊ夫々は、ボンディングワイヤ５０を介して、第２の半導体チップ４の端子３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇ、３３ｈ、３３ｉ、３３ｊと電気的に接続されている。つまり、第２の半導体チップ４の第２の端子群３１や第３の半導体チップ５の第１の端子群４６は、一般的な半導体パッケージのようにパッケージ基板の端子に接続されるのではなく、第２の半導体チップ４の第２の端子群３１と第３の半導体チップ５の第１の端子群４６とが電気的に接続されている。
【００４５】
このとき、接続される第３の半導体チップ５の端子と、第２の半導体チップ４の端子と、は第３の半導体チップ５の第１の辺４２及び第２の半導体チップ４の第２の辺２７に対して略直交する方向に並べられている。つまり、端子４８ａと端子３３ａ、端子４８ｂと端子３３ｂ、端子４８ｃと端子３３ｃ、端子４８ｄと端子３３ｄ、端子４８ｅと端子３３ｅ、端子４８ｆと端子３３ｆ、端子４８ｇと端子３３ｇ、端子４８ｈと端子３３ｈ、端子４８ｉと端子３３ｉ、及び端子４８ｊと端子３３ｊは、第３の半導体チップ５の第１の辺４２及び第２の半導体チップ４の第２の辺２７に対して略直交する方向に並べられている。そのため、接続される端子相互を近くに配置することができ、ボンディングワイヤ５０の長さを短くすることができる。よって、ノイズ成分等を低減することができる。
【００４６】
そして、第１の辺４２に沿って配置される端子と第２の辺４３に沿って配置される端子とは、機能回路４１を介して、又は機能回路４１を介することなく、電気的に接続されている。例えば、図２に示すように、端子４８ａ、４８ｂ、４８ｃ夫々は、チップ基板４０の配線領域に形成される配線５１を介して、端子４９ｂ、４９ｃ、４９ｄと電気的に接続されている。ここで、端子４８ｃのみがチップ基板４０の配線領域に形成された配線５２を介して機能回路４１と電気的に接続されている。
【００４７】
端子４８ｅ、４８ｆ、４８ｇ、４８ｈ夫々は、チップ基板４０の配線領域に形成される配線５３及び機能回路４１を介して、端子４９ｅ、４９ｆ、４９ｇ、４９ｈと電気的に接続されている。
【００４８】
端子４８ｉ、４８ｊ夫々は、チップ基板４０の配線領域に形成される配線５４を介して、端子４９ｉ、４９ｊと電気的に接続されている。また、端子４８ｉ、４８ｊ夫々は、チップ基板４０の配線領域に形成される配線５５を介して、機能回路４１と電気的に接続されている。
【００４９】
機能回路４１は、例えばフィルタやメモリ等であり、第１の端子群４６から入力される信号に基づいて、所定の機能を実現する。ここで、本実施形態の機能回路４１は、後述するように、Ｉ／Ｏ端子である端子４８ｅ、４８ｆから入力される信号を、当該機能回路４１で処理をした後に、端子４８ｇ、４８ｈに出力する構成とされている。なお、機能回路４１は、第１の半導体チップ３の機能回路９又は第２の半導体チップ４の機能回路２５と等しい機能を実現しても良く、異なる機能を実現しても良い。
【００５０】
このような第３の半導体チップ５の一方の主面は、例えば第１の端子群４６及び第２の端子群４７以外の端子を備えておらず、第１の端子群４６及び第２の端子群４７が形成される領域を除いて略平面に形成されている。また、第３の半導体チップ５の他方の主面は、略平面に形成されている。そのため、第３の半導体チップ５を第２の半導体チップ４上に良好に配置することができる。
【００５１】
モールド部材６は、第１の半導体チップ３、第２の半導体チップ４及び第３の半導体チップ５を被覆する。モールド部材６としては、一般的なモールド材料を用いることができる。
【００５２】
このような半導体パッケージ１は、以下のように各信号を処理する。パッケージ基板２の端子７ａ、７ｂ、７ｃ夫々からは、各半導体チップの機能回路を機能させるか否かのセレクト信号が出力される。そして、第１の半導体チップ３の端子１６ａ、１６ｂ、１６ｃ夫々に当該セレクト信号が入力されると、端子１６ａから入力されるセレクト信号は、端子１７ｂ、第２の半導体チップ４の端子３２ｂ、端子３３ｃ、及び第３の半導体チップ５の端子４８ｃを介して当該第３の半導体チップ５の機能回路４１に入力される。
【００５３】
また、端子１６ｂから入力されるセレクト信号は、端子１７ｃ、第２の半導体チップ４の端子３２ｃを介して当該第２の半導体チップ４の機能回路２５に入力される。
【００５４】
さらに、端子１６ｃから入力されるセレクト信号は、第１の半導体チップ３の機能回路９に入力される。
【００５５】
このように、セレクト信号が各半導体チップにおいて第１の辺の端子から第２の辺の端子に入力される際に、隣接する端子にシフトしながら、セレクト信号は伝えられる。
【００５６】
パッケージ基板２の端子７ｉ、７ｊ夫々からは、例えばアドレスバスやクロック信号等の制御信号が各半導体チップに出力される。そして、第１の半導体チップ３の端子１６ｉ、１６ｊ夫々に制御信号が入力されると、端子１６ｉに入力される制御信号は、機能回路９に入力されると共に、端子１７ｉ、第２の半導体チップ４の端子３２ｉを介して機能回路２５に入力される。さらに当該制御信号は、第２の半導体チップ４の端子３３ｉ、第３の半導体チップ５の端子４８ｉを介して機能回路４１に入力される。
【００５７】
また、端子１６ｊに入力される制御信号は、機能回路９に入力されると共に、端子１７ｊ、第２の半導体チップ４の端子３２ｊを介して機能回路２５に入力される。さらに当該制御信号は、第２の半導体チップ４の端子３３ｊ、第３の半導体チップ５の端子４８ｊを介して機能回路４１に入力される。
【００５８】
パッケージ基板２の端子７ｅ、７ｆ夫々からは、例えばライト信号等の処理されるデータ信号が各半導体チップに出力される。そして、第１の半導体チップ３の端子１６ｅ、１６ｆ夫々に当該データ信号が入力されると、端子１６ｅに入力されるデータ信号は、第１の半導体チップ３の機能回路９に入力される。当該データ信号は、機能回路９に入力されるセレクト信号及び制御信号に基づいて当該機能回路９で処理され、第１の半導体チップ３の端子１７ｅ、及び第２の半導体チップ４の端子３２ｅを介して、第２の半導体チップ４の機能回路２５に入力される。当該データ信号は、機能回路２５に入力されるセレクト信号及び制御信号に基づいて当該機能回路２５で処理され、第２の半導体チップ４の端子３３ｅ、及び第３の半導体チップ５の端子４８ｅを介して機能回路４１に入力される。当該データ信号は、機能回路４１に入力されるセレクト信号及び制御信号に基づいて当該機能回路４１で処理される。
【００５９】
また、端子１６ｆに入力されるデータ信号は、第１の半導体チップ３の機能回路９に入力される。当該データ信号は、機能回路９に入力されるセレクト信号及び制御信号に基づいて当該機能回路９で処理され、第１の半導体チップ３の端子１７ｆ、及び第２の半導体チップ４の端子３２ｆを介して、第２の半導体チップ４の機能回路２５に入力される。当該データ信号は、機能回路２５に入力されるセレクト信号及び制御信号に基づいて当該機能回路２５で処理され、第２の半導体チップ４の端子３３ｆ、及び第３の半導体チップ５の端子４８ｆを介して、第３の半導体チップ５の機能回路４１に入力される。当該データ信号は、機能回路４１に入力されるセレクト信号及び制御信号に基づいて当該機能回路４１で処理させる。
【００６０】
パッケージ基板２の端子７ｇ、７ｈ夫々には、例えばリード信号等の処理されたデータ信号が各半導体チップから入力される。つまり、各半導体チップの機能回路で処理されたデータ信号は夫々、第３の半導体チップ５の機能回路４１で折り返され、さらに機能回路４１に入力されるセレクト信号及び制御信号に基づいて当該機能回路４１で処理されたデータ信号は夫々、端子４８ｇ、４８ｈ、及び第２の半導体チップ４の端子３３ｇ、３３ｈを介して、第２の半導体チップ４の機能回路２５に入力される。当該データ信号は夫々、機能回路２５に入力されるセレクト信号及び制御信号に基づいて当該機能回路２５で処理され、第２の半導体チップ４の端子３２ｇ、３２ｈ、及び第１の半導体チップ３の端子１７ｇ、１７ｈを介して、第１の半導体チップ３の機能回路９に入力される。当該データ信号は夫々、機能回路９に入力されるセレクト信号及び制御信号に基づいて当該機能回路９で処理され、第１の半導体チップ３の端子１６ｇ、１６ｈを介して、パッケージ基板２の端子７ｇ、７ｈ夫々にリード信号として入力される。
【００６１】
このように、各半導体チップの機能回路は、入力されるセレクト信号及び制御信号に基づいて、データ信号に対して所定の処理を実行すると共に、上層の半導体チップの機能回路に処理されたデータ信号を出力したり、下層の半導体チップの機能回路に処理されたデータ信号を出力したりする。つまり、一般的な半導体パッケージのように、パッケージ基板から各層の半導体チップの端子に信号が入力されたり、各層の半導体チップの端子から基板に信号が入力されたり、する構成でないので、信号経路の長さを短縮することができる。
【００６２】
このような構成の半導体パッケージ１は、上述したように、各半導体チップの端子を露出させ、且つ各半導体チップを略９０°回転させた形態で積層する。そして、上下の半導体チップの端子相互を電気的に接続する。つまり、一般的な半導体パッケージのように、各層の半導体チップの端子をパッケージ基板の端子（ステッチ）と電気的に接続しない。そのため、パッケージ基板の端子の数を削減することができ、半導体パッケージの小型化に寄与できる。
【００６３】
しかも、上述のように略９０°回転させた形態で半導体チップを５つ積層すると、第５層目の半導体チップは第１層目の半導体チップと平面的に見て略等しい領域に配置される。つまり、ｎ（ｎは自然数）層目の半導体チップとｎ＋４層目の半導体チップとは、平面的に見て略等しい領域に配置されるので、第５層目以降の半導体チップを幾ら積層しても、平面的に見て半導体チップが占める領域が増えることがない。したがって、半導体パッケージの小型化に更に寄与できる。
【００６４】
ちなみに、本実施形態の第３の半導体チップ５の機能回路４１のように、信号を折り返す構成とすることで、第１の半導体チップ３から第３の半導体チップ５に向かう信号を処理するフィルタやメモリ等と、第３の半導体チップ５から第１の半導体チップ３に向かう信号を処理するフィルタやメモリ等と、を１つの機能回路内に搭載することができ、半導体チップの数を増やすことなく、処理工数を増やすことができる。
【００６５】
また、各半導体チップの機能回路の機能を等しくする、例えば機能回路をメモリで構成すると、多くのメモリ量を確保することができる。一方、各半導体チップの機能回路の機能を異なる機能とすると、単一の半導体パッケージ内で多数の信号処理を実現することができる。
【００６６】
＜実施形態２＞
本実施形態の半導体パッケージ１００は、図３及び図４に示すように、第３の半導体チップ５の第２の辺４３に沿って配置される第２の端子群４７を成す端子４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ、４９ｆ、４９ｇ、４９ｈ、４９ｉ、４９ｊ夫々が、ボンディングワイヤ１０１を介して、パッケージ基板２に形成される端子１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈ、１０２ｉ、１０２ｊと電気的に接続されている。なお、本実施形態の半導体パッケージ１００は、実施形態１の半導体パッケージ１と略同様の構成とされているため、重複する説明は省略し、同一の要素には同一の符号を用いて説明する。
【００６７】
本実施形態の半導体パッケージ１００は、パッケージ基板２の端子７ｅ、７ｆ、７ｇ、７ｈの全てからデータ信号が出力され、第３の半導体チップ５の端子４９ｅ、４９ｆ、４９ｇ、４９ｈの全てからパッケージ基板２の端子１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈにデータ信号が出力される。つまり、本実施形態の第３の半導体チップ５の機能回路１０３は、実施形態１の第３の半導体チップ５の機能回路４１のようにデータ信号を折り返すことなく、端子４８ｅ、４８ｆ、４８ｇ、４８ｈ夫々から入力されるデータ信号を処理し、端子４９ｅ、４９ｆ、４９ｇ、４９ｈに出力する。
【００６８】
このような構成の半導体パッケージ１００も、各半導体チップの端子を露出させ、且つ各半導体チップを略９０°回転させた形態で積層する。そして、上下の半導体チップの端子相互を電気的に接続する。つまり、一般的な半導体パッケージのように、各層の半導体チップの端子をパッケージ基板の端子（ステッチ）と電気的に接続しない。そのため、パッケージ基板の端子の数を削減することができ、半導体パッケージの小型化に寄与できる。
【００６９】
しかも、上述のように略９０°回転させた形態で半導体チップを５つ積層すると、第５層目の半導体チップは第１層目の半導体チップと平面的に見て等しい領域に配置されることになる。つまり、ｎ（ｎは自然数）層目の半導体チップとｎ＋４層目の半導体チップとは、平面的に見て略等しい領域に配置されるので、第５層目以降の半導体チップを幾ら積層しても、平面的に見て半導体チップが占める領域が増えることがない。したがって、半導体パッケージの小型化に更に寄与できる。
【００７０】
＜実施形態３＞
本実施形態の半導体パッケージ２００は、図５及び図６に示すように、第３の半導体チップ５の第２の辺４３に沿って配置される第２の端子群４７を成す端子４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ、４９ｆ、４９ｇ、４９ｈ、４９ｉ、４９ｊ夫々が、ボンディングワイヤ２０１を介して、パッケージ基板２に形成されている端子２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅ、２０２ｆ、２０２ｇ、２０２ｈ、２０２ｉ、２０２ｊと電気的に接続されている。そして、端子２０２ｅと端子２０２ｇ、及び端子２０２ｆと端子２０２ｈとが、パッケージ基板２に形成される配線２０３で電気的に接続されている。なお、本実施形態の半導体パッケージ２００は、実施形態１の半導体パッケージ１と略同様の構成とされているため、重複する説明は省略し、同一の要素には同一の符号を用いて説明する。
【００７１】
本実施形態では、パッケージ基板２の端子７ｅ、７ｆ夫々から入力されるデータ信号が、第３の半導体チップ５の機能回路２０４で処理された後に、折り返されることなく、端子４９ｅ、４９ｆ夫々に出力される。そして、端子４９ｅ、４９ｆ夫々から当該データ信号がパッケージ基板２の端子２０２ｅ、２０２ｆに出力され、配線２０３で折り返されて端子２０２ｇ、２０２ｈに入力される。さらに、パッケージ基板２の端子２０２ｇ、２０２ｈ夫々から当該データ信号が第３の半導体チップ５の端子４９ｇ、４９ｈに出力され、配線５３を介して機能回路２０４に出力されて当該機能回路２０４で処理される。当該処理されたデータ信号の後の流れは、実施形態１と同様であり、第１の半導体チップ３の端子１６ｇ、１６ｈ夫々からパッケージ基板２の端子７ｇ、７ｈに出力される。
【００７２】
このような構成の半導体パッケージ２００も、各半導体チップの端子を露出させ、且つ各半導体チップを略９０°回転させた形態で積層する。そして、上下の半導体チップの端子相互を電気的に接続する。つまり、一般的な半導体パッケージのように、各層の半導体チップの端子をパッケージ基板の端子と電気的に接続しない。そのため、パッケージ基板の端子の数を削減することができ、半導体パッケージの小型化に寄与できる。
【００７３】
しかも、上述のように略９０°回転させた形態で半導体チップを５つ積層すると、第５層目の半導体チップは第１層目の半導体チップと平面的に見て等しい領域に配置されることになる。つまり、ｎ（ｎは自然数）層目の半導体チップとｎ＋４層目の半導体チップとは、平面的に見て略等しい領域に配置されるので、第５層目以降の半導体チップを幾ら積層しても、平面的に見て半導体チップが占める領域が増えることがない。したがって、半導体パッケージの小型化に更に寄与できる。
【００７４】
＜実施形態４＞
本実施形態の半導体パッケージ３００は、図７及び図８に示すように、各半導体チップのＩ／Ｏ端子相互が機能回路を介することなく、電気的に接続されている。なお、本実施形態の半導体パッケージ３００は、実施形態１の半導体パッケージ１と略同様の構成とされているため、重複する説明は省略し、同一の要素には同一の符号を用いて説明する。
【００７５】
本実施形態の第１の半導体チップ３の端子１６ｅ、１６ｆ、１６ｇ、１６ｈ夫々は、第１の半導体チップ３の配線領域に形成される配線３０１を介して、第１の半導体チップ３の端子１７ｅ、１７ｆ、１７ｇ、１７ｈと電気的に接続されている。そして、第１の半導体チップ３の端子１６ｅ、１６ｆ、１６ｇ、１６ｈ夫々は、第１の半導体チップ３の配線領域に形成される配線３０２を介して、機能回路９に電気的に接続されている。
【００７６】
また、第１の半導体チップ３の端子１７ｅ、１７ｆ、１７ｇ、１７ｈとボンディングワイヤ３４を介して電気的に接続される第２の半導体チップ４の端子３２ｅ、３２ｆ、３２ｇ、３２ｈ夫々は、第２の半導体チップ４の配線領域に形成される配線３０３を介して、第２の半導体チップ４の端子３３ｅ、３３ｆ、３３ｇ、３３ｈと電気的に接続されている。そして、第２の半導体チップ４の端子３２ｅ、３２ｆ、３２ｇ、３２ｈ夫々は、第２の半導体チップ４の配線領域に形成される配線３０４を介して、機能回路２５と電気的に接続されている。
【００７７】
さらに第２の半導体チップ４の端子３３ｅ、３３ｆ、３３ｇ、３３ｈとボンディングワイヤ５０を介して電気的に接続される第３の半導体チップ５の端子４８ｅ、４８ｆ、４８ｇ、４８ｈ夫々は、第３の半導体チップ５の配線領域に形成される配線３０５を介して、第３の半導体チップ５の端子４９ｅ、４９ｆ、４９ｇ、４９ｈと電気的に接続されている。そして、第３の半導体チップ５の端子４８ｅ、４８ｆ、４８ｇ、４８ｈ夫々は、第３の半導体チップ５の配線領域に形成される配線３０６を介して、機能回路４１と電気的に接続されている。
【００７８】
このような構成の半導体パッケージ３００も、各半導体チップの端子を露出させ、且つ各半導体チップを略９０°回転させた形態で積層する。そして、上下の半導体チップの端子相互を電気的に接続する。つまり、一般的な半導体パッケージのように、各層の半導体チップの端子をパッケージ基板の端子と電気的に接続しない。そのため、パッケージ基板の端子の数を削減することができ、半導体パッケージの小型化に寄与できる。
【００７９】
しかも、上述のように略９０°回転させた形態で半導体チップを５つ積層すると、第５層目の半導体チップは第１層目の半導体チップと平面的に見て等しい領域に配置されることになる。つまり、ｎ（ｎは自然数）層目の半導体チップとｎ＋４層目の半導体チップとは、平面的に見て略等しい領域に配置されるので、第５層目以降の半導体チップを幾ら積層しても、平面的に見て半導体チップが占める領域が増えることがない。したがって、半導体パッケージの小型化に更に寄与できる。
【００８０】
＜実施形態５＞
本実施形態の半導体パッケージ４００は、図９及び図１０に示すように、各半導体チップのコモン端子相互が機能回路を介して電気的に接続されている。なお、本実施形態の半導体パッケージ４００は、実施形態２の半導体パッケージ１００と略同様の構成とされているため、重複する説明は省略し、同一の要素には同一の符号を用いて説明する。
【００８１】
本実施形態の第１の半導体チップ３の端子１６ｉ、１６ｊ夫々は、第１の半導体チップ３の配線領域に形成された配線４０１及び機能回路９を介して、第１の半導体チップ３の端子１７ｉ、１７ｊと電気的に接続されている。
【００８２】
また、第１の半導体チップ３の端子１７ｉ、１７ｊがボンディングワイヤ３４を介して電気的に接続される第２の半導体チップ４の端子３２ｉ、３２ｊ夫々は、第２の半導体チップ３の配線領域に形成される配線４０２及び機能回路２５を介して、第２の半導体チップ４の端子３３ｉ、３３ｊと電気的に接続されている。
【００８３】
さらに第２の半導体チップ４の端子３３ｉ、３３ｊとボンディングワイヤ５０を介して電気的に接続される第３の半導体チップ５の端子４８ｉ、４８ｊ夫々は、第３の半導体チップ５の配線領域に形成される配線４０３及び機能回路１０３を介して、第３の半導体チップ５の端子４９ｉ、４９ｊと電気的に接続されている。
【００８４】
このような構成の半導体パッケージ４００も、各半導体チップの端子を露出させ、且つ各半導体チップを略９０°回転させた形態で積層する。そして、上下の半導体チップの端子相互を電気的に接続する。つまり、一般的な半導体パッケージのように、各層の半導体チップの端子をパッケージ基板の端子と電気的に接続しない。そのため、パッケージ基板の端子（ステッチ）の数を削減することができ、半導体パッケージの小型化に寄与できる。
【００８５】
しかも、上述のように略９０°回転させた形態で半導体チップを５つ積層すると、第５層目の半導体チップは第１層目の半導体チップと平面的に見て等しい領域に配置されることになる。つまり、ｎ（ｎは自然数）層目の半導体チップとｎ＋４層目の半導体チップとは、平面的に見て略等しい領域に配置されるので、第５層目以降の半導体チップを幾ら積層しても、平面的に見て半導体チップが占める領域が増えることがない。したがって、半導体パッケージの小型化に更に寄与できる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本実施形態の半導体チップは反時計回りに回転させた形態で半導体チップを積層しているが、時計回りに回転させた形態で半導体チップを積層しても良い。
【００８７】
また、上記実施形態で様々な端子相互の接続構造を説明したが、要するに本開示の半導体パッケージは、第２の半導体チップ４の第１の辺が第１の半導体チップ３の第２の辺と略平行に配置され、第２の半導体チップ４の第２の辺は第１の半導体チップ３の第３の辺と略平行に配置されており、第１の半導体チップ３の第１の辺に沿って配置される端子はパッケージ基板２に形成される端子に電気的に接続され、第１の半導体チップ３の第２の辺に沿って配置される端子は第２の半導体チップ４の第１の辺に沿って配置される端子に電気的に接続されていれば良い。しかも、少なくとも第１の半導体チップ３と第２の半導体チップ４とが積層されていれば良い。
【００８８】
また、上記実施形態の半導体チップは平面から見ると略矩形状に形成されているが、多角形状であれば特に限定されない。
【００８９】
また、上記実施形態の端子は、半導体チップの辺に沿って一列に配置されているが、半導体チップの辺に沿って複数列配置されても良い。この場合、端子を千鳥状に配置することが好ましい。
【符号の説明】
【００９０】
１  半導体パッケージ
２  パッケージ基板
３  第１の半導体チップ、１０  第１の辺、１１  第２の辺、１２  第３の辺、１３  第４の辺
４  第２の半導体チップ、２６  第１の辺、２７  第２の辺、２８  第３の辺、２９  第４の辺
５  第３の半導体チップ、４２  第１の辺、４３  第２の辺、４４  第３の辺、４５  第４の辺
６  モールド部材
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊ  端子
８  チップ基板
９  機能回路
１４  第１の端子群
１５  第２の端子群
１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇ、１６ｉ、１６ｊ  端子
１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ、１７ｉ、１７ｊ  端子
１８  ボンディングワイヤ
１９、２０、２１、２２、２３  配線
２４  チップ基板
２５  機能回路
３０  第１の端子群
３１  第２の端子群
３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ、３２ｈ、３２ｉ、３２ｊ  端子
３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇ、３３ｈ、３３ｉ、３３ｊ  端子
３４  ボンディングワイヤ
３５、３６、３７、３８、３９  配線
４０  チップ基板
４１  機能回路
４６  第１の端子群
４７  第２の端子群
４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆ、４８ｇ、４８ｈ、４８ｉ、４８ｊ  端子
４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ、４９ｆ、４９ｇ、４９ｈ、４９ｉ、４９ｊ  端子
５０  ボンディングワイヤ
５１、５２、５３、５４、５５  配線
１００  半導体パッケージ
１０１  ボンディングワイヤ
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈ、１０２ｉ、１０２ｊ  端子
１０３  機能回路
２００  半導体パッケージ
２０１  ボンディングワイヤ
２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅ、２０２ｆ、２０２ｇ、２０２ｈ、２０２ｉ、２０２ｊ  端子
２０３  ボンディングワイヤ
２０４  機能回路
３００  半導体パッケージ
３０１、３０２、３０３、３０４、３０５、３０６  配線
４００  半導体パッケージ
４０１、４０２、４０３  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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