(57)【要約】【課題】設計ルールによる制約の影響を受けることなく半導体基板中に高濃度のAsを拡散できるようにする。【解決手段】  シリコン基板２００上に開口部を有する絶縁膜２０２を形成する工程と、前記絶縁膜の表面及び前記開口部によって露出したシリコン基板の表面にAsを吸着させて第一As吸着層２２１を形成する工程と、前記第一As吸着層の表面を覆うように第一ポリシリコン膜２２２を形成する工程と、前記第一ポリシリコン膜の表面にAsを吸着させて第二As吸着層２２３を形成する工程と、前記第二As吸着層の表面を覆うように第二ポリシリコン膜２２４を形成する工程と、前記第二ポリシリコン膜の表面にAsを吸着させて第三As吸着層２２５を形成する工程と、前記第三As吸着層の表面を覆うように第三ポリシリコン膜を形成する工程と、を含む。その後、熱処理を行うことによりシリコン基板内にAsを拡散させ、シリコン基板表面から20nm付近のシリコン基板中に高濃度のAsをドープする。【選択図】図５５
2014017324.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の表面及び前記開口部によって露出した半導体基板の表面にAsを吸着させる工程と、
前記Asが吸着された半導体基板の表面及び絶縁膜の表面を覆うように第一ポリシリコン膜を形成する工程と、
前記第一ポリシリコン膜の表面にAsを吸着する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
更に、前記Asが吸着された第一ポリシリコン膜の表面を覆うように第二ポリシリコン膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
更に、前記第二ポリシリコン膜の表面にAsを吸着する工程と、
前記Asが吸着された第二ポリシリコン膜の表面を覆うように第三ポリシリコン膜をキャップ層として形成する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
更に、前記キャップ層の形成後、熱処理を行うことにより半導体基板内にAsを拡散させ、半導体基板表面から20nm付近の半導体基板中に高濃度のAsをドープする工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の表面に垂直な方向に複数の半導体ピラーを形成する工程と、
隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、
前記絶縁膜のうち、前記溝の底部に近い領域の絶縁膜に側面開口を形成する工程と、
前記絶縁膜の表面及び前記側面開口によって露出した半導体基板の表面にAsを吸着させる工程と、
前記Asが吸着された半導体基板の表面及び絶縁膜の表面を覆うように第一ポリシリコン膜を形成する工程と、
前記第一ポリシリコン膜の表面にAsを吸着する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
更に、前記Asが吸着された第一ポリシリコン膜の表面を覆うように第二ポリシリコン膜を形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
更に、前記第二ポリシリコン膜の表面にAsを吸着する工程と、
前記Asが吸着された第二ポリシリコン膜の表面を覆うように第三ポリシリコン膜をキャップ層として形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
更に、前記キャップ層の形成後、熱処理を行うことにより前記半導体ピラー内にAsを熱拡散させてソース又はドレイン用の拡散層を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
8F2構造や、6F2構造で用いられている横型トランジスタのソース、ドレイン層を形成する際に用いる不純物(例えばAs、P)はイオン注入法によりドープされている。
【０００３】
同一設計ルールでチップ面積の縮小化が可能な4F2構造では縦型のトランジスタが用いられる。しかし、縦型トランジスタでは、ソース、ドレインがシリコン基板表面に対して垂直方向に形成されるため、従来のイオン注入法では、As、Pなどの不純物を注入することができない。
【０００４】
このため、ソース、ドレイン上にP、Asを含む珪素ガラスをオゾン活性化熱分解法により形成し、熱処理を行うことで固相拡散によりPやAsをドープする方法が特許文献１に提案されている。しかし、この方法では基板に溝を形成する必要があり、設計ルール40nm以下の縦型トランジスタを形成する場合、狭い幅の溝中に珪素ガラスを均一に形成し、かつオゾンにて酸化するのは困難である。
【０００５】
一方、特許文献２には、Si拡散層上にpoly-Si（ポリシリコン）膜を形成した後、P（例えばPH3）あるいはAs（例えばAsH3）を吸着させ、さらにpoly-Si膜を形成した後、PあるいはAsを吸着させる工程を繰り返し、poly-Si膜中の不純物濃度を高濃度化し、低抵抗のpoly-Si配線を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平05−055156号公報
【特許文献２】特開平05−226279号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、目的とする40nm以下の設計ルールの縦型トランジスタでは、Asを含むpoly-Si膜を形成するスペースが40nm以下であり、キャップ層としてのpoly-Si膜を除くpoly-Si膜厚の上限が20nmであるため、poly-Si膜成長、不純物吸着の回数には制限がある。つまり、AsH3を吸着させるためのpoly-Si膜を形成するためには10nm程度のpoly-Si膜厚が必要であり、実質的には最大でも２回程度のpoly-Si膜成長、吸着工程しかできず、高濃度のAsをpoly-Si膜中に形成するには限界がある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による半導体装置の製造方法は、半導体基板上に開口部を有する絶縁膜を形成する工程と、前記絶縁膜の表面及び前記開口部によって露出した半導体基板の表面にAsを吸着させる工程と、前記Asが吸着された半導体基板の表面及び絶縁膜の表面を覆うように第一ポリシリコン膜を形成する工程と、前記第一ポリシリコン膜の表面にAsを吸着する工程と、を含む。
【０００９】
本発明の第２の態様によれば、半導体基板の表面に垂直な方向に複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜のうち、前記溝の底部に近い領域の絶縁膜に側面開口を形成する工程と、前記絶縁膜の表面及び前記側面開口によって露出した半導体基板の表面にAsを吸着させる工程と、前記Asが吸着された半導体基板の表面及び絶縁膜の表面を覆うように第一ポリシリコン膜を形成する工程と、前記第一ポリシリコン膜の表面にAsを吸着する工程と、を含む半導体装置の製造方法が提供される。
【００１０】
上記第２の態様による半導体装置の製造方法の具体例として、例えば設計ルール40nm以下の縦型トランジスタにおけるソース/ドレインヘのAs拡散方法に適用する場合、Asを含むpoly-Si膜成長をLP-CVD法により行うにあたって、最初に、As拡散層を形成するシリコン基板上にAsを吸着し、その後5-1Onmのpoly-Si膜の形成、AsH3の吸着、を繰り返す方法により、特許文献２の方法より高濃度のAsを含むpoly-Si膜層を形成し、シリコン基板中に高濃度のAsを拡散することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用される得るDRAMのメモリセルを構成する縦型トランジスタ（複数）の一例の概要を示した投影図である。
【図２】図１の複数の縦型トランジスタの配列を上方から見た平面図である。
【図３】本発明の実施例によるDRAMの製造方法のうち、埋め込みビット線が形成されるまでの製造過程の最初の段階を示す平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】図４に続く製造段階を説明するための断面図である。
【図６】図５に続く製造段階を説明するための断面図である。
【図７】図６に続く製造段階を説明するための断面図である。
【図８】図７に続く製造段階を説明するための断面図である。
【図９】図８に続く製造段階を説明するための断面図である。
【図１０】図９に続く製造段階を説明するための断面図である。
【図１１】図１０に続く製造段階を説明するための断面図である。
【図１２】図１１に続く製造段階を説明するための断面図である。
【図１３】図１２に続く製造段階を説明するための断面図である。
【図１４】図１３に続く製造段階を説明するための断面図である。
【図１５】図１４に続く製造段階を説明するための断面図である。
【図１６】図１５に続く製造段階を説明するための断面図である。
【図１７】図１６に続く製造段階を説明するための断面図である。
【図１８】図１７に続く製造段階を説明するための断面図である。
【図１９】図１８に続く製造段階を説明するための断面図である。
【図２０】図１９に続く製造段階を説明するための断面図である。
【図２１】図２０に続く製造段階を説明するための断面図である。
【図２２】図２１に続く製造段階を説明するための断面図である。
【図２３】図２２に続く製造段階を説明するための断面図である。
【図２４】図２３に続く製造段階を説明するための断面図である。
【図２５】図２４に続く製造段階を説明するための断面図である。
【図２６】図２５に続く製造段階を説明するための断面図である。
【図２７】図２６に続く製造段階を説明するための断面図である。
【図２８】図２７の破線部内を拡大して示した断面図である。
【図２９】図２７に続く製造段階を説明するための断面図である。
【図３０】図２９に続く製造段階を説明するための断面図である。
【図３１】図３０に続く製造段階を説明するための断面図である。
【図３２】図２５において、被覆膜の表面に凹凸が生じた場合の問題点を説明するための断面図である。
【図３３】図３２に続く、問題点を説明するための断面図である。
【図３４】図３１に続く製造段階を説明するための断面図である。
【図３５】図３４に続く製造段階を説明するための断面図である。
【図３６】図３５に続く製造段階を説明するための断面図である。
【図３７】図３６に続く製造段階を説明するための断面図である。
【図３８】図３７に続く製造段階を説明するための断面図である。
【図３９】図３８の部分を含む平面図である。
【図４０】図３８の製造段階に続く、埋め込みワード線の製造方法について説明するために、図３と同じ領域を示した平面図である。
【図４１Ａ】図３８に続く製造段階を図４０のＡ−Ａ断面部分について説明するための断面図である。
【図４１Ｂ】図３８に続く製造段階を図４０のＢ−Ｂ断面部分について説明するための断面図である。
【図４２Ａ】図４１Ａに続く製造段階を説明するための断面図である。
【図４２Ｂ】図４１Ｂに続く製造段階を説明するための断面図である。
【図４３Ａ】図４２Ａに続く製造段階を説明するための断面図である。
【図４３Ｂ】図４２Ｂに続く製造段階を説明するための断面図である。
【図４４Ａ】図４３Ａに続く製造段階を説明するための断面図である。
【図４４Ｂ】図４３Ｂに続く製造段階を説明するための断面図である。
【図４５Ａ】図４４Ａに続く製造段階を説明するための断面図である。
【図４５Ｂ】図４４Ｂに続く製造段階を説明するための断面図である。
【図４６Ａ】図４５Ａに続く製造段階を説明するための断面図である。
【図４６Ｂ】図４５Ｂに続く製造段階を説明するための断面図である。
【図４７Ａ】図４６Ａに続く製造段階を説明するための断面図である。
【図４７Ｂ】図４６Ｂに続く製造段階を説明するための断面図である。
【図４８Ａ】図４７Ａの破線部内を拡大して示した断面図である。
【図４８Ｂ】図４７Ｂに続く製造段階を説明するための断面図である。
【図４９】図４８Ａ、図４８Ｂの工程終了後の状態を、図４０と同じ部分について示した平面図である。
【図５０】設計ルール40nmの縦型トランジスタの製造方法のうち、本発明と関連する工程について説明するための図である。
【図５１】Asを含んだpoly-Si膜形成装置（LPCVD）の主要部を示した図である。
【図５２】図２５〜図３５と同様の工程を経て、Asを含むpoly-Si膜を形成する方法について説明するための断面図である。
【図５３】図５２で形成したAsを含むpoly-Si膜をアニールした際の断面構造を示した図である。
【図５４】特許文献２で提案されているシリコン基板表面上にpoly-Si膜を堆積後、AsH3を吸着する工程を２回行う場合の例を説明するための断面図である。
【図５５】本発明による、Asを含むpoly-Si膜の形成方法について説明するための断面図である。
【図５６】図５２で説明した方法で形成したAsを含むpoly-Si膜(以下、As-depo膜と呼ぶ)及びpoly-Si膜を1050℃、5sec、N2（O2 1％)雰囲気中で熱処理した場合の、poly-Si膜及びシリコン基板中のAsの深さ方向の濃度分布を示した特性図である。
【図５７】特許文献２で提案されている方法に類似した方法を用いてAsを含むpoly-Si膜をAsの吸着工程を２回行って形成した場合のpoly-Si膜、シリコン基板中のAsの深さ方向の濃度分布を示した特性図である。
【図５８】Asの吸着工程を２回行った場合のAs-depo膜を1050℃、5sec、N2(O2 1％)雰囲気中で熱処理した場合のAsの深さ方向の濃度分布を示した特性図である。
【図５９】シリコン基板の露出部及び絶縁膜表面上にpoly-Siを形成する前に、Asを吸着させる工程を追加した場合のAs-depo膜を1050℃、5sec、N2(O2 1％)雰囲気中で熱処理した場合のAsの深さ方向の濃度分布を示した特性図である。
【発明を実施するための形態】
【００１２】
図１及び図２は、本発明が適用される半導体装置の構成を示したものである。ここでは、半導体装置としてDRAM（Dynamic Random Access Memory）を一例としている。図１は、DRAMのメモリセルにおける縦型トランジスタを投影した模式図、図２は図１に対応する平面図である。なお、縦型トランジスタはあくまで一例にすぎず、本発明は縦型トランジスタに限定されるものではない。
【００１３】
最初に、図１及び図２を参照して、本発明が適用され得る半導体装置の構成について説明する。
【００１４】
図１において、シリコンからなる半導体基板１００（以降、シリコン基板１００と称する）には、Ｙ方向に延在するトレンチ１４３ａ、１４３ｂ（以降、２つのトレンチをまとめて、トレンチ１４３と総称することがある）が設けられている。トレンチ１４３ａと１４３ｂの間の領域には、トランジスタのチャネルとなるシリコンピラー１０１ｂ、１０２ｂがシリコン基板１００の法線となるＺ方向に設けられている。同様に、シリコンピラー１０１ｃも、一方のトレンチ１４３ｂと図示していない他方のトレンチの間に位置しており、端部のシリコンピラー１０１ａ、１０２ａはトレンチ１４３ａの側壁となるように設けられている。以降、シリコンピラー１０１ａ、１０１ｂ、１０１ｃをまとめてシリコンピラー１０１と総称し、シリコンピラー１０２ａ、１０２ｂをまとめてシリコンピラー１０２と総称することがある。シリコンピラー１０１ａの両側壁にはＸ方向に延在する一対のワード線（埋め込みワード線）１０８ａ、１０８ｂが設けられている。シリコンピラー１０１ａに隣接するシリコンピラー１０２ａの両側壁にもＸ方向に延在する一対のワード線（埋め込みワード線）１０８ｃ、１０８ｄが設けられている。以降、４つのワード線をまとめて、ワード線１０８と総称することがある。また、各ワード線はゲート電極の機能を持つので、１０８をゲート電極と呼ぶことがある。
【００１５】
前記シリコンピラーの内部には、拡散層１４６ａ、１４６ｂ、１４６ｃ（以降、これら３つの拡散層をまとめて、拡散層１４６と総称することがある）が設けられている。トレンチ１４３の底部にはビット線（埋め込みビット線）１４７ａ、１４７ｂ（以降、これら２つのビット線をまとめて、ビット線１４７と総称することがある）が配置されている。トレンチ１４３の上部にはビット線１４７を覆うように絶縁膜１０５ａ、１０５ｂ（以降、これら２つの絶縁膜をまとめて、絶縁膜１０５と総称することがある）が設けられている。
【００１６】
ここで、ビット線１４７は、拡散層１４６の側面に位置しており、ビット線１４７の一部が拡散層１４６と接している。また絶縁膜１０５は、ワード線１０８の下方に位置しており、ビット線１４７とワード線１０８を絶縁している。平面視において、ビット線１４７の延在方向は、ワード線１０８の延在方向に直角な方向となっている。シリコン基板１００に設けられた拡散層１４６は、トランジスタのS（ソース）／D（ドレイン）の一方を構成する拡散層となっている。シリコンピラー１０１と１０２の上部にはそれぞれ、トランジスタの他方のS／Dを構成する拡散層（図示せず）が形成されている。シリコンピラー１０１と１０２の上部にはそれぞれ、キャパシタ１１３が設けられている。
【００１７】
シリコンピラー１０１ａに注目すると、シリコンピラー１０１ａの内部に形成されてS／Dの一方となる拡散層１４６ａと、シリコンピラー１０１ａの両側壁に設けられる一対のゲート電極１０８ａ、１０８ｂと、シリコンピラー１０１ａの上部に設けられたS／Dの他方となる拡散層（図示省略）とで、一つの縦型トランジスタが構成されている。
【００１８】
キャパシタ１１３は、シリコン基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂの上部に位置している。トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄと、ビット線１４７ａ、１４７ｂは、それぞれに対応するシリコンピラー１０１と１０２を囲むように、各々異なる高さで且つ平面視で直交するように延在している。すなわち、各々のワード線１０８は、ビット線１４７より高い位置でＸ方向に延在しており、各々のビット線１４７はトレンチの最深部に位置してＸ方向と直交するＹ方向に延在している。単位セルを構成するトランジスタは、１本のビット線と２本のワード線で構成される。例えば、シリコンピラー１０１ａは、ビット線１４７ａとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａはビット線１４７ａと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラー１０１と１０２も同様である。
【００１９】
ワード線１０８ｂと１０８ｃの間は絶縁膜を介在させているので、トランジスタは２本のワード線が１つのシリコンピラーの両側壁に接続されたダブルゲート構造となっている。一方、ビット線は、その両側のシリコンピラーのうち一方の側のシリコンピラーだけに接続されている。従って、接続しない他方の側のシリコンピラーとビット線は、シリコンピラー側面に形成した絶縁膜（シリコン酸化膜）によって未接続状態とし、接続する一方の側のシリコンピラー側面の絶縁膜だけを開口して、シリコンピラー内に形成した拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。
【００２０】
図２において、本例のメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ（以降、シリコンピラー１０３ａ、１０３ｂ、１０３ｃをまとめてシリコンピラー１０３と総称する）が、Ｘ方向及びＸ方向と直角なＹ方向に規則的に配置されている。図２では、説明の便宜上９個のシリコンピラーを示しているが、これに限るものではなく、数千〜数十万個のシリコンピラーが配置される。したがって、ビット線及びワード線も数百〜数千オーダーの本数となる。Ｘ方向に配置されたシリコンピラー１０１ａ、１０１ｂ、１０１ｃの間には、Ｙ方向に延在するビット線１４７ａ、１４７ｂが設けられている。各ビット線１４７は、その片側に沿ってＹ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１４７ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００２１】
図３〜図３８は、DRAMのビット線までの製造方法の一例を示す図である。このうち、図３と図３９は平面図であり、図４から図３７は図３のＡ−Ａ断面を示したものである。ここでは、図１及び図２に示した半導体装置のうち、ビット線の製造方法について、図３から図３８を参照しながら説明する。
【００２２】
まず、図３、図４に示すように、シリコン基板（半導体基板）１００上に、厚さ40nm程度のシリコン窒化膜であるマスク膜１０４を減圧CVD（Chemical Vapor Deposition）法により成膜した。次に、フォトリソグラフィとドライエッチングにより、Ｙ方向に延在する複数のビット線開口１４７ｃをマスク膜１０４に形成した。なお、図３の平面図に示したように、各ビット線開口１４７ｃの一端部は、コンタクトを形成する領域であって幅が広くなるように形成されているが、ビット線の形成に悪影響は生じない。ビット線開口１４７ｃの底部にはシリコン基板１００が露出している。本例では、ビット線開口１４７ｃの幅Ｗ１を45nmとした。
【００２３】
次に、図５に示すように、マスク膜１０４をマスクに用いた異方性ドライエッチングによって、シリコン基板１００に深さＨ１が250nmの複数のトレンチ１０６を形成した。このトレンチ１０６によって、シリコンピラー（半導体ピラー）１００ｂが形成される。
【００２４】
次に、図６に示すように、トレンチ１０６の底面における膜厚Ｔ１が10nmとなるように、ラジカル酸化法によってシリコン酸化膜である絶縁膜１０７を形成した。
【００２５】
次に、図７に示すように、減圧CVD法によって、隣接したシリコンピラー１００ｂによって構成されたトレンチ内を埋めるように、シリコン膜である埋め込み膜１０９を形成した。埋め込み膜１０９は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン（Poly-Si）膜とする。
【００２６】
次に、図８に示すように、埋め込み膜１０９及び絶縁膜１０７を等速でエッチングする異方性ドライエッチングにより、トレンチ１０６の底面から埋め込み膜１０９及び絶縁膜１０７の上面までの高さＨ２が50nmとなるように、エッチバックした。この結果、トレンチ１０６の底部を覆う絶縁膜１０７ａと絶縁膜１０７ａの内側に埋め込まれた埋め込み膜１０９ａが形成される。この結果、絶縁膜１０７ａと埋め込み膜１０９ａの上面には新たなトレンチ１０６ａが形成される。この段階では、埋め込み膜１０９ａはビット線として機能するものではない。
【００２７】
次に、図９に示すように、熱酸化法等により、トレンチ１０６ａの側面に膜厚Ｔ２が3nmのシリコン酸化膜である絶縁膜１１０を形成した。この結果、残存するトレンチ１０６ａの開口幅Ｗ２は39nm確保される。
【００２８】
次に、図１０に示すように、アンモニア水溶液（NH4OH）によるウエットエッチングによって、埋め込み膜１０９ａ（図８）を選択的に除去した。このウエットエッチングでは、シリコン酸化膜はエッチングされないので、シリコン酸化膜である絶縁膜１０７ａは、底面の膜厚（Ｔ１）を10nmに維持したまま残存する。また、シリコン酸化膜である絶縁膜１１０も、膜厚Ｔ２を3nmに維持したまま残存する。ここで、埋め込み膜１０９ａを除去したことにより、トレンチ１０６ａの底部に新たなトレンチ１０６ｂが形成される。
【００２９】
次に、図１１に示すように、減圧CVD法によって、トレンチ１０６ａ及び１０６ｂを埋め込むようにシリコン膜である埋め込み膜１１１を形成した。埋め込み膜１１１は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とする。
【００３０】
次に、図１２に示すように、異方性ドライエッチングによって埋め込み膜１１１（図１１）をエッチバックし、トレンチ１０６ａ（図１０）だけを露出させた。これにより、埋め込み膜１１１からなる新たな埋め込み膜１１１ａを形成した。埋め込み膜１１１ａは、絶縁膜１０７ａの上面と同じ位置の上面を有している。また、この段階で新たなトレンチ１１２が形成される。トレンチ１１２の開口幅は39nm確保される。
【００３１】
次に、図１３に示すように、トレンチ１１２の内面を含んだシリコン基板１００の上面に、厚さ5nmのシリコン窒化膜をCVD法により形成した。この後、異方性ドライエッチングによりシリコン窒化膜をエッチバックして、トレンチ１１２の内壁にシリコン窒化膜からなるサイドウォール絶縁膜１１４を形成した。これにより、マスク膜１０４上と埋め込み膜１１１ａ上に形成されたシリコン窒化膜は除去される。サイドウォール絶縁膜１１４は、後のウエットエッチング工程において、絶縁膜１１０がエッチングされるのを防止する役割を有する。この段階で、トレンチ１１２は新たなトレンチ１１２ａとなり、その開口幅Ｗ３は29nmとなって、埋め込み膜１１１ａの上面を露出させている。
【００３２】
次に、図１４に示すように、表面が露出している埋め込み膜１１１ａを異方性ドライエッチングによってエッチバックし、さらに30nm掘り下げた。これにより、図１２における段階で厚さが40nmであった埋め込み膜１１１ａは、厚さ10nmの埋め込み膜１１１ｂとなる。また、掘り下げられた領域は、新たなトレンチ１１２ｂとなって、その上方に形成されていたトレンチ１１２ａと併せてトレンチ１１２ｃが形成される。
【００３３】
次に、図１５に示すように、CVD法によって、エッチング犠牲層となる厚さ7nmの窒化チタン膜をシリコン基板１００の上面に形成した後、異方性ドライエッチングによりエッチバックして、トレンチ１１２ｃの側面に窒化チタン膜であるサイドウォール１１５を形成した。これにより、トレンチ１１２ｂの側面に露出していた絶縁膜１０７ａもサイドウォール１１５で被覆される。サイドウォール１１５の形成では、埋め込み膜１１１ｂの上面における窒化チタン膜を除去する（図１５中黒丸で示した部分）とともに、マスク膜１０４の上面より25nm下がった位置にサイドウォール１１５の上面が位置するように制御する。
【００３４】
次に、図１６に示すように、トレンチ１１２ｃの内部を埋め込むように、シリコン酸化膜である絶縁膜１１６を形成する。絶縁膜１１６は、CVD法、ALD法（Atomic Layer Deposition）あるいは回転塗布法を用いることができる。
【００３５】
次に、図１７に示すように、異方性ドライエッチングにより絶縁膜１１６をエッチバックして、サイドウォール１１５を覆う絶縁膜１１６ａを形成すると同時に、その上方にトレンチ１１７を形成した。絶縁膜１１６ａの形成では、その上面がマスク膜１０４の上面から15nm下方に位置するように形成すると共に、サイドウォール１１５の上面が露出しないように制御する。ここでは、窒化チタンからなるサイドウォール１１５の上面と絶縁膜１１６ａの上面との間隔を10nmとしているが、5〜15nmの範囲であれば良い。トレンチ１１７の開口幅Ｗ４は、図１３の段階と同じで29nmとなっている。
【００３６】
次に、図１８に示すように、トレンチ１１７の内部を含むシリコン基板１００の上面に厚さ5nmのシリコン膜からなる保護膜１１８を減圧CVD法により形成した。保護膜１１８は、後のエッチング工程で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。保護膜１１８を形成した後、トレンチ１１７内の一方の側面に形成された保護膜１１８ｂと他方の側面に形成された保護膜１１８ｃのうち、片方の保護膜１１８だけに不純物を導入するため、斜めイオン注入法によって不純物となるフッ化ボロン（BF2）を保護膜１１８に注入した。
【００３７】
ここでは一例として、保護膜１１８ｂに対する斜めイオン注入を示している。不純物の導入は、後述するビット線コンタクトを形成すべきピラーとは反対側の側面に形成された保護膜１１８に対して実施する。これにより、マスク膜１０４上に形成された保護膜１１８ａと、トレンチ１１７の側面に形成された垂直面となる保護膜１１８ｂと、絶縁膜１１６ａ上に形成された水平面となる保護膜１１８の一部（図１８中の左側半分）に不純物が注入される。ここでは、水平面と垂直面の両方へ不純物を注入する必要があるため、それぞれの注入部位に対して最適なイオン注入法となるように、角度の異なる２段階注入を用いることもできる。本例では、注入角度を２７°から４５°の範囲として不純物注入を行った。ここで、注入角度とは、半導体基板１００の上面に対する垂線からの傾斜角を意味している。また、本例で２段階注入を行なう場合は、２７°と４５°の注入角度を組み合わせる。但し注入角度は、トレンチ１１７の深さと幅、さらに保護膜１１８の膜厚を考慮して変更することができる。
【００３８】
次に、図１９に示すように、アンモニア水溶液（NH4OH）によるウエットエッチングにより、不純物が注入されていない保護膜１１８ｃ（図１８）と絶縁膜１１６ａ上の右側半分に形成された保護膜１１８（図１８）を除去して、トレンチ１１７におけるシリコン窒化膜で構成された右側のサイドウォール絶縁膜１１４と、絶縁膜１１６ａ表面の右側半分を露出させた。
【００３９】
次に、図２０に示すように、保護膜１１８をマスクとして、露出している絶縁膜１１６ａの右側半分を異方性ドライエッチングで除去し、窒化チタンからなる右側のサイドウォール１１５の上面を露出させた。この時、左側のサイドウォール１１５は、絶縁膜１１６ａ及び保護膜１１８で覆われているので露出しない。本例では、左側のサイドウォール１１５がこの異方性ドライエッチングで露出しないように、図１８における保護膜１１８に対する不純物導入領域を制御する必要があるので、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して不純物の注入角度を決定している。
【００４０】
次に、図２１に示すように、上面が露出している窒化チタンで構成された右側のサイドウォール１１５（図２０）をウエットエッチングにより選択的に除去した。ウエットエッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。サイドウォール１１５を除去することによって、シリコン窒化膜からなるサイドウォール絶縁膜１１４と、トレンチ１０６に形成されていた絶縁膜１０７ａの一部と、埋め込み膜１１１ｂの上面の一部が露出する。
【００４１】
次に、図２２に示すように、不純物を注入されてシリコン基板１００の表面に残存している保護膜１１８（図２０）を等方性ドライエッチングにより除去した。この等方性ドライエッチングにより、マスク膜１０４と絶縁膜１１６ａの上面が露出する。
【００４２】
次に、図２３に示すように、シリコン酸化膜で構成され側面の一部が露出している絶縁膜１０７ａをフッ化水素酸（HF）含有溶液で除去して、シリコンピラー（半導体ピラー）１００ｂの一部を露出させる側面開口１００ａを形成した。側面開口１００ａは、ビット線コンタクトを形成するためのものであり、絶縁膜１１０及びサイドウォール絶縁膜１１４の底面と、一部が除去された絶縁膜１０７ａの上面との間に形成される。この時、シリコン酸化膜で構成されている絶縁膜１１６ａ（図２２）も同時に除去される。しかし、絶縁膜１１０は、シリコン窒化膜からなるサイドウォール絶縁膜１１４で保護されているので、除去されずに残存する。
【００４３】
次に、図２４に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール１１５（図２３）をウエットエッチングにより選択的に除去した。これにより、図１４で形成したトレンチ１１２ｃが露出した状態となって、トレンチ１１２ｃの開口幅Ｗ４は29nmとなっている。
【００４４】
次に、図２５に示すように、減圧CVD法によって、トレンチ１１２ｃの内部を覆うようにシリコン膜からなる被覆膜１１９を10nm厚となるように成膜した。この時の成膜条件は、モノシラン（SiH4）を原料ガスとし、流量を１５００ｓｃｃｍ（Standard Cubic Centimeter per Minute）、成膜温度を５３０℃とした。これにより、非晶質状態のシリコン膜を形成することができる。なお、成膜温度は５３０℃に限定されるのではなく、５１０℃より高く５５０℃未満の範囲であればよい。これは、成膜温度を５５０℃以上にすると、シリコン膜が多結晶状態となってしまい、成膜表面における成長速度の面方位依存性が顕著となって被覆膜１１９の表面に凹凸が生じるためである。一方、成膜温度を５１０℃以下にすると、成長速度が５５０℃とした場合の２５％以下まで低下するので、製造上の許容時間内に必要な膜厚の被覆膜１１９を得ることができないためである。さらに、被覆膜１１９の膜厚は10nmに限定されるのではなく、0.5nm以上で10nm以下の範囲であればよい。上記の被覆膜１１９の成膜条件によれば、表面を平坦とした被覆膜１１９を形成することができる。またこの段階で、新たなトレンチ１１２ｄが形成される。
【００４５】
次に、図２６に示すように、露出している被覆膜１１９の表面へ不純物を吸着させて、不純物層１２０を形成した。このときの不純物は、砒素（As）を用いており、As濃度は１．０×１０１５  atoms/cm3とした。また、ここではトレンチ１１２ｄが残留している。
【００４６】
次に、図２７に示すように、減圧CVD法によって、トレンチ１１２ｄを埋め込むように不純物層１２０上へシリコン膜からなる埋め込み膜１２１を外方拡散防止膜として成膜した。このときの成膜条件は、モノシラン（SiH4）を原料ガスとし、流量を１５００ｓｃｃｍ、成膜温度を５３０℃とした。ここで、埋め込み膜１２１の膜厚Ｔ３は130nmとしており、10nmとした被覆膜１１９よりも十分に厚くしている。これは、埋め込み膜１２１によって、不純物層１２０における不純物の外方拡散を抑制するためであり、埋め込み膜１２１に必要な膜厚は、不純物層１２０における不純物濃度によって異なる。ここで、表面が平坦な被覆膜１１９で覆われているトレンチ１１２ｄには、接合面（以降、シームと称する）が生じることなく、一様に埋め込まれている。
【００４７】
また、図２７中の破線部を拡大して示した図２８に示すように、絶縁膜１０７と絶縁膜１１０及びサイドウォール絶縁膜１１４で囲まれた側面開口１００ａの内側も、被覆膜１１９で一様に埋め込まれている。
【００４８】
なお外方拡散をさらに抑制するためには、図２９に示すように、熱酸化法によって、埋め込み膜１２１上に3nm厚のシリコン酸化膜である絶縁膜１２２を成膜し、さらに減圧CVD法によって、絶縁膜１２２上に35nm厚の非晶質シリコン膜からなる被覆膜１２３を成膜してもよい。絶縁膜１２２の成膜条件は、酸素（O2）を原料ガスとし、流量を３SLM（Standard Liter per Minute）、加熱温度を５３０℃とした。なお加熱温度は、５３０℃に限定されるのではなく、５００〜６００℃の範囲であればよい。また膜厚も、3nmに限定されるのではなく、2〜3nmの範囲であれば良い。被覆膜１２３の成膜条件は、埋め込み膜１２１と同じとした。
【００４９】
次に、図３０に示すように、ランプアニール法によって不純物層１２０中の不純物を被覆膜１１９と埋め込み膜１２１へ熱拡散させた。このアニールによって、被覆膜１１９と埋め込み膜１２１には、不純物層１２０から拡散した不純物が一様の濃度勾配を生じて存在しており、それぞれの膜はドープ層１２４として一体化される。しかし、被覆膜１１９と埋め込み膜１２１の膜厚が大きく異なるので、拡散長の相違によって不純物層１２０と接していた面の反対側の面における不純物濃度は異なる。さらに詳細に言えば、ドープ層１２４とシリコンピラー１００ｂとの接触面１４４における砒素濃度が、１．０×１０１８  atoms/cm３となっているのに対して、ドープ層１２４の上面１４５における砒素濃度は、１．０×１０１０  atoms/cm３となっている。
【００５０】
次に、図３１に示すように、ドープ層１２４と埋め込み膜１１１ｂを異方性ドライエッチングによってエッチバックした。このエッチバックでは、サイドウォール絶縁膜１１４がマスクとなって、側面開口１００ａにドープ層１２４が残存し、シリコンピラー（半導体ピラー）１００ｂへのコンタクト１２４ａとなる。
【００５１】
ここで、図２５において、被覆膜１１９の表面に凹凸が生じると、図２７において、埋め込み膜１２１でトレンチ１１２ｄを完全に埋め込めずに、凹凸起因シームが生じる。このシームは、図３０においても残留するので、図３２に示すように、ドープ層１２４内にシーム１４８が存在した状態で、ドープ層１２４をエッチバックすることになる。このときシーム１４８では、エッチャントがドープ層１２４のエッチングに寄与することなく、ドープ層１２４の底部まで到達するので、シーム１４８の下方における埋め込み膜１１１ｂを局所的にエッチングすることになる。
【００５２】
すると図３３に示すように、局所的にエッチングされた埋め込み膜１１１ｂの下方に位置している絶縁膜１０７ａも、図中の円内に示すように局所的に薄くなる。この状態になると、ビット線とシリコン基板１００との絶縁性が低下するので、ビット線電流がシリコン基板１００へリークして、トランジスタの誤動作の原因となる。なおシーム１４８の発生原因は、被覆膜１１９の表面凹凸が主因であり、埋め込み膜１２１の表面凹凸は影響しない。
【００５３】
次に、図３１に続く図３４に示すように、シリコン窒化膜からなるサイドウォール絶縁膜１１４をウエットエッチングで選択的に除去し、絶縁膜１１０を露出させた。ここで側面開口１００ａは、図１０で形成したトレンチ１０６ｂを構成する側壁の一部が、絶縁膜１０７ａからコンタクト１２４ａに置き換わった状態となっている。また、この段階で新たなトレンチ１０６ｃが形成される。
【００５４】
次に、図３５に示すように、トレンチ１０６ｃの内壁を含むシリコン基板１００の上面に、厚さ4nmの窒化チタンであるバリア膜１２５をCVD法により形成した。なお、バリア膜１２５の形成に先立って、CVDの同じ反応室において、シリコン基板１００の上面に厚さ1nmのチタンを形成した。このチタンは、ヒ素をドープしたポリシリコン膜からなるコンタクト１２４ａの表面に堆積すると、低抵抗のチタンシリサイドを形成するので、コンタクト抵抗を低減させることができる。マスク膜１０４と絶縁膜１１０と絶縁膜１０７ａの露出面に形成されたチタンは、バリア膜１２５の形成時に窒化されて、窒化チタンに変換される。このバリア膜１２５を形成する際には、６５０℃で加熱されるので、コンタクト１２４ａに含まれるヒ素がシリコン基板１００へ拡散して、シリコンピラー１００ｂの一方の側面部に拡散層１２０ａが形成される。なお拡散層１２０ａの形成は、図３０におけるドープ層１２４の形成から連続して行なっても良い。
【００５５】
次に、図３６に示すように、トレンチ１０６ｃを埋め込んでバリア膜１２５を覆うように、シリコン基板１００の上面へタングステンである導電膜１２６をCVD法により形成した。
【００５６】
次に、図３７に示すように、異方性ドライエッチングによって、導電膜１２６とバリア膜１２５を絶縁膜１０７ａの上面の位置までエッチバックした。このエッチバックによって、シリコンピラー１００ｂで構成されたトレンチ１０６ｃに、絶縁膜１０７ａで囲まれたバリア膜１２５ａと導電膜１２６ａからなるビット線１２６ｂを形成した。ビット線１２６ｂの一方の側面部は、コンタクト１２４ａを介して拡散層１２０ａと接続している。またこのエッチバックによって、ビット線１２６ｂ上に新たなトレンチ１０６ｄが形成される。次に、ウエットエッチングで絶縁膜１１０を除去して、シリコンピラー１００ｂの側面部の一部を露出させた。
【００５７】
次に、図３８に示すように、10nm厚のシリコン窒化膜である絶縁膜１２７をCVD法によって、トレンチ１０６ｄを含むシリコン基板１００の上面に形成した。さらに、回転塗布法によりシリコン酸化膜でトレンチ１０６ｄを埋め込んでから、シリコン酸化膜を異方性ドライエッチングによってエッチバックすることで、70nm厚のシリコン酸化膜である絶縁膜１２８を形成した。絶縁膜１２８上には、浅くなったトレンチ１０６ｄが残留しているので、CVD法によって、浅いトレンチ１０６ｄを埋め込むように、シリコン酸化膜である絶縁膜１２９を形成した。なおトレンチ１０６ｄは、絶縁膜１２８あるいは絶縁膜１２９だけで埋め込めないので、絶縁膜１２８と絶縁膜１２９を積層させている。この時、平面視すると図３９に示すようになっており、図３と同様に、ビット線１２６ｂを埋め込んだ複数のトレンチ１０６ｄが、夫々平行状態となってＹ方向に延在している。
【００５８】
以上で埋め込みビット線が完成した。
【００５９】
本発明は、縦型トランジスタによるDRAM製造の場合にはここまでの製造過程に適用されるが、その実施形態は後述することとし、次に埋め込みワード線の製造方法について、図４０から図４９を参照しながら説明する。図４０と図４９は平面図である。図４１Ａから図４８Ａは図４０のＡ-Ａ断面を示し、図４１Ｂから図４８Ｂは図４０のＢ-Ｂ断面を示す。図４０のＡ-Ａ断面は、図３のＡ-Ａ断面と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、図４０のＢ-Ｂ断面は、隣接したワード線の位置関係を示すものである。
【００６０】
図４０と図４１Ａ、図４１Ｂに示したように、フォトリソグラフィとドライエッチングによって、Ｘ方向に延在するワード線開口１３０ａを備えたトレンチ１３０をマスク膜１０４とシリコン基板１００に形成した。ここでは、トレンチ１３０とともに、シリコン基板１００の上部にシリコンピラー１００ｃ（半導体ピラー１００ｃ）を形成した。図４１Ａと図４１Ｂに示したように、トレンチ１３０の底部には、シリコン基板１００と絶縁膜１２８が露出している。本例では、トレンチ１３０の幅Ｗ５は63nmとした。
【００６１】
次に、図４２Ａ、図４２Ｂに示すように、熱酸化法により、トレンチ１３０の内面に10nm厚のシリコン酸化膜である絶縁膜１３１を形成した。この時、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の側面部ならびにシリコン基板１００の上面部は、ゲート絶縁膜となる絶縁膜１３１で覆われる。
【００６２】
次に、図４３Ａ、図４３Ｂに示すように、トレンチ１３０を含むシリコン基板１００の上面に、CVD法により厚さ4nmの窒化チタンであるバリア膜１３２を形成した。さらにトレンチ１３０を埋め込むように、タングステンである導電膜１３３をCVD法により形成した。この後、CMP（Chemical Mechanical Polishing）にて絶縁膜１２９上に残留していた導電膜１３３を除去した。この時、図４３Ｂに示すように、シリコンピラー１００ｃ（半導体ピラー１００ｃ）は、ゲート絶縁膜となる絶縁膜１３１とバリア膜１３２と導電膜１３３で覆われる。
【００６３】
次に、図４４Ａ、図４４Ｂに示すように、異方性ドライエッチングによって、導電膜１３３をエッチバックして、厚さ50nmの導電膜１３３ａを形成した。このとき、新たなトレンチ１３４が形成される。このエッチバックでは、導電膜１３３と共にバリア膜１３２も除去できるので、図４４Ｂに示すように、トレンチ１３４の側面には、バリア膜１３２は残留していない。このため、バリア膜１３２は、トレンチ１３４の底面において導電膜１３３ａの底面と側面部を覆うバリア膜１３２ａとして残留している。
【００６４】
次に、図４５Ａ、図４５Ｂに示すように、CVD法あるいはALD法によってトレンチ１３４を覆うように18nm厚のシリコン酸化膜である絶縁膜１３５を成膜した。この絶縁膜１３５は、均一な厚さとなるように成膜するので、図４５Ｂに示すように、幅Ｗ６が27nmである新たなトレンチ１３４ａが形成される。なお図４５Ａは、トレンチ１３４ａの側面部に成膜された絶縁膜１３５の断面を示しているので、絶縁膜１３５は絶縁膜１２９の上面まで覆っている。
【００６５】
次に、図４６Ａ、図４６Ｂに示すように、異方性ドライエッチングによるエッチバックによって、トレンチ１３４ａを境にして絶縁膜１３５を分割した。同様に、導電膜１３３ａとバリア膜１３２ａを分割して、それぞれ導電膜１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ（以降、４つの導電膜をまとめて、導電膜１３６と総称することがある）と、バリア膜１３７ａ、１３７ｂ、１３７ｃ、１３７ｄ（以降、４つのバリア膜をまとめて、バリア膜１３７と総称することがある）を形成した。ここで、導電膜１３６ａとバリア膜１３７ａは、ゲート絶縁膜となる絶縁膜１３１と接触してワード線１３８ａとなる。ワード線１３８ｂ、１３８ｃ、ワード線１３８ｄも同様である。以降、４つのワード線をまとめて、ワード線１３８と総称することがある。ここでワード線１３８ｂとワード線１３８ｃは、シリコンピラー１００ｃ（半導体ピラー１００ｃ）の両側の側面を覆って、一対のダブルゲートとして機能する。ワード線１３８ａと１３８ｄも、それぞれ対となるワード線を図示していないが、同様にダブルゲートとなっている。なお、このエッチバックによって、新たなトレンチ１３９が形成されるので、隣接するワード線（１３８ａと１３８ｂ、１３８ｃと１３８ｄ）同士が短絡するのを防止するため、トレンチ１３９の底面をバリア膜１３７ａ乃至１３７ｄよりも深い位置に形成した。
【００６６】
次に、図４７Ａ、図４７Ｂに示すように、ウエットエッチングによって、トレンチ１３９に残留していたシリコン酸化膜である絶縁膜１３５を除去して、新たなトレンチ１４０を形成した。この時、タングステンと窒化チタンであるワード線１３８とシリコン窒化膜であるマスク膜１０４と絶縁膜１２７は、除去されずに残留する。
【００６７】
次に、図４８Ａ、図４８Ｂに示したように、CVD法によって、トレンチ１４０を覆うように8nm厚のシリコン窒化膜である絶縁膜１４１を成膜した。さらに、回転塗布法によって、トレンチ１４０を埋め込むようにシリコン酸化膜である絶縁膜１４２を形成した。この後、CMPによって、マスク膜１０４よりも上方の絶縁膜１４２を除去して、平坦化した。この時、平面視すると図４９に示すようになっており、図４０と同様に、ワード線１３８を埋め込んだトレンチ１４０が、それぞれ平行状態となってＸ方向に延在している。なおトレンチ１４０の右端部が分離されていないのは、前述したダブルゲート構造とした２本のワード線を右端部で一体化することで、電気的な制御を一括して行なうためである。また図４８Ａに示すように、ビット線１２６ｂは、絶縁膜１２８によってワード線１３８と絶縁されている。
【００６８】
この後、マスク膜１０４を除去して、シリコンピラー上部に拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線を形成する工程などを経ると、図１に示したDRAMとなる半導体装置が完成する。
【００６９】
図５０を参照して、設計ルール40nmの縦型トランジスタの場合についてその製造方法のうち、ビット線コンタクトの形成方法を簡単に説明する。
【００７０】
図５０（ａ）において、シリコン基板２００中に複数のシリコンピラー２０１が残るようにシリコン基板２００中に幅40nmの複数の溝を形成する。その後、シリコンピラー２０１を絶縁膜で覆い、シリコンピラー２０１の片側の絶縁膜にビット線コンタクトを形成するための開口２０１ａを形成する。図５０（ａ）は、前述した図４〜図２４までの工程を経ているのとほぼ等価である。それゆえ、溝の底部を覆っている２０２及びそれよりも上側の溝を覆っている２０３はいずれもSiO2による絶縁膜であり、シリコンピラー２０１の上面を覆っている２０４はSiNによるマスク膜である。また、溝の底部を埋めている２０５はSiによる埋め込み膜である。
【００７１】
次に、図５０（ｂ）において、ビット線コンタクト用の開口２０１ａが形成されたシリコンピラー２０１間の溝内にAsを含んだpoly-Si膜２１０を形成する。続いて、熱処理を行って開口２０１ａを通してシリコンピラー２０１中にAsを拡散させ、拡散層（例えばソース）を形成する。図５０（ｂ）は、シリコンピラー２０１間の溝内にAsを含んだpoly-Si膜２１０を形成する工程を除き、前述した図２５〜図３５と同様の工程を経ている。
【００７２】
その後、ビット線のメタル、ワード線、容量コンタクト、キャパシタ、上層配線等を形成して図１で説明したような縦型トランジスタのDRAMを形成する。
【００７３】
以下、上記DRAM製造工程の中で、シリコンピラー間の溝内にAsを含んだpoly-Si膜を形成する工程の実施例を説明する。
【００７４】
図５０（ａ）で説明したように、絶縁膜で覆われたシリコンピラー２０１の片側の絶縁膜にビット線コンタクト用の開口２０１ａが形成される。本構造のシリコンウエハーを、図５１に示すようなLP-CVD炉装置に導入し、シリコンピラー間の溝内にAsを含むpoly-Si膜を形成する（図５０（ｂ））。LP-CVD炉装置は装置内がコンフォーマルなpoly-Si膜成長を行うために減圧状態に維持されている。また、装置には、poly-Si膜を成長するためのシランSiH4とH2、Asを吸着するためのアルシンAsH3、ウエハーに吸着した有害なAsH3の外方拡散を抑制するためにキャップとして作用するpoly-Si膜を形成するためのSiH4、H2とSiO2層を形成するためのO2、をそれぞれ装置内に導入するためのガスラインが接続されている。装置には更にパージ用の不活性ガス供給系が接続されている。炉内はpoly-Si膜の表面平坦性を保つために530°Cに温度が保たれているが、この温度は一例にすぎない。
【００７５】
図５２を参照して、前述した図２５〜図３５と同様の工程を経て、Asを含むpoly-Si膜を形成する方法について再度説明する。
【００７６】
図５２において、シリコン基板２５０上に形成された絶縁膜２５１にビット線コンタクトを形成するための開口が形成され、この開口においてはシリコン基板２５０が露出している。これを図５１で説明したようなLP-CVD炉装置に導入し、シリコン基板２５０の露出部及び絶縁膜（下地）上に、Asを含まないpoly-Si膜２５２を10nm形成する（図５２（ａ））。その後、poly-Si膜の成長を停止し、炉内にAsH3を20min間供給し、poly-Si膜２５２上にAsを吸着させてAs吸着層２５３を形成する（図５２（ｂ））。その後、炉内を不活性ガスでパージした後、As吸着層２５３上へのpoly-Si膜成長を再開する。引き続き、poly-Si膜成長途中でpoly-Si膜成長を停止し、炉内にO2を流してpoly-Si膜表面を酸化させて、SiO2層を形成した後、再度poly-Si膜成長を行ってpoly-Siキャップ層２５４を形成し、As吸着層２５３をキャップする（図５２（ｃ））。その後、poly-Si膜を1050℃、5sec、N2(O2 １％)雰囲気中で熱処理（アニール）し、図５３に示すようにシリコン基板２５０中にAsを固層拡散させる。
【００７７】
次に、本発明や図５２で説明した方法との比較のために、図５４を参照して、特許文献２で提案されている、シリコン基板の露出部及び絶縁膜（下地）上にpoly-Si膜を堆積後、AsH3を吸着する工程を２回行う例について説明する。
【００７８】
図５４において、開口となる部分を除いて絶縁膜３０１で覆われたシリコン基板３００の露出部及び絶縁膜上に第一poly-Si膜３０２を10nm堆積し、その後、第一poly-Si膜の成長を停止し、AsH3を20min間供給し、第一poly-Si膜３０２上にAsを吸着させて第一As吸着層３０３を形成する。その後、第二poly-Si膜３０４を7nmあるいは10nm形成し、さらに上記と同様の方法で第二poly-Si膜３０４上にAsH3を吸着させて第二As吸着層３０５を形成した後、キャップのためのpoly-Si膜（キャップ層）３０６を形成した。
【００７９】
図５４の例では、第二poly-Si膜３０４でトータルの膜厚がほぼ20nmになるため、シリコンピラー間の溝(幅40nm)はほぼ埋まってしまい、キャップのためのpoly-Si膜３０６はシリコンピラー間に形成された溝の上に形成されることになる。その後、poly-Si膜を1050℃、5sec、N2(O2 １％)雰囲気中で熱処理し、シリコン基板３００中にAsを固層拡散させる。
【００８０】
続いて、図５５を参照して、本発明による、Asを含むpoly-Si膜の形成方法の実施例を説明する。本実施例では、開口となる部分を除いて絶縁膜２０２で覆われたシリコン基板２００の露出部及び絶縁膜上に第一poly-Si膜を形成する前に、AsH3をまず吸着させて第一As吸着層２２１を形成する。AsH3を吸着させる条件は図５２で説明した条件と同じである。
【００８１】
その後、第一As吸着層２２１上に第一poly-Si膜２２２を10nm形成し、さらにAsH3を図５２と同じ条件で吸着させて第二As吸着層２２３を形成する。さらに、第二As吸着層２２３上に第二poly-Si膜２２４を7nm形成した後、AsH3の吸着を行って第三As吸着層２２５を形成し、さらにキャップのためのpoly−Si膜（キャップ層）２２６を形成した。
【００８２】
以上の方法により、シリコンピラー間の溝が複数のpoly-Si膜で埋まる前に、AsH3の吸着を３回行うことが可能となっている。
【００８３】
[効果の比較]
図５６は、図５２で説明した方法で形成したAsを含むpoly-Si膜(以下、As-depo膜と呼ぶ)、及びpoly-Si膜を1050℃、5sec 、N2(O2 1％)雰囲気中で熱処理した場合の、poly-Si膜及びシリコン基板中のAsの深さ方向の濃度分布を示す。
【００８４】
図５６によれば、As-depo膜では、シリコン基板とpoly-Si膜の界面から10nmほどpoly-Si側でAs濃度のピークがあり、2e20atoms/cm3程度の濃度になっていることがわかる。さらに、熱処理を行うことでシリコン基板中にAsが固層拡散し、シリコン基板表面から20nm程度のシリコン基板中で5e18atoms/cm3程度の濃度までAsが拡散している。
【００８５】
図５７は、特許文献２に記載の方法に類似した方法を用い、Asを含むpoly-Si膜を、Asの吸着回数を２回行って形成した場合のpoly-Si膜及びシリコン基板中のAsの深さ方向の濃度分布を示す。
【００８６】
図５７によれば、２回目のpoly-Siの膜厚は7nm、10nmと変化させており、図５７中、小四角形が膜厚7nmの場合の濃度分布、小円が膜厚10nmの場合の濃度分布である。AsH3を流す条件は図５２で示した条件と同じである。
【００８７】
As−depo膜のpoly-Si膜中の深さ方向のAs濃度は、As吸着１回の場合に比べて、poly-Si膜中に２つピークがある分布形状になっており、所望のようにAsの吸着層が２つできていることがわかる。このことからpoly-Si膜中のトータルのAs量を増加させることができている。
【００８８】
図５８は、As吸着が２回の場合のAs−depo膜を1050℃、5sec、N2（O2 1%)雰囲気中で熱処理した場合のAs濃度の深さ方向の濃度分布を示す。Asの吸着を２回行うことにより、poly-Si膜中のAs濃度が増加し、結果的にシリコン基板へのAs拡散量が増えるため、シリコン基板表面から20nm程度のシリコン基板中でのAs濃度は2e19atoms/cm3となり、As吸着１回の場合の４倍に増加している。
【００８９】
しかし、シリコンピラー間の溝（あるいは開口）幅が40nmしかないため、これ以上の吸着回数の増加は困難であり、As濃度の増加も期待できない。
【００９０】
図５９は本発明、すなわち下地となるシリコン基板の露出部及び絶縁膜上にpoly-Si膜を形成する前に、AsH3を吸着させる工程を追加した場合のAs-depo膜を1050℃、5sec、N2(O2 1％)雰囲気中で熱処理した場合のAsの深さ方向の濃度分布を示す。poly-Siのトータルの膜厚はAs吸着２回の場合と同じである。
【００９１】
図５９によれば、As吸着１回、あるいは２回の場合に比べ、最初のpoly-Si膜の形成前にAsを吸着する工程を追加することで、20nmのシリコン基板中のAs濃度はさらに増加し、8e19atoms/cm3とAs吸着１回のみの場合に比べて１０倍以上の高濃度が得られていることがわかる。
【００９２】
このため、熱処理、As吸着量を制御することで、19乗atoms/cm3台のAs濃度制御が可能となり、よりデバイスの特性設計の自由度を増すことが可能となっている。
【００９３】
以上、本発明の実施形態を、縦型トランジスタによるDRAMの製造方法に適用する場合について説明したが、本発明は縦型トランジスタに限定されるものでないことは言うまでも無い。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００９４】
１００    シリコン基板
１０１、１０２    シリコンピラー
１０４    マスク膜
１０５    絶縁膜
１０７、１１０、１１６，１２２    絶縁膜
１０８    ワード線（ゲート電極）
１０９、１１１、１２１    埋め込み膜
１１３    キャパシタ
１１４    サイドウォール絶縁膜
１１５    サイドウォール
１１９、１２３    被覆膜
１２０    不純物層
１２１    埋め込み膜
１２４    ドープ層
１２５    バリア膜
１２６    導電膜
１４６ａ、１４６ｂ、１４６ｃ    拡散層
１４７ａ、１４７ｂ    ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１Ａ】
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【図４１Ｂ】
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【図４２Ａ】
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【図４２Ｂ】
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【図４３Ａ】
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【図４３Ｂ】
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【図４４Ａ】
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【図４４Ｂ】
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【図４５Ａ】
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【図４５Ｂ】
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【図４６Ａ】
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【図４６Ｂ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４８Ａ】
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【図４８Ｂ】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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