(57)【要約】【課題】シリアルデータを安定的に受信する。【解決手段】逓倍回路３０は、ビットクロックＢＣＫをＮ逓倍（Ｎは自然数）し、システムクロックＰＬＬＣＫを生成する。第１バッファＢＵＦ１、第２バッファＢＵＦ２は、シフトレジスタ１４に格納される共通のデータを、異なる期間保持する。第１カウンタ１２は、第１バッファＢＵＦ１のデータの取り込みタイミングと同期してカウント値を初期値にリセットする。第２カウンタ５６は、そのカウント値ＣＮＴ２が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返す。ストローブ信号生成部５８は、第２カウンタ５６のカウント値ＣＮＴ２が第１所定値に達する毎に、第１ストローブ信号ＳＴＢＲ１をアサートする。ラッチ回路５１は、第１バッファＢＵＦ１と第２バッファＢＵＦ２それぞれに格納されるデータの一方を、選択的に第１ストローブ信号ＳＴＲＢ１と同期してラッチする。【選択図】図４
2014049974.tif 000002
【特許請求の範囲】
【請求項１】
Ｍビット（Ｍは自然数）を単位として伝送され、そのうちのＫビット（Ｋは自然数）に受信すべき有効なビットを含むシリアルデータと、前記シリアルデータのビットごとにエッジを有するビットクロックと、前記Ｍビットごとにエッジを有するワードクロックと、を受信する受信回路であって、
前記ビットクロックをＮ逓倍（Ｎは自然数）することによりシステムクロックを生成する逓倍回路と、
前記シリアルデータを受け、前記ビットクロックのエッジごとにシフトするＫビットのシフトレジスタと、
前記シフトレジスタに格納されるデータを、所定の位相で取り込む第１バッファと、
前記第１バッファに格納されるデータと同じデータを、前記第１バッファに対して遅れた位相で取り込む第２バッファと、
前記システムクロックをカウントし、前記第１バッファのデータの取り込みタイミングと同期してカウント値を初期値にリセットする動作を繰り返す第１カウンタと、
前記システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返す第２カウンタと、
前記第２カウンタのカウント値が第１所定値に達する毎にアサートされる第１ストローブ信号を生成するストローブ信号生成部と、
前記第１バッファと前記第２バッファそれぞれに格納されるデータの一方を、選択的に前記第１ストローブ信号と同期してラッチするラッチ回路と、
を備えることを特徴とする受信回路。
【請求項２】
所定の判定タイミングにおける前記第１カウンタのカウント値にもとづいて、前記第１バッファと前記第２バッファそれぞれに格納されるデータの一方を選択し、前記ラッチ回路に出力する選択回路をさらに備えることを特徴とする請求項１に記載の受信回路。
【請求項３】
前記所定の判定タイミングは、前記ラッチ回路がデータを取り込むタイミングに応じていることを特徴とする請求項２に記載の受信回路。
【請求項４】
前記第１カウンタのカウント値の上位Ｐビット（Ｐは自然数）の値にもとづいて、前記第１バッファと前記第２バッファそれぞれに格納されるデータの一方が選択されることを特徴とする請求項１から３のいずれかに記載の受信回路。
【請求項５】
前記選択回路によるデータの選択は、前記第１カウンタのカウント値に対してヒステリシスが設定されることを特徴とする請求項２に記載の受信回路。
【請求項６】
前記第２バッファは、前記第１バッファに対して１８０度遅れた位相でデータを取り込むことを特徴とする請求項１から５のいずれかに記載の受信回路。
【請求項７】
前記シリアルデータは、それぞれがＫビットのＬチャンネルデータとＲチャンネルデータを含むことを特徴とする請求項１から６のいずれかに記載の受信回路。
【請求項８】
前記シフトレジスタに格納されるＲチャンネルデータを、所定の位相で取り込む第３バッファと、
前記第３バッファに格納されるＬチャンネルデータと同じデータを、前記第３バッファに対して遅れた位相で取り込む第４バッファと、
をさらに備え、
前記第１バッファは、前記シフトレジスタに格納されるＬチャンネルデータを、所定の位相で取り込み、
前記第２バッファは、前記第１バッファに格納されるＬチャンネルデータと同じデータを、前記第１バッファに対して遅れた位相で取り込み、
前記ストローブ信号生成部は、前記第２カウンタのカウント値が第２所定値に達する毎にアサートされる第２ストローブ信号を生成し、
前記ラッチ回路は、前記第１ストローブ信号と同期して、前記Ｌチャンネルデータをラッチし、前記第２ストローブ信号と同期して、前記Ｒチャンネルデータをラッチすることを特徴とする請求項７に記載の受信回路。
【請求項９】
前記第２バッファは、前記第１バッファに対して１８０度遅れた位相でＬチャンネルデータを取り込み、
前記第４バッファは、前記第３バッファに対して１８０度遅れた位相でＲチャンネルデータを取り込むことを特徴とする請求項８に記載の受信回路。
【請求項１０】
前記シリアルデータは、オーディオデータを含むことを特徴とする請求項１から９のいずれかに記載の受信回路。
【請求項１１】
ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１０のいずれかに記載の受信回路。
【請求項１２】
請求項１から１１のいずれかに記載の受信回路と、
前記受信回路が受信したデータを信号処理する処理ユニットと、
を備えることを特徴とするオーディオ信号処理回路。
【請求項１３】
請求項１２に記載のオーディオ信号処理回路を備えることを特徴とする電子機器。
【請求項１４】
請求項１２に記載のオーディオ信号処理回路を備えることを特徴とするオーディオシステム。
【請求項１５】
Ｍビット（Ｍは自然数）を単位として伝送され、そのうちのＫビット（Ｋは自然数）に受信すべき有効なビットを含むシリアルデータと、前記シリアルデータのビットごとにエッジを有するビットクロックと、前記Ｍビットごとにエッジを有するワードクロックと、を受信する方法であって、
前記ビットクロックをＮ逓倍（Ｎは自然数）することによりシステムクロックを生成するステップと、
Ｋビットのシフトレジスタにより、前記シリアルデータを前記ビットクロックのエッジごとにシフトするステップと、
前記シフトレジスタに格納されるデータを、第１バッファに所定の位相で取り込むステップと、
前記第１バッファに格納されるデータと同じデータを、前記第１バッファに対して遅れた位相で第２バッファに取り込むステップと、
第１カウンタによって、前記システムクロックをカウントし、前記第１バッファのデータの取り込みタイミングと同期してカウント値を初期値にリセットする動作を繰り返すステップと、
第２カウンタによって、前記システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返すステップと、
前記第２カウンタのカウント値が第１所定値に達する毎にアサートされる第１ストローブ信号を生成するステップと、
前記第１バッファと前記第２バッファそれぞれに格納されるデータの一方を選択的に前記第１ストローブ信号と同期してラッチするステップと、
を備えることを特徴とする方法。
【請求項１６】
所定の判定タイミングにおける前記第１カウンタのカウント値にもとづいて、前記第１バッファと前記第２バッファそれぞれに格納されるデータの一方を選択することを特徴とする請求項１５に記載の方法。
【請求項１７】
前記所定の判定タイミングは、前記第１バッファがデータを取り込むタイミングに応じていることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第１カウンタのカウント値の上位Ｐビット（Ｐは自然数）の値にもとづいて、前記第１バッファと前記第２バッファそれぞれに格納されるデータの一方を選択することを特徴とする請求項１５から１７のいずれかに記載の方法。
【請求項１９】
前記データの選択は、前記第１カウンタのカウント値に対してヒステリシスが設定されることを特徴とする請求項１６に記載の方法。
【請求項２０】
前記第２バッファは、前記第１バッファに対して１８０度遅れた位相でデータを取り込むことを特徴とする請求項１５から１９のいずれかに記載の方法。
【請求項２１】
前記シリアルデータは、それぞれがＫビットのＬチャンネルデータとＲチャンネルデータを含むことを特徴とする請求項１５から２０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータを受信する受信回路に関する。
【背景技術】
【０００２】
集積回路間で情報を伝送するために、２線式あるいは３線式のシリアルインタフェースが利用される。２線式シリアルインタフェースとしてはＩ２Ｃ（Inter Integrated Circuit）バス規格が、３線式シリアルインタフェースとしてはデジタルオーディオ信号を伝送するためのＩ２Ｓ（Inter Integrated circuit Sound）バス規格が、提唱、実用化されている。
【０００３】
図１は、Ｉ２Ｓの信号フォーマットを示す図である。シリアルデータＤＡＴＡは、サンプリング周期Ｔｓごとに、６４ビットを含む。６４ビットのうち、３２ビットがＬチャンネルに、３２ビットがＲチャンネルに割り当てられている。Ｌチャンネル、Ｒチャンネルごとのデータを１ワードという。
ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。つまりビットクロックＢＣＫの周波数は、サンプリング周波数ｆｓ（＝１／Ｔｓ）の６４倍である。
【０００４】
Ｉ２Ｓ伝送では、これらに加えて、１ワード（３２ビット）ごとにポジティブエッジとネガティブエッジを有するワードクロックＬＲＣＫが入力される。ワードクロックＬＲＣＫがローレベルのときＬチャンネルのデータが伝送され、ハイレベルのときＲチャンネルのデータが伝送される。
【０００５】
Ｉ２Ｓ通信では、１ワード３２ビットのうち、最大２４ビットがオーディオデータに割り当てられる。このビット長Ｋは音質に応じて可変である。左詰め（Left-justified）の場合、３２ビットのうち上位Ｋビットがオーディオ信号を示すデータ（オーディオデータという）となり、右詰め（Right-justified）の場合、下位Ｋビットがオーディオデータとなる。ＬチャンネルのオーディオデータをＬｃｈデータ、ＲチャンネルのオーディオデータをＲｃｈデータと称する。
【０００６】
以上がＩ２Ｓ通信のフォーマットの概要である。
【０００７】
図２は、本発明者が検討したＩ２Ｓ通信用インタフェースを備える受信回路１００ｒの構成を示すブロック図である。なお、図２の受信回路１００ｒの構成およびその動作を、公知技術と認定してはならない。受信回路１００ｒは、シリアルインタフェース回路１０、逓倍回路３０、ＤＳＰ（Digital Signal Processor）の入力段５０を備える。
【０００８】
シリアルインタフェース回路１０は、ワードクロックＬＲＣＫ、ビットクロックＢＣＫ、データＤＡＴＡを受け、パラレルシリアル変換し、ＬチャンネルデータＤ＿Ｌｃｈ、ＲチャンネルデータＤ＿Ｒｃｈを、後段のＤＳＰの入力段５０に出力する。
【０００９】
逓倍回路３０はたとえばＰＬＬ回路を含み、ビットクロックＢＣＫを１６逓倍することにより、サンプリング周波数ｆｓの１０２４倍のシステムクロックＰＬＬＣＫを生成する。データの受信先であるＤＳＰは、このシステムクロックＰＬＬＣＫと同期してオーディオデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈを処理する。
【００１０】
シリアルインタフェース回路１０は、シリアルパラレル変換器１１、第１カウンタ１２、カウンタクリア回路１６を備える。
【００１１】
シリアルパラレル変換器１１は、ビットクロックＢＣＫおよびワードクロックＬＲＣＫと同期して、シリアルデータＤＡＴＡに含まれるＬチャンネルデータＤ＿Ｌｃｈ、ＲチャンネルデータＤ＿Ｒｃｈを抽出する。
【００１２】
シリアルパラレル変換器１１は、シフトレジスタ１４、ＬｃｈバッファＢＵＦ＿Ｌ、ＲｃｈバッファＢＵＦ＿Ｒ、タイミング制御部１５を含む。
シリアルデータＤＡＴＡは、３２ビットのＬチャンネルデータと、３２ビットのＲチャンネルデータを含むが、それぞれのうち実効的なオーディオデータは最長２４ビットである。したがってシフトレジスタ１４は、２４ビットで構成されており、シリアルデータＤＡＴＡをビットクロックＢＣＫと同期して１ビットずつシフトしていく。シフトレジスタ１４からは、２４ビットのパラレルデータＤｐが出力される。
【００１３】
タイミング制御部１５は、ワードクロックＬＲＣＫのネガティブエッジから、ビットクロックＢＣＫを２４個カウントすると、第１タイミング信号をアサートする。ＬｃｈバッファＢＵＦ＿Ｌは、第１タイミング信号がアサートされると、シフトレジスタ１４に格納されるパラレルデータＤｐをＬチャンネルデータＤ＿Ｌｃｈとしてラッチする。
またタイミング制御部１５は、ワードクロックＬＲＣＫのネガティブエッジから、ビットクロックＢＣＫを（３２＋２４）個カウントすると、あるいはワードクロックＬＲＣＫのポジティブエッジからビットクロックＢＣＫを２４個カウントすると、第２タイミング信号をアサートする。ＲｃｈバッファＢＵＦ＿Ｒは、第２タイミング信号がアサートされると、シフトレジスタ１４に格納されるパラレルデータＤｐをＲチャンネルデータＤ＿Ｒｃｈとしてラッチする。
【００１４】
第１カウンタ１２は、クリアコマンドが発行されると、次のワードクロックＬＲＣＫのネガティブエッジのタイミングでゼロクリアされる。その後、第１カウンタ１２は、ビットクロックＢＣＫと同期してカウント動作を行い、カウント値ＣＮＴ１が所定値（たとえば１０２３）に達するたびに０に戻り、再びカウントアップする動作を繰り返す。
【００１５】
カウンタクリア回路１６は、第１カウンタ１２のカウント値ＣＮＴ１を受け、カウント値ＣＮＴ１が所定値（たとえば８００）に達するたびに、カウンタクリア信号ＣＮＴ＿ＣＬＲをアサートする。
【００１６】
ＤＳＰの入力段５０は、Ｌｃｈラッチ５２、Ｒｃｈラッチ５４、第２カウンタ（ＤＳＰシーケンスカウンタ）５６、ストローブ信号生成部５８を備える。
【００１７】
第２カウンタ５６は、カウントクリア信号ＣＮＴ＿ＣＬＲがアサートされるたびにゼロクリアされ、カウントアップする動作を繰り返す。ストローブ信号生成部５８は、第２カウンタ５６のカウント値ＣＮＴ２が第１所定値（たとえば０）になるたびに言い換えればカウントクリア信号ＣＮＴ＿ＣＬＲがアサートされるたびに、第１ストローブ信号ＳＴＲＢ１をアサートし、カウント値ＣＮＴ２が第２所定値（たとえば５１２）になるたびに第２ストローブ信号ＳＴＲＢ２をアサートする。
【００１８】
Ｌｃｈラッチ５２は、第１ストローブ信号ＳＴＲＢ１と同期して、ＬｃｈバッファＢＵＦ＿Ｌに格納されるＬチャンネルデータＤ＿Ｌｃｈをラッチする。同様にＲｃｈラッチ５４は、第２ストローブ信号ＳＴＲＢ２と同期して、ＲｃｈバッファＢＵＦ＿Ｒに格納されるＲチャンネルデータＤ＿Ｒｃｈをラッチする。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２０００−０７８０２７号公報
【特許文献２】特開平６−２２４８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明者は図２の受信回路１００ｒの回路動作を検討し、以下の課題を認識するに至った。図３（ａ）、（ｂ）は、図２の受信回路１００ｒの動作を示す波形図である。
図３（ａ）は、システムクロックＰＬＬＣＫの周波数が、１０２４×ｆｓを保っているときの動作である。この場合、カウンタクリア信号ＣＮＴ＿ＣＬＲは、ＬチャンネルデータＬｎの中央付近でアサートされるため、安定的にデータが取り込まれる。
【００２１】
実際の回路では、ノイズ等の影響によってシステムクロックＰＬＬＣＫの周波数は変動し、１０２４×ｆｓから逸脱する。この場合、第１カウンタ１２のクリアのタイミングが、ワードクロックＬＲＣＫのネガティブエッジから逸脱していく。その結果、入力段５０のＬｃｈラッチ５２によって、Ｌｎが取り込まれたり、Ｌｎ＋１が取り込まれたりし、動作が不安定となる。
【００２２】
本発明は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、システムクロックの周波数の変動によらずに、シリアルデータを安定的に受信可能な受信回路の提供にある。
【課題を解決するための手段】
【００２３】
本発明のある態様は、Ｍビット（Ｍは自然数）を単位として伝送され、そのうちのＫビット（Ｋは自然数）に受信すべき有効なビットを含むシリアルデータと、シリアルデータのビットごとにエッジを有するビットクロックと、Ｍビットごとにエッジを有するワードクロックと、を受信する受信回路に関する。
受信回路は、ビットクロックをＮ逓倍（Ｎは自然数）することによりシステムクロックを生成する逓倍回路と、シリアルデータを受け、ビットクロックのエッジごとにシフトするＫビットのシフトレジスタと、シフトレジスタに格納されるデータを、所定の位相で取り込む第１バッファと、第１バッファに格納されるデータと同じデータを、第１バッファに対して遅れた位相で取り込む第２バッファと、システムクロックをカウントし、第１バッファのデータの取り込みタイミングと同期してカウント値を初期値にリセットする動作を繰り返す第１カウンタと、システムクロックをカウントし、そのカウント値が設定値に達するたびにカウント値を初期値にリセットする動作を繰り返す第２カウンタと、第２カウンタのカウント値が第１所定値に達する毎にアサートされる第１ストローブ信号を生成するストローブ信号生成部と、第１バッファと第２バッファそれぞれに格納されるデータの一方を選択的に、第１ストローブ信号と同期してラッチするラッチ回路と、を備える。
【００２４】
この態様によると、シフトレジスタにより生成されるパラレルデータを、異なる期間にわたり第１、第２バッファに保持しておき、システムクロックの周波数変動に応じて、一方のバッファに格納されるデータを選択することにより、ラッチ回路に、正しいデータを取り込むことができ、シリアルデータを安定的に受信できる。
【００２５】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２６】
本発明に係る受信回路によれば、シリアルデータを安定的に受信することができる。
【図面の簡単な説明】
【００２７】
【図１】Ｉ２Ｓの信号フォーマットを示す図である。
【図２】本発明者が検討したＩ２Ｓ通信用インタフェースを備える受信回路の構成を示すブロック図である。
【図３】図３（ａ）、（ｂ）は、図２の受信回路の動作を示す波形図である。
【図４】実施の形態に係る受信回路の構成を示すブロック図である。
【図５】シーケンサの状態遷移を示す図である。
【図６】図６（ａ）、（ｂ）は、図４の受信回路の動作を示す波形図である。
【図７】受信回路を備えるオーディオ信号処理回路を用いたオーディオシステムの構成を示すブロック図である。
【図８】図８（ａ）〜（ｃ）は、電子機器あるいはオーディオコンポーネント装置の外観図である。
【発明を実施するための形態】
【００２８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
図４は、実施の形態に係る受信回路１００の構成を示すブロック図である。受信回路１００は、ソースシンクロナス方式の３線シリアルインタフェース回路であり、図示しない送信回路から、ビットクロックＢＣＫ、ワードクロックＬＲＣＫ、シリアルデータＤＡＴＡを受ける。ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにエッジを有している。以下では、Ｉ２Ｓバス規格に準拠したデジタルオーディオデータを受けるシステムを例に説明をする。
【００３０】
オーディオ信号はサンプリング周波数ｆｓでサンプリングされている。シリアルデータＤＡＴＡは、サンプリング周期Ｔｓ（＝１／ｆｓ）ごとに、６４ビットを含む。６４ビットのうち、３２ビットがＬチャンネルに、３２ビットがＲチャンネルに割り当てられている。Ｌチャンネル、Ｒチャンネルごとの３２ビットを１ワードという。つまりシリアルデータＤＡＴＡは、２ワード、Ｍ（＝６４ビット）を単位として伝送される。
【００３１】
ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。つまりビットクロックＢＣＫの周波数は、サンプリング周波数ｆｓ（＝１／Ｔｓ）の６４倍である。
【００３２】
Ｉ２Ｓ伝送では、これらに加えて、１ワード（３２ビット）の境界にポジティブエッジとネガティブエッジを有するワードクロックＬＲＣＫが伝送される。ワードクロックＬＲＣＫがローレベルのときＬチャンネルのデータが伝送され、ハイレベルのときＲチャンネルのデータが伝送される。
【００３３】
Ｉ２Ｓ通信では、１ワード、３２ビットのうち、最大でＫ（＝２４）ビットがオーディオデータに割り当てられる。Ｉ２Ｓ通信では、１ワード３２ビットのうち、Ｋビット（＝２４）が受信すべき有効なビットであり、左詰め（Left-justified）の場合、３２ビットのうち上位２４ビットがオーディオ信号を示すオーディオデータに割り当てられる。Ｌチャンネルのオーディオデータ（２４ビット）をＬｃｈデータＤ＿Ｌｃｈ、ＲチャンネルのオーディオデータをＲｃｈデータＤ＿Ｒｃｈと称する。
【００３４】
受信回路１００は、シリアルインタフェース回路１０、逓倍回路３０、入力段５０、を備え、ひとつの半導体基板上に一体集積化される。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００３５】
シリアルインタフェース回路１０は、ワードクロックＬＲＣＫ、ビットクロックＢＣＫ、データＤＡＴＡを受け、パラレルシリアル変換し、パラレルデータをＤＳＰ１１０に出力する。
【００３６】
逓倍回路３０は、ビットクロックＢＣＫをＮ（Ｎは２以上の整数であり、本実施の形態ではＮ＝１６とする）逓倍することにより、サンプリング周波数ｆｓのＭ×Ｎ（＝１０２４）倍のシステムクロックＰＬＬＣＫを生成する。たとえば逓倍回路３０はＰＬＬ回路で構成される。
【００３７】
データの受信先であるＤＳＰ（Digital Signal Processor）５０は、このシステムクロックＰＬＬＣＫと同期してオーディオデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈを処理する。
【００３８】
シリアルインタフェース回路１０は、第１カウンタ（内部カウンタ）１２、シフトレジスタ１４、タイミング制御部１５、第１バッファＢＵＦ１、第２バッファＢＵＦ２、第３バッファＢＵＦ３、第４バッファＢＵＦ４、選択回路２０、を備える。
【００３９】
シリアルデータＤＡＴＡは、３２ビットのＬチャンネルデータと、３２ビットのＲチャンネルデータを含むが、それぞれのうち実効的なオーディオデータは最長２４ビットである。したがってシフトレジスタ１４は、２４ビットで構成されており、シリアルデータＤＡＴＡをビットクロックＢＣＫと同期して１ビットずつシフトしていく。シフトレジスタ２０６からは、２４ビットのパラレルデータＤｐが出力される。
【００４０】
第１バッファＢＵＦ１は、シフトレジスタ１４に格納されるＬチャンネルデータを、所定の位相で取り込む。第２バッファＢＵＦ２は、第１バッファＢＵＦ１に格納されるＬチャンネルデータと同じデータを、第１バッファＢＵＦ１に対して遅れた位相で取り込む。好ましくは、第２バッファＢＵＦ２は、第１バッファＢＵＦ１に対して１８０度遅れた位相でデータを取り込む。
【００４１】
また第３バッファＢＵＦ３は、シフトレジスタ１４に格納されるＲチャンネルデータを、所定の位相で取り込む。第４バッファＢＵＦ４は、第３バッファＢＵＦ３に格納されるＲチャンネルデータと同じデータを、第３バッファＢＵＦ３に対して遅れた位相で取り込む。好ましくは、第４バッファＢＵＦ４は、第３バッファＢＵＦ３に対して１８０度遅れた位相でデータを取り込む。
【００４２】
第１バッファＢＵＦ１〜第４バッファＢＵＦ４の取り込みタイミングは、タイミング制御部１５によって制御される。タイミング制御部１５には、ワードクロックＬＲＣＫとビットクロックＢＣＫが入力される。Ｌチャンネルデータ、Ｒチャンネルデータが左詰である場合、タイミング制御部１５は、ワードクロックＬＲＣＫのネガティブエッジから、ビットクロックＢＣＫを２４個カウントすると、第１バッファＢＵＦ１にシフトレジスタ１４の出力Ｄｐの取り込みを指示する。
【００４３】
続いて、タイミング制御部１５は、第１バッファＢＵＦ１にデータ取り込みを指示した後、ビットクロックＢＣＫを所定個カウントした後に、第２バッファＢＵＦ２に、第１バッファＢＵＦ１と同じデータの取り込みを指示する。第１バッファＢＵＦ１と第２バッファＢＵＦ２の位相差が１８０度の場合、第１バッファＢＵＦ１のデータ取り込み後、３２クロック後に、第２バッファＢＵＦ２がデータを取り込む。
【００４４】
また、タイミング制御部１５は、ワードクロックＬＲＣＫのポジティブエッジから、ビットクロックＢＣＫを２４個カウントすると、もしくは、ワードクロックＬＲＣＫのネガティブエッジからビットクロックＢＣＫを（３２＋２４）個カウントすると、第３バッファＢＵＦ３にシフトレジスタ１４の出力Ｄｐの取り込みを指示する。
【００４５】
続いてタイミング制御部１５は、第３バッファＢＵＦ３にデータ取り込みを指示した後、ビットクロックＢＣＫを所定個カウントした後に、第４バッファＢＵＦ４に、第３バッファＢＵＦ３と同じデータの取り込みを指示する。第３バッファＢＵＦ３と第４バッファＢＵＦ４の位相差が１８０度の場合、第３バッファＢＵＦ３のデータ取り込み後、３２クロック後に、第４バッファＢＵＦ４がデータを取り込む。
【００４６】
第１カウンタ１２は、システムクロックＰＬＬＣＫをカウントし、第１バッファＢＵＦ１のデータの取り込みタイミングと同期して、カウント値を初期値（たとえばゼロ）にリセットする動作を繰り返す。
【００４７】
選択回路２０については後述する。
【００４８】
入力段５０は、ラッチ回路５１、第２カウンタ５６、ストローブ信号生成部５８を備える。
【００４９】
第２カウンタ５６は、システムクロックＰＬＬＣＫをカウントし、そのカウント値ＣＮＴ２が設定値（たとえば１０２３）に達するたびにカウント値を初期値（たとえば０）にリセットする動作を繰り返す。すなわち第２カウンタ５６はフリーランを繰り返す。
【００５０】
ストローブ信号生成部５８は、第２カウンタ５６のカウント値ＣＮＴ２が第１所定値Ｖ１に達する毎にアサートされる第１ストローブ信号ＳＴＲＢ１を生成する。またストローブ信号生成部５８は、第２カウンタ５６のカウント値ＣＮＴ２が第２所定値Ｖ２に達する毎にアサートされる第２ストローブ信号ＳＴＲＢ２を生成する。たとえば第１所定値Ｖ１と第２所定値Ｖ２の差は、第２カウンタ５６のカウント周期１０２４の１／２である。本実施の形態では、Ｖ１＝１０２３、Ｖ２＝５１１とする。
【００５１】
ラッチ回路５１は、Ｌｃｈラッチ５２とＲｃｈラッチ５４を含む。Ｌｃｈラッチ５２は、第１バッファＢＵＦ１と第２バッファＢＵＦ２それぞれに格納されるデータの一方を選択的に、第１ストローブ信号ＳＴＢＲ１と同期してラッチする。Ｒｃｈラッチ５４は、第３バッファＢＵＦ３と第４バッファＢＵＦ４それぞれに格納されるデータの一方を選択的に、第２ストローブ信号ＳＴＢＲ２と同期してラッチする。
【００５２】
ここで、ある判定タイミングにおける第１カウンタ１２のカウント値ＣＮＴ１は、システムクロックＰＬＬＣＫの周波数（周期）に応じて変化する。すなわち、システムクロックＰＬＬＣＫの周波数が基準値１０２４×ｆｓよりも高くなれば、判定タイミングにおけるカウント値ＣＮＴ１は、サンプリング周期毎に大きくなっていく。反対に、システムクロックＰＬＬＣＫの周波数が基準値１０２４×ｆｓよりも低くなれば、判定タイミングにおけるカウント値ＣＮＴ１は、サンプリング周期毎に小さくなっていく。
【００５３】
そこで選択回路２０は、所定の判定タイミングにおける第１カウンタ１２のカウント値ＣＮＴ１にもとづいて、第１バッファＢＵＦ１と第２バッファＢＵＦ２それぞれに格納されるデータの一方を選択し、ラッチ回路５１に出力する。同様に、選択回路２０は、所定の判定タイミングにおける第１カウンタ１２のカウント値ＣＮＴ１にもとづいて、第３バッファＢＵＦ３と第４バッファＢＵＦ４それぞれに格納されるデータの一方を選択し、ラッチ回路５１に出力する。つまり選択回路２０は、システムクロックＰＬＬＣＫの周波数に応じて、データを選択することになる。
【００５４】
たとえば判定タイミングは、ラッチ回路５１のＬｃｈラッチ５２がデータを取り込むタイミング、すなわちストローブ信号ＳＴＢＲ１に応じている。変形例において判定タイミングは、ラッチ回路５１のＲｃｈラッチ５４がデータを取り込むタイミング、すなわちストローブ信号ＳＴＢＲ２に応じていてもよい。
【００５５】
選択回路２０は、第１カウンタ１２のカウント値ＣＮＴ１の上位Ｐビット（Ｐは自然数）の値ｘにもとづいて、入力段５０に供給するデータを切りかえてもよい。第１カウンタ１２が１０ビットカウンタである場合、Ｐ＝３としてもよい。この場合、カウント値ＣＮＴ１の上位３ビットは、カウント値ＣＮＴ１が、０〜１２７、１２８〜２５５、２５６〜３８３、３８４〜５１１、５１２〜６３９、６４０〜７６７、７６８〜８９５、８９６〜１０２３のいずれの範囲に含まれるかを示す。
【００５６】
選択回路２０は、第１セレクタ２２、第２セレクタ２４、シーケンサ２６を備える。第１セレクタ２２は、第１バッファＢＵＦ１と第２バッファＢＵＦ２それぞれのデータＬ１、Ｌ２の一方を選択し、Ｌｃｈラッチ５２に出力する。第２セレクタ２４は、第３バッファＢＵＦ３と第４バッファＢＵＦ４それぞれのデータＲ１、Ｒ２の一方を選択し、Ｒｃｈラッチ５４に出力する。シーケンサ２６は、カウント値ＣＮＴ１にもとづいて、第１セレクタ２２、第２セレクタ２４の状態を切りかえる。
【００５７】
シーケンサ２６は２状態のステートマシンであり、第１状態φ１と第２状態φ２を遷移する。第１状態φ１において、第１セレクタ２２が第１バッファＢＵＦ１を選択し、第２セレクタ２４が第３バッファＢＵＦ３を選択する。第２状態φ２では、第１セレクタ２２が第２バッファＢＵＦ２を選択し、第２セレクタ２４が第４バッファＢＵＦ４を選択する。
【００５８】
図５は、シーケンサ２６の状態遷移を示す図である。
シーケンサ２６の状態遷移は、第１カウンタ１２のカウント値ＣＮＴ１に対して不感帯およびヒステリシスが設定される。具体的には、第１状態φ１であるとき、判定タイミングにおいてカウント値ＣＮＴ１の上位３ビットの値Ｘが、０または７をとると、第２状態φ２に遷移する（Ｓ１００）。第２状態φ２であるとき、判定タイミングにおいてカウント値ＣＮＴ１の上位３ビットの値Ｘが、３または４をとると、第１状態φ１に遷移する（Ｓ１０２）。
【００５９】
以上が受信回路１００の構成である。続いてその動作を説明する。
図６（ａ）、（ｂ）は、図４の受信回路１００の動作を示す波形図である。上述のように、第２カウンタ（ＤＳＰシーケンスカウンタ）５６はフリーランしており、ワードクロックＬＲＣＫとは非同期である。
【００６０】
図６（ａ）と（ｂ）では、第２カウンタ５６のカウント値が異なっている。第２カウンタ５６のカウント値ＣＮＴ２がＶ１＝１０２３となるたびに、ストローブ信号ＳＴＲＢ１がアサートされる。図６（ａ）では、ストローブ信号ＳＴＲＢ１のタイミングで、第１カウンタ１２のカウント値ＣＮＴ１は７である。したがって、選択回路２０は、第２バッファＢＵＦ２および第４バッファＢＵＦ４のデータＬ２、Ｒ２を選択し、ラッチ回路５１に出力する。
【００６１】
図６（ｂ）では、ストローブ信号ＳＴＲＢ１のタイミングで、第１カウンタ１２のカウント値ＣＮＴ１は３である。したがって、選択回路２０は、第１バッファＢＵＦ１および第３バッファＢＵＦ３のデータＬ１、Ｒ１を選択し、ラッチ回路５１に出力する。
【００６２】
以上が受信回路１００の動作である。この受信回路１００によると、シフトレジスタ１４により生成されるＬチャンネル（Ｒチャンネル）のパラレルデータを、異なる期間にわたり２つのバッファＢＵＦ１、ＢＵＦ２（ＢＵＦ３、ＢＵＦ４）に保持される。そしてシステムクロックＰＬＬＣＫの周波数が変動した場合であっても、２つのバッファに格納されるデータの一方を選択することにより、ラッチ回路に、正しいデータを取り込むことができ、シリアルデータを安定的に受信できる。
【００６３】
また、第１カウンタ１２のカウント値ＣＮＴ１を参照することにより、システムクロックＰＬＬＣＫの周波数を監視し、システムクロックＰＬＬＣＫの周波数に応じて、２つのバッファに格納されるデータのうち、適切な一方を選択することができる。
【００６４】
加えて、選択回路２０の状態遷移にヒステリシスおよび不感帯を設けることにより、状態が頻繁に遷移し、系が不安定になるのを抑制できる。
【００６５】
続いて受信回路１００の用途を説明する。
図７は、受信回路１００を備えるオーディオ信号処理回路２００を用いたオーディオシステム５００の構成を示すブロック図である。
【００６６】
オーディオシステム５００は、音源２、オーディオ信号処理回路２００、アンプ８Ｌ、８Ｒ、スピーカ９Ｌ、９Ｒを備える。
【００６７】
オーディオ信号処理回路２００は、ＣＤプレイヤなどの音源２と３線シリアルインタフェースを介して接続され、デジタルオーディオ信号を受ける。オーディオ信号処理回路２００は、上述の受信回路１００に加えて、複数の処理ユニット２０３、Ｄ／Ａコンバータ２０４を備える。入力段５０および複数の処理ユニット２０３を、ＤＳＰ２０２と総称する。
【００６８】
入力段５０は、音源２からのデジタルオーディオ信号を受け、ＬチャンネルデータＤ＿ＬｃｈおよびＲチャンネルデータＤ＿Ｒｃｈを生成する。入力段５０から出力されたデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈは、後段の処理ユニット２０３に入力される。処理ユニット２０３は、デジタルボリウム回路、マルチバンドイコライザ、ラウドネス回路、クロスオーバフィルタ、バスブースト回路などであり、データＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈに所定の信号処理を施す。
【００６９】
処理ユニット２０３の信号処理は、入力段５０の第２カウンタ５６のカウント値ＣＮＴ２と同期している。すなわち、カウント値ＣＮＴ２が、第１の範囲のとき、最初の処理ユニット２０３が信号処理を行い、第２の範囲のとき、２番目の処理ユニット２０３が信号処理を行う。
【００７０】
Ｄ／Ａコンバータ２０４Ｌ、２０４Ｒはそれぞれ、処理ユニット２０３を経由したオーディオデータＤ＿Ｌｃｈ、Ｄ＿Ｒｃｈをデジタル／アナログ変換し、アナログオーディオ信号Ｓ＿Ｌｃｈ、Ｓ＿Ｒｃｈを生成する。
【００７１】
アンプ８Ｌ、８Ｒは、アナログオーディオ信号Ｓ＿Ｌｃｈ、Ｓ＿Ｒｃｈを増幅し、スピーカ９Ｌ、９Ｒへと出力する。
【００７２】
図７のオーディオ信号処理回路２００は、車載用オーディオ装置、家庭用のオーディオコンポーネント装置に利用することもできる。あるいは、オーディオ信号処理回路２００は、テレビ、デスクトップＰＣ、ノートＰＣ、タブレットＰＣ、携帯電話端末、デジタルカメラ、ポータブルオーディオプレイヤなどの電子機器に搭載することもできる。
【００７３】
図８（ａ）〜（ｃ）は、電子機器あるいはオーディオコンポーネント装置の外観図である。図８（ａ）は電子機器の一例であるディスプレイ装置６００である。ディスプレイ装置６００は、筐体６０２、スピーカ９を備える。オーディオ信号処理回路２００は筐体に内蔵され、スピーカ９を駆動する。
【００７４】
図７（ｂ）はオーディオコンポ７００である。オーディオコンポ７００は、筐体７０２、スピーカ９を備える。オーディオ信号処理回路２００は筐体７０２に内蔵され、スピーカ９を駆動する。
【００７５】
図７（ｃ）は電子機器の一例である小型情報端末８００である。小型情報端末８００は、携帯電話、ＰＨＳ（Personal Handy-phone System）、ＰＤＡ（Personal Digital Assistant）、タブレットＰＣ（Personal Computer）、オーディオプレイヤなどである。小型情報端末８００は、筐体８０２、スピーカ９、ディスプレイ８０４を備える。オーディオ信号処理回路２００は筐体８０２に内蔵され、スピーカ９を駆動する。
【００７６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７７】
実施の形態では、Ｉ２Ｓバス規格のシリアルデータを例に説明したが本発明はそれに限定されず、Ｉ２Ｃバス規格など、その他の規格に準拠したシリアルデータの伝送にも利用することができる。この場合、パラメータである自然数Ｍ、Ｋの値を適宜変更すればよい。また、シリアルデータを伝送する線は、複数であってもよい。またシリアルデータは、オーディオデータには限定されず、任意のデータでよい。
【００７８】
実施の形態では、判定タイミングにおける第１カウンタのカウント値にもとづいて、バッファを選択する場合を説明したが、本発明はそれに限定されない。たとえば周波数カウンタを別途設け、システムクロックＰＬＬＣＫの周波数をカウントし、その値にもとづいてバッファを選択してもよい。
【００７９】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８０】
ＢＣＫ…ビットクロック、ＤＡＴＡ…シリアルデータ、ＬＲＣＫ…ワードクロック、ＰＬＬＣＫ…システムクロック、１００…受信回路、１０…シリアルインタフェース回路、１２…第１カウンタ、１４…シフトレジスタ、１６…カウンタクリア回路、３０…逓倍回路、５０…入力段、５２…Ｌｃｈラッチ、５４…Ｒｃｈラッチ、５６…第２カウンタ、５８…ストローブ信号生成部、７０…周期設定部、２００…オーディオ信号処理回路、２０２…ＤＳＰ、２０３…処理ユニット、２０４…Ｄ／Ａコンバータ、５００…オーディオシステム、２…音源、８…アンプ、９…スピーカ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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