(57)【要約】【課題】デジタル／アナログ変換のビット数を抑えて回路面積の減少を図るとともに低ノイズ化を実現した直接ＲＦ変調送信器を提供すること。【解決手段】並列に接続された複数の直接ＲＦ変換器３０２ａ乃至ｃ，３０６ａ乃至ｃと、直接ＲＦ変換器に入力されるデジタルベースバンド入力信号ＩＢＢＤａｔａ，ＱＢＢＤａｔａを遅延させる遅延回路３０４ａ乃至ｃ，３０７ａ乃至ｃと、直接ＲＦ変換器から出力される各出力信号を加算する加算回路３０５と、直接ＲＦ変換器を個々に出力電力を制御する電力制御回路９０２と、直接ＲＦ変換器を個々に動作／非動作状態を制御する動作／非動作制御回路９０４とを備え、デジタルベースバンド入力信号と共にＲＦ信号を入力し、デジタルベースバンド入力信号によってＲＦ信号を変調し、出力信号として出力する。【選択図】図９
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【特許請求の範囲】
【請求項１】
並列に接続された複数の直接ＲＦ変換器と、
該複数の直接ＲＦ変換器に入力されるデジタルベースバンド入力信号を遅延させる複数の遅延回路と、
前記複数の直接ＲＦ変換器から出力される各出力信号を加算する加算回路と、
前記複数の直接ＲＦ変換器を個々に出力電力を制御する電力制御回路と、
前記複数の直接ＲＦ変換器を個々に動作／非動作状態を制御する動作／非動作制御回路とを備え、
前記直接ＲＦ変換器は、前記デジタルベースバンド入力信号と共にＲＦ信号を入力し、前記デジタルベースバンド入力信号によって前記ＲＦ信号を変調し、前記出力信号として出力することを特徴とする直接ＲＦ変調送信器。
【請求項２】
前記複数の遅延回路は、前記複数の直接ＲＦ変換器と一対一に接続されることを特徴とする請求項１に記載の直接ＲＦ変調送信器。
【請求項３】
前記複数の直接ＲＦ変換器は、Ｎ個の前記直接ＲＦ変換器を含む第１のブロックと、Ｍ個の前記直接ＲＦ変換器を含む第２のブロックとを備え、
前記第１のブロックに含まれる前記直接ＲＦ変換器は、同相デジタルベースバンド入力信号と共に第１のＲＦ信号を入力し、前記同相デジタルベースバンド入力信号によって前記第１のＲＦ信号を変調して第１の出力信号として出力し、
前記第２のブロックに含まれる前記直接ＲＦ変換器は、直交デジタルベースバンド入力信号と共に前記第１のＲＦ信号と位相が９０度相違する第２のＲＦ信号を入力し、前記直交デジタルベースバンド入力信号によって前記第２のＲＦ信号を変調して第２出力信号として出力し、
前記加算回路は、前記第１のブロックに含まれるＮ個（Ｎは自然数）の前記直接ＲＦ変換器のそれぞれから出力される前記第１の出力信号と、前記第２のブロックに含まれるＭ個（Ｍは自然数）の前記直接ＲＦ変換器のそれぞれから出力される前記第２の出力信号とを加算することを特徴とする請求項１に記載の直接ＲＦ変調送信器。
【請求項４】
前記複数の遅延回路の各々に対し、前記デジタルベースバンド入力信号の遅延量を設定する遅延制御回路をさらに備えていることを特徴とする請求項１に記載の直接ＲＦ変調送信器。
【請求項５】
前記遅延制御回路は、前記第１のブロックに含まれる前記Ｎ個の直接ＲＦ変換器と接続された前記遅延回路の各々が前記同相デジタルベースバンド信号を遅延させる遅延量を設定し、前記第２のブロックに含まれる前記Ｍ個の直接ＲＦ変換器と接続された前記遅延回路の各々が前記直交デジタルベースバンド信号を遅延させる遅延量を設定することを特徴とする請求項４に記載の直接ＲＦ変調送信器。
【請求項６】
前記第１のブロックと前記第２のブロックとがいずれも前記Ｎ個の直接ＲＦ変換器を備え（Ｍ＝Ｎ）、
前記遅延制御回路は、前記第１のブロックに含まれる前記直接ＲＦ変換器のｉ番目（ｉは１以上、Ｎ以下の自然数）の前記直接ＲＦ変換器と、前記第２のブロックに含まれる前記直接ＲＦ変換器のｉ番目の前記直接ＲＦ変換器とに、同じ遅延量を設定することを特徴とする請求項５に記載の直接ＲＦ変調送信器。
【請求項７】
前記遅延回路は、前記デジタルベースバンド入力信号を、該デジタルベースバンド入力信号の信号レートの周期を遅延量に応じた整数倍遅延させた遅延デジタル信号を生成することを特徴とする請求項１乃至６のいずれかに記載の直接ＲＦ変調送信器。
【請求項８】
前記遅延回路は、前記整数に等しい数のフリップフロップ回路を含むことを特徴とする請求項７に記載の直接ＲＦ変調送信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信器に関し、より詳細には、デジタル／アナログ変換のビット数を抑えて回路面積の減少を図るとともに低ノイズ化を実現した送信器に関する。
【背景技術】
【０００２】
現在、複数の無線通信規格や複数の周波数のバンドに対応することができる携帯型の通信端末装置（以下、携帯端末という）がある。複数の規格に対応することをマルチモード対応といい、複数の周波数のバンドに対応することをマルチバンド対応という。
このようなマルチモード／マルチバンド対応端末の送信に係る構成として、デジタルベースバンド信号をアナログ信号に変換（デジタル／アナログ変換）する際に、そのままＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ；無線周波数）送信キャリア周波数への周波数変換も行い、デジタルからＲＦ周波数に直接に変調する送信器が近年知られている。このような送信器は、例えば、特許文献１に記載されている。
【０００３】
この特許文献１に記載された発明では、広く知られた電流制御型デジタル／アナログ変換回路におけるトランジスタの縦積み回路の一部に、ギルバートセルミキサに類似した構成のＲＦ周波数変換回路を組み込んでいる。このような構成によれば、デジタル／アナログ変換器とＲＦ周波数変換器、あるいはＲＦ変調器とを独立した回路とし、デジタル／アナログ変換とＲＦ周波数変換とを複合化して同時に行うことを可能としている。
【０００４】
また、上述した特許文献１に記載された送信器は、デジタル／ＲＦ変換器（Ｄｉｇｉｔａｌ／ＲＦ  ｃｏｎｖｅｒｔｅｒ）、直接ＲＦ変換器（Ｄｉｒｅｃｔ  ＲＦ  ｃｏｎｖｅｒｔｅｒ；ＤＲＣ）、あるいはそれによって構成される直接ＲＦ変調送信器（Ｄｉｒｅｃｔ  ＲＦ  Ｍｏｄｕｌａｔｉｏｎ  Ｔｒａｎｓｍｉｔｔｅｒ）などと呼ばれることがあり、従来型の分離動作する送信器においては通常必要とされる、デジタル／アナログ変換器とＲＦ周波数変換器との間のアナログベースバンドフィルタ回路を省略できるなど、いくつかの利点を有している。
【０００５】
図１は、特許文献１に記載されている直接ＲＦ変調送信器の構成図である。この直接ＲＦ変調送信器は、２つのデジタル／ＲＦ変換器１，２と、２分周器３と、出力整合回路４とから構成されている。
２分周器３には、周波数掛算用のＲＦ信号（以下、送信ローカルＲＦ信号という）Ｌｏｉｎ＋、送信ローカルＲＦ信号Ｌｏｉｎ＋の位相が反転された送信ローカルＲＦ信号Ｌｏｉｎ−が外部から供給されている。２分周器３は、送信ローカルＲＦ信号Ｌｏｉｎ＋、Ｌｏｉｎ−を入力し、９０度位相の異なる二対の差動ローカル信号ＴｘＬｏＩ＋、ＴｘＬｏＩ−、ＴｘＬｏＱ＋、ＴｘＬｏＱ−を生成してＤＲＣ１，２に各々出力する。この例では、２分周器３によって０度と９０度の差動ローカル信号を生成するため、送信ローカルＲＦ信号Ｌｏｉｎ＋、Ｌｏｉｎ−の周波数は目的とする送信キャリア波の周波数の２倍になる。差動ローカル信号ＴｘＬｏＩ＋、ＴｘＬｏＩ−、ＴｘＬｏＱ＋、ＴｘＬｏＱ−の周波数は送信キャリア波の周波数となる。差動ローカル信号ＴｘＬｏＩ＋、ＴｘＬｏＩ−、ＴｘＬｏＱ＋、ＴｘＬｏＱ−との間には、９０度の位相差がある。
【０００６】
ＤＲＣ１とＤＲＣ２とは、同様の構成を有している。ＤＲＣ１とＤＲＣ２とには、いわゆるＩＱ直交変調器と同じ形式の位相関係で差動ローカル信号ＴｘＬｏＩ＋、ＴｘＬｏＩ−、ＴｘＬｏＱ＋、ＴｘＬｏＱ−が供給されることによって直接ＲＦ変調送信器が構成される。すなわち、ＤＲＣ１にはＩ（Ｉｎ−Ｐｈａｓｅ：同相）デジタルベースバンド信号（ＩＢＢＤａｔａ）が入力される。また、ＤＲＣ２には、Ｑ（Ｑｕａｄｒａｔｕｒｅ：直交）デジタルベースバンド信号（ＱＢＢＤａｔａ）が入力される。
【０００７】
また、ＤＲＣ１，２には、サンプリングクロック信号ＣＬＫＢＢが入力される。ＤＲＣ１，２は、いずれもデジタル／アナログ変換機能とベースバンド信号をＲＦ信号に周波数変換する周波数掛算機能とを統合した機能を有する信号変換回路である。このような機能により、ＤＲＣ１は、クロック信号ＣＬＫＢＢ、Ｉデジタルベースバンド信号、差動ローカル信号から出力差動信号を出力する。また、ＤＲＣ２は、クロック信号ＣＬＫＢＢ、Ｑデジタルベースバンド信号、差動ローカル信号から出力差動信号を出力する。ＤＲＣ１，２から出力された出力差動信号は加算され、出力整合回路４、次段のパワーアンプ（ＰＡ）５を通して搬送波として出力される。
【０００８】
出力整合回路４は、容量やインダクタ素子等の受動素子で構成され、送信キャリア波の周波数を中心周波数とするバンドパス型のゲイン特性を有する回路である。なお、図１に示した直接ＲＦ変調送信器では、ＤＲＣ１，２が電流を出力することを想定していて、ＤＲＣ１が出力した出力差動信号と、ＤＲＣ２が出力した出力差動信号との加算は、信号経路を直接結合することによって実現される。
【０００９】
図２は、上述した特許文献１に記載されているＤＲＣの回路構成図である。ＤＲＣ１及びＤＲＣ２は、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）側の信号を処理するブロックと、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）側の信号を処理するブロックとを備えている。ＬＳＢ側のブロックは、ユニットセルがバイナリで重み付けされた電流源２００，２０１，…２０ｋと、ギルバートセル型に配置されたローカル信号用スイッチ２２０，２２１，…２２ｋと、データ信号用スイッチ２４０，２４１，…２４ｋとで構成されている。
【００１０】
また、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）側のブロックは、同じ値に重み付けされた電流源２１０と、ギルバートセル型に配置されたローカル信号用スイッチ２３０とデータ信号用スイッチ２５０とが必要なビット分だけ並列に接続された構成を有している。このような構成により、上述した特許文献１に記載された直接ＲＦ変調送信器では、デジタル／アナログ変換と周波数掛算とを同時に行うことができる。なお、図２に示した例では、ＤＲＣの外部に設けられた外部負荷によって全セルの電流出力が電圧変換されることとなっている。
【００１１】
図３（ａ）乃至（ｃ）は、デジタル／ＲＦ変換器あるいは直接ＲＦ変換器の回路動作の説明図で、図３（ａ）は送信キャリア波、図３（ｂ）はデジタルベースバンド信号、図３（ｃ）は変調後の出力信号を示している。このような回路では、ＲＦ信号、デジタルベースバンド信号が入力され、ＲＦ信号がデジタルベースバンド信号によって変調されて出力される。変調された信号は、デジタルベースバンド信号が切り替わるタイミングで送信キャリア波の位相を反転した信号を出力する。
【００１２】
ここで、直接ＲＦ変調送信器から出力される出力信号のノイズについて説明する。直接ＲＦ変調送信器において、出力信号の搬送波近傍のノイズフロアを決定する主要要因は、内部素子から発生する熱雑音やフリッカ雑音と、デジタル／アナログ変換過程で発生する量子化雑音である。デジタル／アナログ変換と周波数掛算を別個の回路ブロックで行う送信器では、デジタル／アナログ変換直後にアナログフィルタを設置することが可能である。このため、周波数変換後の信号に量子化ノイズはほとんど含まれない。
【００１３】
ところが、図２に示した従来のＤＲＣは、上述したように、デジタル／アナログ変換機能と周波数掛算機能とを統合した機能を有している。このため、デジタル／アナログ変換で生じた量子化雑音が、そのまま搬送波近傍の雑音として出力される。このため、図２に示した従来のＤＲＣでは、デジタル／アナログ変換における量子化雑音の発生を低く抑えることが必要である。
【００１４】
以下に示す式（１）は通常のデジタル／アナログ変換器がフルスケールの希望波信号を出力したとき、デジタル／アナログ変換で発生する量子化雑音量を示している。式（１）は、希望波信号レベルを基準としたときのノイズ量であり、Ｂはビット数、ｆｓはサンプリング周波数を示している。
【００１５】
【数１】
2014049929.tif 000003
【００１６】
式（２）は、図２に示したＤＲＣがフルスケールの希望波信号を出力したとき、デジタル／アナログ変換された信号が周波数掛算されて、高周波に周波数変換された場合の量子化雑音量を示している。式（１），式（２）により、ノイズを低減するためには、ビット数Ｂの増加もしくはサンプリング周波数ｆｓの増加が必要であることが分かる。ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路において低い量子化雑音の実現を考えた場合、サンプリング周波数を実現可能な最大周波数とし、ノイズの低減に不足する分はビット数の増加で補うことが必要になる。
【００１７】
【数２】
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【００１８】
図２に示したＤＲＣ１，２をＭＯＳトランジスタで実現すると、ＤＲＣ１，２の面積の大部分を電流源２００〜２０ｋ，２１０が占めることになる。電流源２００〜２０ｋ，２１０の面積は、入力されるデジタル信号のビット数と必要な線形性（歪特性）から計算される電流ばらつきの精度で決定される。ここで、入力されるデジタル信号のビット数と、必要な線形性は、直接ＲＦ変調送信器が目標とする量子化雑音レベルに依存する。
【００１９】
ＭＯＳトランジスタから出力される電流の相対的なばらつきを、式（３）に示す。式（３）中のσＩ／Ｉは電流の相対的ばらつきの標準偏差である。Ａβ，ＡＶＴは半導体プロセスに依存するばらつきのパラメータ、ＶＧＳはＭＯＳトランジスタのゲート、ソース間の電圧、ＶｔはＭＯＳトランジスタの閾値電圧、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長を示している。
【００２０】
【数３】
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【００２１】
ここで、変換の対象となるデジタル信号のビット数が増加した場合、増加の前後で線形性の性能を同等に保つことを考える。電流の相対ばらつきの要求値が１／２１／２になる点を考慮すると、上述した式（３）により、デジタル信号の１ビットの増加で電流源が占める面積を２倍にする必要がある。さらに、１ビットの増加でＤＲＣ１，２の構成に必要な素子数は２倍になることから、電流源面積は全体で４倍となる。このことより量子化ノイズの低減のためにビット数を増やす方法は、ＤＲＣ１，２の面積の増大という不利益を生じる。
【００２２】
また、無線通信器用のＲＦ送信器は出力されるＲＦ信号のノイズには、一般的に全周波数帯域で一様の値が要求されるわけではなく、ノイズに関する要求の厳しい周波数帯とそうでない周波数帯とが混在している。例えば、携帯電話規格であるＷ−ＣＤＭＡでは、受信と送信が同時に行われるＦＤＤ（Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｄｕｐｌｅｘ）システムに適用され、受信周波数付近のノイズに関する要求が最も厳しくなっている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】米国特許第２００５／０１１１５７３号明細書（Ａ１）
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、従来の直接ＲＦ変調送信器をＣＭＯＳ半導体で実現した場合、量子化雑音の低減を図るためには、デジタル／アナログ変換のビット数を増加させることが必要であり、ビット数増加のためには、電流源となる素子間の電流の相対的なばらつきを抑えることが必要となる。電流の相対的なばらつきを抑えるためには、特性のばらつきが生じやすい微細な素子を直接ＲＦ変調送信器に使用し難くなる。このため、直接ＲＦ変調送信器では、ビット数の増加に伴って回路面積が増大する。回路面積の増大は、製造コストの増加に直結するため大きな問題である。
【００２５】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、デジタル／アナログ変換のビット数を抑えて回路面積の減少を図るとともに低ノイズ化を実現した送信器を提供することにある。
【課題を解決するための手段】
【００２６】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、並列に接続された複数の直接ＲＦ変換器（３０２ａ乃至３０２ｃ，３０６ａ乃至３０６ｃ）と、該複数の直接ＲＦ変換器に入力されるデジタルベースバンド入力信号（ＩＢＢＤａｔａ，ＱＢＢＤａｔａ）を遅延させる複数の遅延回路（３０４ａ乃至３０４ｃ，３０７ａ乃至３０７ｃ）と、前記複数の直接ＲＦ変換器から出力される各出力信号を加算する加算回路（３０５）と、前記複数の直接ＲＦ変換器を個々に出力電力を制御する電力制御回路（９０２）と、前記複数の直接ＲＦ変換器を個々に動作／非動作状態を制御する動作／非動作制御回路（９０４）とを備え、前記直接ＲＦ変換器は、前記デジタルベースバンド入力信号と共にＲＦ信号を入力し、前記デジタルベースバンド入力信号によって前記ＲＦ信号を変調し、前記出力信号として出力することを特徴とする。（図９；実施例２）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数の遅延回路は、前記複数の直接ＲＦ変換器と一対一に接続されることを特徴とする。
【００２７】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記複数の直接ＲＦ変換器は、Ｎ個の前記直接ＲＦ変換器を含む第１のブロックと、Ｍ個の前記直接ＲＦ変換器を含む第２ブロックとを備え、前記第１のブロックに含まれる前記直接ＲＦ変換器は、同相デジタルベースバンド入力信号と共に第１のＲＦ信号を入力し、前記同相デジタルベースバンド入力信号によって前記第１のＲＦ信号を変調して第１の出力信号として出力し、前記第２ブロックに含まれる前記直接ＲＦ変換器は、直交デジタルベースバンド入力信号と共に前記第１のＲＦ信号と位相が９０度相違する第２のＲＦ信号を入力し、前記直交デジタルベースバンド入力信号によって前記第２のＲＦ信号を変調して第２出力信号として出力し、前記加算回路は、前記第１のブロックに含まれるＮ個（Ｎは自然数）の前記直接ＲＦ変換器のそれぞれから出力される前記第１の出力信号と、前記第２のブロックに含まれるＭ個（Ｍは自然数）の前記直接ＲＦ変換器のそれぞれから出力される前記第２の出力信号とを加算することを特徴とする。
【００２８】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記複数の遅延回路の各々に対し、前記デジタルベースバンド入力信号の遅延量を設定する遅延制御回路（３０９）をさらに備えていることを特徴とする。
また、請求項５に記載の発明は、請求項４に記載の発明において、前記遅延制御回路は、前記第１のブロックに含まれる前記Ｎ個の直接ＲＦ変換器と接続された前記遅延回路の各々が前記同相デジタルベースバンド信号を遅延させる遅延量を設定し、前記第２のブロックに含まれる前記Ｍ個の直接ＲＦ変換器と接続された前記遅延回路の各々が前記直交デジタルベースバンド信号を遅延させる遅延量を設定することを特徴とする。
【００２９】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記第１のブロックと前記第２のブロックとがいずれも前記Ｎ個の直接ＲＦ変換器を備え（Ｍ＝Ｎ）、前記遅延制御回路は、前記第１のブロックに含まれる前記直接ＲＦ変換器のｉ番目（ｉは１以上、Ｎ以下の自然数）の前記直接ＲＦ変換器と、前記第２のブロックに含まれる前記直接ＲＦ変換器のｉ番目の前記直接ＲＦ変換器とに、同じ遅延量を設定することを特徴とする。
【００３０】
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記遅延回路は、前記デジタルベースバンド入力信号を、該デジタルベースバンド入力信号の信号レートの周期を遅延量に応じた整数倍遅延させた遅延デジタル信号を生成することを特徴とする。
また、請求項８に記載の発明は、請求項７に記載の発明において、前記遅延回路は、前記整数に等しい数のフリップフロップ回路を含むことを特徴とする。
【発明の効果】
【００３１】
本発明によれば、複数の入力信号遅延機能付直接ＲＦ変換器を並列に用いることで、後述するノッチ周波数を任意の周波数に設定することが可能になり、よって、量子化ノイズのフィルタリングを適宜必要な周波数帯域に対して行うことが可能になる。
そのため、このような送信器を半導体集積回路で実現した場合、量子化ノイズに対する上述ビット数の増加要求が緩和され、デジタル／アナログ変換のビット数を従来に比べ少なくできるため、面積の小型化を図ることができる。
【００３２】
以上のことから、本発明によれば、低ノイズであって、かつ、回路面積が増大することを回避することができる直接ＲＦ変調送信器を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】特許文献１に記載されている直接ＲＦ変調送信器の構成図である。
【図２】上述した特許文献１に記載されているＤＲＣの回路構成図である。
【図３】（ａ）乃至（ｃ）は、デジタル／ＲＦ変換器あるいは直接ＲＦ変換器の回路動作の説明図である。
【図４】本発明に係る直接ＲＦ変調送信器の実施例１を説明するための回路構成図である。
【図５】図４に示したＤＤＲＣに入力される入力データの説明図である。
【図６】図５に示した１つの遅延回路の構成図である。
【図７】本発明の実施例１における等価的機能特性を示した図である。
【図８】本発明の実施例１における量子化雑音がうけるゲイン特性を例示した図である。
【図９】本発明に係る直接ＲＦ変調送信器の実施例２を説明するための回路構成図である。
【図１０】図９に示した直接ＲＦ変調送信器の送信器出力電力設定信号と送信器出力電力の関係図である。
【図１１】図９に示した直接ＲＦ変調送信器の送信器出力電力制御の説明図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００３５】
図４は、本発明に係る直接ＲＦ変調送信器の実施例１を説明するための回路構成図である。本実施例１の直接ＲＦ変調送信器は、並列に接続された複数の直接ＲＦ変換器（Ｄｉｒｅｃｔ  ＲＦ  Ｃｏｎｖｅｒｔｏｒ；ＤＲＣ）３０２ａ乃至３０２ｎ，３０６ａ乃至３０６ｍと、この複数の直接ＲＦ変換器に入力されるデジタルベースバンド入力信号ＩＢＢＤａｔａ，ＱＢＢＤａｔａを遅延させる複数の遅延回路３０４ａ乃至３０４ｎ，３０７ａ乃至３０７ｍと、複数の直接ＲＦ変換器から出力される各出力信号を加算する出力整合回路（加算回路）３０５とを備えている。
【００３６】
また、直接ＲＦ変換器は、デジタルベースバンド入力信号と共にＲＦ信号を入力し、デジタルベースバンド入力信号によってＲＦ信号を変調し、出力信号として出力するものである。
また、本実施例１の直接ＲＦ変調送信器は、ＩＱ直交変調方式型（ＣＡＲＴＥＳＩＡＮ型）の直接ＲＦ変調送信器である。本実施例１の直接ＲＦ変調送信器は、Ｉデジタルベースバンド信号が入力されるＮ個の直接ＲＦ変換器３０２ａ乃至３０２ｎと、Ｑデジタルベースバンド信号が入力されるＭ個のＤＲＣ３０６ａ乃至３０６ｍとを備えている。
【００３７】
本実施例１では、ＤＲＣ３０２ａ乃至３０２ｎがＤＲＣの第１のブロックを構成し、ＤＲＣ３０６ａ乃至３０６ｍがＤＲＣの第２のブロックを構成するものとする。
つまり、複数の直接ＲＦ変換器は、Ｎ個の直接ＲＦ変換器を含む第１のブロックと、Ｍ個の直接ＲＦ変換器を含む第２のブロックとを備え、第１のブロックに含まれる直接ＲＦ変換器は、同相デジタルベースバンド入力信号と共に第１のＲＦ信号を入力し、同相デジタルベースバンド入力信号によって第１のＲＦ信号を変調して第１の出力信号として出力し、第２のブロックに含まれる直接ＲＦ変換器は、直交デジタルベースバンド入力信号と共に第１のＲＦ信号と位相が９０度相違する第２のＲＦ信号を入力し、直交デジタルベースバンド入力信号によって第２のＲＦ信号を変調して第２の出力信号として出力するものである。
【００３８】
ＤＲＣ３０２ａ乃至３０２ｎは、各々対応する遅延回路３０４ａ乃至３０４ｎと接続されて入力信号遅延機能付直接ＲＦ変換器（Ｄｅｌａｙ−ａｔｔａｃｈｅｄ  Ｄｉｒｅｃｔ  ＲＦ  Ｃｏｎｖｅｒｔｏｒ；ＤＤＲＣ）３０１ａ乃至３０１ｎを構成する。また、ＤＲＣ３０６ａ乃至３０６ｍは、各々対応する遅延回路３０７ａ乃至３０７ｍと接続されてＤＤＲＣ３０８ａ乃至３０８ｍを構成する。
【００３９】
つまり、複数の遅延回路３０４ａ乃至３０４ｎ，３０７ａ乃至３０７ｍは、複数の直接ＲＦ変換器３０２ａ乃至３０２ｎ，３０６ａ乃至３０６ｍと一対一に接続されている。
さらに、本実施例１の直接ＲＦ変調送信器は、送信ローカルＲＦ信号Ｌｏｉｎ＋、Ｌｏｉｎ−を入力し、互いに９０度位相が異なる一対の差動ローカル信号ＴｘＬｏＩ＋、ＴｘＬｏＩ−と、他の一対の差動ローカル信号ＴｘＬｏＱ＋、ＴｘＬｏＱ−を生成する２分周器３０３と、出力整合回路３０５と、Ｎ個のＤＤＲＣ３０１、Ｍ個のＤＤＲＣ３０８に入力される入力データの遅延量を制御する遅延制御回路３０９とから構成されている。
【００４０】
出力整合回路３０５は、容量やインダクタ素子等の受動素子で構成され、送信キャリア波の周波数を中心周波数とするバンドパス型のゲイン特性を有する回路である。なお、本実施例１における直接ＲＦ変調送信器では、ＤＲＣ３０２ａ乃至３０２ｎ、ＤＲＣ３０６ａ乃至３０６ｍが電流を出力することを想定していて、ＤＲＣ３０２ａ乃至３０２ｎが出力した出力差動信号と、ＤＲＣ３０６ａ乃至３０６ｍが出力した出力差動信号との加算は、信号経路を直接結合することによって実現されているが、出力整合回路３０５で加算してもよい。
【００４１】
出力整合回路（加算回路）３０５は、第１のブロックに含まれるＮ個（Ｎは自然数）の直接ＲＦ変換器のそれぞれから出力される第１の出力信号と、第２のブロックに含まれるＭ個（Ｍは自然数）の直接ＲＦ変換器のそれぞれから出力される第２の出力信号とを加算するものである。
また、複数の遅延回路の各々に対し、デジタルベースバンド入力信号の遅延量を設定する遅延制御回路３０９をさらに備えている。
【００４２】
遅延制御回路３０９は、ＤＤＲＣ３０１ａ乃至３０１ｎ、ＤＤＲＣ３０８ａ乃至３０８ｍの入力データの遅延量を各々独立に設定することができる。ＤＤＲＣ３０１ａ乃至３０１ｎの入力データの遅延量をそれぞれＤ１、Ｄ２、・・・ＤＮとし、ＤＤＲＣ３０８ａ乃至３０８ｍの入力データの遅延量をＤ１、Ｄ２、・・・ＤＭとする。
また、遅延制御回路３０９は、第１のブロックに含まれるＮ個の直接ＲＦ変換器と接続された遅延回路の各々が同相デジタルベースバンド信号を遅延させる遅延量を設定し、第２のブロックに含まれるＭ個の直接ＲＦ変換器と接続された遅延回路の各々が直交デジタルベースバンド信号を遅延させる遅延量を設定する。
また、第１のブロックと第２のブロックとがいずれもＮ個の直接ＲＦ変換器を備え（Ｍ＝Ｎ）、遅延制御回路３０９は、第１のブロックに含まれる直接ＲＦ変換器のｉ番目（ｉは１以上、Ｎ以下の自然数）の直接ＲＦ変換器と、第２のブロックに含まれる直接ＲＦ変換器のｉ番目の直接ＲＦ変換器とに、同じ遅延量を設定する。
【００４３】
図５は、図４に示したＤＤＲＣに入力される入力データの説明図である。ＤＤＲＣ３０１ａには、Ｉデジタルベースバンド信号（ＩＢＢＤａｔａ）と、サンプリングクロック信号ＣＬＫＢＢとが入力される。Ｉデジタルベースバンド信号は、図４に示した遅延制御回路３０９から出力される遅延制御信号によって遅延された後、ＤＲＣ３０２ａに入力される。
【００４４】
なお、図４に示したＤＤＲＣ３０１ｂ乃至３０１ｎには、図５に示した構成と同様に、Ｉデジタルベースバンド信号、サンプリングクロック信号ＣＬＫＢＢ、遅延制御信号が入力され、遅延されたＩデジタルベースバンド信号が各々対応するＤＲＣに入力される。また、図４に示したＤＤＲＣ３０８ａ乃至３０８ｍにはＱデジタルベースバンド信号、サンプリングクロック信号ＣＬＫＢＢ、遅延制御信号が入力され、遅延されたＱデジタルベースバンド信号が各々対応するＤＲＣに入力される。
【００４５】
図６は、図５に示した１つの遅延回路の構成図である。なお、遅延回路３０４ａ乃至３０４ｎ、遅延回路３０７ａ乃至３０７ｍは、全て同様に構成されている。遅延回路３０４ａは、ｋ個のフリップフロップ回路５０１ａ乃至５０１ｋと、ｋ＋１個の入力端子とを有し、遅延制御回路３０９から出力される遅延制御信号によって選択制御されるマルチプレクサ５０２とによって構成されている。サンプリングクロックＣＬＫＢＢの１クロックをＴＣＬＫＢＢとすると、遅延回路３０４ａは、遅延量が０からｋ×ＴＣＬＫＢＢの時間ＴＣＬＫＢＢ間隔の遅延、つまり、Ｉデジタルベースバンド信号を任意のサンプリングクロックＣＬＫＢＢの整数（０乃至ｋ）倍遅延させることが可能である。
【００４６】
つまり、遅延回路は、デジタルベースバンド入力信号を、デジタルベースバンド入力信号の信号レートの周期を遅延量に応じた整数倍遅延させた遅延デジタル信号を生成する。また、遅延回路は、整数に等しい数のフリップフロップ回路を含んでいる。
図４に示したＤＤＲＣ３０１ａ乃至３０１ｎの入力データの各遅延量は、遅延制御回路３０９から出力される遅延制御信号によって、例えば、以下のように設定される。なお、下記の式中のａは任意の自然数である。
【００４７】
Ｄ１＝０
Ｄ２＝ＴＣＬＫＢＢ×ａ
Ｄ３＝２×ＴＣＬＫＢＢ×ａ・・・、
ＤＮ＝（Ｎ−１）×ＴＣＬＫＢＢ×ａ
【００４８】
また、図１に示したＤＤＲＣ３０８ａ乃至３０８ｍの入力データの各遅延量は、遅延制御回路３０９から出力される遅延制御信号によって、例えば、以下のように設定される。なお、下記の式中のａは任意の自然数である。
【００４９】
Ｄ１＝０
Ｄ２＝ＴＣＬＫＢＢ×ａ
Ｄ３＝２×ＴＣＬＫＢＢ×ａ・・・、
ＤＭ＝（Ｍ−１）×ＴＣＬＫＢＢ×ａ
【００５０】
次に、図４に示した直接ＲＦ変調送信器で発生する量子化ノイズについて説明する。図４に示したＤＤＲＣ３０１ａ乃至３０１ｎにおけるデジタル／アナログ変換で発生した量子化ノイズは、直接ＲＦ変調送信器の出力において、送信キャリア周波数より高周波側では送信キャリア周波数を起点として下記の式（４）に示したフィルタリング効果を受ける。また、送信キャリア周波数よりも低周波側では、送信キャリア周波数を起点として高周波側の伝達特性を折り返した低周波側へのフィルタリング効果を受ける。
【００５１】
式（４）は、サンプリングクロック周波数ｆｓを基準としたＺ関数を用いて、このフィルタリング効果を表現したものである。式（４）中のａは遅延量をサンプリングクロック（ＴＣＬＫＢＢ）の単位で規格化した自然数で、ｎは図４に示したＤＤＲＣ３０１ａ乃至３０１ｎの個数Ｎに対してｎ＝Ｎ−１となる整数、またＮ個のＤＤＲＣに施される遅延は、１番目からＮ番目のＤＤＲＣに対しそれぞれ０、ＴＣＬＫＢＢ×ａ、２×ＴＣＬＫＢＢ×ａ、・・・ｎ×ＴＣＬＫＢＢ×ａである。なお、ｆｏｆｆは送信キャリア周波数からの離調周波数である。
【００５２】
【数４】
2014049929.tif 000006
【００５３】
上記した式（４）は、ｎをｎ＝Ｍ−１とすることによってＤＤＲＣ３０８ａ乃至３０８ｍについても適用することができる。
フィルタリング効果が式（４）によって表されることは、図４に示した直接ＲＦ変調送信器において差動ローカル信号ＴｘＬｏＩ＋、ＴｘＬｏＩ−、ＴｘＬｏＱ＋、ＴｘＬｏＱ−の周波数がゼロである場合を思考モデル的に考えると説明が容易かつ明瞭になる。この場合、ＤＲＣ３０２ａ乃至３０２ｎ、ＤＲＣ３０６ａ乃至３０６ｍは周波数変換を行わない単純なデジタル／アナログ変換器となる。デジタル／アナログ変換はゲイン１の等価変換であり、Ｉデジタルベースバンド信号に注目すると、図７のように、Ｚ変換の伝達関数を用いて表される等価的機能特性を考えることができる。
【００５４】
図７は、本発明の実施例１における等価的機能特性を示した図である。これは一般的に良く知られたＦＩＲ（Ｆｉｎｉｔｅ  ｉｍｐｕｌｓｅ  ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタであり、このことから直接ＲＦ変調送信器においても量子化ノイズが式（４）に示した抑圧をうけることが分かる。
図８は、本発明の実施例１における量子化雑音がうけるゲイン特性を例示した図で、一例としてｆｓ＝１Ｈｚ、ローカル周波数＝１００Ｈｚ、Ｎ＝２、ａ＝１としたときの量子化雑音がうけるゲイン特性を示す図である。図８の縦軸は直接ＲＦ変調送信器のゲインを示し、横軸は信号の周波数を示している。縦軸に示したゲインが極小となる周波数は、一般的にノッチ周波数と呼ばれている。ノッチ周波数近傍では、デジタル／アナログ変換のビット数から計算される量子化雑音が大きくフィルタリングされることにより、低い量子化ノイズを実現することが可能である。
【００５５】
ノッチ周波数は、ＤＤＲＣの段数Ｎとサンプリング周波数ｆｓとの組み合わせによって任意に設定することが可能である。本実施形態では、ノッチ周波数を、無線通信で低ノイズが要求される周波数帯に対して調整することで、各ＤＲＣに要求されるデジタル／アナログ変換のビット数を抑えることが可能となる。
また、図４に示した直接ＲＦ変調送信器において、ＤＲＣ３０２ａ乃至３０２ｎの個数ＮとＤＲＣ３０６ａ乃至３０６ｍの個数Ｍとが同じ（説明の便宜上、ＤＲＣ３０２ａ乃至３０２ｎとＤＲＣ３０６ａ乃至３０６ｍとがいずれもＮ個とする）であって、ＤＲＣ３０２ａ乃至３０２ｎのｉ番目（ｉは１以上、Ｎ以下の数）のＤＲＣと、ＤＲＣ３０６ａ乃至３０６ｍのｉ番目のＤＲＣとに対し、遅延制御回路３０９が同じ遅延量を設定するものとする。
【００５６】
このとき、Ｉデジタルベースバンド信号のデジタル／アナログ変換で発生した量子化ノイズと、Ｑデジタルベースバンド信号のデジタル／アナログ変換で発生した量子化ノイズが受けるフィルタリングのフィルタリング特性は同一となる。また、このとき、所定の離調周波数でのフィルタリング効果が一番高いこともＦＩＲフィルタの性質から分かる。
次に、従来のＤＲＣを用いた直接ＲＦ変調器回路の電流源全体の面積と、本発明を適用したＤＲＣ及び遅延制御回路から構成される直接ＲＦ変調器の電流源全体の面積とを具体的な数値を用いて比較する。
【００５７】
従来の直接変調ＲＦ送信器における１０ビットＤＲＣの電流源全体の面積をＳ０とする。量子化ノイズの低減のため仮に１ビットだけ分ビット数を増やした場合、その電流源全体の面積は４倍の４×Ｓ０となる。２ビット分だけビット数を増やした場合、その電流源全体の面積は１６倍の１６×Ｓ０となる。これらによるノイズ低減効果は、前記した式（２）より、それぞれ６ｄＢ、１２ｄＢとなる。
【００５８】
一方、本発明を適用することにより１０ビットのＤＲＣを並列に２つならべること、すなわちＮ＝Ｍ＝２とすることで周波数を部分的に低ノイズ化した場合、その電流源全体の面積は元の面積Ｓ０の２倍の２×Ｓ０ですむ。また、Ｎ＝Ｍ＝４とした場合でも、元の面積Ｓ０の４倍にしかならない。
このような本実施例１によれば、従来の直接変調ＲＦ送信器を単純にビット増しして構成する上述した例の場合よりも小さい面積で低ノイズの送信器が実現できる。また、本実施例１の場合、ノイズフィルタリングによってノイズを低減しているためノイズフロア全体が低減できるわけではない。しかし、上述したように、通信システムでは、所定の範囲の周波数帯においてノイズの低減が強く要求される。このため、ノイズ低減が要求される周波数帯域に応じ、式（４）を使ってサンプリング周波数を調整すれば、ＤＲＣの数Ｎを比較的少ない数に抑えることが可能である。
【００５９】
また、多くの場合、上述したように、図８に示したようなノッチによって目的帯域（ノイズ低減が要求される周波数帯域）付近のノイズは上述の６ｄＢ，１２ｄＢに比しても大幅に低減することが可能となる。以上のことから、本実施例によれば、従来の方法に比べて低ノイズであり、小面積の直接ＲＦ変調送信器を実現することが可能となる。
ところで、送信器では多くの場合、送信器出力電力を広い幅で可変制御することが必要である。システムの要求に従い、時々刻々と送信器出力電力は変化するが、ここで重要な点は、最大送信器出力電力時の消費電力を低く抑えることと伴に、時間平均的な消費電力を低く抑えることである。一方で、携帯端末において一般に、必要な送信器出力のノイズは、ノイズの絶対値である。これは大きな送信器出力電力の状態では、必要となる希望波信号レベルとノイズフロアの相対値が大きく、逆に、小さな送信器出力電力の状態では、必要な希望波信号レベルとノイズフロアの相対値が小さいことを意味する。これは、送信器内部で発生する量子化ノイズは、式（２）で示されるように、希望波信号レベルとノイズレベルの相対値が一定である。そのため、送信器の量子化ノイズ設計においてもっとも厳しい条件は送信器出力が最大の時となる。よって、本実施例１にて任意の離調周波数で行える量子化ノイズフィルタリングは、大きな送信器出力電力の状態で特に必要であると言える。
【実施例２】
【００６０】
次に、本発明の直接ＲＦ変調送信器の送信出力電力制御方法を、ＤＲＣを並列に３つ並べる場合を例に説明する。
本実施例２は、上述した実施例１に電力制御回路９０２と動作／非動作制御回路９０４とを加えたものである。
図９は、本発明に係る直接ＲＦ変調送信器の実施例２を説明するための回路構成図で、直接ＲＦ変調送信器をＮ＝Ｍ＝３とした場合を示している。
【００６１】
本実施例２の直接ＲＦ変調送信器は、並列に接続された複数の直接ＲＦ変換器（Ｄｉｒｅｃｔ  ＲＦ  Ｃｏｎｖｅｒｔｏｒ；ＤＲＣ）３０２ａ乃至３０２ｃ，３０６ａ乃至３０６ｃと、この複数の直接ＲＦ変換器に入力されるデジタルベースバンド入力信号ＩＢＢＤａｔａ，ＱＢＢＤａｔａを遅延させる複数の遅延回路３０４ａ乃至３０４ｃ，３０７ａ乃至３０７ｃと、複数の直接ＲＦ変換器から出力される各出力信号を加算する出力整合回路（加算回路）３０５とを備えている。
【００６２】
さらに、複数の直接ＲＦ変換器を個々に出力電力を制御する電力制御回路９０２と、複数の直接ＲＦ変換器を個々に動作／非動作状態を制御する動作／非動作制御回路９０４とを備え、直接ＲＦ変換器は、デジタルベースバンド入力信号と共にＲＦ信号を入力し、デジタルベースバンド入力信号によってＲＦ信号を変調し、出力信号として出力するものである。
【００６３】
また、ＤＲＣ３０２ａとＤＲＣ３０６ａは２分周器３０３ａと接続され、ＤＲＣ３０２ｂ，３０３ｃ，３０６ｂ，３０６ｃは２分周器３０３ｂと接続される。二つの２分周器３０３ａと３０３ｂには共通のローカルＲＦ信号Ｌｏｉｎ＋と、その位相反転信号である送信ローカルＲＦ信号Ｌｏｉｎ−が外部から供給される。ＤＲＣ３０２ａ，３０２ｂ，３０２ｃ，３０６ａ，３０６ｂ，３０６ｃは、その出力電流を可変制御することが可能であり、例えば、図２のＤＲＣでは、電流源２００，２０１，・・・２０ｋと、電流源２１０の単位電流Ｉを変化させることで、ビット同士の電流比の関係を保ちつつ、出力電流を増やすことができる。
【００６４】
送信器出力電力は、外部からの送信器出力電力設定信号９０１により設定される。この送信器出力電力設定信号９０１と送信器出力電力は傾きが一定であることが望ましい。送信器出力電力設定信号９０１は、図９の電力制御回路９０２に入力され、電力制御回路９０２は、ＤＲＣ３０２ａ乃至３０２ｃ，３０６ａ乃至３０６ｃに入力される電力制御信号Ｃａ，Ｃｂ，Ｃｃを生成する。この電力制御回路９０２は、例えば、論理テーブルで実現される。
【００６５】
図１０は、図９に示した直接ＲＦ変調送信器の送信器出力電力設定信号と送信器出力電力の関係図である。説明の簡易のため、送信器出力電力の大きさにより、送信器出力電力を大／中／小の３領域に分けている。対となるＤＲＣ３０１ａと３０６ａの合計差動電流をＩａ、３０２ｂと３０６ｂの合計差動電流をＩｂ、３０２ｃと３０６ｃの合計差動電流をＩｃとすると、電力制御信号Ｃａ，Ｃｂ，Ｃｃとの関係は式（５）で示される。ここでＡは変換利得であり固定値であり、すべてのＤＲＣからの差動出力電流の合計はＩである。
【００６６】
【数５】
2014049929.tif 000007
【００６７】
送信器出力電力は式（６）で示される。簡単のため、ここでは出力整合３０５を含むインピーダンスを１として規格化している。
【００６８】
【数６】
2014049929.tif 000008
【００６９】
上述したように、傾きが送信器出力電力設定信号９０１の全範囲において一定であることが望ましい。図９の直接ＲＦ変調送信器では、図１０の関係を実現するように、電力制御回路９０２が電力設定信号Ｃａ，Ｃｂ，Ｃｃを与える。電力設定信号Ｃａ，Ｃｂ，Ｃｃは、送信器出力電力設定信号９０１の全範囲において同じ制御（Ｃａ＝Ｃｂ＝Ｃｃ）としてもよいし、異なる制御としても良い。
送信器出力電力の３つの領域に応じて、電力設定信号Ｃａ，Ｃｂ，Ｃｃを、例えば、表１に従い制御すると、平均的な消費電力を削減することができる。以下に理由を説明する。
【００７０】
【表１】
2014049929.tif 000009
【００７１】
図１１は、図９に示した直接ＲＦ変調捜神記の送信器出力電力制御の説明図で、表１の関係の一例を示した図ある。ここで送信器出力電力が大きい領域においてのみ、式（４）で表現されるフィルタリング効果が発現し、送信器出力電力の中領域から小領域にかけて、フィルタリング効果は徐々に減少し、やがて消滅する。上述したように、携帯端末において一般に、必要な送信器出力のノイズは、ノイズの絶対値である一方で、式（２）で示される量子化ノイズによるノイズフロアは、送信器出力電力レベルに依らず、希望波信号レベルとノイズレベルの相対値が一定である。そのため、送信器出力電力の中領域から小領域において、フィルタリング効果が減少もしくは消滅することは問題とならない。したがって、表１と図１１に示す送信器出力電力の制御方法が成立する。
【００７２】
ここで、送信器出力電力が小領域において、電力設定信号Ｃｂ＝０，Ｃｃ＝０であるため、ＤＲＣ３０２ｂ，３０２ｃ，３０６ｂ，３０６ｃの差動電流流Ｉｂ，Ｉｃがゼロである。したがって、動作が必要な回路は、図９のＤＤＲＣ３０１ａ，３０８ａと、２分周器３０３ａと、出力整合３０５と、遅延制御回路３０９と、電力制御回路９０２のみであり、それ以外の回路は動作の必要がなく、ここで消費される消費電力は無駄となる。そこで、図９中の非動作状態の回路の動作／非動作を、動作／非動作制御回路９０４によって制御し、送信器出力電力が小領域において、動作の不要な回路を非動作とすることで消費電力を削減することが可能となる。
【００７３】
上述したように、送信器出力電力は、時々刻々と変化するため、このような送信器出力電力と合わせた回路の動作／非動作制御は、送信器の平均的な消費電力を低く抑えることを可能とする。
なお、以上説明した本発明の技術的範囲は、図示され記載された例示的な実施例に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施例をも含んでいる。さらに、本発明の技術的範囲は、特許請求の範囲により規定される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせを含むものである。
【００７４】
なお、図９は、直接ＲＦ変調送信器をＮ＝Ｍ＝３とした場合について説明したが、図１と同様に、複数の直接ＲＦ変換器が、Ｎ個の直接ＲＦ変換器を含む第１のブロックと、Ｍ個の直接ＲＦ変換器を含む第２ブロックとを備えていてもよいことは明らかである。
【産業上の利用可能性】
【００７５】
本発明の直接ＲＦ変調送信器は、デジタル／アナログ変換のビット数を抑えて回路面積の減少を図るとともに低ノイズ化を実現したもので、ノイズが少ないうえに回路規模を小型化できるので、携帯電話機などの小型機器に好適である。
【符号の説明】
【００７６】
３０１ａ〜３０１ｎ，３０８ａ〜３０８ｍ  ＤＤＲＣ
３０２ａ〜３０２ｎ，３０６ａ〜３０６ｍ  ＤＲＣ
３０３，３０３ａ，３０３ｂ  ２分周器
３０４ａ〜３０４ｎ，３０７ａ〜３０７ｍ  遅延回路
３０５  出力整合回路（加算回路）
３０９  遅延制御回路
５０１ａ〜５０１ｋ  フリップフロップ回路
５０２  マルチプレクサ
９０２  電力制御回路
９０４  動作／非動作制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014049929.tif 000019
【図１１】
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