(57)【要約】【課題】低ロス、高アイソレーションの特性を持ち、インダクタ個数の増加が抑えられ、そしてマルチバンド用途に対応可能なスイッチ回路を提供することである。【解決手段】一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ回路が接続され、前記複数のスイッチ部に共通の高周波端子と接地端子との間に可変容量回路が接続されてなり、前記インダクタ回路と前記可変容量回路とは並列に接続されているスイッチ回路。【選択図】図２
2014042345.tif 000002
【特許請求の範囲】
【請求項１】
一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、
前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ回路が接続され、
前記複数のスイッチ部に共通の高周波端子と接地端子との間に可変容量回路が接続されてなり、
前記インダクタ回路と前記可変容量回路とは並列に接続されている
ことを特徴とするスイッチ回路。
【請求項２】
可変容量回路は導通状態が除かれた場合における容量値が複数の値に変化し得る回路である
ことを特徴とする請求項１のスイッチ回路。
【請求項３】
可変容量回路は複数の容量素子を具備し、前記容量素子のオン・オフによって前記可変容量回路の容量値が複数の値に変化し得る
ことを特徴とする請求項１又は請求項２のスイッチ回路。
【請求項４】
高周波信号経路と接地端子との間に、高周波信号が通過可能な状態となった高周波端子間における高周波信号経路の導入損失と遮断特性を改善する為、インダクタ・容量の並列共振回路の共振点でインピーダンスが増加する原理を利用したインダクタ素子を構成する回路と容量素子を構成する回路とが接続されてなる
ことを特徴とする請求項１〜請求項３いずれかのスイッチ回路。
【請求項５】
高周波スイッチ回路は、制御信号により選択される高周波信号経路における可変容量回路の容量値を変化させることにより高周波スイッチ回路の共振周波数が変化するよう構成されてなる
ことを特徴とする請求項１〜請求項４いずれかのスイッチ回路。
【請求項６】
スイッチ部は電界効果トランジスタを具備してなり、
前記電界効果トランジスタのドレインとソースとが高周波端子間に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる
ことを特徴とする請求項１〜請求項５いずれかのスイッチ回路。
【請求項７】
スイッチ部は直列に接続された複数の電界効果トランジスタを具備してなり、
前記複数の電界効果トランジスタの中の一つの端部側の電界効果トランジスタにおけるドレイン（又はソース）が共通の高周波端子に接続され、前記複数の電界効果トランジスタの中の他の端部側の電界効果トランジスタにおけるソース（又はドレイン）が他の高周波端子に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる
ことを特徴とする請求項１〜請求項６いずれかのスイッチ回路。
【請求項８】
可変容量回路はスイッチ部を構成する電界効果トランジスタが遮断状態の際の寄生容量により構成されてなり、前記電界効果トランジスタのゲート幅を変化させることで寄生容量を変化させて共振周波数が変化するよう構成されてなる
ことを特徴とする請求項１〜請求項７いずれかのスイッチ回路。
【請求項９】
可変容量回路がスイッチ部を構成する電界効果トランジスタと並列に接続され、前記可変容量回路の容量を変化させることで共振周波数が変化するよう構成されてなる
ことを特徴とする請求項１〜請求項８いずれかのスイッチ回路。
【請求項１０】
可変容量回路がスイッチ部とは独立の可変容量回路で構成されてなり、
前記可変容量回路は複数の電界効果トランジスタを具備し、制御端子からの信号が前記電界効果トランジスタ列を構成する各電界効果トランジスタのゲート端子に入力されるよう構成されてなる
ことを特徴とする請求項１〜請求項９いずれかのスイッチ回路。
【請求項１１】
可変容量回路は、可変容量回路を構成する電界効果トランジスタのドレインとソースとの間に接続されてなる
ことを特徴とする請求項１〜請求項１０いずれかのスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波スイッチ回路に関する。
【背景技術】
【０００２】
高周波信号を制御（通過または遮断）するスイッチ回路として、ダイオードを用いた回路や、電界効果トランジスタ（ＦＥＴ）を用いた回路が知られている。
【０００３】
ＦＥＴを用いたスイッチ回路（ＳＰ３Ｔ（single pole three(or triple) through）型のスイッチ回路）の一例が、図１２に示される。このＳＰ３Ｔ型のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを有する。スイッチ部２１，２２，２３は、高周波信号を制御するＳＰＳＴ（single pole single through）型のスイッチである。第１のスイッチ部２１は、第１の高周波端子１と第２の高周波端子２との間に設けられている。第２のスイッチ部２２は、第１の高周波端子１と第３の高周波端子３との間に設けられている。第３のスイッチ部２３は、第１の高周波端子１と第４の高周波端子４との間に設けられている。第１のスイッチ部２１、第２のスイッチ部２２、及び第３のスイッチ部２３は、高周波信号入・出力用の第１の高周波端子１を共有する。
【０００４】
第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を有する。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端に在るＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して制御端子１１に接続されている。
【０００５】
第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を有する。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端に在るＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して制御端子１２に接続されている。
【０００６】
第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を有する。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端に在るＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して制御端子１３に接続されている。
【０００７】
ＦＥＴ３１〜３９のゲート電極は、オン状態でのオン抵抗を抑える為に、大きなゲート幅で形成されている。ＦＥＴ３１〜３９のゲート電極に接続される抵抗素子４１〜４９は高抵抗（数ｋΩ〜数百ｋΩ）である。
【０００８】
図１２のスイッチ回路の動作が説明される。
【０００９】
制御端子１１，１２，１３の何れか一つにハイレベルの信号が入力され、残り二つにロウレベルの制御信号が入力されることによって、第１のスイッチ部２１、第２のスイッチ部２２、及び第３のスイッチ部２３のオン・オフが制御される。制御端子１１，１２，１３の何れか一つにハイレベルの信号が入力され、残り二つの制御端子にロウレベルの２値の制御信号が相補入力されると、第１の高周波端子１から入力された高周波信号は、高周波端子２，３，４の何れか一つから出力する。逆に、高周波端子２，３，４から入力された何れか一つの高周波信号は、高周波端子１から出力する。
【００１０】
図１２のスイッチ回路に要求される性能として、
（１）高周波信号の通過損失が少ないこと、
（２）高周波端子間のアイソレーションが大きいこと
が挙げられる。
【００１１】
スイッチ回路の通過損失やアイソレーションは、スイッチ回路の信号が通過する経路の抵抗の値と、その経路に接続されている各種容量の値とに依存する。高周波スイッチでは、通過する周波数が高い為、抵抗の値より、接続された容量を経由して漏れる電力が無視できない。この為、容量の低減が必須である。容量の低減には、ＦＥＴのゲート幅を小さくすることが大事である。しかしながら、ゲート幅を小さくすると、オン状態の抵抗が増加する。この為、トレードオフの関係が有る。
【００１２】
ＣＭＯＳを用いたスイッチ回路の一例が図１５に示される。ＣＭＯＳを用いた場合、上記トレードオフの関係が顕著に現われる。ＣＭＯＳを用いたＦＥＴには、基板電極(バックゲート)が存在している。この為、バックゲート経由での信号リークが存在する。そこで、ｎ層１０２，１０３による遮蔽(基板の深い場所にｎ層を打ち込むので、deep N-wellの名称で呼ばれる)の手法が用いられる（図１８参照）。この場合でも、ｐｎ接合の容量が存在する（図１８参照）。そして、前述の容量経由の信号リークの問題が有る。
【００１３】
ＳＰ３Ｔスイッチ回路の一例が図１３に示される。このスイッチ回路は、図１２のスイッチ回路のＦＥＴ３１〜３９にインダクタ５１〜５９が並列接続されている。このスイッチ回路では、容量が大きいスイッチ回路のロスやアイソレーションが低減する。
【００１４】
図１３のスイッチ回路の動作が説明される。
【００１５】
図１３のＳＰ３Ｔ型のスイッチ回路の動作メカニズムと、図１２のスイッチ回路の動作メカニズムとは、基本的に、同じである。但し、インダクタ５１〜５９は、高周波信号通過時のロスやアイソレーションにおいて、図１２の回路と異なる動作を示す。インダクタ５１〜５９とＦＥＴ３１〜３９とは並列に接続されている。ＦＥＴがオフ状態の場合、ＦＥＴは容量素子と見做すことが出来る。この結果、インダクタと容量との並列共振現象が生じる。インピーダンスが理想的には無限大となり、共振周波数における容量経由のリークが存在しなくなる。この共振周波数ｆは１／｛２π（ＬＣ）１／２｝［但し、ＦＥＴのオフ時の容量をＣfet、インダクタの値をＬ］で表される。このようなインダクタと容量との並列共振の原理を利用したスイッチ回路は存在している。これらのスイッチ回路は、ここでは、「ＬＣ共振スイッチ回路」と呼ばれる。ＬＣ共振スイッチ回路は下記の特許文献に開示が有る。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】実開平０３−１２０１０２号公報
【特許文献２】特開平１０−２７０９０３号公報
【特許文献３】特開２００２−２７１１０３号公報
【特許文献４】特開２００５−３１１４４７号公報
【特許文献５】特開平１１−０４６１０１号公報
【特許文献６】特開２００１−００７６０４号公報
【特許文献７】特開２００４−２８９２２８号公報
【特許文献８】特開平１１−０７４７０３号公報
【特許文献９】特開平０９−１８１６４１号公報
【特許文献１０】特開２００３−３１８７１７号公報
【特許文献１１】特開２００４−２０７４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
周波数が高い場合や、容量（使用している半導体材料の関係から）が大きい場合、図１２のスイッチ回路は利用され難い。このような場合、並列共振スイッチ回路(ＬＣ共振スイッチ回路：図１３参照)が利用される。
【００１８】
このＬＣ共振スイッチ回路は、その回路構成上、二つの大きな問題が有る。
【００１９】
第１の問題は、使用するインダクタが占める面積の問題である。例えば、図１３の場合、インダクタが９個必要である。図１４の場合でも、インダクタが３個必要である。すなわち、インダクタの数が多い。従って、大面積が必要である。この結果、製造コストが高くなる。
【００２０】
第２の問題は、並列共振回路（インダクタ素子と容量素子）が用いられている為、共振周波数における周波数特性は良いが、共振周波数以外における周波数特性が悪化する。通常、半導体スイッチは、無線機器（例えば、携帯電話）等に使用される。近年の携帯電話は、マルチバンド対応やマルチモード対応を必要とする。この為、スイッチも複数の周波数の信号が取り扱われる。しかしながら、ＬＣ共振スイッチ回路では、共振周波数は一つである。そして、複数の周波数に対応できてない。この為、マルチバンド対応・マルチモード対応が困難であった。
【００２１】
以下に、前記特許文献のスイッチ回路と前記問題点との関連が具体的に説明される。
【００２２】
特許文献１，２，３，４のスイッチ回路は、基本的には、図１３の回路である。このスイッチ回路は、前述の通り、前記第１，２の問題を解決できない。
【００２３】
特許文献５，６のスイッチ回路は、インダクタ及び容量がＦＥＴに並列接続された回路である。この回路は、共振周波数の安定やインダクタサイズの減少効果が僅かに認められる。しかしながら、基本的には、前記特許文献１，２，３，４と同じである。本スイッチ回路も前記第１，２の問題を解決できない。
【００２４】
特許文献７のスイッチ回路は、インダクタ素子と容量素子との直列回路がＦＥＴに接続された回路である。この回路は、直列共振を利用して、スイッチ回路がオン状態である場合、特性改善が図れている。しかしながら、共振周波数は一つのみである。本スイッチ回路も、前記特許文献１〜６のスイッチ回路と同様に、前記第１，２の問題を解決できない。
【００２５】
特許文献８のスイッチ回路は、図１３，１４のスイッチ回路が変更された回路である。このスイッチ回路は、高周波端子に複数のインダクタが接続され、インダクタの他方の端子が接地された回路である。図１４のスイッチ回路にあっては、オフ状態のスイッチの高周波端子は、使用時に終端抵抗で終端される。この為、図１４のインダクタ素子はＲＦ端子とＧＮＤ間に接続してもほぼ同一の構成になる。従って、このスイッチ回路も前記第１，２の問題を解決できない。
【００２６】
特許文献９のスイッチ回路は、特許文献８のスイッチ回路の改良版である。特許文献８の複数のインダクタを束ねて一つにすることが考えられる。特許文献９は、可変容量を接続し、この可変容量を変化させることを提案している。しかしながら、その具体的な方法に関しては記載が無い。特許文献９の［００２９］には、「例えば、ダイオード等を電圧制御して、その接合容量を可変とする構成のもの等を用いることができる。」の記載が有る。しかしながら、実際のスイッチ回路では、数ボルトの振幅が通過する場合も有る。従って、接合容量のように、端子間に印加するバイアスで容量が変化する素子を利用することは出来ない。すなわち、この場合でも、前記第２の問題「マルチバンド対応・マルチモード対応が困難」が解決できない。言い換えるならば、特許文献９は複数の共振周波数を持たせると言う考えを有さない。
【００２７】
特許文献１０においては、インダクタがスイッチにより可変し、共振周波数が変化する。この手法では、複数の共振周波数の切り替えが可能である。従って、前記第２の問題は解決できる。しかしながら、逆に、インダクタを切り替える為のＦＥＴやインダクタ素子の数が増加する。この為、前記第１の問題が起きる。すなわち、特許文献１０のスイッチ回路は、切り替える周波数の数によってインダクタ切替用スイッチやインダクタ部分の面積が増大する。従って、特許文献１０のスイッチ回路は、前記第１の問題と前記第２の問題との間のトレードオフの関係が存在する。根本的な解決は出来て無い。
【００２８】
特許文献１１は、ＣＭＯＳスイッチにおける基板リークの対策を示している。すなわち、基板経由のリークを防ぐ為、ｐ型半導体の基板１０５とバックゲート端子があるｐ型半導体１０４との間をｎ型半導体１０３で遮断した（図１８参照）。内部のｐ型半導体１０４に給電を行うことにより、図１６（特許文献１１における図４が対応）に示される回路が実現できる。しかしながら、この手法では、直流的な電流は防げるものの、隣接するｎ層１０３との間のｐｎ接合に容量が発生する。この結果、高周波のリークパスとなる。図１７の回路は特許文献１１の図５に相当する回路である。この回路は、抵抗の代わりにインダクタ素子を利用している。これによって、ＬＣ共振によりリークを防ぐことが出来る。しかしながら、前記第１，２の問題が解決されて無い。
【００２９】
従って、本発明が解決しようとする課題は、前記第１，２の問題を解決することである。すなわち、低ロス、高アイソレーションの特性を持ち、インダクタの数の増加が抑えられ、そしてマルチバンド用途に対応可能なスイッチ回路を提供することである。
【課題を解決するための手段】
【００３０】
前記課題は、
一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、
前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ回路が接続され、
前記複数のスイッチ部に共通の高周波端子と接地端子との間に可変容量回路が接続されてなり、
前記インダクタ回路と前記可変容量回路とは並列に接続されている
ことを特徴とするスイッチ回路によって解決される。
【発明の効果】
【００３１】
本発明のスイッチ回路は、低ロス、高アイソレーションの特性を持つ。又、インダクタの数が少なく、コストが低廉である。そして、複数の共振周波数を持ち、マルチバンド・マルチモードに対応できる。
【図面の簡単な説明】
【００３２】
【図１】第１参考実施形態のスイッチ回路の構成を示す回路図
【図２】第１実施形態のスイッチ回路の構成を示す回路図
【図３】第１実施形態の実施例を示す回路図
【図４】第２参考実施形態のスイッチ回路の構成を示す回路図
【図５】第２実施形態のスイッチ回路の構成を示す回路図
【図６】第２実施形態の実施例を示す回路図
【図７】インダクタ回路の構成例を示す回路図
【図８】インダクタ回路の構成例を示す回路図
【図９】インダクタ回路の構成例を示す回路図
【図１０】インダクタ回路の構成例を示す回路図
【図１１】インダクタ回路の構成例を示す回路図
【図１２】スイッチ回路を示す回路図
【図１３】インダクタと容量との並列共振を利用したスイッチ回路の回路図
【図１４】インダクタと容量との並列共振を利用したスイッチ回路の回路図
【図１５】ＣＭＯＳを用いたスイッチ回路の回路図
【図１６】ＣＭＯＳを用いたスイッチ回路の回路図
【図１７】ＣＭＯＳを用いたスイッチ回路の回路図
【図１８】ＣＭＯＳスイッチ回路に用いられた半導体の概略断面図
【発明を実施するための形態】
【００３３】
本発明は高周波スイッチ回路である。特に、一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御（例えば、通過または遮断を制御）する為の複数のスイッチ部を有する高周波スイッチ回路である。前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ素子を構成する回路が接続されている。前記複数の高周波端子間には可変容量素子を構成する回路が接続されている。或いは、高周波信号が通過可能な状態となった高周波端子間における高周波信号経路の導入損失と遮断特性を改善する為、インダクタ・容量の並列共振回路の共振点でインピーダンスが増加する原理を利用したインダクタ素子を構成する回路と容量素子を構成する回路とが、前記高周波信号経路と接地端子との間に接続されている。そして、制御信号により選択される高周波信号経路における前記容量素子から構成される回路の容量値を変化させることにより高周波スイッチ回路の共振周波数が変化するよう構成されている。前記スイッチ部は、好ましくは、電界効果トランジスタを具備する。前記電界効果トランジスタのドレインとソースとが高周波端子間に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されている。或いは、スイッチ部は、好ましくは、複数の電界効果トランジスタを具備する。前記複数の電界効果トランジスタは直列に接続されている。前記複数の電界効果トランジスタの中の一つの端部側の電界効果トランジスタにおけるドレイン（又はソース）が共通の高周波端子に接続され、前記複数の電界効果トランジスタの中の他の端部側の電界効果トランジスタにおけるソース（又はドレイン）が他の高周波端子に接続されている。前記電界効果トランジスタのゲートに制御端子からの信号が入力される。前記容量素子は、好ましくは、スイッチ部を構成する電界効果トランジスタが遮断状態の際の寄生容量により構成され、該電界効果トランジスタのゲート幅を変化させることで該寄生容量を変化させて共振周波数が変化するよう構成されている。前記容量素子は、好ましくは、スイッチ部を構成する電界効果トランジスタと並列に接続される。前記容量素子の容量を変化させることで共振周波数が変化する。前記容量素子は、好ましくは、スイッチ部とは独立の可変容量回路で構成される。前記可変容量回路は複数の電界効果トランジスタを具備する。制御端子からの信号は該電界効果トランジスタ列を構成する各電界効果トランジスタのゲート端子に入力される。前記可変容量回路を構成する電界効果トランジスタのドレインとソースとの間に、好ましくは、容量素子が接続される。
【００３４】
以下、本発明について詳しく説明する。
【００３５】
本発明のスイッチ回路は、二つ（大別して二つ）の要素の組み合わせで構成される。
【００３６】
第１の要素は、複数のスイッチ部を束ねる際に、共有化した高周波端子と接地端子との間にインダクタ素子を接続する手法である（図１参照）。これにより、インダクタの数が少なくなる。
【００３７】
第２の要素は、インダクタの値を変化させるのでなく、容量の値を変化させる手法である。これによって、共振周波数を変化させることが出来る。
【００３８】
容量値を変化させる手法は以下の手法が考えられる。
【００３９】
一つは、可変容量をアンテナの共用端子に接続する方法である。一般に、スイッチ回路を通過する信号は高パワーである。スイッチ回路自体は低歪が条件である。従って、一般的な可変容量を利用することは困難である。そこで、この可変容量をＦＥＴの直列接続で実現した。各ＦＥＴのオン・オフを切り替えることによって、直列接続されたＦＥＴ全体をオフ状態に保ったまま容量値を変化させることが出来る。これに、ＦＥＴのゲート幅を制御する方法を併用しても良い。ＦＥＴのオフ状態での容量はゲート幅に比例する。ＬＣ共振型スイッチ回路において、共振周波数はオフ状態のＦＥＴ容量とインダクタの値とで決まる。従って、信号が通過するオンとなっている経路を除く経路の容量値、即ち、ゲート幅を制御することで、容量値が制御される。併用した場合は、共振周波数を広い範囲に亘って設定できる。
【００４０】
ＦＥＴと並列に容量素子が挿入されることにより、ＦＥＴがオフ状態の場合は、ＦＥＴのオフ容量に挿入した容量素子の容量値、オン状態の場合は、低抵抗となる。従って、挿入容量値を無視可能とし、ＦＥＴのゲート幅で制御可能な容量値より大きな容量の制御が可能である。
【００４１】
スイッチ回路で用いるＦＥＴは、通常、ドレインとソースとが同じ構造である。従って、ソースとドレインとを区別しない場合も有る。しかしながら、以下では、スイッチ回路が備える各素子の接続関係を明確にする為、ＦＥＴのドレインとソースとは、便宜上、区別して記載される。
【００４２】
［第１参考実施形態］
図１は、第１参考実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
【００４３】
本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備える。インダクタ回路７１は、端子（高周波端子）１と、接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
【００４４】
第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。
【００４５】
第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。
【００４６】
第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。
【００４７】
スイッチ回路で用いられるＦＥＴ３１〜３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なる。例えば、スイッチ部２１のＦＥＴ３１，３２，３３のゲート幅Ｗｇ21と、スイッチ部２２のＦＥＴ３４，３５，３６のゲート幅Ｗｇ22と、スイッチ部２３のＦＥＴ３７，３８，３９のゲート幅Ｗｇ23とは、全て、異なる。ゲート電極に接続される抵抗素子４１〜４９は高抵抗（数ｋΩ〜数百ｋΩ）である。
【００４８】
上記スイッチ部２１，２２，２３が共有する高周波端子１にはインダクタ回路７１が接続されている。このインダクタ回路７１には、例えば図７，８，９，１０，１１に示される素子が用いられる。図７はインダクタ素子５１のみが用いられた例である。図８，９はインダクタ素子５１と容量素子６１とが直列接続された例である。図１０は、インダクタ素子５１とインダクタ素子５２とが並列接続され、一方のインダクタ素子５１にスイッチ素子８１が接続された例である。図１１は、図１０のスイッチ素子にＦＥＴ３１が用いられた例である。インダクタ回路７１は、基本的には、図７のもので十分である。図８，９の例は、高周波端子の電位をＧＮＤ電位に出来ない場合に用いられる。この場合、インダクタ素子５１と容量素子６１との直列共振周波数はスイッチ回路を通過する信号周波数から離れた値に設定される。
【００４９】
次に、インダクタ素子５１がインダクタ回路７１に用いられた場合（図７参照）の動作が説明される。
【００５０】
先ず、最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態である。オフ状態の容量はゲート幅に比例する。従って、Ｃ22（スイッチ部２２のオフ容量）＝Ｓ・Ｗｇ22である。Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇ23である。Ｓは比例定数である。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／［２π｛ＬＳ（Ｗｇ22＋Ｗｇ23）｝１／２］である。Ｌはインダクタ回路７１のインダクタの値である。
【００５１】
制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／［２π｛ＬＳ（Ｗｇ21＋Ｗｇ23）｝１／２］である。制御端子１３（第３のスイッチ部２３の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１２（第２のスイッチ部２２の制御端子）にロウレベルの信号が入力された場合が考えられる。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／［２π｛ＬＳ（Ｗｇ21＋Ｗｇ22）｝１／２］である。
【００５２】
複数のスイッチ部におけるＦＥＴのゲート幅を異なる値にすることにより、オン状態のスイッチ部に対して異なる共振周波数の設定が可能になる。共振周波数が決まれば、ゲート幅が決まる。これは下記の式Ａで表される。
2014042345.tif 000003
α＝１／（８π２ＬＳ）である。
【００５３】
上記説明から判る通り、インダクタの数は少なくなっている。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。共振周波数は三つ確保できている。従って、マルチバンド・マルチモード用途への対応が可能になる。
【００５４】
［第２参考実施形態］
図４は、第２参考実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
【００５５】
本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備えている。インダクタ回路７１は、端子（高周波端子）１と、接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
【００５６】
第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。ＦＥＴ３１，３２，３３には容量素子６１が並列接続されている。
【００５７】
第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。ＦＥＴ３４，３５，３６には容量素子６４が並列接続されている。
【００５８】
第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。ＦＥＴ３７のドレインとソースとの間に容量素子６７が接続されている。ＦＥＴ３８のドレインとソースとの間に容量素子６８が接続されている。ＦＥＴ３９のドレインとソースとの間に容量素子６９が接続されている。
【００５９】
本実施形態の場合、スイッチ回路で用いられるＦＥＴ３１〜３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なっていても、同じであっても良い。本実施形態の場合、第１実施形態の如きの限定が無くなる。ゲート電極に接続される抵抗素子４１〜４９は高抵抗（数ｋΩ〜数百ｋΩ）である。
【００６０】
上記スイッチ部２１，２２，２３が共有する高周波端子１にはインダクタ回路７１が接続されている。このインダクタ回路７１には、例えば図７，８，９，１０，１１に示される素子が用いられる。
【００６１】
インダクタ素子５１（図７参照）がインダクタ回路７１に用いられた場合の動作が説明される。前記実施形態にあっては、ＦＥＴのゲート幅が異なる。しかしながら、本実施形態にあっては、コンデンサの如きの容量素子を接続したから、ＦＥＴのゲート幅が同じであっても良い。説明を簡略化する為、全てのＦＥＴのゲート幅は同一値Ｗｇとして説明する。容量素子６１の容量値はＣ61、容量素子６４の容量値はＣ64、容量素子６７，６８，６９容量値は、全て、同じＣ67として説明する。
【００６２】
最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態である。オフ状態の容量はゲート幅に比例する。従って、Ｃ22（スイッチ部２２のオフ容量）＝Ｓ・Ｗｇ＋Ｃ64である。Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇ＋（１／３）Ｃ67である。Ｓは比例定数である。制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（ＳＷｇ＋Ｃ61）｝１／２］である。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（ＳＷｇ＋Ｃ64）｝１／２］である。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（ＳＷｇ＋Ｃ67／３）｝１／２］である。
【００６３】
上記の如く、スイッチ部のＦＥＴに並列に容量を接続し、オフ容量を変化させることにより、オン状態のスイッチ部に異なる共振周波数の設定が可能となる。共振周波数が決まれば、容量素子の容量を決めることが出来る。容量素子は、ＦＥＴ列に対して並列に接続されても良い（図４のスイッチ部２１，２２参照）。或いは、各ＦＥＴに対して並列に接続されても良い（図４のスイッチ部２３参照）。又は、これらが混在しても良い。図示していないが、一部のＦＥＴやＦＥＴ列にのみ容量素子が並列に接続されても良い。スイッチ部２３の容量素子６８が除去されても良い（図４参照）。
【００６４】
本実施形態で用いられた容量素子は、ＦＥＴがオン状態の場合、ＦＥＴのオン抵抗が非常に小さい為、無視できる。動作上、悪影響を及ぼすことは無い。
【００６５】
上記説明から判る通り、インダクタの数は少ない。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。かつ、各スイッチ部に接続する容量値を通過周波数に対応した容量値に設定することによって、複数周波数への対応が可能である。この結果、マルチバンド・マルチモード用途への対応が可能である。
【００６６】
［第１実施形態］
図２は、本発明の第１実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
【００６７】
本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備えている。インダクタ回路７１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。前記スイッチ回路は、更に、可変容量回路９１も備えている。可変容量回路９１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
【００６８】
第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。
【００６９】
第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。
【００７０】
第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。
【００７１】
本実施形態の場合、スイッチ回路で用いられるＦＥＴ３１〜３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なっていても、同じであっても良い。本実施形態の場合、第１参考実施形態の場合の限定が無くなる。ゲート電極に接続される抵抗素子４１〜４９は高抵抗（数ｋΩ〜数百ｋΩ）である。
【００７２】
上記スイッチ部２１，２２，２３が共有する高周波端子１には、インダクタ回路７１及び可変容量回路９１が接続されている。インダクタ回路７１には、例えば図７，８，９，１０，１１の如きの回路が用いられる。可変容量回路９１は、制御端子１４〜１９を有する。各制御端子１４〜１９とＦＥＴ１３１〜１３６のゲート端子との間に、抵抗素子１４１〜１４６が接続されている。ＦＥＴ１３１〜１３６は、そのドレイン（又はソース）が隣接ＦＥＴのソース（又はドレイン）と直列に接続（共有）されている。ＦＥＴ１３１〜１３６は、高周波端子１とＧＮＤとの間に接続される。図２では、ＦＥＴの数は６個であるが、これに限られ無い。ＦＥＴ１３１〜１３６の直列回路に容量素子を直列に接続しても、可変容量の役割を果たすことが出来る。ＦＥＴ１３１〜１３６のゲート幅は、全てが同一でも異なっていても良い。制御端子１４〜１９には、スイッチ部２１，２２，２３の制御端子１１，１２，１３から論理演算された信号(ハイレベル／ロウレベル)が印加される。これによって、オン状態となっているスイッチ部により、ＦＥＴ１３１〜１３６のオン・オフ状態が切り替わり、全体の容量が変化する。
【００７３】
次に、本実施形態の動作が説明される（図３参照）。インダクタ回路７１には図７のインダクタ５１が用いられる。制御端子１４〜１９には論理回路部９２が接続されている。論理回路部９２は、スイッチ部２１〜２３の制御端子１１〜１３の入力を元に、論理回路１５１〜１５４を用いて、可変容量回路９１の制御端子１４〜１９の制御信号を作り出す。ここでは、以下のような真理表の場合が仮定される。
2014042345.tif 000004
可変容量回路９１、スイッチ部２１，２２，２３における全てのＦＥＴのゲート幅は、動作の説明の簡略化の為、同一値Ｗｇであるとした。
【００７４】
最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態である。可変容量回路９１においては、全てのＦＥＴ１３１〜１３６がオフ状態となる。オフ状態の容量はゲート幅に比例する。Ｃ22（スイッチ部２２のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝Ｓ・Ｗｇ/２である。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／｛２π（２．５ＬＳＷｇ）１／２｝である。
【００７５】
同様に、制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２２はオン状態、スイッチ部２１，２３はオフ状態となる。可変容量回路においては、ＦＥＴ１３１〜１３５のＦＥＴがオフ状態、ＦＥＴ１３６がオン状態となる。オフ状態の容量はゲート幅に比例する。Ｃ21（スイッチ部２１のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝３Ｓ・Ｗｇ/５である。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／｛２π（２．６ＬＳＷｇ）１／２｝である。
【００７６】
同様に、制御端子１３（第３のスイッチ部２３の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１２（第２のスイッチ部２２の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２３はオン状態、スイッチ部２１，２２はオフ状態となる。可変容量回路においては、ＦＥＴ１３１〜１３３のＦＥＴがオフ状態、ＦＥＴ１３４〜１３６がオン状態となる。オフ状態の容量はゲート幅に比例する。Ｃ21（スイッチ部２１のオフ容量）＝Ｃ22（スイッチ部２２のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝Ｓ・Ｗｇである。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／｛２π（３ＬＳＷｇ）１／２｝である。
【００７７】
上記説明から判る通り、インダクタの数は少なくなっている。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。かつ、可変容量回路の制御端子のオン・オフにより、共振周波数を変更できる。すなわち、複数周波数への対応が可能である。この結果、マルチバンド・マルチモード用途への対応が可能である。
【００７８】
第１実施形態（図３のＳＰ３Ｔ）の動作の説明においては、制御端子１１〜１３の中の何れか一つの制御端子のみがハイレベル、残りがロウレベルである。論理回路は、これに限定され無い。論理回路の真理表もこれに限定され無い。説明を容易にする為、ゲート幅を同一とした。しかしながら、容量値を広い範囲で変更するには、可変容量回路９１内のＦＥＴ１３１〜１３６のゲート幅は各々を異ならしめることが好ましい。
【００７９】
［第２実施形態］
図５は、本発明の第２実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
【００８０】
本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備えている。インダクタ回路７１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。前記スイッチ回路は、更に、可変容量回路９１も備えている。可変容量回路９１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
【００８１】
第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。
【００８２】
第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４．３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。
【００８３】
第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。
【００８４】
本実施形態の場合、スイッチ回路で用いられるＦＥＴ３１〜３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なっていても、同じであっても良い。本実施形態の場合、第１実施形態の場合の限定が無くなる。ゲート電極に接続される抵抗素子４１〜４９は高抵抗（数ｋΩ〜数百ｋΩ）である。
【００８５】
上記スイッチ部２１，２２，２３が共有する高周波端子１には、インダクタ回路７１及び可変容量回路９１が接続されている。このインダクタ回路７１には、例えば図７，８，９，１０，１１に示される素子が用いられる。可変容量回路９１は制御端子１４〜１９を有する。各制御端子１４〜１９とＦＥＴ１３１〜１３６のゲート端子との間に、抵抗素子１４１〜１４６が接続されている。ＦＥＴ１３１〜１３６は、そのドレイン（又はソース）が隣接ＦＥＴのソース（又はドレイン）と直列に接続（共有）されている。ＦＥＴ１３１〜１３６は、高周波端子１とＧＮＤとの間に接続される。ＦＥＴの数は６個に限られ無い。ＦＥＴ１３１〜１３６のソースとドレインとの間に容量素子６１〜６６が接続されている。全てのＦＥＴに容量素子が接続されているが、一つのＦＥＴにのみ容量素子が接続されたものでも良い。すなわち、任意のＦＥＴに何れか任意の数の容量素子が接続されたものでも良い。容量素子の容量値は、全て同一でも、異なっていても良い。すなわち、容量値は任意な値であっても良い。ＦＥＴ１３１〜１３６のゲート幅は、全てが同一でも異なっていても良い。制御端子１４〜１９には、スイッチ部２１，２２，２３の制御端子１１，１２，１３から論理演算された信号(ハイレベル／ロウレベル)が印加される。これによって、オン状態となっているスイッチ部により、ＦＥＴ１３１〜１３６のオン・オフ状態が切り替わり、全体の容量が変化する。
【００８６】
次に、本実施形態の動作が説明される（図６参照）。インダクタ回路７１は図７のインダクタ５１である。制御端子１４〜１９には論理回路部９２が接続されている。この論理回路部９２は第３実施形態で説明された。可変容量回路９１、スイッチ部２１，２２，２３における全てのＦＥＴのゲート幅は、動作の説明の簡略化の為、同一値Ｗｇであるとした。容量素子６１〜６６の容量値は、説明の簡略化の為、同一値Ｃ61とした。
【００８７】
最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態となる。可変容量回路９１においては、全てのＦＥＴ１３１〜１３６がオフ状態となる。オフ状態の容量はゲート幅に比例する。従って、Ｃ22（スイッチ部２２のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝（Ｓ・Ｗｇ/２）＋（Ｃ61／６）である。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（２ＳＷｇ＋Ｃ61／６）｝１／２］である。
【００８８】
同様に、制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２２はオン状態、スイッチ部２１，２３はオフ状態となる。可変容量回路においては、ＦＥＴ１３１〜１３５がオフ状態、ＦＥＴ１３６がオン状態となる。オン状態のＦＥＴに並列に挿入された容量６６は、オン状態のＦＥＴのインピーダンスが小さい為、無視できる。オフ状態の容量はゲート幅に比例する。従って、Ｃ21（スイッチ部２１のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝（３Ｓ・Ｗｇ/５）＋（Ｃ61／５）である。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（２ＳＷｇ＋Ｃ61／５）｝１／２］である。
【００８９】
同様に、制御端子１３（第３のスイッチ部２３の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１２（第２のスイッチ部２２の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２３はオン状態、スイッチ部２１，２２はオフ状態となる。可変容量回路においては、ＦＥＴ１３１〜１３３のＦＥＴがオフ状態、ＦＥＴ１３４〜１３６がオン状態となる。オン状態のＦＥＴに並列に挿入された容量６４，６５，６６は、オン状態のＦＥＴのインピーダンスが小さい為、無視できる。オフ状態の容量はゲート幅に比例する。従って、Ｃ21（スイッチ部２１のオフ容量）＝Ｃ22（スイッチ部２１，２２のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝（Ｓ・Ｗｇ）＋（Ｃ61／３）である。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（２ＳＷｇ＋Ｃ61／３）｝１／２］である。
【００９０】
上記説明から判る通り、インダクタの数は少なくなっている。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。かつ、可変容量回路の制御端子のオン・オフにより、共振周波数を変更できる。すなわち、複数周波数への対応が可能である。この結果、マルチバンド・マルチモード用途への対応が可能である。
【００９１】
図６の第３実施形態の動作の説明においては、図６のＳＰ３Ｔでは、制御端子１１〜１３の中の何れか一つの制御端子のみがハイレベル、残りがロウレベルである。論理回路は、これに限定され無い。論理回路の真理表もこれに限定され無い。説明を容易にする為、ゲート幅を同一としたが、容量値を広い範囲で変更するには、可変容量回路９１内のＦＥＴ１３１〜１３６のゲート幅は各々を異ならしめることが好ましい。
【００９２】
前記第１実施形態、前記第２実施形態、前記第３実施形態の中から任意のものを二つ以上組み合わせることも出来る。これにより、ゲート幅や他のパラメ
ータの設計自由度が向上する。そして、ロスやアイソレーション以外の設計と両立させることも可能である。
【００９３】
前記実施形態にあっては、スイッチ回路はＳＰ３Ｔで説明された。これは、単に、複数周波数への対応を簡単に説明する上で、ＳＰ３Ｔが適していたからに過ぎない。従って、ＳＰ３Ｔに限られるものでは無い。例えば、他のスイッチ（例えば、ＳＰＤＴや、ＳＰｎＴ(ｎ≧２)の様な１入力多出力のスイッチ）でも利用可能である。多入力多出力のスイッチ（ＤＰＤＴやＤＰ３Ｔに代表されるスイッチ）類でも利用可能である。
【００９４】
前記第１，２実施形態は、可変容量回路を構成するＦＥＴの制御端子への入力信号を論理回路を用いて生成した例である。しかしながら、論理回路を使用することは主要な要素では無く、他の手法が用いられても良い。
【００９５】
又、スイッチとして利用される材料であるＧａＡｓの半導体やＳｉのＣＭＯＳを例に説明したが、本発明はこれに限られ無い。
【００９６】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００９７】
（付記１）  一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、
前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ素子を構成する回路が接続されてなり、
前記複数の高周波端子間には可変容量素子を構成する回路が接続されてなる
スイッチ回路。
【００９８】
（付記２）前記高周波信号経路と前記接地端子との間に、前記高周波信号が通過可能な状態となった前記高周波端子間における高周波信号経路の導入損失と遮断特性を改善する為、インダクタ・容量の並列共振回路の共振点でインピーダンスが増加する原理を利用したインダクタ素子を構成する回路と容量素子を構成する回路とが接続されてなる付記１記載のスイッチ回路。
【００９９】
（付記３）前記高周波スイッチ回路は、制御信号により選択される高周波信号経路における前記容量素子から構成される回路の容量値を変化させることにより高周波スイッチ回路の共振周波数が変化するよう構成されてなる付記１記載のスイッチ回路。
【０１００】
（付記４）前記スイッチ部は電界効果トランジスタを具備してなり、
前記電界効果トランジスタのドレインとソースとが高周波端子間に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる付記１記載のスイッチ回路。
【０１０１】
（付記５）前記スイッチ部は直列に接続された複数の電界効果トランジスタを具備してなり、
前記複数の電界効果トランジスタの中の一つの端部側の電界効果トランジスタにおけるドレイン（又はソース）が共通の高周波端子に接続され、前記複数の電界効果トランジスタの中の他の端部側の電界効果トランジスタにおけるソース（又はドレイン）が他の高周波端子に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる付記１記載のスイッチ回路。
【０１０２】
（付記６）前記容量素子は前記スイッチ部を構成する電界効果トランジスタが遮断状態の際の寄生容量により構成されてなり、該電界効果トランジスタのゲート幅を変化させることで該寄生容量を変化させて共振周波数が変化するよう構成されてなる付記１記載のスイッチ回路。
【０１０３】
（付記７）前記容量素子がスイッチ部を構成する電界効果トランジスタと並列に接続され、前記容量素子の容量を変化させることで共振周波数が変化するよう構成されてなる付記１記載のスイッチ回路。
【０１０４】
（付記８）前記容量素子がスイッチ部とは独立の可変容量回路で構成されてなり、
前記可変容量回路は複数の電界効果トランジスタを具備し、制御端子からの信号が該電界効果トランジスタ列を構成する各電界効果トランジスタのゲート端子に入力されるよう構成されてなる付記１記載のスイッチ回路。
【０１０５】
（付記９）前記容量素子は、可変容量回路を構成する電界効果トランジスタのドレインとソースとの間に接続されてなる付記１記載のスイッチ回路。
【符号の説明】
【０１０６】
１                            第１の高周波端子
２                            第２の高周波端子
３                            第３の高周波端子
４                            第４の高周波端子
１１〜１９                    制御端子
２１                          第１のスイッチ部
２２                          第２のスイッチ部
２３                          第３のスイッチ部
３１〜３９，１３１〜１３６    ＦＥＴ
４１〜４９，１４１〜１４６    抵抗素子
５１〜５９                    インダクタ素子
６１〜６９                    容量素子
７１                          インダクタ回路
８１                          スイッチ
９１                          可変容量回路
９２                          論理回路部
１０１，１０２，１０３        ｎ層
１０４                        ｐ層
１０５                        ｐ基盤
１０６                        ドレイン電極
１０７                        ソース電極
１０８                        ゲート電極
１５１〜１５４                論理積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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