(57)【要約】      （修正有）【課題】第１の導電層が素子分離領域のシーム内にまで形成されることを防止する。この結果、第１の導電層が電気的にショートすることを防止して、歩留まり低下を防止する半導体装置およびその製造方法を提供する。【解決手段】素子分離絶縁膜２０，３０に囲まれた活性領域１０１と、活性領域１０１から素子分離領域２００に渡って連続して延在するゲート溝３１０と、活性領域１０１および素子分離領域２００内に位置するゲート溝３１０の内壁面を覆う第１の絶縁膜２１、２２と、ゲート溝３１０の内部を埋設する第１の導電層と、第１の導電層の上表面を覆うキャップ絶縁膜を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
素子分離絶縁膜で埋設された素子分離領域と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域から前記素子分離領域に渡って連続して延在するゲート溝と、
前記活性領域および前記素子分離領域内に位置する前記ゲート溝の内壁面を覆う第１の絶縁膜と、
前記第１の絶縁膜を覆い、前記ゲート溝の内部を埋設し、その上表面が前記活性領域の上面より窪んで段差を形成する第１の導電層と、
前記第１の導電層の上表面を覆い、前記活性領域の上面との段差を埋設するキャップ絶縁膜を備えることを特徴とする半導体装置。
【請求項２】
２つの前記ゲート溝を有し、
前記２つのゲート溝に挟まれた前記活性領域である第１の拡散層と、
前記ゲート溝と素子分離絶縁膜に囲まれた前記活性領域である第２の拡散層と、
前記第１の拡散層と接続された第１のコンタクトプラグと、
前記第１のコンタクトプラグに接続された第２の導電層と、
前記第２の拡散層と接続された第２のコンタクトプラグと、
前記第２のコンタクトプラグに接続された第３の導電層と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
概ね平行に配置された２つの前記ゲ−ト溝があって、前記素子分離領域において前記２つのゲート溝に挟まれた前記素子分離絶縁膜は前記２つのゲート溝の各々の側面から側面までの間を貫通する空隙を有し、
少なくとも前記ゲート溝の側面にある前記空隙の開口部を閉塞させる前記第１の絶縁膜を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記空隙を有する素子分離絶縁膜がシリコン窒化膜であって、空隙の開口部を閉塞させる第１の絶縁膜がシリコン酸化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の絶縁膜がシリコン酸化膜、シリコン酸窒化膜およびシリコン窒化膜のいずれかであることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項６】
前記第１の絶縁膜が金属元素の酸化物を含むことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項７】
前記活性領域内に位置する前記ゲート溝の内壁面と、前記第１の絶縁膜との間に更に、第２の絶縁膜を有することを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記第１の導電層が少なくともＴｉ、ＷあるいはＴａを含有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記第１の導電層がワード線であり、前記第２の導電層がビット線であり、前記第３の導電層がメモリセルキャパシタの下部電極であって、
前記下部電極を覆う容量絶縁膜と、
前記容量絶縁膜を覆うメモリセルキャパシタの上部電極と、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
活性領域を囲む素子分離溝を形成する工程と、
前記素子分離溝を素子分離絶縁膜で埋設することにより素子分離領域を形成する工程と、
前記活性領域から前記素子分離領域に渡って連続する２つのゲート溝を形成する工程と、
前記活性領域および素子分離領域内に位置するゲート溝の内壁面を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を覆い、前記ゲート溝の内部を埋設するように第１の導電層を形成する工程と、
前記第１の導電層を、その上表面が前記活性領域の上面よりも窪んで段差を形成するように除去する工程と、
前記第１の導電層の上表面を覆うキャップ絶縁膜を形成する工程と、
前記ゲート溝以外の前記キャップ絶縁膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記２つのゲート溝を形成する工程の後で、前記第１の絶縁膜を形成する工程の前に更に、
前記活性領域内に位置する前記ゲート溝の内壁面を熱酸化して第２の絶縁膜を形成する工程を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記素子分離領域を形成する工程は、
前記素子分離溝の上表面が閉じるようにシリコン窒化膜をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する工程と、
前記シリコン窒化膜を、その上表面が前記活性領域の上面より窪んで段差部分を形成する様に除去する工程と、
前記段差部分をシリコン酸化膜で埋設する工程と、
を備えることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積させた絶縁膜であることを特徴とする請求項１０〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１の絶縁膜は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積させたシリコン酸化膜あるいはシリコン窒化膜を、さらに酸化雰囲気中で熱処理を施して形成することを特徴とする請求項１０〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁膜をプラズマ窒化することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体基板に設けられた溝内に絶縁膜を埋め込むことで形成した素子分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を有する半導体装置が用いられている。この半導体装置では、ＳＴＩで区画された領域が活性領域となる。また、従来から、トランジスタのゲート長を稼ぐため、半導体基板にＳＴＩ用の溝とは別にゲート溝を形成し、このゲート溝にゲート電極を埋め込む方法が用いられている。
【０００３】
特許文献１（特開２０１１−１５９７３９号公報）には、ＳＴＩで分離された活性領域が形成され、ゲート電極が埋め込み配線として形成された半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５９７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置（例えば、ＤＲＡＭ）の微細化の進行により、ＳＴＩ用の溝のアスペクト比が大きくなり、この溝を絶縁膜で埋設することが難しくなっている。特に、ＳＴＩ用の溝を形成する際には、ボーイング形状が生じやすくなっている。
【０００６】
図１２は、従来の方法によるメモリセル領域２の一部の製造工程を表す斜視図である。具体的には、図１２Ａは、半導体基板１００内に素子分離領域２００を形成し、ゲート溝３１０を形成するためのエッチングをした後の状態を表す。図１２Ｂは半導体基板１００内に形成したゲート溝３１０の内壁上へゲート絶縁膜３１１を形成後、ゲート溝３１０内を埋設するようにバリアメタル層３１２ａおよびメタル層３１２ｂを形成し、更にバリアメタル層３１２ａおよびメタル層３１２ｂをエッチバックした後の状態を表す。
【０００７】
図１２Ａに示すように、従来の方法では、ＬＰ−ＣＶＤ（減圧ＣＶＤ）法で形成したシリコン窒化膜（ＬＰ−ＳｉＮ膜）３０ａと、ＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法で形成したシリコン酸化膜（ＨＤＰ−ＳｉＯ2膜）２０ａを用いて、ＳＴＩ用の溝を埋設していた。ここで、ＳＴＩ用の溝がボーイング形状を有していると、ＳＴＩ用の溝を埋設後のＬＰ−ＳｉＮ膜３０ａ内にシーム（空隙）Ｅ２が生じる。
【０００８】
次に、図１２Ｂに示すように、半導体基板１００の露出した表面を熱酸化することにより、ゲート溝３１０の内壁面上に、シリコン酸化膜２１からなるゲート絶縁膜３１１を形成する。しかし、このゲート絶縁膜３１１の形成後にも、ＬＰ−ＳｉＮ膜３０ａ内のシーム（空隙）Ｅ２はそのまま残る。従って、ゲート溝３１０内に埋め込みワード線３００用のバリアメタル層３１２ａおよびメタル層３１２ｂ等の導電膜を成膜する際に、これらの導電膜がシーム（空隙）Ｅ２の内部に残留することとなっていた。この結果、このシームＥ２内の導電膜によって隣接する埋め込みワード線３００同士を電気的にショートさせ、深刻な歩留まり低下の原因となっていた。
【課題を解決するための手段】
【０００９】
一実施形態は、
素子分離絶縁膜で埋設された素子分離領域と、
前記素子分離絶縁膜に囲まれた活性領域と、
前記活性領域から前記素子分離領域に渡って連続して延在するゲート溝と、
前記活性領域および前記素子分離領域内に位置する前記ゲート溝の内壁面を覆う第１の絶縁膜と、
前記第１の絶縁膜を覆い、前記ゲート溝の内部を埋設し、その上表面が前記活性領域の上面より窪んで段差を形成する第１の導電層と、
前記第１の導電層の上表面を覆い、前記活性領域の上面との段差を埋設するキャップ絶縁膜を備えることを特徴とする半導体装置に関する。
【００１０】
他の実施形態は、
活性領域を囲む素子分離溝を形成する工程と、
前記素子分離溝を素子分離絶縁膜で埋設することにより素子分離領域を形成する工程と、
前記活性領域から前記素子分離領域に渡って連続する２つのゲート溝を形成する工程と、
前記活性領域および素子分離領域内に位置するゲート溝の内壁面を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を覆い、前記ゲート溝の内部を埋設するように第１の導電層を形成する工程と、
前記第１の導電層を、その上表面が前記活性領域の上面よりも窪んで段差を形成するように除去する工程と、
前記第１の導電層の上表面を覆うキャップ絶縁膜を形成する工程と、
前記ゲート溝以外の前記キャップ絶縁膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１１】
第１の導電層が素子分離領域のシーム内にまで形成されることを防止できる。この結果、第１の導電層が電気的にショートすることを防止して、歩留まり低下を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体装置を示す図である。
【図２】実施例１の半導体装置を表す斜視図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図８】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図９】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を表す図である。
【図１２】従来技術の問題点を説明する図である。
【発明を実施するための形態】
【００１３】
以下に、本発明を適用した実施形態である半導体装置及びその製造方法について図面を参照して説明する。この実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００１４】
図１は本発明の一実施形態に係る半導体装置を表す図である。図１Ａは平面図を表し、図１Ｂ、１Ｃおよび１Ｄはそれぞれ、図１ＡのＡ−Ａ’方向、Ｂ−Ｂ’方向、およびＣ−Ｃ’方向の断面図を表す。
【００１５】
まず、図１Ａの平面図を参照して、本実施形態の半導体装置の主要部分の配置について説明する。本実施形態の半導体装置は、半導体基板１００上に形成されたメモリセル領域２と、その周囲に配置される周辺回路領域と、を有するＤＲＡＭを構成しているが、図１ではメモリセル領域２の一部のみを示している。本実施形態では、半導体基板１００をｐ型のシリコン単結晶として説明するが、これに限るものではなく、ｎ型のシリコン単結晶や化合物半導体などであっても良い。
【００１６】
メモリセル領域２は、Ｘ方向（第２方向）に傾斜するＸ’方向（第３方向）に延在する第１素子分離領域２００Ａと、Ｘ方向に垂直な方向となるＹ方向（第１方向）に延在する第２素子分離領域２００Ｂと、第１素子分離領域２００ＡによってＹ方向に分離され第２素子分離領域２００ＢによってＸ’方向に分離される半導体基板１００からなる島状の活性領域１０１を有している。図１Ａでは、活性領域１０１はＸ’方向に長辺を有する平行四辺形で示されているが、これに限るものではなく、平行四辺形の４つの角が丸まった長楕円形であっても良い。複数の活性領域１０１は、各々のＹ方向の幅およびＸ方向の幅が等しくなっている。さらに、活性領域１０１は等ピッチ間隔でＸ’方向及びＹ方向に繰り返し配置される構成となっている。Ｙ方向に隣接する活性領域１０１の間隔は特に制限されない。活性領域１０１の間隔は、活性領域１０１のＹ方向の幅と同じとすることもでき、それより小さい寸法としても良い。本実施形態の半導体装置では、後述するビットラインが延在するＸ方向（第２方向）に傾斜したＸ’方向（第３方向）に延在する活性領域１０１がＹ方向の直線上に整列して繰り返し配置されていることが必要である。
【００１７】
複数の第１素子分離領域２００Ａおよび複数の活性領域１０１に跨って、Ｙ方向に直線で延在する２つの埋め込みワード線３００（図１Ａでは、第１ワード線３００Ａおよび第２ワード線３００Ｂとして示す）が配置されている。図１Ａでは一部の構成が省略されているが、第１ワード線３００Ａおよび第２ワード線３００Ｂは、隣接する第２素子分離領域２００Ｂの間に均等間隔で配置されている。すなわち、各々の第２素子分離領域２００Ｂと第１ワード線３００Ａおよび第２ワード線３００Ｂは、同一の幅、および間隔で配置されている。第１ワード線３００Ａおよび第２ワード線３００Ｂは対応するトランジスタのゲート電極として機能する。これにより、Ｘ’方向に延在する一つの島状の活性領域１０１は、第２素子分離領域２００Ｂと第１ワード線３００Ａに隣接する第１容量コンタクト接続領域８Ａと、第１ワード線３００Ａの真下でチャネルとして機能する第１サドルフィン６Ａと、第１ワード線３００Ａと第２ワード線３００Ｂに隣接するビット線コンタクト接続領域７と、第２ワード線３００Ｂの真下でチャネルとして機能する第２サドルフィン６Ｂと、第２ワード線３００Ｂと第２素子分離領域２００Ｂに隣接する第２容量コンタクト接続領域８Ｂと、で構成されている。第１容量コンタクト接続領域８Ａと、第１ワード線３００Ａと、第１サドルフィン６Ａと、ビット線コンタクト接続領域７と、で第１メモリセルトランジスタ４Ａが構成される。また、ビット線コンタクト接続領域７と、第２ワード線３００Ｂと、第２サドルフィン６Ｂと、第２容量コンタクト接続領域８Ｂと、で第２メモリセルトランジスタ４Ｂが構成される。したがって、ビット線コンタクト接続領域７は、二つのメモリセルトランジスタ４Ａと４Ｂで共有される構成となっている。
【００１８】
各々のビット線コンタクト接続領域７上にはビット線コンタクトプラグ５１１が設けられている。図１Ａでは一部の構成が省略されているが、各々のビット線コンタクトプラグ５１１に接続してＸ方向に延在するビットライン５００（以下、ＢＬ５００と記載する）が配置されている。第２素子分離領域２００Ｂと第１ワード線３００Ａと２つのＢＬ５００で囲まれた領域、および第２素子分離領域２００Ｂと第２ワード線３００Ｂと２つのＢＬ５００で囲まれた領域にそれぞれ、容量コンタクト７００が設けられ、各々の容量コンタクト接続領域８と電気的に接続している。各々の容量コンタクト７００上にはキャパシタ（図示せず）が設けられている。
【００１９】
次に、図１Ｂ〜Ｄの断面図を参照する。半導体基板１００の表面にＸ方向（第２方向）に等間隔で、Ｙ方向（第１方向）に延在し、シリコン窒化膜３０とシリコン酸化膜２０からなる第２素子分離領域２００Ｂが配置されている。ここで、微細化が進んだことにより、素子分離領域２００の側面Ｅ１がボーイング形状を有し、シリコン窒化膜３０の中央部にシームＥ２が発生する。しかしながら、本実施形態では、ゲート溝３１０の開口後、シームＥ２をカバレッジの良いシリコン窒化膜（例えば、ＡＬＤ法で形成したシリコン酸化膜２２；以下、ＡＬＤ−ＳｉＯ2膜２２と記載する）で充填する。また、ゲート溝３１０の内壁面に成長したＡＬＤ−ＳｉＯ2膜２２を酸化することで、ゲート絶縁膜３１１の一部とする。隣接する第２素子分離領域２００Ｂの間には、均等間隔で２つのゲート溝３１０が配置されている。ゲート溝３１０は、第１素子分離領域２００Ａでは第１素子分離領域２００Ａの最深部より浅く（例えば、深さ２／３程度）、活性領域１０１ではさらに浅く（例えば、深さ１／３程度）、形成されており、サドルフィン６を形成している。ゲート溝３１０の下の活性領域１０１は、セルトランジスタがＯＮ状態のときに、チャネル１０３となる。
【００２０】
ゲート溝３１０の内壁面上には順に、シリコン酸化膜２１（第２の絶縁膜）と、ＡＬＤ−ＳｉＯ2膜２２（第１の絶縁膜）が形成されており、ゲート絶縁膜３１１を構成している。ゲート溝３１０の内部には、ゲート絶縁膜３１１を介してバリアメタル層３１２ａと、メタル層３１２ｂと、からなるメタルワード線３１２が、各々埋設されている。バリアメタル層３１２ａおよびメタル層３１２ｂは、第１の導電層を構成する。メタルワード線３１２の上面を覆い、活性領域１０１の上面と第１の導電層との段差を埋設するようにキャップ絶縁膜３１３が配置されている。キャップ絶縁膜３１３は、半導体基板１００の表面よりも高く突き出している。この各々のゲート溝３１０内に形成されたバリアメタル層３１２ａ、メタル層３１２ｂ、およびキャップ絶縁膜３１３が埋め込みワード線（埋め込みゲート電極）３００となる。図１Ｂに示すように、各々の埋め込みワード線３００を挟んだ活性領域１０１の両側には、拡散層１０２が形成されている。
【００２１】
キャップ絶縁膜３１３間を埋設するように、半導体基板１００上には第１層間絶縁膜４００が設けられている。ビット線コンタクト接続領域７を構成する第１の拡散層の上面には、第１層間絶縁膜４００を貫通するビット線コンタクトプラグ５１１（第１のコンタクトプラグ）およびビット線コンタクトプラグ５１１の上面に接続されＸ方向に延在するＢＬ５００（第２の導電層）の下層５１２と上層５１３およびキャップ絶縁膜５１４が積層配置され、配線の形状に形成されている。なお、本実施形態では、ビット線コンタクトプラグ５１１とＢＬ５００の下層５１２を分けているが、ビット線コンタクトプラグ５１１とＢＬ５００の下層５１２を一体形成してもかまわない。ＢＬ５００の下層５１２と上層５１３およびキャップ絶縁膜５１４の側面には、シリコン窒化膜からなるサイドウォール絶縁膜５１５が設けられている。下層５１２と、上層５１３と、キャップ絶縁膜５１４、およびサイドウォール絶縁膜５１５と、でＢＬ５００を形成している。
【００２２】
ＢＬ５００を覆うように、全面にシリコン酸化膜からなる第２層間絶縁膜６００が設けられている。容量コンタクト接続領域８を構成する第２の拡散層の上面には、第２層間絶縁膜６００および第１層間絶縁膜４００を貫通して、容量コンタクトプラグ７００（第２のコンタクトプラグ）が接続されている。容量コンタクトプラグ７００の上面を含む全面にシリコン窒化膜からなるストッパー膜７８０とシリコン酸化膜からなる第３層間絶縁膜７９０が設けられている。容量コンタクトプラグ７００の上面に到達するように第３層間絶縁膜７９０とストッパー膜７８０を貫通するシリンダーホール８１０を開口し、シリンダーホール８１０の内側と底部を覆うように下部電極８１１（第３の導電層）が設けられている。これにより、下部電極８１１は、容量コンタクトプラグ７００の上面に接続する。下部電極８１１の表面を覆うように、容量絶縁膜８１２および上部電極８１３が設けられ、下部電極８１１と容量絶縁膜８１２および上部電極８１３により、キャパシタ８００を構成している。キャパシタ８００を覆うように、第４層間絶縁膜９００が設けられている。第４層間絶縁膜９００を貫通する配線コンタクト９１０が設けられ、配線コンタクト９１０の上面には、配線９２０が接続されている。配線９２０を覆うように、保護絶縁膜９３０が全面に設けられている。
【００２３】
次に、図２ＡおよびＢを用いて、本実施形態の半導体装置の構造を説明する。なお、図２は、メモリセル領域２の一部の製造工程を表す斜視図であり、各主要部分の配置は図１Ａ〜Ｄに従うものとする。より具体的には、図２Ａは素子分離領域２００を形成し、ゲート溝３１０を形成するためのエッチングをした後の状態を表す。図２Ｂはゲート溝３１０の内壁上へ、熱酸化によるシリコン酸化膜２１およびＡＬＤ法によるシリコン酸化膜（ＡＬＤ−ＳｉＯ2膜）２２を形成した後の状態を表す。
【００２４】
先ず、図２Ａに示すように、半導体基板１００内に素子分離溝を形成した後、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；減圧ＣＶＤ）法によりシリコン窒化膜（ＬＰ−ＳｉＮ膜）３０を形成する。この後、エッチバックにより、シリコン窒化膜３０を、その上表面が活性領域１０１の上面より窪んで段差部分を形成する様に除去する。次に、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；高密度プラズマＣＶＤ）法で形成したシリコン酸化膜（ＨＤＰ−ＳｉＯ2膜）２０を用いて、ＳＴＩ用の溝の段差部分を埋設する。これにより、素子分離領域２００を形成する。この際、素子分離領域２００の側面にボーイング形状が生じるため、素子分離領域２００の下層にあたるシリコン窒化膜３０内に、シーム（空隙）Ｅ２が発生する。このシームＥ２は、素子分離領域２００の上層にあたるシリコン酸化膜２０で閉塞される。しかし、マスク膜３０１をマスクにしてゲート溝３１０を開口した時に、このシームＥ２は、ゲート溝３１０における素子分離領域２００と交差する部分の側面に現れる。
【００２５】
次に、図２Ｂに示すように、ゲート絶縁膜３１１として、半導体基板１００を熱酸化することにより、ゲート溝３１０の内壁面上にシリコン酸化膜２１（第２の絶縁膜）を形成した後、カバレッジの良いＡＬＤ−ＳｉＯ2膜２２（第１の絶縁膜）をゲート溝３１０の内壁面を含む半導体基板１００の全面に形成する。この際、ＡＬＤ−ＳｉＯ2膜２２は、ゲート絶縁膜として必要な厚さ（例えば、５ｎｍ）を有し、かつゲート溝３１０の内壁面に露出したシームＥ２内を閉塞するように成膜する。次に、ゲート溝３１０の内壁面を含む半導体基板１００の全面に成膜されたＡＬＤ−ＳｉＯ2膜２２をさらに酸化雰囲気中での熱処理により酸化して、より緻密化する。なお、ＡＬＤ−ＳｉＯ2膜２２を更にプラズマ窒化しても良い。
【００２６】
上記のように、本実施形態では、シーム（空隙）Ｅ２をＡＬＤ−ＳｉＯ2膜２２で閉塞している（図１Ｄの「Ｅ２／２２」に相当する）。このため、後の工程でワード線３００を形成する際に、バリアメタル層３１２ａやメタル層３１２ｂがシームＥ２内にまで入り込んで、隣り合うワード線３００同士が短絡することを防止できる。この結果、歩留まり低下を防止することができる。また、シームＥ２内へのＡＬＤ−ＳｉＯ2膜２２の形成と、ゲート溝３１０の内壁面上へのＡＬＤ−ＳｉＯ2膜２２の形成を同時に行うことができるため、工程数の増加を最小限とすることができる。
【００２７】
次に、本実施形態の半導体装置の製造方法に関して、図３〜図１１を使用して説明する。なお、各図において、Ａ図は平面図を表し、Ｂ図、Ｃ図およびＤ図はそれぞれ、Ａ図のＡ−Ａ’方向、Ｂ−Ｂ’方向、およびＣ−Ｃ’方向の断面図を表す。
【００２８】
図３に示すように先ず、公知の方法で、半導体基板１００上に、素子分離溝を形成する。次に、素子分離溝を埋設するようにシリコン窒化膜３０と、シリコン酸化膜２０からなる素子分離絶縁膜を形成することにより、素子分離領域２００を形成する。この際、素子分離溝の側面Ｅ１にはボーイング形状が生じ、シリコン窒化膜３０の中央部にはシームＥ２が発生する。図３Ｄに示すように、このシームＥ２は、素子分離領域２００の延在方向（Ｘ’方向）に沿って延在する。次に、活性領域１０１の表面に不純物を注入することにより、ＳＤ（ソースおよびドレイン）拡散層１０２を形成する。
【００２９】
図４に示すように、半導体基板１００上の全面に、シリコン窒化膜からなるマスク膜３０１を成膜する。
【００３０】
図５に示すように、リソグラフィ技術とドライエッチング技術を利用して、半導体基板１００内に、Ｙ方向に延在するゲート溝３１０を開口する。この際、ゲート溝３１０は、活性領域１０１では浅く、素子分離領域２００では深くなるようにエッチング条件を調整する。ただし、このエッチング条件は、ゲート溝３１０の最深部分の深さが素子分離領域２００の深さよりも浅くなるようにする。これにより、素子分離領域２００よりも上方に突出した凸状の活性領域１０１が形成される。このようにゲート溝３１０内に鞍型に残された活性領域１０１をサドルフィン６と称し、トランジスタのＯＮ状態の時には、その表面部分がチャネル１０３となる。図５Ａに示したように、ゲート溝３１０はＹ方向に延在し、素子分離領域２００はＸ’方向に延在する。このため、図５Ｄに示すように、ゲート溝３１０と素子分離領域２００が交差する部分で、素子分離領域２００内をＸ’方向に延在するシーム（空隙）Ｅ２が、ゲート溝３１０の表面に現れる。
【００３１】
図６に示すように、ゲート溝３１０の内壁面を含む露出した半導体基板１００の表面を熱酸化することにより、シリコン酸化膜２１（第２の絶縁膜）を形成する。次に、カバレッジの良い絶縁膜、例えば、ＡＬＤ−ＳｉＯ2膜２２（第１の絶縁膜）を、ゲート溝３１０の内壁面を含む半導体基板１００の全面に、ゲート絶縁膜として必要な厚さ（例えば、５ｎｍ）で形成する。この際、ＡＬＤ−ＳｉＯ2膜２２は、シーム（空隙）Ｅ２を閉塞するように成膜する。次に、ＡＬＤ−ＳｉＯ2膜２２をさらに酸化して、より緻密化する。これにより、シリコン酸化膜２１およびＡＬＤ−ＳｉＯ2膜２２からなるゲート絶縁膜３１１が形成される。
【００３２】
図７に示すように、ゲート溝３１０の内壁面を含む半導体基板１００の全面に、薄い窒化チタン膜１１と、タングステン膜１２を形成する。この際、ゲート溝３１０を埋設するように、これらの膜を成膜する。前述したように、ゲート溝３１０の内壁面上にはＡＬＤ−ＳｉＯ2膜２２が形成されており、素子分離領域２００のシームＥ２内はＡＬＤ−ＳｉＯ2膜２２によって閉塞されている。従って、窒化チタン膜１１およびタングステン膜１２の成膜時に、これらの膜がシームＥ２内にまで形成されることを防止できる。この結果、後の工程で形成する、隣接する埋め込みワード線３００がショートすることを防止できる。
【００３３】
図８に示すように、窒化チタン膜１１およびタングステン膜１２のエッチバックを行い、ゲート溝３１０の底部にのみこれらの膜を残留させる。すなわち、窒化チタン膜１１およびタングステン膜１２の上表面が活性領域１０１の上面より窪んで段差を形成するように、その上表面を後退させる。これにより、タングステン膜からなるメタル層３１２ｂと、窒化チタン膜からなるバリアメタル層３１２ａを形成する。メタル層３１２ｂおよびバリアメタル層３１２ａは、第１の導電層を構成する。この際、メタル層３１２ｂであるタングステン膜の上面は、ＳＤ拡散層１０２の下端よりも下に位置するようにする。なお、このエッチバックにより、ゲート溝３１０上部のタングステン膜１２よりも上に露出するゲート絶縁膜３１１も削られて薄くなる。
【００３４】
図９に示すように、ゲート溝３１０を埋設するようにシリコン酸化膜であるキャップ絶縁膜３１３を成膜した後、ＣＭＰによりマスク膜３０１をストップ膜としてキャップ絶縁膜３１３を研磨する。これにより、バリアメタル層３１２ａ、メタル層３１２ｂおよびキャップ絶縁膜３１３からなる埋め込みワード線３００（図９Ａでは３００Ａおよび３００Ｂとして表示）が出来上がる。
【００３５】
図１０に示すように、ウェットエッチングにより、シリコン窒化膜からなるマスク膜３０１を除去する。この結果、シリコン酸化膜であるキャップ絶縁膜３１３が半導体基板１００の表面から突出した状態となる。次に、キャップ絶縁膜３１３の突出を埋設するように、シリコン酸化膜である第１層間絶縁膜４００を半導体基板１００全面に成膜した後、ＣＭＰにより平坦化する。
【００３６】
図１１に示すように、公知の方法により、ビット線コンタクトプラグ５１１、ＢＬ５００、第２層間絶縁膜６００、容量コンタクトプラグ７００、ストッパー膜７８０、第３層間絶縁膜７９０、キャパシタ８００、第４層間絶縁膜９００、配線コンタクト９１０、配線９２０、保護絶縁膜９３０を形成する。これにより、本実施形態の半導体装置が完成する。
【００３７】
なお、上記実施形態では、シームＥ２（空隙）内を埋設するように絶縁膜２２を形成した。しかし、絶縁膜２２は、少なくともバリアメタル層３１２ａを形成する前に、シームＥ２（空隙）の開口部（素子分離領域２００内に位置するゲート溝３１０内壁側面の開口部；図１Ｄの太線１０で表される開口部）を閉塞させるものであれば良い。このため、絶縁膜２２は、ゲート絶縁膜として機能し、かつ少なくともシームＥ２（空隙）の開口部を閉塞させる程度のカバレッジを有するものであれば良い。
【００３８】
上記実施形態では、絶縁膜２２として、ＡＬＤ−ＳｉＯ2膜２２を形成した。しかし、絶縁膜２２の材料は、シームＥ２（空隙）内を閉塞させる程度のカバレッジを実現でき、かつゲート絶縁膜として使用可能な種々の材料であれば特に限定されない。絶縁膜２２としては例えば、ＡＬＤ法で形成したシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、シリコン酸化膜よりも高い誘電率を有する高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜とも呼ばれる）等を使用することができる。高誘電率絶縁膜の材料としては例えば、金属元素の酸化物を含む膜を挙げることができる。より具体的には、高誘電率絶縁膜の材料としては、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を用いることができる。また、絶縁膜２２の成膜後、熱酸化により膜を緻密化させることが好ましい。
【００３９】
上記実施形態では、第１の導電層として、タングステン膜からなるメタル層３１２ｂと、窒化チタン膜からなるバリアメタル層３１２ａを形成した。しかし、第１の導電層はこれらの層に限定されるわけではなく、第１の導電層は少なくともＴｉ、ＷあるいはＴａを含有することが好ましい。
【符号の説明】
【００４０】
２  メモリセル領域
４Ａ  第１メモリセルトランジスタ
４Ｂ  第２メモリセルトランジスタ
６Ａ  第１サドルフィン
６Ｂ  第２サドルフィン
７  ビット線コンタクト接続領域
８Ａ  第１容量コンタクト接続領域
８Ｂ  第２容量コンタクト接続領域
１１  窒化チタン膜
１２  タングステン膜
２０  シリコン酸化膜
２２、３０  シリコン窒化膜
１００  半導体基板
１０１  活性領域
１０２  ＳＤ拡散層
１０３  チャネル
２００  素子分離領域
２００Ａ  第１素子分離領域
２００Ｂ  第２素子分離領域
３００、３００Ａ、３００Ｂ  埋め込みワード線
３０１  マスク膜
３１０  ゲート溝
３１１  ゲート絶縁膜
３１２ａ  バリアメタル層
３１２ｂ  メタル層
３１２  メタルワード線
３１３  キャップ絶縁膜
４００  第１層間絶縁膜
５００  ビットライン
５１１  ビット線コンタクトプラグ
５１２  ビットラインの下層
５１３  ビットラインの上層
５１４  キャップ絶縁膜
５１５  サイドウォール絶縁膜
６００  第２層間絶縁膜
７００  容量コンタクト
７８０  ストッパー膜
７９０  第３層間絶縁膜
８００  キャパシタ
８１０  シリンダーホール
８１１  下部電極
８１２  容量絶縁膜
８１３  上部電極
９００  第４層間絶縁膜
９１０  配線コンタクト
９２０  配線
９３０  保護絶縁膜
Ｅ１  素子分離領域の側面
Ｅ２  シーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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