(57)【要約】      （修正有）【課題】センスアンプの微細化に対応しつつ、コンタクト不良を低減する半導体記憶装置を提供する。【解決手段】センスアンプ部のコンタクト電極ＳＣ１〜ＳＣ１０の長径は、周辺回路のコンタクト電極の長径より小さく、センスアンプ部のコンタクト電極ＣＧ３〜ＣＧ６の長径は、周辺回路のコンタクト電極の長径より小さく、センスアンプ部のコンタクト電極ＳＣ１〜ＳＣ１０の長径は、メモリセルアレイのビットコンタクト電極の長径より大きい。【選択図】図６
2014049472.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するｍ（ｍは２以上の整数）本のビット線と、
ｋ（ｋは２以上ｍ以下の整数）本のビット線の配置幅内に前記ビット線の方向に１個づつ配置され、各ビット線の電位に基づいて、前記メモリセルに記憶されているデータを判定するｋ個のセンスアンプと、
前記メモリセルアレイの周辺部に設けられた周辺回路と、
前記センスアンプのアクティブ領域に接続される第１のコンタクト電極と、
前記メモリセルアレイのアクティブ領域に接続される第２のコンタクト電極と、
前記周辺回路のアクティブ領域に接続される第３のコンタクト電極とを備え、
前記センスアンプを構成するトランジスタが前記センスアンプの配置幅内に前記ビット線の方向に１個づつ配置され、前記トランジスタのゲート長方向が前記ビット線の方向と平行で、前記第１のコンタクト電極の長径方向が前記ビット線の方向と平行で、前記第１のコンタクト電極の長径は前記第２のコンタクト電極の長径より大きくかつ前記第３のコンタクト電極の長径より小さいことを特徴とする半導体記憶装置。
【請求項２】
メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するｍ（ｍは２以上の整数）本のビット線と、
ｋ（ｋは２以上ｍ以下の整数）本のビット線の配置幅内に前記ビット線の方向に１個づつ配置され、各ビット線の電位に基づいて、前記メモリセルに記憶されているデータを判定するｋ個のセンスアンプとを備え、
前記センスアンプを構成するトランジスタが前記センスアンプの配置幅内に前記ビット線の方向に１個づつ配置され、前記トランジスタのゲート長方向が前記ビット線の方向と平行で、前記トランジスタのアクティブ領域に接続されるコンタクト電極の長径方向が前記ビット線の方向と平行であることを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルアレイの周辺部に設けられた周辺回路をさらに備え、
前記トランジスタのアクティブ領域に接続されるコンタクト電極の長径は、前記周辺回路のアクティブ領域に接続されるコンタクト電極の長径より小さいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記センスアンプを構成するＰチャネルトランジスタのアクティブ領域に接続されるコンタクト電極の長径は、前記センスアンプを構成するＮチャネルトランジスタのアクティブ領域に接続されるコンタクト電極の長径より大きいことを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記センスアンプにおいてリダンダンシにて救済不可能なトランジスタのアクティブ領域に接続されるコンタクト電極の長径は、前記リダンダンシにて救済可能なトランジスタのアクティブ領域に接続されるコンタクト電極の長径より大きいことを特徴とする請求項２から４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリに用いられるメモリセルの微細化に伴ってビット線の配列ピッチが縮小されている。このため、ビット線の本数分だけ存在するセンスアンプも縮小され、センスアンプのコンタクト領域も微細化される。この結果、センスアンプのコンタクトの接触抵抗を十分に下げるための面積を確保できず、コンタクト不良が多発することがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８２９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、センスアンプの微細化に対応しつつ、コンタクト不良を低減することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、メモリセルアレイと、ワード線と、ｍ（ｍは２以上の整数）本のビット線と、ｋ（ｋは２以上ｍ以下の整数）個のセンスアンプが設けられている。メモリセルアレイは、メモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。ワード線は、前記メモリセルをロウ方向に選択する。ビット線は、前記メモリセルをカラム方向に選択する。センスアンプは、ｋ本のビット線の配置幅内に前記ビット線の方向に１個づつ配置され、各ビット線の電位に基づいて、前記メモリセルに記憶されている値を判定する。ここで、前記センスアンプを構成するトランジスタが前記センスアンプの配置幅内に前記ビット線の方向に１個づつ配置され、前記トランジスタのゲート長方向が前記ビット線の方向に等しく、前記トランジスタのアクティブ領域に接続されるコンタクト電極の長径方向が前記ビット線の方向と等しい。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のレイアウト構成を示す平面図である。
【図２】図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１のメモリセルアレイのビット線の本数分に対応したセンスアンプの配置例を示すブロック図である。
【図４】図４は、図３の１個のセンスアンプの構成例を示す回路図である。
【図５】図５は、図１のメモリセルアレイのビットコンタクト周辺のレイアウト構成例を示す平面図である。
【図６】図６は、図４のＦ部分のレイアウト構成例を示す平面図である。
【図７】図７は、図１の周辺回路に配置されたラッチ回路のレイアウト構成例を示す平面図である。
【図８】図８（ａ）および図８（ｂ）は、図２のＮＡＮＤセルユニット、図３のセンスアンプに用いられるトランジスタ、図７の周辺回路に用いられるトランジスタの構成例を示す断面図である。
【図９】図９（ａ）は、第２実施形態に係るセンスアンプに用いられるトランジスタのレイアウト構成例を示す平面図、図９（ｂ）は、第３実施形態に係るセンスアンプに用いられるトランジスタのレイアウト構成例を示す平面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置のレイアウト構成を示す平面図である。
図１において、半導体チップ１には、メモリセルアレイ２、３、ロウデコーダ４Ａ、４Ｂ、５Ａ、５Ｂ、ビット線制御回路６Ａ、６Ｂおよび周辺回路９が形成されている。ここで、ロウデコーダ４Ａ、４Ｂおよびビット線制御回路６Ａは、メモリセルアレイ２に対応して設けられ、ロウデコーダ５Ａ、５Ｂおよびビット線制御回路６Ｂは、メモリセルアレイ３に対応して設けられている。ビット線制御回路６Ａ、６Ｂにはセンスアンプ部７Ａ、７Ｂおよびカラムデコーダ８Ａ、８Ｂがそれぞれ設けられている。
【０００９】
各メモリセルアレイ２、３には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。
【００１０】
ここで、各メモリセルアレイ２、３は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。
【００１１】
図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｎには、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、各ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１２】
そして、各ブロックＢ１〜Ｂｎには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００１３】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることで各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍが構成されている。
【００１４】
そして、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。また、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ２を介してビット線ＢＬ１〜ＢＬｍにそれぞれ接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ１を介してソース線ＳＣＥに接続されている。
【００１５】
また、図１において、ロウデコーダ４Ａ、４Ｂは、メモリセルの読み出し動作、書き込み動作及び消去動作時において、メモリセルアレイ２のロウ方向のメモリセルを選択することができる。ロウデコーダ５Ａ、５Ｂは、メモリセルの読み出し動作、書き込み動作及び消去動作時において、メモリセルアレイ３のロウ方向のメモリセルを選択することができる。ビット線制御回路６Ａは、メモリセルアレイ２のビット線制御を行うことができる。ビット線制御回路６Ｂは、メモリセルアレイ３のビット線制御を行うことができる。カラムデコーダ８Ａは、メモリセルの読み出し動作、書き込み動作及び消去動作時において、メモリセルアレイ２のカラム方向のメモリセルを選択することができる。カラムデコーダ８Ｂは、メモリセルの読み出し動作、書き込み動作及び消去動作時において、メモリセルアレイ３のカラム方向のメモリセルを選択することができる。センスアンプ部７Ａは、メモリセルアレイ２のビット線ＢＬ１〜ＢＬｍの電位に基づいてメモリセルに記憶されている値を判別したり、書き込みデータに応じてビット線ＢＬ１〜ＢＬｍの電位を制御したりすることができる。センスアンプ部７Ｂは、メモリセルアレイ３のビット線ＢＬ１〜ＢＬｍの電位に基づいてメモリセルに記憶されている値を判別したり、書き込みデータに応じてビット線ＢＬ１〜ＢＬｍの電位を制御したりすることができる。周辺回路９は、外部から受け取ったコマンドやアドレスの授受を行ったり、コマンドおよびアドレスに基づいて、ロウデコーダ４Ａ、４Ｂ、５Ａ、５Ｂおよびビット線制御回路６Ａ、６Ｂの動作を制御したりすることができる。
【００１６】
そして、書き込み動作では、選択ブロックの選択ワード線に書き込み電圧（例えば２０Ｖ）が印加される。また、例えば、非選択ワード線にはセルトランジスタをオンさせるのに十分な中間電圧（例えば、１０Ｖ）が印加される。なお、チャネルカットのため、セルトランジスタをオンさせないための低電圧を非選択ワード線の一部に印加してもよい。また、選択ビット線には、書き込むデータに応じて書き込み電圧（例えば０Ｖ）、または、書き込み禁止電圧（例えば２．５Ｖ）が印加される。
【００１７】
また、セレクトゲート線ＳＧＤには、選択セルのしきい値を上昇させたい場合に選択セルがオンし、選択セルのしきい値を上昇させたくない場合に選択セルがオフする電圧、例えば、２．５Ｖが印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ１をオフさせるのに十分な低電圧が印加される。
【００１８】
そして、書き込み電圧がセンスアンプ部７Ａ、７Ｂを介して選択ビット線に印加されると、選択セルの制御ゲート電極に高電圧がかかり、選択セルの電荷蓄積層の電位が上昇する。このため、トンネル現象によって選択セルのチャネルから電荷が電荷蓄積層に注入され、選択セルのしきい値が上昇することで、選択セルの書き込み動作が実行される。
【００１９】
一方、書き込み禁止電圧がセンスアンプ部７Ａ、７Ｂを介して選択ビット線に印加されると、セレクトトランジスタＭＳ２がオフする。その結果、セルフブーストにより、選択ワード線に接続された選択セルのチャネルの電位が上昇し、選択セルのトンネル膜にかかる電位差が小さくなる。そのため、選択セルのチャネルから電荷が電荷蓄積層に注入されにくくなり、選択セルのしきい値がほとんど上昇しないため、選択セルの書き込み禁止動作が実行される。
【００２０】
読み出し動作では、選択ブロックの選択ワード線に読み出し電圧（例えば、０Ｖ）が印加され、非選択ワード線には、非選択セルをオンさせるのに十分な中間電圧（例えば、４．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な中間電圧（例えば、４．５Ｖ）が印加される。また、選択ビット線にプリチャージ電圧が印加され、ソース線ＳＣＥに０Ｖが印加される。
【００２１】
この時、選択セルのしきい値が読み出しレベルに達していない場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介して放電され、選択ビット線の電位が低い、ロウレベルになる。一方、選択セルのしきい値が読み出しレベルに達している場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介してほとんど放電されないので、選択ビット線の電位はプリチャージ電圧に近い、ハイレベルを保持する。
【００２２】
そして、センスアンプ部７Ａ、７Ｂにおいて、選択ビット線の電位がロウレベルかハイレベルかを判定することで選択セルのしきい値が読み出しレベルに達しているかどうかが判定され、選択セルに記憶されているデータが読み出される。
【００２３】
図３は、図１のメモリセルアレイのビット線の本数分に対応したセンスアンプの配置例を示すブロック図である。
図３において、ｍ本のビット線ＢＬ１〜ＢＬｍは、ｋ（ｋは２以上ｍ以下の整数）本のビット線ＢＬ１〜ＢＬｋごとに分割される。なお、バイナリ演算を容易化するため、ｋは２のべき乗であることが好ましい。そして、センスアンプ部７Ａには、各ビット線ＢＬ１〜ＢＬｋごとにセンスアンプＳＡ１〜ＳＡｋが設けられている。ここで、センスアンプＳＡ１〜ＳＡｋは、ｋ本のビット線ＢＬ１〜ＢＬｋの配置幅ＨＡ内にビット線方向に１個づつ配置される。このため、ビット線ＢＬ１〜ＢＬｍの配線ピッチをＰＨとすると、各センスアンプＳＡ１〜ＳＡｋの幅としてｋ×ＰＨ分だけ確保することができる。
【００２４】
例えば、ビット線ＢＬ１〜ＢＬｍの配列ピッチが６４ｎｍ、ｋ＝１６の場合、配置幅ＨＡは１０２４ｎｍとなり、センスアンプＳＡ１〜ＳＡｋはビット線方向に１６段分配置される。あるいは、微細化が進み、例えば、ビット線ＢＬ１〜ＢＬｍの配列ピッチが３２ｎｍとなり、ｋ＝１６ではセンスアンプＳＡ１〜ＳＡｋの配置幅を確保できない場合、ｋ＝３２に設定され、センスアンプＳＡ１〜ＳＡｋはビット線方向に３２段分配置される。
【００２５】
センスアンプＳＡ１〜ＳＡｋにおいて、配置幅ＨＡ内にはｐ（ｐは２以上ｋ以下の整数）本の配線Ｈ１〜Ｈｐがビット線方向に設けられている。なお、リソグラフィーを安定して行うには、配線Ｈ１〜Ｈｐの幅および間隔は均等かつ一定であることが好ましい。なお、センスアンプＳＡ１〜ＳＡｋの配線としては、相補データ伝送用の２本の配線と、電源線と、ラッチ間配線と、センスアンプ間配線の５本の配線が必要である。また、配線間カップリングによりラッチデータが反転するのを防止するためのシールド配線を加え、６本の配線を設けるようにしてもよい。
【００２６】
図４は、図３の１個のセンスアンプの構成例を示す回路図である。
図４において、各センスアンプＳＡ１〜ＳＡｋのビット線電位検出回路ＳＣはビット線ＢＬ１〜ＢＬｋにそれぞれ接続されている。また、例えば、センスアンプＳＡ１には、ｓ（ｓは正の整数）個のラッチ回路ＬＴ１〜ＬＴｓ、ｓ個のローカル転送トランジスタＮ１〜Ｎｓ、グローバル転送トランジスタＧｘおよびビット線電位検出回路ＳＣが設けられている。ここで、各ラッチ回路ＬＴ１〜ＬＴｓには、インバータＶ１、Ｖ２が設けられている。そして、インバータＶ１の出力がインバータＶ２の入力に接続され、インバータＶ２の出力がインバータＶ１の入力に接続されている。また、各ラッチ回路ＬＴ〜ＬＴｓの出力はローカル転送トランジスタＮ１〜Ｎｓをそれぞれ介してローカルバスＬＢＵＳに接続され、ローカルバスＬＢＵＳはビット線電位検出回路ＳＣに接続されている。なお、ローカルバスＬＢＵＳは、センスアンプＳＡ１内のラッチ回路ＬＴ１〜ＬＴｓ間でデータ転送を行うことができる。また、ローカルバスＬＢＵＳは、グローバル転送トランジスタＧｘを介してグローバルバスＧＢＵＳに接続されている。なお、グローバルバスＧＢＵＳを介して、センスアンプＳＡ１〜ＳＡｋのデータ転送を行うことができる。
【００２７】
図５は、図１のメモリセルアレイのビットコンタクト周辺のレイアウト構成例を示す平面図である。
図５において、ビット線ＢＬ１〜ＢＬ８がその配線方向に対する直交方向に配線ピッチＰＨで並列に配置されている。なお、ビット線ＢＬ１〜ＢＬ８の配線ピッチＰＨは、半導体集積回路におけるライン＆スペースの最小ピッチに対応させることができる。また、各ビット線ＢＬ１〜ＢＬ８の幅ＨＰは、概略、半導体集積回路における最小ピッチの１／２(ハーフピッチ)に対応させることができる。
【００２８】
また、ビット線ＢＬ１〜ＢＬ８の配線方向に対する直交方向にワード線ＷＬ１、ＷＬ２、ＷＬ１´、ＷＬ２´およびセレクトゲート線ＳＧＤ、ＳＧＤ´が並列に配置されている。ここで、セレクトゲート線ＳＧＤ、ＳＧＤ´間にはビットコンタクト電極ＢＣが設けられている。そして、ビットコンタクト電極ＢＣの上端はビット線ＢＬ１〜ＢＬ８に接続され、ビットコンタクト電極ＢＣの下端は、トレンチにて分離されたアクティブエリアにおいて、セレクトゲート線ＳＧＤ、ＳＧＤ´間に形成された高濃度不純物拡散層に接続されている。
【００２９】
図６は、図４のＦ部分のレイアウト構成例を示す平面図である。
図６において、図４のインバータＶ１にはラッチトランジスタＬＭ１、ＬＭ４が設けられ、図４のインバータＶ２にはラッチトランジスタＬＭ２、ＬＭ３が設けられている。そして、センスアンプＳＡ１の配置幅ＨＡ内には、ローカル転送トランジスタＮｓ、グローバル転送トランジスタＧｘおよびラッチトランジスタＬＭ１〜ＬＭ４がビット線方向に１個づつ配置されている。なお、ローカル転送トランジスタＮｓ、グローバル転送トランジスタＧｘおよびラッチトランジスタＬＭ１、ＬＭ２はＮチャネル電界効果トランジスタ、ラッチトランジスタＬＭ３、ＬＭ４はＰチャネル電界効果トランジスタを用いることができる。
【００３０】
すなわち、ＰウェルＰＷ１にはアクティブ領域Ａ１、Ａ２が設けられ、ＮウェルＮＷ１にはアクティブ領域Ａ３、Ａ４が設けられている。そして、ビット線と直交する方向にアクティブ領域Ａ１を横切るようにゲート電極Ｇ１〜Ｇ４が配置され、ゲート電極Ｇ１〜Ｇ４にて区切られた各アクティブ領域Ａ１にはＮ型不純物拡散層Ｊ１〜Ｊ５が形成されている。また、ビット線と直交する方向にアクティブ領域Ａ３を横切るようにゲート電極Ｇ５、Ｇ６が配置され、ゲート電極Ｇ５、Ｇ６にて区切られた各アクティブ領域Ａ３にはＰ型不純物拡散層Ｊ７〜Ｊ９が形成されている。すなわち、ゲート電極Ｇ１〜Ｇ６のゲート長方向がビット線方向と等しくなっている。また、アクティブ領域Ａ２にはＰ型不純物拡散層Ｊ６が形成され、アクティブ領域Ａ４にはＮ型不純物拡散層Ｊ１０が形成されている。なお、Ｐ型不純物拡散層Ｊ６は、ＰウェルＰＷ１のガードリングを構成することができ、０Ｖを印加することができる。Ｎ型不純物拡散層Ｊ１０は、ＮウェルＮＷ１のガードリングを構成することができ、チップ内部の電源電圧（例えば、１．８Ｖ〜３Ｖ程度）を印加することができる。
【００３１】
ここで、ローカル転送トランジスタＮｓ、グローバル転送トランジスタＧｘおよびラッチトランジスタＬＭ１〜ＬＭ４をビット線方向に１個づつ配置し、ゲート電極Ｇ１〜Ｇ６のゲート長方向をビット線方向と等しくすることにより、ゲート電極Ｇ１〜Ｇ６のゲート長およびゲート電極Ｇ１〜Ｇ６間の間隔がセンスアンプＳＡ１の配置幅ＨＡの制約を受けないようにすることができる。このため、センスアンプＳＡ１の配置幅ＨＡが狭い場合においても、ゲート電極Ｇ１〜Ｇ６のゲート長を確保しつつ、ゲート電極Ｇ１〜Ｇ６間のコンタクト領域を確保することができる。
【００３２】
また、ビット線方向に配線Ｈ１、Ｈ２、Ｈ３Ａ、Ｈ３Ｂ、Ｈ４、Ｈ５が配置されている。なお、配線Ｈ１、Ｈ２は相補データ伝送用配線、配線Ｈ４はラッチ間配線、配線Ｈ５はセンスアンプ間配線、配線Ｈ３Ａ、Ｈ３Ｂは電源線として用いることができる。配線Ｈ３Ａ、Ｈ３Ｂは同一ライン上に配置することができるので、１本分の配線領域を確保すればよい。
【００３３】
そして、配線Ｈ１は、コンタクト電極ＳＣ３を介してゲート電極Ｇ２、Ｇ３間のＮ型不純物拡散層Ｊ３に接続され、コンタクト電極ＳＣ９を介してゲート電極Ｇ６の片側のＰ型不純物拡散層Ｊ９に接続されている。さらに、配線Ｈ１は、コンタクト電極ＣＧ４、ＣＧ５をそれぞれ介してゲート電極Ｇ４、Ｇ５に接続されている。
【００３４】
配線Ｈ２は、コンタクト電極ＳＣ５を介してゲート電極Ｇ４の片側のＮ型不純物拡散層Ｊ５に接続され、コンタクト電極ＳＣ７を介してゲート電極Ｇ５の片側のＰ型不純物拡散層Ｊ７に接続されている。さらに、配線Ｈ２は、コンタクト電極ＣＧ３、ＣＧ６をそれぞれ介してゲート電極Ｇ３、Ｇ６に接続されている。
【００３５】
配線Ｈ３Ａは、コンタクト電極ＳＣ８を介してゲート電極Ｇ５、Ｇ６間のＰ型不純物拡散層Ｊ８に接続され、コンタクト電極ＳＣ１０を介してＮ型不純物拡散層Ｊ１０に接続されている。配線Ｈ３Ｂは、コンタクト電極ＳＣ４を介してゲート電極Ｇ３、Ｇ４間のＮ型不純物拡散層Ｊ４に接続され、コンタクト電極ＳＣ６を介してＰ型不純物拡散層Ｊ６に接続されている。
【００３６】
配線Ｈ４は、コンタクト電極ＳＣ２を介してゲート電極Ｇ１、Ｇ２間のＮ型不純物拡散層Ｊ２に接続されている。配線Ｈ５は、コンタクト電極ＳＣ１を介してゲート電極Ｇ１の片側のＮ型不純物拡散層Ｊ１に接続されている。
【００３７】
ここで、コンタクト電極ＳＣ１〜ＳＣ１０、ＣＧ３〜ＣＧ６の長径方向がビット線方向と等しくなるようにコンタクト電極ＳＣ１〜ＳＣ１０、ＣＧ３〜ＣＧ６を配置することができる。これにより、センスアンプＳＡ１の配置幅ＨＡが狭い場合においても、コンタクト電極ＳＣ１〜ＳＣ１０、ＣＧ３〜ＣＧ６のコンタクト面積を増大させることができ、接触不良を低減することができる。また、コンタクト電極ＳＣ１〜ＳＣ１０、ＣＧ３〜ＣＧ６の長径方向を揃えることにより、リソグラフィマージンを確保しやすくなり、コンタクト電極ＳＣ１〜ＳＣ１０、ＣＧ３〜ＣＧ６の微細化に対応することができる。
【００３８】
また、コンタクト電極ＳＣ７〜ＳＣ９の長径はコンタクト電極ＳＣ１〜ＳＣ５の長径よりも大きくすることが好ましい。これにより、ｎ型Ｓｉよりもｐ型Ｓｉの方がオーミック性の確保が困難な場合においても、コンタクト電極ＳＣ７〜ＳＣ９は、コンタクト電極ＳＣ１〜ＳＣ５と同等のオーミック性を確保することができる。
【００３９】
図７は、図１の周辺回路に配置されたラッチ回路のレイアウト構成例を示す平面図である。
図７において、このラッチ回路には、ローカル転送トランジスタＮｐ、グローバル転送トランジスタＧｐおよびラッチトランジスタＰＭ１〜ＰＭ４が設けられている。ここで、図６のレイアウトでは、ローカル転送トランジスタＮｓ、グローバル転送トランジスタＧｘおよびラッチトランジスタＬＭ１〜ＬＭ４がビット線方向に１個づつ配置されている。すなわち、ＮウェルＮＷ１とＰウェルＰＷ１の境界が、トランジスタのゲート長方向と直交する方向にトランジスタが配置されている。これに対して、図７のレイアウトでは、ローカル転送トランジスタＮｐ、グローバル転送トランジスタＧｐおよびラッチトランジスタＰＭ１〜ＰＭ４が、ＮウェルＮＷ２とＰウェルＰＷ２の境界が、トランジスタのゲート長方向と平行になる方向に並べて配置されている。
【００４０】
そして、ＰウェルＰＷ２にはアクティブ領域Ａ１１、Ａ１２が設けられ、ＮウェルＮＷ２にはアクティブ領域Ａ１３、Ａ１４が設けられている。そして、ＮウェルＮＷ２とＰウェルＰＷ２の境界と平行になる方向にアクティブ領域Ａ１１を横切るようにゲート電極Ｇ１１、Ｇ１２が配置されている。Ｇ１１およびＧ１２は、実際にはコンタクト電極を介して配線に接続されるが、ここでは図の簡略化のため図示しない。また、ＮウェルＮＷ２とＰウェルＰＷ２の境界と直交する方向にアクティブ領域Ａ１１、Ａ１３を横切るようにゲート電極Ｇ１３、Ｇ１４が配置されている。そして、ゲート電極Ｇ１１〜Ｇ１４にて区切られた各アクティブ領域Ａ１１にはＮ型不純物拡散層Ｊ１１〜Ｊ１５が形成されている。また、ゲート電極Ｇ１３、Ｇ１４にて区切られた各アクティブ領域Ａ１３にはＰ型不純物拡散層Ｊ１７、Ｊ１８Ａ〜Ｊ１８Ｃ、Ｊ１９が形成されている。また、アクティブ領域Ａ１２にはＰ型不純物拡散層Ｊ１６が形成され、アクティブ領域Ａ１４にはＮ型不純物拡散層Ｊ２０が形成されている。なお、Ｐ型不純物拡散層Ｊ１６は、ＰウェルＰＷ１２のガードリングを構成することができ、０Ｖを印加することができる。Ｎ型不純物拡散層Ｊ２０は、ＮウェルＮＷ２のガードリングを構成することができ、チップ内部の電源電圧（例えば、１．８Ｖ〜３Ｖ程度）を印加することができる。
【００４１】
図７に示されるような、周辺回路に配置されるトランジスタレイアウトパターンは、図６に示されるセンスアンプ部に配置されるトランジスタレイアウトパターンと比較すると、配線幅、コンタクト形状あるいはトランジスタのゲート幅などが大きく、スペースも広いので、ビット線に対する配置方向に制約はない。
【００４２】
そして、配線ＰＨ１１は、コンタクト電極ＳＣ１３を介してゲート電極Ｇ１２、Ｇ１３間のＮ型不純物拡散層Ｊ１３に接続され、コンタクト電極ＳＣ１９を介してゲート電極Ｇ１３間のＰ型不純物拡散層Ｊ１９に接続されている。さらに、配線ＰＨ１１は、コンタクト電極ＣＧ１４を介してゲート電極Ｇ１４に接続されている。
【００４３】
配線ＰＨ１２は、コンタクト電極ＳＣ１５を介してゲート電極Ｇ１４の片側のＮ型不純物拡散層Ｊ１５に接続され、コンタクト電極ＳＣ１７を介してゲート電極Ｇ１４間のＰ型不純物拡散層Ｊ１７に接続されている。さらに、配線ＰＨ１２は、コンタクト電極ＣＧ１３を介してゲート電極Ｇ１３に接続されている。
【００４４】
配線ＰＨ１３Ａは、コンタクト電極ＳＣ１８Ｃを介してゲート電極Ｇ１４の片側のＰ型不純物拡散層Ｊ１８Ｃに接続され、コンタクト電極ＳＣ１８Ａを介してゲート電極Ｇ１３の片側のＰ型不純物拡散層Ｊ１８Ａに接続され、コンタクト電極ＳＣ１８Ｂを介してゲート電極Ｇ１３、Ｇ１４間のＰ型不純物拡散層Ｊ１８Ｂに接続され、コンタクト電極ＳＣ２０を介してＮ型不純物拡散層Ｊ２０に接続されている。配線ＰＨ１３Ｂは、コンタクト電極ＳＣ１４を介してゲート電極Ｇ１３、Ｇ１４間のＮ型不純物拡散層Ｊ１４に接続され、コンタクト電極ＳＣ１６を介してＰ型不純物拡散層Ｊ１６に接続されている。
【００４５】
配線ＰＨ１４は、コンタクト電極ＳＣ１２を介してゲート電極Ｇ１１、Ｇ１２間のＮ型不純物拡散層Ｊ１２に接続されている。配線ＰＨ１５は、コンタクト電極ＳＣ１１を介してゲート電極Ｇ１１の片側のＮ型不純物拡散層Ｊ１１に接続されている。
【００４６】
図８（ａ）および図８（ｂ）は、図２のＮＡＮＤセル、図３のセンスアンプに用いられるトランジスタ、図７の周辺回路に用いられるトランジスタの構成例を示す断面図である。なお、図８（ｂ）では、図６および図７のレイアウトの一部のみを切り出して示した。
図８（ａ）および図８（ｂ）において、半導体基板１０には、セルアレイ領域Ｒ０、センスアンプ領域Ｒ１、周辺領域Ｒ２および高耐圧トタンジスタ領域Ｒ３が設けられている。なお、半導体基板１０の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、セルアレイ領域Ｒ０には、図５のメモリセルアレイを配置することができ、センスアンプ領域Ｒ１には、図６のセンスアンプを配置することができ、周辺領域Ｒ２には、図７の周辺回路を配置することができ、高耐圧トタンジスタ領域Ｒ３には、高耐圧トタンジスタを配置することができる。
【００４７】
ここで、半導体基板１０には、セルアレイ領域Ｒ０、センスアンプ領域Ｒ１、周辺領域Ｒ２および高耐圧トタンジスタ領域Ｒ３は素子分離層１１にて素子分離されている。なお、素子分離層１１は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。また、素子分離層１１の材料は、例えば、ＳｉＯ２を用いることができる。
【００４８】
そして、セルアレイ領域Ｒ１において、半導体基板１０上には、セルＮウェルＮＷ０が形成され、さらにその内部にセルＰウェルＰＷ０が形成されている。そして、セルＰウェルＰＷ０上にはフローティングゲート電極１５およびセレクトゲート線ＳＧＳ、ＳＧＤが配置されている。また、フローティングゲート電極１５上に制御ゲート電極１６が形成されることで、ワード線ＷＬ１〜ＷＬｈが構成されている。なお、セルＰウェルＰＷ０とフローティングゲート電極１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。フローティングゲート電極１５と制御ゲート電極１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、セルＰウェルＰＷ０上の１個のフローティングゲート電極１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。
【００４９】
そして、セルＰウェルＰＷ０には、フローティングゲート電極１５間またはフローティングゲート電極１５とセレクトゲート線ＳＧＳ、ＳＧＤとの間に配置されたＮ型不純物拡散層１２が形成されている。また、セレクトゲート線ＳＧＤの片側にはＮ型不純物拡散層１３が形成され、セレクトゲート線ＳＧＳの片側にはＮ型不純物拡散層１４が形成されている。
【００５０】
そして、Ｎ型不純物拡散層１３はコンタクト電極１８を介してビット線ＢＬに接続され、Ｎ型不純物拡散層１４はコンタクト電極１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｈに接続されている。
また、セルＰウェルＰＷ０の周辺にはＰ型不純物拡散層２３が形成され、セルＮウェルＮＷ０の周辺にはＮ型不純物拡散層２４が形成されている。また、半導体基板１０にはＰ型不純物拡散層２７が形成されている。そして、不純物拡散層２３、２４はコンタクト電極１９、２０をそれぞれ介して配線Ｈ１３に接続されている。なお、Ｐ型不純物拡散層２３はセルＰウェルＰＷ０のガードリングを構成し、Ｎ型不純物拡散層２４はセルＮウェルＮＷ０のガードリングを構成し、Ｐ型不純物拡散層２７は半導体基板１０のガードリングを構成することができる。
【００５１】
また、センスアンプ領域Ｒ１において、半導体基板１０にはＰウェルＰＷ１およびＮウェルＮＷ１が形成されている。そして、ＰウェルＰＷ１上にはゲート電極Ｇ４が配置されている。また、ＰウェルＰＷ１には、ゲート電極Ｇ１下のチャネル領域を挟むようにＮ型不純物拡散層Ｊ４、Ｊ５が形成されている。そして、Ｎ型不純物拡散層Ｊ４はコンタクト電極ＳＣ４を介して配線Ｈ３Ｂ（不図示）に接続され、Ｎ型不純物拡散層Ｊ５はコンタクト電極ＳＣ５を介して配線Ｈ２（不図示）に接続されている。Ｐ型不純物拡散層Ｊ６はコンタクト電極ＳＣ６を介して配線Ｈ３Ｂ（不図示）に接続されている。Ｐ型不純物拡散層Ｊ６は、ＰウェルＰＷ１のガードリングを構成することができ、０Ｖを印加することができる。また、ＮウェルＮＷ１上にはゲート電極Ｇ５、Ｇ６が配置されている。また、ＮウェルＮＷ１には、ゲート電極Ｇ６下のチャネル領域を挟むようにＰ型不純物拡散層Ｊ８、Ｊ９が形成されている。そして、Ｐ型不純物拡散層Ｊ９はコンタクト電極ＳＣ９を介して配線Ｈ１（不図示）に接続されている。Ｎ型不純物拡散層Ｊ１０は、ＮウェルＮＷ１のガードリングを構成することができ、チップ内部の電源電圧（例えば、１．８Ｖ〜３Ｖ程度）を印加することができる。
【００５２】
また、周辺領域Ｒ２において、半導体基板１０にはＰウェルＰＷ２およびＮウェルＮＷ２が形成されている。そして、ＰウェルＰＷ２上にはゲート電極Ｇ１１、Ｇ１２が配置されている。また、ＰウェルＰＷ２には、ゲート電極Ｇ１１下のチャネル領域を挟むようにＮ型不純物拡散層Ｊ１１、Ｊ１２が形成されている。そして、Ｎ型不純物拡散層Ｊ１１はコンタクト電極ＳＣ１１を介して配線ＰＨ１５（不図示）に接続され、Ｎ型不純物拡散層Ｊ１２はコンタクト電極ＳＣ１２を介して配線Ｈ１４（不図示）に接続されている。図の簡略化のため、ＰウェルＰＷ２のガードリングは図示していない。また、ＮウェルＮＷ２上にはゲート電極Ｇ１４が配置されている。また、ＮウェルＮＷ２には、ゲート電極Ｇ１４下のチャネル領域を挟むようにＰ型不純物拡散層Ｊ１７、Ｊ１８Ｃが形成されている。そして、Ｐ型不純物拡散層Ｊ１７はコンタクト電極ＳＣ１７を介して配線ＰＨ１２（不図示）に接続され、Ｐ型不純物拡散層Ｊ１８Ｃはコンタクト電極ＳＣ１８Ｃを介して配線ＰＨ１３Ａ（不図示）に接続されている。図の簡略化のため、ＮウェルＮＷ２のガードリングは図示していない。
また、高耐圧トタンジスタ領域Ｒ３において、半導体基板１０上にはゲート電極ＧＨが配置されている。また、半導体基板１０には、ゲート電極ＧＨ下のチャネル領域を挟むようにＮ型不純物拡散層２５、２６が形成されている。そして、Ｎ型不純物拡散層２５はコンタクト電極２１を介して配線Ｈ１４に接続され、配線Ｈ１４はコンタクト電極２３を介してビット線ＢＬに接続されている。また、Ｎ型不純物拡散層２６はコンタクト電極２２を介して配線Ｈ１５に接続され、配線Ｈ１５はコンタクト電極２４を介して配線Ｈ１１に接続されている。配線Ｈ１１はセンスアンプ領域Ｒ１に接続することができる。
【００５３】
ここで、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＣ１〜ＳＣ１０の長径は、周辺回路９のコンタクト電極ＳＣ１１〜ＳＣ１７、ＳＣ１８Ａ〜ＳＣ１８Ｃ、ＳＣ１９、ＳＣ２０の長径より小さくすることが好ましい。また、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＧ３〜ＳＧ６の長径は、周辺回路９のコンタクト電極ＣＧ１３、ＳＧ１４の長径より小さくすることが好ましい。また、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＣ１〜ＳＣ１０の長径は、メモリセルアレイ２、３のビットコンタクト電極ＢＣの長径より大きくすることが好ましい。
【００５４】
これにより、周辺回路９でのコンタクト電極ＳＣ１１〜ＳＣ１７、ＳＣ１８Ａ〜ＳＣ１８Ｃ、ＳＣ１９、ＳＣ２０の接触不良を防止することが可能となるとともに、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＣ１〜ＳＣ１０の接触不良を抑制しつつ、センスアンプ部７Ａ、７Ｂの微細化に対応することが可能となる。
【００５５】
また、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＣ１〜ＳＣ１０の短径は、周辺回路９のコンタクト電極ＳＣ１１〜ＳＣ１７、ＳＣ１８Ａ〜ＳＣ１８Ｃ、ＳＣ１９、ＳＣ２０の短径より小さくすることが好ましい。また、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＧ３〜ＳＧ６の短径は、周辺回路９のコンタクト電極ＣＧ１３、ＳＧ１４の短径より小さくすることが好ましい。また、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＣ１〜ＳＣ１０の短径は、メモリセルアレイ２、３のビットコンタクト電極ＢＣの短径より大きくすることが好ましい。
【００５６】
ここで、コンタクト電極ＳＣ１〜ＳＣ１０、ＳＧ３〜ＳＧ６の短径を小さくすることにより、例えば、図６のコンタクト電極ＳＣ４と配線Ｈ２との間隔を増大させることができる。このため、センスアンプ部７Ａ、７Ｂのコンタクト電極ＳＣ１〜ＳＣ１０、ＳＧ３〜ＳＧ６の接触不良を抑制しつつ、センスアンプ部７Ａ、７Ｂの微細化に対応することが可能となる。
【００５７】
（第２実施形態）
図９（ａ）は、第２実施形態に係るセンスアンプに用いられるトランジスタのレイアウト構成例を示す平面図である。
図９（ａ）において、センスアンプにはアクティブ領域Ａ２１が設けられ、アクティブ領域Ａ２１を横切るようにゲート電極Ｇ２１〜Ｇ２３が配置されている。そして、ゲート電極Ｇ２１〜Ｇ２３にて仕切られた各アクティブ領域Ａ２１には、不純物拡散層Ｊ２１〜Ｊ２４が形成され、各々の不純物拡散層Ｊ２１〜Ｊ２４上にコンタクト電極ＳＣ２１〜ＳＣ２４がそれぞれ配置されている。
【００５８】
ここで、ゲート電極Ｇ２１、Ｇ２２にて構成されるトランジスタはリダンダンシによる置換が可能な置換領域Ｒ２１に配置され、ゲート電極Ｇ２３にて構成されるトランジスタはリダンダンシによる置換が不可能な不置換領域Ｒ２２に配置されている。この場合、不置換領域Ｒ２２に配置されたコンタクト電極ＳＣ２３、ＳＣ２４の長径は、置換領域Ｒ２１に配置されたコンタクト電極ＳＣ２１、ＳＣ２２の長径より大きいことが好ましい。
【００５９】
これにより、置換領域Ｒ２１ではアクティブ領域Ａ２１の占有面積を小さくすることができ、センスアンプの微細化を図ることが可能となるとともに、不置換領域Ｒ２２ではコンタクト電極ＳＣ２３、ＳＣ２４の接触不良を抑制することができる。
【００６０】
（第３実施形態）
図９（ｂ）は、第３実施形態に係るセンスアンプに用いられるトランジスタのレイアウト構成例を示す平面図である。
図９（ｂ）において、センスアンプにはアクティブ領域Ａ３１が設けられ、アクティブ領域Ａ３１を横切るようにゲート電極Ｇ３１〜Ｇ３３が配置されている。そして、ゲート電極Ｇ３１〜Ｇ３３にて仕切られた各アクティブ領域Ａ３１には、不純物拡散層Ｊ３１〜Ｊ３４が形成され、各々の不純物拡散層Ｊ３１〜Ｊ３４上にコンタクト電極ＳＣ３１〜ＳＣ３４がそれぞれ配置されている。
【００６１】
ここで、ゲート電極Ｇ３１にて構成されるトランジスタは高速動作に対応できる高速領域Ｒ３１に配置され、ゲート電極Ｇ３２、Ｇ３３にて構成されるトランジスタは高速動作に対応できない非高速領域Ｒ３２に配置されている。この場合、高速領域Ｒ３１に配置されたコンタクト電極ＳＣ３１、ＳＣ３２の長径は、非高速領域Ｒ３２に配置されたコンタクト電極ＳＣ３３、ＳＣ３４の長径より大きいことが好ましい。
【００６２】
これにより、非高速領域Ｒ３２ではアクティブ領域Ａ３１の占有面積を小さくすることができ、センスアンプの微細化を図ることが可能となるとともに、高速領域Ｒ３２ではコンタクト電極ＳＣ３１、ＳＣ３２のコンタクト抵抗を低減することができ、センスアンプの高速動作化を図ることができる。本実施例は、Ｎチャネル電界効果トランジスタに対しても効果的であるが、とりわけＰチャネル電界効果トランジスタに適用すると効果的である。
【００６３】
なお、上述した実施形態では、１本のビット線ごとに１個のセンスアンプを設けた構成について説明したが、偶数番目または奇数番目のどちらか一方のビット線が動作している時は他方のビット線がシールド配線として動作する構成では、２本のビット線ごとに１個のセンスアンプを設けるようにしてもよい。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１  半導体チップ、２、３  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、４Ａ、４Ｂ、５Ａ、５Ｂ  ロウデコーダ、６Ａ、６Ｂ  ビット線制御回路、７Ａ、７Ｂ  センスアンプ部、８Ａ、８Ｂ  カラムデコーダ、９  周辺回路、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｈ  セルトランジスタ、ＷＬ１〜ＷＬｈ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、ＳＡ１〜ＳＡｋ  センスアンプ、Ｈ１〜Ｈｐ、ＰＨ１１、ＰＨ１２、ＰＨ１３Ａ、ＰＨ１３Ｂ、ＰＨ１４  配線、ＳＣ  ビット線電位検出回路、ＬＴ〜ＬＴｓ  ラッチ回路、Ｖ１、Ｖ２  インバータ、Ｎ１〜Ｎｓ、Ｎｐ  ローカル転送トランジスタ、Ｇｘ、Ｇｐ  グローバル転送トランジスタ、ＬＭ１〜ＬＭ４、ＰＭ１〜ＰＭ４  ラッチトランジスタ、ＢＣ  ビットコンタクト電極、Ａ１〜Ａ４、Ａ１１〜Ａ１４  アクティブ領域、Ｇ１〜Ｇ６、Ｇ１１〜Ｇ１４  ゲート電極、ＮＷ１、ＮＷ２  Ｎウェル、ＣＧ１〜ＣＧ６、ＳＣ１〜ＳＣ１７、ＳＣ１８Ａ、ＳＣ１８Ｂ、ＳＣ１８Ｃ、ＳＣ１９  コンタクト、１０  半導体基板、１１  素子分離層、１２〜１４、２４〜２７  不純物拡散層、１５  フローティングゲート電極、１６  制御ゲート電極、１７、１８、２１、２２、２８、２９  コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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