(57)【要約】      （修正有）【課題】オン時の突入電流を少ない部品点数で抑制する突入電流抑制回路を提供する。【解決手段】直流電源ＢＴ１と負荷の間に挿入し、直流電源ＢＴ１から負荷への電力供給のオン／オフを半導体スイッチング素子Ｑ１のゲート電位により制御する回路において出力電圧の立ち上がり電圧を、コンデンサＣ１を介し逆流阻止ダイオードＤ１のアノードに接続し、該ダイオードＤ１のカソードを半導体スイッチング素子Ｑ１のゲートにフィードバックさせる負帰還回路であって、半導体スイッチング素子Ｑ１がオフであれば、ソースに接続されたＰＮＰトランジスタＱ２のエミッタと、ドレインに接続された前記ＰＮＰトランジスタＱ２のベースが電位差を検出し、前記ＰＮＰトランジスタＱ２のコレクタは前記逆流阻止ダイオードＤ１のアノードの電位を半導体スイッチング素子１のソースと同電位にするように接続された電位差検出回路を設けて構成する。【選択図】図１
2014021634.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と負荷の間に挿入し、直流電源から負荷への電力供給のオン／オフを半導体スイッチング素子のゲート電位により制御する回路において。
半導体スイッチング素子のドレインから負荷への出力電圧の立ち上がり電圧を、コンデンサを介し逆流阻止ダイオードのアノードに接続し、該ダイオードのカソードを半導体スイッチング素子のゲートにフィードバックさせる負帰還回路であって、半導体スイッチング素子がオフであれば、ソースに接続されたＰＮＰトランジスタのエミッタと、ドレインに接続された前記ＰＮＰトランジスタのベースが電位差を検出し、前記ＰＮＰトランジスタのコレクタは前記逆流阻止ダイオードのアノードの電位を半導体スイッチング素子のソースと同電位にするように接続された電位差検出回路を設けて構成する突入電流抑制回路。
【請求項２】
負荷と直列に接続された過電流検出用抵抗素子を備え、負荷に流れる電流が過電流であれば、過電流検出用抵抗素子の端子間の電位差に基づき、前記制御用トランジスタのベース電位をオフの電位に降下させる過電流回路を備えたことを特徴とする、請求項１に記載の突入電流抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子よる直流電源から負荷への電源供給のオン／オフ制御に伴い、負荷への直流電圧印加直後の突入電流に起因する問題に対応する突入電流抑制回路に関するものである。
【背景技術】
【０００２】
近年、電子機器の直流電源としてスイッチングレギュレータや蓄電池が様々な電子機器、照明器具、動力機器に活用されている。
【０００３】
直流電源から負荷への電源供給のオン／オフ制御には（図１）に示すように構成された半導体スイッチング素子が多用され、（図１）で示す回路例においては、PｃｈパワーMOSFETのゲート電圧を直流電源より所定の電圧であるVｔｈ（threshold voltage ：閾値電圧）だけ引き下げることにより高速かつ低抵抗のスイッチング特性で直流を負荷へ供給可能である。
【０００４】
特に直流電源がスイッチングレギュレータの場合、負荷接続による突入電流により出力電圧が一旦下降し、その後はスイッチングレギュレータの出力電圧安定化回路の応答によってオーバーシュートとリンギングが生じ、回路の動作や素子の信頼性に影響を及ぼすおそれがある。
【０００５】
直流電源が蓄電池の場合、負荷接続時の突入電流による過剰な放電は、出力電圧の異常な低下のほか、蓄電池の劣化を早める。
【０００６】
前記問題への対応、また主に負荷側の用途、仕様として突入電流抑制が要求される場合、半導体スイッチング素子に対しPWM等で生成される制御電圧を印加する事で負荷への供給電圧を緩やかに上昇させ、突入電流抑制を行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】P3772318（特開平9-233806）
【特許文献２】P3155342（特開平5-336737）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような構成の突入電流抑制回路では、半導体スイッチング素子に対する突入電流抑制信号生成回路を別途設ける必要があり、突入電流抑制信号生成回路には専用素子のほか基準クロック、あるいは基準電圧等を必要とし、回路部品の増加や、それらに伴うコストアップ、部品点数の増加により基板面積の小型化が困難であるなど様々な課題があった。
【０００９】
また、例えば直流電源にシステムの制御回路としてのＣＰＵやロジックＩＣを接続し、その同一直流電源に先述の制御回路からの信号に基づきオン／オフ動作を行う半導体スイッチング素子等を介し、負荷として突入電流の大きな容量性負荷のオン／オフ制御を行った場合、制御回路の指令によるオン信号に基づき半導体スイッチング素子等がオンし、前記負荷を急峻に接続すると過大な突入電流により直流電源の電圧が極短時間ではあるがＣＰＵやロジックＩＣの動作電圧を下回り、これらシステム回路がリセットされ、システムが永遠に起動できないループに陥るといった問題が発生する課題もあった。
【００１０】
例えば特許文献１では、専用のソフトスタート用ＰＷＭ生成回路を設け課題の解決を図っている。このためソフトスター用ＰＷＭ生成回路部品のコストや、ソフトスタート用ＰＷＭ生成回路のプリント基板実装面積が大きくなり装置を小型化できない問題があった。
【００１１】
また、特許文献２では電源のオン／オフを行うパワーＭＯＳＦＥＴのゲートに、ＲＣで構成した簡易的な動作遅延用回路を設けて突入電流抑制を図っているが、遅延時間用コンデンサとシリーズに逆バイアス用ダイオードが接続されているため、逆バイアス用ダイオードのＶｆ以上の電圧が動作遅延用回路に印加されなければ突入電流抑制効果を得られず、パワーＭＯＳＦＥＴのＶｔｈの低い品種などでは突入電流抑制効果を得ることが出来ない問題があった。
【００１２】
本発明は、前記従来技術の課題を解決することを目指すものであり、半導体スイッチング素子に例えばオン信号を入力すれば、わずかの能動部品により突入電流抑制が可能であり、外部の突入電流抑制信号生成回路を必要とせず、負荷接続の突入電流を抑えることにより、直流電源がスイッチング電源であれば負荷接続による電源電圧の過渡応答現象を抑え、回路動作の安定と回路素子の劣化を防ぐことができる。
【００１３】
直流電源が蓄電池であれば負荷への過大な突入電流を制限することにより蓄電池の劣化を保護できる。
【課題を解決するための手段】
【００１４】
この目的を達成するために、本発明に係る突入電流抑制回路は、直流電源と負荷の間に挿入し、直流電源から負荷への電力供給のオン／オフを半導体スイッチング素子のゲート電位により制御する回路において。
半導体スイッチング素子のドレインから負荷への出力電圧の立ち上がり電圧を、コンデンサを介し逆流阻止ダイオードのアノードに接続し、該ダイオードのカソードを半導体スイッチング素子のゲートにフィードバックさせる負帰還回路であって、半導体スイッチング素子がオフであれば、ソースに接続されたＰＮＰトランジスタのエミッタと、ドレインに接続された前記ＰＮＰトランジスタのベースが電位差を検出し、前記ＰＮＰトランジスタのコレクタは前記逆流阻止ダイオードのアノードの電位を半導体スイッチング素子のソースと同電位にするように接続された電位差検出回路を設けて構成することを特徴としている突入電流抑制回路。
【００１５】
負荷と直列に接続された過電流検出用抵抗素子を備え、負荷に流れる電流が過電流であれば、過電流検出用抵抗素子の端子間の電位差に基づき、前記制御用トランジスタのベース電位をオフの電位に降下させる過電流検出回路を備えたことを特徴している突入電流抑制回路。
【発明の効果】
【００１６】
以上説明したとおり、本発明によれば、直流電源に負荷を接続する時、突入電流抑制機能を有するオン／オフ制御を半導体スイッチング素子で構成し小型化と低コスト化を達成できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の突入電流抑制機能を有する、半導体スイッチング素子による直流電源オン／オフ回路の構成を示す回路図である。
【図２】突入電流抑制機能を有しない半導体スイッチング素子による負荷接続（オフからオン）時の出力電圧の波形である。
【図３】本発明の突入電流抑制回路による、半導体スイッチング素子による負荷接続（オフからオン）時の出力電圧の波形である。
【図４】本発明の突入電流抑制機能の遷移を示す図である。
【図５】突入電流抑制回路に逆流阻止ダイオードを付加しない回路に、直流電源ＢＴ１を後から接続した時の誤った出力電源立ち上がりを示す波形である。
【図６】電位差検出回路を付加せず、帰還用コンデンサの放電用ダイオードをＧＮＤ電位から接続した回路例である。
【図７】図６の回路例による電源投入時の出力電圧の立ち上がり波形と直流電源ＢＴ１の電圧波形である。
【図８】図１の回路図に過電流検出用抵抗素子を付加した回路例の構成を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の突入電流抑制回路について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも本発明の本質的なものであるとは限らない。
【００１９】
この突入電流抑制回路は、図1に示すように、
・直流電圧を供給する電源としてのＢＴ１と、
・ＴＴＬの信号に基づき電源のオン／オフの制御を行う制御用素子のトランジスタＱ３と、
・制御用素子Ｑ３の出力によってゲートが電位降下することでオンされ、負荷への電源供給のオン／オフを行う半導体スイッチング素子のＰｃｈパワーＭＯＳＦＥＴＱ１と、
・半導体スイッチング素子Ｑ１のソースに接続されたＰＮＰトランジスタＱ２のエミッタと、同じくＱ１のドレインに接続されたＱ２のベースと、
・半導体スイッチング素子Ｑ１のドレインには負荷として負荷抵抗のＲＬと容量性負荷のＣＬが接続されている。
・また、半導体スイッチング素子Ｑ１のドレインにはコンデンサＣ1が接続され、Ｃ1の残る一方の端子は逆流阻止ダイオードＤ１のアノードに接続され、Ｄ１のカソードはＱ１のゲートに接続され負帰還回路を形成している。
・そして、コンデンサＣ1と逆流阻止ダイオードＤ１のアノードの接続点には、上記トランジスタＱ２のコレクタが接続され、半導体スイッチング素子Ｑ１がオフであれば、Ｑ２のエミッタとベースに電位差が生じＱ２はオンとなるので、コンデンサＣ1と逆流阻止ダイオードＤ１のアノードの接続点には半導体スイッチング素子Ｑ１のソースと同電位のバイアス電圧がトランジスタＱ２のコレクタから印加されている。
【００２０】
なお、突入電流抑制を行わない事例として（図２）に波形を示す。
突入電流抑制を行わない事例の条件は、（図１）の回路図を基に説明すると。
・直流電源ＢＴ１に商用電源ＡＣ１００Ｖ入力で、定格出力はＤＣ１２Ｖ  ０．９Ａ  の汎用スイッチングレギュレータ（ユニット）を使用。
・負荷抵抗ＲＬは２７Ω、よって上記スイッチングレギュレータ（ユニット）の定格電流の約５０％の電流、０．４４Ａが流れる負荷抵抗である。
・容量性負荷ＣＬは１０００uＦ
・突入電流抑制を機能させないために、（図１）の回路図から突入電流抑制回路部品を削除（Ｑ２，Ｄ１，Ｃ１等）
である。
【００２１】
そして、突入電流抑制を行わない事例（図２）の波形は、波形中央付記でオンと（負荷接続）した結果、波形下側のｃｈ２の直流電源ＢＴ１の電圧が、一旦、定格電圧の約半分の６．２Ｖまで下降し、約１５ｍse後に電圧が復帰している。波形上側のｃｈ１は負荷ＲＬとＣＬへの供給電圧の波形であり、負荷ＲＬとＣＬへの供給電圧は直流電源ＢＴ１の電圧復帰にあわせ上昇し、約１５ｍse後に安定している。
【実施例】
【００２２】
以下、本発明の実施例について述べる。
【００２３】
（実施例１）
例として、（図１）の回路図の突入電流抑圧回路は、本発明の基本機能を示す回路図である。
【００２４】
（図１）の回路図において、例えば直流電源BT1が＋１２Ｖ（以下、＋を略し１２Ｖと記す）であって負荷への電源供給がオフ時の状態では、各半導体素子の電圧は次の通りである。
・制御用トランジスタ  Ｑ３  （ベース０Ｖ、コレクタ１２Ｖ、エミッタ０Ｖ）
・スイッチング素子ＰｃｈパワーＭＯＳＦＥＴ  Ｑ１  （ソース１２Ｖ、ゲート１２Ｖ、ドレイン０Ｖ）
・電位差検出用トランジスタ  Ｑ２  （ベース11.4Ｖ、コレクタ１２Ｖ、エミッタ１２Ｖ）
・逆流阻止ダイオード  Ｄ４  （アノード１２Ｖ、カソード１２Ｖ）
【００２５】
同じく（図１）の回路図において、直流電源BT1が１２Ｖであって負荷への電源供給がオン時の状態では、各半導体素子の電圧は次の通りである。
・制御用トランジスタ  Ｑ３  （ベース０.６Ｖ、コレクタ０Ｖ、エミッタ０Ｖ）
・スイッチング素子ＰｃｈパワーＭＯＳＦＥＴ  Ｑ１  （ソース１２Ｖ、ゲート約０Ｖ、ドレイン１２Ｖ）
・電位差検出用トランジスタ  Ｑ２  （ベース１２Ｖ、コレクタ約０Ｖ、エミッタ１２Ｖ）
・逆流阻止ダイオード  Ｄ４  （アノード約０Ｖ、カソード約０Ｖ）
【００２６】
そして、本発明の特徴である電源供給オフからオンへの遷移期間において、逆流阻止ダイオードＤ１のアノードとカソード間に、各々逆方向の電位変化の電圧を印加し、負荷への電源供給オフからオンへの遷移初期において、高速で逆流阻止ダイオードＤ１にＶｆを超える電圧を印加し、突入電流抑制の負帰還回路の機能を有効にしている。
【００２７】
詳しくは、（図４）に基づき説明すると、オフからオンへ移行する過程において突入電流抑制が行われるのは遷移期間である。特にスイッチング素子のＰｃｈパワーＭＯＳＦＥＴQ1はオフの状態では高抵抗の半導体素子であり、オンの状態では飽和領域であって低抵抗の半導体として機能する。
【００２８】
そして、突入電流抑制は上記ＰｃｈパワーＭＯＳＦＥＴＱ１を非飽和領域で動作させ、オフからオンへ移行する過程でＱ１を高抵抗から低抵抗の半導体素子として動作を行わせることで突入電流抑制を達成している。
【００２９】
具体的にはＴＴＬの制御信号に基づき、オフ（０Ｖ）からオン（５Ｖ）によって制御用トランジスタＱ３がオンし、Ｑ３のコレクタが０Ｖになると、ＰｃｈパワーＭＯＳＦＥＴＱ１のゲートと逆流阻止ダイオードＤ１のカソードの接続点は電源電圧とほぼ同電位の１２Ｖから（デルタ）Ｖｔｈで徐々に０Ｖに電位を引き下げられ始める、従ってＱ１はオフからオン状態へ移行を開始し、Ｑ１のドレイン電位は０Ｖから１２Ｖへ上昇を始める。そして、負帰還用コンデンサＣ１の片方の端子はＱ１のドレインに接続されているので電位の上昇を得て、Ｃ１の残る端子は予め１２Ｖの電位が印加された逆流素子ダイオードＤ１のアノードへＱ１のドレイン電位の上昇を伝えようとするが、Ｄ１のカソードはＱ１のゲートに接続されていて、ダイオードＤ１のアノード電位は（デルタ）Ｖｔｈ＋（Ｄ１のＶｆ）の電位を保ちながら機能する負帰還回路であるから、Ｑ１のゲートの電位に引き下げられながら下降し、先述のＱ３のコレクタが０ＶなのでＲ４とＣ１の時定数等で最終的にＱ１のゲートとＤ１のカソードの接続点は０Ｖ付近の電位となり、併せてダイオードＤ１のアノード電位も０Ｖ付近まで下降し、そしてスイッチング用パワーＭＯＳＦＥＴＱ１はＶｔｈの印加電圧を超え、完全オンの飽和領域で低抵抗で負荷に電力を供給する半導体素子となる。
【００３０】
従って、遷移期間のＱ１のゲートにはＶｔｈに満たない電圧が印加され、Ｖｔｈを超えるまでの期間、Ｑ１のソースとゲート間の抵抗値をオフからオンに向って徐々に減少させ、最終的にオン（低抵抗として動作）する半導体として機能する。この時、遷移期間中のＱ１のオン抵抗の変化によって負荷への突入電流抑圧を行うのが本発明の実施例である。
【００３１】
なお、本発明の突入電流抑圧回路における、出力オフから完全オンへ遷移する所要時間は帰還用コンデンサＣ２の容量値及び抵抗素子Ｒ４で決定可能であるが、直流電源ＢＴ１の電源インピーダンスと負荷抵抗ＲＬと負荷容量ＣＬにも依存するため、出力オフから完全オンへ遷移する所要時間は、帰還用コンデンサＣ２の容量値及び抵抗素子Ｒ４の抵抗値で適宜調整すればよい。
【００３２】
また、（図１）の回路図に記載の逆流阻止ダイオードＤ１の作用について説明すると、Ｄ１が挿入されて無い短絡状態で（図１）の回路に直流電源ＢＴ１を接続（後で接続）すると、ＴＴＬの制御信号がオフにも関わらす、スイッチング素子のＰｃｈパワーＭＯＳＦＥＴＱ１のゲート電圧がＣ１とＲＬ，ＣＬによる充電回路を形成し、Ｑ１のゲート電位がソース電位より低くなるため、Ｑ１がオン状態となり、Ｃ１充電期間の時間において負荷への給電が行われる不具合が生じる。
【００３３】
そして、本発明の特徴である負帰還用コンデンサＣ１と逆流阻止ダイオードＤ１のアノードの接続点の電位をスイッチング用パワーＭＯＳＦＥＴＱ１のソースと同電位とせず、（図６）のようにＣ１の放電をＧＮＤからＤ２を介して行い、Ｃ１とＤ１のアノードの電位をＧＮＤ近くに設定した場合、突入電流抑制回路は機能せず、ＢＴ１の電源電圧も負荷接続と同時に著しく低下する。なお、電源オフからオン時の電圧波形は（図７）のようになり、波形下側ｃｈ２はＢＴ１の電圧波形であり、波形上側のｃｈ１は負荷への供給電圧波形である。
【００３４】
なお、本発明でオンからオフへの動作においては、ＴＴＬの制御信号に基づき、オン（５Ｖ）からオフ（０Ｖ）によって制御用トランジスタＱ３がオフし、Ｑ３のコレクタが０Ｖから１２Ｖに電位上昇すると、ＰｃｈパワーＭＯＳＦＥＴＱ１のゲートと逆流阻止ダイオードＤ１のカソードの接続点も０Ｖから１２Ｖへ電位上昇するので、Ｑ１はオンからオフ状態へ移行を開始し、Ｑ１のドレイン電位は１２Ｖから０Ｖへ下降を始める。そして、Ｑ１のドレインに接続されたＱ２のベース電位が下降し、エミッタとベースの電位差が０．６Ｖを超えるとＱ２がオンする。これにより、Ｑ２のコレクタに１２Ｖが出力され、Ｒ２を介してＣ１へ１２Ｖを充電すると共に、Ｄ１のアノードからカソードに１２Ｖを印加するのでＱ１のゲート電位の上昇を更に助ける。従って、Ｑ１がオン状態からオフへの立ち下がり移行時間を早め、電源供給を高速に遮断できる。
【００３５】
（実施例２）
本発明の（実施例１）では直流電源BT1のプラス側出力をオン／オフ制御する事例を述べたが、マイナス電源出力の直流電源についても同様の機能を有する突入電流抑制回路を構成することは容易である。例えば、スイッチング制御素子のＰｃｈパワーＭＯＳＦＥＴＱ１をＮｃｈの素子に置き換え、電位検出トランジスタＱ２をＮＰＮへ置き換え、逆流阻素子ダイオードＤ１の接続方向の入れ替え等である。
【００３６】
（実施例３）
本発明の（実施例１）に（図５）の回路図を基に過電流保護機能などを付加するのは容易なことである。
【００３７】
（実施例４）
本発明において、負荷抵抗ＲＬが脱着可能である場合、そして負荷抵抗ＲＬが未接続状態では、電位差検出用トランジスタＱ２のバイアス電流の経路が失われるため、図１に示すようにＲＬと並列に、抵抗素子ＲＬＤを常時接続することで電位差検出用トランジスタＱ２のバイアス電流の経路を確保してもよい。
【００３８】
（実施例５）
本発明の突入電流抑圧回路において、負荷の仕様に合わせ、オフからオンへの立ち上がり時間を随時変更したい場合、あるいは傾きを組み合わせたい場合には、Ｒ４の抵抗素子部分に複数の異なる抵抗値を設け、アナログスイッチ等でＲ４の抵抗値を切り替えることにより、立ち上がり時間、あるいは立ち上がりの途中から傾きを変化させるなどの操作が可能である。
【００３９】
また、負荷接続による直流電源ＢＴ１の電圧変化をコンパレーター等で監視し、新たな負荷接続により直流電源ＢＴ１の電圧が大きく変動し、事前に接続された他の負荷への電圧変動の影響が考えられる場合、直流電源ＢＴ１の電圧を監視しながら、前記ＢＴ１の電圧監視を行うコンパレータの出力を、前記アナログスイッチに接続し、Ｒ４の抵抗値を切り替えることにより、立ち上がり時間の制御を行い、負荷への供給電圧の立ち上がりを制御し、直流電源ＢＴ１の電圧変動を抑えることも可能である。
【産業上の利用可能性】
【００４０】
本発明に係る突入電流抑制回路は、直流電圧を負荷へ供給するオフからオンへの移行時に、半導体スイッチング素子による突入電流抑制を行わせ、無負荷もしくは軽負荷状態でのスイッチングレギュレータ等の直流電源から過剰な電流の流出を抑え、蓄電池においては長寿命化し、様々な電子機器、照明器具、動力機器では使用部品の劣化、破損から保護することができ、直流電圧の負荷への供給手段として有用である。
【符号の説明】
【００４１】
ＢＴ１  直流電源
Ｑ１    半導体スイッチング素子、ＰｃｈパワーＭＯＳＦＥＴ
Ｑ２    電位差検出用トランジスタ
Ｑ３    制御用トランジスタ
Ｄ１    逆流阻止ダイオード
Ｄ２    放電用ダイオード
Ｃ１    帰還用コンデンサ
ＲＬ    負荷抵抗
ＣＬ    容量性負荷
ＲＬＤ  電位差検出用トランジスタＱ２のバイアス電流用抵抗
Ｒ７    過電流検出用抵抗
Ｑ４    過電流検出増幅用トランジスタ
【図１】
2014021634.tif 000003
【図２】
2014021634.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014021634.tif 000009
【図８】
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