(57)【要約】【課題】オン抵抗の低減とゲート絶縁膜の破壊防止の両方を実現する。【解決手段】セル領域に形成されたトレンチ５ａ内を埋め込むように低濃度領域５ｂと高濃度領域５ｃを有するｐ型領域５を備え、低濃度領域５ｂによってｐ型カラムを構成すると共に、高濃度領域５ｃによってｐ+型ディープ層を構成する。これにより、低濃度領域５ｂによるｐ型カラムとｎ型ドリフト層２によるｎ型カラムとによってＳＪ構造を構成できることから、オン抵抗の低減が図れる。また、高濃度領域５ｃによるｐ+型ディープ層によってオフ時にドレイン電位をブロックできるため、ゲート絶縁膜８にかかる電界を緩和でき、ゲート絶縁膜８が破壊されることを防止できる。よって、オン抵抗の低減とゲート絶縁膜８の破壊防止の両方を実現できるＳｉＣ半導体装置とすることが可能となる。【選択図】図２
2014017469.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成された第１トレンチ（６）内に形成され、該第１トレンチの内壁面に形成されたゲート絶縁膜（８）と、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、を有して構成されたトレンチゲート構造と、
前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に達すると共に前記第１トレンチよりも深くされた第２トレンチ（５ａ）内に形成され、第２導電型不純物濃度が比較的低く設定された第２導電型の第１低濃度領域（５ｂ）と、前記第１低濃度領域の表面に形成され、前記第１低濃度領域と比較して第２導電型不純物濃度が高く設定されると共に、前記第１トレンチよりも深くされることでディープ層を構成する第２導電型の第１高濃度領域（５ｃ）と、を有して構成された第２導電型領域（５）と、
前記ソース領域および前記第２導電型領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を備え、
前記ゲート電極への印加電圧を制御することで前記第１トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流すと共に、前記第１低濃度領域および前記ドリフト層のうち前記第１低濃度領域に対向する部分とによってＰＮカラムを繰り返し交互に構成したスーパージャンクション構造を構成する反転型のトレンチゲート構造の半導体スイッチング素子を有してなることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１トレンチおよび前記第２トレンチは同方向を長手方向として構成されていると共に並べられて配置されることで前記トレンチゲート構造と前記スーパージャンクション構造における低濃度領域とが並べられて配置されており、
前記第１トレンチの先端と比較して、前記第２トレンチの先端が突き出してレイアウトされていると共に、前記第２トレンチの先端が前記第１トレンチの先端よりも突き出している距離（ａ）が前記第１高濃度領域（５ｃ）の下面と前記ドリフト層（２）の下面との距離よりも大きくされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記半導体スイッチング素子が形成された領域をセル領域として、該セル領域の周囲を囲む外周領域に構成された外周耐圧構造を備え、
前記外周耐圧構造は、
前記外周領域における前記ドリフト層のうち、前記外周領域に形成された凹部（２０）により前記ソース領域および前記ベース領域が除去されて露出した部分に形成され、該ドリフト層の表面より形成された第３トレンチ（２１ａ）内に備えられた、第２導電型不純物濃度が前記第１低濃度領域と等しい第２導電型の第２低濃度領域（２１ｂ）を有してなる不純物埋込層（２１）であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記不純物埋込層は、前記第２低濃度領域の表面に形成されると共に該第２低濃度領域と共に前記第３トレンチ内に埋め込まれて形成され、前記第２低濃度領域と比較して第２導電型不純物濃度が高く設定されると共に、前記第１トレンチよりも深くされた第２導電型の第２高濃度領域（２１ｃ）を備えていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記凹部は、前記第１トレンチと同じ深さで構成されていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項６】
前記凹部は、前記第１トレンチと異なる深さで構成されていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項７】
前記第３トレンチは前記セル領域から外周方向に離れるに従って深さが浅くされていることを特徴とする請求項３ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記外周領域における前記不純物埋込層の内側には、前記ドリフト層の上において前記セル領域を囲んで配置された第２導電型のリサーフ層（２２）が備えられていることを特徴とする請求項３ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
前記凹部は深さが変化する段付き形状とされ、前記セル領域から外周方向に離れるに従って段階的に深さが深くされ、前記凹部のうち前記セル領域側の段では、その底部に前記ベース領域が残されており、該ベース領域によって前記リサーフ層が構成されていることを特徴とする請求項８に記載の炭化珪素半導体装置。
【請求項１０】
前記不純物埋込層は、前記セル領域の周囲を囲んで配置されていることを特徴とする請求項３ないし９のいずれか１つに記載の炭化珪素半導体装置。
【請求項１１】
前記不純物埋込層は、前記セル領域の周囲にドット状に配置されていることを特徴とする請求項３ないし９のいずれか１つに記載の炭化珪素半導体装置。
【請求項１２】
前記第２トレンチの内壁には、第１導電型もしくはＩ型の周辺領域（２３）が備えられており、該周辺領域の上に前記第１低濃度領域および前記第１高濃度領域が形成されていることを特徴とする請求項１ないし１１のいずれか１つに記載の炭化珪素半導体装置。
【請求項１３】
前記セル領域には、凹部（２０）が形成されて前記ソース領域および前記ベース領域が除去されることで露出した前記ドリフト層の表面にショットキー接触させられたショットキー電極（２４）が形成されていると共に、該ショットキー電極の下方に前記第１低濃度領域および前記第１高濃度領域が配置されることでＰＮダイオードが構成されたジャンクションバリアショットキーダイオードが備えられていることを特徴とする請求項１ないし１２のいずれか１つに記載の炭化珪素半導体装置。
【請求項１４】
前記第２トレンチ内に前記ソース電極が部分的に入り込んでおり、前記第２トレンチ内において前記高濃度領域に前記ソース電極が接触させられていることを特徴とする請求項１ないし１３のいずれか１つに記載の炭化珪素半導体装置。
【請求項１５】
第１または第２導電型の炭化珪素基板（１）の主表面上に形成された炭化珪素からなる第１導電型のドリフト層（２）上に、炭化珪素からなる第２導電型のベース領域（３）が形成されていると共に、前記ベース領域の上に炭化珪素からなる第１導電型のソース領域（４）が形成された半導体基板が用いられており、
前記ベース領域よりも深い第１トレンチ（６）内にゲート絶縁膜（８）が形成されていると共に該ゲート絶縁膜上にゲート電極（９）が形成されることでトレンチゲート構造が構成され、
かつ、前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に達すると共に前記第１トレンチよりも深くされた第２トレンチ（５ａ）内に、第２導電型不純物濃度が比較的低く設定された第２導電型の第１低濃度領域（５ｂ）と、前記第１低濃度領域の表面に形成され、前記第１低濃度領域と比較して第２導電型不純物濃度が高く設定されると共に、前記第１トレンチよりも深くされることでディープ層を構成する第２導電型の第１高濃度領域（５ｃ）と、を有した第２導電型領域（５）が構成され、
前記ソース領域や前記第２導電型領域を介して前記ベース領域に対して電気的に接続されたソース電極（１１）および前記炭化珪素基板の裏面に電気的に接続されたドレイン電極（１２）を有する半導体スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、
前記炭化珪素基板の主表面上にドリフト層が形成されていると共に、該ドリフト層上に前記ベース領域が形成され、さらに該ベース領域の上にソース領域が形成された半導体基板を用意する工程と、
前記半導体基板のうちの前記第２トレンチの形成予定領域が開口するマスクを用いてエッチングを行うことで、前記第２トレンチを形成する工程と、
前記第２トレンチ内に第２導電型不純物濃度が比較的低く設定された第２導電型の第１層（３１ａ）を形成すると共に該第１層と比較して第２導電型不純物濃度が比較的高く設定された第２導電型の第２層（３１ｂ）を形成する工程と、
前記ソース領域が露出するように前記第１、第２層を部分的に除去し、前記第２トレンチ内に残された前記第１、第２層によって前記第１低濃度領域および前記第１高濃度領域を構成する工程と、を有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１６】
前記半導体スイッチング素子が形成された領域をセル領域として、該セル領域の周囲を囲む外周領域に構成された外周耐圧構造を備えるようにし、
前記第２トレンチを形成する工程と同時に前記外周領域に第３トレンチ（２１ａ）を形成する工程を行い、
前記第２トレンチ内に前記第１、第２層を形成する工程と同時に前記第３トレンチに前記第１、第２層を形成する工程を行い、
前記第１、第２層を部分的に除去して前記第１低濃度領域および前記第１高濃度領域を構成する工程と同時に、前記第３トレンチ内に残された前記第１、第２層によって第２導電型不純物濃度が前記第１低濃度領域と等しい第２導電型の第２低濃度領域（２１ｂ）を形成すると共に、前記第２低濃度領域と比較して第２導電型不純物濃度が高く、前記第１トレンチよりも深くされた第２導電型の第２高濃度領域（２１ｃ）を形成することで、不純物埋込領域（２１）を形成する工程を行い、
その後、前記外周領域のうち前記不純物埋込領域が形成される領域に凹部（２０）を形成することで、前記凹部が形成された領域において前記ドリフト層を露出させる工程を行うことを特徴とする請求項１５に記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記凹部の形成を前記第１トレンチの形成と同時に行うことを特徴とする請求項１６に記載の炭化珪素半導体装置の製造方法。
【請求項１８】
前記第２トレンチ内に前記第１層および前記第２層を形成する際に、前記第２トレンチ内に前記第１層および前記第２層を形成しても前記第２トレンチ内に部分的に隙間が残るようにし、
前記ソース電極を形成する際に、前記第２トレンチ内において、前記ソース電極を前記第２層にて構成される前記第１高濃度領域に接触させることを特徴とする請求項１５ないし１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、特許文献１に、トレンチゲート構造のＭＯＳＦＥＴにおけるゲート絶縁膜の破壊防止と、素子のサージ耐量（アバランシェ耐量）の向上を図ることができるＳｉＣ半導体装置が提案されている。具体的には、トレンチゲート構造の間においてトレンチゲート構造を構成するトレンチの底面より深い位置までｐ+型ディープ層を備え、セル領域の中央においてｐ+型ディープ層をより深くしている。このように、ｐ+型ディープ層を形成することによってＭＯＳＦＥＴのオフ時におけるトレンチの底部での電界集中を緩和し、ゲート絶縁膜の破壊を防止していると共に、ｐ+型ディープ層をセル領域の中央においてより深くすることで、素子のサージ耐量を大きくしている。
【０００３】
また、従来、特許文献２において、トレンチゲート構造のＭＯＳＦＥＴにおけるオン抵抗低減を可能としたＳｉ半導体装置が提案されている。具体的には、トレンチゲート構造の下方に、ｎ型ドリフト層を構成するｎ型カラムとｐ型カラムを繰り返し交互に配置したスーパージャンクション（以下、ＳＪという）構造を備えるようにしている。このように、ＳＪ構造を備えることにより、ＭＯＳＦＥＴのオフ時にはＳＪ内に電界が均等に印加され電界集中を抑制し、オン時にはＳＪ構造内を通じる電流経路を構成することで、低オン抵抗化が図れるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３０２０９１号公報
【特許文献２】特開２００４−２４１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示すようにｐ+型ディープ層を備える構造であっても更なるオン抵抗の低減が望まれる。また、特許文献２に示すようにＳｉ半導体装置に適用されるＳＪ構造をＳｉＣ半導体装置に対して適用することもできるが、ＳｉＣは破壊電界強度がＳｉと比較して非常に高いため、オフ時にゲート絶縁膜にかかる電界強度が大きく、ゲート絶縁膜破壊が発生し得る。
【０００６】
本発明は上記点に鑑みて、オン抵抗の低減とゲート絶縁膜の破壊防止の両方を実現できるＳｉＣ半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、ソース領域（４）の表面からベース領域（３）よりも深くまで形成された第１トレンチ（６）内にゲート絶縁膜（８）とゲート電極（９）とを形成することでトレンチゲート構造を構成すると共に、第１トレンチよりも深くされた第２トレンチ（５ａ）内に、第２導電型不純物濃度が比較的低く設定された第２導電型の第１低濃度領域（５ｂ）と、第１低濃度領域の表面に形成され、第１低濃度領域と比較して第２導電型不純物濃度が高く設定されると共に、第１トレンチよりも深くされることでディープ層を構成する第２導電型の第１高濃度領域（５ｃ）と、を有して構成された第２導電型領域（５）を形成し、ソース領域および第２導電型領域を介してベース領域をソース電極（１１）に電気的に接続した構造として、かつ、第１低濃度領域およびドリフト層のうち第１低濃度領域に対向する部分とによってＰＮカラムを繰り返し交互に構成したスーパージャンクション構造を構成することを特徴としている。
【０００８】
このように、第２トレンチ内を埋め込むように第１低濃度領域と第１高濃度領域を有する第２導電型領域を備えた構成としている。これにより、第１低濃度領域によって第２導電型カラムを構成すると共に、第１高濃度領域によってディープ層を構成することができる。
【０００９】
したがって、低濃度領域とドリフト層（２）とＰＮカラムによってＳＪ構造を構成できることから、オン抵抗の低減を図ることが可能になる。また、高濃度領域によるディープ層によってオフ時にドレイン電位をブロックできるため、ゲート絶縁膜にかかる電界を緩和でき、ゲート絶縁膜が破壊されることを防止できる。よって、オン抵抗の低減とゲート絶縁膜の破壊防止の両方を実現できるＳｉＣ半導体装置とすることが可能となる。
【００１０】
請求項３に記載の発明では、半導体スイッチング素子が形成された領域をセル領域として、該セル領域の周囲を囲む外周領域に構成された外周耐圧構造を備え、外周耐圧構造は、外周領域におけるドリフト層のうち、外周領域に形成された凹部（２０）によりソース領域およびベース領域が除去されて露出した部分に形成され、該ドリフト層の表面より形成された第３トレンチ（２１ａ）内に備えられた、第２導電型不純物濃度が第１低濃度領域と等しい第２導電型の第２低濃度領域（２１ｂ）を有してなる不純物埋込層（２１）であることを特徴としている。
【００１１】
このように、外周領域においても、セル領域の第２導電型領域と同様の構成の不純物埋込層を備え、この不純物埋込層を第３トレンチ内を埋め込む構造としている。このため、不純物埋込層にてガードリングの機能を果たさせることができる。そして、このような不純物埋込層については、セル領域の第２導電型領域と同時に形成することが可能であるため、これらの製造工程を共通化させることが可能となり、製造工程の簡略化を図ることができる。
【００１２】
請求項１５に記載の発明では、半導体スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、炭化珪素基板の主表面上にドリフト層が形成されていると共に、該ドリフト層上にベース領域が形成され、さらに該ベース領域の上にソース領域が形成された半導体基板を用意する工程と、半導体基板のうちの第２トレンチの形成予定領域が開口するマスクを用いてエッチングを行うことで、第２トレンチを形成する工程と、第２トレンチ内に第２導電型不純物濃度が比較的低く設定された第２導電型の第１層（３１ａ）をエピタキシャル成長させると共に該第１層と比較して第２導電型不純物濃度が高く設定された第２導電型の第２層（３１ｂ）をエピタキシャル成長させる工程と、ソース領域が露出するように第１、第２層を部分的に除去し、第２トレンチ内に残された第１、第２層によって第１低濃度領域および第１高濃度領域を構成する工程と、を有していることを特徴としている。
【００１３】
このように、第１低濃度領域と第１高濃度領域とを同じ第２トレンチ内に異なる不純物濃度の第１、第２層を順に埋め込むことによって構成している。したがって、第２導電型カラムを構成するための第１低濃度領域とディープ層を構成するための第１高濃度領域を独立した工程によって別々に形成する場合と比較して、製造工程の簡略化を図ることが可能となる。
【００１４】
請求項１６に記載の発明では、半導体スイッチング素子が形成された領域をセル領域として、該セル領域の周囲を囲む外周領域に構成された外周耐圧構造を備えるようにし、第２トレンチを形成する工程と同時に外周領域に第３トレンチ（２１ａ）を形成する工程を行い、第２トレンチ内に第１、第２層を形成する工程と同時に第３トレンチに第１、第２層を形成する工程を行い、第１、第２層を部分的に除去して第１低濃度領域および第１高濃度領域を構成する工程と同時に、第３トレンチ内に残された第１、第２層によって第２導電型不純物濃度が第１低濃度領域と等しい第２導電型の第２低濃度領域（２１ｂ）を形成すると共に、第２低濃度領域と比較して第２導電型不純物濃度が高く、第１トレンチ（６）よりも深くされた第２導電型の第２高濃度領域（２１ｃ）を形成することで、不純物埋込領域（２１）を形成する工程を行い、その後、外周領域のうち不純物埋込領域が形成される領域に凹部（２０）を形成することで、凹部が形成された領域においてドリフト層を露出させる工程を行うことを特徴としている。
【００１５】
このように、外周領域に備えられる外周耐圧構造を不純物埋込領域によって構成し、不純物埋込領域を構成する第２低濃度領域と第２高濃度領域の形成工程をセル領域に備えられる第２導電型領域を構成する第１低濃度領域と第１高濃度領域の形成工程と共通化させられる。これにより、製造工程の簡略化を図ることが可能となる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図２】図１のII−II線上でのＳｉＣ半導体装置の断面図である。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図５】本発明の第３実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図６】本発明の第４実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図７】第４実施形態の変形例にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図８】本発明の第５実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図９】本発明の第６実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図１０】本発明の第７実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図１１】本発明の第８実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図１２】本発明の第９実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図１３】図１２のXIII−XIII線上でのＳｉＣ半導体装置の断面図である。
【図１４】本発明の第１０実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図１５】図１４に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図１６】他の実施形態で説明する反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図１７】他の実施形態で説明する反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図１８】他の実施形態で説明する反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１９】
（第１実施形態）
本発明の第１実施形態について説明する。ここではトレンチゲート構造の半導体スイッチング素子として反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００２０】
図１に示すＳｉＣ半導体装置は、半導体素子が形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域（終端構造領域）とを有した構成とされている。本実施形態では、半導体素子として、反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられている。
【００２１】
図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１の主表面上にＳｉＣからなるｎ型ドリフト層２とｐ型ベース領域３、および、ｎ+型ソース領域４が順にエピタキシャル成長させられたものを半導体基板として用いて形成されている。
【００２２】
ｎ+型基板１は、ｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。ｎ型ドリフト層２は、下層部２ａと上層部２ｂとでｎ型不純物濃度が変えられており、下層部２ａは例えば１．５〜６．０×１０16／ｃｍ3で厚さ６．０μｍ、上層部２ｂは下層部よりも低濃度とされ、例えば０．５〜２．０×１０16／ｃｍ3で厚さ２．０μｍとされている。下層部２ａは、ｎ型カラムを構成する部分となっており、後述するｐ型カラムとのチャージバランスを考慮して不純物濃度や幅などが設定されている。
【００２３】
また、ｐ型ベース領域３は、ｐ型不純物濃度が例えば１．５〜６．０×１０16／ｃｍ3、厚さ０．５μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。
【００２４】
セル領域では、半導体基板の表面側においてｐ型ベース領域３およびｎ+型ソース領域４が残されており、このｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するようにｐ型領域５が形成されている。
【００２５】
ｐ型領域５は、ｎ+型基板１まで達するように形成されたトレンチ５ａ内を埋め込むように形成されており、ｐ型不純物濃度が異なる２つの領域５ｂ、５ｃを有した構成とされている。具体的には、ｐ型領域５は、トレンチ５ａの内壁面、つまり底面および側面上に形成された低濃度領域５ｂと、低濃度領域５ｂよりもｐ型不純物濃度が高濃度とされた高濃度領域５ｃとによって構成されている。
【００２６】
低濃度領域５ｂは、ｐ型カラムを構成する部分であり、例えばｐ型不純物濃度が４．１５×１０16〜１．６５×１０17ｃｍ3、幅が０．８μｍ、厚さが８μｍで構成されている。具体的には、低濃度領域５ｂのうちトレンチ５ａの底面に形成された部分によってｐ型カラムが構成されており、この部分の厚みが下層部２ａとほぼ等しくされている。低濃度領域５ｂの幅（つまりトレンチ５ａの幅）およびｐ型不純物濃度は、ｎ型カラムとのチャージバランスを考慮して設定されている。
【００２７】
高濃度領域５ｃは、ｐ+型ディープ層を構成する部分である。高濃度領域５ｃの底部は後述するトレンチゲート構造を構成するためのトレンチ６の底部よりも深い位置まで形成されており、高濃度領域５ｃの底部において優先的にボディーブレークが生じる構成とされている。高濃度領域５ｃのｐ型不純物濃度や幅は、ボディーブレーク時に完全空乏化しないように設定されており、例えばｐ型不純物濃度が２．５×１０18〜１．０×１０19／ｃｍ3、深さが３μｍで構成されている。例えば、ｎ型ドリフト層２の上層部２ｂのｎ型不純物濃度が１．０×１０16／ｃｍ3で設定されている場合において、オフ時に１２００Ｖのドレイン電圧が掛かったと想定すると、高濃度領域５ｃのｐ型不純物濃度および幅が上記値であると、破壊電界強度に達しても空乏化されない領域が残る。これにより、効果的にブレークダウン電流を引き抜くことができる。
【００２８】
このように構成されるｐ型領域５は、図１に示すようにセル領域の外縁を囲むように角部が丸められた四角形状にレイアウトされていると共に、その内側において一方向を長手方向としたライン状のものが複数本並べられることでストライプ状にレイアウトされている。
【００２９】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ型ドリフト層２に達するように、例えば幅が０．８μｍ、深さが２．０μｍのトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。トレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。
【００３０】
また、トレンチ６は、複数本が平行に等間隔で並べられることでストライプ状とされている。そして、各トレンチ６の間に、上記したｐ型領域５のうちのライン状とされた部分が一本ずつ配置されている。各トレンチ６の側面とｐ型領域５とは所定距離離間されており、ｐ型ベース領域３のうちトレンチ６の側面に接している部分にチャネルを形成して電流が流されるようになっている。また、図１に示すように、各トレンチ６の先端に対して、ｐ型領域５の先端が距離ａだけ突き出して配置されている。距離ａは、ｎ型ドリフト層２の下層部２ａの厚さよりも大きく、換言すれば高濃度領域５ｃの下面とｎ型ドリフト層２の下面との距離よりも大きくされ、高濃度領域５ｃの先端よりも各トレンチ６の先端が内側に配置されるようにしている。
【００３１】
さらに、トレンチ６の内壁面はゲート絶縁膜８にて覆われている。ゲート絶縁膜８は、例えばトレンチ６の内壁面を熱酸化した熱酸化膜などによって構成されており、ゲート絶縁膜８の厚みはトレンチ６の側面側と底部側共に７５ｎｍ程度となっている。図１および図２では、ゲート絶縁膜８の底部および両先端部のコーナー部が角張った形状となっているが、予めトレンチ６を丸め処理しておくことで丸まった形状となるようにもできる。このようにすれば、ゲート絶縁膜８を全体的に均一な膜厚で構成することが可能となり、トレンチ６のコーナー部で薄くならないようにできる。そして、このゲート絶縁膜８の表面において、トレンチ６を埋め込むようにゲート電極９が形成されている。
【００３２】
また、ｎ+型ソース領域４およびｐ型領域５の表面やゲート電極９の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ型領域５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ型領域５を介してｐ型ベース領域３と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００３３】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが各ｐ型領域５の間に配置されることでセル領域が構成されている。
【００３４】
一方、外周領域では、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するように凹部２０が形成されることでメサ構造とされている。このため、セル領域から離れた位置ではｐ型ベース領域３が除去され、ｎ型ドリフト層２が露出させられている。
【００３５】
また、凹部２０の下方に位置するｎ型ドリフト層２の表層部には、セル領域を囲むように、複数本（図１中では３本記載してある）のｐ型不純物埋込層２１が備えられている。ｐ型不純物埋込層２１は、上記したｐ型領域５と同様、トレンチ２１ａ内に低濃度領域２１ｂと高濃度領域２１ｃとを備えた構造となっている。ｐ型不純物埋込層２１のうちの高濃度領域２１ｃをガードリングとして機能させる。このｐ型不純物埋込層２１は、ガードリングとして機能できる濃度および深さで構成されていれば良いが、本実施形態では、低濃度領域２１ｂと高濃度領域２１ｃがそれぞれｐ型領域５の低濃度領域５ｂと同じ濃度とされている。そして、低濃度領域２１ｂのうちトレンチ２１ａの底面に形成された部分の厚みが下層部２ａとほぼ等しくされている。
【００３６】
そして、図示していないが、必要に応じてｐ型不純物埋込層２１よりも外周にＥＱＲ構造が備えられることにより、セル領域を囲む外周耐圧構造が備えられた外周領域が構成されている。
【００３７】
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図３を参照して説明する。
【００３８】
〔図３（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板１の主表面上にＳｉＣからなるｎ型ドリフト層２とｐ型ベース領域３、および、ｎ+型ソース領域４が順にエピタキシャル成長させられたトリプルエピ基板を用意する。
【００３９】
〔図３（ｂ）に示す工程〕
ｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ型領域５およびｐ型不純物埋込層２１の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｐ型領域５およびｐ型不純物埋込層２１の形成予定位置にトレンチ５ａ、２１ａを形成する。その後、マスク材を除去する。
【００４０】
〔図３（ｃ）に示す工程〕
エピタキシャル成長装置を用いて、トレンチ５ａ、２１ａ内を含めてｎ+型ソース領域４の表面全面に低濃度領域５ｂ、２１ｂを形成するための比較的低不純物濃度に設定されたｐ型層（第１層）３１ａを成膜する。続けて、ｐ型ドーパントの導入量を変えてエピタキシャル成長を行い、ｐ型層３１ａの上に高濃度領域５ｃ、２１ｃを形成するための比較的高不純物濃度で構成されたｐ+型層（第２層）３１ｂを成膜する。これらｐ型層３１ａおよびｐ+型層３１ｂにより、トレンチ５ａ、２１ａ内が埋め込まれるようにする。
【００４１】
〔図３（ｄ）に示す工程〕
研削やＣＭＰ（Chemical Mechanical Polishing）などによる平坦化によって、ｎ+型ソース領域４の表面を露出させる。これにより、ｐ型層３１ａおよびｐ+型層３１ｂはトレンチ５ａ、２１ａ内にのみ残る。このようにして、ｐ型層３１ａによって低濃度領域５ｂ、２１ｂが構成されると共に、ｐ+型層３１ｂによって高濃度領域５ｃ、２１ｃが構成され、ｐ型領域５およびｐ型不純物埋込層２１が構成される。
【００４２】
なお、この工程をＣＭＰのような平坦化研磨によって行うようにすれば、表面状態良く平坦化が行えるため、この後行われるトレンチゲート構造を構成するためのトレンチ６の形成においても、寸法精度の高いトレンチ形状を実現できる。このため、微細化された素子が容易に実現可能となる。また、エピタキシャル成長によってｐ型領域５およびｐ型不純物埋込層２１を構成しているため、イオン注入と異なり、イオン注入ダメージのないＰＮ接合を構成できる。また、イオン注入では不可能なアスペクト比の大きい層を形成できるため、セルサイズの微細化が容易になる。
【００４３】
〔図３（ｅ）に示す工程〕
ｎ+型ソース領域４やｐ型領域５およびｐ型不純物埋込層２１の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのトレンチ６および凹部２０の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてトレンチ６を形成すると共に外周領域において凹部２０を形成する。その後、マスク材を除去する。
【００４４】
そして、必要に応じて、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。
【００４５】
〔図３（ｆ）に示す工程〕
ウェット雰囲気による熱酸化によってゲート絶縁膜８を形成したのち、ゲート絶縁膜８の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極９を形成する。この後の工程については、従来と同様であり、層間絶縁膜１０の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極１１やゲート配線層を形成する工程、ｎ+型基板１の裏面にドレイン電極１２を形成する工程等を行う。これにより、図２に示すトレンチゲート構造のＭＯＳＦＥＴがセル領域に備えられると共に、セル領域を囲む外周耐圧構造が外周領域に備えられたＳｉＣ半導体装置が完成する。
【００４６】
以上説明したように、本実施形態では、セル領域において、ｎ+型基板１まで達するように形成されたトレンチ５ａ内を埋め込むように低濃度領域５ｂと高濃度領域５ｃを有するｐ型領域５を備えた構成としている。これにより、低濃度領域５ｂによってｐ型カラムを構成すると共に、高濃度領域５ｃによってｐ+型ディープ層を構成することができる。
【００４７】
したがって、低濃度領域５ｂによるｐ型カラムとｎ型ドリフト層２によるｎ型カラムとによってＳＪ構造を構成できることから、オン抵抗の低減を図ることが可能になる。また、高濃度領域５ｃによるｐ+型ディープ層によってオフ時にドレイン電位をブロックできるため、ゲート絶縁膜８にかかる電界を緩和でき、ゲート絶縁膜８が破壊されることを防止できる。同様に、高濃度領域５ｃによるｐ+型ディープ層によってオフ時にドレイン電位をブロックできるため、ｐ型ベース領域３の電界が上昇しないようにできる。このため、ｐ型ベース領域３の不純物濃度を低濃度にして高いチャネル移動度を得るようにした場合でも、パンチスルー現象の発生を抑制でき、高いドレイン耐圧を得ることができる。さらに、高濃度領域５ｃを直接ソース電極１１に接続しているため、サージ耐量の高い素子を実現することも可能となる。よって、オン抵抗の低減とゲート絶縁膜８の破壊防止の両方を実現できるＳｉＣ半導体装置とすることが可能となる。
【００４８】
また、各トレンチ６の先端に対して、ｐ型領域５の先端が距離ａだけ突き出して配置されるようにし、距離ａをｎ型ドリフト層２の下層部２ａの厚さ、換言すれば高濃度領域５ｃの下面とｎ型ドリフト層２の下面との距離よりも大きくしている。このようなレイアウトとしていることから、必ず各高濃度領域５ｃの先端が各トレンチ６の先端よりも突き出るようにでき、トレンチ６の先端においてもゲート絶縁膜８に掛かる電界を緩和でき、ゲート絶縁膜８が破壊されることを防止することができる。
【００４９】
そして、このような構造のＳｉＣ半導体装置における低濃度領域５ｂと高濃度領域５ｃとを同じトレンチ５ａ内に異なる不純物濃度のｐ型層を順に埋め込むことによって構成している。したがって、ｐカラムを構成するための低濃度領域５ｂとｐ+型ディープ層を構成するための高濃度領域５ｃを独立した工程によって別々に形成する場合と比較して、製造工程の簡略化を図ることが可能となる。
【００５０】
また、外周領域においても、セル領域のｐ型領域５と同様の構成のｐ型不純物埋込層２１を備え、ｐ型不純物埋込層２１をｎ+型基板１まで達するように形成されたトレンチ２１ａ内を埋め込む低濃度領域２１ｂと高濃度領域２１ｃが備えられた構成としている。このため、高濃度領域２１ｃにてガードリングの機能を果たさせることができる。そして、このようなｐ型不純物埋込層２１をセル領域のｐ型領域５と同時に形成することが可能であるため、これらの製造工程を共通化させることが可能となり、製造工程の簡略化を図ることができる。
【００５１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ６と凹部２０の深さを変えたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図４に示すように、本実施形態では、トレンチ６と凹部２０の深さを変えている。具体的には、トレンチ６よりも凹部２０が深くなるようにしている。このように、トレンチ６と凹部２０の深さを別々に設定することで、それぞれで耐圧設計を行うことが可能となり、例えば、外周領域においてブレークダウンが生じるようにするなど、適宜耐圧を調整することが可能となる。
【００５３】
なお、このような構造のＳｉＣ半導体装置は、トレンチ６の形成工程と凹部２０の形成工程を別々の工程として実施すればよいだけで、その他の工程については第１実施形態と同様である。
【００５４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型不純物埋込層２１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５５】
図５に示すように、本実施形態では、トレンチ２１ａおよびｐ型不純物埋込層２１の深さを変えており、セル領域から外周方向に離れるに連れて順にトレンチ２１ａおよびｐ型不純物埋込層２１の深さが浅くなる構造としている。このように、ｐ型不純物埋込層２１の深さを徐々に変化させることで、外周領域での等電位線分布に沿った形状でｐ型不純物埋込層２１を構成することが可能となり、終端構造に必要とされる領域を小さくすることが可能となる。これにより、ＳｉＣ半導体装置のサイズの小型化を図ることが可能となる。
【００５６】
なお、このような深さの異なるｐ型不純物埋込層２１を構成するには、トレンチ２１ａを別工程で形成することで深さを変化させるという方法もあるが、トレンチ２１ａの幅をセル領域から離れるに従って狭くするという方法を用いることができる。トレンチ２１ａの幅が狭くなるほどエッチングガスが入り込み難くなることから、エッチングレートが遅くなる。このため、トレンチ２１ａの幅がセル領域から離れるに従って狭くなるようにすることで、各ｐ型不純物埋込層２１を形成するためのトレンチ２１ａを同時に形成したとしても、各トレンチ２１ａの深さを変化させられる。したがって、このような方法を採用すれば、１つ１つのトレンチ２１ａを別工程で形成するのではなく、同時に形成することが可能となり、製造工程の簡略化を図ることが可能となる。
【００５７】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してｐ型リサーフ層を備えた構造にしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５８】
図６に示すように、外周領域に形成される凹部２０を深さが変化する段付き形状とし、セル領域から外周方向に離れるに従って段階的に深さが深くなるようにしている。凹部２０のうちセル領域側の段では、その底部がｐ型ベース領域３の底部よりも浅く設定され、ｐ型ベース領域３が残された状態になっている。また、凹部２０のうちセル領域から離れた方の段では、その底部がｐ型ベース領域３の底部よりも深く設定され、ｐ型ベース領域３が残されていない状態となっている。
【００５９】
このような構造のＳｉＣ半導体装置では、凹部２０のうちのセル領域側の段の底部に残されたｐ型ベース領域３をｐ型リサーフ層２２として機能させることが可能となる。ｐ+型リサーフ層２２は、セル領域を囲みつつｐ型不純物埋込層２１よりも内側に配置されるもので、ｐ型不純物埋込層２１と同様、例えば各角部が丸められた四角形状のレイアウトとして形成される。
【００６０】
このように、ｐ型不純物埋込層２１に加えてｐ型リサーフ層２２を備えた構造とすることができ、より効果的に電界緩和を図ることができるため、セル領域として寄与しない終端構造の面積を小さくすることが可能となる。したがって、ＳｉＣ半導体装置のサイズ（チップサイズ）の小型化を図ることが可能となり、引いては製造コストの削減を図ることが可能となる。
【００６１】
（第４実施形態の変形例）
上記第４実施形態のようなｐ型リサーフ層２２を備えた構造は、図７に示すように、ｎ型ドリフト層２の表層部にｐ型リサーフ層２２を形成することによっても実現できる。例えば凹部２０を形成したのち、マスクを用いたｐ型不純物のイオン注入によってｐ型リサーフ層２２を形成することができる。
【００６２】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してｐ型領域５の周囲の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６３】
図８に示すように、ｐ型領域５の周囲を囲むように、ｎ-型層もしくはＩ型層からなる周辺領域２３を備えるようにしている。この周辺領域２３は、トレンチ５ａの内壁面を覆うように所定厚さでエピタキシャル成長させることで形成され、
その内側に低濃度領域５ｂおよび高濃度領域５ｃを形成することで、周辺領域２３に囲まれたｐ型領域５が構成されるようにしている。
【００６４】
このように、周辺領域２３を備えることにより、オン時のドレイン−ソース間容量を小さくすることが可能となり、ＳＪ構造特有の急激なドレイン−ソース間容量を低減できるため、よりスイッチング特性を向上させることが可能となる。
【００６５】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対してｐ型不純物埋込層２１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６６】
図９に示すように、ｐ型不純物埋込層２１が高濃度領域２１ｃを無くして低濃度領域２１ｂのみによって構成されるようにしても良い。このように、外周領域から高濃度領域２１ｃを無くすことにより、より耐圧向上を図ることが可能となる。
【００６７】
このような構造は、例えば以下のような方法によって製造可能である。例えば、トレンチ５ａ、２１ａを別々に形成し、トレンチ２１ａの深さがトレンチ５ａの深さよりも浅くなるようにしておくことにより、高濃度領域２１ｃの方が高濃度領域２１ｃよりも底部の位置が高くなるようにできる。このため、凹部２０を形成するときに、高濃度領域２１ｃがすべて除去されるようにでき、図９の構造を実現できる。また、例えば、トレンチ６と凹部２０を別々に形成するようにし、凹部２０の深さを深くしてトレンチ２１ａ内に成膜された高濃度領域２１ｃの部分がすべて除去されるようにすることでも、図９の構造を実現できる。また、トレンチ２１ａの幅がトレンチ５ａの幅よりも狭くなるようにし、トレンチ２１ａの方がトレンチ５ａよりもエッチングレートが遅くなるようにすることで、高濃度領域２１ｃの方が高濃度領域５ｃよりも底部の位置が高い位置となるようにする。このようにすれば、トレンチ６および凹部２０を同時に形成する際に高濃度領域２１ｃがすべて除去されるようにでき、図９の構造を実現できる。
【００６８】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１実施形態に対して外周領域における外周耐圧構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６９】
図１０に示すように、外周領域に備えたｐ型不純物埋込層２１をドット状にレイアウトしている。ドットの間隔は一定であっても良いが、図１０に示すようにセル領域から外周方向に離れるにしたがって広くなるようにすると好ましい。このようにすることで、電界緩和が必要とされる範囲を狭くすることが可能となり、ＳｉＣ半導体装置のサイズの小型化を図ることが可能となる。
【００７０】
なお、図中において二点差線で示した部分の断面形状は図２と同様の形状となっており、ｐ型不純物埋込層２１はドット状のレイアウトとされても、第１実施形態と同様の構造として構成することができる。勿論、図５のように徐々にｐ型不純物埋込層２１の深さが浅くなるようにしても良いし、図９のように低濃度領域２１ｂのみによって構成されるようにしても良い。さらに、図６および図７のようにｐ型リサーフ層２２を備えるようにしても良い。
【００７１】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第１実施形態に対して外周領域における外周耐圧構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７２】
図１１に示すように、外周領域の外周耐圧構造として、ｐ型不純物埋込層２１の代わりに、外周領域にもｐ型領域５を備えた構造としている。すなわち、外周領域についても、セル領域と同様にストライプ状に配置したｐ型領域５を備えるようにし、ＳＪ構造を備えるようにしている。このように、外周耐圧構造として、ＳＪ構造を備えるようにすることもできる。そして、このように外周耐圧構造もＳＪ構造とする場合、セル領域に備えられるＳＪ構造と同じ構造、すなわちｐ型領域５が同じピッチ、同じ深さ同じ濃度で構成できることから、外周領域でのチャージバランス設計が容易となり、製造工程も容易になる。
【００７３】
また、この場合において、本実施形態ではｐ型リサーフ層２２も備えるようにしており、ｐ型リサーフ層２２の外側の輪郭に沿ってｐ型領域５の先端を終端させるようにしている。このように、ｐ型リサーフ層２２を備えるようにすれば、より外周領域での電界緩和を図ることが可能となり、耐圧向上が図れる。
【００７４】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、第１実施形態に対して外周領域の代わりに、もしくは外周領域と共にジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を備えたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７５】
図１２および図１３に示すように、本実施形態では、セル領域の外縁部にショットキー電極２４を備えた構造としている。具体的には、セル領域の外縁部にも凹部２０が形成されるようにしており、この凹部２０内において層間絶縁膜１０を除去してｎ型ドリフト層２を露出させるようにしている。ショットキー電極２４は、このｎ型ドリフト層２が露出させられた部分の表面上に形成され、ｎ型ドリフト層２とショットキー接触させることによって構成されている。また、セル領域の外縁部においてもｐ型領域５を形成し、ｐ型領域５がショットキー電極２４と接触させられるようにしている。
【００７６】
このような構造により、ショットキー電極２４とｎ型ドリフト層２との接触によって構成したショットキーバリアダイオード（ＳＢＤ）と、ｐ型領域５とｎ型ドリフト層２とによって構成したＰＮダイオードとを備えたＪＢＳを構成している。このように、トレンチゲート構造のＭＯＳＦＥＴに加えてＪＢＳを備えたＳｉＣ半導体装置とすることもできる。
【００７７】
このような構造は、第１実施形態の構造のＳｉＣ半導体装置に対して、単にショットキー電極２４を形成するだけで実現できる。したがって、ショットキー電極２４の成膜工程を追加するだけで、本実施形態の構造のＳｉＣ半導体装置を実現することが可能となる。
【００７８】
（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ５ａ、２１ａ内の構成を変えたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７９】
図１４に示すように、本実施形態では、トレンチ５ａ内に低濃度領域５ｂおよび高濃度領域５ｃに加えてソース電極１１が部分的に入り込み、トレンチ５ａ内において高濃度領域５ｃとソース電極１１とが接触させられた構造とされている。また、トレンチ２１ａ内に低濃度領域２１ｂおよび高濃度領域２１ｃに加えて層間絶縁膜１０（もしくはゲート絶縁膜８）が部分的に入り込んだ構造とされている。
【００８０】
このように、トレンチ５ａ、２１ａ共に、低濃度領域５ｂ、２１ｂおよび高濃度領域５ｃ、２１ｃにて完全に埋め込まれている必要はなく、部分的に埋め込まれていない構造であっても良い。そして、その埋め込まれていない部分に、トレンチ５ａについてはソース電極１１が部分的に入り込んだり、トレンチ２１ａについては層間絶縁膜１０が部分的に入り込んだ構造とされていても良い。
【００８１】
特に、トレンチ５ａ内に部分的にソース電極１１が入り込んだ構造とされた場合、トレンチ５ａ内がすべて低濃度領域５ｂおよび高濃度領域５ｃで埋め込まれた場合と比較して、高濃度領域５ｃの底部からソース電極１１に到達するまでの内部抵抗を低減できる。したがって、実質的に高濃度領域５ｃにて構成しているｐ+型ディープ層の低抵抗化を図ることが可能となる。
【００８２】
なお、図１４では、トレンチ５ａのうち低濃度領域５ｂおよび高濃度領域５ｃにて埋め込まれていない部分の底部がトレンチゲート構造を構成するトレンチ６の底部よりも深くなる例を挙げたが、それよりも浅くても良い。その場合、トレンチ５ａのみが低濃度領域５ｂおよび高濃度領域５ｃにて完全に埋め込まれていない構造となり、トレンチ２１ａについては低濃度領域２１ｂおよび高濃度領域２１ｃで埋め込まれた構造となっていても良い。
【００８３】
続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図１５を参照して説明する。
【００８４】
まず、図１５（ａ）〜（ｃ）に示す工程において、第１実施形態で説明した図３（ａ）〜（ｃ）と同様の工程を行う。ただし、図１５（ｃ）に示す工程では、トレンチ５ａ、２１ａが低濃度領域５ｂ、２１ｂおよび高濃度領域５ｃ、２１ｃを構成するｐ型層３１ａやｐ+型層３１ｂにて完全に埋め込まれず部分的に隙間が残るようにする。
【００８５】
その後、図１５（ｄ）、（ｅ）に示す工程において、第１実施形態で説明した図３（ｄ）、（ｅ）と同様の工程を行う。そして、図１５（ｆ）に示す工程において、図３（ｆ）と同様の工程によってトレンチ６内にトレンチゲート構造を形成したのち、層間絶縁膜１０の形成工程を行う。
【００８６】
このとき、トレンチ５ａ、２１ａのうち低濃度領域５ｂ、２１ｂおよび高濃度領域５ｃ、２１ｃで埋め込まれていない部分に、層間絶縁膜１０（もしくはゲート絶縁膜８）の形成と同時に絶縁膜が入り込んだ状態になる。このため、この後の層間絶縁膜１０に対してコンタクトホールを形成するコンタクトホール形成工程の際に、トレンチゲート構造や凹部２０内をマスクして保護つつ、トレンチ５ａ内に入り込んだ絶縁膜も同時に除去する。それから、ソース電極１１の形成工程を行うと、トレンチ５ａ内にもソース電極１１が部分的に入り込んだ状態となる。
【００８７】
このようにして、本実施形態に係るＳｉＣ半導体装置を形成することができる。このように、第１実施形態に対して層間絶縁膜１０をパターニングする際のマスクを変更するだけで、その他は第１実施形態と同様の製造工程によって本実施形態に係るＳｉＣ半導体装置を製造することができる。
【００８８】
（他の実施形態）
上記各実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記各実施形態では、ゲート絶縁膜８の例として熱酸化による酸化膜を挙げたが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１２の形成工程に関しても、ソース電極１１の形成前などとしても構わない。
【００８９】
また、上記各実施形態において、ｐ型領域５とｐ型不純物埋込層２１の深さを同じにする場合においても、これらの幅を等しくせず、異なる幅となるようにしても良い。例えば、図１６に示すように、ｐ型不純物埋込層２１の幅の方がｐ型領域５の幅よりも広くなるようにすることができる。また、図１７に示すように、ｐ型不純物埋込層２１の幅をセル領域の外側に向かうに従って徐々に狭くするようにしても良い。さらに、図１８に示すように、上記第１実施形態と同様、セル領域においてｐ型領域５をストライプ状にした部分とセル領域の外縁を囲むように角部が丸められた四角形状のレイアウトとしつつ、これらを分離した構造にするのではなく連結した構造としても良い。
【００９０】
また、半導体基板としてトリプルエピ基板を用いなくても良い。例えば、ｎ+型基板１上にエピタキシャル成長させたｎ-型ドリフト層２の表層部にｐ型不純物をイオン注入することでｐ型ベース領域３を形成し、ｐ型ベース領域３の表層部にｎ型不純物にイオン注入することでｎ+型ソース領域４を形成したものを半導体基板として用いても良い。
【００９１】
また、上記した各実施形態の相互間において、適宜組み合わせが可能である。例えば、第３実施形態で説明したようにセル領域から離れるに従ってトレンチ２１ａの深さを徐々に浅くする構造を、第２、第４〜第９実施形態などに適用することもできる。同様に、第９実施形態のようにＪＢＳを備えた構造を、第２〜第８実施形態などにも適用できる。さらに、第１、第７〜第９、他の実施形態では、図１、図１０〜図１２および図１８を参照してＳｉＣ半導体装置のレイアウトの一例を説明したが、第２〜第６実施形態や図１６および図１７に示した構造のいずれに対しても、これら各レイアウトを適用できる。
【００９２】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【００９３】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ+型ディープ層
６    トレンチ
８    ゲート絶縁膜
９    ゲート電極
１１  ソース電極
１２  ドレイン電極
２１  ｐ型不純物埋込層
２２  ｐ型リサーフ層
２３  周辺領域
２４  ショットキー電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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