(57)【要約】【課題】ＩＧＢＴの接合終端構造に関して、多段のフィールドプレートを使用した方が、多重のフローティングフィールドリングを使用したものより、周辺長を短縮できる。多段のフィールドプレートを使用して良好な耐圧特性を得るには、一般に、基板表面の電界強度の上昇を抑えるため、ドリフト領域の抵抗率を上げる必要がある。しかし、通常の非対称ＩＧＢＴにおいて、バッファ領域等に、欠陥層が導入されている場合等では、ドリフト領域の抵抗率を上げると、空乏層が延びすぎる結果、リーク電流の著しい増大を招く恐れがある。【解決手段】本願発明は、半導体チップの裏面のコレクタ領域に接するバッファ領域から隔てられてドリフト領域内にフィールドストップ領域を有し、これとバッファ領域との間に結晶欠陥領域を有するＩＧＢＴにおいて、半導体チップの表面のセル領域の周辺に、リング状の多段フィールドプレートを有するものである。【選択図】図４６
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【特許請求の範囲】
【請求項１】
以下を含むＩＧＢＴ：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記第１の主面上から前記ドリフト領域の内部に亘り設けられたセル領域；
（ｄ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル領域の周辺を取り囲むように設けられ、前記第１導電型と反対導電型の第２導電型を有するリング状のセル周辺接合領域；
（ｅ）前記セル周辺接合領域上から前記半導体基板の周辺端部の間に、前記セル領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｆ）前記セル領域内であって、前記ドリフト領域の前記第１の主面側表面領域に設けられた前記第２導電型のチャネル領域；
（ｇ）前記チャネル領域の前記第１の主面側表面領域に設けられた前記第１導電型のエミッタ領域；
（ｈ）前記ドリフト領域の前記第２の主面側表面領域に設けられた前記第２導電型のコレクタ領域；
（ｉ）前記コレクタ領域と前記ドリフト領域との間に設けられ、これよりも濃度が高い前記第１導電型のバッファ領域；
（ｊ）前記バッファ領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域；
（ｋ）前記結晶欠陥領域に沿って、これよりも前記第１の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第１導電型のフィールドストップ領域。
【請求項２】
請求項１のＩＧＢＴにおいて、前記半導体基板は、単結晶シリコン基板である。
【請求項３】
請求項２のＩＧＢＴにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【請求項４】
請求項３のＩＧＢＴにおいて、前記ＩＧＢＴは、トレンチゲート型である。
【請求項５】
請求項４のＩＧＢＴにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン照射によって形成されたものである。
【請求項６】
請求項５のＩＧＢＴにおいて、前記結晶欠陥領域は、前記コレクタ領域および前記バッファ領域の活性化アニール時に残存させたものである。
【請求項７】
請求項５のＩＧＢＴにおいて、更に以下を含む：
（ｌ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル周辺接合領域の周辺を取り囲むように設けられ、前記第２導電型を有するリング状の表面リサーフ領域。
【請求項８】
請求項５のＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ１）多段のメタルフィールドプレート。
【請求項９】
前記８項のＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ２）前記メタルフィールドプレートの内端部から前記セル周辺接合領域の外端部の間に設けられたポリＳｉフィールドプレート。
【請求項１０】
請求項９のＩＧＢＴにおいて、前記ポリＳｉフィールドプレートは、多段のポリＳｉフィールドプレートである。
【請求項１１】
以下を含むＩＧＢＴ：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記第１の主面上から前記ドリフト領域の内部に亘り設けられたセル領域；
（ｄ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル領域の周辺を取り囲むように設けられ、前記第１導電型と反対導電型の第２導電型を有するリング状のセル周辺接合領域；
（ｅ）前記セル周辺接合領域上から前記半導体基板の周辺端部の間に、前記セル領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｆ）前記セル領域内であって、前記ドリフト領域の前記第１の主面側表面領域に設けられた前記第２導電型のチャネル領域；
（ｇ）前記チャネル領域の前記第１の主面側表面領域に設けられた前記第１導電型のエミッタ領域；
（ｈ）前記ドリフト領域の前記第２の主面側表面領域に設けられた前記第２導電型のコレクタ領域；
（ｉ）前記コレクタ領域と前記ドリフト領域の間に設けられ、前記コレクタ領域よりも厚く、前記ドリフト領域よりも濃度が高い前記第１導電型の厚膜バッファ領域；
（ｊ）前記厚膜バッファ領域内に設けられた結晶欠陥領域。
【請求項１２】
請求項１１のＩＧＢＴにおいて、前記半導体基板は、単結晶シリコン基板である。
【請求項１３】
請求項１２のＩＧＢＴにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【請求項１４】
請求項１３のＩＧＢＴにおいて、前記ＩＧＢＴは、トレンチゲート型である。
【請求項１５】
請求項１４のＩＧＢＴにおいて、前記結晶欠陥領域は、水素イオン又はヘリウムイオン照射によって形成されたものである。
【請求項１６】
請求項１４のＩＧＢＴにおいて、更に以下を含む：
（ｋ）前記コレクタ領域と前記厚膜バッファ領域との間に設けられ、前記厚膜バッファ領域よりも濃度が高い前記第１導電型の高濃度バッファ領域。
【請求項１７】
請求項１６のＩＧＢＴにおいて、前記結晶欠陥領域は、前記高濃度バッファ領域の活性化アニール時に残存させたものである。
【請求項１８】
請求項１５のＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ１）多段のメタルフィールドプレート。
【請求項１９】
請求項１８のＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ２）前記メタルフィールドプレートの内端部から前記セル周辺接合領域の外端部の間に設けられたポリＳｉフィールドプレート。
【請求項２０】
請求項１９のＩＧＢＴにおいて、前記ポリＳｉフィールドプレートは、多段のポリＳｉフィールドプレートである。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ダイオード等のパワー系半導体装置（または半導体集積回路装置）のデバイス構造および接合終端（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ）技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００１−７７３５７号公報（特許文献１）は、パンチスルー（Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴ（Ｉｎｔｅｇｒａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に関するものである。そこには、Ｐ＋コレクタ層とＮ＋バッファ層の間に、低ライフタイム層を有するＮ−層を設ける技術が開示されている。
【０００３】
日本特開２００６−３３２１２７号公報（特許文献２）または、これに対応する米国特許第７５１８１９７号公報（特許文献３）は、ＩＧＢＴに関するものである。そこには、たとえば、パンチスルー型ＩＧＢＴにおいて、Ｎ−ドリフト領域の中間に局所ライフタイム制御領域を設ける技術が開示されている。
【０００４】
日本特開２０１１−２３８８７２号公報（特許文献４）は、パンチスルー型ＩＧＢＴに関するものである。そこには、同様に、Ｎ−ドリフト領域の中間にライフタイム制御領域を設ける技術が開示されている。
【０００５】
日本特表２００２−５２０８８５号公報（特許文献５）または、これに対応する米国特許第６４４１４０８号公報（特許文献６）は、ＩＧＢＴ，パワーダイオード等のパワー半導体素子に関するものである。そこには、たとえば、ＩＧＢＴのＮ型ドリフト領域のコレクタ側に関して、通常より厚いＮ型バッファ層を設ける技術が開示されている。
【０００６】
日本特開２００５−２１７１５２号公報（特許文献７）または、これに対応する米国特許公開２００５−１６７６９４号公報（特許文献８）は、ＩＧＢＴの接合終端に関するものである。そこには、ＩＧＢＴチップの周辺に設けられたフィールドプレート、ガードリング（逆フィールドプレートまたはチャンネルストップ電極）および、これらの間の中間電位電極から構成された接合終端構造が開示されている。
【０００７】
日本特開昭５８−７７２４２号公報（特許文献９）または、これに対応する米国特許第５３１１０５２号公報（特許文献１０）は、プレーナ型半導体デバイスに関するものである。そこには、プレーナ型半導体デバイスチップの周辺に設けられた多段のフィールドプレートおよびガードリング（逆フィールドプレートまたはチャンネルストップ電極）から構成された接合終端構造が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−７７３５７号公報
【特許文献２】特開２００６−３３２１２７号公報
【特許文献３】米国特許第７５１８１９７号公報
【特許文献４】特開２０１１−２３８８７２号公報
【特許文献５】特表２００２−５２０８８５号公報
【特許文献６】米国特許第６４４１４０８号公報
【特許文献７】特開２００５−２１７１５２号公報
【特許文献８】米国特許公開２００５−１６７６９４号公報
【特許文献９】特開昭５８−７７２４２号公報
【特許文献１０】米国特許第５３１１０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＩＧＢＴやダイオード等の接合終端構造を考えるとき、多段のＦＰ（Ｆｉｅｌｄ  Ｐｌａｔｅ）を使用したものの周辺長と、多重のＦＦＲ（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）を使用したもの（多重のＦＰを併用したものを含む）の周辺長を比較すると、前者の方が相当長くなると考えられている。これは、絶縁膜中の臨界電界強度の方が、ドリフト領域等の臨界電界強度よりも相当程度高いことに起因する。
【００１０】
ここで、多段のＦＰを使用した接合終端構造を適用して良好な耐圧特性を得るには、基板表面の電界強度の上昇を抑えるため、ドリフト領域の抵抗率を上げる必要がある。
【００１１】
しかし、コレクタ領域に接してバッファ領域を有する従来の非対称（Ａｓｙｍｍｅｔｒｉｃ）ＩＧＢＴにおいて、バッファ領域等に、少数キャリアのライフタイム制御のための欠陥層が導入されている場合等では、ドリフト領域の抵抗率を上げると、空乏層が延びすぎる結果、リーク電流の著しい増大を招く恐れがある。
【００１２】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一実施の形態の概要は、半導体チップの裏面のコレクタ領域に接するバッファ領域から隔てられてドリフト領域内にフィールドストップ領域を有し、これとバッファ領域との間に結晶欠陥領域を有するＩＧＢＴにおいて、半導体チップの表面のセル領域の周辺に、リング状の多段フィールドプレートを有するものである。
【発明の効果】
【００１５】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、前記本願の一実施の形態によれば、リーク電流の著しい増大を招くことなく、周辺長を短縮することができる。
【図面の簡単な説明】
【００１７】
【図１】本願の各実施形態の半導体装置（ＩＧＢＴおよびダイオード）の使用形態を示すＩＧＢＴおよびダイオードペアの相互接続図である。
【図２】図１に示すＩＧＢＴおよびダイオードペアを三相モータの駆動に適用したモータ駆動回路の回路図である。
【図３】本願の主要な実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。
【図４】図３のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。
【図５】本願の一実施の形態（１次元アクティブセル間引き構造：図６から図８に対応）に関する図３の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。
【図６】本願の前記一実施の形態（他の実施形態にも共通する）のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図３にほぼ対応するが、より具体的な形状に近い）である。
【図７】図６のセル領域内部切り出し領域Ｒ３の拡大上面図である。
【図８】図７のＤ−Ｄ’断面に対応するデバイス断面図である。
【図９】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。
【図１０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。
【図１１】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。
【図１２】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。
【図１３】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。
【図１４】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。
【図１５】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。
【図１６】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。
【図１７】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。
【図１８】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。
【図１９】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。
【図２０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。
【図２１】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。
【図２２】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。
【図２３】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。
【図２４】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。
【図２５】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。
【図２６】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。
【図２７】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。
【図２８】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型バッファ領域導入工程）におけるデバイス断面図である。
【図２９】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型コレクタ領域導入工程）におけるデバイス断面図である。
【図３０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（メタルコレクタ電極形成工程）におけるデバイス断面図である。
【図３１】本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）に関する図６のセル領域内部切り出し領域Ｒ３の拡大上面図である。
【図３２】図３１のＤ−Ｄ’断面に対応するデバイス断面図である。
【図３３】本願の前記一実施の形態のＩＧＢＴの裏面詳細構造の変形例（アルミニウムドープコンタクト）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。
【図３４】本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。
【図３５】本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ−型シリコンエピタキシャル領域形成工程）におけるデバイス断面図である。
【図３６】本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する図６に対応するダイオードチップの全体上面図である。
【図３７】図３６のＦ−Ｆ’断面に対応する主要デバイス領域のデバイス断面図である。
【図３８】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｐ型アノード領域導入工程）におけるデバイス断面図である。
【図３９】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルアノード電極形成工程）におけるデバイス断面図である。
【図４０】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。
【図４１】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。
【図４２】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型カソード領域導入工程）におけるデバイス断面図である。
【図４３】本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルカソード電極形成工程）におけるデバイス断面図である。
【図４４】本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。
【図４５】本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。
【図４６】本願の前記一実施の形態のＩＧＢＴの接合終端構造（基本構造：裏面中間フィールドストップ−表面シングルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）を説明するための半導体チップ端部からセル周辺接合領域までの模式断面図（図４のチップ周辺領域にほぼ対応）である。
【図４７】本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例１（裏面中間フィールドストップ−表面ダブルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。
【図４８】本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例２（裏面中間フィールドストップ−表面フィールドプレート＆ジャンクションターミネーションエクステンション組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。
【図４９】本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例３（裏面厚膜バッファ−表面多段フィールドプレート組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。
【図５０】本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例４（裏面厚膜バッファ＆高濃度バッファ−表面多段フィールドプレート組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。
【図５１】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（薄膜フィールド酸化シリコン膜成膜工程）におけるデバイス断面図である。
【図５２】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（薄膜フィールド酸化シリコン膜加工工程）におけるデバイス断面図である。
【図５３】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｐ型ウエル領域導入工程）におけるデバイス断面図である。
【図５４】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成用ハードマスク膜成膜工程）におけるデバイス断面図である。
【図５５】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成用ハードマスク膜加工工程）におけるデバイス断面図である。
【図５６】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成工程）におけるデバイス断面図である。
【図５７】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成用ハードマスク膜除去工程）におけるデバイス断面図である。
【図５８】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（ゲート絶縁膜成膜工程）におけるデバイス断面図である。
【図５９】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（ポリシリコン膜成膜工程）におけるデバイス断面図である。
【図６０】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（ポリシリコン膜加工工程）におけるデバイス断面図である。
【図６１】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（イオン注入用酸化シリコン膜成膜工程）におけるデバイス断面図である。
【図６２】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｐ型ボディ領域導入工程）におけるデバイス断面図である。
【図６３】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（チップ端部Ｎ＋型基板コンタクト領域導入工程）におけるデバイス断面図である。
【図６４】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（エッチストップ膜成膜工程）におけるデバイス断面図である。
【図６５】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（厚膜フィールド酸化シリコン膜成膜工程）におけるデバイス断面図である。
【図６６】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（厚膜フィールド酸化シリコン膜加工工程）におけるデバイス断面図である。
【図６７】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（層間絶縁膜成膜＆コンタクト初段工程）におけるデバイス断面図である。
【図６８】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（コンタクト終段工程）におけるデバイス断面図である。
【図６９】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（基板エッチング工程）におけるデバイス断面図である。
【図７０】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（チップ端部Ｐ＋型ボディコンタクト領域導入工程）におけるデバイス断面図である。
【図７１】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（アルミニウム系メタル電極形成工程）におけるデバイス断面図である。
【図７２】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｎ型フィールドストップ領域形成工程）におけるデバイス断面図である。
【図７３】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（バックグラインディング工程）におけるデバイス断面図である。
【図７４】本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｎ型バッファ領域＆Ｐ＋型コレクタ領域導入工程）におけるデバイス断面図である。
【図７５】本願の前記一実施の形態のＩＧＢＴにおけるセル周辺構造を説明するための図６のセル領域コーナ部切り出し領域Ｒ４拡大上面図である。
【図７６】図７５のＨ−Ｈ’断面に対応するデバイス断面図である。
【図７７】図３７のパワー系ダイオードの変形例１（Ｎ型厚膜カソード領域を適用した例）の主接合要部のデバイス断面図である。
【図７８】図３７のパワー系ダイオードの変形例２（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の主接合要部のデバイス断面図である。
【図７９】図４４のパワー系ダイオードの更なる変形例２（Ｎ型厚膜カソード領域を適用した例）の主接合要部のデバイス断面図である。
【図８０】図４４のパワー系ダイオードの更なる変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の主接合要部のデバイス断面図である。
【図８１】図４５のパワー系ダイオードの更なる変形例２（Ｎ型厚膜カソード領域を適用した例）の主接合要部のデバイス断面図である。
【図８２】図４５のパワー系ダイオードの更なる変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の主接合要部のデバイス断面図である。
【図８３】本願の前記一実施の形態のＩＧＢＴの接合終端構造のアウトラインを説明するためのチップ上面模式全体図である。
【図８４】図８３の接合終端構造のアウトラインのバリエーションの一例を説明するためのチップ上面模式全体図である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１９】
１．以下を含むＩＧＢＴ：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記第１の主面上から前記ドリフト領域の内部に亘り設けられたセル領域；
（ｄ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル領域の周辺を取り囲むように設けられ、前記第１導電型と反対導電型の第２導電型を有するリング状のセル周辺接合領域；
（ｅ）前記セル周辺接合領域上から前記半導体基板の周辺端部の間に、前記セル領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｆ）前記セル領域内であって、前記ドリフト領域の前記第１の主面側表面領域に設けられた前記第２導電型のチャネル領域；
（ｇ）前記チャネル領域の前記第１の主面側表面領域に設けられた前記第１導電型のエミッタ領域；
（ｈ）前記ドリフト領域の前記第２の主面側表面領域に設けられた前記第２導電型のコレクタ領域；
（ｉ）前記コレクタ領域と前記ドリフト領域との間に設けられ、これよりも濃度が高い前記第１導電型のバッファ領域；
（ｊ）前記バッファ領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域；
（ｋ）前記結晶欠陥領域に沿って、これよりも前記第１の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第１導電型のフィールドストップ領域。
【００２０】
２．前記項１のＩＧＢＴにおいて、前記半導体基板は、単結晶シリコン基板である。
【００２１】
３．前記項１または２のＩＧＢＴにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００２２】
４．前記項１から３のいずれか一つのＩＧＢＴにおいて、前記ＩＧＢＴは、トレンチゲート型である。
【００２３】
５．前記項１から４のいずれか一つのＩＧＢＴにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン照射によって形成されたものである。
【００２４】
６．前記項１から５のいずれか一つのＩＧＢＴにおいて、前記結晶欠陥領域は、前記コレクタ領域および前記バッファ領域の活性化アニール時に残存させたものである。
【００２５】
７．前記項１から６のいずれか一つのＩＧＢＴにおいて、更に以下を含む：
（ｌ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル周辺接合領域の周辺を取り囲むように設けられ、前記第２導電型を有するリング状の表面リサーフ領域。
【００２６】
８．前記項１から７のいずれか一つのＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ１）多段のメタルフィールドプレート。
【００２７】
９．前記８項のＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ２）前記メタルフィールドプレートの内端部から前記セル周辺接合領域の外端部の間に設けられたポリＳｉフィールドプレート。
【００２８】
１０．前記項９のＩＧＢＴにおいて、前記ポリＳｉフィールドプレートは、多段のポリＳｉフィールドプレートである。
【００２９】
１１．以下を含むＩＧＢＴ：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記第１の主面上から前記ドリフト領域の内部に亘り設けられたセル領域；
（ｄ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル領域の周辺を取り囲むように設けられ、前記第１導電型と反対導電型の第２導電型を有するリング状のセル周辺接合領域；
（ｅ）前記セル周辺接合領域上から前記半導体基板の周辺端部の間に、前記セル領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｆ）前記セル領域内であって、前記ドリフト領域の前記第１の主面側表面領域に設けられた前記第２導電型のチャネル領域；
（ｇ）前記チャネル領域の前記第１の主面側表面領域に設けられた前記第１導電型のエミッタ領域；
（ｈ）前記ドリフト領域の前記第２の主面側表面領域に設けられた前記第２導電型のコレクタ領域；
（ｉ）前記コレクタ領域と前記ドリフト領域の間に設けられ、前記コレクタ領域よりも厚く、前記ドリフト領域よりも濃度が高い前記第１導電型の厚膜バッファ領域；
（ｊ）前記厚膜バッファ領域内に設けられた結晶欠陥領域。
【００３０】
１２．前記項１１のＩＧＢＴにおいて、前記半導体基板は、単結晶シリコン基板である。
【００３１】
１３．前記項１１または１２のＩＧＢＴにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００３２】
１４．前記項１１から１３のいずれか一つのＩＧＢＴにおいて、前記ＩＧＢＴは、トレンチゲート型である。
【００３３】
１５．前記項１１から１４のいずれか一つのＩＧＢＴにおいて、前記結晶欠陥領域は、水素イオン又はヘリウムイオン照射によって形成されたものである。
【００３４】
１６．前記項１１から１４のいずれか一つのＩＧＢＴにおいて、更に以下を含む：
（ｋ）前記コレクタ領域と前記厚膜バッファ領域との間に設けられ、前記厚膜バッファ領域よりも濃度が高い前記第１導電型の高濃度バッファ領域。
【００３５】
１７．前記項１６のＩＧＢＴにおいて、前記結晶欠陥領域は、前記高濃度バッファ領域の活性化アニール時に残存させたものである。
【００３６】
１８．前記項１１から１７のいずれか一つのＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ１）多段のメタルフィールドプレート。
【００３７】
１９．前記項１８のＩＧＢＴにおいて、前記多段フィールドプレートは、以下を有する：
（ｅ２）前記メタルフィールドプレートの内端部から前記セル周辺接合領域の外端部の間に設けられたポリＳｉフィールドプレート。
【００３８】
２０．前記項１９のＩＧＢＴにおいて、前記ポリＳｉフィールドプレートは、多段のポリＳｉフィールドプレートである。
【００３９】
次に、本願において開示される代表的な実施の形態についてその他の概要を説明する。
【００４０】
２１．以下を含むダイオード：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記半導体基板の前記第１の主面側の表面領域に設けられ、前記第１導電型と反対導電型の第２導電型を有するアノード領域；
（ｄ）前記アノード領域上から前記半導体基板の周辺端部の間に、前記アノード領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｅ）前記ドリフト領域の前記第２の主面側表面領域に設けられ、これよりも濃度が高い前記第１導電型のカソード領域；
（ｆ）前記カソード領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域；
（ｇ）前記結晶欠陥領域に沿って、これよりも前記第１の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第１導電型のフィールドストップ領域。
【００４１】
２２．前記項２１のダイオードにおいて、前記半導体基板は、単結晶シリコン基板である。
【００４２】
２３．前記項２１または２２のダイオードにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００４３】
２４．前記項２１から２３のいずれか一つのダイオードにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。
【００４４】
２５．以下を含むダイオード：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記第１の主面上から前記ドリフト領域の内部に亘り設けられたセル領域；
（ｄ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル領域の周辺を取り囲むように設けられ、前記第１導電型と反対導電型の第２導電型を有するリング状のセル周辺接合領域；
（ｅ）前記セル周辺接合領域の周辺上から前記半導体基板の周辺端部の間に、前記セル周辺接合領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｆ）前記ドリフト領域の前記第２の主面側表面領域に設けられ、これよりも濃度が高い前記第１導電型のカソード領域；
（ｇ）前記カソード領域に沿って、その境界近傍から前記ドリフト領域の近接する部分に設けられた結晶欠陥領域；
（ｈ）前記結晶欠陥領域に沿って、これよりも前記第１の主面側の前記ドリフト領域内に設けられ、これよりも濃度が高い前記第１導電型のフィールドストップ領域。
【００４５】
２６．前記項２５のダイオードにおいて、前記半導体基板は、単結晶シリコン基板である。
【００４６】
２７．前記項２５または２６のダイオードにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００４７】
２８．前記項２５から２７のいずれか一つのダイオードにおいて、前記フィールドストップ領域は、水素イオン又はヘリウムイオン注入によって形成されたものである。
【００４８】
２９．以下を含むダイオード：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記半導体基板の前記第１の主面側の表面領域に設けられ、前記第１導電型と反対導電型の第２導電型を有するアノード領域；
（ｄ）前記アノード領域上から前記半導体基板の周辺端部の間に、前記アノード領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｅ）前記ドリフト領域の前記第２の主面側表面領域に設けられ、これよりも濃度が高くイオウまたはセレンがドープされた厚膜カソード領域；
（ｆ）前記厚膜カソード領域内に設けられた結晶欠陥領域。
【００４９】
３０．前記項２９のダイオードにおいて、前記半導体基板は、単結晶シリコン基板である。
【００５０】
３１．前記項２９または３０のダイオードにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００５１】
３２．前記項２９から３１のいずれか一つのダイオードにおいて、前記結晶欠陥領域は、水素イオン又はヘリウムイオン照射によって形成されたものである。
【００５２】
３３．前記項２９から３１のいずれか一つのダイオードにおいて、更に以下を含む：
（ｇ）前記厚膜カソード領域の前記第２の主面側表面に設けられ、前記厚膜カソード領域よりも濃度が高い前記第１導電型の高濃度カソード領域。
【００５３】
３４．前記項３３のダイオードにおいて、前記結晶欠陥領域は、前記高濃度カソード領域の活性化アニール時に残存させたものである。
【００５４】
３５．以下を含むダイオード：
（ａ）第１の主面、第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面から内部に亘り、その主要部を占有する第１導電型のドリフト領域；
（ｃ）前記第１の主面上から前記ドリフト領域の内部に亘り設けられたセル領域；
（ｄ）前記ドリフト領域の前記第１の主面側表面領域であって、前記セル領域の周辺を取り囲むように設けられ、前記第１導電型と反対導電型の第２導電型を有するリング状のセル周辺接合領域；
（ｅ）前記セル周辺接合領域の周辺上から前記半導体基板の周辺端部の間に、前記セル周辺接合領域の周辺を取り囲むように設けられたリング状の多段フィールドプレート；
（ｆ）前記ドリフト領域の前記第２の主面側表面領域に設けられ、これよりも濃度が高くイオウまたはセレンがドープされた厚膜カソード領域；
（ｇ）前記厚膜カソード領域内に設けられた結晶欠陥領域。
【００５５】
３６．前記項３５のダイオードにおいて、前記半導体基板は、単結晶シリコン基板である。
【００５６】
３７．前記項３５または３６のダイオードにおいて、単結晶シリコン基板は、ＦＺ法によるものである。
【００５７】
３８．前記項３５から３７のいずれか一つのダイオードにおいて、前記結晶欠陥領域は、水素イオン又はヘリウムイオン照射によって形成されたものである。
【００５８】
３９．前記項３５から３７のいずれか一つのダイオードにおいて、更に以下を含む：
（ｇ）前記厚膜カソード領域の前記第２の主面側表面に設けられ、前記厚膜バッファ領域よりも濃度が高い前記第１導電型の高濃度カソード領域。
【００５９】
４０．前記項３９のダイオードにおいて、前記結晶欠陥領域は、前記高濃度カソード領域の活性化アニール時に残存させたものである。
【００６０】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００６１】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ、ダイオード（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板、回路基板等）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一般にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。
【００６２】
ＩＧＢＴの代表的形態は２重拡散型縦型（Ｄｏｕｂｌｅ  Ｄｅｆｆｕｓｅｄ  Ｖｅｒｔｉｃａｌ）ＩＧＢＴであり、これは、主に２種類に分類でき、第１はプレーナゲート（Ｐｌａｎａｒ  Ｇａｔｅ）型であり、第２は、実施形態において主に説明するトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型である。
【００６３】
ＩＧＢＴには、その他に、ＬＤ−ＩＧＢＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ  ＩＧＢＴ）がある。
【００６４】
なお、本願に於いて、ＩＧＢＴ又はダイオードというときは、単体に限らず、ＩＧＢＴ又はダイオードを内部に包含するデバイスを含むことは言うまでもない。
【００６５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００６６】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００６７】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００６８】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００６９】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００７０】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。
【００７１】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００７２】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。
【００７３】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「ほぼ周期的」ということができる。
【００７４】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００７５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。なお、本願に於いて、個数について、「多数」とは、「複数」を含む概念である。
【００７６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００７７】
６．トレンチゲート型ＩＧＢＴは、比較的オン抵抗が低いが、伝導度変調を更に促進してオン抵抗を更に低くするために、ＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ）効果を利用した「ＩＥ型トレンチゲートＩＧＢＴ」（または、「アクティブセル間引き型トレンチゲートＩＧＢＴ」）が開発されている。ＩＥ型トレンチゲートＩＧＢＴは、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセル（Ａｃｔｉｖｅ  Ｃｅｌｌ）と、Ｐ型フローティング領域を有するインアクティブセル（Ｉｎａｃｔｉｖｅ  Ｃｅｌｌ）を交互に、または、櫛の歯状に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としたものである。
【００７８】
なお、本願に於いては、ＩＥ型トレンチゲートＩＧＢＴではない従来型トレンチゲートＩＧＢＴ、すなわち、アクティブセル間引き型ではないものを特にＩＥ型トレンチゲートＩＧＢＴと区別する必要があるときは、「フルアクティブ型トレンチゲートＩＧＢＴ（または非ＩＥ型トレンチゲートＩＧＢＴ）」と呼ぶ。なお、「フルアクティブ」といっても、周辺部のダミーセルや周辺構造としてのインアクティブセル等を排除するものではない。
【００７９】
７．本願においては、ＩＥ型トレンチゲートＩＧＢＴの内、主要なアクティブセルの幅が、主要なインアクティブセルの幅よりも狭いものを「狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ」と呼ぶ。
【００８０】
また、トレンチゲートを横切る方向を「セルの幅方向」とし、これと直交するトレンチゲート（リニアゲート部分）の延在方向（長手方向）を「セルの長さ方向」とする。
【００８１】
本願に於いては、主に「線状単位セル領域」（線状アクティブセル領域と線状インアクティブセル領域から構成される）を主に扱うが、この線状単位セル領域が周期的に繰り返して、半導体チップの内部領域に配列されて、「セル領域」を構成している。
【００８２】
このセル領域の周りには、通常、セル周辺接合領域が設けられており、更にその周りには、フィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）等が設けられ、終端構造を構成している。ここで、フローティングフィールドリング（「フィールドリミッティングリング」とも言う）とは、以下のものを言う。すなわち、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル領域を1重又は多重に取り巻く不純物領域または不純物領域群を言う。なお、以下の例では、周辺長を短縮するため、典型的なフローティングフィールドリングは、設けられていないが、これの適用を排除するものではない。
【００８３】
また、フィールドプレートとは、導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面、トレンチ内を含む）の上方に延在し、リング状にセル領域を取り巻く部分を言う。
【００８４】
セル領域を構成する周期要素としての線状単位セル領域は、線状アクティブセル領域を中心に両側に半幅の線状インアクティブセル領域を配置したものをセットとして扱いうが合理的であるが、具体的に個別に線状インアクティブセル領域を説明する場合には、両側に分離しているため不便であるので、その場合には、具体的な一体の部分を線状インアクティブセル領域という。
【００８５】
８．本願では、ダイオードについて説明するときは、必要に応じて、ＩＧＢＴに関する説明を援用する。ダイオードは、ＩＧＢＴのゲートがない２極構造と見ると、ダイオードのアノードは、ＩＧＢＴのエミッタに対応しており、ダイオードのカソードは、ＩＧＢＴのコレクタに対応していることとなる。
【００８６】
フライバックダイオード（Ｆｌｙ−Ｂａｃｋ  Ｄｉｏｄｅ）として用いられるダイオードは、ＰＩＮダイオード（Ｐｉｎ  Ｄｉｏｄｅ）およびショットキダイオード（Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ）に分類される。また、複合的なものとして、ＭＰＳ（Ｍｅｒｇｅｄ  Ｐｉｎ−Ｓｃｈｏｔｔｋｙ）ダイオード、ＳＳＤ（Ｓｔａｔｉｃ−Ｓｈｉｅｌｄｉｎｇ−Ｄｉｏｄｅ）等がある。
【００８７】
９．本願に於いては、裏面側にバッファ領域またはフィールドストップ領域を有するＩＧＢＴを「非対称ＩＧＢＴ」とよぶ。この非対称ＩＧＢＴにおいて、裏面側に少数キャリアの寿命制御のための欠陥層を導入したＩＧＢＴを「欠陥層導入型非対称ＩＧＢＴ」と呼ぶ。更に、裏面側に１０マイクロメートル以上の厚さを有するバッファ領域を導入したＩＧＢＴを「厚膜バッファ非対称ＩＧＢＴ」と呼び、そのバッファ領域のことを「厚膜バッファ領域」という。厚膜バッファ領域に欠陥層を導入したものを特に「欠陥層導入型厚膜バッファ非対称ＩＧＢＴ」とよぶ。欠陥層を導入していないものを区別するときは、「欠陥層非導入型厚膜バッファ非対称ＩＧＢＴ」という。
【００８８】
また、厚膜バッファ非対称ＩＧＢＴではなく、中間フィールドストップを導入した欠陥層導入型非対称ＩＧＢＴを「中間フィールドストップ型非対称ＩＧＢＴ」という。一方、厚膜バッファ非対称ＩＧＢＴではなく、かつ、中間フィールドストップ型非対称ＩＧＢＴでもない非対称ＩＧＢＴを「一般の非対称ＩＧＢＴ」という。
【００８９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００９０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００９１】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００９２】
なお、非対称（Ａｓｙｍｍｅｔｒｉｃ）ＩＧＢＴにおいて、Ｎ型ドリフト領域の内部にフィールドストップ層を有するデバイス構造について開示した先行特許出願としては、たとえば日本特願第２０１１−１２７３０５号（日本出願日２０１１年６月７日）がある。
【００９３】
１．本願の各実施の形態の半導体装置（ＩＧＢＴ、ダイオード）等の主要な応用分野等の説明（主に図１および図２）
以下では、モータドライブ回路を応用例として具体的に説明するが、本願の各実施の形態の半導体装置（ＩＧＢＴ、ダイオード）等の応用分野は、これに限定されないことはいうまでもない。
【００９４】
図１は本願の各実施形態の半導体装置（ＩＧＢＴおよびダイオード）の使用形態を示すＩＧＢＴおよびダイオードペアの相互接続図である。図２は図１に示すＩＧＢＴおよびダイオードペアを三相モータの駆動に適用したモータ駆動回路の回路図である。これらに基づいて、本願の各実施の形態の半導体装置（ＩＧＢＴ、ダイオード）等の主要な応用分野等を説明する。
【００９５】
本願の実施の形態を構成するＩＧＢＴおよびダイオードは、図１に示すようなペア接続状態（たとえば、ペアモジュールとして）で使用される。すなわち、ＩＧＢＴ（Ｑ）のコレクタ端子ＣとフライバックダイオードＤのカソード端子Ｋが接続され、ＩＧＢＴ（Ｑ）のエミッタ端子ＥとフライバックダイオードＤのアノード端子Ａが接続されており、ペアモジュールとしては、外部から見ると、ゲート端子Ｇを含めて３端子となる。
【００９６】
次に、ＩＧＢＴ＆ダイオードペアＰａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆの具体的適用回路の一例（３相モータ駆動回路）を図２に示す。図２に示すように、この３相モータ駆動回路は、ＩＧＢＴ＆ダイオードペアＰａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆを用いて、直流電源３１からの出力を高速スイッチングすることで、３相モータ３０を駆動している。各ＩＧＢＴ＆ダイオードペアＰａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆは、ＩＧＢＴ素子Ｑａ，Ｑｂ，Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆとパワーダイオード素子Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆの組み合わせで構成されている。
【００９７】
尚、本願で説明するパワーダイオード素子は、上記ＩＧＢＴに限らず、ＭＯＳトランジスタやバイポーラトランジスタ等のスイッチング素子に用いても良く、また、３相モータに限らず２相モータやソレノイド駆動等の回路等に広く用いることができる。
【００９８】
２．本願の一実施の形態のＩＧＢＴデバイスチップの全体構造等の説明（主に図３から図５）
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。
【００９９】
以下では、主にＩＥ型トレンチゲートＩＧＢＴを例に取り具体的に説明するが、後に説明するように、フルアクティブ型トレンチゲートＩＧＢＴにもそのまま適用できることは言うまでもない。
【０１００】
図３は本願の主要な実施の形態のアウトラインを説明するためのＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図４は図３のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。図５は本願の前記一実施の形態（１次元アクティブセル間引き構造：図６から図８に対応）に関する図３の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。これらに基づいて、本願の一実施の形態のＩＧＢＴデバイスチップの全体構造等を説明する。
【０１０１】
（１）セル領域およびその周辺の平面構造の説明（主に図３）：
まず、本セクションにおける説明の主な対象であるＩＥ型トレンチゲートＩＧＢＴのデバイスチップ２の内部領域（終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ２の主要部）の上面図を図３に示す。図３に示すように、チップ２（半導体基板）の内部領域の主要部は、セル領域１０によって占有されている。セル領域１０の外周部には、これを取り巻くように、環状を呈し、Ｐ型のセル周辺接合領域３５が設けられている。このセル周辺接合領域３５の外側には、間隔を置いて、環状を呈するメタルフィールドプレート４ｍが設けられており、セル周辺接合領域３５、メタルガードリング３ｍ（図６参照）等とともに、セル領域１０に対する終端構造を構成している。
【０１０２】
セル領域１０には、この例では、多数の線状単位セル領域４０が敷き詰められており、これらの端部領域には、一対又はそれ以上（片方についていえば、１列又は数列程度）のダミーセル領域３４（線状ダミーセル領域）が配置されている。
【０１０３】
（２）中間フィールドストップ領域、狭アクティブセル型単位セルおよび交互配列方式の説明（主に図４）：
次に、図３のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面を図４に示す。図４に示すように、チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板２の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８（第２導電型のコレクタ領域）との間には、Ｎ−型ドリフト領域２０よりも高濃度のＮ型バッファ領域１９（第１導電型のバッファ領域）が設けられている。すなわち、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。また、このＮ型バッファ領域１９に沿って、その境界（Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界）近傍からＮ−型ドリフト領域２０の近接する部分に、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、Ｎ−型ドリフト領域２０よりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【０１０４】
ここで、結晶欠陥領域４１は、ホールの寿命を制限することにより、スイッチング特性を改善するためのものであり、たとえば、Ｎ型バッファ領域１９およびＰ＋型コレクタ領域１８の導入後の活性化アニールの際に残留する結晶欠陥を利用する。Ｎ型フィールドストップ領域４２（中間フィールドストップ領域）は、オフ状態のときに、空乏層が結晶欠陥領域４１に達することを防止し、リーク電流が増加することを防ぐ効果を有する。また、Ｎ型バッファ領域１９との間にＮ−型ドリフト領域２０を挟んで、独立してＮ型フィールドストップ領域４２（中間フィールドストップ領域）があるので、ホールの注入効率を決めるＰ＋型コレクタ領域１８とＮ型バッファ領域１９とのＰＮ接合の濃度関係と、Ｎ型フィールドストップ領域４２の濃度を独立に設定できるメリットがある。
【０１０５】
一方、Ｎ−型ドリフト領域２０の表面側１ａ（半導体基板の表側主面または第１の主面）の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。これらのトレンチゲート電極１４は、メタルゲート配線７等を介してメタルゲート電極５（図６）に接続されている。
【０１０６】
また、これらのトレンチ２１は、各領域を区画する働きをしており、たとえば、ダミーセル領域３４は、一対のトレンチ２１によって両側から区画されており、その内の一つのトレンチ２１によって、セル領域１０とセル周辺接合領域３５（またはチップ周辺領域９０）が区画されている。このセル周辺接合領域３５は、Ｐ＋型ボディコンタクト領域２５ｐを介して、メタルエミッタ電極８と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜２２の厚さもほぼ同じとしている（しかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない）。このように、セル周辺接合領域３５およびダミーセル領域３４に於いて、エミッタコンタクトを取ることによって、ダミーセル領域３４等の幅がプロセス的に変化した場合に於いても、耐圧の低下を防止することができる。なお、このことは、もちろん、必須ではない。
【０１０７】
セル周辺接合領域３５の外側のＮ−型ドリフト領域２０の表面１ａ上には、端部絶縁膜５６を介して、エミッタ電位に接続されたメタルフィールドプレート４ｍが設けられている。また、セル周辺接合領域３５の外部端部からＮ−型ドリフト領域２０に亘って、端部絶縁膜５６内には、ゲート電位に接続されたポリシリコンフィールドプレート４ｐが設けられている。すなわち、メタルフィールドプレート４ｍおよびポリシリコンフィールドプレート４ｐにより、接合終端構造の主要部であるフィールドプレート４を構成している。なお、ゲート電位は、オフ時には、エミッタ電位と同電位にされる。すなわち、ポリシリコンフィールドプレート４ｐが単段（１段）のフィールドプレートであり、メタルフィールドプレート４ｍが多段（２段）のフィールドプレートであり、更に、フィールドプレート４が多段（３段）のフィールドプレートを構成している。なお、この例では、ポリシリコンフィールドプレート４ｐがゲート電位に接続された例を示したが、エミッタ電位に接続しても良いことは言うまでもない。これは、ＩＧＢＴがオフのときは、ゲート電位がエミッタ電位と等しくなることから、いずれに接続しても、フィールドプレートの作用としてはほぼ等価といえるからである。この例に於いては、ゲート引き出し部１４ｗからリング状のＰ型セル周辺接合領域３５の上方にかけて、トレンチ電極と一体となったポリシリコン電極（ゲート引き出し用ポリシリコン環状膜）が環状に存在するので、それをそのままＰ型セル周辺接合領域３５の外縁に延長すると好都合であるからである。このようにすると、メタルゲート配線−トレンチゲート電極接続部１３が、そのまま図４６等のゲート配線−ポリＳｉフィールドプレート接続部８２として使えるメリットがある。
【０１０８】
このことは以下の各図に於いても同じである。
【０１０９】
次に、セル領域１０を更に説明する。ダミーセル領域３４は、Ｎ＋型エミッタ領域１２を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域４０ａと同じであり、Ｐ型ボディ領域１５の表面に設けられたＰ＋型ボディコンタクト領域２５ｄは、メタルエミッタ電極８と接続されている。セル領域１０の内部領域の大部分は、基本的に、線状単位セル領域４０を単位格子とする並進対象の繰り返し構造（なお、厳密な意味での対象性を要求するものではない。以下同じ）をしている。単位格子としての線状単位セル領域４０は、線状アクティブセル領域４０ａとその両側の半幅の線状インアクティブセル領域４０ｉから構成されているが、具体的には、隣接する線状アクティブセル領域４０ａの間に全幅の線状インアクティブセル領域４０ｉが配置されていると見ることができる（図５参照）。
【０１１０】
線状アクティブセル領域４０ａの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、Ｐ型ボディ領域１５（第２導電型のチャネル領域）が設けられており、その表面には、Ｎ＋型エミッタ領域１２（第１導電型エミッタ領域）およびＰ＋型ボディコンタクト領域２５が設けられている。このＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８と接続されている。線状アクティブセル領域４０ａにおいては、このＰ型ボディ領域１５の下部のＮ−型ドリフト領域２０に、Ｎ型ホールバリア領域２４が設けられている。なお、Ｎ型ホールバリア領域２４は必須ではないことは言うまでもない。
【０１１１】
一方、線状インアクティブセル領域４０ｉの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、同様に、Ｐ型ボディ領域１５が設けられており、その下部のＮ−型ドリフト領域２０には、両側のトレンチ２１の下端部をカバーし、それよりも深いＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。このようなＰ型フローティング領域１６を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Ｗｉを広くすることができる。これによって、ホール蓄積効果を有効に増強することが可能となる。なお、Ｐ型フローティング領域１６は、ＩＥ型トレンチゲートＩＧＢＴにおいては、そこにホールを蓄積することによって、線状アクティブセル領域４０ａの下部のＮ−型ドリフト領域２０（Ｎベース領域）のホール濃度を増加させ、その結果、ＩＧＢＴ内のＭＯＳＦＥＴからＮベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。
【０１１２】
この例では、線状アクティブセル領域４０ａの幅Ｗａは、線状インアクティブセル領域４０ｉの幅Ｗｉよりも狭くされており、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。以下では、主に、この狭アクティブセル型単位セルを有するデバイスについて、具体的に説明するが、以下の例は、それに限定されるものではなく、「非狭アクティブセル型単位セル」を有するデバイスにも適用できることは言うまでもない。
【０１１３】
図４の例では、線状アクティブセル領域４０ａと線状インアクティブセル領域４０ｉを交互に配列して、線状単位セル領域４０を構成しているが、この構成を、本願においては、「交互配列方式」と呼ぶ。以下では、特に断らない限り、交互配列方式を前提に説明するが、「非交互配列方式」でもよいことはいうまでもない。
【０１１４】
図４では、本願の各種の実施の形態の各部分を例示的に包含する主要部を説明したが、以下の説明では、これらをセル部（断面、平面構造）、セル周辺部等の構成要素に分けて説明するが、これらは、個々ばらばらのものではなく、図４に示したように、各種の変形例が各構成要素と置換して、主要部を構成するものである。
【０１１５】
（３）アクティブセル１次元間引き構造の説明（主に図５）
図３の線状単位セル領域主要部およびその周辺切り出し領域Ｒ５の詳細平面構造の一例を図５に示す。図５に示すように、線状アクティブセル領域４０ａの長さ方向の全域にＮ＋型エミッタ領域１２が設けられている。すなわち、線状アクティブセル領域４０ａの長さ方向の全域が、アクティブセクション４０ａａとなっている。ここで、アクティブセクション４０ａａとは、Ｎ＋型エミッタ領域１２が設けられている線状アクティブセル領域４０ａの長さ方向の区画をいう。
【０１１６】
この構造を本願では、「アクティブセル１次元間引き構造」と呼ぶ。
【０１１７】
３．本願の前記一実施の形態のＩＧＢＴのセル構造等の説明（主に図６から図８）
このセクションでは、セクション１および２の説明を踏まえて、前記一実施の形態に対応する具体的チップ上面レイアウトおよび単位セル構造の一例（セクション２の図３から図５に対応するアクティブセル１次元間引き構造を例に取る）を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。
【０１１８】
なお、通常、耐圧６００ボルトのＩＧＢＴ素子２を例にとると、チップサイズは、３から６ミリメートル角が平均的である。ここでは、説明の都合上、縦４ミリメートル、横５．２ミリメートルのチップを例にとり説明する。ここでは、デバイスの耐圧をたとえば、６００ボルト程度として説明する。
【０１１９】
また、以下に説明する図のいくつかに於いては、説明上重要でないエッチストップ膜やイオン注入用絶縁膜等の表示を省略している。
【０１２０】
図６は本願の前記一実施の形態（他の実施形態にも共通する）のＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図３にほぼ対応するが、より具体的な形状に近い）である。図７は図６のセル領域内部切り出し領域Ｒ３の拡大上面図（Ｐ型ディープフローティング＆ホールバリア線状単位セル構造）である。図８は図７のＤ−Ｄ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態におけるＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。
【０１２１】
図６に示すように、ＩＧＢＴデバイスチップ２の上面１ａの外周部には、たとえば、アルミニウム系配線層等から構成された環状のメタルガードリング３ｍが設けられており、その内側には、環状のメタルフィールドプレート４ｍ（たとえば、先と同じアルミニウム系配線層等から構成されている）が設けられている。なお、本図に於いては、図の明確性を確保するため、ポリシリコンフィールドプレート等は表示していない（図４、図４６、図８４等参照）。メタルフィールドプレート４ｍの内側であって、チップ２の上面１ａの内部領域の主要部には、セル領域１０が設けられており、セル領域１０上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルエミッタ電極８に覆われている。メタルエミッタ電極８の中央部は、ボンディングワイヤ等を接続するためのメタルエミッタパッド９となっており、メタルエミッタ電極８とメタルフィールドプレート４ｍの間には、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート配線７が配置されている。このメタルゲート配線７は、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート電極５に接続されており、メタルゲート電極５の中心部は、ボンディングワイヤ等を接続するためのゲートパッド６となっている。なお、メタルフィールドプレート４ｍは、たとえば、メタルフィールドプレート−メタルエミッタ電極接続部４ｃを介してメタルエミッタ電極８と接続されている。なお、メタルエミッタパッド９およびゲートパッド６以外の部分は、通常、ほぼファイナルパッシベーション膜６０で覆われている。
【０１２２】
次に、図６のセル領域内部切り出し領域Ｒ３の拡大上面図を図７に示す。図７に示すように、セル領域１０は、横方向に交互に配置された線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉから構成されている。線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉの間には、トレンチゲート電極１４が配置されており、線状アクティブセル領域４０ａの中央部には、線状のコンタクト溝１１（またはコンタクトホール）が配置されている。このコンタクト溝１１の両側の線状アクティブセル領域４０ａには、線状のＮ＋型エミッタ領域１２が設けられている。一方、線状インアクティブセル領域４０ｉには、ほぼその全面にＰ型ボディ領域１５およびＰ型フローティング領域１６が上下（図４又は図８参照）に設けられている。
【０１２３】
次に、図７のＤ−Ｄ’断面を図８に示す。図８に示すように、半導体チップ２の裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型バッファ領域１９等が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。すなわち、先に説明したように、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。また、このＮ型バッファ領域１９に沿って、その境界（Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界）近傍からＮ−型ドリフト領域２０の近接する部分に、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、これよりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【０１２４】
線状アクティブセル領域４０ａにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４（第１導電型ホールバリア領域）、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、半導体チップ２の表面１ａ上には、層間絶縁膜２６が形成されており、線状アクティブセル領域４０ａにおける層間絶縁膜２６部分には、半導体基板内部に及ぶコンタクト溝１１（またはコンタクトホール）が形成されており、このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。
【０１２５】
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、線状インアクティブセル領域４０ｉに蓄積されたホールが、線状アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。
【０１２６】
これに対して、線状インアクティブセル領域４０ｉにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられている。Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。
【０１２７】
ここで、デバイス構造をより具体的に例示するために、デバイス各部（図８および図４参照）の主要寸法の一例を示す。すなわち、線状アクティブセル領域の幅Ｗａは、２．３マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉは、６マイクロメートル程度（線状アクティブセル領域の幅Ｗａは、線状インアクティブセル領域の幅Ｗｉよりも狭いことが望ましく、Ｗｉ/Ｗａの値は、たとえば２から３の範囲が特に好適である）である。そして、コンタクト幅は、０．５マイクロメートル程度、トレンチ幅は、０．７マイクロメートル程度（０．８マイクロメートル以下が特に好適である）、トレンチ深さは、３マイクロメートル程度、Ｎ＋型エミッタ領域１２の深さは、２５０ｎｍ程度である。更に、Ｐ型ボディ領域１５（チャネル領域）の深さは、０．８マイクロメートル程度、Ｐ＋型ラッチアップ防止領域２３の深さは、１．４マイクロメートル程度、Ｐ型フローティング領域１６の深さは、４．５マイクロメートル程度である。Ｎ型バッファ領域１９の厚さは、１．５マイクロメートル程度、Ｐ＋型コレクタ領域の厚さは、０．５マイクロメートル程度、Ｎ型フィールドストップ領域４２の厚さは、１０マイクロメートル程度でその位置は、（耐圧６００ボルト程度の場合）基板表面から５０マイクロメートル程度である。半導体基板２の厚さは、６０マイクロメートル程度（ここでは、耐圧６００ボルト程度の例を示す）である。なお、半導体基板２の厚さは求められる耐圧に強く依存する。従って、耐圧１２００ボルトでは、たとえば１２０マイクロメートル程度であり、耐圧４００ボルトでは、たとえば４０マイクロメートル程度である。また、言うまでもないことであるが、チップの厚さ方向の各領域等の寸法は、セル領域でもチップ周辺でも基本的に同一である。
【０１２８】
なお、以下の例、および、セクション２の例に於いても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。
【０１２９】
このようなトレンチゲート型ＩＧＢＴは、プレーナ型と比較して、オン抵抗を極めて低くするのに有利である。
【０１３０】
４．本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセス等の説明（主に図９から図２５）
このセクションでは、セクション３で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域１０を中心に説明するが、周辺部等については、必要に応じて図３から図５等を参照する。
【０１３１】
このセクションおよび次のセクションでは、説明を簡潔にするため、原則として、セル領域に関するプロセスのみを説明し、チップ周辺に関するプロセスの説明（同じ製造プロセスのチップ周辺部分に関する説明）は、別途、セクション１８に於いて実行する。
【０１３２】
図９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。図１０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。図１１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。図１２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。図１３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチハードマスク加工用レジスト除去工程）におけるデバイス断面図である。図１４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。図１５は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。図１６は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。図１７は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコン成膜工程）におけるデバイス断面図である。図１８は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。図１９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（ゲート酸化膜エッチバック工程）におけるデバイス断面図である。図２０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。図２１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。図２２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。図２３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（基板エッチング工程）におけるデバイス断面図である。図２４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型ラッチアップ防止領域導入工程）におけるデバイス断面図である。図２５は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセス等を説明する。
【０１３３】
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、たとえば抵抗率６５Ωｃｍ程度、特に好適な範囲としては、たとえば抵抗率６０Ωｃｍから７０Ωｃｍ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。これは、ＦＺ法によるウエハの方が高抵抗率のものが入手しやすいからである。なお、半導体基板の抵抗率は、耐圧に強く依存するので、耐圧６００ボルトと耐圧１２００ボルトの場合を対比して例示する。すなわち、耐圧６００ボルトでは、前記のように、抵抗率は、たとえば、６５Ωｃｍ程度であり、範囲としては、５０Ωｃｍ以上、９０Ωｃｍ未満程度が一般に好適な範囲であり、量産性を考慮すると、６０Ωｃｍ以上、８０Ωｃｍ未満程度が更に好適である。一方、耐圧１２００ボルトでは、前記のように、抵抗率は、たとえば、１００Ωｃｍ程度であり、範囲としては、９０Ωｃｍ以上、１５０Ωｃｍ未満程度が一般に好適な範囲であり、量産性を考慮すると、１００Ωｃｍ以上、１２０Ωｃｍ未満程度が更に好適である。
【０１３４】
次に、図９に示すように、半導体ウエハ１の表面１ａ（第１の主面）上のほぼ全面に、Ｎ型ホールバリア領域導入用レジスト膜３１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＮ型ホールバリア領域導入用レジスト膜３１をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ（Ｎ−型単結晶シリコン基板）内に、Ｎ型不純物を導入することにより、Ｎ型ホールバリア領域２４を形成する。このときのイオン注入条件としては、たとえば、イオン種：リン、ドーズ量：６ｘ１０１２/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３１を除去する。
【０１３５】
次に、図１０に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、Ｐ型フローティング領域導入用レジスト膜３７を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＰ型フローティング領域導入用レジスト膜３７をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ内に、Ｐ型不純物を導入することにより、Ｐ型フローティング領域１６を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３．５ｘ１０１３/ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３７を除去する。なお、Ｐ型フローティング領域１６の導入の際に、図３のセル周辺接合領域３５も同時に導入する。
【０１３６】
次に、図１１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３２（例えば、厚さ４５０ｎｍ程度）を成膜する。
【０１３７】
次に、図１２に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜３３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜３３をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜３２をパターニングする。
【０１３８】
その後、図１３に示すように、アッシング等により、不要になったレジスト膜３３を除去する。
【０１３９】
次に、図１４に示すように、パターニングされたトレンチ形成用ハードマスク膜３２を用いて、たとえば、異方性ドライエッチングにより、トレンチ２１を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
【０１４０】
その後、図１５に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜３２を除去する。
【０１４１】
次に、図１６に示すように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（たとえば、摂氏１２００度、３０分程度）を実行する。続いて、たとえば、熱酸化等により、半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する。
【０１４２】
次に、図１７に示すように、トレンチ２１を埋め込むように、ゲート絶縁膜２２上の半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜２７を成膜する（例えば、厚さ６００ｎｍ程度）。
【０１４３】
次に、図１８に示すように、たとえば、ドライエチング等（たとえば、ガス系はＳＦ６等）により、ポリシリコン膜２７をエッチバックすることにより、トレンチ２１内にトレンチゲート電極１４を形成する。
【０１４４】
次に、図１９に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、トレンチ２１外のゲート絶縁膜２２を除去する。
【０１４５】
次に、図２０に示すように、たとえば、熱酸化またはＣＶＤにより、半導体ウエハ１の表面１ａ上のほぼ全面に、後続のイオン注入用の比較的薄い酸化シリコン膜３８（図６１参照、厚さは、たとえば、２０ｎｍ程度）を形成する。次に、半導体ウエハ１の表面１ａ上のほぼ全面に、コンタクトエッチングストップ膜５１（図６４参照）として、たとえば、ＣＶＤにより、窒化シリコン膜（厚さは、たとえば、１００ｎｍ程度）を成膜する。これにより、下層イオン注入用の薄い酸化シリコン膜と上層エッチングストップ膜の積層膜５８が形成されたことになる。
【０１４６】
続いて、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜を形成する。このＰ型ボディ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、セル領域１０のほぼ全面およびその他必要な部分に、Ｐ型不純物を導入することにより、Ｐ型ボディ領域１５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：２ｘ１０１３/ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ型ボディ領域導入用レジスト膜を除去する。
【０１４７】
更に、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域導入用レジスト膜を形成する。このＮ＋型エミッタ領域導入用レジスト膜をマスクとして、例えば、イオン注入により、線状アクティブセル領域４０ａのＰ型ボディ領域１５の上部表面のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ＋型エミッタ領域１２を形成する。このときのイオン注入条件としては、たとえば、イオン種：砒素、ドーズ量：５ｘ１０１５/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＮ＋型エミッタ領域導入用レジスト膜を除去する。
【０１４８】
次に、図２１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜２６として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を成膜する（厚さは、たとえば、６００ｎｍ程度）。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等を好適なものとして例示することができる。
【０１４９】
次に、図２２に示すように、層間絶縁膜２６上の半導体ウエハ１の表面１ａ上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜２８を形成する。続いて、たとえば、異方性ドライエッチング等（ガス系は、たとえば、Ａｒ/ＣＨＦ３/ＣＦ４等）により、コンタクト溝１１（またはコンタクトホール）を形成する。
【０１５０】
その後、図２３に示すように、アッシング等により、不要になったレジスト膜２８を除去する。続いて、たとえば、異方性ドライエッチングにより、コンタクト溝１１（またはコンタクトホール）を半導体基板内に延長する。このときのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
【０１５１】
次に、図２４に示すように、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト領域２５を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ＢＦ２、ドーズ量：５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
【０１５２】
同様に、たとえば、コンタクト溝１１を通して、Ｐ型不純物をイオン注入することにより、Ｐ＋型ラッチアップ防止領域２３を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：５ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
【０１５３】
次に、図２５に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ１の表面１ａ上のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）。
【０１５４】
続いて、たとえば、窒素雰囲気、摂氏６００度程度で、１０分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝１１を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極８をパターニングする（ドライエッチングのガス系としては、たとえば、Ｃｌ２/ＢＣｌ３等）。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布し、通常のリソグラフィによって、図６のエミッタパッド９、ゲートパッド６等を開口する。
【０１５５】
これにより、表面デバイス形成プロセスが終了し、裏面等のプロセス（裏面側構造に関するプロセスであって表面側からの処理を含む）に移行する。
【０１５６】
５．本願の前記一実施の形態のＩＧＢＴに関する裏面デバイス形成プロセス等の説明（主に図２６から図３０）
このセクションでは、セクション４に続き、本願の前記一実施の形態のＩＧＢＴに関する裏面デバイス形成プロセス（裏面側の構造に関する製造プロセス）等について説明する。
【０１５７】
図２６は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。図２７は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。図２８は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｎ型バッファ領域導入工程）におけるデバイス断面図である。図２９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型コレクタ領域導入工程）におけるデバイス断面図である。図３０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（メタルコレクタ電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴに関する裏面デバイス形成プロセス等を説明する。
【０１５８】
図２６に示すように、たとえばウエハ１の表面１ａ側からプロトン（水素イオン）を打ち込む（高エネルギプロトン照射）ことにより、たとえば、基板表面から５０マイクロメートル程度の位置のＮ−型ドリフト領域２０のほぼ全面に１０マイクロメートル程度の厚さを有するＮ型フィールドストップ領域４２を導入する。ここで、照射条件としては、たとえば、イオン種（打ち込み粒子）：プロトン（水素イオン）、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：４．３ＭｅＶ程度、１回のドーズ量：１ｘ１０１５/ｃｍ２程度（半値幅、たとえば、７．５マイクロメートル程度）、打ち込み回数：２回程度を好適なものとして例示することができる。なお、打ち込み装置としては、たとえば、工業用サイクロトロン等が利用可能である。また、打ち込み粒子としては、水素イオンのほか、ヘリウムイオン等でも良い。
【０１５９】
また、プロトン照射は、ウエハ１の表面１ａ側からのほか、裏面１ｂ側からも実行することができる。この場合は、シリコン中でのプロトンの飛程（装置の構成や荷電粒子エネルギによって異なるが、通常は、数十マイクロメートルから数百マイクロメートル程度）を考慮する必要がある。照射時のウエハ裏面からのＮ型フィールドストップ領域４２の深さは、照射の制御性を考慮すると、表面１ａ側からプロトン照射の場合と同程度にすることが効率的である。したがって、ウエハの裏面側からプロトン照射をする場合は、予備的にバックグラインディングを実行して、最終目的ウエハ厚さよりも５０マイクロメートル程度、厚めに予備裏面研削することが有効である。このように、裏面照射方式は、照射後、照射ダメージを受けた部分を後の主裏面研削で除去するので、基板等にダメージを残さないメリットがある。一方、表面照射方式の場合は、付加的な裏面研削工程等が不要であるというメリットを有する。
【０１６０】
続いて、たとえば、摂氏４２０度程度（範囲としては摂氏４００度から５００度程度）で１時間程度、プロトンの活性化アニールを実行する。
【０１６１】
次に、図２７に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング処理（必要に応じて、裏面のダメージ除去のためのケミカルエッチング等も実施）を施すことにより、図中に破線で示すバックグラインド位置４３まで研削等により薄膜化する。ここで、最終的なウエハ１の厚さは、たとえば、もともとの８００マイクロメータ程度（好適な範囲としては、１０００から４５０マイクロメータ程度）のウエハ厚を必要に応じて、たとえば２００から３０マイクロメータ程度に薄膜化する。たとえば、耐圧が６００ボルト程度とすると、最終厚さは、６０マイクロメートル程度（下限値は、必要な耐圧によって規定される。たとえば、耐圧１２００ボルトでは、最終厚さは、１２０マイクロメートル程度）である。
【０１６２】
次に、図２８に示すように、薄膜化されたウエハ１の裏面１ｂ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の裏面１ｂの表面領域（導入前は、Ｎ−型ドリフト領域２０）にＮ型バッファ領域１９を導入する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：３５０ＫｅＶ程度、１回のドーズ量：７ｘ１０１２/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１６３】
次に、図２９に示すように、ウエハ１の裏面１ｂ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の裏面１ｂの表面領域（Ｎ型バッファ領域１９の導入前は、Ｎ−型ドリフト領域２０）に、Ｐ＋型コレクタ領域１８を導入する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：４０ＫｅＶ程度、１回のドーズ量：１ｘ１０１３/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１６４】
続いて、ウエハ１の裏面１ｂのほぼ全面のＰ＋型コレクタ領域１８に対する活性化アニール（活性化率は、たとえば４０％程度、好適な範囲としては３０％から６４％程度）を実行する。ここで、アニール条件（レーザ照射条件）としては、たとえば、アニール方法：ウエハ１の裏面１ｂ側からレーザを照射、波長：５２７ｎｍ、パルス幅：１００ｎｓ程度、エネルギ密度：１．８Ｊ/ｃｍ２程度、照射方式：２パルス方式、両パルスの遅延時間：５００ｎｓ程度、パルスの重ね率：６６％程度を好適なものとして例示することができる。
【０１６５】
これらの処理により、Ｎ型バッファ領域１９に沿って、その境界（Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界）近傍からＮ型フィールドストップ領域４２とＮ型バッファ領域１９の間のＮ−型ドリフト領域２０の前記境界に近接する部分に、裏面イオン注入による結晶欠陥が残留して、結晶欠陥領域４１が形成されることとなる。
【０１６６】
次に、図３０に示すように、たとえば、スパッタリング成膜により、半導体ウエハ１の裏面１ｂのほぼ全面に、メタルコレクタ電極１７を形成する（具体的な詳細については、図３３およびその説明を参照）。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。
【０１６７】
６．本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）の説明（主に図３１および図３２）
セクション２から５の説明では、主にＩＥ型トレンチゲートＩＧＢＴを例にとり、具体的に説明したが、本願の各実施の形態は、その他の単位セル構造、たとえば、フルアクティブ型トレンチゲートＩＧＢＴの単位セル構造にも適用できることは言うまでもない。従って、このセクションでは、フルアクティブ型トレンチゲートＩＧＢＴの単位セル構造を説明する。
【０１６８】
図３１は本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）に関する図６のセル領域内部切り出し領域Ｒ３の拡大上面図（セクション３の図７に対応）である。図３２は図３１のＤ−Ｄ’断面に対応するデバイス断面図（セクション３の図８に対応）である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴのセル構造の変形例（フルアクティブ型セル領域）を説明する。
【０１６９】
図３１に示すように、セル領域１０は、主に横方向に繰り返し配置された線状アクティブセル領域４０ａ（線状単位セル領域４０の全領域が線状アクティブセル領域４０ａ）から構成されている。線状単位セル領域４０の間には、トレンチゲート電極１４が配置されており、線状単位セル領域４０の中央部には、線状のコンタクト溝１１（またはコンタクトホール）が配置されている。このコンタクト溝１１の両側の線状単位セル領域４０には、線状のＮ＋型エミッタ領域１２が設けられている。
【０１７０】
次に、図３１のＤ−Ｄ’断面を図３２に示す。図３２に示すように、半導体チップ２の裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型バッファ領域１９等が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。すなわち、先に説明したように、Ｎ型バッファ領域１９は、Ｐ＋型コレクタ領域１８に接するように、その内側のＮ−型ドリフト領域２０に設けられている。また、このＮ型バッファ領域１９に沿って、その外部近傍のＮ−型ドリフト領域２０に亘って、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、これよりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【０１７１】
線状単位セル領域４０における半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、半導体チップ２の表面１ａ上には、層間絶縁膜２６が形成されており、線状単位セル領域４０における層間絶縁膜２６部分には、半導体基板内部に及ぶコンタクト溝１１（またはコンタクトホール）が形成されており、このコンタクト溝１１等の底の半導体領域には、上からＰ＋型ボディコンタクト領域２５およびＰ＋型ラッチアップ防止領域２３が設けられている。このコンタクト溝１１等を介して、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。
【０１７２】
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、Ｎ−型ドリフト領域２０に蓄積されたホールが、エミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。なお、Ｎ型ホールバリア領域２４は、必須のものではないことはいうまでもない。
【０１７３】
以上説明したように、フルアクティブ型セル領域１０においては、図４における線状インアクティブセル領域４０ｉがない構造となっており、図３の線状単位セル領域４０の全体が線状アクティブセル領域４０ａとなっている。
【０１７４】
７．本願の前記一実施の形態のＩＧＢＴの裏面詳細構造の変形例（アルミニウムドープコンタクト）の説明（主に図３３）
このセクションの例は、このセクション以外の他の全ての例（ダイオードを含む）に適用できる。また、そのほかの一般的な表面側構造を有するＩＧＢＴ等にも適用できることは言うまでもない。
【０１７５】
このセクションでは、説明の便宜上、セクション３の例に従って、デバイス構造を説明し、プロセスについては、セクション５を参照して、簡単に説明する。
【０１７６】
なお、以下では、ＩＥ型トレンチゲートＩＧＢＴについて、具体的に説明するが、この裏面構造は、ＩＥ型ＩＧＢＴやトレンチゲートＩＧＢＴ（フルアクティブ型トレンチゲートＩＧＢＴ）に限定されるものではなく、その他の形態のＩＧＢＴ（たとえばプレーナ型ＩＧＢＴ）等にも適用できることは言うまでもない。
【０１７７】
図３３は本願の前記一実施の形態のＩＧＢＴの裏面詳細構造の変形例（アルミニウムドープコンタクト）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。
【０１７８】
図８の半導体チップ２の裏側およびその近傍の断面拡大図（チップの厚さ方向に裏面近傍の構造を拡大して模式的に示したもの）を図３３に示す。図３３に示すように、半導体基板２の裏面側のＰ＋型コレクタ領域１８の下端部の半導体領域には、比較的薄いＰ型半導体領域（たとえば厚さ０．０４から０．１マイクロメートル程度）、すなわちアルミニウムドープ領域３０（第２導電型高濃度コレクタコンタクト領域）が設けられている。この不純物濃度（たとえば、１ｘ１０１９/ｃｍ３程度）は、Ｐ＋型コレクタ領域１８の不純物濃度よりも高い。アルミニウムドープ領域３０に接して、半導体基板２の裏面１ｂ上に、メタルコレクタ電極１７が形成されており、その一例を示せば、半導体基板２に近い方から以下のような構成となっている。すなわち、アルミニウムドープ領域３０の不純物ソースであるアルミニウム裏面メタル膜１７ａ（たとえば、厚さ６００ｎｍ程度）、チタン裏面メタル膜１７ｂ（たとえば、厚さ１００ｎｍ程度）、ニッケル裏面メタル膜１７ｃ（たとえば、厚さ６００ｎｍ程度）および金裏面メタル膜１７ｄ（たとえば、厚さ１００ｎｍ程度）である。
【０１７９】
次に、製法を簡単に説明する。セクション５における図３０のプロセス、すなわち、スパッタリング成膜の際に、前記のアルミニウム裏面メタル膜１７ａ、チタン裏面メタル膜１７ｂ、ニッケル裏面メタル膜１７ｃ、および金裏面メタル膜１７ｄを順次、スパッタリング成膜し、この際に発生する熱により、アルミニウムがシリコン基板中に導入され、アルミニウムドープ領域３０が形成される。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割すると、図８のようになる（図８には詳細構造は明示していない）。
【０１８０】
本願の各実施の形態では、オン状態でエミッタ側にホールを蓄積して、電子の注入を促進する構造としている。一方で、裏面コレクタ側のＰＮダイオードは、逆に低注入効率となるダイオードにして、低スイッチング損失化を図っている。ここで、低注入効率の裏面ダイオードを形成するためには、Ｐ＋型コレクタ領域１８のキャリア濃度ＱｐとＮ型フィールドストップ領域１９のキャリア濃度Ｑｎの比（以下「キャリア濃度比」という）、すなわち（Ｑｐ/Ｑｎ）を小さくすることが有効である。しかし、そのために、Ｐ＋型コレクタ領域１８のキャリア濃度Ｑｐを下げ過ぎると、裏面メタルコンタクトの特性が劣化する。そこで、この例では、裏面のアルミニウム膜から導入されるＰ＋型コレクタ領域１８の不純物濃度よりも高いアルミニウムドープ領域３０を設けている。キャリア濃度比としては、たとえば、１．５程度（範囲としては、たとえば、１．１から４程度）を好適なものとして例示することができる。
【０１８１】
なお、このセクションでは、裏面コレクタ側のＰＮダイオードを特に低注入効率としたい場合に適合した裏面メタル構造等（コンタクト領域を含む）を例示したが、裏面メタル構造等としては、アルミニウムドープ領域３０やアルミニウム裏面メタル膜１７ａがないものであっても、その他のメタル膜の組み合わせからなるものであってもよいことはいうまでもない。
【０１８２】
８．本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）の説明（主に図３４および図３５）
セクション４および５では、エピタキシプロセスを使用しない非エピタキシプロセスを説明したが、本願に説明する各種デバイスは、エピタキシプロセスを使用する各種のエピタキシプロセスによっても製造することができる。このセクションでは、セクション４および５に対応するエピタキシプロセスの一例を説明する。
【０１８３】
図３４は本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。図３５は本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明するための図８に対応する製造工程中（Ｎ−型シリコンエピタキシャル領域形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のＩＧＢＴに関する表面デバイス形成プロセスの変形例（エピタキシャルプロセス）を説明する。
【０１８４】
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、抵抗率２２Ωｃｍから３０Ωｃｍ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハが最も好適であるが、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハでもよい。これは、ＣＺ結晶の方が、経済的だからである。
【０１８５】
次に、図３４に示すように、ウエハ１の表面１ａ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の表面１ａの半導体表面領域（Ｎ−型ドリフト領域２０となるべきＮ−型単結晶シリコン基板１ｓ内）にＮ型フィールドストップ領域４２を導入する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：７５ＫｅＶ程度、１回のドーズ量：５ｘ１０１１/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０１８６】
続いて、必要に応じて、Ｎ型フィールドストップ領域４２に対する活性化アニール（たとえば、摂氏１２００度、３０分程度）を実行する。
【０１８７】
次に、図３５に示すように、ウエハ１の表面１ａ側にエピタキシャル成長により、Ｎ−型シリコンエピタキシャル領域１ｅ（耐圧６００ボルト程度とすると、厚さは、たとえば、５０マイクロメートル程度、抵抗率は、たとえば、２２Ωｃｍ程度）を形成する。
【０１８８】
その後、セクション４で説明した図９から図２５のプロセスを実行して、更にセクション５で説明した図２７から図３０のプロセスを実行する。
【０１８９】
このようなプロセスにおいては、工業用サイクロトロン等の利用が不要である等のメリットを有する。一方、セクション４およびセクション５の非エピタキシプロセスは、高価なエピタキシプロセスを回避できるメリットがある。
【０１９０】
９．本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）、変形例１（Ｎ型厚膜カソード領域を適用した例）および変形例２（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の説明（主に図３６、図３７、図７７および図７８）
セクション２から８に於いては、本願の主要な実施の形態の基本的考え方をＩＧＢＴに適用した場合を主に説明したが、本セクション９からセクション１３までにおいては、それをダイオードに適用した場合を主に説明する。
【０１９１】
このセクションでは、結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオードのチップ全体構造と主要デバイス領域（基本例、変形例１および２）の構造を説明する。これは、ＰＩＮダイオードの場合は、一般に、繰り返し構造がなく、主ＰＮ接合には、主要部（中央部）と端部のみが存在するからである。従って、ここでは、主ＰＮ接合の主要部であってセル構造の場合のセル領域の単位セル部にあたる部分を抽出して説明する。なお、セクション１１および１２で説明するデバイス構造に於いては、一般に、ＩＧＢＴと同様に繰り返し構造が存在するので、ＩＧＢＴと同様に単位セル部を抽出して説明する。
【０１９２】
なお、周辺構造に関しては、図３６等で説明するように、ダミーセルに当たるものがない以外、図３および図４に説明したところとほぼ同じである。
【０１９３】
（１）基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）の説明（主に図３６および図３７）：
図３６は本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する図６に対応するダイオードチップの全体上面図（セクション３の図６に対応）である。図３７は図３６のＦ−Ｆ’断面に対応する主要デバイス領域のデバイス断面図（セクション３の図８に対応）である。これらに基づいて、本願の一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）を説明する。
【０１９４】
図３６に示すように、ＰＩＮダイオードデバイスチップ２の上面１ａの外周部には、たとえば、アルミニウム系配線層等から構成された環状のメタルガードリング３ｍが設けられており、その内側には、環状のメタルフィールドプレート４ｍ（たとえば、先と同じアルミニウム系配線層等から構成されている）が設けられている。なお、図６と同様に、この図では、ポリシリコンフィールドプレート等は表示していない（図４、図４６、図８４等参照）。メタルフィールドプレート４ｍの内側であって、チップ２の上面１ａの内部領域の主要部には、主ＰＮ接合領域１０（Ｐ型アノード領域４６）が設けられており、主ＰＮ接合領域１０上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルアノード電極４４に覆われている。メタルアノード電極４４の中央部は、ボンディングワイヤ等を接続するためのアノードパッド４５となっている。なお、メタルフィールドプレート４ｍとメタルアノード電極４４は、たとえば、先と同じアルミニウム系配線層等から構成されたメタルフィールドプレート−メタルアノード電極接続部４ｄによって、相互に連結されている。
【０１９５】
次に、図３６のセル領域内部切り出し領域Ｒ３のＦ−Ｆ’断面を図３７に示す。図３７に示すように、半導体チップ２の裏面１ｂの半導体領域（Ｎ−型ドリフト領域２０）には、Ｎ−型ドリフト領域２０よりも高濃度のＮ型カソード領域４７が形成されており、半導体チップ２の裏面１ｂ上には、メタルカソード電極１７が形成されている。また、このＮ型カソード領域４７に沿って、その外部近傍のＮ−型ドリフト領域２０に亘って、結晶欠陥領域４１が設けられており、更に、この結晶欠陥領域４１に沿うように、これよりも第１の主面側のＮ−型ドリフト領域２０に、これよりも高濃度のＮ型フィールドストップ領域４２が設けられている。
【０１９６】
主ＰＮ接合領域１０における半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、Ｐ型アノード領域４６が設けられている。また、半導体チップ２の表面１ａ上には、アノードメタル電極４４が形成されており、アノードメタル電極４４は、Ｐ型アノード領域４６に接続されている（オーミックコンタクト）。
【０１９７】
（２）変形例１（Ｎ型厚膜カソード領域を適用した例）の説明（主に図７７）：
図７７は図３７のパワー系ダイオードの変形例１（Ｎ型厚膜カソード領域を適用した例）の主接合要部のデバイス断面図である。
【０１９８】
この例は、セクション１７で説明するＩＧＢＴに対応させると、図４９に当たるものである。すなわち、裏面側にＮ型厚膜カソード領域６１が形成されており、その下端部に結晶欠陥領域４１が設けられている。
【０１９９】
なお、Ｎ型厚膜カソード領域６１は、セクション１０のような非エピタキシプロセスでは、たとえば、ウエハの裏面からのイオウやセレン等の不純物のイオン打ち込みおよび引き伸ばし拡散処理等で形成する。一方、結晶欠陥領域４１は、セクション１０のような非エピタキシプロセスでは、たとえば、図２６でＩＧＢＴについて説明したような、ウエハの表面または裏面からの高エネルギイオン照射（プロトン照射、ヘリウムイオン照射等）等による欠陥形成を利用することができる。以上の点は、以下のセクション１１および１２の各サブセクション（２）に於いても同じである。
【０２００】
（３）変形例２（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の説明（主に図７８）：
図７８は図３７のパワー系ダイオードの変形例２（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の主接合要部のデバイス断面図である。
【０２０１】
この例は、セクション１７で説明するＩＧＢＴに対応させると、図５０に当たるものである。すなわち、裏面側にＮ型厚膜カソード領域６１が形成されており、その下端部に結晶欠陥領域４１が設けられており、更に、裏面に高濃度カソード領域６７が設けられている。この高濃度カソード領域６７を導入すると、その活性化アニール時に、結晶欠陥領域４１を導入できるメリットがある。以上の点は、以下のセクション１１および１２の各サブセクション（３）に於いても同じである。
【０２０２】
１０．本願の前記一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する基本的製造プロセス等の説明（主に図３８から図４３）
このセクションでは、ＩＧＢＴの製造方法に関してセクション４および５で説明したものに対応するダイオード製造プロセス（非エピタキシプロセス）を説明する。
【０２０３】
図３８は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｐ型アノード領域導入工程）におけるデバイス断面図である。図３９は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルアノード電極形成工程）におけるデバイス断面図である。図４０は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型フィールドストップ領域導入工程）におけるデバイス断面図である。図４１は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（バックグラインド工程）におけるデバイス断面図である。図４２は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（Ｎ型カソード領域導入工程）におけるデバイス断面図である。図４３は本願の前記一実施の形態のパワー系ダイオードの基本例に関する製造プロセスを説明するための図３７に対応する製造工程中（メタルカソード電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態のパワー系ダイオードの基本例（結晶欠陥領域および中間フィールドストップ領域を有するＰＩＮダイオード）に関する基本的製造プロセスを説明する。
【０２０４】
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、抵抗率２２Ωｃｍから３０Ωｃｍ）の２００φウエハ１（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。
【０２０５】
次に、図３８に示すように、ウエハ１の表面１ａ側から、主ＰＮ接合領域１０の全面に対して、たとえばボロン等のＰ型不純物をイオン注入することにより、ウエハ１の表面１ａの半導体表面領域（Ｎ−型ドリフト領域２０となるべきＮ−型単結晶シリコン基板１ｓ内）にＰ型アノード領域４６を導入する。
【０２０６】
次に、図３９に示すように、先のセクション４のメタルエミッタ電極８と同様に、Ｐ型アノード領域４６上のウエハ１の表面１ａに、アノードメタル電極４４を形成する。
【０２０７】
次に、図４０に示すように、先のセクション５の図２６と同様に、Ｎ−型ドリフト領域２０内にＮ型フィールドストップ領域４２を形成する。
【０２０８】
次に、図４１に示すように、先のセクション５の図２７と同様に、バックグラインディングを実行して、ウエハを薄膜化する。
【０２０９】
次に、図４２に示すように、先のセクション５の図２８のＮ型バッファ領域１９と同様に、Ｎ−型ドリフト領域２０の第２の主面側表面領域に、Ｎ型カソード領域４７を形成する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：１２５ＫｅＶ程度、１回のドーズ量：１ｘ１０１５/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０２１０】
なお、ここで、活性化アニール条件（レーザ照射条件）としては、たとえば、アニール方法：ウエハ１の裏面１ｂ側からレーザを照射、波長：５２７ｎｍ、パルス幅：１００ｎｓ程度、エネルギ密度：１．８Ｊ/ｃｍ２程度、照射方式：２パルス方式、両パルスの遅延時間：５００ｎｓ程度、パルスの重ね率：６６％程度を好適なものとして例示することができる。
【０２１１】
次に、図４３に示すように、先のセクション５の図３０と同様に、ウエハ１の裏面１ｂにメタルカソード電極１７等を形成する。なお、メタルカソード電極１７等は、図３３のようにしてもよい。
【０２１２】
その後、ダイシング等により、半導体ウエハ１のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。
【０２１３】
１１．本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）、変形例２（Ｎ型厚膜カソード領域適用例）および変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の説明（主に図４４、図７９および図８０）
このセクションでは、セクション９で説明したダイオード構造に対する変形例１を説明する。製法に関しては、セクション１０で説明したところと本質的な違いはないので、ここでは原則として説明を繰り返さない。
【０２１４】
（１）パワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）の説明（主に図４４）：
図４４は本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。これに基づいて、本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＭＰＳダイオード）を説明する。
【０２１５】
この例におけるセル領域１０（図３６）の単位セル領域は、一般にＩＧＢＴと異なり、円形状のＰ型アノード領域４６がＮ−型ドリフト領域２０の半導体基板２の表面１ａに、格子状（例えば、２次元六方最密格子状）に分散配置されている。従って、Ｐ型アノード領域４６とアノードメタル電極４４は、オーミックコンタクトとなっているが、Ｐ型アノード領域４６がない部分は、ショットキ接合となっている。なお、その他の構造は、図３７と全く同一である。
【０２１６】
（２）変形例２（Ｎ型厚膜カソード領域を適用した例）の説明（主に図７９）：
図７９は図４４のパワー系ダイオードの更なる変形例２（Ｎ型厚膜カソード領域を適用した例）の主接合要部のデバイス断面図である。
【０２１７】
この例は、セクション１７で説明するＩＧＢＴに対応させると、図４９に当たるものである。すなわち、裏面側にＮ型厚膜カソード領域６１が形成されており、その下端部に結晶欠陥領域４１が設けられている。
【０２１８】
（３）変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の説明（主に図８０）：
図８０は図４４のパワー系ダイオードの更なる変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の主接合要部のデバイス断面図である。
【０２１９】
この例は、セクション１７で説明するＩＧＢＴに対応させると、図５０に当たるものである。すなわち、裏面側にＮ型厚膜カソード領域６１が形成されており、その下端部に結晶欠陥領域４１が設けられており、更に、裏面に高濃度カソード領域６７が設けられている。この高濃度カソード領域６７を導入すると、その活性化アニール時に、結晶欠陥領域４１を導入できるメリットがある。
【０２２０】
１２．本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）、変形例２（Ｎ型厚膜カソード領域適用例）および変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の説明（主に図４５、図８１および図８２）
このセクションでは、セクション９で説明したダイオード構造に対する変形例２を説明する。製法に関しては、セクション１０で説明したところと本質的な違いはないので、ここでは原則として説明を繰り返さない。
【０２２１】
（１）変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）の説明（主に図４５）：
図４５は本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）に関する図３６のＦ−Ｆ’断面に対応する単位セル部のデバイス断面図である。これに基づいて、本願の前記一実施の形態のパワー系ダイオードの変形例１（結晶欠陥領域および中間フィールドストップ領域を有するＳＳＤ）を説明する。
【０２２２】
この例は、セクション１１で説明したＭＰＳダイオードのショットキ接合近傍での電界集中を緩和するためのＰ型アノード領域４６と比較して浅く薄い不純物領域（たとえば、Ｐ型不純物としてアルミニウム等をドープ）、すなわち、Ｐ−型表面領域４８を付加したものである。
【０２２３】
（２）変形例２（Ｎ型厚膜カソード領域を適用した例）の説明（主に図８１）：
図８１は図４５のパワー系ダイオードの更なる変形例２（Ｎ型厚膜カソード領域を適用した例）の主接合要部のデバイス断面図である。
【０２２４】
この例は、セクション１７で説明するＩＧＢＴに対応させると、図４９に当たるものである。すなわち、裏面側にＮ型厚膜カソード領域６１が形成されており、その下端部に結晶欠陥領域４１が設けられている。
【０２２５】
（３）変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の説明（主に図８２）：
図８２は図４５のパワー系ダイオードの更なる変形例３（Ｎ型厚膜カソード領域＆高濃度カソード領域を適用した例）の主接合要部のデバイス断面図である。
【０２２６】
この例は、セクション１７で説明するＩＧＢＴに対応させると、図５０に当たるものである。すなわち、裏面側にＮ型厚膜カソード領域６１が形成されており、その下端部に結晶欠陥領域４１が設けられており、更に、裏面に高濃度カソード領域６７が設けられている。この高濃度カソード領域６７を導入すると、その活性化アニール時に、結晶欠陥領域４１を導入できるメリットがある。
【０２２７】
１３．ダイオード製造プロセスの変形例の説明（主に図３４および図３５を参照）
このセクションでは、ＩＧＢＴに対する製造プロセス（セクション８）を参照しながら、ダイオードに対するエピタキシプロセスを説明する。
【０２２８】
セクション８と同様に、まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、抵抗率２２Ωｃｍから３０Ωｃｍ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハが最も好適であるが、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハでもよい。
【０２２９】
次に、図３４に示すように、ウエハ１の表面１ａ側から、そのほぼ全面に対して、たとえばイオン注入を実行することにより、ウエハ１の表面１ａの半導体表面領域（Ｎ−型ドリフト領域２０となるべきＮ−型単結晶シリコン基板１ｓ内）にＮ型フィールドストップ領域４２を導入する。ここで、イオン注入条件としては、たとえば、イオン種：リン、打ち込み方法：ほぼ垂直打ち込み、打ち込みエネルギ：７５ＫｅＶ程度、１回のドーズ量：５ｘ１０１１/ｃｍ２程度、打ち込み回数：１回を好適なものとして例示することができる。
【０２３０】
続いて、必要に応じて、Ｎ型フィールドストップ領域４２に対する活性化アニール（たとえば、摂氏１２００度、３０分程度）を実行する。
【０２３１】
次に、図３５に示すように、ウエハ１の表面１ａ側にエピタキシャル成長により、Ｎ−型シリコンエピタキシャル領域１ｅ（耐圧６００ボルト程度とすると、厚さは、たとえば、５０マイクロメートル程度、抵抗率は、たとえば、２２Ωｃｍ程度）を形成する。
【０２３２】
その後、セクション１０で説明した図３８および図３９のプロセスを実行して、更に同セクションで説明した図４１から図４３のプロセスを実行する。
【０２３３】
１４．セクション１から１３等に関する考察並びに補足的説明
このセクションでは、セクション１から１３等に関する考察並びに補足的説明を行う。なお、ここでは、主にＩＧＢＴを例に取り具体的に説明するが、ここで述べることは、ほぼそのままダイオードについても当てはまる。
【０２３４】
始めに説明したように、裏面側のＰ型コレクタ領域に接して、Ｎ−型ドリフト領域（またはＮ−型ベース領域）よりも高濃度のＮ型バッファ（Ｂｕｆｆｅｒ）領域を有するＩＧＢＴ等（ダイオードの場合は、Ｎ型高濃度領域またはＮ型コンタクト領域ともいう）においては、以下のことが知られている。すなわち、Ｎ型バッファ領域近傍のＮ−型ドリフト領域に、Ｐ型コレクタ領域やＮ型バッファ領域の導入のためのイオン注入等による欠陥を残留させることにより、スイッチングスピードを改善するデバイス構成手法である。このような「イオン注入欠陥残留型ＩＧＢＴ」は、残留結晶欠陥が再結合中心として作用することで、オフ時のスイッチングスピードを改善する一方で、オフ時に空乏層が結晶欠陥に接触することで、リーク電流が増加するという副作用をもたらすおそれがある。
【０２３５】
そこで、前記各実施の形態では、ホールの注入効率を決める裏面側ＰＮ接合を形成するＮ型バッファ領域１９とは別に、独立したＮ型フィールドストップ領域４２を設けている。このため、オフ状態に於いて、空乏層は、せいぜいＮ型バッファ領域１９とＮ型フィールドストップ領域４２の間のＮ−型ドリフト領域２０の結晶欠陥領域４１よりも上方部分（Ｎ型フィールドストップ領域４２よりの部分）までしか到達しないので、リーク電流が増加するおそれはない。これは、結晶欠陥領域４１は、Ｎ型バッファ領域１９の不純物分布のＮ型フィールドストップ領域４２側の裾野近傍（すなわち、Ｎ型バッファ領域１９とＮ−型ドリフト領域２０の境界近傍）から、Ｎ型フィールドストップ領域４２とＮ型バッファ領域１９の間のＮ−型ドリフト領域２０の内の前記境界に近接した部分に分布しているからである。
【０２３６】
以上のことは、ダイオードについても当てはまる。すなわち、ダイオードでは、裏面側の不純物構造は、ＩＧＢＴからＰ＋型コレクタ領域１８を取り去ったものとなっている。ここで、ダイオードにおいて、ＩＧＢＴのＮ型バッファ領域１９に当たるものは、Ｎ型カソード領域４７である。
【０２３７】
１５．本願の前記一実施の形態のＩＧＢＴの接合終端構造（基本構造：裏面中間フィールドストップ−表面シングルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）の説明（主に図４６）
このセクションでは、図４のチップ周辺領域９０（チップ端部を含む）のデバイス断面構造をより具体的に例示して、本願の前記一実施の形態のＩＧＢＴの接合終端構造（基本構造：裏面中間フィールドストップ−表面シングルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）を説明する。
【０２３８】
なお、チップの周辺構造を模式的に示す図面等に於いては、原則として、ファイナルパッシベーション膜等は表示しないこととする。
【０２３９】
また、ここに説明する単段のポリＳｉフィールドプレートを適用した構造は、図４９又は図５０のように、厚膜Ｎ型バッファ領域５２（厚膜バッファ領域）を適用したものにも適用できることは言うまでもない。
【０２４０】
図４６は本願の前記一実施の形態のＩＧＢＴの接合終端構造（基本構造：裏面中間フィールドストップ−表面シングルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）を説明するための半導体チップ端部からセル周辺接合領域までの模式断面図（図４のチップ周辺領域にほぼ対応）である。
【０２４１】
まず、半導体チップ２の裏面１ｂ側を説明する。図４６に示すように、半導体基板１ｓ（または半導体チップ２）の裏面１ｂ側は、中間フィールドストップ構造である。従って、半導体チップ２の裏面１ｂの表面上には、メタルコレクタ電極１７が設けられており、これに接して、半導体チップ２の裏面１ｂの表面には、Ｐ＋型コレクタ領域１８が設けられている。Ｐ＋型コレクタ領域１８の内側には、これに接して、Ｎ型バッファ領域１９が設けられており、Ｎ型バッファ領域１９から間隔を置いて、Ｎ−型ドリフト領域２０内には、Ｎ型フィールドストップ領域４２が設けられている。Ｎ型フィールドストップ領域４２とＮ型バッファ領域１９の間のＮ−型ドリフト領域２０内には、Ｎ型バッファ領域１９に近接して、これに沿うように、結晶欠陥領域４１が設けられている。
【０２４２】
次に、半導体チップ２の表面１ａ側を説明する。半導体チップ２、すなわち、半導体基板１ｓ（Ｎ−型ドリフト領域２０）の内部側の表面１ａには、たとえば、Ｐ型フローティング領域１６と同時に導入されたＰ型セル周辺接合領域３５が設けられている。Ｐ型セル周辺接合領域３５の表面には、Ｐ型ボディ領域１５（Ｐ型チャネル領域）が設けられており、Ｐ型ボディ領域１５の表面の周辺コンタクト部８１には、Ｐ＋型ボディコンタクト領域２５ｐ（２５）が設けられている。
【０２４３】
一方、半導体基板１ｓ（Ｎ−型ドリフト領域２０）の外部側（チップ端部）の表面１ａすなわち、チップ端部コンタクト部９１には、たとえば、Ｐ＋型ボディコンタクト領域２５と同時に導入されたチップ端部Ｐ＋型ボディコンタクト領域５５が設けられている。チップ端部Ｐ＋型ボディコンタクト領域５５の近傍の半導体基板１ｓの表面には、たとえば、Ｎ＋型エミッタ領域１２と同時に導入されたチップ端部Ｎ＋型基板コンタクト領域４９が設けられている。
【０２４４】
半導体基板１ｓ上には、ポリシリコンフィールドプレート初段部の端部絶縁膜５６ｐｆ、メタルフィールドプレート初段部の端部絶縁膜５６ｍｆ、メタルフィールドプレート次段部の端部絶縁膜５６ｍｓ等からなる端部絶縁膜５６（主に酸化シリコン膜から構成された絶縁膜）が設けられている。Ｐ型セル周辺接合領域３５の外端部上の端部絶縁膜５６内には、ポリシリコンフィールドプレート４ｐが設けられており、チップ端部の端部絶縁膜５６内には、ポリシリコンガードリング３ｐが設けられている。
【０２４５】
Ｐ＋型ボディコンタクト領域２５ｐは、端部絶縁膜５６膜上に延在するメタルエミッタ電極８と接続されており、チップ端部Ｐ＋型ボディコンタクト領域５５は、端部絶縁膜５６膜上に延在し、たとえば、メタルエミッタ電極８と同時に作られたアルミニウム系メタル膜から主に構成されたメタルガードリング３ｍと接続されている。メタルガードリング３ｍは、一方で、ガードリング間接続部８３を介して、ポリシリコンガードリング３ｐと接続されており、ポリシリコンガードリング３ｐとともに、ガードリング３を構成している。
【０２４６】
ポリシリコンフィールドプレート４ｐ上の端部絶縁膜５６膜上には、たとえば、メタルエミッタ電極８と同時に作られたアルミニウム系メタル膜から主に構成されたメタルゲート配線７が設けられており、メタルゲート配線７はゲート配線−ポリＳｉフィールドプレート接続部８２を介してポリシリコンフィールドプレート４ｐと接続されている。
【０２４７】
メタルゲート配線７とメタルガードリング３ｍの間の端部絶縁膜５６膜上には、たとえば、メタルエミッタ電極８と同時に作られたアルミニウム系メタル膜から主に構成されたメタルフィールドプレート４ｍが設けられている。メタルフィールドプレート４ｍは、図６で説明したように、たとえば、メタルフィールドプレート−メタルエミッタ電極接続部４ｃ（図６）を介してメタルエミッタ電極８に接続されており、ポリシリコンフィールドプレート４ｐとともに、フィールドプレート４（多段フィールドプレート）を構成している。
【０２４８】
また、この例では、メタルフィールドプレート４ｍ自体が、多段であり、たとえば、メタルフィールドプレート初段部４ｍｆおよびメタルフィールドプレート次段部４ｍｓから構成されている。
【０２４９】
ここで、端部絶縁膜５６ｐｆ（ポリシリコンフィールドプレート４ｐ下の酸化シリコン膜等絶縁膜）の厚さは、メタルフィールドプレート初段部４ｍｆ下の端部絶縁膜５６ｍｆと比較して薄く、端部絶縁膜５６ｍｆの厚さは、メタルフィールドプレート次段部４ｍｓ下の端部絶縁膜５６ｍｓと比較して薄くされている。具体的に好適な一例を示すと以下のごとくである。すなわち、端部絶縁膜５６ｐｆの厚さは、たとえば、１２０ｎｍ程度（範囲としては、たとえば、８０ｎｍから１６０ｎｍ程度）である。また、端部絶縁膜５６ｍｆの厚さは、たとえば、１．５マイクロメートル程度（範囲としては、たとえば、１．０マイクロメートルから２．０マイクロメートル程度）である。更に、端部絶縁膜５６ｍｓの厚さは、たとえば、８マイクロメートル程度（範囲としては、たとえば、５マイクロメートルから１５マイクロメートル程度）である。
【０２５０】
以上説明したように、この例では、Ｐ型セル周辺接合領域３５の外端部にポリシリコンフィールドプレート４ｐを設けているので、Ｐ型セル周辺接合領域３５の外端部における電界集中を有効に防止することができる。更に、ポリシリコンフィールドプレート４ｐとオーバラップして、多段のメタルフィールドプレート４ｍが有るので、更に空乏層が延びた場合の各部分における電界集中を有効に防止することができる。
【０２５１】
また、中間フィールドストップ型非対称ＩＧＢＴであるので、テール電流の少ない良好なスイッチング特性を確保することができる。
【０２５２】
１６．本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例１（裏面中間フィールドストップ−表面ダブルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）および２（裏面中間フィールドストップ−表面多段フィールドプレート＆ジャンクションターミネーションエクステンション組み合わせ構造）の説明（主に図４７および図４８）
このセクションでは、セクション１５の接合終端構造の変形例を説明する。このセクションで説明する例は、裏面構造は、セクション１５で説明したものと同じ、中間Ｎ型フィールドストップ領域を有するものである。
【０２５３】
なお、構造的には、ほとんど図４６と同じであるので、以下では原則として異なる部分のみを説明する。
【０２５４】
図４７は本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例１（裏面中間フィールドストップ−表面ダブルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。図４８は本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例２（裏面中間フィールドストップ−表面フィールドプレート＆ジャンクションターミネーションエクステンション組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。
【０２５５】
（１）変形例１（裏面中間フィールドストップ−表面ダブルポリシリコン＆ダブルメタルフィールドプレート組み合わせ構造）の説明（主に図４７）：
この例では、図４７に示すように、ポリシリコンフィールドプレート４ｐは、ポリシリコンフィールドプレート初段部４ｐｆのほかに、ポリシリコンフィールドプレート次段部４ｐｓを有し、多段構造となっている点が異なっている。ここで、端部絶縁膜５６ｐｓの厚さは、端部絶縁膜５６ｐｆの厚さと比較して、厚くされており、端部絶縁膜５６ｐｓの厚さは、端部絶縁膜５６ｍｆの厚さと比較して、薄くされている。具体的に好適な一例を示すと以下のごとくである。すなわち、端部絶縁膜５６ｐｓの厚さは、たとえば、５００ｎｍ程度（範囲としては、たとえば、３００ｎｍから７００ｎｍ程度）である。
【０２５６】
以上説明したように、この例では、Ｐ型セル周辺接合領域３５の外端部に多段のポリシリコンフィールドプレート４ｐを設けているので、Ｐ型セル周辺接合領域３５の外端部における電界集中を更に有効に防止することができる。これは、更に、Ｐ型セル周辺接合領域３５の外端部には、特に、電界が集中しやすいからである。ポリシリコンフィールドプレート４ｐとオーバラップして、多段のメタルフィールドプレート４ｍが有るので、更に空乏層が延びた場合の各部分における電界集中を有効に防止することができる。
【０２５７】
ここで、多段のポリシリコンフィールドプレート４ｐの製造プロセスに関しては、たとえば、後に説明する製造プロセスの図５７の部分に於いて、薄膜フィールド酸化シリコン膜２９をより内側まで延長して、その内側の部分を薄い酸化シリコンまくとする２段構造にしておく等が好適である。
【０２５８】
（２）変形例２（裏面中間フィールドストップ−表面多段フィールドプレート＆ジャンクションターミネーションエクステンション組み合わせ構造）の説明（主に図４８）：
この例は、構造的には、図４７のものとほぼ同じであるが、図４８に示すように、Ｐ型セル周辺接合領域３５の外縁にこれと連結して、環状を呈するＰ型表面リサーフ領域３９すなわち、ジャンクションターミネーションエクステンション領域が設けられている点が異なっている。このＰ型表面リサーフ領域３９の濃度は、空乏層が延びてきたときに完全空乏化する程度の濃度であり、その深さは、Ｐ型セル周辺接合領域３５の深さよりも浅い。
【０２５９】
以上説明したように、この例では、Ｐ型セル周辺接合領域３５の外端部に多段のポリシリコンフィールドプレート４ｐを設け、更に、Ｐ型表面リサーフ領域３９を付加しているので、Ｐ型セル周辺接合領域３５の外端部における電界集中を更に有効に防止することができる。これは、更に、Ｐ型セル周辺接合領域３５の外端部には、特に、電界が集中しやすいからである。ポリシリコンフィールドプレート４ｐとオーバラップして、多段のメタルフィールドプレート４ｍが有り、さらに、その下部のほぼ全域に亘り、Ｐ型表面リサーフ領域３９が延在しているので、更に空乏層が延びた場合の各部分における電界集中を更に、有効に防止することができる。
【０２６０】
また、ここに説明したＰ型表面リサーフ領域３９は、図４７の構造だけでなく、図４６のような単段のポリＳｉフィールドプレートを用いた構造にも適用できることは言うまでもない。また、ここに説明したＰ型表面リサーフ領域３９は、図４９又は図５０のように、厚膜Ｎ型バッファ領域５２（厚膜バッファ領域）を適用したものにも適用できることは言うまでもない。
【０２６１】
なお、プロセス的には、Ｐ型表面リサーフ領域３９の導入は、たとえば、図５１の薄膜フィールド酸化シリコン膜２９の成膜前が好適である。
【０２６２】
１７．本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例３（裏面厚膜バッファ−表面多段フィールドプレート組み合わせ構造）および変形例４（裏面厚膜バッファ＆高濃度バッファ−表面多段フィールドプレート組み合わせ構造）の説明（主に図４９および図５０）
このセクションで説明する例に於いては、裏面構造が、中間Ｎ型フィールドストップ領域を有するもの、すなわち「中間Ｎ型フィールドストップ型裏面構造」から、いわゆる「厚膜バッファ型裏面構造」に変わっている。これらの例の表面構造は、図４７と全く同じであり、裏面構造についても、基本的に同じ部分が多いので、以下では原則として、異なる部分のみを説明する。
【０２６３】
図４９は本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例３（裏面厚膜バッファ−表面多段フィールドプレート組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。図５０は本願の前記一実施の形態のＩＧＢＴの接合終端構造に関する変形例４（裏面厚膜バッファ＆高濃度バッファ−表面多段フィールドプレート組み合わせ構造）を説明するための図４６に対応する模式断面図（図４のチップ周辺領域にほぼ対応）である。
【０２６４】
（１）変形例３（裏面厚膜バッファ−表面多段フィールドプレート組み合わせ構造）の説明（主に図４９）：
この例に於いては、図４７の場合と異なり、図４９に示すように、Ｎ型バッファ領域１９、Ｎ型フィールドストップ領域４２（図４７）がなく、その代わりに、Ｐ＋型コレクタ領域１８に接して、厚さの厚い厚膜Ｎ型バッファ領域５２（厚膜バッファ領域）が設けられており、その下半部に結晶欠陥領域４１が設けられている。厚膜Ｎ型バッファ領域５２の厚さは、たとえば、耐圧６００ボルト程度を例にとると、２５マイクロメートル程度（範囲としては、１５から３５マイクロメートル程度）が好適である。この点は、他の例の厚膜Ｎ型バッファ領域５２およびＮ型厚膜カソード領域６１についても同じである。
【０２６５】
このような構成によれば、欠陥層導入型厚膜バッファ非対称ＩＧＢＴとして、ソフトリカバリ特性を確保した上で、比較的テール電流の少ないスイッチング特性が得られるメリットがあり、且つ、図４７の接合終端構造と同様のメリットを得ることができる。
【０２６６】
なお、Ｎ型厚膜カソード領域６１は、セクション１０のような非エピタキシプロセスでは、たとえば、ウエハの裏面からのイオウやセレン等の不純物のイオン打ち込みおよび引き伸ばし拡散処理等で形成する（次のサブセクションに於いても同じ）。一方、結晶欠陥領域４１は、セクション１０のような非エピタキシプロセスでは、たとえば、図２６でＩＧＢＴについて説明したような、ウエハの表面または裏面からの高エネルギイオン照射（プロトン照射、ヘリウムイオン照射等）等による欠陥形成を利用することができる。
【０２６７】
（２）変形例４（裏面厚膜バッファ＆高濃度バッファ−表面多段フィールドプレート組み合わせ構造）の説明（主に図５０）：
この例は、図４９の例の更なる変形例であり、図４９における結晶欠陥領域４１とＰ＋型コレクタ領域１８の間に、これに接して、高濃度バッファ領域５９、すなわち、厚膜Ｎ型バッファ領域５２よりも高濃度であって、厚膜Ｎ型バッファ領域５２の厚さよりも厚さが薄いＮ型高濃度バッファ領域５９が設けられている点が異なっている。このようなＮ型高濃度バッファ領域５９が設けられていると、後に、図７４に関するプロセス説明に有るように、Ｐ＋型コレクタ領域１８およびＮ型高濃度バッファ領域５９の活性化アニール時に欠陥を残留させることによって、簡単に結晶欠陥領域４１を形成できるメリットがある。
【０２６８】
１８．本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスの説明（主に図５１から図７４）
以下の説明は、セクション４および５で図９から図３０を用いて説明したプロセスと（付加的なプロセスを含む点は異なるが）基本的に同じ（同一の製造プロセスのチップ周辺部を中心とする説明）である（多くのプロセスを共有又は兼用している）ので、以下では原則として、先の説明で説明していない部分のみを説明する。
【０２６９】
図５１は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（薄膜フィールド酸化シリコン膜成膜工程）におけるデバイス断面図である。図５２は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（薄膜フィールド酸化シリコン膜加工工程）におけるデバイス断面図である。図５３は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｐ型ウエル領域導入工程）におけるデバイス断面図である。図５４は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成用ハードマスク膜成膜工程）におけるデバイス断面図である。図５５は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成用ハードマスク膜加工工程）におけるデバイス断面図である。図５６は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成工程）におけるデバイス断面図である。図５７は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（トレンチ形成用ハードマスク膜除去工程）におけるデバイス断面図である。図５８は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（ゲート絶縁膜成膜工程）におけるデバイス断面図である。図５９は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（ポリシリコン膜成膜工程）におけるデバイス断面図である。図６０は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（ポリシリコン膜加工工程）におけるデバイス断面図である。図６１は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（イオン注入用酸化シリコン膜成膜工程）におけるデバイス断面図である。図６２は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｐ型ボディ領域導入工程）におけるデバイス断面図である。図６３は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（チップ端部Ｎ＋型基板コンタクト領域導入工程）におけるデバイス断面図である。図６４は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（エッチストップ膜成膜工程）におけるデバイス断面図である。図６５は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（厚膜フィールド酸化シリコン膜成膜工程）におけるデバイス断面図である。図６６は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（厚膜フィールド酸化シリコン膜加工工程）におけるデバイス断面図である。図６７は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（層間絶縁膜成膜＆コンタクト初段工程）におけるデバイス断面図である。図６８は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（コンタクト終段工程）におけるデバイス断面図である。図６９は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（基板エッチング工程）におけるデバイス断面図である。図７０は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（チップ端部Ｐ＋型ボディコンタクト領域導入工程）におけるデバイス断面図である。図７１は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（アルミニウム系メタル電極形成工程）におけるデバイス断面図である。図７２は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｎ型フィールドストップ領域形成工程）におけるデバイス断面図である。図７３は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（バックグラインディング工程）におけるデバイス断面図である。図７４は本願の前記一実施の形態のＩＧＢＴにおけるチップ周辺プロセスを説明するためのセル領域の図９から図３０にほぼ対応する図４６の部分の製造工程中（Ｎ型バッファ領域＆Ｐ＋型コレクタ領域導入工程）におけるデバイス断面図である。
【０２７０】
セクション４で説明したように、まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度、たとえば抵抗率６５Ωｃｍ程度、特に好適な範囲としては、たとえば抵抗率６０Ωｃｍから７０Ωｃｍ）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。これは、ＦＺ法によるウエハの方が高抵抗率のものが入手しやすいからである。なお、半導体基板の抵抗率は、耐圧に強く依存するので、耐圧６００ボルトと耐圧１２００ボルトの場合を対比して例示する。すなわち、耐圧６００ボルトでは、前記のように、抵抗率は、たとえば、６５Ωｃｍ程度であり、範囲としては、５０Ωｃｍ以上、９０Ωｃｍ未満程度が一般に好適な範囲であり、量産性を考慮すると、６０Ωｃｍ以上、８０Ωｃｍ未満程度が更に好適である。一方、耐圧１２００ボルトでは、前記のように、抵抗率は、たとえば、１００Ωｃｍ程度であり、範囲としては、９０Ωｃｍ以上、１５０Ωｃｍ未満程度が一般に好適な範囲であり、量産性を考慮すると、１００Ωｃｍ以上、１２０Ωｃｍ未満程度が更に好適である。このように、エピタキシャルプロセスを使用しないので、非常に経済的である。
【０２７１】
次に、図５１に示すように、ウエハ１（１ｓ）の表面１ａ（第１の主面）のほぼ全面に、たとえば、熱酸化により、たとえば、厚さ６００ｎｍ程度の薄膜フィールド酸化シリコン膜２９を成膜する。
【０２７２】
次に、図５２に示すように、たとえば、通常のリソグラフィにより、薄膜フィールド酸化シリコン膜２９をパターニングする（たとえば、このパターニング後に、セル領域における図９のホールバリア領域導入工程が実行される）。次に、ウエハ１の表面１ａのほぼ全面に、たとえば、熱酸化により、たとえば、厚さ３０ｎｍ程度のイオン注入用の薄い酸化シリコン膜７１を成膜する。
【０２７３】
次に、図５３に示すように、たとえば、通常のリソグラフィにより、ウエハ１の表面１ａ上に、Ｐ型フローティング領域導入用レジスト膜３７を形成し、それをイオン注入のマスクとして、セル領域１０におけるＰ型フローティング領域１６（図１０）と同時に、Ｐ型セル周辺接合領域３５を導入する。その後、不要になったＰ型フローティング領域導入用レジスト膜３７を、たとえば、アッシング等により、除去する。
【０２７４】
次に、図５４（セル領域１０における図１１に対応）に示すように、たとえば、ＣＶＤ等により、たとえば、厚さ４５０ｎｍ程度の酸化シリコン膜をトレンチ形成用ハードマスク膜３２として成膜する。
【０２７５】
次に、図５５（セル領域１０における図１２に対応）に示すように、たとえば、通常のリソグラフィにより、ウエハ１の表面１ａ上に、トレンチハードマスク膜加工用レジスト膜３３を形成し、それを耐エッチングマスクとして、トレンチ形成用ハードマスク膜３２を加工する。その後、不要になったトレンチ形成用ハードマスク膜３２を、たとえば、アッシング等により、除去する（セル領域１０における図１３に対応）。
【０２７６】
次に、図５６（セル領域１０における図１４に対応）に示すように、パターニングされたトレンチ形成用ハードマスク膜３２を耐エッチングマスクとして、例えば、異方性ドライエッチングにより、トレンチ２１を形成する。
【０２７７】
次に、図５７（セル領域１０における図１５に対応）に示すように、たとえば、ウエットエッチングにより、トレンチ形成用ハードマスク膜３２を除去する。
【０２７８】
次に、図５８（セル領域１０における図１６に対応）に示すように、セル領域１０のＰ型フローティング領域１６等の引き伸ばし拡散と同時に、Ｐ型セル周辺接合領域３５の引き伸ばし拡散を実行し、その後、ウエハ１の表面１ａのほぼ全面（トレンチ２１内面を含む）に、たとえば、熱酸化により、ゲート絶縁膜２２を成膜する。
【０２７９】
次に、図５９（セル領域１０における図１７に対応）に示すように、セル領域１０のポリシリコン膜２７と同時に、ウエハ１の表面１ａのほぼ全面（トレンチ２１内面を含む）に、たとえば、ＣＶＤにより、ポリシリコン膜２７を成膜する。
【０２８０】
次に、図６０（セル領域１０における図１８に対応）に示すように、たとえば、通常のリソグラフィにより、ウエハ１の表面１ａ上に、ポリシリコンガードリング３ｐおよびポリシリコンフィールドプレート４ｐを加工するためのレジスト膜を形成する。そして、それをマスクとして、たとえば、ドライエッチングにより、セル領域１０のポリシリコン膜２７のエッチバックと同時に、ポリシリコン膜２７を加工する。その後、不要になったレジスト膜を、たとえば、アッシング等により、除去するとともに、表面のゲート酸化膜を、たとえば、ウエットエッチング等により、除去する（セル領域１０における図１９に対応）。
【０２８１】
次に、図６１に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、例えば、熱酸化またはＣＶＤにより、イオン注入用酸化シリコン膜３８を成膜する（セル領域１０における図２０に対応）。
【０２８２】
次に、図６２に示すように、たとえば、ウエハ１の表面１ａ側に、例えば、通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜３６を形成し、これをマスクとして、例えば、イオン注入により、Ｐ型ボディ領域１５（Ｐ型チャネル領域）を導入する（セル領域１０における図２０に対応）。その後、不要になったＰ型ボディ領域導入用レジスト膜３６を、たとえば、アッシング等により除去する。
【０２８３】
次に、図６３に示すように、たとえば、ウエハ１の表面１ａ側に、例えば、通常のリソグラフィにより、ソースドレイン領域導入用レジスト膜５０を形成し、これをマスクとして、セル領域１０のＮ＋型エミッタ領域１２の導入と同時に、例えば、イオン注入により、チップ端部Ｎ＋型基板コンタクト領域４９を導入する（セル領域１０における図２０に対応）。その後、不要になったソースドレイン領域導入用レジスト膜５０を、たとえば、アッシング等により除去する。
【０２８４】
次に、図６４に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、例えば、ＣＶＤにより、コンタクトエッチングストップ膜５１（コンタクト工程その他のエッチストップ膜）として、窒化シリコン膜（たとえば、厚さ１００ｎｍ程度）を成膜する（セル領域１０における図２０に対応）。
【０２８５】
次に、図６５に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、例えば、ＣＶＤまたはＳＯＧにより、たとえば、厚さ１０マイクロメートル程度（範囲としては、５から１５マイクロメートル程度）の酸化シリコン系膜を厚膜フィールド酸化シリコン膜６９として成膜する。
【０２８６】
次に、図６６に示すように、たとえば、ウエハ１の表面１ａ側に、例えば、通常のリソグラフィにより、端部絶縁膜加工用レジスト膜５７を形成し、これをマスクとし、コンタクトエッチングストップ膜５１をエッチングストップとして、たとえば、ウエットエッチングにより、厚膜フィールド酸化シリコン膜６９を加工する。その後、不要になった端部絶縁膜加工用レジスト膜５７を、たとえば、アッシング等により除去する。
【０２８７】
次に、図６７に示すように、たとえば、ウエハ１の表面１ａ側のほぼ全面に、例えば、ＣＶＤ等により、層間絶縁膜２６を成膜する（セル領域１０における図２１に対応）。次に、たとえば、ウエハ１の表面１ａ側に、例えば、通常のリソグラフィにより、コンタクト溝形成用レジスト膜２８を形成する。次に、これをマスクとし、コンタクトエッチングストップ膜５１をエッチングストップとして、たとえば、異方性ドライエッチングにより、コンタクト溝１１（またはコンタクトホール）、周辺コンタクト部８１、ゲート配線−ポリＳｉフィールドプレート接続部８２、ガードリング間接続部８３、チップ端部コンタクト部９１等を形成する（セル領域１０における図２２に対応）。
【０２８８】
次に、図６８に示すように、たとえば、ドライエッチング又はウエットエッチングによって、コンタクト溝１１の底等のコンタクトエッチングストップ膜５１、イオン注入用酸化シリコン膜３８等を除去する（セル領域１０における図２２に対応）。その後、不要になったコンタクト溝形成用レジスト膜２８を、たとえば、アッシング等により除去する。
【０２８９】
次に、図６９（セル領域１０における図２３に対応）に示すように、たとえば、異方性ドライエッチングにより、コンタクト溝１１（またはコンタクトホール）、周辺コンタクト部８１、ゲート配線−ポリＳｉフィールドプレート接続部８２、ガードリング間接続部８３、チップ端部コンタクト部９１等を半導体基板１ｓ、ポリシリコン膜２７等の内部に延長する。
【０２９０】
次に、図７０（セル領域１０における図２４に対応）に示すように、セル領域１０におけるＰ＋型ボディコンタクト領域２５の導入と同時に、ダミーセルのＰ＋型ボディコンタクト領域２５ｄ、セル周辺接合領域３５のＰ＋型ボディコンタクト領域２５ｐ、チップ端部Ｐ＋型ボディコンタクト領域５５等を導入する。なお、セル領域１０において、Ｐ＋型ラッチアップ防止領域２３の導入を行うときは、同時に導入しても良い。
【０２９１】
次に、図７１（セル領域１０における図２５に対応）に示すように、ウエハ１の表面１ａ側のほぼ全面に、アルミニウム系メタル膜を成膜し、パターニングすることにより、メタルエミッタ電極８、メタルゲート配線７、メタルフィールドプレート４ｍ、メタルガードリング３ｍ等を形成する。次に、必要に応じて、ファイナルパッシベーション膜６０を成膜して、ゲートパッド６、エミッタパッド９（図６）を開口する。なお、ファイナルパッシベーション膜は、必要に応じて、他のタイミングでも良い。
【０２９２】
これ以降、セル領域１０に関するセクション５の裏面プロセス（裏面側の構造に関する製造プロセス）に対応するものとなる。
【０２９３】
次に、図７２（セル領域１０における図２６に対応）に示すように、たとえば、プロトン照射およびアニールにより、Ｎ−型ドリフト領域２０内に、Ｎ型フィールドストップ領域４２を導入する。このような高エネルギイオン照射（水素イオン、ヘリウムイオン）は、非エピタキシプロセスを実現する上で有利な方法であり、ドーピングのほか、欠陥層の形成にも適用できる。
【０２９４】
次に、図７３（セル領域１０における図２７に対応）に示すように、必要に応じて、ウエハ１の裏面１ｂに対して、バックグラインディングを実行する。
【０２９５】
次に、図７４に示すように、セル領域１０に関して図２８および図２９を用いて説明したように、Ｎ型バッファ領域１９およびＰ＋型コレクタ領域１８を導入する。次に、セル領域１０に関して図２９を用いて説明したように、Ｎ型バッファ領域１９およびＰ＋型コレクタ領域１８の活性化アニールの際に、同時に、結晶欠陥領域４１を形成する。この後、セル領域１０に関して図３０を用いて説明したように、ウエハ１の裏面１ｂにメタルコレクタ電極１７を形成する。このような欠陥層の形成方法は、必要な活性化アニールの際に同時に形成することができるので、プロセスの簡素化が可能である。
【０２９６】
１９．本願の前記一実施の形態のＩＧＢＴにおけるセル周辺構造の説明（主に図７５および図７６）
このセクションの説明は、基本的にセクション２および１５（この変形例を説明したセクション１６および１７も同じ）に関する補足的説明である。
【０２９７】
図７５は図６のセル領域コーナ部切り出し領域Ｒ４拡大上面図である。図７６は図７５のＨ−Ｈ’断面に対応するデバイス断面図である。これらに基づいて、セル領域周辺構造に関する補足的説明を行う。
【０２９８】
図７５に示すように、セル領域１０の端部に於いては、線状単位セル領域４０（図５）の幅方向（線状アクティブセル領域４０ａ、線状インアクティブセル領域４０ｉ等の幅方向）に１個から数個のダミーセル領域３４（線状ダミーセル領域）が設けられている。ダミーセル領域３４には、線状アクティブセル領域４０ａと同様に、Ｐ＋型ボディコンタクト領域２５ｄが設けられている。
【０２９９】
一方、線状単位セル領域４０（図５）の長さ方向の端部に於いては、端部トレンチゲート電極１４ｐおよび比較的幅の狭い（線状アクティブセル領域４０ａと同程度の幅）Ｎ＋型エミッタ領域１２等（この例では、Ｎ型ホールバリア領域２４も形成されていない）が形成されていない領域が、先のダミーセル領域３４が設けられた領域も含めて端部緩衝領域として設けられている。これらの端部緩衝領域の外部には、これらを取り巻くように、リング状のＰ型セル周辺接合領域３５が設けられており、このＰ型セル周辺接合領域３５を構成するＰ型不純物ドープ領域は、たとえば、Ｐ型フローティング領域１６と同一のプロセスで、同時に形成される。
【０３００】
このＰ型セル周辺接合領域３５上には、セル領域１０からトレンチゲート電極１４がゲート引き出し部１４ｗとして延びており、Ｐ型セル周辺接合領域３５内には、セル領域１０と類似の構造を有する多数のＰ＋型ボディコンタクト領域２５ｐ（この部分は、図７６の周辺コンタクト部８１にも対応している）が設けられている。
【０３０１】
メタルエミッタ電極８は、セル領域１０の周辺外部まで覆っており、周辺コンタクト部８１において、Ｐ型セル周辺領域３５との電気的接続がとられている。メタルエミッタ電極８の周辺部には、メタルゲート配線７が延びており、ゲート引き出し部１４ｗ（この例では、直接的には、ポリシリコンフィールドプレート４ｐ）とは、メタルゲート配線−トレンチゲート電極接続部１３（図４６等のゲート配線−ポリＳｉフィールドプレート接続部８２に対応）に於いて、相互接続されている。通常、チップ周辺部に於いては、メタルエミッタ電極８およびメタルゲート配線７上およびその周辺は、ほぼファイナルパッシベーション膜６０（図７６）で覆われている。
【０３０２】
次に、図７５のＨ−Ｈ’断面を図７６に示す。図７６に示すように、線状インアクティブセル領域４０ｉおよびＰ型セル周辺接合領域３５等における半導体基板２の表面１ａには、Ｐ型ボディ領域１５が設けられている。線状インアクティブセル領域４０ｉのＰ型セル周辺接合領域３５との境界近傍には、端部トレンチゲート電極１４ｐが設けられており、端部緩衝領域の一部となっている。また、線状インアクティブセル領域４０ｉ下のＰ型ボディ領域１５の下側には、Ｐ型フローティング領域１６が設けられており、その深さは他の部分と同様に、トレンチ２１ｅ（２１）よりも深く、端部トレンチゲート電極１４ｐが収納されたトレンチ２１ｅ（２１）の下端部をカバーしている。
【０３０３】
更に、Ｐ型セル周辺接合領域３５の部分にも、コンタクト溝（またはコンタクトホール）等が設けられ、エミッタコンタクト（周辺コンタクト部８１）も設けられている。このエミッタコンタクト下の半導体基板２の表面領域には、Ｐ＋型ボディコンタクト領域２５ｐおよびＰ＋型ラッチアップ防止領域２３ｐが設けられており、その下部は、Ｐ型セル周辺接合領域３５の主要部であるＰ型不純物ドープ領域（たとえば、Ｐ型フローティング領域１６と同時に形成）となっている。
【０３０４】
周辺コンタクト部８１が設けられている理由は、図３に示すように、セル領域１０の外部周辺には、リング状にセル周辺接合領域３５が設けられており、その部分の基板領域には、Ｐ型不純物ドープ領域（たとえば、Ｐ型フローティング領域１６と同時に形成）が設けられている。このセル周辺接合領域３５の面積は、相当に広いものであり、周辺コンタクト部８１を設けないと、この部分にホールが溜まりやすいからである。周辺コンタクト部８１を設けないと、溜まったホールは、必然的にセル領域に流れて行き（ホールの不所望な流れ）、ラッチアップ耐性を低下させることとなる。これに関して、図７６に示すように、セル周辺接合領域３５の主要部であるＰ型不純物ドープ領域（たとえば、Ｐ型フローティング領域１６と同時に形成）と、セル領域１０のＰ型フローティング領域１６が電気的に分離されていることは、ホールの不所望な流れを阻止するのに有効である。また、端部トレンチ２１ｅの存在もこれに寄与している。なお、この例では、端部トレンチ２１ｅよりも外側に於いて、ゲート引き出し部１４ｗを相互に連結するようなトレンチを設けていない。これは、そのようなトレンチ（端部トレンチ２１ｅと同等かそれよりも深いもの）があると、その部分でホールの流れにより電圧降下を生じ、ラッチアップ耐性を下げることになるからである。また、周辺コンタクト部４１をセル周辺接合領域３５の幅方向に延長することは、通常存在するメタルゲート配線７の存在により制限される。これは、通常、メタルエミッタ電極８とメタルゲート配線７は、同層のメタル層から構成されているからである。
【０３０５】
２０．本願全体並びに各実施の形態（各種変形例を含む）に関する考察および補足的説明等（主に図８３および図８４）
図８３は本願の前記一実施の形態のＩＧＢＴの接合終端構造のアウトラインを説明するためのチップ上面模式全体図である。図８４は図８３の接合終端構造のアウトラインのバリエーションの一例を説明するためのチップ上面模式全体図である。これらに基づいて、本願全体並びに各実施の形態（各種変形例を含む）に関する考察および補足的説明等を行う。
【０３０６】
（１）ＩＧＢＴ等の終端構造等に関する一般的な考察：
先に説明したように、ＩＧＢＴやダイオード等の接合終端構造を考えるとき、多段のフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）を使用したものの周辺長と、多重のフローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）を使用したもの（多重のフィールドプレートを併用したものを含む）の周辺長を比較すると、前者の方が相当長くなると考えられている。これは、絶縁膜中の臨界電界強度の方が、ドリフト領域等の臨界電界強度よりも相当程度高いことに起因する。
【０３０７】
ここで、多段のフィールドプレートを使用した接合終端構造を適用して良好な耐圧特性を得るには、基板表面の電界強度の上昇を抑えるため、ドリフト領域の抵抗率を上げる必要がある。
【０３０８】
しかし、コレクタ領域に接するバッファ領域を有する従来の非対称ＩＧＢＴにおいて、バッファ領域等に、少数キャリアのライフタイム制御のための欠陥層が導入されている場合等では、ドリフト領域の抵抗率を上げると、オフ時に空乏層が延びすぎる結果、空乏層が欠陥層に到達し、リーク電流の著しい増大を招く恐れがある。従って、「一般的な非対称ＩＧＢＴ」においては、多段のフィールドプレートを使用して、周辺長を短縮する試みは困難である。
【０３０９】
一方、拡散係数の大きな硫黄やセレンをドープした厚膜Ｎ型バッファ領域であって欠陥層を有さないものを導入した「厚膜バッファ非対称ＩＧＢＴ」（厳密には、欠陥層非導入型厚膜バッファ非対称ＩＧＢＴ）が提案されており、この構造においては、オフ状態で空乏層を緩やかに停止させることで、急激なキャリアの枯渇を防ぎ、ソフトなリカバリ特性を得ることができる。また、厚膜バッファ非対称ＩＧＢＴは、基板の抵抗率を上げても、欠陥層がないので、リーク電流が増大するリスクがない。しかし、一方で、特殊な拡散プロセスを導入する必要があり、熱的負担も比較的大きい。また、欠陥層がない分、テール電流が相対的に大きいという問題もある。
【０３１０】
（２）本願の前記一実施の形態のＩＧＢＴの接合終端構造のアウトラインの説明（主に図８３により、図４６を参照）：
そこで、本願の前記一実施の形態のＩＧＢＴにおいては、コレクタ領域に接するバッファ領域とは別に、これとは隔離してドリフト領域内にフィールドストップ領域を有し、これとバッファ領域との間に欠陥領域を有する「中間フィールドストップ型非対称ＩＧＢＴ」において、接合終端構造として、多段フィールドプレートを適用したものである。
【０３１１】
この接合終端構造のアウトラインを図８３に示す。図８３に示すように、このデバイスにおいては、半導体チップ２の内部には、中間フィールドストップ型非対称ＩＧＢＴのセル領域１０があり、その周りを取り囲むように環状のＰ型セル周辺接合領域３５があり、これの外端部から外部に亘って環状の多段フィールドプレート５４が設けられる構造となっている。
【０３１２】
このような構造とすることにより、オフ時には、比較的高い抵抗率の半導体基板を用いた場合にも、空乏層の延びは、Ｎ型フィールドストップ領域４２（たとえば図４６）で停止するため、通常の条件では、結晶欠陥領域４１（図４６）にまで到達しない。従って、多段フィールドプレートの特性を十分引き出せる程度に、基板の抵抗率を高くできるため、効率的に周辺長の縮小を実現できる。
【０３１３】
（３）接合終端構造のアウトラインに関するバリエーションの説明（主に図８４）：
図８３の多段フィールドプレートのバリエーションを図８４に例示する。図８３に示すように、多段フィールドプレート５４は、単一の環状体（所定の導電体パターンの環状部分を含む）で構成しても良いし、図８４に示すように、相互に平面的にオーバラップした複数の環状体（所定の導電体パターンの環状部分を含む）で構成しても良い。図８４に於いて、複数の環状体は、たとえば、ポリシリコンフィールドプレート４ｐおよびメタルフィールドプレート４ｍである。ここで、ポリシリコンフィールドプレート４ｐおよびメタルフィールドプレート４ｍは、それぞれ単段でも多段でもよい。従って、図８４に於いて、複数の環状体で、多段フィールドプレート５４を構成している。
【０３１４】
（４）厚膜バッファ非対称ＩＧＢＴへの適用（主に図４９を参照）：
図４９に説明した欠陥層を有さない厚膜バッファ非対称ＩＧＢＴに欠陥層を導入した「欠陥層導入型厚膜バッファ非対称ＩＧＢＴ」に、多段フィールドプレート４を適用すると、ソフトリカバリ特性を保持したまま、テール電流を低減できるとともに、比較的高い比抵抗を有する半導体基板を適用することができ、多段フィールドプレート４のメリットを十分引き出すことができる。
【０３１５】
２１．サマリ
以上本願発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０３１６】
例えば、前記実施の形態では、主にアルミニウム系表面電極を使用したデバイスを説明したが、本発明はそれに限定されるものではなく、それ以外のメタルを使用したものにも適用できることは言うまでもない。
【０３１７】
また、前記実施の形態では、主にシリコン系基板を用いたＩＧＢＴおよびダイオードを具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣ系基板、ＧａＮ基板、ＧａＡｓ基板、ＩｎＰ基板等を用いたものにも適用できることは言うまでもない。
【０３１８】
なお、前記の実施の形態では、主にドリフト領域がＮ型のデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ドリフト領域がＰ型のデバイスにも適用できることは言うまでもない。
【０３１９】
また、前記の実施の形態では、ダイオードについては、主にフライバックダイオードについて具体的に説明したが、本発明はそれに限定されるものではなく、その他の用途のダイオードにも適用できることは言うまでもない。
【０３２０】
なお、前記の実施の形態では、結晶欠陥領域は、イオン打ち込みによる欠陥をアニール処理時に残留させているが、本発明はそれに限定されるものではなく、水素イオンやヘリウムイオンその他のイオンや粒子の打ち込みによって、新たに形成してもよいことはいうまでもない。
【符号の説明】
【０３２１】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｅ  Ｎ−型シリコンエピタキシャル領域
１ｓ  Ｎ−型単結晶シリコン基板
２  半導体チップ（半導体基板）
３  ガードリング
３ｍ  メタルガードリング
３ｐ  ポリシリコンガードリング
４  フィールドプレート
４ｃ  メタルフィールドプレート−メタルエミッタ電極接続部
４ｄ  メタルフィールドプレート−メタルアノード電極接続部
４ｍ  メタルフィールドプレート
４ｍｆ  メタルフィールドプレート初段部
４ｍｓ  メタルフィールドプレート次段部
４ｐ  ポリシリコンフィールドプレート
４ｐｆ  ポリシリコンフィールドプレート初段部
４ｐｓ  ポリシリコンフィールドプレート次段部
５  メタルゲート電極
６  ゲートパッド
７  メタルゲート配線
８  メタルエミッタ電極
９  エミッタパッド
１０  セル領域（ダイオードの主ＰＮ接合領域）
１１  コンタクト溝（またはコンタクトホール）
１２  Ｎ＋型エミッタ領域
１３  メタルゲート配線−トレンチゲート電極接続部
１４  トレンチゲート電極
１４ｐ  端部トレンチゲート電極
１４ｗ  ゲート引き出し部
１５  Ｐ型ボディ領域（Ｐ型チャネル領域）
１６  Ｐ型フローティング領域
１７  メタルコレクタ電極（またはメタルカソード電極）
１７ａ  アルミニウム裏面メタル膜
１７ｂ  チタン裏面メタル膜
１７ｃ  ニッケル裏面メタル膜
１７ｄ  金裏面メタル膜
１８  Ｐ＋型コレクタ領域
１９  Ｎ型バッファ領域
２０  Ｎ−型ドリフト領域
２１  トレンチ
２２  ゲート絶縁膜
２３  Ｐ＋型ラッチアップ防止領域
２４  Ｎ型ホールバリア領域
２５  Ｐ＋型ボディコンタクト領域
２５ｄ  ダミーセルのＰ＋型ボディコンタクト領域
２５ｐ  セル周辺接合領域のＰ＋型ボディコンタクト領域
２５ｒ  フローティングフィールドリングのＰ＋型ボディコンタクト領域
２６  層間絶縁膜
２７  ポリシリコン膜
２８  コンタクト溝形成用レジスト膜
２９  薄膜フィールド酸化シリコン膜
３０  アルミニウムドープ領域（高濃度コレクタコンタクト領域または高濃度裏面コンタクト領域）
３１  Ｎ型ホールバリア領域導入用レジスト膜
３２  トレンチ形成用ハードマスク膜
３３  トレンチハードマスク膜加工用レジスト膜
３４  ダミーセル領域（線状ダミーセル領域）
３５  Ｐ型セル周辺接合領域
３６  Ｐ型ボディ領域導入用レジスト膜
３７  Ｐ型フローティング領域導入用レジスト膜
３８  イオン注入用酸化シリコン膜
３９  Ｐ型表面リサーフ領域
４０  線状単位セル領域
４０ａ  線状アクティブセル領域
４０ａａ  アクティブセクション
４０ｉ  線状インアクティブセル領域
４１  結晶欠陥領域
４２  Ｎ型フィールドストップ領域
４３  バックグラインド位置
４４  アノードメタル電極
４５  アノードパッド
４６  Ｐ型アノード領域
４７  Ｎ型カソード領域
４８  Ｐ−型表面領域
４９  チップ端部Ｎ＋型基板コンタクト領域
５０  ソースドレイン領域導入用レジスト膜
５１  コンタクトエッチングストップ膜
５２  厚膜Ｎ型バッファ領域（厚膜バッファ領域）
５４  多段フィールドプレート
５５  チップ端部Ｐ＋型ボディコンタクト領域
５６  端部絶縁膜
５６ｍｆ  メタルフィールドプレート初段部の端部絶縁膜
５６ｍｓ  メタルフィールドプレート次段部の端部絶縁膜
５６ｐｆ  ポリシリコンフィールドプレート初段部の端部絶縁膜
５６ｐｓ  ポリシリコンフィールドプレート次段部の端部絶縁膜
５７  端部絶縁膜加工用レジスト膜
５８  下層イオン注入用の薄い酸化シリコン膜と上層エッチングストップ膜の積層膜
５９  Ｎ型高濃度バッファ領域
６０  ファイナルパッシベーション膜
６１  Ｎ型厚膜カソード領域
６７  高濃度カソード領域
６９  厚膜フィールド酸化シリコン膜
７１  イオン注入用の薄い酸化シリコン膜
８１  周辺コンタクト部
８２  ゲート配線−ポリＳｉフィールドプレート接続部
８３  ガードリング間接続部
９０  チップ周辺領域
９１  チップ端部コンタクト部
Ａ  アノード端子
Ｃ  コレクタ端子
Ｄ，Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ，Ｄｅ，Ｄｆ  フライバックダイオード
Ｅ  エミッタ端子
Ｇ  ゲート端子
Ｋ  カソード端子
Ｍ  モータ
Ｐａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆ  ＩＧＢＴおよびダイオードペア
Ｑ，Ｑａ，Ｑｂ，Ｑｃ，Ｑｄ，Ｑｅ，Ｑｆ  ＩＧＢＴ
Ｒ１  セル領域端部切り出し領域
Ｒ３  セル領域内部切り出し領域
Ｒ４  セル領域コーナ部切り出し領域
Ｒ５  線状単位セル領域主要部およびその周辺切り出し領域
Ｖｓ  直流電源
Ｗａ  線状アクティブセル領域の幅
Ｗｉ  線状インアクティブセル領域の幅
【図１】
2014049694.tif 000003
【図２】
2014049694.tif 000004
【図３】
2014049694.tif 000005
【図４】
2014049694.tif 000006
【図５】
2014049694.tif 000007
【図６】
2014049694.tif 000008
【図７】
2014049694.tif 000009
【図８】
2014049694.tif 000010
【図９】
2014049694.tif 000011
【図１０】
2014049694.tif 000012
【図１１】
2014049694.tif 000013
【図１２】
2014049694.tif 000014
【図１３】
2014049694.tif 000015
【図１４】
2014049694.tif 000016
【図１５】
2014049694.tif 000017
【図１６】
2014049694.tif 000018
【図１７】
2014049694.tif 000019
【図１８】
2014049694.tif 000020
【図１９】
2014049694.tif 000021
【図２０】
2014049694.tif 000022
【図２１】
2014049694.tif 000023
【図２２】
2014049694.tif 000024
【図２３】
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【図２４】
2014049694.tif 000026
【図２５】
2014049694.tif 000027
【図２６】
2014049694.tif 000028
【図２７】
2014049694.tif 000029
【図２８】
2014049694.tif 000030
【図２９】
2014049694.tif 000031
【図３０】
2014049694.tif 000032
【図３１】
2014049694.tif 000033
【図３２】
2014049694.tif 000034
【図３３】
2014049694.tif 000035
【図３４】
2014049694.tif 000036
【図３５】
2014049694.tif 000037
【図３６】
2014049694.tif 000038
【図３７】
2014049694.tif 000039
【図３８】
2014049694.tif 000040
【図３９】
2014049694.tif 000041
【図４０】
2014049694.tif 000042
【図４１】
2014049694.tif 000043
【図４２】
2014049694.tif 000044
【図４３】
2014049694.tif 000045
【図４４】
2014049694.tif 000046
【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
2014049694.tif 000069
【図６８】
2014049694.tif 000070
【図６９】
2014049694.tif 000071
【図７０】
2014049694.tif 000072
【図７１】
2014049694.tif 000073
【図７２】
2014049694.tif 000074
【図７３】
2014049694.tif 000075
【図７４】
2014049694.tif 000076
【図７５】
2014049694.tif 000077
【図７６】
2014049694.tif 000078
【図７７】
2014049694.tif 000079
【図７８】
2014049694.tif 000080
【図７９】
2014049694.tif 000081
【図８０】
2014049694.tif 000082
【図８１】
2014049694.tif 000083
【図８２】
2014049694.tif 000084
【図８３】
2014049694.tif 000085
【図８４】
2014049694.tif 000086