(57)【要約】【課題】ストリップ伝送線路を構成する絶縁層の厚さのばらつきによる特性インピーダンスの変動を抑制する【解決手段】多層配線基板１では、ストリップ伝送線路７，８はそれぞれ、グランドまたは電源に接続される導体層３１，５１および導体層３５，５５と、導体層３１，５１と導体層３５，５５との間に配置され、信号を伝送するための配線となる導体層３３，５３とを備え、導体層３５，５５と導体層３３，５３との間に位置する絶縁層３４，５４は、導体層３１，５１と導体層３３，５３との間に位置する絶縁層３２，５２より厚い。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の絶縁層と複数の導体層とを交互に積層して構成され、ストリップ伝送線路を有する配線基板であって、
前記ストリップ伝送線路は、
グランドまたは電源に接続される前記導体層である第１導体層および第２導体層と、
前記第１導体層と前記第２導体層との間に配置され、信号を伝送するための配線となる前記導体層である信号配線層とを備え、
前記第２導体層と前記信号配線層との間に位置する前記絶縁層である第２絶縁層は、前記第１導体層と前記信号配線層との間に位置する前記絶縁層である第１絶縁層より厚い
ことを特徴とする配線基板。
【請求項２】
前記第２絶縁層の厚さは、前記第１絶縁層の厚さの２倍以上である
ことを特徴とする請求項１に記載の配線基板。
【請求項３】
前記信号配線層は、前記第１導体層より厚い
ことを特徴とする請求項１または請求項２に記載の配線基板。
【請求項４】
前記信号配線層および前記第１導体層はそれぞれ、前記信号配線層および前記第１導体層を貫通する空隙であるクリアランスが少なくとも１つ形成されており、
前記信号配線層に形成されているクリアランスを上側クリアランスとし、前記第１導体層に形成されているクリアランスを下側クリアランスとして、
前記上側クリアランスの少なくとも１つは、前記絶縁層と前記導体層の積層方向に沿って前記下側クリアランスと対向するように配置され、
前記積層方向に沿って前記下側クリアランスと対向している前記上側クリアランスの幅は、前記上側クリアランスと対向している前記下側クリアランスの幅よりも大きい
ことを特徴とする請求項１〜請求項３の何れか１項に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストリップ伝送線路を有する配線基板に関する。
【背景技術】
【０００２】
従来、複数の絶縁層と複数の導体層とを交互に積層して構成される配線基板において、高周波信号を伝送するためにストリップ伝送線路を内蔵したものが知られている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４０１８９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ストリップ伝送線路は、２つの導体層の間に挟まれた絶縁層内に信号配線用導体を配置した構造を有する。このため、ストリップ伝送線路の特性インピーダンスが、ストリップ伝送線路を構成する絶縁層の厚さのばらつきに応じて変動するという問題があった。
【０００５】
複数の絶縁層と複数の導体層とを交互に積層することにより配線基板を製造するビルドアップ製法では、導体層上に絶縁層を積層することにより、導体層に形成されたパターン間の隙間に絶縁層が充填される。このため、特にビルドアップ製法では、パターン設計でストリップ伝送線路の信号配線のパターンが変更されたり、製造工程で導体層の厚さがばらついたりすると、導体層上の絶縁層を設計通りの厚さで積層することが難しくなる。
【０００６】
本発明は、こうした問題に鑑みてなされたものであり、ストリップ伝送線路を構成する絶縁層の厚さのばらつきによる特性インピーダンスの変動を抑制することができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明は、複数の絶縁層と複数の導体層とを交互に積層して構成され、ストリップ伝送線路を有する配線基板であって、ストリップ伝送線路は、グランドまたは電源に接続される導体層である第１導体層および第２導体層と、第１導体層と第２導体層との間に配置され、信号を伝送するための配線となる導体層である信号配線層とを備え、第２導体層と信号配線層との間に位置する絶縁層である第２絶縁層は、第１導体層と信号配線層との間に位置する絶縁層である第１絶縁層より厚いことを特徴とする配線基板である。
【０００８】
図４（ａ）は、ストリップ伝送線路において特性インピーダンスを５０Ωにする場合の信号配線層の幅（以下、５０Ω整合配線幅という）と、第１絶縁層と第２絶縁層との比（以下、上下絶縁層厚比という）との関係を示すグラフである。
【０００９】
図４（ａ）に示すように、上下絶縁層厚比が大きくなるにつれてグラフＧ１の傾き（５０Ω整合配線幅の変化／上下絶縁層厚比の変化）の絶対値が小さくなっている。すなわち、第１絶縁層に対して第２絶縁層を厚くするほど、第２絶縁層の厚さと第１絶縁層の厚さの変化が特性インピーダンスに及ぼす影響を小さくすることができる。
【００１０】
したがって、本発明の配線基板は、第２絶縁層が第１絶縁層より厚いため、ストリップ伝送線路を構成する絶縁層の厚さのばらつきによる特性インピーダンスの変動を抑制することができる。
【００１１】
図４（ｂ）は、５０Ω整合配線幅を±２μｍ変化させた時における特性インピーダンスの変化量と上下絶縁層厚比との関係を示すグラフである。図４（ｃ）は、第２絶縁層の厚さｄを±２μｍ変化させた時における特性インピーダンスの変化量と上下絶縁層厚比との関係を示すグラフである。
【００１２】
図４（ｂ）に示すように、上下絶縁層厚比が２以上では、５０Ω整合配線幅を±２μｍ変化させた時における特性インピーダンスの変化量がほぼ一定の値となる。また図４（ｃ）に示すように、上下絶縁層厚比が２以上では、第２絶縁層の厚さｄを±２μｍ変化させた時における特性インピーダンスの変化量がほぼ一定の値となる。
【００１３】
したがって、本発明の配線基板では、絶縁層の厚さのばらつきによる特性インピーダンスの変動を抑制するために、第２絶縁層の厚さが第１絶縁層の厚さの２倍以上であるようにするとよい。
【００１４】
また本発明の配線基板では、信号配線層が第１導体層より厚いようにするとよい。
このように構成された配線基板では、第１導体層が信号配線層より薄いために、第１導体層に形成されたパターン間の隙間（クリアランス）に充填される第１絶縁層の量が少なくなり、第１導体層上の絶縁層を設計通りの厚さで精度よく積層することができる。これにより、本発明の配線基板は、ストリップ伝送線路を構成する絶縁層の厚さのばらつきによる特性インピーダンスの変動を更に抑制することができる。
【００１５】
また、本発明の配線基板では、信号配線層および第１導体層はそれぞれ、信号配線層および第１導体層を貫通する空隙であるクリアランスが少なくとも１つ形成されており、信号配線層に形成されているクリアランスを上側クリアランスとし、第１導体層に形成されているクリアランスを下側クリアランスとして、上側クリアランスの少なくとも１つは、絶縁層と導体層の積層方向に沿って下側クリアランスと対向するように配置され、積層方向に沿って下側クリアランスと対向している上側クリアランスの幅は、上側クリアランスと対向している下側クリアランスの幅よりも大きいようにするとよい。
【００１６】
このように構成された配線基板では、下側クリアランスの幅が上側クリアランスの幅よりも小さいために、第１導体層に形成された下側クリアランスに充填される第１絶縁層の量が少なくなり、第１導体層上の絶縁層を設計通りの厚さで更に精度よく積層することができる。これにより、本発明の配線基板は、ストリップ伝送線路を構成する絶縁層の厚さのばらつきによる特性インピーダンスの変動を更に抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】多層配線基板１の概略構成を示す断面図である。
【図２】ストリップ伝送線路７の構成を示す断面図である。
【図３】ストリップ伝送線路１００の構成を示す断面図である。
【図４】シミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１８】
以下に本発明の実施形態を図面とともに説明する。
本発明が適用された実施形態の多層配線基板１は、図１に示すように、支持基板２とビルドアップ層３，５とを備え、支持基板２における一方の面Ｐ１と他方の面Ｐ２のそれぞれにビルドアップ層３とビルドアップ層５を積層方向ＳＤに沿って積層して構成される。
【００１９】
支持基板２は、例えばガラス繊維にエポキシ樹脂を含侵させた板状部材であり、高い剛性を有する。また支持基板２内には、支持基板２を貫通するスルーホール２１が形成されている。そしてスルーホール２１の内周面にスルーホール導体２２が形成される。また、スルーホール２１の内周面に形成されたスルーホール導体２２の更に内周側に形成される貫通孔内には、無機フィラーを含む樹脂２３が埋め込まれる。
【００２０】
次にビルドアップ層３は、導体層３１、絶縁層３２、導体層３３、絶縁層３４、導体層３５、絶縁層３６、導体層３７およびソルダーレジスト層３８が順次積層されて構成されている。そして、絶縁層３２，３４，３６内にはそれぞれ、積層方向ＳＤに延びて形成されるビア導体３９，４０，４１が設けられる。
【００２１】
導体層３１は、ビア導体３９に接続するためのビアパッド３１１と、グランドまたは電源に接続される面導体３１２とから構成されている。ビアパッド３１１は、スルーホール２１における面Ｐ１側の開口部を覆うように形成される。面導体３１２は、支持基板２の面Ｐ１を被覆するように形成されている。また面導体３１２には、ビアパッド３１１が形成されている領域に、ビアパッド３１１の断面積より大きい開口面積を有するクリアランスホールＣＨ１が形成されている。
【００２２】
導体層３３は、ビア導体３９，４０の少なく一方に接続するための複数のビアパッド３３１と、高周波信号を伝送するための信号配線３３２とから構成されている。信号配線３３２の一端および他端にはそれぞれ、互いに異なるビアパッド３３１が接続されている。
【００２３】
導体層３５は、ビア導体４０，４１に接続するための複数のビアパッド３５１と、グランドまたは電源に接続される面導体３５２とから構成されている。面導体３５２は、絶縁層３４を被覆するように形成されている。また面導体３５２には、ビアパッド３５１が形成されている領域に、ビアパッド３５１の断面積より大きい開口面積を有するクリアランスホールＣＨ２が形成されている。
【００２４】
導体層３７は、ＩＣチップの接続端子（不図示）とバンプ（不図示）を介して接続するための複数の端子パッドから構成されている。
ソルダーレジスト層３８には、導体層３７が配置されている領域に開口部３８１が形成される。
【００２５】
なお信号配線３３２は、グランドまたは電源に接続される面導体３１２と面導体３５２との間に配置されている。このため、面導体３１２、絶縁層３２、信号配線３３２、絶縁層３４および面導体３５２は、ストリップ伝送線路７を構成する。本実施形態の多層配線基板１では、導体層３１、絶縁層３２、導体層３３、絶縁層３４および導体層３５の厚さはそれぞれ１０μｍ、３０μｍ、１５μｍ、７５μｍおよび１０μｍである。
【００２６】
次にビルドアップ層５は、導体層５１、絶縁層５２、導体層５３、絶縁層５４、導体層５５、絶縁層５６および導体層５７が順次積層されて構成されている。そして、絶縁層５２，５４，５６内にはそれぞれ、積層方向ＳＤに延びて形成されるビア導体５９，６０，６１が設けられる。
【００２７】
導体層５１は、ビア導体５９に接続するためのビアパッド５１１と、グランドまたは電源に接続される面導体５１２とから構成されている。ビアパッド５１１は、スルーホール２１における面Ｐ２側の開口部を覆うように形成される。面導体５１２は、支持基板２の面Ｐ２を被覆するように形成されている。また面導体５１２には、ビアパッド５１１が形成されている領域に、ビアパッド５１１の断面積より大きい開口面積を有するクリアランスホールＣＨ３が形成されている。
【００２８】
導体層５３は、ビア導体５９，６０の少なくとも一方に接続するための複数のビアパッド５３１と、高周波信号を伝送するための複数の信号配線５３２とから構成されている。信号配線５３２の一端および他端にはそれぞれ、互いに異なるビアパッド５３１が接続されている。
【００２９】
導体層５５は、ビア導体６０，６１に接続するための複数のビアパッド５５１と、グランドまたは電源に接続される面導体５５２とから構成されている。面導体５５２は、絶縁層５４を被覆するように形成されている。また面導体５５２には、ビアパッド５５１が形成されている領域に、ビアパッド５５１の断面積より大きい開口面積を有するクリアランスホールＣＨ４が形成されている。
【００３０】
導体層５７は、マザーボード等の他の配線基板（不図示）とバンプ（不図示）を介して接続するための複数の端子パッドから構成されている。
なお信号配線５３２は、グランドまたは電源に接続される面導体５１２と面導体５５２との間に配置されている。このため、面導体５１２、絶縁層５２、信号配線５３２、絶縁層５４および面導体５５２は、ストリップ伝送線路８を構成する。本実施形態の多層配線基板１では、導体層５１、絶縁層５２、導体層５３、絶縁層５４および導体層５５の厚さはそれぞれ１０μｍ、３０μｍ、１５μｍ、７５μｍおよび１０μｍである。
【００３１】
また図２に示すように、導体層３１にはクリアランスＣＬ１が形成されており、導体層３３にはクリアランスＣＬ２が形成されている。また、導体層３３のクリアランスＣＬ２の一部は、導体層３１のクリアランスＣＬ１の上方に配置されている。そして、このように配置されているクリアランスＣＬ２の幅Ｗ２は、下方のクリアランスＣＬ１の幅Ｗ１よりも大きくなるように設定される。
【００３２】
次に、本発明が適用された多層配線基板１の製造方法を図１を用いて説明する。
まず、面Ｐ１，Ｐ２の全面にそれぞれ導体層３１，５１が形成されている支持基板２を用意する。そして、導体層３１の表面上における所定の位置をドリルで打ち抜くことにより、導体層３１，５１と支持基板２を貫通するスルーホール２１を形成する。
【００３３】
その後、無電解メッキを行うことにより、導体層３１，５１上とスルーホール２１の内周面上に薄い無電解メッキ層（本実施形態では銅）を形成する。さらに、電気メッキを行うことにより、導体層３１，５１上とスルーホール２１の内周面上にメッキ層（本実施形態では銅）を形成する。そして、スルーホール２１の内周面上に形成されたメッキ層の更に内周側に形成される貫通孔内に、無機フィラーを含む樹脂２３のペーストを充填し、このペーストを熱硬化させる。これにより、樹脂２３がスルーホール２１内に埋め込まれる。
【００３４】
次に、電気メッキを行うことにより、面Ｐ１側および面Ｐ２側のそれぞれについてメッキ層上にメッキ層（本実施形態では銅）を更に形成する。その後、サブトラクティブ法により、不要なメッキ層と導体層３１，５１を除去することにより、所定の配線パターンを有するビアパッド３１１，５１１と面導体３１２，５１２が形成される。
【００３５】
その後、導体層３１，５１上にフィルム状の樹脂材料（例えばエポキシ樹脂）を配置し、真空下において加圧加熱することにより樹脂材料を硬化させて、絶縁層３２，５２を形成する。
【００３６】
そして、絶縁層３２，５２の表面上における所定の位置にレーザを照射することにより、絶縁層３２，５２内に複数のビアホールを形成する。さらに、ビアホールの形成によりビアホール内に生成されたスミアを除去するための処理（デスミア処理）を行う。その後、無電解メッキを行うことにより、絶縁層３２，５２上に薄い無電解メッキ層（本実施形態では銅）を形成する。そして、無電解メッキ層上に、導体層３３，５３の配線パターンに対応する所定のレジストパターンを形成する。さらに、電気メッキを行うことにより、レジストに覆われていない領域にメッキ層（本実施形態では銅）を形成する。その後、不要な無電解メッキ層とレジストをエッチングにより除去する。これにより、ビアホール内にビア導体３９，５９が形成されるとともに、所定の配線パターンを有する導体層３３，５３が形成される。
【００３７】
さらに、絶縁層３２，５２と導体層３３，５３とビア導体３９，５９の形成と同様の工程を用いることで、絶縁層３４，５４と導体層３５，５５とビア導体４０，６０を形成するとともに、絶縁層３６，５６と導体層３７，５７とビア導体４１，６１を形成する。
【００３８】
そして、エポキシ樹脂等の有機樹脂材料で構成されたソルダーレジストを絶縁層３６と導体層３７を覆うように塗布した後に、このソルダーレジストをパターニングする。これにより、導体層３７が配置されている領域に開口部３８１を有するソルダーレジスト層３８が絶縁層３６上に形成される。
【００３９】
このように構成された多層配線基板１では、ストリップ伝送線路７，８はそれぞれ、グランドまたは電源に接続される導体層３１，５１および導体層３５，５５と、導体層３１，５１と導体層３５，５５との間に配置され、信号を伝送するための配線となる導体層３３，５３とを備え、導体層３５，５５と導体層３３，５３との間に位置する絶縁層３４，５４は、導体層３１，５１と導体層３３，５３との間に位置する絶縁層３２，５２より厚い。
【００４０】
ここで、ストリップ伝送線路において特性インピーダンスを５０Ωにする場合の信号配線幅（後述）と上下絶縁層圧比（後述）についてシミュレーションを行った結果を示す。
図３に示すように、シミュレーションでは、下側導体層１０１、下側絶縁層１０２、信号配線層１０３、上側絶縁層１０４および上側導体層１０５を順次積層して構成されているストリップ伝送線路１００をシミュレーションモデルとしている。
【００４１】
そしてシミュレーションでは、下側導体層１０１の厚さａを１０μｍ、下側絶縁層１０２の厚さｂを３０μｍ、信号配線層１０３の厚さｃを１５μｍ、上側絶縁層１０４の厚さｄを１５〜１５０μｍ、上側導体層１０５の厚さｅを１０μｍとして、信号配線層１０３の配線幅（以下、５０Ω整合配線幅という）Ｔｗと、下側絶縁層１０２の厚さｂと上側絶縁層１０４の厚さｄとの比（以下、上下絶縁層厚比という）ｄ／ｂを算出した。またシミュレーションでは、導体の電気伝導率を５×１０7［Ｓ／ｍ］、誘電体の比誘電率を３．０として計算を行った。
【００４２】
さらにシミュレーションでは、５０Ω整合配線幅を±２μｍ変化させた時における特性インピーダンスの変化量と、上側絶縁層１０４の厚さｄを±２μｍ変化させた時における特性インピーダンスの変化量を算出した。
【００４３】
シミュレーションの結果を表１に示す。
【００４４】
【表１】
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図４（ａ）は、５０Ω整合配線幅と上下絶縁層厚比ｄ／ｂとの関係を示すグラフである。図４（ｂ）は、５０Ω整合配線幅を±２μｍ変化させた時における特性インピーダンスの変化量と上下絶縁層厚比との関係を示すグラフである。図４（ｃ）は、上側絶縁層１０４の厚さｄを±２μｍ変化させた時における特性インピーダンスの変化量と上下絶縁層厚比との関係を示すグラフである。なお図４（ａ），（ｂ），（ｃ）は、表１に示すシミュレーション結果をグラフ化したものである。
【００４５】
まず図４（ａ）に示すように、上下絶縁層厚比ｄ／ｂが大きくなるにつれてグラフＧ１の傾き（５０Ω整合配線幅の変化／上下絶縁層厚比の変化）の絶対値が小さくなっている。すなわち、下側絶縁層１０２に対して上側絶縁層１０４を厚くするほど、上側絶縁層１０４の厚さと下側絶縁層１０２の厚さの変化が特性インピーダンスに及ぼす影響を小さくすることができる。
【００４６】
したがって、多層配線基板１は、絶縁層３４，５４が絶縁層３２，５２より厚いため、絶縁層３２，３４，５２，５４の厚さのばらつきによる特性インピーダンスの変動を抑制することができる。
【００４７】
また図４（ｂ）に示すように、上下絶縁層厚比ｄ／ｂが２以上では、５０Ω整合配線幅を±２μｍ変化させた時における特性インピーダンスの変化量がほぼ一定の値となる。また図４（ｃ）に示すように、上下絶縁層厚比ｄ／ｂが２以上では、上側絶縁層１０４の厚さｄを±２μｍ変化させた時における特性インピーダンスの変化量がほぼ一定の値となる。したがって、上側絶縁層１０４の厚さと下側絶縁層１０２の厚さの変化が特性インピーダンスに及ぼす影響を小さくするには、下側絶縁層１０２に対して上側絶縁層１０４を２倍以上厚くするとよい。
【００４８】
したがって、多層配線基板１では、絶縁層３２，３４，５２，５４の厚さのばらつきによる特性インピーダンスの変動を抑制するために、絶縁層３４，５４の厚さが絶縁層３２，５２の厚さの２倍以上であるようにするとよい。なお、本実施形態の多層配線基板１では、絶縁層３４，５４の厚さが７５μｍ、絶縁層３２，５２の厚さが３０μｍであるため、絶縁層３４，５４の厚さが絶縁層３２，５２の厚さの２．５倍である。
【００４９】
また多層配線基板１では、導体層３３，５３が導体層３１，５１より厚い。このように構成された多層配線基板１では、導体層３１，５１が導体層３３，５３より薄いために、導体層３１，５１に形成されたパターン間の隙間（クリアランス）に充填される絶縁層３２，５２の量が少なくなり、導体層３１，５１上の絶縁層を設計通りの厚さで精度よく積層することができる。これにより多層配線基板１は、ストリップ伝送線路７，８を構成する絶縁層の厚さのばらつきによる特性インピーダンスの変動を更に抑制することができる。
【００５０】
なお導体層３１，５１は、グランドまたは電源に接続される導体層であるために、パターン設計による残銅率の変化が導体層３３，５３よりも小さい。すなわち、パターン設計でストリップ伝送線路７，８の導体層３１，５１のパターンが変更された場合であっても、導体層３１，５１上の絶縁層を設計通りの厚さで積層し易い。
【００５１】
また多層配線基板１では、導体層３１，３３はそれぞれクリアランスＣＬ１，ＣＬ２が少なくとも１つ形成されており、クリアランスＣＬ２の少なくとも１つは、積層方向ＳＤに沿ってクリアランスＣＬ１と対向するように配置され、積層方向ＳＤに沿ってクリアランスＣＬ１と対向しているクリアランスＣＬ２の幅Ｗ２は、クリアランスＣＬ２と対向しているクリアランスＣＬ１の幅Ｗ１よりも大きい。
【００５２】
このように構成された多層配線基板１では、クリアランスＣＬ１の幅Ｗ１がクリアランスＣＬ２の幅Ｗ２よりも小さいために、導体層３１に形成されたクリアランスＣＬ１に充填される絶縁層３２の量が少なくなり、導体層３１上の絶縁層を設計通りの厚さで更に精度よく積層することができる。これにより、多層配線基板１は、ストリップ伝送線路７を構成する絶縁層の厚さのばらつきによる特性インピーダンスの変動を更に抑制することができる。
【００５３】
以上説明した実施形態において、多層配線基板１は本発明における配線基板、導体層３１，５１は本発明における第１導体層、導体層３５，５５は本発明における第２導体層、導体層３３，５３は本発明における信号配線層、絶縁層３２，５２は本発明における第１絶縁層、絶縁層３４，５４は本発明における第２絶縁層、クリアランスＣＬ２は本発明における上側クリアランス、クリアランスＣＬ１は本発明における下側クリアランスである。
【００５４】
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
【符号の説明】
【００５５】
１…多層配線基板、２…支持基板、３,５…ビルドアップ層、７,８…ストリップ伝送線路、３１,３３,３５,５１,５３,５５…導体層、３２,３４,５２,５４…絶縁層、３１２,３５２,５１２,５５２…面導体、３３２,５３２…信号配線、ＣＬ１,ＣＬ２…クリアランス
【図１】
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【図２】
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【図３】
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【図４】
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