(57)【要約】【課題】より少ない金属層を通じてプラットフォーム間からの信号のルーティングを容易にする集積回路レイアウトを提供する。【解決手段】集積回路（ＩＣ）設計は、設計内の異なるプラットフォームまたは論理ブロック間の信号のルーティングを容易にするためにメッシュ構造において配列される設定可能回路（１０４）を含む。各設定可能回路（１０４）は、第１の半導体層内の、入力端子および出力端子を有する半導体素子（２００）と、第２の半導体層内の、メッシュ構造の方向に対応する入出力（Ｉ／Ｏ）ポート（２０６）と、第１の方向において進行する信号が受信されることを可能にするための設定可能入力バイア（２２８）と、出力信号が第２の方向において設定可能回路（１０４）から出力されることを可能にする設定可能出力バイア（２３０）とを有する。【選択図】図２
2014132659.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）レイアウトであって、
ソースデバイスおよび宛先デバイスを含む複数の半導体デバイスと、
前記ソースデバイスから前記宛先デバイスへ信号をルーティングするためにメッシュ構造内で前記ソースデバイスと前記宛先デバイスとの間に接続されている複数の設定可能回路とを備え、各設定可能回路は、
第１の半導体層内に形成され、前記信号を受信するための入力端子、および、出力信号を供給するための出力端子を有する半導体素子と、
第２の半導体層内に形成される第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートであって、該第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートはそれぞれ、前記メッシュ構造の第１の方向、第２の方向、第３の方向、および第４の方向に対応する、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートと、
入力導電性リングであって、
実質的に平行であり前記第１の半導体層内に形成される第１の入力導電路および第２の入力導電路と、
実質的に平行であり前記第２の半導体層内に形成される第３の入力導電路および第４の入力導電路であって、該第３の入力導電路および第４の入力導電路は前記第１の入力導電路および前記第２の入力導電路に直交する、前記第３の入力導電路および第４の入力導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する第１の固定入力バイア、第２の固定入力バイア、第３の固定入力バイア、および第４の固定入力バイアとを含む前記入力導電性リングと、
出力導電性リングであって、
実質的に平行であり前記第１の半導体層内に形成される第１の出力導電路および第２の出力導電路と、
実質的に平行であり前記第２の半導体層内に形成される第３の出力導電路および第４の出力導電路であって、該第３の出力導電路および第４の出力導電路は前記第１の出力導電路および第２の出力導電路に直交する、前記第３の出力導電路および第４の出力導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する第１の固定出力バイア、第２の固定出力バイア、第３の固定出力バイア、および第４の固定出力バイアとを含む前記出力導電性リングと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の入力導電路と選択的に接続する第１の設定可能入力バイアおよび第２の設定可能入力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の入力導電路と選択的に接続する第３の設定可能入力バイアおよび第４の設定可能入力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の出力導電路と選択的に接続する第１の設定可能出力バイアおよび第２の設定可能出力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の出力導電路と選択的に接続する第３の設定可能出力バイアおよび第４の設定可能出力バイアとを含み、
前記第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つから前記入力端子において前記ソースデバイスから前記信号が受信されるように構成され、
前記第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて前記出力端子から前記宛先デバイスへ前記出力信号がルーティングされるように構成される、集積回路レイアウト。
【請求項２】
各設定可能回路はバイパス導電性リングをさらに含み、
該バイパス導電性リングは、
実質的に平行であり、前記第１の半導体層内に形成される第１のバイパス導電路および第２のバイパス導電路と、
実質的に平行であり、前記第２の半導体層内に形成される第３のバイパス導電路および第４のバイパス導電路であって、該第３のバイパス導電路および第４のバイパス導電路は前記第１のバイパス導電路および第２のバイパス導電路に直交する、前記第３のバイパス導電路および第４のバイパス導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１のバイパス導電路、第２のバイパス導電路、第３のバイパス導電路、および第４のバイパス導電路を接続する第１の固定バイパスバイア、第２の固定バイパスバイア、第３の固定バイパスバイアおよび第４の固定バイパスバイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１のバイパス導電路と選択的に接続する第１の設定可能バイパスバイアおよび第２の設定可能バイパスバイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２のバイパス導電路と選択的に接続する第３の設定可能バイパスバイアおよび第４の設定可能バイパスバイアとを含み、
前記第１の設定可能バイパスバイア、第２の設定可能バイパスバイア、第３の設定可能バイパスバイア、および第４の設定可能バイパスバイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つから第２のソースデバイスから受信される第２の信号が、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて第２の宛先デバイスへルーティングされるように構成され、前記第２の信号は前記半導体素子をバイパスする、請求項１に記載の集積回路レイアウト。
【請求項３】
前記第１の半導体層および第２の半導体層は第１の金属層および第２の金属層を備える、請求項２に記載の集積回路レイアウト。
【請求項４】
前記設定可能回路は電子設計自動化（ＥＤＡ）ツールのセルライブラリの一部分である、請求項１に記載の集積回路レイアウト。
【請求項５】
前記半導体素子は、バッファ、リピータ、マルチプレクサおよびインバータのうちの少なくとも１つである、請求項１に記載の集積回路レイアウト。
【請求項６】
前記ソースデバイスは前記集積回路レイアウトのソースセルであり、
前記宛先デバイスは予備セルである、請求項１に記載の集積回路レイアウト。
【請求項７】
前記ソースセルおよび前記予備セルは、前記集積回路レイアウトの異なる半導体プラットフォームに位置する、請求項６に記載の集積回路レイアウト。
【請求項８】
集積回路（ＩＣ）レイアウトであって、
ソースデバイスおよび宛先デバイスを含む複数の半導体デバイスと、
前記ソースデバイスから前記宛先デバイスへ信号をルーティングするためにメッシュ構造内で前記ソースデバイスと前記宛先デバイスとの間に接続されている複数の設定可能回路とを備え、各設定可能回路は、
第１の半導体層内に形成され、前記信号を受信するための入力端子、および、出力信号を出力するための出力端子を有する半導体素子と、
第２の半導体層内に形成される第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートであって、該第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートはそれぞれ、前記メッシュ構造の第１の方向、第２の方向、第３の方向、および第４の方向に対応する、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートと、
入力導電性リングであって、
実質的に平行であり前記第１の半導体層内に形成される第１の入力導電路および第２の入力導電路と、
実質的に平行であり前記第２の半導体層内に形成される第３の入力導電路および第４の入力導電路であって、該第３の入力導電路および第４の入力導電路は前記第１の入力導電路および前記第２の入力導電路に直交する、前記第３の入力導電路および第４の入力導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する第１の固定入力バイア、第２の固定入力バイア、第３の固定入力バイア、および第４の固定入力バイアとを含む前記入力導電性リングと、
出力導電性リングであって、
実質的に平行であり前記第１の半導体層内に形成される第１の出力導電路および第２の出力導電路と、
実質的に平行であり前記第２の半導体層内に形成される第３の出力導電路および第４の出力導電路であって、該第３の出力導電路および第４の出力導電路は前記第１の出力導電路および第２の出力導電路に直交する、前記第３の出力導電路および第４の出力導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する第１の固定出力バイア、第２の固定出力バイア、第３の固定出力バイア、および第４の固定出力バイアとを含む前記出力導電性リングと、
バイパス導電性リングであって、
実質的に平行であり、前記第１の半導体層内に形成される第１のバイパス導電路および第２のバイパス導電路と、
実質的に平行であり、前記第２の半導体層内に形成される第３のバイパス導電路および第４のバイパス導電路であって、該第３のバイパス導電路および第４のバイパス導電路は前記第１のバイパス導電路および第２のバイパス導電路に直交する、前記第３のバイパス導電路および第４のバイパス導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１のバイパス導電路、第２のバイパス導電路、第３のバイパス導電路、および第４のバイパス導電路を接続する第１の固定バイパスバイア、第２の固定バイパスバイア、第３の固定バイパスバイアおよび第４の固定バイパスバイアとを含む前記バイパス導電性リングと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の入力導電路と選択的に接続する第１の設定可能入力バイアおよび第２の設定可能入力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の入力導電路と選択的に接続する第３の設定可能入力バイアおよび第４の設定可能入力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の出力導電路と選択的に接続する第１の設定可能出力バイアおよび第２の設定可能出力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の出力導電路と選択的に接続する第３の設定可能出力バイアおよび第４の設定可能出力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１のバイパス導電路と選択的に接続する第１の設定可能バイパスバイアおよび第２の設定可能バイパスバイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２のバイパス導電路と選択的に接続する第３の設定可能バイパスバイアおよび第４の設定可能バイパスバイアとを含み、
前記第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つから前記入力端子において前記ソースデバイスから前記信号が受信されるように構成され、前記第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて前記出力端子から前記宛先デバイスへ前記出力信号がルーティングされるように構成され、
前記第１の設定可能バイパスバイア、第２の設定可能バイパスバイア、第３の設定可能バイパスバイア、および第４の設定可能バイパスバイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つからの、第２のソースデバイスから受信される第２の信号が、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて第２の宛先デバイスへルーティングされるように構成され、前記第２の信号は前記半導体素子をバイパスする、集積回路レイアウト。
【請求項９】
前記第１の半導体層および第２の半導体層は第１の金属層および第２の金属層を備える、請求項８に記載の集積回路レイアウト。
【請求項１０】
前記半導体素子は、バッファ、リピータ、マルチプレクサおよびインバータのうちの少なくとも１つである、請求項８に記載の集積回路レイアウト。
【請求項１１】
前記ソースデバイスはソースセルであり、前記宛先デバイスは予備セルである、請求項８に記載の集積回路レイアウト。
【請求項１２】
前記ソースセルおよび前記予備セルは、前記集積回路レイアウトの異なる半導体プラットフォームに位置する、請求項１１に記載の集積回路レイアウト。
【請求項１３】
前記設定可能回路は電子設計自動化（ＥＤＡ）ツールのセルライブラリの一部分である、請求項８に記載の集積回路レイアウト。
【請求項１４】
第１の方向において進行する第１の入力信号を第２の方向にルーティングし、第３の方向において進行する第２の入力信号を第４の方向にルーティングするための設定可能回路であって、該設定可能回路は、
第１の半導体層内に形成され、前記第１の入力信号を受信するための入力端子、および、第１の出力信号を出力するための出力端子を有する半導体素子と、
第２の半導体層内に形成される第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートであって、該第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートは、それぞれの北方向、南方向、東方向および西方向において構成されている、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートと、
入力導電性リングであって、
実質的に平行であり前記第１の半導体層内に形成される第１の入力導電路および第２の入力導電路と、
実質的に平行であり前記第２の半導体層内に形成される第３の入力導電路および第４の入力導電路であって、該第３の入力導電路および第４の入力導電路は前記第１の入力導電路および前記第２の入力導電路に直交する、前記第３の入力導電路および第４の入力導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する第１の固定入力バイア、第２の固定入力バイア、第３の固定入力バイア、および第４の固定入力バイアとを含む前記入力導電性リングと、
出力導電性リングであって、
実質的に平行であり前記第１の半導体層内に形成される第１の出力導電路および第２の出力導電路と、
実質的に平行であり前記第２の半導体層内に形成される第３の出力導電路および第４の出力導電路であって、該第３の出力導電路および第４の出力導電路は前記第１の出力導電路および第２の出力導電路に直交する、前記第３の出力導電路および第４の出力導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する第１の固定出力バイア、第２の固定出力バイア、第３の固定出力バイア、および第４の固定出力バイアとを含む前記出力導電性リングと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の入力導電路と選択的に接続する第１の設定可能入力バイアおよび第２の設定可能入力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の入力導電路と選択的に接続する第３の設定可能入力バイアおよび第４の設定可能入力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の出力導電路と選択的に接続する第１の設定可能出力バイアおよび第２の設定可能出力バイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の出力導電路と選択的に接続する第３の設定可能出力バイアおよび第４の設定可能出力バイアとを備え、
前記第１の入力信号は前記第１〜第４のＩ／Ｏポートのうちの、前記第１の方向と一致する方向を有する１つのＩ／Ｏポートに供給され、前記第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、前記第１〜第４のＩ／Ｏポートのうちの１つのＩ／Ｏポートが前記半導体素子の前記入力端子に接続されるように構成され、
前記第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、前記半導体素子の前記出力端子が、前記第１〜第４のＩ／Ｏポートのうちの、前記第２の方向と一致する方向を有する１つのＩ／Ｏポートに接続されるように構成される、設定可能回路。
【請求項１５】
前記設定可能回路は、バイパス導電性リングをさらに備え、
該バイパス導電性リングは、
実質的に平行であり、前記第１の半導体層内に形成される第１のバイパス導電路および第２のバイパス導電路と、
実質的に平行であり、前記第２の半導体層内に形成される第３のバイパス導電路および第４のバイパス導電路であって、該第３のバイパス導電路および第４のバイパス導電路は前記第１のバイパス導電路および第２のバイパス導電路に直交する、前記第３のバイパス導電路および第４のバイパス導電路と、
前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１のバイパス導電路、第２のバイパス導電路、第３のバイパス導電路、および第４のバイパス導電路を接続する第１の固定バイパスバイア、第２の固定バイパスバイア、第３の固定バイパスバイアおよび第４の固定バイパスバイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１のバイパス導電路と選択的に接続する第１の設定可能バイパスバイアおよび第２の設定可能バイパスバイアと、
前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２のバイパス導電路と選択的に接続する第３の設定可能バイパスバイアおよび第４の設定可能バイパスバイアとを含み、
前記第１の設定可能バイパスバイア、第２の設定可能バイパスバイア、第３の設定可能バイパスバイア、および第４の設定可能バイパスバイアは、前記第２の入力信号が、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの、前記第３の方向と一致する方向を有する１つのＩ／Ｏポートから受信され、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの、前記第４の方向と一致する方向を有する１つのＩ／Ｏポートを経由して前記第４においてルーティングされるように構成され、バイパス導電路を経由してルーティングされることによって、前記第２の入力信号は前記半導体素子をバイパスする、請求項１４に記載の設定可能回路。
【請求項１６】
前記半導体素子は、バッファ、リピータ、マルチプレクサおよびインバータのうちの少なくとも１つである、請求項１４に記載の設定可能回路。
【請求項１７】
前記第１の半導体層および第２の半導体層は第１の金属層および第２の金属層を含む、請求項１４に記載の設定可能回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路に関し、より詳細には、メッシュ構造および設定可能バッファ回路を有する集積回路レイアウトに関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、回路要素間で信号、ならびに電力およびグランドをルーティングするのに使用される複数の金属層を含む。金属層はバイアを用いて相互接続される。作製の前に、ＩＣは設計およびレイアウトされる。レイアウト設計工程は２つの段階、すなわち、マスク前段階およびマスク後段階を有する。マスク前段階は、ＩＣレイアウトに対応するフォトマスクを生成する前のＩＣレイアウト設計を含む。マスク後段階は、フォトマスクを生成した後のＩＣレイアウト設計を含む。１つのフォトマスクは６０〜８０の個々のマスクを含み得る。トランジスタマスクは最小の形状を有し、それゆえ、最も費用がかかり、一方で金属層マスクは大きい形状を有し、それゆえより費用がかからない。
【０００３】
技術変更指示（Engineering change orders：ＥＣＯ）は、試験中に発見された設計ミスを修正するために、マスク前段階およびマスク後段階の両方の間に実施される最後の設計変更である。ＥＣＯは、ＩＣレイアウト内に存在する予備セルを使用して、当該予備セルのうちのいくつかを運用セルと接続することによって実施されることが多く、これは無論、予備セルと運用セルとの間で信号をルーティングすることを必要とする。運用セルおよび予備セルは単一の半導体プラットフォーム内に存在する場合もあれば、または異なるプラットフォーム内に存在する場合もある。本明細書において使用される場合、プラットフォームという用語は、プロセッサコアまたはメモリ（たとえば、ＤＤＲメモリ）のような、画定された境界を有する論理ブロックまたは規定の回路を意味する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５５０２４０４号明細書
【特許文献２】米国特許第７１３７０９４号明細書
【特許文献３】米国特許第７９６５１０７号明細書
【特許文献４】米国特許第７９８６１６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＣＯに使用される運用セルおよび予備セルが同じプラットフォーム内にあるとき、接続をルーティングすることは比較的容易である。しかしながら、ＥＣＯを実施するのに使用される運用セルおよび予備セルが異なるプラットフォーム内に位置するとき、プラットフォーム間で信号（複数の場合もあり）をルーティングするのにより多くのルーティングリソースが必要とされる。
【０００６】
より少ない金属層を通じてプラットフォーム間からの信号のルーティングを容易にするＩＣレイアウトを有することが有利である。
【課題を解決するための手段】
【０００７】
本発明の一側面は、集積回路（ＩＣ）レイアウトである。集積回路（ＩＣ）レイアウトは、ソースデバイスおよび宛先デバイスを含む複数の半導体デバイスと、前記ソースデバイスから前記宛先デバイスへ信号をルーティングするためにメッシュ構造内で前記ソースデバイスと前記宛先デバイスとの間に接続されている複数の設定可能回路とを備え、各設定可能回路は、第１の半導体層内に形成され、前記信号を受信するための入力端子、および、出力信号を供給するための出力端子を有する半導体素子と、第２の半導体層内に形成される第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートであって、該第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートはそれぞれ、前記メッシュ構造の第１の方向、第２の方向、第３の方向、および第４の方向に対応する、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートと、入力導電性リングであって、実質的に平行であり前記第１の半導体層内に形成される第１の入力導電路および第２の入力導電路と、実質的に平行であり前記第２の導電層内に形成される第３の入力導電路および第４の入力導電路であって、該第３の入力導電路および第４の入力導電路は前記第１の入力導電路および前記第２の入力導電路に直交する、前記第３の入力導電路および第４の入力導電路と、前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する第１の固定入力バイア、第２の固定入力バイア、第３の固定入力バイア、および第４の固定入力バイアとを含む前記入力導電性リングと、出力導電性リングであって、実質的に平行であり前記第１の半導体層内に形成される第１の出力導電路および第２の出力導電路と、実質的に平行であり前記第２の導電層内に形成される第３の出力導電路および第４の出力導電路であって、該第３の出力導電路および第４の出力導電路は前記第１の出力導電路および第２の出力導電路に直交する、前記第３の出力導電路および第４の出力導電路と、前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する第１の固定出力バイア、第２の固定出力バイア、第３の固定出力バイア、および第４の固定出力バイアとを含む前記出力導電性リングと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の入力導電路と選択的に接続する第１の設定可能入力バイアおよび第２の設定可能入力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の入力導電路と選択的に接続する第３の設定可能入力バイアおよび第４の設定可能入力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の出力導電路と選択的に接続する第１の設定可能出力バイアおよび第２の設定可能出力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の出力導電路と選択的に接続する第３の設定可能出力バイアおよび第４の設定可能出力バイアとを含み、前記第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つから前記入力端子において前記ソースデバイスから前記信号が受信されるように構成され、前記第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて前記出力端子から前記宛先デバイスへ前記出力信号がルーティングされるように構成される。
【０００８】
本発明の一側面は、集積回路（ＩＣ）レイアウトである。集積回路（ＩＣ）レイアウトは、ソースデバイスおよび宛先デバイスを含む複数の半導体デバイスと、前記ソースデバイスから前記宛先デバイスへ信号をルーティングするためにメッシュ構造内で前記ソースデバイスと前記宛先デバイスとの間に接続されている複数の設定可能回路とを備え、各設定可能回路は、第１の半導体層内に形成され、前記信号を受信するための入力端子、および、出力信号を出力するための出力端子を有する半導体素子と、第２の半導体層内に形成される第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートであって、該第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートはそれぞれ、前記メッシュ構造の第１の方向、第２の方向、第３の方向、および第４の方向に対応する、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートと、入力導電性リングであって、実質的に平行であり前記第１の半導体層内に形成される第１の入力導電路および第２の入力導電路と、実質的に平行であり前記第２の導電層内に形成される第３の入力導電路および第４の入力導電路であって、該第３の入力導電路および第４の入力導電路は前記第１の入力導電路および前記第２の入力導電路に直交する、前記第３の入力導電路および第４の入力導電路と、前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する第１の固定入力バイア、第２の固定入力バイア、第３の固定入力バイア、および第４の固定入力バイアとを含む前記入力導電性リングと、出力導電性リングであって、実質的に平行であり前記第１の半導体層内に形成される第１の出力導電路および第２の出力導電路と、実質的に平行であり前記第２の導電層内に形成される第３の出力導電路および第４の出力導電路であって、該第３の出力導電路および第４の出力導電路は前記第１の出力導電路および第２の出力導電路に直交する、前記第３の出力導電路および第４の出力導電路と、前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する第１の固定出力バイア、第２の固定出力バイア、第３の固定出力バイア、および第４の固定出力バイアとを含む前記出力導電性リングと、バイパス導電性リングであって、実質的に平行であり、前記第１の半導体層内に形成される第１のバイパス導電路および第２のバイパス導電路と、実質的に平行であり、前記第２の半導体層内に形成される第３のバイパス導電路および第４のバイパス導電路であって、該第３のバイパス導電路および第４のバイパス導電路は前記第１のバイパス導電路および第２のバイパス導電路に直交する、前記第３のバイパス導電路および第４のバイパス導電路と、前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１のバイパス導電路、第２のバイパス導電路、第３のバイパス導電路、および第４のバイパス導電路を接続する第１の固定バイパスバイア、第２の固定バイパスバイア、第３の固定バイパスバイアおよび第４の固定バイパスバイアとを含む前記バイパス導電性リングと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の入力導電路と選択的に接続する第１の設定可能入力バイアおよび第２の設定可能入力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の入力導電路と選択的に接続する第３の設定可能入力バイアおよび第４の設定可能入力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の出力導電路と選択的に接続する第１の設定可能出力バイアおよび第２の設定可能出力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の出力導電路と選択的に接続する第３の設定可能出力バイアおよび第４の設定可能出力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１のバイパス導電路と選択的に接続する第１の設定可能バイパスバイアおよび第２の設定可能バイパスバイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２のバイパス導電路と選択的に接続する第３の設定可能バイパスバイアおよび第４の設定可能バイパスバイアとを含み、前記第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つから前記入力端子において前記ソースデバイスから前記信号が受信されるように構成され、前記第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて前記出力端子から前記宛先デバイスへ前記出力信号がルーティングされるように構成され、前記第１の設定可能バイパスバイア、第２の設定可能バイパスバイア、第３の設定可能バイパスバイア、および第４の設定可能バイパスバイアは、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つからの、第２のソースデバイスから受信される第２の信号が、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して前記第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて第２の宛先デバイスへルーティングされるように構成され、前記第２の信号は前記半導体素子をバイパスする。
【０００９】
本発明の一側面は、設定可能回路である。設定可能回路は、第１の方向において進行する第１の入力信号を第２の方向にルーティングし、第３の方向において進行する第２の入力信号を第４の方向にルーティングするための設定可能回路であって、該設定可能回路は、第１の半導体層内に形成され、前記第１の入力信号を受信するための入力端子、および、第１の出力信号を出力するための出力端子を有する半導体素子と、第２の半導体層内に形成される第１の双方向入出力（Ｉ／Ｏ）ポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートであって、該第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートは、それぞれの北方向、南方向、東方向および西方向において構成されている、前記第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートと、入力導電性リングであって、実質的に平行であり前記第１の半導体層内に形成される第１の入力導電路および第２の入力導電路と、実質的に平行であり前記第２の導電層内に形成される第３の入力導電路および第４の入力導電路であって、該第３の入力導電路および第４の入力導電路は前記第１の入力導電路および前記第２の入力導電路に直交する、前記第３の入力導電路および第４の入力導電路と、前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する第１の固定入力バイア、第２の固定入力バイア、第３の固定入力バイア、および第４の固定入力バイアとを含む前記入力導電性リングと、出力導電性リングであって、実質的に平行であり前記第１の半導体層内に形成される第１の出力導電路および第２の出力導電路と、実質的に平行であり前記第２の導電層内に形成される第３の出力導電路および第４の出力導電路であって、該第３の出力導電路および第４の出力導電路は前記第１の出力導電路および第２の出力導電路に直交する、前記第３の出力導電路および第４の出力導電路と、前記第１の半導体層から前記第２の半導体層へ伸張し、前記第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する第１の固定出力バイア、第２の固定出力バイア、第３の固定出力バイア、および第４の固定出力バイアとを含む前記出力導電性リングと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の入力導電路と選択的に接続する第１の設定可能入力バイアおよび第２の設定可能入力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の入力導電路と選択的に接続する第３の設定可能入力バイアおよび第４の設定可能入力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートを前記第１の出力導電路と選択的に接続する第１の設定可能出力バイアおよび第２の設定可能出力バイアと、前記第１の半導体層から前記第２の半導体層へ伸張し、それぞれ前記第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートを前記第２の出力導電路と選択的に接続する第３の設定可能出力バイアおよび第４の設定可能出力バイアとを備え、前記第１の入力信号は前記第１〜第４のＩ／Ｏポートのうちの、前記第１の方向と一致する方向を有する１つのＩ／Ｏポートに供給され、前記第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、前記第１〜第４のＩ／Ｏポートのうちの１つのＩ／Ｏポートが前記半導体素子の前記入力端子に接続されるように構成され、前記第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、前記半導体素子の前記出力端子が、前記第１〜第４のＩ／Ｏポートのうちの、前記第２の方向と一致する方向を有する１つのＩ／Ｏポートに接続されるように構成される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に応じたＩＣレイアウトの概略図。
【図２】本発明の一実施形態に応じた設定可能回路の概略図。
【図３】本発明の一実施形態に応じた、第１の信号を西から北へ、第２の信号を東から南へルーティングするように構成されている設定可能回路の概略図。
【図４】本発明の別の実施形態に応じた、第１の信号を北から南へ、第２の信号を西から東へルーティングするように構成されている設定可能回路の概略図。
【発明を実施するための形態】
【００１１】
本発明の好ましい実施形態の以下の詳細な記載は、添付の図面とともに読まれるとよりよく理解される。本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。
【００１２】
添付図面の詳細な説明は本発明の現在好ましい実施形態の説明として意図されており、本発明を実践してもよい唯一の形態を表すようには意図されていない。本発明の精神および範囲内に包含されることが意図される異なる実施形態によって同じまたは等価な機能が達成されてもよいことを理解されたい。
【００１３】
本発明の一実施形態において、集積回路（ＩＣ）レイアウトが提供される。ＩＣレイアウトは、ソース半導体デバイスおよび宛先半導体デバイスを含む複数の半導体デバイスを含む。メッシュ構造内でソース半導体デバイスと宛先半導体デバイス（destination semiconductor device）との間に複数の設定可能回路が接続されて、ソース半導体デバイスから宛先半導体デバイスへ信号をルーティングする。各設定可能回路は、第１の半導体層、第１の半導体層の上に形成される第２の半導体層、および、第１の半導体層内に形成される半導体素子を含む。半導体素子は、信号を受信するための入力端子、および、出力信号を供給するための出力端子を含む。第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートを含む複数の双方向入出力（Ｉ／Ｏ）ポートが第２の半導体層内に形成され、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートはそれぞれ、メッシュ構造の第１の方向、第２の方向、第３の方向、および第４の方向に対応する。設定可能回路は少なくとも１つの入力導電性リング（input conducting ring）をさらに含み、少なくとも１つの入力導電性リングは、実質的に平行であり第１の半導体層内に形成される第１の入力導電路および第２の入力導電路を含む。少なくとも１つの入力導電性リングは、実質的に平行であり第２の半導体層内に形成される第３の入力導電路および第４の入力導電路をさらに含み、第３の入力導電路および第４の入力導電路は第１の入力導電路および第２の入力導電路に直交する。第１の固定バイア、第２の固定バイア、第３の固定バイア、および第４の固定バイアが第１の半導体層から第２の半導体層へ伸張し、第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する。設定可能回路は少なくとも１つの出力導電性リングをさらに含み、少なくとも１つの出力導電性リングは、実質的に平行であり第１の半導体層内に形成される第１の出力導電路および第２の出力導電路を含む。少なくとも１つの出力導電性リングは、実質的に平行であり第２の半導体層内に形成される第３の出力導電路および第４の出力導電路を含み、第３の出力導電路および第４の出力導電路は第１の出力導電路および第２の出力導電路に直交する。第１の固定バイア、第２の固定バイア、第３の固定バイア、および第４の固定バイアが第１の半導体層から第２の半導体層へ伸張し、第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する。第１の設定可能入力バイアおよび第２の設定可能入力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートと第１の入力導電路とを選択的に接続する。第３の設定可能入力バイアおよび第４の設定可能入力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートと第２の入力導電路とを選択的に接続する。第１の設定可能出力バイアおよび第２の設定可能出力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第１の双方向Ｉ／���ポートおよび第２の双方向Ｉ／Ｏポートと第１の出力導電路とを選択的に接続する。第３の設定可能出力バイアおよび第４の設定可能出力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートと第２の出力導電路とを選択的に接続する。第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つから入力端子においてソース半導体デバイスから信号が受信されるように構成され、第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて出力端子から宛先半導体デバイスへ出力信号がルーティングされるように構成される。
【００１４】
本発明の別の実施形態において、複数の設定可能回路から成るメッシュ構造が提供される。ＩＣレイアウトの複数の半導体デバイスのうちのソース半導体デバイスと宛先半導体デバイスとの間に複数の設定可能回路が接続される。メッシュ構造の少なくとも１つの設定可能回路は、ソース半導体デバイスから宛先半導体デバイスへ信号をルーティングするように構成される。各設定可能回路は、第１の半導体層、第１の半導体層の上に形成される第２の半導体層、および、第１の半導体層内に形成される半導体素子を含む。半導体素子は、信号を受信するための入力端子、および、出力信号を出力するための出力端子を含む。第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートを含む複数の双方向入出力（Ｉ／Ｏ）ポートが第２の半導体層内に形成され、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートはそれぞれ、メッシュ構造の第１の方向、第２の方向、第３の方向、および第４の方向に対応する。少なくとも１つの入力導電性リングは、実質的に平行であり第１の半導体層内に形成される第１の入力導電路および第２の入力導電路を含む。少なくとも１つの入力導電性リングは、実質的に平行であり第２の半導体層内に形成される第３の入力導電路および第４の入力導電路をさらに含み、第３の入力導電路および第４の入力導電路は第１の入力導電路および第２の入力導電路に直交する。第１の固定バイア、第２の固定バイア、第３の固定バイア、および第４の固定バイアが第１の半導体層から第２の半導体層へ伸張し、第１の入力導電路、第２の入力導電路、第３の入力導電路、および第４の入力導電路を接続する。少なくとも１つの出力導電性リングは、実質的に平行であり第１の半導体層内に形成される第１の出力導電路および第２の出力導電路を含む。第３の出力導電路および第４の出力導電路は実質的に平行であり、第２の半導体層内に形成される。第３の出力導電路および第４の出力導電路は第１の出力導電路および第２の出力導電路に直交する。第１の固定バイア、第２の固定バイア、第３の固定バイア、および第４の固定バイアが第１の半導体層から第２の半導体層へ伸張し、第１の出力導電路、第２の出力導電路、第３の出力導電路、および第４の出力導電路を接続する。第１の設定可能入力バイアおよび第２の設定可能入力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートと第１の入力導電路とを選択的に接続する。第３の設定可能入力バイアおよび第４の設定可能入力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートと第２の入力導電路とを選択的に接続する。第１の設定可能出力バイアおよび第２の設定可能出力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第１の双方向Ｉ／Ｏポートおよび第２の双方向Ｉ／Ｏポートと第１の出力導電路とを選択的に接続する。第３の設定可能出力バイアおよび第４の設定可能出力バイアが第１の半導体層から第２の半導体層へ伸張し、それぞれ第３の双方向Ｉ／Ｏポートおよび第４の双方向Ｉ／Ｏポートと第２の出力導電路とを選択的に接続する。第１の設定可能入力バイア、第２の設定可能入力バイア、第３の設定可能入力バイア、および第４の設定可能入力バイアは、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つから入力端子においてソース半導体デバイスから信号が受信されるように構成され、第１の設定可能出力バイア、第２の設定可能出力バイア、第３の設定可能出力バイア、および第４の設定可能出力バイアは、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して第１の方向、第２の方向、第３の方向、および第４の方向のうちの１つにおいて出力端子から宛先半導体デバイスへ出力信号がルーティングされるように構成される。
【００１５】
本発明のさまざまな実施形態は、複数の半導体デバイスおよびメッシュ構造において接続されている複数の設定可能回路を含む集積回路レイアウトを提供する。ソース半導体デバイスにより生成された信号は、複数の設定可能回路を経由して宛先半導体デバイスへルーティングされる。各設定可能回路は、半導体素子と、メッシュ構造の北方向、南方向、東方向、および西方向に対応する４つの双方向Ｉ／Ｏポートと、複数の固定バイアと、複数の設定可能バイアと、２つの金属層内に形成される複数の導電路とを含む。設定可能バイアは、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して北方向、南方向、東方向、および西方向のうちの１つから半導体素子においてソース半導体デバイスから信号が受信され、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポートのうちの１つを経由して北方向、南方向、東方向、および西方向のうちの１つにおいて半導体素子から宛先半導体デバイスへ出力信号がルーティングされるように構成される。各設定可能回路は、ソース半導体デバイスから宛先半導体デバイスへ信号をルーティングするのに最大で２つの金属層を利用し、従って、結果として既存のＩＣレイアウトの金属層使用量および応答所要時間と比較して金属層使用量および応答所要時間が大幅に節約される。設定可能回路のメッシュ構造は、任意の方向／ロケーションから信号を受信し、当該信号を、最小限の労力およびルーティング経路の変更でＩＣにおいて任意のロケーション／方向に系統的にルーティングするのに有用である。本発明のＩＣレイアウトは効率的であり、マスク前段階およびマスク後段階の間の最小限の設計オーバーヘッドでＥＣＯ実施をサポートする。
【００１６】
ここで図１を参照すると、本発明の一実施形態に応じた集積回路のレイアウト１００を示す概略図が示されている。レイアウト１００は、マイクロプロセッサ、マイクロコントローラユニット（ＭＣＵ）、システム・オン・チップ（ＳｏＣ）、または特定用途向け集積回路（ＡＳＩＣ）のレイアウトを含んでもよい。図面において、レイアウト１００は、第１〜第４の半導体デバイス１０２ａ〜１０２ｄ（まとめて半導体デバイス１０２と称する）、およびメッシュ構造１０６において接続されている第１〜第６の設定可能回路１０４ａ〜１０４ｆ（まとめて設定可能回路１０４と称する）を含む。メッシュ構造１０６によって、各設定可能回路１０４が、隣接した設定可能回路１０４から信号を受信し、隣接した設定可能回路へ信号を送信するように構成される。４つの半導体デバイス１０２ａ〜１０２ｄおよび６つの設定可能回路１０４ａ〜１０４ｆが図示されているが、ＩＣレイアウト１００は多くの半導体デバイス１０２および設定可能回路１０４を含んでもよいことが当業者には諒解されよう。
【００１７】
半導体デバイス１０２の各々は、ブール論理関数を提供するように構成されている標準的なセルを含んでもよい。半導体デバイス１０２は設定可能回路１０４を介して互いに通信する。たとえば、半導体デバイス１０２ａ（以下第１のソースデバイスと称する）により生成された信号は、設定可能回路１０４ａ、１０４ｂおよび１０４ｃを経由して半導体デバイス１０２ｄ（以下第１の宛先デバイスと称する）へルーティングされる。同様に、半導体デバイス１０２ｃ（以下第２のソースデバイスと称する）により生成された信号は、設定可能回路１０４ｄ、１０４ｂおよび１０４ｅを経由して半導体デバイス１０２ｂ（以下第２の宛先デバイスと称する）へルーティングされる。
【００１８】
設定可能回路１０４は、下記により詳細に説明されるように、互いに隣接して形成されるが、異なる方向において信号をルーティングするように構成されている論理回路を含んでもよい。図面において、コンパス上の方位、すなわち北、南、東および西が方向を指すのに使用される。本発明の一実施形態において、設定可能回路はリピータ（repeater）および接続部（connection）の両方として機能することができる。従って、たとえば、半導体デバイス１０２ａから半導体デバイス１０２ｄへ信号が送信される場合、信号はデバイス１０２ａから設定可能回路１０４ａへ進み、その後設定可能回路１０４ｂへ進み、その後設定可能回路１０４ｃへ進み、設定可能回路１０４ｃから半導体デバイス１０２ｄへ進む。この例について、設定可能回路１０４ａは、矢印によって示されるように、西から東へ信号を送信するときはリピータとして機能するように構成されるが、回路１０４ｂは、矢印によって図示されるように、南から北へ信号を送信するときはリピータとして機能するように構成される。しかしながら、回路１０４ｂは、回路１０４ａから回路１０４ｃへも信号を渡すため、この場合に回路１０４ｂは単純な接続部として機能する。回路１０４ｃは回路１０４ｂから半導体デバイス１０２ｄへ信号を送信するためのリピータとして構成される。
【００１９】
前述のように、各設定可能回路１０４は、隣接した設定可能回路１０４から信号を受信し、隣接した設定可能回路へ信号を送信するように構成される。そのため、上記例を繰り返すと、設定可能回路１０４ａは第１のソースデバイス１０２ａから信号を受信して設定可能回路１０４ａの東に位置する設定可能回路１０４ｂへ信号をルーティングする。設定可能回路１０４ｂは設定可能回路１０４ａから信号を受信して設定可能回路１０４ｂの東に位置する設定可能回路１０４ｃへ信号をルーティングする。設定可能回路１０４ｃは設定可能回路１０４ｂから信号を受信して設定可能回路１０４ｃの南に位置する第１の宛先デバイス１０２ｄへ信号をルーティングする。
【００２０】
本発明の例示的な実施形態において、ＩＣレイアウト１００は複数の半導体プラットフォームを含み、第１のソースデバイス１０２ａおよび第２のソースデバイス１０２ｃは第１の半導体プラットフォーム内に形成され、第１の宛先デバイス１０２ｄおよび第２の宛先デバイス１０２ｂは第２の半導体プラットフォーム内に形成される。第１の宛先デバイス１０２ｄおよび第２の宛先デバイス１０２ｂは予備セルであり、メッシュ構造１０６とともに、ＩＣレイアウト設計のマスク前段階およびマスク後段階中にＩＣレイアウト１００においてＥＣＯを実施するのに使用される。
【００２１】
ここで図２を参照すると、本発明の一実施形態に応じた設定可能回路１０４の概略図が示されている。設定可能回路１０４は、第１の半導体層内に形成されている半導体素子２００および第１〜第４の双方向Ｉ／Ｏポート２０６ａ〜２０６ｄ（まとめて双方向Ｉ／Ｏポート２０６と称する）を含む。本明細書において使用される場合、半導体層という用語は、それから半導体デバイスが形成される複数の層を指し、これは当業者には周知である。たとえば、ＩＣは、絶縁層によって離隔されている複数の金属層を含んでもよく、金属層はバイアによって相互接続されている。本発明の一実施形態において、第１の双方向Ｉ／Ｏポート、第２の双方向Ｉ／Ｏポート、第３の双方向Ｉ／Ｏポート、および第４の双方向Ｉ／Ｏポート２０６ａ〜２０６ｄは半導体素子２００の周囲に形成され、メッシュ構造１０６の西方向、北方向、南方向、および東方向を表し、以下それぞれ西Ｉ／Ｏポート、北Ｉ／Ｏポート、南Ｉ／Ｏポート、および東Ｉ／Ｏポートと称する。西ポート２０６ａは、その西に位置する隣接したデバイス（１０２、１０４）から信号を受信し、当該デバイスに信号を送信するように構成され、東ポート２０６ｄは、その東に位置する隣接したデバイス（１０２、１０４）から信号を受信し、当該デバイスに信号を送信するように構成され、南ポート２０６ｃは、その南に位置する隣接したデバイス（１０２、１０４）から信号を受信し、当該デバイスに信号を送信するように構成され、北ポートは、その北に位置する隣接したデバイス（１０２、１０４）から信号を受信し、当該デバイスに信号を送信するように構成されている。
【００２２】
半導体素子２００は、入力信号を受信するための入力端子２０２、および、出力信号を生成するための出力端子２０４を含む。本発明のさまざまな実施形態において、半導体素子２００は、インバータ、バッファ、マルチプレクサ、およびリピータのうちの１つである。半導体素子２００がインバータ、バッファまたはマルチプレクサであるとき、入力端子２０２は西、北、南、および東ポート２０６のうちの１つから入力信号を受信し、出力端子２０４は西、北、南、および東Ｉ／Ｏポート２０６のうちの別のＩ／Ｏポートに出力信号を送信する。半導体素子２００が多入力単出力マルチプレクサであるとき、半導体素子２００は４つすべての方向から入力信号を受信することができ、４つの方向のうちのいずれかにおいて出力信号を供給することができる。たとえば、２入力マルチプレクサは、任意の２つの方向から入力を受信し、他の２つの方向において出力信号を供給する。
【００２３】
設定可能回路１０４は、第１〜第４の入力導電路２１６ａ〜２１６ｄ（まとめて入力導電路２１６と称する）から形成される入力導電性リングをさらに含む。第１の入力導電路２１６ａは、入力端子２０２において入力される信号を伝導するための第１の入力導電性リングを構成するために入力端子２０２から伸張する。
【００２４】
第１の入力導電路２１６ａおよび第２の入力導電路２１６ｂは互いに実質的に平行であり、第１の半導体層内に形成される。第３の入力導電路２１６ｃおよび第４の入力導電路２１６ｄは互いに実質的に平行であり、第２の半導体層内に形成される。第３の入力導電路２１６ｃおよび第４の入力導電路２１６ｄは第１の入力導電路２１６ａおよび第２の入力導電路２１６ｂに実質的に直交する。入力導電路２１６は、第１の半導体層から第２の半導体層へ伸張する第１〜第４の固定入力バイア２１８ａ〜２１８ｄ（まとめて固定入力バイア２１８と称する）によって相互接続される。第１の半導体層および第２の半導体層はそれぞれ、ＩＣレイアウト１００の離間した平行な第１の平面および第２の平面に対応する。
【００２５】
設定可能回路１０４は、第１〜第４の出力導電路２２０ａ〜２２０ｄ（まとめて出力導電路２２０と称する）から形成される出力導電性リングをさらに含む。第２の出力導電路２２０ｂは、出力端子２０４から出力される信号を導電するための第１の出力導電性リングを構成するために出力端子２０４から伸張する。
【００２６】
第１の出力導電路２２０ａおよび第２の出力導電路２２０ｂは互いに実質的に平行であり、第１の半導体層内に形成される。第３の出力導電路２２０ｃおよび第４の出力導電路２２０ｄは互いに実質的に平行であり、第２の半導体層内に形成される。第３の出力導電路２２０ｃおよび第４の出力導電路２２０ｄは第１の出力導電路２２０ａおよび第２の出力導電路２２０ｂに実質的に直交する。出力導電路２２０は、第１の半導体層から第２の半導体層へ伸張する第１〜第４の固定出力バイア２２２ａ〜２２２ｄ（まとめて固定出力バイア２２２と称する）によって相互接続される。
【００２７】
設定可能回路１０４は、第１〜第４のバイパス導電路２２４ａ〜２２４ｄ（まとめてバイパス導電路２２４と称する）から形成されるバイパス導電性リングをさらに含む。第１のバイパス導電路２２４ａおよび第２のバイパス導電路２２４ｂは互いに実質的に平行であり、第１の半導体層内に形成され、第３のバイパス導電路２２４ｃおよび第４のバイパス導電路２２４ｄは互いに実質的に平行であり、第２の半導体層内に形成される。第３のバイパス導電路２２４ｃおよび第４のバイパス導電路２２４ｄは第１のバイパス導電路２２４ａおよび第２のバイパス導電路２２４ｂに実質的に直交する。バイパス導電路２２６ａ〜２２６ｄは、第１の半導体層から第２の半導体層へ伸張する第１〜第４の固定バイパスバイア２２６ａ〜２２６ｄ（まとめて固定バイパスバイア２２６と称する）によって相互接続される。
【００２８】
第１の入力導電路２１６ａおよび第２の入力導電路２１６ｂ、第１の出力導電路２２０ａおよび第２の出力導電路２２０ｂ、ならびに第１のバイパス導電路２２４ａおよび第２のバイパス導電路２２４ｂはＩＣレイアウト１００の第１の金属層内に形成される。第３の入力導電路２１６ｃおよび第４の入力導電路２１６ｄ、第３の出力導電路２２０ｃおよび第４の出力導電路２２０ｄ、ならびに第３のバイパス導電路２２４ｃおよび第４のバイパス導電路２２４ｄはＩＣレイアウト１００の第２の金属層内に形成される。従って、設定可能回路１０４は、双方向Ｉ／Ｏポート２０６の間で信号をルーティングするために２つのみの金属層を使用して形成されることができる。
【００２９】
設定可能回路１０４は、第１の半導体層から第２の半導体層へ伸張する第１〜第４の設定可能入力バイア２２８ａ〜２２８ｄ（まとめて設定可能入力バイア２２８と称する）をさらに含む。第１の設定可能入力バイア２２８ａおよび第２の設定可能入力バイア２２８ｂは、西ポート２０６ａおよび北ポート２０６ｂを第１の入力導電路２１６ａと選択的に接続する。同様に、第３の設定可能入力バイア２２８ｃおよび第４の設定可能入力バイア２２８ｄは、南ポート２０６ｃおよび東ポート２０６ｄを第２の入力導電路２１６ｂと選択的に接続する。言い換えれば、西、北、南、および東ポート２０６は、それぞれ設定可能入力バイア２２８ａ〜２２８ｄを介して入力導電性リングに選択的に接続されることができる。
【００３０】
設定可能回路１０４は、第１の半導体層から第２の半導体層へ伸張する第１〜第４の設定可能出力バイア２３０ａ〜２３０ｄ（まとめて設定可能入力バイア２３０と称する）をさらに含む。第１の設定可能出力バイア２３０ａおよび第２の設定可能入力バイア２３０ｂは、それぞれ西ポート２０６ａおよび北ポート２０６ｂを第１の出力導電路２２０ａと選択的に接続する。同様に、第３の設定可能出力バイア２３０ｃおよび第４の設定可能出力バイア２３０ｄは、それぞれ南ポート２０６ｃおよび東ポート２０６ｄを第２の出力導電路２２０ｂと選択的に接続する。言い換えれば、出力導電性リングは、設定可能出力バイア２３０ａ〜２３０ｄを用いてそれぞれ西、北、南、および東ポート２０６ａ〜２０６ｄに選択的に接続されることができる。
【００３１】
本発明の一実施形態において、設定可能回路１０４は、第１の半導体層から第２の半導体層へ伸張する第１〜第４の設定可能バイパスバイア２３２ａ〜２３２ｄ（まとめて設定可能バイパスバイア２３２と称する）をさらに含む。第１の設定可能バイパスバイア２３２ａおよび第２の設定可能バイパスバイア２３２ｂは、それぞれ西ポート２０６ａおよび北ポート２０６ｂを第１のバイパス導電路２２４ａと選択的に接続する。同様に、第３の設定可能バイパスバイア２３２ｃおよび第４の設定可能バイパスバイア２３２ｄは、それぞれ南ポート２０６ｃおよび東ポート２０６ｄを第２のバイパス導電路２２４ｂと選択的に接続する。言い換えれば、西、北、南、および東ポート２０６は、それぞれ設定可能バイパスバイア２３２ａ〜２３２ｄを介してバイパス導電性リングに選択的に接続されることができる。
【００３２】
設定可能入力バイア２２８、設定可能出力バイア２３０、および構成可能バイパスバイア２３２は、第１の方向において進行する入力信号が入力端子２０２において受信され、出力信号が出力ポート２０４から４つの方向（Ｎ、Ｓ、ＥまたはＷ）のうちのいずれかにおいてルーティングされるように配列される。出力信号の方向を決定するための手順を、図３および図４とともに詳細に説明する。
【００３３】
ここで図３を参照すると、本発明の一実施形態に応じた、第１の信号を西ポート２０６ａから北ポート２０６ｂへ、第２の信号を東ポート２０６ｄから南ポート２０６ｃへルーティングするように構成されている設定可能回路１０４の概略図が示されている。
【００３４】
設定可能回路１０４は、その西に位置する隣接した半導体デバイス１０２または隣接した設定可能回路１０４のいずれかから第１の入力信号を受信し、半導体素子２００を経由して、その北に位置する別の隣接した半導体デバイス１０２または別の隣接した設定可能回路１０４へ第１の出力信号をルーティングする。設定可能回路１０４の西ポート２０６ａは、西ポート２０６ａを設定可能入力バイア２２８ａを経由して入力導電性リング２１６に接続することによって第１の入力信号を受信するように構成されている。その後、半導体素子２００が第１の入力信号を受信し、第１の出力信号を生成する。北ポート２０６ｂは設定可能出力バイア２３０ｂを経由して出力導電性リング２２０に接続される。
【００３５】
設定可能回路１０４は、その東に位置する別の隣接した半導体デバイス１０２または別の隣接した設定可能回路１０４から第２の入力信号を受信し、半導体素子２００を通過することなく、その南に位置するさらに別の隣接した半導体デバイス１０２または設定可能回路１０４へ第２の出力信号をルーティングするようにさらに構成されている。より詳細には、東ポート２０６ｄは、東ポート２０６ｄを設定可能バイパスバイア２３２ｄを経由してバイパス導電性リング２２４ｂに接続することによって第２の入力信号を受信するように構成されている。バイパス導電性リング２２４ｂは設定可能出力バイア２３２ｃを経由して南ポート２０６ｃに接続されているため、南ポート２０６ｃは第２の出力信号を供給する。
【００３６】
信号図３００は、メッシュ構造１０６内で設定可能回路１０４を通じて第１の信号および第２の信号が行き来する経路を示している。第１の信号は西ポート２０６ａから半導体素子２００を経由して北ポート２０６ｂへ、従ってメッシュ構造１０６の西方向から北方向へ進行する。第２の信号は東ポート２０６ｄから半導体素子２００をバイパスして南ポート２０６ｃへ、従ってメッシュ構造１０６の東方向から南方向へ進行する。
【００３７】
ここで図４を参照すると、本発明の一実施形態に応じた、第１の信号を北ポート２０６ｂから南ポート２０６ｃへ、第２の信号を西ポート２０６ａから東ポート２０６ｄへルーティングするように構成されている設定可能回路１０４の概略図が示されている。
【００３８】
設定可能回路１０４は、その北に隣接して形成されている隣接した半導体デバイス１０２または隣接した設定可能回路１０４のいずれかから第１の入力信号を受信し、半導体素子２００を経由して、その南にある別の隣接した半導体デバイス１０２または別の隣接した設定可能回路１０４へ第１の出力信号を供給する。北ポート２０６ｂは第１の入力信号を受信し、入力導電性リング２１６ａおよび設定可能入力バイア２２８ｂを経由して半導体素子２００に当該入力信号を渡す。半導体素子２００は第１の入力信号を受信し、第１の出力信号を生成する。南ポート２０６ｃは設定可能出力バイア２３０ｃを経由して出力導電性リング２２０ｂに接続されているため、南ポート２０６ｃは第１の出力信号を供給する。
【００３９】
設定可能回路１０４は、その西に位置する別の隣接した半導体デバイス１０２または別の隣接した設定可能回路１０４から第２の入力信号を受信し、半導体素子２００を通過することなく、すなわち、半導体素子２００をバイパスすることによって、その東に隣接して位置するさらに別の半導体デバイス１０２または設定可能回路１０４へ第２の出力信号をルーティングするようにも構成されている。西ポート２０６ａは第２の入力信号を受信し、バイパス導電性リング２２４ならびにバイア２３２ａ、２２６ａ、２２６ｂ、および２３２ｄを経由して東ポート２０６ｄに当該信号を供給する。
【００４０】
信号図４００は、メッシュ構造１０６内で設定可能回路１０４を通じて第１の信号および第２の信号が行き来する経路を示している。第１の信号は北ポート２０６ｂから半導体素子２００を経由して南ポート２０６ｃへ、従ってメッシュ構造１０６の北方向から南方向へ進行する。他方、第２の信号は西ポート２０６ａから半導体素子２００を通過することなく東ポート２０６ｄへ、従ってメッシュ構造１０６の西方向から東方向へ進行する。
【００４１】
入力、出力、およびバイパス設定可能バイアに基づいて、１つの方向からの信号が、半導体素子２００を通じて、または半導体素子をバイパスすることによって任意の他の方向へルーティングされることができることが当業者には諒解されよう。第１の方向において進行する信号を別の方向に変更するには設定可能入力、出力およびバイパスバイア２２８、２３０、および２３２のみを設定すればよく、２つの金属層のみを使用する必要がある。２つのみの金属層を使用して信号をルーティングすることによって、半導体デバイス１０２の間で信号をルーティングする全体の時間が低減する。
【００４２】
本発明のさまざまな実施形態が例示および説明されてきたが、本発明はこれらの実施形態のみには限定されないことは明らかであろう。特許請求の範囲に記載されているような本発明の精神および範囲から逸脱することなく、多数の改変、変更、変形、置換、および均等物が当業者には明らかであろう。
【符号の説明】
【００４３】
１０２…半導体デバイス、１０４…設定可能回路、２００…半導体素子、２０６…双方向Ｉ／Ｏポート、２１６…入力導電性リング、２２０…出力導電性リング、２２８…設定可能入力バイア、２３０…設定可能出力バイア。
【図１】
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【図２】
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【図３】
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【図４】
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