(57)【要約】【課題】サブレンジング型ＡＤ変換器によるＡＤ変換の高速化を図ると共に、回路規模の増大を抑制する。【解決手段】先読回路１２０は、アナログの入力信号ＡＩＮに対して、上位ＡＤ変換回路２００により複数の上位ビットが出力される前に、該入力信号ＡＩＮに対応する、複数の上位ビットのビット数以下のビット数の複数の先読ビットＰＢを取得する。スイッチ回路１３０は、上位ＡＤ変換回路２００により複数の上位ビットを出力開始するまでには、先読回路１２０により得られた複数の先読ビットＰＢを下位ＡＤ変換回路３００に出力する一方、上位ＡＤ変換回路２００が複数の上位ビットを出力開始後には該複数の上位ビットを下位ＡＤ変換回路３００に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログの入力信号の電圧と、複数段の上位基準電圧とを比較する複数の上位コンパレータを備え、前記入力信号の複数の上位ビットを得る上位ＡＤ変換回路と、
前記上位ＡＤ変換回路により前記複数の上位ビットが出力される前に、前記入力信号に対応する、前記複数の上位ビットのビット数以下の複数の先読ビットを得る先読回路と、
前記上位ＡＤ変換回路と前記先読回路に接続され、前記上位ＡＤ変換回路により前記複数の上位ビットが出力開始されるまでは、前記複数の先読ビットを出力する一方、前記上位ＡＤ変換回路により前記複数の上位ビットを出力開始後には該複数の上位ビットを出力するスイッチ回路と、
前記入力信号の複数の下位ビットを得るためのＡＤ変換回路であり、前記入力信号の電圧と、前記スイッチ回路の出力となる複数のビットに基づいて設定された複数段の第２の基準電圧とを比較する複数の下位コンパレータを備える下位ＡＤ変換回路とを有し、
前記複数の先読ビットは、前記複数段の第２の基準電圧の電圧範囲が、前記複数の上位ビットから決められる前記複数段の第２の基準電圧の電圧範囲の近傍になるようにする複数のビットである、
サブレンジング型ＡＤ変換器。
【請求項２】
前記先読回路は、前記上位ＡＤ変換回路の前記複数の上位コンパレータのうちの少なくとも一部の上位コンパレータの出力フリップに入力される信号から前記複数の先読ビットを生成する回路を備えた請求項１のサブレンジング型ＡＤ変換器。
【請求項３】
前記先読回路は、前記上位ＡＤ変換回路の前記複数の上位コンパレータのうちの少なくとも一部の上位コンパレータの出力フリップ内の信号をラッチした信号から前記複数の先読ビットを生成する回路を備えた請求項１のサブレンジング型ＡＤ変換器。
【請求項４】
前記先読回路は、前記上位コンパレータより精度の低いコンパレータを複数備えた、ＡＤ変換回路であり、前記上位ＡＤ変換回路とは個別に前記入力信号をＡＤ変換することにより、前記複数の先読ビットを生成する請求項１のサブレンジング型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、例えばサブレンジング型ＡＤ変換器に関する。
【背景技術】
【０００２】
アナログの入力信号をデジタル信号に変換するＡＤ変換器は、様々な分野で利用されている。多ビットのＡＤ変換を実現する手段の１つとして、アナログの入力信号の電圧を上位ビットと下位ビットに分けて変換するサブレンジング型ＡＤ変換器が知られている（特許文献１〜５）。なお、「サブレンジング型」は、「直並列型」とも呼ばれる。
【０００３】
サブレンジング型ＡＤ変換器は、上位ＡＤ変換回路と下位ＡＤ変換回路を備え、まず、上位ＡＤ変換回路により入力信号の上位ビット分のＡＤ変換（上位ＡＤ変換）を行う。そして、下位ＡＤ変換回路により、入力信号の電圧と、上位ＡＤ変換により得られた上位ビットをＤＡ変換して得た電圧との差分をＡＤ変換（下位ＡＤ変換）する。下位ＡＤ変換により得られたデジタル値は、入力信号の下位ビットになる。
【０００４】
上位ＡＤ変換回路は、具体的には、入力信号の電圧を複数段の上位基準電圧と夫々比較して複数の上位比較結果を得、該複数の上位比較結果をエンコードすることにより、上位ビットを得る。
【０００５】
また、下位ＡＤ変換回路は、入力信号の電圧を複数段の下位基準電圧と夫々比較して複数の下位比較結果を得、該複数の下位比較結果をエンコードすることにより、下位ビットを得る。
【０００６】
特許文献１には、サブレンジング型ＡＤ変換器の高速化を図るために、下位ＡＤ変換回路に含まれる各コンパレータの入力容量の充放電を早める技術が開示されている。図９を参照して説明する。
【０００７】
図９は、特許文献１における図９であり、特許文献１に開示されたサブレンジング型ＡＤ変換器１を示す。サブレンジング型ＡＤ変換器１は、上位ＡＤ変換回路となる１段目ＡＤ変換器４と、下位ＡＤ変換回路となる２段目ＡＤ変換器１２を備え、２段目ＡＤ変換器１２は、基準電位出力線１１から複数段の下位基準電圧が供給される。
【０００８】
各プリチャージ用トラックアンドホールド回路１０は、一方が入力信号と接続されており、一方が基準電位出力線１１と接続され、入力信号に追従して電位をホールドする。
【０００９】
基準電位スイッチ９は、１段目ＡＤ変換器４によるＡＤ変換中に、各プリチャージ用トラックアンドホールド回路１０と基準電位出力線１１を接続し、プリチャージ用トラックアンドホールド回路１０が保持した電位（入力信号の電位）を基準電位出力線１１に出力する。一方、１段目ＡＤ変換器４によるＡＤ変換の完了後に、基準電位スイッチ９は、基準電位出力線１１への出力を、サブレンジング型ＡＤ変換器１により得られる上位ビットに基づいて抵抗ラダー６から適切に選択した複数の下位基準電位に切り替える。
【００１０】
特許文献１の技術によれば、サブレンジング型ＡＤ変換器１のＡＤ変換中に、入力信号の電位で基準電位出力線１１をプリチャージすることにより、２段目ＡＤ変換器１２によるＡＤ変換を速くすることができる。その結果、サブレンジング型ＡＤ変換器１全体の高速化も実現される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平０５−０９５２８６号公報
【特許文献２】特開２００９−１８２５１３号公報
【特許文献３】特開平１０−０９３４３５号公報
【特許文献４】特開平０７−２１２２３２号公報
【特許文献５】特開平０６−３２６６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１に開示された技術は、入力信号により基準電位出力線１１をプリチャージするため、入力信号が複数のプリチャージ用トラックアンドホールド回路１０に接続される必要がある。そのため、入力信号の入力容量が増大し、前段において、駆動能力の必要なバッファを設ける必要があり、消費電力も増大する。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態にかかるサブレンジング型ＡＤ変換器は、先読回路とスイッチ回路を備える。
【００１５】
先読回路は、アナログの入力信号に対して、上位ＡＤ変換回路により複数の上位ビットが出力される前に、該入力信号に対応する、複数の上位ビットのビット数以下のビット数の複数のビットである先読ビットを取得する。
【００１６】
スイッチ回路は、上位ＡＤ変換回路が複数の上位ビットを出力開始するまでには、先読回路により得られた複数の先読ビットを下位ＡＤ変換回路に出力する一方、上位ＡＤ変換回路が複数の上位ビットを出力開始後には該複数の上位ビットを下位ＡＤ変換回路に出力する。
【００１７】
下位ＡＤ変換回路は、入力信号の複数の下位ビットを得るためのものであり、それに含まれる複数のコンパレータ（下位コンパレータ）は、入力信号の電圧と、スイッチ回路の出力となる複数のビットに基づいて設定された複数段の第２の基準電圧とを比較する。
【００１８】
なお、上記実施の形態のサブレンジング型ＡＤ変換器を方法やシステムに置き換えて表現したものも、本発明の態様としては有効である。
【発明の効果】
【００１９】
一実施の形態のサブレンジング型ＡＤ変換器によれば、サブレンジング型のＡＤ変換を高速化すると共に、消費電力の増大を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態にかかるサブレンジング型ＡＤ変換器を示す図である。
【図２】図１に示すサブレンジング型ＡＤ変換器における先読回路とスイッチ回路を示す図である。
【図３】図１に示すサブレンジング型ＡＤ変換器における上位コンパレータを示す図である。
【図４】図１に示すサブレンジング型ＡＤ変換器における下位コンパレータを示す図である。
【図５】図１に示すサブレンジング型ＡＤ変換器における各信号のタイミングチャートである。
【図６】第２の実施の形態にかかるサブレンジング型ＡＤ変換器を示す図である。
【図７】図６に示すサブレンジング型ＡＤ変換器における先読回路を示す図である。
【図８】図６に示すサブレンジング型ＡＤ変換器における各信号のタイミングチャートである。
【図９】特許文献１に開示されたサブレンジング型ＡＤ変換器を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００２２】
＜第１の実施の形態＞
図１は、第１の実施の形態にかかるサブレンジング型ＡＤ変換器１００を示す。サブレンジング型ＡＤ変換器１００は、トラックアンドホールド回路１１０、上位ＡＤ変換回路２００、下位ＡＤ変換回路３００、先読回路１２０、スイッチ回路１３０を備える。
【００２３】
トラックアンドホールド回路１１０は、アナログの入力信号ＡＩＮに追従して電圧（入力電圧ＶＩＮ）保持する。この入力電圧ＶＩＮは、上位ＡＤ変換回路２００と下位ＡＤ変換回路３００に供される。
【００２４】
上位ＡＤ変換回路２００は、入力信号ＡＩＮの複数の上位ビットを得るものであり、抵抗ラダー２１０、上位コンパレータ群２２０、上位エンコーダ２８０を有する。
【００２５】
抵抗ラダー２１０は、片端に基準電圧の高位電圧ＶＲＴが印加され、他端に基準電圧の低位電圧ＶＲＢが印加される。
【００２６】
上位コンパレータ群２２０は、複数の上位コンパレータ２３０を備える。上位コンパレータ２３０は、片方の入力端子に入力電圧ＶＩＮが入力され、他方の入力端子には、該当する基準電圧（上位基準電圧）が入力されるように、抵抗ラダー２１０の適切な段と接続されている。
【００２７】
上位コンパレータ群２２０は、複数の上位コンパレータ２３０により、入力電圧ＶＩＮと、抵抗ラダー２１０からの複数段の上位基準電圧との比較を行い、複数の比較結果Ｃを得て、上位エンコーダ２８０に出力する。
【００２８】
上位エンコーダ２８０は、上位コンパレータ群２２０からの複数の比較結果Ｃをエンコードして複数のビットを得る。これらのビットは、入力信号ＡＩＮの上位ビットである。
【００２９】
なお、上述した上位ＡＤ変換回路２００の構成は、下記の２点を除き、通常のサブレンジング型ＡＤ変換器における上位ＡＤ変換回路と同様である。
【００３０】
本実施の形態において、上位コンパレータ群２２０における各上位コンパレータ２３０において、出力段のフリップフロップ（以下ＦＦという）に入力される信号Ｓは、先読回路１２０にも出力される。以下、この信号Ｓを「先読信号」という。先読信号Ｓの詳細に関しては、後に上位コンパレータ２３０の構成と共に詳細に説明する。
【００３１】
なお、コンパレータの出力段のＦＦは、該コンパレータによる比較結果を外部に出力するものであり、以下「出力ＦＦ」ともいう。
【００３２】
また、本実施の形態において、上位エンコーダ２８０により得られた複数の上位ビットは、スイッチ回路１３０にも出力される。
【００３３】
先読回路１２０は、上位ＡＤ変換回路２００により複数の上位ビットが出力される前に、入力信号ＡＩＮに対応する複数のビットＰＢを取得してスイッチ回路１３０に出力する。上位ＡＤ変換回路２００により得られたビットを以下「先読ビット」という。
【００３４】
スイッチ回路１３０は、上位ＡＤ変換回路２００の出力と、先読回路１２０の出力を選択的に下位ＡＤ変換回路３００に出力する。
【００３５】
下位ＡＤ変換回路３００は、入力信号ＡＩＮの複数の下位ビットを得るものであり、抵抗ラダー３１０、下位コンパレータ群３２０、下位エンコーダ３８０、セレクタ３９０を有する。
【００３６】
抵抗ラダー３１０は、片端に基準電圧の高位電圧ＶＲＴが印加され、他端に基準電圧の低位電圧ＶＲＢが印加される。
【００３７】
セレクタ３９０は、スイッチ回路１３０から入力された複数のビット（上位ビットまたは先読ビットＰＢ）に基づいて、抵抗ラダー３１０の適切な複数段の電圧を選択して下位コンパレータ群３２０に印加する。これらの電圧は、下位基準電圧である。
【００３８】
下位コンパレータ群３２０は、複数の下位コンパレータ３３０を備える。下位コンパレータ３３０は、片方の入力端子に入力電圧ＶＩＮが入力され、他方の入力端子には、セレクタ３９０を介して該当する基準電圧（下位基準電圧）が入力される。
【００３９】
下位エンコーダ３８０は、複数の下位コンパレータ３３０による比較結果をエンコードして複数のビットを得る。これらのビットは、入力信号ＡＩＮの下位ビットである。
【００４０】
なお、上述した下位ＡＤ変換回路３００の構成は、下記の点を除き、通常のサブレンジング型ＡＤ変換器における下位ＡＤ変換回路と同様である。
【００４１】
通常のサブレンジング型ＡＤ変換器における下位ＡＤ変換回路では、上位ＡＤ変換回路により得られた複数の上位ビットに基づいて複数段の下位基準電圧が設定される。対して、本実施の形態において、下位ＡＤ変換回路３００におけるセレクタ３９０は、上位ＡＤ変換回路２００が上位ビットの出力を開始する前に、先読回路１２０からの先読ビットＰＢをセレクタ３９０に出力する。
【００４２】
すなわち、上位ＡＤ変換回路２００によるＡＤ変換結果（上位ビット）が得られる前に、下位ＡＤ変換回路３００においては、先読ビットＰＢに基づいて下位基準電圧が設定され、その電圧を下位コンパレータ群３２０に印加しプリチャージを行い、上位ＡＤ変換回路２００によるＡＤ変換結果により、下位基準電圧が設定されるのに備える。
【００４３】
図２を参照して、通常のサブレンジング型ＡＤ変換器に備えられていない先読回路１２０とスイッチ回路１３０を説明する。
【００４４】
図２に示すように、先読回路１２０は、上位コンパレータ群２２０からの複数の先読信号Ｓが夫々入力される複数のＦＦ１２２と、先読エンコーダ１２４を備える。
【００４５】
ＦＦ１２２は、先読クロックＣＬＫＡに従って先読信号Ｓをラッチして先読エンコーダ１２４に出力する。
【００４６】
先読エンコーダ１２４は、複数のＦＦ１２２がラッチした信号をエンコードして複数の先読ビットＰＢを得る。
【００４７】
該複数の先読ビットＰＢは、スイッチ回路１３０に出力される。
スイッチ回路１３０は、複数のアナログスイッチ１３２を備え、先読回路１２０からの複数の先読ビットＰＢと、上位エンコーダ２８０からの複数の上位ビットを選択的に出力する。この選択は、クロックＣＬＫＢにより制御される。
【００４８】
図３は、上位コンパレータ群２２０における上位コンパレータ２３０を示す。上位コンパレータ２３０は、スイッチ２３１、コンデンサ２３２、インバータアンプ２３３、スイッチ２３４、出力ＦＦ２３５、スイッチ２４１、コンデンサ２４２、インバータアンプ２４３、スイッチ２４４、ダミーゲート２４５、スイッチ２５１、スイッチ２５２、スイッチ２５３、コンデンサ２５４、コンデンサ２５５を備える。これらのうちの各スイッチは、アナログのスイッチである。
【００４９】
スイッチ２３１は、入力電圧ＶＩＮが印加され、その開閉は、信号Φ１により制御される。スイッチ２４１は、上位基準電圧ＶＲＥＦＨが印加され、その開閉も、信号Φ１により制御される。スイッチ２３１とスイッチ２４１の間には、スイッチ２５１が接続される。スイッチ２５１の開閉は、信号Φ３により制御される。
【００５０】
他のスイッチに関しては、スイッチ２３４とスイッチ２４４の開閉は、信号Φ２により制御され、スイッチ２５２とスイッチ２５３の開閉は、信号Φ４により夫々制御される。
【００５１】
上位コンパレータ２３０の出力段のＦＦとなる出力ＦＦ２３５は、信号Φ５をトリガーにしてラッチ動作を行って、ラッチした信号を比較結果Ｃとして外部に出力する。
【００５２】
前述したように、出力ＦＦ２３５に入力される信号は、先読信号Ｓとして、先読回路１２０にも出力される。
【００５３】
信号Φ１〜信号Φ５のタイミングに関しては、後に詳細に説明する。
なお、図３には、上位コンパレータ２３０の回路構成の一例に過ぎず、上位コンパレータ２３０として、他の構成のコンパレータを用いてもよい。
【００５４】
図４は、下位コンパレータ群３２０における下位コンパレータ３３０を示す。下位コンパレータ３３０は、スイッチ３３１、コンデンサ３３２、インバータアンプ３３３、スイッチ３３４、出力ＦＦ３３５、スイッチ３４１、コンデンサ３４２、インバータアンプ３４３、スイッチ３４４、ダミーゲート３４５、スイッチ３５１、スイッチ３５２、スイッチ３５３、コンデンサ３５４、コンデンサ３５５を備える。
【００５５】
基準電圧として下位基準電圧ＶＲＥＦＬが印加される点と、先読信号Ｓの出力が無い点を除き、下位コンパレータ３３０は、上位コンパレータ２３０と同様の構成であり、ここで詳細な説明を省略する。
【００５６】
図５は、サブレンジング型ＡＤ変換器１００において、入力電圧ＶＩＮのサンプリングの開始から、下位コンパレータ群３２０により比較結果を出力するまでの、各信号を示すタイミングチャートの一例である。
【００５７】
図示のように、タイミングＴ０において、信号Φ１、信号Φ２、信号Φ４がＨｉであり、信号Φ３がＬｏｗであることにより、上位コンパレータ群２２０の各上位コンパレータ２３０は、入力電圧ＶＩＮのサンプリングを開始し、タイミングＴ１にてサンプリングを終了する。
【００５８】
タイミングＴ２において、信号Φ１、信号Φ２、信号Φ４がＬｏｗであり、信号Φ３がＨｉになったことにより、上位コンパレータ群２２０の各上位コンパレータ２３０は、入力電圧ＶＩＮと上位基準電圧の差分の増幅し、比較結果Ｃの判定を開始する。
【００５９】
また、タイミングＴ２において、先読信号Ｓが先読回路１２０に出力され、先読回路１２０は、先読処理を開始する。この先読処理は、夫々の上位コンパレータ２３０内部で増幅中のアナログ信号と基準電圧の差分信号の先読みである。
【００６０】
タイミングＴ３において、先読クロックＣＬＫＡの立上りにより、先読信号Ｓが先読回路１２０の複数のＦＦ１２２に保持され、先読の結果として、先読エンコーダ１２４からの複数の先読ビットＰＢがスイッチ回路１３０に出力される。
【００６１】
タイミングＴ４にて、プリチャージクロックＣＬＫＢの立上りにより、スイッチ回路１３０により、先読回路１２０からの先読ビットＰＢがセレクタ３９０に出力される。セレクタ３９０は、複数の先読ビットＰＢに基づいた下位基準電圧ＶＲＥＦＬを抵抗ラダー３１０から選択する。
【００６２】
タイミングＴ８より、信号Φ１、信号Φ２、信号Φ１３がＬｏｗであり、信号Φ１１、信号Φ１２がＨｉであり、信号Φ１４がＨｉであることにより、下位コンパレータ群３２０の各下位コンパレータ３３０の下位基準電圧のサンプリング容量３４２は、抵抗ラダー３１０の電位によりプリチャージされる。
【００６３】
図示のように、下位コンパレータ群３２０の各下位コンパレータ３３０の下位基準電圧のサンプリング容量３４２のプリチャージの開始（Ｔ８）は、上位エンコーダ２８０から上位ビットが出力されるタイミングより前になっている。
【００６４】
タイミングＴ５において、信号Φ４がＨｉになったため、上位コンパレータ群２２０の各上位コンパレータ２３０では、入力電圧ＶＩＮと上位基準電圧ＶＲＥＦＨの差分がさらに増幅される。
【００６５】
そして、タイミングＴ６において、信号Φ５の立上りにより、上位コンパレータ群２２０の夫々の上位コンパレータ２３０による比較結果Ｃは、夫々の出力ＦＦ２３５から上位エンコーダ２８０に出力される。タイミングＴ７において、セレクタ３９０では、抵抗ラダー３１０の選択が終わる。
【００６６】
タイミングＴ７において、プリチャージクロックＣＬＫＢの立下りにより、スイッチ回路１３０は、セレクタ３９０への接続を先読回路１２０の出力信号（先読ビットＰＢ）から上位エンコーダ２８０の出力信号（上位ビット）に切り替える。
【００６７】
セレクタ３９０は、上位エンコーダ２８０からの上位ビットに応じて再度抵抗ラダー３１０から複数段の下位基準電圧ＶＲＥＦＬを選択し、下位コンパレータ群３２０の夫々の下位コンパレータ３３０の下位基準電圧のサンプリング容量３４２に抵抗ラダー３１０の電圧を充放電する。
【００６８】
タイミングＴ９において、信号Φ１１、信号Φ１２がＬｏｗであり、信号Φ１４がＬｏｗであることにより、各下位コンパレータ３３０の下位基準電圧のサンプリング容量３４２の充放電が終了する。
その後、一般的なアナログデジタル変換器と同様の動作が行われる。
【００６９】
図３のコンパレータでは、入力電圧ＶＩＮと上位基準電圧ＶＲＥＦＨが近い箇所の上位コンパレータ２３０では、比較結果の増幅開始時のインバータアンプ２３３の出力の変動は僅かであり、増幅終了時にはインバータの出力は大きく増幅される。一方、入力電圧ＶＩＮと上位基準電圧ＶＲＥＦＨが開いている箇所の上位コンパレータ２３０では、比較結果の増幅開始時においてもインバータアンプ２３３の出力は大きく増幅される。
【００７０】
先読回路１２０は、この点を利用し、複数の上位コンパレータ２３０のうちの、内部信号の出力が増幅開始時に大きく変動する上位コンパレータ２３０の内部信号（先読信号Ｓ）を用いて、下位ＡＤ変換回路３００で用いられる下位基準電圧の電圧範囲を最終値に近い電圧範囲に決定している。
【００７１】
そして、抵抗ラダー３１０から選択する下位基準電圧を最終値に近い電圧範囲に決定して下位基準電圧を充放電しておくことにより、最終値の電圧で充放電する時の電荷の移動量が少なくなり短時間で下位基準電圧のサンプリング容量３４２を充放電することができる。
【００７２】
このように、本実施の形態のサブレンジング型ＡＤ変換器１００は、下位コンパレータ群３２０における各下位コンパレータ３３０から比較結果Ｃが出力される前に、各下位コンパレータ３３０内部の先読信号Ｓをラッチするエンコードすることにより大よその下位のレンジを推測し、上位ＡＤ変換回路２００の出力（上位ビット）が決まる前に各下位コンパレータ３３０の下位基準電圧のサンプリング容量３４２をプリチャージする。そのため、下位ＡＤ変換回路３００の動作を早め、高速なＡＤ変換を実現することができると共に、入力信号ＡＩＮの入力容量が最小限となり、特許文献１に開示された技術と比較すると、前段におけるバッファアンプ回路の搭載が不要となり、回路規模や消費電力の増大を抑制することができる。また、入力信号ＡＩＮの入力容量がＡＤ変換の高速化を妨げる要因でもあるため、サブレンジング型ＡＤ変換器１００によれば、入力信号ＡＩＮの入力容量を抑制する点も、ＡＤ変換の高速化に貢献している。
【００７３】
なお、サブレンジング型ＡＤ変換器１００において、先読信号Ｓとして、各上位コンパレータ２３０の出力ＦＦ２３５に入力される信号を用いたが、例えば出力ＦＦ２３５の内部の信号を先読信号Ｓとして用いてもよい。
【００７４】
また、サブレンジング型ＡＤ変換器１００に対して、全ての上位コンパレータ２３０が先読信号Ｓを出力するように説明したが、一部の上位コンパレータ２３０からのみ先読信号Ｓが出力されるようにしてもよい。
【００７５】
また、先読回路１２０も、上位ＡＤ変換回路２００が得る上位ビットのビット数と同数の先読ビットＰＢを出力するようにしてもよいし、出力する先読ビットＰＢのビットを、上位ビットより少なくなるように間引いてもよい。
【００７６】
また、例として、サブレンジング型ＡＤ変換器１００が集中サンプリングするものとして説明したが、サブレンジング型ＡＤ変換器１００が分散サンプリングするものであってもよい。
【００７７】
また、例として、下位ＡＤ変換回路３００を１バンクの構成のものとして説明したが、下位ＡＤ変換回路３００は、複数バンクの構成でインターリーブ動作を行うものであってもよい。
【００７８】
＜第２の実施の形態＞
図６は、第２の実施の形態にかかるサブレンジング型ＡＤ変換器４００を示す。サブレンジング型ＡＤ変換器４００について、サブレンジング型ＡＤ変換器１００と異なる点についてのみ説明する。
【００７９】
サブレンジング型ＡＤ変換器４００において、上位ＡＤ変換回路２００の複数の上位コンパレータ２３０から先読信号Ｓが出力されない。この点を除き、サブレンジング型ＡＤ変換器４００の上位ＡＤ変換回路２００とサブレンジング型ＡＤ変換器１００の上位ＡＤ変換回路２００と同様である。
【００８０】
また、サブレンジング型ＡＤ変換器４００において、先読回路１２０の代わりに、先読回路４２０が設けられている。
【００８１】
図示のように、先読回路４２０は、入力電圧ＶＩＮが入力され、複数の先読ビットＰＢをスイッチ回路１３０に出力する。
【００８２】
スイッチ回路１３０及び下位ＡＤ変換回路３００は、サブレンジング型ＡＤ変換器１００におけるスイッチ回路１３０及び下位ＡＤ変換回路３００と夫々同様である。
【００８３】
図７は、先読回路４２０を示す。先読回路４２０は、トラックアンドホールド回路１１０から入力電圧ＶＩＮが入力され、入力電圧ＶＩＮに対応する複数のビット（先読ビットＰＢ）を生成する。図示のように、先読回路４２０は、抵抗ラダー４２１、先読コンパレータ群４２２、複数のＦＦ４２４、先読エンコーダ４２６を備える。
【００８４】
抵抗ラダー４２１は、片端に基準電圧の高位電圧ＶＲＴが印加され、他端に基準電圧の低位電圧ＶＲＢが印加される。
【００８５】
先読コンパレータ群４２２は、複数のコンパレータ（先読コンパレータ）４２３を備える。これらの先読コンパレータ４２３の精度は、上位コンパレータ２３０より低くてもよく、それらの利得段のゲインを、上位コンパレータ２３０の利得段のゲインより低くすることができる。そのため、先読コンパレータ群４２２の入力容量を最小限に抑えられる。
【００８６】
複数のＦＦ４２４は、先読クロックＣＬＫＣに応じて複数の先読コンパレータ４２３による比較結果をラッチし、先読エンコーダ４２６に出力する。
【００８７】
先読エンコーダ４２６は、複数のＦＦ４２４の出力をエンコードして複数の先読ビットＰＢを得て、スイッチ回路１３０に出力する。
【００８８】
すなわち、本実施の形態のサブレンジング型ＡＤ変換器４００において、先読回路４２０は、入力電圧ＶＩＮを先読ビットＰＢのビット数分にＡＤ変換するＡＤ変換回路であり、先読コンパレータ群４２２に含まれる複数の先読コンパレータ４２３は上位コンパレータ２３０より精度を低くすることにより高速に動作をさせ、上位ＡＤ変換回路２００が上位ビットを出力する前に先読ビットＰＢを出力する。
【００８９】
図８は、サブレンジング型ＡＤ変換器４００において、入力電圧ＶＩＮのサンプリングの開始から、下位コンパレータ群３２０により比較結果を出力するまでの、各信号を示すタイミングチャートの一例である。
【００９０】
先読回路４２０では、専用の先読コンパレータ群４２２で上位ＡＤ変換回路２００の上位コンパレータ群２２０より前倒しして入力電圧ＶＩＮを比較することで、時刻Ｔ１３における先読クロックＣＬＫＣの立上りで先読コンパレータ群４２２の出力を先読エンコーダ４２６に入力する。この動作以降に関しては、サブレンジング型ＡＤ変換器４００の基本的な動作は、サブレンジング型ＡＤ変換器１００と同様である。
【００９１】
このように、サブレンジング型ＡＤ変換器４００は、上位ＡＤ変換回路２００の出力（上位ビット）が決まる前に、先読回路４２０により入力電圧ＶＩＮから大よその下位のレンジを推測し、各下位コンパレータ３３０の下位基準電圧のサンプリング容量３４２をプリチャージする。
【００９２】
サブレンジング型ＡＤ変換器４００は、サブレンジング型ＡＤ変換器１００と同様の効果を得ることができる。さらに、先読回路４２０が専用の先読コンパレータ群４２２を使用することと、先読コンパレータ群４２２の各先読コンパレータ４２３が上位コンパレータ２３０より高速に動作させることから、先読ビットＰＢをより早く得、下位コンパレータ群３２０のプリチャージをより早く開始することができ、ひいては、サブレンジング型ＡＤ変換器１００よりもＡＤ変換をより高速化できる。
【００９３】
サブレンジング型ＡＤ変換器４００に関しても、先読回路４２０が得る先読ビットＰＢのビット数が、上位ＡＤ変換回路２００が得る上位ビットのビット数以下の任意のビット数としてもよい。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００９５】
１  サブレンジング型ＡＤ変換器
３  トラックアンドホールド回路
４  １段目ＡＤ変換器
６  抵抗ラダー
９  基準電位スイッチ
１０  プリチャージ用トラックアンドホールド回路
１１  基準電位出力線
１２  ２段目ＡＤ変換器
１００  サブレンジング型ＡＤ変換器
１１０  トラックアンドホールド回路
１２０  先読回路
１２２  フリップフロップ
１２４  先読エンコーダ
１３０  スイッチ回路
１３２  スイッチ
２００  上位ＡＤ変換回路
２１０  抵抗ラダー
２２０  上位コンパレータ群
２３０  上位コンパレータ
２３１  スイッチ
２３２  コンデンサ
２３３  インバータアンプ
２３４  スイッチ
２３５  出力フリップフロップ
２４１  スイッチ
２４２  コンデンサ
２４３  インバータアンプ
２４４  スイッチ
２４５  ダミーゲート
２５１  スイッチ
２５２  スイッチ
２５３  スイッチ
２５４  コンデンサ
２５５  コンデンサ
２８０  上位エンコーダ
３００  下位ＡＤ変換回路
３１０  抵抗ラダー
３２０  下位コンパレータ群
３３０  下位コンパレータ
３３１  スイッチ
３３２  コンデンサ
３３３  インバータアンプ
３３４  スイッチ
３３５  出力ＦＦ
３４１  スイッチ
３４２  コンデンサ
３４３  インバータアンプ
３４４  スイッチ
３４５  ダミーゲート
３５１  スイッチ
３５２  スイッチ
３５３  スイッチ
３５４  コンデンサ
３５５  コンデンサ
３８０  下位エンコーダ
３９０  セレクタ
４００  サブレンジング型ＡＤ変換器
４２０  先読回路
４２１  抵抗ラダー
４２２  先読コンパレータ群
４２３  先読コンパレータ
４２４  ＦＦ
４２６  先読エンコーダ
ＣＬＫＡ  先読クロック
ＣＬＫＢ  プリチャージクロック
ＣＬＫＣ  先読クロック
ＡＩＮ  入力信号
ＶＩＮ  入力電圧
ＶＲＴ  基準電圧の高位電圧
ＶＲＢ  基準電圧の低位電圧
Ｓ  先読信号
Ｃ  比較結果
ＰＢ  先読ビット
ＶＲＥＦＨ  上位基準電圧
ＶＲＥＦＬ  下位基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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