(57)【要約】【課題】半導体チップ搭載領域のサイズを小さくすることが可能な技術を提供することを目的とする。【解決手段】表示装置は、表示領域１１並びに第１及び第２半導体チップ搭載領域３１ａ，３１ｂが設けられた基板１を有する。第１及び第２半導体チップ搭載領域３１ａ，３１ｂに設けられた第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂのチャネル幅は、表示領域１１並びに第１及び第２半導体チップ搭載領域３１ａ，３１ｂ以外に設けられた第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂのチャネル幅よりも小さい。【選択図】図１
2014134647.tif 000002
【特許請求の範囲】
【請求項１】
表示領域及び半導体チップ搭載領域が設けられた基板を有する表示装置であって、
前記表示領域には、
複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子のゲート電極と接続された複数のゲート信号線と、前記複数の半導体スイッチング素子のソース電極と接続された複数のソース信号線とが設けられ、
前記半導体チップ搭載領域には、
半導体チップと接続される出力端子であり、前記複数のゲート信号線及び前記複数のソース信号線と複数の第１及び第２引き出し配線を介してそれぞれ接続された複数の第１出力端子及び複数の第２出力端子が設けられ、
前記表示装置は、
前記表示領域及び前記半導体チップ搭載領域以外の前記基板上に設けられ、共通に印加されるゲート電位に応じて、前記複数のゲート信号線への検査信号の入力を一括制御可能な複数の第１検査用半導体スイッチング素子と、
前記表示領域及び前記半導体チップ搭載領域以外の前記基板上に設けられ、共通に印加されるゲート電位に応じて、前記複数のソース信号線への検査信号の入力を一括制御可能な複数の第２検査用半導体スイッチング素子と、
前記半導体チップ搭載領域内に設けられ、共通に印加されるゲート電位に応じて、前記複数の第１出力端子及び前記複数の第１引き出し配線を介した前記複数のゲート信号線への検査信号の入力を一括制御可能な複数の第１引き出し配線断線検査用半導体スイッチング素子と、
前記半導体チップ搭載領域内に設けられ、共通に印加されるゲート電位に応じて、前記複数の第２出力端子及び前記複数の第２引き出し配線を介した前記複数のソース信号線への検査信号の入力を一括制御可能な複数の第２引き出し配線断線検査用半導体スイッチング素子と
を備え、
各前記第１引き出し配線断線検査用半導体スイッチング素子のチャネル幅は、各前記第１検査用半導体スイッチング素子のチャネル幅よりも小さく、各前記第２引き出し配線断線検査用半導体スイッチング素子のチャネル幅は、各前記第２検査用半導体スイッチング素子のチャネル幅よりも小さい、表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記複数のゲート信号線と、前記複数の第１検査用半導体スイッチング素子を介して接続された第１検査用信号線と、
前記複数のソース信号線と、前記複数の第２検査用半導体スイッチング素子を介して接続された第２検査用信号線と、
前記複数のゲート信号線と、前記複数の第１引き出し配線断線検査用半導体スイッチング素子及び前記複数の第１引き出し配線を介して接続された第１引き出し配線断線検査用信号線と、
前記複数のソース信号線と、前記複数の第２引き出し配線断線検査用半導体スイッチング素子及び前記複数の第２引き出し配線を介して接続された第２引き出し配線断線検査用信号線と
をさらに備え、
第１引き出し配線断線検査用信号線の配線幅は、前記第１検査用信号線の配線幅よりも小さく、第２引き出し配線断線検査用信号線の配線幅は、前記第２検査用信号線の配線幅よりも小さい、表示装置。
【請求項３】
請求項１または請求項２に記載の表示装置であって、
前記表示装置において画像を表示する際には、前記複数の第１及び第２検査用半導体スイッチング素子、並びに、前記複数の第１及び第２引き出し配線断線検査用半導体スイッチング素子のいずれにも、オフ電圧のゲート電位が印加される、表示装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の表示装置についての検査方法であって、
（ａ）前記表示領域に設けられた前記半導体スイッチング素子のオン電圧とオフ電圧とを交互に印加する検査信号を、前記複数の第１検査用半導体スイッチング素子から前記ゲート信号線に入力して、前記複数の第１及び第２検査用半導体スイッチング素子を用いた検査を行う工程と、
（ｂ）前記表示領域に設けられた前記半導体スイッチング素子のオン電圧を継続的に印加する検査信号を、前記複数の第１引き出し配線断線検査用半導体スイッチング素子から前記ゲート信号線に入力して、前記複数の第１及び第２引き出し配線断線検査用半導体スイッチング素子を用いた検査を行う工程と
を備える、表示装置の検査方法。
【請求項５】
表示領域及び半導体チップ搭載領域が設けられた基板を有する表示装置であって、
前記表示領域には、
複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子のゲート電極と接続された複数のゲート信号線と、前記複数の半導体スイッチング素子のソース電極と接続された複数のソース信号線とが設けられ、
前記半導体チップ搭載領域には、
半導体チップと接続される出力端子であり、前記複数のゲート信号線及び前記複数のソース信号線と複数の第１及び第２引き出し配線を介してそれぞれ接続された複数の第１出力端子及び複数の第２出力端子が設けられるともに、前記複数の第１及び第２出力端子とそれぞれ電気的に接続された複数の第１及び第２検査端子が、前記複数の第１及び第２出力端子に関して前記複数の第１及び第２引き出し配線と逆方向にそれぞれ設けられ、
前記複数の第１検査端子の少なくとも一部分は、前記逆方向以外の第１所定方向に配列され、前記複数の第２検査端子の少なくとも一部分は、前記逆方向以外の第２所定方向に配列されており、
前記表示装置は、
前記表示領域及び前記半導体チップ搭載領域以外の前記基板上に設けられ、共通に印加されるゲート電位に応じて、前記複数のゲート信号線への検査信号の入力を一括制御可能な複数の第１検査用半導体スイッチング素子と、
前記表示領域及び前記半導体チップ搭載領域以外の前記基板上に設けられ、共通に印加されるゲート電位に応じて、前記複数のソース信号線への検査信号の入力を一括制御可能な複数の第２検査用半導体スイッチング素子と
を備える、表示装置。
【請求項６】
請求項５に記載の表示装置であって、
断面視の高さ方向において前記複数の第１及び第２検査端子の上端の位置が同一である、表示装置。
【請求項７】
請求項５または請求項６に記載の表示装置であって、
前記複数の第１及び第２出力端子のうち任意の隣り合う二つの出力端子に関し、一方の出力端子と、これと電気的に接続された前記検査端子との間に対応する隣接位置に、他方の出力端子が位置する、表示装置。
【請求項８】
請求項５乃至請求項７のいずれかに記載の表示装置についての検査方法であって、
（ａ）前記表示領域に設けられた前記半導体スイッチング素子のオン電圧とオフ電圧とを交互に印加する検査信号を、前記複数の第１検査用半導体スイッチング素子から前記ゲート信号線に入力して、前記複数の第１及び第２検査用半導体スイッチング素子を用いた検査を行う工程と、
（ｂ）前記複数の第１検査端子の前記第１所定方向に配列された前記少なくとも一部分に、これらを跨ぐ一の第１検査針を同時に接続させて、当該第１検査針から前記複数の第１引き出し配線を介して前記複数のゲート信号線に検査信号を一括入力するとともに、前記複数の第２検査端子の前記第２所定方向に配列された前記少なくとも一部分に、これらを跨ぐ一の第２検査針を同時に接続させて、当該第２検査針から前記複数の第２引き出し配線を介して前記複数のソース信号線に検査信号を一括入力することによって検査を行う工程と
を備える、表示装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体スイッチング素子が設けられた表示装置と、その検査方法に関するものである。
【背景技術】
【０００２】
表示装置が備える表示パネルの画素の点灯／非点灯によって、表示パネルの表示領域に設けられた半導体スイッチング素子のゲート信号線及びソース信号線の断線や画素の欠陥等を検査する手法が知られている。この検査手法の一つとして、検査用端子に検査針を接触させてから、複数のゲート信号線及びソース信号線への検査信号の入力を、それらと接続された複数の検査用半導体スイッチング素子によって一括制御することにより、複数のゲート信号線及びソース信号線を一括して検査する手法が知られている。
【０００３】
このような一括検査の手法によれば、複数のゲート信号線及びソース信号線の端子を個別にプローブする検査手法と異なり、表示パネルの解像度及び半導体チップの設計（例えばバンプ数など）の影響を検査装置が受けずに済むので、汎用的かつ安価な検査を実現することができる。
【０００４】
なお、上記検査手法では、従来、半導体チップが搭載される半導体チップ搭載領域に、上記複数の検査用半導体スイッチング素子などを含む点灯検査回路が設けられていた。しかしながら、半導体チップの小型化及び表示パネルの狭額縁化に伴い、半導体チップ搭載領域のサイズを小さくすることが必要になったことから、点灯検査回路を複数に分割して、それらを半導体チップ搭載領域以外の領域に設けることが考えられた。
【０００５】
しかし今度は、半導体チップ搭載領域と表示領域との間を接続する引き出し配線の断線を検査することができなくなるという問題が生じた。そこで、この問題を解決するために、引き出し配線の断線を検査することだけを目的とした検査回路を、半導体チップ搭載領域に設ける手法が提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１５４１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、半導体チップは小型化傾向にあり、例えば、半導体チップの二つの長辺の一方に設けられた複数の出力バンプと、当該長辺の他方に設けられた入力バンプとの間の距離（半導体チップの短辺の長さ）が短くなってきている。この傾向は、表示パネルの狭額縁化の実現にとって好ましいといえる。
【０００８】
ただし、表示パネルの狭額縁化を実現するためには、半導体チップだけでなく、半導体チップが搭載される上記半導体チップ搭載領域のサイズも小さく（特に入力バンプ及び出力バンプと接続される入力端子及び出力端子の間の距離を短く）する必要がある。しかしながら、通常、半導体チップ搭載領域には、入力バンプ端子同士を結線する配線などの様々な配線及び回路がすでに設けられていることから、特許文献１のような引き出し配線を検査するための検査回路を工夫せずに半導体チップ搭載領域に設けると、当該半導体チップ搭載領域のサイズを小さすることができなくなると考えられる。
【０００９】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体チップ搭載領域のサイズを小さくすることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る表示装置は、表示領域及び半導体チップ搭載領域が設けられた基板を有する表示装置である。前記表示領域には、複数の半導体スイッチング素子と、前記複数の半導体スイッチング素子のゲート電極と接続された複数のゲート信号線と、前記複数の半導体スイッチング素子のソース電極と接続された複数のソース信号線とが設けられている。前記半導体チップ搭載領域には、半導体チップと接続される出力端子であり、前記複数のゲート信号線及び前記複数のソース信号線と複数の第１及び第２引き出し配線を介してそれぞれ接続された複数の第１出力端子及び複数の第２出力端子が設けられている。前記表示装置は、前記表示領域及び前記半導体チップ搭載領域以外の前記基板上に設けられ、共通に印加されるゲート電位に応じて、前記複数のゲート信号線への検査信号の入力を一括制御可能な複数の第１検査用半導体スイッチング素子と、前記表示領域及び前記半導体チップ搭載領域以外の前記基板上に設けられ、共通に印加されるゲート電位に応じて、前記複数のソース信号線への検査信号の入力を一括制御可能な複数の第２検査用半導体スイッチング素子とを備える。また、前記表示装置は、前記半導体チップ搭載領域内に設けられ、共通に印加されるゲート電位に応じて、前記複数の第１出力端子及び前記複数の第１引き出し配線を介した前記複数のゲート信号線への検査信号の入力を一括制御可能な複数の第１引き出し配線断線検査用半導体スイッチング素子と、前記半導体チップ搭載領域内に設けられ、共通に印加されるゲート電位に応じて、前記複数の第２出力端子及び前記複数の第２引き出し配線を介した前記複数のソース信号線への検査信号の入力を一括制御可能な複数の第２引き出し配線断線検査用半導体スイッチング素子とをさらに備える。各前記第１引き出し配線断線検査用半導体スイッチング素子のチャネル幅は、各前記第１検査用半導体スイッチング素子のチャネル幅よりも小さく、各前記第２引き出し配線断線検査用半導体スイッチング素子のチャネル幅は、各前記第２検査用半導体スイッチング素子のチャネル幅よりも小さい。
【発明の効果】
【００１１】
本発明によれば、複数の第１及び第２引き出し配線断線検査用半導体スイッチング素子のチャネル幅を縮小することができるので、それらのサイズを小さくすることができる。したがって、複数の第１及び第２引き出し配線断線検査用半導体スイッチング素子が設けられた半導体チップ搭載領域のサイズを小さくすることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る表示装置の構成を示す回路図である。
【図２】実施の形態１に係る表示装置の検査方法を示す図である。
【図３】実施の形態２に係る表示装置の構成を示す拡大平面図である。
【図４】実施の形態３に係る表示装置の構成を示す回路図である。
【図５】実施の形態４に係る表示装置の構成を示す拡大平面図である。
【図６】実施の形態５に係る表示装置の構成を示す拡大平面図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置（表示パネル）の構成を示す回路図である。なお、図１に示される本実施の形態１に係る表示装置の各構成要素の符号は、他の実施の形態に係る表示装置において同一または類似する構成要素についても付すものとする。
【００１４】
図１に示されるように、本実施の形態１に係る表示装置は、破線で示される表示領域１１及び半導体チップ搭載領域（ここでは第１及び第２半導体チップ搭載領域３１ａ，３１ｂ）が設けられた基板１と、二点鎖線で示されるゲート駆動回路３２ａ及びソース駆動回路３２ｂとを備えて構成されている。
【００１５】
表示領域１１には、マトリクス状に配列された複数の半導体スイッチング素子（ここでは複数の表示用ＴＦＴ（Thin Film Transistor）１２）と、複数の表示用ＴＦＴ１２のゲート電極と接続された複数のゲート信号線１３と、複数の表示用ＴＦＴ１２のソース電極と接続された複数のソース信号線１４とが設けられている。なお、複数のゲート信号線１３は、Ｘ方向に延在され、かつ、Ｙ方向に配列されており、複数のソース信号線１４は、Ｙ方向に延在され、かつ、Ｘ方向に配列されている。
【００１６】
第１半導体チップ搭載領域３１ａは、半導体チップ（ここではゲート駆動回路３２ａ）が搭載される領域である。この第１半導体チップ搭載領域３１ａには、ゲート駆動回路３２ａの出力バンプ（図示せず）と接続される複数の第１出力端子３３ａと、ゲート駆動回路３２ａの入力バンプ（図示せず）と接続される複数の第１入力端子３４ａと、後述する第１引き出し配線断線検査回路３５ａとが設けられている。
【００１７】
図１に示されるように、複数の第１出力端子３３ａは、第１引き出し配線５１ａを介して表示領域１１の複数のゲート信号線１３とそれぞれ接続されており、複数の第１入力端子３４ａは、駆動回路７１と電気的に接続されている。
【００１８】
このような構成により、駆動回路７１は、複数の第１入力端子３４ａを介してゲート駆動回路３２ａに駆動信号を出力し、ゲート駆動回路３２ａは、当該駆動信号に応じて、複数の第１出力端子３３ａ及び第１引き出し配線５１ａなどを介して複数の表示用ＴＦＴ１２を制御（駆動）するものとなっている。
【００１９】
次に、第２半導体チップ搭載領域３１ｂについて説明する。この第２半導体チップ搭載領域３１ｂは、半導体チップ（ここではソース駆動回路３２ｂ）が搭載される領域である。この第２半導体チップ搭載領域３１ｂには、上述の第１半導体チップ搭載領域３１ａと同様に、ソース駆動回路３２ｂの出力バンプ（図示せず）と接続される複数の第２出力端子３３ｂと、ソース駆動回路３２ｂの入力バンプ（図示せず）と接続される複数の第２入力端子３４ｂと、後述する第２引き出し配線断線検査回路３５ｂとが設けられている。
【００２０】
図１に示されるように、複数の第２出力端子３３ｂは、第２引き出し配線５１ｂを介して表示領域１１の複数のソース信号線１４とそれぞれ接続されており、複数の第２入力端子３４ｂは、駆動回路７１と電気的に接続されている。
【００２１】
このような構成により、駆動回路７１は、複数の第２入力端子３４ｂを介してソース駆動回路３２ｂに駆動信号を出力し、ソース駆動回路３２ｂは、当該駆動信号に応じて、複数の第２出力端子３３ｂ及び第２引き出し配線５１ｂなどを介して複数の表示用ＴＦＴ１２を制御（駆動）するものとなっている。
【００２２】
以上のような本実施の形態１に係る表示装置によれば、ゲート駆動回路３２ａ及びソース駆動回路３２ｂが、駆動回路７１からの駆動信号に応じて、表示領域１１に設けられた複数の表示用ＴＦＴ１２を制御（駆動）する。これにより、本実施の形態１に係る表示装置は、表示領域１１において所望の画像を表示することが可能となっている。
【００２３】
さて、この表示装置（表示パネル）は、上述の第１及び第２引き出し配線断線検査回路３５ａ，３５ｂを第１及び第２半導体チップ搭載領域３１ａ，３１ｂ内にて備えるだけでなく、第１及び第２点灯検査回路６１ａ，６１ｂを、表示領域１１並びに第１及び第２半導体チップ搭載領域３１ａ，３１ｂ以外の基板１上にて備えている。
【００２４】
これら検査回路６１ａ，６１ｂ，３５ａ，３５ｂについて簡単に説明すると、第１及び第２点灯検査回路６１ａ，６１ｂは、表示領域１１に設けられた上述の複数のゲート信号線１３及びソース信号線１４の断線や短絡、画素の欠陥（輝点、黒点）や表示ムラ等の検査を行うことが可能となっている。一方、第１及び第２引き出し配線断線検査回路３５ａ，３５ｂは、表示領域１１と第１及び第２半導体チップ搭載領域３１ａ，３１ｂとをそれぞれ接続する上述の第１及び第２引き出し配線５１ａ，５１ｂについて、断線等の検査を行うことが可能となっている。次に、第１及び第２点灯検査回路６１ａ，６１ｂ、並びに、第１及び第２引き出し配線断線検査回路３５ａ，３５ｂの詳細について、この順に説明する。
【００２５】
＜第１点灯検査回路６１ａ＞
表示領域１１よりも＋Ｘ側に設けられた第１点灯検査回路６１ａは、Ｙ方向に延設された部分及びＸ方向に延設された部分を有する一本のＬ字形状の検査用信号線ＬＴＳＷと、Ｙ方向に延設された二本の検査用信号線ＬＴＧＯ，ＬＴＧＥと、Ｙ方向に配列された複数の第１検査用半導体スイッチング素子（ここでは複数の第１検査用ＴＦＴ６１１ａ）とを備えて構成されている。
【００２６】
検査用信号線ＬＴＳＷのＹ方向に延設された部分は、端子ＴＳＷと接続されるとともに、複数の第１検査用ＴＦＴ６１１ａのゲート電極と共通に接続されている。
【００２７】
第１検査用信号線である検査用信号線ＬＴＧＯは、端子ＴＧＯと接続されるとともに、表示領域１１の複数のゲート信号線１３のうち上側（＋Ｙ側）から奇数番目に配置されたゲート信号線１３と、第１検査用ＴＦＴ６１１ａを介して接続されている。
【００２８】
第１検査用信号線である検査用信号線ＬＴＧＥは、端子ＴＧＥと接続されるとともに、表示領域１１の複数のゲート信号線１３のうち上側（＋Ｙ側）から偶数番目に配置されたゲート信号線１３と、第１検査用ＴＦＴ６１１ａを介して接続されている。
【００２９】
複数の第１検査用ＴＦＴ６１１ａは、端子ＴＳＷ（検査用信号線ＬＴＳＷ）から共通に印加されるゲート電位に応じて、端子ＴＧＯ，ＴＧＥ（検査用信号線ＬＴＧＯ，ＬＴＧＥ）から複数のゲート信号線１３への検査信号の入力（非入力）を一括制御可能となっている。なお、以上で説明した構成は一例であってこれに限ったものではなく、第１点灯検査回路６１ａの構成要素の数、向き及び形状などは適宜変更してもよい。
【００３０】
＜第２点灯検査回路６１ｂ＞
表示領域１１よりも＋Ｙ側に設けられた第２点灯検査回路６１ｂは、上述のＬ字形状の検査用信号線ＬＴＳＷと、Ｙ方向に延設された部分及びＸ方向に延設された部分を有するＬ字形状の三本の検査用信号線ＬＴＳＲ，ＬＴＳＧ，ＬＴＳＢと、Ｘ方向に配列された複数の第２検査用半導体スイッチング素子（ここでは複数の第２検査用ＴＦＴ６１１ｂ）とを備えて構成されている。
【００３１】
検査用信号線ＬＴＳＷのＸ方向に延設された部分は、複数の第２検査用ＴＦＴ６１１ｂのゲート電極と共通に接続されている。これだけでなく、上述したように、検査用信号線ＬＴＳＷのＹ方向に延設された部分は、複数の第１検査用ＴＦＴ６１１ａのゲート電極と共通に接続されていることから、検査用信号線ＬＴＳＷは、複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂに、共通のゲート電位を印加することが可能となっている。
【００３２】
第２検査用信号である検査用信号線ＬＴＳＲは、端子ＴＳＲと接続されるとともに、表示領域１１の複数のソース信号線１４のうち赤色画素に関するソース信号線１４と、第２検査用ＴＦＴ６１１ｂを介して接続されている。
【００３３】
第２検査用信号である検査用信号線ＬＴＳＧは、端子ＴＳＧと接続されるとともに、表示領域１１の複数のソース信号線１４のうち緑色画素に関するソース信号線１４と、第２検査用ＴＦＴ６１１ｂを介して接続されている。
【００３４】
第２検査用信号である検査用信号線ＬＴＳＢは、端子ＴＳＢと接続されるとともに、表示領域１１の複数のソース信号線１４のうち青色画素に関するソース信号線１４と、第２検査用ＴＦＴ６１１ｂを介して接続されている。
【００３５】
複数の第２検査用ＴＦＴ６１１ｂは、端子ＴＳＷ（検査用信号線ＬＴＳＷ）から共通に印加されるゲート電位に応じて、端子ＴＳＲ，ＴＳＧ，ＴＳＢ（検査用信号線ＬＴＳＲ，ＬＴＳＧ，ＬＴＳＢ）から複数のソース信号線１４への検査信号の入力（非入力）を一括制御可能となっている。なお、以上で説明した構成は一例であってこれに限ったものではなく、第２点灯検査回路６１ｂの構成要素の数、向き及び形状などは適宜変更してもよい。
【００３６】
以上のような第１及び第２点灯検査回路６１ａ，６１ｂによれば、オン電圧のゲート電位を端子ＴＳＷに印加した場合には、複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂが一括してオン状態となる。この場合には、端子ＴＧＯ，ＴＧＥから奇数番目，偶数番目のゲート信号線１３に検査信号をそれぞれ入力することが可能となり、かつ、端子ＴＳＲ，ＴＳＧ，ＴＳＢから赤色画素、緑色画素、青色画素のソース信号線１４に検査信号をそれぞれ入力することが可能となる。したがって、多くのゲート信号線１３及びソース信号線１４に検査信号を一括して入力した場合に、所望の画素が点灯するか否かに着目することにより、当該ゲート信号線１３及びソース信号線１４の断線や短絡、画素の欠陥（輝点、黒点）や表示ムラ等を検査することが可能となる。
【００３７】
＜第１引き出し配線断線検査回路３５ａ＞
第１半導体チップ搭載領域３１ａに設けられた第１引き出し配線断線検査回路３５ａは、Ｘ方向に延設された二本の検査用信号線ＬＯＳＷ，ＬＯＣＧと、Ｘ方向に配列された複数の第１引き出し配線断線検査用半導体スイッチング素子（ここでは複数の第１引き出し配線断線検査用ＴＦＴ３５１ａ）とを備えて構成されている。
【００３８】
検査用信号線ＬＯＳＷは、端子ＯＳＷと接続されるとともに、複数の第１引き出し配線断線検査用ＴＦＴ３５１ａのゲート電極と共通に接続されている。
【００３９】
第１引き出し配線断線検査用信号線である検査用信号線ＬＯＣＧは、端子ＯＣＧと接続されるとともに、複数の第１引き出し配線断線検査用ＴＦＴ３５１ａ、複数の第１出力端子３３ａ及び複数の第１引き出し配線５１ａを介して、複数のゲート信号線１３と接続されている。
【００４０】
複数の第１引き出し配線断線検査用ＴＦＴ３５１ａは、端子ＯＳＷ（検査用信号線ＬＯＳＷ）から共通に印加されるゲート電位に応じて、端子ＯＣＧ（検査用信号線ＬＯＣＧ）から複数の第１出力端子３３ａ及び複数の第１引き出し配線５１ａを介した複数のゲート信号線１３への検査信号の入力（非入力）を一括制御可能となっている。なお、以上で説明した構成は一例であってこれに限ったものではなく、第１引き出し配線断線検査回路３５ａの構成要素の数、向き及び形状などは適宜変更してもよい。
【００４１】
＜第２引き出し配線断線検査回路３５ｂ＞
第２半導体チップ搭載領域３１ｂに設けられた第２引き出し配線断線検査回路３５ｂは、Ｘ方向に延設された二本の検査用信号線ＬＯＳＷ，ＬＯＣＳと、Ｘ方向に配列された複数の第２引き出し配線断線検査用半導体スイッチング素子（ここでは複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂ）とを備えて構成されている。
【００４２】
検査用信号線ＬＯＳＷは、端子ＯＳＷと接続されるとともに、複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂのゲート電極と共通に接続されている。
【００４３】
第２引き出し配線断線検査用信号線である検査用信号線ＬＯＣＳは、端子ＯＣＳと接続されるとともに、複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂ、複数の第２出力端子３３ｂ及び複数の第２引き出し配線５１ｂを介して、複数のソース信号線１４と接続されている。
【００４４】
複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂは、端子ＯＳＷ（検査用信号線ＬＯＳＷ）から共通に印加されるゲート電位に応じて、端子ＯＣＳ（検査用信号線ＬＯＣＳ）から複数の第２出力端子３３ｂ及び複数の第２引き出し配線５１ｂを介した複数のソース信号線１４への検査信号の入力（非入力）を一括制御可能となっている。なお、以上で説明した構成は一例であってこれに限ったものではなく、第２引き出し配線断線検査回路３５ｂの構成要素の数、向き及び形状などは適宜変更してもよい。
【００４５】
以上のような第１及び第２引き出し配線断線検査回路３５ａ，３５ｂによれば、オン電圧のゲート電位を二つの端子ＯＳＷに印加した場合には、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂが一括してオン状態となる。この場合には、端子ＯＣＧから複数の第１引き出し配線５１ａを介して複数のゲート信号線１３に検査信号を入力することが可能となり、かつ、端子ＯＣＳから複数の第２引き出し配線５１ｂを介して複数のソース信号線１４に検査信号を入力することが可能となる。したがって、多くの第１及び第２引き出し配線５１ａ，５１ｂに検査信号を一括して入力した場合に、表示領域１１の一端から他端に跨る輝線（ノーマリーホワイトの場合）が有るか否かに着目することにより、当該第１及び第２引き出し配線５１ａ，５１ｂに断線があるか否かを検査することが可能となる。
【００４６】
＜検査時の駆動条件＞
本実施の形態１では、第１及び第２引き出し配線断線検査回路３５ａ，３５ｂを用いた検査時において、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂの駆動条件（制御条件）を工夫することにより、第１及び第２引き出し配線断線検査回路３５ａ，３５ｂのサイズを縮小することが可能となっている。以下、このことを、第１及び第２点灯検査回路６１ａ，６１ｂを用いた検査と比較して詳細に説明する。
【００４７】
なお、以下においては、第１及び第２点灯検査回路６１ａ，６１ｂを用いた検査、すなわち複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂを用いた検査を「一括駆動表示検査」と呼ぶとともに、第１及び第２引き出し配線断線検査回路３５ａ，３５ｂを用いた検査、すなわち複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂを用いた検査を、「引き出し配線断線検査」と呼ぶ。
【００４８】
図２（ａ）及び図２（ｂ）は、一括駆動表示検査時における、複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂの駆動条件（制御条件）を示す図であり、図２（ｃ）及び図２（ｄ）は、引き出し配線断線検査時における、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂの駆動条件（制御条件）を示す図である。なお、図２（ａ）及び図２（ｂ）に示される一括駆動表示検査と、図２（ｃ）及び図２（ｄ）に示される引き出し配線断線検査とは別々に行われる。
【００４９】
以下、説明を容易にするため、端子ＴＳＷに入力する検査信号を、検査信号ＴＳＷと記載し、端子ＴＧＯ，ＴＧＥ，ＴＳＲ，ＴＳＧ，ＴＳＢ，Ｖｃｏｍ，ＯＳＷ，ＯＣＧ，ＯＣＳに入力する検査信号についても同様に記載する。
【００５０】
図２（ａ）及び図２（ｂ）に示すように、一括駆動表示検査における検査信号の駆動周波数や電圧などは、製品使用時の駆動条件をベースとして設定されている。具体的には、端子ＴＳＷに、図２（ａ）に示す定常的なオン電圧を印加することにより、複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂを継続的かつ一括的にオン状態にする。
【００５１】
そして、表示用ＴＦＴ１２のオン電圧とオフ電圧とを交互に印加する検査信号ＴＧＯ，ＴＧＥを、上記オン状態の複数の第１検査用ＴＦＴ６１１ａからゲート信号線１３に入力することにより、上記一括駆動表示検査を行う。ここで、オン電圧の周波数、並びに、オン電圧及びオフ電圧の値は、上述したように製品使用時の条件と同等になるように設定されている。この場合、通常、オン電圧の期間よりもオフ電圧の期間のほうが長く設定されることになる。
【００５２】
また、上記オン状態の複数の第２検査用ＴＦＴ６１１ｂからソース信号線１４に入力される検査信号ＴＳＲ，ＴＳＧ，ＴＳＢについては、図２（ｂ）に示すように複数の第１検査用ＴＦＴ６１１ａからゲート信号線１３に入力する検査信号ＴＧＯ，ＴＧＥに応じて設定される。ＴＧＯがオンのとき、ＴＳＲは正極性（Ｖｃｏｍよりも高電位）、ＴＳＧ及びＴＳＢは負極性（Ｖｃｏｍよりも低電位）であり、ＴＧＥがオンのとき、ＴＳＲは負極性、ＴＳＧ及びＴＳＢは正極性である。したがって、擬似的にドット反転駆動された表示を検査することができる。
【００５３】
一方、図２（ｃ）及び図２（ｄ）に示すように、引き出し配線断線検査における検査信号の駆動周波数や電圧などは、製品使用時の駆動条件をベースとしていない。具体的には、端子ＯＳＷに、図２（ｃ）に示す定常的なオン電圧を印加することにより、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂを継続的かつ一括的にオン状態にする。
【００５４】
そして、表示用ＴＦＴ１２のオン電圧を継続的に印加する検査信号ＯＣＧを、上記オン状態の複数の第１引き出し配線断線検査用ＴＦＴ３５１ａからゲート信号線１３に入力することにより、上記引き出し配線断線検査を行う。つまり、ゲート信号線１３に入力する検査信号ＯＣＧは、オン電圧の期間のみが存在するように設定されている。
【００５５】
これにより、引き出し配線断線検査時には、複数の第１引き出し配線断線検査用ＴＦＴ３５１ａからゲート信号線１３を介して表示用ＴＦＴ１２に入力される信号がＤＣ信号（直流信号）になるので、複数の第１引き出し配線断線検査用ＴＦＴ３５１ａの充電能力をケアする必要がなくなる。したがって、複数の第１引き出し配線断線検査用ＴＦＴ３５１ａのチャネル幅を縮小することができる。具体的には、各第１引き出し配線断線検査用ＴＦＴ３５１ａのチャネル幅を、各第１検査用ＴＦＴ６１１ａのチャネル幅よりも小さくすることができる。
【００５６】
また、上述のような検査信号ＯＣＧの入力により、表示領域１１に設けられた表示用ＴＦＴ１２の充電期間が延びる（充電期間が継続する）ので、ソース信号線１４に接続されている複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂの充電能力を下げることができる。したがって、複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂのチャネル幅を縮小することができる。具体的には、各第２引き出し配線断線検査用ＴＦＴ３５１ｂのチャネル幅を、各第２検査用ＴＦＴ６１１ｂのチャネル幅よりも小さくすることができる。
【００５７】
さらに、ソース信号線１４に接続されている複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂのゲート電極へのオン電圧を高く設定すること、ゲート信号線１３のオン電圧を高く設定すること、または、ソース信号の周波数を低く設定することが好ましい。この場合には、上述と同様の効果が得られ、ソース信号線１４に接続されている複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂのチャネル幅を縮小することができる。
【００５８】
以上をまとめると、本実施の形態１に係る表示装置及びその検査方法によれば、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂのチャネル幅を縮小することができるので、それらのサイズを小さくすることができる。したがって、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂが設けられた第１及び第２半導体チップ搭載領域３１ａ，３１ｂのサイズを小さくすることが可能となる。
【００５９】
また、引き出し配線断線検査時において、第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂがオフ状態となるように端子ＴＳＷにオフ電圧のゲート電位を印加する（図示なし）。同様に、一括駆動表示検査時においては、第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂがオフ状態となるように端子ＯＳＷにオフ電圧のゲート電位を印加する（図示なし）。これにより、各検査時において、適切でないＴＦＴを介して短絡や電流漏れを起こすのを防ぐことができる。
【００６０】
＜実施の形態２＞
本発明の実施の形態２は、上述した実施の形態１を基本構成とした変形例である。
【００６１】
上述したように、引き出し配線断線検査においては、表示領域１１の一端から他端に跨る輝線（ノーマリーホワイトの場合）が有るか否かに注目するのであって、表示領域１１の画素表示に表示ムラがあるか否かに着目するのではない。すなわち、第１及び第２引き出し配線断線検査回路３５ａ，３５ｂにおいては、抵抗分布起因による表示パネル面内のムラをケアする必要はない。
【００６２】
そこで、本実施の形態２においては、検査用信号線ＬＯＣＧ，ＬＯＣＳの配線幅を縮小している。具体的には、第１引き出し配線断線検査用信号線である検査用信号線ＬＯＣＧの配線幅が、第１検査用信号線である検査用信号線ＬＴＧＯ，ＬＴＧＥの配線幅よりも小さく構成されている。また、第２引き出し配線断線検査用信号線である検査用信号線ＬＯＣＳの配線幅が、第２検査用信号線である検査用信号線ＬＴＳＲ，ＬＴＳＧ，ＬＴＳＢの配線幅よりも小さく構成されている。
【００６３】
このように構成された本実施の形態２に係る表示装置によれば、検査用信号線ＬＯＣＧ，ＬＯＣＳのサイズを小さくすることができるので、これらが設けられた第１及び第２半導体チップ搭載領域３１ａ，３１ｂのサイズをさらに小さくすることが可能となる。
【００６４】
ここで、図３（ａ）及び図３（ｂ）に、本実施の形態２に係る第１及び第２半導体チップ搭載領域３１ａ，３１ｂの拡大平面図を示す。ここでは、配線間隔をなるべく短くするために、複数の第１及び第２出力端子３３ａ，３３ｂは、Ｘ方向に沿って千鳥状に配列されている。
【００６５】
さて、図３（ａ）及び図３（ｂ）において、同一層の金属膜から構成される配線については同一のハッチングを付与し、異なる層の金属膜から構成される配線については異なるハッチングを付与している。例えば、第１引き出し配線５１ａ及び検査用信号線ＬＯＳＷは、検査用信号線ＬＯＣＧ，ＬＯＣＳなどと異なる層の金属膜から構成されていることを意味する。なお、異なる層の金属膜から構成された信号線同士は、例えばコンタクトプラグなどからなる変換部７６によって電気的に接続されている。
【００６６】
ここで、上述した第１及び第２引き出し配線断線検査回路３５ａ，３５ｂは、一本の検査用信号線ＬＯＣＧ，ＬＯＣＳをそれぞれ備えている。したがって、図３（ａ）及び図３（ｂ）に示されるように、表示用ＴＦＴ１２、第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂ、第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂのソース電極及びドレイン電極、第２引き出し配線５１ｂ、並びに、検査用信号線ＬＯＣＧ，ＬＯＣＳを、同一層の金属膜から構成するものであってもよい。このように構成した場合には、第１及び第２半導体チップ搭載領域３１ａ，３１ｂにおける変換部７６の数を抑制することができるので、第１及び第２半導体チップ搭載領域３１ａ，３１ｂのサイズをさらに小さくすることが可能となる。
【００６７】
＜実施の形態３＞
本発明の実施の形態３は、上述した実施の形態１または２を基本構成とした変形例である。図４は、本実施の形態３に係る表示装置（表示パネル）の構成を示す回路図である。図４に示されるように本実施の形態３では、オフ電圧用端子３６ａ，３６ｂが、第１半導体チップ搭載領域３１ａに設けられている。
【００６８】
オフ電圧用端子３６ａは、上述した検査用信号線ＬＴＳＷと接続されており、当該検査用信号線ＬＴＳＷを介して、複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂに、共通のゲート電位を印加することが可能となっている。
【００６９】
オフ電圧用端子３６ｂは、第１半導体チップ搭載領域３１ａの検査用信号線ＬＯＳＷと端子ＯＳＷを介して接続されており、当該検査用信号線ＬＯＳＷを介して、複数の第１引き出し配線断線検査用ＴＦＴ３５１ａに、共通のゲート電位を印加することが可能となっている。なお、図４に示す例では、第１半導体チップ搭載領域３１ａの検査用信号線ＬＯＳＷと、第２半導体チップ搭載領域３１ｂの検査用信号線ＬＯＳＷとは接続されている。このような構成によれば、オフ電圧用端子３６ｂは、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂに共通のゲート電位を印加することが可能となっている。
【００７０】
以上のように構成された本実施の形態３に係る表示装置において、画像を表示する際に、オフ電圧用端子３６ａ，３６ｂに、オフ電圧のゲート電位がゲート駆動回路３２ａまたは駆動回路７１により印加される。すなわち、画像表示の際には、複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂ、並びに、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂのいずれにも、オフ電圧のゲート電位が印加され、いずれもオフ状態となる。これにより、製品使用中に、ゲート信号線１３同士が、第１検査用ＴＦＴ６１１ａまたは第１引き出し配線断線検査用ＴＦＴ３５１ａを介して短絡や電流漏れを起こすのを防ぐことができ、同様に、ソース信号線１４同士が、第２検査用ＴＦＴ６１１ｂまたは第２引き出し配線断線検査用ＴＦＴ３５１ｂを介して短絡や電流漏れを起こすのを防ぐことができる。
【００７１】
＜実施の形態４＞
実施の形態１〜３に係る表示装置では、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂを設けた。これに対し、本発明の実施の形態４に係る表示装置では、複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂを設けずに、第１及び第２引き出し配線５１ａ，５１ｂの断線等を検査することが可能となっている。なお、以下においては、第１及び第２半導体チップ搭載領域３１ａ，３１ｂの構成について説明するが、それ以外の構成は実施の形態１〜３と同じであるものとする（すなわち本実施の形態４に係る表示装置も上述した複数の第１及び第２検査用ＴＦＴ６１１ａ，６１１ｂを備えているものとする）。
【００７２】
図５は、本実施の形態４に係る第１半導体チップ搭載領域３１ａの第１出力端子３３ａ近傍の構成を示す拡大平面図である。図５に示す第１半導体チップ搭載領域３１ａには、図３（ａ）に示した複数の第１引き出し配線断線検査用ＴＦＴ３５１ａ及び検査用信号線ＬＯＳＷ，ＬＯＣＧが設けられていない。その代わりに、図５に示す第１半導体チップ搭載領域３１ａには、複数の第１出力端子３３ａと電気的に接続された複数の第１検査端子３７ａが、複数の第１出力端子３３ａに関して複数の第１引き出し配線５１ａと逆方向（Ｙ方向）にそれぞれ設けられている。そして、複数の第１検査端子３７ａの少なくとも一部分（各第１検査端子３７ａの−Ｙ側端部から１００μｍ程度＋Ｙ方向に延設された部分）は、上記逆方向（Ｙ方向）以外の第１所定方向（Ｘ方向）に配列されている。
【００７３】
なお、複数の第１検査端子３７ａは、基板１上に積層された複数の膜のうち最上層の透明導電膜から形成されており、いずれも第１出力端子３３ａと直接接続されている。なお、複数の第１検査端子３７ａ（透明導電膜）の下層には、絶縁膜及び金属膜の少なくともいずれか一つが形成されてもよい。図５に示す例では、複数の第１検査端子３７ａの下層に下層配線３８ａが設けられた構成が示されている。
【００７４】
以上、第１半導体チップ搭載領域３１ａの構成について説明した。一方、第２半導体チップ搭載領域３１ｂの構成は図示しないが、第１半導体チップ搭載領域３１ａの構成と同様である。すなわち、第２半導体チップ搭載領域３１ｂには、図３（ｂ）に示した複数の第２引き出し配線断線検査用ＴＦＴ３５１ｂ及び検査用信号線ＬＯＳＷ，ＬＯＣＳが設けられずに、複数の第２出力端子３３ｂと電気的に接続された複数の第２検査端子３７ｂが、複数の第２出力端子３３ｂに関して複数の第２引き出し配線５１ｂと逆方向（Ｙ方向）にそれぞれ設けられている。そして、複数の第２検査端子３７ｂの少なくとも一部分（各第２検査端子３７ｂの−Ｙ側端部から１００μｍ程度＋Ｙ方向に延びた部分）は、上記逆方向（Ｙ方向）以外の第２所定方向（Ｘ方向）に配列されている。
【００７５】
＜検査方法＞
次に、以上のように構成された表示装置において、第１引き出し配線５１ａの断線等を検査する方法について説明する。この検査を行う場合には、図５に示されるように、複数の第１検査端子３７ａの上記第１所定方向（Ｘ方向）に配列された少なくとも一部分に、これらを跨ぐブレード形状を有する一の第１検査針４１ａを同時に接続させる。そして、第１検査針４１ａから複数の第１引き出し配線５１ａを介して複数のゲート信号線１３に検査信号を一括して入力する。ここでは、例えばＤＣ信号（直流信号）を、検査信号として複数のゲート信号線１３に入力する。
【００７６】
なお、図示しないが、複数の第２検査端子３７ｂの上記第２所定方向（Ｘ方向）に配列された少なくとも一部分においても同様に、これらを跨ぐブレード形状を有する一の第２検査針４１ｂを同時に接続させて、第２検査針４１ｂから複数の第２引き出し配線５１ｂを介して複数のソース信号線１４に検査信号を一括して入力する。ここでは、例えばノーマリーホワイトの場合には黒表示が可能なＡＣ信号（交流信号）を、検査信号として複数のソース信号線１４に入力する。
【００７７】
以上のような本実施の形態４に係る表示装置及びその検査方法によれば、複数の第１引き出し配線５１ａを第１検査針４１ａによって一括プローブすることができるとともに、複数の第２引き出し配線５１ｂを第２検査針４１ｂによって一括プローブすることができる。したがって、実施の形態１などで説明した複数の第１及び第２引き出し配線断線検査用ＴＦＴ３５１ａ，３５１ｂ及び検査信号線ＬＯＳＷ，ＬＯＣＧ，ＬＯＣＳを設けなくて済むために、第１及び第２半導体チップ搭載領域３１ａ，３１ｂのサイズの縮小化が期待できる。
【００７８】
また、半導体チップ（ゲート駆動回路３２ａ，ソース駆動回路３２ｂ）のバンプの狭ピッチ化が進んだとしても、それに合わせて第１及び第２検査針４１ａ，４１ｂを高精細にする必要はないので、検査方法の汎用化が期待できる。
【００７９】
なお、断面視の高さ方向において上述した複数の第１及び第２検査端子３７ａ，３７ｂの上端の位置は同一であることが好ましい。このように構成した場合には、第１及び第２検査針４１ａ，４１ｂによるプローブを行う際に、第１及び第２検査針４１ａ，４１ｂが第１及び第２検査端子３７ａ，３７ｂから離間するのを抑制することができるので、プローブの安定性を向上させることができる。
【００８０】
＜実施の形態５＞
本発明の実施の形態５は、上述した実施の形態４を基本構成とした変形例である。図６は、本実施の形態５に係る第１半導体チップ搭載領域３１ａの第１出力端子３３ａ近傍の構成を示す拡大平面図である。なお、第２半導体チップ搭載領域３１ｂの構成は図示しないが、第１半導体チップ搭載領域３１ａの構成と同様であるものとする。
【００８１】
実施の形態４で説明した構成（図５に示した構成）では、一方の第１出力端子３３ａと、それと隣接する第１検査端子３７ａとの距離が近くなっている。このような構成において狭ピッチ化が進むと、製造ばらつきによって短絡が発生し、歩留まりが低下すると考えられる。
【００８２】
そこで、本実施の形態５では、図６に示されるように、任意の隣り合う二つの第１出力端子３３ａ−１，３３ａ−２に関し、一方の第１出力端子３３ａ−１と、これと電気的に接続された第１検査端子３７ａ−１との間に対応する隣接位置に、他方の第１出力端子３３ａ−２が位置するように構成されている。
【００８３】
なお、この図６に示す例では、第１出力端子３３ａ−１と、その下層にＹ方向に延設された下層配線３８ａ−１とが、例えば図示しないコンタクトプラグなどにより接続され、当該下層配線３８ａ−１と、第１検査端子３７ａ−１とが、例えばコンタクトプラグなどからなる変換部７７によって接続されている。この構成により、第１出力端子３３ａ−１と、第１検査端子３７ａ−１とが電気的に接続されている。
【００８４】
以上のような本実施の形態５に係る表示装置によれば、第１出力端子３３ａ−２と、第１検査端子３７ａ−１との間の距離を、例えば５μｍ以上確保することができるので、短絡による歩留まりの低下を抑制することができる。
【００８５】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００８６】
１  基板、１１  表示領域、１２  表示用ＴＦＴ、１３  ゲート信号線、１４  ソース信号線、３１ａ  第１半導体チップ搭載領域、３１ｂ  第２半導体チップ搭載領域、３２ａ  ゲート駆動回路、３２ｂ  ソース駆動回路、３３ａ  第１出力端子、３３ｂ  第２出力端子、３４ａ  第１入力端子、３４ｂ  第２入力端子、３５ａ  第１引き出し配線断線検査回路、３５ｂ  第２引き出し配線断線検査回路、３６ａ，３６ｂ  オフ電圧用端子、３７ａ  第１検査端子、３７ｂ  第２検査端子、３８ａ  下層配線、４１ａ  第１検査針、４１ｂ  第２検査針、５１ａ  第１引き出し配線、５１ｂ  第２引き出し配線、６１ａ  第１点灯検査回路、６１ｂ  第２点燈検査回路、３５１ａ  第１引き出し配線断線検査用ＴＦＴ、３５１ｂ  第２引き出し配線断線検査用ＴＦＴ、６１１ａ  第１検査用ＴＦＴ、６１１ｂ  第２検査用ＴＦＴ、７１  駆動回路、７６，７７  変換部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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