(57)【要約】【課題】デバイステストにおいてプローブを接触させるべきパッドの数を低減するために使用されるスイッチ回路の構成及び／又はスイッチ回路に含まれるスイッチの配置を最適化する。【解決手段】半導体集積回路１が、出力回路２１、２２と、出力パッド３１、３２と、配線６１、６２、７１、７２と、スイッチ４１、４２と、連絡配線８１、９１と、スイッチ５１とを具備する。出力回路２１、２２は、それぞれ、出力信号Ａ１、Ａ２を出力する。配線６１は、出力回路２１の出力に接続され、配線７１は、出力パッド３１に接続される。スイッチ４１は、配線６１と配線７１とを選択的に接続する。配線６２は、出力回路２２の出力に接続され、配線７２は、出力パッド３２に接続されている。スイッチ４２は、配線６２と配線７２とを選択的に接続する。連絡配線８１は、配線７１に接続され、連絡配線９１は、配線６２に接続される。スイッチ５１は、連絡配線８１、９１を選択的に接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１出力信号を出力する第１出力回路と、
第２出力信号を出力する第２出力回路と、
第１パッドと、
第２パッドと、
前記第１出力回路の出力に接続された第１配線と、
前記第１パッドに接続された第２配線と、
前記第１配線と前記第２配線とを電気的に接続し、又は、切り離すための第１スイッチと、
前記第２出力回路の出力に接続された第３配線と、
前記第２パッドに接続された第４配線と、
前記第３配線と前記第４配線とを電気的に接続し、又は、切り離すための第２スイッチと、
前記第２配線に接続された第１連絡配線と、
前記第３配線に接続された第２連絡配線と、
前記第１連絡配線と前記第２連絡配線とを電気的に接続し、又は、切り離すための第３スイッチ
とを具備する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記第３配線と前記第２連絡配線とは、前記第３配線上の第１ノードで接続され、
前記第１ノードから前記第２パッドまで信号が伝搬される経路の長さが、前記第２出力回路の出力から前記第１ノードまで信号が伝搬される経路の長さよりも短い
半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
更に、
第３出力信号を出力する第３出力回路と、
第３パッドと、
前記第３出力回路の出力に接続された第５配線と、
前記第３パッドに接続された第６配線と、
前記第５配線と前記第６配線とを電気的に接続し、又は、切り離すための第４スイッチと、
前記第２配線に電気的に接続された第３連絡配線と、
前記第５配線に接続された第４連絡配線と、
前記第３連絡配線と前記第４連絡配線とを電気的に接続し、又は、切り離すための第５スイッチ
とを具備する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記第３配線と前記第２連絡配線とは、前記第３配線上の第１ノードで接続され、
前記第１ノードから前記第２パッドまで信号が伝搬される経路の長さが、前記第２出力回路の出力から前記第１ノードまで信号が伝搬される経路の長さよりも短く、
前記第５配線と前記第４連絡配線とは、前記第５配線上の第２ノードで接続され、
前記第２ノードから前記第３パッドまで信号が伝搬される経路の長さが、前記第３出力回路の出力から前記第２ノードまで信号が伝搬される経路の長さよりも短い
半導体集積回路。
【請求項５】
請求項１又は２に記載の半導体集積回路であって、
更に、
前記第１パッドに隣接して配置された第１スイッチ領域と、
前記第２パッドに隣接して配置された第２スイッチ領域
を具備し、
前記第１スイッチは、前記第１スイッチ領域に設けられ、
前記第２スイッチは、前記第２スイッチ領域に設けられ、
前記第３スイッチは、前記第１スイッチ領域又は前記第２スイッチ領域のいずれかに設けられる
半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路であって、
更に、
前記第２配線に接続される第１ＥＳＤ保護素子が配置された第１ＥＳＤ保護素子領域と、
前記第４配線に接続される第２ＥＳＤ保護素子が配置された第２ＥＳＤ保護素子領域
とを具備し、
前記第１スイッチ領域は、前記第１パッドに第１方向に隣接して配置され、
前記第１スイッチ領域と前記第１パッドとは、前記第１ＥＳＤ保護素子領域に前記第１方向に垂直な第２方向に隣接して配置され、
前記第２スイッチ領域は、前記第２パッドに前記第１方向に隣接して配置され、
前記第２スイッチ領域と前記第２パッドとは、前記第２ＥＳＤ保護素子領域に前記第２方向に隣接して配置された
半導体集積回路。
【請求項７】
請求項３又は４に記載の半導体集積回路であって、
更に、
前記第１パッドに隣接して配置された第１スイッチ領域と、
前記第２パッドに隣接して配置された第２スイッチ領域と、
前記第３パッドに隣接して配置された第３スイッチ領域
を具備し、
前記第１スイッチは、前記第１スイッチ領域に設けられ、
前記第２スイッチは、前記第２スイッチ領域に設けられ、
前記第３スイッチは、前記第１スイッチ領域又は前記第２スイッチ領域のいずれかに設けられ、
前記第４スイッチは、前記第３スイッチ領域に設けられ、
前記第５スイッチは、前記第１スイッチ領域、前記第２スイッチ領域又は前記第３スイッチ領域のいずれかに設けられる
半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路であって、
更に、
前記第２配線に接続される第１ＥＳＤ保護素子が配置された第１ＥＳＤ保護素子領域と、
前記第４配線に接続される第２ＥＳＤ保護素子が配置された第２ＥＳＤ保護素子領域と、
前記第６配線に接続される第３ＥＳＤ保護素子が配置された第３ＥＳＤ保護素子領域
とを具備し、
前記第１スイッチ領域は、前記第１パッドに第１方向に隣接して配置され、
前記第１スイッチ領域と前記第１パッドとは、前記第１ＥＳＤ保護素子領域に前記第１方向に垂直な第２方向に隣接して配置され、
前記第２スイッチ領域は、前記第２パッドに前記第１方向に隣接して配置され、
前記第２スイッチ領域と前記第２パッドとは、前記第２ＥＳＤ保護素子領域に前記第２方向に隣接して配置され、
前記第３スイッチ領域は、前記第３パッドに前記第１方向に隣接して配置され、
前記第３スイッチ領域と前記第３パッドとは、前記第３ＥＳＤ保護素子領域に前記第２方向に隣接して配置された
半導体集積回路。
【請求項９】
請求項７又は８に記載の半導体集積回路であって、
前記第３スイッチ及び前記第５スイッチは、前記第１スイッチ領域、前記第２スイッチ領域及び前記第３スイッチ領域の異なる２つに設けられる
半導体集積回路。
【請求項１０】
第１出力信号を出力する第１出力回路と、
第２出力信号を出力する第２出力回路と、
表示パネルの第１ラインに接続される第１パッドと、
前記表示パネルの第２ラインに接続される第２パッドと、
前記第１出力回路の出力に接続された第１配線と、
前記第１パッドに接続された第２配線と、
前記第１配線と前記第２配線とを電気的に接続し、又は、切り離すための第１スイッチと、
前記第２出力回路の出力に接続された第３配線と、
前記第２パッドに接続された第４配線と、
前記第３配線と前記第４配線とを電気的に接続し、又は、切り離すための第２スイッチと、
前記第２配線に接続された第１連絡配線と、
前記第３配線に接続された第２連絡配線と、
前記第１連絡配線と前記第２連絡配線とを電気的に接続し、又は、切り離すための第３スイッチ
とを具備する
表示パネルドライバ。
【請求項１１】
請求項１０に記載の表示パネルドライバであって、
更に、
第３出力信号を出力する第３出力回路と、
前記表示パネルの第３ラインに接続される第３パッドと、
前記第３出力回路の出力に接続された第５配線と、
前記第３パッドに接続された第６配線と、
前記第５配線と前記第６配線とを電気的に接続し、又は、切り離すための第４スイッチと、
前記第２配線に電気的に接続された第３連絡配線と、
前記第５配線に接続された第４連絡配線と、
前記第３連絡配線と前記第４連絡配線とを電気的に接続し、又は、切り離すための第５スイッチ
とを具備する
表示パネルドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び表示パネルドライバに関し、特に、出力回路と出力パッドとの間にスイッチ回路が設けられた半導体集積回路及び表示パネルドライバに関する。
【背景技術】
【０００２】
ＩＣ（integrated  circuit）チップを備える半導体製品の製造工程においては、一般に、半導体集積回路を集積化したＩＣ（integrated  circuit）チップをデバイスにパッケージングする前に、デバイステストが行われる。ここでいうデバイステストとは、ＩＣチップの入出力パッドにプローブを接触させ、ＩＣチップに集積化されたデバイスが正常に機能するかテストすることをいう。
【０００３】
一般的には、デバイステストにおいては、全てのＩＣチップの入出力パッド（入出力端子）にプローブを接触させてＩＣチップのテストが行われる。しかしながら、多数の出力パッドを有しているＩＣチップ、例えば、液晶表示パネルその他の表示パネルを駆動する表示パネルドライバが集積化されたＩＣチップでは、全ての出力パッドにプローブを接触させてテストすることが困難な場合がある。
【０００４】
この問題に対処するために、発明者らは、半導体集積回路の複数の出力回路（例えば、表示パネルドライバにおいては、出力アンプ）を、一つの出力パットに選択的に接続可能にするためのスイッチ回路を設けることを検討している。プローブを該一つの出力パッドに接触させ、且つ、スイッチ回路によって、該一つのパットに接続される出力回路を順次に切り換えることで、該複数の出力回路から出力される信号をテストすることができる。これにより、デバイステストの際にプローブを接触させるべきパッドの数を低減することができる。
【０００５】
発明者の検討によると、複数の出力回路を一つの出力パットに選択的に接続可能にするスイッチ回路の構成や、それに含まれるスイッチの配置は、テストの信頼性やＩＣチップの面積に影響する。スイッチ回路の構成や、それに含まれるスイッチの配置が不適切であると、テストできない信号経路の長さが増大したり、チップ面積が無駄に増大したりしてしまう。これらの問題の少なくとも一つについては、対処することが望ましい。
【０００６】
本発明に関連し得る技術として、特許第４８１３９０９号は、パッドの対にそれぞれに対応して切替回路を設けた構成の集積回路を開示している。該パッドの対のうちの第１パッドは第１の内部配線に接続され、第２パッドは切替回路の共通端子に接続されている。共通端子に択一的に導通される２つの接点のうちの一方は、第２の内部配線に接続され、他方の接点は、第１の内部配線とは別の配線を介して第１パッドに接続されている。しかしながら、この特許公報に開示されている構成では、第１パッドに２つの配線が接続されることになり、これは、実際の実装においては最善とはいえない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４８１３９０９号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、デバイステストにおいてプローブを接触させるべきパッドの数を低減するために使用されるスイッチ回路の構成及び／又はスイッチ回路に含まれるスイッチの配置を最適化するための技術を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一の観点では、半導体集積回路が、第１及び第２出力回路と、第１及び第２パッドと、第１乃至第４配線と、第１及び第２スイッチと、第１及び第２連絡配線と、第３スイッチとを具備する。第１出力回路は、第１出力信号を出力し、第２出力回路は、第２出力信号を出力する。第１配線は、第１出力回路の出力に接続され、第２配線は、第１パッドに接続される。第１スイッチは、第１配線と前記第２配線とを電気的に接続し、又は、切り離す。第３配線は、第２出力回路の出力に接続され、第４配線は、第２パッドに接続されている。第２スイッチは、第３配線と前記第４配線とを電気的に接続し、又は、切り離す。第１連絡配線は、第２配線に接続され、第２連絡配線は、第３配線に接続される。第３スイッチは、第１連絡配線と前記第２連絡配線とを電気的に接続し、又は、切り離す。
【００１０】
なお、上記の記載（及び特許請求の範囲の記載）は、本発明の半導体集積回路において、第１パッドに電気的に接続可能な出力回路の数が２に限定されると解釈してはならず、第１パッドに電気的に接続可能な出力回路の数が２以上であると解釈しなければならない。例えば、第１パッドに電気的に接続可能な出力回路の数は３以上であってもよい。この場合、当該半導体集積回路は、更に、第３出力回路と、第３パッドと、第５及び第６配線と、第４スイッチと、第３及び第４連絡配線と、第５スイッチとを備えていても良い。ここで、第３出力回路は、第３出力信号を出力する。第５配線は、第３出力回路の出力に接続され、第６配線は、第３パッドに接続される。第４スイッチは、第５配線と第６配線とを電気的に接続し、又は、切り離す。第３連絡配線は、第２配線に電気的に接続され、第４連絡配線は、第５配線に接続される。第５スイッチは、第３連絡配線と前記第４連絡配線とを電気的に接続し、又は、切り離す。
【００１１】
本発明の他の観点において、表示パネルドライバは、半導体集積回路が、第１及び第２出力回路と、第１及び第２パッドと、第１乃至第４配線と、第１及び第２スイッチと、第１及び第２連絡配線と、第３スイッチとを具備する。第１出力回路は、第１出力信号を出力し、第２出力回路は、第２出力信号を出力する。第１パッドは、表示パネルの第１信号ラインに接続されるパッドであり、第２パッドは、表示パネルの第２信号ラインに接続されるパッドである。第１配線は、第１出力回路の出力に接続され、第２配線は、第１パッドに接続される。第１スイッチは、第１配線と前記第２配線とを電気的に接続し、又は、切り離す。第３配線は、第２出力回路の出力に接続され、第４配線は、第２パッドに接続されている。第２スイッチは、第３配線と前記第４配線とを電気的に接続し、又は、切り離す。第１連絡配線は、第２配線に接続され、第２連絡配線は、第３配線に接続される。第３スイッチは、第１連絡配線と前記第２連絡配線とを電気的に接続し、又は、切り離す。
【００１２】
なお、上記の記載（及び特許請求の範囲の記載）は、本発明の表示パネルドライバにおいて、第１パッドに電気的に接続可能な出力回路の数が２に限定されると解釈してはならない。
【発明の効果】
【００１３】
本発明によれば、デバイステストにおいてプローブを接触させるべきパッドの数を低減するために使用されるスイッチ回路の構成及び／又はスイッチ回路に含まれるスイッチの配置が最適化される。
【図面の簡単な説明】
【００１４】
【図１】出力回路と出力パッドとの間にスイッチ回路が設けられた半導体集積回路の例を示す回路図である。
【図２】本発明の一実施形態における半導体集積回路の構成を示す回路図である。
【図３Ａ】図２の半導体集積回路のデバイステストにおける各スイッチの設定を示す概念図である。
【図３Ｂ】図２の半導体集積回路のデバイステストにおける各スイッチの設定を示す概念図である。
【図３Ｃ】図２の半導体集積回路のデバイステストにおける各スイッチの設定を示す概念図である。
【図３Ｄ】図２の半導体集積回路について、経路の長さＬ１〜Ｌ４を説明する概念図である。
【図４】本実施形態の半導体集積回路の変形例を示す回路図である。
【図５】本実施形態の半導体集積回路の他の変形例を示す回路図である。
【図６】本実施形態の半導体集積回路の更に他の変形例を示す回路図である。
【図７】本実施形態の半導体集積回路の更に他の変形例を示す回路図である。
【図８】本実施形態の半導体集積回路の好適なレイアウトを示す平面図である。
【図９】図８のＡ部の拡大図である。
【図１０】ＥＳＤ保護素子と出力パッドに接続される配線との接続の例を示す回路図である。
【図１１】好適でない半導体集積回路のレイアウトを示す平面図である。
【発明を実施するための形態】
【００１５】
本発明の技術的意義の理解を容易にするために、まず、出力回路と出力パッドとの間にスイッチ回路が設けられた半導体集積回路について図１を参照しながら説明する。なお、以下の説明においては、同一種類の複数の部材を互いに区別するために添字が使用される。ただし、互いに区別しない場合には、添字が省略される場合があることに留意されたい。
【００１６】
図１は、発明者らが、本願発明に先行して検討を行った半導体集積回路１０１の一例を概略的に示す回路図である。図１の半導体集積回路１０１は、３つの出力回路、図１では、３つの出力アンプ１０２１〜１０２３に対し、３つの出力パッド１０３１〜１０３３が設けられている。そして、半導体集積回路１０１は、６つのスイッチ１０４〜１０９が設けられることにより、出力アンプ１０２１〜１０２３を、同一の出力パッド、より具体的には、出力パッド１０３１に接続可能に構成されている。
【００１７】
半導体集積回路１０１が通常動作を行う場合、スイッチ１０４、１０７、１０９がオン状態に設定され、スイッチ１０５、１０６、１０８がオフ状態に設定される。これにより、出力アンプ１０２１〜１０２３からそれぞれ出力される出力信号Ａ１〜Ａ３が、それぞれ、出力パッド１０３１〜１０３３から外部に出力される。
【００１８】
一方、半導体集積回路１０１のデバイステストを行う場合、プローブが出力パッド１０３１に接触される一方で、スイッチ１０４〜１０９の切り替えにより、出力アンプ１０２１〜１０２３が順次に出力パッド１０３１に電気的に接続される。詳細には、出力アンプ１０２１から出力される出力信号Ａ１についてのテストを行う場合、スイッチ１０４がオン状態に設定され、他のスイッチがオフ状態に設定される。また、出力アンプ１０２２から出力される出力信号Ａ２についてのテストを行う場合、スイッチ１０５、１０６がオン状態に設定され、他のスイッチがオフ状態に設定される。更に、出力アンプ１０２３から出力される出力信号Ａ３についてのテストを行う場合、スイッチ１０５、１０８がオン状態に設定され、他のスイッチがオフ状態に設定される。
【００１９】
一つの問題は、上記の手順のデバイステストでは、故障が発生している場所によっては故障を検知できない場合があることである。例えば、図１のノードＮ１００と出力パッド１０３２の間の配線（例えば、図１の位置Ｐ）で断線が発生していても、上記の手順のデバイステストでは検出することができない。この問題は、スイッチ１０４〜１０９が出力アンプ１０２１〜１０２３の近くに位置している場合に特に顕著になる。
【００２０】
また、発明者の検討によれば、上記の半導体集積回路１０１は、出力アンプ１０２１〜１０２３と出力パッド１０３１〜１０３３の間に設けられるスイッチの数（図１では、３つの出力パッドに対してスイッチの数は６）において、低減の余地がある。
【００２１】
以下に述べられる本実施形態では、これらの問題に対処するための半導体集積回路の構成が提示される。
【００２２】
図２は、本発明の一実施形態の半導体集積回路１の構成を示す回路図である。半導体集積回路１は、出力回路として機能する出力アンプ２１〜２３と、出力パッド３１〜３３と、スイッチ４１〜４３と、スイッチ５１、５２とを備えている。
【００２３】
出力アンプ２１の出力には配線６１が接続されており、出力パッド３１には配線７１が接続されている。スイッチ４１は、制御信号（図示されない）に応じて配線６１と配線７１とを選択的に接続する、即ち、配線６１、７１を電気的に接続し、又は、切り離す機能を有している。詳細には、スイッチ４１がオン状態に設定されると、配線６１、７１は電気的に接続され、スイッチ４１がオフ状態に設定されると、配線６１、７１は電気的に切り離される。
【００２４】
同様に、出力アンプ２２の出力には配線６２が接続されており、出力パッド３２には配線７２が接続されている。スイッチ４２は、制御信号（図示されない）に応じて配線６２と配線７２とを選択的に接続する、即ち、配線６２、７２を電気的に接続し、又は、切り離す機能を有している。詳細には、スイッチ４２がオン状態に設定されると、配線６２、７２は電気的に接続され、スイッチ４２がオフ状態に設定されると、配線６２、７２は電気的に切り離される。
【００２５】
更に、出力アンプ２３の出力には配線６３が接続されており、出力パッド３３には配線７３が接続されている。スイッチ４３は、制御信号（図示されない）に応じて配線６３と配線７３とを選択的に接続する、即ち、配線６３、７３を電気的に接続し、又は、切り離す機能を有している。詳細には、スイッチ４３がオン状態に設定されると、配線６３、７３は電気的に接続され、スイッチ４３がオフ状態に設定されると、配線６３、７３は電気的に切り離される。
【００２６】
また、配線７１上のノード（結節点）Ｎ１１に連絡配線８１が接続され、配線６２上のノードＮ２１に連絡配線９１が接続される。スイッチ５１は、制御信号（図示されない）に応じて連絡配線８１と連絡配線９１とを選択的に接続する、即ち、連絡配線８１、９１を電気的に接続し、又は、切り離す機能を有している。詳細には、スイッチ５１がオン状態に設定されると、連絡配線８１、９１は電気的に接続され、スイッチ５１がオフ状態に設定されると、連絡配線８１、９１は電気的に切り離される。後述されるように、スイッチ５１及び連絡配線８１、９１は、出力アンプ２２の出力信号Ａ２に対してデバイステストを行う場合に用いられる。
【００２７】
同様に、配線７１上のノードＮ１２に連絡配線８２が接続され、配線６３上のノードＮ２２に連絡配線９２が接続される。スイッチ５２は、制御信号（図示されない）に応じて連絡配線８２と連絡配線９２とを選択的に接続する、即ち、連絡配線８２、９２を電気的に接続し、又は、切り離す機能を有している。詳細には、スイッチ５２がオン状態に設定されると、連絡配線８２、９２は電気的に接続され、スイッチ５２がオフ状態に設定されると、連絡配線８２、９２は電気的に切り離される。後述されるように、スイッチ５２及び連絡配線８２、９２は、出力アンプ２３の出力信号Ａ３に対してデバイステストを行う場合に用いられる。
【００２８】
ここで、図１の半導体集積回路１０１では、３つの出力パッドに対して６つのスイッチが設けられているのに対し、本実施形態の半導体集積回路１では、３つの出力パッドに対して５つのスイッチしか設けられていないことに留意されたい。本実施形態の半導体集積回路１では、図１の半導体集積回路１０１と比較して、スイッチの数を低減することができる。
【００２９】
なお、図２には、３つの出力アンプと３つの出力パッドと、それらを接続する配線及びスイッチが図示されているが、実際の実装においては、図２と同一構成の回路が、当該半導体集積回路１に複数配置される。
【００３０】
続いて、図２の半導体集積回路１の動作について説明する。半導体集積回路１が通常動作を行う場合、スイッチ４１、４２、４３がオン状態に設定され、スイッチ５１、５２がオフ状態に設定される。これにより、出力アンプ２１〜２３からそれぞれ出力される出力信号Ａ１〜Ａ３が、それぞれ、出力パッド３１〜３３から外部に出力される。
【００３１】
一方、デバイステストにおいては、半導体集積回路１のスイッチ４１、４２、４３、５１、５２は、以下に述べられるように設定される。図３Ａ〜図３Ｃは、半導体集積回路１について行われるデバイステストにおけるスイッチ４１、４２、４３、５１、５２の設定を説明する概念図である。
【００３２】
図３Ａを参照して、出力アンプ２１の出力信号Ａ１に対してデバイステストを行う場合、プローブが出力パッド３１に接触された状態で、スイッチ４１がオン状態に設定される。このとき、スイッチ４２、４３及びスイッチ５１、５２はオフ状態に設定される。これにより、出力アンプ２１の出力信号Ａ１が、配線６１、スイッチ４１、配線７１を介して出力パッド３１に出力され、出力信号Ａ１が正常かをテストすることができる。
【００３３】
また、図３Ｂを参照して、出力アンプ２２の出力信号Ａ２に対してデバイステストを行う場合、プローブが出力パッド３１に接触された状態で、スイッチ５１がオン状態に設定される。このとき、スイッチ４１、４２、４３及びスイッチ５２はオフ状態に設定される。これにより、出力アンプ２２の出力信号Ａ２が、配線６２、連絡配線９１、スイッチ５１、連絡配線８１及び配線７１を介して出力パッド３１に出力され、出力信号Ａ２が正常かをテストすることができる。ここで、配線６２のうち出力信号Ａ２が通過する部分は、出力アンプ２２の出力からノードＮ２１までの部分であり、配線７１のうち出力信号Ａ２が通過する部分は、ノードＮ１１から出力パッド３１までの部分である。
【００３４】
更に、図３Ｃを参照して、出力アンプ２３の出力信号Ａ３に対してデバイステストを行う場合、プローブが出力パッド３１に接触された状態で、スイッチ５２がオン状態に設定される。このとき、スイッチ４１、４２、４３及びスイッチ５１はオフ状態に設定される。これにより、出力アンプ２３の出力信号Ａ３が、配線６３、連絡配線９２、スイッチ５２、連絡配線８２及び配線７１を介して出力パッド３１に出力され、出力信号Ａ３が正常かをテストすることができる。ここで、配線６３のうち出力信号Ａ３が通過する部分は、出力アンプ２３の出力からノードＮ２２までの部分であり、配線７１のうち出力信号Ａ３が通過する部分は、ノードＮ１２から出力パッド３１までの部分である。
【００３５】
このように、本実施形態の半導体集積回路１では、スイッチ４１、４２、４３、５１、５２を適切に設定することにより、出力アンプ２１〜２３のそれぞれを出力パッド３１に接続可能である。これにより、１本のプローブで３つの出力信号（Ａ１〜Ａ３）を検査可能であり、デバイステストの際にプローブを接触させるべき出力パッドの数を低減できる。
【００３６】
本実施形態の半導体集積回路１において、テストの信頼性を向上する一つの手法は、ノードＮ２１から出力パッド３２に信号を伝搬する経路の長さを短くし、更に、ノードＮ２２から出力パッド３３に信号を伝搬する経路の長さを短くすることである。上述の動作から理解されるように、出力信号Ａ２についてテストを行う場合、出力信号Ａ２は、ノードＮ２１から出力パッド３２までの経路を通過しない。したがって、ノードＮ２１から出力パッド３２までの経路を短くして当該経路に故障が発生する確率を減らすことで、テストの信頼性を向上させることができる。同様に、出力信号Ａ３についてテストを行う場合、出力信号Ａ３は、ノードＮ２２から出力パッド３３までの経路を通過しない。したがって、ノードＮ２２から出力パッド３３までの経路を短くして当該経路に故障が発生する確率を減らすことで、テストの信頼性を向上させることができる。
【００３７】
一実施形態では、図３Ｄに示されているように、ノードＮ２１から出力パッド３２に信号を伝搬する経路の長さＬ１が、出力アンプ２２の出力からノードＮ２１まで信号を伝搬する経路の長さＬ２より短く設定される。長さＬ１を十分に短くすることで、テストの信頼性を向上させることができる。
【００３８】
また、ノードＮ２２から出力パッド３３に信号を伝搬する経路の長さＬ３が、出力アンプ２３の出力からノードＮ２２まで信号を伝搬する経路の長さＬ４より短く設定される。長さＬ３を十分に短くすることで、テストの信頼性を向上させることができる。
【００３９】
以下では、本実施形態の半導体集積回路１の変形例について説明する。
【００４０】
本実施形態の半導体集積回路１において、出力パッド３１に接続可能な出力アンプの数は、３に限定されない。例えば、図４に示されているように、半導体集積回路１が、出力パッド３１に２つの出力アンプ２１、２２が接続可能であるように構成されてもよい。この場合、スイッチ５２及び連絡配線８２、９２は設けられない。
【００４１】
また、図５に図示されているように、半導体集積回路１が、出力パッド３１に４つの出力アンプ２１〜２４が接続可能であるように構成されてもよい。この場合、出力アンプ２４の出力に配線６４が接続され、出力パッド３４に配線７４が接続され、配線６４、７４を電気的に接続し、又は、切り離すためのスイッチ４４が設けられる。更に、配線７１のノードＮ１３に連絡配線８３が接続され、配線６４のノードＮ２３に連絡配線９３が接続され、連絡配線８３、９３を電気的に接続し、又は、切り離すためのスイッチ５３が設けられる。スイッチ５３がオン状態に設定されると、連絡配線８３、９３は電気的に接続され、スイッチ５３がオフ状態に設定されると、連絡配線８３、９３は電気的に切り離される。スイッチ５３及び連絡配線８３、９３は、出力アンプ２４の出力信号Ａ４に対してデバイステストを行う場合に用いられる。
【００４２】
同様に、スイッチ５、及び、連絡配線８、９を適宜に増やすことで、更に多数の出力アンプ２を出力パッド３１に接続する構成も可能であることは、当業者には容易に理解されよう。
【００４３】
また、図２の半導体集積回路１の構成では、出力信号Ａ３を出力パッド３１に伝搬する連絡配線８２が、配線７１上のノードＮ１２に接続されているが、図６に図示されているように、連絡配線８２は、連絡配線８１上のノードＮ３１に接続されてもよい。また、図７に示されているように、スイッチ５３及び連絡配線８３、９３が設けられる場合には、連絡配線８２が連絡配線８１上のノードＮ３１に接続され、連絡配線８３が連絡配線８２上のノードＮ３２に接続されてもよい。より一般的には、配線７１に電気的に接続される連絡配線８１〜８３のそれぞれは、配線７１に直接接続されてもよく、他の連絡配線を介して配線７１に接続されてもよい。
【００４４】
続いて、上述された本実施形態の半導体集積回路１の構成が、表示パネルを駆動する表示パネルドライバ（例えば、液晶表示パネルを駆動するドライバ）に適用された場合における好適なレイアウトについて説明する。図８は、表示パネルドライバとして構成された本実施形態の半導体集積回路１の好適なレイアウトを示す平面図である。
【００４５】
図８のレイアウトでは、半導体集積回路１が、矩形のＩＣチップに集積化されている。表示パネルドライバが集積化されたＩＣチップのレイアウトの一つの特色は、多数の出力パッドがＩＣチップの長辺に沿って配置されることである。図８の半導体集積回路１でも、このようなレイアウトが採用されている。以下においては、ＩＣチップの長辺１ａ、１ｂに平行な方向をＸ軸、短辺１ｃ、１ｄに平行な方向をＹ軸とする直交座標系を用いて説明を行う。
【００４６】
図８の半導体集積回路１は、６００出力の表示パネルドライバとして構成されており、出力パッド３１〜３６００が長辺１ａに沿って並んで配置されている。半導体集積回路１がパネル表示装置に実装される場合、出力パッド３１〜３６００が表示パネルの信号ライン、具体的には、ソース線（信号線、データ線とも呼ばれる）にそれぞれに接続される。ただし、表示パネルのゲート線（走査線、アドレス線とも呼ばれる））を駆動する表示パネルドライバについても同様の構成を採用してもよい。
【００４７】
半導体集積回路１は、入力パッド１１と、コントロール回路１２と、アナログ回路１３、１４とを備えている。入力パッド１１は、半導体集積回路１への入力信号（画像信号や制御信号）が入力されるパッドである。コントロール回路１２は、該入力信号に応答して半導体集積回路１の各回路の制御を行う。アナログ回路１３は、出力アンプ２１〜２６００に供給されるアナログ出力信号を生成する。出力アンプ２１〜２６００は、アナログ回路１３からそれぞれに供給されたアナログ出力信号に対応する（基本的には同一の電圧レベルを有する）出力信号を出力する。アナログ回路１４は、アナログ回路１３がアナログ電圧を生成する。
【００４８】
出力パッド３１〜３６００のそれぞれにＸ軸方向（より厳密には、−Ｘ方向）に隣接して、ＥＳＤ（electro-static discharge）保護素子領域１６が設けられる。ＥＳＤ保護素子領域１６とは、後述されるように、ＥＳＤ保護素子が収容される領域である。ＥＳＤ保護素子領域１６は、そのＹ軸方向の長さが出力パッド３１〜３６００のＹ軸方向の長さよりも長い。
【００４９】
加えて、出力パッド３１〜３６００のそれぞれにＹ軸方向（より厳密には、−Ｙ方向）に隣接して、スイッチ領域１５が設けられる。スイッチ領域１５は、対応するＥＳＤ保護素子領域１６に対してＸ軸方向（より厳密には、−Ｘ方向）に隣接している。スイッチ領域１５とは、上述されたスイッチ４１、４２、４３、５１、５２を収容する領域である。各スイッチ領域１５は、スイッチ４１、４２、４３、５１、５２のうちの少なくとも一つを収容している。
【００５０】
スイッチ領域１５が、出力パッド３１〜３６００に隣接して配置されていることに留意されたい。これは、スイッチ４１、４２、４３、５１、５２が出力パッド３１〜３６００に近接して配置されることを意味している。これは、後述されるように、デバイステストにおいて故障が検出されない配線部分の長さを短くするために有効である。
【００５１】
スイッチ領域１５及びＥＳＤ保護素子領域１６にＹ軸方向（より厳密には、−Ｙ方向）に隣接して、配線領域２１が設けられる。配線領域２１とは、出力アンプ２１〜２６００の出力に接続された配線（即ち、図２の配線６１〜６３）が配置される領域であり、半導体集積回路１の中央部をＸ軸方向に横断するように配置されている。多数の出力アンプ２及び出力パッド３が設けられる（図８では６００個の出力パッド３が設けられる）ことから、配線領域２１は、相当な面積を占めることになる。
【００５２】
配線領域２１にＹ軸方向（より厳密には、−Ｙ方向）に隣接して、出力アンプ２１〜２６００、コントロール回路１２、アナログ回路１３、１４が配置される回路領域２２が配置され、更に、当該回路領域２２にＹ軸方向（より厳密には、−Ｙ方向）に隣接して、入力パッド１１が配置される入力パッド領域２３が配置される。
【００５３】
図９は、図８のＡ部、即ち、出力パッド３１〜３３の周辺部におけるレイアウトの拡大図である。ＥＳＤ保護素子領域１６１に＋Ｘ方向に隣接して出力パッド３１とスイッチ領域１５１が設けられている。ここで、スイッチ領域１５１は、出力パッド３１に対して−Ｙ方向に隣接している。同様に、ＥＳＤ保護素子領域１６２に＋Ｘ方向に隣接して出力パッド３２とスイッチ領域１５２が設けられている。ここで、スイッチ領域１５２は、出力パッド３２に対して−Ｙ方向に隣接している。更に、ＥＳＤ保護素子領域１６３に＋Ｘ方向に隣接して出力パッド３３とスイッチ領域１５３が設けられている。ここで、スイッチ領域１５３は、出力パッド３３に対して−Ｙ方向に隣接している。
【００５４】
スイッチ領域１５１、１５２、１５３は、スイッチ４１、４２、４３、５１、５２が配置される領域である。本実施形態では、スイッチ領域１５１にスイッチ４１が設けられ、スイッチ領域１５２にスイッチ４２、５１が設けられ、スイッチ領域１５３にスイッチ４３、５２が設けられる。ただし、連絡配線８１、９１を接続するスイッチ５１及び連絡配線８２、９２を接続するスイッチ５２の位置は、図８に図示されている位置に限定されない。スイッチ５１は、スイッチ領域１５１、１５２のいずれに設けられても良いし、スイッチ５２は、スイッチ領域１５１、１５２、１５３のいずれに設けられても良い。ただし、スイッチ領域１５１、１５２、１５３の大きさの不均一性を抑制するためには、スイッチ５１、５２は、スイッチ領域１５１、１５２、１５３の異なる２つに設けられることが好ましい。
【００５５】
スイッチ４１と出力パッド３１とを接続する配線７１は、ＥＳＤ保護素子領域１６１を通過するように設けられている。ここで、ＥＳＤ保護素子領域１６１には、２つのＥＳＤ保護素子が収容されており、配線７１は、ＥＳＤ保護素子領域１６１において、その２つのＥＳＤ保護素子に接続されている。
【００５６】
図１０は、配線７１とＥＳＤ保護素子領域１６１に設けられる２つのＥＳＤ保護素子との接続の例を示す回路図である。図１０において、２つのＥＳＤ保護素子は、それぞれ、符号１７、１８で参照されている。図１０の例では、ＥＳＤ保護素子１７、１８として保護ダイオードが使用される。ＥＳＤ保護素子１７として用いられるダイオードのカソードは、電源端子ＶＤＤに接続され、アノードは、配線７１に接続される。また、ＥＳＤ保護素子１８として用いられるダイオードのカソードは、配線７１に接続され、アノードは、接地端子に接続される。ＥＳＤ保護素子１７、１８としては、ダイオード以外の他の素子を用いても良い。
【００５７】
スイッチ４２と出力パッド３２とを接続する配線７２は、ＥＳＤ保護素子領域１６２を通過するように設けられている。配線７２も、ＥＳＤ保護素子領域１６２に設けられる２つのＥＳＤ保護素子と、図１０の同様の形で接続される。また、スイッチ４３と出力パッド３３とを接続する配線７３は、ＥＳＤ保護素子領域１６３を通過するように設けられている。配線７３も、ＥＳＤ保護素子領域１６３に設けられる２つのＥＳＤ保護素子と、図１０の同様の形で接続される。
【００５８】
図８、図９に図示されたレイアウトの有用性の一つは、デバイステストにおいて故障が検出されない配線部分の長さを短くできる点である。より具体的には、ノードＮ２１から出力パッド３２に信号を伝搬する経路、及び、ノードＮ２２から出力パッド３３に信号を伝搬する経路の長さを短くできる。図８、図９で図示されたレイアウトでは、スイッチ４１、４２、４３、５１、５２が配置されるスイッチ領域１５１、１５２、１５３が、出力パッド３１、３２、３３と隣接しているため、ノードＮ２１と出力パッド３２の間の距離、及び、ノードＮ２２と出力パッド３３の間の距離を短くすることができる。これは、デバイステストにおいて故障が検出されない配線部分の長さを短くするために有効である。
【００５９】
図８、図９に図示されたレイアウトの他の有用性は、ＩＣチップの短辺１ｃ、１ｄの長さを短くできることである。図８、図９に図示されたレイアウトでは、出力パッド３１、３２、３３、及び、ＥＳＤ保護素子領域１６１、１６２、１６３の周辺の領域を有効に活用し、スイッチ領域１５１、１５２、１５３が分散して配置されているため、ＩＣチップのＹ軸方向の長さ、即ち、短辺１ｃ、１ｄの長さを短くできる。
【００６０】
例えば、図１１に図示されているように、スイッチ４１、４２、４３、５１、５２が配置されるスイッチ領域３０が出力アンプ２１〜２３００及び２３０１〜２６００に隣接して配置されると、スイッチ領域３０、出力アンプ２１〜２６００、コントロール回路１２及びアナログ回路１３、１４が配置される回路領域２２ＡのＹ軸方向の長さが増大する。一方、本実施形態では、図８に図示されているように、スイッチ領域１５１、１５２、１５３が出力パッド３１、３２、３３の近傍に分散して配置されているため、回路領域２２のＹ軸方向の長さを低減し、ＩＣチップの面積を低減することができる。
【００６１】
なお、ＥＳＤ保護素子領域１６と出力パッド３の配置は、図８、図９の配置に限定されない。図８、図９では、−Ｘ方向の端にＥＳＤ保護素子領域１６１が配置され、ＥＳＤ保護素子領域１６１に＋Ｘ方向に隣接して出力パッド３１が配置され、更に、残りのＥＳＤ保護素子領域１６、出力パッド３とが交互に並んで配置されている。しかしながら、ＥＳＤ保護素子領域１６と出力パッド３の位置が入れ替えられても良い。詳細には、−Ｘ方向の端に出力パッド３１が配置され、出力パッド３１に＋Ｘ方向に隣接してＥＳＤ保護素子領域１６１が配置され、更に、残りの出力パッド３とＥＳＤ保護素子領域１６とが交互に並んで配置されてもよい。この場合でも、スイッチ領域１５は、対応する出力パッド３に−Ｙ方向に隣接して配置される。
【００６２】
以上には、本発明の実施形態が具体的に説明されているが、本発明は上記の実施形態に限定されるものではない。本発明の実施形態は、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００６３】
１        ：半導体集積回路
１ａ、１ｂ：長辺
１ｃ、１ｃ：短辺
２        ：出力アンプ
３        ：出力パッド
４、５    ：スイッチ
６、７    ：配線
８、９    ：連絡配線
１１      ：入力パッド
１２      ：コントロール回路
１３、１４：アナログ回路
１５      ：スイッチ領域
１６      ：ＥＳＤ保護素子領域
１７、１８：ＥＳＤ保護素子
２１      ：配線領域
２２、２２Ａ：回路領域
２３      ：入力パッド領域
３０      ：スイッチ領域
１０１    ：半導体集積回路
１０２    ：出力アンプ
１０３    ：出力パッド
１０４〜１０９：スイッチ
Ａ１〜Ａ４：出力信号
Ｎ１００  ：ノード
Ｎ１１    ：ノード
Ｎ１２    ：ノード
Ｎ１３    ：ノード
Ｎ２１    ：ノード
Ｎ２２    ：ノード
Ｎ２３    ：ノード
Ｎ３１    ：ノード
Ｎ３２    ：ノード
ＶＤＤ    ：電源端子
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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