(57)【要約】【課題】  光電変換装置を駆動するための駆動信号を供給する回路で過渡的な消費電力が増大することが懸念された。【解決手段】  各々が画素アレイの列に対応して設けられ、画素に基づく信号をデジタル信号に変換するＡ／Ｄ変換部を含む複数の信号処理部と、を有する光電変換装置において、光電変換装置は、さらに複数の信号処理部の出力端子が接続されたブロック出力線と、入力端子がブロック出力線と接続されたブロック出力部と、を各々が含む複数の組と、複数のブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、駆動信号伝送部は、駆動信号が、一のブロック出力部および別のブロック出力部に対して、互いに異なるタイミングで供給する。【選択図】  図１
2014017771.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数の画素を含む画素アレイと、
各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するＡ／Ｄ変換部を含む複数の信号処理部と、を有する光電変換装置であって、
前記光電変換装置は、さらに
前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、
複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、
前記駆動信号伝送部は、一の前記ブロック出力部および別の前記ブロック出力部に対して、駆動信号を互いに異なるタイミングで供給すること
を特徴とする光電変換装置。
【請求項２】
前記駆動信号伝送部は、互いに直列に接続された複数のバッファ回路を含む第１のバッファ回路群を有し、
前記複数のバッファ回路の各々は、前記組に対応して設けられ、
前記バッファ回路の出力は、対応する前記組の前記信号処理部に与えられること
を特徴とする請求項１に記載の光電変換装置。
【請求項３】
行列状に配列された複数の画素を含む画素アレイと、
各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するＡ／Ｄ変換部を含む複数の信号処理部と、を有する光電変換装置であって、
前記光電変換装置は、さらに
前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、
複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、
前記駆動信号伝送部は、互いに直列に接続された複数のバッファ回路を含む第１のバッファ回路群を有し、
前記複数のバッファ回路の各々は、前記組に対応して設けられ、
前記バッファ回路の出力は、対応する前記組の前記信号処理部に与えられること
を特徴とする光電変換装置。
【請求項４】
前記駆動信号伝送部は、さらに第２のバッファ回路群を有し、
前記第２のバッファ回路群は複数のバッファ回路および同期化回路を含み、
前記同期化回路は、前記第２のバッファ回路群に含まれるバッファ回路の出力を、前記第１のバッファ回路群に含まれるバッファ回路の出力に同期して出力させること
を特徴とする請求項２または３に記載の光電変換装置。
【請求項５】
各々が、前記組に対応して設けられ、対応する前記組に含まれる複数の前記信号処理部を選択する複数の列選択部を有し、
前記複数の列選択部の各々は、前記第２のバッファ回路群に含まれるバッファ回路から供給される信号が与えられること
を特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記ブロック出力部は、対応する前記一部の複数の信号処理部が出力した信号または、別の前記ブロック出力部が出力した信号を出力することを特徴とする請求項１〜５のいずれかに記載の光電変換装置。
【請求項７】
前記ブロック出力部は、前記駆動信号に同期して信号を出力することを特徴とする請求項１〜６のいずれかに記載の光電変換装置。
【請求項８】
前記信号処理部は、前記Ａ／Ｄ変換部から出力されたデジタル信号を保持するメモリ部と、
前記メモリ部を選択する選択部と、をさらに有すること
を特徴とする請求項１〜７のいずれかに記載の光電変換装置。
【請求項９】
請求項１〜８のいずれかに記載の光電変換装置と、
前記複数の画素に像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
を特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置に関し、特に、画素アレイの列に対応して信号処理回路を備える光電変換装置に関する。
【背景技術】
【０００２】
画素が行列状に配列された画素アレイの各列、あるいは複数列につき信号処理回路を設けて、並列に信号処理を行う撮像装置が一般に知られている。
【０００３】
特許文献１には、画素アレイの各列に設けられた信号処理装置として、Ａ／Ｄ変換部とその変換結果を保持するメモリを備え、複数のメモリをブロックとしてブロック毎にブロック出力線を持つ撮像装置が記載されている。ブロック出力線に現れたデジタル信号は、同期化回路によりクロック信号に同期して後段へと伝達される。
【０００４】
また、駆動信号を供給する方法として、バッファ回路をツリー状に接続したバッファ回路ツリー構成が一般的に知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４７６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１には、信号処理回路や同期化回路を駆動するための信号が、どのように供給されるのかについては記載がない。仮に、特許文献１に記載された撮像装置において、バッファ回路ツリー構成を用いて駆動信号を供給すると、同時に動作するバッファ回路の数が増大し、過渡的な消費電流が増大することが懸念される。過渡的な消費電流が増大すると、撮像装置の電源ラインのインピーダンスによる電圧の変動が大きくなることで、撮像装置の動作余裕範囲が狭くなることや、ノイズ量が増大することが懸念される。
【０００７】
本発明は、上記問題を解決することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの側面は、行列状に配列された複数の画素を含む画素アレイと、各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するＡ／Ｄ変換部を含む複数の信号処理部と、を有する光電変換装置であって、前記光電変換装置は、さらに前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、前記駆動信号伝送部は、一の前記ブロック出力部および別の前記ブロック出力部に対して、前記駆動信号を互いに異なるタイミングで供給することを特徴とする光電変換装置である。
【０００９】
本発明の別の側面は、行列状に配列された複数の画素を含む画素アレイと、各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するＡ／Ｄ変換部を含む複数の信号処理部と、を有する光電変換装置であって、前記光電変換装置は、さらに前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、前記駆動信号伝送部は、互いに直列に接続された複数のバッファ回路を含む第１のバッファ回路群を有し、前記複数のバッファ回路の各々は、前記組に対応して設けられ、前記バッファ回路の出力は、対応する前記組の前記信号処理部に与えられることを特徴とする光電変換装置である。
【発明の効果】
【００１０】
本発明によれば、過渡的な消費電流の増大を抑制できる。
【図面の簡単な説明】
【００１１】
【図１】実施例１に係る光電変換装置の構成を示すブロック図である。
【図２】実施例１に係る光電変換装置の動作を示すタイミング図である。
【図３】実施例２に係る光電変換装置の構成を示すブロック図である。
【図４】実施例３に係る光電変換装置の構成を示すブロック図である。
【図５】実施例４に係る光電変換装置の構成を示すブロック図である。
【図６】実施例５に係る撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
（実施例１）
図面を参照しながら、本実施例の説明を行う。
【００１３】
図１は、光電変換装置１の構成例を示すブロック図である。光電変換装置１は、画素アレイＰＡ、複数の信号処理部１０２ｎ、複数のブロック出力部１０３ｎ、駆動信号伝送部１０４、および行選択部１０５を含む（ｎは１以上の整数）。以下では、複数の同じ要素を説明する際にｎを付すか末尾の一桁を省略する。つまり、信号処理部であれば、１０２ｎと表記するか、１０２と表記する。
【００１４】
画素アレイＰＡは、行列状に配列された複数の画素１０１を含み、各列に信号線ＳＬが設けられている。画素１０１は、行選択部１０５から与えられる制御信号により選択状態になると、対応する信号線ＳＬに信号を出力する。本実施例では、行選択部１０５が、画素アレイＰＡに含まれる画素１０１を行を単位として選択する構成例を示している。また、行選択部１０５が１行の画素に対して供給する制御信号は２以上あることが一般的であるが、簡略化のために、図１では１本の線で示している。
【００１５】
信号処理部１０２ｎは、画素アレイＰＡの列に対応して設けられ、信号線ＳＬに現れた信号をデジタル信号に変換するＡ／Ｄ変換部を含む。信号処理部１０２は、ノイズ低減回路や信号増幅する増幅器を有しても良く、その場合には、画素１０１から出力された信号からノイズの低減を行った上で信号を増幅した信号をＡ／Ｄ変換部に入力すると、Ｓ／Ｎ比が高いデジタル信号を得ることができる。ノイズ低減回路の一例として、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路が挙げられる。また、増幅器の例として、演算増幅器やソースフォロワ回路、ソース接地回路が挙げられる。また、信号処理部１０２ｎはＡ／Ｄ変換部から出力されたデジタル信号を保持するメモリ部Ｍｎを含んでもよい。
【００１６】
次に、ブロック出力部１０３ｎについて説明する。図１においては、４個の信号処理部１０２につきブロック出力線と１個のブロック出力部が設けられている。すなわち、４個の信号処理部１０２を一つのブロックとして、各ブロックに対してブロック出力部１０３ｎが設けられている。ブロック出力線ＢＬｎには、信号処理部１０２ｎからの出力が与えられ、ブロック出力線はブロック出力部の入力端子に接続される。ブロック出力部１０３ｎは、信号選択部１０６ｎ、同期化回路１０７ｎ、及び列選択部１０８ｎを含む。図１は、ブロック出力部１０３ｎが、ブロック出力線ＢＬｎに出力されたデジタル信号をバッファ回路するバッファ回路部１０３ｎをさらに有する構成を示している。信号選択部１０６ｎは、ブロック出力線ＢＬｎに出力されたデジタル信号を同期化回路１０７ｎに伝達する。同期化回路１０７ｎは、後述する駆動信号と同期して、デジタル信号を別のブロックの信号選択部１０６ｎに伝達する。信号選択部１０６ｎは、その信号選択部１０６ｎと同一のブロックのブロック信号線ＢＬに出力された信号と、別のブロックの同期化回路１０７（ｎ＋１）から出力された信号とのいずれかを選択的に、同一のブロックの同期化回路１０７ｎに出力する。すなわち、図１においては、同期化回路１０７ｎがデジタル信号処理部１０９と接続されたブロックを除いては、各ブロック信号線ＢＬに出力された信号は、別のブロックの信号選択部１０６および同期化回路１０７を介してデジタル信号処理部１０９へと伝達される。列選択部１０８ｎは、信号処理部１０２に対して制御信号を供給し、デジタル信号をブロック信号線ＢＬｎに出力させる。列選択部１０８ｎは、例えばデコーダやシフトレジスタである。
【００１７】
駆動信号伝送部１０４は、駆動信号生成部ＤＳＧと、第１および第２のバッファ回路群としてのバッファ回路群ＢＧ１、ＢＧ２を含む。バッファ回路群ＢＧ１およびＢＧ２は、それぞれ直列に接続された複数のバッファ回路を含むバッファ回路群を有する。図１は、直列に接続された複数のバッファ回路の組を２個備える構成を例示している。バッファ回路群ＢＧ１は、バッファ回路１１２１、１１２２、・・・、１１２ｎを有し、バッファ回路群ＢＧ２は、バッファ回路１１３１、１１３２、・・・、１１３ｎを有する。
【００１８】
バッファ回路群ＢＧ１が伝達する駆動信号ＤＳ１は、同期化回路１０７ｎおよびバッファ回路１１２ｎに与えられる。同期化回路１０７ｎは、駆動信号ＤＳ１に同期して信号を次段、すなわち別のブロックの信号選択部１０６（ｎ−１）またはデジタル信号処理部１０９に信号を出力する。バッファ回路１１２ｎは、次段のバッファ回路および別のブロックの同期化回路１０７（ｎ＋１）に駆動信号ＤＳ１を供給する。図１に示す構成では、隣接するブロックの同期化回路１０７ｎおよび列選択部１０８ｎは、バッファ回路１１２ｎによる遅延だけずれたタイミングで駆動される。
【００１９】
バッファ回路群ＢＧ２が伝達する駆動信号ＤＳ２は、各ブロックの列選択部１０８ｎに与えられる。列選択部１０８ｎは、駆動信号ＤＳ２に同期してアクティブ状態になる。つまり、駆動信号ＤＳ２に同期してアクティブになった列選択部１０８ｎのうち、アクティブにする駆動信号ＤＳ１が与えられた列選択部１０８ｎは、列選択信号を信号処理部１０２ｎに供給する。これにより、当該列選択部１０８ｎと対応付けられたブロックのブロック出力部１０３ｎは、デジタル信号を別のブロックの信号選択部１０６またはデジタル信号処理部１０９へと出力する。
【００２０】
駆動信号伝送部１０４は、少なくとも隣接するブロック出力部１０３が異なるタイミングで動作するように駆動信号を供給する。図１に示すように、バッファ回路群を用いる場合、バッファ回路群を構成する各バッファ回路の特性が揃えば、ブロック同士で一定の位相差をつけて動作させることが可能となる。これにより、従来懸念された過渡的な消費電流の増大ならびにノイズの抑制が可能となる。
【００２１】
続いて、図２を参照しながら本実施例にかかる動作を説明する。図２は、図１において左からｐ番目の同期化回路１０７ｐと、ｑ番目の同期化回路１０７ｑと、同期化回路１０７ｐに対応する列選択部１０８ｐと、同期化回路１０７ｑに対応する列選択部１０８ｑと、の動作タイミングを表すタイミング図である（ｐ、ｑは、ｐ＜ｑを満たす自然数）。
【００２２】
信号Ｐ１は、図１におけるバッファ回路群ＢＧ１のノードＮ１に伝達される駆動信号ＤＳ１を表す。信号Ｐ２およびＰ３も同様に、それぞれノードＮ２およびＮ３に対応する。本実施例において、駆動信号ＤＳ１は、周期的なクロック信号であるとする。
【００２３】
図２には示さないが、各列選択部１０８ｐ、１０８ｑは、少なくとも信号を出力する期間は、バッファ回路群ＢＧ２を介して与えられる駆動信号ＤＳ２によって、アクティブになっている。
【００２４】
ＢＬｐおよびＢＬｑは、それぞれ左からｐ番目およびｑ番目のブロックのブロック信号線ＢＬに、信号処理部１０２から出力されるデータを表す。
【００２５】
出力信号ＯｐおよびＯｑは、それぞれｐ番目およびｑ番目のブロックの同期化回路１０７から出力される信号を表す。出力信号ＯｐおよびＯｑについて、黒いデータは、無効データである。白いデータの上に付した符号は、そのデータが、いずれのブロック信号線から出力されたものであるのかを示す。
【００２６】
ｐ＝１、ｑ＝２である場合を説明する。図１から明らかなように、隣接するブロックの同期化回路及び列選択部１０８に供給される駆動信号ＤＳ１は、バッファ回路１１２を介して伝達される。このため、左から１番目のブロックに対して２番目のブロックに供給される駆動信号ＤＳ１は、バッファ回路１１２で生じる遅延ΔＴだけ位相がずれる。１番目のブロックに対応する列選択部１０８１は、信号Ｐ２に同期して動作する一方、１番目のブロックに対応する同期化回路１０７１は、信号Ｐ１に同期して動作する。また、２番目のブロックに対応する列選択部１０８２は、信号Ｐ３に同期して、２番目のブロックに対応する同期化回路１０７２は信号Ｐ２に同期して動作する。
【００２７】
１番目のブロックの列選択部１０８１は、信号Ｐ２に同期して動作するため、１番目のブロックのブロック信号線ＢＬ１に対しては信号Ｐ２に同期したタイミングでデータが出力される。そして、１番目のブロックの同期化回路１０７１は、信号Ｐ１に同期するため、信号Ｐ２に同期してブロック信号線ＢＬ１に出力されたデータが信号Ｐ２に同期してデジタル信号処理部１０９へと出力される。
【００２８】
同様にして、２番目のブロックの列選択部１０８２は、信号Ｐ３に同期して動作するため、２番目のブロックのブロック信号線ＢＬ２に対しては信号Ｐ３に同期したタイミングでデータが出力される。そして、２番目のブロックの同期化回路１０７２は、信号Ｐ２に同期するため、信号Ｐ３に同期してブロック信号線ＢＬ２に出力されたデータが信号Ｐ２に同期して信号選択部１０６１へと出力される。図２の期間Ａ１の間に、信号選択部１０６１は不図示の制御信号を受けて、ブロック信号線ＢＬ１に換えて、同期化回路１０７２の出力を同期化回路１０７１に出力するように切り替えられる。これにより、ブロック信号線ＢＬ２に出力されたデータは、信号Ｐ１に同期して、同期化回路１０７１から出力される（Ｏｐ）。
【００２９】
上述のように動作させると、同期化回路１０７１から出力されたデータは、周期的に無効データを含んだデータとなる。無効データは、二つの異なるブロック信号線から出力されたデータの間に生じる。言い換えると、複数のブロックから出力されるデータは、位相が遅延するものの、それぞれのブロック内での位相関係は保つことができる。したがって、同期化回路１０７ｎや列選択部１０８ｎの駆動信号と、信号処理部１０２から出力されるデータの位相管理が容易になる。また、駆動信号がバッファ回路群によって遅延するために、回路の動作タイミングが異なるブロック間でずらすことが可能となる。この結果、過渡的な消費電流の低減、ならびに電源変動に起因するノイズの低減が可能となる。
【００３０】
図１では、駆動信号生成部ＤＳＧから出力された駆動信号ＤＳ１が、直接同期化回路１０７１に与えられる構成を示したが、駆動信号生成部ＤＳＧとノードＮ１との間にバッファ回路を設けても良い。逆に、駆動信号ＤＳ２は、バッファ回路１１３１を介して列選択部１０８１に与えられる構成を示したが、駆動信号生成部ＤＳＧから出力された駆動信号ＤＳ２が直接列選択部１０８１に与えられる構成でも良い。
【００３１】
（実施例２）
図面を参照しながら本発明に係る別の実施例を説明する。実施例１との相違点を中心に説明する。
【００３２】
図３は、本実施例に係る光電変換装置の構成を示すブロック図である。実施例１と同じ機能を備える要素には同じ符号を付している。図１に示した光電変換装置では、各ブロック信号線に対して同期化回路１０７ｎを設けていた。
【００３３】
これに対して、本実施例に係る光電変換装置は、複数のブロック信号線に対して１個の同期化回路を設ける点で、実施例１とは異なる。
【００３４】
本実施例に係る構成は、同じ駆動信号で駆動されるブロックが複数あり、同じ駆動信号で駆動される複数のブロックにつき一つの同期化回路が設けられている、と言い換えることができる。
【００３５】
本実施例の構成によれば、ブロック信号線を短くできるので、信号処理部１０２が駆動する負荷を低減でき、実施例１の構成よりも動作を高速化できる。
【００３６】
（実施例３）
図面を参照しながら、本発明に係る別の実施例を説明する。実施例１との相違点を中心に説明する。
【００３７】
図４は、本実施例に係る光電変換装置の構成を示すブロック図である。列選択部１０８は、例えばデコーダである。駆動信号伝送部１０４は、同期化回路１０７を駆動するクロック信号と、列選択部１０８を選択するアドレスデータとを供給する。駆動信号供給部は、複数のバッファ回路１１２ｎが直列に接続された、クロック信号を伝送するバッファ回路群ＢＧ１に加えて、バッファ回路１１３ｎとアドレスデータ同期化回路４０１とが交互に接続された、アドレスデータを伝送するバッファ回路群ＢＧ３を備える。アドレスデータ同期化回路４０１は、バッファ回路１１３ｎから与えられたアドレスデータを、バッファ回路群ＢＧ１で伝送されるクロック信号に同期させて、次段のバッファ回路１１３（ｎ＋１）に供給する。本実施例においては、バッファ回路群ＢＧ３が、第２のバッファ回路群として機能する。
【００３８】
本実施例によれば、アドレスデータの伝送を、同期化回路１０７を駆動する信号に同期させるアドレスデータ同期化回路４０１を導入することにより、ブロック間、並びにブロック内での位相管理を容易にすることができる。
【００３９】
（実施例４）
図面を参照しながら、本発明に係る別の実施例を説明する。実施例１との相違点を中心に説明する。
【００４０】
図５は、本実施例に係る光電変換装置の構成を示すブロック図である。信号選択部１０６ｎを持たない点で、本実施例は実施例１と異なる。ブロック出力線ＢＬｎに出力された信号は、同期化回路１０７ｎを介して別のブロック出力線と接続される。
【００４１】
この構成によれば、ブロック出力線ＢＬｎが、同期化回路１０７ｎ間を接続する配線として兼用されるので、光電変換装置の小面積化に有利である。
【００４２】
（実施例５）
図面を参照しながら、本発明に係る実施例を説明する。
【００４３】
図６は、本実施例に係る撮像システムの構成を示すブロック図である。
【００４４】
撮像システム１０００は、例えば、光学部１０１０、撮像装置１００１、映像信号処理回路部１０３０、記録・通信部１０４０、タイミング制御回路部１０５０、システムコントロール回路部１０６０、および再生・表示部１０７０を含む。撮像装置１００１は、先述の各実施形態で説明した光電変換装置が用いられる。
【００４５】
レンズなどの光学系である光学部は１０１０、被写体からの光を撮像装置１００１の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１００１は、タイミング制御回路部１０５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【００４６】
撮像装置１００１から出力された信号は、映像信号処理部である映像信号処理回路部１０３０に入力され、映像信号処理回路部１０３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部１０４０に送られる。記録・通信部１０４０は、画像を形成するための信号を再生・表示部１０７０に送り、再生・表示部１０７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部１０３０からの信号を受けて、システムコントロール回路部１０６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００４７】
システムコントロール回路部１０６０は、撮像システムの動作を統括的に制御するものであり、光学部１０１０、タイミング制御回路部１０５０、記録・通信部１０４０、および再生・表示部１０７０の駆動を制御する。また、システムコントロール回路部１０６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部１０６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【００４８】
タイミング制御回路部１０５０は、制御部であるシステムコントロール回路部１０６０による制御に基づいて撮像装置１００１および映像信号処理回路部１０３０の駆動タイミングを制御する。
【００４９】
（その他）
以上で説明した各実施例は、本発明を実施するための例示的なものに過ぎず、本発明の思想を変更しない限りにおいて、実施例の一部を変更したり、実施例同士を組み合わせたりすることができる。
【符号の説明】
【００５０】
１０１  画素
１０２  信号処理部
ＡＤＣ  Ａ／Ｄ変換部
１０４  駆動信号伝送部
１０６  信号選択部
ＢＧ  バッファ回路群
ＢＬ  ブロック出力線
ＤＳＧ  駆動信号生成部
【図１】
2014017771.tif 000003
【図２】
2014017771.tif 000004
【図３】
2014017771.tif 000005
【図４】
2014017771.tif 000006
【図５】
2014017771.tif 000007
【図６】
2014017771.tif 000008