(57)【要約】【課題】チップサイズを縮小することができる不揮発性半導体記憶装置を提供する。【解決手段】ビット線とワード線が交差する位置に配置されたメモリセルが複数配列されたメモリセルアレイ１１と、読み出し動作時にビット線を介してメモリセルに記憶されたデータを読み出すセンスアンプ１４と、メモリセルアレイ１１とセンスアンプ１４との間に配置され、第１のビット線とセンスアンプ１４との間に電気的に接続され、第１のチャネル幅を有するスイッチングトランジスタＳＴ１−１と、メモリセルアレイ１１とセンスアンプ１４との間に配置され、第２のビット線とセンスアンプ１４との間に電気的に接続され、第１のチャネル幅と異なる第２のチャネル幅を有するスイッチングトランジスタＳＴ２−１とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
ビット線とワード線が交差する位置に配置されたメモリセルが複数配列されたメモリセルアレイと、
読み出し動作時に前記ビット線を介して前記メモリセルに記憶されたデータを読み出すセンスアンプと、
前記メモリセルアレイと前記センスアンプとの間に配置され、第１のビット線と前記センスアンプとの間に電気的に接続され、第１のチャネル幅を有する第１のスイッチングトランジスタと、
前記メモリセルアレイと前記センスアンプとの間に配置され、第２のビット線と前記センスアンプとの間に電気的に接続され、前記第１のチャネル幅と異なる第２のチャネル幅を有する第２のスイッチングトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のスイッチングトランジスタは前記センスアンプ側に配置され、前記第２のスイッチングトランジスタは前記メモリセルアレイ側に配置され、
前記第２のスイッチングトランジスタが有する前記第２のチャネル幅は、前記第１のスイッチングトランジスタが有する前記第１のチャネル幅より短いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のスイッチングトランジスタと前記第２のスイッチングトランジスタとの間に配置され、第３のビット線と前記センスアンプとの間に電気的に接続され、第３のチャネル幅を有する第３のスイッチングトランジスタをさらに具備し、
前記第３のスイッチングトランジスタが有する前記第３のチャネル幅は、前記１のチャネル幅より短く、前記第２のチャネル幅より長いことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１、第２のスイッチングトランジスタのゲート電極上に配置された配線層をさらに具備し、
前記第１のスイッチングトランジスタが配置された領域の前記配線層に形成された配線幅と配線間の間隔は、前記第２のスイッチングトランジスタが配置された領域の前記配線層に形成された配線幅と配線間の間隔と同じであることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２のスイッチングトランジスタが有するチャネル領域は、前記第１のスイッチングトランジスタが有するチャネル領域より不純物濃度が高いことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリは、複数のメモリセルが配列されたメモリセルアレイと、メモリセルアレイの周辺に配置されたセンスアンプとを有している。さらに、メモリセルアレイとセンスアンプとの間には、メモリセルアレイとセンスアンプとの間を電気的にスイッチングするスイッチングトランジスタ（高耐圧トランジスタ）を含むビット線フックアップが配置されている。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリのビット単価を下げ、大容量化を実現するために、ＮＡＮＤ型フラッシュメモリはさらなる微細化が求められている。そのため、ビット線フックアップが有する面積の縮小化が必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップサイズを縮小することができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一実施態様の不揮発性半導体記憶装置は、ビット線とワード線が交差する位置に配置されたメモリセルが複数配列されたメモリセルアレイと、読み出し動作時に前記ビット線を介して前記メモリセルに記憶されたデータを読み出すセンスアンプと、前記メモリセルアレイと前記センスアンプとの間に配置され、第１のビット線と前記センスアンプとの間に電気的に接続され、第１のチャネル幅を有する第１のスイッチングトランジスタと、前記メモリセルアレイと前記センスアンプとの間に配置され、第２のビット線と前記センスアンプとの間に電気的に接続され、前記第１のチャネル幅と異なる第２のチャネル幅を有する第２のスイッチングトランジスタとを具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】第１実施形態のビット線フックアップに配置されるスイッチングトランジスタの回路図である。
【図３】第１実施形態のスイッチングトランジスタのレイアウト図である。
【図４】図３中のＡ−Ｂ線に沿ったスイッチングトランジスタの断面図である。
【図５】第１実施形態のビット線フックアップにおけるスイッチングトランジスタのレイアウト図である。
【図６】第１実施形態のスイッチングトランジスタの詳細なレイアウト図である。
【図７】第１実施形態の他のスイッチングトランジスタの詳細なレイアウト図である。
【図８】第２実施形態のビット線フックアップにおけるスイッチングトランジスタのレイアウト図である。
【図９】第２実施形態のスイッチングトランジスタの詳細なレイアウト図である。
【図１０】その他の実施形態におけるスイッチングトランジスタのレイアウト図である。
【図１１】その他の実施形態におけるスイッチングトランジスタのレイアウト図である。
【図１２】その他の実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図１３】比較例のビット線フックアップにおけるスイッチングトランジスタのレイアウト図である。
【図１４】本実施形態のビット線フックアップにおけるメモリセルアレイ側近傍の拡大図である。
【図１５】比較例のビット線フックアップにおけるメモリセルアレイ側近傍の拡大図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［第１実施形態］  
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【００１０】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ローデコーダ１２、ビット線フックアップ１３、センスアンプ１４、周辺回路１５、及びパッド１６を備える。
【００１１】
メモリセルアレイ１１のワード線方向の両端（左右端）には、ローデコーダ１２が配置されている。メモリセルアレイ１１のビット線方向の両端（上下側）には、センスアンプ１４が配置されている。メモリセルアレイ１１とセンスアンプ１４との間には、ビット線フックアップ１３が配置されている。
【００１２】
センスアンプ１４の下側には、周辺回路１５が配置されている。さらに、周辺回路１５の下側にはパッド１６が配置されている。
【００１３】
メモリセルアレイ１１は、複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルＭＣと、複数のメモリセルＭＣを挟むように両端に接続された選択ゲートトランジスタＳＧＤ，ＳＧＳを有する。
【００１４】
メモリセルＭＣは、浮遊ゲート及び制御ゲートを含む不揮発性のメモリセルトランジスタからなる。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳＧＤを介してビット線ＢＬに、他端は選択ゲートトランジスタＳＧＳを介して共通ソース線ＳＬに接続される。
【００１５】
メモリセルアレイ１１における同一行のメモリセルＭＣの制御ゲートは、ワード線ＷＬに接続されている。また、選択ゲートトランジスタＳＧＤ，ＳＧＳのゲートには選択ゲート線ＳＧＬがそれぞれ接続されている。
【００１６】
ローデコーダ１２は、メモリセルアレイ１１内のメモリセルＭＣに接続された複数のワード線ＷＬから、アドレスに基づいて特定のワード線ＷＬを選択する。
【００１７】
ビット線フックアップ１３には、メモリセルＭＣに接続されたビット線ＢＬとセンスアンプ１４に接続された内部ビット線との間をスイッチングするスイッチングトランジスタ（高耐圧トランジスタ）と、Ｍ１配線のビット線ＢＬをＭ０配線のビット線に繋ぎ換えるコンタクトプラグが配置されている。Ｍ０配線は、メモリセルアレイ１１に配置されるワード線ＷＬ上の第一配線層に形成される配線であり、主に、メモリセルＭＣ（メモリセルトランジスタ）のソースへソース電位を与える電源線（ソース線ＳＬ）として使用されている。Ｍ１配線は、メモリセルアレイ１１のＭ０配線上の第二配線層に形成される配線であり、主に、メモリセルＭＣのビット線ＢＬとして使用されている。
【００１８】
センスアンプ１４は、メモリセルＭＣに接続されたビット線ＢＬからメモリセルＭＣに記憶されたデータを読み出す。すなわち、センスアンプ１４は、メモリセルＭＣからビット線に読み出したデータをセンス及び増幅する。
【００１９】
周辺回路１５は、メモリセルアレイ１１内のメモリセルＭＣに対して書き込み、読み出し、及び消去を行うための回路を有する。パッド１６には、ＮＡＮＤ型フラッシュメモリを動作するための電源電圧及び基準電圧（例えば、接地電位）などが供給される。
【００２０】
次に、ＮＡＮＤ型フラッシュメモリのビット線フックアップ１３に配置されるスイッチングトランジスタについて説明する。
【００２１】
図２は、ビット線フックアップ１３に配置されるスイッチングトランジスタの回路図である。
【００２２】
図２に示すように、スイッチングトランジスタＳＴは、メモリセルアレイ１１内のＮＡＮＤセルユニットとセンスアンプ１４との間のビット線フックアップ１３に配置されている。ＮＡＮＤセルユニットにはビット線ＢＬが接続され、センスアンプ１４には内部ビット線ＢＬＩが接続されている。ビット線ＢＬと内部ビット線ＢＬＩとの間に、スイッチングトランジスタＳＴが接続されている。スイッチングトランジスタＳＴのゲートには信号ＢＬＳが供給される。信号ＢＬＳにより、ビット線ＢＬと内部ビット線ＢＬＩ間の接続が制御される。
【００２３】
例えば、ビット線ＢＬには０Ｖ〜２０Ｖ（消去電圧Ｖera）が印加され、内部ビット線ＢＬＩには０Ｖ〜２．５Ｖ（電源電圧Ｖdd）が印加される。このため、スイッチングトランジスタＳＴは、高電圧に対して耐圧を備えた高耐圧トランジスタから形成されている。
【００２４】
消去動作時にはビット線ＢＬに消去電圧Ｖera（例えば、２０Ｖ）が印加される。このとき低耐圧トランジスタで構成されているセンスアンプ１４に消去電圧Ｖeraの高電圧が印加されるのを防ぐために、スイッチングトランジスタＳＴが用いられている。このため、センスアップ１４には、ビット線ＢＬが直接接続されるのではなく、スイッチングトランジスタＳＴを介した内部ビット線ＢＬＩが接続される。したがって、全ビット線ＢＬの本数分だけスイッチングトランジスタＳＴが必要になる。
【００２５】
図３は、スイッチングトランジスタＳＴのレイアウトを示す平面図である。図４は、図３中のＡ−Ｂ線に沿ったスイッチングトランジスタの断面図である。
【００２６】
図３及び図４に示すように、半導体基板２０上にはアクティブエリアＡＡ１，ＡＡ２、及び素子分離絶縁膜２１が形成されている。アクティブエリアＡＡ１，ＡＡ２間にはチャネル領域ＣＨが形成されている。チャネル領域ＣＨ上にはゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にはゲート電極ＢＬＳが形成されている。
【００２７】
アクティブエリアＡＡ１上には、コンタクトプラグＣＳ１が形成されている。コンタクトプラグＣＳ１上には、ビット線ＢＬＭが形成されている。ビット線ＢＬＭはＭ０配線から成る。ビット線ＢＬＭ上にはコンタクトプラグＶ１が形成されている。さらに、コンタクトプラグＶ１上にはビット線ＢＬが形成されている。ビット線ＢＬはＭ１配線から成る。
【００２８】
アクティブエリアＡＡ２上には、コンタクトプラグＣＳ２が形成されている。コンタクトプラグＣＳ２上には、内部ビット線ＢＬＩが形成されている。内部ビット線ＢＬＩはＭ０配線から成る。半導体基板２０、ビット線ＢＬＭ，ＢＬ、内部ビット線ＢＬＩの間には、層間絶縁膜２３が形成されている。内部ビット線ＢＬＩ上には、層間絶縁膜２３を介してビット線ＢＬが配置されている。
【００２９】
図３に示したように、スイッチングトランジスタＳＴは、消去電圧Ｖeraが印加されるアクティブエリアＡＡ１側（高電圧側）と、センスアンプ１４に接続されるアクティブエリアＡＡ２側（低電圧側）に分けて、ゲート電極ＢＬＳからそれぞれコンタクトプラグＣＳ１，ＣＳ２までの距離を非対称にしてある。低電圧側は、最大で電源電圧Ｖdd（例えば、２．５Ｖ）しか印加されないため、高電圧側よりもコンタクトプラグＣＳ１からゲート電極ＢＬＳまでの距離を短くして面積を削減している。一方、一般に周辺回路１５で使用されている高耐圧トランジスタはコンタクトプラグからチャネル領域までの距離はほぼ同じである。
【００３０】
ビット線ＢＬは、メモリセルアレイ１１からスイッチングトランジスタＳＴの上方までＭ１配線で配線され、所定のスイッチングトランジスタ上でコンタクトプラグＶ１、ビット線ＢＬＭ（Ｍ０配線）、コンタクトプラグＣＳ１を介してアクティブエリアＡＡ１側（高電圧側）に接続される。一方、内部ビット線ＢＬＩはアクティブエリアＡＡ２側（低電圧側）からコンタクトプラグＣＳ２を介してＭ０配線のままセンスアンプ１４に配線される。
【００３１】
次に、メモリセルアレイ１１とセンスアンプ１４間のビット線フックアップ１３に配置されるスイッチングトランジスタＳＴの詳細なレイアウトを説明する。
【００３２】
図５は、ビット線フックアップ１３におけるスイッチングトランジスタのレイアウトを示す平面図である。
【００３３】
図示するように、センスアンプ１４側には、スイッチングトランジスタＳＴ１−１，ＳＴ１−２，…，ＳＴ１−ｎ（ｎは１以上の自然数）がワード線方向に２４ビット線ピッチで配列されている。スイッチングトランジスタＳＴ１−１〜ＳＴ１−ｎは、ビット線方向に複数段、例えば６段配列されている。
【００３４】
図６に、図５中にＣで示す領域の拡大図、すなわち、２４ビット線ピッチで配列されたスイッチングトランジスタＳＴ１−１，ＳＴ１−２のレイアウトを示す。
【００３５】
図示するように、１２本のビット線と１２個の配線間の間隔を含む領域をピッチとして、スイッチングトランジスタＳＴ１−ｎがそれぞれ配置される。すなわち、２４ビット線ピッチは、１２ラインと１２スペースを含む領域毎にスイッチングトランジスタが配置されることをさす。スイッチングトランジスタＳＴ１−ｎは、第１のチャネル幅（または、トランジスタサイズ）をそれぞれ有している。
【００３６】
なお、ビット線ＢＬＭと内部ビット線ＢＬＩ間は、コンタクトプラグＣＳ１が接続されたビット線ＢＬＭと内部ビット線ＢＬＩとの間の耐圧を確保するためにスペースを空ける必要がある。
【００３７】
また、メモリセルアレイ１１側には、スイッチングトランジスタＳＴ２−１，ＳＴ２−２，…，ＳＴ２−ｍ（ｍは１以上の自然数）がワード線方向に１６ビット線ピッチで配列されている。スイッチングトランジスタＳＴ２−１〜ＳＴ２−ｍは、ビット線方向に複数段、例えば４段配列されている。
【００３８】
図７に、図５中にＤで示す領域の拡大図、すなわち、１６ビット線ピッチで配列されたスイッチングトランジスタＳＴ２−１，ＳＴ２−２のレイアウトを示す。
【００３９】
図示するように、８本のビット線と８個の配線間の間隔を含む領域をピッチとして、スイッチングトランジスタＳＴ２−ｍがそれぞれ配置される。すなわち、１６ビット線ピッチは、８ラインと８スペースを含む領域毎にスイッチングトランジスタが配置されることをさす。スイッチングトランジスタＳＴ２−ｍは、第１のチャネル幅と異なる第２のチャネル幅をそれぞれ有している。スイッチングトランジスタＳＴ２−ｍが有する第２のチャネル幅は、スイッチングトランジスタＳＴ１−ｎが有する第１のチャネル幅より短い。
【００４０】
なお同様に、ビット線ＢＬＭと内部ビット線ＢＬＩ間は、コンタクトプラグＣＳ１が接続されたビット線ＢＬＭと内部ビット線ＢＬＩとの間の耐圧を確保するためにスペースを空ける必要がある。また、図７に示したライン＆スペースは、図６に示したライン＆スペースと同様である。
【００４１】
例えば、図１３に示すように、２４ビット線ピッチで全てのスイッチングトランジスタを配列する場合、センスアンプ１４に引き出す内部ビット線ＢＬＩの数は片側１２本ずつになるため、ビット線方向に１２段のスイッチングトランジスタを配列する必要がある。メモリセルアレイ１１側の選択ゲートトランジスタから内部ビット線（Ｍ０配線）ＢＬＩを順々に引き出すため、センスアンプ１４側に一番近いスイッチングトランジスタ上が最もＭ０配線が密集した領域である。図１３に示した例では、センスアンプ１４側に一番近いスイッチングトランジスタ上の領域にＭ０配線が１２本配線されることになる。
【００４２】
ライン＆スペースの微細化が進み、ビット線ピッチが縮小されると、同じ２４ビット線ピッチに１２段のスイッチングトランジスタを配置するためには、トランジスタのサイズ、Ｍ０配線のライン＆スペース、及びコンタクトプラグＣＳ１，ＣＳ２のサイズの縮小も、ビット線の縮小と同じ割合で小さくする必要がある。
【００４３】
しかし、Ｍ０配線とコンタクトプラグＣＳ１，ＣＳ２のサイズは、リソグラフィの困難度、デバイス特性、歩留まりやコスト増加等から、ビット線の縮小前と同じかほとんど縮小されていないのが現状である。そのため、スイッチングトランジスタのピッチを大きくして、コンタクトプラグＣＳ１，ＣＳ２によるスペース占有領域を減らす必要がある。したがって、スイッチングトランジスタの段数も多くなりチップサイズの増大につながる。
【００４４】
第１実施形態では、図５に示したように、センスアンプ１４に近い側では、Ｍ０配線及びコンタクトプラグＣＳ１，ＣＳ２の制約により、スイッチングトランジスタＳＴ１−ｎのピッチが大きくなってしまう。しかし、内部ビット線（Ｍ０配線）ＢＬＩの本数が比較的少ないメモリセルアレイ１１側のスイッチングトランジスタＳＴ２−ｍのピッチを縮小することにより、全体のスイッチングトランジスタの面積の縮小、あるいは面積の増大を抑制することができる
Ｍ０配線のライン＆スペースで律速しない箇所では、スイッチングトランジスタの性能（オン電流、オフ電流、耐圧など）で律速するまで、ピッチを縮小することができる。例えば、Ｍ０配線とコンタクトプラグＣＳ１，ＣＳ２で律速しているセンスアンプ１４側近くでは、スイッチングトランジスタＳＴ１−ｎを２４ビット線ピッチで６段分配置し、メモリセルアレイ１１側近くではスイッチングトランジスタＳＴ２−ｍを１６ビット線ピッチで４段分配置する。
【００４５】
これにより、ビット線方向に配列されるスイッチングトランジスタは合わせて１０段となり、図１３に示した比較例に比べて２段分のスイッチングトランジスタを削減することができる。この結果、ＮＡＮＤ型フラッシュメモリのチップサイズを縮小することが可能である。
【００４６】
［第２実施形態］  
第１実施形態ではビット線フックアップ１３に、チャネル幅（またはトランジスタサイズ）が異なる２種類のスイッチングトランジスタを配置したが、第２実施形態ではさらにチャネル幅が異なる多種類のスイッチングトランジスタを配置した例を述べる。ビット線フックアップ１３におけるスイッチングトランジスタのレイアウトを除き、その他の構成は第１実施形態と同様である。
【００４７】
図８は、第２実施形態のビット線フックアップ１３におけるスイッチングトランジスタのレイアウトを示す平面図である。
【００４８】
図示するように、センスアンプ１４側には、スイッチングトランジスタＳＴ１−１，ＳＴ１−２，…，ＳＴ１−ｎがワード線方向に２４ビット線ピッチで配列されている。スイッチングトランジスタＳＴ１−１〜ＳＴ１−ｎは、ビット線方向に複数段、例えば２段配列されている。スイッチングトランジスタＳＴ１−１〜ＳＴ１−ｎは、図６に示した構成と同様である。
【００４９】
また、メモリセルアレイ１１側には、スイッチングトランジスタＳＴ３−１，ＳＴ３−２，…，ＳＴ３−ｉ（ｉは１以上の自然数）がワード線方向に１２ビット線ピッチで配列されている。スイッチングトランジスタＳＴ３−１〜ＳＴ３−ｉは、ビット線方向に複数段、例えば２段配列されている。
【００５０】
図９に、図８中にＥで示す領域の拡大図、すなわち、１２ビット線ピッチで配列されたスイッチングトランジスタＳＴ３−１，ＳＴ３−２のレイアウトを示す。
【００５１】
図示するように、６本のビット線と６個の配線間の間隔を含む領域をピッチとして、スイッチングトランジスタＳＴ３−ｉがそれぞれ配置される。すなわち、１２ビット線ピッチは、６ラインと６スペースを含む領域毎にスイッチングトランジスタが配置されることをさす。スイッチングトランジスタＳＴ３−ｉは、スイッチングトランジスタＳＴ１−ｎ，ＳＴ２−ｍが有する第１，第２のチャネル幅より短いチャネル幅をそれぞれ有している。
【００５２】
なお同様に、ビット線ＢＬＭと内部ビット線ＢＬＩ間は、コンタクトプラグＣＳ１が接続されたビット線ＢＬＭと内部ビット線ＢＬＩとの間の耐圧を確保するためにスペースを空ける必要がある。また、図９に示したライン＆スペースは、図６及び図７に示したライン＆スペースと同様である。
【００５３】
さらに、スイッチングトランジスタＳＴ１−１〜ＳＴ１−ｎと、スイッチングトランジスタＳＴ３−１〜ＳＴ３−ｉとの間には、スイッチングトランジスタＳＴ２−１，ＳＴ２−２，…，ＳＴ２−ｍがワード線方向に１６ビット線ピッチで配列されている。スイッチングトランジスタＳＴ２−１〜ＳＴ２−ｍは、ビット線方向に複数段、例えば４段配列されている。
【００５４】
第２実施形態によれば、センスアンプ１４側近くにスイッチングトランジスタＳＴ１−ｎを２４ビット線ピッチで２段分配置し、メモリセルアレイ１１側近くにスイッチングトランジスタＳＴ３−ｉを１２ビット線ピッチで２段分配置し、さらにこれらの間にスイッチングトランジスタＳＴ２−ｍを１６ビット線ピッチで４段分配置することにより、ビット線方向に配列されるスイッチングトランジスタは合わせて８段となる。
【００５５】
これにより、第１実施形態に比べて２段分のスイッチングトランジスタを削減でき、ビット線フックアップ１３の領域を削減することができる。この結果、ＮＡＮＤ型フラッシュメモリのチップサイズを縮小することが可能である。その他の構成及び効果は第１実施形態と同様である。
【００５６】
［その他の実施形態］  
前述した第１及び第２実施形態において、スイッチングトランジスタのチャネル幅を変更することにより、トランジスタ特性、例えばオン電流や耐圧が変わり、読み出し特性または書き込み特性も変わる可能性がある。
【００５７】
このような場合は、図１０に示すように、チャネル領域ＣＨへのイオン注入を増大し、チャネル領域ＣＨの不純物濃度を高くする。これにより、しきい値電圧を低くしてオン電流を増加させるようにしてもよい。また、図１１に示すように、ゲート電極ＢＬＳの幅、すなわちチャネル長を変更する、例えば、チャネル長を短くしてもよい。
【００５８】
例えば、第１、第２実施形態にて行ったように、スイッチングトランジスタのチャネル幅を短くした場合は、オン電流が減るため、対策としてチャネル領域へのイオン注入量を増やす。これにより、チャネル幅を短くしたスイッチングトランジスタの特性を、チャネル幅を短くしていないスイッチングトランジスタの特性に合わせる。
【００５９】
また、第１、第２実施形態のＮＡＮＤ型フラッシュメモリとして、メモリセルアレイ１１のビット線方向の両側にセンスアンプ１４を配置した両側センスアンプ方式を示したが、図１２に示すように、ビット線方向の片側にセンスアンプ１４を配置した片側センスアンプ方式であっても第１、第２実施形態と同様に適用できる。
【００６０】
また、図１４は本実施形態のビット線フックアップにおけるメモリセルアレイ側近傍の拡大図であり、図１５は比較例のビット線フックアップにおけるメモリセルアレイ側近傍の拡大図である。これら図１４及び図１５はスイッチングトランジスタのレイアウトの一例を示す。本実施形態のスイッチングトランジスタのアクティブエリアＡＡ１，ＡＡ２とＭ０配線は、比較例に比べて、ワード線方向に密に配置されている。これにより、ビット線方向に配置するスイッチングトランジスタの段数を減らすことができ、ビット線フックアップの領域を削減できる。
【００６１】
以上説明したように実施形態によれば、ビット線方向に配置するスイッチングトランジスタの段数を減らすことができ、ビット線フックアップの領域を削減できる。これにより、チップサイズを縮小できる不揮発性半導体記憶装置を提供することが可能である。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１１…メモリセルアレイ、１２…ローデコーダ、１３…ビット線フックアップ、１４…センスアンプ、１５…周辺回路、１６…パッド、２０…半導体基板、２１…素子分離絶縁膜、２２…ゲート絶縁膜、２３…層間絶縁膜、ＡＡ１，ＡＡ２…アクティブエリア、ＢＬ，ＢＬＭ…ビット線、ＢＬＩ…内部ビット線、ＢＬＳ…ゲート電極、ＣＨ…チャネル領域、ＣＳ１，ＣＳ２…コンタクトプラグ、ＳＴ…スイッチングトランジスタ、ＳＴ１−１，ＳＴ１−２，…，ＳＴ１−ｎ…スイッチングトランジスタ、ＳＴ２−１，ＳＴ２−２，…，ＳＴ２−ｍ…スイッチングトランジスタ、ＳＴ３−１，ＳＴ３−２，…，ＳＴ３−ｉ…スイッチングトランジスタ、Ｖ１…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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