(57)【要約】【課題】ボード間を接続する信号線の本数節約を可能にすると共にバス異常検出時にもシリアル通信の継続を可能にする。【解決手段】シリアル通信インタフェース１３、２３は、多数決回路１４または多数決回路２４を介して、パラレルバス４の各ビットに接続されている。前記各シリアル通信インタフェースの、多数決回路１４または多数決回路２４を介したパラレルバス４へのデータ出力時は、パラレルバス４の全ビットに同じデータを出力する。逆に、パラレルバス４を介した前記各シリアル通信インタフェースへのデータ入力時は、多数決回路１４または多数決回路２４は、パラレルバス４の各ビットの値において、多く示されている方の値を決定する。これにより、シリアスバスの設置が不要になると共に、パラレルバス４に異常が発生した場合でも、シリアル通信を継続して実施できる。【選択図】図１
2014021753.tif 000002
【特許請求の範囲】
【請求項１】
複数のボード間でパラレル通信を行うための、該複数のボードの各々が備えるパラレル通信インタフェース手段と、
前記複数のボード間でシリアル通信を行うための、該複数のボードの各々が備えるシリアル通信インタフェース手段と、
前記複数のボード間を接続するパラレルバスと、
前記パラレルバスと前記シリアル通信インタフェース手段との間に接続された多数決回路と、
前記パラレル通信インタフェース手段及び前記シリアル通信インタフェース手段に接続され、前記パラレルバスの異常を検知する手段を有すると共に、前記パラレルバスの正常時には前記パラレル通信インタフェース手段を介して他ボードと情報の送受信を行い、前記パラレルバスの異常時には前記シリアル通信インタフェース手段及び前記多数決回路を介して他ボードと情報の送受信を行う通信ホストと、
前記複数のボードの前記通信ホスト間を接続し、前記パラレルバスの異常発生を該通信ホスト間で相互に通知するためのバス異常通知線と
を備えるパラレルバス回路。
【請求項２】
前記シリアル通信インタフェース手段は、送信時には、前記通信ホストから送出される送信信号を入力すると共に該入力に対応した所定の出力信号を前記多数決回路に送出し、受信時には、前記多数決回路から送出される送信信号を入力すると共に該入力に対応した所定の出力信号を前記通信ホストに送出する
請求項１に記載のパラレルバス回路。
【請求項３】
前記多数決回路は、送信時には、前記シリアル通信インタフェース手段から送出される２値信号を、前記パラレルバスを構成するビット単位の全ての通信線に送出し、受信時には、前記パラレルバスを構成するビット単位の全ての通信線の２値信号値の多数決によって決定される２値信号を、前記シリアル通信インタフェース手段に送出する
請求項２に記載のパラレルバス回路。
【請求項４】
請求項１から３のいずれか一項に記載の前記パラレルバス回路を備える通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパラレルバス回路方法及び通信システムに係り、特に、パラレルバスのビットに断線等の異常が発生した場合でもシリアル通信の継続を可能にするパラレルバス回路及び通信システムに関する。
【背景技術】
【０００２】
複数の装置の組み込みにより構成される通信システムでは、ボード間のデータの伝送に使用するバスが故障したときに備えて、監視専用バスを用意したり、バスを２重化したりする等、バス故障時の通信経路が無くなることを防止する対策がとられている。これにより、小規模なデータ伝送が継続できる。しかしながら、このような工夫を施すために、ボード間に接続する信号数が増大し、通信用バス回線が大規模となるので、システム全体の規模を大きくしてしまうといった問題点が生じていた。
【０００３】
この分野の公知例技術として、特許文献１には、自システムまたは相手側システムに障害が発生したときに、現用系システムと予備系システムとの切り替えを自動的に行うことにより、システムの信頼性向上を図る技術が開示されている。具体的には、現用系システム、及び予備系システムは、自システムの動作状態を監視してアラーム信号を発生する動作状態監視部を備える。また、現用系システム、及び予備系システムは、相手側システムの切替状態信号を受信するバッファ部を備える。また、現用系システム、及び予備系システムは、バッファ部の受信信号を内部に読み込んで接続制御信号を発生する接続制御信号発生手段を備える。また、現用系システム、及び予備系システムは、アラーム信号または接続制御信号によって切替制御信号を発生する切替制御部を備える。また、現用系システム、及び予備系システムは、切替制御信号によって通信制御部の送受信線を外部と接続または外部と遮断する切替部を備える。
【０００４】
また、特許文献２には、複数の負荷分散プロセッサと診断・試験プロセッサとの間を接続する共通バスを二重化して信頼性を向上する技術が開示されている。具体的には、この複数の負荷分散プロセッサの各々は、自己の診断・試験の必要性を検知して上記診断・試験プロセッサに診断・試験要求を行う機能を備える。また、診断・試験プロセッサは、上記要求に対処する機能を備えると共に、共通バスを介した業務データの授受の状態での異常を検出し、この異常に対処する機能を備える。
【０００５】
また、特許文献３には、コンピユータ・システムの平均故障間隔を増大するための方法が開示されている。具体的には、ビット転送においてスペアラインとマルチプレクサとを配置し、例えば、信号Ｃのラインが故障した場合は、信号Ｃは一方のＭＵＸから他方のＭＵＸに切換え入力される。この切り換え入力は選択信号によって実現される。また、番号が故障に係わるライン番号よりも大きい２つのラインの入力についても、同様な切り換えがなされる。
【０００６】
また、特許文献４には、ＩＯＰのＰＣＩ制御部が故障した場合、ホストＣＰＵは代替パスとしてＩＯＰのシリアルインタフェースを介して処理を続行できるようにすることを課題とする技術が開示されている。具体的には、インテリジェントＩＯプロセサを有する情報処理システムにおいて、インテリジェントＩＯプロセサが有するシリアルインタフェースと、情報処理システムが有するシリアルインタフェースとを、切り替えスイッチを介して接続する。そして、インテリジェントＩＯプロセサのホストＣＰＵとの運用インタフェース制御部が故障した場合に、情報処理システムのシリアルインタフェースからインテリジェントＩＯプロセサのシリアルインタフェースに制御指示する代替パスを確立する。
【０００７】
さらに、特許文献５には、信頼性の極めて高い通信を簡素な配線システムによって実現できる通信回路、通信ネットワークおよび連結装置が開示されている。具体的には、３本以上の信号ラインからなる信号線の一端側に接続されて入力端子に入力された信号を各信号ラインに分配送信する信号分配部を備える。また、信号線の他端側に接続されて各信号ラインを介して受信する複数の受信信号を比較して一致数の多い受信信号を真として選択受信し出力端子に出力する多数決選択受信回路を備える。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特公昭５８−０４１５３５号公報
【特許文献２】特公平０３−０４１８６３号公報
【特許文献３】特公平０８−０３１８５６号公報
【特許文献４】特開平１１−２５９３７８号公報
【特許文献５】特開２０１１−１４６９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の装置のような、障害が発生したときに、現用系システムと予備系システムとの切り替えを自動的に行う方法は、システムの信頼性向上を図る有効な手段である。しかしながら、後述する理由により、必ずしも通信用のバス回線の規模を縮小できるとは限らない。また、特許文献２に記載の方法も、システムの信頼性向上を図る有効な手段である。しかしながら、特許文献１に記載の装置と同様に、必ずしも通信用のバス回線の規模を縮小できるとは限らない。
【００１０】
また、特許文献３に記載の装置のような、コンピユータ・システムの平均故障間隔を増大させる方法も、システムの信頼性向上を図る有効な手段である。しかしながら、特許文献１に記載の装置と同様に、必ずしも通信用のバス回線の規模を縮小できるとは限らない。また、特許文献４に記載の装置のような、ＩＯＰのＰＣＩ制御部が故障した場合に備えて、ホストＣＰＵに代替パスを設ける方法は、システムの信頼性向上を図る有効な手段である。しかしながら、特許文献１に記載の装置と同様に、必ずしも通信用のバス回線の規模を縮小できるとは限らない。
【００１１】
さらに、特許文献５に記載の回路のような、多数決選択受信回路を用いて信頼性の極めて高い通信を簡素な配線システムによって実現する回路は、故障時の対応を行うものではなく、また、必ずしも通信用のバス回線の規模を縮小できるとは限らない。
【００１２】
ところで、複数の装置の組み込みにより構成される通信システムでは、ボード間のデータの伝送に使用するバスが故障したときに備え、監視専用バスを用意したり、バスを２重化したりする等、バス故障時の通信経路が無くなることを防止する対策が必要となる。しかしながら、上述したような従前のパラレルバス回路においては、システム全体の回路規模が大きくなってしまうといった問題点があった。以下、この点について、図４を参照して説明する。
【００１３】
図４は、従前のパラレルバス回路の回路構成を示す回路図である。同図において、ボード１とボード２はパラレルバス４、バス異常通知線３及びシリアルバス５により接続されている。また、ボード１内で、パラレルバス４はパラレル通信インタフェース１２を介して通信ホスト１１に接続されている。同様に、ボード２内で、パラレルバス４はパラレル通信インタフェース２２を介して通信ホスト２１に接続されている。また、ボード１内で、シリアルバス５はシリアル通信インタフェース１３を介して通信ホスト１１に接続されている。
【００１４】
同様に、ボード２内で、シリアルバス５はシリアル通信インタフェース２３を介して通信ホスト２１に接続されている。さらに、ボード１内で、バス異常通知線３は通信ホスト１１に接続されている。同様に、ボード２内では、バス異常通知線３は通信ホスト２１に接続されている。通信ホスト１１及び通信ホスト２１でバスの異常を検出したときには、バス異常通知線３を介して異常を対向の通信ホストに通知し、通信経路をシリアルバス５に切り替えることで通信を継続している。しかしながら、このような従前のパラレルバス回路では、予備の通信インタフェースを用意する必要があるため、ボード間を接続する信号線の本数が増大することが問題点であった。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであって、ボード間を接続する信号線の本数節約を可能にすると共にバス異常検出時にもシリアル通信の継続を可能にするパラレルバス回路及び通信システムを提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明に係るパラレルバス回路は、複数のボード間でパラレル通信を行うための、該複数のボードの各々が備えるパラレル通信インタフェース手段と、複数のボード間でシリアル通信を行うための、該複数のボードの各々が備えるシリアル通信インタフェース手段と、複数のボード間を接続するパラレルバスと、パラレルバスとシリアル通信インタフェース手段との間に接続された多数決回路と、パラレル通信インタフェース手段及びシリアル通信インタフェース手段に接続され、パラレルバスの異常を検知する手段を有すると共に、パラレルバスの正常時にはパラレル通信インタフェース手段を介して他ボードと情報の送受信を行い、パラレルバスの異常時にはシリアル通信インタフェース手段及び多数決回路を介して他ボードと情報の送受信を行う通信ホストと、複数のボードの通信ホスト間を接続し、パラレルバスの異常発生を該通信ホスト間で相互に通知するためのバス異常通知線とを備える。
【００１７】
また、本発明に係る通信システムは、上記のパラレルバス回路を備える。
【発明の効果】
【００１８】
以上の説明から明らかなように、この発明によれば、ボード間を接続するシリアスバスを不要にすると共に、ボード間を接続するパラレルバスのいずれかのビットに断線等の異常が発生した場合であっても、ボード間のシリアル通信を継続して実施することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るパラレルバス回路の回路構成を示す回路図である。
【図２】多数決回路１４において、シリアル通信インタフェース入力信号をパラレル通信インタフェース出力信号に変換する場合の一例としての対応関係を示す説明図である。
【図３】多数決回路１４において、パラレル通信インタフェース入力信号をシリアル通信インタフェース出力信号に変換する場合の一例としての対応関係を示す説明図である。
【図４】従前のパラレルバス回路の回路構成を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明のパラレルバス回路及び通信システムの実施形態について、図面を参照して詳細に説明する。図１は、本発明の実施形態に係るパラレルバス回路の回路構成を示す回路図である。同図において、図４と重複する部分には同一の符号を付す。同図において、本実施形態のパラレルバス回路は、ボード１、２、バス異常通知線３、パラレルバス４、通信ホスト１１、２１、パラレル通信インタフェース１２、２２、シリアル通信インタフェース１３、２３、及び多数決回路１４、２４を具備する。本発明のパラレルバス回路は、無線基地局装置のような組み込み型で、ボード間をパラレルバスで接続しているシステム一般に適用することが可能である。
【００２１】
以下、図１を参照して、本実施形態のパラレルバス回路の特徴的な機能を説明する。本実施形態のパラレルバス回路は、パラレルバス回路においてバスの異常を検出したときに、送信側はバスの全ビットに同じシリアルデータを出力し、受信側は多数決回路を用いてシリアルのデータを抽出する。このようにして、バス異常検出時にも、低速ではあるが通信を継続できることを特徴としている。
【００２２】
以下、図１を参照して、本実施形態のパラレルバス回路における回路要素間の接続について説明する。図１において、ボード１とボード２とは、パラレルバス４及びバス異常通知線３によって接続されている。より具体的には、ボード１内でパラレルバス４は、パラレル通信インタフェース１２を介して通信ホスト１１に接続されている。同様にボード２内でパラレルバス４は、パラレル通信インタフェース２２を介して通信ホスト２１に接続されている。また、ボード１内でパラレルバス４は、多数決回路１４及びシリアル通信インタフェース１３を介して通信ホスト１１に接続されている。
【００２３】
同様にボード２内でパラレルバス４は、多数決回路２４及びシリアル通信インタフェース２３を介して通信ホスト２１に接続されている。さらに、ボード１内でバス異常通知線３は、通信ホスト１１に接続されている。同様にボード２内でバス異常通知線３は、通信ホスト２１に接続されている。
【００２４】
以下、図１を参照して、本実施形態のパラレルバス回路の動作について説明する。通常、ボード１とボード２との間は、パラレルバス４を介して通信を行っている。一方、通信ホスト１１または通信ホスト２１においてパラレルバス４の異常を検出したときには、バス異常通知線３に異常状態を出力する。そして、バス異常通知線３を介して異常状態を入力した通信ホスト１１及び通信ホスト２１は、通信経路をシリアル通信インタフェース１３及びシリアル通信インタフェース２３に切り替える。
【００２５】
シリアル通信インタフェース１３及びシリアル通信インタフェース２３は、多数決回路１４または多数決回路２４を介して、パラレルバス４の各ビットに接続されている。各シリアル通信インタフェースの、多数決回路１４または多数決回路２４を介したパラレルバス４へのデータ出力時は、パラレルバス４の全ビットに同じデータを出力する。
【００２６】
これとは逆に、パラレルバス４を介した各シリアル通信インタフェースへのデータ入力時は、多数決回路１４または多数決回路２４は、パラレルバス４の各ビットの値において、多く示されている方の値を決定する。よって、例えば、１が多く示されていれば１の値を決定し、０が多く示されていれば０の値を決定する。このように構成することにより、パラレルバス４のビットに断線等の異常が発生した場合であっても、シリアル通信を継続して実施できるパラレルバス回路を実現している。
【００２７】
以下、図１を参照して、本実施形態のパラレルバス回路に障害が発生した時の動作について説明する。通常、ボード１とボード２との間は、パラレルバス４を介して通信を行っている。以下、一例として、パラレルバス４の或る１ビットに断線が発生したときの動作を説明する。通信ホスト１１が、パラレルバス４の異常を検出した場合、通信ホスト１１は、バス異常通知線３に異常状態を出力すると共に、通信ホスト２１との通信経路をシリアル通信インタフェース１３及び多数決回路１４を介する通信経路に切り替える。
【００２８】
通信ホスト２１は、バス異常通知線３を介して上記異常状態が入力されると、通信ホスト１１との通信経路をシリアル通信インタフェース２３及び多数決回路２４を介する通信経路に切り替える。同様に、通信ホスト２１でパラレルバス４の異常を検出した場合も、上記と同様に、通信ホスト１１との通信経路をシリアル通信インタフェース２３及び多数決回路２４を介する通信経路に切り替える。
【００２９】
図２は、多数決回路１４において、シリアル通信インタフェース入力信号をパラレル通信インタフェース出力信号に変換する場合の一例としての対応関係を示す説明図である。同図に示すとおり、パラレルバス４に障害が発生して上述のとおり通信経路が切り替えられた時、多数決回路１４では、図２に示すように、シリアル通信インタフェース１３から入力された値を、パラレルバス４を構成する全ビットに出力する。
【００３０】
図３は、多数決回路１４において、パラレル通信インタフェース入力信号をシリアル通信インタフェース出力信号に変換する場合の一例としての対応関係を示す説明図である。多数決回路１４にパラレルバス４から入力されたデータは、データを構成するビットの値である２値数の個数を上記各値毎にそれぞれ計数し、個数の多い方の２値数を、シリアル通信インタフェース１３の出力信号を構成するビットの値として出力する。但し、２値数の０を値とするビットの数と２値数の１を値とするビットの数とが同数の場合は２値数の０を、シリアル通信インタフェース１３の出力信号を構成するビットの値として出力する。また、多数決回路２４についても、上記の多数決回路１４と同様の動作を行う。
【００３１】
この例では、パラレルバス４の或る１ビットに断線が発生しているので、多数決回路１４または多数決回路２４で受信した８ビットのデータは１ビット誤っている可能性がある。しかしながら、他の７ビットには正しいデータが受信されているため、多数決回路１４または多数決回路２４では、８ビットのデータのビット単位の多数決出力として、元のシリアルデータを正しく決定することができる。この例では、パラレルバス４が８ビットの信号線で構成されるバスの場合を示しているが、この場合は、パラレルバス４を構成する８ビットの信号線の内、任意の３ビットまでの信号線の故障であれば、シリアル通信を正常に行うことが可能である。
【００３２】
この実施形態に係るパラレルバス回路では、パラレルバス４の異常検出時に、ボード１及びボード２ではシリアル通信を行う回路系統にそれぞれ切り替える。また、いずれのボードにおいても、送信時にはシリアル通信信号のビットの値を、パラレルバス４を構成する全ビットに出力する。また、受信時には多数決回路１４または多数決回路２４を用いてシリアルビットの値を決定する。このように構成することにより、ボード間を接続するシリアスバスの設置を不要にすると共に、パラレルバス４のいずれかのビットに断線等の異常が発生した場合であっても、ボード間のシリアル通信を継続して実施することが可能となる効果がある。
【００３３】
また、上記の効果により、ボード１とボード２との間を接続する通信経路を２重に設置する必要を無くし、ボード１とボード２との間には、パラレル通信用のパラレルバス４を設置するだけで済ませることができる。このようにして、ボード１とボード２を含むシステム全体の回路規模を小規模にすることができる。
【００３４】
前述の実施形態に係るパラレルバス回路では、パラレルバス４のビット数を８ビットとしたが、一般に、本発明に係るパラレルバス回路のパラレルバス４のビット数に制限はない。一般に、パラレルバス４をＮビットのバスとした場合、Ｎが偶数の場合はＮ／２−１ビット、Ｎが奇数の場合はＮ／２（切り捨て）ビットの異常があっても、前述の実施形態に係るパラレルバス回路と同様の動作により、シリアル通信を継続させることが可能である。
【００３５】
また、前述の実施形態に係るパラレルバス回路では、２枚のボード間をパラレルバス４によって接続したが、一般に、本発明に係るパラレルバス回路では、任意の複数のボード間を接続する構成のシステムにも適用することが可能である。この場合、バス調停回路を追加することも可能である。なお、パラレルバスの異常検出方法として、一般に知られているパリティビットやＣＲＣをシステムに付加する方法も可能である。
【符号の説明】
【００３６】
１  ボード
２  ボード
３  バス異常通知線
４  パラレルバス
１１  通信ホスト
２１  通信ホスト
１２  パラレル通信インタフェース
２２  パラレル通信インタフェース
１３  シリアル通信インタフェース
２３  シリアル通信インタフェース
１４  多数決回路
２４  多数決回路
【図１】
2014021753.tif 000003
【図２】
2014021753.tif 000004
【図３】
2014021753.tif 000005
【図４】
2014021753.tif 000006