(57)【要約】【課題】フリップチップ実装された半導体素子の裏面腹部と半導体パッケージ基板表面の間の隙間と半導体素子より外側の前記パッケージ基板表面の所定領域以外に封止樹脂が展延しないようにする技術の提供を課題とした。【解決手段】表面に絶縁層を有する多層配線基板に半導体素子を実装する半導体パッケージの製造方法であって、多層配線基板に半導体素子をフリップチップ実装する工程と、多層配線基板の表面絶縁層に対して表面活性処理を施す工程と、表面絶縁層の半導体素子が実装される部位より外側の所定領域と半導体素子上の所定領域に対して表面不活性処理を施す工程と、半導体素子と多層配線基板の間隙に樹脂を充填する工程と、を有することを特徴とする半導体パッケージの製造方法である。【選択図】図５
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【特許請求の範囲】
【請求項１】
表面に絶縁層を有する多層配線基板に半導体素子を実装する半導体パッケージの製造方法であって、
多層配線基板に半導体素子をフリップチップ実装する工程と、
多層配線基板の表面絶縁層に対して表面活性処理を施す工程と、
表面絶縁層の半導体素子が実装される部位より外側の所定領域と半導体素子上の所定領域に対して表面不活性処理を施す工程と、
半導体素子と多層配線基板の間隙に樹脂を充填する工程と、を有することを特徴とする半導体パッケージの製造方法。
【請求項２】
前記表面絶縁層の表面活性処理が、プラズマ洗浄、または薬品処理であることを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記表面絶縁層の表面不活性処理が、加熱押圧素子を用いた絶縁層の加圧と加熱であることを特徴とする請求項１または請求項２に記載の半導体パッケージの製造方法。
【請求項４】
前記表面不活性処理後の絶縁層表面における接触角が４５°以上であることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージにおける樹脂封止に係わるもので、詳しくは、フリップチップ方式により接続してなる半導体パッケージに使用されるアンダーフィル用封止樹脂の展延制御に関するものである。
【背景技術】
【０００２】
高度情報化時代を迎え、情報通信技術が急速に発達し、それに伴って各種半導体素子の高密度化が図られている。半導体パッケージや半導体素子を実装するための多層配線基板については、高密度化と高速対応が要求されている。また、エレクトロ二クス機器では、小型・薄型化・軽量化が要求されることが多く、高密度化、高速対応、さらに小型化、薄型化をバランスよく併存させることが必要となっている。
【０００３】
これらを実現するために、多層配線基板に対しては、配線ルールの微細化や、配線層の多層化、さらには、高速対応のための物性を有する絶縁材料の採用、絶縁層の層間を接続する接続ビアホールの微細化、絶縁層の薄型化などが要求されている。
【０００４】
半導体の実装に関しては、半導体素子と基板サイズの小型化により実装面積が減少する一方、半導体素子の電極数は増加傾向にあるため、半導体素子との接続端子であるバンプサイズとバンプピッチは狭小化している。このため実装方式は、ワイヤーボンディング方式から面で接続可能なフリップチップ実装方式が採用されている。特に、このフリップチップ実装方式は、接続端子の密度が高く、電気性能が優れるとして、近年、急速に成長している実装方式である。
【０００５】
このような高密度多ピンの接続技術要求を背景にして、半導体パッケージに用いる基板や半導体モジュール用の基板として、絶縁層が有機材料からなる多層配線基板が主流を占めるようになってきた。無機材料からなるセラミックスの基板に比べて有機材料からなる基板は微細加工が容易であるため、フリップチップ実装方式の配線基板に好適であるからである。また、高速対応における電気特性の指標となる誘電率や誘電正接については、その値が低く、高速対応における材料特性として有利であることが挙げられる。さらに、有機材料は無機材料に比べ柔軟性を持ち、落下などの衝撃に対する耐衝撃性を備え、軽量であること等から、民生用機器の市場で評価される要因となっている。
【０００６】
しかしながら、有機材料からなる多層配線基板と無機系の半導体素子との間の熱膨張率の差は、無機材料からなる多層配線基板のそれと比べて大きく、温度によって著しく変化、上昇する。そのため、フリップチップ実装方式においては、接続後冷却時に、半導体素子と多層配線基板の熱膨張係数差に起因して応力が生じ、該応力は半導体素子と多層配線基板間に形成された接続バンプに集中し、その結果、接合部の変形、破壊を招いてしまう。
【０００７】
上記の接続不良を防ぐため半導体素子と多層配線基板との間に熱硬化性封止樹脂を注入して、接合部にかかる応力を封止樹脂全体に分散させる技術が採用されている。この樹脂封止には、半導体素子全体を覆う金属等のキャップを必要とせずに、湿気や塵埃から半導体素子を保護する効果もあり、接続信頼性が飛躍的に向上することが知られている。
【０００８】
フリップチップ実装方式における樹脂封止の方法としては、半導体素子と多層配線基板を接合した後、両者間に設けられる数十μｍの間隙に対して、封止樹脂をディスペンサから充填するＣＵＦ（Ｃａｐｉｌｌａｒｙ  ＵｎｄｅｒＦｉｌｌ；キャピラリーアンダーフ
ィル）工法、あるいは、多層配線基板上の半導体素子の接合位置の近傍にあらかじめ常温の封止樹脂を塗布した後に半導体素子を接合するＰＡＭ（Ｐｒｅ  Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌ；プリアプライドマテリアル）工法が一般的に知られている。
【０００９】
まず、従来方法について、図面を用いて説明する。
ＣＵＦ工法では、図１に示すように半導体素子をフェースダウン方式で多層配線基板に実装した後、フリップチップ実装部にある半導体素子の近傍に封止樹脂を滴下し、図２で示した間隙に毛細管現象を利用して樹脂を流し込むものである。封止樹脂の充填後、加熱硬化を行ない、図３に示す構造を得る。
【００１０】
ＣＵＦ工法は、封止樹脂は毛細管現象によって半導体素子と多層配線基板の間隙に浸透するため、パッケージのデザイン（半導体素子のサイズ、はんだ電極の配置）によっては、封止樹脂の注入時間が著しく長くなり、生産性に問題が生じることがある。一例として、毛細管現象を利用して封止樹脂を充填する際、間隙の狭小化に伴い、封止樹脂内に含まれるフィラーと樹脂成分の流速差による流動に起因してフローマークが生じることがある。また、多層積層基板表層の絶縁層、電極や半導体素子表面の接触角不整合のため、封止樹脂の流動にムラが生じ、封止樹脂の充填箇所の対角位置に巻き込みボイドなどを発生し、接続信頼性を低下させることがある。そのため、通常、封止樹脂を充填する前に多層配線基板に対して、プラズマ洗浄を行い、封止樹脂が接する場所を洗浄、または濡れ性を改善させる方法が一般的に行われている。
【００１１】
一方、ＰＡＭ工法では、図１に示される段階で、多層配線基板表層の絶縁層に封止樹脂を常温状態であらかじめ塗布した状態とし、半導体素子と基板の位置合わせを行なう。その後、フェースダウン方式で加熱ヘッドを半導体素子に加熱押圧した後、封止樹脂を加熱硬化して、図３に示される構造を得る。また、ＰＡＭ工法においても、半導体素子がフェースダウン方式で実装される際に、樹脂の間隙への流れ込みが円滑になされるように、通常、あらかじめプラズマ洗浄を実施してから樹脂を塗布する方法がＣＵＦと同様の目的で行われている。特許文献１では、プラズマ処理装置内で多層配線基板とそれに搭載したチップを同時にプラズマ処理することで、表面を効率よく表面改質できることが示唆されており、特許文献２では、封止樹脂の組成を改良、または調整する対策などで濡れ性を改善させる方法がとられている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−０９１３７３号公報
【特許文献２】特開２００６−２１９５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、上記の文献に開示されている技術では、プラズマ処理装置内で半導体パッケージ基板表面にプラズマが照射される結果、半導体パッケージ基板上のほとんどの部分で表面活性が高まり濡れ性が向上してしまう。そのため、図４に示されるように封止樹脂が半導体素子表面に濡れ広がる状態や、封止樹脂が、半導体素子が占めるべき領域外の半導体パッケージ基板表面へ広がりすぎるといったブリード現象が生じる。つまり、半導体パッケージ基板の半導体搭載エリア以外の電子部品実装用パターンにまでブリードが展延するという問題がある。展延領域では、後工程で半導体素子周囲に配置されるコンデンサ等の電子部品をはんだ接続する際に、前記電子部品を導通接続できないことがある。
【００１４】
このブリード現象によって設計の自由度が制限されてしまう問題は、封止樹脂の組成を改良、または調整等をすることによって、その対策がなされているが、封止樹脂の組成を
変更すると、物性値、硬化樹脂の組成などが変化するため、封止樹脂の充填方法や硬化方法を変更することが必要となる。また、半導体素子と半導体パッケージ基板の接続部位の間隙における毛細管現象をより円滑となるようにするため、封止樹脂に混合されるフィラーの量などを減らした場合には、耐湿性や応力吸収性、耐衝撃性が劣化する等の問題も生じてしまう。
【００１５】
本発明は、上記問題点を鑑みてなされたもので、フリップチップ実装された半導体素子の裏面腹部と半導体パッケージ基板表面の間の隙間と半導体素子より外側のパッケージ基板表面の所定領域以外に封止樹脂が展延しないようにする技術の提供を課題とした。
【課題を解決するための手段】
【００１６】
上記課題を達成するための請求項１に記載の発明は、表面に絶縁層を有する多層配線基板に半導体素子を実装する半導体パッケージの製造方法であって、
多層配線基板に半導体素子をフリップチップ実装する工程と、
多層配線基板の表面絶縁層に対して表面活性処理を施す工程と、
表面絶縁層の半導体素子が実装される部位より外側の所定領域と半導体素子上の所定領域に対して表面不活性処理を施す工程と、
半導体素子と多層配線基板の間隙に樹脂を充填する工程と、を有することを特徴とする半導体パッケージの製造方法としたものである。
【００１７】
また、請求項２に記載の発明は、前記表面絶縁層の表面活性処理が、プラズマ洗浄、または薬品処理であることを特徴とする請求項１に記載の半導体パッケージの製造方法としたものである。
【００１８】
また、請求項３に記載の発明は、前記表面絶縁層の表面不活性処理が、加熱押圧素子を用いた絶縁層の加圧と加熱であることを特徴とする請求項１または請求項２に記載の半導体パッケージの製造方法としたものである。
【００１９】
また、請求項４に記載の発明は、前記表面不活性処理後の絶縁層表面における接触角が４５°以上であることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体パッケージの製造方法としたものである。
【発明の効果】
【００２０】
本発明は、半導体パッケージ用多層配線基板の表面絶縁層に対して、先ず表面活性処理を施し、その後パターン状に表面不活性処理を施すことで表面活性能を有する表面絶縁層領域を所定領域内に制限したものである。表面活性能が残っている領域は、基本的には、多層配線基板の半導体素子が搭載される領域とこれにつながる半導体素子よりわずかに外側の領域までである。但し、外側の領域については、不活性処理のパターンを考慮することで如何様にも制御できる。
【００２１】
具体的には、表面活性処理により封止樹脂の濡れ広がり性が向上し、封止樹脂は半導体素子裏面腹部と多層基板の隙間を速やかに確実に充填する。隙間から外側へのブリード領域は不活性処理により制限されているため半導体素子外周まで延在するフィレットは好適な形状で形成される。その結果、接続信頼性の高い、周辺部への樹脂の広がりを抑制した外観上も優れた半導体パッケージが提供される。
【００２２】
表面不活性処理において、加熱素子のみを用いて表面改質を用いることにより、封止樹脂の種類を問わず、封止樹脂のブリード現象を抑止できる。さらに、ＣＵＦ工法、ＰＡＭ工法の何れのフリップチップ実装工法においても、表面不活性処理を実施することが可能である。
【図面の簡単な説明】
【００２３】
【図１】従来の半導体パッケージの実装方式を示す説明図。
【図２】本発明の半導体パッケージの樹脂充填状態を示す断面図。
【図３】従来の半導体パッケージの断面図。
【図４】従来の半導体パッケージの上面図。
【図５】本発明の不活性処理パターンの作成状態を示す説明図。
【図６】本発明の不活性処理パターンとブリード距離の測長方法。
【図７】ＣＵＦ工法とＰＡＭ工法を示すフロー図。
【発明を実施するための形態】
【００２４】
本発明の一実施形態について、ＣＵＦ工法の流れに沿って説明する。
さらに詳しい部分については、図１、図２、図５、および、図７のＣＵＦ実装方式の工程フローに基づき説明する。
【００２５】
＜１＞半導体素子マウント〜フラックス洗浄
本実施形態においては、図１に示すように、先ず半導体素子１の複数の電極２（以下、素子電極２と記す。）と、多層配線基板５（以下、基板とも記す。）表面に素子電極２と同じピッチと同じ配置態様で形成された電極３（以下、基板電極と記す。）とが１：１接触するようにフェースダウン方式で搭載する。素子電極２と基板電極３のそれぞれの表面に形成してあるはんだバンプ４（以下、単にバンプと記す。）が加熱溶融され冷却されることで、半導体素子１が基板５上にフリップチップ実装される。基板５、半導体素子１それぞれの電極配置については、ここに示されるものに限定されるものではない。
【００２６】
尚、素子電極２と基板電極３とを短時間で接続するのに、ローカルリフローを採用し、コレット９の加熱とともに加圧をし、あるいはリフローと超音波振動を併用する方法を実施しても良い。また、多層配線基板１に半導体素子１をフリップチップ実装した基板を以下では半導体パッケージ基板５と記す、あるいはこれも単に基板５とも記す。
【００２７】
次に、フリップチップ実装部における半導体素子１と基板５との間隙７の洗浄を行なう（隙間については図２を参照。）。洗浄工程は、フラックス残留成分の除去を目的としているため、洗浄不要のフラックス、またはフラックスを使用しないタイプのバンプ４を使用する場合などは、本工程は必ずしも必要ではない。
【００２８】
＜２＞封止樹脂塗布前の不活性処理
吸湿した水分を半導体パッケージ基板５から蒸発させるプリベーク処理を行った後、一般にプラズマ処理を用いて表面状態の改質、表面のクリーニングなどを施して、樹脂の流動性を高めておく。プラズマ活性処理を施すと、表面に凹凸ができ、さらに極性基を形成する。これにより表面エネルギーが増える化学的不安定化によって、表面積拡大と濡れ性の効果を得ることができる。プラズマ処理以外では、薬品処理、ウエットブラスト処理でも表面積を拡大し分散性を増すことができる。
【００２９】
その後の加熱押圧素子を用いた不活性処理に関しては、フリップチップ実装後（フラックス洗浄がなされればその後）に実施することが好ましい。不活性処理は、フリップチップマウンタのコレット９と呼ばれるセラミック製の吸着部兼加熱部を用いて、ローカルリフローの手法で半導体素子１から一定距離離れた外周部、及び樹脂の濡れを防ぎたい部位を加熱しながら押圧していくものである。このとき、あらかじめコレット９を昇温させておく方法とコレット９が基板５に接触してから昇温する方法のいずれを適用することができる。不活性処理では、押圧によって表面凹凸と平坦化し、また加熱によって極性基が消失し、酸化した状態となり、表面エネルギーが低下する状態となるため、濡れ性が低下す
るものと考えられる。
尚、コレット９先端部の形状は問わないが、材質としては位置精度、荷重精度、温度応答性がよく、基板５への材料の転写などがない材料を選択することが望ましい。加熱押圧素子に関しては、上記の性質が備わったものならばその形態を問わず使用することができる。
【００３０】
＜３＞封止樹脂の充填〜硬化
次に、加熱したディスペンサ・ステージ（図示せず。）に半導体パッケージ基板５を搭載し昇温する。これは、封止樹脂８の流動性を上げる目的で行なう処理であり、前記基板５の昇温温度については、樹脂の性能が最も発揮される推奨条件を選択して何ら問題はない。本実施形態では、封止樹脂８を、ディスペンサによりフリップチップ実装部の所定の一辺近傍に供給し、毛細管現象により半導体素子１と基板５との間隙に封止樹脂が行き渡り、充填が完了するまでステージ上に放置して行った（図２）。
【００３１】
ここで、封止樹脂の充填量（フィレット高さ）は、図２の基板表面から接続バンプを含めた間隙部分と素子の高さの２割以上（１＞Ｂ／Ａ≧０．２）を封止樹脂が覆うことで、半導体素子１の周囲全体に渡って応力の不均衡が起きないように調整をした。
【００３２】
また、接続バンプ部を含めた間隙７が封止樹脂８によって十分に満たされたとしても、半導体素子１の周囲でのフィレット高さ８Ａがアンバランスとなると、フィレット部位を含む封止樹脂にかかる応力に不均衡が発生するので、半導体素子１の周囲でのフィレット高さ８Ａは均一であることが望ましい。特に、最高到達点高さと最低到達点高さの差が、素子の厚みの３割以下であることが最善である。半導体素子周辺の所定領域を不活性化処理を施してある結果、ブリードによって封止樹脂８が半導体素子１上面まで濡れ広がることや、半導体パッケージ上の他の接続部品、または接続部品用パターンへ展延することはない。
【００３３】
その後、半導体パッケージ基板５を、樹脂硬化が可能な温度雰囲気に移して、封止樹脂８を完全に熱硬化させ、完成した半導体パッケージを得る。使用する封止樹脂８に応じて、硬化時間、硬化温度については、適切な条件の設定が要求される。
尚、本発明では、使用する半導体素子１に対しての表面処理、基板の材質、表層絶縁層５の材質、半導体素子電極２、基板電極３の材質、電極の配置、およびこれらの形成方法や材質、バンプ４のメタル構造、ならび樹脂８の種類、コレットの材質、形成方法、形状、サイズなどは、本実施形態に示すものに限定されるものではない。
【００３４】
本発明をＰＡＭ工法に適用する場合、図１以前の工程で、基板表面にＰＥモードで１００Ｗ３０秒酸素プラズマ洗浄を実施した後、半導体素子１が実装される部位の外周位置に対して、不活性処理を実施する。その後、封止樹脂を多層配線基板に塗布し封止樹脂をなじませる。次いで、半導体素子１と多層配線基板５の位置合わせを行なった後、加熱したコレットを用いて、フェースダウン方式で半導体素子１を樹脂へ加熱押圧（条件；５０Ｎ／５０℃／２０秒）する。その後、封止樹脂を多層配線基板５と半導体素子１の間で濡れ広がるようにした後、封止樹脂８を加熱硬化し、図３に示す構造を得る。
【実施例】
【００３５】
以下、ＣＵＦ工法を用いた実施例について詳細に説明する。
半導体素子（１５ｍｍ×１５ｍｍ×０．８ｍｍ）を多層配線基板（４０ｍｍ×４０ｍｍ×１．２ｍｍ）に実装した。実装工程の概略図は、図１に示すフェースダウン方式である。半導体素子とモジュール用基板のそれぞれの接続用電極の上には、Ｓｎ／Ａｇ／Ｃｕはんだからなるバンプ４が予め形成されている。実装前のバンプ高さは、概ね０．０３５ｍｍ前後であり、バンプの配列ピッチは０．１８０ｍｍ程度であった。実装後の半導体素子１
と基板４の間隙７は０．０７０ｍｍ程度である（図２参照）。半導体素子を基板上にフェースダウン方式で搭載した後、最大温度２５０℃のリフロー炉に通してはんだを溶融してから室温まで冷却し、半導体素子をモジュール基板にフリップチップ実装した。
【００３６】
上記のフリップチップ実装部に対してフラックス洗浄を施し、その後、脱気プリベークを１２５℃、２．５時間、真空オーブンにて実施した後、半導体素子表面と表層絶縁層上での封止樹脂の接触角が１０°以下となるようにＰＥモードで酸素プラズマ１００Ｗ３０秒の表面活性処理を行った。
【００３７】
次に、フリップチップマウンタのコレット部分（押圧部面積８ｍｍ×８ｍｍ）を半導体素子外周部の封止樹脂の展延による濡れ広がりを防ぎたい部分と半導体素子の上面に対して図５の矢印に示すように押圧し、不活性処理を行った。具体的には、半導体素子の辺に並行して１ｍｍ離れた絶縁層上を、コレットで５０℃／５０Ｎ／２０秒の条件で押圧する方法をとった。また、半導体素子の上面に関しては、外周部を５０℃／０．０１Ｎ／２０秒で押圧して、不活性処理とした。
【００３８】
次に、間隙７にディスペンサから封止樹脂８を充填した。封止樹脂には、Ｎａｍｉｃｓ製Ｕ８４１０−１１９を使用し、充填量を、概ね４７ｍｇとした。封止樹脂の硬化は、恒温オーブン内で１６５℃、２時間加熱し、本発明の半導体パッケージを作製した。
【００３９】
以上の方法で、不活性化処理として加熱押圧した半導体パッケージを１０個（Ａ群）、比較のため押圧のみ実施した半導体パッケージ１０個（Ｂ群）、従来方法による半導体パッケージを１０個（Ｃ群）の計３水準を作製し、外観観察等検査を行った。従来方法とは、プラズマ処理による活性化処理だけで不活性化処理がないものである。
【００４０】
（結果）
外周部に濡れ広がったフィレットを含む封止樹脂のブリード部分について、図６に示すように半導体素子４辺から垂直に伸びた最長距離であるブリード距離を測定し、その測定値の平均値を算出した。その結果、
Ａ群  １．２ｍｍ  （不活性領域の水の接触角６０°、測定温度  ２３℃、以下同様）
Ｂ群  １．７ｍｍ  （不活性領域の水の接触角３０°）
Ｃ群  ２．５ｍｍ  （表面の水の接触角１０°）
という結果になり、加熱押圧により、表面活性部に不活性部分をパターンニングすることで表層絶縁層での濡れ広がりを制御することが確認された。また、半導体素子の上面への這い上がりについては、Ａ群のみに効果が確認された。また、Ａ群については押圧をそのままにして、コレットの温度を下げて実験をしたところ、不活性領域の接触角が４５°以上の時、同じ効果が得られた。
【符号の説明】
【００４１】
１・・・半導体素子
２・・・半導体素子電極
３・・・基板電極
４・・・バンプ
５・・・多層配線基板（又は半導体パッケージ基板）
６・・・導体層
７・・・間隙
８・・・封止樹脂
９  ・・・コレット
１０  ・・・ブリード
１１  ・・・受動部品搭載パターン
１２  ・・・ブリード距離（フィレット部も含む）
１３  ・・・不活性処理パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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