(57)【要約】【課題】製造コストを抑えつつ、マルチしきい値型の半導体回路を製造可能なレイアウト構造を提供する。【解決手段】基板電圧供給電源線３１、３２が延設された第１の方向に対して略垂直な第２の方向に、設定しきい値電圧が等しいスタンダードセル３３が並べられた領域を、小領域であるチャンク３０ごとに分割し、各チャンク３０の水平方向の両端には、低いしきい値電圧を供給する基板電圧供給電源線３１と、高いしきい値電圧を供給する基板電圧供給電源線３２とを交互に配置する。パス遅延解析後、速い動作が必要とされるスタンダードセル３３を含むチャンク３０は基板電圧供給電源線３１に接続し、それ以外のチャンク３０は基板電圧供給電源線３２に接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
スタンダードセルを用いたマルチしきい値型半導体集積回路のレイアウト構造であって、
基板電圧供給電源線が延設された第１の方向に対して略垂直な第２の方向に、設定しきい値電圧が等しい前記スタンダードセルが並べられた領域を有し、
前記領域は、前記第２の方向の両端部を前記基板電圧供給電源線に挟まれた小領域ごとに分割されており、
前記基板電圧供給電源線は、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線が交互に配置されている、
ことを特徴とするマルチしきい値型半導体集積回路のレイアウト構造。
【請求項２】
前記スタンダードセルは、完全欠乏型ＳＯＩ素子から構成されていることを特徴とする請求項１に記載のマルチしきい値型半導体集積回路のレイアウト構造。
【請求項３】
前記基板電圧供給電源線が延設された方向に並ぶ前記小領域から成る単位ごとに、前記高しきい値電圧を供給する電源線または前記低しきい値電圧を供給電源線に接続することを特徴とする請求項１または２に記載のマルチしきい値型半導体集積回路のレイアウト構造。
【請求項４】
前記基板電圧供給電源線が延設された方向に並ぶ前記小領域から成る単位を構成する前記小領域の数よりも、前記小領域から成る単位の前記水平方向における数を多くすることを特徴とする請求項３に記載のマルチしきい値型半導体集積回路のレイアウト構造。
【請求項５】
前記スタンダードセルは、基板上にディープｎウェルが形成され、前記ディープｎウェル上にｐウェルとｎウェルが形成されたトリプルウェル構造を有しており、前記ディープｎウェルは回路全体に共通に設けられており、前記スタンダードセルを前記第２の方向に連続して配置した一つのロウには、前記基板電圧供給電源線により共通の電圧が供給されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載のマルチしきい値型半導体集積回路のレイアウト構造。
【請求項６】
スタンダードセルを用いたマルチしきい値型半導体集積回路のレイアウト方法であって、
基板電圧供給電源線が延設された第１の方向に対して略垂直な第２の方向に、設定しきい値電圧が等しい前記スタンダードセルを並べる工程と、
前記スタンダードセルが並べられた領域を、前記第２の方向の両端部を前記基板電圧供給電源線に挟まれた小領域ごとに分割するように、前記基板電圧供給電源線として、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線とを交互に配置する工程と、
前記回路におけるパス遅延解析を行う工程と、
前記パス遅延解析後に、速い動作が必要とされる前記スタンダードセルを含む前記小領域については、前記低しきい値電圧を供給する電源線に接続する工程と、
速い動作が必要とされる前記スタンダードセルを含む前記小領域以外の前記小領域については、前記高しきい値電圧を供給する電源線に接続する工程とを備える、
ことを特徴とするマルチしきい値型半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチしきい値型半導体回路のレイアウト構造およびレイアウト方法に関する。
【背景技術】
【０００２】
半導体集積回路の低消費電力化のためには、低電圧化が最も効果的であるが、低電圧化を行うと、半導体集積回路の動作速度が著しく低下するという問題があった。そこで、近年においては、低電圧でも性能劣化が少ない完全欠乏型ＳＯＩ(Silicon On Insulator)素子の製造技術が開発され、この素子を使ったＬＳＩの設計技術が研究開発され始めた。
【０００３】
この完全欠乏型ＳＯＩ素子は、ソース端子、ゲート端子、ドレイン端子から成るＭＯＳトランジスタが、極薄の埋め込み酸化膜の上に形成された構造を有している。さらに、極薄の埋め込み酸化膜の下には、p-wellおよびn-wellが形成され、バック・ゲート端子から電子を印加することにより、それぞれの上層に形成されたＭＯＳトランジスタのしきい値電圧の実効的な値を制御することができる。
【０００４】
一方、現在量産されているＬＳＩチップは、上述のような完全欠乏型ＳＯＩ素子に対して、バルク型素子と呼ばれており、完全欠乏型ＳＯＩ素子にあるような極薄の埋め込み酸化膜が無い構造である。このため、バルク型素子は完全欠乏型ＳＯＩ素子に比べ、バック・ゲート端子から電圧を印加した場合、実効しきい値電圧の変調の効果が小さいとされている。
【０００５】
バルク型素子あるいは完全欠乏型ＳＯＩ素子を使って、マイクロプロセッサやシステムＬＳＩ等のチップを実現する場合、チップ内部の回路では、クリティカルパスと呼ばれる信号伝搬に長い時間のかかる信号経路と、非クリティカルパスと呼ばれるさほど伝搬に時間のかからない信号経路が存在している。
【０００６】
回路全体の動作速度は、クリティカルパスを経由する伝搬遅延時間で決まるため、通常、クリティカルパス上のセルと呼ばれる論理ゲートに対し、しきい値電圧の低いＭＯＳトランジスタを使うことにより、回路の高速動作を実現する。
【０００７】
一方、しきい値電圧の低いＭＯＳトランジスタは、リーク電力が大きいという欠点があるため、非クリティカルパス上のセルに対しては、しきい値電圧の高いＭＯＳトランジスタを使う。このように、２種類のしきい値電圧のＭＯＳトランジスタを混在させることで、高性能を達成しつつリーク電力の低減を図ることができ、マルチしきい値電圧技術と呼ばれている。
【０００８】
ＭＯＳトランジスタのしきい値電圧は、半導体チップの製造工程で作り込まれ、とくに２種類のしきい値電圧は、不純物イオンの打込み濃度を２通りに変えることで、実現される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開2011-211213号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のマルチしきい値電圧技術は、以下のような問題があった。すなわち、回路中のクリティカルパス部分と、非クリティカルパス部分で、ＭＯＳトランジスタのしきい値電圧を変えなければならないため、図１０に示すように、高しきい値のセル(ＨＶＴ: High Threshold-Voltage (Vt)、以下、ＨＶＴとする。)と、低しきい値のセル(ＬＶＴ: Low
Threshold-Voltage (Vt)、以下、ＬＶＴとする。)の位置を、設計段階で正確に指定し、製造段階では、フォトマスクを２種類作って、ＨＶＴと、ＬＶＴで精度良く不純物イオンの打込みを制御する必要があった。
【００１１】
また、トランジスタのしきい値が１つで済む場合には、フォトマスクも１枚で、不純物イオンの打込みも１回で済むが、マルチしきい値電圧の場合には、フォトマスクが２枚、不純物イオンの打込みも２回必要となる。その結果、製造コストの上昇を招くという欠点があった。
【００１２】
本発明は、上述した事情に鑑みてなされたものであり、コストを抑えつつ、マルチしきい値型の半導体回路を製造可能なレイアウト構造およびレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するため、本発明に係るマルチしきい値型半導体集積回路のレイアウト構造は、スタンダードセルを用いたマルチしきい値型半導体集積回路のレイアウト構造であって、基板電圧供給電源線が延設された第１の方向に対して略垂直な第２の方向に、設定しきい値電圧が等しい前記スタンダードセルが並べられた領域を有し、前記領域は、前記第２の方向の両端部を前記基板電圧供給電源線に挟まれた小領域ごとに分割されており、前記基板電圧供給電源線は、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線が交互に配置されていることを特徴とする。
【００１４】
本発明によれば、スタンダードセル製造段階では、全てのスタンダードセルを設定しきい値電圧が等しいセルとして製造し、基板電圧供給電源線が延設された第１の方向に対して略垂直な第２の方向に、スタンダードセルを並べ、前記第２の方向の両端部を前記基板電圧供給電源線に挟まれた小領域ごとに分割する。前記基板電圧供給電源線は、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線とを交互に配置する。したがって、前記小領域は、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線とのいずれにも接続可能である。その結果、速い動作を必要とされるスタンダードセルを含む前記小領域のセルについては低しきい値電圧を供給する電源線に接続し、それ以外の前記小領域のセルについては高いしきい値電圧を供給する電源線に接続することにより、高しきい値電圧のセルと、低しきい値電圧のセルを含むマルチしきい値型半導体集積回路を、低いコストで製造することが可能となる。
【００１５】
本発明の第一の態様においては、前記スタンダードセルは、完全欠乏型ＳＯＩ素子から構成するようにしてもよい。このように構成することにより、基板電圧供給電源線により電圧を印加した場合に、実効しきい値電圧の変調効果が大きく、好適なマルチしきい値型半導体集積回路を製造可能である。
【００１６】
本発明の第二の態様においては、前記基板電圧供給電源線が延設された方向に並ぶ前記小領域から成る単位ごとに、前記高しきい値電圧を供給する電源線または前記低しきい値電圧を供給電源線に接続するようにしてもよい。このようにすれば、前記基板電圧供給電源線が延設された方向に並ぶ前記小領域から成る単位には同一の電圧を供給するので、各小領域を近接させることができ、全体の面積を小さくすることが可能となる。
【００１７】
本発明の第三の態様によれば、前記基板電圧供給電源線が延設された方向に並ぶ前記小領域から成る単位を構成する前記小領域の数よりも、前記小領域から成る単位の前記第２の方向における数を多くするようにしてもよい。このように構成すれば、全体の面積を増大させることなく、高しきい値電圧を供給する前記単位と、低しきい値電圧を供給する前記単位との割り当ての自由度を高めることができる。
【００１８】
本発明の第四の態様によれば、前記スタンダードセルは、基板上にディープｎウェルが形成され、前記ディープｎウェル上にｐウェルとｎウェルが形成されたトリプルウェル構造を有し、前記ディープｎウェルを回路全体に共通に設け、前記スタンダードセルを前記水平方向に連続して配置した一つのロウには、前記基板電圧供給電源線により共通の電圧が供給するようにしてもよい。このようにすれば、回路の面積増加を防ぎつつ、高しきい値電圧を供給する前記単位と、低しきい値電圧を供給する前記単位を形成することができる。
【００１９】
以上の課題を解決するため、本発明に係るマルチしきい値型半導体集積回路のレイアウト方法は、スタンダードセルを用いたマルチしきい値型半導体集積回路のレイアウト方法であって、基板電圧供給電源線が延設された第１の方向に対して略垂直な第２の方向に、設定しきい値電圧が等しい前記スタンダードセルを並べる工程と、前記スタンダードセルが並べられた領域を、前記第２の方向の両端部を前記基板電圧供給電源線に挟まれた小領域ごとに分割するように、前記基板電圧供給電源線として、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線とを交互に配置する工程と、前記回路におけるパス遅延解析を行う工程と、前記パス遅延解析後に、速い動作が必要とされる前記スタンダードセルを含む前記小領域については、前記低しきい値電圧を供給する電源線に接続する工程と、速い動作が必要とされる前記スタンダードセルを含む前記小領域以外の前記小領域については、前記高しきい値電圧を供給する電源線に接続する工程とを備えることを特徴とする。
【００２０】
本発明によれば、スタンダードセル製造段階では、全てのスタンダードセルを設定しきい値電圧が等しいセルとして製造し、基板電圧供給電源線が延設された第１の方向に対して略垂直な第２の方向に、スタンダードセルを並べ、前記第２の方向の両端部を前記基板電圧供給電源線に挟まれた小領域ごとに分割する。前記基板電圧供給電源線は、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線とを交互に配置する。したがって、前記小領域は、高しきい値電圧を供給する電源線と、低しきい値電圧を供給する電源線とのいずれにも接続可能である。その結果、速い動作を必要とされるスタンダードセルを含む前記小領域のセルについては低しきい値電圧を供給する電源線に接続し、それ以外の前記小領域のセルについては高いしきい値電圧を供給する電源線に接続することにより、高しきい値電圧のセルと、低しきい値電圧のセルを含むマルチしきい値型半導体集積回路を、低いコストで製造することが可能となる。また、いずれかの電源線に接続する工程は、全製造工程における後の方の工程なので、回路の設計変更等にも低いコストで対応が可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態に係る完全欠乏型ＳＯＩ素子１００の構造を示す図である。
【図２】本発明の第１実施形態に係る集積回路２００のレイアウト構造を示す図である。
【図３】本発明の第１実施形態に係るチャンク３０の構造を示す図である。
【図４】本発明の第２実施形態に係る集積回路２００のレイアウト構造を示す図である。
【図５】本発明の第３実施形態に係る集積回路４００のレイアウト構造を示す図である。
【図６】本発明の第４実施形態に係る集積回路５００のレイアウト構造を示す図である。
【図７】本発明の第４実施形態に係る集積回路５００のレイアウト構造（p-wellおよびn-wellの構造を付記したもの）を示す図である。
【図８】本発明の第５実施形態に係る集積回路５００のレイアウト構造を示す図である。
【図９】本発明の第５実施形態に係る集積回路５００のレイアウト構造（p-wellおよびn-wellの構造を付記したもの）を示す図である。
【図１０】従来の集積回路のレイアウト構造を示す図である。
【図１１】従来の集積回路のブロック構造を示す図である。
【図１２】図１１のブロック３のレイアウト構造を示す図である。
【図１３】図１１のブロック１のレイアウト構造を示す図である。
【発明を実施するための形態】
【００２２】
以下、この発明の好適な実施の形態を、添付図面等を参照しながら詳細に説明する。ただし、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００２３】
［第１実施形態］
図１は、本発明の第１実施形態に係る完全欠乏型ＳＯＩ素子１００の構造を示す図である。
図１に示すように、本実施形態の完全欠乏型ＳＯＩ素子１００は、シリコン（Ｓｉ）で形成された基板１上に、Deep
n-well２５が形成され、さらにDeep n-well２５上にp−well２およびn−well３が形成されている。また、p−well２およびn−well３上には、Ｖth調整イオン打込み層４、５が形成されている。このように、本実施形態の完全欠乏型ＳＯＩ素子１００は、triple well構造が採用されている。triple well構造が採用することにより、p-well２がDeep n-well２５によって基板１と分離されているので、基板１に印加する電圧とは別の電圧を、p-well２に対して、即ち、nMOSに対して確実に印加することができる。
【００２４】
また、基板１と、表面シリコン（Ｓｉ）層６、７との間には、ＳｉＯ２で形成された極薄埋め込み酸化膜８が形成されている。この極薄埋め込み酸化膜８により、完全な素子の分離がなされている。
【００２５】
さらに、表面シリコン層６、７には、完全に空乏化した領域である薄層ＳＯＩチャネル９，１０が形成されている。そして、表面シリコン層６、７上には、nMOS側のソース端子１１、ゲート端子１２、ドレイン端子１３と、ＰＭＯＳ側のソース端子１４、ゲート端子１５、ドレイン端子１６が形成されている。なお、ソース端子１１およびドレイン端子１３とゲート端子１２との間は絶縁層１７により絶縁されており、ソース端子１４およびドレイン端子１６とゲート端子１５との間は絶縁層１８により絶縁されている。
【００２６】
そして、p−well２およびn−well３上には、バック・ゲート端子１９、２０が形成されている。完全欠乏型ＳＯＩ素子１００においては、これらのバック・ゲート端子１９、２０から電圧を印加した場合に、ＭＯＳトランジスタのしきい値電圧の実効的な値（以下、実効しきい値電圧という。）の変調効果が大きく、しきい値電圧の低いトランジスタと、しきい値電圧の高いトランジスタとで、バック・ゲート端子１９、２０から電圧を印加して、異なる値のしきい値電圧を実現することができる。
【００２７】
次に、図２および図３に基づいて、以上のような完全欠乏型ＳＯＩ素子１００で構成される本実施形態の集積回路２００のレイアウト構造を説明する。
図２に示すように、本実施形態の集積回路２００は、チャンクと呼ばれる領域に分割されている。チャンク３０は、図３に示すように、水平方向に並べられるスタンダードセル３３を所定数ごとに区切った小領域であり、このチャンク３０自体は、機能的にまとめられたものではない。つまり、チャンク３０は機能的にまとめられたブロックよりも小さな単位である。なお、上述したDeep n-well２５は、チャンクごとに分離して設けられている。
【００２８】
図２に示すように、本実施形態の集積回路２００は、チャンク３０が複数形成されており、各チャンク３０の両側には、基板電圧供給電源線３１、３２が交互に形成されている。各々のチャンク３０では、基板電圧供給電源線３１または基板電圧供給電源線３２のいずれかと結線することにより、チャンク３０内のＭＯＳトランジスタのバック・ゲート端子に、基板電圧供給電源線３１、３２の電圧を印加する。
【００２９】
本実施形態では、基板電圧供給電源線３１の電圧よりも基板電圧供給電源線３２の電圧を高く設定されており、基板電圧供給電源線３２の電圧が印加されたＭＯＳトランジスタは、高しきい値のセル(ＨＶＴ: High Threshold-Voltage (Vt)、以下、ＨＶＴとする。)となる。また、基板電圧供給電源線３１の電圧が印加されたＭＯＳトランジスタは、低しきい値のセル(ＬＶＴ: Low Threshold-Voltage (Vt)、以下、ＬＶＴとする。)となる。
【００３０】
なお、本実施形態では、基板電圧供給電源線３１、３２をそれぞれ１本の電源線のように描いているが、実際には、基板電圧供給電源線３１、３２のそれぞれにおいて、pMOSトランジスタ用の基板電圧供給電源線とnMOSトランジスタ用の基板電圧供給電源線とに分かれている。図２に示すように、低い基板電圧が供給される基板電圧供給電源線３１に対しては、接続パターン３４Ａによって、図３に示すチャンク３０のｐＭＯＳ用基板電圧供給電源線に接続し、接続パターン３４Ｂによって、図３に示すチャンク３０のnMOS用基板電圧供給電源線に接続する。また、図２に示すように、高い基板電圧が供給される基板電圧供給電源線３２に対しては、接続パターン３５Ａによって、図３に示すチャンク３０のpMOS用基板電圧供給電源線に接続し、接続パターン３５Ｂによって、図３に示すチャンク３０のnMOS用基板電圧供給電源線に接続する。
【００３１】
図２において、”Ｈ”と記載されているのがＨＶＴが集まったチャンク３０であり、このチャンク３０内のセルは、さほど伝搬に時間のかからない信号経路である非クリティカルパス上のセルとして用いられる。
【００３２】
また、図２において、”Ｓ”と記載されているのがＬＶＴが集まったチャンク３０であり、このチャンク３０内のセルは、信号伝搬に長い時間のかかる信号経路であるクリティカルパス上のセルとして用いられ、回路の高速動作を実現する。
【００３３】
本実施形態においては、チャンク３０ごとに基板電圧供給電源線３１または基板電圧供給電源線３２に接続できるようになっており、いずれの電源線に接続するかによって、そのチャンク３０内のセルを、ＨＶＴか、または、ＬＶＴかに分けることができる。
【００３４】
つまり、製造時においては、全てのセルをＬＶＴとして形成し、チャンク３０ごとに分け、そのチャンク３０の両側に基板電圧供給電源線３１と基板電圧供給電源線３２を配線する。そして、パス遅延解析を行って、速く動かなければならないセルが入ってるチャンク３０については、左側の基板電圧供給電源線３１と接続することにより、ＬＶＴとして形成する。そして、それ以外のチャンク３０については、右側の基板電圧供給電源線３２と接続することにより、ＨＶＴとして形成する。このように、本実施形態においては、用途に応じて、各チャンク３０のセルを、基板電圧供給電源線３１または基板電圧供給電源線３２に接続可能なレイアウト構造になっている。
【００３５】
その結果、本実施形態においては、製造時において、ＬＶＴとＨＶＴとを作り分ける必要がなく、パス遅延解析後の電源線への接続時に、ＬＶＴか、あるいは、ＨＶＴかを決めることができるので、低製造コストでマルチしきい値電圧型の半導体集積回路を製造することができる。また、パス遅延解析後にＬＶＴか、あるいは、ＨＶＴかを決めることができるので、急な設計変更などにも対応可能である。
【００３６】
さらに、半導体素子の微細化が進むにつれ、製造時のばらつきや動作時の電圧ばらつき、あるいは温度のばらつきに対して、ＭＯＳトランジスタの性能が変動することが知られている。本発明によれば、基板電圧供給電源線３１および基板電圧供給電源線３２の電圧を独立に変えられるので、製造時のばらつきにより、しきい値電圧が目標とする電圧よりも高く製造されてしまった場合には、基板電圧供給電源線３１の電圧をやや下げることにより、実効しきい値電圧を低下させ、クリティカルパス上のセルの動作速度が低くならないようにする。このとき、非クリティカルパス上のセルは、多少遅くなっても全体の速度に影響がないようなら、基板電圧供給電源線３２の電圧は変えない。これにより、高しきい値のセルで構成されるチャンク内のＭＯＳトランジスタでは、実効しきい値電圧が下がらないので、リーク電力の増大を防ぐことができる。
【００３７】
なお、一例として、ＬＶＴにおいては、基板電圧供給電源線３１により、nMOSに対しては０Ｖの電圧を供給し、pMOSに対しては電源電圧の値を供給する。そして、ＨＶＴにおいては、基板電圧供給電源線３１により、nMOSに対しては−ＶＤＤの電圧を供給し、pMOSに対しては＋２ＶＤＤを供給する。
【００３８】
本発明によれば、製造時にはトランジスタのしきい値を１種類だけ作り、チップを動作させるときに、２種類の実効しきい値を実現するので、製造コストの上昇を抑えつつ、マルチしきい値電圧が実現できる。
【００３９】
また、完全欠乏型ＳＯＩ素子では、バルク型に比べ、バック・ゲート端子から電圧を印加した場合、実効しきい値電圧の変調の効果が大きいので、より小さい電圧の印加で、精度良くＨＶＴまたはＬＶＴを実現できる。
【００４０】
＜シミュレーション結果＞
以下に、本実施形態のレイアウト構造を有する完全欠乏型ＳＯＩ素子の消費電力に関するシミュレーション結果について説明する。
本実施例のように完全空乏型SOI素子では、基板電圧を印加することにより、リーク電力の大きさを1/10に減少させることができる。一例として、基板電圧をかけない状態（すなわちp-well(nMOS)に0V、n-well(pMOS)にVDD電圧を印加した状態）に比べ、基板電圧をかけた状態（p-well(nMOS)に−VDD電圧、n-well(pMOS)にVDDの2倍の電圧を印加した状態）において、上記のリーク電力の減少を実現することができる。トランジスタは、基板電圧をかけない状態ではLVT、基板電圧をかけた状態ではHVTであり、LVTはHVTに比べて高速である。したがって、回路ブロック内のクリティカルパスにLVTが使用されるが、典型的な例では、回路ブロック内のクリティカルパス上に存在するセルは、全体の20%程度であることが知られている。すなわち、残りの80%のセルはHVTとなる。いま、HVTのセルのリーク電力を1とすると、LVTのセルのリーク電力は10となる。LVTセルとHVTセルの比率が20%対80%である回路ブロック全体の平均リーク電力は、10×0.2+1×0.8=2.8となる。
一方、回路ブロックをすべてLVTで構成した場合のリーク電力は、10×1=10である。本発明の第1の実施例がこの場合に相当し、リーク電力は2.8÷10=0.28に低減する。
なお、追加の実施例では、H’と記した部分でnMOSがHVT、pMOSがLVTとなるので、このセルのリーク電力は5とみなせる。Sの部分が全体の20%、H’の部分が全体の80%のとき、回路ブロック全体のリーク電力は、10×0.2+5×0.8=6.0となり、リーク電力は
6÷10=0.6に低減する。
【００４１】
＜比較例＞
図１１〜図１３に本発明との比較例を示す。図１１に示す比較例は、ブロック１〜ブロック４の回路ブロックに分割された例である。この比較例は、回路ブロックごとの動作状態に応じて、バックゲート電圧を変化させ、しきい値電圧を変化させている。
【００４２】
具体的には、高速な動作が必要なセルを含むブロック３については、図１２に示すように全てＬＶＴで製造し、高速な動作が必要なセルを含まないブロック４については、図１３に示すように全てＨＶＴで製造する。
【００４３】
このように、比較例においては、機能の単位であるブロック単位でＬＶＴとＨＶＴを決めてしまうので、例えば、ブロック３内において高速な動作が必要ではないセルを含む場合でも、全てＬＶＴとしてしまうので、消費電力が増加することがある。
【００４４】
これに対し、本発明は、機能の単位であるブロック単位ではなく、チャンクという小さな単位ごとにＬＶＴとＨＶＴを決めることができるので、高い性能を維持しながら消費電力の低減を図ることが可能である。
【００４５】
［第２実施形態］
次に、本発明の第２実施形態を図４に基づいて説明する。第１実施形態では、基板電圧供給電源線３１と基板電圧供給電源線３２の延設方向の上下に置かれたチャンク３０は、印加する基板電圧が異なる場合、製造上のルール、例えば、ショートなどを防ぐために、一定の距離だけ離して置く必要があった。例えば、図２に示す左上のＬＶＴのチャンク３０（Ｓと表示されているチャンク）と、その下のＨＶＴのチャンク３０（Ｈと表示されているチャンク）は、印加する基板電圧が異なるので、一定の距離だけ離して置く必要がある。どれだけ離す必要があるのかは、半導体メーカーごとに異なり、チャンクの高さとほぼ同じくらいの距離だけ離す必要がある場合もある。
【００４６】
その場合、全体としての縦方向（基板電圧供給電源線３１と基板電圧供給電源線３２の延設方向）の長さが著しく増大し、結果的に面積の増大を招くことが想定される。そこで、第２実施形態では、縦方向（基板電圧供給電源線３１と基板電圧供給電源線３２の延設方向）における上下のチャンク３０は同一の基板電圧を与える。
【００４７】
縦方向（基板電圧供給電源線３１と基板電圧供給電源線３２の延設方向）に並んだチャンク３０の単位をスライスと呼ぶことにすると、図４に示す本実施形態の集積回路３００は、同一のスライスには同一の基板電圧を与え、スライスごとにＬＶＴまたはＨＶＴを決める。このようなレイアウトとすることにより、スライス内の互いのチャンク３０を密着して配置することが可能となる。この場合、隣り合うスライスで基板電圧が異なることがあるが、各スライス間には基板電圧供給電源線３１と基板電圧供給電源線３２を配設するので、これらの電源線を配設する領域を利用してスライスの間隔を広くすることができる。
【００４８】
以上のように、本実施形態によれば、同一のスライスには同一の基板電圧を与えるようにしたので、第１実施形態と同様の効果を発揮するだけでなく、面積の増大も防ぐことができる。
【００４９】
［第３実施形態］
次に、本発明の第３実施形態を図５に基づいて説明する。第２実施形態では、同一のスライスには同一の基板電圧を与え、スライス単位でのみ、ＬＶＴまたはＨＶＴの実現が可能である。
【００５０】
一方、第２実施形態では、チャンク単位でＬＶＴまたはＨＶＴの実現が可能であった第１実施形態に比べると、スライス単位でしかＬＶＴまたはＨＴＶの実現ができないので、ＬＶＴまたはＨＶＴを割り当てられる「場合の数」が減ってしまう。
【００５１】
例えば、図２に示す例では、２３６通りの割り当て方があるのに対し、図４に示す実施形態では、２６通りの割り当て方しかない。これを改善する方式が図５に示す第３実施形態である。
【００５２】
図５に示す第３実施形態の集積回路４００では、全体で３６個あるチャンク３０を、１スライス当たりのチャンク数を４に減らし、スライス数を９に増やした「横長」の構成で実現している。これにより、ＬＶＴまたはＨＶＴの割り当て方が、２９通りに増え、より自由度の高い割り当てを実現している。
【００５３】
マルチしきい値電圧型の半導体回路を製造する場合には、まず、低いしきい値電圧（ＬＶＴ）だけを使って、回路全体の動作速度（遅延時間）が制約値を満たすように設計しておく。次に、各々のチャンク（またはスライス）にＬＶＴまたはＨＶＴのどちらを割り当てれば、回路全体の遅延時間の制約を満たしつつ、回路全体のリーク電力が最小になるかという、組み合わせ最適化問題を解く。この最適化問題は、分枝限定法等の代表的な最適化アルゴリズムを使って解くことができる。このとき、ＬＶＴまたはＨＶＴの割り当ての自由度が増えるほど、よりリーク電力の小さい解を見出すことができる。したがって、本実施形態によれば、ＬＶＴまたはＨＶＴの割り当ての自由度が増えるので、よりリーク電力の小さい解を見出すことができる。
【００５４】
［第４実施形態］
次に、本発明の第４実施形態を図６及び図７に基づいて説明する。
本発明の有力な応用分野としては、センサーノードが挙げられるが、センサーノードで使われる超低電力CPUチップまたは超低電力マイクロコントローラでは、チップの低コスト化への要求が極めて厳しい。
このため、従来方式に比べてチップ面積の増加がまったく発生しないような実現方式が求められる。特に、triple well構造が使われる場合、別々のp-wellには互いに異なった電位が供給できるのに対して、複数のn-wellがあった場合でも、それらにはすべて同一の電位しか与えることができない。
この理由は、Deep n-wellの電位がn-wellを介して供給されること、および、Deep
n-wellがすべてのn-wellに接触しているためである。そこで、上述した実施形態においては、複数のn-wellに対して互いに異なった電位を供給するために、チャンクごとにDeep n-wellを分離させている。そのため、面積が増加してしまう。
【００５５】
そこで、本実施形態では、triple
well構造を使用し、かつ、チップ面積の増加を発生させないような構成を採用している。本実施例においては、図６に示すように、セルをX方向に隙間なく配置するとともに、Y方向に対しても隙間なく配置する。以下、X方向に隙間なく配置セルをRowと称する。また、本実施形態においては、Deep n-wellが全てのRowについて共通に配置されている。
図中Sと記されたRowには、基板電圧供給電源線３１から基板電圧を供給する。これによって、当該Rowでは、p-wellには0V、n-wellにはVDD電圧が供給される。一方、H’と記されたRowには、基板電圧供給電源線３６を通じて、p-wellには負電圧、n-wellにはVDD電圧を供給する。これによって、Row-S４１とRow-H’４０のp-wellには異なった電位が与えられる一方、n-wellには、Row-S４１とRow-H’ ４０で同一の電位（VDD電圧）を与えている。このように、本実施形態によれば、Deep n-wellを全てのRowについて共通に配置したtriple
well構造を採用しているが、Row-S４１とRow-H’ ４０のp-wellに異なった電位を供給することができる。つまり、Deep n-wellを分離させる必要がないので、面積増加を生じさせることなく、ＬＶＴとＨＶＴのRowを実現することができる。
【００５６】
図６において、p-wellおよびn-wellの構造を付記したものを図７に示す。上下に隣接するRowとRowの間で、p-wellおよびn-wellが共有化されている。Row-S４１とRow-H’４０が隣接するところでは、n-wellを配置し、VDD電圧を印加する。このように構成することにより、Row-S４１とRow-H’４０とでp-wellに異なった電圧を印加する場合でもＹ方向においてRowを分離する必要がないので、面積の増加を防ぐことができる。
なお、この実施例によれば、Row-S４１では、p-wellに0V、n-wellにVDD電圧が供給されるため、LVTが実現される。一方、Row-H’４０では、p-wellに負電圧、n-wellにVDD電圧が供給されるため、nMOSにおいてのみHVTが実現され、pMOSはLVTとなる。したがって、nMOSがオフする場合にのみ、リーク電力が減る。
しかし、一般に、複数のセルから成る回路ブロックでは、ブロックに含まれるnMOS全体を平均した場合、オンとオフの確率はほぼ等しいと考えられるため、回路ブロック中の約半数のnMOSでリーク電力が低減することになる。
したがって、上述した他の実施形態と比較するとリーク電力の低減効果は小さいが、本実施形態によれば、上述した実施形態で発生する面積増加を一切伴わずに、リーク電力を減らすことができる。
【００５７】
［第５実施形態］
次に、本発明の第５実施形態を図８及び図９を参照して説明する。
以上述べた第４実施形態は、同一サイズのnMOSとpMOSを比較した場合に、nMOSのリークの大きさがpMOSとほぼ同等、もしくは、より大きい場合に効果的である。ところが、製造プロセスによっては、pMOSのリークがnMOSよりも大きい場合が存在する。この場合、第４実施形態を使用しても、さほど大きなリーク電力削減効果は得られない。理由は、H'のロウもSのロウも、pMOSのしきい値がLVTだからである。
そこで、第５実施形態として、すべてのpMOS、nMOSを製造段階でHVTになるように製造し、ロウに与える基板電圧を異ならせることにより、HのロウとS'のロウを作る。Hのロウでは、n-wellにVDD電圧、p-wellに0Vを印加することにより、pMOS, nMOSともにHVTのしきい値が実現される。これに対し、S'のロウでは、n-wellにVDD電圧を印加してpMOSでHVTを実現する一方、p-wellに正電圧を印加することにより、nMOSのしきい値を実効的にLVTにする。これによって、nMOSの高速化が実現できる。クリティカルパス上のセルが配置されたロウをS'にし、それ以外のロウをHにすることで、高速化を実現しながら、効果的にリーク電力の低減化を図ることができる。
【００５８】
＜変形例＞
なお、上述した各実施形態においは、完全欠乏型ＳＯＩ素子に本発明を適用した例について説明したが、本発明はこのような例に限定されるものではなく、バルク型素子にも適用が可能である。
【符号の説明】
【００５９】
１…基板、２…p−well、３…n−well、８…極薄埋め込み酸化膜、１９，２０…バック・ゲート端子、３０…チャンク、３１，３２…基板電圧供給電源線、３３…スタンダードセル、１００…完全欠乏型ＳＯＩ素子、２００，３００，４００，５００…集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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