(57)【要約】【課題】電源または電力変換機器等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの際に跳ね上がり電圧が発生する。この跳ね上がり電圧は、ディジタル信号処理回路等の被電源供給回路へのノイズとなり、論理回路等の誤動作の原因になる等の問題がある。【解決手段】本願発明は、パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、アクティブセル領域に他の領域よりも閾値電圧が低く、且つ、占有面積が比較的狭い副アクティブセル領域を設けるものである。【選択図】図４
2014132600.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記ボディ領域に接するように前記第１の主面側の前記半導体基板の表面領域に設けられたゲート絶縁膜；
（ｄ３）前記ゲート絶縁膜を介して前記半導体基板の前記表面領域に設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記半導体基板の前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有するソース領域；
（ｄ７）前記層間絶縁膜を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記アクティブ領域は、以下を有する：
（ｃ１）第１の閾値電圧および第１の占有面積を有する主アクティブ領域；
（ｃ２）前記第１の閾値電圧よりも低い第２の閾値電圧および前記第１の占有面積よりも狭い第２の占有面積を有する副アクティブ領域。
【請求項２】
前記１項の半導体装置において、前記第１の占有面積と前記第２の占有面積との和に占める前記第２の占有面積の比率は、１％以上、且つ、２０％以下である。
【請求項３】
前記１項の半導体装置において、前記第１の占有面積と前記第２の占有面積との和に占める前記第２の占有面積の比率は、５％以上、且つ、２０％以下である。
【請求項４】
前記２項の半導体装置において、前記第１の閾値電圧と前記第２の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ボディ領域の不純物濃度に起因する。
【請求項５】
前記２項の半導体装置において、前記第１の閾値電圧と前記第２の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ゲート絶縁膜の厚さの差に起因する。
【請求項６】
前記３項の半導体装置において、前記副アクティブ領域の平面形状は、単一又は複数のリング形状である。
【請求項７】
前記３項の半導体装置において、前記副アクティブ領域の平面形状は、複数のドット形状である。
【請求項８】
前記３項の半導体装置において、前記副アクティブ領域は、２次元単連結領域として単一の領域を形成する。
【請求項９】
前記３項の半導体装置において、前記副アクティブ領域は、複数の線状領域である。
【請求項１０】
前記１項の半導体装置において、前記第２の閾値電圧の値は、前記第１の閾値電圧の値の４５％以上、且つ、８５％以下である。
【請求項１１】
前記１項の半導体装置において、前記第２の閾値電圧の値は、前記第１の閾値電圧の値の５５％以上、且つ、７５％以下である。
【請求項１２】
前記１項の半導体装置において、更に、以下を含む：
（ｅ）前記半導体基板の前記第１の主面上に設けられたゲートパッド；
（ｆ）前記ゲートパッドと、前記主アクティブ領域内の各ゲート電極間の第１の電流通路；
（ｇ）前記ゲートパッドと、前記副アクティブ領域内の各ゲート電極間の第２の電流通路、
ここで、前記第２の電流通路の抵抗値は、前記第１の電流通路の抵抗値よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置（または半導体集積回路装置）におけるデバイス構造に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００３−１３３５５７号公報（特許文献１）または、これに対応する米国特許第６８０６５４８号公報（特許文献２）には、電源回路のスイッチング等に使用するトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型の縦チャネル（Ｖｅｒｔｉｃａｌ  Ｃｈａｎｎｅｌ）パワーＭＯＳＦＥＴにおいて、半導体チップ内に組み込んだＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）の占有面積を削減する技術が開示されている。
【０００３】
日本特開２００６−２４６９０号公報（特許文献３）または、これに対応する米国特許第６９６７３７４号公報（特許文献４）には、電源回路のスイッチング等に使用され、スーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）構造を有するプレーナ（Ｐｌａｎａｒ）型のバーティカル（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴにおいて、ソフトスイッチング方式に適合した特性を有するＳＢＤを半導体チップ内に組み込む技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１３３５５７号公報
【特許文献２】米国特許第６８０６５４８号公報
【特許文献３】特開２００６−２４６９０号公報
【特許文献４】米国特許第６９６７３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源または電力変換機器等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの際に跳ね上がり電圧が発生する。この跳ね上がり電圧は、ディジタル信号処理回路等の被電源供給回路へのノイズとなり、論理回路等の誤動作の原因になる等の問題がある。この問題は、単体のパワーＭＯＳＦＥＴ等のみの問題ではなく、同様の構造を適用しているＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）および、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等とこれらのパワー能動デバイスを単一のチップ上に集積した集積回路装置に於いても重要な問題である。
【０００６】
本願発明は、これらの課題を解決するためになされたものである。
【０００７】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一つの発明は、パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、アクティブセル領域に他の領域よりも閾値電圧が低く、且つ、占有面積が比較的狭い副アクティブセル領域を設けるものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、アクティブセル領域に他の領域よりも閾値電圧が低く、且つ、占有面積が比較的狭い副アクティブセル領域を設けることにより、オンになる際に副アクティブセル領域が先にオンするため、跳ね上がり電圧の発生を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。
【図２】本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である。
【図３】図２のＸ−Ｘ’断面に対応するチップ模式断面図である。
【図４】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況（単一リング状分布）を示す半導体チップ全体上面模式図である。
【図５】図４の主及び副アクティブ領域境界周辺切り出し領域Ｒ３のＡ−Ａ’断面に対応する半導体チップの部分断面図である。
【図６】図５の主アクティブ領域の単位セル領域２０ｍの詳細断面図である。
【図７】図５の副アクティブ領域の単位セル領域２０ｓの詳細断面図である。
【図８】図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図９】図５に対応する部分の製造工程途中（エピタキシャル成長工程）におけるウエハの部分断面図である。
【図１０】図５に対応する部分の製造工程途中（トレンチ形成工程）におけるウエハの部分断面図である。
【図１１】図５に対応する部分の製造工程途中（ゲート絶縁膜形成及びポリシリコン電極埋め込み工程）におけるウエハの部分断面図である。
【図１２】図５に対応する部分の製造工程途中（主アクティブ領域のＰ型ボディ領域導入工程）におけるウエハの部分断面図である。
【図１３】図５に対応する部分の製造工程途中（副アクティブ領域のＰ型ボディ領域導入工程）におけるウエハの部分断面図である。
【図１４】図５に対応する部分の製造工程途中（Ｎ型ソース領域導入工程）におけるウエハの部分断面図である。
【図１５】図５に対応する部分の製造工程途中（層間絶縁膜成膜およびコンタクトホール形成工程）におけるウエハの部分断面図である。
【図１６】図５に対応する部分の製造工程途中（コンタクトホール延長工程）におけるウエハの部分断面図である。
【図１７】図５に対応する部分の製造工程途中（Ｐ型ボディコンタクト領域導入工程）におけるウエハの部分断面図である。
【図１８】図５に対応する部分の製造工程途中（メタル膜成膜およびメタルソース電極等パターニング工程）におけるウエハの部分断面図である。
【図１９】図５に対応する部分の製造工程途中（バックグラインディング工程）におけるウエハの部分断面図である。
【図２０】図５に対応する部分の製造工程途中（裏面メタル電極成膜工程）におけるウエハの部分断面図である。
【図２１】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造）に関する図７に対応する副アクティブ領域の単位セル領域２０ｓの詳細断面図である。
【図２２】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例１（複数リング状分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。
【図２３】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例２（ドット状分散分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。
【図２４】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例３（２次元単連結集中分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。
【図２５】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例４（複数単連結分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。
【図２６】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例５（２次元単連結端部集中分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。
【図２７】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例６（ゲート延在方向線状分散分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。
【図２８】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例６（ゲート直交方向線状分散分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。
【図２９】本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのチップ全体構造の変形例を説明するための図１に対応するコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。
【図３０】図２９のロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）に関する図２に対応するパワーＭＯＳＦＥＴの半導体チップ全体上面図である。
【図３１】図３０に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況（図２６に対応する２次元単連結端部集中分布）を示す半導体チップ全体上面模式図である。
【図３２】図３０及び図３１のゲート電極引き出し部切り出し領域Ｒ１に対応するチップ局所拡大上面図である。
【図３３】本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の端子配置図である。
【図３４】図６に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。
【図３５】図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。
【図３６】図３８のＹ−Ｙ’断面に対応するチップ部分模式断面図である。
【図３７】本願の各実施の形態の半導体装置の有効性を説明するための跳ね上がり電圧及び電力損失の副アクティブ領域の占有率依存性を示す効果説明図である。
【図３８】本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップのパッケージ図面である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記ボディ領域に接するように前記第１の主面側の前記半導体基板の表面領域に設けられたゲート絶縁膜；
（ｄ３）前記ゲート絶縁膜を介して前記半導体基板の前記表面領域に設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記半導体基板の前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有するソース領域；
（ｄ７）前記層間絶縁膜を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記アクティブ領域は、以下を有する：
（ｃ１）第１の閾値電圧および第１の占有面積を有する主アクティブ領域；
（ｃ２）前記第１の閾値電圧よりも低い第２の閾値電圧および前記第１の占有面積よりも狭い第２の占有面積を有する副アクティブ領域。
【００１６】
２．前記１項の半導体装置において、前記第１の占有面積と前記第２の占有面積との和に占める前記第２の占有面積の比率は、１％以上、且つ、２０％以下である。
【００１７】
３．前記１項の半導体装置において、前記第１の占有面積と前記第２の占有面積との和に占める前記第２の占有面積の比率は、５％以上、且つ、２０％以下である。
【００１８】
４．前記１から３項のいずれか一つの半導体装置において、前記第１の閾値電圧と前記第２の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ボディ領域の不純物濃度に起因する。
【００１９】
５．前記１から４項のいずれか一つの半導体装置において、前記第１の閾値電圧と前記第２の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ゲート絶縁膜の厚さの差に起因する。
【００２０】
６．前記１から５項のいずれか一つの半導体装置において、前記副アクティブ領域の平面形状は、単一又は複数のリング形状である。
【００２１】
７．前記１から５項のいずれか一つの半導体装置において、前記副アクティブ領域の平面形状は、複数のドット形状である。
【００２２】
８．前記１から５項のいずれか一つの半導体装置において、前記副アクティブ領域は、２次元単連結領域として単一の領域を形成する。
【００２３】
９．前記１から５項のいずれか一つの半導体装置において、前記副アクティブ領域は、複数の線状領域である。
【００２４】
１０．前記１から９項のいずれか一つの半導体装置において、前記第２の閾値電圧の値は、前記第１の閾値電圧の値の４５％以上、且つ、８５％以下である。
【００２５】
１１．前記１から９項のいずれか一つの半導体装置において、前記第２の閾値電圧の値は、前記第１の閾値電圧の値の５５％以上、且つ、７５％以下である。
【００２６】
１２．前記１から１１項のいずれか一つの半導体装置において、更に、以下を含む：
（ｅ）前記半導体基板の前記第１の主面上に設けられたゲートパッド；
（ｆ）前記ゲートパッドと、前記主アクティブ領域内の各ゲート電極間の第１の電流通路；
（ｇ）前記ゲートパッドと、前記副アクティブ領域内の各ゲート電極間の第２の電流通路、
ここで、前記第２の電流通路の抵抗値は、前記第１の電流通路の抵抗値よりも大きい。
【００２７】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２８】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願で説明するパワーＭＯＳＦＥＴ等のパワー系能動素子は、特に断らない限り、ノーマリオフ（Ｎｏｒｍａｌｌｙ−Ｏｆｆ）型である。
【００２９】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００３０】
また、「ＭＯＳ」という表現と「ＭＩＳ」という表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、「ＭＯＳ」という表現を使用するものとする。
【００３１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．ＩＧＢＴの構造は、通常の縦型パワーＭＯＳＦＥＴのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーＭＯＳＦＥＴとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーＭＯＳＦＥＴのソースに対応するＩＧＢＴの各要素をそのまま「ソース領域」、「ソース電極」、「ソース端子」と呼ぶことにする。
【００３８】
７．本願において、「第１の閾値電圧」、「第２の閾値電圧」等というときの「閾値電圧」等の値は、特にそうでない旨、断らないときは、それが対象とする集合における平均値を指すものとする。
【００３９】
なお、「閾値電圧」等の値について、その「大小」をいうときは、その値そのものではなく、その正負符号が同一であることを前提として、それらの絶対値を比較している。
【００４０】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４１】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４２】
なお、コンピュータ電源等に使用されるＤＣ−ＤＣコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開２００９−２２１０６号公報（または、これに対応する米国特許公開２００９−１５２２４号公報）、日本特開２０１０−１６０３５号公報（または、これに対応する米国特許公開２０１０−１７９０号公報）等がある。
【００４３】
１．本願の各実施の形態の半導体装置の主要な応用分野等の説明（主に図１）
以下の実施の形態で説明するパワーＭＯＳＦＥＴ等は、主にＤＣ−ＤＣコンバータ等におけるロウサイドスイッチに適合したものを例示するが、これらは、他の用途にも有効であることはいうまでもない。
【００４４】
図１は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。
【００４５】
図１に示すように、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等におけるマイクロプロセッサ等への電源供給は、通常、９０から３００ボルト程度の交流から減圧整流された１７ボルト程度の直流を定電圧源（直流電源Ｖｉｎ）として、ＤＣ−ＤＣコンバータ５０等のＶＲＭ（Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ  ＭＯｄｕｌｅ）を用いて、例えば、１ボルト程度の低電圧（電流的には、例えば２０アンペア程度）にして行われる。この電流量は、１００アンペアを超えることもある。制御回路部５３から、たとえば２００ｋＨｚ程度（典型的な範囲としては、３００ｋＨｚ程度から５００ｋＨｚ程度、過去および近い将来に適用される範囲としては、２０ｋＨｚ程度から１ＭＨｚ程度）のスイッチング信号が送出され、ハイサイドドライバ５１およびロウサイドドライバ５２を通じて、相補的なパルス信号が、それぞれハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）およびロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動する。ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンのときは、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を通して電流が供給され、出力平滑用インダクタ５４、出力平滑用コンデンサ５５等から構成された平滑回路を経由して、電源出力端子Ｖｄｄおよび接地端子Ｖｓｓからマイクロプロセッサ等へ供給される。一方、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオフと時は、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）がオンとなり、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）から出力平滑用インダクタ５４へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンとなる時間の長さにより制御される。従って、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）には、大電流供給の観点から、できるだけ低いオン抵抗特性が求められる。
【００４６】
一方、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の方は、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオフの時にのみオンする同期整流スイッチであるため、早いスイッチングスピードが要求される。しかし、急峻なスイッチング動作は、跳ね上がり電圧を強める要素となるという問題がある。
【００４７】
そこで、この例では、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を内部的に、大部分を占める標準的閾値電圧の部分Ｑｈｌｍと、比較的小さな部分を占める相対的に低い閾値電圧の部分Ｑｈｌｓとに分割することによって、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）はオンする場合の急峻な立ち上がりを緩和して、跳ね上がり電圧を抑制している。
【００４８】
また、図３８に図１に示した回路の実際の半導体装置のパッケージ構成例のチップ配置およびワイヤボンディング配置の一例を示す。このパッケージ構成例はノンリード表面実装パッケージの１つであるＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ パッケージを採用した実施例である。
【００４９】
具体的には、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）の半導体チップ１０２、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の半導体チップ１０３と、そして、ハイサイドドライバ５１およびロウサイドドライバ５２の機能を備えたドライバＩＣ（１０６）とをレジンで固めて1個のシステムインパッゲージ１０１として搭載し、このシステムインパッケージ１０１外の制御回路部５３からのスイッチング信号が端子を介してドライバＩＣ（１０６）に送られるようになっている。パッケージのタブ（ダイパッド）１１５，１１６，１１７は３つに分かれており、ハイサイドＭＯＳＦＥＴ（１０２）には、ソースパッド１１８及びゲートパッド１１９が設けられ、ドライバＩＣ（１０６）の対応するボンディングパッドＢＰとそれぞれワイヤによる配線１０７，１０８を介して接続されている。また、ローサイドＭＯＳＦＥＴ（１０３）とは、ワイヤによる配線１２３及びタブ１１６を介して接続されている。ローサイドＭＯＳＦＥＴ（１０３）には、ソースパッド１２０，１２２及びゲートパッド１２１が設けられ、ドライバＩＣ（１０６）とそれぞれワイヤによる配線１０９，１１０を介して接続されている。また、ワイヤによる配線１２４を介してパワーグラウンド端子１２７に接続されている。
また、ドライバＩＣ（１０６）が搭載されているタブ１１７の電位はロジックグラウンド端子１２８を介してロジックグラウンドに接続されている。また、このような構成において、ワイヤ１２３、１２４による配線の代わりに金属クリップで接続することも可能である。このように、システムインパッケージの構成を採用することで配線の寄生インダクタンスを低減して、更なる高効率化を実現することが出来る。
【００５０】
２．本願の各実施の形態の半導体装置の半導体チップの構造の概要説明（主に図２から図８）
このセクションでは、セクション１で説明したロウサイドスイッチ等に特に適合したパワーＭＯＳＦＥＴの構造（図１のロウサイドＳＷパワーＭＯＳＦＥＴＱｈｌに対応したのも）の概要を説明する。
【００５１】
図２は本願の各実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である。図３は図２のＸ−Ｘ’断面に対応するチップ模式断面図である。図４は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況（単一リング状分布）を示す半導体チップ全体上面模式図である。図５は図４の主及び副アクティブ領域境界周辺切り出し領域Ｒ３のＡ−Ａ’断面に対応する半導体チップの部分断面図である。図６は図５の主アクティブ領域の単位セル領域２０ｍの詳細断面図である。図７は図５の副アクティブ領域の単位セル領域２０ｓの詳細断面図である。図８は図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これらに基づいて、本願の各実施の形態の半導体装置の半導体チップの構造の概要を説明する。
【００５２】
まず、半導体チップの上面構造を説明する。図２に示すように、半導体チップ２（チップサイズは、たとえば、縦３ミリメートル、横５ミリメートル程度）の周辺端部には、端部を周回するリング状のガードリング２７（たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が設けられており、その内側のほとんど全ての部分は、ゲート配線部２４とメタルソース電極１５（これらも、たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が占有している。ゲート配線部２４の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部２５となっており、メタルソース電極１５の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部２６となっている。また、半導体チップ２の上面主要部のメタルソース電極１５下は、主に、たとえば平面的に帯状の単位セル領域２０（単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば０．４マイクロメートル程度）を敷き詰めたアクティブ領域１２（アクティブセル領域）となっており、たとえば線状のトレンチ５内には、ゲートポリシリコン膜（すなわちゲート電極７）が埋め込まれている。
【００５３】
次に、図２のＸ−Ｘ’断面を図３に示す。図３に示すように、半導体チップ２の下半部は、たとえば比較的高濃度のＮ型半導体基板領域１ｓ（たとえばＮ型単結晶シリコン基板）となっており、Ｎ型半導体基板領域１ｓの表面１ａ（第１の主面）側すなわち裏面１bの反対側には、要求される耐圧に応じた厚さのＮ−エピタキシャル領域１ｅが設けられており、その主要部はＮ−ドリフト領域３に対応している。半導体チップ２の周辺部は、主にエッジターミネーション領域２８となっており、半導体チップ２の内部領域は、ほとんどアクティブ領域１２が占有しており、このアクティブ領域１２には、平面的に帯状（立体的には直方体）の単位セル領域２０（幅すなわち繰返し周期は、たとえば、４００ｎｍ程度）が敷き詰められている。
【００５４】
次に、アクティブ領域１２内の大域的構造を説明するための図２に対応するチップ平面図を図４に示す。図４に示すように、アクティブ領域１２内には、他の領域とすなわち主アクティブ領域１２ｍと比較して、閾値電圧が低く設定された副アクティブ領域１２ｓが設けられている。たとえば、その形状は、リング状である。
【００５５】
次に、図４の主及び副アクティブ領域境界周辺切り出し領域Ｒ３のＡ−Ａ’断面に対応するチップ局所断面図で図５に示す。図５に示すように、Ｎ型半導体基板領域１ｓの裏面１ｂ（第２の主面）側には、裏面メタル電極４（ドレイン電極）が設けられており、Ｎ型半導体基板領域１ｓの表面１ａ（第１の主面）側のＮ−ドリフト領域３の表面領域には、Ｐ型ボディ領域９が設けられている。チップ２の半導体表面には、Ｐ型ボディ領域９を貫通する多数のトレンチ５が設けられており、各トレンチ５内には、ゲート絶縁膜６を介して、トレンチゲート電極７ａが埋め込まれている。トレンチ５間の半導体表面内には、Ｎ型ソース領域１１が設けられており、ソースコンタクト部２９ａの下端部の半導体領域には、Ｐ型ボディコンタクト領域１４が設けられている。チップ２の表面１ａ（第１の主面）側の半導体表面上には、酸化シリコン系絶縁膜等の層間絶縁膜８が設けられており、その上には、メタルソース電極１５等の電極膜が設けられており、ソースコンタクト部２９ａ等を介して、Ｐ型ボディコンタクト領域１４およびＮ型ソース領域１１と電気的に接続されている。
【００５６】
先に説明したように、アクティブ領域１２は、主アクティブ領域１２ｍと副アクティブ領域１２ｓを有し、この例では、主アクティブ領域１２ｍのＰ型ボディ領域９ｍと副アクティブ領域１２ｓのＰ型ボディ領域９ｓの不純物濃度を異ならせることによって、閾値電圧を異ならせている。すなわち、副アクティブ領域１２ｓのＰ型ボディ領域９ｓの不純物濃度が相対的に低く設定されている。従って、単位セル領域２０の構造（不純物濃度まで含めたデバイス構造）は、主アクティブ領域１２ｍの単位セル領域２０ｍと副アクティブ領域１２ｓの単位セル領域２０ｓで異なることとなる。
【００５７】
次に、図５の主アクティブ領域１２ｍの単位セル領域２０ｍの詳細断面構造を図６に示す。図６に示すように、半導体チップ２のＮ型半導体基板領域１ｓの裏面１ｂ側には、裏面メタル電極４（たとえば、ドレイン電極）が設けられており、Ｎ型半導体基板領域１ｓの表面１ａ側には、Ｎ−ドリフト領域３（第１導電型を有するドリフト領域）が設けられている。Ｎ−ドリフト領域３の表面１ａ側には、（第２導電型を有する）Ｐ型ボディ領域９ｍ（９）が設けられており、Ｎ−ドリフト領域３の表面１ａ側の半導体表面領域内には、ソース領域１１およびＰ型ボディコンタクト領域１４が設けられている。また、半導体基板２の表面１ａ（第１の主面）側から、Ｐ型ボディ領域９を貫通して、Ｎ−ドリフト領域３に達するトレンチ５が設けられており、トレンチ５内には、ゲート絶縁膜６を介して、ポリシリコン等のトレンチゲート電極７ａが埋め込まれている。半導体基板２の表面１ａ上には、層間絶縁膜８が設けられており、その上にはアルミニウム系メタル膜等から構成されたメタルソース電極１５が設けられており、ソースコンタクト部２９ａを介して、ソース領域１１およびＰ型ボディコンタクト領域１４と電気的に接続されている。
【００５８】
次に、図５の副アクティブ領域１２ｓの単位セル領域２０ｓの詳細断面構造を図７に示す。図７に示すように、幾何学的構造は、図６と同じであるが、不純物濃度まで含めたデバイス構造が、主アクティブ領域１２ｍの単位セル領域２０ｍと副アクティブ領域１２ｓの単位セル領域２０ｓで異なっている。すなわち、副アクティブ領域１２ｓのＰ型ボディ領域９ｓの不純物濃度が、主アクティブ領域１２ｍの単位セル領域２０ｍのＰ型ボディ領域９ｍの不純物濃度と比較して低く設定されている。
【００５９】
次に、図８に図２のゲート電極引き出し部切り出し領域Ｒ１の詳細平面構造（主アクティブ領域１２ｍおよび副アクティブ領域１２ｓに於いて同じ）を示す。図８に示すように、トレンチゲート電極７ａを構成するゲートポリシリコン膜７は、トレンチ５の外部に於いては、ゲート引き出しポリシリコン配線部７ｂを構成しており、ゲートコンタクト部２９ｂにおいて、メタルゲート配線部２４（アルミニウム系メタル電極膜３０の一部）と電気的に接続されている。
【００６０】
３．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造プロセスの説明（主に図９から図２０）
このセクションでは、セクション２の構造に対するデバイスの製造方法の一例を説明する。この例では、閾値電圧を低くすべき部分のＰ型ボディ領域の同土を相対的に薄くすることによって、閾値電圧を下げている。
【００６１】
図９は図５に対応する部分の製造工程途中（エピタキシャル成長工程）におけるウエハの部分断面図である。図１０は図５に対応する部分の製造工程途中（トレンチ形成工程）におけるウエハの部分断面図である。図１１は図５に対応する部分の製造工程途中（ゲート絶縁膜形成及びポリシリコン電極埋め込み工程）におけるウエハの部分断面図である。図１２は図５に対応する部分の製造工程途中（主アクティブ領域のＰ型ボディ領域導入工程）におけるウエハの部分断面図である。図１３は図５に対応する部分の製造工程途中（副アクティブ領域のＰ型ボディ領域導入工程）におけるウエハの部分断面図である。図１４は図５に対応する部分の製造工程途中（Ｎ型ソース領域導入工程）におけるウエハの部分断面図である。図１５は図５に対応する部分の製造工程途中（層間絶縁膜成膜およびコンタクトホール形成工程）におけるウエハの部分断面図である。図１６は図５に対応する部分の製造工程途中（コンタクトホール延長工程）におけるウエハの部分断面図である。図１７は図５に対応する部分の製造工程途中（Ｐ型ボディコンタクト領域導入工程）におけるウエハの部分断面図である。図１８は図５に対応する部分の製造工程途中（メタル膜成膜およびメタルソース電極等パターニング工程）におけるウエハの部分断面図である。図１９は図５に対応する部分の製造工程途中（バックグラインディング工程）におけるウエハの部分断面図である。図２０は図５に対応する部分の製造工程途中（裏面メタル電極成膜工程）におけるウエハの部分断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造プロセスを説明する。
【００６２】
まず、たとえば、面方位を（１００）とした２００φのＮ型シリコン単結晶ウエハ１ｓ（必要に応じて、３００ファイでも、４５０ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、１から２ｍΩ・ｃｍ程度）を用意し、必要な耐圧（ここでは、一例としてソースドレイン耐圧を３０ボルト程度とする）に応じて、図９に示すように、たとえば、２マイクロメートル程度（範囲としては、たとえば１．３から３．３マイクロメートル程度）のＮ型（たとえばリンドープ、抵抗率は、たとえば、０．１から０．３ｍΩ・ｃｍ程度）シリコンエピタキシャル層を堆積することにより、エピタキシャル層付ウエハ１とする。
【００６３】
次に、図１０に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば、４５０ｎｍ程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜１０とする。続いて、トレンチ加工用ハードマスク膜１０を用いて、異方性ドライエッチング（エッチング雰囲気は、たとえば、ＨＢｒ等のハロゲン系ガス雰囲気など）により、たとえば深さ０．８マイクロメートル程度（幅０．１５マイクロメートル程度）のトレンチ５を形成する。
【００６４】
次に、図１１に示すように、熱酸化等により、たとえば４０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。続いて、ゲート酸化膜６上の、半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、ゲートポリシリコン膜７（たとえば、厚さ５００ｎｍ程度）を成膜する。更に、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜７をエッチバックする。これによって、トレンチゲート電極７ａが形成される。なお、ゲート絶縁膜６の構成は、熱酸化膜（熱酸化による酸化シリコン膜）のほか、ＣＶＤ等による酸化シリコン系絶縁膜等としてもよい。また、全体の一部（シリコン基板に接する部分）を熱酸化膜（たとえば、厚さ１５ｎｍ程度）とし、残りの部分（シリコン基板に接しない部分）をＣＶＤ等による酸化シリコン系絶縁膜等（たとえば、厚さ２５ｎｍ程度）とした積層膜としても良い。
【００６５】
次に、図１２に示すように、主アクティブ領域１２ｍのＰ型ボディ領域９ｍを導入する。すなわち、たとえば、副アクティブ領域１２ｓ等をレジスト膜等で被覆した状態で、ウエハ１のデバイス面１ａ側からイオン注入することにより、Ｐ型ボディ領域９ｍ（Ｐ型ウエル領域又はチャネル領域）を導入する。このイオン注入条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：２００ｋｅＶ程度，濃度：７ｘ１０１２/ｃｍ２程度を好適なものとして例示することができる。その後、不要になったレジスト膜をアッシング等により除去する。
【００６６】
次に、図１３に示すように、副アクティブ領域１２ｓのＰ型ボディ領域９ｓを導入する。すなわち、たとえば、主アクティブ領域１２ｍ等をレジスト膜等で被覆した状態で、ウエハ１のデバイス面１ａ側からイオン注入することにより、Ｐ型ボディ領域９ｓ（Ｐ型ウエル領域又はチャネル領域）を導入する。このイオン注入条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：２００ｋｅＶ程度，濃度：２ｘ１０１２/ｃｍ２程度を好適なものとして例示することができる。その後、不要になったレジスト膜をアッシング等により除去する。
【００６７】
次に、図１４に示すように、たとえば、ウエハ１のデバイス面１ａ側からイオン注入することにより、Ｎ型ソース領域１１を導入する。このイオン注入条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：４５ｋｅＶ程度，濃度：３ｘ１０１５/ｃｍ２程度を好適なものとして例示することができる。
【００６８】
次に、図１５に示すように、たとえばＣＶＤ等によって、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜８を形成する。層間絶縁膜８としては、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（たとえば、厚さ３００ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。次に通常のリソグラフィによって、ウエハ１のデバイス面１ａ上に、レジスト膜等の対エッチングマスクパターンを形成し、それをマスクとして、異方性ドライエッチングを実行することによって、ソースコンタクト部２９ａ（コンタクトホールすなわちコンタクト溝）を開口する。続いて、異方性ドライエッチングにより、コンタクト溝２９ａをソース領域１１より深いところまで延長する（エッチング量は、たとえば２００ｎｍ程度）。
【００６９】
次に、図１７に示すように、半導体ウエハ１の表面１ａ側からほぼ全面に対して、たとえば、Ｐ型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にＰ型ボディコンタクト領域１４（Ｐ型高濃度コンタクト用不純物領域）を導入する。このイオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギ：３０ｋｅＶ程度，濃度：１ｘ１０１５/ｃｍ２程度を好適なものとして例示することができる。
【００７０】
次に、図１８に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３００ｎｍ程度の厚さのＴｉＷ膜（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）を形成し、更にその上に、先と同様に、ＴｉＷ膜上の半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３マイクロメートルから５マイクロメートル程度の厚さのアルミニウム系メタル膜（数％程度のシリコン等を添加したアルミニウム）を形成する。このＴｉＷ膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜３０を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜３０をパターニングすることにより、図２に示すように、メタルソース電極１５、ゲート配線部２４、ガードリング２７等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。更に、通常のリソグラフィによって、図２のソースパッド開口２６、ゲートパッド開口２５等の部分のファイナルパッシベーション膜を除去する。
【００７１】
次に、図１９に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、５００から９００マイクロメータ程度のウエハ厚を必要により、たとえば３０から３００マイクロメータ程度に薄膜化する。
【００７２】
次に、図２０に示すように、その後、裏面電極４（たとえばウエハに近い方から、チタン膜／ニッケル膜／金膜）をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２（図２）に分割する。
【００７３】
４．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造）の説明（主に図２１）
このセクションでは、図５の副アクティブ領域１２ｓの単位セル領域２０ｓの構造の変形例を説明する。この例では、閾値電圧を下げるべき部分のゲート絶縁膜の膜厚を通常部分の半分程度にすることによって、相対的に低い閾値電圧としている。
【００７４】
図２１は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造）に関する図７に対応する副アクティブ領域の単位セル領域２０ｓの詳細断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造）を説明する。
【００７５】
図７の例では、幾何学的構造は同一で、Ｐ型ボディ領域９の不純物濃度を主アクティブ領域１２ｍと副アクティブ領域１２ｓの間で異ならせることにより、副アクティブ領域１２ｓの閾値電圧を主アクティブ領域１２ｍの閾値電圧と比較して低く設定しているが、この例では、Ｐ型ボディ領域９ｍ、９ｓの不純物濃度は同じにして、副アクティブ領域１２ｓのゲート絶縁膜６の厚さを相対的に薄くする（たとえば、厚さ２０ｎｍ程度の熱酸化膜）ことによって（副アクティブ領域１２ｓのゲート絶縁膜６を相対的に薄いゲート絶縁膜６ｔとしている）閾値電圧を低く設定している。ここで、ゲート絶縁膜６ｔの構成は、熱酸化膜（熱酸化による酸化シリコン膜）のほか、ＣＶＤ等による酸化シリコン系絶縁膜等としてもよい。また、全体の一部（シリコン基板に接する部分）を熱酸化膜（たとえば、厚さ１０ｎｍ程度）とし、残りの部分（シリコン基板に接しない部分）をＣＶＤ等による酸化シリコン系絶縁膜等（たとえば、厚さ１０ｎｍ程度）とした積層膜としても良い。
【００７６】
なお、Ｐ型ボディ領域９の不純物濃度とゲート絶縁膜６の厚さの両方を異ならせることも可能である。ただし、その分、工程は複雑となる。また、ゲート絶縁膜の厚さを異ならせることは、熱酸化膜（酸化シリコン膜）を基準とした酸化シリコン膜換算厚さを異ならせるようにしてもよい。すなわち、主アクティブ領域１２ｍと副アクティブ領域１２ｓの間でゲート絶縁膜６の材質又はその一部を異ならせることによって、閾値電圧を異ならせるようにしてもよい。
【００７７】
５．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する各種の変形例の説明（主に図２２から図２８）
このセクションでは、図４で説明したアクティブ領域１２ｍ内における副アクティブ領域１２ｓ（閾値電圧が相対的に低く設定された領域）の分布又はレイアウトの変形例を説明する。
【００７８】
図２２は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例１（複数リング状分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図２３は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例２（ドット状分散分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図２４は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例３（２次元単連結集中分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図２５は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例４（複数単連結分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図２６は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例５（２次元単連結端部集中分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図２７は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例６（ゲート延在方向線状分散分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図２８は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する変形例６（ゲート直交方向線状分散分布）に関する図４に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブ領域における副アクティブ領域の分布に関する各種の変形例を説明する。
【００７９】
（１）複数リング分布（主に図２２）：
図２２に示すレイアウトは、図４のリング状副アクティブ領域１２ｓを複数のリング状領域に分割したものである。これは、単一リング状副アクティブ領域１２ｓと同様に、アクティブ領域１２全体の温度分布を比較的均一にできるメリットがある。すなわち、副アクティブ領域１２ｓに対応する部分は、オンしている時間が長いので、他の部分よりも発熱量が大きいからである。
【００８０】
リングの数は、２個に限らず、３個でも、それ以上の複数個でも良い。
【００８１】
（２）ドット分散分布（主に図２３）：
図２３に示すレイアウトは、比較的面積の狭いドット状副アクティブ領域１２ｓを多数分散してレイアウトしたものである。このレイアウトに於いては、アクティブ領域１２全体の温度分布を更に均一にできるメリットがある。
【００８２】
（３）単連結集中分布（主に図２４）：
図２４に示すレイアウトは、副アクティブ領域１２ｓをアクティブ領域１２の中央部に設けられた単一の２次元単連結領域としたものでる。このような集中配置は、レイアウトが比較的簡単に行えるメリットがある。
【００８３】
（４）複数単連結分布（主に図２５）：
図２５に示すレイアウトは、図２４の例で、２次元単連結領域とした副アクティブ領域１２ｓを２分割したものである。２次元単連結領域の数は、２個に限らず、３個でも、それ以上の複数個でも良い。
【００８４】
（５）単連結一端集中分布（主に図２６）：
図２６に示すレイアウトは、図２４のものと類似するが、配置する場所が、アクティブ領域１２の中央部ではなく、ゲートパッド部２５と反対側のアクティブ領域１２の端部になっている点が特徴となっている。このような集中レイアウトは、アクティブ領域１２外部との関係で、副アクティブ領域１２ｓを主アクティブ領域１２ｍと異なる扱いをしたいときに有利である（例えば、セクション６参照）。
【００８５】
また、主アクティブ領域１２ｍと副アクティブ領域１２ｓとの間の相互作用をできるだけ少なくできるメリットが在る。
【００８６】
更に、このレイアウトのメリットは、実質的に、両領域の境界をトレンチゲート電極７上に配置できることである。すなわち、両領域の境界線がチャネル領域やソース領域を通過しないメリットがある。
【００８７】
（６）ゲート方向線状分散分布（主に図２７）：
図２７に示すレイアウトは、トレンチゲート７の延在方向と平行な線状領域を多数分散して、副アクティブ領域１２ｓとしたものである。このレイアウトのメリットは、温度の均一化のほか、実質的に、両領域の境界をトレンチゲート電極７上に配置できることである。すなわち、両領域の境界線がチャネル領域やソース領域を通過しないメリットがある。
【００８８】
通常、単一のチップのトレンチの数、すなわち、セルの数は、１万本前後（好適な範囲としては、数千本から数万本程度）であるから、ここでの副アクティブ領域１２ｓの単一要素は、たとえば、１００本程度（好適な範囲としては、数十本から数百本程度）の隣接するセルを束ねたものとなる。
【００８９】
（７）ゲート直交方向線状分散分布（主に図２８）：
図２８に示すレイアウトは、図２７のレイアウトを９０度回転させたものである。このレイアウトに於いては、比較的単純なレイアウトであり、且つ、アクティブ領域１２全体の温度分布を均一にできるメリットがある。
【００９０】
６．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのチップ全体構造の変形例の説明（主に図２９から図３２）
このセクションの例は、図１に示すＤＣ−ＤＣコンバータの変形例であり、また、そのロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）に対応するパワー系能動素子の変形例である。また、このセクションの例は、図２６の副アクティブ領域１２ｓのレイアウトの応用例でもある。
【００９１】
図２９は本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのチップ全体構造の変形例を説明するための図１に対応するコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。図３０は図２９のロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）に関する図２に対応するパワーＭＯＳＦＥＴの半導体チップ全体上面図である。図３１は図３０に対応するパワーＭＯＳＦＥＴの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況（図２６に対応する２次元単連結端部集中分布）を示す半導体チップ全体上面模式図である。図３２は図３０及び図３１のゲート電極引き出し部切り出し領域Ｒ１に対応するチップ局所拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのチップ全体構造の変形例を説明する。
【００９２】
図２９に示すように、ＤＣ−ＤＣコンバータにおいては、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）は、回路的には、主アクティブ領域１２ｍに対応する部分Ｑｈｌｍと副アクティブ領域１２ｓに対応する部分Ｑｈｌｓに分割されている。そして、副アクティブ領域１２ｓに対応する部分Ｑｈｌｓのゲート電極（ゲート端子）には、付加的な抵抗ＰＲが挿入されている（なお、その他の回路構成は、図１のものと全く同一である）。すなわち、ゲートパッド２５と主アクティブ領域１２ｍの各ゲート電極（主アクティブ領域に対応する部分Ｑｈｌｍのゲート電極）間の第１の電流通路Ｐ１と比較して、ゲートパッド２５と副アクティブ領域１２ｓの各ゲート電極（副アクティブ領域に対応する部分Ｑｈｌｓのゲート電極）間の第２の電流通路Ｐ２には、付加的な抵抗成分ＰＲが挿入されているので、第２の電流通路Ｐ２の抵抗値（たとえば、５から２０Ω程度）は、第１の電流通路Ｐ１の抵抗値（たとえば、１から２Ω程度）と比較して大きい。言い換えると、主アクティブ領域に対応する部分Ｑｈｌｍのゲート抵抗と比較して、副アクティブ領域に対応する部分Ｑｈｌｓのゲート抵抗は、高くされている。
【００９３】
この付加的な抵抗ＰＲの挿入によって、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の内、副アクティブ領域１２ｓに対応する部分Ｑｈｌｓのゲートは、もともとの低閾値電圧化とあいまって不安定化する。すなわち、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンしたときに、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の内、副アクティブ領域１２ｓに対応する部分Ｑｈｌｓがセルフターンオンするため、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）が部分的にオン状態となるため、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）が全体として、オンしたときのドレイン電圧の跳ね上がりを抑制することができる。
【００９４】
ここで、この例の場合は、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の外部端子としてのゲート端子は単一であり、その内部でゲートが分岐する構成をとっている。これは、外部からは通常のパワーＭＯＳＦＥＴとして取り扱える点で有利である。しかし、実際に外部ゲート端子を２分割することも可能である。その場合は、外部に付加的な抵抗ＰＲを設置することができる。
【００９５】
次に、このような付加的な抵抗ＰＲが挿入されたＭＯＳＦＥＴ（Ｑｈｌ）のデバイス構造を、図３０から図３２を用いて説明する。図３０に図２に対応するチップ上面全体図を示す。図２との違いは、アクティブ領域１２の内部分割構造が表示されている点である。すなわち、アクティブ領域１２の副アクティブ領域１２ｓのレイアウトが、図２６のレイアウトに対応している。
【００９６】
次に、図４に対応するチップ上面の主アクティブ領域１２ｍ、副アクティブ領域１２ｓ等のチップ上面の主要要素のレイアウトを図３１に示す。図３１に示すように、この例では、図２６と同様に、アクティブ領域１２は、主アクティブ領域１２ｍと副アクティブ領域１２ｓに分かれており、副アクティブ領域１２ｓがゲートパッド部２５と反対側のアクティブ領域１２を占有する２次元単連結領域（矩形領域）をなしており、残余の２次元単連結領域が主アクティブ領域１２ｍとなっている。また、メタルゲート配線部２４は、アクティブ領域１２の３辺に沿うＵの字型をしており、その下層には、同様の形状を呈するゲート引き出しポリシリコン配線部７ｂ（ここに表示したものは、その主幹部である）が配置されており、メタルゲート配線部２４とゲート引き出しポリシリコン配線部７ｂは、主アクティブ領域１２ｍに近接する部分に於いては、相互に、多数のゲートコンタクト部２９ｂを介して相互接続されているが、副アクティブ領域１２ｓに近接した部分に於いては、相互接続されていない。
【００９７】
次に、図３０及び図３１のゲート電極引き出し部切り出し領域Ｒ１の拡大平面図を図３２に示す。図３２に示すように、付加的抵抗部３４が、図２９の付加的な抵抗成分ＰＲにほぼ対応する（又は、その一部をなす）。なお、付加的抵抗部３４については、たとえば、この例のようにドープトポリシリコン膜の幅を狭くして引き回すことにより、所望の抵抗値を得ても良いが、この部分のみに、逆導電型の不純物をイオン注入して、高抵抗を形成してもよい。その場合には、付加的抵抗部３４の占有面積を小さくすることができる。また、ドープトポリシリコン膜ではなく、ノンドープポリシリコン膜でゲートポリシリコン膜７を構成し、後にイオン注入で抵抗値を制御する場合は、付加的抵抗部３４のみ、打ち込み濃度を下げればよい。
【００９８】
なお、この例では、低閾値電圧領域とゲート分割による一部ゲートの不安定化を併用したが、副アクティブ領域１２ｓの閾値電圧を主アクティブ領域１２ｍと同じにしてもよい。その場合には、プロセスを簡略化できるメリットがある。
【００９９】
７．本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等の説明（主に図３３から図３６）
ここまでに説明した例は、主にパワーＭＯＳＦＥＴを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーＭＯＳＦＥＴ以外に、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲート型パワー系能動素子とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路等と単一チップ上に集積した集積型パワー系デバイス等がある。以下これらについて簡単に説明する。
【０１００】
図３３は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの端子配置図である。図３４は図６に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。図３５は図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図３６は図３５のＹ−Ｙ’断面に対応するチップ部分模式断面図である。これらに基づいて、本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等を説明する。
【０１０１】
（１）ＩＧＢＴへの適用について（主に図３３及び図３４）：
図３３に示すように、ＩＧＢＴの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子Ｇ、エミッタに対応する端子をエミッタ端子Ｅ、コレクタに対応する端子をコレクタ端子Ｃとしているが、構造的および動作的観点からは、エミッタ端子Ｅは、構造的呼称としてはソース端子と呼ぶ方が自然である。
【０１０２】
すなわち、図３４に示すように、ＩＧＢＴは、図６に説明したパワーＭＯＳＦＥＴと構造的に同一部分Ｒ２のＮ型半導体基板領域１ｓの裏面１ｂ側と裏面メタル電極４（コレクタ電極）の間に、Ｐ型コレクタ領域１８を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域１１、Ｎ型基板内ソース領域１１ａ、ポリＳｉソース領域１１ｂ、メタルソース電極１５、ソースパッド部２６、ソースコンタクト部２９ａ等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。
【０１０３】
（２）パワー系能動素子等を集積化したデバイスへの適用について（主に図３５及び図３６）：
図３５に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型ＤＣ−ＤＣコンバータ（図１に対応）のチップ２の上面レイアウトの一例を示す。図３５に示すように、チップ２のデバイス面１ａには、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を駆動するハイサイドドライバ５１、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動するロウサイドドライバ５２、およびハイサイドドライバ５１とロウサイドドライバ５２を制御する制御回路部５３（たとえば、回路はＣＭＯＳ回路構成となっている）等がレイアウトされている。ここで、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）は、具体的には、図６、図７、図２１、図３４等で説明したパワー系能動素子（絶縁ゲート型パワー系能動素子）のいずれかである。なお、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）も、これらのいずれかで構成することができる。
【０１０４】
次に、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）のアクティブ領域１２とＣＭＯＳ制御回路部５３の部分断面（Ｙ−Ｙ’断面）を図３６に基づいて説明する。
【０１０５】
図３６に示すように、ワンチップ型ＤＣ−ＤＣコンバータは、たとえば、Ｐ型半導体基板１ｐ上に作られる。すなわち、Ｐ型半導体基板１ｐ（Ｐ型半導体基板領域）の表面１ａ（第１の主面またはデバイス面）側には、エピタキシャル成長等により、たとえばＮ−エピタキシャル領域１ｅが設けられており、このＮ−エピタキシャル領域１ｅとＰ型半導体基板領域１ｐの境界付近には、Ｎ＋埋め込み領域１９が設けられている。ＣＭＯＳ領域ＲｃとパワーＭＯＳ領域Ｒｈの間等のＮ−エピタキシャル領域１ｅには、Ｐ＋素子分離領域２２が設けられており、その上部のチップ２の上面１ａには、フィールド絶縁膜２３（ＬＯＣＯＳ型またはＳＴＩ型の絶縁膜）が設けられている。
【０１０６】
次に、各デバイス領域を説明する。パワーＭＯＳ領域ＲｈすなわちパワーＭＯＳＦＥＴ（Ｑｈ）が作られた領域に於いては、ドレイン等をチップ２の上面１ａに引き出すためのＮ＋ドレイン引き出し領域２１が設けられており、チップ２の上面１ａの半導体表面領域には、トレンチ５、ゲート絶縁膜６、Ｐ型ボディ領域９、ソース領域１１、Ｐ型ボディコンタクト領域１４等が設けられている。
【０１０７】
一方、ＣＭＯＳ領域Ｒｃに於いては、Ｎ−エピタキシャル領域１ｅのチップ２の上面１ａ側表面下に、Ｐウエル領域３１ｐおよびＮウエル領域３１ｎが設けられており、これらの表面領域にそれぞれＮ型およびＰ型のソースドレイン領域３２が設けられている。更に、チップ２の上面１ａには、これらのＮ型およびＰ型のソースドレイン領域３２とともに、Ｎチャネル型のＭＯＳＦＥＴ（Ｑｎ）およびＰチャネル型のＭＯＳＦＥＴ（Ｑｐ）を構成するゲート電極３３が設けられている。
【０１０８】
８．本願の全般に関する考察並びに各実施の形態に関する補足的説明（主に図１、図４、図２９及び図３７）
図３７は本願の各実施の形態の半導体装置の有効性を説明するための跳ね上がり電圧及び電力損失の副アクティブ領域の占有率依存性を示す効果説明図である。これに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。
【０１０９】
ここまでに説明した各実施の形態の基本的考え方は、図３７に示すような考察を背景としている。すなわち、一般に、ＤＣ−ＤＣコンバータ等におけるパワーＭＯＳＦＥＴのようなパワー系能動素子（ロウサイドＳＷパワーＭＯＳＦＥＴ）の電力損失と跳ね上がり電圧の関係は、トレードオフの関係にある。しかし、図３７に示すように、たとえば、パワーＭＯＳＦＥＴの一部（全体に比較して、比較的狭い領域）に、閾値電圧の低い部分を設けると、あまり電力損失が増えないにもかかわらず、跳ね上がり電圧に関して比較的大きな改善が得られる部分があることがわかる。すなわち、何らかの方法で、パワーＭＯＳＦＥＴの一部を（一部のセルの全体、または、少なくとも一部のセルの一部分）を他の部分に比較して、オンしやすい状態にすることで、少しの電力損失と交換に、急峻な立ち上がりに起因する跳ね上がり電圧を低減するという考え方である。
【０１１０】
これを実現する方として、一つは、セクション２から５に説明したように、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の一部に閾値電圧が低い部分を作ることである。このようにすると、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）がオンする際に、まず、閾値電圧が低い部分が先にオンして、その後に、主要部がオンするので、立ち上がりが緩やかになり、跳ね上がり電圧を低減される。
【０１１１】
ここで、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の主アクティブ領域に対応する部分Ｑｈｌｍの閾値電圧（第１の閾値電圧）を基準とする副アクティブ領域に対応する部分Ｑｈｌｓの閾値電圧（第２の閾値電圧）の好適な範囲は、一般に基準値の４５％以上、且つ、８５％以下である。また、更に損失を低減する必要がるときは、閾値電圧の好適な範囲は、基準値の５５％以上、且つ、７５％以下である。
【０１１２】
また、アクティブ領域１２全体の面積を基準とする副アクティブ領域１２ｓの面積の割合の好適な範囲（面積割合）は、１％以上、且つ、２０％以下である。これは、面積割合が２０％を超えると、急速に電力損失が増加するからである。
【０１１３】
また、更に確実に跳ね上がり電圧を抑制する必要があるときは、この割合の好適な範囲は、５％以上、且つ、２０％以下である。たとえば、この面積割合が、５％から１０％程度の場合の電力損失率は１から３％程度と推定される。
【０１１４】
一方、もう一つの考え方は、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）の一部のゲートを他のゲートから分離して、そこに付加的な抵抗を付加して、容量結合に対して不安定化することにより、あえてセルフターンオンを誘起させることである。セルフターンオンは、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）全体で起こるときは、非常に有害な現象であるが、限定された比較的小さな部分で発生しても、それ自体は問題とならない。
【０１１５】
なお、跳ね上がり電圧を低減する方法として、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）のチップ内にＳＢＤを内蔵させる方法（ＳＢＤ内蔵方式）が知られているが、ＳＢＤ内蔵方式は、セルフターンオンおよび跳ね上がり電圧を抑制する効果がある反面、チップ面積を大幅に増加させるデメリットがある。
【０１１６】
しかしながら、本願発明は、本願発明の各実施の形態とＳＢＤ内蔵方式を併用することを排除するものではない。
【０１１７】
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１８】
例えば、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１１９】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１２０】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【０１２１】
なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。
【０１２２】
また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。
【０１２３】
更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）型のドリフト領域を有するものにも適用できることは言うまでもない。
【符号の説明】
【０１２４】
１  ウエハ
１ａ  ウエハ又は半導体チップの表面（第１の主面またはデバイス面）
１ｂ  ウエハ又は半導体チップの表面（第２の主面）
１ｅ  Ｎ−エピタキシャル領域
１ｐ  Ｐ型半導体基板領域
１ｓ  Ｎ型半導体基板領域
２  半導体チップ
３  Ｎ−ドリフト領域
４  裏面メタル電極
５  トレンチ
６  ゲート絶縁膜
６ｔ  相対的に薄いゲート絶縁膜
７  ゲートポリシリコン膜（ゲート電極）
７ａ  トレンチゲート電極
７ｂ  ゲート引き出しポリシリコン配線部
８  層間絶縁膜
９  Ｐ型ボディ領域
９ｍ  主アクティブ領域のＰ型ボディ領域
９ｓ  副アクティブ領域のＰ型ボディ領域
１０  トレンチ形成用ハードマスク膜
１１  Ｎ型ソース領域
１２  アクティブ領域
１２ｍ  主アクティブ領域
１２ｓ  副アクティブ領域
１４  Ｐ型ボディコンタクト領域
１５  メタルソース電極
１８  Ｐ型コレクタ領域
１９  Ｎ＋埋め込み領域
２０  単位セル領域
２０ｍ  主アクティブ領域の単位セル領域
２０ｓ  副アクティブ領域の単位セル領域
２１  Ｎ＋ドレイン引き出し領域
２２  Ｐ＋素子分離領域
２３  フィールド絶縁膜
２４  メタルゲート配線部
２５  ゲートパッド部
２６  ソースパッド部
２７  ガードリング
２８  エッジターミネーション領域
２９ａ  ソースコンタクト部
２９ｂ  ゲートコンタクト部
３０  アルミニウム系メタル電極膜
３１ｐ  ＣＭＯＳ領域のＰウエル領域
３１ｎ  ＣＭＯＳ領域のＮウエル領域
３２  ＣＭＯＳ領域のソースドレイン領域
３３  ＣＭＯＳ領域のゲート電極等
３４  付加的抵抗部
５０  ＤＣ−ＤＣコンバータ
５１  ハイサイドドライバ
５２  ロウサイドドライバ
５３  制御回路部
５４  出力平滑用インダクタ
５５  出力平滑用コンデンサ
１０１  システムインパッケージ
１０２  ハイサイドＭＯＳＦＥＴ半導体チップ
１０３  ロウサイドＭＯＳＦＥＴ半導体チップ
１０６  ドライバチップ
１０７，１０８，１０９，１１０  ボンディングワイヤ（接続配線）
１１５，１１６，１１７  ダイパッド（タブ）
１１８  ソースパッド
１１９  ゲートパッド
１２０  ソースパッド
１２１  ゲートパッド
１２２  相互接続用ソースパッド
１２３，１２４  ボンディングワイヤ（接続配線）
１２７  パワーグラウンド端子
１２８  ロジックグラウンド端子
ＢＰ  ドライバチップのボンディングパッド
Ｃ  コレクタ端子
Ｅ  エミッタ端子
Ｇ  ゲート端子
Ｐ１  第１の電流通路
Ｐ２  第２の電流通路
ＰＲ  付加的な抵抗成分
Ｑｈ  パワーＭＯＳＦＥＴ
Ｑｈｈ  ハイサイドＳＷパワーＭＯＳＦＥＴ
Ｑｈｌ  ロウサイドＳＷパワーＭＯＳＦＥＴ
Ｑｈｌｍ  ロウサイドＳＷパワーＭＯＳＦＥＴの主アクティブ領域に対応する部分（標準的閾値電圧の部分）
Ｑｈｌｓ  ロウサイドＳＷパワーＭＯＳＦＥＴの副アクティブ領域に対応する部分（相対的に低い閾値電圧の部分）
Ｑｎ  ＣＭＯＳ領域のＮチャネル型ＭＯＳＦＥＴ
Ｑｐ  ＣＭＯＳ領域のＰチャネル型ＭＯＳＦＥＴ
Ｒ１  ゲート電極引き出し部切り出し領域
Ｒ２  パワーＭＯＳＦＥＴと構造的に同一部分
Ｒ３  主及び副アクティブ領域境界周辺切り出し領域
Ｒｃ  ＣＭＯＳ領域
Ｒｈ  パワーＭＯＳ領域
Ｓ  ソース端子
Ｖｄｄ  電源出力端子
Ｖｉｎ  直流電源
Ｖｓｓ  接地端子
【図１】
2014132600.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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