(57)【要約】【課題】ソース電極からドレイン電極への電流が流れにくい半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、第１導電層と、第２導電層と、第１導電型の第１半導体層と、絶縁膜と、ゲート電極と、第１導電型とは異なる第２導電型の第２半導体層と、第１ダイオードと、第２ダイオードと、を備える。前記第１半導体層は、前記第１導電層と前記第２導電層との間に設けられる。前記絶縁膜は、前記第１半導体層の一部に形成されたトレンチの内面に設けられる。前記ゲート電極は、前記トレンチの内部に設けられ、前記絶縁膜を介して前記第１半導体層と対向する。前記第２半導体層は、前記第１半導体層と前記第２導電層との間であって、前記トレンチとは異なる部分に設けられる。前記第１ダイオードは、前記第１半導体層および前記第２半導体層により構成され、降伏電圧が前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低い。前記第２ダイオードは、前記第２半導体層および前記第２導電層により構成される。【選択図】図１
2014167978.tif 000002
【特許請求の範囲】
【請求項１】
第１導電層と、
第２導電層と、
前記第１導電層と前記第２導電層との間に設けられた第１導電型の第１半導体層と、
前記第１半導体層の一部に形成されたトレンチの内面に設けられる絶縁膜と、
前記トレンチの内部に設けられ、前記絶縁膜を介して前記第１半導体層と対向するゲート電極と、
前記第１半導体層と前記第２導電層との間であって、前記トレンチとは異なる部分に設けられ、第１導電型とは異なる第２導電型の第２半導体層と、
前記第１半導体層および前記第２半導体層により構成され、降伏電圧が前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低い第１ダイオードと、
前記第２半導体層および前記第２導電層により構成された第２ダイオードと、を備えることを特徴とする半導体装置。
【請求項２】
前記第２導電層は、
前記第２半導体層上に設けられた第１導電型の第３半導体層と、
前記トレンチ間および前記第３半導体層上に設けられた第３導電層と、
を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電層の材料は金属であり、
前記第２ダイオードは、前記第２半導体層と前記第２導電層とのショットキー接触により構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２半導体層は、前記ショットキーバリアダイオードが構成される濃度の不純物を含有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１および第２半導体層は、前記第１ダイオードの降伏電圧が、前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低くなる濃度の不純物を含有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１および第２半導体層は、前記第１ダイオードの降伏電圧が、前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低くなる膜厚を有することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
第１導電層と、
第２導電層と、
前記第１導電層と前記第２導電層との間に設けられた第１導電型の第１半導体層と、
前記第１半導体層の一部に形成されたトレンチの内面に設けられる絶縁膜と、
前記トレンチの内部に設けられ、前記絶縁膜を介して前記第１半導体層と対向するゲート電極と、
第１電極が前記第１導電層と接続され、降伏電圧が前記前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低い第１ダイオードと、
第１電極が前記第２導電層と接続される第２ダイオードと、を備え、
前記第１ダイオードの第２電極は、前記第２ダイオードの第２電極と接続され、
前記第１導電型がｎ型である場合、前記第１および第２ダイオードの第１電極はカソードであるとともに、前記第２電極はアノードであり、
前記第１導電型がｐ型である場合、前記第１および第２ダイオードの第１電極はアノードであるとともに、前記第２電極はカソードであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ｎＭＯＳ（n-type Metal-Oxide-Semiconductor）トランジスタにおいては、ソース電極よりもドレイン電極に高い電圧が供給され、ドレイン電極からソース電極に電流が流れるのが一般的である。ところが、半導体装置のユーザによるミスによって、ソース電極に高い電圧が供給されることもあり得る。このような場合、ソース電極からドレイン電極に電流が流れてしまうと、半導体装置に接続される負荷が破壊されるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１１／２０４４３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ソース電極からドレイン電極への電流が流れにくい半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、第１導電層と、第２導電層と、第１導電型の第１半導体層と、絶縁膜と、ゲート電極と、第１導電型とは異なる第２導電型の第２半導体層と、第１ダイオードと、第２ダイオードと、を備える。前記第１半導体層は、前記第１導電層と前記第２導電層との間に設けられる。前記絶縁膜は、前記第１半導体層の一部に形成されたトレンチの内面に設けられる。前記ゲート電極は、前記トレンチの内部に設けられ、前記絶縁膜を介して前記第１半導体層と対向する。前記第２半導体層は、前記第１半導体層と前記第２導電層との間であって、前記トレンチとは異なる部分に設けられる。前記第１ダイオードは、前記第１半導体層および前記第２半導体層により構成され、降伏電圧が前記第１導電層、前記第１半導体層および前記第２導電層間の耐圧より低い。前記第２ダイオードは、前記第２半導体層および前記第２導電層により構成される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置１００の断面図。
【図２】図１の半導体装置１００の等価回路図。
【図３】ｎＭＯＳトランジスタ１の接続例を示す回路図。
【図４】Ｖｇ＝０の場合の、ゲート電極Ｇ、ゲート絶縁膜１２および第６半導体層１６のバンド構造を模式的に示す図。
【図５】第２の実施形態に係る半導体装置１００’の断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、トランジスタ領域１０と、ダイオード領域２０とを備えている。トランジスタ領域１０は、ドレイン電極Ｄと、第１半導体層１１と、ゲート絶縁膜１２と、ゲート電極Ｇと、ソース電極Ｓと、から構成される。ダイオード領域２０は、第２半導体層２２と、第３半導体層２３と、絶縁膜２４と、から構成される。以下の説明では、図１のドレイン電極Ｄからソース電極Ｓに向かう方向を「上」と呼ぶ。
【０００９】
第１半導体層１１は、ドレイン電極Ｄ（第１導電層）とソース電極Ｓ（第２導電層）との間に設けられる、ｎ型（第１導電型）シリコン層である。第１半導体層１１は、例えば第４半導体層１４と、第５半導体層１５と、第６半導体層１６と、第７半導体層１７とを含んでいる。
【００１０】
第４半導体層１４はドレイン電極Ｄ上に設けられる。第４半導体層１４は、例えば不純物濃度が１．５＊１０１７／ｃｍ３のｎ型シリコンからなるドレイン層である。
【００１１】
第５半導体層１５は第４半導体層１４上に設けられる。第５半導体層１５は、例えば不純物濃度が２．５＊１０１６／ｃｍ３のｎ型シリコン層である。
【００１２】
第６半導体層１６は第５半導体層１５上に設けられる。第６半導体層１６は、例えば不純物濃度が１．０＊１０１６／ｃｍ３以下のｎ型シリコン層である。
【００１３】
第７半導体層１７は第６半導体層１６上に設けられる。第７半導体層１７は、例えば不純物濃度が１．５＊１０１７／ｃｍ３のｎ型シリコンからなるソース層である。第７半導体層１７は、第６半導体層１６の上面とソース電極Ｓとの間のコンタクト抵抗を低減するために、第６半導体層１６よりも高濃度にｎ型不純物がドーピングされた不純物拡散領域である。
【００１４】
第７半導体層１７から第６半導体層１６の下部に貫通する、少なくとも２つのトレンチ３１が形成される。これらトレンチ３１の内面および上面にゲート絶縁膜１２が設けられる。ゲート絶縁膜１２は、例えばシリコン酸化膜である。
【００１５】
ゲート電極Ｇは、トレンチ３１の内部に設けられ、ゲート絶縁膜１２を介して第６半導体層１６と対向する。図１の断面においては、ゲート電極Ｇはゲート絶縁膜１２により囲まれている。ゲート電極Ｇの材料は、例えば高濃度に不純物が注入されたポリシリコンやシリコンカーバイドである。
【００１６】
ソース電極Ｓは第７半導体層１７上のトレンチ３１間およびゲート絶縁膜１２上に設けられる。
【００１７】
以上説明した、ドレイン電極Ｄ、第１半導体層１１、ソース電極Ｓ、ゲート電極Ｇ、ゲート絶縁膜１２および第１半導体層１１により、ｎＭＯＳトランジスタ１が形成される。
【００１８】
第２半導体層２２は、ダイオード領域２０において、ドレイン電極Ｄとソース電極Ｓとの間に設けられる。第２半導体層２２は、例えば不純物濃度が２．５＊１０１６／ｃｍ３のｐ型（第２導電型）シリコン層である。第２半導体層２２の導電型は第６半導体層１６の導電型とは異なっている。そのため、ｎ型の第６半導体層１６とｐ型の第２半導体層２２により第１ダイオード５１ａが構成される。
【００１９】
第３半導体層２３は、例えば第８半導体層２８および第９半導体層２９を含み、第２半導体層２２上に設けられる。第８半導体層２８は、例えば不純物濃度が２．５＊１０１６／ｃｍ３のｎ型シリコン層である。第９半導体層２９は第８半導体層２８上に設けられる。第９半導体層２９は、例えば不純物濃度が１．５＊１０１７／ｃｍ３のｎ型シリコン層である。第９半導体層２９は、第８半導体層２８とソース電極Ｓとの間のコンタクト抵抗を低減するために、第８半導体層２８よりも高濃度にｎ型不純物がドーピングされた不純物拡散領域である。
【００２０】
第３半導体層２３の導電型は第２半導体層２２の導電型とは異なっている。そのため、ｐ型の第２半導体層２２とｎ型の第３半導体層２３により第２ダイオード５１ｂが構成される。
【００２１】
絶縁膜２４は第２半導体層２２およびこれと隣接する第６半導体層１６上に設けられる。この絶縁膜２４は、ドレイン電極Ｄから、トランジスタ領域１０とダイオード領域２０との間の第６半導体層１６を介して、ソース電極Ｓに電流が流れるのを防止する。また、絶縁膜２４により、ソース電極Ｓは第２半導体層２２と電気的に接続されない。
【００２２】
ソース電極Ｓは第９半導体層２９上にも設けられる。よって、ソース電極Ｓは第９半導体層２９を介して第８半導体層２８と電気的に接続される。ソース電極Ｓはアルミニウムなどの金属であり、本実施形態では、ソース電極Ｓと第９半導体層２９との接触はオーミック接触である。ソース電極Ｓ（第３導電層）および第３半導体層２３により第２導電層が形成される。
【００２３】
ここで、第１ダイオード５１ａの降伏電圧は、ドレイン電極Ｄ、第１半導体層１１およびソース電極Ｓ間の耐圧、言い換えるとトランジスタ１の耐圧より低いものとする。降伏電圧とは、第１ダイオード５１ａのアノード−カソード間に逆バイアスが印加された場合に、降伏現象により、急激に逆方向電流が流れ始める電圧をいう。また、トランジスタ１の耐圧とは、ダイオード領域２０がないとした場合に、この耐圧より高い電位差がドレイン電極Ｄ−ソース電極Ｓ間に生じたときに、トランジスタ１が破壊されてしまう電圧をいう。
【００２４】
このような第１ダイオード５１ａの降伏電圧とトランジスタ１の耐圧との関係は、第１半導体層１１における第５半導体層１５、第２半導体層２２、および、第３半導体層２３における第８半導体層２８の不純物濃度を適切に調整することで実現される。一般に、半導体層に生じる電界強度は不純物濃度に比例するため、不純物濃度が低いほど耐圧は高くなる。そこで、第５半導体層１５の不純物濃度を低くすることで、トランジスタ１の耐圧を高くできる。また、第２半導体層２２や第３半導体層２３の不純物濃度を高くすることで、第１ダイオード５１ａの降伏電圧を低くできる。すなわち、第１の半導体層１１および第２の半導体層２２は、第１ダイオード５１ａの降伏電圧が、ドレイン電極Ｄ、第１半導体層１１およびソース電極Ｓ間の耐圧より低くなる濃度の、不純物を含有する。
【００２５】
あるいは、第５半導体層１５の膜厚を厚くすることで、トランジスタ１の耐圧を高くできる。また、第２半導体層２２や、第８半導体層２８の膜厚を薄くすることで、第１ダイオード５１ａの降伏電圧を低くできる。このように、膜厚を適切に設定して、第１ダイオード５１ａの降伏電圧やトランジスタ１の耐圧を調整してもよい。
【００２６】
図２は、図１の半導体装置１００の等価回路図である。半導体装置１００は、トランジスタ１と、第１ダイオード５１ａと、第２ダイオード５１ｂとから構成される。トランジスタ１のドレイン電極Ｄは第１ダイオード５１ａのカソードと接続される。トランジスタ１のソース電極Ｓは第２ダイオード５１ｂのカソードと接続される。そして、第１ダイオード５１ａのアノードと第２ダイオード５１ｂのアノードとが接続される。
【００２７】
図３は、トランジスタ１の接続例を示す回路図である。同図では、車両用に使用される電力制御用のトランジスタ１を例示している。
【００２８】
図３（ａ）は通常の使用状態を示している。トランジスタ１のドレイン電極Ｄは、バッテリ２の正極に接続され、約１２Ｖの正電圧が電源電圧として供給される。トランジスタ１のソース電極Ｓには負荷３が接続される。トランジスタ１のゲート電極Ｇには、負荷３に電源電圧を供給するか否かを制御する制御信号が入力される。
【００２９】
制御信号がハイに設定されると、トランジスタ１がオンする。よって、トランジスタ１を介して、電源電圧がバッテリ２から負荷３に供給される。その結果、トランジスタ１を介して、バッテリ２から負荷３に電流が流れ込む。一方、制御信号がロウに設定されると、トランジスタ１がオフする。よって、バッテリ２から負荷３には、電源電圧が供給されない。
【００３０】
図３（ａ）において、少なくとも定常状態においては、ドレイン電圧Ｖｄはソース電圧Ｖｓより高い（Ｖｄ＞Ｖｓ）。また、ソース電圧Ｖｓは正である（Ｖｓ＞０）。
【００３１】
図３（ｂ）は、ソース電圧Ｖｓが負になり得る（Ｖｓ＜０）ことを示している。負荷３は誘導性成分を含むこともある。この場合、トランジスタ１がオンからオフに切り替わると、誘導性成分はトランジスタ１から負荷３へ電流を流し続けようとする。そのため、ソース電圧Ｖｓが負になる。この負電圧の絶対値は数十Ｖを超えることもある。
【００３２】
Ｖｓ＜０になると、トランジスタ１のドレイン電極Ｄ−ソース電極Ｓ間には大きな電位差が生じる。このような場合でもトランジスタ１が破壊されないようにする必要がある。
【００３３】
図３（ｃ）は、ドレイン電圧Ｖｄよりソース電圧Ｖｓが高くなり得る（Ｖｓ＞Ｖｄ）ことを示している。例えば、ユーザが、誤ってバッテリ２の負極をドレイン電極Ｄに接続してしまった場合である。Ｖｓ＞Ｖｄのとき、仮に、負荷３からバッテリ２に向かって、図３（ａ）とは逆方向の電流が流れてしまうと、負荷３が破壊されてしまうおそれがある。負荷３において、通常このような向きの電流は想定されていないためである。
【００３４】
よって、Ｖｓ＞Ｖｄとなっても、トランジスタ１はソース電極Ｓからドレイン電極Ｄへ電流を流さないようにする必要がある。
【００３５】
図１に示す半導体装置１００では、Ｖｓ＜０（図３（ｂ））となってもトランジスタ１が破壊されず、かつ、Ｖｓ＞Ｖｄ（図３（ｃ））となってもソース電極Ｓからドレイン電極Ｄに電流が流れないことを、以下に説明する。
【００３６】
まず、図３（ａ）に示すように、通常の使用状態であって、Ｖｄ＞ＶｓかつＶｓ＞０の場合を考える。
【００３７】
図４は、ゲート電極Ｇに入力される制御信号がロウ、すなわち、Ｖｇ＝０の場合の、ゲート電極Ｇ、ゲート絶縁膜１２および第６半導体層１６のバンド構造を模式的に示す図である。図４に示す例では、第６半導体層１６の仕事関数Ｗ１３よりも、ゲート電極Ｇの仕事関数ＷＧの方が大きい。同図に示すように仕事関数Ｗ１３とＷＧとのエネルギー差により、ゲート電極Ｇと第６半導体層１６との間に電位差が生じる。これにより、ゲート絶縁膜１２と第６半導体層１６との界面において、第６半導体層１６のコンダクションバンドＥｃおよびバレンスバンドＥｖが上方に曲がる。その結果、第６半導体層１６には、ゲート絶縁膜１２との界面に空乏層が形成される。空乏層が形成される領域の、界面からの距離をＬとする。
【００３８】
図１の半導体装置１００において、トレンチ３１間の距離を２Ｌより狭く設計する。これにより、第６半導体層１６における、２か所のゲート絶縁膜１２に挟まれた領域において、一方のゲート絶縁膜１２との界面から延びる空乏層が、他方のゲート絶縁膜１２との界面から延びる空乏層に達する。そのため、同領域の全体が空乏化される。したがって、第６半導体層１６がｎ型であっても、同じくｎ型の第５半導体層１５から第７半導体層１７まで、言い換えると、ドレイン電極Ｄからソース電極Ｓまでは、導通しない。よって、Ｖｄ＞ＶｓであってもＶｇ＝０であれば、ドレイン電極Ｄからソース電極Ｓには電流が流れない。すなわち、トランジスタ１はオフ状態である。
【００３９】
ゲート電極Ｇに入力される制御電圧がハイの場合、第６半導体層１６の空乏層のうちゲート絶縁膜１２との界面に、キャリアが誘起される。その結果、第６半導体層１６におけるゲート絶縁膜１２との界面がチャネルとなり、ドレイン電極Ｄからこのチャネルを介してソース電極Ｓに電流が流れる。すなわち、トランジスタ１はオン状態となる。
【００４０】
図２から明らかなように、Ｖｄ＞Ｖｓの場合、第２ダイオード５１ｂは順バイアスが印加されるが、第１ダイオード５１ａは逆バイアスが印加されている。また、通常の使用状態において、この逆バイアスは第１ダイオード５１ａの降伏電圧より低い。よって、第１ダイオード５１ａには電流が流れない。すなわち、ダイオード領域２０を介して半導体装置１００に電流が流れることはない。
【００４１】
以上のように、Ｖｄ＞ＶｓかつＶｓ＞０の場合、半導体装置１００は通常のｎＭＯＳトランジスタとして動作する。
【００４２】
次、図３（ｂ）に示すように、Ｖｓ＜０の場合を考える。この状態は、トランジスタ１をオンからオフに切り替えた直後、負荷３における誘導性成分がトランジスタ１から負荷３へ電流を流し続けようとして、ソース電極Ｓの電圧を下げることにより生じる。この場合、半導体装置１００のドレイン電極Ｄとソース電極Ｓとの間に大きな電位差が生じる。
【００４３】
ここで、上述したように、半導体装置１００において、第１ダイオード５１ａの降伏電圧は、トランジスタ１の耐圧より低い。そのため、ドレイン電極Ｄおよびソース電極Ｓ間の電位差は、トランジスタ１の耐圧を超えるより前に、第１ダイオード５１ａの降伏電圧に達する。その結果、ドレイン電極Ｄから、降伏電圧に達した逆バイアスが印加された第１ダイオード５１ａおよび順バイアスが印加された第２ダイオード５１ｂを介して、ソース電極Ｓに電流が流れる。この電流は負荷３に流れ込む。繰り返しになるが、降伏電圧はトランジスタ１の耐圧より低いため、ドレイン電極Ｄおよびソース電極Ｓ間に降伏電圧が生じても、トランジスタ１は破壊されない。
【００４４】
このように、Ｖｓ＜０であっても、ゲート絶縁膜１２間の第６半導体層１６には電流が流れず、ダイオード領域２０を介して電流が流れるため、トランジスタ１の破壊を防止できる。
【００４５】
次に、図３（ｃ）に示すように、Ｖｓ＞Ｖｄの場合を考える。ゲート電極Ｇに入力される制御信号がロウである限り、トランジスタ１はオフし、ソース電極Ｓから、ゲート絶縁膜１２間の第６半導体層１６を介してドレイン電極Ｄへは電流が流れない。また、第１ダイオード５１ａは順バイアスが印加されるが、第２ダイオード５１ｂは逆バイアスが印加される。よって、ソース電極Ｓから、第２ダイオード５１ｂおよび第１ダイオード５１ａを介して、ドレイン電極Ｄへ電流が流れることもない。
【００４６】
このように、Ｖｓ＞Ｖｄであっても、半導体装置１００において、ソース電極Ｓからドレイン電極Ｄへ電流は流れない。
【００４７】
以上説明したように、第１の実施形態における半導体装置１００は、ｎ型ＭＯＳトランジスタ１と並列接続される２つの第１ダイオード５１ａおよび第２ダイオード５１ｂを有する。そのため、Ｖｓ＜０となってドレイン電極Ｄおよびソース電極Ｓ間に大きな電位差が生じた場合でも、トランジスタ１の破壊を防止できる。また、Ｖｓ＞Ｖｄとなった場合でも、ソース電極Ｓからドレイン電極Ｄに電流が流れにくく、ソース電極Ｓに接続される負荷３を保護できる。
【００４８】
（第２の実施形態）
上述した第１の実施形態に係る半導体装置１００は、第２半導体層２２および第３半導体層２３により形成される第２ダイオード５１ｂを有するものであった。これに対し、以下に説明する第２の実施形態に係る半導体装置１００’は、半導体層および金属層により形成されるショットキーバリアダイオードを有するものである。
【００４９】
図５は、第２の実施形態に係る半導体装置１００’の断面図である。図５では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００５０】
トランジスタ領域１０は図１の半導体装置１００におけるトランジスタ領域１０と同様である。図５のダイオード領域２０’は、第２半導体層２２と、絶縁膜２４と、トランジスタ領域１０と共通する第６半導体層１６およびソース電極Ｓとから構成される。本実施形態においては、ソース電極Ｓが第２導電層の例である。
【００５１】
ソース電極Ｓの材料はアルミニウムなどの金属であるが、本実施形態では、ソース電極Ｓとｐ型の第２半導体層２２との接触は、ショットキー接触である。ソース電極Ｓと第２半導体層２２との接触をオーミック接触ではなくショットキー接触とするためには、第２半導体層２２の不純物濃度を薄くすればよく、例えば１．５＊１０１６／ｃｍ３とすればよい。すなわち、第２半導体層２２は、ショットキーバリアダイオードが形成される濃度の、不純物を含有する。
【００５２】
このショットキー接触により、金属であるソース電極Ｓおよびｐ型の第２半導体層２２により、第２ダイオードとしてのショットキーバリアダイオード５１ｂ’が構成される。すなわち、ソース電極Ｓがショットキーバリアダイオード５１ｂ’のカソードを兼ね、ショットキーバリアダイオード５１ｂ’のアノードはダイオード５１ａのアノードを兼ねる。
【００５３】
よって、半導体装置１００’の等価回路は図２に示す回路と同等である。そのため、半導体装置１００’は第１の実施形態における半導体装置１００と同様に動作する。
【００５４】
以上説明したように、第２の実施形態における半導体装置１００’では、ｐ型の半導体層２２と、金属であるソース電極Ｓとの接触がショットキー接触である。そのため、ショットキーバリアダイオード５１ｂ’が形成される。したがって、Ｖｓ＜０となってドレイン電極Ｄおよびソース電極Ｓ間に大きな電位差が生じた場合でも、トランジスタ１の破壊を防止できる。また、Ｖｓ＜Ｖｄとなった場合でも、ソース電極Ｓからドレイン電極Ｄに電流が流れにくく、ソース電極Ｓに接続される負荷３を保護できる。
【００５５】
なお、図１や図５に示す構造は一例にすぎない。例えば、図１や図５ではｎ型ＭＯＳトランジスタ１について説明したが、導電型を逆にしてもよい。より具体的には、半導体装置１００，１００’におけるｎ型の半導体層をｐ型の半導体層とし、ｐ型の半導体層をｎ型の半導体層として、ｐ型ＭＯＳトランジスタを形成してもよい。この場合、ダイオード１１ａのアノードがｐＭＯＳトランジスタのドレインに接続され、第２ダイオード５１ｂ（ショットキーバリアダイオード５１ｂ’）のアノードが同ソースに接続され、第１ダイオード５１ａのカソードは第２ダイオード５１ｂ（ショットキーバリアダイオード５１ｂ’）のカソードと接続される。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５７】
１  トランジスタ
２  バッテリ
３  負荷
１０  トランジスタ領域
１１，１４〜１７  半導体層
１２  ゲート絶縁膜
２０，２０’  ダイオード領域
２２，２３，２８，２９  半導体層
２４  絶縁膜
Ｄ  ドレイン電極
Ｓ  ソース電極
Ｇ  ゲート電極
５１ａ，５１ｂ  ダイオード
５１ｂ’  ショットキーバリアダイオード
１００，１００’  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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