(57)【要約】【課題】大型化を回避しつつも電流容量の増加を図ることができる半導体リレーを提供する。【解決手段】スイッチング素子４は、一対の出力端子間において並列に接続される第１スイッチ４１と第２スイッチ４２とを有している。半導体リレー１は、一対の入力端子間に電流が流れると、発光素子２が点灯して第１スイッチ４１および第２スイッチ４２がオンし、一対の出力端子間が導通する。ここで、第１スイッチ４１と第２スイッチ４２とは、支持板５の厚み方向において互いに重なるように、支持板５の厚み方向の両面に分かれて配置されている。具体的には、第１スイッチ４１と第２スイッチ４２とは、リードフレーム５２における第３のフレーム５２３の表面と裏面とに分かれて実装されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子に電気的に接続された発光素子と、前記発光素子に光結合され当該発光素子からの光を受けて出力が変化する受光部品と、出力端子に電気的に接続されており前記受光部品の出力に応じてオンオフされるスイッチング素子と、前記発光素子と前記受光部品と前記スイッチング素子とを搭載する支持板とを備え、
前記スイッチング素子は、前記出力端子間において並列に接続される第１スイッチと第２スイッチとを有しており、
前記第１スイッチと前記第２スイッチとは、前記支持板の厚み方向において互いに重なるように、前記支持板の厚み方向の両面に分かれて配置されている
ことを特徴とする半導体リレー。
【請求項２】
前記支持板はリードフレームである
ことを特徴とする請求項１に記載の半導体リレー。
【請求項３】
前記第１スイッチと前記第２スイッチとの各々は、一対のＭＯＳＦＥＴを逆直列に接続して構成されている
ことを特徴とする請求項１または請求項２に記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力側の発光素子と光結合されている受光部品の出力に応じてスイッチング素子がオンオフされる半導体リレーに関する。
【背景技術】
【０００２】
従来から、入力側の発光素子と、発光素子に光結合された受光部品と、受光部品の出力によりオンオフされるスイッチング素子とを備えた半導体リレーが、メカニカルリレーの代替品として提供されている（たとえば特許文献１参照）。
【０００３】
特許文献１に記載の半導体リレーは、入力端子間に電流が流れて発光素子が点灯すると、受光部品の光電変換素子（受光素子）に光起電力が生じてスイッチング素子（スイッチ素子）がオンする。一方、この半導体リレーは、入力端子間に電流が流れなくなって発光素子が消灯すると、スイッチング素子がオフになって、スイッチング素子に接続されている出力端子間が遮断される。
【０００４】
また、特許文献１においては、半導体リレーは、ＭＯＳＦＥＴよりなる一対のスイッチング素子を回路基板の一面（裏面）に備えており、これら２個のスイッチング素子のドレイン−ソース間が逆直列に接続されている。つまり、この半導体リレーは、２個のスイッチング素子のボディダイオードが逆直列に接続され、出力端子間が遮断されている状態ではボディダイオードを通して電流が流れることはないので、交流用としても用いることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２８４２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年、半導体リレーは様々な機器へ搭載されるようになっており、機器の小型化、高密度化に伴ってパッケージの小型化が要求される一方で、大電流に対応できるようにスイッチング素子のオン抵抗の低下による電流容量の増加が要求されている。しかし、スイッチング素子のオン抵抗を下げるとスイッチング素子自体が大きくなるので、半導体リレー全体としては、スイッチング素子の実装面積が大きくなり、パッケージが大型化する問題がある。つまり、半導体リレーの小型化と電流容量の増加とは、トレードオフ（背反）の関係にある。
【０００７】
本発明は上記事由に鑑みて為されており、大型化を回避しつつも電流容量の増加を図ることができる半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体リレーは、入力端子に電気的に接続された発光素子と、前記発光素子に光結合され当該発光素子からの光を受けて出力が変化する受光部品と、出力端子に電気的に接続されており前記受光部品の出力に応じてオンオフされるスイッチング素子と、前記発光素子と前記受光部品と前記スイッチング素子とを搭載する支持板とを備え、前記スイッチング素子は、前記出力端子間において並列に接続される第１スイッチと第２スイッチとを有しており、前記第１スイッチと前記第２スイッチとは、前記支持板の厚み方向において互いに重なるように、前記支持板の厚み方向の両面に分かれて配置されていることを特徴とする。
【０００９】
この半導体リレーにおいて、前記支持板はリードフレームであることが望ましい。
【００１０】
この半導体リレーにおいて、前記第１スイッチと前記第２スイッチとの各々は、一対のＭＯＳＦＥＴを逆直列に接続して構成されていることがより望ましい。
【発明の効果】
【００１１】
本発明は、スイッチング素子が、出力端子間において並列に接続される第１スイッチと第２スイッチとを有しており、第１スイッチと第２スイッチとが、支持板の厚み方向において互いに重なるように、支持板の厚み方向の両面に分かれて配置されている。したがって、大型化を回避しつつも電流容量の増加を図ることができるという利点がある。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る半導体リレーの構成を示し、（ａ）は平面図、（ｂ）は側面図である。
【図２】実施形態１に係る半導体リレーの構成を示す回路図である。
【図３】比較例の構成を示し、（ａ）は平面図、（ｂ）は側面図である。
【図４】実施形態２に係る半導体リレーの構成を示す回路図である。
【図５】実施形態２に係る半導体リレーの構成を示し、（ａ）は平面図、（ｂ）は側面図である。
【発明を実施するための形態】
【００１３】
（実施形態１）
本実施形態の半導体リレー１は、図１に示すように、発光素子２と、発光素子２に光結合された受光部品３と、受光部品３の出力に応じてオンオフされるスイッチング素子４と、支持板５とを備えている。
【００１４】
発光素子２は、ここでは発光ダイオード（ＬＥＤ）からなり、図２に示すように、一対の入力端子６１，６２間に挿入されるよう入力端子６１，６２に電気的に接続されている。ここでは、一方の入力端子６１が発光素子２のアノードに接続され、他方の入力端子６２が発光素子２のカソードに接続されている。なお、発光素子２は、単一の発光ダイオードで構成されていてもよいし、複数の発光ダイオードからなるＬＥＤアレイにより構成されていてもよい。
【００１５】
受光部品３は、図２に示すように、光電変換素子３１と、光電変換素子３１の出力に応じてスイッチング素子４を駆動する制御回路３２とをワンチップ化した部品である。本実施形態では一例として、光電変換素子３１はフォトダイオードアレイからなる。制御回路３２は、光電変換素子３１が発光素子２からの光を受けているときにスイッチング素子４をオンするように機能する。
【００１６】
これにより、受光部品３は、発光素子２の点灯時においては、発光素子２と光結合されている光電変換素子３１が発光素子２からの光を受けて光起電力を生じる。このとき、受光部品３は、第１端子３３−第２端子３４間に、第１端子３３を高電位側とする直流電圧が印加される。
【００１７】
一方、発光素子２の消灯時においては、受光部品３は、光電変換素子３１に光起電力が生じず、第１端子３３−第２端子３４間が短絡される。このように、受光部品３は発光素子２からの光を受けて出力（第１端子３３−第２端子３４間の出力）が変化する。
【００１８】
スイッチング素子４は、図２に示すように、一対の出力端子７１，７２間において並列に接続される第１スイッチ４１と第２スイッチ４２とを有している。本実施形態では、第１スイッチ４１および第２スイッチ４２は、いずれもエンハンスメント形のｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）からなり、同一仕様のＭＯＳＦＥＴを採用している。第１スイッチ４１および第２スイッチ４２は、ドレイン同士、ソース同士、ゲート同士が各々共通に接続され、ゲートが受光部品３の第１端子３３に接続され、ドレインが一方の出力端子７１に接続されている。また、第１スイッチ４１および第２スイッチ４２のソースは、受光部品３の第２端子３４並びに他方の出力端子７２に接続されている。
【００１９】
次に、本実施形態の半導体リレー１の動作について説明する。
【００２０】
半導体リレー１は、一対の入力端子６１，６２間に電流が流れると、発光素子２が点灯して受光部品３の第１端子３３−第２端子３４間に直流電圧が発生する。このとき、スイッチング素子（第１スイッチ４１および第２スイッチ４２）４は、ゲート−ソース間に電圧が印加されてオンし、一対の出力端子７１，７２間を導通させる。
【００２１】
一方、一対の入力端子６１，６２間に電流が流れなくなると、半導体リレー１は、発光素子２が消灯して受光部品３の第１端子３３−第２端子３４間が短絡する。このとき、スイッチング素子（第１スイッチ４１および第２スイッチ４２）４は、ゲート−ソース間の容量成分に蓄積されていた電荷が受光部品３の制御回路３２を通して放電されるためオフになり、一対の出力端子７１，７２間を遮断する。
【００２２】
要するに、本実施形態の半導体リレー１は、入力端子６１，６２と出力端子７１，７２との間は電気的に絶縁されており、一対の入力端子６１，６２間に電流が流れた際に一対の出力端子７１，７２間が導通するノーマリオフ形のリレーを構成する。
【００２３】
ところで、本実施形態の半導体リレー１は、図１に示すように、リードフレームからなる支持板５に発光素子２、受光部品３、スイッチング素子４を搭載した状態で、セラミックやモールド樹脂で全体を被覆するように形成されたパッケージ８を有している。ここでは、支持板５は発光素子２が実装される入力側のリードフレーム５１と、受光部品３、スイッチング素子４が実装される出力側のリードフレーム５２とを有している。つまり、一方のリードフレーム５１には、発光素子２がダイボンディングにより固定され、ワイヤボンディングにより電気的に接続される。また、他方のリードフレーム５２には、受光部品３およびスイッチング素子４がダイボンディングにより固定され、ワイヤボンディングにより電気的に接続される。なお、図１（ａ）ではリードフレーム５１および発光素子２の図示を省略している。
【００２４】
両リードフレーム５１，５２は、発光素子２と受光部品３とが対向するように配置されている。以下では、出力側のリードフレーム５２の厚み方向の各面のうち受光部品３が設けられた側（つまり発光素子２と対向する側）の面を「表面」、反対側の面を「裏面」として説明する。図１の例では、出力側のリードフレーム５２は、第１〜４のフレーム５２１〜５２４に分割されており、受光部品３は第１のフレーム５２１に配置され、スイッチング素子４は第３のフレーム５２３に配置されている。また、入力側のリードフレーム５１は２分割されており、発光素子２は一方のフレームに配置されている。
【００２５】
ここで、本実施形態においては、スイッチング素子４を構成する第１スイッチ４１と第２スイッチ４２とは、支持板５の厚み方向において互いに重なるように、支持板５の厚み方向の両面に分かれて配置されている。具体的には、第１スイッチ４１と第２スイッチ４２とはリードフレーム５２における第３のフレーム５２３の表面と裏面とに分かれて実装されている。図１では、第１スイッチ４１は第３のフレーム５２３の表面に配置され、第２スイッチ４２は第３のフレーム５２３の裏面のうち第１スイッチ４１の真裏となる位置に配置されている。
【００２６】
第１スイッチ４１および第２スイッチ４２は、各々、出力端子７１としての第３のフレーム５２３に対して、ドレイン電極（図示せず）がダイボンディングにより電気的に接続されている。
【００２７】
第２のフレーム５２２は、第１のフレーム５２１に実装されている受光部品３の第１端子３３に対して、ワイヤ９１により電気的に接続されている。さらに、第２のフレーム５２２は、第３のフレーム５２３に実装されている第１スイッチ４１のゲート電極４１Ａ並びに第２スイッチ４２のゲート電極（図示せず）に対して、ワイヤ９２Ａ，９２Ｂによりそれぞれ電気的に接続されている。第１スイッチ４１のゲート電極４１Ａに接続されたワイヤ９２Ａは第２のフレーム５２２の表面に接続され、第２スイッチ４２のゲート電極に接続されたワイヤ９２Ｂは第２のフレーム５２２の裏面に接続される。
【００２８】
第４のフレーム５２４は、第１のフレーム５２１に実装されている受光部品３の第２端子３４に対して、ワイヤ９３により電気的に接続されている。さらに、第４のフレーム５２４は、第１スイッチ４１のソース電極４１Ｂ並びに第２スイッチ４２のソース電極（図示せず）に対して、ワイヤ９４Ａ，９４Ｂによりそれぞれ電気的に接続されている。第１スイッチ４１のソース電極に接続されたワイヤ９４Ａは第４のフレーム５２４の表面に接続され、第２スイッチ４２のソース電極に接続されたワイヤ９４Ｂは第４のフレーム５２４の裏面に接続される。
【００２９】
発光素子２と受光部品３との間には、透明樹脂からなる導光部材８１が充填されている。さらに、半導体リレー１は、全体が不透明樹脂により覆われてパッケージ８が形成されている。入力側のリードフレーム５１のうちパッケージ８から突き出た部分は入力端子６１，６２を構成し、出力側のリードフレーム５２のうちパッケージ８から突き出た部分は出力端子７１，７２を構成する。出力側のリードフレーム５２にあっては、第３のフレーム５２３および第４のフレーム５２４の一部がパッケージ８から突き出しており、第３のフレーム２５３が一方の出力端子７１を構成し、第４のフレーム２５４が他方の出力端子７２を構成する。
【００３０】
これに対し、スイッチング素子４を第１スイッチ４１のみで構成した半導体リレー１を比較例として図３に示す。図３に示す比較例は、第２スイッチ４２が省略されている点、第２のフレーム５２２が省略されている点で図１に示した本実施形態と相違する。なお、図３（ａ）ではリードフレーム５１および発光素子２の図示を省略している。
【００３１】
この比較例においては、受光部品３とスイッチング素子４とがいずれもリードフレーム５２の表面に設けられており、リードフレーム５２の裏面には何も設けられていない。また、第３のフレーム５２３に実装されている第１スイッチ４１のゲート電極４１Ａは、第１のフレーム５２１に実装されている受光部品３の第１端子３３に対して、ワイヤ９１により電気的に直接接続されている。
【００３２】
以上説明した本実施形態の半導体リレー１によれば、スイッチング素子４は並列接続された第１スイッチ４１と第２スイッチ４２からなるので、スイッチング素子４が単一の素子からなる場合（図３参照）に比べて、スイッチング素子４のオン抵抗が低くなる。そのため、半導体リレー１としては、一対の出力端子７１，７２間のオン抵抗を比較的低く抑えることができ、電流容量の増加を図ることができる。つまり、本実施形態の半導体リレー１は、スイッチング素子４が第１スイッチ４１のみからなる比較例（図３参照）に比べて、オン抵抗を１／２程度に抑えることができ、電流容量については約１．４（＝√２）倍に向上させることができる。
【００３３】
また、第１スイッチ４１と第２スイッチ４２とは、支持板（リードフレーム５２）５の厚み方向において互いに重なるように支持板５の両面に配置されるので、半導体リレー１は、支持板５の表面上におけるスイッチング素子４の実装面積を比較的小さくできる。つまり、本実施形態の半導体リレー１は、第２スイッチ４２が第１スイッチ４１の真裏に配置されるので、図３の比較例に比べても、支持板５の表面上におけるスイッチング素子４の実装面積は変わらずパッケージ８が大型化することはない。
【００３４】
すなわち、本実施形態の半導体リレー１は、スイッチング素子４を２個のスイッチ（第１スイッチ４１、第２スイッチ４２）に分け、各スイッチを支持板５の両面に配置したことにより、スイッチング素子４の実装面積を抑えつつオン抵抗を下げることができる。その結果、この半導体リレー１は、パッケージ８の大型化を回避しつつも高電流容量化を図ることができる、という効果がある。
【００３５】
また、この半導体リレー１は、支持板５がリードフレームからなるので、支持板５が絶縁基板からなる場合とは異なり、支持板５そのもの電気配線として用いることができ、パッケージ８の小型化を図ることができる。ただし、支持板５はリードフレーム以外であってもよい。
【００３６】
（実施形態２）
本実施形態に係る半導体リレー１は、図４に示すように第１スイッチ４１と第２スイッチ４２との各々が一対のＭＯＳＦＥＴを逆直列に接続して構成されている点で、実施形態１の半導体リレー１と相違する。以下、実施形態１と同様の構成については、共通の符号を付して適宜説明を省略する。
【００３７】
本実施形態では、第１スイッチ４１は、一対のｎチャネルＭＯＳＦＥＴ４１１，４１２のドレイン−ソースが逆直列に接続されて構成され、第２スイッチ４２は、一対のｎチャネルＭＯＳＦＥＴ４２１，４２２のドレイン−ソースが逆直列に接続されて構成される。第１スイッチ４１を構成するＭＯＳＦＥＴ４１１，４１２はソース同士、ゲート同士が各々共通に接続され、第２スイッチ４１を構成するＭＯＳＦＥＴ４２１，４２２もソース同士、ゲート同士が各々共通に接続されている。さらに、第１スイッチ４１および第２スイッチ４２は、ゲートが受光部品３の第１端子３３に接続され、ソースが受光部品３の第２端子３４に接続されている。
【００３８】
ここで、第１スイッチ４１の一方のＭＯＳＦＥＴ４１１および第２スイッチ４２の一方のＭＯＳＦＥＴ４２１は、ドレイン同士が共通に接続され一方の出力端子７１に接続されている。また、第１スイッチ４１の他方のＭＯＳＦＥＴ４１２および第２スイッチ４２の他方のＭＯＳＦＥＴ４２２は、ドレイン同士が共通に接続され他方の出力端子７２に接続されている。
【００３９】
上記構成により、本実施形態の半導体リレー１は、一対の出力端子７１，７２間には、ＭＯＳＦＥＴ４１１，４１２のボディダイオード（図示せず）が逆直列に接続され、且つＭＯＳＦＥＴ４２１，４２２のボディダイオードが逆直列に接続される。したがって、この半導体リレー１は、第１スイッチ４１および第２スイッチ４２がオフして出力端子７１，７２間が遮断されている状態では、スイッチング素子４のボディダイオードを通して電流が流れることはなく、交流用としても用いることができる。
【００４０】
ところで、本実施形態の半導体リレー１は、図５に示すように、第１スイッチ４１を構成するＭＯＳＦＥＴ４１１とＭＯＳＦＥＴ４１２とは、第３のフレーム５２３と第４のフレーム５２４とに分かれて設けられている。同様に、第２スイッチ４２を構成するＭＯＳＦＥＴ４２１とＭＯＳＦＥＴ４２２とは、第３のフレーム５２３と第４のフレーム５２４とに分かれて設けられている。なお、図５（ａ）ではリードフレーム５１および発光素子２の図示を省略している。
【００４１】
ここで、第１スイッチ４１のＭＯＳＦＥＴ４１１と第２スイッチ４２のＭＯＳＦＥＴ４２１とは、第３のフレーム５２３の厚み方向において互いに重なるように、第３のフレーム５２３の表面と裏面とに分かれて実装されている。図５では、第１スイッチ４１のＭＯＳＦＥＴ４１１は第３のフレーム５２３の表面に配置され、第２スイッチ４２のＭＯＳＦＥＴ４２１は第３のフレーム５２３の裏面のうちＭＯＳＦＥＴ４１１の真裏となる位置に配置されている。さらに、ＭＯＳＦＥＴ４１１，４２１は、各々、出力端子７１としての第３のフレーム５２３に対して、ドレイン電極（図示せず）がダイボンディングにより電気的に接続されている。
【００４２】
同様に、第１スイッチ４１のＭＯＳＦＥＴ４１２と第２スイッチ４２のＭＯＳＦＥＴ４２２とは、第４のフレーム５２４の厚み方向において互いに重なるように、第４のフレーム５２４の表面と裏面とに分かれて実装されている。図５では、第１スイッチ４１のＭＯＳＦＥＴ４１２は第４のフレーム５２４の表面に配置され、第２スイッチ４２のＭＯＳＦＥＴ４２２は第４のフレーム５２４の裏面のうちＭＯＳＦＥＴ４１２の真裏となる位置に配置されている。さらに、ＭＯＳＦＥＴ４１２，４２２は、各々、出力端子７２としての第４のフレーム５２４に対して、ドレイン電極（図示せず）がダイボンディングにより電気的に接続されている。
【００４３】
また、第２のフレーム５２２は、第３のフレーム５２３に実装されているＭＯＳＦＥＴ４１１のゲート電極４１１Ａ並びにＭＯＳＦＥＴ４２１のゲート電極（図示せず）に対して、ワイヤ９２Ａ，９２Ｂによりそれぞれ電気的に接続されている。さらに、第２のフレーム５２２は、第４のフレーム５２４に実装されているＭＯＳＦＥＴ４１２のゲート電極４１２Ａ並びにＭＯＳＦＥＴ４２２のゲート電極（図示せず）に対して、ワイヤ９２Ｃ，９２Ｄによりそれぞれ電気的に接続されている。第１スイッチ４１のゲート電極４１１Ａ，４１２Ａに接続されたワイヤ９２Ａ，９２Ｃは第２のフレーム５２２の表面に接続され、第２スイッチ４２のゲート電極に接続されたワイヤ９２Ｂ，９２Ｄは第２のフレーム５２２の裏面に接続される。
【００４４】
また、受光部品３の第２端子３４は、第１のフレーム５２１に対してワイヤ９５により電気的に接続されている。第１のフレーム５２１は、第３のフレーム５２３に実装されているＭＯＳＦＥＴ４１１のソース電極４１１Ｂ並びにＭＯＳＦＥＴ４２１のソース電極（図示せず）に対して、ワイヤ９６Ａ，９６Ｂによりそれぞれ電気的に接続されている。さらに、第１のフレーム５２１は、第４のフレーム５２４に実装されているＭＯＳＦＥＴ４１２のソース電極４１２Ｂ並びにＭＯＳＦＥＴ４２２のソース電極（図示せず）に対して、ワイヤ９６Ｃ，９６Ｄによりそれぞれ電気的に接続されている。第１スイッチ４１のソース電極４１１Ｂ，４１２Ｂに接続されたワイヤ９６Ａ，９６Ｃは第１のフレーム５２１の表面に接続され、第２スイッチ４２のゲート電極に接続されたワイヤ９６Ｂ，９６Ｄは第１のフレーム５２１の裏面に接続される。
【００４５】
以上説明した本実施形態の半導体リレー１は、スイッチング素子４が並列接続された第１スイッチ４１と第２スイッチ４２からなり、且つ第１スイッチ４１と第２スイッチ４２との各々が一対のＭＯＳＦＥＴを逆直列に接続して構成されている。したがって、この半導体リレー１は、一対の出力端子７１，７２間のオン抵抗を比較的低く抑えて電流容量の増加を図りつつ、オフ時にはスイッチング素子４のボディダイオードを通して電流が流れることがなく、交流用としても用いることができる。
【００４６】
また、第１スイッチ４１と第２スイッチ４２とは、支持板（リードフレーム５２）５の厚み方向において互いに重なるように支持板５の両面に配置されるので、半導体リレー１は、支持板５の表面上におけるスイッチング素子４の実装面積を比較的小さくできる。つまり、本実施形態の半導体リレー１は、第２スイッチ４２が第１スイッチ４１の真裏に配置されるので、スイッチング素子４が第１スイッチ４１のみからなる場合に比べても、スイッチング素子４の実装面積は変わらずパッケージ８が大型化することはない。
【００４７】
その他の構成および機能は実施形態１と同様である。
【符号の説明】
【００４８】
１  半導体リレー
２  発光素子
３  受光部品
４  スイッチング素子
４１  第１スイッチ
４２  第２スイッチ
４１１，４１２，４２１，４２２  ＭＯＳＦＥＴ
５  支持板
５１，５２  リードフレーム（支持板）
５２１  第１のフレーム
５２２  第２のフレーム
５２３  第３のフレーム
５２４  第４のフレーム
６１，６２  入力端子
７１，７２  出力端子
【図１】
2014049686.tif 000003
【図２】
2014049686.tif 000004
【図３】
2014049686.tif 000005
【図４】
2014049686.tif 000006
【図５】
2014049686.tif 000007