(57)【要約】【課題】接合後の製造プロセスに適用可能なアライメントマークを有する半導体装置の製造方法を提供する。【解決手段】この製造方法は、第１領域Ａ１及び第２領域Ａ２を有するＳＯＩ基板１を準備し、第１領域Ａ１に第１アライメントマークＭ１を形成し、第２領域Ａ２にウェハアライメントマークＭＷを形成し、第３領域Ａ３及び第４領域Ａ４を有する第２基板２０を形成し、第３領域Ａ３に第２アライメントマークＭ２を形成し、第４領域Ａ４をエッチングして第３基板３０を形成し、第１アライメントマークＭ１及び第２アライメントマークＭ２を利用してＳＯＩ基板１に第３基板３０を位置決めし、ＳＯＩ基板１に第３基板３０を貼り合わせて、第４基板４０を形成し、第４領域Ａ４を除去して第５基板５０を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
光デバイスの素子構造を形成するための第１素子区画領域、前記第１素子区画領域の周辺に設けられた第１領域、及び前記第１素子区画領域の周辺に設けられた第２領域を有し、シリコンを含む第１基板を準備する工程と、
前記第２領域にウェハアライメントマークを形成する工程と、
前記第１領域に第１アライメントマークを形成する工程と、
III−Ｖ族化合物半導体を含むウェハ上にIII−Ｖ族化合物半導体のエピタキシャル層を成長して、光デバイスの素子構造を形成するための第２素子区画領域、前記第２素子区画領域の周辺に設けられた第３領域、及び前記第２素子区画領域の周辺に設けられた第４領域を有する第２基板を形成する工程と、
前記第３領域の前記エピタキシャル層に第２アライメントマークを形成する工程と、
前記第２基板の前記第４領域をエッチングして第３基板を形成する工程と、
前記第１素子区画領域の上に前記第２素子区画領域が位置し、前記第１領域の上に前記第３領域が位置し、前記第２領域の上に前記第４領域が位置するように、前記第１アライメントマーク及び前記第２アライメントマークを利用して前記第１基板の上に前記第３基板を位置決めする工程と、
前記第１基板の上に前記第３基板を位置決めした後に、前記第１基板に前記第３基板を貼り合わせて、第４基板を形成する工程と、
前記第４基板から前記第４領域を除去して第５基板を形成する工程と、を有している、ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３基板を形成する工程では、前記第４領域における前記エピタキシャル層のエッチングにより前記ウェハを露出させるための凹部を前記第４領域に形成し、
前記第５基板を形成する工程では、前記ウェハをエッチングして、前記第４基板から前記ウェハを除去する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２基板を形成する工程では、前記エピタキシャル層上に第１酸化シリコン層を成膜し、
前記第３基板を形成する工程では、前記第４領域における前記第１酸化シリコン層をエッチングして、前記第４領域に開口を有する第２酸化シリコン層を形成し、
前記第５基板を形成する工程では、前記ウェハをエッチングにより除去した後に、前記第４領域の前記エピタキシャル層を除去する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ウェハアライメントマークを形成する工程の後に、前記第１の領域をエッチングして第１の光導波路のための第１メサ構造を形成する工程を有し、
前記第１メサ構造を形成する工程は、
前記ウェハアライメントマークを基準として前記第１の基板に対して第１のフォトマスクを位置決めする工程と、
前記第１メサ構造を形成するための第１のマスクを前記第１の領域上に前記第１のフォトマスクを用いて形成する工程と、
前記第１のマスクを用いて前記第１の領域をエッチングして前記第１メサ構造を形成する工程と、
を含む、請求項１〜３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第５基板を形成した後に、前記第２素子区画領域の前記エピタキシャル層をエッチングして第２光導波路のための第２メサ構造を形成する工程を有する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２メサ構造は、前記第１メサ構造上において前記第１メサ構造の延在方向へ延びるように形成されている部分を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２メサ構造を形成する工程は、
前記ウェハアライメントマークを基準として前記第５基板に対してフォトマスクを位置決めする工程と、
前記第２メサ構造を形成するためのマスクを前記エピタキシャル層上に前記フォトマスクを用いて形成する工程と、
前記マスクを用いて記第２素子区画領域の前記エピタキシャル層をエッチングして前記第２メサ構造を形成する工程と、を含む、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１基板は、ＳＯＩ基板である、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板同士を接合する方法には、金属や樹脂からなる接合のための膜を設けることなく半導体基板同士を直接に接合する方法がある。この接合方法によれば、それぞれの半導体基板に設けられた構造を、光学的、電気的又は熱的に結合できる。従って、半導体基板同士を接合する方法は、光デバイス及び電子デバイス等を製造する方法として注目されている。この接合方法を利用して製造されたデバイスは、非特許文献１に記載されたように従来のデバイスには無い新しい機能や性能を発揮することができる。
【０００３】
半導体基板同士を接合する方法として、例えば、特許文献１には、活性化させた基板表面同士を接合する方法が記載されている。この接合法では、真空チャンバに配置された半導体基板の表面にアルゴンビームを照射して半導体基板の表面を活性化させる。そして、活性化させた半導体基板の表面同士を圧接することにより半導体基板同士を接合する。
【０００４】
また、別の方法として、特許文献２には親水化処理を用いた方法が記載されている。この接合法では、ターゲットがシリコンでありプラズマガスが酸素及びアルゴンであるＥＣＲスパッタ法を用いて親水化された酸化膜を形成する。そして、親水化された酸化膜同士を圧接することにより半導体基板を接合する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−９２７０２号公報
【特許文献２】特開２０１０−２３２５６８号公報
【非特許文献】
【０００６】
【非特許文献１】ECOC 2009,20-24September, 2009, Viena, Austria, Paper 1.7.1
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１及び２、並びに非特許文献１は、半導体基板を接合する技術を開示しているが、接合後の製造プロセスに利用するアライメントマークに関する技術は開示していない。
【０００８】
アライメントマークが形成された半導体基板の表面に別の半導体基板を接合すると、アライメントマークが別の半導体基板に覆われる。このアライメントマークを接合後の製造プロセスに用いるためには、別の半導体基板をエッチングして、アライメントマークを露出させるための開口を形成する。しかし、開口の形成において、アライメントマークが形成された半導体基板とアライメントマークを覆う半導体基板との界面でエッチングを停止させることは困難である。従って、アライメントマークを露出させるときにアライメントマークまでエッチングされるので、その後の製造プロセスにアライメントマークを用いることができないおそれがあった。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、接合後の製造プロセスに適用可能なアライメントマークを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、光デバイスの素子構造を形成するための第１素子区画領域、前記第１素子区画領域の周辺に設けられた第１領域、及び前記第１素子区画領域の周辺に設けられた第２領域を有し、シリコンを含む第１基板を準備する工程と、前記第１領域に第１アライメントマークを形成する工程と、前記第２領域にウェハアライメントマークを形成する工程と、III−Ｖ族化合物半導体を含むウェハ上にIII−Ｖ族化合物半導体のエピタキシャル層を成長して、光デバイスの素子構造を形成するための第２素子区画領域、前記第２素子区画領域の周辺に設けられた第３領域、及び前記第２素子区画領域の周辺に設けられた第４領域を有する第２基板を形成する工程と、前記第３領域の前記エピタキシャル層に第２アライメントマークを形成する工程と、前記第２基板の前記第４領域をエッチングして第３基板を形成する工程と、前記第１素子区画領域の上に前記第２素子区画領域が位置し、前記第１領域の上に前記第３領域が位置し、前記第２領域の上に前記第４領域が位置するように、前記第１アライメントマーク及び前記第２アライメントマークを利用して前記第１基板の上に前記第３基板を位置決めする工程と、前記第１基板の上に前記第３基板を位置決めした後に、前記第１基板に前記第３基板を貼り合わせて、第４基板を形成する工程と、前記第４基板から前記第４領域を除去して第５基板を形成する工程と、を有している。
【００１１】
この製造方法において、第１基板の上に第３基板を位置決めするために、第１及び第２アライメントマークを利用している。第１及び第２アライメントマークの利用によれば、第１素子区画領域の上に第２素子区画領域が位置し、第１領域の上に第３領域が位置し、第２領域の上に第４領域が位置するように、第１基板の上に第３基板を位置決めすることができる。第１基板の上に第３基板を位置決めした後に、第１基板に第３基板を貼り合わせて第４基板を形成する。第４基板では、第４領域が既に実施されたエッチングにより凹状にされているため、第３領域と第４領域との間には段差が形成されている。この段差により、第２領域と第４領域との間には隙間が設けられるので、第２領域は第４領域に貼り合わされない。第４基板を形成した後に、第４基板から第４領域を除去してウェハアライメントマークを露出させる。これらの工程によれば、ウェハアライメントマークが露出した第５基板を形成するときに、ウェハアライメントマークにダメージを与えることがない。従って、後の製造プロセスに使用可能なウェハアライメントマークを有する半導体装置を製造することができる。
【００１２】
また、本発明に係る製造方法の前記第３基板を形成する工程では、前記第４領域における前記エピタキシャル層のエッチングにより前記ウェハを露出させるための凹部を前記第４領域に形成し、前記第５基板を形成する工程では、前記ウェハをエッチングして、前記第４基板から前記ウェハを除去する。第２基板の第４領域には、エピタキシャル層のエッチングによりウェハを露出させるための凹部が既に形成されている。従って、第４領域にエピタキシャル層が存在せずウェハのみが残されているので、第４基板からウェハを除去することによりこのウェハに覆われていた第２領域が露出される。この結果、第２領域のウェハアライメントマークを露出させることができる。
【００１３】
また、本発明に係る製造方法の前記第２基板を形成する工程では、前記エピタキシャル層上に第１酸化シリコン層を成膜し、前記第３基板を形成する工程では、前記第４領域における前記第１酸化シリコン層をエッチングして、前記第４領域に開口を有する第２酸化シリコン層を形成し、前記第５基板を形成する工程では、前記ウェハをエッチングにより除去した後に、前記第４領域の前記エピタキシャル層を除去する。これらの工程によれば、第５基板において第１素子区画領域と第２素子区画領域との間に第２酸化シリコン層が配置されている。従って、第１素子区画領域に第２素子区画領域が直接に貼り合わされていないので、貼り合わせの際に生じるダメージから第１素子区画領域及び第２素子区画領域を保護することができる。
【００１４】
また、本発明に係る製造方法の前記第１基板を準備する工程では、前記第１素子区画領域をエッチングして第１光導波路のための第１メサ構造を形成する。この工程によれば、第１メサ構造を有する第１基板にエピタキシャル層を貼り合わせた構造を有する半導体装置を製造することができる。
【００１５】
また、本発明に係る製造方法では、前記ウェハアライメントマークを形成する工程の後に、前記第１の領域をエッチングして第１の光導波路のための第１メサ構造を形成する工程を有し、前記第１メサ構造を形成する工程は、前記ウェハアライメントマークを基準として前記第１の基板に対して第１のフォトマスクを位置決めする工程と、前記第１メサ構造を形成するための第１のマスクを前記第１の領域上に前記第１のフォトマスクを用いて形成する工程と、前記第１のマスクを用いて前記第１の領域をエッチングして前記第１メサ構造を形成する工程と、を含む。第１メサ構造が形成された第１の基板上にエピタキシャル層が貼り合わされた半導体装置を製造することができる。
【００１６】
また、本発明に係る製造方法の前記第２メサ構造は、前記第１メサ構造上において前記第１メサ構造の延在方向へ延びるように形成されている部分を含む。この構成によれば、シリコンの屈折率を有する第１メサ構造とIII−Ｖ族化合物半導体の屈折率を有する第２メサ構造とを含む光導波路を備えた半導体装置を製造することができる。
【００１７】
また、本発明に係る製造方法の前記第２メサ構造を形成する工程は、前記ウェハアライメントマークを基準として前記第５基板に対してフォトマスクを位置決めする工程と、前記第２メサ構造を形成するためのマスクを前記エピタキシャル層上に前記フォトマスクを用いて形成する工程と、前記マスクを用いて記第２素子区画領域の前記エピタキシャル層をエッチングして前記第２メサ構造を形成する工程と、を含む。この工程によれば、フォトマスクは、ウェハアライメントマークを用いて第４基板に対して位置決めされる。ウェハアライメントマークを用いた位置決めによれば、フォトマスクが第１メサ構造に精度よく位置決めされるので、第１メサ構造上に第２メサ構造を形成することができる。
【００１８】
また、本発明に係る製造方法の前記第１基板は、ＳＯＩ基板である。この構成によれば、ＳＯＩ基板にIII−Ｖ族化合物半導体のエピタキシャル層を配置した構造を有する半導体装置を製造することができる。
【発明の効果】
【００１９】
本発明によれば、後の製造プロセスに適用可能なアライメントマークを有する半導体装置を製造する方法が提供される。
【図面の簡単な説明】
【００２０】
【図１】図１は第１実施形態の製造方法の主要な工程を示す図である。
【図２】図２の（ａ）部はＳＯＩ基板を平面視した図であり、図２の（ｂ）部はＳＯＩ基板のII−II線に沿う断面を示す図である。
【図３】図３の（ａ）部はＳＯＩ基板の断面を示す図であり、図３の（ｂ）部はＳＯＩ基板の平面図であり、図３の（ｃ）部は（ｂ）部のIV−IV線に沿ったＳＯＩ基板の断面を示す図である。
【図４】図４の（ａ）部〜（ｄ）部は図２の（ａ）部におけるIII―III線に沿った区画の断面を示す図である。
【図５】図５の（ａ）部はＳＯＩ基板の断面を示す図であり、図５の（ｂ）部はＳＯＩ基板の平面図であり、図５の（ｃ）部は（ｂ）部のIV−IV線に沿ったＳＯＩ基板の断面を示す図である。
【図６】図６の（ａ）部は第２基板の平面図を示し、図６の（ｂ）部は（ａ）部のV−V線に沿った第２基板の断面を示す図である。
【図７】図７の（ａ）部は第２基板の断面を示す図であり、図７の（ｂ）部は第２基板の平面図であり、図７の（ｃ）部は（ｂ）部のVI−VI線に沿った第２基板の断面を示す図である。
【図８】図８の（ａ）部は第３基板の断面を示す図であり、図８の（ｂ）部は第３基板の平面図であり、図８の（ｃ）部は（ｂ）部のVII−VII線に沿った第３基板の断面を示す図である。
【図９】図９の（ａ）部及び（ｂ）部は半導体装置の製造方法の一工程を示す図である。
【図１０】図１０の（ａ）部及び（ｂ）部はＳＯＩ基板及び第３基板の断面を示す図であり、図１０の（ｃ）部は基板生産物の断面を示す図である。
【図１１】図１１の（ａ）部はウェハを除去した第４基板の断面を示す図であり、図１１の（ｂ）部は第５基板の平面図であり、図１１の（ｃ）部は（ｂ）部のX−X線に沿った第５基板の断面を示す図である。
【図１２】図１２の（ａ）部は第５基板の断面を示す図であり、図１２の（ｂ）部及び（ｃ）部は第５基板の断面の一部を示す図である。
【図１３】図１３の（ａ）部〜（ｃ）部は第５基板に形成される一素子の断面を示す図である。
【図１４】図１４の（ａ）部は第５基板に形成される一素子を平面視した図であり、図１４の（ｂ）部及び（ｃ）部は図１４の（ａ）部のXIII−XIII線に沿った断面を示す図である。
【図１５】図１５の（ａ）部及び（ｂ）部は第５基板に形成される一素子の断面を示す図である。
【図１６】図１６の（ａ）部は第５基板に形成される一素子を平面視した図であり、図１６の（ｂ）部は図１６の（ａ）部のXV−XV線に沿った断面を示す図である。
【図１７】図１７の（ａ）部〜（ｃ）部は第５基板に形成される一素子の断面を示す図である。
【図１８】図１８の（ａ）部は第５基板に形成される一素子を平面視した図であり、図１８の（ｂ）部は図１８の（ａ）部のXVII−XVII線に沿った断面を示す図であり、図１８の（ｃ）部は第５基板に形成される一素子の断面を示す図である。
【図１９】図１９は第２実施形態の製造方法の主要な工程を示す図である。
【図２０】図２０の（ａ）部は第３基板の断面を示す図であり、図２０の（ｂ）部は第３基板を示す平面図であり、図２０の（ｃ）部は図２０の（ｂ）部におけるXIX−XIX線に沿った断面を示す図である。
【図２１】図２１の（ａ）部及び（ｂ）部はＳＯＩ基板及び第３基板の断面を示す図であり、図２１の（ｃ）部はウェハを除去した基板生産物の断面を示す図である。
【図２２】図２２の（ａ）部は第５基板の平面図であり、図２２の（ｂ）部は図２２の（ａ）部のXXI−XXI線に沿った断面を示す図である。
【発明を実施するための形態】
【００２１】
以下、図１〜図１８を参照しながら半導体装置の製造方法の実施形態を詳細に説明する。図面の説明において同一の要素には同一の符号を付す。半導体装置は、III−Ｖ族化合物半導体のエピタキシャル層をＳＯＩ基板に貼り合わせた基板である。また、この半導体装置には、マッハツェンダー変調器の位相制御部を構成する導波路が形成されている。位相制御部は、導波路の屈折率を変化させて導波路を伝播する光の位相を制御するものである。
【００２２】
（第１実施形態）
第１実施形態に係る半導体装置の製造方法を説明する。図１は、第１実施形態の製造方法の主要な工程を示す図である。図２の（ａ）部は、ＳＯＩ基板を平面視した図である。図２の（ｂ）部は、ＳＯＩ基板のII−II線に沿う断面を示す図である。
【００２３】
第１基板としてのＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１を準備する工程Ｓ１を実施する（図１参照）。図２の（ａ）部に示すように、ＳＯＩ基板１は、円板状の基板であり、エッジＥ１の一部にオリエンテーションフラット（ＯＦ）７が設けられている。ＳＯＩ基板１は、第１素子区画領域Ｃ１、第１領域Ａ１及び第２領域Ａ２を有している。
【００２４】
第１素子区画領域Ｃ１は、１次元又は２次元に配列された複数の光デバイスの素子構造が形成される区画５を含む領域である。第１素子区画領域Ｃ１に形成される素子構造には、例えば、マッハツェンダー変調器の導波路構造がある。第１素子区画領域Ｃ１は、図２の（ａ）部に示すように、平面視して矩形状の外形形状を有しているが、この形状に限定されることはない。この第１素子区画領域Ｃ１には、第１素子区画領域Ｃ１の全体又は一部に第３基板の第２素子区画領域が貼り付けられる。
【００２５】
第１領域Ａ１は、第１アライメントマークが形成される領域である。また、第２領域Ａ２は、ウェハアライメントマークが形成される領域である。第１領域Ａ１及び第２領域Ａ２は、第１素子区画領域Ｃ１を囲む領域に設けられている。第１領域Ａ１及び第２領域Ａ２は、ＳＯＩ基板１のエッジＥ１を含むことができる。
【００２６】
第１領域Ａ１及び第２領域Ａ２は、第１素子区画領域Ｃ１の周辺に設けられている。より詳細には、第１領域Ａ１及び第２領域Ａ２は、第１素子区画領域Ｃ１とＳＯＩ基板１のエッジＥ１との間に設けられることができる。また、第１領域Ａ１は、第１素子区画領域Ｃ１を挟むように第１素子区画領域Ｃ１の両側に設けられている。第２領域Ａ２は、第１素子区画領域Ｃ１を挟むように第１素子区画領域Ｃ１の両側に設けられている。これら第１領域Ａ１及び第２領域Ａ２は、第１領域Ａ１及び第２領域Ａ２と向かい合う第１素子区画領域Ｃ１の一辺Ｃ１ａに沿って交互に配列されている。
【００２７】
図２の（ｂ）部に示すように、ＳＯＩ基板１は、シリコン基板２、ボックス層３、及びデバイス層４が積層された構造を有している。ボックス層３は、シリコン基板２とデバイス層４との間に配置された酸化シリコン（ＳｉＯ２）からなる絶縁層である。ボックス層３の厚さは、例えば２．０μｍである。また、デバイス層４は、単結晶シリコン（Ｓｉ）からなる。デバイス層４の厚さは例えば０．７μｍである。
【００２８】
なお、図１のフローチャートでは、工程Ｓ１、工程Ｓ２及び工程Ｓ３が別工程とされているが、工程Ｓ１〜Ｓ３を同時に実施するかまたは、ウェハアライメントマークＭＷを作製した後に、それを基準として第１メサ構造８と第１アライメントマークＭ１形成してもよい。
【００２９】
第２領域Ａ２のデバイス層４にウェハアライメントマークを形成する工程Ｓ１ａを実施する。図３の（ａ）部はＳＯＩ基板の断面を示す図であり、図３の（ｂ）部はＳＯＩ基板の平面図であり、図３の（ｃ）部は（ｂ）部のIV−IV線に沿ったＳＯＩ基板の断面を示す図である。ウェハアライメントマークＭＷは、後の製造プロセスにおいてフォトマスクをＳＯＩ基板１に対して位置決めするためのものである。
【００３０】
デバイス層に絶縁層を形成する。絶縁層は、窒化シリコン（ＳｉＮ）からなり、化学気相成膜法（ＣＶＤ法）により成膜される。絶縁層に、所定の形状にパターニングされたレジストマスクを形成する。レジストマスクは、レジスト材料からなり、スピン塗布法及びフォトリソグラフィ法によって形成される。レジストマスクには、フォトリソグラフィ法によりパターンが形成される。レジストマスクは、ウェハアライメントマークを形成するためのものである。
【００３１】
レジストマスクを用いて絶縁層をエッチングする。絶縁層は、ＣＦ４ガスをエッチングガスとして用いた反応性イオンエッチング法（ＲＩＥ法）によりエッチングされる。このエッチングによりレジストマスクのパターンが絶縁層に転写される（図３の（ａ）部参照）。絶縁層をエッチングした後にレジストマスクを除去する。レジストマスクは、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によって除去される（図３の（ｂ）部及び図３の（ｃ）部参照）。
【００３２】
パターニングされた絶縁層を用いてデバイス層４をエッチングする。デバイス層４は、ＲＩＥ法等のドライエッチング法によってエッチングされる。エッチングが終了した後に、絶縁層をバッファードフッ酸で除去する。以上の工程Ｓ１ａによりデバイス層にウェハアライメントマークＭＷが形成される。
【００３３】
第１素子区画領域Ｃ１をエッチングして第１光導波路のための第１メサ構造を形成する工程Ｓ２を実施する（図１参照）。図４の（ａ）部〜（ｄ）部は、図２の（ａ）部におけるIII―III線に沿った区画の断面を示す図である。
【００３４】
図４の（ａ）部に示すように、デバイス層４に絶縁層１１を形成する。絶縁層１１は、窒化シリコン（ＳｉＮ）からなり、化学気相成膜法（ＣＶＤ法）により成膜される。絶縁層１１に、所定の形状にパターニングされたレジストマスク１２を形成する。レジストマスク１２は、レジスト材料からなり、スピン塗布法及びフォトリソグラフィ法によって形成される。導波路の位置はウェハアライメントマークＭＷを基準にして位置決めされる。レジストマスク１２には、フォトリソグラフィ法によりパターン１３が形成される。レジストマスク１２は、第１メサ構造を形成するためのものである。
【００３５】
図４の（ｂ）部に示すように、レジストマスク１２を用いて絶縁層１１をエッチングする。絶縁層１１は、ＣＦ４ガスをエッチングガスとして用いた反応性イオンエッチング法（ＲＩＥ法）によりエッチングされる。このエッチングによりレジストマスク１２のパターン１３が絶縁層１１に転写される。絶縁層１１をエッチングした後にレジストマスク１２を除去する。レジストマスク１２は、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によって除去される。
【００３６】
図４の（ｃ）部に示すように、パターニングされた絶縁層１１を用いてデバイス層４をエッチングする。デバイス層４は、ＲＩＥ法等のドライエッチング法によってエッチングされる。
【００３７】
図４の（ｄ）部に示すように、エッチングが終了した後に、絶縁層１１をバッファードフッ酸で除去する。以上の工程Ｓ２によりデバイス層４に第１メサ構造８及び溝９が形成される。第１メサ構造８が形成された区画５（図２の（ａ）部参照）は、テラス１０を有している。
【００３８】
第１領域Ａ１のデバイス層４に第１アライメントマークを形成する工程Ｓ３を実施する。（図１参照）。第１アライメントマークＭ１は、ＳＯＩ基板１に第３基板を位置決めするためのものである。
【００３９】
図５の（ａ）部はＳＯＩ基板の断面を示す図であり、図５の（ｂ）部はＳＯＩ基板の平面図であり、図５の（ｃ）部は（ｂ）部のIV−IV線に沿ったＳＯＩ基板の断面を示す図である。デバイス層４にＣＶＤ法を用いて絶縁層を形成した後に、所定のパターンを有するレジストマスクを絶縁層に形成する。第１のアライメントマークＭ１の位置はウェハアライメントマークＭＷを基準にして位置決めされる。次に、ＲＩＥ法を用いて絶縁層をエッチングする。このエッチングにより、レジストマスクのパターンが転写された絶縁層マスク１４が形成される。絶縁層マスク１４に転写されたパターンは、第１アライメントマークＭ１を形成するためのものである。パターンは、第１領域Ａ１に第１アライメントマークＭ１のための開口１４ａを有している。絶縁層マスク１４を形成した後に、レジストマスクを除去する（図５の（ａ）部参照）。
【００４０】
パターニングされた絶縁層１４を用いてデバイス層４をエッチングする。デバイス層１４は、ＲＩＥ法等のドライエッチング法によってエッチングされる。エッチングが終了した後に、絶縁層１４をバッファードフッ酸で除去する。以上の工程Ｓ３によりデバイス層にウェハアライメントマークＭＷが形成される。
【００４１】
なお、工程Ｓ１ａ、Ｓ２、Ｓ３のエッチング深さが同じで良い場合はすべて同時に作製してもよい。工程Ｓ２とＳ３は工程Ｓ１ａで作製したウェハアライメントマークＭＷを基準にして位置決めし作製する。工程Ｓ２とＳ３の順番は逆でもよい。
【００４２】
第２基板を形成する工程Ｓ４を実施する（図１参照）。図６の（ａ）部は、第２基板の平面図を示し、図６の（ｂ）部は、（ａ）部のV−V線に沿った第２基板の断面を示す図である。まず、ウェハ２２にエピタキシャル層２３を成長する工程Ｓ４ａを実施する。ウェハ２２は、ＩｎＰといったIII−Ｖ族化合物半導体からなる。エピタキシャル層２３は、III−Ｖ族化合物半導体からなる複数の半導体層を含んでいる。エピタキシャル層２３は、有機金属気相成長法（ＭＯＣＶＤ法）を用いて成長される。
【００４３】
エピタキシャル層２３について詳細に説明する。エピタキシャル層２３は、ウェハ２２に成長されたバッファー層２３ａと、エッチストップ層２３ｂと、下部クラッド層２３ｃと、量子井戸層２３ｄと、上部クラッド層２３ｅとがこの順に積層された構造を有している。バッファー層２３ａは、ＩｎＰからなる厚さが５００ｎｍの層である。エッチストップ層２３ｂは、ＩｎＧａＡｓからなる厚さが２５０ｎｍの層である。エッチストップ層２３ｂは、後述する工程Ｓ８においてウェハ２２を除去する際のエッチストップ層として機能する。下部クラッド層２３ｃは、ＩｎＰからなる厚さが１２５０ｎｍの層である。量子井戸層２３ｄは、ＡｌＧａＩｎＡｓからなる厚さが５ｎｍの第１層とＡｌＩｎＡｓからなる厚さが５ｎｍの第２層とが２５層だけ積層された層である。上部クラッド層２３ｅは、ＩｎＰからなる厚さが３６０ｎｍの層である。
【００４４】
第２基板２０は、第２素子区画領域Ｃ２、第３領域Ａ３、及び第４領域Ａ４を有している。第２素子区画領域Ｃ２は、光デバイスの複数の素子構造が形成される領域である。第３領域Ａ３は、第２アライメントマークが形成される領域である。第４領域Ａ４は、凹部が形成される領域である。この第４領域Ａ４は、ＳＯＩ基板１の第２領域Ａ２に設けられたウェハアライメントマークＭＷを露出させるために、後の工程において除去される部分を含む。
【００４５】
第３領域Ａ３及び第４領域Ａ４は、第２素子区画領域Ｃ２を囲む領域に設けられている。第３領域Ａ３及び第４領域Ａ４は、第２基板２０のエッジＥ２を含むことができる。第３領域Ａ３及び第４領域Ａ４は、第２素子区画領域Ｃ２の周辺に設けられている。より詳細には、第３領域Ａ３及び第４領域Ａ４は、第２素子区画領域Ｃ２と第２基板２０のエッジＥ２との間に設けられている。また、第３領域Ａ３は、第２素子区画領域Ｃ２を挟むように第２素子区画領域Ｃ２の両側に設けられることができる。第４領域Ａ４は、第２素子区画領域Ｃ２を挟むように第２素子区画領域Ｃ２の両側に設けられている。これら第３領域Ａ３及び第４領域Ａ４は、第３領域Ａ３及び第４領域Ａ４と向かい合う第２素子区画領域Ｃ２の一辺Ｃ２ａに沿って交互に配列されている。
【００４６】
次に、第３領域Ａ３のエピタキシャル層２３に第２アライメントマークを形成する工程Ｓ５を実施する（図１参照）。第２アライメントマークは、ＳＯＩ基板１に第３基板を位置決めするためのものである。図７の（ａ）部は、第２基板の断面を示す図である。また、図７の（ｂ）部は、第２基板の平面図であり、図７の（ｃ）部は、（ｂ）部のVI−VI線に沿った第２基板の断面を示す図である。
【００４７】
図７の（ａ）部に示すように、エピタキシャル層２３にＳｉＮからなる絶縁層をＣＶＤ法により成膜する。次に、絶縁層に所定のパターンを有するレジストマスクをスピン塗布法及びフォトリソグラフィ法により形成する。続いて、ＣＦ４ガスを用いたＲＩＥ法により絶縁層をエッチングすることにより、所定のパターンを有する絶縁層マスク２４が形成される。絶縁層マスク２４を形成した後に、Ｏ２ガスを用いたアッシング又は有機溶剤を用いた溶解処理等によりレジストマスクを除去する。なお、絶縁層マスク２４は、第２アライメントマークＭ２を形成するためのものである。絶縁層マスク２４は、第３領域Ａ３上に第２アライメントマークＭ２のための開口２４ａを有している。
【００４８】
絶縁層マスク２４を用いてエピタキシャル層２３を、例えば２００ｎｍ程度エッチングすることにより、第３領域Ａ３に第２アライメントマークＭ２を形成する。図７の（ｂ）部及び（ｃ）部に示すように、エッチングが終了した後に、バッファードフッ酸を用いて絶縁層マスク２４を除去する。
【００４９】
第３基板を形成する工程Ｓ６を実施する（図１参照）。工程Ｓ６は、第４領域Ａ４をエッチングする工程Ｓ６ａと、工程Ｓ６ａの後に酸化シリコン層３３を成膜する工程Ｓ６ｂとを含んでいる。図８の（ａ）部は、第３基板の断面を示す図である。図８の（ｂ）部は、第３基板の平面図である。図８の（ｃ）部は、（ｂ）部のVII―VII線に沿った第３基板の断面を示す図である。
【００５０】
第４領域Ａ４をエッチングして凹部を形成する工程Ｓ６ａを実施する。図８の（ａ）部に示すように、エピタキシャル層２３にＳｉＮからなる絶縁層をＣＶＤ法により成膜する。次に、絶縁層に所定のパターンを有するレジストマスクをスピン塗布法及びフォトリソグラフィ法により形成する。続いて、ＣＦ４ガスを用いたＲＩＥ法により絶縁層をエッチングすることにより、所定のパターンを有する絶縁層マスク３１が形成される。絶縁層マスク３１を形成した後に、Ｏ２ガスを用いたアッシング又は有機溶剤を用いた溶解処理等によりレジストマスクを除去する。絶縁層マスク３１は、第４領域Ａ４に凹部３２を形成するためのものである。
【００５１】
そして、絶縁層マスク３１を用いてエピタキシャル層２３をエッチングすることにより、第４領域Ａ４に凹部３２を形成する。この凹部３２により、第３領域Ａ３と第４領域Ａ４との間に段差が形成される。また、このエッチングでは、第４領域Ａ４の凹部３２からウェハ２２が露出するまでエピタキシャル層２３をエッチングする。このため、凹部３２はウェハ基板までエッチングされる。従って、この凹部３２の深さは、エピタキシャル層２３の厚さより深ければよく、例えば２．８μｍ〜５．０μｍである。
【００５２】
後の工程において除去される第４領域Ａ４を予めエッチングして、第４領域Ａ４に凹部３２を形成することにより、後の工程において第４領域Ａ４を容易に除去することができる。この凹部３２によれば、予め第４領域Ａ４のエピタキシャル層２３が除かれるので、ウェハ２２と、第４領域Ａ４上の酸化シリコン層３３ａ（図１１の（ａ）部参照）とを除去するだけでウェハアライメントマークＭＷを容易に露出させることができる。
【００５３】
そして、エッチングが終了した後に、バッファードフッ酸を用いて絶縁層マスク３１を除去する。
【００５４】
酸化シリコン層３３を形成する工程Ｓ６ｂを実施する。酸化シリコン層３３は、ＥＣＲスパッタ法により成膜する。酸化シリコン層３３は、エピタキシャル層２３の表面２３ｐ、凹部３２の底面３２ａ及び側面３２ｂに成膜される。なお、凹部３２の底面３２ａは、ウェハ２２の表面２２ａに含まれる。ここで、酸化シリコン層３３の成膜には以下のパラメータを用いた。
酸化シリコン層３３の厚さ：１００ｎｍ。
Ａｒ流量：２０ｓｃｃｍ。
Ｏ２流量：８ｓｃｃｍ。
マイクロ波パワー：５００Ｗ。
ＲＦパワー：５００Ｗ。
【００５５】
酸化シリコン層３３を成膜した後に、第３基板３０をアニール処理する。アニール処理の条件は、処理温度が３５０℃であり、処理時間が１時間である。このアニール処理により、酸化シリコン層３３に含まれたガスが放出される。
【００５６】
以上の工程Ｓ５及び工程Ｓ６により、第２アライメントマークＭ２及び凹部３２を有する第３基板３０が形成される。
【００５７】
ここで、基板の接合を行うためには、接合する基板の表面のマイクロラフネス（Ｒａ）が１ｎｍ程度以下であることが望まれる。マイクロラフネスが大きくなると、基板間の実効的な接触面積が小さくなり、接合強度を維持することが出来なくなるためである。基板に酸化シリコン層３３を成膜する方法には、ＣＶＤ法やスパッタ法などがある。しかし、成膜方法によっては、膜形成後の酸化シリコン層３３の表面のマイクロラフネスが大きく、直接接合に適さない場合がある。
【００５８】
発明者らが鋭意検討したところ、常圧の熱ＣＶＤ法により成膜した酸化シリコン層３３の表面はマイクロラフネスが大きい。従って、直接接合に用いる酸化シリコン層３３の成膜法には適さないことがわかった。一方、ＥＣＲスパッタ法により成膜した酸化シリコン層３３の表面は、マイクロラフネスが小さい。従って、ＥＣＲスパッタ法は、直接接合に用いる酸化シリコン層３３の成膜法に適していることがわかった。
【００５９】
なお、酸化シリコン層３３を成膜させる基板がシリコンである場合には、表面熱酸化法を用いて酸化シリコン層３３を形成してもよい。酸化シリコン層３３を成膜させる基板がＧａＡｓ又はＩｎＰからなる場合には、スパッタ法等により酸化シリコン層３３を成膜してもよい。
【００６０】
ＳＯＩ基板１の表面及び第３基板３０の表面を親水化させる工程Ｓ７を実施する（図１参照）。工程Ｓ７は、ＳＯＩ基板１の表面及び第３基板３０の表面を活性化させる工程と、ＳＯＩ基板１の表面及び第３基板３０の表面を親水化処理する工程とを含んでいる。図９の（ａ）部は、ＳＯＩ基板の表面及び第３基板の表面を活性化させる工程を示す図である。図９の（ｂ）部は、ＳＯＩ基板の表面及び第３基板の表面を親水化処理する工程を示す図である。
【００６１】
図９の（ａ）部に示すように、ＳＯＩ基板１及び第３基板３０をプラズマチャンバ３４内に配置する。ＳＯＩ基板１及び第３基板３０を配置した後に、プラズマチャンバ３４内を減圧して、Ｎ２、Ｏ２またはＡｒガスの少なくともひとつをプラズマチャンバ３４内に導入する。そして、電極３４ａから所定の高周波電力パワーをガスに加えることにより、ガスをプラズマ化する。当該プラズマにさらすことによりＳＯＩ基板１の表面及び第３基板３０の表面が活性化される。ＳＯＩ基板１の表面及び第３基板３０の表面の活性化には、以下のパラメータを用いた。
上部電極高周波電力  ２００Ｗ。
下部電極高周波電力  １００Ｗ。
ガス種  Ｎ２。
ガス流量  ２０ｓｃｃｍ。
ガス圧  ０．３ｍｂａｒ。
時間  ３０秒。
【００６２】
図９の（ｂ）部に示すように、活性化されたＳＯＩ基板１及び第３基板３０を、水分を含む液体３６ａ（例えば純水）又は気体３６ｂ（たとえば室内雰囲気程度の湿度を有する空気）にさらす。この処理により、ＳＯＩ基板１の表面及び第３基板３０の表面にＯＨ基が吸着されてそれぞれの表面が親水化する。
【００６３】
ＳＯＩ基板１の上に第３基板３０を位置決めする工程Ｓ８を実施する（図１参照）。図１０の（ａ）部は、工程Ｓ８におけるＳＯＩ基板及び第３基板の断面を示す図である。
【００６４】
図１０の（ａ）部に示すように、ＳＯＩ基板１の第１アライメントマークＭ１と第３基板３０の第２アライメントマークＭ２とを利用して位置決めを行う。このとき、第２アライメントマークＭ２が仮想線Ｋ１と交差するようにＳＯＩ基板１の上に第３基板３０が配置される。この仮想線Ｋ１は、第１アライメントマークＭ１を通りＳＯＩ基板１の表面１ａと直交する方向に延びる線である。工程Ｓ８により、第１素子区画領域Ｃ１の上に第２素子区画領域Ｃ２が位置し、第１領域Ａ１の上に第３領域Ａ３が位置し、第２領域Ａ２の上に第４領域Ａ４が位置するように、ＳＯＩ基板１に対して第３基板３０が位置決めされる。工程Ｓ８によれば、ウェハアライメントマークＭＷが形成された第２領域Ａ２上に第４領域Ａ４が位置し、第２領域Ａ２に第４領域Ａ４が貼り合わされることが防止される。従って、後の工程においてウェハアライメントマークＭＷを容易に露出させることができる。
【００６５】
第４基板４０を形成する工程Ｓ９を実施する（図１参照）。工程Ｓ９は、第３基板３０をＳＯＩ基板１に接触させる工程Ｓ９ａと、ＳＯＩ基板１及び第３基板３０の少なくとも一方を押圧する工程Ｓ９ｂと、基板生産物をアニール処理する工程Ｓ９ｃとを含んでいる。図１０の（ｂ）部は、工程Ｓ９ａ及びＳ９ｂにおけるＳＯＩ基板及び第３基板の断面を示す図である。図１０の（ｃ）部は、工程Ｓ９ｃにおける基板生産物の断面を示す図である。
【００６６】
工程Ｓ９ａを実施する。図１０の（ｂ）部に示すように、第３基板３０をＳＯＩ基板１に接触させる。このとき、第３基板３０の酸化シリコン層３３にデバイス層４が接触する。より詳細には、ＳＯＩ基板１の第１領域Ａ１が、第３基板３０の第３領域Ａ３に接触する。一方、第３基板３０の第４領域Ａ４におけるエピタキシャル層２３は既にエッチングされ、第３基板３０の第４領域Ａ４には凹部３２が形成されている。このため、ＳＯＩ基板１の第２領域Ａ２と、第３基板３０の第４領域Ａ４との間には隙間が形成されるので、第２領域Ａ２におけるデバイス層４は、第４領域Ａ４における酸化シリコン層３３に接触しない。
【００６７】
ＳＯＩ基板１及び第３基板３０の少なくとも一方を押圧する工程Ｓ９ｂを実施する（図１参照）。まず、ＳＯＩ基板１を支持台３８上に載置する。押圧具３９を用いて第３基板３０をＳＯＩ基板１に押圧する。押圧具３９には、例えばピンセットを用いることができる。また、第３基板３０を押圧する場合には、第３基板３０のウェハ２２の裏面２２ｂを押圧する。押圧する荷重は、２０〜５００ｇ、一例として１００ｇ程度である。この押圧により、ＳＯＩ基板１の第１領域Ａ１と、第３基板３０の第３領域Ａ３とがファンデルワールス力により接合（自発接合）する。また、ＳＯＩ基板１の第１領域Ａ１と第３基板３０の第３領域Ａ３とが接合した領域のほか、ＳＯＩ基板１のデバイス層４と第３基板３０の酸化シリコン層３３とが接触した全ての領域において接合部が形成される。この工程Ｓ９ｂにより、ＳＯＩ基板１に第３基板３０が仮接合された基板生産物３７が形成される。
【００６８】
ここで、基板生産物３７では、第１素子区画領域Ｃ１のテラス１０に第２素子区画領域Ｃ２の酸化シリコン層３３が接合する。さらに、基板生産物３７では、第１素子区画領域Ｃ１の第１メサ構造８に第２素子区画領域Ｃ２の酸化シリコン層３３が接合する。なお、第１素子区画領域Ｃ１において、溝９は、第２素子区画領域Ｃ２の酸化シリコン層３３と接触していないので、酸化シリコン層３３と接合されない（図１２の（ｂ）部参照）。
【００６９】
工程Ｓ９ｂによれば、ＳＯＩ基板１と第３基板３０とが接合される領域の全体に対して加圧処理を実施することなくＳＯＩ基板１に第３基板３０を貼り合わせることができる。従って、押圧によるＳＯＩ基板１及び第３基板３０の破損を抑制できる。また、押圧によるＳＯＩ基板１の第１メサ構造８の破損を抑制できる。
【００７０】
工程Ｓ９ｃを実施する（図１参照）。このアニール処理は、デバイス層４に対する酸化シリコン層３３の接合強度を高めるために実施される。
【００７１】
図１０の（ｃ）部に示すように、基板生産物３７を加熱炉４１に配置して、基板生産物３７を２００℃〜５００℃程度の温度で２時間程度加熱する。この加熱により、デバイス層４と酸化シリコン層３３との接合界面ＪからＨ２Ｏが脱離する。Ｈ２Ｏの脱離により、接合界面Ｊの結合状態がＯＨ基によるファンデルワールス力による結合から、「−Ｏ−」による架橋結合に変化するので、接合強度が高まる。この工程Ｓ９ｃにより、ＳＯＩ基板１に第３基板３０が貼り合わされた第４基板４０が形成される。
【００７２】
接合界面Ｊは、第１領域Ａのデバイス層４と、第３領域Ａ３の酸化シリコン層３３との接合界面を含んでいる。また、接合界面Ｊは、第１素子区画領域Ｃ１のテラス１０と、第２素子区画領域Ｃ２の酸化シリコン層３３との接合界面を含んでいる。さらに、接合界面Ｊは、第１素子区画領域Ｃ１の第１メサ構造８と第２素子区画領域Ｃ２の酸化シリコン層３３との接合界面を含んでいる。
【００７３】
ところで、基板表面を親水化して基板を接合する方法では、アニール処理をする際に接合界面ＪからＨ２Ｏが発生する。このＨ２Ｏは接合界面Ｊにボイドを発生させる場合がある。ボイドの発生を抑制するためには、発生したＨ２Ｏを排出させるための溝や孔をあらかじめ基板に設ける必要がある。一方、第３基板３０のエピタキシャル層２３に酸化シリコン層３３が形成されている場合には、アニール処理で生じたＨ２Ｏが酸化シリコン層３３に吸収される。従って、溝や孔といったボイド発生抑制のための工夫をしなくても、Ｈ２Ｏによるボイドの発生を抑制できる。
【００７４】
第３基板３０のエピタキシャル層２３に酸化シリコン層３３が形成されている場合には、貼り合わせの際に生じるダメージからエピタキシャル層２３を保護することができる。
【００７５】
第４基板４０から第４領域Ａ４を除去して第５基板（半導体装置）を形成する工程Ｓ１０を実施する（図１参照）。工程Ｓ１０は、第４基板４０からウェハ２２を除去する工程Ｓ１０ａと、第４基板４０から第４領域Ａ４における酸化シリコン層３３を除去する工程Ｓ１０ｂとを含んでいる。図１１の（ａ）部は、第４基板からウェハを除去した断面を示す図である。図１１の（ｂ）部は、第５基板の平面図である。図１１の（ｃ）部は（ｂ）部のX−X線に沿った第５基板の断面を示す図である。
【００７６】
図１１の（ａ）部に示すように、工程Ｓ１０ａを実施する。ＩｎＰからなるウェハ２２は、第４基板４０を塩酸溶液中に浸すことにより除去される。このとき、バッファー層２３ａ上のエッチストップ層２３ｂによりエッチングが停止される（図５の（ｂ）部参照）。以上の工程Ｓ１０ａにより、ウェハ２２が除去された第４基板４０が形成される。
【００７７】
図１１の（ｂ）部及び（ｃ）部に示すように、工程Ｓ１０ｂを実施する。第４領域Ａ４の酸化シリコン層３３ａは、ウェハ２２が除去された第４基板４０をＢＨＦに浸すことにより除去される。エピタキシャル層２３からは、第２領域Ａ２に形成されたウェハアライメントマークＭＷが露出している。このウェハアライメントマークＭＷは崩れていないので、後工程の製造プロセスで使用することができる。従って、第１実施形態の製造方法によれば、自己整合的にエピタキシャル層２３の第４領域Ａ４における未接合領域を除去できるため、半導体装置の製造プロセスを簡易にすることができる。ここで、未接合領域は、凹部３２が形成された領域である。以上の工程Ｓ１０ａ及びＳ１０ｂにより、第５基板（半導体装置）５０が形成される。
【００７８】
なお、第１素子区画領域Ｃ１の溝９は第３基板３０のエピタキシャル層２３と接合されていないが、この溝９と接合されていないエピタキシャル層２３の領域は除去されない（図１２の（ｂ）部参照）。
【００７９】
第２メサ構造を形成する工程Ｓ１１を実施する（図１参照）。工程Ｓ１１は、フォトマスクを位置決めする工程Ｓ１１ａと、絶縁層マスクを形成する工程Ｓ１１ｂと、第２メサ構造を形成する工程Ｓ１１ｃとを含む。図１２の（ａ）部は、工程Ｓ１１ａにおける第５基板の断面を示す図である。図１２の（ｂ）部は、絶縁層マスクが形成された第５基板の断面を示す図である。図１２の（ｃ）部は、工程Ｓ１１ｃにおける第５基板の一部の断面を示す図である。
【００８０】
図１２の（ａ）部に示すように、エピタキシャル層２３に絶縁層を成膜する。絶縁層は、ＣＶＤ法により成膜されたＳｉＮからなる厚さが５００ｎｍの層である。この絶縁層にレジスト層を形成する。レジスト層は、例えばスピン塗布法によって絶縁層の全面に塗布される。
【００８１】
絶縁層及びレジスト層を形成した第５基板５０の上方に、フォトマスク６１を配置する工程Ｓ１１ａを実施する。このフォトマスク６１は、第２メサ構造６２（図１２の（ｃ）部参照）を形成するための開口パターンを有している。フォトマスク６１は、ウェハアライメントマークＭＷを基準として、第５基板５０に対して位置決めされる。ウェハアライメントマークＭＷを基準にしたフォトマスク６１の位置決めにより、ＳＯＩ基板１の第１メサ構造８上にフォトマスク６１の開口パターンを精度よく配置することができる。
【００８２】
フォトマスク６１を用いて絶縁層マスク６３を形成する工程Ｓ１１ｂを実施する。フォトマスク６１を位置決めした後に、フォトマスク６１を介してレジスト層に光を照射する露光工程を実施する。露光工程が終了した後に、フォトマスク６１を第５基板５０の上方から取り外す。そして、露光されたレジスト層を現像液に浸して、レジスト層の一部を除去する。これにより第２メサ構造６２を形成するための開口パターンを有するレジストマスクが形成される。続いて、レジストマスクを用いて絶縁層をエッチングする。絶縁層は、ＣＦ４ガスをエッチングガスとして用いたＲＩＥ法によりエッチングされる。絶縁層をエッチングした後に、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によってレジストマスクを除去する。以上の工程Ｓ１１ｂにより、図１２の（ｂ）部に示すように、エピタキシャル層２３に絶縁層マスク６３が形成される。
【００８３】
第２光導波路のための第２メサ構造６２を形成する（工程Ｓ１１ｃ）。図１２の（ｃ）部に示すように、絶縁層マスク６３を用いてエピタキシャル層２３をエッチングする。このエッチングには、ＲＩＥ法等のドライエッチング法が用いられる。エッチングの深さＤは、１．７６〜２．１μｍであり、一例として２μｍである。そして、絶縁層マスク６３をバッファードフッ酸で除去する。以上の工程Ｓ１１により、エピタキシャル層２３に第２メサ構造６２が形成される。
【００８４】
エピタキシャル層２３は、ＳＯＩ基板１上に貼り付けられているので、エピタキシャル層２３の第２メサ構造６２は、ＳＯＩ基板１の第１メサ構造８より上に配置されている。さらに、第２メサ構造６２は、第１メサ構造８の延在方向へ延びるように形成された部分を含んでいる。すなわち、第１メサ構造８及び第２メサ構造６２を平面視すると、第１メサ構造８と第２メサ構造６２とは重なるように光学的に接合されている。このような導波路構造によれば、メサ構造８とメサ構造３６が近接して接合しているため、短い結合長で相互に光を遷移することができる。
【００８５】
電極を形成する工程Ｓ１２を実施する（図１参照）。図１３の（ａ）部〜（ｃ）部は、工程Ｓ１２における第５基板に形成された一素子の断面を示す図である。
【００８６】
図１３の（ａ）部に示すように、保護層６４を成膜する。保護層６４は、エピタキシャル層２３の表面２３ｐ、第２メサ構造６２の上面６２ａ及び側面６２ｂを覆っている。保護層６４は、ＣＶＤ法により形成されたＳｉＯ２等の絶縁材料からなる。また、保護層６４の厚さは、例えば２００ｎｍ〜４００ｎｍである。
【００８７】
図１３の（ｂ）部に示すように、保護層６４に、樹脂層６６を形成する。樹脂層６６は、ベンゾシクロブテン（以下ＢＣＢ）からなり、スピン塗布法により形成される。保護層６４の表面６４ａから樹脂層６６の表面６６ａまでの高さＨ１は、保護層６４の表面６４ａから第２メサ構造６２の上面６２ａまでの高さＨ２よりも高くなるように形成されている。第２メサ構造６２上における樹脂層６６の厚さＨ３は、例えば１．５μｍ〜３．０μｍである。
【００８８】
図１３の（ｃ）部に示すように、樹脂層６６にレジストマスク６７を形成する。レジストマスク６７は、第２メサ構造６２上の樹脂層６６に開口６６ｂを設けるためのものである。この開口６６ｂは、第２メサ構造６２の上面６２ａを露出させるためのものである。
【００８９】
レジストマスク６７の開口パターンは第２メサ構造６２が延在する方向に沿って延びている。レジストマスク６７は、樹脂層６６にレジスト層を形成し、フォトリソグラフィ法によってレジスト層をパターニングすることにより形成される。なお、ウェハアライメントマークＭＷを基準として、レジストマスク６７を形成するためのフォトマスクを位置決めする。
【００９０】
レジストマスク６７を用いて樹脂層６６をエッチングする。この工程では、第２メサ構造６２上の保護層６４が露出するまで樹脂層６６をエッチングする。また、この工程には、ＣＦ４ガスとＯ２ガスをエッチングガスとしたＲＩＥ法を用いる。エッチングの後に、有機溶剤による溶解処理等によってレジストマスク６７を除去して樹脂層６６の表面６６ａを露出させる。
【００９１】
図１４の（ａ）部は、工程Ｓ１２における第５基板に形成される一素子を平面視した図である。図１４の（ｂ）部及び（ｃ）部は、図１４の（ａ）部のXIII−XIII線に沿った断面を示す図である。図１４の（ａ）部及び（ｂ）部に示すように、樹脂層６６にレジストマスク６８を形成する。レジストマスク６８は、樹脂層６６にレジスト層を形成し、フォトリソグラフィ法によってレジスト層をパターニングすることにより形成される。このレジストマスク６８は、保護層６４の表面６４ｐ上に形成された開口パターン６８ａを有している。なお、ウェハアライメントマークＭＷを基準として、レジストマスク６８を形成するためのフォトマスクを位置決めする。
【００９２】
レジストマスク６８を用いて樹脂層６６をエッチングする。この工程では、保護層６４が露出するまで樹脂層６６をエッチングする。また、この工程には、ＣＦ４ガスとＯ２ガスをエッチングガスとしたＲＩＥ法を用いる。エッチングの後に、有機溶剤による溶解処理等によってレジストマスク６８を除去して樹脂層６６の表面６６ａを露出させる。
【００９３】
以上の工程により、図１４の（ｃ）部に示すように、樹脂層６６には、樹脂層６６の表面６６ａから保護層６４に至る開口６６ｂ及び開口６６ｃが形成される。
【００９４】
図１５の（ａ）部及び（ｂ）部は、工程Ｓ１２における第５基板に形成される一素子の断面を示す図である。図１５の（ａ）部に示すように、開口６６ｂ、６６ｃを有する樹脂層６６をマスクとして保護層６４をエッチングする。このエッチングにより、図１５の（ｂ）部に示すように、開口６６ｂからは第２メサ構造６２の上面６２ａが露出される。また、開口６６ｃからはエピタキシャル層２３の表面２３ｐが露出される。
【００９５】
図１６の（ａ）部は、工程Ｓ１２における第５基板に形成される一素子を平面視した図である。図１６の（ｂ）部は、図１６の（ａ）部のXV−XV線に沿った断面を示す図である。図１６の（ａ）部及び（ｂ）部に示すように、ｐ電極Ｅｐ及びｎ電極Ｅｎを形成する。ｐ電極Ｅｐは、第２メサ構造６２の上面６２ａから開口６６ｂを通じて樹脂層６６の表面６６ａに至る。第２メサ構造６２の上面６２ａとｐ電極Ｅｐとはオーミック接合されている。ｎ電極Ｅｎは、エピタキシャル層２３の表面２３ｐから開口６６ｃを通じて樹脂層６６の表面６６ａに至る。エピタキシャル層２３の表面２３ｐとｎ電極Ｅｎとはオーミック接合されている。
【００９６】
これらｐ電極Ｅｐ及びｎ電極Ｅｎは、例えば真空蒸着法によって形成される。ｐ電極Ｅｐ及びｎ電極Ｅｎは、金属等の導電材料で構成されている。以上の工程Ｓ１２により、ｐ電極Ｅｐ及びｎ電極Ｅｎが形成される。
【００９７】
エピタキシャル層２３に形成された素子のそれぞれをアイソレーションする工程Ｓ１３を実施する。図１７の（ａ）部〜（ｃ）部は、工程Ｓ１３における第５基板に形成される一素子の断面を示す図である。図１７の（ａ）部に示すように、樹脂層６６の表面６６ａ、ｐ電極Ｅｐ及びｎ電極Ｅｎに保護層６９を形成する。保護層６９は、ＳｉＮからなる。保護層６９にスピン塗布法及びフォトリソグラフィ法によりレジストマスク７１を形成する。なお、ウェハアライメントマークＭＷを基準として、レジストマスク７１を形成するためのフォトマスクを位置決めする。
【００９８】
図１７の（ｂ）部に示すように、レジストマスク７１を用いて、エピタキシャル層２３が露出するまで保護層６９、樹脂層６６及び保護層６４をエッチングする。保護層６４、６９のエッチングには、例えばＣＦ４ガスをエッチングガスとしたＲＩＥ法を用いることができる。樹脂層６６のエッチングには、例えばＣＦ４ガスとＯ２ガスをエッチングガスとしたＲＩＥ法を用いることができる。その後、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によってレジストマスクを除去する。
【００９９】
図１７の（ｃ）部に示すように、エピタキシャル層２３をドライエッチングする。このときのエッチング深さは、エピタキシャル層２３が若干残る程度とする。その後、塩酸系のエッチャントで酸化シリコン層３３が露出するまでエッチングを行う。以上の工程Ｓ１３により、エピタキシャル層２３に形成されたそれぞれの素子同士が電気的にアイソレーションされる。
【０１００】
図１８の（ａ）部は、第５基板に形成される一素子を平面視した図である。図１８の（ｂ）部は、図１８の（ａ）部のXVII−XVII線に沿った断面を示す図である。図１８（ｃ）部は、第５基板に形成される一素子の断面を示す図である。
【０１０１】
図１８の（ａ）部及び（ｂ）部に示すように、ｐ電極Ｅｐ及びｎ電極Ｅｎ上の保護層６９に開口６９ａ、６９ｂを形成する。まず、保護層６９上の全面にレジスト層を形成した後に、フォトリソグラフィ法によりレジストマスクを形成する。なお、ウェハアライメントマークＭＷを基準として、レジストマスクを形成するためのフォトマスクを位置決めする。そして、例えばＣＦ４ガスをエッチングガスとして用いたＲＩＥ法によりレジストマスクを用いてｐ電極Ｅｐ及びｎ電極Ｅｎが露出するまで保護層６９をエッチングする。その後、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によってレジストマスクを除去する。
【０１０２】
図１８の（ｃ）部に示すように、ＳＯＩ基板１のシリコン基板２の裏面２ａを研磨する工程Ｓ１４を実施する。この工程Ｓ１４を経た後に、ＳＯＩ基板１を素子ごとに分離すると、ＳＯＩ基板１上に貼り付けられたマッハツェンダー変調器１００が完成する。このようなマッハツェンダー変調器１００によれば、高性能なＩｎＰ系マッハツェンダー変調器と曲げ半径が小さい小型導波路を併せ持つ、マッハツェンダー変調器となる。
【０１０３】
ここで、比較例である半導体基板の製造方法について説明する。従来の工程では、素子構造を形成するための第１素子区画領域とウェハアライメントマークを形成するための第２領域との間に段差を設けることなく、ウェハアライメントマークを有するＳＯＩ基板と、エピタキシャル層を有する第３基板とが貼り合わされる。このような工程によれば、第２領域にエピタキシャル層が接合される。従って、ウェハアライメントマークを露出させるために、ウェハアライメントマーク上のエピタキシャル層を除去する必要がある。この除去工程では、ウェハアライメントマークが視認できるようにエピタキシャル層を除去すると共に、ウェハアライメントマークがエッチングされてダメージを受けないようにすることが求められる。従って、エピタキシャル層と第２領域との接合界面でエッチングを停止させることが求められる。
【０１０４】
しかし、エッチングを停止させるタイミングを正確に制御することは困難である。従って、ウェハアライメントマークが形成された第２領域までエッチングし、ウェハアライメントマークがダメージを受けて、後の製造プロセスに用いることができなくなる可能性がある。さらに、工程数が増加するので、素子の製造には不向きである。
【０１０５】
一方、第１実施形態の半導体素子の製造方法によれば、ＳＯＩ基板１の上に第３基板３０を位置決めするために、第１及び第２アライメントマークＭ１、Ｍ２を利用している。第１及び第２アライメントマークＭ１、Ｍ２の利用によれば、第１素子区画領域Ｃ１の上に第２素子区画領域Ｃ２が位置し、第１領域Ａ１の上に第３領域Ａ３が位置し、第２領域Ａ２の上に第４領域Ａ４が位置するように、ＳＯＩ基板１の上に第３基板３０を位置決めすることができる。ＳＯＩ基板１の上に第３基板３０を位置決めした後に、ＳＯＩ基板１に第３基板３０を貼り合わせて第４基板４０を形成する。第４基板４０では、第４領域Ａ４が既に実施されたエッチングにより凹状にされているため、第３領域Ａ３と第４領域Ａ４との間には段差が形成されている。この段差により、第４基板４０における第２領域Ａ２と第４領域Ａ４との間には隙間が設けられるので、第２領域Ａ２は第４領域Ａ４に貼り合わされない。この後に、第４基板４０から第４領域Ａ４を除去してウェハアライメントマークＭＷを露出させる。これらの工程１〜Ｓ１０によれば、ウェハアライメントマークＭＷが露出した第５基板５０を形成するときに、ウェハアライメントマークＭＷにダメージを与えることがない。従って、後の製造プロセスＳ１１〜Ｓ１４に使用可能なウェハアライメントマークＭＷを有する第５基板（半導体装置）５０を製造することができる。
【０１０６】
（第２実施形態）
第２実施形態に係る半導体装置の製造方法を説明する。図１９は、第２実施形態の製造方法の主要な工程を示す図である。図１９に示すように、第２実施形態の製造方法は、第３基板を形成する工程Ｓ６が、工程Ｓ６ａ及び工程Ｓ６ｂに代えて、酸化シリコン層を成膜する工程Ｓ６ｃと、酸化シリコン層をエッチングする工程Ｓ６ｄとを含んでいる点で、第１実施形態の製造方法と相違する。また、第２実施形態の製造方法は、第５基板を形成する工程Ｓ１０が、工程Ｓ１０ｂに代えて、エピタキシャル層を除去する工程Ｓ１０ｃを含んでいる点で、第１実施形態の製造方法と相違する。以下、工程Ｓ６ｃ、工程Ｓ６ｄ及び工程Ｓ１０ｃ等について詳細に説明する。
【０１０７】
なお、図１９のフローチャートでは、工程Ｓ１、工程Ｓ２及び工程Ｓ３が別工程とされているが、工程Ｓ１〜Ｓ３を同時に実施するかまたは、ウェハアライメントマークＭＷを作製した後に、それを基準として第１メサ構造８と第１アライメントマークをＭ１形成してもよい。
【０１０８】
酸化シリコン層を成膜する工程Ｓ６ｃを実施する。図２０の（ａ）部は、工程Ｓ６ｃにおける第３基板の断面を示す図である。図２０の（ａ）部に示すように、工程Ｓ６ｃでは、エピタキシャル層２３に第１酸化シリコン層８２を成膜する。第１酸化シリコン層８２は、ＥＣＲスパッタ法により成膜する。第１酸化シリコン層８２の成膜には以下のパラメータを用いた。
酸化シリコン層８２の厚さ：１００ｎｍ。
Ａｒ流量：２０ｓｃｃｍ。
Ｏ２流量：８ｓｃｃｍ。
マイクロ波パワー：５００Ｗ。
ＲＦパワー：５００Ｗ。
【０１０９】
第１酸化シリコン層８２を成膜した後に、第３基板８１をアニール処理する。アニール処理の条件は、処理温度が３５０℃であり、処理時間が１時間である。このアニール処理により、第１酸化シリコン層８２に含まれたガスが放出される。
【０１１０】
第１酸化シリコン層８２をエッチングする工程Ｓ６ｄを実施する。図２０の（ｂ）部は、工程Ｓ６ｄにおける第３基板を示す平面図であり、図２０の（ｃ）部は、図２０の（ｂ）部におけるXIX−XIX線に沿った断面を示す図である。
【０１１１】
第１酸化シリコン層８２に所定の開口パターンを有するレジストマスクを形成する。このレジストマスクは、第４領域Ａ４をエッチングするためのものである。従って、開口パターンからは、少なくとも第４領域Ａ４が露出している。レジストマスクを形成した後に、ＢＨＦを用いてエピタキシャル層２３が露出するまで第１酸化シリコン層８２をエッチングする。エッチングの後に、Ｏ２ガスを用いたアッシング又は有機溶剤を用いた溶解処理等によりレジストマスクを除去する。以上の工程Ｓ６ｃ、Ｓ６ｄにより、図２０の（ｂ）部及び（ｃ）部に示すように、所定の形状を有する第２酸化シリコン層８３が形成される。
【０１１２】
ここで、第２酸化シリコン層８３について更に説明する。第２酸化シリコン層８３は、第２素子区画領域Ｃ２に形成された基部８３ａと、第３領域Ａ３に形成された突出部８３ｂとを含んでいる。基部８３ａは、平面視して矩形状の形状を有し、第２素子区画領域Ｃ２の全面を覆っている。突出部８３ｂは、第３領域Ａ３上において基部８３ａの縁から第３基板８１のエッジＥ３に向かって延びている。この突出部８３ｂは、第２アライメントマークＭ２を覆うように形成されている。なお、第２酸化シリコン層８３は、第４領域Ａ４を囲むように形成しないことが好ましい。このような第２酸化シリコン層８３によれば、エピタキシャル層２３を容易に除去することができる。
【０１１３】
図２０の（ｃ）部に示すように、第４領域Ａ４上には第２酸化シリコン層８３は形成されておらず、エピタキシャル層２３の表面２３ｐが露出している。従って、第３基板８１では第３領域Ａ３の突出部８３ｂの表面に対して、第４領域Ａ４のエピタキシャル層２３の表面２３ｐが、突出部８３ｂの厚さ分だけ凹んでいる。この第２酸化シリコン層８３によれば、第３領域Ａ３と第４領域Ａ４との間に段差が設けられているので、第４領域Ａ４がＳＯＩ基板１の第２領域Ａ２と接合されない。この段差は、酸化シリコン層と同じ厚みであり、１０ｎｍ〜５００ｎｍである。例えば１００ｎｍである。また、ＳＯＩ基板１の第２領域Ａ２に形成されたウェハアライメントマークＭＷ上に第２酸化シリコン層８３が接合されることがない。
【０１１４】
次に、図２１の（ａ）部に示すように、工程Ｓ８においてＳＯＩ基板１に第３基板８１を位置決めするときには、第１アライメントマークＭ１と第２アライメントマークＭ２とを利用する。これら第１アライメントマークＭ１と第２アライメントマークＭ２を利用することにより、第３領域Ａ３に形成された突出部８３ｂを第１領域Ａ１上に配置することができる。従って、ウェハアライメントマークＭＷが形成された第２領域Ａ２に第２酸化シリコン層８３が接合されることを防止できる。
【０１１５】
図２１の（ｂ）部に示すように、位置決め工程Ｓ８を実施した後に、ＳＯＩ基板１の第１領域Ａ１に第３基板８１の第３領域Ａ３を接触させて、第３基板８１の裏面８１ｂを押圧具３９により押圧する（図１０の（ｂ）部参照）。この押圧により、ＳＯＩ基板１に第３基板８１が仮接合された基板生産物が形成される。そして、基板生産物に対してアニール処理を行うことにより第４基板８４が形成される。アニール条件は、加熱温度が２００℃〜５００℃であり、加熱時間が２時間である。
【０１１６】
この第４基板８４における接合界面Ｊは、第３領域Ａ３の突出部８３ｂに第１領域Ａ１のデバイス層４が接合された界面を含んでいる。また、接合界面Ｊは、第１素子区画領域Ｃ１のデバイス層４に第２素子区画領域Ｃ２の基部８２ａが接合された界面を含んでいる。より詳細には、第１素子区画領域Ｃ１のテラス１０に基部８２ａが接合された界面と、第１メサ構造８に基部８３ａが接合された界面とを含んでいる。
【０１１７】
ウェハ２２をエッチングする工程Ｓ１０ａを実施する。図２１の（ｃ）部は、ウェハを除去した基板生産物の断面を示す図である。ＩｎＰからなるウェハ２２は、第４基板８４を塩酸溶液中に浸すことにより除去される。図２１の（ｃ）部に示すように、第４基板８４からウェハ２２が除去されると、ＳＯＩ基板１上には第２酸化シリコン層８３とエピタキシャル層２３とが残る。
【０１１８】
エピタキシャル層２３を除去する工程Ｓ１０ｃを実施する。図２２の（ａ）部は、第４基板からＳＯＩ基板に接合されていないエピタキシャル層を除去した基板生産物の平面図である。図２２の（ｂ）部は、図２２の（ａ）部のXXI−XXI線に沿った断面を示す図である。
【０１１９】
基板生産物８５では、エッジＥ３を含む外周領域に第２酸化シリコン層８３が形成されていないので（図２１の（ｃ）部参照）、エピタキシャル層２３はデバイス層４に接合されていない。すなわち、デバイス層４に接合されていないエピタキシャル層２３の領域は、第２酸化シリコン層８３を挟んでデバイス層４に接合された領域から突出した庇状をなしている。従って、未接合のエピタキシャル層２３は充分な強度が確保できないので、容易に除去される。図２２の（ｂ）部に示すように、基板生産物８５を超音波印加装置８７に配置して超音波を印加すると、未接合領域が基板生産物８５から除去され、第５基板（半導体装置）８６が形成される。
【０１２０】
なお、未接合領域の除去は、超音波を印加する方法の他に、例えば、未接合領域にクリーンスティックで力を加えて除去したり、未接合領域を粘着シートに貼り付けた後に剥がすことにより除去してもよい。
【０１２１】
この第５基板８６では、第２領域Ａ２に形成されたウェハアライメントマークＭＷが露出している。このウェハアライメントマークＭＷは崩れていないので、後工程の製造プロセスＳ１１〜Ｓ１４で使用することができる。従って、第２実施形態の製造方法によれば、自己整合的に第４領域Ａ４を含むエピタキシャル層２３の未接合領域を除去できるため、半導体装置の製造プロセスを簡易にすることができる。
【０１２２】
第２実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、ウェハアライメントマークＭＷが露出した第５基板５０を形成するときに、ウェハアライメントマークＭＷにダメージを与えることがない。従って、後の製造プロセスＳ１１〜Ｓ１４に使用可能なウェハアライメントマークＭＷを有する第５基板（半導体装置）５０を製造することができる。
【０１２３】
本発明は、本実施形態に開示された特定の構成に限定されるものではない。
【０１２４】
第１及び第２実施形態の半導体装置の製造方法では、ＳＯＩ基板１と第３基板３０との貼り合わせに親水化処理による接合方法を用いたが、接合方法はこれに限定されない。接合方法には、表面活性化接合法を用いてもよい。表面活性化接合法では、ＳＯＩ基板１及び第３基板３０を真空チャンバに配置し、それぞれの表面にＡｒビームを照射して活性化させる。そして、活性化させた表面同士を接触させることにより接合される。この接合法によれば、ＳＯＩ基板１に第３基板３０を貼り合わせるときに、ＳＯＩ基板１及び第３基板３０を熱処理する必要がないので、熱処理にさらされていないマッハツェンダー変調器１００及び第５基板５０、８６を製造することができる。また、表面活性化接合法では、活性化させたＳＯＩ基板１及び第３基板３０の表面を親水化させないので、第３基板３０に酸化シリコン層３３を成膜させなくてもよい。この場合には、ＳＯＩ基板１のデバイス層４に第３基板３０のエピタキシャル層２３が直接に接合される。
【０１２５】
また、接合方法には、間接接合法を用いてもよい。間接接合法では、ＳＯＩ基板１と第３基板３０との接合界面Ｊに金属や樹脂等を配置して接合する。
【０１２６】
第３基板３０を親水化処理する前に、酸化シリコン層３３、８３の表面を研磨する工程を更に有していてもよい。研磨により表面のマイクロラフネスが小さくされるので、酸化シリコン層３３、８３とＳＯＩ基板１とを確実に接合することができる。
【０１２７】
なお、第１光導波路及び第２光導波路はウェハアライメントマークＭＷを基準にして作製しなければならないので、ウェハアライメントマークＭＷを作製した後に、ウェハアライメントマークＭＷに合わせて第１光導波路及び第２光導波路を作製する、又は、ウェハアライメントマークＭＷと同時に第１光導波路を作製する。
【０１２８】
また、第２基板２０の第４領域Ａ４をエッチングした後に、第３領域Ａ３に第２アライメントマークＭ２を形成すると位置ずれが発生する可能性があるため、第４領域Ａ４と第２アライメントマークＭ２は、両方とも同時に作製することが望ましい。なお、第４領域Ａ４と第２アライメントマークＭ２とを、別々に作製する場合は、第２基板２０にもウェハアライメントマークＭＷを作製し、アライメントマークＭＷを基準に第４領域Ａ４と第２アライメントマークＭ２を作製する必要がある。
【０１２９】
第１及び第２実施形態において、第１メサ構造８を形成する工程Ｓ１ａは必要に応じて実施すればよく、工程Ｓ１ａが実施されなくてもよい。
【０１３０】
第１及び第２実施形態において、第１メサ構造８を形成する工程Ｓ１ａは、第１アライメントマークＭ１を形成する工程Ｓ２及びウェハアライメントマークＭＷを形成する工程Ｓ３の後に実施してもよい。
【０１３１】
ウェハアライメントマークＭＷを先に形成すれば、それを基準に第１メサ構造８と第１アライメントマークＭ１を形成すればよい。ウェハアライメントマークＭＷを先に形成すれば、その後に第１メサ構造８と第１アライメントマークＭ１をどちらを先に形成してもよい。
【０１３２】
第１及び第２実施形態において、工程Ｓ９ｂでは、ＳＯＩ基板１のシリコン基板２の裏面２ａを押圧してもよく、第３基板３０の裏面２２ｂとＳＯＩ基板１の裏面２ａとを挟むようにして両面から押圧してもよい。
【０１３３】
第２実施形態では、工程Ｓ６において、第１酸化シリコン層８２をエッチング（工程Ｓ６ｄ）した後に、さらに、エピタキシャル層２３をウェハ２２が露出するまでエッチングする工程を実施してもよい。この工程によれば、第５基板８６を形成する工程Ｓ１０において、ウェハ２２をエッチングする工程Ｓ１０ａを実施することにより、第２領域Ａ２のウェハアライメントマークＭＷを露出させることができる。
【符号の説明】
【０１３４】
１…ＳＯＩ基板（第１基板）、２０…第２基板、２２…ウェハ、２３…エピタキシャル層、３０…第３基板、４０…第４基板、５０…第５基板（半導体装置）、１００…マッハツェンダー変調器、Ａ１…第１領域、Ａ２…第２領域、Ａ３…第３領域、Ａ４…第４領域、Ｃ１…第１素子区画領域、Ｃ２…第２素子区画領域、Ｍ１…第１アライメントマーク、Ｍ２…第２アライメントマーク、ＭＷ…ウェハアライメントマーク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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