(57)【要約】【課題】微細化した半導体装置の特性バラつきを抑制する。【解決手段】ゲート絶縁層２００上に、ダミーゲート電極３０を形成する。ダミーゲート電極３０は、少なくとも表層がシリサイドを形成しない材料からなるマスク層３６０を有し、ポリシリコンを含んでいる。ソース領域１１０およびドレイン領域１２０の表層に、第１金属を含むシリサイド領域１５０を形成する。次いで、半導体基板１００上およびダミーゲート電極３００上に、マスク層３６０と異なる材料からなる第１層間絶縁層５２０を形成し、当該第１層間絶縁層５２０を平坦化して、マスク層３６０を露出させる。次いで、ダミーゲート電極３０を選択的にエッチングする条件で、ダミーゲート電極３０を除去することにより、ゲート絶縁層２００を露出させる。次いで、ゲート絶縁層２００上に、ダミーゲート電極３０と異なる材料からなるゲート電極を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に、エッチングストッパ層、及び少なくとも表層にポリシリコンを含むダミーゲート電極をこの順に形成し、かつ、前記ダミーゲート電極上に、少なくとも表層がシリサイドを形成しない材料からなるマスク層を形成するダミーゲート電極形成工程と、
前記ゲート絶縁層および前記ダミーゲート電極をマスクとして、第１導電型の不純物を注入してソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の表層に、第１金属を含むシリサイド領域を形成するシリサイド工程と、
前記半導体基板上および前記ダミーゲート電極上に層間絶縁層を形成し、当該層間絶縁層を平坦化して、前記マスク層を露出させる工程と、
前記エッチングストッパ層をエッチングストッパとして前記ダミーゲート電極を選択的に除去し、さらに前記エッチングストッパ層を除去することにより、前記ゲート絶縁層を露出させるダミーゲート電極除去工程と、
前記ゲート絶縁層上に、前記ダミーゲート電極と異なる材料からなるゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ダミーゲート電極は、全てがポリシリコンからなる半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
ウエットエッチングにより前記エッチングストッパ層を除去する半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
ドライエッチングにより前記マスク層およびポリシリコンを除去する半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記ダミーゲート電極形成工程の後に、前記ダミーゲート電極の側壁に接するように、少なくとも前記エッチングストッパ層と異なる材料からなる側壁絶縁膜を形成する工程をさらに備える半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記ゲート絶縁層の誘電率は、ＳｉＯ２よりも高い半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記ゲート絶縁層は、希土類金属の酸化物、またはＨｆおよび希土類金属の酸化物を含む半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記ゲート絶縁層は、酸化ランタンまたは酸化マグネシウムを含む半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記第１金属は、Ｎｉ、ＣｏまたはＴｉを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のうちゲート電極およびゲート絶縁層の電気的特性を向上させるため、様々な方法が提案されている。
【０００３】
非特許文献１（Ｓ．Ｃ．Ｓｏｎｇ，ｅｔ  ａｌ）には、ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、ｐ型ＭＯＳＦＥＴとにおいて、それぞれの金属ゲート電極およびＨｉｇｈ−ｋゲート絶縁膜が異なる材料により形成されている半導体装置が記載されている。
【０００４】
また、非特許文献２（Ｈ．Ｍｉｓｔｒｙ，ｅｔ  ａｌ）には、以下のような半導体装置の製造方法が記載されている。まず、ゲート絶縁膜上に、後工程で除去されるポリシリコン膜を形成する。次いで、当該ポリシリコン膜をダミーゲート電極としてパターニングする。次いで、ゲート絶縁膜およびポリシリコン膜の側壁に、側壁絶縁膜を形成する。次いで、イオン注入により、ソース、ドレイン領域を形成する。次いで、半導体基板上およびゲート電極上に、層間絶縁膜を形成する。次いで、層間絶縁膜を平坦化して、ポリシリコン膜の上面を露出させる。次いで、ポリシリコン膜を選択的に除去する。次いで、ｐ型ＭＯＳＦＥＴ用ゲート電極膜を成膜した後、ｎ型ＭＯＳＦＥＴ領域における当該ｐ型ＭＯＳＦＥＴ用ゲート電極膜を選択的に除去する。同様にして、ｎ型ＭＯＳＦＥＴ用ゲート電極膜を形成する。次いで、層間絶縁膜上を平坦化することにより、余分なゲート電極膜を除去する。このようにして、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴにおいて、それぞれのゲート電極が異なる材料により形成することが記載されている。
【０００５】
また、特許文献１（特開２００５−３５３６５５号公報）には、以下のような半導体装置の製造方法が記載されている。まず、ダミーゲート電極およびゲート絶縁膜をマスクとして、拡散層を形成する。次いで、ダミーゲート電極を所定の膜厚だけ除去して、ゲート溝の底部に、残存ダミーゲート電極を形成する。次いで、残存ダミーゲート電極をシリサイド化して、当該部分に金属シリサイドを形成する。さらに、金属シリサイド上に、金属膜を形成し、ゲート電極を形成する。これにより、金属膜をゲート電極として用いるＦＥＴにおいて、ゲート絶縁膜の信頼性や電気特性を劣化させることがないとされている。
【０００６】
また、特許文献２（特開２００５−２２８７５９号公報）には、以下のような半導体装置の製造方法が記載されている。まず、ゲート電極として、上部ダミーシリコン膜と中間絶縁膜と下部シリコン膜とからなる３層構造を形成する。次いで、中間絶縁膜をエッチングストップ膜として用い、上部ダミーシリコン膜を除去する。次いで、中間絶縁膜も除去する。次いで、ゲートパターン溝に、金属膜を形成する。次いで、下部シリコン膜を金属膜とシリサイド反応させる。次いで、未反応の金属膜を除去し、ゲート絶縁膜上にシリサイド電極を形成する。これにより、ゲート絶縁膜にダメージを与えることなく、当該ゲート絶縁膜上に金属ゲート電極を形成することができるとされている。
【０００７】
また、特許文献３（特開２００９−１５２３４２号公報）の特に第２の実施形態には、以下のような半導体装置の製造方法が記載されている。高誘電率のゲート絶縁膜上に、当該ゲート絶縁膜およびダミーゲート電極に対してエッチングレートがそれぞれ異なるキャップ層を形成する。次いで、当該キャップ層上に、ダミーゲート電極を形成する。次いで、ダミーゲート電極を選択的に除去する。このとき、ダミーゲート電極をエッチングする際、キャップ層のエッチングレートはダミーゲート電極よりも小さい。次いで、キャップ層を選択的に除去する。以降の工程は、特許文献２等と同様である。特許文献３によれば、ダミーゲート電極を除去する際に、高誘電率のゲート絶縁膜のエッチングを抑制することができるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３５３６５５号公報
【特許文献２】特開２００５−２２８７５９号公報
【特許文献３】特開２００９−１５２３４２号公報
【０００９】
【非特許文献１】Ｓ．Ｃ．Ｓｏｎｇ，ｅｔ  ａｌ．，ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ  ２００６，  "Ｈｉｇｈｌｙ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  ４５ｎｍ  ＬＳＴＰ  ＣＭＯＳＦＥＴｓ  Ｕｓｉｎｇ  Ｎｏｖｅｌ  Ｄｕａｌ  Ｈｉｇｈ−ｋ  ａｎｄ  Ｄｕａｌ  Ｍｅｔａｌ  Ｇａｔｅ  ＣＭＯＳ  Ｉｎｔｅｇｒａｔｉｏｎ"，ｐ．１３−１４．
【非特許文献２】Ｈ．Ｍｉｓｔｒｙ，ｅｔ  ａｌ．，２００７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ，"Ａ  ４５ｎｍ  Ｌｏｇｉｃ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｈｉｇｈ−ｋ＋Ｍｅｔａｌ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒｓ，  Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ，  ９  Ｃｕ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｌａｙｅｒｓ，  １９３ｎｍ  Ｄｒｙ  Ｐａｔｔｅｒｎｉｎｇ，  ａｎｄ  １００％  Ｐｂ−ｆｒｅｅ  Ｐａｃｋａｇｉｎｇ" ，ｐ．２４７−２５０．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
非特許文献１に記載の技術では、ゲート絶縁膜とゲート電極を形成した後に高温アニール処理が加わる。このため、ゲート絶縁膜とゲート電極の界面に不要な界面層（電荷、電気双極子、欠陥、相互拡散層など）が形成されてしまう。このような界面層は、トランジスタの特性を劣化させたり閾値電圧を変動させたりする。
【００１１】
また非特許文献２に記載の技術では、ダミーゲート電極を除去する際に、ゲート絶縁膜にダメージが加わる。具体的には、ダミーゲート電極を除去する際にプラズマからゲート絶縁膜に電荷が流れてくることに起因してゲート絶縁膜に電気的なダメージが加わったり、イオン粒子によってゲート絶縁膜に物理的にダメージが加わる。このようなダメージは、トランジスタの特性を劣化させたり閾値電圧を変動させたりする。
【００１２】
一方、特許文献１に記載の技術では、ゲート絶縁膜にダメージが加わることを抑制できる。しかし、残存ダミーゲート電極の厚みの制御が困難であるため、特許文献１に記載の技術では、残存ダミー電極をシリサイド化したときに、シリサイドの組成にばらつきが生じてしまう。この場合、トランジスタの特性にばらつきが生じてしまう。
【００１３】
また特許文献２に記載の技術でも、ゲート絶縁膜にダメージが加わることを抑制できる。しかし、犠牲ゲート電極の表面をシリサイド化しているため、以下に説明するように、トランジスタの特性に変動が生じることがある。
【００１４】
シリサイド化反応は、反応する金属により、金属がシリコンに主に拡散してシリサイドが形成される場合と、シリコンが金属に拡散してシリサイドが形成あれる場合とに大別される。
【００１５】
前者（例えばＮｉ）の場合、形成されたシリサイドは、シリサイド化前のシリコンより体積が膨張してしまうため、トランジスタの特性に変動が生じることがある。また、シリサイド化反応を均一化させることは困難なため、犠牲ゲート電極除去のためのエッチング条件の選択性を上げないと、ゲート絶縁膜へのダメージが抑制できない。
【００１６】
後者（例えばＴｉ）の場合、シリサイドの膜厚を均一にすることは難しい。このため、犠牲ゲート電極除去のためのエッチング条件の選択性を上げないと、ゲート絶縁膜へのダメージが抑制できない。
【００１７】
このように、半導体の製造プロセスがトランジスタの特性に影響を与えることを抑制することは難しかった。
【課題を解決するための手段】
【００１８】
本発明によれば、
半導体基板上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に、エッチングストッパ層、及び少なくとも表層にポリシリコンを含むダミーゲート電極をこの順に形成し、かつ、前記ダミーゲート電極上に、少なくとも表層がシリサイドを形成しない材料からなるマスク層を形成するダミーゲート電極形成工程と、
前記ゲート絶縁層および前記ダミーゲート電極をマスクとして、第１導電型の不純物を注入してソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の表層に、第１金属を含むシリサイド領域を形成するシリサイド工程と、
前記半導体基板上および前記ダミーゲート電極上に層間絶縁層を形成し、当該層間絶縁層を平坦化して、前記マスク層を露出させる工程と、
前記エッチングストッパ層をエッチングストッパとして前記ダミーゲート電極を選択的に除去し、さらに前記エッチングストッパ層を除去することにより、前記ゲート絶縁層を露出させるダミーゲート電極除去工程と、
前記ゲート絶縁層上に、前記ダミーゲート電極と異なる材料からなるゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１９】
本発明によれば、ゲート絶縁層上に、少なくとも表層がシリサイドを形成しない材料からなるマスク層を有し、ポリシリコンを含むダミーゲート電極を形成する。これにより、ダミーゲート電極がシリサイド化することを抑制することができる。したがって、微細化した半導体装置の特性バラつきを抑制することができる。
【発明の効果】
【００２０】
本発明によれば、微細化した半導体装置の特性バラつきを抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第２の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
（第１の実施形態）
図１を用い、第１の実施形態に係る半導体装置１０について説明する。図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。以下、詳細を説明する。
【００２４】
ここで、以下で言う「第１導電型」とは、たとえば、ｎ型であるとする。また、「第２導電型」とは、第１導電型とは逆の導電型であるものをいう。ここでは、「第２導電型」は、たとえば、ｐ型である。
【００２５】
図１のように、半導体基板１００には、開口部（符号不図示）を有する素子分離領域１８０が形成されている。当該開口部には、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成されている。素子分離領域１８０は、たとえば、ＳｉＯ２である。素子分離領域１８０は、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成されている。または素子分離領域１８０は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成されていてもよい。
【００２６】
半導体基板１００の表面近傍には、ｎ型のソース領域１１０およびドレイン領域１２０が設けられている。平面視でソース領域１１０およびドレイン領域１２０の間に位置する領域には、ソース領域１１０およびドレイン領域１２０のそれぞれに接するとともに互いに離間するように、エクステンション領域１４０が設けられている。
【００２７】
ソース領域１１０、ドレイン領域１２０およびエクステンション領域１４０には、ｎ型の不純物が注入されている。エクステンション領域１４０の深さは、ソース領域１１０およびドレイン領域１２０よりも浅い。また、エクステンション領域１４０の不純物濃度は、ソース領域１１０およびドレイン領域１２０よりも薄い。
【００２８】
ソース領域１１０およびドレイン領域１２０の表層には、シリサイド領域１５０が形成されている。シリサイド領域１５０とは、第１金属が半導体基板１００に拡散することにより金属シリサイドが形成された領域のことである。これにより、ソース電極４４０およびソース領域１１０の間、またはドレイン電極４６０およびドレイン領域１２０の間の接触抵抗を下げることができる。
【００２９】
平面視でエクステンション領域１４０に挟まれた領域は、チャネル領域１３０である。当該チャネル領域１３０上には、ゲート絶縁層２００が設けられている。ゲート絶縁層２００の誘電率は、たとえば、ＳｉＯ２よりも高い。ゲート絶縁層２００の誘電率は、たとえば、ＨｆＯ２よりも高いことがさらに好ましい。具体的には、ゲート絶縁層２００は、たとえば、希土類金属の酸化物、またはＨｆおよび希土類金属の酸化物を含んでいる。または、ゲート絶縁層２００は、たとえば、酸化ランタンまたは酸化マグネシウムを含んでいる。これにより、ゲート絶縁膜２００におけるリーク電流を抑制することができる。なお、ゲート絶縁層２００は複数層により形成されていてもよい。
【００３０】
ゲート電極４２０は、ゲート絶縁層２００上に設けられている。ゲート電極４２０は、少なくとも平面視でチャネル領域１３０と重なるように設けられている。ゲート電極４２０は、たとえば、ＴｉＮやＴａＮのような遷移金属の窒化物が利用できる。また、ＲｕやＰｔのような貴金属も可能である。
【００３１】
ゲート絶縁層２００およびゲート電極４２０の側壁には、側壁絶縁膜２４０が設けられている。側壁絶縁膜２４０は、ゲート絶縁層２００と異なる材料により形成されている。具体的には、側壁絶縁膜２４０は、たとえば、ＳｉＮである。
【００３２】
半導体基板１００、ゲート電極４２０および側壁絶縁膜２４０上には、第１層間絶縁層５２０が設けられている。第１層間絶縁層５２０の上面は、ゲート電極４２０の上面と同一面を形成している。第１層間絶縁層５２０上およびゲート電極４２０上には、第２層間絶縁層５４０が設けられている。第１層間絶縁層５２０及び第２層間絶縁層５４０としては、プラズマＣＶＤで形成する酸化シリコン膜や、窒化シリコン膜と酸化シリコン膜との積層膜などを適用する。
【００３３】
第１層間絶縁層５２０および第２層間絶縁層５４０は、たとえば、同一の材料により形成されている。または、第１層間絶縁層５２０および第２層間絶縁層５４０は、異なる材料により形成されていてもよい。
【００３４】
第１層間絶縁層５２０および第２層間絶縁層５４０には、ソース電極４４０およびドレイン電極４６０のビア（符号不図示）および配線（符号不図示）が設けられている。ソース電極４４０は、ソース領域１１０に接している。またドレイン電極４６０は、ドレイン領域１２０に接している。ソース電極４４０およびドレイン電極４６０は、たとえば、ＷまたはＣｕである。ソース電極４４０およびドレイン電極４６０の側面および底面には、バリアメタル層（不図示）が設けられていてもよい。なお、ソース電極４４０およびドレイン電極４６０は、Ａｌであってもよい。
【００３５】
第２層間絶縁層５４０上には、さらに多層配線層（不図示）が設けられていてもよい。さらに、多層配線層の最上層に、電極パッド（不図示）が形成されていてもよい。
【００３６】
次に、図２〜図８を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図２〜図８は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、半導体基板１００上に、ゲート絶縁層２００を形成する。次いで、ゲート絶縁層２００上に、エッチングストッパ層３２０、ダミーゲート電極３０、及びマスク層３６０をこの順に形成する。マスク層３６０は、少なくとも表層がシリサイドを形成しない材料からなる。またダミーゲート電極３０は、ポリシリコンを含んでいる。次いで、ゲート絶縁層２００およびダミーゲート電極３０をマスクとして、第１導電型の不純物を注入してソース領域１１０およびドレイン領域１２０を形成する（不純物領域形成工程）。次いで、ソース領域１１０およびドレイン領域１２０の表層に、第１金属を含むシリサイド領域１５０を形成する（シリサイド工程）。次いで、半導体基板１００上およびダミーゲート電極３００上に、層間絶縁層（第１層間絶縁層５２０）を形成し、当該層間絶縁層（第１層間絶縁層５２０）を平坦化して、マスク層３６０を露出させる。次いで、エッチングストッパ層３２０をエッチングストッパとしてダミーゲート電極３０を選択的に除去し、さらにエッチングストッパ層３２０を除去することにより、ゲート絶縁層２００を露出させる（ダミーゲート電極除去工程）。次いで、ゲート絶縁層２００上に、ダミーゲート電極３０と異なる材料からなるゲート電極を形成する。以下、詳細を説明する。
【００３７】
図２（ａ）のように、たとえばＬＯＣＯＳ法により、半導体基板１００に素子分離領域１８０を形成する。ＦＥＴを形成する領域に開口部（符号不図示）を有するように、素子分離領域１８０を形成する。なお、ＳＴＩ法により、素子分離領域１８０を形成してもよい。
【００３８】
図２（ｂ）のように、たとえばスパッタにより、半導体基板１００上に、ゲート絶縁層２００を形成する。上述のように、ゲート絶縁層２００の誘電率は、たとえば、ＳｉＯ２よりも高い。具体的には、ゲート絶縁層２００は、たとえば、希土類金属の酸化物、またはＨｆおよび希土類金属の酸化物を含んでいる。または、ゲート絶縁層２００は、たとえば、酸化ランタンまたは酸化マグネシウムを含んでいる。ここで、ゲート絶縁膜の成膜方法は、ＡＬＤやＣＶＤ法でもよい。また、ゲート絶縁膜は、酸化シリコン膜の上に金属膜を成膜した後、この積層膜を加熱処理することで酸化シリコン膜及び金属膜を相互拡散したものであってもよい。
【００３９】
また、ゲート絶縁層２００は、後述する第２除去工程において、エッチングストッパ層３２０よりもエッチングレートが小さい。具体的には、エッチングストッパ層３２０がＳｉＯ２である場合、ゲート絶縁層２００は、フッ酸を含む溶液に対してエッチング耐性を有することが好ましい。これにより、エッチングストッパ層３２０を除去する第２除去工程において、ゲート絶縁層２００がダメージを受けることがない。言い換えれば、ゲート絶縁層２００の表面が粗くなることを抑制することができる。
【００４０】
次いで、ゲート絶縁層２００上に、以下のようにして、エッチングストッパ層３２０、ダミーゲート電極３０、及びマスク層３６０を形成する（ダミーゲート電極形成工程）。ここで、「ダミーゲート電極３０」とは、後工程において除去される一時的なゲート電極のことである。
【００４１】
まず、たとえばプラズマＣＶＤにより、ゲート絶縁層２００上に、エッチングストッパ層３２０を形成する。このとき、エッチングストッパ層３２０は、ゲート絶縁層２００上に接するように形成される。エッチングストッパ層３２０は、ゲート絶縁層２００、後述するマスク層３６０、およびポリシリコンと異なる材料からなる。エッチングストッパ層３２０は、ゲート絶縁層２００、マスク層３６０およびポリシリコンに対してエッチング選択性を有している。エッチングストッパ層３２０は、後述する第１除去工程において、マスク層３６０およびポリシリコンよりもエッチングレートが小さい。具体的には、エッチングストッパ層３２０は、たとえば、ＳｉＯ２である。これにより、後述するダミーゲート電極除去工程において、段階的にゲート絶縁層２００を露出させることができる。したがって、ゲート絶縁層２００がダメージを受けることを抑制することができる。
【００４２】
ここで、エッチングストッパ層３２０の膜厚は、たとえば５ｎｍ以上３０ｎｍ以下である。エッチングストッパ層３２０の膜厚が上記した下限値以上であることにより、エッチングストッパ層３２０が露出した後に当該エッチングストッパ層３２０がエッチングされても、ゲート絶縁層２００までに至ることを防止することができる。一方、エッチングストッパ層３２０の膜厚が上記した上限値以下であることにより、エッチングストッパ層３２０を形成する工程、およびエッチングストッパ層３２０を除去する第２除去工程を短くすることができる。
【００４３】
次いで、たとえばプラズマＣＶＤにより、エッチングストッパ層３２０上に、ポリシリコンからなるダミーゲート電極３０を形成する。ポリシリコンは、金属と比べて酸素や窒素の拡散が抑制されるため、その後の熱処理工程における外方からの酸素や窒素の拡散によるゲート絶縁膜の変質とそれによるゲート絶縁膜の絶縁耐性や誘電率の変動を抑制することができる。
【００４４】
ここで、ダミーゲート電極３０の膜厚は、たとえば５０ｎｍ以上１００ｎｍ以下である。
【００４５】
次いで、たとえばプラズマＣＶＤにより、ダミーゲート電極３０上に、マスク層３６０を形成する。上述のように、マスク層３６０は、シリサイドを形成しない材料からなる。言い換えれば、マスク層３６０は、シリコンに比較して、後述する第１金属が拡散しにくい材料で形成されている。また、第１金属がシリコン中に拡散する拡散長に比較して、第１金属がマスク層３６０中に拡散する拡散長は短い。具体的には、マスク層３６０は、たとえば、ＳｉＮである。これにより、後述するシリサイド工程において、マスク層３６０の下層にあるポリシリコン（ここではダミーゲート電極３０）がシリサイド化することを抑制することができる。
【００４６】
ここで、マスク層３６０の膜厚は、たとえば１０ｎｍ以上１００ｎｍ以下である。マスク層３６０の膜厚が上記した下限値以上であることにより、側壁絶縁膜２８０のエッチバック工程において当該マスク層３６０がエッチングされても、下の層までに至ることを防止することができる。一方、マスク層３６０の膜厚が上記した上限値以下であることにより、マスク層３６０を形成する工程、およびマスク層３６０を除去する第１除去工程を短くすることができる。
【００４７】
次いで、マスク層３６０上に、フォトレジスト層（不図示）を形成する。露光および現像により、少なくとも平面視でチャネル領域１３０と重なる位置に残存するように、フォトレジスト層をパターニングする。次いで、このフォトレジスト層をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、ゲート絶縁層２００、エッチングストッパ層３２０、ダミーゲート電極３０およびマスク層３６０をエッチングする。このとき、平面視でゲート絶縁層２００、エッチングストッパ層３２０、ダミーゲート電極３０およびマスク層３６０が重なるように、エッチングを行う。次いで、アッシングにより、フォトレジスト層を除去する。このようにして、ゲート絶縁層２００上に、エッチングストッパ層３２０、ダミーゲート電極３０およびマスク層３６０を有するダミーゲート電極３０を形成する。
【００４８】
次いで、図３（ａ）のように、ゲート絶縁層２００およびダミーゲート電極３０をマスクとして、ｎ型の不純物をイオン注入することにより、半導体基板１００のうち平面視で当該ゲート絶縁層２００およびダミーゲート電極３０の両側に、エクステンション領域１４０を形成する。このとき、まだ不純物を活性化させるためのアニール処理は行わない。なお、この段階で当該アニール処理を行ってもよい。
【００４９】
次いで、図３（ｂ）のように、ダミーゲート電極形成工程の後に、以下のようにして、側壁絶縁膜２４０を形成する。半導体基板１００上およびダミーゲート電極３０上を覆うように、側壁絶縁膜２４０を形成する薄膜（不図示）を形成する。ここでは、たとえばプラズマＣＶＤにより、側壁絶縁膜２４０として、ＳｉＮ膜を形成する。次いで、このＳｉＮ膜をエッチバックすることにより、ゲート絶縁層２００およびダミーゲート電極３０の側壁に接するように、側壁絶縁膜２４０を形成する。このとき、マスク層３６０より下の層を露出させない範囲において、マスク層３６０の一部をエッチングしてもよい。
【００５０】
ここで、側壁絶縁膜２４０は、少なくともエッチングストッパ層３２０と異なる材料からなる。これにより、後述するようにエッチングストッパ層３２０を選択的に除去する第２除去工程において、側壁絶縁膜２４０がエッチングされることを抑制することができる。また、ここでの側壁絶縁膜２４０は、たとえば、マスク層３６０と同一の材料により形成からなる。
【００５１】
次いで、図４（ａ）のように、側壁絶縁膜２４０およびダミーゲート電極３０をマスクとして、ｎ型の不純物をイオン注入することにより、半導体基板１００のうち平面視で当該側壁絶縁膜２４０およびダミーゲート電極３０の両側に、ソース領域１１０およびドレイン領域１２０を形成する。このとき、エクステンション領域１４０よりも深く、且つ高濃度となるように、ソース領域１１０およびドレイン領域１２０を形成する。具体的には、エクステンション領域１４０を形成する工程よりも、ソース領域１１０およびドレイン領域１２０を形成する工程において、イオン注入における加速電圧を高くするとともに、ドーズ量を多くする。次いで、不純物を活性化させるために、アニール処理を行う。これにより、エクステンション領域１４０、ソース領域１１０およびドレイン領域１２０における不純物を活性化させる。
【００５２】
次いで、図４（ｂ）のように、半導体基板１００上、側壁絶縁膜２４０およびダミーゲート電極３０上を覆うように、第１金属からなる第１金属層３８０を形成する。ここでいう「第１金属」とは、シリコンとシリサイドを形成することが可能な金属である。言い換えれば、「第１金属」とは、シリコンに対して熱拡散する金属である。ここでは、たとえばスパッタにより、膜厚が５ｎｍ以上２０ｎｍ以下である第１金属層３８０を形成する。具体的には、第１金属は、Ｎｉ、ＣｏまたはＴｉを含む。第１金属がこのような材料であることにより、安定的にシリサイドを形成することができる。
【００５３】
次いで、図５（ａ）のように、第１金属層３８０が形成された半導体基板１００に対して、アニール処理を行う。このとき、アニール処理の温度は、４００℃以上８００℃以下である。これにより、ソース領域１１０およびドレイン領域１２０の表層に、第１金属が拡散する。したがって、当該領域に、第１金属を含むシリサイド領域１５０を形成する。
【００５４】
一方で、マスク層３６０には、シリサイド領域が形成されない。これにより、シリサイド工程において、マスク層３６０の下層にあるポリシリコン（ここではダミーゲート電極３０）がシリサイド化することを抑制することができる。すなわち、ダミーゲート電極３０の形状が変化することを抑制することができる。
【００５５】
次いで、ウエットエッチングにより、シリサイド領域１５０を形成しなかった未反応の第１金属を除去する（以上、シリサイド工程）。
【００５６】
次いで、図５（ｂ）のように、たとえばプラズマＣＶＤにより、半導体基板１００上、側壁絶縁膜２４０上およびダミーゲート電極３０上を覆うように、第１層間絶縁層５２０を形成する。ここで、第１層間絶縁層５２０は、少なくともマスク層３６０と異なる材料からなる。第１層間絶縁層５２０は、少なくともマスク層３６０に対してエッチング選択性を有している。
【００５７】
次いで、図６（ａ）のように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、第１層間絶縁層５２０を平坦化して、ダミーゲート電極３０のうちマスク層３６０を露出させる。このとき、マスク層３６０より下の層を露出させない範囲において、マスク層３６０の一部を除去してもよい。
【００５８】
次いで、以下のようにして、マスク膜３６０、ダミーゲート電極３０、及びエッチングストッパ層３２０を除去する。これにより、ゲート絶縁層２００を露出させる（ダミーゲート電極除去工程）。
【００５９】
図６（ｂ）のように、第１層間絶縁層５２０上およびマスク層３６０上に、フォトレジスト層６００を形成する。露光および現像により、少なくとも平面視でダミーゲート電極３０と重なる位置に、フォトレジスト層６００の開口部を形成する。ここで、マスク層３６０および側壁絶縁膜２４０が同一の材料からなる場合、平面視でゲート絶縁層２００よりも小さい面積で当該開口部を形成する。この開口部により、ダミーゲート電極３０を除去する。これにより、ダミーゲート電極除去工程において、平面視でゲート絶縁層２００の外側までエッチングされることを防止することができる。
【００６０】
少なくともマスク層３６０を選択的にエッチングする条件で、マスク層３６０を除去する。これにより、エッチングストッパ層３２０を露出させる（第１除去工程）。このとき、エッチングストッパ層３２０は、当該第１除去工程のエッチング条件において、マスク層３６０およびポリシリコンよりもエッチングレートが小さい。これにより、第１除去工程では、エッチングストッパ層３２０は全てエッチングされることはなく、ゲート絶縁層２００が露出することはない。したがって、ゲート絶縁層２００がダメージを受けることを抑制することができる。
【００６１】
ここで、マスク層３６０を除去するとともに、ポリシリコン（ダミーゲート電極３０）を除去してもよい。第１除去工程において、たとえば、ドライエッチングによりマスク層３６０およびポリシリコン（ダミーゲート電極３０）を除去する。エッチングガスは、ＳＦ６が好ましい。このエッチングガスにより、マスク層３６０およびダミーゲート電極３０を同一工程でエッチングストッパー膜に対して選択的に除去することができる。
【００６２】
ここで、ドライエッチング工程は、エッチングレートまたは異方性を制御することができる。一方で、ドライエッチング工程は、プラズマによりエッチングされる膜にダメージを与える可能性がある。たとえば、ゲート絶縁層２００がプラズマによるダメージを受けた場合、半導体装置１０の特性がバラついたり、半導体装置１０の経時的信頼性が劣化したりする可能性がある。第１の実施形態では、ゲート絶縁層２００上にエッチングストッパ層３２０を形成する。これにより、第１除去工程において、ゲート絶縁層２００が直接プラズマにさらされることがない。また、ゲート絶縁層２００上に、第１除去工程のドライエッチング条件に対してエッチング耐性のあるエッチングストッパ層３２０を形成する。これにより、ゲート絶縁層２００がプラズマによってダメージを受けることを確実に抑制することができる。
【００６３】
一方で、マスク層３６０を選択的にエッチングする条件で、マスク層３６０を除去した際に、ダミーゲート電極３０が残存した場合、別途ダミーゲート電極３０を除去する工程を行ってもよい。このとき、ダミーゲート電極３０を選択的にエッチングする条件で、ダミーゲート電極３０を除去する。
【００６４】
以上の第１除去工程により、ダミーゲート電極３０およびマスク層３６０が除去された領域には、ゲート溝３２が形成されている。
また、ポリシリコンのダミーゲート電極３０は、ＴＭＡＨ（Trimethylphenylammonium hydroxide）溶液を用いることによってもエッチングストッパー膜に対して高い選択性を持って除去することができる。この方法によりプラズマによるゲート絶縁膜へのダメージも、より抑制できる。
【００６５】
次いで、図７（ａ）のように、エッチングストッパ層３２０を選択的にエッチングする条件で、エッチングストッパ層３２０を除去する。これにより、ゲート絶縁層２００を露出させる（第２除去工程）。このとき、第２除去工程において、ウエットエッチングによりエッチングストッパ層３２０を除去する。これにより、ゲート絶縁層２００にダメージが加わることを抑制でき、滑らかなエッチング表面を得ることができる。
【００６６】
エッチングストッパ層３２０がたとえばＳｉＯ２である場合、当該第２除去工程において、フッ酸を含む溶液によりウエットエッチングを行う。フッ酸を含む溶液は、たとえば、ＢＨＦ（Ｂｕｆｆｅｒｅｄ  Ｈｙｄｒｏｆｕｌｕｏｒｉｃ  Ａｃｉｄ）またはＤＨＦ（Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｆｕｌｕｏｒｉｃ  Ａｃｉｄ）などである。
【００６７】
また、上述のように、ゲート絶縁層２００は、当該第２除去工程において、エッチングストッパ層３２０よりもエッチングレートが小さい。具体的には、エッチングストッパ層３２０がＳｉＯ２である場合、ゲート絶縁層２００は、フッ酸を含む溶液に対してエッチング耐性を有している。これにより、エッチングストッパ層３２０を除去する第２除去工程において、ゲート絶縁層２００がダメージを受けることがない。言い換えれば、ゲート絶縁層２００の表面が粗くなることを抑制することができる。
【００６８】
次いで、アッシングにより、フォトレジスト層６００を除去する。以上の第２除去工程により、ゲート溝３２に、ゲート絶縁層２００の表面を露出させる。なお、第１除去工程の後で第２除去工程の前に、フォトレジスト層６００を除去してもよい。
【００６９】
次いで、図７（ｂ）のように、たとえばスパッタにより、第１層間絶縁層５２０上およびゲート絶縁層２００上に、ゲート電極４２０となる金属層（符号不図示）を形成する。ゲート電極４２０として、たとえば、金属または金属窒化物からなる金属層を形成する。具体的には、ＴｉＮやＴａＮのような遷移金属の窒化物、また、ＲｕやＰｔのような貴金属を成膜する。
【００７０】
次いで、ＣＭＰにより、第１層間絶縁層５２０上および金属層上を平坦化することにより、余剰な金属層を除去する。これにより、ゲート電極４２０を形成する。
【００７１】
次いで、図８（ａ）のように、第１層間絶縁層５２０およびゲート電極４２０上に、第２層間絶縁層５４０を形成する。たとえば、第２層間絶縁層５４０を、第１層間絶縁層５２０と同様にして形成する。
【００７２】
次いで、図８（ｂ）のように、たとえばダマシン法により、ソース電極４４０およびドレイン電極４６０を形成する。このとき、ソース領域１１０に接するように、ソース電極４４０を形成する。また、ドレイン領域１２０に接するように、ドレイン電極４６０を形成する。さらに、図示されていない領域において、ゲート電極４２０に接続するコンタクト（不図示）を形成する。
【００７３】
次いで、第２層間絶縁層５４０上に、さらに多層配線層（不図示）を形成してもよい。さらに、多層配線層の最上層に、電極パッド（不図示）を形成してもよい。以上により、第１の実施形態の半導体装置１０を形成することができる。
【００７４】
次に、第１の実施形態の効果について説明する。
【００７５】
第１の実施形態では、ポリシリコンを含むダミーゲート電極３０を、一時的なゲート電極としてＦＥＴを形成する。その後、ダミーゲート電極３０を最適な仕事関数を有するゲート電極４２０に置換する。これにより、微細化した半導体装置１０において、ゲート電極４２０の空乏化を抑制することができる。
【００７６】
ここで、第１の実施形態と異なり、ダミーゲート電極３０をポリシリコンのみで形成する比較例の半導体装置１０の製造方法について考える。ダミーゲート電極３０がポリシリコンである点を除いて、図４（ｂ）までの工程を同様に行う。なお、図４（ｂ）は、半導体基板１００上、側壁絶縁膜２４０およびダミーゲート電極３０上を覆うように、第１金属からなる第１金属層３８０を形成した状態である。
【００７７】
次いで、図５（ａ）と同様にして、第１金属層３８０が形成された半導体基板１００に対して、アニール処理を行う。ソース領域１１０およびドレイン領域１２０の表層に、第１金属を含むシリサイド領域１５０を形成する。このとき、ポリシリコンからなるダミーゲート電極３０の表層にも、シリサイド領域（不図示）が形成される。
【００７８】
ここで、ダミーゲート電極３０におけるシリサイド化反応が、半導体基板１００の面内で均一に起こるとは限らない。たとえば、当該シリサイド領域の深さ、当該シリサイド領域における第１金属の濃度などがバラつく。その場合、ダミーゲート電極除去工程において、ダミーゲート電極３０のエッチングレートがバラつく可能性がある。このため、ゲート絶縁層２００が露出されるタイミングが各々のダミーゲート電極３０において異なってしまう。したがって、当該工程において、ゲート絶縁層２００のダメージにバラつきが生じる可能性がある。
【００７９】
また、ダミーゲート電極３０の表層に形成されたシリサイド領域は、シリサイド化前のダミーゲート電極３０よりも膨張する可能性がある。上記と同様にして、当該膨張量は、半導体基板１００の面内でバラついてしまう。この場合、当該ダミーゲート電極３０を、第１の実施形態と同様にゲート電極４２０に置換したとき、半導体基板１００の面内におけるゲート電極４２０の大きさがバラついてしまう。したがって、ダミーゲート電極３０がシリサイド化して膨張することによって、ゲート電極４２０の抵抗がバラつく可能性がある。
【００８０】
以上のように、比較例では、ダミーゲート電極３０を形成した後に、ソース領域１１０およびドレイン領域１２０の表層をシリサイド化する工程を行う際、半導体装置１０の特性がバラつく可能性がある。
【００８１】
これに対して、第１の実施形態によれば、ゲート絶縁層２００上に、少なくとも表層がシリサイドを形成しない材料からなるマスク層３６０を有し、ポリシリコンを含むダミーゲート電極３０を形成する。これにより、その後のシリサイド工程において、ダミーゲート電極３０がシリサイド化することを抑制することができる。したがって、ダミーゲート電極除去工程において、半導体基板１００の面内で均一にダミーゲート電極３０をエッチングすることができる。また、ダミーゲート電極３０が膨張することを抑制することができる。また、ゲート絶縁層２００の上にエッチングストッパ層３２０を形成しているため、ダミーゲート電極３０を除去する際に、ゲート絶縁層２００にダメージが加わることを抑制できる。
【００８２】
以上により、第１の実施形態によれば、微細化した半導体装置１０の特性バラつきを抑制することができる。
【００８３】
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置１０の構成を示す断面図である。第２の実施形態は、同一の半導体基板１００内に導電型の異なるＦＥＴを形成する点を除いて、第１の実施形態と同様である。以下、詳細を説明する
【００８４】
図９のように、第２の実施形態の半導体装置１０は、ｎ型ＭＩＳＦＥＴ２２およびｐ型ＭＩＳＦＥＴ２４を備えている。当該半導体装置１０は、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を含んでいる。ｎ型ＭＩＳＦＥＴ２２のうちソース領域１１０等の不純物領域には、ｎ型の不純物が注入されている。ｐ型ＭＩＳＦＥＴ２４のうちソース領域１１０等の不純物領域には、ｐ型の不純物が注入されている。
【００８５】
さらに、ｎ型ＭＩＳＦＥＴ２２およびｐ型ＭＩＳＦＥＴ２４は、それぞれ異なるゲート電極（ゲート電極４２２およびゲート電極４２４）を有しているのが好ましい。
【００８６】
なお、ｎ型ＭＩＳＦＥＴ２２およびｐ型ＭＩＳＦＥＴ２４は、それぞれ異なるゲート絶縁層２００を有していてもよい。
【００８７】
第２の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。
【００８８】
第２の実施形態の不純物領域形成工程において、半導体基板１００に、ｎ型のエクステンション領域１４０、ソース領域１１０およびドレイン領域１２０を形成する。さらに、平面視で当該ｎ型の不純物領域と異なる領域に、ｐ型のエクステンション領域１４０、ソース領域１１０およびドレイン領域１２０を形成する。
【００８９】
また、第２の実施形態のゲート電極形成工程において、ｎ型ＭＩＳＦＥＴのゲート電極４２２およびｐ型ＭＩＳＦＥＴのゲート電極４２４を、隣接するソース領域１１０およびドレイン領域１２０の導電型によって、それぞれ異なる材料により形成する。
【００９０】
それ以外の工程は、第１の実施形態と同様である。
【００９１】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、ｎ型ＭＩＳＦＥＴのゲート電極４２２およびｐ型ＭＩＳＦＥＴのゲート電極４２４を、隣接するソース領域１１０およびドレイン領域１２０の導電型によって、それぞれ異なる材料により形成する。これにより、それぞれのＦＥＴにおけるチャネル領域１３０の導電型に適したゲート電極を形成することができる。したがって、ｎ型およびｐ型のＭＩＳＦＥＴのそれぞれにおいて、ゲートの空乏化を抑制することができる。
【００９２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００９３】
１０  半導体装置
２２  ｎ型ＭＩＳＦＥＴ
２４  ｐ型ＭＩＳＦＥＴ
３０  ダミーゲート電極
３２  ゲート溝
１００  半導体基板
１１０  ソース領域
１２０  ドレイン領域
１３０  チャネル領域
１４０  エクステンション領域
１５０  シリサイド領域
１８０  素子分離領域
２００  ゲート絶縁層
２４０  側壁絶縁膜
３２０  エッチングストッパ層
３６０  マスク層
３８０  第１金属層
４２０  ゲート電極
４２２  ゲート電極
４２４  ゲート電極
４４０  ソース電極
４６０  ドレイン電極
５２０  第１層間絶縁層
５４０  第２層間絶縁層
６００  フォトレジスト層
【図１】
2014049618.tif 000003
【図２】
2014049618.tif 000004
【図３】
2014049618.tif 000005
【図４】
2014049618.tif 000006
【図５】
2014049618.tif 000007
【図６】
2014049618.tif 000008
【図７】
2014049618.tif 000009
【図８】
2014049618.tif 000010
【図９】
2014049618.tif 000011