(57)【要約】【課題】接地電位と電源電圧との間の電圧を画素駆動電圧として画素に供給することができるデジタル駆動方式の液晶表示装置を提供する。【解決手段】保持部２１は、列データ線を介して水平走査回路から出力されたデジタルデータを選択的に取り込み保持する。出力部２２は、保持部２１に保持されたデジタルデータを選択的に取り込み保持し、保持したデジタルデータの論理値に応じて、接地電位と電源電圧との間で任意に設定される高位駆動電圧Ｖ１または低位駆動電圧Ｖ０を選択的に出力する。画素部２３は、出力部２２から選択的に出力された高位駆動電圧Ｖ１または低位駆動電圧Ｖ１と共通電極ＣＥに供給された電圧との電位差に応じて液晶ＬＣを駆動する。【選択図】図２
2014021302.tif 000002
【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素回路が配置され、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それぞれのサブフレームを表示すべき階調に応じて１ビットのデジタルデータにより前記画素回路が駆動され、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで表示を行う表示部と、
前記複数本の列データ線にそれぞれ前記デジタルデータを１水平走査期間単位で順次出力する水平走査回路と、
前記複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査回路と、
前記複数の画素回路に共通に接続された共通信号線にトリガパルスを出力するトリガパルス発生回路とを備え、
前記画素回路は、
前記行走査線を介して前記垂直走査回路から出力された行選択信号に応じて、前記列データ線を介して前記水平走査回路から出力されたデジタルデータを選択的に取り込み保持する保持部と、
前記共通信号線を介して前記トリガパルス発生回路から出力されたトリガパルスに応じて、前記保持部に保持されたデジタルデータを選択的に取り込み保持し、保持したデジタルデータの論理値に応じて、接地電位と電源電圧との間で任意に設定される高位駆動電圧または低位駆動電圧を選択的に出力する出力部と、
前記出力部から選択的に出力された高位駆動電圧または低位駆動電圧と共通電極に供給された電圧との電位差に応じて液晶を駆動する画素部とを備える
ことを特徴とする液晶表示装置。
【請求項２】
前記保持部は、ゲート端子が前記行走査線に接続され、ドレイン端子が前記列データ線に接続された第１トランジスタと、入力端子が前記第１トランジスタのソース端子に接続された第１インバータとを備え、
前記出力部は、ゲート端子が前記共通信号線に接続され、ドレイン端子が前記第１インバータの出力端子に接続された第２トランジスタと、入力端子が前記第２トランジスタのソース端子に接続され、出力端子が前記画素電極に接続され、高位電源電圧として前記高位駆動電圧が供給され、低位電源電圧として前記低位駆動電圧が供給される第２インバータとを備える
ことを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル階調信号に基づいて画像表示を行うデジタル駆動方式の液晶表示装置に関する。
【背景技術】
【０００２】
デジタル駆動方式の液晶表示装置では、表示する映像信号の各フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成する。それら複数のサブフレームは、表示すべき階調に応じてデジタル信号である１ビットのサブフレームデータにより選択的にオン、オフされる。これにより、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素が駆動される。
【０００３】
この種のデジタル駆動方式の液晶表示装置としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された装置では、画素を構成する液晶セルの両端に接地電位と電源電圧が供給されて液晶セルが駆動される。すなわち、液晶セルを駆動する駆動電圧は、接地電位と電源電圧に固定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５６−５３４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このため、接地電位と電源電圧以外の駆動電圧を画素に供給することができないといった不具合を招いている。
【０００６】
本発明の目的は、接地電位と電源電圧との間の電圧を画素駆動電圧として画素に供給することができるデジタル駆動方式の液晶表示装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、複数本の列データ線（Ｄ）と複数本の行走査線（Ｇ）とが交差する複数の交差部のそれぞれに画素回路（１６）が配置され、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それぞれのサブフレームを表示すべき階調に応じて１ビットのデジタルデータにより画素回路（１６）が駆動され、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで表示を行う表示部（１１）と、複数本の列データ線にそれぞれデジタルデータを１水平走査期間単位で順次出力する水平走査回路（１２）と、複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査回路（１３）と、複数の画素回路に共通に接続された共通信号線（ＴＲＧ）にトリガパルスを出力するトリガパルス発生回路（１４）とを備え、画素回路は、行走査線を介して垂直走査回路から出力された行選択信号に応じて、列データ線を介して水平走査回路から出力されたデジタルデータを選択的に取り込み保持する保持部（２１）と、共通信号線を介してトリガパルス発生回路から出力されたトリガパルスに応じて、保持部に保持されたデジタルデータを選択的に取り込み保持し、保持したデジタルデータの論理値に応じて、接地電位と電源電圧との間で任意に設定される高位駆動電圧（Ｖ１）または低位駆動電圧（Ｖ０）を選択的に出力する出力部（２２）と、出力部から選択的に出力された高位駆動電圧または低位駆動電圧と共通電極（ＣＥ）に供給された電圧との電位差に応じて液晶（ＬＣ）を駆動する画素部（２３）とを備えることを特徴とする液晶表示装置を提供する。
【０００８】
本発明は、上記液晶表示装置において、保持部は、ゲート端子が行走査線に接続され、ドレイン端子が列データ線に接続された第１トランジスタ（２４）と、入力端子が第１トランジスタのソース端子に接続された第１インバータ（２５）とを備え、出力部は、ゲート端子が共通信号線に接続され、ドレイン端子が第１インバータの出力端子に接続された第２トランジスタ（２６）と、入力端子が第２トランジスタのソース端子に接続され、出力端子が画素電極に接続され、高位電源電圧として高位駆動電圧が供給され、低位電源電圧として低位駆動電圧が供給される第２インバータ（２７）とを備えることが好ましい。
【発明の効果】
【０００９】
本発明の液晶表示装置によれば、接地電位と電源電圧との間の電圧を画素駆動電圧として画素に供給することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る液晶表示装置の全体構成を示す図である。
【図２】画素回路の一回路構成を示す図である。
【図３】本発明の第１実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートである。
【図４】図３（ｂ），（ｃ），（ｄ），（ｅ）の詳細なタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１２】
（第１実施形態）
図１を参照して、本発明の第１実施形態に係る液晶表示装置の構成を説明する。図１において、液晶表示装置は、表示部１１、水平走査回路１２、垂直走査回路１３、トリガパルス発生回路１４ならびに画素駆動電圧供給回路１５を備える。
【００１３】
表示部１１は、ｊ本の列データ線Ｄ１〜Ｄｊとｋ本の行走査線Ｇ１〜Ｇｋとの各交差部にマトリクス状に配置された複数（ｊ×ｋ個）の画素回路１６を備える。表示部１１に表示するための映像信号の各フレームは、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成されている。各画素回路１６は、1フレームの画像を表示すべき階調に応じたデジタル信号であるサブフレームデータの組み合わせで画像を表示する。
【００１４】
水平走査回路１２には、列データ線Ｄ１〜Ｄｊが接続されている。水平走査回路１２は、画素回路１６のそれぞれに対するサブフレーム単位の１ビットのサブフレームデータを、列データ線Ｄ１〜Ｄｊに順次、１水平走査期間単位で出力する。
【００１５】
垂直走査回路１３には、行走査線Ｇ１〜Ｇｋが接続されている。垂直走査回路１３は、行走査線Ｇ１〜Ｇｋに対して、例えば行走査線Ｇ１からＧｋに順次行選択信号を１水平走査期間単位で供給する。
【００１６】
トリガパルス発生回路１４は、表示部１１内の全画素回路１６に同時に、共通信号線ＴＲＧ（※図1に図示なし）を介して読み出し（表示）のためのトリガパルスを供給する。
【００１７】
画素駆動電圧供給回路１５は、接地電圧と電源電圧との間で任意に設定される高位駆動電圧（Ｖ１）と低位駆動電圧（Ｖ０）を画素回路１６に供給する。高位駆動電圧（Ｖ１）と低位駆動電圧（Ｖ０）とは、装置で使用している高位電源電圧をＶＤＤ、低位電源電圧を接地電位（０Ｖ）とすると、以下のような範囲で任意に設定される。
【００１８】
（数１）
ＶＤＤ≧Ｖ１＞Ｖ０≧０
図２に示す画素回路１６を、マトリックス状に配置された複数の画素回路１６の代表としてその構成を説明する。図２に示す画素回路１６は、列データ線Ｄ１〜Ｄｊのうちの任意の１本の列データ線Ｄと、行走査線Ｇ１〜Ｇｋのうちの任意の１本の行走査線Ｇとの交差部に配置された一画素回路とする。画素回路１６は、保持部２１、出力部２２ならびに画素部２３を備える。
【００１９】
保持部２１は、行走査線Ｇを介して供給された行選択信号に応じて、列データ線Ｄを介して供給されたサブフレームデータを選択的に取り込んで保持し、保持したサブフレームデータを反転して出力する。保持部２１は、ゲート回路２４と第１インバータ２５とを備える。ゲート回路２４は、第１トランジスタ２４で構成される。第１トランジスタ２４は、ゲート端子が行走査線Ｇに接続され、ドレイン端子が列データ線Ｄに接続される。第１インバータ２５は、入力端子が第１トランジスタのソース端子に接続される。
【００２０】
出力部２２は、共通信号線ＴＲＧを介して供給されたトリガパルスに応じて、保持部２１から反転されて出力されたサブフレームデータを選択的に取り込み保持する。出力部２２は、保持したサブフレームデータの論理値に応じて、接地電位と電源電圧との間で任意に設定される高位駆動電圧（Ｖ１）または低位駆動電圧（Ｖ０）を選択的に出力する。
【００２１】
出力部２２は、ゲート回路２６と第２インバータ２７を備える。ゲート回路２６は、第２トランジスタ２６で構成される。第２トランジスタ２６は、ゲート端子が共通信号線ＴＲＧに接続され、ドレイン端子が第１インバータ２５の出力端子に接続される。
【００２２】
第２インバータ２７は、保持部２１で保持されて反転出力されたサブフレームデータに応じて、画素駆動電圧供給回路１５から供給される高位駆動電圧（Ｖ１）または低位駆動電圧（Ｖ０）を選択的に出力する。第２インバータ２７は、ＣＭＯＳインバータで構成される。ＣＭＯＳインバータは、ｐチャネルのＭＯＳトランジスタ２８とｎチャネルのＭＯＳトランジスタ２９とで構成される。
【００２３】
ＭＯＳトランジスタ２８は、ゲート端子が第２トランジスタ２６のソース端子に接続される。ＭＯＳトランジスタ２８は、ソース端子が画素駆動電圧供給回路１５に接続され、ソース端子に高位駆動電位（Ｖ１）が供給される。ＭＯＳトランジスタ２８は、基板電位として電源電圧（ＶＤＤ）が与えられる。
【００２４】
ＭＯＳトランジスタ２９は、ゲート端子が第２トランジスタ２６のソース端子に接続される。ＭＯＳトランジスタ２９は、ソース端子が画素駆動電圧供給回路１５に接続され、ソース端子に低位駆動電位（Ｖ０）が供給される。ＭＯＳトランジスタ２９は、基板電位として接地電位が与えられる。
【００２５】
ゲート回路２４，２６を構成する第１，第２トランジスタ２４，２６としては、一例としていずれもｎチャネルのＭＯＳトランジスタが使用可能である。第１インバータ２５としては、互いのドレイン端子同士、ゲート端子同士が接続されたｐチャネルのＭＯＳトランジスタとｎチャネルのＭＯＳトランジスタからなるＣＭＯＳインバータが使用可能である。
【００２６】
画素部２３は、サブフレーム毎に、出力部２２から出力されたサブフレームデータに応じて階調表示を行う。画素部２３は、第２インバータ２７の出力端子に接続された画素電極ＰＥと、画素電極ＰＥに離間して対向配置された共通電極ＣＥと、液晶ＬＣとを備える。液晶ＬＣは、画素電極ＰＥと共通電極ＣＥとの間に充填封止される。
【００２７】
次に、第１実施形態に係る液晶表示装置の画素回路１６の書き込み及び読み出し（表示）を含む駆動方法の一例を、図３ならびに図４のタイミングチャートを参照して説明する。図３（ａ）の上部に付されたＢ０，Ｂ１，Ｂ２，Ｂ３はサブフレームをそれぞれ示し、４つのサブフレームＢ０，Ｂ１，Ｂ２，Ｂ３により１フレームが構成される。それぞれのサブフレームＢ０，Ｂ１，Ｂ２，Ｂ３は、それぞれ前半部のサブフレーム（ｂＢ０，ｂＢ１，ｂＢ２，ｂＢ３）と、後半部のサブフレーム（ｎＢ０，ｎＢ１，ｎＢ２，ｎＢ３）とに分かれる。前半部と後半部との期間は、同一である。
【００２８】
図３（ａ）は、表示部１１内の全画素回路１６に対する書き込みと読み出し（表示）を模式的に示しており、斜線部分が書き込みを示し、斜線部分の下の横線部分が読み出し（表示）を示す。図３（ａ）の横線部分に付されたＴｂＢ０、ＴｂＢ１、ＴｂＢ２、ＴｂＢ３は、サブフレームｂＢ０，ｂＢ１，ｂＢ２，ｂＢ３の表示期間をそれぞれ示す。図３（ａ）の横線部分に付されたＴｎＢ０、ＴｎＢ１、ＴｎＢ２、ＴｎＢ３は、サブフレームｎＢ０，ｎＢ１，ｎＢ２，ｎＢ３の表示期間をそれぞれ示す。
【００２９】
サブフレームＢ０における書き込みについて説明する。サブフレームＢ０の書き込みは、先ず前半部のサブフレームｂＢ０で行われた後、続いて後半部のサブフレームｎＢ０で行われる。前半部のサブフレームｂＢ０では、例えば、画素部２３の画素電極ＰＥに高位駆動電圧（Ｖ１）を出力する場合には、図４（ａ）に示すタイミングとなる。すなわち、図４の時刻ｔ１〜ｔ４において、列データ線Ｄに対して水平走査回路１２から１ビットのサブフレームデータとしてハイレベル（ＶＤＤ）が供給される。このとき、画素回路１６と同じ１行の他の画素回路１６にそれぞれ接続された列データ線にも上記同サブフレームデータが供給される。
【００３０】
その状態で、図３（ｃ）ならびに図４（ｂ）に示すように、時刻ｔ１の直後の時刻ｔ２から時刻ｔ４の直前の時刻ｔ３までの期間、垂直走査回路１３から行走査線Ｇを介してハイレベル（ＶＤＤ）の行選択信号が出力される。この行選択信号は、画素回路１６を含む１行のｊ個の画素回路１６に供給されてそれらの画素回路１６が選択される。
【００３１】
これにより、画素回路１６において第１トランジスタ２４がオン状態となる。列データ線Ｄから供給されたハイレベルのサブフレームデータは、第１トランジスタ２４を介して第１インバータ２５の入力端子に与えられる。第１インバータ２５は、ハイレベルのサブフレームデータを反転出力する。ハイレベルのサブフレームデータは、行選択信号が時刻ｔ３でハイレベルからローレベルに移行して第１トランジスタ２４がオフ状態になると、保持部２１で保持される。
【００３２】
上記書き込み動作を表示部１１を構成するすべての画素回路１６に対して行うことで、サブフレームｂＢ０に応じたサブフレームデータが画素回路１６に書き込まれて保持される。
【００３３】
なお、画素部２３の画素電極ＰＥに低位駆動電圧（Ｖ０）を出力する場合には、図４の時刻ｔ１〜ｔ４において、列データ線Ｄに対して水平走査回路１２からローレベル（接地電位）が供給される。これにより、ローレベルのサブフレームデータが、保持部２１で保持される。
【００３４】
次に、読み出し（表示）動作へ移行する。図３（ｄ）ならびに図４（ｃ）に示すように、全画素回路１６への書き込み終了後に時刻ｔ５において共通信号線ＴＲＧを介してハイレベルのトリガパルスが出力される。このトリガパルスは、画素回路１６の第２トランジスタ２６に供給され、第２トランジスタ２６はオン状態となる。これにより、保持部２１に保持されたサブフレームデータは、第１インバータ２５で反転されて出力部２２に取り込まれる。
【００３５】
出力部２２に取り込まれたサブフレームデータは、第２トランジスタ２６を介して第２インバータ２７に入力される。第２インバータ２７は、入力されたサブフレームデータのレベル（論理値）に応じて、高位駆動電圧（Ｖ１）または低位駆動電圧（Ｖ０）を選択的に出力する。
【００３６】
すなわち、第２インバータ２７は、ローレベル（接地電位）のサブフレームデータが入力されると、高位駆動電圧（Ｖ１）を出力する。これにより、画素電極ＰＥに印加される電圧は、図４（ｄ）に示すように、低位駆動電圧（Ｖ０）から高位駆動電圧（Ｖ１）に移行する。一方、第２インバータ２７は、ハイレベル（ＶＤＤ）のサブフレームデータが入力されると、低位駆動電圧（Ｖ０）を出力する。第２インバータ２７から出力された低位駆動電圧（Ｖ０）は、画素部２３の画素電極ＰＥに印加される。
【００３７】
出力部２２に出力されたサブフレームデータは、トリガパルスが時刻ｔ６においてローレベルに移行して第２トランジスタ２６がオフ状態になると、出力部２２で保持される。  画素部２３の画素電極ＰＥの電圧は、列データ線Ｄを介して供給されるサブフレームデータがハイレベルのときは図３（ｅ）に示すように高位駆動電圧（Ｖ１）となる。一方、画素電極ＰＥの電圧は、列データ線Ｄを介して供給されるサブフレームデータがローレベルのときは図３（ｆ）に示すように低位駆動電圧（Ｖ０）となる。
【００３８】
一方、画素部２３の共通電極ＣＥには、サブフレーム期間毎に反転する共通電極電圧ＶＣが印加される。この共通電極電圧ＶＣは、図３（ｇ）に示すように、サブフレームｂＢ０の表示期間（図３（ａ）のＴｂＢ０で示す横線部分の期間）はローレベルの電圧ｅである。この電圧ｅは、０Ｖ未満のマイナスの電圧であり、絶対値がＶ０よりも小さい。電圧ｅは、例えば液晶ＬＣの閾値電圧をＶｔｔ（＞０）としたとき、−Ｖｔｔである。
【００３９】
画素部２３は、液晶ＬＣにかかる画素電極ＰＥの電圧と共通電極ＣＥの共通電極電圧ＶＣとの電位差の絶対値に応じた階調で表示を行う。ここで、液晶ＬＣに印加される電圧は、サブフレームデータがハイレベルであるときは、図３（ｈ）に示す正の大きな電圧Ｖ１ｂ０（＝Ｖ１−ｅ）となる。一方、サブフレームデータがローレベルであるときは、液晶ＬＣに印加される電圧は、図３（ｉ）に示す正の小さな電圧Ｖ０ｂ０（＝Ｖ０−ｅ）となる。これにより、サブフレームｂＢ０では、サブフレームデータがハイレベルである画素回路１６は白を表示し、サブフレームデータがローレベルである画素回路１６は黒を表示する。
【００４０】
このようにして、サブフレームｂＢ０の書き込みと読み出し（表示）が終了すると、図３（ａ）に模式的に示すように、続いてサブフレームｎＢ０の書き込みと読み出し（表示）とが順次行われる。サブフレームｎＢ０の書き込みは、図３（ｄ）ならびに図４（ｃ）に示す共通信号線ＴＲＧのトリガパルスがハイレベルからローレベルに移行した後に行われる。サブフレームｎＢ０の書き込みは、先に書き込まれたサブフレームｂＢ０の表示時間ＴｂＢ０内で行われる。
【００４１】
サブフレームｎＢ０の各画素回路１６に書き込まれるサブフレームデータは、直前のサブフレームｂＢ０で同一の画素回路１６に書き込まれたサブフレームデータと逆レベルのデータとなる。すなわち、画素回路１６に書き込まれたサブフレームｂＢ０のサブフレームデータがハイレベルである場合には、同じ画素回路１６に書き込まれるサブフレームｎＢ０のサブフレームデータはローレベルとなる。
【００４２】
一方、画素回路１６に書き込まれたサブフレームｂＢ０のサブフレームデータがローレベルである場合には、同じ画素回路１６に書き込まれるサブフレームｎＢ０のサブフレームデータはハイレベルとなる。
【００４３】
画素回路１６のサブフレームｎＢ０の書き込み動作は、サブフレームｂＢ０の書き込み動作と同様である。書き込み動作は、表示部１１を構成する全ての画素回路１６に対してサブフレームｎＢＯの対応するサブフレームデータが書き込まれる。図３（ａ）におけるサブフレームｎＢ０の斜線部分が書き込みを示している。
【００４４】
次に、読み出し（表示）動作へ移行する。図３（ｄ）ならびに図４（ｃ）に示すように、全画素回路１６への書き込み終了後に時刻ｔ５において共通信号線ＴＲＧを介してハイレベルのトリガパルスが出力される。このトリガパルスは、画素回路１６の第２トランジスタ２６に供給され、第２トランジスタ２６はオン状態となる。これにより、保持部２１に保持されていたサブフレームデータは、第１インバータ２５で反転されて出力部２２に取り込まれる。
【００４５】
出力部２２に取り込まれたサブフレームデータは、第２トランジスタ２６を介して第２インバータ２７に入力される。第２インバータ２７は、入力されたサブフレームデータのレベルに応じて、高位駆動電圧（Ｖ１）または低位駆動電圧（Ｖ０）を選択的に出力する。すなわち、第２インバータ２７は、ローレベル（接地電位）のサブフレームデータが入力されると、高位駆動電圧（Ｖ１）を出力する。これにより、画素電極ＰＥに印加される電圧は、図４（ｄ）に示すように、低位駆動電圧（Ｖ０）から高位駆動電圧（Ｖ１）に移行する。
【００４６】
一方、第２インバータ２７は、ハイレベル（ＶＤＤ）のサブフレームデータが入力されると、低位駆動電圧（Ｖ０）を出力する。第２インバータ２７から出力された低位駆動電圧（Ｖ０）は、画素部２３の画素電極ＰＥに印加される。
【００４７】
出力部２２に出力されたサブフレームデータは、トリガパルスが時刻ｔ６においてローレベルに移行して第２トランジスタ２６がオフ状態になると、出力部２２で保持される。
【００４８】
画素部２３の画素電極ＰＥの電圧は、列データ線Ｄを介して供給されるサブフレームデータがローレベルのときは図３（ｅ）に示すように低位駆動電圧（Ｖ０）となる。一方、画素電極ＰＥの電圧は、列データ線Ｄを介して供給されるサブフレームデータがハイレベルのときは図３（ｆ）に示すように高位駆動電圧（Ｖ１）となる。
【００４９】
一方、画素部２３の共通電極ＣＥには、サブフレーム期間毎に反転する共通電極電圧ＶＣが印加される。この共通電極電圧ＶＣは、図３（ｇ）に示すように、サブフレームｎＢ０の表示期間（図３（ａ）のＴｎＢ０で示す横線部分の期間）はハイレベルの電圧ｆである。この電圧ｆは、Ｖ１よりも大きな所定の電圧であり、例えば液晶ＬＣの飽和電圧Ｖｓａｔ（＞０）である。この飽和電圧はＶｓａｔは、上記閾値電圧Ｖｔｔよりも規定電圧（例えばＶ１）高い電圧である。
【００５０】
画素部２３の液晶ＬＣに印加される電圧は、ローレベルのサブフレームデータが書き込まれた場合には、図３（ｈ）に示す負の大きな電圧Ｖ１ｎｂ０（＝Ｖ０−ｆ）となる。一方、液晶ＬＣに印加される電圧は、ハイレベルのサブフレームデータが書き込まれた場合には、図３（ｉ）に示す負の小さな電圧Ｖ０ｎｂ０（＝Ｖ１−ｆ）となる。これにより、サブフレームｎＢ０では、サブフレームデータがハイレベルである画素回路１６は黒を表示し、サブフレームデータがローレベルである画素回路１６は白を表示する。
【００５１】
サブフレームｂＢ０でハイレベルのサブフレームデータが書き込まれた画素回路１６では、サブフレームｎＢ０ではローレベルのサブフレームデータが書き込まれる。また、サブフレームｎＢ０では、サブフレームｂＢ０に対して共通電極電圧ＶＣの極性が反転する。これにより、液晶ＬＣに印加される電位差は、いずれの場合も大きくなり、サブフレームＢ０のどちらの表示期間ＴｂＢ０，ＴｎＢ０でも白を表示する。
【００５２】
一方、サブフレームｂＢ０でローレベルのサブフレームデータが書き込まれた画素回路１６では、サブフレームｎＢ０ではハイレベルのサブフレームデータが書き込まれる。また、サブフレームｎＢ０では、サブフレームｂＢ０に対して共通電極電圧ＶＣの極性が反転する。これにより、液晶ＬＣに印加される電位差は、いずれの場合も小さくなり、サブフレームＢ０のどちらの表示期間ＴｂＢ０，ＴｎＢ０でも黒を表示する。
【００５３】
また、液晶ＬＣに印加される電圧の極性は、図３（ｈ）ならびに同図（ｉ）に示すように、サブフレームｂＢ０とサブフレームｎＢ０とで反転する。これにより、サブフレームＢ０では画素部２３は交流駆動され、画素部２３の焼き付きを抑制することができる。
【００５４】
サブフレームＢ０の書き込み動作ならびに読み出し動作が終了すると、続いて、図３（ａ）に示したサブフレームＢ１，Ｂ２，Ｂ３，…の順で、サブフレームＢ０と同様にして書き込み動作ならびに読み出し（表示）動作が行われる。サブフレームＢ１，Ｂ２，Ｂ３，…の書き込みは、先のサブフレームＢ０，Ｂ１，Ｂ２，…の表示期間ＴｎＢ０，ＴｎＢ１，ＴｎＢ２，…内で行われる。これにより、１フレームの画像が表示される。
【００５５】
サブフレームＢ０，Ｂ１，Ｂ２，Ｂ３の書き込み時間はそれぞれ同じである。これに対し、サブフレームＢ０，Ｂ１，Ｂ２，Ｂ３毎の表示期間（ＴｂＢ０＋ＴｎＢ０）、（ＴｂＢ１＋ＴｎＢ１）、（ＴｂＢ２＋ＴｎＢ２）、（ＴｂＢ３＋ＴｎＢ３）は、異なっている。例えば、(TbB0+TnB0)：(TbB1+TnB1)：(TbB2+TnB2)：(TbB3+TnB3)＝１：２：４：８となっている。これにより、各サブフレームＢ０，Ｂ１，Ｂ２，Ｂ３のサブフレームデータの値を変えることで、４ビットのＰＷＭ方式での階調表現が可能となる。すなわち、液晶表示装置は、１フレーム期間内の４つのサブフレームＢ０，Ｂ１，Ｂ２，Ｂ３の組み合わせによって所望の階調表示を行うことができる。
【００５６】
以上説明したように、本第１実施形態によれば、接地電位（０Ｖ）と装置が使用している電源電圧（ＶＤＤ）との間で任意に設定される高位駆動電圧と低位駆動電圧とを画素回路１６に供給することができる。これにより、画素電極ＰＥには、接地電位ならびに電源電圧（ＶＤＤ）とは異なる別の高位駆動電圧ならびに低位駆動電圧を供給することが可能となる。この結果、液晶ＬＣには、発光表示に最適な駆動電圧を供給することができる。
【００５７】
保持部２１は、ゲート回路２４を構成する第１トランジスタと第１インバータ２５との小型で簡単な構成で実現できる。
【００５８】
出力部２２は、ゲート回路２６を構成する第２トランジスタと第２インバータ２７との小型で簡単な構成で実現できる。
【００５９】
なお、本第１実施形態において、ゲート回路２４，２６は、ｎチャネルのＭＯＳトランジスタに代えてｐチャネルのＭＯＳトランジスタで構成することができる。この場合には、行選択信号やトリガパルスは、ｎチャネルのＭＯＳトランジスタを使用した場合と逆極性となる。あるいは、ゲート回路２４，２６は、ｐチャネルのＭＯＳトランジスタとｎチャネルのＭＯＳトランジスタジスタとが並列接続されたトランスファゲートで構成することも可能である。この場合には、保持部２１ならびに出力部２２に取り込まれるサブフレームデータの高位側の電圧を電源電圧（ＶＤＤ）とすることができる。これにより、動作の安定性を向上することができる。
【００６０】
また、画素回路１６に供給する高位駆動電圧（Ｖ１）と低位駆動電圧（Ｖ０）とは、画素駆動電圧供給回路１５から供給することに代えて、液晶表示装置の外部から供給するようにしてもよい。
【００６１】
上記第１実施形態の液晶表示装置は、３板式でカラー画像を表示する例えば投写型表示装置に適用することができる。その場合に、投写型表示装置は、Ｒ（赤色）用の液晶表示装置と、Ｇ（緑色）用の液晶表示装置と、Ｂ（青色）用の液晶表示装置とを備える。投写型表示装置は、各色に対応した液晶表示装置で表示された画像を光学的に合成してカラー表示を行う。
【００６２】
このように、上記第１実施形態の液晶表示装置を投写型表示装置に適用した場合には、各色に対応した液晶表示装置の画素駆動電圧供給回路１５は、それぞれ異なった電圧の高位駆動電圧と低位駆動電圧を出力する。
【００６３】
すなわち、Ｒ用の液晶表示装置の画素回路１６には、高位駆動電圧（Ｖ１Ｒ）と低位駆動電圧（Ｖ０Ｒ）とが供給される。Ｇ用の液晶表示装置の画素回路１６には、高位駆動電圧（Ｖ１Ｇ）と低位駆動電圧（Ｖ０Ｇ）とが供給される。Ｂ用の液晶表示装置の画素回路１６には、高位駆動電圧（Ｖ１Ｂ）と低位駆動電圧（Ｖ０Ｂ）とが供給される。
【００６４】
それぞれの高位駆動電圧ならびに低位駆動電圧は、それぞれの発光波長の液晶を駆動するのに適した値が選択される。一般的には、ＲＧＢの順に高い駆動電圧が必要となる。このため、それぞれの高位駆動電圧の大小関係としては、例えばＶ１Ｒ＞Ｖ１Ｇ＞Ｖ１Ｂとなり、それぞれの低位駆動電圧の大小関係としては、例えばＶ０Ｒ＜Ｖ０Ｇ＜Ｖ０Ｂとなる。
【００６５】
この結果、Ｒ用、Ｇ用、Ｂ用の液晶表示装置のそれぞれの画素回路１６の液晶ＬＣには、それぞれの発光色の波長に応じた最適な駆動電圧を供給することができる。この結果、一律に接地電位と電源電圧（ＶＤＤ）とを供給していた従来の３板式カラー投写型表示装置に比べて、カラー表示のダイナミックレンジを向上することができる。
【符号の説明】
【００６６】
１１…表示部
１２…水平走査回路
１３…垂直走査回路
１４…トリガパルス発生回路
１５…画素駆動電圧供給回路
１６…画素回路
２１…保持部
２２…出力部
２３…画素部
２４，２６…ゲート回路
２４…第１トランジスタ
２５…第１インバータ
２６…第２トランジスタ
２７…第２インバータ
２８，２９…ＭＯＳトランジスタ
Ｂ０，Ｂ１，Ｂ２，Ｂ３…サブフレーム
ＣＥ…共通電極
Ｄ…列データ線
Ｇ…行走査線
ＬＣ…液晶
ＰＥ…画素電極
ＴＲＧ…共通信号線
【図１】
2014021302.tif 000003
【図２】
2014021302.tif 000004
【図３】
2014021302.tif 000005
【図４】
2014021302.tif 000006