(57)【要約】【課題】オフ時に酸化膜に印加される電界を緩和できる炭化珪素ＭＯＳＦＥＴを提供する。【解決手段】炭化珪素ＭＯＳＦＥＴにおいて、ＪＦＥＴ領域のゲート酸化膜直下全面に電界緩和領域を備え、電界緩和領域はウェル領域より浅く形成し、電界緩和領域内の不純物濃度は、ウェル領域内で、電界緩和領域より浅い領域内の不純物濃度より高く設定する。【選択図】      図１
2014017376.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板上に設けられた第１の導電型の炭化珪素ドリフト層の表層部に、互いに間隔をあけて形成された第２の導電型の複数のウェル領域と、
前記ウェル領域内に形成された第１の導電型のソース領域と、
前記ドリフト層および前記ウェル領域の表面に形成されるゲート絶縁膜と、
隣り合う前記ウェル領域の間の、前記ゲート絶縁膜直下の前記ドリフト層の表層部全面に形成された、前記隣り合う前記ウェル領域に隣接する第２の導電型の電界緩和領域と、
前記ソース領域の表面の一部に形成されたソース電極と、
前記ゲート絶縁膜の表面に、前記電界緩和領域と、前記ウェル領域と、前記ソース領域の端部と、対向するように形成されたゲート電極と、
を備え、
前記電界緩和領域の深さが前記ウェル領域よりも浅く、かつ、前記電界緩和領域の不純物濃度が、前記電界緩和領域の深さより浅い領域にある前記ウェル領域の不純物濃度より高い、
炭化珪素半導体装置。
【請求項２】
前記ウェル領域の不純物濃度が、表面から浅い領域では、表面から深い領域の不純物濃度より低いこと、
を特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ウェル領域の不純物濃度が、１×１０１５〜１×１０１９ｃｍ−３の範囲であること、
を特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記電界緩和領域の不純物濃度が１×１０１６〜１×１０２０ｃｍ−３の範囲であること、
を特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
前記電界緩和領域の深さが０．０１〜２μｍの範囲であること、
を特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項６】
前記ウェル領域の表層部に第１の導電型の蓄積型チャネル領域を設け、蓄積型ＭＯＳＦＥＴとしたこと、
を特徴とする請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記ウェル領域内に形成され、前記ソース領域と隣接する第２の導電型のウェルコンタクト領域を備え、
前記ソース電極は、前記ウェルコンタクト領域の表面にも形成された、
ｎチャネル炭化珪素ＭＯＳＦＥＴであること、
を特徴とする請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
炭化珪素基板上に、炭化珪素からなる第１の導電型のドリフト層を成長させる第１の工程と、
前記ドリフト層の表面に注入マスクを形成する第２の工程と、
前記ドリフト層に第２の導電型である不純物イオンを注入する第３の工程と、
を備え、
前記第３の工程は、表面に前記注入マスクが形成されていない前記ドリフト層の領域に注入して複数のウェル領域を形成すると同時に、表面に前記注入マスクが形成されている前記ドリフト層の領域に前記注入マスクを介してスルー注入することによって電界緩和領域を形成すること、
を特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
従来の炭化珪素であるＳｉＣ（Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ）を用いたパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）は、オフ時にウェル領域とドリフト層領域の間に空乏層が拡がることでオン電流が遮断されるが、従来構造ではドリフト層領域内の隣り合うウェル領域間であるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）領域の直上に位置するゲート絶縁膜に高電界が印加される。この状態が長時間続くと、ゲート絶縁膜が絶縁破壊する可能性があるため、ゲート絶縁膜信頼性を向上する必要がある。そこで、ＪＦＥＴ領域のゲート絶縁膜下に電界緩和領域を設け、オフ時にゲート絶縁膜に印加される電界を緩和する手法が提案されている（例えば、特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０６０９３０号公報
【特許文献２】特開２０１１−２１１０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のパワーＭＯＳＦＥＴは、ＪＦＥＴ領域に設けられた電界緩和領域とウェル領域とが分離しており、ゲート絶縁膜直下にドリフト層が形成されている領域が存在するため、ゲート絶縁膜に局所的に高電界が印加され、絶縁破壊を引き起こす可能性がある。
【０００５】
この発明は、上述のような問題を解決するためになされたもので、素子の信頼性を向上できる炭化珪素半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る炭化珪素半導体装置においては、ＪＦＥＴ領域のゲート絶縁膜直下全面に電界緩和領域を備えたものである。
【発明の効果】
【０００７】
電界緩和領域をＪＦＥＴ領域内のゲート絶縁膜直下全面に設けることにより、ＭＯＳＦＥＴのオフ時において、ゲート絶縁膜に印加される電界が緩和され、長期信頼性が向上する。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１における炭化珪素半導体装置を示す断面図である。
【図２】この発明の実施の形態１における炭化珪素半導体装置の一部の上面図である。
【図３】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図４】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図５】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図６】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図７】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図８】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図９】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図１０】この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【図１１】この発明の実施の形態１における炭化珪素半導体装置の電界緩和領域とドリフト層のｐｎ接合から電界緩和領域へ伸びる空乏層幅とｐ型不純物濃度の関係を示す図である。
【図１２】この発明の実施の形態２における炭化珪素半導体装置のｐ型ウェル内の不純物濃度プロファイルを示す断面図である。
【図１３】この発明の実施の形態３における炭化珪素半導体装置を示す断面図である。
【図１４】この発明の実施の形態３における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
まず、この発明の実施の形態１における炭化珪素半導体装置の構成を説明する。図１は、この発明の実施の形態１における炭化珪素半導体装置を示す断面図である。図２は、前記半導体装置の一部を上から見た図である。ここでは、炭化珪素半導体装置の一例として、ｎチャネル炭化珪素ＭＯＳＦＥＴについて説明する。
【００１０】
図１および図２において、ｎ型（第１導電型）で低抵抗の炭化珪素基板１の一方の面上に、ｎ型（第１導電型）の炭化珪素からなるドリフト層２が形成されている。ドリフト層２の表面側には、間隔をあけて複数のｐ型（第２導電型）のウェル領域３が形成されており、隣り合うウェル領域３に隣接して（隣り合い、かつ接して）、後述のゲート絶縁膜６直下のＪＦＥＴ領域全面にｐ型（第２導電型）の電界緩和領域１０が形成されている。さらに、ウェル領域３の表面側には、ｎ型（第１導電型）のソース領域４が、ウェル領域３よりも浅く形成されている。そして、ソース領域４に隣接して、ｐ型（第２導電型）のウェルコンタクト用領域５が形成されている。
【００１１】
また、ウェル領域３、ソース領域４およびウェルコンタクト用領域５を含むドリフト層２の表面には、ソース領域４の一部およびウェルコンタクト用領域５を除き、ゲート絶縁膜６が形成されている。さらに、ゲート絶縁膜６上で、電界緩和領域１０と、ウェル領域３と、ソース領域４の端部領域と対向する部位には、ゲート電極７が形成されている。そして、ソース領域４の表面の一部からウェルコンタクト用領域５の表面にまたがるようにソース電極８が形成され、炭化珪素基板１の他方の面上にはドレイン電極９が形成されている。
【００１２】
なお、本実施の形態では図２のように格子状に並べられたウェル領域３を多数配置している場合を例に説明しているが（図２は格子状に並べられた多数のウェル領域３のうちの一部である４個のウェル領域３の部分だけを図示している）、そのウェル領域３の配置の仕方については、格子状に限定されるものではなく、例えばハニカム状等であってもよいし、千鳥配置等であってもよいし、並び方が異なっても同様の効果を奏するのは言うまでもない。
【００１３】
また、図２に示されるように隣り合うウェル領域３の間の、ゲート絶縁膜６直下のドリフト層２の表層部全面に、ウェル領域３に隣接して電界緩和領域１０が設けられ、つまり、ゲート絶縁膜６直下のＪＦＥＴ領域全面に電界緩和領域１０が形成されている。
【００１４】
次に、この発明の実施の形態１における炭化珪素半導体装置の製造方法について説明する。図３〜図１０は、それぞれ、この発明の実施の形態１における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。
【００１５】
まず、一方の面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型（第１導電型）で低抵抗の炭化珪素基板１を準備する。そして、図３に示すように、炭化珪素基板１の一方の面の（０００１）面上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いたエピタキシャル成長により、１〜１００μｍの厚さのｎ型（第１導電型）の炭化珪素からなるドリフト層２を形成する。ドリフト層２のｎ型不純物濃度は、例えば、１×１０１５〜１×１０１８ｃｍ−３であればよい。
【００１６】
次に、ドリフト層２の表面にレジストによって注入マスク（図示せず）を形成し、ドリフト層２の表面側から、ｐ型（第２導電型）の不純物をイオン注入する。これにより、ｎ型のドリフト層２にｐ型（第２導電型）のウェル領域３が形成される。レジストを除去した後の断面図を図４に示す。
【００１７】
このとき、イオン注入するｐ型（第２導電型）の不純物は例えばアルミニウムやホウ素、ガリウムであって、イオン注入する不純物濃度は１×１０１５〜１×１０１９ｃｍ−３の範囲とする。また、ｐ型（第２導電型）の不純物のイオン注入の深さは、ドリフト層２の厚さを超えない０．５〜３μｍ程度とする。
【００１８】
次に、ドリフト層２の表面にレジストによって注入マスクを形成し、ドリフト層２の表面側から、ｎ型（第１導電型）の不純物をイオン注入する。これにより、ウェル領域３の表面側に、ｎ型（第１導電型）のソース領域４がウェル領域３よりも浅く形成される。その後、レジストを除去する。
【００１９】
このとき、イオン注入するｎ型（第１導電型）の不純物は例えば窒素やリン、ヒ素であって、イオン注入する不純物濃度は１×１０１８〜１×１０２０ｃｍ−３の範囲とする。
また、ｎ型（第１導電型）の不純物のイオン注入の深さは、０．１〜２μｍ程度で、ウェル領域３の厚さより浅いものとする。
【００２０】
次に、ドリフト層２の表面にレジストによって注入マスクを形成し、ドリフト層２の表面側から、ｐ型（第２導電型）の不純物をイオン注入する。これにより、ウェル領域３の表面側に、ソース領域４に隣接して、ｐ型（第２導電型）のウェルコンタクト用領域５が形成される。レジストを除去した後の断面図を図５に示す。
【００２１】
このとき、イオン注入するｐ型（第２導電型）の不純物は例えばアルミニウムやホウ素、ガリウムであって、イオン注入する不純物濃度は１×１０１９〜１×１０２１ｃｍ−３の範囲とする。また、ｐ型（第２導電型）の不純物のイオン注入の深さは、０．１〜２μｍ程度で、ウェル領域３の厚さより浅いものとする。
【００２２】
次に、ドリフト層２の表面にレジストによって注入マスクを形成し、ドリフト層２の表面側から、ｐ型（第２導電型）の不純物をイオン注入する。これにより、隣り合うウェル領域３に隣接して、ｐ型（第２導電型）の電界緩和領域１０が形成される。レジストを除去した後の断面図を図６に示す。また、このとき上から見た図が図２で示され、図２の一点鎖線（Ｉ−Ｉ）における断面図が図６に相当する。実際のＭＯＳＦＥＴ素子は、図２のようにウェル領域３が複数形成された構造を有する。図２中において上面からみた電界緩和領域１０で示される領域がＪＦＥＴ領域であり、本実施の発明ではＪＦＥＴ領域全面に電界緩和領域１０が形成されている。
【００２３】
電界緩和領域１０を形成するためにイオン注入するｐ型（第２導電型）の不純物は例えばアルミニウムやホウ素、ガリウムであって、イオン注入する不純物濃度は１×１０１６〜１×１０２０ｃｍ−３の範囲とし、電界緩和領域１０の不純物濃度が、電界緩和領域１０の深さより浅い領域にあるウェル領域３の不純物濃度よりも高くなるようにイオン注入する。すなわち、電界緩和領域１０の不純物濃度は、図６中のウェル領域３において点線で示す電界緩和領域１０より浅い領域３ａ内の不純物濃度より高くする。また、電界緩和領域１０のｐ型（第２導電型）の不純物のイオン注入の深さは、０．０１〜２μｍ程度で、ウェル領域３の厚さより浅いものとする。
【００２４】
次に、ドリフト層２、ウェル領域３、ソース領域４、ウェルコンタクト用領域５および電界緩和領域１０が形成された炭化珪素基板１を、熱処理装置によって、例えばアルゴンなどの不活性ガス雰囲気中で、１３００〜２１００℃の範囲で高温アニールを行う。この高温アニールにより、イオン注入されたアルミニウムや窒素などが電気的に活性化される。
【００２５】
次に、７００〜１４００℃の範囲の温度での熱酸化、もしくはＣＶＤ法による積層プロセスにより、ウェル領域３、ソース領域４、ウェルコンタクト用領域５および電界緩和領域１０を含むドリフト層２の表面に、図７に示すようにゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は１０〜２００ｎｍとする。
【００２６】
次に、ゲート絶縁膜６上に、多結晶珪素膜をＣＶＤ法によって形成し、フォトリソグラフィおよびエッチング技術によってパターニングすることによりゲート電極７を形成する。図８に示すように、ゲート電極７は、断面視において一対のソース領域４がそれぞれ両端部に位置するような形状にパターニングされる。
【００２７】
次に、ゲート電極７が形成された部位およびその周囲を残して、ソース領域４の表面の一部からウェルコンタクト用領域５の表面にまたがる部位に形成されているゲート絶縁膜６を除去する。そして、ゲート絶縁膜６を除去することによって表面に露出した、ソース領域４の表面の一部からウェルコンタクト用領域５の表面の一部にまたがる部位に、図９に示すようにソース電極８を形成する。
【００２８】
次に、図１０に示すように、炭化珪素基板１の他方の面上にドレイン電極９を形成する。
【００２９】
これにより、図１に示す炭化珪素半導体装置の形状と同様となる。ソース電極８およびドレイン電極９としては、例えばニッケル、チタン、アルミニウム、モリブデン、クロム、白金、タングステン、タンタル、ニオブ、珪素、炭化チタン、これらの窒化物あるいはこれらの合金が用いられる。
【００３０】
最後に、ソース電極８およびドレイン電極９を、接触している炭化珪素と合金化させるために、温度：９５０〜１０００℃、処理時間：２０〜６０秒、昇温速度：１０〜２５℃／秒で熱処理を行う。以上で、図１に示すこの発明の実施の形態１における炭化珪素半導体装置であるｎチャネルＭＯＳＦＥＴが完成する。
【００３１】
この発明の実施の形態１における炭化珪素半導体装置のドレイン電極９に正電圧を印加して実際に動作させた場合について説明する。チャネルをオフさせた状態では、ソース電極８とドレイン電極９との間は、素子の全領域に渡ってｐｎ接合の逆バイアスによって拡がった空乏層により電気的に絶縁される。その際、空乏層には逆バイアスに相当する高電界が印加されている。また、この時、ゲート電極７とドレイン電極９との間にも逆バイアスとほぼ同じ電圧が印加されていることになる。従来のＭＯＳＦＥＴ構造では、ドリフト層２はゲート絶縁膜６に接するためゲート絶縁膜６にも高電界が印加されることになる。しかし、本実施の形態では、ゲート絶縁膜直下のＪＦＥＴ領域（ウェル領域３に挟まれたドリフト層２の領域）にｐ型の電界緩和領域１０を設けているため、ゲート絶縁膜６への空乏層の拡がり方をｐ型の電界緩和領域１０とドリフト層２のｐｎ接合によって抑制し、ゲート絶縁膜６に高電界が印加されないようにすることができる。
【００３２】
ただし、電界緩和領域１０の厚さには注意が必要である。なぜなら、チャネルをオンさせて、キャリア電子がソースからチャネルを伝導してＪＦＥＴ領域に流れ込む際に、ｐ型の電界緩和領域１０が厚いと、キャリア電子がｐ型領域を通過することになる。その場合、キャリア電子は高いエネルギー障壁を超えることになり、更にｐ型領域中でのキャリアの再結合も起こり得るため、電気伝導が抑制されてオン抵抗が増大してしまう可能性がある。よって、電界緩和領域１０の厚さはウェル領域３よりも薄い必要がある。
【００３３】
電界緩和領域１０の厚さは薄いほどオン抵抗増加を抑制できるため、ソース領域４より薄くしてもよい。
【００３４】
電界緩和領域１０の厚さは薄いほど、オン抵抗増大は抑制できるが、厚さを薄くすると電界緩和効果が小さくなるため、電界緩和領域１０の不純物濃度は、電界緩和領域１０より浅いウェル領域３ａよりも高く設定する。
【００３５】
図１１は、この発明の実施の形態１における炭化珪素半導体装置の電界緩和領域１０とドリフト層２のｐｎ接合から電界緩和領域１０に伸びる空乏層幅ｗｐとｐ型不純物濃度との関係を示す図である。図１１を用いて、電界緩和領域１０の厚さ及び不純物濃度の設定法の一例を説明する。ドレイン・ソース間（ドレイン電極９とソース電極８との間）に電圧ＶＤＳを印加した際の、ｐ側に伸びる空乏層幅ｗｐは式（１）で表わされる。
【００３６】
【数１】
2014017376.tif 000003
【００３７】
ここで、εｓは半導体の誘電率、ε０は真空誘電率、ｑは電荷、ＮＤはドリフト層２のｎ型不純物濃度、ＮＡは電界緩和領域１０のｐ型不純物濃度を表わす。
【００３８】
上記の式（１）を用いて、ＭＯＳＦＥＴのオフ時に電圧ＶＤＳとして１２００Ｖ印加した時に、ドリフト層２のｎ型不純物濃度ＮＤを５×１０１５ｃｍ−３(図１１中の（ａ）)、１×１０１６ｃｍ−３(図１１中の（ｂ）)、２×１０１６ｃｍ−３(図１１中の（ｃ）)とした場合のｐ型電界緩和領域１０に伸びる空乏層幅ｗｐと電界緩和領域におけるｐ型不純物濃度ＮＡの関係を図１１に示す。
【００３９】
電界緩和領域１０の不純物濃度が図１１で示される不純物濃度ＮＡよりも大きければ、ＶＤＳに１２００Ｖ印加してもｐｎ接合から伸びる空乏層はゲート絶縁膜６に到達しないため、ゲート絶縁膜６に電界が印加されない。
【００４０】
例えば、ドリフト層２のｎ型不純物濃度が１×１０１６ｃｍ−３の場合、図１１から明らかなように、電界緩和領域１０の厚さを０．３μｍとすると、ｐ型不純物濃度を４×１０１７ｃｍ−３以上にすればよい。
【００４１】
また、例えば、ドリフト層２のｎ型不純物濃度が１×１０１６ｃｍ−３の場合、電界緩和領域１０のｐ型不純物濃度を４×１０１７ｃｍ−３にすると、厚さはウェル領域３の厚さを超えない範囲で０．３μｍ以上とすればよい。
【００４２】
本実施の形態１では、以上のような構成としたことにより、ＭＯＳＦＥＴのオフ時にゲート絶縁膜６に印加される電界強度を低減し、ゲート絶縁膜６の信頼性を向上するという効果がある。
【００４３】
また、本実施の形態１では、以上のような構成としたことにより、ＭＯＳＦＥＴをオンにしたい時に、ゲート電圧が低い時はＪＦＥＴ領域への電流が流れにくいため、閾値電圧を高くする効果もある。
【００４４】
また、本実施の形態では上記（１）式により、電界緩和領域１０の厚さ及び不純物濃度を設定したが、ＭＯＳＦＥＴ製品を実用化する際には、オフ時に印加される電圧ＶＤＳの仕様に対するドリフト層２の不純物濃度は、高温動作や安全性なども考慮した上で設定されていることや、動作時にウェル領域３からＪＦＥＴ領域へ伸びる空乏層なども絶縁膜印加電界を緩和する効果があることも考慮する余地がある。また、ゲート絶縁膜６に酸化膜を用いる場合、酸化膜の絶縁破壊電界は約１０ＭＶ／ｃｍと比較的高い値を有しているため、絶縁膜に印加される電界はある程度認容される。このため、本実施の形態における図１１で示した空乏層幅ｗｐと不純物濃度ＮＡの関係は、電界緩和効果を十分に得るために最も望ましい範囲ではあるが、上述の理由から、電界緩和領域１０がウェル領域３より浅く形成され、電界緩和領域１０の不純物濃度が、電界緩和領域１０より浅いウェル領域３内の不純物濃度より高く設定されていれば、図１１で示した最適な範囲以外でも電界緩和効果が得られることがあるため、その範囲であってもよい。
【００４５】
また、本実施の形態で領域３ａの不純物濃度が一定でない場合、電界緩和領域１０の不純物濃度は、少なくとも領域３ａの再表面の不純物濃度より高ければよい。
【００４６】
あるいは、領域３ａの平均的な不純物濃度より高ければさらによい。
【００４７】
もしくは、領域３ａの最も高い不純物濃度より高ければさらに一層よい。この場合、電界緩和効果は最も高くなる。
【００４８】
尚、本実施の形態におけるＪＦＥＴ領域の電界緩和領域１０より深い部分に、ドリフト層２のｎ型（第１導電型）の不純物濃度より高い、ｎ型（第１導電型）不純物濃度を有する領域を設け、オン時に流れる電流を拡散してもよい。こうすることによって、ゲート絶縁膜６の電界を電界緩和領域１０によって低減しながら、ＭＯＳＦＥＴがオンの時のオン抵抗の増加を抑制することができる。
【００４９】
本実施の形態では、炭化珪素基板１の面方位を（０００１）としたが、（０００−１）や（１１−２０）としてもよい。
【００５０】
また、炭化珪素基板１はオフ角を有していてもよいし、有していなくてもよい。
【００５１】
尚、本実施の形態ではｎチャネルＭＯＳＦＥＴを用いた場合について説明したが、第１導電型をｐ型とし第２導電型をｎ型とするｐチャネルＭＯＳＦＥＴとしてもよいし、低抵抗の炭化珪素基板１としてｎ型（第１導電型）に代えてｐ型（第２導電型）としたＩＧＢＴとしてもよい。
【００５２】
また、本実施の形態ではｎチャネルＭＯＳＦＥＴを作製するためのイオン注入をする際、レジストを注入マスクとして用いたが、酸化膜を注入マスクとして用いてもよい。
【００５３】
実施の形態２．
図１２は、本発明の実施の形態２におけるウェル領域３の深さ方向の不純物濃度プロファイルの一例を示す図である。本発明の実施の形態２では図１におけるウェル領域３の不純物濃度を表面から深い領域では高く、浅い領域では低くしたことを特徴とする。それ以外については、実施の形態１と同様である。
【００５４】
図１２に示すとおり、ウェル領域３の表面から０．６μｍの深さのｐ型（第２導電型）不純物濃度は約２×１０１８ｃｍ−３であり、表面から０．２μｍの深さのｐ型（第２導電型）不純物濃度は約６×１０１６ｃｍ−３である。
【００５５】
本実施の形態では、ゲート絶縁膜６と接する領域でウェル領域３の不純物濃度が低いため、ＭＯＳＦＥＴオン時のチャネルは表面からより深い位置に形成され、ほとんどのキャリア電子が電界緩和領域１０を通らずにｎ型のソース領域４からｎ型のドリフト層２の領域へ流れる。すなわち、ＪＦＥＴ領域に挿入されたキャリア電子のほとんどはｐ型の電界緩和領域１０よりも下部（深い領域）を通過するので、キャリア電子が高いエネルギー障壁を超える必要がなく、また、ｐ型領域中でのキャリアの再結合が生じないので、電気伝導が抑制されず、オン時の電気伝導を損なわずにオフ時の電界を緩和できるという効果がある。
【００５６】
さらに、ウェル領域３の浅い領域に形成されるチャネルの不純物濃度を低くできるので、不純物散乱による移動度の低下が抑制されるため、チャネル移動度が大きくなり、オン抵抗が低減されるという効果もある。
【００５７】
また、ウェル領域３の深い領域の不純物濃度を高くしておくことによって、パンチスルーによる絶縁破壊を防止し、高耐圧特性を保持できる効果がある。
【００５８】
尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
【００５９】
実施の形態３．
図１３は、本発明の実施の形態３における炭化珪素半導体装置を示す断面図である。本実施の形態は、ウェル領域３の表面にｎ型チャネル領域１１を設け、蓄積型ＭＯＳＦＥＴとしたことを特徴とする。それ以外については、実施の形態１及び２と同様である。
【００６０】
本実施の形態では、蓄積型ＭＯＳＦＥＴを用いているためにチャネルが反転する必要がなく、オン時のチャネル移動度が大幅に大きくなり、オン抵抗がより低減できるという効果がある。
【００６１】
さらに、通常の蓄積型ＭＯＳＦＥＴではチャネルが反転する必要がないため、ゲートに電圧を印加しなくても電流が流れてしまうノーマリ・オン型のＭＯＳＦＥＴとなるが、本実施の形態におけるＭＯＳＦＥＴでは、ｎ型チャネル領域１１とＪＦＥＴ領域のｎ型のドリフト層２の間に電界緩和領域１０が挿入されている。そのため、ゲート電圧が低いところでは電流が流れず、ゲート電圧が高くなって電流が流れ始めるノーマリ・オフ特性が得られるという効果がある。
【００６２】
つまり、オフ時はゲート絶縁膜６の電界を緩和し、オン時のオン抵抗をより低減した、ノーマリ・オフ型のＭＯＳＦＥＴが得られるという効果を奏する。
【００６３】
尚、本発明の実施の形態３では本発明の実施の形態１及び２と相違する部分について説明し、同一または対応する部分についての説明は省略した。
【００６４】
実施の形態４．
図１４は、本発明の実施の形態３における炭化珪素半導体装置の製造方法を説明するための炭化珪素半導体装置の断面図である。本実施の形態は、ウェル領域３と電界緩和領域１０を同時に形成する製造方法を用いたことを特徴とする。それ以外については、実施の形態１、２及び３と同様である。
【００６５】
ｎチャネル型ＭＯＳＦＥＴにおいてｐ型ウェル領域３をイオン注入により形成する際、電界緩和領域１０の上部の注入マスク１２を薄く形成し、ウェル領域３の注入と同時に電界緩和領域１０も注入マスク１２を介してのスルー注入により形成する。
【００６６】
この時、電界緩和領域１０の深さは、注入エネルギーに対して注入マスク１２の厚さを制御することによって、所望の深さに形成することができる。
【００６７】
また、ウェル領域３の表面から浅い領域の不純物濃度を低く、表面から深い領域の不純物濃度を高く設定すれば、電界緩和領域１０の不純物濃度は、ウェル領域３の表面から深い領域の不純物濃度と同じになるので、ウェル領域３の電界緩和領域１０より浅い領域の不純物濃度より高くすることができる。
【００６８】
本実施の形態による製造方法を用いれば、ウェル領域３と電界緩和領域１０のイオン注入を同時に行うことができるほか、電界緩和領域１０の注入マスクの形成や位置合わせも省略できるためプロセスが簡略化、容易化でき、また注入回数の削減によるコスト低下にもつながる。
【００６９】
尚、本発明の実施の形態４では本発明の実施の形態１、２及び３と相違する部分について説明し、同一または対応する部分についての説明は省略した。
【符号の説明】
【００７０】
１  炭化珪素基板
２  ドリフト層
３  ウェル領域
３ａ  領域
４  ソース領域
５  ウェルコンタクト用領域
６  ゲート絶縁膜
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０  電界緩和領域
１１  ｎ型チャネル領域
１２  注入マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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