(57)【要約】【課題】  電源端子の接触テストを誤判定することなく実施する。【解決手段】  半導体装置は、複数の電源端子と、複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、第１内部電源線に接続された第１モニタ端子と、複数の電源端子と第２内部電源線との間にそれぞれ配置され、複数の電源端子から第２内部電源線への整流作用を有する複数の第１整流回路と、第２内部電源線に接続され、複数の第１スイッチを制御するテスト制御回路とを有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数の電源端子と、
前記複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、
前記第１内部電源線に接続された第１モニタ端子と、
前記複数の電源端子と第２内部電源線との間にそれぞれ配置され、前記複数の電源端子から前記第２内部電源線への整流作用を有する複数の第１整流回路と、
前記第２内部電源線に接続され、前記複数の第１スイッチを制御するテスト制御回路と
を備えたことを特徴とする半導体装置。
【請求項２】
前記テスト制御回路は、前記複数の電源端子の各々の接触テストを実施するテスト期間に、前記複数の第１スイッチの１つをオンし、前記複数の第１スイッチの残りをオフすること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
電源端子が前記第１内部電源線に接続され、接地端子が接地線に接続され、前記第１内部電源線に供給される電源電圧に対応する電圧レベルを出力する第１バッファ回路を備え、
前記第１内部電源線は、前記第１バッファ回路の電源端子を介して前記第１モニタ端子に接続されること
を特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１バッファ回路は、入力端子が前記接地線に接続されたインバータであること
を特徴とする請求項３記載の半導体装置。
【請求項５】
複数の接地端子と、
前記複数の接地端子を第１内部接地線にそれぞれ接続する複数の第２スイッチと、
前記第１内部接地線に接続された第２モニタ端子と、
前記複数の接地端子と第２内部接地線との間にそれぞれ配置され、前記第２内部接地線から前記複数の接地端子への整流作用を有する複数の第２整流回路を備え、
前記テスト制御回路は、前記第２内部接地線に接続され、前記複数の接地端子の各々の接触テストを実施する前記テスト期間に、前記複数の第２スイッチの１つをオンし、前記複数の第２スイッチの残りをオフすること
を特徴とする請求項１記載の半導体装置。
【請求項６】
電源端子が前記第２内部電源線に接続され、接地端子が前記第１内部接地線に接続され、前記第１内部接地線に供給される接地電圧に対応する電圧レベルを出力する第２バッファ回路を備え、
前記第１内部接地線は、前記第２バッファ回路の接地端子を介して前記第２モニタ端子に接続されること
を特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２バッファ回路は、入力端子が前記第２内部電源線に接続されたインバータであること
を特徴とする請求項６記載の半導体装置。
【請求項８】
複数の電源端子と、
前記複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、
前記第１内部電源線に接続された第１モニタ端子と、
前記複数の電源端子と第２内部電源線との間にそれぞれ配置され、前記複数の電源端子から前記第２内部電源線への整流作用を有する複数の第１整流回路と、
前記第２内部電源線に接続され、前記複数の電源端子の各々の接触テストを実施するテスト期間に、テスト信号に応じて、前記複数の第１スイッチの１つをオンし、前記複数の第１スイッチの残りをオフするテスト制御回路と
を備えた半導体装置のテスト方法であって、
テスト装置に搭載された前記半導体装置の前記複数の電源端子に、前記テスト装置の電源端子から電源電圧を供給し、
前記テスト信号を前記テスト制御回路に供給して、前記複数のスイッチの１つを順次にオンさせ、
前記電源電圧に対応する電圧レベルが前記モニタ端子に現れる場合に、オンしたスイッチに接続された電源端子と前記テスト装置の電源端子との接触を検出し、前記電源電圧に対応する電圧レベルが前記モニタ端子に現れない場合に、オンしたスイッチに接続された電源端子と前記テスト装置の電源端子との非接触を検出する
ことを特徴とする半導体装置のテスト方法。
【請求項９】
前記半導体装置は、前記複数の電源端子に供給される前記電源電圧に基づいて動作する内部回路を備え、
前記複数の電源端子の各々と前記テスト装置の電源端子との接触を検出した後に、前記複数のスイッチをオンさせ、前記内部回路のテストを実施する
ことを特徴とする請求項８記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置のテスト方法に関する。
【背景技術】
【０００２】
テスト用の複数の電源端子を、スイッチを介して複数の内部回路にそれぞれ接続し、各内部回路の直流テストを実施する手法が提案されている（例えば、特許文献１参照）。複数の内部回路にそれぞれ接続された複数の電源端子を、テスト時にスイッチを介してモニタ端子に交互に接続し、各内部回路に供給される電源電圧をモニタする手法が提案されている（例えば、特許文献２参照）。複数の電源端子に接続されるスイッチを電源端子のいずれかに隣接して配置し、テスト時にスイッチに流れる電流値の大きさに応じて、各電源端子の接触不良を検出する手法が提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２８８６５０号公報
【特許文献２】特開２００６−１３３１６５号公報
【特許文献３】特開２０００−１９３７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、スイッチに流れる電流値により電源端子の接触不良を検出する手法では、電源端子の数が多いほど、接触不良のある電源端子による電流値の減少量は少なくなり、接触不良の検出は困難になる。また、複数の電源端子が互いに近接して配置される場合、接触不良の有無による電流値の差は小さくため、接触不良の検出は困難になる。
【０００５】
本件開示の半導体装置および半導体装置のテスト方法は、電源端子の接触テストを誤判定することなく実施することを目的とする。
【課題を解決するための手段】
【０００６】
一つの観点によれば、半導体装置は、複数の電源端子と、複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、第１内部電源線に接続された第１モニタ端子と、複数の電源端子と第２内部電源線との間にそれぞれ配置され、複数の電源端子から第２内部電源線への整流作用を有する複数の第１整流回路と、第２内部電源線に接続され、複数の第１スイッチを制御するテスト制御回路とを有する。
【０００７】
別の観点によれば、半導体装置のテスト方法は、複数の電源端子と、複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、第１内部電源線に接続された第１モニタ端子と、複数の電源端子と第２内部電源線との間にそれぞれ配置され、複数の電源端子から第２内部電源線への整流作用を有する複数の第１整流回路と、第２内部電源線に接続され、複数の電源端子の各々の接触テストを実施するテスト期間に、テスト信号に応じて、複数の第１スイッチの１つをオンし、複数の第１スイッチの残りをオフするテスト制御回路とを有した半導体装置のテスト方法であって、テスト装置に搭載された半導体装置の複数の電源端子に、テスト装置の電源端子から電源電圧を供給し、テスト信号をテスト制御回路に供給して、複数のスイッチの１つを順次にオンさせ、電源電圧に対応する電圧レベルがモニタ端子に現れる場合に、オンしたスイッチに接続された電源端子とテスト装置の電源端子との接触を検出し、電源電圧に対応する電圧レベルがモニタ端子に現れない場合に、オンしたスイッチに接続された電源端子とテスト装置の電源端子との非接触を検出する。
【発明の効果】
【０００８】
本件開示の半導体装置および半導体装置のテスト方法は、電源端子の接触テストを誤判定することなく実施できる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置、半導体装置のテスト方法および半導体装置の製造方法の一実施形態を示す図である。
【図２】半導体装置、半導体装置のテスト方法および半導体装置の製造方法の別の実施形態を示す図である。
【図３】図２に示したテスト制御回路の例を示す図である。
【図４】図２に示した半導体装置における通常動作モード中に使用される端子に接続される保護回路の例を示す図である。
【図５】図２に示した半導体装置をテストするテスト装置の例を示す図である。
【図６】図２に示した半導体装置をテストする場合の信号の論理の例を示す図である。
【図７】図２に示した半導体装置の接触テスト時の動作波形の例を示す図である。
【図８】半導体装置、半導体装置のテスト方法および半導体装置の製造方法の別の実施形態を示す図である。
【図９】半導体装置、半導体装置のテスト方法および半導体装置の製造方法の別の実施形態を示す図である。
【図１０】図９に示した半導体装置の接触テスト時の動作波形の例を示す図である。
【図１１】半導体装置、半導体装置のテスト方法および半導体装置の製造方法の別の実施形態を示す図である。
【図１２】図１１に示したバッファ回路の例を示す図である。
【図１３】図１１に示したテスト制御回路の例を示す図である。
【図１４】図１１に示した半導体装置の接触テスト時の動作波形の例を示す図である。
【図１５】半導体装置、半導体装置のテスト方法および半導体装置の製造方法の別の実施形態を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。図中、信号が伝達される信号線には、端子名や信号名と同じ符号を使用する。末尾に”Ｘ”が付いている信号は、負論理を示す。図中の二重の四角印は、外部端子を示す。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、半導体装置、半導体装置のテスト方法および半導体装置の製造方法の一実施形態の例を示す。この実施形態の半導体装置ＳＥＭは、複数の電源端子ＶＣＣ（ＶＣＣ１、ＶＣＣ２）、複数のスイッチＳＷ１、ＳＷ２、複数のダイオードＤ１、Ｄ２、モニタ端子ＭＯＮ１およびテスト制御回路ＴＣＮＴを有する。例えば、半導体装置ＳＥＭは、内部電源線ＩＶＣＣに供給される電源電圧ＩＶＣＣに応じて動作する内部回路ＣＫＴを有する。なお、電源端子ＶＣＣの数は２個に限定されず、３個以上でもよい。
【００１２】
スイッチＳＷ１は、制御信号Ｎ１に応答してオンし、電源端子ＶＣＣ１を内部電源線ＩＶＣＣに接続する。スイッチＳＷ２は、制御信号Ｎ２に応答してオンし、電源端子ＶＣＣ２を内部電源線ＩＶＣＣに接続する。モニタ端子ＭＯＮ１は、内部電源線ＩＶＣＣに接続され、モニタ端子ＭＯＮ１に接続されるテスト装置等は、内部電源電圧ＩＶＣＣに対応する電圧をモニタ可能である。
【００１３】
ダイオードＤ１は、アノードが電源端子ＶＣＣ１に接続され、カソードが内部電源線ＤＶＣＣに接続される。ダイオードＤ２は、アノードが電源端子ＶＣＣ２に接続され、カソードが内部電源線ＤＶＣＣに接続される。ダイオードＤ１、Ｄ２は、電源端子ＶＣＣ１、ＶＣＣ２と内部電源線ＤＶＣＣとの間にそれぞれ配置され、電源端子ＶＣＣ１、ＶＣＣ２から内部電源線ＤＶＣＣへの整流作用を有する第１整流回路の一例である。
【００１４】
テスト制御回路ＴＣＮＴは、内部電源電圧ＤＶＣＣおよび接地電圧ＶＳＳを受けて動作する。テスト制御回路ＴＣＮＴは、電源端子ＶＣＣ１、ＶＣＣ２の各々の接触テストを実施するテスト期間に、制御信号Ｎ１、Ｎ２を生成する。接触テストにより、半導体装置ＳＥＭが搭載される基板やソケットの電源端子と、半導体装置ＳＥＭの各電源端子ＶＣＣ１、ＶＣＣとの接触不良が検出される。
【００１５】
例えば、テスト制御回路ＴＣＮＴは、電源端子ＶＣＣ１の接触テストを実施する場合、スイッチＳＷ１をオンし、スイッチＳＷ２をオフする制御信号Ｎ１、Ｎ２を出力する。電源端子ＶＣＣ１の接触不良がない場合、電源電圧が電源端子ＶＣＣ１からスイッチＳＷ１を介して内部電源線ＩＶＣＣに供給され、モニタ端子ＭＯＮ１に電源電圧が現れる。一方、電源端子ＶＣＣ１の接触不良がある場合、電源電圧が内部電源線ＩＶＣＣに供給されないため、モニタ端子ＭＯＮ１に電源電圧は現れない。
【００１６】
電源端子ＶＣＣ１の接触テストでスイッチＳＷ１がオンされる場合、ダイオードＤ２を介して電源端子ＶＣＣ２から内部電源線ＤＶＣＣに供給される電源電圧は、ダイオードＤ１の整流作用により内部電源線ＩＶＣＣに供給されない。このため、テスト制御回路ＴＣＮＴに電源電圧を供給して、電源端子ＶＣＣ１の接触テストを実施する場合に、電源端子ＶＣＣ１以外から電源電圧が内部電源線ＩＶＣＣに供給されることを阻止できる。
【００１７】
一方、テスト制御回路ＴＣＮＴは、電源端子ＶＣＣ２の接触テストを実施する場合、スイッチＳＷ２をオンし、スイッチＳＷ１をオフする制御信号Ｎ１、Ｎ２を出力する。電源端子ＶＣＣ２の接触不良がない場合、電源電圧が電源端子ＶＣＣ２からスイッチＳＷ２を介して内部電源線ＩＶＣＣに供給され、モニタ端子ＭＯＮ１に電源電圧が現れる。一方、電源端子ＶＣＣ２の接触不良がある場合、電源電圧が内部電源線ＩＶＣＣに供給されないため、モニタ端子ＭＯＮ１に電源電圧は現れない。
【００１８】
電源端子ＶＣＣ２の接触テストでスイッチＳＷ２がオンされる場合、ダイオードＤ１を介して電源端子ＶＣＣ１から内部電源線ＤＶＣＣに供給される電源電圧は、ダイオードＤ２の整流作用により内部電源線ＩＶＣＣに供給されない。このため、テスト制御回路ＴＣＮＴに電源電圧を供給して、電源端子ＶＣＣ２の接触テストを実施する場合に、電源端子ＶＣＣ２以外から電源電圧が内部電源線ＩＶＣＣに供給されることを阻止できる。
【００１９】
半導体装置ＳＥＭをテストするテスト装置は、テスト期間にモニタ端子ＭＯＮ１の電圧レベルをモニタすることにより、電源端子ＶＣＣ１、ＶＣＣ２の接触不良の有無を検出する。すなわち、半導体装置ＳＥＭのテスト方法が実施される。この実施形態では、共通の電源電圧が電源端子ＶＣＣ１、ＶＣＣ２に供給される場合にも、テスト装置は、電源端子ＶＣＣ１、ＶＣＣ２毎に接触不良を検出できる。
【００２０】
例えば、半導体装置ＳＥＭをテストするテスト装置は、テスト装置に搭載された半導体装置ＳＥＭの電源端子ＶＣＣ１、ＶＣＣ２に接触不良がないことを検出した後、内部回路ＣＫＴの動作テストを実施し、半導体装置ＳＥＭを良品と不良品に区別する。すなわち、半導体装置の製造方法が実施され、半導体装置ＳＥＭが製造される。なお、接触テストにおいて電源端子ＶＣＣ１、ＶＣＣ２のいずれかの接触不良が検出された場合、半導体装置ＳＥＭは、テスト装置のソケット等から一度取り外された後に、ソケット等に再び搭載され、接触テストが再び実施される。そして、接触不良が解消されたことが確認された後に、内部回路ＣＫＴのテストが実施される。
【００２１】
電源端子ＶＣＣ１、ＶＣＣ２の接触テストの実施後に、内部回路ＣＫＴの動作テストが実施されるため、内部回路ＣＫＴの動作マージンが、電源電圧の供給不足に起因して低下することはない。換言すれば、電源端子ＶＣＣの接触不良による内部回路ＣＫＴの動作マージン不良は発生しないため、半導体装置ＳＥＭの良品率である歩留は向上する。
【００２２】
以上、この実施形態では、モニタ端子ＭＯＮ１に現れる電圧レベルは、接触テストを実施する電源端子ＶＣＣ１（またはＶＣＣ２）以外の電源端子ＶＣＣ２（またはＶＣＣ１）に供給される電源電圧の影響を受けない。このため、テスト装置は、モニタ端子ＭＯＮ１をモニタすることで、電源端子ＶＣＣ１、ＶＣＣ２の接触テストを誤判定することなく実施できる。例えば、複数の電源端子ＶＣＣ１、ＶＣＣ２が半導体装置ＳＥＭ１内で近接する位置に配置される場合や、多数の電源端子ＶＣＣが半導体装置ＳＥＭ１に配置される場合にも、電源端子ＶＣＣの接触テストを誤判定することなく実施できる。
【００２３】
また、内部回路ＣＫＴの動作テストの前に、電源端子ＶＣＣの接触テストが実施されるため、電源端子ＶＣＣの接触不良による内部回路ＣＫＴの動作マージン不良は発生せず、半導体装置ＳＥＭの歩留を向上可能である。
【００２４】
図２は、半導体装置および半導体装置の製造方法の別の実施形態を示す。上述した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２５】
この実施形態の半導体装置ＳＥＭ１は、論理回路等を含む内部回路ＣＫＴとテスト制御回路ＴＣＮＴ１とを有する。内部回路ＣＫＴは、内部電源電圧ＩＶＣＣおよび内部接地電圧ＩＶＳＳを受けて動作し、半導体装置ＳＥＭ１をテストモードに設定するモード回路ＭＤを有する。内部電源電圧ＩＶＣＣのレベルは、モニタ端子ＭＯＮ１によりモニタ可能であり、内部接地電圧ＩＶＳＳのレベルは、モニタ端子ＭＯＮ２によりモニタ可能である。なお、モード回路ＭＤは、内部回路ＣＫＴの外側に配置されてもよい。
【００２６】
モード回路ＭＤは、リセット信号ＲＳＴＸの立ち上がりエッジに同期して受けるモード信号ＭＤ１、ＭＤ２の論理に応じて、テスト信号ＴＥＳＴ（ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＴＥＳＴ４）のいずれかを、例えばハイレベルに活性化する。なお、リセット信号ＲＳＴＸがロウレベルの場合、内部回路ＣＫＴはリセットされ、リセット信号ＲＳＴＸがハイレベルの場合、内部回路ＣＫＴのリセットは解除される。
【００２７】
モード回路ＭＤは、２ビットのモード信号ＭＤ１、ＭＤ２によりテスト信号ＴＥＳＴ１−ＴＥＳＴ４のいずれかを活性化することで、４つのテストモードを選択可能である。例えば、テスト信号ＴＥＳＴ１の活性化により、半導体装置ＳＥＭ１の状態は、通常動作モードから接触テストモードに移行する。接触テストモードは、半導体装置ＳＥＭ１を搭載するテスト装置の電源端子および接地端子と、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３および接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３とがそれぞれ導通していることを確認する接触テストの実施時に移行される。なお、以下の説明では、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３を区別することなく説明する場合に、電源端子ＶＣＣとも称し、接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３を区別することなく説明する場合に、接地端子ＶＳＳとも称する。
【００２８】
電源端子ＶＣＣ１は、ゲートで制御信号Ｎ１を受けるｐＭＯＳトランジスタＰＭ１を介して内部電源線ＩＶＣＣに接続される。電源端子ＶＣＣ２は、ゲートで制御信号Ｎ２を受けるｐＭＯＳトランジスタＰＭ２を介して内部電源線ＩＶＣＣに接続される。電源端子ＶＣＣ３は、ゲートで制御信号Ｎ３を受けるｐＭＯＳトランジスタＰＭ３を介して内部電源線ＩＶＣＣに接続される。ｐＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３は、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３を内部電源線ＩＶＣＣにそれぞれ接続する第１スイッチの一例である。なお、電源端子ＶＣＣの数は、３個に限定されず、２個以上であればよい。
【００２９】
接地端子ＶＳＳ１は、ゲートで制御信号Ｎ４を受けるｎＭＯＳトランジスタＮＭ１を介して内部接地線ＩＶＳＳに接続される。接地端子ＶＳＳ２は、ゲートで制御信号Ｎ５を受けるｎＭＯＳトランジスタＮＭ２を介して内部接地線ＩＶＳＳに接続される。接地端子ＶＳＳ３は、ゲートで制御信号Ｎ６を受けるｎＭＯＳトランジスタＮＭ３を介して内部接地線ＩＶＳＳに接続される。ｎＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３は、接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３を内部接地線ＩＶＳＳにそれぞれ接続する第２スイッチの一例である。なお、接地端子ＶＳＳの数は、３個に限定されず、２個以上であればよい。
【００３０】
テスト制御回路ＴＣＮＴ１は、内部電源電圧ＤＶＣＣおよび内部接地電圧ＤＶＳＳを受けて動作し、入力信号ＩＮ１、ＩＮ２、ＩＮ３、リセット信号ＲＳＴＸおよびテスト信号ＴＥＳＴ１に応じて制御信号Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６を出力する。テスト制御回路ＴＣＮＴ１の例は、図３に示す。
【００３１】
電源端子ＶＣＣ１は、ダイオードＤ１のアノードに接続され、電源端子ＶＣＣ２は、ダイオードＤ２のアノードに接続され、電源端子ＶＣＣ３は、ダイオードＤ３のアノードに接続される。内部電源線ＤＶＣＣは、ダイオードＤ１、Ｄ２、Ｄ３のカソードに接続される。すなわち、ダイオードＤ１、Ｄ２、Ｄ３は、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３から内部電源線ＤＶＣＣに向けて順方向になるようにそれぞれ配置される。ダイオードＤ１、Ｄ２、Ｄ３は、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３から内部電源線ＤＶＣＣへの整流作用を有する第１整流回路の一例である。
【００３２】
接地端子ＶＳＳ１は、ダイオードＤ４のカソードに接続され、接地端子ＶＳＳ２は、ダイオードＤ５のカソードに接続され、接地端子ＶＳＳ３は、ダイオードＤ６のカソードに接続される。内部接地線ＤＶＳＳは、ダイオードＤ４、Ｄ５、Ｄ６のアノードに接続される。すなわち、ダイオードＤ４、Ｄ５、Ｄ６は、内部接地線ＤＶＳＳから接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３に向けて順方向になるようにそれぞれ配置される。ダイオードＤ４、Ｄ５、Ｄ６は、内部接地線ＤＶＳＳから接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３への整流作用を有する第２整流回路の一例である。
【００３３】
ダイオードＤ１、Ｄ２、Ｄ３により、電源電圧が電源端子ＶＣＣ１−ＶＣＣ３のいずれかに供給される場合、内部電源電圧ＤＶＣＣがテスト制御回路ＴＣＮＴ１に供給される。また、ダイオードＤ４、Ｄ５、Ｄ６により、接地電圧が接地端子ＶＳＳ１−ＶＳＳ３のいずれかに供給される場合、内部接地電圧ＤＶＳＳがテスト制御回路ＴＣＮＴ１に供給される。
【００３４】
なお、電源端子ＶＣＣ１−ＶＣＣ３の接触不良が同時に発生した場合、半導体装置ＳＥＭ１に電荷が供給されず、半導体装置ＳＥＭ１の内部回路ＣＫＴは動作しない。また、接地端子ＶＳＳ１−ＶＳＳ３の接触不良が同時に発生した場合、半導体装置ＳＥＭ１から電荷が引き抜けず、内部回路ＣＫＴは動作しない。この場合、内部回路ＣＫＴの動作テストの実施が困難になる。このため、電源端子ＶＣＣ１−ＶＣＣ３の接触不良が同時に発生するケースおよび接地端子ＶＳＳ１−ＶＳＳ３の接触不良が同時に発生するケースは想定しない。すなわち、内部電源電圧ＤＶＣＣは、電源端子ＶＣＣ１−ＶＣＣ３のいずれかの接触不良の有無に拘わらずテスト制御回路ＴＣＮＴ１に供給される。内部接地電圧ＤＶＳＳは、接地端子ＶＳＳ１−ＶＳＳ３のいずれかの接触不良の有無に拘わらずテスト制御回路ＴＣＮＴ１に供給される。
【００３５】
図３は、図２に示したテスト制御回路ＴＣＮＴ１の例を示す。テスト制御回路ＴＣＮＴ１は、デコーダＤＥＣ１、制御信号Ｎ１−Ｎ６にそれぞれ対応するラッチ回路ＬＴと、アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３およびオア回路ＯＲ１、ＯＲ２、ＯＲ３とを有する。テスト制御回路ＴＣＮＴ１の動作の例は、図６で説明する。
【００３６】
デコーダＤＥＣ１は、入力信号ＩＮ１−ＩＮ３の論理に応じて６ビットの制御信号Ｎ０（Ｎ０１、Ｎ０２、Ｎ０３、Ｎ０４、Ｎ０５、Ｎ０６）を生成する。各ラッチ回路ＬＴは、デコーダＤＥＣ１から出力される制御信号Ｎ０の論理を入力端子Ｄで受け、受けた論理をクロック端子ＣＫで受けるリセット信号ＲＳＴＸの立ち上がりエッジに同期してラッチする。各ラッチ回路ＬＴは、ラッチした論理を出力端子Ｑから出力する。
【００３７】
アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３は、リセット信号ＲＳＴＸおよびテスト信号ＴＥＳＴ１がハイレベルの期間に、対応するラッチ回路ＬＴから出力される論理を制御信号Ｎ１、Ｎ２、Ｎ３としてそれぞれ出力する。アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３は、リセット信号ＲＳＴＸおよびテスト信号ＴＥＳＴ１の少なくともいずれかがロウレベルの期間に、ラッチ回路ＬＴから出力される論理に拘わりなく制御信号Ｎ１、Ｎ２、Ｎ３をロウレベルに設定する。
【００３８】
オア回路ＯＲ１、ＯＲ２、ＯＲ３は、リセット信号ＲＳＴＸおよびテスト信号ＴＥＳＴ１がハイレベルの期間に、対応するラッチ回路ＬＴから出力される論理を制御信号Ｎ４、Ｎ５、Ｎ６としてそれぞれ出力する。オア回路ＯＲ１、ＯＲ２、ＯＲ３は、リセット信号ＲＳＴＸおよびテスト信号ＴＥＳＴ１の少なくともいずれかがロウレベルの期間に、ラッチ回路ＬＴから出力される論理に拘わりなく制御信号Ｎ４、Ｎ５、Ｎ６をハイレベルに設定する。
【００３９】
図４は、図２に示した半導体装置ＳＥＭ１における通常動作モード中に使用される端子に接続される保護回路の例を示す。図４では、一例としてクロック端子ＣＬＫに接続される保護回路の例を示す。
【００４０】
例えば、通常動作モードは、半導体装置ＳＥＭ１がユーザシステムに搭載されて動作するときに設定される。通常動作モードで使用される端子は、テスト時に使用される図２に示したリセット端子ＲＳＴＸ、モード端子ＭＤ１、ＭＤ２および入力端子ＩＮ１、ＩＮ２、ＩＮ３を除く端子である。また、保護回路は、電源端子ＶＣＣおよび接地端子ＶＳＳに接続されない。
【００４１】
保護回路は、内部電源線ＩＶＣＣと外部端子との間に接続されるダイオードＤａと、外部端子と内部接地線ＩＶＳＳとの間に接続されるダイオードＤｂとを有する。ダイオードＤａのアノードは、外部端子に接続され、ダイオードＤａのカソードは、内部電源線ＩＶＣＣに接続される。ダイオードＤｂのアノードは、内部接地線ＩＶＳＳに接続され、ダイオードＤｂのカソードは、外部端子に接続される。
【００４２】
なお、リセット端子ＲＳＴＸ、入力端子ＩＮ１−ＩＮ３およびモード端子ＭＤ１、ＭＤ２の各々に接続される保護回路は、図４に示した内部電源線ＩＶＣＣおよび内部接地線ＩＶＳＳの代わりに電源線ＶＣＣおよび接地線ＶＳＳに接続される。また、電源端子ＶＣＣおよび接地端子ＶＳＳには、保護回路は接続されない。
【００４３】
図５は、図２に示した半導体装置ＳＥＭ１をテストするテスト装置ＴＥＳＴの例を示す。例えば、テスト装置ＴＥＳＴは、ＬＳＩ（Large Scale Integrated circuit）テスタまたは半導体装置ＳＥＭ１をテストする評価ボードである。
【００４４】
テスト装置ＴＥＳＴは、信号生成部ＳＧＥＮ、判定部ＪＤＧ、抵抗素子Ｒ１、Ｒ２および半導体装置ＳＥＭ１を装着するソケットＳＫＴを有する。なお、図５では、説明を分かりやすくするために、外部端子（リード）が周囲に設けられるパッケージの形態の半導体装置ＳＥＭ１の例を示すが、半導体装置ＳＥＭ１のパッケージの形態は、図５に限定されない。
【００４５】
例えば、信号生成部ＳＧＥＮは、入力端子ＩＮ１−ＩＮ３、リセット端子ＲＳＴＸおよびモード端子ＭＤ１、ＭＤ２を電源線ＶＣＣまたは接地線ＶＳＳに接続するスイッチＳＷを有する。そして、信号生成部ＳＧＥＮは、接触テストを実施する場合にテスト装置ＴＥＳＴの外部または内部で発生する接触テストの起動要求に基づいて、所定の論理の入力信号ＩＮ１−ＩＮ３、リセット信号ＲＳＴＸおよびモード信号ＭＤ１、ＭＤ２を生成する。
【００４６】
また、信号生成部ＳＧＥＮは、半導体装置ＳＥＭ１における図４に示した保護回路に接続される外部端子を、電源端子ＶＣＣ１−ＶＣＣ３の接触テスト時にロウレベルに設定し、接地端子ＶＳＳ１−ＶＳＳ３の接触テスト時にハイレベルに設定するスイッチを有する。
【００４７】
これにより、電源端子ＶＣＣ１−ＶＣＣ３の接触テスト時に、図４に示した保護回路のダイオードＤａを介して、クロック端子ＣＬＫ等の外部端子から内部電源線ＩＶＣＣに電荷が供給されることを阻止できる。また、接地端子ＶＳＳ１−ＶＳＳ３の接触テスト時に図４に示した保護回路のダイオードＤｂを介して、内部接地線ＩＶＳＳからクロック端子ＣＬＫ等の外部端子に電荷が引き抜かれることを阻止できる。この結果、電源端子ＶＣＣ１−ＶＣＣ３および接地端子ＶＳＳ１−ＶＳＳ３の接触テストを誤判定することなく実施できる。
【００４８】
判定部ＪＤＧは、接触テスト時に半導体装置ＳＥＭ１から出力されるモニタ信号ＭＯＮ１、ＭＯＮ２の論理レベルに応じて、各電源端子ＶＣＣおよび各接地端子ＶＳＳの接触不良の有無を判定し、判定結果として出力する。例えば、判定結果は、テスト装置ＴＥＳＴに接続される表示装置に表示される。
【００４９】
なお、図２に示した回路では、接触テストを実施する各電源端子ＶＣＣに接触不良がある場合、モニタ信号ＭＯＮ１は、フローティング状態になる。このため、接触不良の発生時にモニタ端子ＭＯＮ１を電源電圧ＶＣＣのレベルと反対のロウレベルに設定するために、モニタ端子ＭＯＮ１は、抵抗素子Ｒ１によりプルダウンされる。また、接触テストを実施する各接地端子ＶＳＳに接触不良がある場合、モニタ信号ＭＯＮ２は、フローティング状態になる。このため、接触不良の発生時にモニタ端子ＭＯＮ２を接地電圧ＶＳＳのレベルと反対のハイレベルに設定するために、モニタ端子ＭＯＮ２は、抵抗素子Ｒ２によりプルアップされる。
【００５０】
なお、抵抗素子Ｒ１、Ｒ２の抵抗値は、電源線ＶＣＣと接地線ＶＳＳ間の貫通電流を小さくするために、例えば、１００ｋΩ（キロオーム）から１ＭΩ（メガオーム）程度に設定することが好ましい。また、接触テスト後に実施される内部回路ＣＫＴの動作テスト時に、抵抗素子Ｒ１、Ｒ２をモニタ信号線ＭＯＮ１、ＭＯＮ２（すなわち、内部電源線ＩＶＣＣと内部接地線ＩＶＳＳ）から切り離すスイッチ回路が、テスト装置ＴＥＳＴに設けられてもよい。
【００５１】
図６は、図２に示した半導体装置ＳＥＭ１をテストする場合の信号の論理の例を示す。例えば、図５に示した信号生成部ＳＧＥＮは、接触テストを実施する場合に、入力信号ＩＮ３、ＩＮ２、ＩＮ１による３ビットの値を”０”から”５”のいずれかに設定する。
【００５２】
図３に示したデコーダＤＥＣ１は、入力信号ＩＮ３−ＩＮ１の論理に応じて、制御信号Ｎ０１−Ｎ０３の１つをロウレベルＬに設定し、制御信号Ｎ０１−Ｎ０３の残りの２つと制御信号Ｎ０４−Ｎ０６をハイレベルＨに設定する。あるいは、デコーダＤＥＣ１は、入力信号ＩＮ３−ＩＮ１の論理に応じて、制御信号Ｎ０４−Ｎ０６の１つをハイレベルＨに設定し、制御信号Ｎ０５−Ｎ０６の残りの２つと制御信号Ｎ０１−Ｎ０３をロウレベルＬに設定する。
【００５３】
図３に示したラッチ回路ＬＴは、制御信号Ｎ０１−Ｎ０６の論理をそれぞれラッチし、アンド回路ＡＮＤ１−ＡＮＤ３およびオア回路ＯＲ１−ＯＲ３を介して制御信号Ｎ１−Ｎ６としてそれぞれ出力する。
【００５４】
そして、制御信号Ｎ１がロウレベルに設定されることで、電源端子ＶＣＣ１の接触テストが実施される。制御信号Ｎ２がロウレベルに設定されることで、電源端子ＶＣＣ２の接触テストが実施される。制御信号Ｎ３がロウレベルに設定されることで、電源端子ＶＣＣ３の接触テストが実施される。
【００５５】
図５に示した判定部ＪＤＧは、各電源電圧ＶＣＣ１−ＶＣＣ３の接触テスト時に、モニタ端子ＭＯＮ１のハイレベルを検出した場合に、各電源端子ＶＣＣ１−ＶＣＣ３が導通していると判定する（Ｐａｓｓ）。判定部は、各電源電圧ＶＣＣ１−ＶＣＣ３の接触テスト時に、モニタ端子ＭＯＮ１のフローティング状態Ｈｉ−Ｚを検出した場合に、テストする電源端子ＶＣＣ（ＶＣＣ１−ＶＣＣ３のいずれか）の接触不良（導通不良）を検出する（Ｆａｉｌ）。なお、判定部ＪＤＧは、モニタ端子ＭＯＮ１のフローティング状態Ｈｉ−Ｚを、図５に示したプルダウン用の抵抗素子Ｒ１により、ロウレベルＬとして検出する。
【００５６】
一方、判定部ＪＤＧは、モニタ端子ＭＯＮ２のロウレベルを検出した場合に、各接地端子ＶＳＳ１−ＶＳＳ３が導通していると判定する（Ｐａｓｓ）。判定部は、モニタ端子ＭＯＮ２のフローティング状態Ｈｉ−Ｚを検出した場合に、テストする接地端子ＶＳＳ（ＶＳＳ１−ＶＳＳ３のいずれか）の接触不良（導通不良）を検出する（Ｆａｉｌ）。なお、判定部ＪＤＧは、モニタ端子ＭＯＮ２のフローティング状態Ｈｉ−Ｚを、図５に示したプルアップ用の抵抗素子Ｒ２により、ハイレベルＨとして検出する。
【００５７】
図７は、図２に示した半導体装置ＳＥＭ１の接触テスト時の動作波形の例を示す。図７において、斜線で示した波形は、ハイレベルまたはロウレベルに設定されることを示す。
【００５８】
例えば、接触テストは、半導体装置ＳＥＭ１の内部回路ＣＫＴの動作テストの前に実施される。動作テストは、接触テストにより、電源端子ＶＣＣ１−ＶＣＣ３および接地端子ＶＳＳ１−ＶＳＳ３が図５に示したソケットＳＫＴの端子に電気的に接続されたことを確認した後に実施される。接触テストと、接触テスト後の動作テストとは、半導体装置ＳＥＭ１の製造工程におけるテスト工程により実施される。すなわち、図７は、半導体装置ＳＥＭ１の製造方法を示す。
【００５９】
接触テストの実施により、各電源端子ＶＣＣ１−ＶＣＣ３が内部電源線ＩＶＣＣに接続され、各接地端子ＶＳＳ１−ＶＳＳ３が内部接地線ＩＶＳＳに接続された状態で、動作テストが実施可能になる。この結果、内部回路ＣＫＴの動作マージンが、電源電圧ＶＣＣの供給能力の不足や接地電圧ＶＳＳの引き抜き能力の不足に起因して低下することはない。すなわち、電源端子ＶＣＣ１−ＶＣＣ３および接地端子ＶＳＳ１−ＶＳＳ３の接触不良による内部回路ＣＫＴの動作マージン不良は発生しないため、半導体装置ＳＥＭ１の歩留は向上する。また、接触不良は、電源端子ＶＣＣ１−ＶＣＣ３毎および接地端子ＶＳＳ１−ＶＳＳ３毎に検出可能である。
【００６０】
図７に示す例では、電源端子ＶＣＣ１の接触テスト時の動作波形と、接地端子ＶＳＳ１の接触テスト時の動作波形を示す。なお、リセット信号ＲＳＴＸのロウレベル期間は、内部回路ＣＫＴのリセット期間である。
【００６１】
まず、図５に示した信号生成部ＳＧＥＮは、リセット信号ＲＳＴＸのリセット期間に、モード信号ＭＤ２−ＭＤ１を、接触テストを示す値（例えば、”０”）に設定する（図７（ａ））。また、信号生成部ＳＧＥＮは、リセット信号ＲＳＴＸのリセット期間に、入力信号ＩＮ３−ＩＮ１を、電源端子ＶＣＣ１のテストを示す値（例えば、”０”）に設定する（図７（ｂ））。
【００６２】
図３に示したデコーダＤＥＣ１は、入力信号ＩＮ３−ＩＮ１の論理に応じて、制御信号Ｎ０６−Ｎ０１を生成する（図７（ｃ））。電源端子ＶＣＣ１をテストする場合、制御信号Ｎ０６−Ｎ０１は、例えば、”３Ｅｈ”に設定される。なお、制御信号Ｎ０６−Ｎ０１の値の末尾の”ｈ”は、値が１６進数であることを示す。
【００６３】
図３に示したアンド回路ＡＮＤ１−ＡＮＤ３は、リセット信号ＲＳＴＸまたはテスト信号ＴＥＳＴ１がロウレベル期間に無効にされ、ロウレベルを出力する（図７（ｄ））。図３に示したオア回路ＯＲ１−ＯＲ３は、リセット信号ＲＳＴＸまたはテスト信号ＴＥＳＴ１がロウレベル期間に無効にされ、ハイレベルを出力する（図７（ｅ））。
【００６４】
このため、リセット信号ＲＳＴＸがロウレベルの期間、ｐＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３はオンし、３つの電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３から内部電源線ＩＶＣＣに電源電圧が供給される。また、ｎＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３はオンし、３つの接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３から内部接地線ＩＶＳＳに接地電圧が供給される。
【００６５】
リセット信号ＲＳＴＸは、テストモードおよび通常動作モードに拘わりなく、半導体装置ＳＥＭ１に供給される。このため、通常動作モード中、内部回路ＣＫＴは、リセット信号ＲＳＴＸのロウレベル期間に、３つの電源端子ＶＣＣおよび３つの接地端子ＶＳＳに接続された状態で動作する。
【００６６】
次に、信号生成部ＳＧＥＮは、リセット信号ＲＳＴをハイレベルに設定する（図７（ｆ））。図２に示したモード回路ＭＤは、リセット信号ＲＳＴＸの立ち上がりエッジに同期してモード信号ＭＤ２、ＭＤ１の論理を判定し、接触テストモードを示すテスト信号ＴＥＳＴ１をハイレベルに設定する（図７（ｇ））。
【００６７】
図３に示したラッチ回路ＬＴは、リセット信号ＲＳＴＸの立ち上がりエッジに同期して制御信号Ｎ０１−Ｎ０６の論理をそれぞれラッチし、ラッチした論理をアンド回路ＡＮＤ１−ＡＮＤ３およびオア回路ＯＲ１−ＯＲ３に出力する。アンド回路ＡＮＤ１−ＡＮＤ３およびオア回路ＯＲ１−ＯＲ３は、リセット信号ＲＳＴＸのハイレベルとテスト信号ＴＥＳＴ１のハイレベルに基づいて有効になり、ラッチ回路ＬＴから出力される論理を制御信号Ｎ１−Ｎ６として出力するバッファとして動作する。そして、制御信号Ｎ１はロウレベルに設定され、制御信号Ｎ２−Ｎ６は、ハイレベルに設定される（図７（ｈ））。
【００６８】
なお、図７（ｈ）に示したように、ラッチ回路ＬＴは、リセット信号ＲＳＴＸの立ち上がりエッジに同期してデコーダＤＥＣから出力される論理をラッチする。このため、図２に示したテスト制御回路ＴＣＮＴ１は、内部電源電圧ＤＶＣＣおよび内部接地電圧ＤＶＳＳを受けて動作するが、テスト制御回路ＴＣＮＴ１内のデコーダＤＥＣは、内部電源電圧ＩＶＣＣおよび内部接地電圧ＩＶＳＳを受けて動作してもよい。例えば、電源端子ＶＣＣ１の接触不良により、リセット信号ＲＳＴＸのハイレベル期間に内部電源線ＩＶＣＣに電源電圧が供給されず、デコーダＤＥＣの動作が停止してもテスト制御回路ＴＣＮＴ１は誤動作することなく動作可能である。
【００６９】
図２に示したｐＭＯＳトランジスタＰＭ１は、ロウレベルの制御信号Ｎ１によりオンし、電源端子ＶＣＣ１を内部電源線ＩＶＣＣに接続する。ｐＭＯＳトランジスタＰＭ２、ＰＭ３は、ハイレベルの制御信号Ｎ２、Ｎ３によりオフする。すなわち、電源電圧ＶＣＣは、電源端子ＶＣＣ１により内部電源線ＩＶＣＣに供給される。ｎＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３は、ハイレベルの制御信号Ｎ４、Ｎ５、Ｎ６によりオンし、接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３を内部接地線ＩＶＳＳに接続する。
【００７０】
電源端子ＶＣＣ１と図５に示したソケットＳＫＴの端子とが電気的に接触している場合、ｐＭＯＳトランジスタＰＭ１を介して電源端子ＶＣＣ１から内部電源線ＩＶＣＣに電源電圧が供給され、モニタ信号ＭＯＮ１は、ハイレベルに維持される（図７（ｉ））。図５に示した判定部ＪＤＧは、ハイレベルのモニタ信号ＭＯＮ１を検出することで、電源端子ＶＣＣ１とソケットＳＫＴの端子との間に接触不良がないと判定する（Ｐａｓｓ）。
【００７１】
一方、電源端子ＶＣＣ１とソケットＳＫＴの端子とが電気的に接触していない場合、ｐＭＯＳトランジスタＰＭ１を介して電源端子ＶＣＣ１から内部電源線ＩＶＣＣに電源電圧が供給されない。これにより、内部電源線ＩＶＣＣは、フローティング状態になり、モニタ信号ＭＯＮ１は、プルダウン抵抗として機能する抵抗素子Ｒ１によりロウレベルに変化する（図７（ｊ））。判定部ＪＤＧは、ロウレベルのモニタ信号ＭＯＮ１を検出することで、電源端子ＶＣＣ１とソケットＳＫＴの端子との間に接触不良があると判定する（Ｆａｉｌ）。なお、この実施形態では、内部電源線ＩＶＣＣの電圧は、モニタ信号ＭＯＮ１の電圧を同じであり、内部接地線ＩＶＳＳの電圧は、モニタ信号線ＭＯＮ２の電圧と同じである。
【００７２】
次に、電源端子ＶＣＣ１の接触テスト後、テスト装置ＴＥＳＴの信号生成部ＳＧＥＮは、リセット信号ＲＳＴＸをロウレベルに設定する（図７（ｋ））。そして、信号生成部ＳＧＥＮは、モード信号ＭＤ２−ＭＤ１を、接触テストを示す値（例えば、”０”）に設定し、入力信号ＩＮ３−ＩＮ１を、接地端子ＶＳＳ１のテストを示す値（例えば、”３”）に設定する（図７（ｌ、ｍ））。
【００７３】
半導体装置ＳＥＭ１のデコーダＤＥＣ１は、入力信号ＩＮ３−ＩＮ１の論理に応じて、制御信号Ｎ０６−Ｎ０１を、例えば、接地線ＶＳＳ１の接触テストを示す”０８ｈ”に設定する。リセット信号ＲＳＴＸのロウレベル期間に、アンド回路ＡＮＤ１−ＡＮＤ３はロウレベルを出力し、オア回路ＯＲ１−ＯＲ３はハイレベルを出力する（図７（ｎ、ｏ））。
【００７４】
次に、信号生成部ＳＧＥＮは、リセット信号ＲＳＴをハイレベルに設定する（図７（ｐ））。モード回路ＭＤは、リセット信号ＲＳＴＸの立ち上がりエッジに同期してモード信号ＭＤ２、ＭＤ１の論理を判定し、接触テストモードを示すテスト信号ＴＥＳＴ１をハイレベルに維持する（図７（ｑ））。
【００７５】
テスト制御回路ＴＣＮＴ１のラッチ回路ＬＴは、リセット信号ＲＳＴＸの立ち上がりエッジに同期して制御信号Ｎ０１−Ｎ０６の論理をそれぞれラッチする。テスト制御回路ＴＣＮＴ１のアンド回路ＡＮＤ１−ＡＮＤ３およびオア回路ＯＲ１−ＯＲ３は、リセット信号ＲＳＴＸのハイレベルとテスト信号ＴＥＳＴ１のハイレベルに基づいて有効になり、ラッチ回路ＬＴから出力される論理を制御信号Ｎ１−Ｎ６として出力するバッファとして動作する。そして、制御信号Ｎ４はハイレベルに設定され、制御信号Ｎ１−Ｎ３、Ｎ５、Ｎ６は、ロウレベルに設定される（図７（ｒ））。
【００７６】
半導体装置ＳＥＭ１のｎＭＯＳトランジスタＮＭ１は、ハイレベルの制御信号Ｎ４によりオンし、接地端子ＶＳＳ１を内部接地線ＩＶＳＳに接続する。ｎＭＯＳトランジスタＮＭ２、ＮＭ３は、ロウレベルの制御信号Ｎ５、Ｎ６によりオフする。すなわち、接地電圧ＶＳＳは、接地端子ＶＳＳ１により内部接地線ＩＶＳＳに供給される。ｐＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３は、ロウレベルの制御信号Ｎ１、Ｎ２、Ｎ３によりオンし、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３を内部電源線ＩＶＣＣに接続する。
【００７７】
接地端子ＶＳＳ１とテスト装置ＴＥＳＴのソケットＳＫＴの端子とが電気的に接触している場合、ｎＭＯＳトランジスタＮＭ１を介して接地端子ＶＳＳ１から内部接地線ＩＶＳＳに接地電圧ＶＳＳが供給され、モニタ信号ＭＯＮ２は、ロウレベルに維持される（図７（ｓ））。テスト装置ＴＥＳＴの判定部ＪＤＧは、ロウレベルのモニタ信号ＭＯＮ２を検出することで、接地端子ＶＳＳ１とソケットＳＫＴの端子との間に接触不良がないと判定する（Ｐａｓｓ）。
【００７８】
一方、接地端子ＶＳＳ１とソケットＳＫＴの端子とが電気的に接触していない場合、ｎＭＯＳトランジスタＮＭ１を介して接地端子ＶＳＳ１から内部接地線ＩＶＳＳに接地電圧ＶＳＳが供給されない。これにより、内部接地線ＩＶＳＳは、フローティング状態になり、モニタ信号ＭＯＮ２は、プルアップ抵抗として機能する抵抗素子Ｒ２によりハイレベルに変化する（図７（ｔ））。判定部ＪＤＧは、ハイレベルのモニタ信号ＭＯＮ２を検出することで、接地端子ＶＳＳ１とソケットＳＫＴの端子との間に接触不良があると判定する（Ｆａｉｌ）。
【００７９】
なお、電源端子ＶＣＣ２、ＶＣＣ３の接触テストは、図６に示した入力信号ＩＮ３−ＩＮ１の論理および制御信号Ｎ６−Ｎ１の論理が電源端子ＶＣＣ１の接触テスト時と異なることを除き、電源端子ＶＣＣ１の接触テストと同様に実施される。接地端子ＶＳＳ２、ＶＳＳ３の接触テストは、図６に示した入力信号ＩＮ３−ＩＮ１の論理および制御信号Ｎ６−Ｎ１の論理が接地端子ＶＳＳ１の接触テスト時と異なることを除き、接地端子ＶＳＳ１の接触テストと同様に実施される。入力信号ＩＮ３−ＩＮ１の論理および制御信号Ｎ６−Ｎ１の論理は、図６に示した通りである。
【００８０】
以上、この実施形態では、テスト装置ＴＥＳＴは、モニタ端子ＭＯＮ１をモニタすることで、電源端子ＶＣＣの接触テストを誤判定することなく実施できる。同様に、テスト装置ＴＥＳＴは、モニタ端子ＭＯＮ２をモニタすることで、接地端子ＶＳＳの接触テストを誤判定することなく実施できる。
【００８１】
また、電源端子ＶＣＣおよび接地端子ＶＳＳの接触不良による内部回路ＣＫＴの動作マージン不良を発生させることなく、内部回路ＣＫＴの動作テストを実施でき、半導体装置ＳＥＭの歩留を向上できる。
【００８２】
さらに、モニタ端子ＭＯＮ１に接続されたプルダウン用の抵抗素子Ｒ１と、モニタ端子ＭＯＮ２に接続されたプルアップ用の抵抗素子Ｒ２とがテスト装置ＴＥＳＴに設けられる。このため、電源端子ＶＣＣの接触不良がある場合に、モニタ端子ＭＯＮ１は、抵抗素子Ｒ１がない場合に比べて迅速にロウレベルに変化する。また、接地端子ＶＳＳに接触不良がある場合に、モニタ端子ＭＯＮ２は、抵抗素子Ｒ２がない場合に比べて迅速にハイレベルに変化する。また、抵抗素子Ｒ１、Ｒ２により、モニタ端子ＭＯＮ１、ＭＯＮ２は、フローティング状態にならないため、接触テスト時に外来ノイズ等の影響を受けることはない。この結果、テスト装置ＴＥＳＴは、接触不良の有無を、抵抗素子Ｒ１、Ｒ２を設けない場合に比べて、迅速かつ安定的に判定できる。
【００８３】
図８は、半導体装置および半導体装置の製造方法の別の実施形態を示す。上述した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体装置ＳＥＭ２は、図２に示した半導体装置ＳＥＭ１にインバータＩＶ１、ＩＶ２を追加している。半導体装置ＳＥＭ２のその他の構成は、図２に示した半導体装置ＳＥＭ１と同様である。
【００８４】
インバータＩＶ１の電源端子は、内部電源線ＩＶＣＣに接続され、インバータＩＶ１の接地端子は、内部接地線ＤＶＳＳに接続される。インバータＩＶ１の入力端子は、内部接地線ＤＶＳＳに接続され、インバータＩＶ１の出力端子は、モニタ端子ＭＯＮ１に接続される。インバータＩＶ２の電源端子は、内部電源線ＤＶＣＣに接続され、インバータＩＶ２の接地端子は、内部接地線ＩＶＳＳに接続される。インバータＩＶ２の入力端子は、内部電源線ＶＣＣに接続され、インバータＩＶ２の出力端子は、モニタ端子ＭＯＮ２に接続される。
【００８５】
内部電源電圧ＤＶＣＣは、電源端子ＶＣＣ１−ＶＣＣ３の接触不良の有無に拘わらず半導体装置ＳＥＭ２に供給される。内部接地電圧ＤＶＳＳは、接地端子ＶＳＳ１−ＶＳＳ３の接触不良の有無に拘わらず半導体装置ＳＥＭ２に供給される。このため、インバータＩＶ１の入力端子および接地端子は、接地端子ＶＳＳ１−ＶＳＳ３の接触不良の有無に拘わらず接地電圧を受ける。同様に、インバータＩＶ２の入力端子および電源端子は、電源端子ＶＣＣ１−ＶＣＣ３の接触不良の有無に拘わらず電源電圧を受ける。
【００８６】
半導体装置ＳＥＭ２は、図５に示したテスト装置ＴＥＳＴを用いて電源端子ＶＣＣ１−ＶＣＣ３および接地端子ＶＳＳ１−ＶＳＳ３の接触テストが個別に実施される。すなわち、テスト装置ＴＥＳＴのソケットＳＣＫには、図５に示した半導体装置ＳＥＭ１の代わりに半導体装置ＳＥＭ２が装着される。半導体装置ＳＥＭ２の接触テストを実施する場合の信号の論理の例は、図６と同様である。半導体装置ＳＥＭ２の接触テスト時の動作波形は、図７と同様である。
【００８７】
なお、半導体装置ＳＥＭ２は、通常動作モード中に使用される端子に接続される図４に示した保護回路を有する。リセット端子ＲＳＴＸ、入力端子ＩＮ１−ＩＮ３およびモード端子ＭＤ１、ＭＤ２に接続される保護回路は、図４に示した内部電源線ＩＶＣＣの代わりに電源線ＶＣＣに接続される。また、リセット端子ＲＳＴＸ、入力端子ＩＮ１−ＩＮ３およびモード端子ＭＤ１、ＭＤ２に接続される保護回路は、内部接地線ＩＶＳＳの代わりに接地線ＶＳＳに接続される。保護回路は、電源端子ＶＣＣおよび接地端子ＶＳＳに接続されない。
【００８８】
接触テストにおいて、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３のいずれかと、図５に示したテスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合、内部電源線ＩＶＣＣはフローティング状態になり、内部電源電圧ＩＶＣＣは徐々に低下する。インバータＩＶ１の出力であるモニタ信号線ＭＯＮ１は、インバータＩＶ１のｎＭＯＳトランジスタのソース、ドレイン間を流れるオフリーク電流により、ロウレベルに変化する。オフリーク電流によるモニタ信号線ＭＯＮ１のロウレベルへの変化速度は、図２に示した半導体装置ＳＥＭ１における電源端子ＶＣＣの接触不良時のモニタ信号線ＭＯＮ１のロウレベルへの変化速度より速い。但し、ロウレベルへの変化速度は、通常のインバータの動作速度に比べて遅いため、図５に示したように、プルダウン用の抵抗素子Ｒ１をテスト装置ＴＥＳＴに設けることが好ましい。
【００８９】
一方、接触テストにおいて、接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３のいずれかと、テスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合、内部接地線ＩＶＳＳはフローティング状態になり、内部接地電圧ＩＶＳＳは徐々に上昇する。インバータＩＶ２の出力であるモニタ信号線ＭＯＮ２は、インバータＩＶ２のｐＭＯＳトランジスタのソース、ドレイン間を流れるオフリーク電流により、ハイレベルに変化する。オフリーク電流によるモニタ信号線ＭＯＮ２のハイレベルへの変化速度は、図２に示した半導体装置ＳＥＭ１における接地端子ＶＳＳの接触不良時のモニタ信号線ＭＯＮ２のハイレベルへの変化速度より速い。但し、ハイレベルへの変化速度は、通常のインバータの動作速度に比べて遅いため、図５に示したように、プルアップ用の抵抗素子Ｒ２をテスト装置ＴＥＳＴに設けることが好ましい。
【００９０】
以上、この実施形態においても、図２から図７に示した実施形態と同様に、テスト装置ＴＥＳＴは、モニタ端子ＭＯＮ１、ＭＯＮ２をモニタすることで、電源端子ＶＣＣの接触テストおよび接地端子ＶＳＳの接触テストを誤判定することなく実施できる。また、テスト装置ＴＥＳＴは、電源端子ＶＣＣおよび接地端子ＶＳＳの接触テスト後に内部回路ＣＫＴの動作テストを実施することで、半導体装置ＳＥＭの歩留を向上できる。
【００９１】
さらに、モニタ端子ＭＯＮ１をインバータＩＶ１の出力に接続することで、電源端子ＶＣＣの接触不良時のモニタ信号線ＭＯＮ１のロウレベルへの変化速度は、図２に示した半導体装置ＳＥＭ１のモニタ信号線ＭＯＮ１のロウレベルへの変化速度に比べて速くなる。同様に、モニタ端子ＭＯＮ２をインバータＩＶ２の出力に接続することで、接地端子ＶＳＳの接触不良時のモニタ信号線ＭＯＮ２のハイレベルへの変化速度は、図２に示した半導体装置ＳＥＭ１のモニタ信号線ＭＯＮ２のハイレベルへの変化速度より速くなる。したがって、接触不良の判定時間は、短縮可能である。例えば、図５に示したように、テスト装置ＴＥＳＴに抵抗素子Ｒ１、Ｒ２を設ける場合にも、接触不良の判定時間は、図７に示した半導体装置ＳＥＭ１における接触不良の判定時間に比べて短縮可能である。
【００９２】
図９は、半導体装置および半導体装置の製造方法の別の実施形態を示す。上述した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体装置ＳＥＭ３は、図８に示した半導体装置ＳＥＭ１にバッファ回路ＢＵＦ１、ＢＵＦ２を追加している。半導体装置ＳＥＭ３のその他の構成は、図８に示した半導体装置ＳＥＭ２と同様である。
【００９３】
バッファ回路ＢＵＦ１の電源端子は、内部電源線ＤＶＣＣに接続され、バッファ回路ＢＵＦ１の接地端子は、内部接地線ＤＶＳＳに接続される。バッファ回路ＢＵＦ１の入力端子は、インバータＩＶ１の出力信号を受け、バッファ回路ＢＵＦ１の出力端子は、モニタ信号ＭＯＮ１を出力する。内部電源電圧ＤＶＣＣおよび内部接地電圧ＤＶＳＳを受けるバッファ回路ＢＵＦ１は、電源端子ＶＣＣ１−ＶＣＣ３の接触不良の有無に拘わらず動作し、インバータＩＶ１から出力される論理レベルと同じ論理レベルのモニタ信号ＭＯＮ１を出力する。なお、インバータＩＶ１およびバッファ回路ＢＵＦ１は、入力端子で受ける論理を反転して出力するバッファ回路として動作する。
【００９４】
バッファ回路ＢＵＦ２の電源端子は、内部電源線ＤＶＣＣに接続され、バッファ回路ＢＵＦ２の接地端子は、内部接地線ＤＶＳＳに接続される。バッファ回路ＢＵＦ２の入力端子は、インバータＩＶ２の出力信号を受け、バッファ回路ＢＵＦ２の出力端子は、モニタ信号ＭＯＮ２を出力する。内部電源電圧ＤＶＣＣおよび内部接地電圧ＤＶＳＳを受けるバッファ回路ＢＵＦ２は、接地端子ＶＳＳ１−ＶＳＳ３の接触不良の有無に拘わらず動作し、インバータＩＶ２から出力される論理レベルと同じ論理レベルのモニタ信号ＭＯＮ２を出力する。なお、インバータＩＶ２およびバッファ回路ＢＵＦ２は、入力端子で受ける論理を反転して出力するバッファ回路として動作する。
【００９５】
例えば、各バッファ回路ＢＵＦ１、ＢＵＦ２は、縦続接続された２つのＣＭＯＳインバータを有する。すなわち、各バッファ回路ＢＵＦ１、ＢＵＦ２は、図１２に示すバッファ回路ＢＵＦ３、ＢＵＦ４からｐＭＯＳトランジスタＰＭ１２、ＰＭ１３とｎＭＯＳトランジスタＮＭ１２、ＮＭ１３とを削除した回路構成を有する。
【００９６】
なお、半導体装置ＳＥＭ３は、インバータＩＶ１、ＩＶ２を有さなくてもよい。この場合、バッファ回路ＢＵＦ１の初段のインバータの電源端子および接地端子は、内部電源線ＩＶＣＣおよび内部接地線ＤＶＳＳにそれぞれ接続され、バッファ回路ＢＵＦ１の初段のインバータの入力端子は、内部電源線ＤＶＣＣに接続される。バッファ回路ＢＵＦ１の後段のインバータの電源端子および接地端子は、内部電源線ＤＶＣＣおよび内部接地線ＤＶＳＳにそれぞれ接続される。
【００９７】
バッファ回路ＢＵＦ２の初段のインバータの電源端子および接地端子は、内部電源線ＤＶＣＣおよび内部接地線ＩＶＳＳにそれぞれ接続され、バッファ回路ＢＵＦ２の初段のインバータの入力端子は、内部接地線ＤＶＣＣに接続される。バッファ回路ＢＵＦ２の後段のインバータの電源端子および接地端子は、内部電源線ＤＶＣＣおよび内部接地線ＤＶＳＳにそれぞれ接続される。これにより、半導体装置ＳＥＭ３の接触テスト時の動作波形は、後述する図１０と同様になる。
【００９８】
半導体装置ＳＥＭ３は、図５に示したテスト装置ＴＥＳＴを用いて電源端子ＶＣＣ１−ＶＣＣ３および接地端子ＶＳＳ１−ＶＳＳ３の接触テストが個別に実施される。すなわち、テスト装置ＴＥＳＴのソケットＳＣＫには、図５に示した半導体装置ＳＥＭ１の代わりに半導体装置ＳＥＭ３が装着される。但し、半導体装置ＳＥＭ３の接触テストを実施する場合、図５に示した抵抗素子Ｒ１、Ｒ２は、モニタ端子ＭＯＮ１、ＭＯＮ２に接続されない。半導体装置ＳＥＭ３をテストする場合の信号の論理の例は、図６と同様である。
【００９９】
半導体装置ＳＥＭ２と同様に、半導体装置ＳＥＭ３は、通常動作モード中に使用される端子に接続される図４に示した保護回路を有する。リセット端子ＲＳＴＸ、入力端子ＩＮ１−ＩＮ３およびモード端子ＭＤ１、ＭＤ２に接続される保護回路は、図４に示した内部電源線ＩＶＣＣの代わりに電源線ＶＣＣに接続される。また、リセット端子ＲＳＴＸ、入力端子ＩＮ１−ＩＮ３およびモード端子ＭＤ１、ＭＤ２に接続される保護回路は、内部接地線ＩＶＳＳの代わりに接地線ＶＳＳに接続される。保護回路は、電源端子ＶＣＣおよび接地端子ＶＳＳに接続されない。
【０１００】
接触テストにおいて、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３のいずれかと、図５に示したテスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合、内部電源線ＩＶＣＣはフローティング状態になる。インバータＩＶ１の出力は、インバータＩＶ１のｎＭＯＳトランジスタのソース、ドレイン間を流れるオフリーク電流により、ロウレベルに変化する。バッファ回路ＢＵＦ１は、インバータＩＶ１の出力電圧が論理閾値より低くなった場合に、モニタ信号ＭＯＮ１をハイレベルからロウレベルに変化する。図５に示した判定部ＪＤＧは、モニタ信号ＭＯＮ１のロウレベルを検出した場合に、電源端子ＶＣＣ１、ＶＣＣ２、ＶＣＣ３のいずれかの接触不良を検出する。
【０１０１】
一方、接触テストにおいて、接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３のいずれかと、テスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合、内部接地線ＩＶＳＳは、フローティング状態になる。インバータＩＶ２の出力は、インバータＩＶ２のｐＭＯＳトランジスタのソース、ドレイン間を流れるオフリーク電流により、ハイレベルに変化する。バッファ回路ＢＵＦ２は、インバータＩＶ２の出力電圧が論理閾値より高くなった場合に、モニタ信号ＭＯＮ２をロウレベルからハイレベルに変化する。図５に示した判定部ＪＤＧは、モニタ信号ＭＯＮ２のハイレベルを検出した場合に、接地端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３のいずれかの接触不良を検出する。
【０１０２】
図１０は、図９に示した半導体装置ＳＥＭ３の接触テスト時の動作波形の例を示す。図７と同様の波形については、詳細な説明は省略する。図７と同様に、例えば、接触テストは、半導体装置ＳＥＭ１の内部回路ＣＫＴの動作テストの前に実施される。接触テストおよび接触テスト後の動作テストは、半導体装置ＳＥＭ３の製造工程中のテスト工程により実施される。すなわち、図１０は、半導体装置ＳＥＭ３の製造方法を示す。なお、上述したように、半導体装置ＳＥＭ３の接触テストを実施する場合、図５に示した抵抗素子Ｒ１、Ｒ２は、モニタ端子ＭＯＮ１、ＭＯＮ２に接続されない。
【０１０３】
図１０では、電源端子ＶＣＣ１とテスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合のモニタ信号ＭＯＮ１の波形が、図７と相違する。また、接地端子ＶＳＳ１とテスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合のモニタ信号ＭＯＮ２の波形が、図７と相違する。他の波形は、図７と同様である。
【０１０４】
電源端子ＶＣＣ１とテスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合、バッファ回路ＢＵＦ１は、インバータＩＶ１の出力電圧が論理閾値より低くなった場合に、モニタ信号ＭＯＮ１をハイレベルからロウレベルに変化する（図１０（ａ））。バッファ回路ＢＵＦ１は、入力電圧を増幅して出力する機能を有するため、テスト装置ＴＥＳＴは、図５に示したプルダウン用の抵抗素子Ｒ１を用いることなく、電源端子ＶＣＣの接触不良を検出できる。
【０１０５】
また、接地端子ＶＳＳ１とテスト装置ＴＥＳＴのソケットＳＫＴとの接触不良がある場合、バッファ回路ＢＵＦ２は、インバータＩＶ２の出力電圧が論理閾値より高くなった場合に、モニタ信号ＭＯＮ２をロウレベルからハイレベルに変化する（図１０（ｂ））。バッファ回路ＢＵＦ２は、入力電圧を増幅して出力する機能を有するため、テスト装置ＴＥＳＴは、図５に示したプルアップ用の抵抗素子Ｒ２を用いることなく、接地端子ＶＳＳの接触不良を検出できる。
【０１０６】
以上、この実施形態においても、図２から図７に示した実施形態と同様に、テスト装置ＴＥＳＴは、モニタ端子ＭＯＮ１、ＭＯＮ２をモニタすることで、電源端子ＶＣＣの接触テストおよび接地端子ＶＳＳの接触テストを誤判定することなく実施できる。また、テスト装置ＴＥＳＴは、電源端子ＶＣＣおよび接地端子ＶＳＳの接触テスト後に内部回路ＣＫＴの動作テストを実施することで、半導体装置ＳＥＭの歩留を向上できる。
【０１０７】
さらに、テスト装置ＴＥＳＴは、プルダウン用の抵抗素子Ｒ１を用いることなく、電源端子ＶＣＣの接触不良を検出でき、プルアップ用の抵抗素子Ｒ２を用いることなく、接地端子ＶＳＳの接触不良を検出できる。
【０１０８】
図１１は、半導体装置および半導体装置の製造方法の別の実施形態を示す。上述した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体装置ＳＥＭ４は、図９に示したバッファ回路ＢＵＦ１、ＢＵＦ２の代わりにバッファ回路ＢＵＦ３、ＢＵＦ４が配置され、図９に示したテスト制御回路ＴＣＮＴ１の代わりにテスト制御回路ＴＣＮＴ２が配置される。また、半導体装置ＳＥＭ４は、入力端子ＩＮ１−ＩＮ３およびモニタ端子ＭＯＮ１、ＮＯＮ２に接続された入出力バッファＩＯＢを有する。半導体装置ＳＥＭ４のその他の構成は、図９に示した半導体装置ＳＥＭ３と同様である。
【０１０９】
バッファ回路ＢＵＦ３、ＢＵＦ４は、接触テストモード中に、テストイネーブル信号ＴＥＮの活性化を受けて有効になり、接触テストモード以外の動作モード中に、テストイネーブル信号ＴＥＮの非活性化を受けて無効になる。バッファＢＵＦ３、ＢＵＦ４の例は、図１２に示す。なお、インバータＩＶ１およびバッファ回路ＢＵＦ３は、入力端子で受ける論理を反転して出力するバッファ回路として動作する。また、インバータＩＶ２およびバッファ回路ＢＵＦ４は、入力端子で受ける論理を反転して出力するバッファ回路として動作する。
【０１１０】
テスト制御回路ＴＣＮＴ２は、図９に示したテスト制御回路ＴＣＮＴ１にテストイネーブル信号ＴＥＮを生成する機能を追加している。テスト制御回路ＴＣＮＴ２の例は、図１３に示す。
【０１１１】
入出力バッファＩＯＢは、外部端子で受ける信号を内部回路ＣＫＴに伝達するナンドゲートと、内部回路ＣＫＴからの信号を外部端子に出力するトライステートバッファとを有する。入出力バッファＩＯＢの配置により、入力端子ＩＮ１−ＩＮ３およびモニタ端子ＭＯＮ１、ＭＯＮ２は、内部回路ＣＫＴに供給される信号の入力端子と兼用でき、あるいは、内部回路ＣＫＴから出力される信号の出力端子と兼用できる。すなわち、入力端子ＩＮ１−ＩＮ３およびモニタ端子ＭＯＮ１、ＭＯＮ２は、汎用の入出力端子として利用できる。
【０１１２】
なお、半導体装置ＳＥＭ４は、入出力バッファの代わりに、外部端子で受ける信号を内部回路ＣＫＴに伝達する入力バッファ、または内部回路ＣＫＴからの信号を外部端子に出力するトライステートタイプの出力バッファを有してもよい。
【０１１３】
半導体装置ＳＥＭ４は、図５に示したテスト装置ＴＥＳＴを用いて電源端子ＶＣＣ１−ＶＣＣ３および接地端子ＶＳＳ１−ＶＳＳ３の接触テストが個別に実施される。すなわち、テスト装置ＴＥＳＴのソケットＳＣＫには、図５に示した半導体装置ＳＥＭ１の代わりに半導体装置ＳＥＭ４が装着される。但し、半導体装置ＳＥＭ４の接触テストを実施する場合、図５に示した抵抗素子Ｒ１、Ｒ２は、モニタ端子ＭＯＮ１、ＭＯＮ２に接続されない。
【０１１４】
半導体装置ＳＥＭ４をテストする場合の信号の論理の例は、図６と同様である。但し、この実施形態では、デコーダＤＥＣ２は、入力信号ＩＮ３、ＩＮ２、ＩＮ１により示される３ビットの値が”６”または”７”を示すときに、テストイネーブル信号ＴＥＮ０をロウレベルに非活性化する。
【０１１５】
図１２は、図１１に示したバッファ回路ＢＵＦ３、ＢＵＦ４の例を示す。各バッファ回路ＢＵＦ３、ＢＵＦ４は、互いに同じ回路であり、入力端子ＩＮと出力端子ＯＵＴとの間に直列に接続された一対のＣＭＯＳインバータＣＩＶ１、ＣＩＶ２と、テストイネーブル信号ＴＥＮを受けるＣＭＯＳインバータＣＩＶ３とを有する。
【０１１６】
ＣＭＯＳインバータＣＩＶ１は、内部電源線ＤＶＣＣと内部接地線ＤＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタＰＭ１０およびｎＭＯＳトランジスタＮＭ１０を有する。ＣＭＯＳインバータＣＩＶ２は、内部電源線ＤＶＣＣと内部接地線ＤＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタＰＭ１２、ＰＭ１１およびｎＭＯＳトランジスタＮＭ１１、ＮＭ１２を有する。ｐＭＯＳトランジスタＰＭ１１およびｎＭＯＳトランジスタＮＭ１１のゲートは、ＣＭＯＳインバータＣＩＶ１の出力端子に接続される。ｐＭＯＳトランジスタＰＭ１２のゲートは、ＣＭＯＳインバータＣＩＶ３の出力端子に接続される。ｎＭＯＳトランジスタＮＭ１２のゲートは、テストイネーブル信号ＴＥＮを受ける。
【０１１７】
ＣＭＯＳインバータＣＩＶ３は、内部電源線ＤＶＣＣと内部接地線ＤＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタＰＭ１３およびｎＭＯＳトランジスタＮＭ１３を有する。ＣＭＯＳインバータＣＩＶ３は、テストイネーブル信号ＴＥＮを受ける入力端子と、ｐＭＯＳトランジスタＰＭ１２のゲートに接続された出力端子とを有する。
【０１１８】
各バッファ回路ＢＵＦ３、ＢＵＦ４は、テストイネーブル信号ＴＥＮがハイレベルの期間に、ＣＭＯＳインバータＣＩＶ２を活性化し、入力端子ＩＮで受ける論理と同じ論理を出力端子ＯＵＴに出力する。また、各バッファ回路ＢＵＦ３、ＢＵＦ４は、テストイネーブル信号ＴＥＮがロウレベルの期間に、ＣＭＯＳインバータＣＩＶ２を非活性化し、出力端子ＯＵＴをフローティング状態に設定する。すなわち、バッファ回路ＢＵＦ３、ＢＵＦ４は、トライステートタイプのバッファ回路である。
【０１１９】
図１３は、図１１に示したテスト制御回路ＴＣＮＴ２の例を示す。テスト制御回路ＴＣＮＴ２は、図３に示したデコーダＤＥＣ１の代わりにデコーダＤＥＣ２を有する。また、テスト制御回路ＴＣＮＴ２は、図３に示したテスト制御回路ＴＣＮＴ１にアンド回路ＡＮＤ４と、アンド回路ＡＮＤ４の入力に接続されたラッチ回路ＬＴとを追加している。テスト制御回路ＴＣＮＴ２のその他の構成は、図３に示したテスト制御回路ＴＣＮＴ１と同様である。
【０１２０】
デコーダＤＥＣ２は、テストイネーブル信号ＴＥＮ０を生成する論理を、図３に示したデコーダＤＥＣ１に追加している。デコーダＤＥＣ２は、入力信号ＩＮ３、ＩＮ２、ＩＮ１により示される３ビットの値が”０”から”５”のいずれかを示すときに、テストイネーブル信号ＴＥＮ０をハイレベルに活性化する。デコーダＤＥＣ２は、入力信号ＩＮ３、ＩＮ２、ＩＮ１により示される３ビットの値が”６”または”７”を示すときに、テストイネーブル信号ＴＥＮ０をロウレベルに非活性化する。すなわち、デコーダＤＥＣ２は、接触テストが実施される場合に、テストイネーブル信号ＴＥＮ０をハイレベルに活性化する。
【０１２１】
テストイネーブル信号ＴＥＮ０を入力端子Ｄで受けるラッチ回路ＬＴは、リセット信号ＲＳＴＸの立ち上がりエッジに同期して、テストイネーブル信号ＴＥＮ０の論理をラッチし、ラッチした論理を出力端子Ｑから出力する。アンド回路ＡＮＤ４は、リセット信号ＲＳＴＸおよびテスト信号ＴＥＳＴ１がハイレベルの期間に、対応するラッチ回路ＬＴから出力される論理をテストイネーブル信号ＴＥＮとして出力する。アンド回路ＡＮＤ４は、リセット信号ＲＳＴＸおよびテスト信号ＴＥＳＴ１の少なくともいずれかがロウレベルの期間に、テストイネーブル信号ＴＥＮをロウレベルに非活性化する。
【０１２２】
図１４は、図１１に示した半導体装置ＳＥＭ４の接触テスト時の動作波形の例を示す。図１０と同様の波形については、詳細な説明は省略する。図７と同様に、例えば、接触テストは、半導体装置ＳＥＭ１の内部回路ＣＫＴの動作テストの前に実施される。接触テストおよび接触テスト後の動作テストは、半導体装置ＳＥＭ４の製造工程中のテスト工程により実施される。すなわち、図１４は、半導体装置ＳＥＭ４の製造方法を示す。図１４は、図１０に示した波形に、テストイネーブル信号ＴＥＮ０、ＴＥＮの波形が追加している。他の波形は、図１０と同様である。
【０１２３】
図１３に示したデコーダＤＥＣ２は、入力信号ＩＮ３−ＩＮ１の値が、”０”から”５”のいずれかを示すときに、テストイネーブル信号ＴＥＮ０をハイレベルに活性化する（図１４（ａ）、（ｂ））。アンド回路ＡＮＤ４は、リセット信号ＲＳＴＸまたはテスト信号ＴＥＳＴ１がロウレベルの期間に、テストイネーブル信号ＴＥＮをロウレベルに非活性化する（図１４（ｃ）、（ｄ））。
【０１２４】
図１３に示したテストイネーブル信号ＴＥＮに対応するラッチ回路ＬＴは、リセット信号ＲＳＴＸの立ち上がりエッジに同期してテストイネーブル信号ＴＥＮ０の論理をラッチし、ラッチした論理をアンド回路ＡＮＤ４に出力する。アンド回路ＡＮＤ４は、リセット信号ＲＳＴＸのハイレベルとテスト信号ＴＥＳＴ１のハイレベルに基づいて有効になり、ハイレベルのテストイネーブル信号ＴＥＮを出力する（図１４（ｅ）、（ｆ））。ハイレベルのテストイネーブル信号ＴＥＮにより、図１１に示したバッファＢＵＦ３は、有効になり、接触テストの結果に応じてハイレベルまたはロウレベルのモニタ信号ＭＯＮ１を出力する（図１４（ｇ））。同様に、ハイレベルのテストイネーブル信号ＴＥＮにより、図１１に示したバッファＢＵＦ４は、有効になり、接触テストの結果に応じてハイレベルまたはロウレベルのモニタ信号ＭＯＮ２を出力する（図１４（ｈ））。
【０１２５】
以上、この実施形態においても、図２から図７に示した実施形態と同様に、テスト装置ＴＥＳＴは、モニタ端子ＭＯＮ１、ＭＯＮ２をモニタすることで、電源端子ＶＣＣの接触テストおよび接地端子ＶＳＳの接触テストを誤判定することなく実施できる。また、テスト装置ＴＥＳＴは、電源端子ＶＣＣおよび接地端子ＶＳＳの接触テスト後に内部回路ＣＫＴの動作テストを実施することで、半導体装置ＳＥＭの歩留を向上できる。テスト装置ＴＥＳＴは、プルダウン用の抵抗素子Ｒ１を用いることなく、電源端子ＶＣＣの接触不良を検出でき、プルアップ用の抵抗素子Ｒ２を用いることなく、接地端子ＶＳＳの接触不良を検出できる。
【０１２６】
さらに、トライステートタイプのバッファ回路ＢＵＦ３の出力がモニタ端子ＭＯＮ１に接続され、トライステートタイプのバッファ回路ＢＵＦ４がモニタ端子ＭＯＮ２に接続されるため、入出力バッファＩＯＢがモニタ端子ＭＯＮ１、ＭＯＮ２に接続可能になる。この結果、モニタ端子ＭＯＮ１、ＭＯＮ２は、通常動作モード時に使用可能な兼用端子にできる。また、入出力バッファＩＯＢを入力端子ＩＮ１−ＩＮ３に接続することで、入力端子も兼用端子として使用できる。この結果、接触テスト時に使用する専用の端子がなくなるため、専用の端子を有する場合に比べて、半導体装置ＳＥＭ４のチップサイズを削減できる。
【０１２７】
図１５は、半導体装置および半導体装置の製造方法の別の実施形態を示す。上述した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体装置ＳＥＭ５は、図１１に示した半導体装置ＳＥＭ４からインバータＩＶ１、ＩＶ２を削除している。バッファ回路ＢＵＦ３の入力は、内部電源線ＩＶＣＣに接続され、バッファ回路ＢＵＦ４の入力は、内部接地線ＩＶＳＳに接続される。半導体装置ＳＥＭ５のその他の構成は、図１１に示した半導体装置ＳＥＭ４と同様である。
【０１２８】
この実施形態では、トライステートタイプのバッファ回路ＢＵＦ３、ＢＵＦ４の入力端子を内部電源線ＩＶＣＣおよび内部接地線ＩＶＳＳにそれぞれ接続することで、入力端子ＩＮ１−ＩＮ３およびモニタ端子ＭＯＮ１、ＭＯＮ２は、汎用の入出力端子として利用できる。この際、半導体装置ＳＥＭ５は、図１１に示したインバータＩＶ１、ＩＶ２を持たないため、半導体装置ＳＥＭ５の回路規模を、図１１に示した半導体装置ＳＥＭ４に比べて小さくできる。
【０１２９】
なお、バッファ回路ＢＵＦ３の初段のインバータの接地端子は、内部接地線ＩＶＳＳに接続され、バッファ回路ＢＵＦ４の初段のインバータの電源端子は、内部電源線ＩＶＣＣにそれぞれ接続される。これにより、半導体装置ＳＥＭ５の接触テスト時の動作波形は、図１４と同様になる。
【０１３０】
また、バッファ回路ＢＵＦ３、ＢＵＦ４の代わりに、トライステートタイプのＣＭＯＳインバータが配置されてもよい。例えば、トライステートタイプのＣＭＯＳインバータは、図１２に示すバッファ回路ＢＵＦ３、ＢＵＦ４からｐＭＯＳトランジスタＰＭ１０とｎＭＯＳトランジスタＮＭ１０とを削除した回路構成を有する。また、バッファＢＵＦ３の代わりに使用されるトライステートタイプのＣＭＯＳインバータは、入力端子および接地端子が内部接地線ＤＶＳＳに接続され、電源端子が内部電源線ＩＶＣＣに接続される。バッファＢＵＦ４の代わりに使用されるトライステートタイプのＣＭＯＳインバータは、入力端子および電源端子が内部電源線ＤＶＣＣに接続され、接地端子が内部接地線ＩＶＳＳに接続される。
【０１３１】
半導体装置ＳＥＭ５は、図５に示したテスト装置ＴＥＳＴを用いて電源端子ＶＣＣ１−ＶＣＣ３および接地端子ＶＳＳ１−ＶＳＳ３の接触テストが個別に実施される。すなわち、テスト装置ＴＥＳＴのソケットＳＣＫには、図５に示した半導体装置ＳＥＭ１の代わりに半導体装置ＳＥＭ５が装着される。但し、半導体装置ＳＥＭ５の接触テストを実施する場合、図５に示した抵抗素子Ｒ１、Ｒ２は、モニタ端子ＭＯＮ１、ＭＯＮ２に接続されない。
【０１３２】
半導体装置ＳＥＭ５をテストする場合の信号の論理の例は、図６と同様である。但し、この実施形態では、テスト制御回路ＴＣＮＴ２のデコーダＤＥＣ２（図１３）は、入力信号ＩＮ３、ＩＮ２、ＩＮ１により示される３ビットの値が”６”または”７”を示すときに、テストイネーブル信号ＴＥＮ０をロウレベルに非活性化する。
【０１３３】
以上、この実施形態においても、図２から図７に示した実施形態と同様に、テスト装置ＴＥＳＴは、モニタ端子ＭＯＮ１、ＭＯＮ２をモニタすることで、電源端子ＶＣＣの接触テストおよび接地端子ＶＳＳの接触テストを誤判定することなく実施できる。また、テスト装置ＴＥＳＴは、電源端子ＶＣＣおよび接地端子ＶＳＳの接触テスト後に内部回路ＣＫＴの動作テストを実施することで、半導体装置ＳＥＭの歩留を向上できる。テスト装置ＴＥＳＴは、プルダウン用の抵抗素子Ｒ１を用いることなく、電源端子ＶＣＣの接触不良を検出でき、プルアップ用の抵抗素子Ｒ２を用いることなく、接地端子ＶＳＳの接触不良を検出できる。
【０１３４】
さらに、トライステートタイプのバッファ回路ＢＵＦ３、ＢＵＦ４を用いることで、モニタ端子ＭＯＮ１、ＭＯＮ２は、兼用端子として利用可能になり、専用の端子を有する場合に比べて、半導体装置ＳＥＭ５のチップサイズを削減できる。
【０１３５】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数の電源端子と、
前記複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、
前記第１内部電源線に接続された第１モニタ端子と、
前記複数の電源端子と第２内部電源線との間にそれぞれ配置され、前記複数の電源端子から前記第２内部電源線への整流作用を有する複数の第１整流回路と、
前記第２内部電源線に接続され、前記複数の第１スイッチを制御するテスト制御回路と
を備えたことを特徴とする半導体装置。
（付記２）
前記テスト制御回路は、前記複数の電源端子の各々の接触テストを実施するテスト期間に、前記複数の第１スイッチの１つをオンし、前記複数の第１スイッチの残りをオフすること
を特徴とする付記１に記載の半導体装置。
（付記３）
電源端子が前記第１内部電源線に接続され、接地端子が接地線に接続され、前記第１内部電源線に供給される電源電圧に対応する電圧レベルを出力する第１バッファ回路を備え、
前記第１内部電源線は、前記第１バッファ回路の電源端子を介して前記第１モニタ端子に接続されること
を特徴とする付記１または付記２記載の半導体装置。
（付記４）
前記第１バッファ回路は、入力端子が前記接地線に接続されたインバータであること
を特徴とする付記３記載の半導体装置。
（付記５）
前記第１バッファ回路は、縦続接続された複数の第１バッファ素子を有し、
前記第１バッファ素子のうちの初段の第１バッファ素子は、電源端子が前記第１内部電源線に接続され、接地端子および入力端子が前記接地線に接続され、
前記第１バッファ素子のうちの初段を除く第１バッファ素子は、電源端子が前記第２内部電源線に接続され、接地端子が前記接地線に接続されること
を特徴とする付記３記載の半導体装置。
（付記６）
前記第１モニタ端子に接続された入力バッファ、出力バッファおよび入出力バッファのいずれかを備え、
前記第１バッファ回路は、前記テスト期間に、入力端子で受ける電圧に応じた電圧レベルを出力し、前記テスト期間を除く期間に出力をフローティング状態に設定するトライステートタイプのバッファ回路であること
を特徴とする付記３ないし付記５のいずれか１項記載の半導体装置。
（付記７）
複数の接地端子と、
前記複数の接地端子を第１内部接地線にそれぞれ接続する複数の第２スイッチと、
前記第１内部接地線に接続された第２モニタ端子と、
前記複数の接地端子と第２内部接地線との間にそれぞれ配置され、前記第２内部接地線から前記複数の接地端子への整流作用を有する複数の第２整流回路を備え、
前記テスト制御回路は、前記第２内部接地線に接続され、前記複数の接地端子の各々の接触テストを実施する前記テスト期間に、前記複数の第２スイッチの１つをオンし、前記複数の第２スイッチの残りをオフすること
を特徴とする付記１記載の半導体装置。
（付記８）
電源端子が前記第２内部電源線に接続され、接地端子が前記第１内部接地線に接続され、前記第１内部接地線に供給される接地電圧に対応する電圧レベルを出力する第２バッファ回路を備え、
前記第１内部接地線は、前記第２バッファ回路の接地端子を介して前記第２モニタ端子に接続されること
を特徴とする付記７記載の半導体装置。
（付記９）
前記第２バッファ回路は、入力端子が前記第２内部電源線に接続されたインバータであること
を特徴とする付記８記載の半導体装置。
（付記１０）
前記第２バッファ回路は、縦続接続された複数の第２バッファ素子を有し、
前記第２バッファ素子のうちの初段の第２バッファ素子は、電源端子および入力端子が前記第２内部電源線に接続され、接地端子が前記第１内部接地線に接続され、
前記第２バッファ素子のうちの初段を除く第２バッファ素子は、電源端子が前記第２内部電源線に接続され、接地端子が前記第２内部接地線に接続されること
を特徴とする付記８記載の半導体装置。
（付記１１）
前記第２モニタ端子に接続された入力バッファ、出力バッファおよび入出力バッファのいずれかを備え、
前記第２バッファ回路は、前記テスト期間に、入力端子で受ける電圧に応じた電圧レベルを出力し、前記テスト期間を除く期間に出力をフローティング状態に設定するトライステートタイプのバッファ回路であること
を特徴とする付記８ないし付記１０のいずれか１項記載の半導体装置。
（付記１２）
複数の電源端子と、
前記複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、
前記第１内部電源線に接続された第１モニタ端子と、
前記複数の電源端子と第２内部電源線との間にそれぞれ配置され、前記複数の電源端子から前記第２内部電源線への整流作用を有する複数の第１整流回路と、
前記第２内部電源線に接続され、前記複数の電源端子の各々の接触テストを実施するテスト期間に、テスト信号に応じて、前記複数の第１スイッチの１つをオンし、前記複数の第１スイッチの残りをオフするテスト制御回路と
を備えた半導体装置のテスト方法であって、
テスト装置に搭載された前記半導体装置の前記複数の電源端子に、前記テスト装置の電源端子から電源電圧を供給し、
前記テスト信号を前記テスト制御回路に供給して、前記複数のスイッチの１つを順次にオンさせ、
前記電源電圧に対応する電圧レベルが前記モニタ端子に現れる場合に、オンしたスイッチに接続された電源端子と前記テスト装置の電源端子との接触を検出し、前記電源電圧に対応する電圧レベルが前記モニタ端子に現れない場合に、オンしたスイッチに接続された電源端子と前記テスト装置の電源端子との非接触を検出する
ことを特徴とする半導体装置のテスト方法。
（付記１３）
前記半導体装置は、前記複数の電源端子に供給される前記電源電圧に基づいて動作する内部回路を備え、
前記複数の電源端子の各々と前記テスト装置の電源端子との接触を検出した後に、前記複数のスイッチをオンさせ、前記内部回路のテストを実施する
ことを特徴とする付記１２記載の半導体装置のテスト方法。
（付記１４）
複数の電源端子と、
前記複数の電源端子を第１内部電源線にそれぞれ接続する複数の第１スイッチと、
前記第１内部電源線に接続された第１モニタ端子と、
前記複数の電源端子と第２内部電源線との間にそれぞれ配置され、前記複数の電源端子から前記第２内部電源線への整流作用を有する複数の第１整流回路と、
前記第２内部電源線に接続され、前記複数の電源端子の各々の接触テストを実施するテスト期間に、テスト信号に応じて、前記複数の第１スイッチの１つをオンし、前記複数の第１スイッチの残りをオフするテスト制御回路と、
前記複数の電源端子に供給される前記電源電圧に基づいて動作する内部回路と
を備えた半導体装置の製造方法であって、
テスト装置に搭載された前記半導体装置の前記複数の電源端子に、前記テスト装置の電源端子から電源電圧を供給し、
前記テスト信号を前記テスト制御回路に供給して、前記複数のスイッチの１つを順次にオンさせ、
前記電源電圧に対応する電圧レベルが前記モニタ端子に現れる場合に、オンしたスイッチに接続された電源端子と前記テスト装置の電源端子との接触を検出し、前記電源電圧に対応する電圧レベルが前記モニタ端子に現れない場合に、オンしたスイッチに接続された電源端子と前記テスト装置の電源端子との非接触を検出し、
前記複数の電源端子の各々と前記テスト装置の電源端子との接触を検出した後に、前記複数のスイッチをオンさせ、前記内部回路のテストを実施する
ことを特徴とする半導体装置の製造方法。
【０１３６】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１３７】
ＢＵＦ１、ＢＵＦ２、ＢＵＦ３、ＢＵＦ４…バッファ回路；ＣＫＴ…内部回路；Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６…ダイオード；ＤＶＣＣ…内部電源線；ＤＶＳＳ…内部接地線；ＩＯＢ…入出力バッファ；ＩＶ１、ＩＶ２…インバータ；ＩＶＣＣ…内部電源線；ＩＶＳＳ…内部接地線；ＪＤＧ…判定部；ＭＤ…モード回路；ＭＯＮ１、ＭＯＮ２…モニタ端子；ＮＭ１、ＮＭ２、ＮＭ３…ｎＭＯＳトランジスタ；ＰＭ１、ＰＭ２、ＰＭ３…ｐＭＯＳトランジスタ；Ｒ１、Ｒ２…抵抗素子；ＳＥＭ、ＳＥＭ１、ＳＥＭ２、ＳＥＭ３、ＳＥＭ４、ＳＥＭ５…半導体装置；ＳＧＥＮ…信号生成部；ＳＫＴ…ソケット；ＳＷ１、ＳＷ２…スイッチ；ＴＣＮＴ、ＴＣＮＴ１、ＴＣＮＴ２…テスト制御回路；ＴＥＳＴ…テスト装置；ＶＣＣ１、ＶＣＣ２、ＶＣＣ３…電源端子；ＶＳＳ１、ＶＳＳ２、ＶＳＳ３…接地端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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