(57)【要約】【課題】  システムＬＳＩ内部のプログラムコピーを防ぐ。【解決手段】  論理回路（１０）、ＣＰＵ（２０）、及びＣＰＵのプログラムを記憶したプログラムメモリ（３０）を一つの半導体に集積したシステムＬＳＩ（１）において、プログラムメモリの内容を消去するプログラム消去手段（４０）と、プログラム消去手段の実行を制御する二つのプログラム消去トリガー端子（５０ａ、５０ｂ）と、を備え、システムＬＳＩ（１）は二つのプログラム消去トリガー端子（５０ａ、５０ｂ）の状態をトリガーとして、プログラム消去手段（４０）がプログラムメモリを消去する。【選択図】図１
2014021946.tif 000002
【特許請求の範囲】
【請求項１】
論理回路、ＣＰＵ、及び前記ＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩにおいて、
前記プログラムメモリの内容を消去するプログラム消去手段と、
前記プログラム消去手段の実行を制御する二つのプログラム消去トリガー端子と、を備え、
前記二つのプログラム消去トリガー端子の状態をトリガーとして、前記プログラム消去手段が前記プログラムメモリを消去することを特徴とするシステムＬＳＩ。
【請求項２】
前記二つのプログラム消去トリガー端子は、前記システムＬＳＩ内部においてお互いがショートバーで短絡されていることを特徴とする請求項１記載のシステムＬＳＩ。
【請求項３】
前記ショートバーは、前記システムＬＳＩをＰＣＢにマウントする際のリフローによって溶断することを特徴とする請求項１記載のシステムＬＳＩ。
【請求項４】
前記二つのプログラム消去トリガー端子の一つの端子は前記システムＬＳＩ内部でＶＤＤに接続され、もう一方の端子は前記システムＬＳＩ内部でＧＮＤと前記プログラム消去手段に接続されていることを特徴とする請求項１記載のシステムＬＳＩ。
【請求項５】
前記プログラム消去手段は、プログラム消去の実行を制御する入力部を備え、
前記入力部がＶＤＤ電位の時はプログラム消去動作を行なわず、前記入力部がＧＮＤ電位になった時にプログラム消去操作を実行することを特徴とする請求項１記載のシステムＬＳＩ。
【請求項６】
前記入力部は、前記二つのプログラム消去トリガー端子の一つと接続されていることを特徴とする請求項５記載のシステムＬＳＩ。
【請求項７】
前記二つのプログラム消去トリガー端子の一つは、前記システムＬＳＩ内部において積分回路を組み込んでいることを特徴とする請求項１記載のシステムＬＳＩ。
【請求項８】
前記システムＬＳＩは、ＢＧＡパッケージで実装されていることを特徴とする請求項１記載のシステムＬＳＩ。
【請求項９】
前記二つのプログラム消去トリガー端子は、ＢＧＡパッケージの３列目より内側の端子に配置されていることを特徴とする請求項８記載のシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路、ＣＰＵ、及びＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩにおいて、システムＬＳＩ内部に記憶されているプログラムの不正コピーを防止する技術に関する。
【背景技術】
【０００２】
近年、論理回路、ＣＰＵ、及びＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩ（ＡＳＩＣ、ＦＰＧＡ）の開発が盛んである。
システムＬＳＩはそれを組み込んだ電子機器の核であり、これらのシステムＬＳＩを分解解析する技術は日々進歩している。
【０００３】
しかしながら、このようなＬＳＩの解析技術の進歩を悪用してＬＳＩの回路をデッドコピーしたシステムも近年多々見受けられるようになってきており、ＬＳＩの模倣品対策として、ＬＳＩの解析デッドコピーを防止する為のＦＰＧＡ技術が提案されている（例えば、特許文献１参照）。
【０００４】
この先行技術においては、ＦＰＧＡと、ユーザ回路データおよび起動キー符号列を記憶したＲＯＭと、予め起動キー情報が組み込まれたユーザ専用ゲートアレイとを備え、ゲートアレイは起動キー符号列から導き出された情報との起動キー情報とが一致した場合には、ユーザ回路データをＦＰＧＡにブートさせている。つまり、正しい起動キー情報を備えたユーザ専用ゲートアレイを保有する者のみがシステムの動作を許されるが、そうでない者にはシステムは動作しない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４１９１１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、この先行技術においては、ＬＳＩの解析デッドコピーを防止する為に、ＦＰＧＡとは別の専用ゲートアレイを別途用意しなければならず、製品コストがアップするという問題がある。
また、専用ゲートアレイの内部を解析され、専用ゲートアレイを模倣されれば、このＬＳＩシステムのデッドコピーが実現できてしまうという課題がある。
【０００７】
本発明は、前記従来の課題を解決するために、論理回路、ＣＰＵ、及びＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩにおいて、システムＬＳＩ内部に記憶されているプログラムの不正コピーを防止する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、前記プログラムメモリの内容を消去するプログラム消去手段と、前記プログラム消去手段の実行を制御する二つのプログラム消去トリガー端子と、を備え、前記二つのプログラム消去トリガー端子の状態をトリガーとして、前記プログラム消去手段が前記プログラムメモリを消去することを特徴とするシステムＬＳＩを提供する。
【０００９】
請求項２に記載の発明は、前記二つのプログラム消去トリガー端子が、前記システムＬＳＩ内部においてお互いがショートバーで短絡されていることを特徴とするシステムＬＳＩを提供する。
【００１０】
請求項３に記載の発明は、前記ショートバーが、前記システムＬＳＩをＰＣＢにマウントする際のリフローによって溶断することを特徴とするシステムＬＳＩを提供する。
【００１１】
請求項４に記載の発明は、前記二つのプログラム消去トリガー端子の一つの端子が前記システムＬＳＩ内部でＶＤＤに結線され、もう一方の端子は前記システムＬＳＩ内部でＧＮＤと前記プログラム消去手段に結線されていることを特徴とするシステムＬＳＩを提供する。
【００１２】
請求項５に記載の発明は、前記プログラム消去手段が、プログラム消去の実行を制御する入力部を備え、前記入力部がＶＤＤ電位の時はプログラム消去動作を行なわず、前記入力部がＧＮＤ電位になった時にプログラム消去操作を実行することを特徴とするシステムＬＳＩを提供する。
【００１３】
請求項６に記載の発明は、前記入力部が、前記二つのプログラム消去トリガー端子の一つと結線されていることを特徴とするシステムＬＳＩを提供する。
【００１４】
請求項７に記載の発明は、前記二つのプログラム消去トリガー端子の一つが、前記システムＬＳＩ内部において積分回路を組み込んでいることを特徴とするシステムＬＳＩを提供する。
【００１５】
請求項８に記載の発明は、前記システムＬＳＩが、ＢＧＡパッケージで実装されていることを特徴とするシステムＬＳＩを提供する。
【００１６】
請求項９に記載の発明は、前記二つのプログラム消去トリガー端子が、ＢＧＡパッケージの３列目より内側の端子に配置されていることを特徴とするシステムＬＳＩを提供する。
【発明の効果】
【００１７】
論理回路、ＣＰＵ、及び前記ＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩにおいて、システムＬＳＩ内部のプログラムの不正コピーを防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１によるシステムＬＳＩのブロック図である。
【図２】本発明の実施形態１によるシステムＬＳＩの二つのプログラム消去トリガー端子の結線を示す図である。
【図３】本発明の実施形態１によるシステムＬＳＩの表層を示す図である。
【図４】本発明の実施形態１によるシステムＬＳＩをＰＣＢにマウントした図である。
【図５】本発明の実施形態１によるシステムＬＳＩの端子の配置図である。
【図６】本発明の実施形態１によるシステムＬＳＩの二つのプログラム消去トリガー端子の一つに、積分回路を組み込んだ図である。
【図７】本発明の実施形態２によるショートバーを示す図である。
【発明を実施するための形態】
【００１９】
（実施形態１）
以下、本発明の論理回路、ＣＰＵ、及びＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩにおいて、ＬＳＩ内部に記憶されているプログラムの不正コピーを防止する技術の実施の一形態について図面を参照して説明する。
【００２０】
ＬＳＩ内部のプログラムを解析するためには、当該ＬＳＩをＰＣＢより離脱させて専用の治具に入れるか、プロービングをする必要がある。その行為を防止する手段として、プログラムの強制消去が最適な手段であるが、そのトリガーをどのように与えるかが問題となる。そのトリガーをＢＧＡパッケージの所定端子の開放により与えるのが本発明の実施形態である。
【００２１】
図１は、本発明の一実施形態に係るシステムＬＳＩのブロック図である。
図１において、１は本発明によるシステムＬＳＩ、１０はハード・ワイヤードで構成された論理回路、２０はＣＰＵ、３０はＣＰＵ２０を動作させるプログラムを記憶した書き換え可能な不揮発性メモリによるプログラムメモリ、４０は所定のトリガーによってプログラムメモリ３０の内容を消去するプログラム消去回路、５０ａ、５０ｂはプログラム消去回路４０のトリガーとなるプログラム消去トリガー端子である。
【００２２】
ＣＰＵ２０は、プログラムメモリ３０に記憶されているプログラムに従って各種の演算処理や論理回路１０の制御等を行い、システムＬＳＩ１が組み込まれた電子機器の各種機能を実現する。
【００２３】
プログラム消去回路４０は、プログラム消去トリガー端子５０ａ、５０ｂの状態により、プログラムメモリ３０に記憶されているＣＰＵ２０を動作させるプログラムを消去する。消去の方法は、プログラムメモリ３０の全領域に対して強制的に「ＦＦ」もしくは「０」を書き込んでリセットしても、乱数を発生させてその発生した数値を書き込むことでプログラムを消去させてもよい。
【００２４】
図２は、システムＬＳＩ１の二つのプログラム消去トリガー端子５０ａ、５０ｂの結線を示す図である。
図２において、プログラム消去トリガー端子５０ａ、５０ｂはシステムＬＳＩ１の製造時においては、その内部でショートバー６０によって短絡されている。ショートバー６０の詳しい説明は後述する。
【００２５】
また、プログラム消去トリガー端子５０ａはシステムＬＳＩ１内部のＶＤＤに結線され、プログラム消去トリガー端子５０ｂはシステムＬＳＩ１内部のＧＮＤとプログラム消去回路４０の図示しない入力部に結線されている。
【００２６】
プログラム消去回路４０は、入力部の電位がＶＤＤの時は動作せず、入力部の電位がＧＮＤになるとプログラムメモリ３０の消去を実行する。そのため、プログラム消去トリガー端子５０ａと５０ｂがショートバー６０で短絡されている状態では、プログラム消去回路４０の入力部の電位はＶＤＤになっており、プログラム消去回路４０は動作しない。
【００２７】
図３は、システムＬＳＩ１の表層を示す図である。
本実施形態のシステムＬＳＩ１はＢＧＡパッケージで実装されている。このＢＧＡパッケージにおいて、プログラム消去トリガー端子５０ａ、５０ｂは半田ボールで実現されている。
【００２８】
システムＬＳＩ１の製造時や、プログラム書き込み治具でのプログラムメモリ３０へのプログラム書き込み時には、プログラム消去トリガー端子５０ａ、５０ｂは、ＬＳＩの内部で短絡しておく必要がある。その為にシステムＬＳＩ１の表層にショートバー６０を作製する。プログラム消去トリガー端子５０ａ、５０ｂの半田ボール下部のＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ）作成後に、プログラム消去トリガー端子５０ａ、５０ｂに向けてわずかなパターンを生成する。このパターンは半田ボールへの物理的な干渉を避け、それによるボイド等の不良を回避するためである。このパターンは最配線によるＡｕ配線をＵＢＭ作製時に同時作製する。そのパターン間に錫を印刷によって取り付けてショートバー６０にする。そのあとにポリイミドの保護層を塗布する。
【００２９】
また、このシステムＬＳＩ１を搭載するＰＣＢでは、プログラム消去トリガー端子５０ａ、５０ｂを短絡させるパターンを予め作成しておく。
【００３０】
このようにシステムＬＳＩ１の製造後は、プログラム消去トリガー端子５０ａと５０ｂがＬＳＩ内部でショートバー６０によって短絡されているので、システムＬＳＩ１をプログラム書き込み治具にセットして電源を供給しても、プログラム消去回路４０の入力部はＶＤＤ電位となり、上述したようにプログラム消去回路４０は動作せず、プログラムメモリ３０へのプログラム書き込みが行なえる。
【００３１】
製造後プログラム書き込みをされたシステムＬＳＩ１は、リフロー炉でＰＣＢ上にマウントされる。プログラム消去トリガー端子５０ａと５０ｂはシステムＬＳＩ１の内部で錫を印刷によって取り付けたショートバー６０によって短絡されているが、錫の融点は２３２℃で、リフロー温度は２４５℃〜２６５℃であるため、このリフロー炉でのマウントの際に、錫を印刷によって取り付けたショートバー６０はリフロー加熱で溶断し、プログラム消去トリガー端子５０ａと５０ｂは、ＬＳＩ内部ではオープンとなる。
【００３２】
しかしながら、上述したようにシステムＬＳＩ１を搭載するＰＣＢには、プログラム消去トリガー端子５０ａと５０ｂを短絡させるパターンが作成されているのでＰＣＢ上にマウントされた後は、ＰＣＢ上のパターンによりプログラム消去トリガー端子５０ａと５０ｂの短絡は確保され、システムＬＳＩ１を組み込んだ電子機器を動作させるために電源を供給してもプログラム消去回路４０は動作せず、この電子機器は正常に動作する（図４参照）。
【００３３】
今、この電子機器からシステムＬＳＩ１を解析目的でＰＣＢから離脱させると、プログラム消去トリガー端子５０ａと５０ｂの短絡は解除されオープンとなる。この状態で、ＬＳＩの解析目的でシステムＬＳＩ１を通電すると、プログラム消去トリガー端子５０ｂはＧＮＤと結線されているのでプログラム消去回路４０の入力部はＧＮＤ電位となり、プログラム消去回路４０は消去動作を実行してプログラムメモリ３０のプログラムが消去され、システムＬＳＩ１のプログラムの不正コピーを防止することができる。
【００３４】
図５は、システムＬＳＩ１の端子の配置図である。
図５に示すように、プログラム消去トリガー端子５０ａ、５０ｂはＰＣＢから離脱された後、外部から操作されないように、ＢＧＡパッケージの３列目より内側に配置することが好ましい。
【００３５】
また図５では、プログラム消去トリガー端子５０ａと５０ｂは隣り合った端子として配置されているが、離れた端子同士をシステムＬＳＩ１内でショートバー６０で短絡できれば、必ずしも隣り合った端子である必要はない。
【００３６】
さらに、図６に示すように、プログラム消去トリガー端子５０ｂにＲＣによる積分回路を組み込んでおけば、プログラム消去トリガー端子５０ａと５０ｂが軽度の接合不良をおこしても、プログラム消去回路４０が動作するのを防ぐことができる。
【００３７】
なお、本実施形態においては、システムＬＳＩ１の内部に作成するショートバー６０は錫を使用したが、半導体の品質保証には高温放置(１５０℃)やバーンイン(８０℃程度)があるので、２００℃〜２５０℃で溶融する金属であればよい。
【００３８】
（実施形態２）
実施形態１では、ショートバー６０をシステムＬＳＩ１内部の配線面上に作成したが、図７に示すようにパッケージ内で作成すれば、プログラム消去トリガー端子５０ａ、５０ｂの配置パターンを容易に変更でき、セキュリティ効果が上がる。
【００３９】
前記実施例で説明したように、本実施形態の論理回路、ＣＰＵ、及びＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩでは、プログラムメモリの内容を消去するプログラム消去手段と、プログラム消去手段の実行を制御する二つのプログラム消去トリガー端子と、を備え、システムＬＳＩをＰＣＢから離脱させた後に通電すると、プログラム消去手段がプログラムメモリを消去するようにしたので、システムＬＳＩ内部に記憶されているプログラムの不正コピーを防止することができる。
【００４０】
以下に、本出願の特許請求の範囲に記載された発明を付記する。
〔付記〕
＜請求項１＞
論理回路、ＣＰＵ、及び前記ＣＰＵのプログラムを記憶したプログラムメモリを一つの半導体に集積したシステムＬＳＩにおいて、
前記プログラムメモリの内容を消去するプログラム消去手段と、
前記プログラム消去手段の実行を制御する二つのプログラム消去トリガー端子と、を備え、
前記二つのプログラム消去トリガー端子の状態をトリガーとして、前記プログラム消去手段が前記プログラムメモリを消去することを特徴とするシステムＬＳＩ。
＜請求項２＞
前記二つのプログラム消去トリガー端子は、前記システムＬＳＩ内部においてお互いがショートバーで短絡されていることを特徴とする請求項１記載のシステムＬＳＩ。
＜請求項３＞
前記ショートバーは、前記システムＬＳＩをＰＣＢにマウントする際のリフローによって溶断することを特徴とする請求項１記載のシステムＬＳＩ。
＜請求項４＞
前記二つのプログラム消去トリガー端子の一つの端子は前記システムＬＳＩ内部でＶＤＤに接続され、もう一方の端子は前記システムＬＳＩ内部でＧＮＤと前記プログラム消去手段に接続されていることを特徴とする請求項１記載のシステムＬＳＩ。
＜請求項５＞
前記プログラム消去手段は、プログラム消去の実行を制御する入力部を備え、
前記入力部がＶＤＤ電位の時はプログラム消去動作を行なわず、前記入力部がＧＮＤ電位になった時にプログラム消去操作を実行することを特徴とする請求項１記載のシステムＬＳＩ。
＜請求項６＞
前記入力部は、前記二つのプログラム消去トリガー端子の一つと接続されていることを特徴とする請求項５記載のシステムＬＳＩ。
＜請求項７＞
前記二つのプログラム消去トリガー端子の一つは、前記システムＬＳＩ内部において積分回路を組み込んでいることを特徴とする請求項１記載のシステムＬＳＩ。
＜請求項８＞
前記システムＬＳＩは、ＢＧＡパッケージで実装されていることを特徴とする請求項１記載のシステムＬＳＩ。
＜請求項９＞
前記二つのプログラム消去トリガー端子は、ＢＧＡパッケージの３列目より内側の端子に配置されていることを特徴とする請求項８記載のシステムＬＳＩ。
【符号の説明】
【００４１】
１      システムＬＳＩ
１０    論理回路
２０    ＣＰＵ
３０    プログラムメモリ
４０    プログラム消去回路
５０ａ  プログラム消去トリガー端子
５０ｂ  プログラム消去トリガー端子
６０    ショートバー
【図１】
2014021946.tif 000003
【図２】
2014021946.tif 000004
【図３】
2014021946.tif 000005
【図４】
2014021946.tif 000006
【図５】
2014021946.tif 000007
【図６】
2014021946.tif 000008
【図７】
2014021946.tif 000009
【手続補正書】
【提出日】平成25年11月1日(2013.11.1)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
請求項１に記載の発明は、論理回路、ＣＰＵ（中央演算処理装置）、及び前記ＣＰＵのプログラムを記憶したプログラムメモリを単一の半導体に集積したシステムＬＳＩであって、前記プログラムメモリに記憶された内容を消去するプログラム消去手段と、前記プログラム消去手段の実行を制御する少なくとも２個のプログラム消去トリガー端子と、を備え、前記プログラム消去手段は、前記２個のプログラム消去トリガー端子の電位に基づいて、前記プログラムメモリに記憶されたプログラムを消去する、ことを特徴とするシステムＬＳＩを提供する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
請求項２に記載の発明は、前記２個のプログラム消去トリガー端子が、前記システムＬＳＩの内部においてショートバーで短絡されている、ことを特徴とするシステムＬＳＩを提供する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
請求項３に記載の発明は、前記ショートバーが、前記システムＬＳＩをプリント配線板にマウントするために行うリフローによって溶断する、ことを特徴とするシステムＬＳＩを提供する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
請求項４に記載の発明は、前記２個のプログラム消去トリガー端子の内の一方の端子は、前記システムＬＳＩの内部でＶＤＤ電位とされており、他方の端子は前記システムＬＳＩ内部でグランドと前記プログラム消去手段に接続されている、ことを特徴とするシステムＬＳＩを提供する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
請求項５に記載の発明は、前記プログラム消去手段は、プログラム消去の実行を制御する入力部を備え、前記プログラム消去手段は、前記入力部の電位がグランド以外の電位であるときにはプログラム消去動作を実行しない一方、前記入力部の電位がグランドであると、プログラム消去動作を実行するように構成されている、ことを特徴とするシステムＬＳＩを提供する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
請求項６に記載の発明は、前記入力部が、前記２個のプログラム消去トリガー端子の内の１個と接続されている、ことを特徴とするシステムＬＳＩを提供する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
請求項７に記載の発明は、前記２個のプログラム消去トリガー端子の内の１個に、前記システムＬＳＩの内部に配置された積分回路が組み込まれている、ことを特徴とするシステムＬＳＩを提供する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項８に記載の発明は、前記システムＬＳＩが、ＢＧＡ（ボールグリッドアレイ）パッケージの形態で実装されている、ことを特徴とするシステムＬＳＩを提供する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項９に記載の発明は、前記２個のプログラム消去トリガー端子が、ＢＧＡパッケージの２列目の端子で囲まれた範囲よりも内側の領域に配置された端子に設定されている、ことを特徴とするシステムＬＳＩを提供する。
請求項１０に記載の発明は、論理回路、ＣＰＵ（中央演算処理装置）、及び前記ＣＰＵのプログラムを記憶したプログラムメモリを単一の半導体に集積したシステムＬＳＩにおいて、前記プログラムメモリに記憶された内容を消去するプログラム消去方法であって、
プログラム消去の実行を制御する少なくとも２個のプログラム消去トリガー端子の電位に基づいて、前記プログラムメモリに記憶されたプログラムを消去する、ことを特徴とするプログラム消去方法を提供する。
【手続補正１１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
論理回路、ＣＰＵ（中央演算処理装置）、及び前記ＣＰＵのプログラムを記憶したプログラムメモリを単一の半導体に集積したシステムＬＳＩであって、
前記プログラムメモリに記憶された内容を消去するプログラム消去手段と、
前記プログラム消去手段の実行を制御する少なくとも２個のプログラム消去トリガー端子と、を備え、
前記プログラム消去手段は、前記２個のプログラム消去トリガー端子の電位に基づいて、前記プログラムメモリに記憶されたプログラムを消去する、ことを特徴とするシステムＬＳＩ。
【請求項２】
前記２個のプログラム消去トリガー端子は、前記システムＬＳＩの内部においてショートバーで短絡されている、ことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項３】
前記ショートバーは、前記システムＬＳＩをプリント配線板にマウントするために行うリフローによって溶断する、ことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項４】
前記２個のプログラム消去トリガー端子の内の一方の端子は、前記システムＬＳＩの内部でＶＤＤ電位とされており、他方の端子は前記システムＬＳＩ内部でグランドと前記プログラム消去手段に接続されている、ことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項５】
前記プログラム消去手段は、プログラム消去の実行を制御する入力部を備え、
前記プログラム消去手段は、前記入力部の電位がグランド以外の電位であるときにはプログラム消去動作を実行しない一方、前記入力部の電位がグランドであると、プログラム消去動作を実行するように構成されている、ことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項６】
前記入力部は、前記２個のプログラム消去トリガー端子の内の１個と接続されている、ことを特徴とする請求項５記載のシステムＬＳＩ。
【請求項７】
前記２個のプログラム消去トリガー端子の内の１個に、前記システムＬＳＩの内部に配置された積分回路が組み込まれている、ことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項８】
前記システムＬＳＩは、ＢＧＡ（ボールグリッドアレイ）パッケージの形態で実装されている、ことを特徴とする請求項１記載のシステムＬＳＩ。
【請求項９】
前記２個のプログラム消去トリガー端子は、ＢＧＡパッケージの２列目の端子で囲まれた範囲よりも内側の領域に配置された端子に設定されている、ことを特徴とする請求項８記載のシステムＬＳＩ。
【請求項１０】
論理回路、ＣＰＵ（中央演算処理装置）、及び前記ＣＰＵのプログラムを記憶したプログラムメモリを単一の半導体に集積したシステムＬＳＩにおいて、前記プログラムメモリに記憶された内容を消去するプログラム消去方法であって、
プログラム消去の実行を制御する少なくとも２個のプログラム消去トリガー端子の電位に基づいて、前記プログラムメモリに記憶されたプログラムを消去する、ことを特徴とするプログラム消去方法。