(57)【要約】      （修正有）【課題】半導体ワイヤを備えたヘテロ構造電界効果トランジスタを提供する。【解決手段】半導体ワイヤ２は、長手方向Ｌに、ソース領域１００１及びドレイン領域１００３とソース領域１００１とドレイン領域１００３との間のチャネル領域１００２とを有し、ソース領域１００１を横断する方向Ｔに、ソースコア領域１０１とソースコア領域１０１の周囲に配置された厚さｔ１を有するソースシェル領域２０１と、ドレイン領域１００３を横断する方向Ｔに、ドレインコア領域１０３とドレインコア領域１０３の周囲に配置された厚さｔ３を有するドレインシェル領域２０３と、チャネル領域１００２を横断する方向Ｔに、チャネルコア領域１０２とチャネルコア領域１０２の周囲に配置された厚さｔ２を有するチャネルシェル領域２０２とを有する。チャネルシェル領域２０２の厚さｔ２は、ソースシェル領域２０１の厚さｔ１及びドレインシェル領域２０３の厚さｔ３より小さい。【選択図】図１
2014132643.tif 000002
【特許請求の範囲】
【請求項１】
長手方向（Ｌ）に、ソース領域（１００１）およびドレイン領域（１００３）と、ソース領域（１００１）とドレイン領域（１００３）との間のチャネル領域（１００２）とを有し、
ソース領域（１００１）を横断する方向（Ｔ）に、ソースコア領域（１０１）と、ソースコア領域（１０１）の周囲に配置された厚さ（ｔ１）のソースシェル領域（２０１）とを有し、
ドレイン領域（１００３）を横断する方向（Ｔ）に、ドレインコア領域（１０３）と、ドレインコア領域（１０３）の周囲に配置された厚さ（ｔ３）のドレインシェル領域（２０３）とを有し、
チャネル領域（１００２）を横断する方向（Ｔ）に、チャネルコア領域（１０２）と、チャネルコア領域（１０２）の周囲に配置された厚さ（ｔ２）のチャネルシェル領域（２０２）とを有し、
チャネルシェル領域（２０２）の厚さ（ｔ２）は、ソースシェル領域（２０１）の厚さ（ｔ１）より小さく、かつ、ドレインシェル領域（２０３）の厚さ（ｔ３）より小さく、
ソースシェル領域（２０１）、ドレインシェル領域（２０３）およびチャネルシェル領域（２０２）は、量子井戸領域である
半導体ワイヤ（２）、
半導体ワイヤ（２）のチャネル領域（１００２）の周囲に配置されたゲート構造、ここでゲート構造は、チャネル領域（１００２）の周囲に配置され且つチャネル領域（１００２）に接するゲート誘電体層（４）と、ゲート誘電体層（４）の周囲に配置され且つゲート誘電体層（４）に接するゲート層（５）を有するものである、
を備えたヘテロ構造電界効果トランジスタ（１）。
【請求項２】
周囲に配置され、は周囲に円周方向に配置され、である、
請求項１に記載のヘテロ構造電界効果トランジスタ（１）。
【請求項３】
チャネルシェル領域の厚さ（ｔ２）は、チャネルシェル領域（２０２）が４ｋＴより大きいサブバンド量子化エネルギーを有するような大きさである、
請求項１または２に記載のヘテロ構造電界効果トランジスタ（１）。
【請求項４】
ソースシェル領域（２０１）、チャネルシェル領域（２０２）およびドレインシェル領域（２０３）により規定されるシェル領域（２００）と、ソースコア領域（１０１）、チャネルコア領域（１０２）およびドレインコア領域（１０３）により規定されるコア領域（１００）とは、格子整合材料を含む、
請求項１から３のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）。
【請求項５】
コア領域（１００）は、ＩｎＰまたはＩｎｘＡｌｙＡｓを含み、ｘ＋ｙ＝１である、
請求項１から４のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）。
【請求項６】
シェル領域（２００）は、ＩｎｘＧａｙＡｓを含み、ｘ＋ｙ＝１である、
請求項１から５のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）。
【請求項７】
ソースコア領域（１０１）とドレインコア領域（１０３）との間に位置するチャネルコア領域（１０２）を含む半導体コア領域（１００）を設ける工程、ここでソースコア領域（１０１）およびドレインコア領域（１０３）の厚さは、チャネルコア領域（１０２）の厚さより小さく、
コア領域（１００）の周囲に且つコア領域（１００）と接する半導体シェル領域（２００）を設ける工程、ここで半導体シェル領域（２００）は、厚さ（ｔ１）のソースシェル領域（２０１）と厚さ（ｔ３）のドレインシェル領域（２０３）との間に位置する厚さ（ｔ２）のチャネルシェル領域（２０２）を有し、チャネルシェル領域（２０２）の厚さ（ｔ２）はソースシェル領域（２０１）の厚さ（ｔ１）より小さく、かつ、ドレインシェル領域（２０３）の厚さ（ｔ３）より小さく、
チャネルシェル領域（２０２）の周囲に且つチャネルシェル領域（２０２）と接するゲート誘電体層（４）を設ける工程と、ゲート誘電体層（４）の周囲に配置され且つゲート誘電体層（４）と接するゲート層（５）を設ける工程とを含む、ゲート構造（３）を設ける工程、
を含む、ヘテロ構造電界効果トランジスタ（１）を製造する方法。
【請求項８】
半導体コア領域（１００）を設ける工程は、
均一な半導体コア材料を設ける工程、
ソースコア領域（１０１）およびドレインコア領域（１０３）の位置で、半導体コア材料の一部をエッチングする工程を含む、
請求項７に記載のヘテロ構造電界効果トランジスタ（１）を製造する方法。
【請求項９】
半導体コア領域（１００）を設ける工程は、
均一な半導体コア材料を設ける工程、
ソースコア領域（１０１）およびドレインコア領域（１０３）の位置で、均一な半導体コア材料の上にハードマスク層を設ける工程を含む、
請求項７に記載のヘテロ構造電界効果トランジスタ（１）を製造する方法。
【請求項１０】
半導体シェル領域（２００）を設ける工程は、
コア領域（１００）の周囲に且つコア領域（１００）と接する厚さ（ｔ２）の半導体シェル材料の第１層（２００１）を設ける工程、
ゲート構造（３）を設ける工程の後に、コア領域（１００）の周囲に且つコア領域（１００）と接する厚さ（ｔ４）の半導体シェル材料の残り部分（２００２）を設ける工程、
を含む、請求項７から９のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）を製造する方法。
【請求項１１】
コア材料およびシェル材料は、格子整合している、
請求項７から１０のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）を製造する方法。
【請求項１２】
コア材料は、ＩｎＰまたはＩｎｘＡｌｙＡｓを含み、ｘ＋ｙ＝１である、
請求項７から１１のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）を製造する方法。
【請求項１３】
シェル材料は、ＩｎｘＧａｙＡｓを含み、ｘ＋ｙ＝１である、
請求項７から１２のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）を製造する方法。
【請求項１４】
厚さ（ｔ２）は、４ｎｍより小さい、
請求項７から１３のいずれか１項に記載のヘテロ構造電界効果トランジスタ（１）を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ヘテロ構造電界効果トランジスタ、特に半導体ナノワイヤヘテロ構造電界効果トランジスタに関する。また、本発明は、このようなトランジスタを製造する方法にも関する。
【背景技術】
【０００２】
相補型金属酸化物半導体（ＣＭＯＳ）技術についての連続的な小型化の傾向は大きな課題であり、電圧スケーリング(voltage scaling)、短チャネル効果、増加する電力消費、移動度、といった困難な課題に対処できることが必要な、新規かつ代替のアーキテクチャに工業界を向かわせている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
プレーナ型の一次元（１Ｄ）ＣＭＯＳ技術に対する可能性のある代替は、二次元（２Ｄ）および三次元（３Ｄ）のＣＭＯＳ技術の導入、例えばナノワイヤ電界効果トランジスタ（ＮＷ−ＦＥＴ）の導入である。雑誌（IEEE transactions on electron devices, Vol. 55, no.11, November 2008, p. 2859-2976）には、ＮＷ−ＦＥＴについての制限と応用が開示されている。
【課題を解決するための手段】
【０００４】
本発明は、ヘテロ構造電界効果トランジスタ、およびヘテロ構造電界効果トランジスタを製造する方法に関する。
【０００５】
特に、本発明は、ナノワイヤ量子井戸ヘテロ構造電界効果トランジスタ、およびその製造方法に関する。
【０００６】
第１の発明の態様は、半導体ワイヤを備えたヘテロ構造電界効果トランジスタに関する。半導体ワイヤについて、長手方向(longitudinal direction)Ｌと横断方向Ｔ(transversal direction)を規定できる。ヘテロ構造電界効果トランジスタは、長手方向Ｌに、ソース領域、ドレイン領域、および、ソース領域とドレイン領域との間のチャネル領域とを有する。ヘテロ構造電界効果トランジスタのソース領域は、横断方向Ｔに、ソースコア領域と、ソースコア領域の周囲に配置されたソースシェル領域とを有する。ソースシェル領域は、厚さｔ１を有する。ヘテロ構造電界効果トランジスタのドレイン領域は、横断方向Ｔに、ドレインコア領域と、ドレインコア領域の周囲に配置されたドレインシェル領域とを有する。ドレインシェル領域は、厚さｔ３を有する。ヘテロ構造電界効果トランジスタのチャネル領域は、横断方向Ｔに、チャネルコア領域と、チャネルコア領域の周囲に配置されたチャネルシェル領域とを有する。チャネルシェル領域は、厚さｔ２を有する。チャネルシェル領域の厚さｔ２は、ソースシェル領域の厚さｔ１より小さく、かつ、ドレインシェル領域の厚さｔ３より小さい。ヘテロ構造電界効果トランジスタは、半導体ワイヤのチャネル領域の周囲に配置されたゲート構造を有する。ゲート構造は、チャネル領域の周囲に配置され且つチャネル領域に接するゲート誘電体層と、ゲート誘電体層の周囲に配置され且つゲート誘電体層に接するゲート層とを有する。
【０００７】
実施形態によれば、「周囲に配置され」は「周囲に円周方向に配置され」を意味する。
【０００８】
実施形態によれば、ソースシェル領域、ドレインシェル領域およびチャネルシェル領域は、量子井戸領域である。
【０００９】
実施形態によれば、厚さｔ２は、チャネルシェル領域でのサブバンド量子化が充分に大きくなるような大きさである。充分に大きいとは、チャネルシェル領域が４ｋＴより大きいサブバンド量子化エネルギーを有することを意味する。これは、例えば、厚さｔ２、使用する材料、当該材料のドーピングレベル、およびバイアス電圧を考慮したシミュレーションを行うことにより決定できる。
【００１０】
実施形態によれば、シェル領域（ソースシェル領域、チャネルシェル領域およびドレインシェル領域により規定される）と、コア領域（ソースコア領域、チャネルコア領域およびドレインコア領域により規定される）は、格子整合材料を含む。コア領域はＩｎＰまたはＩｎｘＡｌｙＡｓを含んでもよい（ｘ＋ｙ＝１であり、ｘは通常３０から７０であり、好ましくは４０から６４であり、より好ましくは４６から５８であり、さらに好ましくは５０から５４であり、例えば５２である）。シェル領域はＩｎｘＧａｙＡｓを含んでもよい（ｘ＋ｙ＝１であり、ｘは通常３０から７０であり、好ましくは４１から６５であり、より好ましくは４７から５９であり、さらに好ましくは５１から５５であり、例えば５３である）。
【００１１】
第２の発明の態様は、ヘテロ構造電界効果トランジスタを製造する方法に関し、当該方法は以下の工程を含む。まず、ソースコア領域とドレインコア領域との間に位置するチャネルコア領域を含む半導体コア領域を設ける工程である。ここで、ソースコア領域およびドレインコア領域の厚さは、チャネルコア領域の厚さより小さい。次に、コア領域の周囲に且つコア領域と接する半導体シェル領域を設ける工程である。ここで、半導体シェル領域は、ソースシェル領域と厚さドレインシェル領域との間に位置するチャネルシェル領域を有する。次に、チャネルシェル領域の周囲に且つチャネルシェル領域と接するゲート誘電体層を設ける工程と、ゲート誘電体層の周囲に配置され且つゲート誘電体層と接するゲート層を設ける工程とを含む、ゲート構造を設ける工程である。
【００１２】
実施形態によれば、半導体コア領域を設ける工程は、均一な半導体コア材料（すなわち、均一な厚さの半導体コア材料）を設ける工程、ソースコア領域およびドレインコア領域の位置で、半導体コア材料の一部をエッチングする工程を含む。実施形態によれば、半導体コア領域を設ける工程は、均一な半導体コア材料を設ける工程、ソースコア領域およびドレインコア領域の位置で、均一な半導体コア材料の上にハードマスク層を設ける工程、コア領域のマスクされていない部分の上に半導体コア材料を設ける工程を含む。実施形態によれば、半導体シェル領域を設ける工程は、コア領域の周囲に且つコア領域と接するシェル材料を含む半導体シェル材料の第１層を設ける工程を含む。ここで、半導体シェル材料の第１層は厚さｔ２を有する。ゲート構造を設ける工程の後には、コア領域の周囲に且つコア領域と接するシェル材料を含む半導体シェル層の残り部分を設ける。ここで、半導体シェル材料の残り部分は、厚さｔ４を有する。コア材料およびシェル材料は、格子整合している。コア材料はＩｎＰまたはＩｎｘＡｌｙＡｓを含んでもよい。シェル材料はＩｎｘＧａｙＡｓを含んでもよい。厚さｔ２はｔ１より小さく、かつ、ｔ３より小さい。実施形態で、ｔ２は（ｔ１＋ｔ３）／８と（ｔ１＋ｔ３）／４の間の値であってもよい。実施形態で、厚さｔ２は１５ｎｍ、１０ｎｍまたは４ｎｍより小さくてもよい。好ましくは、厚さｔ２は４ｎｍより小さい。
【００１３】
従来の量子井戸構造と比較して固有の静電学(intrinsic electrostatics)が強化されることは、本発明の種々の実施形態の利点である。
【００１４】
固有の静電学が強化されるとは、チャネル領域について調整された(tuned)厚さを有するコアシェル構造がチャネルに対してより良好なゲート制御をもたらすことになる、ということを意味する。
【００１５】
従来の量子井戸トランジスタと比較して、本発明の種々の実施形態に係るデバイスの移動度が増大することは利点である。
【００１６】
短チャネル効果が充分に小さい状態で、あるいは短チャネル効果の影響を受けることなく、デバイスの小型化が可能になることは利点である。
【００１７】
容易に製造可能であって費用効率の高い小型の(scaled)デバイスが提案されることは利点である。
【００１８】
以下の説明と添付の図面により、本開示をさらに明瞭にすることになる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るヘテロ構造電界効果トランジスタ（ＦＥＴ）の概略図を示す。
【図２】本発明の一実施形態に係るヘテロ構造電界効果トランジスタ（ＦＥＴ）のコア領域を製造する方法の種々の工程の概略図を示す。
【図３】本発明の他の実施形態に係るヘテロ構造電界効果トランジスタ（ＦＥＴ）のコア領域を製造する方法の種々の工程の概略図を示す。
【図４】本発明の一実施形態に係るヘテロ構造ＦＥＴのシェルを製造する方法の第１工程の概略図を示す。
【図５】図４に示す本発明の実施形態に係るヘテロ構造ＦＥＴのシェルを製造する方法の第２工程の概略図を示す。
【図６】図４と図５に示す本発明の実施形態に係るヘテロ構造ＦＥＴのシェルを製造する方法の第２工程の概略図を示す。
【図７】本発明の種々の実施形態に係るヘテロ構造電界効果トランジスタ（ＦＥＴ）について、サブバンド量子化の物理的効果を概略的に示す。
【図８】本発明の一実施形態に係るヘテロ構造電界効果トランジスタ（ＦＥＴ）の概略図と、前記ヘテロ構造内でシミュレートした電子密度プロファイルとを重ねて示す。
【図９】ドレイン誘導障壁低下対チャネル長（ＬＧ）を示す。
【発明を実施するための形態】
【００２０】
本開示は、以下の説明と添付の図面によりさらに明らかにされることになる。
【００２１】
以下の詳細な説明で、多くの具体的詳細について説明し、本開示全体の理解と、特定の実施形態におけるそれの実施の方法を提供している。しかし、これらの具体的詳細なしに本開示を実施できることが理解されるであろう。他の例では、本開示を不明瞭にしないために、周知の方法、手順および技術について詳細には説明していない。特定の実施形態について特定の図面を参照しつつ本開示について説明することになるが、本開示はこれに限定されない。本明細書に含まれ、本明細書で説明している図面は概略的であって本開示の範囲を限定するものではない。図面では、説明目的で幾つかのエレメントの大きさを誇張しており、それゆえスケール通り図示していないことがあることにも留意すべきである。
【００２２】
特定の実施形態について特定の図面を参照しつつ本開示について説明することになるが、本開示はこれに限定されず、請求項によってのみ限定される。説明している図面は概略的であって非限定的である。図面では、説明目的でエレメントの幾つかの大きさを誇張しており、スケール通り図示していないことがある。寸法および相対寸法は、本開示の実施に対する実際の縮小には必ずしも対応しない。
【００２３】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似のエレメントを区別するために用いており、必ずしもシーケンス順、時系列を表すものではない。用語は好適な状況下で交換可能であり、本開示の実施形態は、本明細書で説明、図示したものとは別のシーケンスで動作可能である。
【００２４】
また、説明および請求項での用語「上(top)」「下(bottom)」「〜の上方に(over)」「〜の下方に(under)」などは、説明目的で用いており、必ずしも相対的な位置を記述するために用いていない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した本開示の実施形態は、本明細書で説明または図示したものとは別の向きで動作可能である、と理解すべきである。
【００２５】
請求項で用いる用語「備える、有する、含む(comprising)」は、それ以降に列挙された手段に限定するものと解釈すべきでない。それは、他のエレメントまたは工程を除外しない。記述した特徴、整数、工程またはコンポーネントの存在は、参照したように特定するよう解釈する必要があるが、１つまたは複数の他の特徴、整数、工程もしくはコンポーネント、またはこれらのグループの存在または追加を除外しない。したがって、「手段ＡとＢとを備えたデバイス」という表現の範囲を、コンポーネントＡとＢのみからなるデバイスに限定すべきではない。
【００２６】
本発明は、ヘテロ構造電界効果トランジスタ（ＦＥＴ）に関する。
【００２７】
図１は、本発明の一実施形態に係るヘテロ構造電界効果トランジスタ（ＦＥＴ）の概略図を示す。
【００２８】
ヘテロ構造ＦＥＴ１は、半導体ワイヤ２を備える。
半導体ワイヤ２は、２つの異なる方向、長手方向Ｌと横断方向Ｔを有する半導体構造として規定される。半導体ワイヤにおいて、キャリアの輸送は長手方向Ｌで起こるのが一般的であり、キャリアの量子閉じ込めは横断方向Ｔで起こるのが一般的である。半導体ワイヤ２の長さ（すなわち長手方向Ｌでの）は、半導体ワイヤ２の幅、厚さまたは直径（すなわち横断方向Ｔでの）よりも大きい。半導体ワイヤ２の長さ対幅のアスペクト比は、ほぼ２：１またはこれ以上が一般的である。例えば、１４ｎｍの技術ノードで、ゲート長（長手方向）は約２０ｎｍであり、閉じ込めは典型的に約８ｎｍの幅で起こる。
【００２９】
横断方向Ｔで、半導体ワイヤ２の断面を規定できる。半導体ワイヤ２、特にナノワイヤの断面は、これに限定されないが、円径、正方形、四角形、環状、楕円径など、任意の形状が可能である。ワイヤまたはナノワイヤの形状は、均一な(regular)形状であってもよく、不均一な(irregular)形状であってもよい。形状が不均一である場合、厚さｔ１、ｔ２、ｔ３およびｔ４は、それぞれ平均厚さｔ１、ｔ２、ｔ３およびｔ４に対応する。好ましくは、形状は均一である。
【００３０】
以下の説明を通じて、円径の半導体ワイヤまたはナノワイヤについて述べることになるが、本発明はこの形状に限定されることなく、当業者は、例えば幾分四角形に近いような別の形状を採用してもよい。
【００３１】
好ましい実施形態で、半導体ワイヤ２は半導体ナノワイヤである。ナノワイヤは、数十ナノメートル以下（例えば１００ｎｍ以下）に制限された厚さ（または幅、直径）と、制限された長さとを有する構造として規定できる。それらは、多くの場合一次元（１Ｄ）材料と呼ぶ。ナノワイヤは、バルク材料または３Ｄ材料では見られない多くの興味深い特性を有する。これは、ナノワイヤ中の電子が横断方向に量子閉じ込めされて、従来バルク材料で見られるエネルギー準位またはバンドの連続状態とは異なるとびとびのエネルギー準位のみを占有するからである。
【００３２】
半導体ワイヤ２は、シリコン、シリコンゲルマニウム、ＩＩＩ−Ｖ族材料、例えばＧａＡｓ、ＧａＰ、ＩｎＧａＡｓ、ＩｎＳｂ、ＩｎＧａＮなどを含んでもよい。
【００３３】
半導体ワイヤ２は、当業者に既知の技術、例えば化学気相成長法（ＣＶＤ）、気相−液相−固相合成法、エッチングまたは電気分解により形成できる。
【００３４】
半導体ワイヤ２の種々の領域を規定する。長手方向Ｌでは、ソース領域１００１、ドレイン領域１００３、および、ソース領域１００１とドレイン領域１００３との間に位置し、または挟持されたチャネル領域１００２、の３つの領域を規定できる。横断方向Ｔでは、上記領域（ソース１００１、チャネル１００２およびドレイン領域１００３）のそれぞれについて、コア領域１００と、コア領域の周囲に（円周方向に）配置されたシェル領域２００という２つの領域を規定できる。具体的には、ソース領域１００１についてソースコア領域１０１とソースシェル領域２０１であり、チャネル領域１００２についてチャネルコア領域１０２とチャネルシェル領域２０２であり、ドレイン領域１００３についてドレインコア領域１０１とドレインシェル領域２０１である。
【００３５】
チャネルシェル領域２０２は厚さｔ２を有し、一方、ソースシェル領域２０１とドレインシェル領域２０３はそれぞれ厚さｔ１とｔ３を有し、厚さｔ１とｔ３の両方が厚さｔ２より大きい。
【００３６】
厚さｔ１、ｔ２およびｔ３は技術ノードに応じて規定でき、したがってデバイスのスケーラビリティと設計ルールに応じて規定できる。例えば１０ｎｍの技術ノードの場合、好ましくは、ｔ２は４ｎｍより小さい。厚さｔ１とｔ３の上限は、技術ノードに結びつけることができる。例えば１０ｎｍの技術ノードの場合、厚さｔ１とｔ３は１０ｎｍより小さいであろう。下限は、直列アクセス抵抗(series access resistance)により規定できる。
チャネル材料に応じて、チャネル領域内でかなりの量子化を伴うように厚さｔ２を設計できる。
【００３７】
種々の実施形態によれば、ソースシェル領域２０１、ドレインシェル領域２０３およびチャネルシェル領域２０２は、量子井戸領域であってもよい。これは、量子化が可能であることを意味する。量子井戸領域は、量子閉じ込めが可能なポテンシャル井戸領域である。量子閉じ込めは、量子井戸厚さがキャリア（一般に電子とホール）のドブロイ波長と同等となったときに起こる。これにより、「エネルギーサブバンド」と呼ばれるエネルギー準位に導かれ、すなわちキャリアはとびとびのエネルギー値を有することができるのみである。したがって、厚さｔ２は、チャネルシェル領域２０２内でサブバンド量子化が充分に大きくなるように選択できる。厚さｔ２は、量子化準位（第１サブバンドのエネルギー準位と第２サブバンドのエネルギー準位との差として規定される）が４ｋＴより大きい、より好ましくは５ｋＴより大きい、さらに好ましくは８ｋＴより大きくなるように選択できる。ｔ２を減少させることにより量子化準位間のギャップが広がり、これに応じてバンド間散乱が低下すると共に移動度が増加することになる。
【００３８】
例えばＩｎ０．５３Ｇａ０．４７Ａｓの場合、ｔ２を４ｎｍまで減少させることにより第１サブバンドが選出され、１つのエネルギー準位内で輸送が起こることになる。
【００３９】
図７は、サブバンド量子化にどのような意味があるかを概略的に示す。各シェル領域、すなわちソースシェル領域２０１、チャネルシェル領域２０２およびドレインシェル領域２０３について、第１エネルギーサブバンドＥ１と第２エネルギーサブバンドＥ２を示す。第１エネルギーサブバンドＥ１と第２エネルギーサブバンドＥ２とのエネルギー差を、ソースシェル領域、チャネルシェル領域およびドレインシェル領域（２０１，２０２，２０３）についてそれぞれΔＥ２０１、ΔＥ２０２およびΔＥ２０３で示す。ΔＥ２０３とΔＥ２０１は、これらの領域の厚さが同一であることが好ましいのと同様に、同一であることが好ましいであろう。
【００４０】
チャネルシェル領域とソース／ドレインシェル領域との間の厚さの差に起因して、チャネルシェル領域でのエネルギー差ΔＥ２０２は、ソース／ドレインシェル領域（１００１，１００３）でのエネルギー差ΔＥ２０１，ΔＥ２０３よりも充分に大きい。チャネルシェル領域でのエネルギー差ΔＥ２０２が大きいことにより、チャネル内でのキャリア散乱が充分に低減し、その結果移動度が増加するという利点が得られる。
【００４１】
ＳＣワイヤ内で、ソース領域とチャネル領域との間のトランジション部１２と、チャネル領域とドレイン領域との間のトランジション部２３とに傾斜を設けることができる（図１に示すように）。理想的には、トランジション部は急峻であり、あるいは傾斜が存在しない（図５に示すように）。トランジション部１２，２３の傾斜が急であるほど、デバイスのスケーラビリティが大きくなる。半導体ワイヤの作成に使用する製造技術に応じて、トランジション部をより急勾配にしてもよく、さらに理想的な状況において急峻(abrupt)にしてもよい。
【００４２】
チャネルシェル領域を一定厚さｔ２まで薄くすることにより、ゲート制御性が上がると共に相互コンダクタンスが増加することになる。厚い延長領域（すなわちソースシェル領域２０１とドレインシェル領域２０３）に起因して、直列抵抗は、制御された状態を維持し、したがって増加しない（これは、薄いソース／ドレインシェル領域を使用する場合である）。シェル領域の厚さを調整することにより、量子井戸領域に追加の障壁ΔＥ２０４が導入される。これは、デバイスに沿ったサブバンドエネルギーのシフトに起因する。当該シフトは、（量子井戸）シェル領域の厚さプロファイルと逆向きに追随する。したがって、障壁ΔＥ２０１、ΔＥ２０２およびΔＥ２０３の高さは、厚さ変化の比ｔ１対ｔ２および／またはｔ１対ｔ３により制御される。障壁高さを調整することにより、ソース／ドレインシェル領域よりもチャネルシェル領域において、サブバンドエネルギー準位の分割が大きくなる。これは、キャリアの散乱が低下し、その結果キャリアの移動度が増大するという利点がある。
【００４３】
キャリアをいわゆるサテライトバレー(satellite valley)に移動させることになる位置であるゲート領域での追加の量子閉じ込めについて、更なる貢献を行うものとして可能性があるのは、ＩＩＩ−Ｖ族材料の場合である。これらのキャリアは、輸送方向（ワイヤの長手方向）に軽い有効質量を有し、閉じ込め方向（ワイヤの横断方向）に重い有効質量を有する。これは、より大きい状態密度につながる。実施形態によれば、コア領域とシェル領域は、格子整合材料を含んでもよい。コア領域は、Ｉｎ０．５２Ａｌ０．４８ＡｓまたはＩｎＰを含んでもよい。シェル領域は、Ｉｎ０．５３Ｇａ０．４７Ａｓを含んでもよい。
【００４４】
好ましくは、半導体シェル領域は、ソースシェル領域とドレインシェル領域ではドープされ、チャネルシェル領域ではドープされない。好ましくは、半導体コア領域は、ナノワイヤの全長さにわたって、すなわちソースコア領域、ドレインコア領域およびチャネルコア領域にわたってドープされる。
【００４５】
ヘテロ構造電界効果トランジスタ（ＦＥＴ）１は、半導体ワイヤ２のチャネル領域１００２の周囲に（円周方向に）配置されたゲート構造をさらに備える。ゲート構造は、チャネル領域１００２の周囲に（円周方向に）配置され且つチャネル領域１００２に接するゲート誘電体層４と、ゲート誘電体層４の周囲に（円周方向に）配置され且つゲート誘電体層４に接するゲート層５とを有する。
【００４６】
図２ａ，２ｂから図５は、本発明の種々の実施形態に係るヘテロ構造電界効果トランジスタ（ＦＥＴ）を製造する方法の、種々の工程の概略図を示す。図２ａ，２ｂと図３ａ，３ｂは、種々の実施形態に係る、半導体コア領域を設ける２つの異なる方法を示す。
【００４７】
図２ａ，２ｂは、均一な半導体コア材料１０１０を設け、その後に半導体コア材料の一部をソースコア領域１０１とドレインコア領域１０３の位置でエッチングすることにより、半導体コア領域１００を設ける工程を示す。
【００４８】
図３ａ，３ｂは、均一な半導体コア材料１０１０を設け、その後に均一な半導体コア材料１０１０の上のソースコア領域１０１とドレインコア領域１０３の位置にハードマスク層を設けて半導体コア領域の外側部分をマスクすることにより、半導体コア領域１００を設ける工程を示す。その後に、半導体コア材料（均一な半導体コア材料１０１０と同一材料）を、コア領域１００のマスクされていない部分の上、すなわちチャネルコア領域１０２の上に設ける。
【００４９】
両方の場合で、チャネルコア領域１０２の外面とソースコア領域１０１および／またはドレインコア領域１０３の外面との間の、厚さまたは幅（すなわち横断方向Ｔでの）の差である厚さｔ４を規定できる。
【００５０】
ソースコア領域１０１とドレインコア領域１０３との間に位置するチャネルコア領域１０２を有し、ソースコア領域１０１とドレインコア領域１０３の厚さがチャネルコア領域１０２の厚さより小さいような半導体コア領域を設けた後、コア領域１００の周囲に（円周方向に）且つコア領域１００と接する半導体シェル領域２００を設ける。半導体シェル領域２００は、ソースシェル領域２０１とドレインシェル領域２０３との間に位置するチャネルシェル領域２０２を有する。
【００５１】
半導体シェル領域２００の材料は、質の高い量子井戸構造を形成するように、半導体コア領域１００の材料に格子整合していてもよい。半導体シェル領域２００を設ける工程は、１つまたはそれ以上の工程で実施できる。
【００５２】
図４から図６に、半導体コア領域１００の周囲に半導体シェル領域２００を設ける工程についての可能な実施形態を概略的に示す。
【００５３】
第１工程（図４）では、半導体コア領域材料の上に且つ／または周囲に、半導体シェル材料の層２００１を設ける。層２００１は、半導体コア領域１００の形状に沿うコンフォーマルな層である。これは、例えばエピタキシャル成長のような当業者に既知の任意の技術により実施できる。この工程で、形成された層２００１の厚さは、半導体シェル領域２００の厚さｔ２を決定することになる。
【００５４】
その後、ソースシェル領域２０１とドレインシェル領域２０３に半導体シェル材料の層２００１と同じ半導体シェル材料を設けることにより、半導体シェル領域２００の残り部分２００２を形成する。半導体シェル領域２００のこの残り部分を設ける工程は、ゲート構造を設ける工程（図６参照）の前に実施してもよいし、後に実施してもよい。
【００５５】
図５は、半導体シェル材料の層２００１を設けた後であって、半導体シェル領域の残り部分２００２を設ける工程の前に、ゲート構造を設ける工程を概略的に示す。
【００５６】
ゲート構造を設ける工程は、チャネルシェル領域２０２の周囲に（円周方向に）且つチャネルシェル領域２０２と接するゲート誘電体層４を設ける工程と、ゲート誘電体層４の周囲に（円周方向に）且つゲート誘電体層４と接するように配置されるゲート層５を設ける工程とを含む。その後、当業者に既知のように、スペーサ６を形成してもよい。
【００５７】
ゲート構造を設ける工程の後、図６に示すようにゲート構造をマスクとして使用して半導体シェル材料を設けることにより、半導体シェル領域の残り部分２００２を設けることができる。
【００５８】
半導体シェル材料の第１層の全幅または全厚さ（ｔ２）と、半導体シェル領域の残り部分の全幅または全厚さ（ｔ４）は、ソースシェル領域の厚さ（ｔ１）および／またはドレインシェル領域の厚さ（ｔ３）を規定する。
【００５９】
次の工程では、当業者に既知の技術を使用して、ソースシェル領域２０１および／またはドレインシェル領域２０３に（例えばホウ素、リン、砒素などを）ドープする。また、ワイヤのドーピングは、ワイヤの成長中、例えばワイヤのエピタキシャル成長中に実施できる。チャネルシェル領域２０２では、ドープされていない状態が維持されてもよい。
【００６０】
バッファコア領域の上に且つ／または周囲に、ゲート酸化物界面付近の制限領域にキャリアを閉じ込めるように成長した導電性シェル領域を備えた、いわゆるコア変調型(core-modulated)同軸半導体ワイヤまたはナノワイヤが提供されることは、本発明の実施形態の利点である。これらの実施形態では、半導体ワイヤのコア領域を充分に削減し、ゲート誘導電気力線(gate induced electric field lines)が障壁を効率的に制御する領域に全キャリアを配置できる。
【００６１】
導電性チャネル（すなわちチャネルシェル領域２０２）を所定の厚さ未満まで薄くすることにより、ゲート制御性を向上させることができ、相互コンダクタンスを増加させることができ、そして同時に、延長領域（ソース領域および／またはドレイン領域）の直列抵抗を低く抑えることができることは、本発明の実施形態の利点である。
【００６２】
図８は、ＦｉｎＦｅｔチャネルに沿った電子密度プロファイルを示し、次のパラメータでシミュレートされたものである。Ｖｄｓは０である。ゲートのオーバードライブは０．３Ｖである。コアはＩｎ０．５２Ａｌ０．４８Ａｓからなる。シェルはＩｎ０．５３Ｇａ０．４７Ａｓからなる。ｔ１とｔ３はそれぞれ３０ｎｍであり、ｔ２は１０ｎｍである。３つの領域を２０１、２０２および２０３で示す。これらの領域内の暗部は、内部の電子密度を表す。明るい／白い領域は、約１×１０１５電子／ｃｍ３の電子密度を有する。より暗い領域（濃い灰色）は、約１×１０２０電子／ｃｍ３の電子密度を有する。この図で明らかに判るように、チャネルシェル領域２０２内に暗い領域が無い（ソースシェル領域２０１やドレインシェル領域２０３に比較して）ことは、電子密度がこの領域で低く、チャネルを通じて比較的一様であることを意味する。これは、チャネルシェル領域内での大幅なサブバンド量子化を示す。これは、図９において以下の比較により裏付けている。すなわち、均一な厚さ（ｔ１＝ｔ２＝ｔ３＝３０ｎｍ：曲線Ａ）を有するソース−チャネル−ドレインシステムでチャネル長（ＬＧ）に沿って観察されるドレイン誘導障壁低下と、図８の実施形態の変化した厚さ（ｔ１＝ｔ３＝３０ｎｍ、ｔ２＝１０ｎｍ：曲線Ｂ）を有するソース−チャネル−ドレインシステムでチャネル長（ＬＧ）に沿って観察されるドレイン誘導障壁低下との比較である。明らかなことだが、ＤＩＢＬは、図８の実施形態の長さと交差する方向に、より均一である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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