(57)【要約】【課題】薄層化された半導体基板であっても、ダイシングによる分割時に破損などが抑制できるようにする。【解決手段】第１接着層１０３に第１支持基板１０４を貼り付けてから基板１０１を裏面側より薄層化し、基板１０１に基板貫通ヴィアを形成し、また、基板１０１の裏面に裏面配線パターニングを形成するなどの裏面プロセスを実施した後、薄層化された基板１０１の裏面より基板１０１をダイシングして複数のチップ１０５に分割する。【選択図】  図１Ｄ
2014132608.tif 000002
【特許請求の範囲】
【請求項１】
半導体からなる基板の主表面上に配線を形成する第１工程と、
前記基板の前記配線が形成されている主表面に第１接着層を介して第１支持基板を貼り付ける第２工程と、
前記基板を裏面側より薄層化する第３工程と、
薄層化された前記基板の裏面より前記基板をダイシングして複数のチップに分割する第４工程と、
前記第１支持基板の上に前記第１接着層を介して貼り付けられた状態で分割された複数のチップの裏面を第２接着層を介して１つの第２支持基板に貼り付ける第５工程と、
前記第１接着層を前記複数のチップより分離することで前記第１支持基板を離型する第６工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１工程では、前記基板の主表面に前記配線に加えて素子を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記第１接着層は、レーザ照射により剥離可能とされていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記第６工程の後で、前記チップの検査を行う第７工程を備えることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第２接着層および前記第２支持基板は、導電性を備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第７工程の後で、前記第２接着層および前記第２支持基板を前記チップ毎に分割する第８工程を備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記第２接着層は、有機溶剤を用いることで剥離可能とされていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の基板を薄層化してから個別のチップにする半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の通信速度の高速化に伴い、要求される特性，性能に見合ったマイクロ波／ミリ波モノリシック集積ＩＣ（ＭＭＩＣ：Microwave/Millimeter-wave monolithic integrated ｃｉｒｃｕｉｔｓ）が求められている。この高速ＩＣには、物性的に高移動度を有する化合物半導体が用いられることが多く、特にＩｎＰを用いたＨＥＭＴやＨＢＴなどのトランジスタを用いることが多い。従来、マイクロ波帯でも〜５０ＧＨｚを対象とした高速ＩＣでは、主としてトランジスタの微細化を図ることによって動作周波数を高めることが作製技術の根幹をなしていた。
【０００３】
ところが、更に高い周波数を扱うＩＣでは、トランジスタの微細化以外に、超高周波の信号をロスレスで伝搬させるための新たな工夫が必要である。この際に最も深刻となる問題は、基板上の配線を伝播する高周波信号が誘電率の高い基板へと放射・共振してＩＣ動作を不安定にすることにある。
【０００４】
このような基板共振を抑制するためには、次の２つの対策が有効である。
【０００５】
対策１：基板の薄層化によって基板厚さ方向の共振モードを抑制する。
対策２：基板を貫通するグランドヴィアを狭間隔に形成することによって、基板面方向の共振モードを抑制する。
【０００６】
ここで、基板が薄いほど、基板を貫通させるヴィアの加工は容易になるため、実質的な対策は、対策１の基板薄層化に集約される。従って、まず、基板を薄層化する技術が重要となる。
【０００７】
基板の薄層化技術では、例えば、貫通ビアを形成したシリコン基板を裏面から研削によって薄層化し、この後ダイシングを行って個別のチップに分割している（特許文献１参照）。
【０００８】
また、ダイシングによるチップの分割では、一般に、まず、図２Ａに示すように、半導体基板２０１には、接着層２０２を介してガラス基板２０３が貼り付けられており、これをダイシングテープ２０５に貼り付ける。次いで、図２Ｂに示すように、半導体基板２０１より接着層２０２を剥がしてガラス基板２０３を分離する。
【０００９】
次に、図２Ｃに示すように、回転しているダイシングブレード２５１を断裁線（不図示）に沿って相対的に移動させることで、半導体基板２０１に切れ込みを入れてチップ２０４を作製する。このようにして、全てのチップ２０４に分離した後、図２Ｄに示すように、各チップ２０４を、各々ダイシングテープ２０５より離型し、後続の実装プロセスに供給する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１０９００５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、基板を薄層化すると、例えばカケやクラックなどが発生し、分割したチップが所期の性能を発揮できなくなり、場合によっては不良となる危険性がある。例えば、半導体基板をダイシングテープへ貼り付けた後、支持基板を剥離する際、または、ダイシングの際の応力で、欠け・クラックが発生する。また、ダイシングテープは、ダイシングにおいてチップが剥がれないようにするために粘着力が高く、ダイシング後における薄層化チップの剥離が困難となる。
【００１２】
例えば、半導体が、シリコンやＧａＡｓなどある程度剛性の高い基板の場合、上述した問題はある程度抑制することが可能である。しかしながら、ＩｎＰ基板の場合、ＩｎＰが機械的に脆弱な材料であるため、上述したことが大きな問題となる。また、シリコンやＧａＡｓなどある程度剛性の高い基板であっても、より薄くした場合、同様の問題が発生する。
【００１３】
本発明は、以上のような問題点を解消するためになされたものであり、薄層化された半導体基板であっても、ダイシングによる分割時に破損などが抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置の製造方法は、半導体からなる基板の主表面上に配線を形成する第１工程と、基板の配線が形成されている主表面に第１接着層を介して第１支持基板を貼り付ける第２工程と、基板を裏面側より薄層化する第３工程と、薄層化された基板の裏面より基板をダイシングして複数のチップに分割する第４工程と、第１支持基板の上に第１接着層を介して貼り付けられた状態で分割された複数のチップの裏面を第２接着層を介して１つの第２支持基板に貼り付ける第５工程と、第１接着層を複数のチップより分離することで第１支持基板を離型する第６工程とを少なくとも備える。
【００１５】
上記半導体装置の製造方法において、第１工程では、基板の主表面に配線に加えて素子を形成してもよい。
【００１６】
上記半導体装置の製造方法において、第１接着層は、レーザ照射により剥離可能とされていればよい。
【００１７】
上記半導体装置の製造方法において、第６工程の後で、チップの検査を行う第７工程を備えるようにすればよい。また、第２接着層および第２支持基板は、導電性を備えているようにしてもよい。この場合、第７工程の後で、第２接着層および第２支持基板をチップ毎に分割する第８工程を備えるようにしてもよい。
【００１８】
上記半導体装置の製造方法において、第２接着層は、有機溶剤を用いることで剥離可能とされているものであればよい。
【発明の効果】
【００１９】
以上説明したことにより、本発明によれば、薄層化された半導体基板であっても、ダイシングによる分割時に破損などが抑制できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２０】
【図１Ａ】図１Ａは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図１Ｈ】図１Ｈは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【図２Ａ】図２Ａは、ダイシングによるチップの分割を説明する各工程における状態を模式的に示す断面図である。
【図２Ｂ】図２Ｂは、ダイシングによるチップの分割を説明する各工程における状態を模式的に示す断面図である。
【図２Ｃ】図２Ｃは、ダイシングによるチップの分割を説明する各工程における状態を模式的に示す断面図である。
【図２Ｄ】図２Ｄは、ダイシングによるチップの分割を説明する各工程における状態を模式的に示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｈは、本発明の実施の形態における半導体装置の製造方法を説明する対象となる工程における状態を模式的に示す断面図である。
【００２２】
この半導体装置の製造方法は、まず、図１Ａに示すように、半導体（例えばＩｎＰ）からなる基板１０１の主表面上に配線や複数の素子などから構成された複数の素子領域１０２を形成する。素子領域１０２は、１つのチップとなる領域内に形成されている。ここで、各素子領域１０２には、例えば、複数の素子からなるＭＭＩＣが形成されている。また、各素子領域１０２には、高周波用の配線のみが形成されている場合もある。
【００２３】
次いで、図１Ｂに示すように、基板１０１の素子領域１０２が形成されている主表面に、第１接着層１０３を形成する。例えば、スピンコートやスプレーコートなどの塗布法により、接着剤を塗布して第１接着層１０３とすればよい。ここで、面内の均一性が１０％以下に抑制できる塗布法を用いればよい。
【００２４】
第１接着層１０３の厚さは、少なくとも素子領域１０２の形成面における最大凹凸差以上であればよい。例えば、素子領域１０２に形成されている回路集積のメサ構造や多層配線構造などで５μｍの最大高低差がある場合、少なくとも５μｍ程度の厚さの第１接着層１０３を形成すればよい。第１接着層１０３から基板１０１へ加わる応力を低減するには、第１接着層１０３を薄くするほどよいが、後の行程における第１接着層１０３の剥離容易性を考慮すると、最大高低差の３倍〜１０倍（この例では１５μｍ〜５０μｍ）程度に形成するのが望ましい。
【００２５】
次に、図１Ｂに示すように、第１接着層１０３に第１支持基板１０４を貼り付ける。これにより、基板１０１に対して第１接着層１０３を介して第１支持基板１０４が貼り付けられた状態となる。例えば、真空圧着により貼り付ければよい。ここで、第１支持基板１０４は、紫外線やレーザ光などが透過するガラス基板を用いるとよい。また、第１支持基板１０４は、板厚が３００〜１０００μｍ程度であれば、基板支持強度・剥離性ともに良好である。また、第１支持基板１０４の径は、基板１０１よりも０．５〜３ｍｍ程度大きくすれば、貼り合わせ時の第１接着層１０３を構成する接着剤などの表面への回り込みが抑制でき、良好な剥離が可能となる。
【００２６】
次に、第１支持基板１０４の貼り合わせは、例えば、所定の密閉容器内で行い、容器内の圧力（真空度）を５−５０Ｐａ程度、貼り合わせ時の印加圧力を１０−１０００ｋＰａ程度とすれば、第１接着層１０３中にボイドのない、並行度の高い基板支持が可能となる。このことにより、基板１０１を５０μｍ以下に薄くした場合においても、基板１０１の平面内の研削ムラや、第１接着層１０３からの剥離などがなく、良好に基板１０１を薄層化することができる。
【００２７】
上記の工程ののち、第１接着層１０３は硬化される。第１接着層１０３は、例えば、ＵＶ硬化型の接着剤から構成されていれば、熱応力のない貼り付けが可能である。また、熱応力が貼り合わせる基板１０１に対して十分に小さい組み合わせであれば熱硬化型の接着剤から第１接着層１０３を構成してもよい。上述した各構成により、後工程における基板１０１の裏面研削やダイシングなどの負荷に耐える基板支持が実現できる。また、後述するように、チップを第１接着層１０３より分離する際、例えばレーザ光の照射によって剥離可能な構成になっていればよい。
【００２８】
次に、図１Ｃに示すように、基板１０１を裏面側より薄層化する（第３工程）。例えば、裏面を研磨することで、基板１０１を板厚５〜５０μｍ程度まで薄層化する。薄層化は、よく知られた機械的研削法、またはＣＭＰ（Chemical Mechanical Polishing）などの化学機械研磨を用いればよいが、第１接着層１０３による第１支持基板１０４の接着性が担保されれば、いかなる薄層化方法を用いてもかまわない。このようにして薄層化した後、例えば、よく知られているように、基板１０１に基板貫通ヴィアを形成し、また、基板１０１の裏面に裏面配線パターニングを形成するなどの裏面プロセスを実施する。
【００２９】
次に、図１Ｄに示すように、薄層化された基板１０１の裏面より基板１０１をダイシングして複数のチップ１０５に分割する（第４工程）。例えば、回転しているダイシングブレード１５１を断裁線（不図示）に沿って相対的に移動させることで、基板１０１の裏面に切れ込みを入れて複数のチップ１０５に分割する。ここで、ダイシングにより形成される断裁線の領域の溝１２１には、表裏面ともに基板１０１のみが露出されるように、集積回路の多層配線用の層間膜やグランド用裏面金属が配置されている状態とすることが望ましい。
【００３０】
ダイシングブレード１５１による切り込み量は、基板１０１の厚さよりも５−２０μｍ程度大きな値を設定する。これより、チップ１０５のクラックや欠けなどがなく、また、基板１０１が第１支持基板１０４により支持された状態でのチップ化が可能となる。上述した切り込み量より少ない条件では、ダイシングブレード１５１が基板１０１を貫通しない恐れがある。一方、上述した切り込み量より大きい条件では、ダイシングブレード１５１が、第１接着層１０３の接着剤を巻き込むことによってチッピングやクラック発生の原因となるため望ましくない。なお、チップ１０５の欠けやクラックがなく、良好なチップ１０５の端面が得られる状態であれば、ステルスダイシングやエッチングダイシングなど、他の切断・分割方法を用いてもよい。
【００３１】
ここで、上述した実施の形態では、基板１０１をダイシングして複数のチップ１０５を形成した段階では、薄層化した基板１０１は、第１支持基板１０４に支持されている状態であり、面積に比例して大きくなる内部応力が緩和されているため、後の行程におけるハンドリングの観点からも基板１０１の薄層化にはきわめて有利に働く。
【００３２】
次に、図１Ｅに示すように、第１支持基板１０４の上に第１接着層１０３を介して貼り付けられた状態で分割された複数のチップ１０５の裏面を、第２接着層１０６を介して１つの第２支持基板１０７に貼り付ける（第５工程）。第２接着層１０６は、アセトン，エタノール，イソプロピルアルコール，メシチレン，トルエン，およびベンゼンなどの有機溶媒に溶解する接着剤から構成すればよい。また、上記有機溶媒に溶解する接着フィルムから構成すればよい。このような第２接着層１０６により貼り付けた第２支持基板１０７は、上述した有機溶媒を用いることで、容易に剥離できる。なお、第２支持基板１０７は、基板１０１と同程度の径とすればよい。
【００３３】
次に、第１接着層１０３の接着力を低下させて複数のチップ１０５（基板１０１）より分離することで、第１支持基板１０４を離型する（第６工程）。例えば、第１接着層１０３がレーザ剥離可能な層から構成されている場合、透明とした第１支持基板１０４を透過させて第１接着層１０３に赤外線レーザを照射することなどにより、第１接着層１０３の接着力を低下させ、チップ１０５より分離することができる。また、熱可塑性を有している第１接着層１０３を用いた場合、加熱により第１接着層１０３を軟化させることで接着力を低下させ、チップ１０５より分離してもよい。この場合、第１支持基板１０４が、透光性を備えている必要はない。
【００３４】
以上のことにより、図１Ｆに示すように、複数のチップ１０５が、この表面の素子領域１０２は露出し、裏面が第２接着層１０６に接着して第２支持基板１０７に支持された状態となる。この状態で、各チップ１０５のテスト（検査）を行い（第７工程）、例えば、特性の良好なチップ（ＫＧＤ：KnownGoodDie）を、配置に応じてマッピングすることができる。このようにテストを行った後、例えば、有機溶剤により第２接着層１０６を溶解させることなどにより、各チップ１０５を第２支持基板１０７より分離し、図１Ｇに示すように、個々のチップ１０５を得る。
【００３５】
一般に、ダイシングに用いられるダイシングテープは柔らかい上に、金属製のリングを用いて膜のように張られているため、チップ１０５のテストを行うテスト装置に適合させることが容易ではない。このため、ダイシングテープを用いる場合、切り出されたチップ１０５の特性の良否を選別するチップ１０５テストを実施することが容易ではない。これに対し、上述した実施の形態によれば、例えば、第２支持基板１０７の径を基板１０１と同程度としておけば、チップ１０５のテストを行うテスト装置に容易に適合させることができるようになる。
【００３６】
ここで、第２接着層１０６は、チップ１０５の間の溝１２１の部分で露出しているため、上述したように溶媒を用いる場合、この溝１２１より溶媒が容易に第２接着層１０６に作用することができる。このため、第２支持基板１０７の側に孔などがなくても、容易に第２接着層１０６を溶解させることができ、容易にチップ１０５を分離させることができる。
【００３７】
ところで、第２接着層１０６および第２支持基板１０７が、導電性を備えているようにしてもよい。例えば、第２接着層１０６を、導電性の接着剤または導電性フィルムから構成し、また、第２支持基板１０７を、低抵抗なシリコンや金属などの導電性材料から構成すればよい。第２支持基板１０７は、この抵抗率が概ね１０Ω・ｍ以下であればよい。このようにすることで、各チップ１０５に形成されている基板貫通ヴィアが基板裏面側で導通が得られている状態となり、基板貫通ヴィアによるＭＭＩＣ安定効果を含めたチップテストが、チップ１０５を第２支持基板１０７で支持した状態で行える。
【００３８】
また、チップ１０５を第２支持基板１０７から分離せず、チップテストを行った後、図１Ｈに示すように、第２接着層１０６および第２支持基板１０７をチップ１０５毎に分割してもよい（第８工程）。例えば、各チップ１０５が、第２接着層１０６により第２支持基板１０７に貼り付けられている状態で、第２支持基板１０７をダイシングして各チップ１０５の領域に分割する。
【００３９】
第２接着層１０６および第２支持基板１０７が、導電性を備えていれば、チップ１０５の基板貫通ヴィアは、分割された第２接着層１０６ａおよび第２支持基板１０７ａを通じてグランド電位と同じになる。従って、上述したように、各チップ１０５が、第２接着層１０６により第２支持基板１０７に貼り付けられている状態で分割すれば、基板の部分が薄層化されているチップ１０５を、分割された第２支持基板１０７ａで支持した状態で、基板貫通ヴィアによる安定化効果を実現したＭＭＩＣのチップが作製できる。この状態であっても、基板１０１を薄層化したことによる実効的な共振抑制効果は得られる。
【００４０】
また、共振抑制のためにチップ１０５の基板部は厚さ５〜２０μｍ程度に薄層化されているが、このような状態では、チップ１０５の平面視の大きさ（チップサイズ）によっては、個別のチップ１０５とした後のハンドリングが容易ではない。これに対し、上述したように、第２接着層１０６ａおよび第２支持基板１０７ａと一体に形成されていれば、チップ全体の強度が確保でき、ハンドリングが容易になる。
【００４１】
以上に説明したように、本発明によれば、ＩｎＰなどの基板の主表面の素子領域の形成面を接着層により支持基板に貼り付け、この状態で、基板の裏面よりダイシングするようにしたので、基板を薄層化してからダイシングしても、ダイシングによる分割時に破損などが抑制できるようになる。
【００４２】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、特に機械的に脆弱な高周波向けＩｎＰからなる基板を例に説明したが、極薄化がより進展しつつあるＳｉやＧａＡｓなどの半導体からなる基板を用いる場合においても、本発明の基板支持によるダイシング方法を行うこととで、同様の効果が得られるようになり、ＭＭＩＣ安定動作化に大きく寄与することができる。
【符号の説明】
【００４３】
１０１…基板、１０２…素子領域、１０３…第１接着層、１０４…第１支持基板、１０５…チップ、１０６，１０６ａ…第２接着層、１０７，１０７ａ…第２支持基板、１２１…溝、１５１…ダイシングブレード。
【図１Ａ】
2014132608.tif 000003
【図１Ｂ】
2014132608.tif 000004
【図１Ｃ】
2014132608.tif 000005
【図１Ｄ】
2014132608.tif 000006
【図１Ｅ】
2014132608.tif 000007
【図１Ｆ】
2014132608.tif 000008
【図１Ｇ】
2014132608.tif 000009
【図１Ｈ】
2014132608.tif 000010
【図２Ａ】
2014132608.tif 000011
【図２Ｂ】
2014132608.tif 000012
【図２Ｃ】
2014132608.tif 000013
【図２Ｄ】
2014132608.tif 000014