(57)【要約】【課題】実施形態は、低電圧で安定して動作するクロスポイント型の不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、抵抗変化層と、第１の電極と、第２の電極と、を含むメモリセルを備える。前記抵抗変化層は、金属イオンの移動により高抵抗状態と低抵抗状態との間を可逆的に遷移する。前記第１の電極は、前記抵抗変化層の第１の面側に設けられ、前記金属イオンを供給する。前記第２の電極は、前記抵抗変化層の第２の面側に設けられる。さらに、前記メモリセルは、前記第１の電極と、前記抵抗変化層と、の間に設けられ、前記抵抗変化層の少なくとも一部よりも誘電率が高い高誘電率層を含む。【選択図】図１
2014017379.tif 000002
【特許請求の範囲】
【請求項１】
金属イオンの移動により高抵抗状態と低抵抗状態との間を可逆的に遷移する抵抗変化層と、
前記抵抗変化層の第１の面側に設けられ、前記金属イオンを供給する第１の電極と、
前記抵抗変化層の第２の面側に設けられた第２の電極と、
前記第１の電極と、前記抵抗変化層と、の間に設けられ、前記抵抗変化層の少なくとも一部よりも誘電率が高い高誘電率層と、
を有するメモリセルを備えた不揮発性記憶装置。
【請求項２】
前記抵抗変化層は、非結晶シリコン、シリコン酸化物、および、シリコン窒化物の少なくともいずれか１つを含む請求項１記載の不揮発性記憶装置。
【請求項３】
前記抵抗変化層は、前記高誘電率層に接して設けられた第１の層と、前記第２の電極と前記第１の層との間に設けられ、前記第１の層よりも前記金属イオンの移動度が大きな第２の層と、を含み、
前記高誘電率層は、前記第１の層よりも誘電率が高い請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記第１の層は、シリコン酸化物およびシリコン窒化物の少なくともいずれか１つを含み、
前記第２の層は、非結晶シリコンを含む請求項３記載の不揮発性記憶装置。
【請求項５】
前記高誘電率層は、Ａｌ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２およびＴａ２Ｏ５の少なくともいずれか１つを含む請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記第１の電極は、Ｃｕ、Ａｇ、Ａｌ、ＣｏおよびＮｉの少なくともいずれか１つを含む請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記第２の電極は、ｎ形半導体層を含む請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
【請求項８】
第１の方向に延在する複数のワード線と、
前記第１の方向に交差する第２の方向に延在する複数のビット線と、
をさらに備え、
前記ワード線と前記ビット線が交差する複数の交点のそれぞれにおいて、前記ワード線と前記ビット線との間に前記メモリセルが設けられた請求項１〜７のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
メモリセルに可変抵抗素子を含むクロスポイント型メモリ装置は、大容量の不揮発性記憶装置を実現するものとして注目されている。これらのメモリ装置は、可変抵抗素子の抵抗値に情報を対応させて記憶する。例えば、相変化物質の結晶状態（導体）および非晶質状態（絶縁体）におけるそれぞれの抵抗値に情報を対応させる相変化メモリ（PCRAM：Phase Change Random Access Memory）、電圧の印加により抵抗が変化する遷移金属酸化物の抵抗値に情報を対応させる抵抗変化メモリ（ReRAM：Resistive
RAM）、金属イオンの析出により電極間に形成される架橋の有無に起因する抵抗値変化に情報を対応させるＣＢＲＡＭ（Conductive
Bridging RAM）等が知られている。
【０００３】
なかでも、ＣＢＲＡＭは、半導体メモリ装置と同じ材料で構成され、その製造過程も共通する。そして、ＣＢＲＡＭは、書き込み電流および消去電流が非常に小さく、データ保持性も高い。このため、大容量クロスポイント型メモリ装置のメモリセルに適するものとして期待されている。しかしながら、ＣＢＲＡＭでは、抵抗変化層における金属イオンの析出が過剰となった場合、リーク電流が増大し動作不良を生じる。また、リーク電流の低減を図るために抵抗変化層を厚くするとセット電圧が上昇する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５１０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、低電圧で安定して動作するクロスポイント型の不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、抵抗変化層と、第１の電極と、第２の電極と、を含むメモリセルを備える。前記抵抗変化層は、金属イオンの移動により高抵抗状態と低抵抗状態との間を可逆的に遷移する。前記第１の電極は、前記抵抗変化層の第１の面側に設けられ、前記金属イオンを供給する。前記第２の電極は、前記抵抗変化層の第２の面側に設けられる。さらに、前記メモリセルは、前記第１の電極と、前記抵抗変化層と、の間に設けられ、前記抵抗変化層の少なくとも一部よりも誘電率が高い高誘電率層を有する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係るメモリセルを表す模式図である。
【図２】第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図である。
【図３】第１実施形態に係るメモリセルの動作を表す模式断面図である。
【図４】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図である。
【図５】図４に続く製造過程を表す模式断面図である。
【図６】図５に続く製造過程を表す模式断面図である。
【図７】第２実施形態に係るメモリセルを表す模式図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００９】
（第１実施形態）  
図１は、第１実施形態に係るメモリセル１０を表す模式図である。メモリセル１０は、可変抵抗素子であり、金属イオンの移動により高抵抗状態と低抵抗状態との間を可逆的に遷移する抵抗変化層１を備える。抵抗変化層１の第１の面１ａの側には、金属イオンを供給するイオンソース電極３（第１の電極）が設けられる。抵抗変化層１の第２の面１ｂの側には、イオンソース電極３に対向する対向電極５（第２電極）が設けられる。さらに、イオンソース電極３と、抵抗変化層１と、の間に、抵抗変化層１の少なくとも一部よりも誘電率が高い高誘電率層７が設けられる。
【００１０】
メモリセル１０は、後述するようにクロスポイント型メモリ装置のワード線２１とビット線２３との間に配置される。ワード線２１は、バリアメタル層１３を介して対向電極５に接続される。ビット線２３は、バリアメタル層１３およびコンタクトメタル層１５を介してイオンソース電極３に接続される。
【００１１】
イオンソース電極３は、例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、コバルト（Ｃｕ）およびニッケル（Ｎｉ）の群から選択される少なくとも１つの金属元素を含む。例えば、シリコン（Ｓｉ）と反応しないＡｇまたはＣｕを含むことが望ましい。また、イオンソース電極３は、ＳｉまたはＷなど、他の元素を含む混合物、もしくは、それらを含む積層構造であっても良い。
【００１２】
イオンソース電極３の膜厚は、１ｎｍ以上、１０ｎｍ以下の範囲にあることが望ましい。１ｎｍ以上の膜厚であれば、例えば、真空蒸着もしくはスパッタ法を用いて均一に設けることができる。また、各層を含む積層膜をエッチングする際の加工性を勘案すれば、イオンソース電極３の膜厚は、１０ｎｍ以下であることが好ましい。各層は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて加工される。
【００１３】
抵抗変化層１は、イオンソース電極３に含まれる上記の金属元素がイオン化し、イオンソース電極３と対向電極５との間に印加される電圧により、その中を移動することが可能な材料であれば良い。例えば、非結晶シリコン、シリコン酸化物、シリコン窒化物、遷移金属酸化物のいずれかを選択することができる。好ましくは、非結晶シリコン、シリコン酸化物、および、シリコン窒化物の少なくともいずれか１つを含む。例えば、アモルファスシリコン、シリコン酸化膜、および、シリコン窒化膜のいずれかである。
【００１４】
例えば、アモルファスシリコンを用いる場合、導電性キャリアを発生させる不純物を添加しないことが望ましい。さらに、好ましくは、酸素（Ｏ）あるいは窒素（Ｎ）を微量に添加したアモルファスシリコンを用いる。
【００１５】
アモルファスシリコンに添加される酸素あるいは窒素の濃度は、２×１０２０ｃｍ−３以上、１×１０２３ｃｍ−３以下であることが好ましい。２×１０２０ｃｍ−３以上であれば、抵抗変化層１の中にフィラメントを形成する金属イオンの過剰な拡散（あるいはマイグレーション）を抑制することができる。さらに、２×１０２２ｃｍ−３以上とすれば、製造プロセスにおける耐熱性を確保することができる。一方、１×１０２３ｃｍ−３以下であれば、対向電極５およびイオンソース電極３との間の密着性を向上させることができる。
【００１６】
抵抗変化層１の酸素濃度あるいは窒素濃度は、平均値として上記の値であれば良く、均一に分布しなくても良い。例えば、酸素濃度がイオンソース電極３の近傍で最も低く、対向電極５の近傍において最も高くなり、その間のアモルファスシリコン中において段階的に変化する分布であっても良い。
【００１７】
抵抗変化層１の膜厚は、例えば、２ｎｍ〜２０ｎｍの範囲に設定することができる。さらに、セット電圧（書き込み電圧）を低く抑えるために１５ｎｍ以下、好ましくは、５ｎｍ以下にする。一方、対向電極５からイオンソース電極３の方向に流れるリバース電流を低減するため３ｎｍ以上にすることが好ましい。
【００１８】
対向電極５は、導電性を有し、抵抗変化層１との間の密着性が高いことが望ましい。好ましくは、製造プロセスにおける加工が容易な材料を用いる。例えば、シリコンなどの半導体を用いることができる。半導体に不純物として添加する元素に制限はないが、電子をキャリアとして生成するｎ形不純物が望ましい。そして、全ての不純物が活性化している状態で、キャリア濃度が１×１０１８〜１×１０２０ｃｍ−３の範囲となることが好ましい。
【００１９】
高誘電率層７は、４００〜５００℃程度の熱負荷に対し、イオンソース電極に含まれる金属元素の抵抗変化層１への拡散を抑制する。すなわち、高誘電率層７における金属元素の熱拡散係数が、抵抗変化層１の拡散係数よりも小さい。また、高誘電率層７には、抵抗変化層１よりも誘電率が高い材料を選択する。さらに、抵抗変化層１が複数の層を含む多層構造を有する場合、高誘電率層７の誘電率は、その一部よりも高くする。
【００２０】
高誘電率層７に用いる材料は、半導体製造ラインにおける製作を可能とする観点から、例えば、半導体プロセスに適合するシリコン窒化膜（比誘電率ε＝７）、アルミナ膜（Ａｌ２Ｏ３：ε＝９．８）、酸化ハフニウム（ＨｆＯ２：ε＝２３）、酸化イットリウム（Ｙ２Ｏ３：ε＝２５）、酸化ランタン（Ｌａ３Ｏ３：ε＝２５）、酸化チタン（ＴｉＯ２：ε＝４０）、および、酸化タンタル（Ｔａ２Ｏ５：ε＝２５）のいずれかを選択することが好ましい。
【００２１】
例えば、抵抗変化層１に非結晶シリコンを用いる場合、シリコン（ε＝１２）よりも誘電率が高いＨｆＯ２、Ｙ２Ｏ３、ＬａＯ３、ＴｉＯ２、および、Ｔａ２Ｏ３のいずれかを選択することが好ましい。さらに好ましくは、トンネリングによるリーク電流を抑制するため、イオンソース電極３および抵抗変化層１に対するバリアハイトが高いＨｆＯ２またはＬａＯ３を選択することができる。
【００２２】
例えば、抵抗変化層１にシリコン酸化膜を用いる場合には、シリコン酸化膜（ε＝４）よりも誘電率が高いシリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３、ＬａＯ３、ＴｉＯ２、および、Ｔａ２Ｏ５のいずれかを選択することが好ましい。さらに好ましくは、トンネリングによるリーク電流を抑制するため、イオンソース電極３に対するバリアハイトが高いシリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯ２、および、ＬａＯ３のいずれかを選択することが好ましい。
【００２３】
また、高誘電率の金属酸化物を用いる場合、高誘電率層７は、抵抗変化層１よりも誘電率を高く維持できる範囲、例えば、１０〜５０％の範囲でシリコンを含有しても良い。これにより、その耐熱性を向上させることができる。
【００２４】
イオンソース電極３と、抵抗変化層１と、の間に高誘電率層７を挿入すると、イオンソース電極３に誘起される電荷を増やすことができる。すなわち、イオンソース電極３にプラス電圧を印加するセット動作時において、高誘電率層７がない場合に比べてイオンソース電極３からより多くの電子が引き抜かれる。このため、イオンソース電極３に誘起されるプラス電荷が増え、金属元素のイオン化が促進される。これにより、イオンソース電極３から抵抗変化層１に移動するイオンが増え、抵抗変化層１の内部にフィラメントが形成され易くなる。結果として、セット電圧を低減することが可能となる。
【００２５】
また、高誘電率層７として、イオンソース電極３に含まれる金属元素の熱拡散係数が低い材料を選択することにより、イオンソース電極３から抵抗変化層１への金属元素の拡散を抑制することができる。すなわち、メモリセル１０の熱耐性を向上させることができる。
【００２６】
高誘電率層７の厚さは、１ｎｍ以上、１０ｎｍ以下であることが好ましい。高誘電率層７が１０ｎｍよりも厚くなると、高誘電率層７および抵抗変化層１の電界が低くなりイオンが移動し難くなる。すなわち、セット電圧が上昇する。また、加工の容易性や静電容量を高くする観点からも１０ｎｍ以下とすることが好ましい。このように、高誘電率層７は、上記の範囲で薄膜化することが好ましい。一方、高誘電率層７の均一性を確保する観点からは、１ｎｍ以上であることが好ましい。
【００２７】
図２は、第１実施形態に係る不揮発性記憶装置１００のメモリセルアレイ部５０を模式的に表す斜視図である。不揮発性記憶装置１００は、クロスポイント型メモリ装置であり、例えば、図示しない基板を有し、基板上の第１の方向（Ｘ方向）に延在する複数のワード線２１と、第１の方向に交差する第２の方向（Ｙ方向）に延在する複数のビット線２３と、を備える。そして、図２の上方から見て、ワード線２１とビット線２３が交差する複数の交点のそれぞれにおいて、ワード線２１とビット線２３との間にメモリセル１０が設けられる。
【００２８】
メモリセルアレイ部５０は、例えば、シリコン基板上に設けられる。シリコン基板には、メモリセルアレイ部５０の駆動回路が設けられる。そして、駆動回路上にシリコン酸化膜からなる層間絶縁膜が設けられ、メモリセルアレイ部５０は、層間絶縁膜を介して駆動回路の上に設けられる。
【００２９】
メモリセルアレイ部５０では、Ｘ方向に延在する複数のワード線２１がＹ方向に並設されたワード線配線層と、Ｙ方向に延在する複数のビット線２３がＸ方向に並設されたビット線配線層と、を有し、ワード配線層とビット配線層とが、Ｚ方向に交互に積層された構成を有する。
【００３０】
ワード線２１およびビット線２３は、例えば、タングステン（Ｗ）を用いて形成される。複数のワード線２１の間、複数のビット線２３の間、および、ワード線２１とビット線２３との間には、層間絶縁膜が設けられそれぞれを絶縁する。
【００３１】
そして、各ワード線２１と各ビット線２３との最近接点（交点）には、Ｚ方向に複数の層を積層したピラー状のメモリセル１０が設けられる。すなわち、メモリセル１０は、ワード線２１とビット線２３との間に設けられる。
【００３２】
図２に示すメモリセルアレイ部５０は、メモリセル１０を２段に重ねた構成であるが、これに限られる訳ではなく、３段以上に重ねた構造であっても良いし、１段のみの平面構造であっても良い。
【００３３】
図３は、メモリセル１０の動作を模式的に表す断面図である。図３（ａ）は、初期状態を示し、図３（ｂ）は、オン状態、図３（ｃ）は、オフ状態をそれぞれ示している。
【００３４】
図３（ａ）に示す初期状態では、イオンソース電極３から抵抗変化層１および高誘電率層７に金属イオンが移動しておらず、イオンソース電極３と対向電極５との間は高抵抗である。
【００３５】
次に、イオンソース電極３と、対向電極５と、の間にセット電圧（書き込み電圧）を印加する。すなわち、イオンソース電極３にプラス電圧、対向電極５にマイナス電圧を印加し、イオンソース電極３から高誘電率層７および抵抗変化層１へ金属イオンを移動させる。これにより、図３（ｂ）に示すように、イオンソース電極３と対向電極５との間に金属元素がつながった伝導パス（フィラメント）Ａが形成され、イオンソース電極３と対向電極５との間が低抵抗化（ＯＮ）される。
【００３６】
一方、セット電圧とは逆方向の比較的高い電圧（リセット電圧）を印加すると、金属イオンが逆方向に移動し、図３（ｃ）に示すように、イオンソース電極３と対向電極５との間のフィラメントＡが途切れ、元の高抵抗状態（ＯＦＦ）に戻る。
【００３７】
さらに、図３（ｂ）に示す低抵抗状態において、セット電圧とは逆方向の比較的低い電圧を印加すると、金属イオンがイオンソース電極３の方向に移動してフィラメントＡが途切れ高抵抗状態になる。逆に、セット電圧と同じ方向に電圧を印加すると、金属イオンが対向電極５の方向に移動してフィラメントＡがつながり低抵抗状態(ＯＮ)に戻る。
【００３８】
このように、メモリセル１０は、整流特性を有するスイッチング素子として機能する。さらに、対向電極５にｎ形半導体を用いた場合、セット電圧とは逆方向に電圧を印加した状態において、対向電極５の抵抗変化層１に接する部分が空乏化する。このため、伝導パスＡと対向電極５との接点に伝導キャリアである電子がいなくなるため、フィラメントＡを介した電流が殆ど流れず、強い整流特性が得られる。
【００３９】
対向電極５としてｎ形半導体を用いる場合、空乏化の観点からその不純物濃度は低い方が好ましい。しかしながら、低濃度の半導体ほど、微細化による不純物濃度のばらつきが大きくなる傾向にある。このため、メモリセルのサイズに応じて、半導体材料およびその不純物濃度を適宜選択することが望ましい。
【００４０】
上記のように、メモリセル１０は、電圧動作型可変抵抗素子であり原理的に動作電流が小さい。また、オフ時には、フィラメントが物理的に切断されるのでデータ保持性も高い。
【００４１】
また、整流特性を有するメモリセル１０を用いてクロスポイント型のメモリセルアレイ部を構成する場合、非選択セルの誤セットおよび誤リセットを防止するための整流素子(ダイオード)を省くことができる。これにより、メモリセルの構造を簡略化することが可能となる。
【００４２】
次に、図４〜図６を参照して、不揮発性記憶装置１００の製造過程を説明する。図４（ａ）〜図６は、各工程におけるウェーハを模式的に表す部分断面図である。
【００４３】
例えば、図４（ａ）に示すように、シリコン基板３１の上に層間絶縁膜３３ａを形成し、その上にワード線２１を形成する。シリコン基板３１の表面３１ａには、図示しない駆動回路を形成しても良い。また、以下の図では、シリコン基板３１を省略する。
【００４４】
層間絶縁膜３３ａは、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるシリコン酸化膜である。ワード線２１には、例えば、ＣＶＤ法を用いて形成される厚さ３０〜５０ｎｍのタングステン（Ｗ）膜を用いることができる。また、ワード線２１は、ＲＩＥおよびダマシン（damascene）法を用いてＷ膜を加工することにより形成する。
【００４５】
次に、図４（ｂ）に示すように、バリアメタル層１３と、対向電極５と、抵抗変化層１と、高誘電率層７と、イオンソース電極３と、バリアメタル層１３と、コンタクトメタル層１５とを、ワード線２１の上に順次形成する。この積層構造は、例えば、スパッタ法を用いて形成することができる。
【００４６】
バリアメタル層１３は、例えば、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）からなる群から選択された金属、あるいは、それらの酸化物、もしくは、それらの窒化物から選択された材料を用いることが可能である。メモリセルの抵抗値、セット電圧、プロセス耐性の観点から見ればＴｉＮが好適であり、その厚さは、５ｎｍ〜１５ｎｍの範囲であることが好ましい。
【００４７】
続いて、図４（ｃ）に示すように、バリアメタル層１３〜コンタクトメタル層１５の積層構造を選択的にエッチングし、メモリセル１０を形成する。例えば、上記の積層構造の上にマスク材を形成し、フォトリソグラフィによりセルパターンのマスクに加工後、ＲＩＥにより、例えば、幅２０〜１００ｎｍのピラー状にエッチングする。
【００４８】
次に、図５（ａ）に示すように、メモリセル１０の間に層間絶縁膜３３ｂを形成する。層間絶縁膜３３ｂは、例えば、ＣＶＤ法により形成したシリコン酸化膜であり、メモリセル１０の全体を埋め込む厚さに形成する。さらに、層間絶縁膜３３ｂの表面をＣＭＰ（Chemical Mechanical Polish）法を用いて平坦化し、コンタクトメタル層１５の上面を露出させる。コンタクトメタル層１５は、他の層よりも厚く、例えば、３０〜５０ｎｍに形成されており、メモリセル１０に損傷を与えずにコンタクト面を露出させることが可能となる。
【００４９】
次に、図５（ｂ）に示すように、ビット線２３をコンタクトメタル層１５の上に形成する。例えば、層間絶縁膜３３ｂの上にＣＶＤ法を用いてＷ膜を形成し、ＲＩＥ法を用いてパターニングする。これにより、層間絶縁膜３３ｂの上に延在し、コンタクトメタル層１５に接する複数のビット線２３が形成される。さらに、複数のビット線２３の間を埋め込んだ層間絶縁膜（図示せず）を形成する。
【００５０】
次に、図６に示すように、メモリセルアレイ部５０の２段目を形成する。２段目に配置されるメモリセル１０は、ビット線２３を１段目のメモリセル１０と共有するため、１段目とは逆順で積層される。すなわち、ビット線２３の上に、バリアメタル層１３、イオンソース電極３、高誘電率層７、抵抗変化層１、対向電極５、バリアメタル層１３およびコンタクトメタル層１５の順で積層する。
【００５１】
続いて、上記の積層構造をピラー状のメモリセル１０に加工後、層間絶縁膜３３により埋め込む。さらに、層間絶縁膜３３を平坦化した後、コンタクトメタル層１５の上に２段目のワード線２１を形成する。これにより、メモリセル２０を２段に積層したメモリセルアレイ部５０を完成する。メモリセル１０を３段以上積層するメモリセルアレイ部を形成する場合は、上記の工程を繰り返し実施すれば良い。
【００５２】
上記の製造過程において、１段目のメモリセル１０は、メモリセルアレイ部の２段目以降の形成過程において熱負荷を受ける。例えば、ビット線２３の形成過程において、ＣＶＤ法を用いてＷ膜を形成する場合、メモリセル１０は４００〜５００℃程度に加熱される。このため、イオンソース電極３に含まれる金属元素の熱拡散係数が大きいと、抵抗変化層１に金属元素が拡散する。その結果、抵抗変化層１の抵抗が低下し、メモリセル１０が動作しないことがある。
【００５３】
本実施形態では、抵抗変化層１と、イオンソース電極３と、の間に、高誘電率層７を挿入することにより、イオンソース電極３からの金属元素の拡散を抑制する。これにより、メモリセル１０の熱耐性を向上させ、その動作を安定させることができる。
【００５４】
一方、メモリセル１０は、イオンソース電極３と対向電極５との間に印加された電圧により、イオン化された金属元素を抵抗変化層に移動させることにより動作する。したがって、イオンソース電極３と、抵抗変化層１と、の間に、金属元素の熱拡散を抑制する層を挿入することは、イオンソース電極３から抵抗変化層１への金属元素イオンの移動を阻害する。このため、セット電圧の上昇等、メモリセル１０の動作に対し好ましくない影響を生じることが予想される。
【００５５】
これに対し、イオンソース電極３と抵抗変化層１との間に金属元素の熱拡散係数が小さい薄層を挿入してもセット電圧が上昇することなく、むしろメモリセルの動作を安定させることを見出した。さらに、抵抗変化層１よりも誘電率が高い高誘電率層７を挿入することにより、セット電圧を低減できることも見出した。
【００５６】
このように、本実施形態では、イオンソース電極３、高誘電率層７、抵抗変化層１および対向電極５の積層構造を用いることにより、メモリセル１０の熱耐性を向上させ、低電圧で安定して動作するクロスポイント型メモリ装置を実現することができる。さらに、セット電圧の低電圧化は、メモリセル１０を微細化した場合の不良セル（不良ビット）を減少させる。これにより、メモリ装置の製造歩留りを向上させることもできる。
【００５７】
（第２実施形態）  
図７は、第２実施形態に係るメモリセル２０を表す模式断面図である。メモリセル２０の抵抗変化層２は、高誘電率層７に接して設けられた抵抗変化層２ａ（第１の層）と、対向電極５と抵抗変化層２ａとの間に設けられた抵抗変化層２ｂ（第２の層）を含む。抵抗変化層２ｂにおける金属イオンの移動度は、抵抗変化層２ａにおける移動度よりも大きい。また、高誘電率層７は、抵抗変化層２ａよりも誘電率が高い。
【００５８】
図７に示すように、メモリセル２０は、ワード線２１の上にバリアメタル層１３を介して設けられた対向電極５と、抵抗変化層２ｂと、抵抗変化層２ａと、高誘電率層７と、イオンソース電極３と、を含む。メモリセル２０と、ビット線２３と、の間には、バリアメタル層１３およびコンタクトメタル層１５が設けられる。抵抗変化層２を除く各層の材料および厚さは、第１実施形態と同じで有り、それらの効果も同じである。
【００５９】
本実施形態では、抵抗変化層２を、低抵抗の状態を保持する層と、整流特性を生じさせる層と、に分割することによりメモリセル２０の特性向上を図る。すなわち、抵抗変化層２ａは、セット電圧とは逆のバイアスに対しフィラメントＡを保持することにより低抵抗の状態を維持する（図３参照）。一方、抵抗変化層２ｂでは、セット電圧とは逆のバイアスが印加された場合に、金属イオンがイオンソース電極３の方向に移動し、フィラメントＡと対向電極５とが分離される。これにより、対向電極５からイオンソース電極３に流れる逆ハバイアス電流を抑制し、整流特性を担保することができる。
【００６０】
抵抗変化層２ａは、抵抗変化層２ｂよりもフィラメントを形成する金属イオンの移動度が小さいことが望ましい。さらに、メモリセル２０の熱耐性を向上させるため、抵抗変化層２ａにおける金属元素の拡散係数は、抵抗変化層２ｂにおける拡散係数よりも小さいことが好ましい。例えば、抵抗変化層２ａは、シリコン酸化物およびシリコン窒化物の少なくともいずれかを含み、抵抗変化層２ｂは、非結晶シリコンを含む。
【００６１】
抵抗変化層２ｂは、酸素または窒素を含んでも良いが、整流特性を確保する観点から、その濃度は２×１０２０ｃｍ−３であることが好ましい。抵抗変化層２ａおよび抵抗変化層２ｂを含む抵抗変化層２の厚さは、２ｎｍ〜２０ｎｍの範囲にあることが好ましい。さらに、セット電圧を低減するため１５ｎｍ以下とすることが好ましく、１０ｎｍ以下であることがより好ましい。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１、２、２ａ、２ｂ・・・抵抗変化層、  １ａ・・・第１の面、  １ｂ・・・第２の面、  ３・・・イオンソース電極、  ５・・・対向電極、  ７・・・高誘電率層、  １０、２０・・・メモリセル、  １３・・・バリアメタル層、  １５・・・コンタクトメタル層、  ２１・・・ワード線、  ２３・・・ビット線、  ３１・・・シリコン基板、  ３３、３３ａ、３３ｂ・・・層間絶縁膜、  ５０・・・メモリセルアレイ部、  １００・・・不揮発性記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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