(57)【要約】【課題】製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供する。【解決手段】ブリッジレスＰＦＣコンバータにおいて、突入電流の制限が実施される期間中に、入力される交流電力の位相情報を入力電圧に基づいて検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記周期に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得る。【選択図】図３
2014042433.tif 000002
【特許請求の範囲】
【請求項１】
１対の出力端と、
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータであって、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備え、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出し、
前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する、
ブリッジレスＰＦＣコンバータ。
【請求項２】
請求項１に記載のブリッジレスＰＦＣコンバータであって、
前記突入電流制限解除期間において、前記第１電流のうち前記１対の出力端のグランド側から前記第１スイッチング素子へと流れる電流成分である第１負電流の絶対値と前記第２電流のうち前記１対の出力端のグランド側から前記第２スイッチング素子へと流れる電流成分である第２負電流の絶対値とを合成して、前記入力電流を導き出す、
ブリッジレスＰＦＣコンバータ。
【請求項３】
請求項２に記載のブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号に対してリミッタ処理を実施する第１リミッタを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号に対してリミッタ処理を実施する第２リミッタを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。
【請求項４】
請求項２に記載のブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。
【請求項５】
請求項２に記載のブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。
【請求項６】
請求項２に記載のブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス、当該第１極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス、当該第２極性反転トランスが有する二次コイルに対して直列に接続された第２トランス整流素子を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。
【請求項７】
請求項１乃至６の何れか１項に記載のブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータ。
【請求項８】
請求項７に記載のブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミング、前記第１電流検出手段によって検出される前記第１電流の推移、及び前記第２電流検出手段によって検出される前記第２電流の推移に基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータ。
【請求項９】
請求項７に記載のブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の半波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータ。
【請求項１０】
請求項９に記載のブリッジレスＰＦＣコンバータであって、
前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する、
ブリッジレスＰＦＣコンバータ。
【請求項１１】
請求項１０に記載のブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置に関し、特に整流ブリッジ回路を設けないブリッジレスブースト式（ＢＬＢ）の力率補正（ＰＦＣ）トポロジーを用いるスイッチング電源装置に関する。
【背景技術】
【０００２】
従来、例えばスイッチング電源を始めとする交流入力直流出力電力変換器（ＡＣ−ＤＣコンバータ）（以降、単に「コンバータ」と称する場合がある）においては、例えば、ソフトスイッチング方式、同期整流方式、力率改善（ＰＦＣ：Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）の導入等による電力損失の低減がなされてきた。加えて、更なる電力損失の低減を目的として、ブリッジ整流器の排除（ブリッジレス化）も広く行われている。
【０００３】
上記のような種々のコンバータの中でも、ブリッジレスＰＦＣコンバータは、特に電力損失が小さいコンバータの１つとして挙げることができる。当該技術分野においては、ブリッジレスＰＦＣコンバータの制御方式として、例えば、平均電流モード制御、ピーク電流モード制御、及びワンサイクル制御等の、種々の制御方法が開発されてきた（例えば、特許文献１を参照）。
【０００４】
上記のような種々の制御方式の中でも、平均電流モード制御は、その性能の高さ及び理解の容易さ故に、最も広く採用されている制御方式の１つとして挙げることができる。当該制御方式においては、出力電圧の偏差（指令電圧値と実際の出力電圧値との差）で入力電圧信号を乗算することによって電流基準が生成され、当該電流基準に追従させるようにインダクタの平均電流が制御される。即ち、当該制御方式においては、入力電圧、入力電流、及び出力電圧を制御用パラメータとして検出する必要がある。
【０００５】
従来技術に係るブリッジレスＰＦＣコンバータにおいては、入力電流を検出する手段として、入力端に設けられたシャント抵抗と差動アンプとの組み合わせ又はホール電流センサが使用されることが一般的である。しかしながら、入力端に設けられたシャント抵抗と差動アンプとの組み合わせによって入力電流を検出する場合、高価な高耐圧差動アンプを採用する必要がある。また、ホール電流センサを採用する場合、ホール電流センサ自体が高価である。このように、何れの場合においても、入力電流を検出する手段が、ブリッジレスＰＦＣコンバータの製造コストを増大させる要因となっていた。
【０００６】
また、当該技術分野においては、例えば、上記のように入力電流を測定するのではなく、スイッチング素子と整流素子との直列接続点と交流入力電源の入力端との間に挿入される昇圧コイル（ブーストインダクタ）の充電電流から入力電流を推定しようとする技術も提案されている（例えば、特許文献２を参照）。しかしながら、このように推定される入力電流の値には、推定誤差が少なからず含まれるため、高い精度にて平均電流モード制御を行うことは困難である。
【０００７】
以上のように、当該技術分野においては、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータに対する継続的な要求が存在する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００７−５２７６８７号公報
【特許文献２】特開２０１１−１５２０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述のように、当該技術分野においては、製造コストの増大を伴うこと無く入力電流を検出することができる平均電流モード制御によるブリッジレスＰＦＣコンバータに対する継続的な要求が存在する。
【００１０】
本発明は、かかる要求に応えるために為されたものである。即ち、本発明は、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供することを１つの目的とする。
【課題を解決するための手段】
【００１１】
上記１つの目的は、
１対の出力端と、
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータであって、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備え、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出し、
前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する、
ブリッジレスＰＦＣコンバータによって達成される。
【発明の効果】
【００１２】
本発明によれば、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】従来技術に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図２】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータの動作を説明するフローチャートである。
【図３】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図４】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、入力電圧が正半周である場合における、昇圧制御実行時の電流の流れを表す模式的な回路図である。
【図５】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、入力電圧が負半周である場合における、昇圧制御実行時の電流の流れを表す模式的な回路図である。
【図６】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、第１負電流の絶対値と第２負電流の絶対値とを加算して入力電流を導き出す手順を表すタイミング・チャートである。
【図７】本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図８】本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図９】本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図１０】本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図１１】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧が正半周である場合（ａ）及び入力電圧が負半周である場合（ｂ）における、入力電流の流れを表す模式的な回路図である。
【図１２】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧の全波整流後の値から入力電圧のゼロクロス点を特定し且つ第１負電流及び第２負電流から入力電圧の極性を検出して、入力電力についての位相情報を表すフラグを導き出す手順を表すタイミング・チャートである。
【図１３】本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図１４】本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図１５】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、（ａ）入力電圧の半波整流後の値から入力電圧のゼロクロス点のみならず、入力電圧の極性（正半周であるか又は負半周であるか）をも特定して、入力電力についての位相情報を表すフラグを導き出す手順、及び（ｂ）入力電圧の絶対値を求める手順、を表すタイミング・チャートである。
【図１６】本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの動作を説明するフローチャートである。
【図１７】本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【図１８】本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧の半波整流後の値から入力電圧のゼロクロス点及び極性をアナログ的に特定して、入力電力についての位相情報を表すフラグを導き出す手順を表すタイミング・チャートである。
【図１９】本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【発明を実施するための形態】
【００１４】
前述のように、本発明の１つの目的は、製造コストの増大を伴うこと無く入力電流を検出することができる、平均電流モード制御によるブリッジレスＰＦＣコンバータを提供することである。本発明者は、上記目的を達成すべく鋭意研究の結果、ブリッジレスＰＦＣコンバータにおいて、突入電流の制限が実施される期間中に、入力される交流電力の位相情報を入力電圧に基づいて検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記位相情報に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得ることができることを見出し、本発明を想到するに至ったものである。
【００１５】
即ち、本発明の第１の実施態様は、
１対の出力端と、
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータであって、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備え、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出し、
前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する、
ブリッジレスＰＦＣコンバータである。
【００１６】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、ブリッジレスＰＦＣコンバータとして一般的な構成を有する。より具体的には、本実施態様に係るブリッジレスＰＦＣコンバータは、
１対の出力端と、
１対の入力端と、
前記１対の出力端に対して並列に接続された平滑用コンデンサと、
前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオードを備える第１スイッチング素子と第１整流素子とが第１接続点において直列に接続されてなる第１アームと、
前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオードを備える第２スイッチング素子と第２整流素子とが第２接続点において直列に接続されてなる第２アームと、
前記１対の入力端の一方と前記第１接続点との間に接続される第１昇圧用コイルと、
前記１対の入力端の他方と前記第２接続点との間に接続される第２昇圧用コイルと、
前記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段と、
前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段と、
電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、
前記入力端に入力される交流電力の電流である入力電流の値、前記入力電圧の値、及び前記出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段と、
を備える、
ブリッジレスＰＦＣコンバータである。
【００１７】
上記平滑用コンデンサは、上記１対の出力端に対して並列に接続されて、後述する昇圧コンバータからの出力電圧を平滑化することができる限り、如何なる構成を有するものであってもよい。かかる平滑用コンデンサは、例えばスイッチング電源を始めとする交流入力直流出力電力変換器（ＡＣ−ＤＣコンバータ）等において平滑用コンデンサとして一般的に使用される種々のコンデンサの中から適宜選択することができる。例えば、上記平滑用コンデンサの一例としては、例えば、電解コンデンサ等を挙げることができる。
【００１８】
また、上記第１アーム及び第２アームは所謂「上下アーム」に該当し、上記第１アーム及び第２アームの何れか一方が上アーム、残る他方が下アームとなる。個々のアームを構成するスイッチング素子及び整流素子は、それぞれ、かかるコンバータにおけるスイッチング素子及び整流素子として一般的に使用される種々のスイッチング素子及び整流素子の中から適宜選択することができる。例えば、上記スイッチング素子の一例としては、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等を挙げることができる。また、上記整流素子の一例としては、例えば、ダイオード等を挙げることができる。
【００１９】
更に、上記第１昇圧用コイル及び第２昇圧用コイルは、ブーストインダクタとも称され、それぞれ上記第１アーム及び第２アームと共に、昇圧コンバータを構成することができる限り、如何なる構成を有するものであってもよい。
【００２０】
また、上記入力電圧検出手段及び出力電圧検出手段は、それぞれ、上記１対の入力端に入力される交流電力の電圧である入力電圧及び上記１対の出力端に出力される直流電力の電圧である出力電圧を検出することができる限り、如何なる構成を有するものであってもよい。かかる入力電圧検出手段及び出力電圧検出手段の一例としては、例えば、それぞれ上記１対の入力端及び上記１対の出力端に対して並列に接続された分配抵抗を用いて分配電圧を測定するタイプのものを挙げることができる。
【００２１】
尚、上記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段については、例えば、１対の入力端の各々に入力される交流電圧を半波整流して得られる結果を（例えば、アナログ回路等を用いてアナログ的に）合成した後に電圧値を検出してもよく、あるいは１対の入力端の各々に入力される交流電圧を半波整流して得られる結果の電圧値を検出した後に、それぞれの電圧値の検出結果を（例えば、マイコン等の制御装置を用いてデジタル的に）合成してもよい。
【００２２】
加えて、上記突入電流制限手段は、電源投入時に一時的に流れる大電流である突入電流（「始動電流」と称する場合もある）を制限することができる限り、如何なる構成を有するものであってもよい。かかる突入電流制限手段の一例としては、例えば、上記入力端の少なくとも一方に直列に抵抗素子を接続し、突入電流が流れる虞が十分に小さくなったら当該抵抗素子をバイパスするような構成を有するものを挙げることができる。
【００２３】
更に、上記制御手段は、前記入力端に入力される交流電力の電流である入力電流の値、入力電圧の値、及び出力電圧の値に基づき、平均電流モードにてＰＦＣ昇圧制御を実行することができる限り、如何なる構成を有するものであってもよい。例えば、上記制御手段は、指令電圧の値（Ｖｄｃｒｅｆ）と出力電圧の値（Ｖｄｃ）との差異に基づき出力電流の指令電流の値（Ｉｄｃｒｅｆ）を算出し、斯くして算出された出力電流の指令電流の値（Ｉｄｃｒｅｆ）と入力電圧の絶対値（Ｖａｃａｂｓ）とから入力電流の指令電流の値（Ｉａｃｒｅｆ）を算出し、更に、斯くして算出された入力電流の指令電流の値（Ｉａｃｒｅｆ）と入力電流の絶対値（Ｉａｃａｂｓ）との差異に基づいて上記第１及び第２スイッチング素子をパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）によって制御するためのパルス信号のデューティ比を算出し、斯くして算出されたデューティ比を実現すべく、出力モジュールを介して上記第１及び第２スイッチング素子を制御することにより、平均電流モードにてＰＦＣ昇圧制御を実行する。かかる制御手段の一例としては、例えば、マイコン等のデジタル式制御装置等を挙げることができる。
【００２４】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、入力電流の値、入力電圧の値、及び出力電圧の値に基づき、制御手段が平均電流モードにてＰＦＣ昇圧制御を実行する。前述のように、従来技術に係るブリッジレスＰＦＣコンバータにおいては、入力電流を検出する手段として、入力端に設けられたシャント抵抗と差動アンプとの組み合わせ又はホール電流センサが使用されることが一般的であった。しかしながら、入力端に設けられたシャント抵抗と差動アンプとの組み合わせによって入力電流を検出する場合、高価な高耐圧差動アンプを採用する必要がある。また、ホール電流センサを採用する場合、ホール電流センサ自体が高価である。このように、何れの場合においても、入力電流を検出する手段が、ブリッジレスＰＦＣコンバータの製造コストを増大させる要因となっていた。
【００２５】
ここで、従来技術に係るブリッジレスＰＦＣコンバータの構成及び動作について、添付図面を参照しながら、以下に説明する。図１は、前述のように、従来技術に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１に示すように、従来技術に係るブリッジレスＰＦＣコンバータは、１対の入力端の一方に配設されたホール電流センサによって入力電圧を検出する点を除き、基本的には、本実施態様に係るブリッジレスＰＦＣコンバータと同様の構成を有する。
【００２６】
即ち、図１に示すブリッジレスＰＦＣコンバータにおいては、ホール電流センサによって直接的に検出された入力電流の値（Ｉａｃ）をバイポーラ型のアナログ／デジタル変換器（Ａ／Ｄコンバータ）によってデジタル化し、斯くしてデジタル化された入力電流の値（Ｉａｃ）から入力電流の絶対値（Ｉａｃａｂｓ）を得ている。また、図１に示すブリッジレスＰＦＣコンバータにおいては、１対の入力端に対して並列に接続された分配抵抗を用いて測定される分配電圧から導かれる入力電圧の値（Ｖａｃ）をバイポーラ型のアナログ／デジタル変換器（Ａ／Ｄコンバータ）によってデジタル化し、斯くしてデジタル化された入力電圧の値（Ｖａｃ）から入力電力の位相情報と共に、入力電圧の絶対値（Ｖａｃａｂｓ）を得ている。
【００２７】
上記において、図１に示すブリッジレスＰＦＣコンバータは、本実施態様に係るブリッジレスＰＦＣコンバータとは異なるが、出力電圧の値（Ｖｄｃ）を検出する方法については、本実施態様に係るブリッジレスＰＦＣコンバータと同様である。また、上記のようにして検出された入力電流の絶対値（Ｉａｃａｂｓ）、入力電圧の絶対値（Ｖａｃａｂｓ）、及び出力電圧の値（Ｖｄｃ）に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する点についても、図１に示すブリッジレスＰＦＣコンバータは、本実施態様に係るブリッジレスＰＦＣコンバータと同様である。
【００２８】
しかしながら、上述のように、図１に示すブリッジレスＰＦＣコンバータにおいては、入力電流を検出する手段として、高価なホール電流センサを使用することから、その分、当該ブリッジレスＰＦＣコンバータの製造コストの増大が避けられないという問題があった。
【００２９】
一方、本実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、
前記１対の出力端のグランド側と前記第１スイッチング素子との間に流れる電流である第１電流を検出する第１電流検出手段と、
前記１対の出力端のグランド側と前記第２スイッチング素子との間に流れる電流である第２電流を検出する第２電流検出手段と、
を更に備える。
【００３０】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、入力端においてではなく、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において電流を検出する。
【００３１】
従って、本実施態様に係るブリッジレスＰＦＣコンバータが備える第１電流検出手段及び第２電流検出手段としては、高価な高耐圧差動アンプやホール電流センサを採用する必要が無い。換言すれば、本実施態様に係るブリッジレスＰＦＣコンバータが備える第１電流検出手段及び第２電流検出手段としては、例えば、シャント抵抗と安価な差動アンプとの組み合わせ等、安価な検出手段を採用することができる。結果として、本実施態様に係るブリッジレスＰＦＣコンバータによれば、製造コストの増大を伴うこと無く入力電流を検出して、平均電流モード制御にて、ブリッジレスＰＦＣコンバータを制御することができる。
【００３２】
尚、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述のように、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において第１電流及び第２電流を検出し、斯くして検出された第１電流及び第２電流から入力電流を導き出す。この際、正しい入力電流を導き出すには、第１電流及び第２電流を、入力される交流電力の位相に応じた適切なタイミングで合成する必要がある。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流検出手段及び第２電流検出手段によって検出された第１電流及び第２電流から入力電流を導き出すのに先だって、入力される交流電力の位相情報を検出する必要がある。
【００３３】
そこで、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、先ず、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、少なくとも前記入力電圧に基づいて、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。
【００３４】
上記突入電流制限実施期間においては、上記のように、第１スイッチング素子及び第２スイッチング素子の両方が非導通状態となる。この場合、第１スイッチング素子が備える第１寄生ダイオード及び第２スイッチング素子が備える第２寄生ダイオードと第１整流素子及び第２整流素子とは、所謂「単相ブリッジ形全波整流回路」を構成する。即ち、上記突入電流制限実施期間においては、本実施態様に係るブリッジレスＰＦＣコンバータは、昇圧動作は行わず、単なる全波整流動作を行う。
【００３５】
その結果、１対の入力端において、例えば、入力端に対して並列に接続された分配抵抗を用いて分配電圧を測定するタイプの入力電圧検出手段を用いて、交流電力の正半周及び負半周のそれぞれに対応する電圧を検出することができる。こうして検出される入力電圧に基づいて、入力電圧が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出することができる。例えば、入力電圧の周波数及び位相の検出は、所謂「デジタル位相ロックループ（ＤＰＬＬ：Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）法」によっても実現することができる。次に、斯くして検出される位相情報に基づき、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において検出される第１電流及び第２電流から、入力電流を正しく導き出すことができる。
【００３６】
即ち、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する。
【００３７】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータの動作の一例について、添付図面を参照しながら、以下に説明する。図２は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータの動作を説明するフローチャートである。図２に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、先ず、当該ブリッジレスＰＦＣコンバータにおいて突入電流制限手段による突入電流の制限が実施されている突入電流制限実施期間中に、ステップＳ０１において、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）の両方を非導通状態（ＯＦＦ）とし、少なくとも入力電圧（Ｖａｃ）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。
【００３８】
尚、少なくとも入力電圧（Ｖａｃ）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する具体的な方法は、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。位相情報を検出する方法の一例としては、例えば、入力電圧検出手段によって検出される入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点及び別途検出される入力電流の推移に基づいて、入力電力についての位相情報を検出する方法を挙げることができる。また、位相情報を検出する方法のもう１つの例としては、例えば、入力電圧検出手段によって検出される１対の入力端のそれぞれにおける入力電圧の半波整流後の値に基づいて入力電力についての位相情報を検出する方法を挙げることができる。
【００３９】
上記のようにステップＳ０１において入力電力（交流電力）についての位相情報を検出したら、次のステップＳ０２において、突入電流制限手段による突入電流の制限を解除し、ＰＦＣ昇圧制御が実行される突入電流制限解除期間へと移行する。次いで、ステップＳ０３において、入力端に入力される交流電力の電圧（入力電圧）が正半周であるか否かを判定する。上記ステップＳ０３において入力電圧が正半周ではない（即ち、負半周である）と判定される場合（ステップＳ０３：Ｎｏ）、次のステップＳ０４において、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。一方、上記ステップＳ０３において入力電圧が正半周であると判定される場合（ステップＳ０３：Ｙｅｓ）、次のステップＳ０５において、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。
【００４０】
尚、入力電圧が正半周である場合及び負半周である場合の何れの場合においても、次のステップＳ０６において、第１電流検出手段によって検出される出力端のグランド側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流（第１電流）と第２電流検出手段によって検出される出力端のグランド側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流（第２電流）とから、上記ステップＳ０１において検出された位相情報に基づき、入力端に入力される交流電力の電流（入力電流）を導き出す。そして、斯くして導き出される入力電流、入力電圧検出手段によって検出される入力電圧、及び出力電圧検出手段によって検出される出力電圧を用いて、平均電流モードにてＰＦＣ昇圧制御を実行することができる。
【００４１】
以上のように、本実施態様に係るブリッジレスＰＦＣコンバータによれば、突入電流の制限が実施される期間中に、入力される交流電力の位相情報を入力電圧に基づいて検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記位相情報に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得ることができる。従って、本実施態様によれば、製造コストの増大を伴うこと無く入力電流を検出して平均電流モードにてＰＦＣ昇圧制御を実行するブリッジレスＰＦＣコンバータを提供することができる。
【００４２】
上述のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、出力端のグランド側と第１スイッチング素子との間に流れる電流（第１電流）を第１電流検出手段によって検出し、出力端のグランド側と第２スイッチング素子との間に流れる電流（第２電流）を第２電流検出手段によって検出し、これらの第１電流及び第２電流から位相情報に基づき入力端に入力される交流電力の電流（入力電流）を導き出す。かかる入力電流の具体的な導出方法は、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。入力電流の具体的な導出方法の一例としては、例えば、第１電流のうち出力端のグランド側から第１スイッチング素子へと流れる電流成分（第１負電流）の絶対値と第２電流のうち出力端のグランド側から第２スイッチング素子へと流れる電流成分（第２負電流）の絶対値とを、上述のように検出された位相情報に基づき、正しいタイミングにて加算することにより、入力電流を導き出す方法等を挙げることができる。
【００４３】
即ち、本発明の第２の実施態様は、
本発明の前記第１の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限解除期間において、前記第１電流のうち前記１対の出力端のグランド側から前記第１スイッチング素子へと流れる電流成分である第１負電流の絶対値と前記第２電流のうち前記１対の出力端のグランド側から前記第２スイッチング素子へと流れる電流成分である第２負電流の絶対値とを合成して、前記入力電流を導き出す、
ブリッジレスＰＦＣコンバータである。
【００４４】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限解除期間において、前記第１電流のうち前記１対の出力端のグランド側から前記第１スイッチング素子へと流れる電流成分である第１負電流の絶対値と前記第２電流のうち前記１対の出力端のグランド側から前記第２スイッチング素子へと流れる電流成分である第２負電流の絶対値とを合成して、前記入力電流を導き出す。上記のように、本実施態様においては、出力端のグランド側からスイッチング素子へと流れる方向を負の方向であると規定する。即ち、第１負電流及び第２負電流は、ぞれぞれ第１スイッチング素子及び第２スイッチング素子と出力端のグランド側との間を負の方向に流れる電流である。
【００４５】
本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１負電流及び第２負電流の絶対値を、上述のように検出された位相情報に基づき、正しいタイミングにて加算することにより、入力電流を導き出す。尚、第１負電流及び第２負電流の絶対値に対応する信号を得る具体的な方法は、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。第１負電流及び第２負電流の絶対値に対応する信号を得る方法の具体例としては、例えば、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又はこれらの負電流の流路に介装された一次コイルを有する極性反転トランス等、種々の構成による方法を挙げることができる（それぞれ、後に詳述する）。
【００４６】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータの構成の一例につき、添付図面を参照しながら、以下に説明する。図３は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、負荷（ＲＬ）の両端に接続されている１対の出力端と、交流単相電源に接続されている１対の入力端（Ｌ及びＮ）と、前記１対の出力端に対して並列に接続された平滑用コンデンサ（Ｃ１）と、前記１対の出力端に対して並列に接続された第１アームであって、前記１対の出力端のグランド側から順に、第１寄生ダイオード（Ｄ７）を備える第１スイッチング素子（ＦＥＴ１）と第１整流素子（Ｄ１）とが第１接続点（ＶＰ１）において直列に接続されてなる第１アームと、前記１対の出力端に対して並列に接続された第２アームであって、前記１対の出力端のグランド側から順に、第２寄生ダイオード（Ｄ８）を備える第２スイッチング素子（ＦＥＴ２）と第２整流素子（Ｄ２）とが第２接続点（ＶＰ２）において直列に接続されてなる第２アームと、前記１対の入力端の一方（Ｌ）と前記第１接続点（ＶＰ１）との間に接続される第１昇圧用コイル（Ｌ１）と、前記１対の入力端の他方（Ｎ）と前記第２接続点（ＶＰ２）との間に接続される第２昇圧用コイル（Ｌ２）と、前記１対の入力端（Ｌ及びＮ）に入力される交流電力の電圧である入力電圧（Ｖａｃ）を検出する入力電圧検出手段（整流素子（Ｄ３及びＤ４）を含む）と、前記１対の出力端に出力される直流電力の電圧である出力電圧を検出する出力電圧検出手段（分配抵抗Ｒ３及びＲ４を含む）と、電源投入時に一時的に流れる大電流である突入電流を制限する突入電流制限手段と、前記１対の入力端（Ｌ及びＮ）に入力される交流電力の電流である入力電流の値（Ｉａｃ）、前記入力電圧の値（Ｖａｃ）、及び前記出力電圧の値（Ｖｄｃ）に基づき、平均電流モードにてＰＦＣ昇圧制御を実行する制御手段（マイコン）と、を備える。
【００４７】
加えて、図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、前記１対の出力端のグランド側と前記第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段と、前記１対の出力端のグランド側と前記第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段を更に備える。図３に示すように、当該実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流検出手段及び第２電流検出手段は、それぞれ、１対の出力端のグランド側と各々のスイッチング素子（ＦＥＴ１及びＦＥＴ２）との間に流れる電流を検出する第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）を備える。尚、これらのセンサとしては、例えば、シャント抵抗を用いるタイプのものであってもよく、あるいはこれらの電流の流路に介装された一次コイルを有する極性反転トランスを用いるタイプのものであってもよい。
【００４８】
上記により、図３に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、１対の出力端のグランド側と各々のスイッチング素子（ＦＥＴ１及びＦＥＴ２）との間に流れる電流（第１電流及び第２電流）を、これらの電流センサ（ＲＳ１及びＲＳ２）によって検出することができる。尚、図３に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、ノイズ抑制等を目的として、前記１対の出力端のグランド側と前記入力端（Ｌ及びＮ）の各々との間に整流素子（Ｄ５及びＤ６）が接続されているが、かかる構成は必須の要件ではない。
【００４９】
上記構成を有する図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）の両方を非導通状態とし、少なくとも入力電圧検出手段によって検出される入力電圧（Ｖａｃ）に基づいて、入力端（Ｌ及びＮ）に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。尚、図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、１対の入力端（Ｌ及びＮ）の各々の電圧がそれぞれ整流素子（Ｄ３及びＤ４）を介して入力電圧検出部に伝達され、当該入力電圧検出部において各々の電圧に基づいて入力電圧（Ｖａｃ）及び位相情報が検出されるように構成されている。
【００５０】
しかしながら、前述のように、少なくとも入力電圧（Ｖａｃ）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する具体的な方法は上記に限定されるものではない。即ち、入力電力についての位相情報は、例えば、入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点及び別途検出される入力電流の推移に基づいて検出してもよく、あるいは１対の入力端（Ｌ及びＮ）の各々における入力電圧の半波整流後の値に基づいて検出してもよい。
【００５１】
次いで、図３に示す実施態様に係るブリッジレスＰＦＣコンバータは、上述のように、前記突入電流制限手段による突入電流の制限が解除されて前記ＰＦＣ昇圧制御が実行される突入電流制限解除期間において、前記制御手段が、前記位相情報に基づいて前記第１電流及び前記第２電流から導かれる入力電流の値（Ｉａｃ）を用いて、平均電流モードにてＰＦＣ昇圧制御を実行する。尚、図３に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、それぞれ第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号が第１入力電流検出部及び第２入力電流検出部に伝達され、第１電流及び第２電流の絶対値が求められる。
【００５２】
この際、出力端のグランド側から各スイッチング素子（ＦＥＴ１及びＦＥＴ２）へと流れる電流（第１負電流及び第２負電流）の絶対値に対応する信号が得られるように、例えば、第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号が第１入力電流検出部及び第２入力電流検出部にて（半波）整流してもよい。尚、前述のように、第１電流及び第２電流の絶対値に対応する信号を得る具体的な方法としては、例えば、第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、又は第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）による検出信号の極性を揃えて増幅する極性制御アンプ等、種々の構成による方法を挙げることができる。あるいは、第１電流センサ（ＲＳ１）及び第２電流センサ（ＲＳ２）として、例えば、第１電流及び第２電流のそれぞれの流路に介装された一次コイルを有する極性反転トランスを用いてもよい。
【００５３】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける電流の流れの一例につき、添付図面を参照しながら、以下に説明する。図４は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、入力電圧が正半周である場合における、昇圧制御実行時の電流の流れを表す模式的な回路図である。一方、図５は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、入力電圧が負半周である場合における、昇圧制御実行時の電流の流れを表す模式的な回路図である。尚、以下の説明においては、出力端のグランド側から入力端へと向かう方向を負方向と規定し、負方向の逆の方向を正方向と規定するものとする。また、全ての電流値はベクトル値であるものとする。
【００５４】
前述のように、突入電流制限解除期間においては、突入電流制限手段による突入電流の制限を解除され、ＰＦＣ昇圧制御が実行される。更に、突入電流制限解除期間において、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。
【００５５】
そこで、先ず、突入電流制限解除期間中に、入力電圧が正半周である場合における、昇圧制御実行時の電流の流れについて、図４を参照しながら詳しく説明する。この場合、上述のように、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）に固定し、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。この際、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）にあるときは、図４（ａ）に示すように、正半周にある入力電流（Ｉａｃ＋）は、第１昇圧用コイル（Ｌ１）、第１スイッチング素子（ＦＥＴ１）、第１電流センサ（ＲＳ１）、第２電流センサ（ＲＳ２）、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）、第２昇圧用コイル（Ｌ２）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）の充電が起こる。
【００５６】
即ち、第１昇圧用コイル（Ｌ１）の正方向の充電電流（ＩＬ１＿ｃ）は、以下の式（１）によって表されるように、第１電流センサ（ＲＳ１）を正方向（第１スイッチング素子（ＦＥＴ１）から出力端のグランド側への方向）に流れる第１電流センサ電流（ＩＲＳ１）に等しく、また第２電流センサ（ＲＳ２）を負方向（出力端のグランド側から第２スイッチング素子（ＦＥＴ２）への方向）に流れる第２電流センサ電流（ＩＲＳ２）に等しい。
【００５７】
【数１】
2014042433.tif 000003
【００５８】
また、第１昇圧用コイル（Ｌ１）の正方向の充電電流（ＩＬ１＿ｃ）は、以下の式（２）によって表されるように、第２昇圧用コイル（Ｌ２）の負方向の充電電流（ＩＬ２＿ｃ）に等しい。即ち、第１昇圧用コイル（Ｌ１）の充電電流（ＩＬ１＿ｃ）の絶対値は、第２昇圧用コイル（Ｌ２）の充電電流（ＩＬ２＿ｃ）の絶対値に等しい。
【００５９】
【数２】
2014042433.tif 000004
【００６０】
一方、第１スイッチング素子（ＦＥＴ１）が非導通状態（ＯＦＦ）にあるときは、図４（ｂ）に示すように、正半周にある入力電流（Ｉａｃ＋）は、第１昇圧用コイル（Ｌ１）、第１整流素子（Ｄ１）、負荷（ＲＬ）、第２電流センサ（ＲＳ２）、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）、第２昇圧用コイル（Ｌ２）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）からの放電が起こる。
【００６１】
即ち、第１昇圧用コイル（Ｌ１）の正方向の放電電流（ＩＬ１＿ｒｃ）は、以下の式（３）によって表されるように、第２電流センサ（ＲＳ２）を負方向（出力端のグランド側から第２スイッチング素子（ＦＥＴ２）への方向）に流れる第２電流センサ電流（ＩＲＳ２）に等しい。
【００６２】
【数３】
2014042433.tif 000005
【００６３】
また、第１昇圧用コイル（Ｌ１）の正方向の放電電流（ＩＬ１＿ｒｃ）は、以下の式（４）によって表されるように、第２昇圧用コイル（Ｌ２）の負方向の放電電流（ＩＬ２＿ｒｃ）に等しい。即ち、第１昇圧用コイル（Ｌ１）の放電電流（ＩＬ１＿ｒｃ）の絶対値は、第２昇圧用コイル（Ｌ２）の放電電流（ＩＬ２＿ｒｃ）の絶対値に等しい。
【００６４】
【数４】
2014042433.tif 000006
【００６５】
上記式（１）及び式（３）より、正半周にある入力電流（Ｉａｃ＋）の１サイクルは、以下の式（５）によって表される。
【００６６】
【数５】
2014042433.tif 000007
【００６７】
即ち、突入電流制限解除期間中に、入力電圧が正半周である場合においては、上述のように、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）に固定し、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。この場合、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）であるときも、第１スイッチング素子（ＦＥＴ１）が非導通状態（ＯＦＦ）であるときも、負方向に流れる第２電流センサ電流（ＩＲＳ２）の絶対値から入力電流（Ｉａｃ＋）を求めることができることが判る。
【００６８】
尚、第２電流センサ電流（ＩＲＳ２）の絶対値を求めるための具体的な手段としては、例えば、第２電流センサ電流（ＩＲＳ２）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、第２電流センサ電流（ＩＲＳ２）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又は第２電流センサ電流（ＩＲＳ２）の流路に介装された一次コイルを有する極性反転トランス等、種々の構成を有する手段を挙げることができる（それぞれ、後に詳述する）。また、第２電流センサ電流（ＩＲＳ２）の絶対値を求める方法は、デジタル式であっても、あるいはアナログ式であってもよい。
【００６９】
次に、突入電流制限解除期間中に、入力電圧が負半周である場合における、昇圧制御実行時の電流の流れについて、図５を参照しながら詳しく説明する。この場合、上述のように、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）に固定し、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。この際、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）にあるときは、図５（ａ）に示すように、負半周にある入力電流（Ｉａｃ−）は、第２昇圧用コイル（Ｌ２）、第２スイッチング素子（ＦＥＴ２）、第２電流センサ（ＲＳ２）、第１電流センサ（ＲＳ１）、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）、第１昇圧用コイル（Ｌ１）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）の充電が起こる。
【００７０】
即ち、第２昇圧用コイル（Ｌ１）の正方向の充電電流（ＩＬ２＿ｃ）は、以下の式（６）によって表されるように、第２電流センサ（ＲＳ２）を正方向（第２スイッチング素子（ＦＥＴ２）から出力端のグランド側への方向）に流れる第２電流センサ電流（ＩＲＳ２）に等しく、また第１電流センサ（ＲＳ１）を負方向（出力端のグランド側から第１スイッチング素子（ＦＥＴ１）への方向）に流れる第１電流センサ電流（ＩＲＳ１）に等しい。
【００７１】
【数６】
2014042433.tif 000008
【００７２】
また、第２昇圧用コイル（Ｌ２）の正方向の充電電流（ＩＬ２＿ｃ）は、以下の式（７）によって表されるように、第１昇圧用コイル（Ｌ１）の負方向の充電電流（ＩＬ１＿ｃ）に等しい。即ち、第２昇圧用コイル（Ｌ２）の充電電流（ＩＬ２＿ｃ）の絶対値は、第１昇圧用コイル（Ｌ１）の充電電流（ＩＬ１＿ｃ）の絶対値に等しい。
【００７３】
【数７】
2014042433.tif 000009
【００７４】
一方、第２スイッチング素子（ＦＥＴ２）が非導通状態（ＯＦＦ）にあるときは、図５（ｂ）に示すように、負半周にある入力電流（Ｉａｃ−）は、第２昇圧用コイル（Ｌ２）、第２整流素子（Ｄ２）、負荷（ＲＬ）、第１電流センサ（ＲＳ１）、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）、第１昇圧用コイル（Ｌ１）の順に流れる。この際、第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）からの放電が起こる。
【００７５】
即ち、第２昇圧用コイル（Ｌ２）の正方向の放電電流（ＩＬ２＿ｒｃ）は、以下の式（８）によって表されるように、第１電流センサ（ＲＳ１）を負方向（出力端のグランド側から第１スイッチング素子（ＦＥＴ１）への方向）に流れる第１電流センサ電流（ＩＲＳ１）に等しい。
【００７６】
【数８】
2014042433.tif 000010
【００７７】
また、第２昇圧用コイル（Ｌ２）の正方向の放電電流（ＩＬ２＿ｒｃ）は、以下の式（９）によって表されるように、第１昇圧用コイル（Ｌ１）の負方向の放電電流（ＩＬ１＿ｒｃ）に等しい。即ち、第２昇圧用コイル（Ｌ２）の放電電流（ＩＬ２＿ｒｃ）の絶対値は、第１昇圧用コイル（Ｌ１）の放電電流（ＩＬ１＿ｒｃ）の絶対値に等しい。
【００７８】
【数９】
2014042433.tif 000011
【００７９】
上記式（６）及び式（８）より、負半周にある入力電流（Ｉａｃ−）の１サイクルは、以下の式（１０）によって表される。
【００８０】
【数１０】
2014042433.tif 000012
【００８１】
即ち、突入電流制限解除期間中に、入力電圧が負半周である場合においては、上述のように、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）に固定し、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。この場合、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）であるときも、第２スイッチング素子（ＦＥＴ２）が非導通状態（ＯＦＦ）であるときも、負方向に流れる第１電流センサ電流（ＩＲＳ１）の絶対値から入力電流（Ｉａｃ−）を求めることができることが判る。
【００８２】
尚、第１電流センサ電流（ＩＲＳ１）の絶対値を求めるための具体的な手段としては、例えば、第１電流センサ電流（ＩＲＳ１）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、第１電流センサ電流（ＩＲＳ１）の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又は第１電流センサ電流（ＩＲＳ１）の流路に介装された一次コイルを有する極性反転トランス等、種々の構成を有する手段を挙げることができる（それぞれ、後に詳述する）。また、第１電流センサ電流（ＩＲＳ１）の絶対値を求める方法は、デジタル式であっても、あるいはアナログ式であってもよい。
【００８３】
以上のように、突入電流制限解除期間において、第２電流センサ電流（ＩＲＳ２）の負電流の絶対値から正半周にある入力電流（Ｉａｃ＋）を、第１電流センサ電流（ＩＲＳ１）の負電流の絶対値から負半周にある入力電流（Ｉａｃ−）を、それぞれ求めることができる。加えて、上述のように、突入電流制限解除期間において、入力電圧が正半周である場合は、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）にあるときに、第１電流センサ（ＲＳ１）に正電流が流れ、入力電圧が負半周である場合は、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）にあるときに、第２電流センサ（ＲＳ２）に正電流が流れる。これらの正電流は、入力電流を求めるには不要であるので、例えば、リミッタ処理によって除去してもよい。あるいは、これらの正電流に基づいて入力電圧が正半周であるか負半周であるかを確認することができるので、例えば、本実施態様に係るブリッジレスＰＦＣコンバータの誤作動等を防止するフェイルセーフとして、これらの正電流を利用してもよい。
【００８４】
以上のようにして求められた正半周にある入力電流（Ｉａｃ＋）及び負半周にある入力電流（Ｉａｃ−）から正しい入力電流を導き出すには、前述のように、第２電流センサ電流（ＩＲＳ２）の負電流の絶対値及び第１電流センサ電流（ＩＲＳ１）の負電流の絶対値を、入力電圧が正半周及び負半周となるタイミングに合わせて合成する必要がある。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前述のようにして検出された位相情報（入力電圧が正半周及び負半周となるそれぞれのタイミングを含む）に基づいて、正半周にある入力電流（Ｉａｃ＋）及び負半周にある入力電流（Ｉａｃ−）を合成して、正しい入力電流を導き出す。
【００８５】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図６は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限解除期間中に、第１負電流の絶対値と第２負電流の絶対値とを加算して入力電流を導き出す手順を表すタイミング・チャートである。図６に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電力は、最上段に示されている交流入力電圧（Ｖａｃ）及びその直下に示されている交流入力電流（Ｉａｃ）によって表されている。
【００８６】
かかる入力電力の全波整流後の電流値は、入力電流（Ｉａｃ）の絶対値（Ｉａｃａｂｓ）に等しいが、かかる入力電流をホール電流センサや高耐圧差動アンプを用いる電流検出手段によって直接的に検出すると、前述のように、ブリッジレスＰＦＣコンバータの製造コストを増大させることに繋がる。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述のようにして求められた正半周にある入力電流（Ｉａｃ＋）及び負半周にある入力電流（Ｉａｃ−）から入力電流を導き出す。具体的には、入力電力の全波整流後の電圧値に相当する交流入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）に基づいて位相情報（入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む）を検出する。斯くして検出された位相情報を利用して、正半周にある入力電流（Ｉａｃ＋）と負半周にある入力電流（Ｉａｃ−）とを合成する。
【００８７】
より具体的には、例えば、交流入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）の値から入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）を生成し、第１電流センサ電流（ＩＲＳ１）の負電流の絶対値（Ｉａｂｓ１）と第２電流センサ電流（ＩＲＳ２）の負電流の絶対値（Ｉａｂｓ２）とを、それぞれの負電流のゼロクロス点が当該フラグによって示される入力電圧のゼロクロス点と一致するように合成する（Ｉａｂｓ１＋Ｉａｂｓ２）。これにより、図６の最下段に示されているように、入力電流（Ｉａｃ）の絶対値（Ｉａｃａｂｓ）を導き出すことができる。
【００８８】
ところで、上述したように、本実施態様に係るブリッジレスＰＦＣコンバータにおいて第１負電流及び第２負電流の絶対値に対応する信号を得る具体的な方法としては、種々の方法の中から、例えば、ブリッジレスＰＦＣコンバータの構成等に応じて適宜選択することができる。第１負電流及び第２負電流の絶対値に対応する信号を得る方法の具体例としては、例えば、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせ、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプ、又はこれらの負電流の流路に介装された一次コイルを有する極性反転トランス等、種々の構成による方法を挙げることができる。
【００８９】
従って、本発明の第３の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号に対してリミッタ処理を実施する第１リミッタを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号に対してリミッタ処理を実施する第２リミッタを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
【００９０】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号に対してリミッタ処理を実施する第１リミッタを含んでなる。これにより、第１電流の大きさに応じた電圧降下が第１抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第１差動アンプが増幅し、当該第１差動アンプからの出力信号を第１リミッタがリミッタ処理（整流）して、第１負電流の絶対値に対応する信号を得る。
【００９１】
同様に、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号に対してリミッタ処理を実施する第２リミッタを含んでなる。これにより、第２電流の大きさに応じた電圧降下が第２抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第２差動アンプが増幅し、当該第２差動アンプからの出力信号を第２リミッタがリミッタ処理（整流）して、第２負電流の絶対値に対応する信号を得る。
【００９２】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図７は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図７に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１負電流及び第２負電流の絶対値に対応する信号を得る手段として、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせを含む構成が採用されている。
【００９３】
より詳しくは、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、１対の出力端のグランド（ＰＧＮＤ）側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段が、第１電流の経路に対して直列に接続された第１抵抗素子（ＲＳ１）、当該第１抵抗素子（ＲＳ１）の両端における電圧の差に基づく信号を増幅する第１差動アンプ（ＯＰＡ１）、及び当該第１差動アンプ（ＯＰＡ１）からの出力信号に対してリミッタ処理を実施する第１リミッタ（ＬＭＴ１）を含んでなる。尚、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１抵抗素子（ＲＳ１）と第１差動アンプ（ＯＰＡ１）との間にローパスフィルタ（ＬＰＦ）が配設されているが、かかる構成は必須の要件ではない。
【００９４】
同様に、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、１対の出力端のグランド（ＰＧＮＤ）側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段が、第２電流の経路に対して直列に接続された第２抵抗素子（ＲＳ２）、当該第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号を増幅する第２差動アンプ（ＯＰＡ２）、及び当該第２差動アンプ（ＯＰＡ２）からの出力信号に対してリミッタ処理を実施する第２リミッタ（ＬＭＴ２）を含んでなる。尚、図７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、第２抵抗素子（ＲＳ２）と第２差動アンプ（ＯＰＡ２）との間にローパスフィルタ（ＬＰＦ）が配設されているが、かかる構成は必須の要件ではない。
【００９５】
上記のような構成を有する本実施態様に係るブリッジレスＰＦＣコンバータにおいては、出力端のグランド（ＰＧＮＤ）側から第１スイッチング素子（ＦＥＴ１）へと流れる電流成分である第１負電流が正の出力となるように、第１差動アンプ（ＯＰＡ１）の極性が設定される。同様に、出力端のグランド（ＰＧＮＤ）側から第２スイッチング素子（ＦＥＴ２）へと流れる電流成分である第２負電流が正の出力となるように、第２差動アンプ（ＯＰＡ２）の極性が設定される。次に、それぞれの差動アンプ（ＯＰＡ１及びＯＰＡ２）からの出力のうち、負の出力をカットし、正の出力を通す（即ち、正電流をカットし、負電流を通す）ように、それぞれのリミッタが設定される。かかる構成により、第１負電流及び第２負電流の絶対値に対応する信号が得られる。
【００９６】
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる差動アンプからの出力信号は、上述のように、正の出力信号のみとなるように、リミッタによって整流される。従って、図７に示すような構成は、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。
【００９７】
また、ユニポーラ型の制御装置を用いるシステムにおいては、負の信号が制御装置へと送られて制御装置の故障等を生ずる等の問題を招かないように、制御装置への入力信号の伝達経路にリミッタを配設することが広く行われている。従って、ユニポーラ型の制御装置を用いるブリッジレスＰＦＣコンバータに対して、図７に示す実施態様を適用する場合にいては、既存のリミッタを使用することができるので、製造コストの増大を抑制することができる。
【００９８】
ところで、上述したように、本発明に係るブリッジレスＰＦＣコンバータにおいて第１負電流及び第２負電流の絶対値に対応する信号を得る手段の構成としては、これらの負電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプを含んでなる構成を挙げることができる。
【００９９】
従って、本発明の第４の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプを含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプを含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
【０１００】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプを含んでなる。これにより、第１電流の大きさに応じた電圧降下が第１抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第１極性制御アンプが増幅する際に、入力電圧の周期に合わせてアンプのゲインの極性を制御することにより、第１負電流の絶対値に対応する信号を得る。
【０１０１】
同様に、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプを含んでなる。これにより、第２電流の大きさに応じた電圧降下が第２抵抗素子において発生し、当該電圧降下に応じた電位差に基づく信号を第２極性制御アンプが増幅する際に、入力電圧の周期に合わせてアンプのゲインの極性を制御することにより、第２負電流の絶対値に対応する信号を得る。
【０１０２】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図８は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図８に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の流路に介装されたシャント抵抗の両端における電圧の差に基づく信号の極性を揃えて増幅する極性制御アンプを含む構成が採用されている。
【０１０３】
より詳しくは、図８に示す実施態様に係るブリッジレスＰＦＣコンバータにおいて、１対の出力端のグランド（ＰＧＮＤ）側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段は、第１電流の経路に対して直列に接続された第１抵抗素子（ＲＳ１）及び当該第１抵抗素子（ＲＳ１）の両端における電圧の差に基づく信号の極性を揃えて増幅する第１極性制御アンプ（ＰＣＡ１）を含んでなる。同様に、１対の出力端のグランド（ＰＧＮＤ）側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段は、第２電流の経路に対して直列に接続された第２抵抗素子（ＲＳ２）及び当該第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号の極性を揃えて増幅する第２極性制御アンプ（ＰＣＡ２）を含んでなる。
【０１０４】
上記のような構成を有する本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、出力端のグランド（ＰＧＮＤ）側から第１スイッチング素子（ＦＥＴ１）へと流れる電流成分である第１負電流のみならず、第１スイッチング素子（ＦＥＴ１）から出力端のグランド（ＰＧＮＤ）側へと流れる電流成分である第１正電流も正の出力となるように、第１極性制御アンプ（ＰＣＡ１）のゲインの極性を入力電圧の周期に合わせて切り替える。具体的には、入力電圧が正半周であるときにはアンプのゲインを正（＋Ｇ）に、入力電圧が負半周であるときにはアンプのゲインを負（−Ｇ）にする。かかる極性制御アンプにおけるゲインの切り替え処理は、例えば、入力電圧の極性に対応するフラグ（詳しくは後述する）に基づいて制御することができる。
【０１０５】
一方、前述のように、突入電流制限手段による突入電流の制限を解除されてＰＦＣ昇圧制御が実行される突入電流制限解除期間においては、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。
【０１０６】
従って、図４及び図５を参照しながら前述したように、入力電圧が正半周である場合は、第１スイッチング素子（ＦＥＴ１）が導通状態（ＯＮ）であるときには第１電流は正方向に流れ、第１スイッチング素子（ＦＥＴ１）が非導通状態（ＯＦＦ）であるときには第１電流は流れない。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）が常に非導通状態（ＯＦＦ）であり、第１電流は負方向に流れる。
【０１０７】
以上のように、入力電圧が正半周であるときには、アンプのゲインは正（＋Ｇ）となり、第１電流は正方向に流れるか又は流れないかの何れかである（負方向には流れない）。その結果、第１極性制御アンプ（ＰＣＡ１）からの出力は正となるか又は０（ゼロ）となる（負にはならない）。一方、入力電圧が負半周であるときには、アンプのゲインは負（−Ｇ）となり、第１電流は負方向に流れる。その結果、第１極性制御アンプ（ＰＣＡ１）からの出力は正となる。このようにして、入力電圧が正半周であるときも、負半周であるときも、第１負電流の大きさに対応する正の信号が第１極性制御アンプ（ＰＣＡ１）から出力される。
【０１０８】
第２電流についても、第１電流についての上記説明と同様のことが当てはまる。即ち、上述のような構成を有する本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、出力端のグランド（ＰＧＮＤ）側から第２スイッチング素子（ＦＥＴ２）へと流れる電流成分である第２負電流のみならず、第２スイッチング素子（ＦＥＴ２）から出力端のグランド（ＰＧＮＤ）側へと流れる電流成分である第２正電流も正の出力となるように、第２極性制御アンプ（ＰＣＡ２）のゲインの極性を入力電圧の周期に合わせて切り替える。具体的には、入力電圧が正半周であるときにはアンプのゲインを負（−Ｇ）に、入力電圧が負半周であるときにはアンプのゲインを正（＋Ｇ）にする。
【０１０９】
一方、前述のように、突入電流制限手段による突入電流の制限を解除されてＰＦＣ昇圧制御が実行される突入電流制限解除期間においては、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。一方、入力電圧が負半周である場合は、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。
【０１１０】
従って、図４及び図５を参照しながら前述したように、入力電圧が正半周である場合は、第２スイッチング素子（ＦＥＴ１）が常に非導通状態（ＯＦＦ）であり、第２電流は負方向に流れる。一方、入力電圧が負半周である場合は、第２スイッチング素子（ＦＥＴ２）が導通状態（ＯＮ）であるときには第２電流は正方向に流れ、第２スイッチング素子（ＦＥＴ２）が非導通状態（ＯＦＦ）であるときには第２電流は流れない。
【０１１１】
以上のように、入力電圧が正半周であるときには、アンプのゲインは負（−Ｇ）となり、第２電流は負方向に流れる。その結果、第２極性制御アンプ（ＰＣＡ２）からの出力は正となる。一方、入力電圧が負半周であるときには、アンプのゲインは正（＋Ｇ）となり、第２電流は正方向に流れるか又は流れないかの何れかである（負方向には流れない）。その結果、第２極性制御アンプ（ＰＣＡ２）からの出力は正となるか又は０（ゼロ）となる（負にはならない）。このようにして、入力電圧が正半周であるときも、負半周であるときも、第２負電流の大きさに対応する正の信号が第２極性制御アンプ（ＰＣＡ２）から出力される。
【０１１２】
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。従って、図８に示すような構成もまた、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。
【０１１３】
また、図８に示すような構成においては、上述のように、第１正電流及び第２正電流をも検出することができる。これらの正電流は、上述のように、入力電圧の極性（周期）やそれぞれのスイッチング素子の導通状態に対応して検出されることから、例えば、入力電圧の極性の確認、スイッチング素子の動作の確認等、種々のフェイルセーフに活用することができる。更に、かかる正電流の値と負電流の絶対値との差は、出力端のグランド（ＰＧＮＤ）側から入力端（Ｌ及びＮ）の各々へと戻る電流の値に一致する筈であることから、正電流の値及び負電流の値に基づいて平均電流値の補正を行ったり、正電流の値と負電流の絶対値との差に基づいて漏れ電流を検出して、絶縁抵抗の監視を行ったりすることもできる。
【０１１４】
ところで、上述した幾つかの実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列にそれぞれ接続された第１抵抗素子及び第２抵抗素子の両端における電圧の差に基づいて、それぞれ第１電流及び第２電流を検出し、更には、第１負電流及び第２負電流の絶対値をそれぞれ得ている。しかしながら、ブリッジレスＰＦＣコンバータの損失を抑制する観点からは、これらの抵抗素子の抵抗値はできるだけ小さいことが望ましい。小さい抵抗値を有する抵抗素子を用いて所望の信号強度を得るためには、例えば、抵抗素子の両端における電圧の差に基づく信号を増幅するアンプのゲインを高めることが考えられる。しかしながら、１つのアンプにおいて所望の信号強度を得ることができる程度にまでゲインを高めることには限界がある。そこで、本発明者は、上述したような、差動アンプ及びリミッタを含んでなる構成と、極性制御アンプを含んでなる構成とを、組み合わせて用いることを相当するに至った。
【０１１５】
即ち、本発明の第５の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
【０１１６】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、前述した本発明の前記第３の実施態様に係るブリッジレスＰＦＣコンバータが備える差動アンプと、前述した本発明の前記第４の実施態様に係るブリッジレスＰＦＣコンバータが備える極性制御アンプとを、直列に配設した構成を有する。従って、個々の構成要素についての詳細な説明は、ここでは割愛するが、上記のように２つのアンプを直列に配設することにより、全体として大きなゲインを達成することができる。その結果、第１抵抗素子及び第２抵抗素子の抵抗値を小さく抑えても、所望の信号強度を得ることができる。即ち、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、損失を小さく抑えつつ、前述した本発明の前記第３又は前記第４の実施態様に係るブリッジレスＰＦＣコンバータによって達成される効果を実現することができる。
【０１１７】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図９は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図９に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列にそれぞれ接続された第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号を増幅する第１差動アンプ（ＯＰＡ１）及び第２差動アンプ（ＯＰＡ２）、これらの差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ（ＰＣＡ１）及び第２極性制御アンプ（ＰＣＡ２）、これらの極性制御アンプからの出力信号に対してリミッタ処理を実施する第１リミッタ（ＬＭＴ１）及び第２リミッタ（ＬＭＴ２）を含んでなる。
【０１１８】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、２種類のアンプ（差動アンプ及び極性制御アンプ）が直列に配設された構成を有する。かかる構成により、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗値を小さく抑えたために抵抗素子から得られる電位差が小さくても、２種類のアンプ（差動アンプ及び極性制御アンプ）によって大きなゲインを得ることができる。結果として、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗による損失を小さく抑えつつ、第１負電流及び第２負電流のそれぞれの絶対値に対応する信号を所望の強度で得ることができる。
【０１１９】
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。従って、図９に示すような構成もまた、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。
【０１２０】
また、図９に示すような構成においても、例えば、リミッタより上流にてアンプからの信号を取り出すこと等により、上述のように、第１正電流及び第２正電流をも検出することができる。これらの正電流は、上述のように、入力電圧の極性（周期）やそれぞれのスイッチング素子の導通状態に対応して検出されることから、例えば、入力電圧の極性の確認、スイッチング素子の動作の確認等、種々のフェイルセーフに活用することができる。更に、かかる正電流の値と負電流の絶対値との差は、出力端のグランド（ＰＧＮＤ）側から入力端（Ｌ及びＮ）の各々へと戻る電流の値に一致する筈であることから、正電流の値及び負電流の値に基づいて平均電流値の補正を行ったり、正電流の値と負電流の絶対値との差に基づいて漏れ電流を検出して、絶縁抵抗の監視を行ったりすることもできる。
【０１２１】
尚、本実施態様に係るブリッジレスＰＦＣコンバータについて上述した説明及び図面においては、抵抗素子から制御装置に向かって、差動アンプ、及び極性制御アンプの順に配設されている実施態様について説明したが、これらの構成要素の配置は必ずしも当該順序に限定されるものではない。即ち、例えば、差動アンプと極性制御アンプとの配置は、図９に示した構成における順序とは逆になっていてもよい。また、図９に示した構成においては、上述のように、極性制御アンプからの出力信号に対してリミッタ処理を実施するリミッタが配設されている。しかしながら、極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。即ち、図９に示した構成において極性制御アンプの出力側に設けられているリミッタは、意図せぬ極性を有する信号が制御回路に入力されるのを防止するための保護回路として配設されているものであり、これらのリミッタは、本実施態様に係るブリッジレスＰＦＣコンバータにおける必須の構成要素ではない。
【０１２２】
ところで、上述したように、本発明に係るブリッジレスＰＦＣコンバータにおいて第１負電流及び第２負電流の絶対値に対応する信号を得る手段の構成としては、これらの負電流の流路に介装された一次コイルを有する極性反転トランスを含んでなる構成を挙げることができる。
【０１２３】
従って、本発明の第６の実施態様は、
本発明の前記第２の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス、当該第１極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス、当該第２極性反転トランスが有する二次コイルに対して直列に接続された第２トランス整流素子を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
【０１２４】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス、当該第１極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなる。これにより、第１極性反転トランスにおいて、一次コイルに流れる第１電流の方向及び大きさに対応した誘導電流が二次コイルに誘起される。しかしながら、上記のように、二次コイルには第１トランス整流素子が直列に接続されている。当該整流素子により、第１負電流によって誘起される誘導電流のみが流れるように誘導電流を半波整流することにより、第１負電流の絶対値に対応する信号を得ることができる。
【０１２５】
同様に、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス、当該第２極性反転トランスが有する二次コイルに対して直列に接続された第１トランス整流素子を含んでなる。これにより、第２極性反転トランスにおいて、一次コイルに流れる第２電流の方向及び大きさに対応した誘導電流が二次コイルに誘起される。しかしながら、上記のように、二次コイルには第２トランス整流素子が直列に接続されている。当該整流素子により、第２負電流によって誘起される誘導電流のみが流れるように誘導電流を半波整流することにより、第２負電流の絶対値に対応する信号を得ることができる。
【０１２６】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図１０は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１０に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス（ＰＩＴ１）及び第２極性反転トランス（ＰＩＴ２）、及びこれらの極性反転トランスが有する二次コイルのそれぞれに対して直列に接続された第１トランス整流素子（ＴＤ１）及び第２トランス整流素子（ＴＤ２）を含む構成が採用されている。
【０１２７】
より詳しくは、図１０に示す実施態様に係るブリッジレスＰＦＣコンバータにおいて、１対の出力端のグランド（ＰＧＮＤ）側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流である第１電流を検出する第１電流検出手段は、第１電流の経路に対して直列に接続された一次コイルを有する第１極性反転トランス（ＰＩＴ１）を含んでなる。当該第１極性反転トランス（ＰＩＴ１）は、一次コイルに流れる第１電流の方向とは逆の方向の誘導電流が二次コイルに誘起されるように構成されている。従って、当該第１極性反転トランス（ＰＩＴ１）においては、第１負電流が流れた場合に正の信号を出力する。更に、当該第１電流検出手段は、第１極性反転トランス（ＰＩＴ１）の二次コイルに対して直列に接続された第１トランス整流素子（ＴＤ１）を含んでなる。当該第１トランス整流素子（ＴＤ１）は、第１負電流によって誘起される（正の）誘導電流のみが流れるように誘導電流を半波整流する。これにより、当該第１電流検出手段は、第１負電流の絶対値に対応する信号を得ることができる。
【０１２８】
同様に、図１０に示す実施態様に係るブリッジレスＰＦＣコンバータにおいて、１対の出力端のグランド（ＰＧＮＤ）側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流である第２電流を検出する第２電流検出手段は、第２電流の経路に対して直列に接続された一次コイルを有する第２極性反転トランス（ＰＩＴ２）を含んでなる。当該第２極性反転トランス（ＰＩＴ２）は、一次コイルに流れる第２電流の方向とは逆の方向の誘導電流が二次コイルに誘起されるように構成されている。従って、当該第２極性反転トランス（ＰＩＴ２）においては、第２負電流が流れた場合に正の信号を出力する。更に、当該第２電流検出手段は、第２極性反転トランス（ＰＩＴ２）の二次コイルに対して直列に接続された第２トランス整流素子（ＴＤ２）を含んでなる。当該第２トランス整流素子（ＴＤ２）は、第２負電流によって誘起される（正の）誘導電流のみが流れるように誘導電流を半波整流する。これにより、当該第２電流検出手段は、第２負電流の絶対値に対応する信号を得ることができる。
【０１２９】
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性反転トランスからの出力信号は、上述のように、正の出力信号のみとなるように、トランス整流素子によって整流される。従って、図１０に示すような構成は、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。
【０１３０】
ところで、前述したように、本発明の上述の幾つかの実施態様を含む種々の実施態様に係るブリッジレスＰＦＣコンバータにおいては、出力端のグランド側と第１スイッチング素子との間及び出力端のグランド側と第２スイッチング素子との間の各々において第１電流及び第２電流を検出し、斯くして検出された第１電流及び第２電流から入力電流を導き出す。この際、正しい入力電流を導き出すには、第１電流及び第２電流を、入力される交流電力の位相に応じた適切なタイミングで合成する必要がある。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流検出手段及び第２電流検出手段によって検出された第１電流及び第２電流から入力電流を導き出すのに先だって、入力される交流電力の位相情報を検出する必要がある。
【０１３１】
尚、上記位相情報としては、例えば、少なくとも入力される交流電力の電圧に基づいて検出される、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報（例えば、周波数、位相等）が挙げられる。前述のように、かかる位相情報を検出する具体的な方法の一例としては、例えば、入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、入力電力についての位相情報を検出する方法を挙げることができる。
【０１３２】
従って、本発明の第７の実施態様は、
本発明の前記第１乃至前記第６の実施態様の何れか１つに係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータである。
【０１３３】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方を非導通状態とし、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点のタイミングに基づいて、前記位相情報を検出する。このように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、突入電流制限実施期間において、第１スイッチング素子及び第２スイッチング素子の両方が非導通状態となる。従って、当該期間中は、第１整流素子、第２整流素子、第１寄生ダイオード、及び第２寄生ダイオードによって全波整流ブリッジ回路が形成された状態となるので、本実施態様に係るブリッジレスＰＦＣコンバータは、単なる全波整流装置として機能することとなる。
【０１３４】
上記期間中に、入力端に入力される交流電力の電圧を、前述した入力電圧検出手段によって検出する。尚、入力電圧検出手段は、１対の入力端に入力される交流電力の電圧である入力電圧を検出することができる限り、如何なる構成を有するものであってもよい。かかる入力電圧検出手段の一例としては、例えば、１対の入力端に対して並列に接続された分配抵抗を用いて分配電圧を測定するタイプのものを挙げることができる。
【０１３５】
また、上記１対の入力端に入力される交流電力の電圧である入力電圧を検出する入力電圧検出手段については、例えば、１対の入力端の各々に入力される交流電圧を半波整流して得られる結果を（例えば、アナログ回路等を用いてアナログ的に）合成した後に電圧値を検出してもよく、あるいは１対の入力端の各々に入力される交流電圧を半波整流して得られる結果の電圧値を検出した後に、それぞれの電圧値の検出結果を（例えば、マイコン等の制御装置を用いてデジタル的に）合成してもよい。
【０１３６】
ところで、入力電圧検出手段によって検出された入力電圧に基づいて位相情報を検出する方法としては、種々の方法を採用することができる。前述のように、かかる位相情報を検出する具体的な方法の一例としては、例えば、入力電圧検出手段によって検出される入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点及び別途検出される入力電流の推移に基づいて、入力電力についての位相情報を検出する方法を挙げることができる。
【０１３７】
即ち、本発明の第８の実施態様は、
本発明の前記第７の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミング、前記第１電流検出手段によって検出される前記第１電流の推移、及び前記第２電流検出手段によって検出される前記第２電流の推移に基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータである。
【０１３８】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、前記特定されたゼロクロス点のタイミング、前記第１電流検出手段によって検出される前記第１電流の推移、及び前記第２電流検出手段によって検出される前記第２電流の推移に基づいて、前記位相情報を検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出することができる。
【０１３９】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１１は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧が正半周である場合（ａ）及び入力電圧が負半周である場合（ｂ）における、入力電流の流れを表す模式的な回路図である。前述のように、突入電流制限実施期間においては、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）は両方とも非導通状態とされる。その結果、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）及び第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）と第１整流素子（Ｄ１）及び第２整流素子（Ｄ２）とは、所謂「単相ブリッジ形全波整流回路」を構成する。即ち、突入電流制限実施期間においては、本実施態様に係るブリッジレスＰＦＣコンバータは、昇圧動作は行わず、単なる全波整流動作を行う。
【０１４０】
より詳しくは、突入電流制限実施期間において、入力電圧が正半周である場合は、図１１（ａ）に示すように、正半周にある入力電流（Ｉａｃ＋）は、第１昇圧用コイル（Ｌ１）、第１整流素子（Ｄ１）、負荷（ＲＬ）、第２電流センサ（ＲＳ２）、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）、第２昇圧用コイル（Ｌ２）の順に流れる。一方、、入力電圧が負半周である場合は、図１１（ｂ）に示すように、負半周にある入力電流（Ｉａｃ−）は、第２昇圧用コイル（Ｌ２）、第２整流素子（Ｄ２）、負荷（ＲＬ）、第１電流センサ（ＲＳ１）、第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）、第１昇圧用コイル（Ｌ１）の順に流れる。
【０１４１】
上記のように、突入電流制限実施期間において、入力電圧が正半周である場合は、第１電流センサ（ＲＳ１）に流れる電流は０（ゼロ）となり、第２電流センサ（ＲＳ２）に流れる電流は負電流となる。一方、突入電流制限実施期間において、入力電圧が負半周である場合は、第１電流センサ（ＲＳ１）に流れる電流は負電流となり、第２電流センサ（ＲＳ２）に流れる電流は０（ゼロ）となる。即ち、例えば、第１電流センサ（ＲＳ１）又は第２電流センサ（ＲＳ２）の何れに負電流が流れるかによって、入力電圧が負半周であるか又は正半周であるか（入力電圧の極性）を検出することができる。
【０１４２】
尚、図１１に示す実施態様に係るブリッジレスＰＦＣコンバータにおいても、例えば、ノイズ抑制等を目的として、１対の出力端のグランド（ＰＧＮＤ）側と入力端（Ｌ及びＮ）の各々との間に整流素子（Ｄ５及びＤ６）が接続されているが、かかる構成は必須の要件ではない。また、図１１に示すように、出力端のグランド（ＰＧＮＤ）側から入力端のＮ側及びＬ側に戻る電流の一部が、それぞれ整流素子（Ｄ５）及び整流素子（Ｄ６）に流れるが、例えば、第２スイッチング素子（ＦＥＴ２）が備える第２寄生ダイオード（Ｄ８）及び第１スイッチング素子（ＦＥＴ１）が備える第１寄生ダイオード（Ｄ７）よりも大きくしたり、又は第１昇圧用コイル（Ｌ１）及び第２昇圧用コイル（Ｌ２）のインダクタンスを小さくしたりすることにより、これらの整流素子（Ｄ５及びＤ６）の順電圧を低減することができる。あるいは、入力電圧の極性を別途検出することができる場合は、入力電圧が正半周であるときには第２スイッチング素子（ＦＥＴ２）を導通状態（ＯＮ）とし、入力電圧が負半周であるときには第１スイッチング素子（ＦＥＴ１）を導通状態（ＯＮ）とするように制御することにより、整流素子（Ｄ５及びＤ６）の順電圧を低減することもできる。
【０１４３】
一方、入力電圧については、前述のように、入力電圧検出手段によって検出することができる。この際、入力電圧検出手段によって検出される入力電圧は、例えば、図７乃至１０に示す回路図のように、全波整流後の値に基づいて特定することができる。具体的には、これらの回路図によって表されるブリッジレスＰＦＣコンバータにおいては、１対の入力端（Ｎ及びＬ）の各々に接続された整流素子（それぞれ、Ｄ３及びＤ４）を介して入力電圧が検出される。尚、個々の整流素子（Ｄ３及びＤ４）は、入力端（Ｎ及びＬ）の各々における正電流のみが流れる方向に接続される。そして、個々の整流素子（Ｄ３及びＤ４）の入力端とは反対側の端子が接続され、当該接続部位とグランド（ＰＧＮＤ）側との間に分配抵抗が接続される。当該分配抵抗を用いて分配電圧を測定することにより、全波整流後の入力電圧を特定することができる。しかしながら、全波整流後の値に基づいて特定される入力電圧については、当然のことながら、ゼロクロス点を特定することはできるものの、極性（正半周であるか又は負半周であるか）を特定することはできない。
【０１４４】
ところが、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述のように、第１電流センサ（ＲＳ１）又は第２電流センサ（ＲＳ２）の何れに負電流が流れるかによって、入力電圧が負半周であるか又は正半周であるか（入力電圧の極性）を検出することができる。従って、入力電圧検出手段によって検出される入力電圧の全波整流後の値から特定される入力電圧のゼロクロス点と、第１電流センサ（ＲＳ１）又は第２電流センサ（ＲＳ２）の何れに負電流が流れるかに応じて検出される入力電圧の極性と、に基づいて、入力電力についての位相情報を検出することができる。
【０１４５】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１２は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧の全波整流後の値から入力電圧のゼロクロス点を特定し且つ第１負電流及び第２負電流から入力電圧の極性を検出して、入力電力についての位相情報を表すフラグを導き出す手順を表すタイミング・チャートである。図１２に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電圧は、最上段に示されている交流入力電圧（Ｖａｃ）によって表されている。
【０１４６】
かかる入力電圧は、上述のように全波整流されて、上から２段目に示されている入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）として検出され、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）から、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）が生成される。当該フラグ（Ｖａｃｚｅｒｏｆｇ）は、例えば、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を制御装置（例えば、マイコン等）に取り込んでデジタル化し、例えば、フラグを生成するアプリケーション等のソフトウェアを用いて生成することができる。尚、本実施例に係るブリッジレスＰＦＣコンバータにおいては、当該フラグ（Ｖａｃｚｅｒｏｆｇ）は、入力電圧のゼロクロス点において所定の高電圧値まで上昇し（立ち）、入力電力の周期に対して十分に短い所定の期間が経過すると所定の低電圧値まで低下する（下りる）ように生成される。
【０１４７】
一方、上述のように、突入電流制限実施期間において、入力電圧が正半周である場合は、第１電流センサ（ＲＳ１）に流れる第１電流（Ｉｒｓ１）は０（ゼロ）、第２電流センサ（ＲＳ２）に流れる第２電流（Ｉｒｓ２）は負電流となり、入力電圧が負半周である場合は、第１電流センサ（ＲＳ１）に流れる第１電流（Ｉｒｓ１）は負電流、第２電流センサ（ＲＳ２）に流れる第２電流は（Ｉｒｓ２）０（ゼロ）となる。本実施例に係るブリッジレスＰＦＣコンバータにおいては、第１電流（Ｉｒｓ１）及び第２電流（Ｉｒｓ２）は何れも絶対値（Ｉａｂｓ１及びＩａｂｓ２）として検出される。
【０１４８】
そこで、本実施例に係るブリッジレスＰＦＣコンバータにおいては、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）及び第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）の各々についての検出フラグを生成し、これらの検出フラグと入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）とを組み合わせて、入力電圧の極性に対応するフラグ（Ｖａｃｏｎｆｇ）を生成する。先ず、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）及び第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）の各々についての検出フラグを生成する。尚、以下の説明においては、入力電圧は正半周から検出されたものとして説明する。
【０１４９】
先ず、第２電流（Ｉｒｓ２）及び第１電流（Ｉｒｓ１）の各々について、流れていることを検出する際の閾値（Ｉｒｅｆ２及びＩｒｅｆ１）をそれぞれ設定する。上述のように、ここでの説明においては、入力電圧は正半周から検出されたものとするので、最初の半周においては、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）が上昇し、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）は０（ゼロ）のままである。やがて、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）が閾値（Ｉｒｅｆ２）に到達するので、第２電流（Ｉｒｓ２）が検出されたことを示す検出フラグ（Ｉａｂｓ２ｆｇ）が立つ。
【０１５０】
その後、時間の経過と共に、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）はピーク値まで上昇した後、下降に転じ、入力電圧が（原点より後の期間における）１つ目のゼロクロス点に到達すると、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）が立つ。この時点では、上記のように第２電流（Ｉｒｓ２）が検出されたことを示す検出フラグ（Ｉａｂｓ２ｆｇ）は立っており、第１電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）は立っていない。このことから、制御装置（例えば、マイコン等）は、当該１つ目のゼロクロス点の直前の半周においては、第２電流（Ｉｒｓ２）（第２負電流）は流れており、第１電流（Ｉｒｓ１）（第１負電流）は流れていなかったこと（即ち、正半周であったこと）を検出することができる。
【０１５１】
斯くして、入力電圧は次の半周（負半周）に入る。負半周においては、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）が上昇し、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）は０（ゼロ）のままである。やがて、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）が閾値（Ｉｒｅｆ１）に到達するので、第１電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）が立つ。
【０１５２】
ところで、上述のように、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）は、入力電圧のゼロクロス点において立ち、入力電力の周期に対して十分に短い所定の期間が経過すると下りる。従って、上述の１つ目のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）も、当該所定の期間が経過すると下りる。この際、第２電流（Ｉｒｓ２）の絶対値（Ｉａｂｓ２）は０（ゼロ）であるので、上述の正半周において立った第２電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）が下りる。
【０１５３】
その後、時間の経過と共に、第１電流（Ｉｒｓ１）の絶対値（Ｉａｂｓ１）はピーク値まで上昇した後、下降に転じ、入力電圧が（原点より後の期間における）２つ目のゼロクロス点に到達すると、入力電圧のゼロクロス点に対応するフラグ（Ｖａｃｚｅｒｏｆｇ）が再び立つ。この時点では、上記のように第１電流（Ｉｒｓ１）が検出されたことを示す検出フラグ（Ｉａｂｓ１ｆｇ）は立っており、第２電流（Ｉｒｓ２）が検出されたことを示す検出フラグ（Ｉａｂｓ２ｆｇ）は立っていない。このことから、制御装置（例えば、マイコン等）は、当該２つ目のゼロクロス点の直前の半周においては、第１電流（Ｉｒｓ１）（第１負電流）は流れており、第２電流（Ｉｒｓ２）（第２負電流）は流れていなかったこと（即ち、負半周であったこと）を検出することができる。
【０１５４】
（原点より後の期間における）３つ目のゼロクロス点以降についても、上記と同様の手順を、極性を反転させながら繰り返すことにより、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成することができる。尚、図１２においては、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）は、正半周の場合に立ち（Ｈ）、負半周の時に下りる（Ｌ）ように生成されている。このようにして、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、入力電圧検出手段によって検出される入力電圧のゼロクロス点を、入力電圧検出手段によって検出される入力電圧の全波整流後の値に基づいて特定し、特定されたゼロクロス点のタイミング、第１電流検出手段によって検出される第１電流の推移、及び第２電流検出手段によって検出される第２電流の推移に基づいて、位相情報を検出することができる。
【０１５５】
ところで、入力電圧検出手段によって検出された入力電圧に基づいて位相情報を検出する方法としては、種々の方法を採用することができる。前述のように、かかる位相情報を検出する具体的な方法の一例としては、例えば、入力電圧検出手段によって検出される１対の入力端のそれぞれにおける入力電圧の半波整流後の値に基づいて入力電力についての位相情報を検出する方法を挙げることができる。
【０１５６】
即ち、本発明の第９の実施態様は、
本発明の前記第７の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の半波整流後の値に基づいて特定し、
前記特定されたゼロクロス点のタイミングに基づいて、前記位相情報を検出する、
ブリッジレスＰＦＣコンバータである。
【０１５７】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記突入電流制限手段による突入電流の制限が実施される突入電流制限実施期間において、前記入力電圧検出手段によって検出される入力電圧のゼロクロス点を、前記入力電圧検出手段によって検出される入力電圧の半波整流後の値に基づいて特定し、前記特定されたゼロクロス点のタイミングに基づいて、前記位相情報を検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出することができる。
【０１５８】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１３は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１３に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいても、例えば、図７乃至１０に示す回路図によって表されるブリッジレスＰＦＣコンバータと同様に、１対の入力端（Ｎ及びＬ）の各々に、正電流のみが流れる方向に整流素子（それぞれ、Ｄ３及びＤ４）が接続される。
【０１５９】
但し、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、図７乃至１０に示す回路図によって表されるブリッジレスＰＦＣコンバータとは異なり、個々の整流素子（Ｄ３及びＤ４）の入力端とは反対側の端子は接続されない。即ち、１対の入力端（Ｎ及びＬ）の各々は、それぞれの整流素子（Ｄ３及びＤ４）とグランド（ＰＧＮＤ）側との間に分配抵抗がそれぞれ接続される。従って、それぞれの分配抵抗を用いて分配電圧を測定することにより、１対の入力端（Ｎ及びＬ）の各々について、半波整流後の入力電圧を個別に特定することができる。
【０１６０】
その結果、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、正半周にある入力電圧（Ｖａｃ＋）及び負半周にある入力電圧（Ｖａｃ−）を個別に検出することができるので、全波整流後の入力電圧を検出する場合とは異なり、入力電圧の検出値のみに基づいて、入力電圧のゼロクロス点のみならず、入力電圧の極性（正半周であるか又は負半周であるか）をも特定することができる。
【０１６１】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１４は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１４に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、図７乃至１０に示す回路図によって表されるブリッジレスＰＦＣコンバータのように入力電圧のゼロクロス点を入力電圧の全波整流後の値に基づいて特定する場合とは異なり、１対の入力端（Ｎ及びＬ）の各々に、正電流のみが流れる方向に整流素子（それぞれ、Ｄ３及びＤ４）が接続され、それぞれの整流素子（Ｄ３及びＤ４）とグランド（ＰＧＮＤ）側との間に分配抵抗（それぞれ、Ｒ１′とＲ２′及びＲ１とＲ２）がそれぞれ接続される。従って、それぞれの分配抵抗を用いて分配電圧を測定することにより、１対の入力端（Ｎ及びＬ）の各々について、半波整流後の入力電圧を個別に特定することができる。
【０１６２】
図１４に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、上記のように個別に特定された半波整流後の入力電圧の値（Ｖａｃ＋及びＶａｃ−）を、バイポーラ型のアナログ／デジタル変換器（Ａ／Ｄコンバータ）によってデジタル化し、斯くしてデジタル化された入力電圧の値から、入力電圧（Ｖａｃ）のゼロクロス点のみならず、入力電圧（Ｖａｃ）の極性（正半周であるか又は負半周であるか）をも特定することができる。更に、半波整流後の入力電圧の値（Ｖａｃ＋及びＶａｃ−）を加算することにより、入力電圧の絶対値（Ｖａｃａｂｓ）をも得ることができる。斯くして検出される入力電圧の値と別途検出される入力電流及び出力電圧の値とに基づいて平均電流モードにてＰＦＣ昇圧制御を実行するための手順及び構成については、前述した種々の実施態様に係るブリッジレスＰＦＣコンバータと同様である。
【０１６３】
尚、分配抵抗を用いて測定される分配電圧から、入力電圧についての、より高い出力信号を得ること等を目的として、例えば、これらの分配抵抗を構成する抵抗素子（図１４におけるＲ１′とＲ２′及びＲ１とＲ２に相当）の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせを入力電圧検出手段として採用してもよい。かかる構成を有する本実施態様に係るブリッジレスＰＦＣコンバータの変形例の一例としては、例えば、図１４に示すブリッジレスＰＦＣコンバータを挙げることができる。図１４は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。
【０１６４】
尚、分配抵抗を用いて測定される分配電圧から、入力電圧についての、より高い出力信号を得ること等を目的として、分配抵抗を構成する抵抗素子の両端における電圧の差に基づく信号を増幅する差動アンプと当該差動アンプからの出力信号に対してリミッタ処理を実施するリミッタとの組み合わせを入力電圧検出手段として採用する構成は、図１３及び１４に示す実施態様に係るブリッジレスＰＦＣコンバータのように、１対の入力端（Ｎ及びＬ）の各々について個別に検出される半波整流後の入力電圧に基づいて、入力電圧のゼロクロス点のみならず、入力電圧の極性（正半周であるか又は負半周であるか）をも特定しようとする構成のみならず、図７、９、及び１０からも明らかであるように、全波整流後の入力電圧と第１電流及び第２電流の推移とに基づいて入力電圧のゼロクロス点及び極性を特定しようとする構成においても適用可能であることは言うまでも無い。
【０１６５】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報及び絶対値の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１５は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、（ａ）入力電圧の半波整流後の値から入力電圧のゼロクロス点のみならず、入力電圧の極性（正半周であるか又は負半周であるか）をも特定して、入力電力についての位相情報を表すフラグを導き出す手順、及び（ｂ）入力電圧の絶対値を求める手順、を表すタイミング・チャートである。
【０１６６】
図１５（ａ）に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電圧は、最上段に示されている交流入力電圧（Ｖａｃ）によって表されている。かかる入力電圧は、上述のように、１対の入力端（Ｎ及びＬ）の各々について、半波整流されて、下から３段目に示されている入力電圧の正半周成分（Ｖａｃ＋）及び下から２段目に示されている入力電圧の負半周成分（Ｖａｃ−）として検出される。
【０１６７】
そこで、例えば、図１５（ａ）に示すように、ゼロクロス点の前後において、入力電圧の正半周成分（Ｖａｃ＋）の値が所定の閾値（Ｖｒｅｆ）を超えているか否かに応じて、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成することができる。より詳しくは、例えば、１つ目のゼロクロス点が検出されたときに、その直前の半周において入力電圧の正半周成分（Ｖａｃ＋）の値が所定の閾値（Ｖｒｅｆ）を超えていることから、その直前の半周は正半周であり、次の半周は負半周である筈であることを特定することができる。一方、２つ目のゼロクロス点が検出されたときには、その直前の半周において入力電圧の正半周成分（Ｖａｃ＋）の値が所定の閾値（Ｖｒｅｆ）を超えていないことから、その直前の半周は負半周であり、次の半周は正半周である筈であることを特定することができる。斯くして、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成することができる。
【０１６８】
また、図１５（ｂ）に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、入力端に入力される入力電圧を１対の入力端（Ｎ及びＬ）の各々において半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）（ぞれぞれ、下から３段目及び下から２段目に示す）を、それぞれの発生タイミングと合わせて合成（加算）することにより、最下段に示されているように、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を求めることができる。尚、入力電圧（Ｖａｃ）の位相情報（極性フラグ（Ｖａｃｐｎｆｇ）を含む）や絶対値（Ｖａｃａｂｓ）を求める手順としては、例えば、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）の各々を制御装置（例えば、マイコン等）に取り込んでデジタル化して、デジタル的に合成してもよい。
【０１６９】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータの動作の一例について、添付図面を参照しながら、以下に説明する。図１６は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの動作を説明するフローチャートである。図１６に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、先ず、当該ブリッジレスＰＦＣコンバータにおいて突入電流制限手段による突入電流の制限が実施されている突入電流制限実施期間中に、ステップＳ０１′において、第１スイッチング素子（ＦＥＴ１）及び第２スイッチング素子（ＦＥＴ２）の両方を非導通状態（ＯＦＦ）とし、上記のように入力電圧（Ｖａｃ）を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する。尚、入力電圧（Ｖａｃ）の正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）に基づいて、入力端に入力される交流電力が正半周及び負半周となるそれぞれのタイミングを含む位相情報を検出する具体的な方法については、既に上述した通りである。
【０１７０】
上記のようにステップＳ０１′において入力電力（交流電力）についての位相情報を検出したら、次のステップＳ０２′において、突入電流制限手段による突入電流の制限を解除し、ＰＦＣ昇圧制御が実行される突入電流制限解除期間へと移行する。次いで、ステップＳ０３′において、入力端に入力される交流電力の電圧（入力電圧）が正半周であるか否かを判定する。上記ステップＳ０３′において入力電圧が正半周ではない（即ち、負半周である）と判定される場合（ステップＳ０３′：Ｎｏ）、次のステップＳ０４′において、第１スイッチング素子（ＦＥＴ１）を非導通状態（ＯＦＦ）とし、第２スイッチング素子（ＦＥＴ２）のみをスイッチング動作させる。一方、上記ステップＳ０３′において入力電圧が正半周であると判定される場合（ステップＳ０３′：Ｙｅｓ）、次のステップＳ０５′において、第２スイッチング素子（ＦＥＴ２）を非導通状態（ＯＦＦ）とし、第１スイッチング素子（ＦＥＴ１）のみをスイッチング動作させる。
【０１７１】
尚、入力電圧が正半周である場合及び負半周である場合の何れの場合においても、次のステップＳ０６′において、第１電流検出手段によって検出される出力端のグランド側と第１スイッチング素子（ＦＥＴ１）との間に流れる電流（第１電流）と第２電流検出手段によって検出される出力端のグランド側と第２スイッチング素子（ＦＥＴ２）との間に流れる電流（第２電流）とから、上記ステップＳ０１′において検出された位相情報に基づき、入力端に入力される交流電力の電流（入力電流）を導き出す。そして、斯くして導き出される入力電流、入力電圧検出手段によって検出される入力電圧、及び出力電圧検出手段によって検出される出力電圧を用いて、平均電流モードにてＰＦＣ昇圧制御を実行することができる。
【０１７２】
以上のように、本実施態様に係るブリッジレスＰＦＣコンバータによれば、突入電流の制限が実施される期間中に、入力電圧を半波整流して得られる正半周成分及び負半周成分に基づいて、入力される交流電力の位相情報を検出しておき、突入電流の制限が解除されてＰＦＣ昇圧制御が実行される期間中に、上下アームの各々に含まれるスイッチング素子と出力端のグランド側との間に流れる電流を上記位相情報に基づいて合成することにより、高価なホール電流センサや高耐圧差動アンプを用いること無く、平均電流モードによるＰＦＣ昇圧制御に必要なパラメータである入力電流を得ることができる。従って、本実施態様によれば、製造コストの増大を伴うこと無く入力電流を検出して平均電流モードにてＰＦＣ昇圧制御を実行するブリッジレスＰＦＣコンバータを提供することができる。
【０１７３】
ところで、上述のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいて、入力電圧（Ｖａｃ）の位相情報（極性フラグ（Ｖａｃｐｎｆｇ）を含む）や絶対値（Ｖａｃａｂｓ）を求める手順としては、例えば、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）の各々を制御装置（例えば、マイコン等）に取り込んでデジタル化して、デジタル的に合成してもよい。しかしながら、例えば、ブリッジレスＰＦＣコンバータの用途によっては、かかるデジタル的な手順では応答速度が不十分となる場合がある。かかる場合においては、入力電圧の位相情報や絶対値を求める手順の少なくとも一部をアナログ的な手順によって求めてもよい。より具体的には、入力電圧の位相情報や絶対値をアナログ回路によって検出することができる。
【０１７４】
即ち、本発明の第１０の実施態様は、
本発明の前記第９の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する、
ブリッジレスＰＦＣコンバータである。
【０１７５】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、デジタル的な手順によって入力電圧の位相情報及び絶対値を検出する場合と比較して、より迅速に入力電圧の位相情報及び絶対値を検出することができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータは、より高い応答速度が必要とされる用途に適している。
【０１７６】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１７は、前述のように、本発明のもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１７に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、例えば、図１３及び１４に示す回路図によって表されるブリッジレスＰＦＣコンバータのように、入力電圧を半波整流して得られる正半周成分及び負半周成分の各々を制御装置（例えば、マイコン等）に取り込んでデジタル化した後に、入力電圧の位相情報や絶対値をデジタル的に求める場合とは異なり、アナログ的な手順によって入力電圧の位相情報及び絶対値を検出する。
【０１７７】
より詳しくは、例えば、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、差動アンプ、極性制御アンプ、及びリミッタを含んでなる構成により、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）をアナログ的に合成（加算）して、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を求めることができる。また、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータにおいては、差動アンプからの出力信号を、入力電力の正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）のそれぞれに対応する２つのコンパレータを含む回路に導き、入力電力のゼロクロス点を特定するフラグを生成し、斯くして生成されたフラグを制御装置（例えば、マイコン等）において利用して、入力電圧の正半周及び負半周を検出することができる。
【０１７８】
尚、本実施態様に係るブリッジレスＰＦＣコンバータについて上述した説明及び図面においては、抵抗素子から制御装置に向かって、差動アンプ、及び極性制御アンプの順に配設されている実施態様について説明したが、これらの構成要素の配置は必ずしも当該順序に限定されるものではない。即ち、例えば、差動アンプと極性制御アンプとの配置は、図１７に示した構成における順序とは逆になっていてもよい。また、図１７に示した構成においては、上述のように、極性制御アンプからの出力信号に対してリミッタ処理を実施するリミッタが配設されている。しかしながら、極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。即ち、図１７に示した構成において極性制御アンプの出力側に設けられているリミッタは、意図せぬ極性を有する信号が制御回路に入力されるのを防止するための保護回路として配設されているものであり、これらのリミッタは、本実施態様に係るブリッジレスＰＦＣコンバータにおける必須の構成要素ではない。
【０１７９】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報の検出手順の一例につき、添付図面を参照しながら、以下に説明する。図１８は、前述のように、本発明の１つの実施態様に係るブリッジレスＰＦＣコンバータにおいて、突入電流制限実施期間中に、入力電圧の半波整流後の値から入力電圧のゼロクロス点及び極性をアナログ的に特定して、入力電力についての位相情報を表すフラグを導き出す手順を表すタイミング・チャートである。
【０１８０】
図１８（ｉ）に示すように、本実施態様に係るブリッジレスＰＦＣコンバータの入力端に入力される入力電圧は、最上段に示されている交流入力電圧（Ｖａｃ）によって表されている。かかる入力電圧は、上述のように、１対の入力端（Ｎ及びＬ）の各々について、半波整流されて、上から２段目及び３段目にそれぞれ示されている入力電圧の正半周成分（Ｖｐ）及び負半周成分（Ｖｎ）として検出される。図１７を参照しながら説明したように、これらの半波整流後の入力電圧を入力信号として、コンパレータにより、入力電圧の正半周成分（Ｖｐ）及び負半周成分（Ｖｎ）のぞれぞれについてのゼロクロス点に関するフラグを生成させる。
【０１８１】
但し、当業者には周知であるように、コンパレータにおいては、ノイズの影響を抑制して安定した出力信号を得ること等を目的として、入出力にヒステリシスを持たせることが一般的に行われる。従って、入力電圧のゼロクロス点を正しく検出し、正確な位相情報を得るためには、ヒステリシスに起因する出力信号の遅延を防止する必要がある。
【０１８２】
そこで、図１８（ｉ）に示す実施態様においては、上から４段目と５段目との組み合わせによって示されるように、入力電圧の正半周成分（Ｖｐ）が正の値から０（ゼロ）まで低下した際に、閾値（Ｖｒｅｆ１）を上昇させると共に、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）を立てる。その後、入力電圧の正半周成分（Ｖｐ）は負の値となり、極小値を経て、再び０（ゼロ）まで戻ってくる。しかし、この時点においては閾値（Ｖｒｅｆ１）の値は上昇しているので、入力電圧の正半周成分（Ｖｐ）の値は当該ゼロクロス点を過ぎたタイミングで閾値（Ｖｒｅｆ１）をまたぐこととなる。この際、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）を下ろす。しかしながら、上記のように、入力電圧の正半周成分（Ｖｐ）の値が閾値（Ｖｒｅｆ１）をまたぐ際には、入力電圧の正半周成分（Ｖｐ）の値は０（ゼロ）を超えて閾値（Ｖｒｅｆ１）の値にまで上昇しており、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）が下りるのはゼロクロス点より遅れてしまう。このように、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）が立つタイミングは負半周が開始するゼロクロス点に一致するものの、当該フラグ（Ｖｚｃ１）が下りるタイミングは負半周が終了するゼロクロス点に一致しない。
【０１８３】
同様に、図１８（ｉ）の上から６段目と７段目との組み合わせによって示されるように、入力電圧の負半周成分（Ｖｎ）が正の値から０（ゼロ）まで低下した際に、閾値（Ｖｒｅｆ２）を上昇させると共に、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）を立てる。その後、入力電圧の負半周成分（Ｖｎ）は負の値となり、極小値を経て、再び０（ゼロ）まで戻ってくる。しかし、この時点においては閾値（Ｖｒｅｆ２）の値は上昇しているので、入力電圧の負半周成分（Ｖｎ）の値は当該ゼロクロス点を過ぎたタイミングで閾値（Ｖｒｅｆ２）をまたぐこととなる。この際、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）を下ろす。しかしながら、上記のように、入力電圧の負半周成分（Ｖｎ）の値が閾値（Ｖｒｅｆ２）をまたぐ際には、入力電圧の負半周成分（Ｖｎ）の値は０（ゼロ）を超えて閾値（Ｖｒｅｆ２）の値にまで上昇しており、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）が下りるのはゼロクロス点より遅れてしまう。このように、入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）が立つタイミングは正半周が開始するゼロクロス点に一致するものの、当該フラグ（Ｖｚｃ２）が下りるタイミングは正半周が終了するゼロクロス点に一致しない。
【０１８４】
そこで、当該実施態様においては、図１８（ｉｉ）に示すように、入力電圧が負半周となっていることに対応するフラグ（Ｖｚｃ１）及び入力電圧が正半周となっていることに対応するフラグ（Ｖｚｃ２）のそれぞれにおいて、入力電圧のゼロクロス点に一致しているエッジ（フラグが立つ側のエッジ）のみを利用して、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）を生成する。但し、図１８に示す実施態様においては、前述の幾つかの実施態様とは異なり、入力電圧の極性フラグ（Ｖａｃｐｎｆｇ）は、負半周の場合に立ち（Ｈ）、正半周の時に下りる（Ｌ）ように生成されているので注意されたい。
【０１８５】
ところで、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータは、入力電流を検出する手段の構成が、本発明の第３の実施態様に該当する構成となっている。具体的には、図１７に示す実施態様に係るブリッジレスＰＦＣコンバータが備える第１電流検出手段及び第２電流検出手段は、それぞれ、第１電流及び第２電流の経路に対して直列に接続された（第１及び第２）抵抗素子、当該（第１及び第２）抵抗素子の両端における電圧の差に基づく信号を増幅する（第１及び第２）差動アンプ、及び当該（第１及び第２）差動アンプからの出力信号に対してリミッタ処理を実施する（第１及び第２）リミッタを含んでなり、これにより、第１負電流及び第２負電流の絶対値に対応する信号をそれぞれ得るように構成されている。
【０１８６】
しかしながら、上述した本発明の第１０の実施態様に係るブリッジレスＰＦＣコンバータのように入力電圧の位相情報及び絶対値をアナログ回路によって検出する構成は、上記のように本発明の第３の実施態様に係るブリッジレスＰＦＣコンバータのみならず、本発明の種々の実施態様に係るブリッジレスＰＦＣコンバータに対して適用可能である。例えば、上述した本発明の第１０の実施態様に係るブリッジレスＰＦＣコンバータのように入力電圧の位相情報及び絶対値をアナログ回路によって検出する構成は、上述した本発明の第５の実施態様に係るブリッジレスＰＦＣコンバータのように、本発明の第３の実施態様に係るブリッジレスＰＦＣコンバータが備える差動アンプとリミッタとの間に、本発明の第４の実施態様に係るブリッジレスＰＦＣコンバータが備える極性制御アンプを介在させた構成を有するブリッジレスＰＦＣコンバータに対しても適用することができ、かかるブリッジレスＰＦＣコンバータもまた、本発明の第１０の実施態様の変形例の１つとして含まれることは言うまでも無い。
【０１８７】
即ち、本発明の第１１の実施態様は、
本発明の前記第１０の実施態様に係るブリッジレスＰＦＣコンバータであって、
前記第１電流検出手段が、前記第１電流の経路に対して直列に接続された第１抵抗素子、当該第１抵抗素子の両端における電圧の差に基づく信号を増幅する第１差動アンプ、及び当該第１差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ、を含んでなり、これにより、前記第１負電流の絶対値に対応する信号を得て、
前記第２電流検出手段が、前記第２電流の経路に対して直列に接続された第２抵抗素子、当該第２抵抗素子の両端における電圧の差に基づく信号を増幅する第２差動アンプ、及び当該第２差動アンプからの出力信号の極性を揃えて増幅する第２極性制御アンプ、を含んでなり、これにより、前記第２負電流の絶対値に対応する信号を得る、
ブリッジレスＰＦＣコンバータである。
【０１８８】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、前述した本発明の前記第５の実施態様に係るブリッジレスＰＦＣコンバータと同様に、前述した本発明の前記第３の実施態様に係るブリッジレスＰＦＣコンバータが備える差動アンプと、前述した本発明の前記第４の実施態様に係るブリッジレスＰＦＣコンバータが備える極性制御アンプとを、直列に配設した構成を有する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、上記のように２つのアンプを直列に配設することにより、全体として大きなゲインを達成することができる。その結果、第１抵抗素子及び第２抵抗素子の抵抗値を小さく抑えても、所望の信号強度を得ることができる。即ち、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、損失を小さく抑えつつ、前述した本発明の前記第３又は前記第４の実施態様に係るブリッジレスＰＦＣコンバータによって達成される効果を実現することができる。
【０１８９】
加えて、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、前述した本発明の前記第１０の実施態様に係るブリッジレスＰＦＣコンバータと同様に、前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、デジタル的な手順によって入力電圧の位相情報及び絶対値を検出する場合と比較して、より迅速に入力電圧の位相情報及び絶対値を検出することができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータもまた、入力電圧の位相情報及び絶対値の検出において、より高い応答速度が必要とされる用途に適している。
【０１９０】
ここで、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電流の導出手順の一例につき、添付図面を参照しながら、以下に説明する。図１９は、前述のように、本発明の更にもう１つの実施態様に係るブリッジレスＰＦＣコンバータの構成の一例を示す模式的な回路図である。図１９に示すように、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１電流及び第２電流の経路に対して直列にそれぞれ接続された第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の両端における電圧の差に基づく信号を増幅する第１差動アンプ（ＯＰＡ１）及び第２差動アンプ（ＯＰＡ２）、これらの差動アンプからの出力信号の極性を揃えて増幅する第１極性制御アンプ（ＰＣＡ１）及び第２極性制御アンプ（ＰＣＡ２）、これらの極性制御アンプからの出力信号に対してリミッタ処理を実施する第１リミッタ（ＬＭＴ１）及び第２リミッタ（ＬＭＴ２）を含んでなる。
【０１９１】
上記のように、本実施態様に係るブリッジレスＰＦＣコンバータは、２種類のアンプ（差動アンプ及び極性制御アンプ）が直列に配設された構成を有する。かかる構成により、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗値を小さく抑えたために抵抗素子から得られる電位差が小さくても、２種類のアンプ（差動アンプ及び極性制御アンプ）によって大きなゲインを得ることができる。結果として、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、第１抵抗素子（ＲＳ１）及び第２抵抗素子（ＲＳ２）の抵抗による損失を小さく抑えつつ、第１負電流及び第２負電流のそれぞれの絶対値に対応する信号を所望の強度で得ることができる。
【０１９２】
上記のようにして得られた第１負電流及び第２負電流の絶対値（に対応する正の出力信号）は、例えば、マイコン等のデジタル式制御装置等に送られ、前述のようにして検出された位相情報に基づき、入力電圧が正半周及び負半周となるタイミングに合わせて合成（加算）され、正しい入力電流の値が導き出される。この際、制御装置に送られる極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。従って、図１９に示すような構成もまた、第１負電流及び第２負電流の絶対値を加算して入力電流を導き出す処理を実行する制御装置（例えば、マイコン等）が、ユニポーラ型である場合に適している。
【０１９３】
また、図１９に示すような構成においても、例えば、リミッタより上流にてアンプからの信号を取り出すこと等により、上述のように、第１正電流及び第２正電流をも検出することができる。これらの正電流は、上述のように、入力電圧の極性（周期）やそれぞれのスイッチング素子の導通状態に対応して検出されることから、例えば、入力電圧の極性の確認、スイッチング素子の動作の確認等、種々のフェイルセーフに活用することができる。更に、かかる正電流の値と負電流の絶対値との差は、出力端のグランド（ＰＧＮＤ）側から入力端（Ｌ及びＮ）の各々へと戻る電流の値に一致する筈であることから、正電流の値及び負電流の値に基づいて平均電流値の補正を行ったり、正電流の値と負電流の絶対値との差に基づいて漏れ電流を検出して、絶縁抵抗の監視を行ったりすることもできる。
【０１９４】
尚、本実施態様に係るブリッジレスＰＦＣコンバータについて上述した説明及び図面においては、抵抗素子（ＲＳ１及びＲＳ２）から制御装置に向かって、差動アンプ（ＯＰＡ１及びＯＰＡ２）及び極性制御アンプ（ＰＣＡ１及びＰＣＡ２）の順に配設されている実施態様について説明したが、これらの構成要素の配置は必ずしも当該順序に限定されるものではない。即ち、例えば、差動アンプ（ＯＰＡ１及びＯＰＡ２）及び極性制御アンプ（ＰＣＡ１及びＰＣＡ２）の配置は、図１９に示した構成における順序とは逆になっていてもよい。
【０１９５】
また、図１９に示した構成においては、上述のように、極性制御アンプ（ＰＣＡ１及びＰＣＡ２）からの出力信号に対してリミッタ処理を実施するリミッタ（ＬＭＴ１及びＬＭＴ２）が配設されている。しかしながら、極性制御アンプからの出力信号は、上述のように、正の出力信号のみとなっている。即ち、図１９に示した構成において極性制御アンプ（ＰＣＡ１及びＰＣＡ２）の出力側に設けられているリミッタ（ＬＭＴ１及びＬＭＴ２）は、意図せぬ極性を有する信号が制御回路に入力されるのを防止するための保護回路として配設されているものであり、これらのリミッタ（ＬＭＴ１及びＬＭＴ２）は、本実施態様に係るブリッジレスＰＦＣコンバータにおける必須の構成要素ではない。
【０１９６】
加えて、本実施態様に係るブリッジレスＰＦＣコンバータにおいては、上述したように、本発明の前記第１０の実施態様に係るブリッジレスＰＦＣコンバータと同様に、前記位相情報及び前記入力電圧の絶対値をアナログ回路によって検出する。これにより、本実施態様に係るブリッジレスＰＦＣコンバータにおいてもまた、デジタル的な手順によって入力電圧の位相情報及び絶対値を検出する場合と比較して、より迅速に入力電圧の位相情報及び絶対値を検出することができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータもまた、入力電圧の位相情報及び絶対値の検出において、より高い応答速度が必要とされる用途に適している。
【０１９７】
尚、図１９に示す実施態様に係るブリッジレスＰＦＣコンバータにおいても、図１７に示した構成と同様に、差動アンプ、極性制御アンプ、及びリミッタを含んでなる構成により、入力電圧を半波整流して得られる正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）をアナログ的に合成（加算）して、入力電圧（Ｖａｃ）の絶対値（Ｖａｃａｂｓ）を求めることができる。また、図１９に示す実施態様に係るブリッジレスＰＦＣコンバータにおいても、図１７に示した構成と同様に、差動アンプからの出力信号を、入力電力の正半周成分（Ｖａｃ＋）及び負半周成分（Ｖａｃ−）のそれぞれに対応する２つのコンパレータを含む回路に導き、入力電力のゼロクロス点を特定するフラグを生成し、斯くして生成されたフラグを制御装置（例えば、マイコン等）において利用して、入力電圧の正半周及び負半周を検出することができる。
【０１９８】
尚、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報の検出手順の一例としては、本発明の第１０の実施態様に係るブリッジレスＰＦＣコンバータについて、図１８を参照しながら既に説明したものと同様の手順を挙げることができる。従って、本実施態様に係るブリッジレスＰＦＣコンバータにおける入力電圧の位相情報の検出手順については、上記説明から明らかであるので、ここでは重複して説明はしない。
【０１９９】
以上、本発明を説明することを目的として、特定の構成を有する幾つかの実施態様について説明してきたが、本発明の範囲は、これらの例示的な実施態様に限定されるものではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることができることは言うまでも無い。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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