(57)【要約】【課題】ラッチアップを抑制したスイッチ回路、及び、半導体記憶装置を提供する。【解決手段】スイッチ回路は、半導体基板に形成された第１ウェルおよび第２ウェルと、一端が第１ノードに接続され、前記第１ウェルに形成される第１トランジスタと、一端が前記第１トランジスタの他端に接続され、他端が第２ノードに接続され、前記第２ウェルに形成される第２トランジスタと、前記第２ノードの電位が前記第１ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタがオフからオンに遷移する期間を含む所定期間に前記第２ウェルを前記第１ノードに接続し、前記所定期間の後に前記第２ウェルを前記第２ノードに接続する電位制御回路とを含む。【選択図】図５
2014192614.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１ウェルおよび第２ウェルと、
一端が第１ノードに接続され、前記第１ウェルに形成される第１トランジスタと、
一端が前記第１トランジスタの他端に接続され、他端が第２ノードに接続され、前記第２ウェルに形成される第２トランジスタと、
前記第２ノードの電位が前記第１ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタがオフからオンに遷移する期間を含む所定期間に前記第２ウェルを前記第１ノードに接続し、前記所定期間の後に前記第２ウェルを前記第２ノードに接続する電位制御回路と
を含む、スイッチ回路。
【請求項２】
前記電位制御回路は、前記所定期間の前に前記第２ウェルを前記第２ノードに接続する、請求項１記載のスイッチ回路。
【請求項３】
前記電位制御回路は、第１制御信号に基づいて前記所定期間のパルス幅を有する第２制御信号を生成する、請求項１又は２に記載のスイッチ回路。
【請求項４】
前記電位制御回路は、
一端が前記第１ノードに接続される第３トランジスタと、
一端が前記第３トランジスタの他端に接続される第４トランジスタと、
一端が前記第４トランジスタの他端に接続される第５トランジスタと、
一端が前記第５トランジスタの他端に接続され、他端が前記第２ノードに接続される第６トランジスタと、
前記第１トランジスタ及び前記第２トランジスタをオンにするときの前記第１制御信号に基づいて前記第２制御信号を生成する生成回路と、
を含み、
前記第４トランジスタと前記第５トランジスタとの接続ノードは前記第２ウェルに接続される、請求項３に記載のスイッチ回路。
【請求項５】
前記第１ノードに接続されるとともに、前記第１制御信号に基づいて前記第１トランジスタを制御する第１電圧変換回路と、
前記第２ノードに接続されるとともに、前記第１制御信号に基づいて前記第２トランジスタを制御する第２電圧変換回路と
をさらに含み、
前記電位制御回路は、
前記第１ノードに接続されるとともに、前記第２制御信号に基づいて前記第３トランジスタをオンにするとともに前記第５トランジスタをオフにする第３電圧変換回路と、
前記第２ノードに接続されるとともに、前記第２制御信号に基づいて前記第４トランジスタをオンにするとともに前記第６トランジスタをオフにする第４電圧変換回路と
を有する、請求項４記載のスイッチ回路。
【請求項６】
前記生成回路は、
前記第１制御信号を反転させるとともに所定時間遅延させる遅延部と、
前記遅延部から出力される信号と、前記第１制御信号との論理演算を行って前記第２制御信号を出力する論理回路と
を有する、請求項５記載のスイッチ回路。
【請求項７】
前記生成回路は、
前記第１制御信号に基づいて前記第２ノードの電位を基準電位と比較する比較部と、
前記第１制御信号に基づいて駆動される第１スイッチと、
前記比較部の出力に基づいて駆動される第２スイッチと、
前記第１スイッチと前記第２スイッチとの接続点に接続される遅延部と、
前記第１制御信号と、前記遅延部の出力との論理演算を行って前記第２制御信号を出力する論理回路と
を有する、請求項５記載のスイッチ回路。
【請求項８】
前記第１トランジスタ及び前記第２トランジスタが前記所定期間に、前記第３トランジスタ及び前記第４トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオンにされ、前記第５トランジスタ及び前記第６トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオフにされる、請求項５記載のスイッチ回路。
【請求項９】
前記電位制御回路は、
一端が前記第１ノードに接続される第７トランジスタと、
一端が前記第７トランジスタの他端に接続される第８トランジスタと、
一端が前記第８トランジスタの他端に接続される第９トランジスタと、
一端が前記第９トランジスタの他端に接続され、他端が前記第２ノードに接続される第１０トランジスタとをさらに有し、
前記第８トランジスタと前記第９トランジスタとの接続ノードは前記第１ウェルに接続されており、
前記第１ノードの電位が前記第２ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタが前記所定期間に、前記第９トランジスタ及び前記第１０トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオンにされ、前記第７トランジスタ及び前記第８トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオフにされる、請求項８記載のスイッチ回路。
【請求項１０】
半導体基板に形成された第１ウェルと、
前記半導体基板に形成された第２ウェルと、
一端が第１ノードに接続され、前記第１ウェルに形成される第１トランジスタと、
一端が前記第１トランジスタの他端に接続され、他端が前記第２ノードに接続され、前記第２ウェルに形成される第２トランジスタと、
前記第２ノードの電位が前記第１ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタがオフからオンに遷移する期間を含む所定期間に、前記第２ウェルを前記第１ノードに接続する電位制御回路と
を含む、スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路、及び、半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、複数の電圧源にそれぞれ接続される複数の入力端子と、被供給装置への出力端子とを具備し、複数の電圧源と被供給装置との接続を選択的に切り替える切替装置がある。
【０００３】
この切替装置において、複数の電圧源のそれぞれと被供給装置とを接続する各切替経路は、第１及び第２のエンハンスメント型ＰチャネルＭＯＳトランジスタを有する。切替装置は、第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのドレイン電極と、第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのソース電極とを接続している。
【０００４】
また、切替装置は、第１のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、出力端子とを接続するとともに、第２のエンハンスメント型ＰチャネルＭＯＳトランジスタのゲート電極と、入力端子とを接続している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−０６７３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来の切替装置は、電圧源と被供給装置との接続を選択的に切り替えるときに、第１及び第２のエンハンスメント型ＰチャネルＭＯＳトランジスタをオンするときに、低電位側の端子に接続されるトランジスタにおいて順方向バイアスが生じることにより、ラッチアップが発生するおそれがある。
【０００７】
そこで、ラッチアップを抑制したスイッチ回路、及び、半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施の形態のスイッチ回路は、半導体基板に形成された第１ウェルおよび第２ウェルと、一端が第１ノードに接続され、前記第１ウェルに形成される第１トランジスタと、一端が前記第１トランジスタの他端に接続され、他端が第２ノードに接続され、前記第２ウェルに形成される第２トランジスタと、前記第２ノードの電位が前記第１ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタがオフからオンに遷移する期間を含む所定期間に前記第２ウェルを前記第１ノードに接続し、前記所定期間の後に前記第２ウェルを前記第２ノードに接続する電位制御回路とを含む。
【発明の効果】
【０００９】
ラッチアップを抑制したスイッチ回路、及び、半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】前提技術によるスイッチ回路１を示す図である。
【図２】スイッチ回路１のトランジスタＳＷ１、ＳＷ２の動作を説明する図である。
【図３】スイッチ回路１のトランジスタＳＷ１、ＳＷ２の動作を説明する図である。
【図４】実施の形態１のスイッチ回路１００を含むフラッシュメモリ８００の構成を示す図である。
【図５】実施の形態１のスイッチ回路１００を示す図である。
【図６】実施の形態１のスイッチ回路１００の生成回路１２０の動作とノードＢＡＫ０２の電位の変化を示す図である。
【図７】実施の形態１のスイッチ回路１００の動作を示す図である。
【図８】実施の形態１のスイッチ回路１００の動作を示す図である。
【図９】実施の形態１の変形例による生成回路１２０Ａを示す図である。
【図１０】実施の形態２のスイッチ回路２００を示す図である。
【図１１】スイッチ回路２００の動作を示す図である。
【図１２】実施の形態３のスイッチ回路３００を示す図である。
【図１３】実施の形態４のスイッチ回路４００を示す図である。
【図１４】実施の形態４のスイッチ回路４００の動作を示す図である。
【図１５】実施の形態５のスイッチ回路５００を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明のスイッチ回路、及び、半導体記憶装置を適用した実施の形態について説明するにあたり、まず、図１乃至図３を用いて前提技術のスイッチ回路１とその動作について説明する。
【００１２】
図１は、前提技術によるスイッチ回路１を示す図である。
【００１３】
スイッチ回路１は、トランジスタＳＷ１、ＳＷ２と、レベルシフタ１０、２０を含む。
【００１４】
トランジスタＳＷ１、ＳＷ２は、ともにＰｃｈ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、スイッチ素子として用いられる。トランジスタＳＷ１、ＳＷ２は、ノードＡとノードＢとの間にこの順に接続されている。
【００１５】
トランジスタＳＷ１のソースはノードＡに接続され、ドレインはトランジスタＳＷ２のソースに接続され、ゲートはレベルシフタ１０の出力端子１０Ｃに接続されている。ここでは、トランジスタＳＷ１のゲートとレベルシフタ１０の出力端子１０Ｃとを接続する電位点をノードＮ０１と称す。なお、トランジスタＳＷ１のソースとウェルは接続されている。
【００１６】
トランジスタＳＷ２のソースはトランジスタＳＷ１のドレインに接続され、ドレインはノードＢに接続され、ゲートはレベルシフタ２０の出力端子２０Ｃに接続されている。ここでは、トランジスタＳＷ２のゲートとレベルシフタ２０の出力端子２０Ｃとを接続する電位点をノードＮ０２と称す。なお、トランジスタＳＷ２のドレインとウェルは接続されている。
【００１７】
また、ここでは、トランジスタＳＷ１のドレインと、トランジスタＳＷ２のソースとが接続される電位点をノードＮ００と称す。
【００１８】
なお、スイッチ回路１は、例えば、フラッシュメモリのような半導体記憶装置の内部に用いることができる。このような場合に、ノードＡは、半導体記憶装置の外部から電力供給を受ける電位点であり、ノードＢは、半導体記憶装置の内部の電位点であることとする。
【００１９】
レベルシフタ１０は、ＣＭＯＳ型で差動出力型のレベルシフタである。レベルシフタ１０は、入力端子１０Ａに制御信号Ａが入力され、電圧入力端子１０ＢにノードＡが接続され、一対の出力端子１０Ｃのポジティブ側の端子にノードＮ０１を介してトランジスタＳＷ１のゲートが接続されている。
【００２０】
レベルシフタ１０は、制御信号Ａに基づいて、出力端子１０Ｃに出力する電圧値を設定する回路である。レベルシフタ１０は、制御信号ＡのレベルがＬ(Low)レベルである場合は、電圧入力端子１０Ｂに入力される電圧と等しい電圧を出力端子１０Ｃのポジティブ側の端子からノードＮ０１に出力し、制御信号ＡのレベルがＨ(High)レベルである場合は、グランドレベルから得られる電圧（０Ｖ）を出力端子１０Ｃのポジティブ側の端子からノードＮ０１に出力する。
【００２１】
なお、一対の出力端子１０Ｃのうちのネガィブ側の端子は、ポジティブ側の端子とは逆位相の出力をノードＮ０１Ｂに出力する。ただし、ここではネガィブ側の端子は用いない。このため、レベルシフタ１０は、シングルエンド型であってもよい。また、レベルシフタ１０は、同様の動作を行うレベルコンバータであってもよい。
【００２２】
レベルシフタ２０は、ＣＭＯＳ型で差動出力型のレベルシフタである。レベルシフタ２０は、入力端子２０Ａに制御信号Ａが入力され、電圧入力端子２０ＢにノードＢが接続され、一対の出力端子２０Ｃのポジティブ側の端子にノードＮ０２を介してトランジスタＳＷ２のゲートが接続されている。
【００２３】
レベルシフタ２０は、制御信号Ａに基づいて、出力端子２０Ｃに出力する電圧値を設定する回路である。レベルシフタ２０は、制御信号ＡのレベルがＬ(Low)レベルである場合は、電圧入力端子２０Ｂに入力される電圧と等しい電圧を出力端子２０Ｃのポジティブ側の端子から出力し、制御信号ＡのレベルがＨ(High)レベルである場合は、グランドレベルから得られる電圧（０Ｖ）を出力端子２０Ｃのポジティブ側の端子からノードＮ０２に出力する。
【００２４】
なお、一対の出力端子２０Ｃのうちのネガィブ側の端子は、ポジティブ側の端子とは逆位相の出力をノードＮ０２Ｂに出力する。ただし、ここではネガィブ側の端子は用いない。このため、レベルシフタ２０は、シングルエンド型であってもよい。また、レベルシフタ２０は、同様の動作を行うレベルコンバータであってもよい。
【００２５】
このようなスイッチ回路１は、制御信号Ａに基づいてレベルシフタ１０、２０の出力電圧を制御してトランジスタＳＷ１、ＳＷ２のオン／オフを切り替えることにより、ノードＡの電圧をノードＢに供給する動作を行う。
【００２６】
ここで、ノードＡ、Ｂの電位は、スイッチ回路１のトランジスタＳＷ１、ＳＷ２がともにオンにされるときには、ノードＡの電位がノードＢの電位よりも高い状態になる。また、ノードＡ、Ｂの電位は、スイッチ回路１のトランジスタＳＷ１、ＳＷ２がともにオフにされているときには、ノードＡ、Ｂの電位は、ともに任意の値を取り得る。
【００２７】
なお、以下では、トランジスタＳＷ１、ＳＷ２がともにオンの状態をスイッチ回路１がオンの状態にあると称し、トランジスタＳＷ１、ＳＷ２がともにオフの状態をスイッチ回路１がオフの状態にあると称す場合がある。
【００２８】
次に、図２及び図３を用いて、スイッチ回路１の動作について説明する。
【００２９】
図２及び図３は、スイッチ回路１のトランジスタＳＷ１、ＳＷ２の動作を説明する図である。図２は、スイッチ回路１がオフのときの動作を示し、図３は、スイッチ回路１がオンのときの動作を示す。また、図２（Ａ）及び図３（Ａ）は、ともにスイッチ回路１のトランジスタＳＷ１、ＳＷ２の断面を示し、図２（Ｂ）及び図３（Ｂ）は、ともにスイッチ回路１の動作を表すタイミングチャートを示す。
【００３０】
まず、図２（Ａ）に示すように、トランジスタＳＷ１、ＳＷ２は、それぞれ、Ｐ型基板(Psub)５０に形成されたＮウェル５１、５２に形成される。トランジスタＳＷ１は、ソース５３、ドレイン５４、及びゲート５５を有する。トランジスタＳＷ２は、ソース５６、ドレイン５７、及びゲート５８を有する。
【００３１】
ソース５３とドレイン５４は、Ｎウェル５１の内部に形成されるｐ型の領域であり、ゲート５５はゲート絶縁膜を介して、ソース５３とドレイン５４との間の上方に配設されている。
【００３２】
ソース５６とドレイン５７は、Ｎウェル５２の内部に形成されるｐ型の領域であり、ゲート５８はゲート絶縁膜を介して、ソース５６とドレイン５７との間の上方に配設されている。
【００３３】
図１に示したノードＡは、Ｎウェル５１とソース５３とに接続されており、ノードＮ００は、ドレイン５４とソース５６とに接続されており、ノードＮ０１は、ゲート５５に接続されている。
【００３４】
また、ノードＢは、Ｎウェル５２とドレイン５７とに接続されており、ノードＮ０２は、ゲート５８に接続されている。
【００３５】
図２（Ｂ）に示すように、制御信号ＡがＬレベル（０Ｖ）である場合は、レベルシフタ１０、２０（図１参照）の出力はＨレベルになるため、トランジスタＳＷ１、ＳＷ２はともにオフである。
【００３６】
このため、ノードＡの電位が図２（Ａ）に示すように、０Ｖ，５Ｖ，１０Ｖと変化すると、ゲート５５の電圧も同様に変化するため、ノードＮ０１の電位も０Ｖ，５Ｖ，１０Ｖと変化する。
【００３７】
また、このとき、一例として、ノードＢは５Ｖで一定であり、ゲート５５の電圧も同様になるため、ノードＮ０２の電位も５Ｖである。なお、ノードＢの電位は任意に変化してもよく、この場合は、ノードＮ０２の電位も追従する。
【００３８】
この結果、ノードＮ００の電位は、不定（Ｈｉ−Ｚ）となる。これは、ノードＡ、Ｂの値によらずにトランジスタＳＷ１、ＳＷ２がオフの状態に保持されるからである。
【００３９】
次に、トランジスタＳＷ１、ＳＷ２がオンにされる場合について説明する。トランジスタＳＷ１、ＳＷ２をオンにするときには、例えば、フラッシュメモリでは、例えば、読み取り(READ)状態から書き込み(PGM)動作を行う場合に対応する。このため、図３（Ｂ）に示すように、ノードＡ、Ｂの電位はそれぞれ１０Ｖ、５Ｖになっている。
【００４０】
図３（Ｂ）に示すように、制御信号ＡをＨレベルに切り替えると、レベルシフタ１０、２０の出力電圧がＬレベルになるため、ノードＮ０１、Ｎ０２の電位は０Ｖになる。このとき、ノードＮ０１は１０Ｖから０Ｖに下がり、ノードＮ０２は５Ｖから０Ｖに下がる。これにより、トランジスタＳＷ１、ＳＷ２がともにオンになる。
【００４１】
このとき、ノードＡとノードＢの間のトランジスタＳＷ１、ＳＷ２の主経路（ソース-ドレイン間の経路）が導通することにより、ノードＡからノードＢに電圧が供給され、ノードＢの電位が５Ｖから１０Ｖに上昇する。
【００４２】
ここで、ノードＮ００とノードＢとを比べると、ノードＢにはドレイン５７及びＮウェル５２、及びＰ型基板５０等によってもたらされる比較的大きな寄生容量が接続されているのに対して、ノードＮ００は、このような寄生容量からはトランジスタＳＷ２によって切り離されている。このため、ノードＮ００の方がノードＢよりも負荷が少ない。
【００４３】
このため、図３（Ｂ）に示すように、ノードＮ０１、Ｎ０２の電位が０ＶになってトランジスタＳＷ１、ＳＷ２がともにオンになると、ノードＮ００の電位の方がノードＢの電位よりも早く立ち上がる。換言すれば、このとき、ノードＢの電位の立ち上がりは、ノードＮ００の立ち上がりよりも遅れる。
【００４４】
このように、ノードＢの電位の立ち上がりがノードＮ００の立ち上がりよりも遅れると、トランジスタＳＷ１、ＳＷ２をオンにするときに、トランジスタＳＷ１とＳＷ２のうち低電位側になるトランジスタＳＷ２において、ソース５６（ｐ領域）とＮウェル５２との間に順バイアスが印加される。
【００４５】
この順バイアスが印加される結果、ソース５６、Ｎウェル５２、及びＰ型基板５０のＰＮＰ接合によって構築される寄生バイポーラトランジスタがオンになり、ソース５６からＮウェル５２を経てＰ型基板５０に電流が流れる。
【００４６】
このようにＰ型基板５０に電流が流れ込むと、Ｐ型基板５０の電位が上がるため、Ｎウェル５１、Ｐ型基板５０、及びＮウェル５２のＮＰＮ接合によって構築される寄生バイポーラトランジスタがオンになり、Ｎウェル５２からＰ型基板５０を経てＮウェル５１に電流が流れる。
【００４７】
このため、ラッチアップが生じ、スイッチ回路１が制御不能になるというおそれがあった。
【００４８】
また、ラッチアップを抑制するためには、トランジスタＳＷ２にガードリングを設置するという解決策が考えられる。ガードリングは、平面視でトランジスタＳＷ２のＮウェル５２の周囲にリング状の絶縁層を設けたものである。
【００４９】
しかしながら、ガードリングは、トランジスタＳＷ２の周りに配設されるため、スイッチ回路１を作製するために、より広い面積が必要となり、小型化には適さない。
【００５０】
また、ノードＢの電位の立ち上がりがノードＮ００の立ち上がりよりも遅れることを抑制するために、トランジスタＳＷ２のソース５６−Ｎウェル５２間に流れる電流を補うことを目的として、チャージポンプ等のような電源回路をスイッチ回路１に設けることも考えられる。
【００５１】
しかしながら、電源回路を追加するには、スイッチ回路１を作製するために、より広い面積が必要となり、小型化には適さず、これは、電源回路が供給する電流量を増大させようとすると、より顕著になる傾向がある。
【００５２】
このため、図１に示すスイッチ回路１は、ノードＡよりも電位の低いノードＢにノードＡから電圧を供給するためにトランジスタＳＷ１、ＳＷ２をオンにすると、低電位側のトランジスタＳＷ２及びその周囲においてラッチアップが生じる。
【００５３】
また、ラッチアップを抑制するために、ガードリング又は電源回路を追加すると、スイッチ回路１を作製するために、より広い面積が必要となり、小型化には適さない。
【００５４】
以下では、ラッチアップを抑制しつつ、小型化を図った実施の形態のスイッチ回路、及び、半導体記憶装置について説明する。
【００５５】
＜実施の形態１＞
図４は、実施の形態１のスイッチ回路１００を含むフラッシュメモリ８００の構成を示す図である。
【００５６】
フラッシュメモリ８００は、セルアレイ(Cell Array)８０１、Ｘデコーダ(X-dec)８０２、Ｙデコーダ(Y-dec)８０３、外部印加端子８０４、読み出し正電圧発生回路（Ｘデコーダ用）８０５、書き込み正電圧発生回路（Ｘデコーダ用）８０６、書き込み正電圧発生回路（Ｙデコーダ用）８０７、及び制御回路８０８を含む。
【００５７】
フラッシュメモリ８００は、さらに、スイッチ回路１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅを含む。
【００５８】
セルアレイ８０１は、フラッシュメモリ８００の記憶素子がマトリクス状（アレイ状）に配列されている記憶部である。
【００５９】
Ｘデコーダ８０２は、セルアレイ８０１のロウ（行）選択を行うために、ワードラインを選択するデコーダである。
【００６０】
Ｙデコーダ８０３は、セルアレイ８０１のカラム（列）選択を行うために、ビットラインを選択するデコーダである。
【００６１】
外部印加端子８０４は、フラッシュメモリ８００の外部にある電源から電圧を印加する端子である。外部印加端子８０４は、配線８１１、８１２を介してＹデコーダ８０３に接続されている。配線８１１、８１２には、スイッチ回路１００Ａ、１００Ｂがそれぞれ挿入されている。
【００６２】
読み出し正電圧発生回路８０５は、配線８１３を介してＸデコーダ８０２に接続されている。配線８１３にはスイッチ回路１００Ｄが挿入されている。読み出し正電圧発生回路８０５は、制御回路８０８から読み出し（ＲＥＡＤ）信号が入力されると、読み出し動作用にワードラインを選択するための信号(VOL_WL_READ)を出力する。
【００６３】
書き込み正電圧発生回路８０６は、配線８１４を介して配線８１１のスイッチ１００ＡとＹデコーダ８０３との間に接続されている。また、書き込み正電圧発生回路８０６に接続される配線８１５は配線８１５Ａと８１５Ｂとに分岐している。
【００６４】
配線８１５Ａは、配線８１１のスイッチ１００ＡとＹデコーダ８０３との間に接続されている。配線８１５Ｂは、Ｘデコーダ８０２に接続されている。配線８１５Ａにはスイッチ１００Ｃが挿入されている。配線８１５Ｂにはスイッチ１００Ｅが挿入されている。
【００６５】
書き込み正電圧発生回路８０６は、制御回路８０８から書き込み（ＰＧＭ）信号が入力されると、配線８１４に所定の電圧値を有する信号を出力するとともに、配線８１５に書き込み動作用にワードラインを選択するための信号(VOL_WL_WRITE)を出力する。
【００６６】
この所定の電圧値を有する信号は、外部印加端子８０４から入力される電圧を補助するために用いられ、外部印加端子８０４から入力される電圧と重畳されて、信号(VOL_COLDECODE_WRITE)としてＹデコーダ８０３に入力される。
【００６７】
書き込み正電圧発生回路８０７は、配線８１６を介して、配線８１２のスイッチ１００ＢとＹデコーダ８０３との間に接続されている。
【００６８】
書き込み正電圧発生回路８０７は、制御回路８０８から外部印加信号、読み出し（ＲＥＡＤ）信号、及び書き込み（ＰＧＭ）信号が入力されると、配線８１６に所定の電圧値を有する信号を出力する。
【００６９】
この所定の電圧値を有する信号は、外部印加端子８０４から入力される電圧を補助するために用いられ、外部印加端子８０４から入力される電圧と重畳されて、信号(VOL_BL_WRITE)としてＹデコーダ８０３に入力される。
【００７０】
制御回路８０８は、書き込みコマンドに基づいて、フラッシュメモリ８００の動作（読み出し（ＰＧＭ(ProGraM)）、書き込み（ＲＥＡＤ、外部印加））を制御する回路である。制御回路８０８としては、例えば、シーケンサを用いることができる
また、スイッチ回路１００Ａ〜１００Ｅは、前提技術のスイッチ回路１（図１参照）と同様に、ノードＡとノードＢとの間に接続されるトランジスタＳＷ１、ＳＷ２を含み、制御信号Ａによって駆動制御が行われる。
【００７１】
ここで、ノードＡは第１ノードの一例であり、ノードＢは第２ノードの一例である。また、制御信号Ａは第１制御信号の一例である。
【００７２】
スイッチ回路１００Ａ〜１００Ｅの回路構成については後述することとして、ここでは、フラッシュメモリ８００の内部におけるノードＡ及びノードＢの接続関係と、駆動制御を行うために入力される信号について説明する。
【００７３】
スイッチ回路１００Ａについては、外部印加端子８０４に接続される図中左側の端子がノードＡであり、Ｙデコーダ８０３に接続される図中右側の端子がノードＢである。また、スイッチ１００Ａは、制御回路８０８から入力される外部印加信号によって駆動制御が行われる。
【００７４】
スイッチ回路１００Ｂについては、外部印加端子８０４に接続される図中左側の端子がノードＡであり、Ｙデコーダ８０３に接続される図中右側の端子がノードＢである。また、スイッチ１００Ｂは、制御回路８０８から入力される外部印加信号によって駆動制御が行われる。
【００７５】
スイッチ回路１００Ｃについては、スイッチ１００Ａに接続される図中上側の端子がノードＡであり、書き込み正電圧発生回路８０６に接続される図中下側の端子がノードＢである。また、スイッチ１００Ｃは、制御回路８０８から入力される外部印加信号によって駆動制御が行われる。
【００７６】
スイッチ回路１００Ｄについては、読み出し正電圧発生回路８０５に接続される図中左側の端子がノードＡであり、Ｘデコーダ８０２に接続される図中右側の端子がノードＢである。また、スイッチ１００Ｄは、制御回路８０８から入力されるＲＥＡＤ信号によって駆動制御が行われる。
【００７７】
スイッチ回路１００Ｅについては、書き込み正電圧発生回路８０６に接続される図中左側の端子がノードＡであり、Ｘデコーダ８０２に接続される図中右側の端子がノードＢである。また、スイッチ１００Ｅは、制御回路８０８から入力されるＰＧＭ信号によって駆動制御が行われる。
【００７８】
以上のような構成を有する実施の形態１のスイッチ回路１００Ａ〜１００Ｅを含むフラッシュメモリ８００は、スイッチ回路１００Ａ〜１００Ｅの駆動制御を行いながら、メモリセル８０１にアクセスし、データの読み出し又は書き込みを行う。
【００７９】
フラッシュメモリ８００は、半導体記憶装置の一例であり、半導体製造技術によって、ひとつのＬＳＩ（Large Scale Integrated circuit：大規模集積回路）として実現される。
【００８０】
次に、図５を用いて、実施の形態１のスイッチ回路１００Ａ〜１００Ｅの構成について説明する。スイッチ回路１００Ａ〜１００Ｅは、同一の構成を有する。このため、以下では、スイッチ回路１００Ａ〜１００Ｅを区別しない場合は、単にスイッチ回路１００と称す。
【００８１】
また、以下の説明において、前提技術のスイッチ回路１（図１参照）と同様の構成要素には同一符号を付し、その説明を省略する。
【００８２】
図５は、実施の形態１のスイッチ回路１００を示す図である。
【００８３】
スイッチ回路１００は、トランジスタＳＷ１、ＳＷ２と、レベルシフタ１０、２０に加えて、電位制御回路１１０を含む。トランジスタＳＷ１、ＳＷ２は、それぞれ、第１トランジスタ、第２トランジスタの一例である。また、レベルシフタ１０、２０は、それぞれ、第１電圧変換回路、第２電圧変換回路の一例である。
【００８４】
電位制御回路１１０は、トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、レベルシフタ３０、４０、及び生成回路１２０を含む。トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、それぞれ、第３、第４、第５、第６トランジスタの一例である。また、レベルシフタ３０、４０は、それぞれ、第３電圧変換回路、第４電圧変換回路の一例である。
【００８５】
図５では、接続関係を見易くするために、レベルシフタ３０、４０の出力端子３０Ｃ、４０Ｃと、トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６のゲートとを接続する配線を省略し、ノードＮ０３、Ｎ０３Ｂ、Ｎ０４、Ｎ０４Ｂ、Ｎ０５、Ｎ０５Ｂ、Ｎ０６、Ｎ０６Ｂの記号を用いて接続関係を示す。
【００８６】
トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、この順にノードＡとノードＢとの間に接続されている。
【００８７】
トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、トランジスタＳＷ１、ＳＷ２と同様に、すべてＰｃｈ型のＭＯＳＦＥＴであり、スイッチ素子として用いられる。
【００８８】
トランジスタＳＷ３のソースはノードＡに接続され、ドレインはトランジスタＳＷ４のソースに接続され、ゲートはレベルシフタ３０の出力端子３０Ｃに接続されている。ここでは、トランジスタＳＷ３のゲートとレベルシフタ３０の出力端子３０Ｃとを接続する電位点をノードＮ０３と称す。なお、トランジスタＳＷ３のソースとウェルは接続されている。
【００８９】
トランジスタＳＷ４のソースはトランジスタＳＷ３のドレインに接続され、ドレインはトランジスタＳＷ５のソースと、トランジスタＳＷ２のウェルとに接続され、ゲートはレベルシフタ４０の出力端子４０Ｃに接続されている。
【００９０】
ここでは、トランジスタＳＷ４のゲートとレベルシフタ４０の出力端子４０Ｃとを接続する電位点をノードＮ０４と称す。トランジスタＳＷ４のドレインとウェルは接続されている。
【００９１】
また、トランジスタＳＷ３のドレインと、トランジスタＳＷ４のソースとが接続される電位点をノードＮ０５と称す。
【００９２】
また、トランジスタＳＷ４のドレインと、トランジスタＳＷ２のウェルと、トランジスタＳＷ５のソースとが接続される電位点をノードＢＡＫ０２と称す。
【００９３】
トランジスタＳＷ５のソースは、トランジスタＳＷ４のドレインと、トランジスタＳＷ２のウェルとにノードＢＡＫ０２で接続され、ドレインはトランジスタＳＷ６のソースに接続され、ゲートはレベルシフタ３０の出力端子３０Ｃに接続されている。
【００９４】
ここでは、トランジスタＳＷ５のゲートとレベルシフタ３０の出力端子３０Ｃとを接続する電位点をノードＮ０３Ｂと称す。ノードＮ０３Ｂには、ノードＮ０３とは逆相の電位が出力される。すなわち、ノードＮ０３、Ｎ０３Ｂには、レベルシフタ３０の差動出力による電位が生じる。なお、トランジスタＳＷ５のソースとウェルは接続されている。
【００９５】
また、トランジスタＳＷ５のドレインと、トランジスタＳＷ６のソースとが接続される電位点をノードＮ０６と称す。
【００９６】
トランジスタＳＷ６のソースはトランジスタＳＷ５のドレインに接続され、ドレインはノードＢに接続され、ゲートはレベルシフタ４０の出力端子４０Ｃに接続されている。ここでは、トランジスタＳＷ６のゲートとレベルシフタ４０の出力端子４０Ｃとを接続する電位点をノードＮ０４Ｂと称す。なお、トランジスタＳＷ６のドレインとウェルは接続されている。
【００９７】
レベルシフタ３０は、入力端子３０Ａに生成回路１２０の出力端子１２４が接続されており、制御信号Ｂが入力される。制御信号Ｂは、第２制御信号の一例である。レベルシフタ３０の電圧入力端子３０Ｂは、ノードＡに接続されている。レベルシフタ３０の一対の出力端子３０Ｃは、差動出力を出力する。
【００９８】
レベルシフタ３０の一対の出力端子３０Ｃのうち、ポジティブ側の信号を出力する端子は、ノードＮ０３を介してトランジスタＳＷ３のゲートに接続されている。レベルシフタ３０の一対の出力端子３０Ｃのうち、ネガティブ側の信号を出力する端子は、ノードＮ０３Ｂを介してトランジスタＳＷ５のゲートに接続されている。
【００９９】
レベルシフタ３０は、制御信号Ｂに基づいて、出力端子３０Ｃに出力する電圧値を設定する回路である。レベルシフタ３０は、制御信号ＢのレベルがＬ(Low)レベルである場合は、電圧入力端子３０Ｂに入力される電圧と等しい電圧を出力端子３０Ｃのポジティブ側の端子からノードＮ０３に出力し、制御信号ＢのレベルがＨ(High)レベルである場合は、グランドレベルから得られる電圧（０Ｖ）を出力端子３０Ｃのポジティブ側の端子からノードＮ０３に出力する。
【０１００】
なお、一対の出力端子３０Ｃのうちのネガィブ側の端子は、ポジティブ側の端子とは逆位相の出力をノードＮ０３Ｂに出力する。
【０１０１】
レベルシフタ４０は、入力端子４０Ａに生成回路１２０の出力端子１２４が接続されており、制御信号Ｂが入力される。レベルシフタ４０の電圧入力端子４０Ｂは、ノードＢに接続されている。レベルシフタ４０の一対の出力端子４０Ｃは、差動出力を出力する。
【０１０２】
レベルシフタ４０の一対の出力端子４０Ｃのうち、ポジティブ側の信号を出力する端子は、ノードＮ０４を介してトランジスタＳＷ４のゲートに接続されている。レベルシフタ４０の一対の出力端子４０Ｃのうち、ネガティブ側の信号を出力する端子は、ノードＮ０４Ｂを介してトランジスタＳＷ６のゲートに接続されている。
【０１０３】
レベルシフタ４０は、制御信号Ｂに基づいて、出力端子４０Ｃに出力する電圧値を設定する回路である。レベルシフタ４０は、制御信号ＢのレベルがＬ(Low)レベルである場合は、電圧入力端子４０Ｂに入力される電圧と等しい電圧を出力端子４０Ｃのポジティブ側の端子からノードＮ０４に出力し、制御信号ＢのレベルがＨ(High)レベルである場合は、グランドレベルから得られる電圧（０Ｖ）を出力端子４０Ｃのポジティブ側の端子からノードＮ０４に出力する。
【０１０４】
なお、一対の出力端子４０Ｃのうちのネガィブ側の端子は、ポジティブ側の端子とは逆位相の出力をノードＮ０４Ｂに出力する。
【０１０５】
生成回路１２０は、入力端子１２１、遅延部１２２、ＡＮＤ回路１２３、及び出力端子１２４を含む。生成回路１２０の入力端子１２１には、制御信号Ａが入力される。生成回路１２０は、入力端子１２１に入力される制御信号Ａを制御信号Ｂに変換して出力端子１２４から出力する。
【０１０６】
入力端子１２１は、生成回路１２０の外部では、レベルシフタ１０、２０の入力端子１０Ａ、２０Ａに接続されており、入力端子１０Ａ、２０Ａと同様に、制御信号Ａが入力される。また、入力端子１２１は、生成回路１２０の内部では、遅延部１２２の入力端子とＡＮＤ回路１２３の一方の（図中上側の）入力端子とに接続されている。
【０１０７】
遅延部１２２の入力端子は入力端子１２１に接続されており、出力端子はＡＮＤ回路１２３の他方の（図中下側の）入力端子に接続されている。遅延部１２２は、入力端子と出力端子との間で直列接続される３つのインバータを有する。遅延部１２２は、入力端子から入力される制御信号Ａを３つのインバータで反転させるとともに、遅延を与えて出力する。
【０１０８】
ＡＮＤ回路１２３は、論理積回路の一例である。ＡＮＤ回路１２３は、生成回路１２０の入力端子から入力される制御信号Ａと、遅延部１２２で遅延されるとともに反転された制御信号Ａとの論理積（ＡＮＤ）を出力する。ＡＮＤ回路１２４の出力端子は、生成回路１２０の出力端子に接続されている。なお、ＡＮＤ回路１２３の他方の（図中下側の）入力端子をノードＣと称す。
【０１０９】
出力端子１２４は、生成回路１２０の内部ではＡＮＤ回路１２３の出力端子に接続されており、生成回路１２０の外部ではレベルシフタ３０、４０の入力端子３０Ａ、４０Ａに接続されている。
【０１１０】
なお、以下では、トランジスタＳＷ１、ＳＷ２がともにオンの状態をスイッチ回路１００がオンの状態にあると称し、トランジスタＳＷ１、ＳＷ２がともにオフの状態をスイッチ回路１００がオフの状態にあると称す場合がある。
【０１１１】
次に、図６を用いて、実施の形態１のスイッチ回路１００の生成回路１２０の動作とノードＢＡＫ０２の電位の変化について説明する。
【０１１２】
図６は、実施の形態１のスイッチ回路１００の生成回路１２０の動作とノードＢＡＫ０２の電位の変化を示す図である。図６には、制御信号Ａ、Ｂ、ノードＣの電位、ノードＢＡＫ０２の電位の時間変化を示す。
【０１１３】
図６に示す初期状態（時刻ｔ０）は、トランジスタＳＷ１、ＳＷ２をオンにする際の初期状態である。ここで、トランジスタＳＷ１、ＳＷ２をオンにするときには、フラッシュメモリ８００では、例えば、読み取り(READ)状態から書き込み(PGM)動作を行う場合に対応する。このため、ノードＡ、Ｂの電位はそれぞれ１０Ｖ、５Ｖになっている。
【０１１４】
初期状態（時刻ｔ０）では、生成回路１２０（図５参照）の入力端子１２１にＬレベルの制御信号Ａが入力されている。このため、遅延部１２２の出力側にあるノードＣの電位はＨレベルであり、ＡＮＤ回路１２３から出力される制御信号ＢはＬレベルである。
【０１１５】
また、制御信号ＡがＬレベルであるため、レベルシフタ１０、２０のポジティブ側の出力はＨレベルであり、ノードＮ０１、Ｎ０２はともにＨレベルになるため、トランジスタＳＷ１、ＳＷ２はオフである。
【０１１６】
また、制御信号ＢがＬレベルであるため、レベルシフタ３０、４０のポジティブ側の出力はＨレベルであり、ノードＮ０３、Ｎ０４はともにＨレベルになるため、トランジスタＳＷ３、ＳＷ４はオフである。また、レベルシフタ３０、４０のネガィブ側の出力はＬレベルであり、ノードＮ０３Ｂ、Ｎ０４ＢはともにＬレベルになるため、トランジスタＳＷ５、ＳＷ６はオンである。
【０１１７】
このため、初期状態（時刻ｔ０）では、ノードＢＡＫ０２はノードＢに接続され、ノードＢは、５Ｖである。
【０１１８】
時刻ｔ１で制御信号ＡがＬレベルから上昇し始め、時刻ｔ２でＨレベルに変化すると、ＡＮＤ回路１２３の一方の（図中上側の）入力端子の入力がＨレベルになるため、時刻ｔ２において制御信号ＢもＬレベルから上昇し始め、時刻ｔ３でＨレベルに変化する。
【０１１９】
また、制御信号ＢがＨレベルに変化することにより、レベルシフタ３０、４０の出力が変化し、ノードＮ０３、Ｎ０４がＬレベルになり、ノードＮ０３Ｂ、Ｎ０４ＢがＨレベルになる。これにより、トランジスタＳＷ３、ＳＷ４がオンになり、トランジスタＳＷ５、ＳＷ６はオフになる。
【０１２０】
この結果、ノードＢＡＫ０２は、オンになったトランジスタＳＷ３、ＳＷ４を介してノードＡに接続されるため、時刻ｔ３でノードＢＡＫ０２の電位は５Ｖから１０Ｖに上昇する。
【０１２１】
なお、遅延部１２２に入力される制御信号Ａは遅延されるため、時刻ｔ１、ｔ２、ｔ３ではノードＣの電位は変化しない。
【０１２２】
時刻ｔ４において、ノードＣの電位はＬレベルに変化する。時刻ｔ４は、時刻ｔ１よりも遅延部１２２による遅延時間だけ経過した時刻である。この時刻ｔ４でのノードＣの電位の変化は、時刻ｔ１における制御信号Ａの立ち上がりが遅延されるとともに反転されることにより、時刻ｔ４における立ち下がりとして表れるものである。
【０１２３】
時刻ｔ４でノードＣの電位がＬレベルに変化すると、ＡＮＤ回路１２３の他方の（図中下側の）入力端子の入力がＬレベルになるため、制御信号Ｂは時刻ｔ４でＬレベルに変化する。
【０１２４】
制御信号ＢがＬレベルに変化すると、レベルシフタ３０、４０の出力が切り替わり、ノードＮ０３、Ｎ０３の電位がＨレベルになり、ノードＮ０３Ｂ、Ｎ０４Ｂの電位がＬレベルになる。
【０１２５】
この結果、トランジスタＳＷ３、ＳＷ４はオフになり、トランジスタＳＷ５、ＳＷ６はオンになる。すなわち、ノードＢＡＫ０２は、オンになったトランジスタＳＷ５、ＳＷ６を介してノードＢに接続される。その後、ノードＢＡＫ０２の電位は、ノードＢと等しくなるが、ノードＢの電位は時刻ｔ１より前における電位よりも上昇しており、最終的にはノードＡと等しい１０Ｖに到達するため、時刻ｔ４以後のノードＢＡＫ０２の電位は１０Ｖになる。なお、時刻ｔ４以後のノードＢの電圧は、１０Ｖまで到達せずに、例えば、９Ｖ程度でノードＡとつり合う場合もあり、この場合はノードＢＡＫ０２の電位は９Ｖ程度になる。
【０１２６】
そして、時刻ｔ５で制御信号ＡはＬレベルに変化する。
【０１２７】
このように、ノードＢＡＫ０２は、時刻ｔ１で制御信号ＢがＬレベルからＨレベルに変化すると、ノードＢからノードＡに接続先が切り替えられる。この結果、時刻ｔ１でノードＢＡＫ０２の電位は、ノードＢの電位（５Ｖ）からノードＡの電位（１０Ｖ）に上昇する。
【０１２８】
制御信号Ｂは、図６に示すように、制御信号Ａの初期の所定期間の部分に相当するＨレベルのパルスを有する。
【０１２９】
次に、図７及び図８を用いて、実施の形態１のスイッチ回路１００の動作について説明する。
【０１３０】
図７及び図８は、実施の形態１のスイッチ回路１００の動作を示す図である。
【０１３１】
図７は、スイッチ回路１００がオフのときの動作を示し、図８は、スイッチ回路１００がオンのときの動作を示す。また、図７（Ａ）及び図８（Ａ）は、ともにスイッチ回路１００のトランジスタＳＷ１、ＳＷ２の断面を示し、図７（Ｂ）及び図８（Ｂ）は、ともにスイッチ回路１００の動作を表すタイミングチャートを示す。
【０１３２】
まず、図７（Ａ）に示すように、スイッチ回路１００のトランジスタＳＷ１、ＳＷ２の構造は、トランジスタＳＷ２のＮウェル５２に、ノードＢＡＫ０２が接続されるとともに、ノードＢをトランジスタＳＷ２のドレイン５７のみに接続したこと以外は、図２（Ａ）に示す前提技術のスイッチ回路１のトランジスタＳＷ１、ＳＷ２と同様である。
【０１３３】
また、図７（Ｂ）には、ノードＡ、Ｎ０１、Ｎ０１Ｂ、Ｎ００、Ｎ０５、Ｎ０２、Ｎ０２Ｂ、Ｎ０６、ＢＡＫ０２、ノードＢの電位を示す。
【０１３４】
図７（Ｂ）に示すように、制御信号ＡがＬレベル（０Ｖ）である場合は、制御信号ＢはＬレベルである。
【０１３５】
また、制御信号ＡがＬレベル（０Ｖ）である場合は、レベルシフタ１０、２０（図５参照）のポジティブ側の端子の出力はＨレベルになるため、トランジスタＳＷ１、ＳＷ２はともにオフである。
【０１３６】
このため、ノードＡの電位が図７（Ａ）に示すように、０Ｖ，５Ｖ，１０Ｖと変化すると、ゲート５５の電圧も同様に変化するため、ノードＮ０１の電位も０Ｖ，５Ｖ，１０Ｖと変化する。
【０１３７】
なお、ここでは、ノードＮ０１Ｂは用いていないため、ノードＮ０１Ｂの電位は０Ｖのままである。
【０１３８】
また、このとき、一例として、ノードＢは５Ｖで一定であり、ゲート５５の電圧も同様になるため、ノードＮ０２の電位も５Ｖである。なお、ノードＢの電位は任意に変化してもよく、この場合は、ノードＮ０２の電位も追従する。
【０１３９】
なお、ここでは、ノードＮ０２Ｂは用いていないため、ノードＮ０２Ｂの電位は０Ｖのままである。
【０１４０】
この結果、ノードＮ００の電位は、不定（Ｈｉ−Ｚ）となる。これは、ノードＡ、Ｂの値によらずにトランジスタＳＷ１、ＳＷ２がオフの状態に保持されるからである。
【０１４１】
また、制御信号ＡがＬレベルに保持されているときは、制御信号ＢはＬレベルであるため、レベルシフタ３０、４０の出力端子３０Ｃ、４０Ｃのポジティブ側の端子の出力はＨレベルになる。
【０１４２】
このため、ノードＮ０３、Ｎ０４の電位はＨレベルになり、トランジスタＳＷ３、ＳＷ４はオフになる。従って、ノードＮ０５は、Ｈｉ−Ｚとなる。
【０１４３】
また、このとき、レベルシフタ３０、４０の出力端子３０Ｃ、４０Ｃのネガティブ側の端子の出力はＬレベルになるため、ノードＮ０３Ｂ、Ｎ０４Ｂの電位はＬレベルになり、トランジスタＳＷ５、ＳＷ６はオンになる。
【０１４４】
従って、ノードＮ０６はノードＢに接続されるため、ノードＮ０６の電位は５Ｖになる。また、ノードＢＡＫ０２はトランジスタＳＷ５、ＳＷ６を介してノードＢに接続されるため、ノードＢＡＫ０２の電位も５Ｖになる。このため、図７（Ａ）には、ノードＢからノードＢＡＫ０２に電圧が供給されていることを表す矢印を記す。
【０１４５】
以上のように、スイッチ回路１００がオフのときは、ノードＮ００、Ｎ０５がＨｉ−Ｚになり、ノードＮ０６、ＢＡＫ０２の電位は５Ｖになる。
【０１４６】
なお、ここでは、ノードＢを５Ｖに固定したため、ノードＮ０６、ＢＡＫ０２の電位も５Ｖになる場合について説明したが、ノードＢの電位を０Ｖ又は１０Ｖにすれば、ノードＮ０６、ＢＡＫ０２の電位も０Ｖ又は１０Ｖに追従する。
【０１４７】
次に、トランジスタＳＷ１、ＳＷ２がオンにされる場合について説明する。トランジスタＳＷ１、ＳＷ２をオンにするときは、フラッシュメモリ８００で読み取り(READ)状態から書き込み(PGM)動作を行う場合に対応する。このため、図８（Ｂ）に示すように、ノードＡ、Ｂの電位はそれぞれ１０Ｖ、５Ｖになっている。
【０１４８】
また、図８（Ｂ）には、図６と同一の時刻ｔ０、ｔ１、ｔ２、ｔ３を示す。図８（Ｂ）に示す時間軸（横軸）は、図６に示す時間軸（横軸）よりも拡大して示してある。このため、図８（Ｂ）には、図６に示す時刻ｔ３より後の時刻ｔ４、ｔ５は示されていない。
【０１４９】
図８（Ｂ）に示すように、初期状態（時刻ｔ０）では、制御信号ＡがＬレベルであるため、スイッチＳＷ１、ＳＷ２はオフであり、ノードＮ００はＨｉ−Ｚの状態である。
【０１５０】
また、制御信号ＢもＬレベルであるため、レベルシフタ３０、４０の出力端子３０Ｃ、４０Ｃのポジティブ側の端子の出力はＨレベルであり、ノードＮ０３、Ｎ０４の電位はＨレベルである。このため、トランジスタＳＷ３、ＳＷ４はオフである。
【０１５１】
また、ノードＮ０３、Ｎ０４の電位はＨレベルであるため、ノードＮ０３Ｂ、Ｎ０４Ｂの電位はＬレベルであり、トランジスタＳＷ５、ＳＷ６はオンである。
【０１５２】
従って、ノードＢＡＫ０２はトランジスタＳＷ５、ＳＷ６を介してノードＢに接続されており、ノードＢＡＫ０２の電位は５Ｖである。
【０１５３】
時刻ｔ１で制御信号ＡをＨレベルに切り替えると、レベルシフタ１０、２０の出力電圧がＬレベルになるため、ノードＮ０１、Ｎ０２の電位は０Ｖになる。このとき、ノードＮ０１は１０Ｖから０Ｖに下がり、ノードＮ０２は５Ｖから０Ｖに下がる。これにより、トランジスタＳＷ１、ＳＷ２がともにオンになる。
【０１５４】
このとき、ノードＡとノードＢの間のトランジスタＳＷ１、ＳＷ２の主経路（ソース-ドレイン間の経路）が導通することにより、ノードＡからノードＢに電圧が供給され、ノードＢの電位が５Ｖから１０Ｖに上昇する。
【０１５５】
なお、ノードＮ０１Ｂ、Ｎ０２Ｂの電位は、それぞれ、１０Ｖ、５Ｖになる。
【０１５６】
また、図６で説明したように、時刻ｔ２で制御信号Ｂが立ち上がり始め、時刻ｔ３でＨレベルに切り替わる。
【０１５７】
これにより、レベルシフタ３０、４０の出力端子３０Ｃ、４０Ｃ（図５参照）の出力が切り替わり、ノードＮ０３、Ｎ０４の電位がＬレベルになり、トランジスタＳＷ３、ＳＷ４がオンになる。
【０１５８】
また、このとき、ノードＮ０３Ｂ、Ｎ０４Ｂの電位はＨレベルになるため、トランジスタＳＷ５、ＳＷ６はオフになる。
【０１５９】
この結果、時刻ｔ３において、ノードＢＡＫ０２の接続先は、ノードＢからノードＡに切り替わり、ノードＢＡＫ０２の電位は１０Ｖに上昇する。このため、図８（Ａ）には、ノードＡからノードＢＡＫ０２に電圧が供給されていることを表す矢印を記す。
【０１６０】
なお、図８（Ｂ）には、その後、ノードＢＡＫ０２の接続先が再びノードＢに切り替えられる動作を示さないが、図６に示す時刻ｔ４において、ノードＢＡＫ０２はノードＢに接続される。
【０１６１】
ここで、ノードＢＡＫ０２とノードＢを比べると、ノードＢにはドレイン５７及びＮウェル５２、及びＰ型基板５０等によってもたらされる比較的大きな寄生容量が接続されているのに対して、ノードＢＡＫ０２はトランジスタＳＷ２の負荷だけであり、このような寄生容量からは切り離されている。このため、ノードＢＡＫ０２の方がノードＢよりも負荷が少ない。
【０１６２】
このため、図８（Ｂ）に示すように、ノードＮ０１、Ｎ０２の電位が０ＶになってトランジスタＳＷ１、ＳＷ２がともにオンになると、ノードＢＡＫ０２の電位の方がノードＢの電位よりも早く立ち上がる。
【０１６３】
従って、時刻ｔ３において、ノードＢＡＫ０２の電位は、ノードＮ００の電位と略同じタイミングで立ち上がり、略同時に１０Ｖに上昇する。
【０１６４】
このため、ノードＡよりもノードＢの方が電位が低い状態で、制御信号ＡをＨレベルにすることによってスイッチ回路１００をオンにするときに、トランジスタＳＷ１、ＳＷ２のうち低電位側になるトランジスタＳＷ２において、Ｎウェル５２の電位をソース５６と同電位にすることができる。
【０１６５】
これにより、スイッチ回路１００をオンにするときに、ソース５６（ｐ領域）とＮウェル５２との間に順バイアスが印加されることを抑制することができ、ラッチアップの発生を抑制することができる。
【０１６６】
従って、ラッチアップによってスイッチ回路１００が制御不能になるというような事態が生じることを抑制することができる。
【０１６７】
すなわち、実施の形態１のスイッチ回路１００は、前提技術によるスイッチ回路１（図１参照）に比べて、ラッチアップを抑制することにより、動作上の信頼性を大幅に向上させることができる。
【０１６８】
なお、上述のように、トランジスタＳＷ１、ＳＷ２をオンにするときに、トランジスタＳＷ２のＮウェル５２に接続されたノードＢＡＫ０２をノードＡに接続するのは、トランジスタＳＷ１、ＳＷ２をオンにするときに、低電位側のトランジスタＳＷ２におけるラッチアップの発生を抑制するためである。
【０１６９】
すなわち、図６の時刻ｔ２から時刻ｔ４の間のように、制御信号ＢにＨレベルの区間を作るのは、トランジスタＳＷ１、ＳＷ２をオンにするときに、低電位側のトランジスタＳＷ２におけるラッチアップの発生を抑制するためである。
【０１７０】
このため、トランジスタＳＷ１、ＳＷ２をオンにするときに、制御信号ＢのＨレベルの区間の終わり（時刻ｔ４）は、制御信号ＡがＬレベルに戻る時刻ｔ５より前である。
【０１７１】
また、ここでは、トランジスタＳＷ１、ＳＷ２をオンにするときに、トランジスタＳＷ２のＮウェル５２に接続されたノードＢＡＫ０２をノードＡに接続することにより、ラッチアップを抑制することについて説明した。
【０１７２】
このように、ノードＢＡＫ０２（Ｎウェル５２）の電位をトランジスタＳＷ２のソース５６の電位と等しくすることにより、ソース５６とＮウェル５２との間に順方向バイアスが生じることを抑制した。
【０１７３】
このように順方向バイアスを抑制することは、ノードＢの電位がノードＢＡＫ０２の電位と等しくなるまで行えば、その後はノードＢＡＫ０２をノードＡに接続する必要はない。
【０１７４】
従って、トランジスタＳＷ１、ＳＷ２をオンにするときに、トランジスタＳＷ２のＮウェル５２に接続されたノードＢＡＫ０２をノードＡに接続するのは、制御信号Ａが立ち上がってから、ノードＢの電位がノードＢＡＫ０２の電位と等しくなるまでの間でよい。
【０１７５】
このため、時刻ｔ４（図６参照）において、ノードＢＡＫ０２の接続先をノードＢに戻している。
【０１７６】
このように、順方向バイアスが生じるおそれが無くなった後にノードＢＡＫ０２の接続先をノードＢに戻すことにより、トランジスタＳＷ２のＮウェル５２の負担を軽減することができ、トランジスタＳＷ２の負担を軽減することができる。
【０１７７】
なお、トランジスタＳＷ２の負担に問題がない場合は、時刻ｔ４（図６参照）において、ノードＢＡＫ０２の接続先をノードＢに戻さなくてもよく、フラッシュメモリ８００の書き込み動作が終了するまで、ノードＢＡＫ０２をノードＡに接続しておいてもよい。
【０１７８】
また、実施の形態１のスイッチ回路１００は、トランジスタＳＷ２の周囲にガードリングを配設することなく、また、トランジスタＳＷ２のソース５６−Ｎウェル５２間に流れる電流を補うためのチャージポンプ等のような電源回路を設けることなく、ラッチアップの発生を抑制することができる。
【０１７９】
このため、実施の形態１のスイッチ回路１００は、ＬＳＩの面積の増大を伴わずにラッチアップの発生を効果的に抑制することができるため、小型化を実現することができる。
【０１８０】
スイッチ回路１００は、ＬＳＩで実現されるため、ＬＳＩ面積の増大を伴わないことは、小型化のみならず、半導体材料の増大を伴わないことによるコスト上昇の抑制を実現することができる。
【０１８１】
なお、以上では、トランジスタＳＷ１、ＳＷ２をオンにするときに、トランジスタＳＷ２のＮウェル５２に接続されたノードＢＡＫ０２をノードＡに接続することにより、ラッチアップを抑制する形態について説明した。
【０１８２】
このように、ノードＢＡＫ０２（Ｎウェル５２）の電位をトランジスタＳＷ２のソース５６の電位と等しくすることにより、ソース５６とＮウェル５２との間に順方向バイアスが生じることを抑制した。
【０１８３】
しかしながら、順方向バイアスによって、ソース５６、Ｎウェル５２、及びＰ型基板５０のＰＮＰ接合によって構築される寄生バイポーラトランジスタがオンにならない程度であれば、ノードＢＡＫ０２の電位の立ち上がりは、ノードＮ００の電位の立ち上がりよりも遅れてもよい。
【０１８４】
また、これとは逆に、ノードＢＡＫ０２の電位の立ち上がりは、ノードＮ００の電位の立ち上がりよりも早くてもよい。
【０１８５】
また、以上では、時刻ｔ４において、順方向バイアスが生じるおそれが無くなった後にノードＢＡＫ０２の接続先をノードＢに戻す形態について説明した。すなわち、ノードＢの電位がノードＢＡＫ０２の電位と等しくなったときにノードＢＡＫ０２の接続先をノードＢに戻す形態について説明した。
【０１８６】
しかしながら、順方向バイアスによって、ソース５６、Ｎウェル５２、及びＰ型基板５０のＰＮＰ接合によって構築される寄生バイポーラトランジスタがオンにならない程度であれば、ノードＢの電位がノードＢＡＫ０２の電位と等しくなる前に、ノードＢＡＫ０２の接続先をノードＢに戻してもよい。
【０１８７】
また、以上では、レベルシフタ１０、２０、３０、４０を用いる形態について説明したが、レベルシフタ１０、２０、３０、４０と同様に、電圧の変換を行うことができ、同様の動作を行うことができる回路をレベルシフタ１０、２０、３０、４０の代わりに用いてもよい。
【０１８８】
また、以上では、スイッチ回路１００をフラッシュメモリ８００に用いる形態について説明したが、スイッチ回路５００は、フラッシュメモリ８００以外のメモリに用いることができる。例えば、フラッシュメモリ８００以外の不揮発性のメモリに用いることができる。
【０１８９】
また、以上では、スイッチ回路１００の電位制御回路１１０の生成回路１２０が、図５に示すように３つのインバータを直列接続した遅延部１２２を含む形態について説明したが、生成回路１２０の構成は、このような回路構成に限定されるものではない。例えば、図５に示す生成回路１２０の代わりに、図９に示す生成回路１２０Ａを用いてもよい。
【０１９０】
図９は、実施の形態１の変形例による生成回路１２０Ａを示す図である。
【０１９１】
生成回路１２０Ａは、図５に示す生成回路１２０の遅延部１２２の代わりに、分周回路を含むカウンタータイプの遅延回路１２２Ａと、インバータ１２２Ｂとを用いたものである。
【０１９２】
遅延回路１２２Ａは、制御信号Ａと内部クロックＣＬＫとが入力され、内部クロックＣＬＫを分周して内部クロックの整数倍の周波数のクロックを生成することによって、内部クロックＣＬＫの立ち上がりを遅延させたクロックをノードＣＢに出力する。
【０１９３】
例えば、分周回路によって内部クロックＣＬＫの４倍の周波数のクロックを生成した場合には、遅延回路１２２Ａに入力される内部クロックＣＬＫの立ち上がりに対して、出力の立ち上がりを内部クロックＣＬＫの２周期分だけ遅延させることができる。遅延回路１２２Ａによる遅延時間と、インバータ１２２Ｂによる遅延時間との合計の遅延時間が、実施の形態１のスイッチ回路１００の遅延部１２２による遅延時間と等しくなるように、遅延回路１２２Ａ及びインバータ１２２Ｂにおける遅延時間を設定すればよい。
【０１９４】
インバータ１２２Ｂは、遅延回路１２２ＡからノードＣＢに出力される信号を反転し、ＡＮＤ回路１２３の他方の（図中下側の）入力端子に入力する。インバータ１２２Ｂの出力は、図５に示す遅延部１２２の出力と同一である。
【０１９５】
以上のように、図５に示す生成回路１２０の代わりに、図９に示す生成回路１２０Ａを用いることができる。
【０１９６】
＜実施の形態２＞
図１０は、実施の形態２のスイッチ回路２００を示す図である。
【０１９７】
実施の形態２のスイッチ回路２００は、トランジスタＳＷ１、ＳＷ２と、レベルシフタ１０、２０に加えて、電位制御回路２１０を含む。電位制御部２１０は、トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、レベルシフタ３０、４０、及び生成回路２２０を含む。
【０１９８】
すなわち、実施の形態２のスイッチ回路２００は、実施の形態１のスイッチ回路１００（図５参照）の生成回路１２０を生成回路２２０に置き換えたものである。このように、実施の形態２のスイッチ回路２００は、生成回路２２０以外の構成は、実施の形態１のスイッチ回路１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
【０１９９】
生成回路２２０は、入力端子２２１、コンパレータ２２２、分圧回路２２３、トランジスタ２２４、インバータ２２５Ａ、２２５Ｂ，２２５Ｃ、トランジスタ２２６、ＡＮＤ回路２２７、及び出力端子２２８を含む。
【０２００】
ここで、コンパレータ２２２は比較部の一例であり、トランジスタ２２４は第１スイッチの一例であり、トランジスタ２２６は第２スイッチの一例である。また、インバータ２２５Ａ、２２５Ｃは遅延部の一例であり、ＡＮＤ回路２２７は論理積回路の一例である。
【０２０１】
生成回路２２０は、トランジスタＳＷ１、ＳＷ２がオンにされてノードＢがノードＡと接続されることによってノードＢの電位がある程度上昇したときに、ノードＢＡＫ０２の接続先をノードＡからノードＢに戻すために設けられている回路である。
【０２０２】
入力端子２２１は、制御信号Ａが入力される端子である。入力端子２２１は、生成回路２２０の外部では、レベルシフタ１０、２０の入力端子１０Ａ、２０Ａに接続されており、入力端子１０Ａ、２０Ａと同様に、制御信号Ａが入力される。また、入力端子２２１は、生成回路２２０の内部では、コンパレータ２２２の制御端子、トランジスタ２２４のゲート、及びＡＮＤ回路２２７の一方の（図中上側の）入力端子に接続されている。
【０２０３】
コンパレータ２２２は、非反転入力端子に分圧回路２２３の出力端子（一対の抵抗器の中点）が接続され、反転入力端子は基準電圧が入力されて基準電位に保持される。コンパレータ２２２の出力端子は、ノードＣを介してトランジスタ２２６のゲートに接続されている。
【０２０４】
分圧回路２２３は、一対の抵抗器を有する。一対の抵抗器は直列接続されており、中点が分圧回路２２３の出力端子として、コンパレータ２２の非反転入力端子に接続されている。
【０２０５】
分圧回路２２３の一対の抵抗器のうちの高電位側の抵抗器の中点と反対側の端子（図中上側の端子）は、ノードＢに接続されている。また、低電位側の抵抗器の中点とは反対側の端子（図中下側の端子）は、接地されてグランド（ＧＮＤ）電位に保持されている。分圧回路２２３は、ノードＢの電位を分圧し、分圧された電圧は、出力端子からコンパレータ２２２の非反転入力端子に入力される。ここでは、分圧回路２２３の出力端子と、コンパレータ２２２の非反転入力端子との間の電位点をノードＢ−ＤＩＶと称す。
【０２０６】
トランジスタ２２４は、Ｐｃｈ型のＭＯＳＦＥＴであり、ソースが電源ＶＤＤに接続され、ゲートが入力端子２２１に接続され、ドレインがトランジスタ２２６のドレインに接続されている。
【０２０７】
インバータ２２５Ａは、入力端子がトランジスタ２２４のドレインと、トランジスタ２２６のドレインとの間に接続されている。また、インバータ２２５Ａの入力端子は、インバータ２２５Ｂの出力端子と接続されている。すなわち、インバータ２２５Ａと２２５Ｂとは正帰還接続されている。
【０２０８】
インバータ２２５Ａの出力端子は、インバータ２２５Ｂの入力端子と、インバータ２２５Ｃの入力端子とに接続されている。
【０２０９】
インバータ２２５Ｂは、入力端子がインバータ２２５Ａの出力端子に接続され、出力端子がトランジスタ２２４のドレインと、トランジスタ２２６のドレインとの間に接続されるとともに、インバータ２２５Ａの入力端子に接続されている。
【０２１０】
インバータ２２５Ｃは、入力端子がインバータ２２５Ａの出力端子と、インバータ２２５Ｂの入力端子とに接続され、出力端子がＡＮＤ回路２２７の他方の（図中下側の）入力端子に接続されている。
【０２１１】
トランジスタ２２６は、Ｎｃｈ型のＭＯＳＦＥＴであり、ドレインがトランジスタ２２４のドレインに接続され、ゲートがコンパレータ２２２の出力端子に接続され、ソースが接地されている。
【０２１２】
ＡＮＤ回路２２７は、一方の（図中上側の）入力端子が入力端子２２１に接続され、他方の（図中下側の）入力端子がインバータ２２５Ｃの出力端子に接続され、出力端子が出力端子２２８に接続されている。
【０２１３】
出力端子２２８は、生成回路２２０の内部では、ＡＮＤ回路２２７の出力端子に接続されており、生成回路２２０の外部では、レベルシフタ３０、４０の入力端子３０Ａ、４０Ａに接続されている。
【０２１４】
次に、図１１を用いて、生成回路２２０を含むスイッチ回路２００の動作について説明する。
【０２１５】
図１１は、スイッチ回路２００の動作を示す図である。
【０２１６】
初期状態において制御信号ＡがＬレベルであるときは、トランジスタＳＷ１、ＳＷ２はともにオフであり、ノードＢの電位は５Ｖ、ノードＢ−ＤＩＶの電位はαである。ここで、ノードＢ−ＤＩＶの電位はαは、ノードＢの電位が５Ｖのときに分圧回路２３０によって分圧されることによって得られる値であり、コンパレータ２２２の基準電位よりも低い値である。
【０２１７】
このとき、コンパレータ２２２は、ノードＢ−ＤＩＶの電位αがコンパレータ２２２の基準電位よりも低いため、Ｌレベルを出力する。このため、ノードＣはＬレベルになる。
【０２１８】
また、ノードＣがＬレベルであるため、トランジスタ２２６はオフになる。また、このとき、制御信号ＡはＬレベルであるため、トランジスタ２２４はオンである。このため、初期状態では、ノードＤはＨレベルになる。また、ノードＤがＨレベルであることにより、ノードＥはＨレベルである。
【０２１９】
また、ＡＮＤ回路２２７には、Ｌレベルの制御信号Ａと、ノードＥのＨレベルの信号とが入力されるため、初期状態におけるＡＮＤ回路２２７の出力はＬレベルになる。このため、初期状態では、制御信号ＢはＬレベルである。
【０２２０】
また、制御信号ＢがＬレベルであるときは、トランジスタＳＷ３、ＳＷ４はオフであり、かつ、トランジスタＳＷ５、ＳＷ６がオンであるため、ノードＢＡＫ０２はノードＢに接続される。このため、初期状態では、ノードＢＡＫ０２の電位は５Ｖである。
【０２２１】
以上が、制御信号Ａが立ち上がる前の初期状態における各ノードの電位である。
【０２２２】
次に、制御信号ＡがＨレベルに立ち上がる場合のスイッチ回路２００の動作について説明する。以下では、図１１に示す制御信号Ａの立ち上がりによって各ノードに連鎖的に生じる動作に矢印を記す。
【０２２３】
制御信号ＡがＨレベルに立ち上がると、レベルシフタ１０、２０の出力が切り替わり、ノードＮ０１、Ｎ０２の電位がＬレベルになるため、トランジスタＳＷ１、ＳＷ２がオンになる。これにより、ノードＢの電位が５Ｖから上昇し始める。ノードＢの電位は１０Ｖまで上昇する。
【０２２４】
また、制御信号ＡがＨレベルに立ち上がると、トランジスタ２２４は、オフになる。また、制御信号ＡがＨレベルに立ち上がると、ＡＮＤ回路２２７には、Ｈレベルの制御信号Ａと、ノードＥのＨレベルの電位が入力されるため、制御信号Ｂが立ち上がる。
【０２２５】
このように、制御信号Ａの立ち上がりに伴って制御信号Ｂが立ち上がると、レベルシフタ３０、４０の出力が切り替わり、ノードＮ０３、Ｎ０４の電位がＬレベルになるため、トランジスタＳＷ３、ＳＷ４がオンになり、かつ、トランジスタＳＷ５、ＳＷ６がオフになる。このため、ノードＢＡＫ０２はノードＡに接続され、ノードＢＡＫ０２の電位が１０Ｖに上昇する。
【０２２６】
また、ノードＢの電位が上昇し始めて、分圧回路２２３の出力が上昇し、ノードＢ−ＤＩＶの電位がコンパレータ２２２の基準電位を超えると、ノードＣの電位がＨレベルになり、トランジスタ２２６がオンになる。なお、ノードＢ−ＤＩＶの電位はβまで上昇する。電位βは、ノードＢの電位が１０Ｖになったときに分圧回路２３０の出力端子から得られる電位である。
【０２２７】
トランジスタ２２４がオフの状態で、トランジスタ２２６がオンになることにより、ノードＤの電位はＬレベルに立ち下がる。
【０２２８】
また、これにより、ノードＥの電位はインバータ２２５Ａ及び２２５Ｃによる遅延時間を経た後に、Ｌレベルになる。
【０２２９】
また、ノードＥがLレベルになると、ＡＮＤ回路２２７には、Ｈレベルの制御信号Ａと、ＬレベルのノードＥの電位が入力されるため、ＡＮＤ回路２２７の出力はＬレベルになる。これにより、制御信号ＢはＬレベルに立ち下がる。
【０２３０】
制御信号ＢがＬレベルに立ち下がると、レベルシフタ３０、４０の出力が切り替わり、ノードＮ０３、Ｎ０４の電位がＨレベルになるため、トランジスタＳＷ３、ＳＷ４がオフになり、かつ、トランジスタＳＷ５、ＳＷ６がオンになる。このため、ノードＢＡＫ０２はノードＢに接続される。
【０２３１】
これにより、ノードＢＡＫ０２の電位は、ノードＢと等しくなるが、ノードＢの電位は、制御信号ＡがＨレベルに立ち上がる前における電位（５Ｖ）よりも上昇しており、ノードＢＡＫ０２の電位は最終的にはノードＡと等しい１０Ｖに到達する。なお、ノードＢの電圧は、１０Ｖまで到達せずに、例えば、９Ｖ程度でノードＡとつり合う場合もあり、この場合はノードＢＡＫ０２の電位は９Ｖ程度になる。
【０２３２】
以上により、制御信号Ｂは、制御信号ＡのＨレベルへの立ち上がりに伴ってＨレベルに立ち上がり、制御信号ＡがＨレベルである間に（制御信号Ａの立ち上がりからノードＢが所定の電位に到達した後に）実施の形態１における制御信号Ｂと同様に、Ｌレベルに立ち下がる。
【０２３３】
制御信号Ａの立ち上がりから所定の時間は、実施の形態１のスイッチ回路１００の生成回路１２０に含まれる遅延部１２２及びＡＮＤ回路１２３が信号に与える遅延時間と等しくなるように設定されている。
【０２３４】
すなわち、生成回路２２０の入力端子２２１に入力された制御信号Ａが出力端子２２８から出力されるまでの所要時間は、実施の形態１のスイッチ回路１００の生成回路１２０に含まれる遅延部１２２及びＡＮＤ回路１２３が信号に与える遅延時間と等しくなるように設定されている。
【０２３５】
スイッチ回路２００をオンにするときに、ノードＮ００の電位の上昇に対してノードＢの電位の上昇が遅れるのは、スイッチ回路２００がオンにされた直後の所定の期間である。
【０２３６】
この間に、ラッチアップが生じることを抑制するために、生成回路２２０を設けている。
【０２３７】
生成回路２２０は、トランジスタＳＷ１、ＳＷ２がオンにされてノードＢがノードＡと接続されることによってノードＢの電位がある程度上昇すれば、それ以降はノードＢＡＫ０２の接続先をノードＡからノードＢに戻してもラッチアップは生じないと考えられることから設けられている回路である。
【０２３８】
以上より、実施の形態２のスイッチ回路２００は、実施の形態１のスイッチ回路１００と同様に、ノードＡよりもノードＢの方が電位が低い状態で、制御信号ＡをＨレベルにすることによってスイッチ回路２００をオンにするときに、トランジスタＳＷ１、ＳＷ２のうち低電位側になるトランジスタＳＷ２において、Ｎウェル５２の電位をソース５６と同電位にすることができる。
【０２３９】
これにより、スイッチ回路２００をオンにするときに、ソース５６（ｐ領域）とＮウェル５２との間に順バイアスが印加されることを抑制することができ、ラッチアップの発生を抑制することができる。
【０２４０】
従って、ラッチアップによってスイッチ回路２００が制御不能になるというような事態が生じることを抑制することができる。
【０２４１】
すなわち、実施の形態２のスイッチ回路２００は、前提技術によるスイッチ回路１（図１参照）に比べて、ラッチアップを抑制することにより、動作上の信頼性を大幅に向上させることができる。
【０２４２】
また、実施の形態２のスイッチ回路２００は、トランジスタＳＷ２の周囲にガードリングを配設することなく、また、トランジスタＳＷ２のソース５６−Ｎウェル５２間に流れる電流を補うためのチャージポンプ等のような電源回路を設けることなく、ラッチアップの発生を抑制することができる。
【０２４３】
このため、実施の形態２のスイッチ回路２００は、ＬＳＩの面積の増大を伴わずにラッチアップの発生を効果的に抑制することができるため、小型化を実現することができる。
【０２４４】
スイッチ回路２００は、ＬＳＩで実現されるため、ＬＳＩ面積の増大を伴わないことは、小型化のみならず、半導体材料の増大を伴わないことによるコスト上昇の抑制を実現することができる。
【０２４５】
なお、以上では、生成回路２２０のコンパレータ２２２の反転入力端子に、基準電圧を入力し、基準電位に保持する形態について説明した。このような基準電圧は、スイッチ回路２００の外部から供給される電圧から生成される。
【０２４６】
しかしながら、生成回路２２０のコンパレータ２２２の反転入力端子には、例えば、ノードＡの電位を分圧することによって生成される基準電圧を入力してもよい。このような場合は、基準電圧をスイッチ回路２００の内部で生成することができる。
【０２４７】
＜実施の形態３＞
図１２は、実施の形態３のスイッチ回路３００を示す図である。
【０２４８】
スイッチ回路３００は、トランジスタＳＷ１、ＳＷ２と、レベルシフタ１０、２０に加えて、電位制御回路３１０を含む。実施の形態３のスイッチ回路３００は、実施の形態１のスイッチ回路１００の電位制御回路１１０を電位制御回路３１０に置き換えたものである。その他の構成は、実施の形態１のスイッチ回路１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
【０２４９】
電位制御回路３１０は、トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を含む。
【０２５０】
トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、この順にノードＡとノードＢとの間に接続されている。
【０２５１】
トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、トランジスタＳＷ１、ＳＷ２と同様に、すべてＰｃｈ型のＭＯＳＦＥＴであり、スイッチ素子として用いられる。
【０２５２】
トランジスタＳＷ３のソースはノードＡに接続され、ドレインはトランジスタＳＷ４のソースに接続され、ゲートはレベルシフタ１０の出力端子１０Ｃのポジティブ側の端子に接続されている。すなわち、トランジスタＳＷ３のゲートはノードＮ０１に接続されている。トランジスタＳＷ３のソースとウェルは接続されている。
【０２５３】
トランジスタＳＷ４のソースはトランジスタＳＷ３のドレインに接続され、ドレインはトランジスタＳＷ５のソースと、トランジスタＳＷ２のウェルとに接続され、ゲートはレベルシフタ２０の出力端子２０Ｃのポジティブ側の端子に接続されている。すなわち、トランジスタＳＷ４のゲートは、ノードＮ０２に接続されている。トランジスタＳＷ４のドレインとウェルは接続されている。
【０２５４】
また、トランジスタＳＷ３のドレインと、トランジスタＳＷ４のソースとが接続される電位点をノードＮ０５と称す。
【０２５５】
また、トランジスタＳＷ４のドレインと、トランジスタＳＷ２のウェルと、トランジスタＳＷ５のソースとが接続される電位点をノードＢＡＫ０２と称す。
【０２５６】
トランジスタＳＷ５のソースは、トランジスタＳＷ４のドレインと、トランジスタＳＷ２のウェルとにノードＢＡＫ０２で接続され、ドレインはトランジスタＳＷ６のソースに接続され、ゲートはレベルシフタ１０の出力端子１０Ｃのネガティブ側の端子に接続されている。なお、トランジスタＳＷ５のソースとウェルは接続されている。
【０２５７】
また、トランジスタＳＷ５のドレインと、トランジスタＳＷ６のソースとが接続される電位点をノードＮ０６と称す。
【０２５８】
トランジスタＳＷ６のソースはトランジスタＳＷ５のドレインに接続され、ドレインはノードＢに接続され、ゲートはレベルシフタ２０の出力端子２０Ｃのネガティブ側の端子に接続されている。すなわち、トランジスタＳＷ６のゲートは、ノードＮ０２Ｂに接続されている。なお、トランジスタＳＷ６のドレインとウェルは接続されている。
【０２５９】
このようなスイッチ回路３００において、制御信号ＡがＨレベルになると、レベルシフタ１０、２０の出力が切り替わり、ノードＮ０１、Ｎ０２の電位がＬレベルになり、ノードＮ０１Ｂ、Ｎ０２Ｂの電位がＨレベルになる。
【０２６０】
ノードＮ０１、Ｎ０２の電位がＬレベルになると、トランジスタＳＷ１、ＳＷ２がオンになってノードＡとノードＢとが接続されるとともに、トランジスタＳＷ３、ＳＷ４がオンになる。また、ノードＮ０１Ｂ、Ｎ０２Ｂの電位がＨレベルになると、トランジスタＳＷ５、ＳＷ６がオフになる。
【０２６１】
従って、制御信号ＡがＨレベルになると、ノードＢＡＫ０２がノードＡに接続される。
【０２６２】
すなわち、トランジスタＳＷ１、ＳＷ２がオンにされるときに、低電位側のトランジスタＳＷ２のＮウェル５２（図８（Ａ）参照）の電位をソース５６と同電位にすることができる。
【０２６３】
これにより、スイッチ回路３００をオンにするときに、ソース５６（ｐ領域）とＮウェル５２との間に順バイアスが印加されることを抑制することができ、ラッチアップの発生を抑制することができる。
【０２６４】
また、制御信号ＡがＨレベルからＬレベルに立ち下がると、レベルシフタ１０、２０の出力が切り替わり、ノードＮ０１、Ｎ０２の電位がＨレベルになり、ノードＮ０１Ｂ、Ｎ０２Ｂの電位がＬレベルになる。
【０２６５】
ノードＮ０１、Ｎ０２の電位がＨレベルになると、トランジスタＳＷ１、ＳＷ２がオフになノードＡとノードＢとが遮断されるとともに、トランジスタＳＷ３、ＳＷ４がオフになる。また、ノードＮ０１Ｂ、Ｎ０２Ｂの電位がＬレベルになると、トランジスタＳＷ５、ＳＷ６がオンになる。
【０２６６】
従って、制御信号ＡがＬレベルになると、ノードＢＡＫ０２がノードＢに接続される。
【０２６７】
以上より、スイッチ回路３００をオンにするときに、ソース５６（ｐ領域）とＮウェル５２との間に順バイアスが印加されることを抑制することができ、ラッチアップの発生を抑制することができる。
【０２６８】
従って、ラッチアップによってスイッチ回路３００が制御不能になるというような事態が生じることを抑制することができる。
【０２６９】
すなわち、実施の形態３のスイッチ回路３００は、前提技術によるスイッチ回路１（図１参照）に比べて、ラッチアップを抑制することにより、動作上の信頼性を大幅に向上させることができる。
【０２７０】
また、実施の形態３のスイッチ回路３００は、トランジスタＳＷ２の周囲にガードリングを配設することなく、また、トランジスタＳＷ２のソース５６−Ｎウェル５２間に流れる電流を補うためのチャージポンプ等のような電源回路を設けることなく、ラッチアップの発生を抑制することができる。
【０２７１】
このため、実施の形態３のスイッチ回路３００は、ＬＳＩの面積の増大を伴わずにラッチアップの発生を効果的に抑制することができるため、小型化を実現することができる。
【０２７２】
スイッチ回路３００は、ＬＳＩで実現されるため、ＬＳＩ面積の増大を伴わないことは、小型化のみならず、半導体材料の増大を伴わないことによるコスト上昇の抑制を実現することができる。
【０２７３】
＜実施の形態４＞
図１３は、実施の形態４のスイッチ回路４００を示す図である。
【０２７４】
スイッチ回路４００は、トランジスタＳＷ１、ＳＷ２、レベルシフタ１０、２０、電位制御回路３１０、及び遅延部４２０を含む。実施の形態４のスイッチ回路４００は、実施の形態３のスイッチ回路３００のノードＮ０１と、トランジスタＳＷ１のゲートとの間に遅延部４２０を挿入したものである。その他の構成は、実施の形態１のスイッチ回路１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
【０２７５】
ここでは、遅延部４２０と、トランジスタＳＷ１のゲートとの間の電位点をノードＮ０１−ｄｅｌａｙと称す。
【０２７６】
図１４は、実施の形態４のスイッチ回路４００の動作を示す図である。
【０２７７】
図１４には、制御信号Ａ、ノードＡ、Ｎ０１、Ｎ０１−ｄｅｌａｙ、Ｎ０１Ｂ、Ｎ００、Ｎ０５、Ｎ０２、Ｎ０２Ｂ、Ｎ０６、ＢＡＫ０２、ノードＢの電位の時間変化を示す。
【０２７８】
図１４に示すように、初期状態（時刻ｔ０）では、制御信号ＡがＬレベルであるため、スイッチＳＷ１、ＳＷ２はオフであり、ノードＮ００はＨｉ−Ｚの状態である。
【０２７９】
また、ノードＮ０１、Ｎ０２の電位はＨレベル（１０Ｖ、５Ｖ）であるため、トランジスタＳＷ３、ＳＷ４はオフである。また、ノードＮ０１Ｂ、Ｎ０２Ｂの電位はＬ（０Ｖ）レベルであり、トランジスタＳＷ５、ＳＷ６はオンである。
【０２８０】
従って、ノードＢＡＫ０２はトランジスタＳＷ５、ＳＷ６を介してノードＢに接続されており、ノードＢＡＫ０２の電位は５Ｖである。
【０２８１】
時刻ｔ１で制御信号ＡをＨレベルに切り替えると、レベルシフタ１０、２０の出力電圧が切り替わり、ノードＮ０１、Ｎ０２の電位は０Ｖになり、ノードＮ０１Ｂの電位は１０V、Ｎ０２Ｂの電位は５Ｖになる。このとき、ノードＮ０１は１０Ｖから０Ｖに下がり、ノードＮ０２は５Ｖから０Ｖに下がる。
【０２８２】
これにより、トランジスタＳＷ２がオンになってノードＮ００がノードＢに接続されるため、ノードＮ００の電位はＨｉ−ＺからノードＢの電位である５Ｖになる。
【０２８３】
また、トランジスタＳＷ３、ＳＷ４がともにオンになるとともに、トランジスタＳＷ５、ＳＷ６がともにオフになる。このため、時刻ｔ１１でノードＢＡＫ０２がノードＡに接続されて電位が１０Ｖに上昇する。
【０２８４】
なお、トランジスタＳＷ５、ＳＷ６がともにオフになることにより、時刻ｔ１１以降は、ノードＮ０６はＨｉ−Ｚになる。
【０２８５】
また、ノードＮ０１の電位は遅延部４２０に入力され、遅延されてノードＮ０１−ｄｅｌａｙに出力される。遅延時間は、時刻ｔ１と時刻ｔ１２との間の時間である。
【０２８６】
時刻ｔ１２においてノードＮ０１−ｄｅｌａｙの電位が１０Ｖから低下し始め、時刻ｔ１３で０Ｖになると、時刻ｔ１３でトランジスタＳＷ１がオンになる。これにより、ノードＮ００がノードＡに接続されるため、ノードＮ００の電位が時刻ｔ１３において上昇する。
【０２８７】
また、時刻ｔ１３で、トランジスタＳＷ１がオンになることにより、ノードＢがノードＡに接続されるため、ノードＢの電位が１０Ｖに向けて上昇し始める。
【０２８８】
以上のように、実施の形態４のスイッチ回路４００では、時刻ｔ１１でノードＢＡＫ０２をノードＡに接続してノードＢＡＫ０２の電位を上昇させてから、時刻ｔ１３でトランジスタＳＷ１をオンにする。
【０２８９】
換言すれば、時刻ｔ１３でトランジスタＳＷ１をオンにする前に、予め時刻ｔ１１でノードＢＡＫ０２をノードＡに接続してノードＢＡＫ０２の電位を上昇させている。
【０２９０】
このため、ノードＡよりもノードＢの方が電位が低い状態で、制御信号ＡをＨレベルにすることによってスイッチ回路４００をオンにするときに、トランジスタＳＷ１、ＳＷ２のうち低電位側になるトランジスタＳＷ２において、トランジスタＳＷ１がオンになる前に、Ｎウェル５２の電位をノードＡと同電位にすることができる。
【０２９１】
これにより、時刻ｔ１３でトランジスタＳＷ１がオンになるときには、既にＮウェル５２の電位をノードＡと同電位であるため、ソース５６（ｐ領域）とＮウェル５２との間に順バイアスが印加されることをより確実に抑制することができ、ラッチアップの発生をより確実に抑制することができる。
【０２９２】
従って、ラッチアップによってスイッチ回路４００が制御不能になるというような事態が生じることを抑制することができる。
【０２９３】
すなわち、実施の形態４のスイッチ回路４００は、前提技術によるスイッチ回路１（図１参照）に比べて、ラッチアップを抑制することにより、動作上の信頼性を大幅に向上させることができる。
【０２９４】
また、実施の形態４のスイッチ回路４００は、トランジスタＳＷ２の周囲にガードリングを配設することなく、また、トランジスタＳＷ２のソース５６−Ｎウェル５２間に流れる電流を補うためのチャージポンプ等のような電源回路を設けることなく、ラッチアップの発生を抑制することができる。
【０２９５】
このため、実施の形態４のスイッチ回路４００は、ＬＳＩの面積の増大を伴わずにラッチアップの発生を効果的に抑制することができるため、小型化を実現することができる。
【０２９６】
スイッチ回路４００は、ＬＳＩで実現されるため、ＬＳＩ面積の増大を伴わないことは、小型化のみならず、半導体材料の増大を伴わないことによるコスト上昇の抑制を実現することができる。
【０２９７】
＜実施の形態５＞
図１５は、実施の形態５のスイッチ回路５００を示す図である。
【０２９８】
スイッチ回路５００は、トランジスタＳＷ１、ＳＷ２と、レベルシフタ１０、２０に加えて、電位制御回路５１０を含む。実施の形態５のスイッチ回路５００は、実施の形態３のスイッチ回路３００の電位制御回路３１０を電位制御回路５１０に置き換えたものである。また、これに伴い、トランジスタＳＷ１のウェルは、電位制御回路５１０に接続されている。
【０２９９】
その他の構成は、実施の形態３のスイッチ回路３００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。なお、図１５には、フラッシュメモリ８００の制御回路８０８も示す。
【０３００】
電位制御回路５１０は、トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０、レベルシフタ５１１、５１２、５２１、５２２、ＡＮＤ回路５１３、５１４、及びインバータ５１５を含む。
【０３０１】
トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、この順にノードＡとノードＢとの間に接続されている。
【０３０２】
トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６は、トランジスタＳＷ１、ＳＷ２と同様に、すべてＰｃｈ型のＭＯＳＦＥＴであり、スイッチ素子として用いられる。
【０３０３】
同様に、トランジスタＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０は、この順にノードＡとノードＢとの間に接続されている。
【０３０４】
トランジスタＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０は、トランジスタＳＷ１、ＳＷ２と同様に、すべてＰｃｈ型のＭＯＳＦＥＴであり、スイッチ素子として用いられる。
【０３０５】
トランジスタＳＷ３のソースはノードＡに接続され、ドレインはトランジスタＳＷ４のソースに接続され、ゲートはレベルシフタ５１２の出力端子５１２Ｃのポジティブ側の端子に接続されている。ここでは、トランジスタＳＷ３のゲートとレベルシフタ５１２の出力端子５１２Ｃのポジティブ側の端子とを接続する電位点をノードＮ０１２と称す。なお、トランジスタＳＷ３のソースとウェルは接続されている。
【０３０６】
トランジスタＳＷ４のソースはトランジスタＳＷ３のドレインに接続され、ドレインはトランジスタＳＷ５のソースと、トランジスタＳＷ２のウェルとに接続され、ゲートはレベルシフタ５２２の出力端子５２２Ｃのポジティブ側の端子に接続されている。
【０３０７】
ここでは、トランジスタＳＷ４のゲートとレベルシフタ５２２の出力端子５２２Ｃとを接続する電位点をノードＮ０２２と称す。トランジスタＳＷ４のドレインとウェルは接続されている。
【０３０８】
また、トランジスタＳＷ３のドレインと、トランジスタＳＷ４のソースとが接続される電位点をノードＮ０５と称す。
【０３０９】
また、トランジスタＳＷ４のドレインと、トランジスタＳＷ２のウェルと、トランジスタＳＷ５のソースとが接続される電位点をノードＢＡＫ０２と称す。
【０３１０】
トランジスタＳＷ５のソースは、トランジスタＳＷ４のドレインと、トランジスタＳＷ２のウェルとにノードＢＡＫ０２で接続され、ドレインはトランジスタＳＷ６のソースに接続され、ゲートはレベルシフタ５１２の出力端子５１２Ｃのネガティブ側の端子に接続されている。
【０３１１】
ここでは、トランジスタＳＷ５のゲートとレベルシフタ５１２の出力端子５１２Ｃのネガティブ側の端子とを接続する電位点をノードＮ０１２Ｂと称す。ノードＮ０１２Ｂには、ノードＮ０１２とは逆相の電位が出力される。すなわち、ノードＮ０１２、Ｎ０１２Ｂには、レベルシフタ５１２の差動出力による電位が生じる。なお、トランジスタＳＷ５のソースとウェルは接続されている。
【０３１２】
また、トランジスタＳＷ５のドレインと、トランジスタＳＷ６のソースとが接続される電位点をノードＮ０６と称す。
【０３１３】
トランジスタＳＷ６のソースはトランジスタＳＷ５のドレインに接続され、ドレインはノードＢに接続され、ゲートはレベルシフタ５２２の出力端子５２２Ｃのネガティブ側の端子に接続されている。ここでは、トランジスタＳＷ６のゲートとレベルシフタ５２２の出力端子５２２Ｃのネガティブ側の端子とを接続する電位点をノードＮ０２２Ｂと称す。ノードＮ０２２Ｂには、ノードＮ０２２とは逆相の電位が出力される。すなわち、ノードＮ０２２、Ｎ０２２Ｂには、レベルシフタ５２２の差動出力による電位が生じる。なお、トランジスタＳＷ６のドレインとウェルは接続されている。
【０３１４】
トランジスタＳＷ７のソースはノードＡに接続され、ドレインはトランジスタＳＷ８のソースに接続され、ゲートはレベルシフタ５１１の出力端子５１１Ｃのポジティブ側の端子に接続されている。ここでは、トランジスタＳＷ７のゲートとレベルシフタ５１１の出力端子５１１Ｃのポジティブ側の端子とを接続する電位点をノードＮ０１１Ｂと称す。なお、トランジスタＳＷ７のソースとウェルは接続されている。
【０３１５】
トランジスタＳＷ８のソースはトランジスタＳＷ７のドレインに接続され、ドレインはトランジスタＳＷ９のソースと、トランジスタＳＷ１のウェルとに接続され、ゲートはレベルシフタ５２１の出力端子５２１Ｃのポジティブ側の端子に接続されている。
【０３１６】
ここでは、トランジスタＳＷ８のゲートとレベルシフタ５２１の出力端子５２１Ｃとを接続する電位点をノードＮ０２１Ｂと称す。トランジスタＳＷ８のドレインとウェルは接続されている。
【０３１７】
また、トランジスタＳＷ７のドレインと、トランジスタＳＷ８のソースとが接続される電位点をノードＮ０９と称す。
【０３１８】
また、トランジスタＳＷ８のドレインと、トランジスタＳＷ１のウェルと、トランジスタＳＷ９のソースとが接続される電位点をノードＢＡＫ０１と称す。
【０３１９】
トランジスタＳＷ９のソースは、トランジスタＳＷ８のドレインと、トランジスタＳＷ１のウェルとにノードＢＡＫ０１で接続され、ドレインはトランジスタＳＷ１０のソースに接続され、ゲートはレベルシフタ５１１の出力端子５１１Ｃのネガティブ側の端子に接続されている。
【０３２０】
ここでは、トランジスタＳＷ９のゲートとレベルシフタ５１１の出力端子５１１Ｃのポジティブ側の端子とを接続する電位点をノードＮ０１１と称す。ノードＮ０１１Ｂには、ノードＮ０１１とは逆相の電位が出力される。すなわち、ノードＮ０１１、Ｎ０１１Ｂには、レベルシフタ５１１の差動出力による電位が生じる。なお、トランジスタＳＷ９のソースとウェルは接続されている。
【０３２１】
また、トランジスタＳＷ９のドレインと、トランジスタＳＷ１０のソースとが接続される電位点をノードＮ１０と称す。
【０３２２】
トランジスタＳＷ１０のソースはトランジスタＳＷ９のドレインに接続され、ドレインはノードＢに接続され、ゲートはレベルシフタ５２１の出力端子５２１Ｃのポジティブ側の端子に接続されている。ここでは、トランジスタＳＷ１０のゲートとレベルシフタ５２１の出力端子５２１Ｃのポジティブ側の端子とを接続する電位点をノードＮ０２１と称す。なお、トランジスタＳＷ１０のドレインとウェルは接続されている。ノードＮ０２１Ｂには、ノードＮ０２１とは逆相の電位が出力される。すなわち、ノードＮ０２１、Ｎ０２１Ｂには、レベルシフタ５２１の差動出力による電位が生じる。
【０３２３】
ＡＮＤ回路５１３は、レベルシフタ５１１の入力端子５１１Ａと、レベルシフタ５２１の入力端子５２１Ａとの入力側に接続されている。すなわち、ＡＮＤ回路５１３の出力端子は、レベルシフタ５１１の入力端子５１１Ａと、レベルシフタ５２１の入力端子５２１Ａとに接続されている。
【０３２４】
ＡＮＤ回路５１３の一対の入力端子には、制御信号Ａと、モード信号ＭＯＤＥ＿ＡＢとが入力される。ＡＮＤ回路５１３は、制御信号Ａと、モード信号ＭＯＤＥ＿ＡＢとの論理積を出力する。
【０３２５】
ここで、モード信号ＭＯＤＥ＿ＡＢは、フラッシュメモリ８００の制御回路８０８から出力されるモード設定用の信号であるモード信号ＭＯＤＥ＿Ａがインバータ５１５で反転された信号であり、ノードＢからノードＡに電圧を供給するモードを選択する際に用いられる。制御回路８０８は、ノードＢからノードＡに電圧を供給するモードを選択する際には、モード信号ＭＯＤＥ＿ＡをＬレベルにする。この結果、Ｌレベルのモード信号ＭＯＤＥ＿Ａはインバータ５１５で反転されて、Ｈレベルのモード信号ＭＯＤＥ＿ＡＢになり、ＡＮＤ回路５１３に入力される。
【０３２６】
従って、レベルシフタ５１１と５２１は、Ｈレベルのモード信号ＭＯＤＥ＿ＡＢがＡＮＤ回路５１３に入力された場合に、制御信号Ａによって動作可能な状態になる。
【０３２７】
ＡＮＤ回路５１４は、レベルシフタ５１２の入力端子５１２Ａと、レベルシフタ５２２の入力端子５２２Ａとの入力側に接続されている。すなわち、ＡＮＤ回路５１４の出力端子は、レベルシフタ５１２の入力端子５１２Ａと、レベルシフタ５２２の入力端子５２２Ａとに接続されている。
【０３２８】
ＡＮＤ回路５１４の一対の入力端子には、制御信号Ａと、モード信号ＭＯＤＥ＿Ａとが入力される。ＡＮＤ回路５１４は、制御信号Ａと、モード信号ＭＯＤＥ＿Ａとの論理積を出力する。
【０３２９】
ここで、モード信号ＭＯＤＥ＿Ａは、フラッシュメモリ８００の制御回路８０８から出力されるモード設定用の信号であり、実施の形態１乃至４と同様に、ノードＡからノードＢに電圧を供給するモードを選択する際に用いられる。制御回路８０８は、ノードＡからノードＢに電圧を供給するモードを選択する際には、モード信号ＭＯＤＥ＿ＡをＨレベルにする。
【０３３０】
従って、レベルシフタ５１２と５２２は、Ｈレベルのモード信号ＭＯＤＥ＿ＡがＡＮＤ回路５１４に入力された場合に、制御信号Ａによって動作可能な状態になる。
【０３３１】
インバータ５１５は、制御回路８０８の出力端子と、ＡＮＤ回路５１４の他方の（図中下側の）入力端子との間から分岐した線路に接続されており、入力端子は、制御回路８０８の出力端子に接続されている。インバータ５１５の出力端子は、ＡＮＤ回路５１３の他方の（図中下側の）入力端子に接続されている。
【０３３２】
インバータ５１５は、制御回路８０８から出力されるモード信号ＭＯＤＥ＿Ａを判定して、モード信号ＭＯＤＥ＿ＡＢとしてＡＮＤ回路５１３の他方の（図中下側の）入力端子に入力する。
【０３３３】
このような実施の形態５のスイッチ回路５００において、モード信号ＭＯＤＥ＿ＡがＨレベルの場合は、制御信号Ａによってレベルシフタ５１２、５２２が駆動され、トランジスタＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６によってノードＢＡＫ０２の電位が制御される。
【０３３４】
この場合の動作は、実施の形態３のスイッチ回路３００（図１２参照）と同様である。
【０３３５】
また、モード信号ＭＯＤＥ＿ＡがＬレベルの場合は、制御信号Ａによってレベルシフタ５１１、５２１が駆動され、トランジスタＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０によって、トランジスタＳＷ１のノードＢＡＫ０１の電位が制御される。
【０３３６】
モード信号ＭＯＤＥ＿ＡをＬレベルにするのは、ノードＢの方がノードＡよりも電位が高い場合に、ノードＢからノードＡに電圧を供給する場合である。例えば、フラッシュメモリ５００で書き込み(PGM)動作が完了してノードＢの電位が１０Ｖである場合に、読み取り(READ)動作を行うための初期状態に戻すために、ノードＢの電位を下げる際に行われる動作である。
【０３３７】
例えば、ノードＢが１０Ｖのときに、ノードＡを５Ｖに設定し、制御回路８０８からＬレベルのモード信号ＭＯＤＥ＿Ａを出力する。そして、制御信号ＡがＨレベルに立ち上がると、トランジスタＳＷ１、ＳＷ２がオンにされるとともに、レベルシフタ５１１、５２１の出力が切り替わり、スイッチＳＷ９、ＳＷ１０をオンにしてノードＢＡＫ０１の電位が１０Ｖにされる。
【０３３８】
そして、トランジスタＳＷ１、ＳＷ２のうち低電位側となるトランジスタＳＷ１のＮウェル５１（図８（Ａ）参照）の電位が、トランジスタＳＷ２のドレイン５４の電位と等しくされることにより、ドレイン５４、Ｎウェル５１、Ｐ型基板５０による寄生バイポーラトランジスタがオンになることが抑制される。
【０３３９】
このように、モード信号ＭＯＤＥ＿ＡがＬレベルの場合の動作は、モード信号ＭＯＤＥ＿ＡがＨレベルの場合の動作においてノードＡとノードＢを反転させたような動作になる。
【０３４０】
以上のように、実施の形態５のスイッチ回路５００は、ノードＢよりもノードＡの方が電位が高い場合にスイッチ回路５００をオンにするときに、ソース５６（ｐ領域）とＮウェル５２との間に順バイアスが印加されることを抑制することができ、ラッチアップの発生を抑制することができる。
【０３４１】
また、ノードＡよりもノードＢの方が電位が高い場合にスイッチ回路５００をオンにするときに、ドレイン５４（ｐ領域）とＮウェル５１との間に順バイアスが印加されることを抑制することができ、ラッチアップの発生を抑制することができる。
【０３４２】
すなわち、実施の形態５のスイッチ回路５００は、ノードＡからノードＢに電圧供給を行う場合と、ノードＢからノードＡに電圧供給を行う場合の双方向の場合において、ラッチアップの発生を抑制することができる。
【０３４３】
従って、ラッチアップによってスイッチ回路５００が制御不能になるというような事態が生じることを抑制することができる。
【０３４４】
すなわち、実施の形態５のスイッチ回路５００は、前提技術によるスイッチ回路１（図１参照）に比べて、ラッチアップを抑制することにより、動作上の信頼性を大幅に向上させることができる。
【０３４５】
また、実施の形態５のスイッチ回路５００は、トランジスタＳＷ１、ＳＷ２の周囲にガードリングを配設することなく、ラッチアップの発生を抑制することができる。
【０３４６】
また、実施の形態５のスイッチ回路５００は、トランジスタＳＷ１のドレイン５４−Ｎウェル５１間に流れる電流を補うためのチャージポンプ、又は、トランジスタＳＷ２のソース５６−Ｎウェル５２間に流れる電流を補うためのチャージポンプ等のような電源回路を設けることなく、ラッチアップの発生を抑制することができる。
【０３４７】
このため、実施の形態５のスイッチ回路５００は、ＬＳＩの面積の増大を伴わずにラッチアップの発生を効果的に抑制することができるため、小型化を実現することができる。
【０３４８】
スイッチ回路５００は、ＬＳＩで実現されるため、ＬＳＩ面積の増大を伴わないことは、小型化のみならず、半導体材料の増大を伴わないことによるコスト上昇の抑制を実現することができる。
【０３４９】
以上、本発明の例示的な実施の形態のスイッチ回路、及び、半導体記憶装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板に形成された第１ウェルおよび第２ウェルと、
一端が第１ノードに接続され、前記第１ウェルに形成される第１トランジスタと、
一端が前記第１トランジスタの他端に接続され、他端が第２ノードに接続され、前記第２ウェルに形成される第２トランジスタと、
前記第２ノードの電位が前記第１ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタがオフからオンに遷移する期間を含む所定期間に前記第２ウェルを前記第１ノードに接続し、前記所定期間の後に前記第２ウェルを前記第２ノードに接続する電位制御回路と
を含む、スイッチ回路。
（付記２）
前記電位制御回路は、前記所定期間の前に前記第２ウェルを前記第２ノードに接続する、付記１記載のスイッチ回路。
（付記３）
前記電位制御回路は、第１制御信号に基づいて前記所定期間のパルス幅を有する第２制御信号を生成する、付記１又は２に記載のスイッチ回路。
（付記４）
前記電位制御回路は、
一端が前記第１ノードに接続される第３トランジスタと、
一端が前記第３トランジスタの他端に接続される第４トランジスタと、
一端が前記第４トランジスタの他端に接続される第５トランジスタと、
一端が前記第５トランジスタの他端に接続され、他端が前記第２ノードに接続される第６トランジスタと、
前記第１トランジスタ及び前記第２トランジスタをオンにするときの前記第１制御信号に基づいて前記第２制御信号を生成する生成回路と、
を含み、
前記第４トランジスタと前記第５トランジスタとの接続ノードは前記第２ウェルに接続される、付記３に記載のスイッチ回路。
（付記５）
前記第１ノードに接続されるとともに、前記第１制御信号に基づいて前記第１トランジスタを制御する第１電圧変換回路と、
前記第２ノードに接続されるとともに、前記第１制御信号に基づいて前記第２トランジスタを制御する第２電圧変換回路と
をさらに含み、
前記電位制御回路は、
前記第１ノードに接続されるとともに、前記第２制御信号に基づいて前記第３トランジスタをオンにするとともに前記第５トランジスタをオフにする第３電圧変換回路と、
前記第２ノードに接続されるとともに、前記第２制御信号に基づいて前記第４トランジスタをオンにするとともに前記第６トランジスタをオフにする第４電圧変換回路と
を有する、付記４記載のスイッチ回路。
（付記６）
前記生成回路は、
前記第１制御信号を反転させるとともに所定時間遅延させる遅延部と、
前記遅延部から出力される信号と、前記第１制御信号との論理演算を行って前記第２制御信号を出力する論理回路と
を有する、付記５記載のスイッチ回路。
（付記７）
前記生成回路は、
前記第１制御信号に基づいて前記第２ノードの電位を基準電位と比較する比較部と、
前記第１制御信号に基づいて駆動される第１スイッチと、
前記比較部の出力に基づいて駆動される第２スイッチと、
前記第１スイッチと前記第２スイッチとの接続点に接続される遅延部と、
前記第１制御信号と、前記遅延部の出力との論理演算を行って前記第２制御信号を出力する論理回路と
を有する、付記５記載のスイッチ回路。
（付記８）
前記第１トランジスタ及び前記第２トランジスタが前記所定期間に、前記第３トランジスタ及び前記第４トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオンにされ、前記第５トランジスタ及び前記第６トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオフにされる、付記５記載のスイッチ回路。
（付記９）
前記電位制御回路は、
一端が前記第１ノードに接続される第７トランジスタと、
一端が前記第７トランジスタの他端に接続される第８トランジスタと、
一端が前記第８トランジスタの他端に接続される第９トランジスタと、
一端が前記第９トランジスタの他端に接続され、他端が前記第２ノードに接続される第１０トランジスタとをさらに有し、
前記第８トランジスタと前記第９トランジスタとの接続ノードは前記第１ウェルに接続されており、
前記第１ノードの電位が前記第２ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタが前記所定期間に、前記第９トランジスタ及び前記第１０トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオンにされ、前記第７トランジスタ及び前記第８トランジスタは、それぞれ、前記第１電圧変換回路及び前記第２電圧変換回路の出力によってオフにされる、付記８記載のスイッチ回路。
（付記１０）
半導体基板に形成された第１ウェルと、
前記半導体基板に形成された第２ウェルと、
一端が第１ノードに接続され、前記第１ウェルに形成される第１トランジスタと、
一端が前記第１トランジスタの他端に接続され、他端が前記第２ノードに接続され、前記第２ウェルに形成される第２トランジスタと、
前記第２ノードの電位が前記第１ノードの電位よりも低い状態で前記第１トランジスタ及び前記第２トランジスタがオフからオンに遷移する期間を含む所定期間に、前記第２ウェルを前記第１ノードに接続する電位制御回路と
を含む、スイッチ回路。
（付記１１）
付記１乃至１０のいずれか一項記載のスイッチ回路と、
前記スイッチ回路を経た信号によってデータの書き込み又は読み出しが行われるメモリセルと
を含む、半導体記憶装置。
（付記１２）
前記第２ノードの電位が前記第１ノードの電位よりも低い状態は、前記メモリセルにデータの書き込みを行う前の状態である、付記１１記載の半導体記憶装置。
【符号の説明】
【０３５０】
１００  スイッチ回路
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０  トランジスタ
１０、２０、３０、４０  レベルシフタ
１１０  電位制御回路
１２０、１２０Ａ  生成回路
１２１  入力端子
１２２、１２２Ａ  遅延部
１２２Ｂ  インバータ
１２３  ＡＮＤ回路
１２４  出力端子
２００  スイッチ回路
２１０  電位制御回路
２２０  生成回路
２２１  入力端子
２２２  コンパレータ
２２３  分圧回路
２２４  トランジスタ
２２５Ａ、２２５Ｂ、２２５Ｃ  インバータ
２２６  トランジスタ
２２７  ＡＮＤ回路
２２８  出力端子
３００  スイッチ回路
３１０  電位制御回路
４００  スイッチ回路
４２０  遅延部
５００  スイッチ回路
５１１、５１２、５２１、５２２  レベルシフタ
５１０  電位制御回路
５１３、５１４  ＡＮＤ回路
８００  フラッシュメモリ
８０１  セルアレイ
８０２  Ｘデコーダ
８０３  Ｙデコーダ
８０４  外部印加端子
８０５  読み出し正電圧発生回路
８０６  書き込み正電圧発生回路
８０７  書き込み正電圧発生回路
８０８  制御回路
【図１】
2014192614.tif 000003
【図２】
2014192614.tif 000004
【図３】
2014192614.tif 000005
【図４】
2014192614.tif 000006
【図５】
2014192614.tif 000007
【図６】
2014192614.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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