(57)【要約】【課題】本実施形態は、コンタクト領域を縮小可能な半導体記憶装置を提供する。【解決手段】本実施形態の半導体記憶装置は、半導体基板と、積層された複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルと電気的に接続された複数の第１配線と、前記複数の第１配線の一部と電気的に接続され、前記半導体基板と平行な第１方向に並べられた複数の第１コンタクトと、前記複数の第１配線の一部と電気的に接続され、前記第１コンタクトと前記第１方向に交互に並べられた複数の第２コンタクトと、前記第１コンタクトと電気的に接続され、前記第１コンタクトに対して前記第１方向にずれて配置される複数の第３コンタクトと、前記第２コンタクトと電気的に接続され、前記第２コンタクトに対して前記第１方向と垂直な第２方向にずれて配置される複数の第４コンタクトとを備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板と、  
積層された複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルと電気的に接続された複数の第１配線と、
前記複数の第１配線の一部と電気的に接続され、前記半導体基板と平行な第１方向に並べられた複数の第１コンタクトと、
前記複数の第１配線の一部と電気的に接続され、前記第１コンタクトと前記第１方向に交互に並べられた複数の第２コンタクトと、
前記第１コンタクトと電気的に接続され、前記第１コンタクトに対して前記第１方向にずれて配置される複数の第３コンタクトと、
前記第２コンタクトと電気的に接続され、前記第２コンタクトに対して前記第１方向と垂直な第２方向にずれて配置される複数の第４コンタクトと
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記複数の第３コンタクトと前記複数の第４コンタクトは、前記第１方向に交互に配置され、かつ、前記第２方向に交互に配置されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数の第３コンタクト及び前記複数の第４コンタクトに接続される複数の第２配線をさらに備え、
前記複数の第２配線は第１配線より上層に配置されることを特徴とする請求項１または請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６６４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、コンタクト領域を縮小可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、半導体基板と、積層された複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルと電気的に接続された複数の第１配線と、前記複数の第１配線の一部と電気的に接続され、前記半導体基板と平行な第１方向に並べられた複数の第１コンタクトと、前記複数の第１配線の一部と電気的に接続され、前記第１コンタクトと前記第１方向に交互に並べられた複数の第２コンタクトと、前記第１コンタクトと電気的に接続され、前記第１コンタクトに対して前記第１方向にずれて配置される複数の第３コンタクトと、前記第２コンタクトと電気的に接続され、前記第２コンタクトに対して前記第１方向と垂直な第２方向にずれて配置される複数の第４コンタクトとを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイ及びセンスアンプのブロック図。
【図３】第１実施形態に係るメモリセルアレイの斜視図。
【図４】第１実施形態に係るメモリセルアレイの断面図。
【図５】第１実施形態に係るＮＡＮＤストリングの等価回路図。
【図６】第１実施形態に係るコンタクト領域のレイアウトを示す上面図。
【図７】図７に係るＡ−Ａの断面図。
【図８】比較例に係るコンタクト領域のレイアウトを示す上面図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  半導体記憶装置の構成について  
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  半導体記憶装置の全体構成について  
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１、センス回路１２、カラムデコーダ１３、コアドライバ１４、レジスタ１５、入出力回路１６、電圧発生回路１７、及び制御回路１８を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルが直列接続されたＮＡＮＤストリング１９を複数備えている。ＮＡＮＤストリング１９内のメモリセルのゲートには、ワード線（図示せず）が接続される。またＮＡＮＤストリング１９の一端側のメモリセルのドレインにはビット線ＢＬが接続され、他端側のメモリセルのソースにはソース線ＳＬが接続される。
【００１２】
ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。換言すれば、データの書き込み、読み出し、及び消去時において、いずれかのワード線を選択し、選択ワード線及び非選択ワード線に、必要な電圧を印加する。メモリセルアレイ１０とロウデコーダ１１の間に、コンタクト領域２１が形成される。このコンタクト領域２１は、メモリセルアレイ１０の複数のワード線をロウデコーダ１１の複数の転送トランジスタ（図示せず）に接続するために、ワード線をその上層配線と接続する機能を有する。詳細なレイアウトは後述する。
【００１３】
センス回路１２は、ビット線ＢＬに対応して設けられたセンスモジュール２０を有する。センスモジュール２０は、データの読み出し時には、ビット線ＢＬに読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをビット線ＢＬに転送する。
【００１４】
カラムデコーダ１３は、メモリセルアレイ１０のカラム方向を選択する。換言すれば、書き込みデータ及び読み出しデータの転送時において、いずれかのセンスモジュール２０を選択する。
【００１５】
電圧発生回路１７は、例えば制御回路１８の命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成し、これをコアドライバ１４に供給する。
【００１６】
コアドライバ１４は、例えば制御回路１８の命令に応答して、電圧発生回路１７から供給された電圧のうち、必要な電圧をロウデコーダ１１及びセンス回路１２に供給する。そして、コアドライバ１４から供給された電圧が、ロウデコーダ１１によってワード線に印加され、またセンス回路１２によりビット線に印加される。
【００１７】
入出力回路１６は、ＮＡＮＤ型フラッシュメモリ１にアクセスするコントローラまたはホスト機器との間の信号の入出力を制御する。
【００１８】
レジスタ１５は、コントローラまたはホスト機器から受信したコマンドやアドレス等を保持する。そしてレジスタ１５は、例えばロウアドレスをロウデコーダ１１及びコアドライバ１４に転送し、カラムアドレスをカラムデコーダ１３に転送する。
【００１９】
制御回路１８は、ホスト機器から受信したコマンドに従って、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。以下の説明における種々の制御信号は、例えば制御回路１８によって生成されるものである。
【００２０】
１．１．２  メモリセルアレイ１０について  
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、メモリセルアレイ１０の回路図である。
【００２１】
図示するようにメモリセルアレイは、マトリクス状に配置された複数のＮＡＮＤストリング１９を備えている。ＮＡＮＤストリング１９の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２２】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ（ＷＬ０〜ＷＬ７）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。
【００２３】
また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１の電流経路の他端はいずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に共通接続される。更に選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬ（ＳＬ０、ＳＬ１、…）に共通接続される。
【００２４】
以下では、同一行に配列された複数のＮＡＮＤストリング１９の集合をメモリグループＧＰ（ＧＰ０、ＧＰ１、…）と呼ぶことにする。メモリセルアレイ１０内には、複数のメモリグループＧＰがビット線に沿った方向に配置されている。同一のメモリグループＧＰ内では、複数のＮＡＮＤストリング１９はセレクトゲート線ＳＧＤ、ＳＧＳを共通にする。しかし、異なるメモリグループＧＰ間では、ＮＡＮＤストリング１９は互いに異なるセレクトゲート線ＳＧＤ、ＳＧＳに接続される。従って、データの読み出し及び書き込みは、いずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに接続された複数のメモリセルトランジスタ単位で行われる。この単位を「ページ」と呼ぶ。また、データの消去は複数のメモリグループＧＰ単位で行われる。この単位を「ブロック」と呼ぶ。同一のブロック内では、異なるメモリグループＧＰ間であっても、例えばワード線ＷＬは共通に接続されている。つまり、同一ブロック内であれば、あるメモリグループＧＰに属するワード線ＷＬ０は、他のメモリグループＧＰに属するワード線ＷＬ０と共通に接続されている。他のワード線も同様である。また、複数のメモリグループＧＰは、同一のソース線ＳＬを共有しても良いし、メモリグループ毎に異なるソース線ＳＬに接続されても良い。
【００２５】
次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。
【００２６】
図示するようにメモリセルアレイ１０は、半導体基板４０上に設けられている。そしてメモリセルアレイ１０は、半導体基板４０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００２７】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリング１９）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２８】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層４１を有する。バックゲート導電層４１は、半導体基板４０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層４１は、メモリブロック毎に分断されている。メモリブロックとは、メモリグループＧＰの集合であり、データの消去単位となる。バックゲート導電層４１は、例えば多結晶シリコンによって形成される。バックゲート導電層４１は、バックゲート線ＢＧとして機能する。
【００２９】
またバックゲート導電層４１は、図４に示すようにバックゲートホール４２を有する。バックゲートホール４２は、バックゲート導電層４１を掘り込むように形成されている。バックゲートホール４２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
【００３０】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層４３ａ〜４３ｄを有する。ワード線導電層４３ａ〜４３ｄは、層間絶縁層（図示せず）を挟んで積層されている。ワード線導電層４３ａ〜４３ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層４３ａ〜４３ｄは、例えば多結晶シリコンで形成される。ワード線導電層４３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、ワード線導電層４３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、ワード線導電層４３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、ワード線導電層４３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。
【００３１】
またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール４４を有する。メモリホール４４は、ワード線導電層４３ａ〜４３ｄを貫通するように形成されている。メモリホール４４は、バックゲートホール４２のカラム方向の端部近傍に整合するように形成されている。
【００３２】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層４５ａ、電荷蓄積層４５ｂ、トンネル絶縁層４５ｃ、及び半導体層４６を有する。半導体層４６は、ＮＡＮＤストリング１９のボディ（各トランジスタのバックゲート）として機能する。
【００３３】
ブロック絶縁層４５ａは、図４に示すように、バックゲートホール４２及びメモリホール４５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層４５ｂは、ブロック絶縁層４５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層４５ｃは、電荷蓄積層４５ｂの側面に、所定の厚みをもって形成されている。半導体層４６は、トンネル絶縁層４５ｃの側面に接するように形成されている。半導体層４６は、バックゲートホール４２及びメモリホール４４を埋めるように形成されている。
【００３４】
半導体層４６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層４６は、半導体基板４０の表面に対して垂直方向に延びる一対の柱状部４６ａと、一対の柱状部４６ａの下端を連結する連結部４６ｂとを有する。
【００３５】
ブロック絶縁層４５ａ及びトンネル絶縁層４５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層４５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層４６は、多結晶シリコンで形成される。これらのブロック絶縁層４５ａ、電荷蓄積層４５ｂ、トンネル絶縁層４５ｃ、及び半導体層４６は、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００３６】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層４５ｃは、連結部４６ｂを取り囲むように形成されている。バックゲート導電層４１は、連結部４６ｂを取り囲むように形成されている。
【００３７】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層４５ｃは、柱状部４６ａを取り囲むように形成されている。電荷蓄積層４５ｂは、トンネル絶縁層４５ｃを取り囲むように形成されている。ブロック絶縁層４５ａは、電荷蓄積層４５ｂを取り囲むように形成されている。ワード線導電層４４ａ〜４４ｄは、ブロック絶縁層４５ａ〜４５ｃ及び柱状部４６ａを取り囲むように形成されている。
【００３８】
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層４７ａ及び４７ｂを有する。導電層４７ａ及び４７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層４７ａと、一対の導電層４７ｂは、カラム方向に交互に配置されている。導電層４７ａは一方の柱状部４６ａの上層に形成され、導電層４７ｂは他方の柱状部４６ａの上層に形成されている。
【００３９】
導電層４７ａ及び４７ｂは、多結晶シリコンで形成される。導電層４７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層４７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００４０】
選択トランジスタ層Ｌ３は、図４に示すように、ホール４８ａ及び４８ｂを有する。ホール４８ａ及び４８ｂは、それぞれ導電層４７ａ及び４７ｂを貫通する。またホール４８ａ及び４８ｂは、それぞれメモリホール４４と整合する。
【００４１】
選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層４９ａ及び４９ｂ、並びに半導体層５０ａ及び５０ｂを備えている。ゲート絶縁層４９ａ及び４９ｂは、それぞれホール４８ａ及び４８ｂに面する側壁に形成されている。半導体層５０ａ及び５０ｂは、それぞれゲート絶縁層４９ａ及び４９ｂに接するように、半導体基板４０の表面に対して垂直方向に延びる柱状に形成されている。
【００４２】
ゲート絶縁層４９ａ及び４９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層５０ａ及び５０ｂは、例えば多結晶シリコンで形成される。
【００４３】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層４９ａは、柱状の半導体層５０ａを取り囲むように形成されている。導電層４７ａは、ゲート絶縁層４９ａ及び半導体層５０ａを取り囲むように形成されている。また、ゲート絶縁層４９ｂは、柱状の半導体層５０ｂを取り囲むように形成されている。導電層４７ｂは、ゲート絶縁層４９ｂ及び半導体層５０ｂを取り囲むように形成されている。
【００４４】
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層５１、プラグ層５２、及びビット線層５３を有する。
【００４５】
ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対の半導体層４７ａの上面に接するように形成されている。プラグ層５２は、半導体層４７ｂの上面に接し、半導体基板４０の表面に対して垂直方向に延びるように形成されている。ビット線層５３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層５３は、プラグ層５２の上面に接するように形成されている。ソース線層５１、プラグ層５２、及びビット線層５３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層５１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層５３は、ビット線ＢＬとして機能する。
【００４６】
図３及び図４に示すＮＡＮＤストリング１９の等価回路を図５に示す。図５の構成は図２のＮＡＮＤストリングの構成と等価であるが、図２ではバックゲートトランジスタＢＴの図示を省略している。
【００４７】
図示するようにＮＡＮＤストリング１９は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。
【００４８】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに接続されている。データの書き込み時及び読み出し時には、バックゲートトランジスタＢＴは常にオン状態とされている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１９の集合が、図２で説明したメモリグループＧＰに相当する。
【００４９】
メモリセルアレイ１０の構成は、上述した構成に限定されることなく、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている構成であってもよい。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている構成であってもよい。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００５０】
１．１．３  コンタクト領域２１について
次に、コンタクト領域２１について説明する。図１で説明したようにコンタクト領域２１はメモリセルアレイ１０の複数のワード線ＷＬをロウデコーダ１１の複数の転送トランジスタに接続するために、ワード線ＷＬをその上層配線と接続する機能を有する。
【００５１】
図６の上面図に示すようにコンタクト領域２１は、複数の第１領域２１ａ、複数の第２領域２１ｂを含んでいる。第１領域２１ａと第２領域２１ｂは図６に示すＸ方向に向かって交互に配置される。
【００５２】
説明の便宜上、複数の第１領域２１ａのうち１つの第１領域２１ａを、複数の第２領域２１ｂのうち１つの第２領域２１ｂを例として、コンタクト領域２１について説明する。
【００５３】
第１領域２１ａは、複数の第１コンタクト６０ａ、複数の第１配線６１ａ、複数の第２コンタクト６２ａを備えている。
【００５４】
複数の第１コンタクト６０ａは、図６のＹ方向に向かって規則的に配置されている。例えば、複数の第１コンタクト６０ａはＹ方向に向かって等間隔で配置されている。複数の第１コンタクト６０ａそれぞれは対応するワード線ＷＬに接続されている。また複数の第１コンタクト６０ａは後述する複数の第１配線６１ａに接続されている（図７を参照）。
【００５５】
複数の第１配線６１ａは、第１コンタクト６０ａと同様に、図６のＹ方向に向かって複数個配置されている。第１配線６１ａは第１コンタクト６０ａと後述する第２コンタクト６２ａを接続する機能を有する。第１配線６１ａを上面視すると、第１配線６１ａは例えばＹ方向に延びた矩形状となる。第１配線６１ａの形状はこれに限定されることなく、第１コンタクト６０ａと第２コンタクト６２ａを接続できればいかなる形状であってもよい。
【００５６】
複数の第２コンタクト６２ａは、図６のＹ方向に向かって規則的に配置されている。例えば、複数の第２コンタクト６２ａはＹ方向に向かって等間隔で配置されている。複数の第２コンタクト６２ａそれぞれは対応する第１配線６１ａに接続されている。第２コンタクト６２ａは、第１コンタクト６０ａに対してＹ方向にずれて形成される。
【００５７】
この複数の第２コンタクト６２ａそれぞれは対応する第２配線６３に接続される。ここで、第２配線６３は第２コンタクト６２ａの上層配線であって、ロウデコーダ１１に接続される。
【００５８】
次に、第２領域２１ｂについて、図６及び図７を用いて説明する。
【００５９】
第２領域２１ｂは、複数の第３コンタクト６０ｂ、複数の第３配線６１ｂ、複数の第４コンタクト６２ｂを備えている。
【００６０】
複数の第３コンタクト６０ｂは、図６のＹ方向に向かって規則的に配置されている。例えば、複数の第３コンタクト６０ｂはＹ方向に向かって等間隔で配置されている。複数の第３コンタクト６０ｂそれぞれは対応するワード線ＷＬに接続されている。また複数の第３コンタクト６０ｂは後述する複数の第３配線６１ｂに接続されている（図７を参照）。
【００６１】
図７は、Ｙ方向から見た図（図７左図）とＸ方向から見た図（図７右図）で構成される。
【００６２】
複数の第３配線６１ｂは、第３コンタクト６０ｂと同様に、図６のＹ方向に向かって複数個配置されている。第３配線６１ｂは第３コンタクト６０ｂと後述する第４コンタクト６２ｂを接続する機能を有する。第３配線６１ｂを上面視すると、第３配線６１ｂは例えばＸ方向に延びた矩形状となる。第３配線６１ｂの形状はこれに限定されることなく、第３コンタクト６０ｂと第４コンタクト６２ｂを接続できればいかなる形状であってもよい。
【００６３】
複数の第４コンタクト６２ｂは、図６のＹ方向に向かって規則的に配置されている。例えば、複数の第４コンタクト６２ｂはＹ方向に向かって等間隔で配置されている。複数の第４コンタクト６２ｂそれぞれは対応する第３配線６１ｂに接続されている。第４コンタクト６２ｂは、第１コンタクト６０ａに対してＸ方向にずれて形成される。
【００６４】
複数の第２コンタクト６２ａと複数の第４コンタクト６２ｂ全体はＹ方向に対して斜めに規則的に配置されている。この複数の第４コンタクト６２ｂそれぞれは対応する第２配線６３に接続される。
【００６５】
１．２  第１実施形態の効果
本実施形態に係る構成であると、コンタクト領域を縮小可能な半導体記憶装置を提供できる。本効果につき、以下説明する。
【００６６】
比較例について図８の上面図を用いて説明する。図８は、比較例に係るコンタクト領域のレイアウトを示す上面図を示す。
【００６７】
比較例のコンタクト領域は、複数のワード線ＷＬに接続される複数のコンタクト７０と、複数のコンタクト７０それぞれに接続される複数の配線７１、複数の配線７１それぞれに接続される複数のコンタクト７２を有する。この複数のコンタクト７２は、複数の配線７３に接続される。リソグラフィを容易にするために、複数のコンタクト７２を規則的に並べると、図８に示すように複数の配線７１の形状が１又は複数の個所で曲がった形状となる。かかる配線７１の形状はリソグラフィが困難となる。
【００６８】
しかし、本実施形態の半導体記憶装置では、第２コンタクト６２ａは、第１コンタクト６０ａに対してＹ方向にずれて形成される。また、第４コンタクト６２ｂは、第１コンタクト６０ａに対してＸ方向にずれて形成される。第２コンタクト６２ａと第４コンタクト６２ｂがＸ方向に交互に配置されている。このため、第１配線６１ａ、第３配線６１ｂの形状が１又は複数の個所で曲がった形状とならない。その結果、第１配線６１ａ、第３配線６１ｂのリソグラフィを容易にすることができる。
【００６９】
第２コンタクト６２ａ及び第４コンタクト６２ｂを第１コンタクト６０ａに対してＹ方向またはＸ方向にずらして配置している。このため、例えば第１コンタクト６０ａのＹ方向の幅に第４コンタクト６２ｂが配置され、第４コンタクト６２ｂを設けることでＹ方向によるエリアペナルティがない。したがって、本実施形態の半導体記憶装置のコンタクト領域は、比較例と比べて、面積を縮小することができる。
【００７０】
さらに、本実施形態の半導体記憶装置では、図６に示すように、Ｙ方向に並ぶ第２配線６３の順序とＸ方向に並ぶ第１コンタクト６０ａ及び第３コンタクト６０ｂの順序をそろえる必要がない。第２コンタクト６２ａ及び第４コンタクト６２ｂの配置の仕方により、
各ワード線ＷＬを任意の第２配線６３に接続することができる。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。本実施形態では、ワード線ＷＬが４層積層された例を用いて説明したが、これに限定されず、例えば８層、１６層・・・などにすることもできる。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７２】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センス回路、１３…カラムデコーダ、１４…コアドライバ、１５…レジスタ、１６…入出力回路、１７…電圧発生回路、１８…制御回路、１９…ＮＡＮＤストリング、２０…センスモジュール、２１…コンタクト領域 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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