(57)【要約】【課題】トレーニング動作における誤動作を抑制すること。【解決手段】インタフェース回路２３は、トレーニング動作において、終端回路３６により伝送路Ｌ１，Ｌ２を終端し、終端回路３６の抵抗値を調整してデータストローブ信号ＤＱＳ，ｘＤＱＳ、つまり伝送路Ｌ１と伝送路Ｌ２の電位をオフセットする。入力バッファ３７は、データストローブ信号ＤＱＳ，ｘＤＱＳの電位差、つまり伝送路Ｌ１の電位と伝送路Ｌ２の電位の差に応じて、Ｌレベルの内部ストローブ信号ＤＱＳｉを出力する。【選択図】図２
2014132381.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位によりプリアンブルを指定するストローブ信号に応じてデータを受信する受信回路であって、
設定情報に応じたタイミングで前記ストローブ信号をマスクするマスク信号を生成するマスク信号生成回路と、
終端制御信号に応じて活性化又は非活性化し、活性化時に前記ストローブ信号が伝送される伝送路を終端する終端回路と、
前記終端回路の抵抗値を調整する調整部と、
前記伝送路の電位が前記第１の電位か、前記第１の電位と異なる第２の電位かを検出し、検出結果に応じた検出信号を出力する検出部と、
前記マスク信号に応じて前記検出信号に基づく内部ストローブ信号を生成するゲート回路と、
を有し、
前記調整部は、
受信動作時に、前記終端回路の抵抗値を、前記伝送路の電位が電源電圧範囲の中央電圧となるような第１の抵抗値に調整し、
前記設定情報を前記内部ストローブ信号に応じて調整するトレーニング動作時に前記伝送路の電位を前記中央電圧から所定電圧オフセット調整するように前記終端回路の抵抗値を第２の抵抗値に調整すること、
を特徴とする受信回路。
【請求項２】
前記第２の抵抗値による前記伝送路のオフセット量に応じた補正値を記憶し、前記補正値に基づいて前記設定情報を補正した補正コードを出力する補正回路を有し、
前記マスク信号生成回路は、前記補正コードに応じたタイミングで前記マスク信号を生成すること、
を特徴とする請求項１に記載の受信回路。
【請求項３】
前記第２の抵抗値は、前記伝送路のオフセット量を前記検出部の差動信号と認識する電圧である差動認識電圧以上とするように設定されること、
を特徴とする請求項２に記載の受信回路。
【請求項４】
前記ストローブ信号は相補な第１ストローブ信号及び第２ストローブ信号であり、
前記第１ストローブ信号は前記第１の電位により前記プリアンブルを指定し、前記第１のストローブ信号が前記プリアンブルを指定する期間、前記第２ストローブ信号は前記第１の電位と異なる第２の電位であり、
前記調整部は、前記トレーニング動作時に、前記第１ストローブ信号を伝送する第１伝送路の電位を前記中央電圧から前記第１の電位側にオフセット調整し、前記第２のストローブ信号を伝送する第２伝送路の電位を前記中央電圧から前記第２の電位側にオフセット調整するように前記第２の抵抗値を調整すること、
を特徴とする請求項１又は２に記載の受信回路。
【請求項５】
前記検出部は前記第１伝送路の電位と前記第２伝送路の電位の差に応じて前記検出信号を出力し、
前記第２の抵抗値は、前記トレーニング動作時において、オフセット調整された前記第１伝送路の電位と前記第２伝送路の電位の差を、前記検出部の差動信号と認識する電圧である差動認識電圧以上とするように設定されること、
を特徴とする請求項４に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
受信回路に関する。
【背景技術】
【０００２】
従来、半導体記憶装置、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）は、システム装置のデータを記憶するために用いられる。また、クロックの立ち上がりと立ち下がりの双方でデータを入出力するダブルデータレート方式の半導体記憶装置は、システム装置の動作速度の高速化に対応する。このような半導体記憶装置は、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）、ＤＤＲ２−ＳＤＲＡＭやＤＤＲ３−ＳＤＲＡＭと呼ばれる。
【０００３】
システム装置は、メモリにコマンド（例えば、リードコマンド）を出力する。メモリは、リードコマンドに応答してデータストローブ信号を出力し、データストローブ信号に同期してリードデータを出力する。システム装置内の受信回路は、データストローブ信号のタイミングを調整し、調整後のデータストローブ信号に基づいてリードデータを取り込む（例えば、特許文献１参照）。
【０００４】
データストローブ信号を伝達する伝送路（信号線）は、システムＬＳＩからメモリへデータを送信する場合にも用いられる。つまり、上記の伝送路は、双方向の通信に用いられる。このため、システム装置とメモリは、通信を行わないとき、伝送路をハイインピーダンス（Ｈｉ−Ｚ）状態にする。そして、伝送路をプリアンブル状態とした後、信号を送出する。受信回路は、プリアンブル状態を検出する機能を有し、検出結果に応じてデータを取り込む。
【０００５】
ハイインピーダンス状態にある伝送路のレベルは、例えば外来のノイズにより変動する。この伝送路におけるレベル変動は、受信回路の誤動作を招く場合がある。このため、受信回路は、データストローブ信号に対するマスク信号を用い、ハイインピーダンス状態の伝送路におけるレベルを用いないようにしている。例えば、システム装置の受信回路は、受信したデータストローブ信号とマスク信号をアンド回路に入力し、アンド回路の出力信号を内部ストローブ信号として用いる。そして、システム装置の受信回路は、リードコマンドの送出から所定のタイミングでマスク信号を所定レベル（例えば、Ｌレベル）とすることにより、ハイインピーダンス状態の伝送路による誤動作を防止する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０９２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、メモリから出力されるデータストローブ信号のタイミングは、システム装置とメモリの間の接続状態や、動作環境（温度）等により変化する。このため、システム装置の受信回路は、トレーニング動作を行い、マスク信号を所定レベル（Ｌレベル）とするタイミングを、メモリから出力されるデータストローブ信号に応じて設定する。このマスク信号のタイミング設定において、マスク信号を広範囲に変更する必要がある。この場合、マスク信号のレベルを変更するタイミングがハイインピーダンス状態とする期間にかかると、マスク信号のタイミング設定に誤りを生じる。つまり、伝送路におけるハイインピーダンス状態は、トレーニング動作における誤動作の要因となる。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、第１の電位によりプリアンブルを指定するストローブ信号に応じてデータを受信する受信回路であって、設定情報に応じたタイミングで前記ストローブ信号をマスクするマスク信号を生成するマスク信号生成回路と、終端制御信号に応じて活性化又は非活性化し、活性化時に前記ストローブ信号が伝送される伝送路を終端する終端回路と、前記終端回路の抵抗値を調整する調整部と、前記伝送路の電位が前記第１の電位か、前記第１の電位と異なる第２の電位かを検出し、検出結果に応じた検出信号を出力する検出部と、前記マスク信号に応じて前記検出信号に基づく内部ストローブ信号を生成するゲート回路と、を有し、前記調整部は、受信動作時に、前記終端回路の抵抗値を、前記伝送路の電位が電源電圧範囲の中央電圧となるような第１の抵抗値に調整し、前記設定情報を前記内部ストローブ信号に応じて調整するトレーニング動作時に前記伝送路の電位を前記中央電圧から所定電圧オフセット調整するように前記終端回路の抵抗値を第２の抵抗値に調整する。
【発明の効果】
【０００９】
本発明の一観点によれば、トレーニング動作における誤動作を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】システムの概略ブロック図である。
【図２】第一実施形態のメモリインタフェース回路のブロック図である。
【図３】終端回路の回路図である。
【図４】（ａ），（ｂ）は終端抵抗制御回路の回路図である。
【図５】（ａ）〜（ｃ）は終端回路の等価回路図である。
【図６】リード動作を説明するための波形図である。
【図７】リード動作時の終端回路の動作を説明するための波形図である。
【図８】トレーニング動作時の終端回路の動作を説明するための波形図である。
【図９】（ａ）はリード動作時のデータストローブ信号を示す波形図、（ｂ）はトレーニング動作時のデータストローブ信号及び内部ストローブ信号を示す波形図である。
【図１０】トレーニング動作を説明するための波形図である。
【図１１】システムの概略ブロック図である。
【図１２】システムにおけるクロック信号とデータストローブ信号の波形図である。
【図１３】第二実施形態のメモリインタフェース回路のブロック図である。
【図１４】リード動作を説明するための波形図である。
【図１５】データストローブ信号及び内部ストローブ信号を示す波形図である。
【発明を実施するための形態】
【００１１】
（第一実施形態）
図１に示すように、システムは、制御装置１１と、制御装置１１によってアクセスされるメモリ装置１２とを有している。制御装置１１は、例えば１つのチップ（半導体集積回路装置：ＬＳＩ、例えばＳｏＣ（System on Chip））である。メモリ装置１２は、同期式の半導体記憶装置、例えばＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）である。
【００１２】
制御装置１１は、コア回路２１、メモリコントローラ２２、インタフェース回路２３を有している。
コア回路２１は、実行する処理に応じた要求等をメモリコントローラ２２に出力する。例えば、コア回路２１は、メモリ装置１２にデータを書き込むためのライト要求と、そのデータを格納するアドレスとをメモリコントローラ２２に出力する。また、コア回路２１は、実行する処理に応じて、メモリ装置１２のデータを読み込むためのリード要求と、そのデータが格納されたアドレスとをメモリコントローラ２２に出力する。なお、コア回路２１は、例えば中央処理装置（Central Processing Unit:ＣＰＵ）である。
【００１３】
メモリコントローラ２２は、当該メモリコントローラ２２の内部クロック信号ＣＬＫを、インタフェース回路２３に出力する。インタフェース回路２３は、内部クロック信号ＣＬＫに基づいて動作する。また、インタフェース回路２３は、内部クロック信号ＣＬＫに基づいて生成した相補のクロック信号ＣＫ，ＸＣＫを、メモリ装置１２に供給する。
【００１４】
また、メモリコントローラ２２は、コア回路２１からの要求に応じて、インタフェース回路２３を介してメモリ装置１２にアクセスする。
例えば、コア回路２１からの要求がライト要求の場合、メモリコントローラ２２は、ライトコマンド、アドレス、データＩＤＱを出力する。インタフェース回路２３は、コマンドＣＭＤ、アドレス、データストローブ信号ＤＱＳ、及びデータＤＱを出力する。メモリ装置１２は、クロック信号ＣＫ，ＸＣＫとデータストローブ信号ＤＱＳに基づいてデータＤＱを受け取り、コマンドＣＭＤに基づいて、アドレスに応じた領域にデータＤＱを記憶する。
【００１５】
コア回路２１からの要求がリード要求の場合、メモリコントローラ２２は、インタフェース回路２３を介してコマンドＣＭＤ（ここでは、リードコマンド）及びアドレスをメモリ装置１２に供給する。メモリ装置１２は、リードコマンドに応答し、アドレスに応じた領域からデータを読み出す。メモリ装置１２は、所定レベルのデータストローブ信号ＤＱＳ（プリアンブル）を所定期間（例えば、クロック信号ＣＫの１サイクル分）出力した後、クロック信号ＣＫの周期に応じたパルス状のデータストローブ信号ＤＱＳを出力する。そして、メモリ装置１２は、データストローブ信号ＤＱＳの遷移タイミングに同期して、読み出したデータＤＱを出力する。そして、メモリ装置１２は、データＤＱの送出後、所定レベルのデータストローブ信号ＤＱＳ（ポストアンブル）を所定期間出力する。インタフェース回路２３は、データストローブ信号ＤＱＳに基づいて、データＤＱを受け取り期間に応じた内部ストローブ信号ＩＤＱＳとデータＩＤＱを出力する。メモリコントローラ２２は、内部ストローブ信号ＩＤＱＳに基づいてデータＩＤＱを受け取る。
【００１６】
また、メモリコントローラ２２は、トレーニングイネーブル信号（以下、単にイネーブル信号という）ＴＥＮを所定のタイミングでインタフェース回路２３に出力する。所定のタイミングは、例えば制御装置１１の起動時や、制御装置１１の動作中において、コア回路２１がメモリ装置１２にアクセスしないタイミングである。インタフェース回路２３は、イネーブル信号ＴＥＮに応答して、データ列ＤＱを取り込むタイミングを較正（調整）するトレーニングを実行する。
【００１７】
インタフェース回路２３は、マスク信号生成回路３１とトレーニング回路３２を有している。
マスク信号生成回路３１は、不要な内部ストローブ信号ＩＤＱＳを出力しないためにＤＱＳマスク信号ＤＱＳＭを生成する。メモリコントローラ２２は、内部ストローブ信号ＩＤＱＳに基づいてデータＩＤＱを受け取る。従って、不要な内部ストローブ信号ＩＤＱＳは、誤ったデータＩＤＱを受け取る要因となる。データＩＤＱの受け取りに必要な期間は、データストローブ信号ＤＱＳにおいてプリアンブルからポストアンブルまでの期間である。マスク信号生成回路３１は、この期間に応じたＤＱＳマスク信号を生成する。
【００１８】
ＤＱＳマスク信号ＤＱＳＭのタイミングは、メモリ装置１２から出力されるデータストローブ信号ＤＱＳ及び反転データストローブ信号ｘＤＱＳの到達に応じて設定される。メモリ装置１２は、制御装置１１から出力されるクロック信号ＣＫ，ＸＣＫに基づいて動作し、クロック信号ＣＫの到達から所定の期間にデータストローブ信号ＤＱＳ，ｘＤＱＳを出力する。マスク信号生成回路３１は、メモリ装置１２から出力されるデータストローブ信号ＤＱＳ，ｘＤＱＳの到達に応じたタイミングでＤＱＳマスク信号ＤＱＳＭを生成する。データストローブ信号ＤＱＳは第１ストローブ信号の一例、反転データストローブ信号ｘＤＱＳは第２ストローブ信号の一例である。
【００１９】
インタフェース回路２３は、ＤＱＳマスク信号に基づいて、データストローブ信号ＤＱＳに応じた内部ストローブ信号ＩＤＱＳを出力する。具体的には、ＤＱＳマスク信号がＬレベル（非活性）のときにＬレベルの内部ストローブ信号ＩＤＱＳがメモリコントローラ２２に出力されえる。そして、ＤＱＳマスク信号ＤＱＳＭがＨレベル（活性）のときにデータストローブ信号ＤＱＳのレベルと等しいレベルの内部ストローブ信号ＩＤＱＳがメモリコントローラ２２に出力される。
【００２０】
トレーニング回路３２は、メモリコントローラ２２からのイネーブル信号ＴＥＮに応じてトレーニングを実行する。トレーニング回路３２は、メモリ装置１２から入力されるデータストローブ信号ＤＱＳの第１電位（低電位）から第１電位よりも高い第２電位（高電位）への遷移タイミングに応じて、ＤＱＳマスク信号ＤＱＳＭの活性化タイミングを調整する。具体的には、トレーニング回路３２は、ＤＱＳマスク信号ＤＱＳＭをスイープさせ、ＤＱＳマスク信号ＤＱＳＭとデータストローブ信号ＤＱＳに基づいて、データストローブ信号ＤＱＳの遷移（プリアンブル後の立ち上がりエッジ）を検出する。そして、トレーニング回路３２は、データストローブ信号ＤＱＳのプリアンブル期間にＤＱＳマスク信号ＤＱＳＭを活性化するように、マスク信号生成回路３１を設定する。このようなＤＱＳマスク信号ＤＱＳＭにより、ハイインピーダンス状態（Ｈｉ−Ｚ状態）のデータストローブ信号ＤＱＳに基づく内部ストローブ信号ＩＤＱＳがメモリコントローラ２２に対して出力されることが抑制される。
【００２１】
図２に示すように、インタフェース回路２３は、マスク信号生成回路３１、トレーニング回路３２、バッファ回路３３，３４、終端抵抗制御回路３５、終端回路３６、入力バッファ３７、アンド回路３８を有している。
【００２２】
バッファ回路３３は、メモリコントローラ２２から出力される内部クロック信号ＣＬＫに応じたクロック信号ＣＫＩを出力する。
バッファ回路３４は、差動出力バッファであり、クロック信号ＣＫＩに基づいて相補なクロック信号ＣＫ，ＸＣＫを出力する。
【００２３】
マスク信号生成回路３１は、レイテンシ調整回路４１，タイミング調整回路４２，レジスタ４３を有している。
レイテンシ調整回路４１は、バッファ回路３４と入力バッファ３７の遅延に応じた時間、クロック信号ＣＫＩを遅延した遅延クロック信号ＣＫＤを出力する。
【００２４】
タイミング調整回路４２は、遅延クロック信号ＣＫＤに基づいて動作し、レジスタ４３に設定された調整情報に応じたタイミングのＤＱＳマスク信号ＤＱＳＭを出力する。調整情報は、内部ストローブ信号ＤＱＳｉのプリアンブル期間に対応し、トレーニング回路３２によるトレーニング結果に応じて設定されている。例えば、調整情報は、クロック信号ＣＫ，ＸＣＫの伝送遅延、データストローブ信号ＤＱＳ，ｘＤＱＳの伝送遅延、メモリ装置１２の内部遅延を含む。
【００２５】
タイミング調整回路４２は、調整情報に応じたタイミングでＨレベルのＤＱＳマスク信号ＤＱＳＭを出力する。タイミング調整回路４２は、内部ストローブ信号ＤＱＳｉのポストアンブル期間に応じたタイミングでＬレベルのＤＱＳマスク信号ＤＱＳＭを出力する。メモリ装置１２は、クロック信号ＣＫ，ＸＣＫに基づいてリードデータを出力した後、ポストアンブル、つまり所定期間Ｌレベルのデータストローブ信号ＤＱＳ（Ｈレベルの反転データストローブ信号ｘＤＱＳ）を出力する。例えば、タイミング調整回路４２は、レイテンシ調整回路４１から出力される遅延クロック信号ＣＫＤをカウントしたカウント値と、リードデータのバースト数に応じたタイミングでＬレベルのＤＱＳマスク信号ＤＱＳＭを出力する。
【００２６】
終端抵抗制御回路３５は、レジスタ３５ａ，３５ｂを含む。レジスタ３５ａには、第１の設定コードが格納される。レジスタ３５ｂには、第２の設定コードが格納される。第１の制御コード及び第２の制御コードは、終端回路３６に応じた複数ビットのコードである。終端抵抗制御回路３５は、イネーブル信号ＴＥＮに応じて、レジスタ３５ａ，３５ｂに格納された設定コードに応じた制御コードを出力する。例えば、終端抵抗制御回路３５は、第１のレベル（例えば、Ｌレベル）のイネーブル信号ＴＥＮに応答してレジスタ３５ａに格納された第１の設定コードに基づく制御コードを出力する。また、終端抵抗制御回路３５は、第２のレベル（例えば、Ｈレベル）のイネーブル信号ＴＥＮに応答してレジスタ３５ｂに格納された第２の設定コードに基づく制御コードを出力する。終端抵抗制御回路３５は調整部の一例である。
【００２７】
終端回路３６は、伝送路Ｌ１と高電位電圧ＶＤＤを供給する配線（以下、電源配線ＶＤＤ）との間に接続される終端抵抗ＲＴ１ａと、伝送路Ｌ１と低電位電圧ＶＳＳを供給する配線（以下、電源配線ＶＳＳ）との間に接続される終端抵抗ＲＴ１ｂを含む。また、終端回路３６は、伝送路Ｌ２と高電位側の電源配線ＶＤＤとの間に接続される終端抵抗ＲＴ２ａと、伝送路Ｌ２と低電位側の電源配線ＶＳＳとの間に接続される終端抵抗ＲＴ２ｂを含む。終端抵抗ＲＴ１ａ，ＲＴ１ｂは、それぞれの抵抗値が変更可能である。同様に、終端抵抗ＲＴ１ａ，ＲＴ２ｂは、それぞれの抵抗値が変更可能である。終端回路３６は、終端制御信号ＳＯＤＴに基づいて活性化又は非活性化する。活性化した終端回路３６は、終端抵抗制御回路３５から出力される制御コードに応じた抵抗値にて伝送路Ｌ１，Ｌ２を終端する。そして、非活性化した終端回路３６は、伝送路Ｌ１，Ｌ２を終端しない。伝送路Ｌ１は第１伝送路の一例、伝送路Ｌ２は第２伝送路の一例である。
【００２８】
入力バッファ３７は、伝送路Ｌ１，Ｌ２におけるデータストローブ信号ＤＱＳ，ｘＤＱＳのレベルに応じたレベルの内部ストローブ信号ＤＱＳｉを出力する。入力バッファ３７は検出部の一例である。データストローブ信号ＤＱＳ，ｘＤＱＳは受信信号の一例である。入力バッファ３７の非反転入力端子は伝送路Ｌ１に接続され、反転入力端子は伝送路Ｌ２に接続されている。入力バッファ３７は、伝送路Ｌ１，Ｌ２を介してメモリ装置１２から供給されるデータストローブ信号ＤＱＳ，ｘＤＱＳの電圧差に基づいて、内部ストローブ信号ＤＱＳｉを出力する。入力バッファ３７は検出部の一例である。
【００２９】
例えば、データストローブ信号ＤＱＳ，ｘＤＱＳを差動と認識する電圧を差動認識電圧とする。入力バッファ３７は、データストローブ信号ＤＱＳが反転データストローブ信号ｘＤＱＳより低く、データストローブ信号ＤＱＳ，ｘＤＱＳの差電圧ΔＶ（＝反転データストローブ信号ｘＤＱＳの電圧値ＶxDQS−データストローブ信号ＤＱＳの電圧値ＶDQS ）が差動認識電圧以上のとき、低電位電圧ＶＳＳレベル（Ｌレベル）の内部ストローブ信号ＤＱＳｉを出力する。
【００３０】
アンド回路３８は、ＤＱＳマスク信号ＤＱＳＭと内部ストローブ信号ＤＱＳｉに基づいて、両信号を論理積演算した結果に応じた内部ストローブ信号ＩＤＱＳを出力する。例えば、アンド回路３８は、ＬレベルのＤＱＳマスク信号ＤＱＳＭに基づいて、Ｌレベルの内部ストローブ信号ＩＤＱＳを出力する。そして、アンド回路３８は、ＨレベルのＤＱＳマスク信号ＤＱＳＭに基づいて、内部ストローブ信号ＤＱＳｉのレベルと等しいレベルの内部ストローブ信号ＩＤＱＳを出力する。つまり、アンド回路３８は、ＤＱＳマスク信号ＤＱＳＭに応じて内部ストローブ信号ＤＱＳｉを通過または遮断する。アンド回路３８はゲート回路の一例である。
【００３１】
トレーニング回路３２は、例えばＨレベルのイネーブル信号ＴＥＮに応答して活性化し、Ｌレベルのイネーブル信号ＴＥＮに応答して非活性化する。活性化したトレーニング回路３２は、ＤＱＳマスク信号ＤＱＳＭのトレーニング動作を行う。例えば、トレーニング回路３２は、タイミング調整回路４２を制御し、ＤＱＳマスク信号ＤＱＳＭをスイープさせる。そして、トレーニング回路３２は、ＤＱＳマスク信号ＤＱＳＭと内部ストローブ信号ＤＱＳｉに基づいて、ＤＱＳマスク信号ＤＱＳＭに対する調整情報をレジスタ４３に設定する。
【００３２】
レジスタ４３は、設定された調整情報に応じた制御コードを出力する。タイミング調整回路４２は、レジスタ４３から出力される制御コードに応じたタイミングで、ＨレベルのＤＱＳマスク信号ＤＱＳＭを出力する。
【００３３】
図３に示すように、終端回路３６のインバータ回路５１は、終端制御信号ＳＯＤＴを論理反転した終端制御信号ｘＳＯＤＴを出力する。終端制御信号ＳＯＤＴは終端抵抗ＲＴ１ｂ，ＲＴ２ｂに供給され、終端制御信号ｘＳＯＤＴは終端抵抗ＲＴ１ａ，ＲＴ２ａに供給される。
【００３４】
終端抵抗ＲＴ１ａは、抵抗Ｒ００〜Ｒ０３、トランジスタＴ００〜Ｔ０３、オア回路６１〜６４を有している。トランジスタＴ００〜Ｔ０３は、例えばＰチャネルＭＯＳトランジスタである。オア回路６１〜６４の第１端子には制御信号ＳＰ０〜ＳＰ３がそれぞれ供給され、第２端子には共通に終端制御信号ｘＳＯＤＴが供給される。オア回路６１〜６４の出力端子はトランジスタＴ００〜Ｔ０３のゲート端子に接続されている。トランジスタＴ００〜Ｔ０３のソース端子は電源配線ＶＤＤに接続され、ドレイン端子は抵抗Ｒ００〜Ｒ０３の第１端子に接続されている。抵抗Ｒ００〜Ｒ０３の第２端子は伝送路Ｌ１に接続されている。
【００３５】
オア回路６１〜６４は、Ｈレベルの終端制御信号ｘＳＯＤＴに応答してＨレベルの信号を出力する。トランジスタＴ００〜Ｔ０３は、オア回路６１〜６４から出力されるＨレベルの信号に応答してオフする。オア回路６１は、Ｌレベルの終端制御信号ｘＳＯＤＴに応答して、制御信号ＳＰ０と等しいレベルの信号を出力する。トランジスタＴ００は、オア回路６１の出力信号レベルに応じてオン・オフする。同様に、オア回路６２〜６４は、Ｌレベルの終端制御信号ｘＳＯＤＴに応答して、制御信号ＳＰ１〜ＳＰ３と等しいレベルの信号を出力する。トランジスタＴ００〜Ｔ０３は、オア回路６１〜６３の出力信号レベルに応じてオン・オフする。
【００３６】
例えば、制御信号ＳＰ０〜ＳＰ２をＬレベル、制御信号ＳＰ３をＨレベルとする。オア回路６１〜６２はＬレベルの信号を出力し、オア回路６３はＨレベルの信号を出力する。従って、トランジスタＴ００〜Ｔ０２はオンし、トランジスタＴ０３はオフする。伝送路Ｌ１は、オンしたトランジスタＴ００〜Ｔ０２と抵抗Ｒ００〜Ｒ０２により高電位電圧ＶＤＤにプルアップされる。従って、終端抵抗ＲＴ１ａの抵抗値は、オンしたトランジスタＴ００〜Ｔ０２と抵抗Ｒ００〜Ｒ０２の抵抗値を合成した値となる。つまり、終端抵抗ＲＴ１ａは、制御信号ＳＰ０〜ＳＰ３に応じた抵抗値により、伝送路Ｌ１をプルアップする。
【００３７】
終端抵抗ＲＴ１ｂは、抵抗Ｒ１０〜Ｒ１３、トランジスタＴ１０〜Ｔ１３、アンド回路７１〜７４を有している。トランジスタＴ１０〜Ｔ１３は、例えばＮチャネルＭＯＳトランジスタである。アンド回路７１〜７４の第１端子には制御信号ＳＮ０〜ＳＮ３がそれぞれ供給され、第２端子には共通に終端制御信号ＳＯＤＴが供給される。アンド回路７１〜７４の出力端子はトランジスタＴ１０〜Ｔ１３のゲート端子に接続されている。トランジスタＴ１０〜Ｔ１３のソース端子は電源配線ＶＤＤに接続され、ドレイン端子は抵抗Ｒ１０〜Ｒ１３の第１端子に接続されている。抵抗Ｒ１０〜Ｒ１３の第２端子は伝送路Ｌ１に接続されている。
【００３８】
アンド回路７１〜７４は、Ｌレベルの終端制御信号ＳＯＤＴに応答してＬレベルの信号を出力する。トランジスタＴ１０〜Ｔ１３は、アンド回路７１〜７４から出力されるＬレベルの信号に応答してオフする。アンド回路７１〜７４は、Ｈレベルの終端制御信号ＳＯＤＴに応答して、制御信号ＳＮ０〜ＳＮ３と等しいレベルの信号を出力する。トランジスタＴ１０〜Ｔ１３は、アンド回路７１〜７４の出力信号レベルに応じてオン・オフする。
【００３９】
例えば、制御信号ＳＮ０〜ＳＮ２をＨレベル、制御信号ＳＮ３をＬレベルとする。アンド回路７１〜７３はＨレベルの信号を出力し、アンド回路７４はＬレベルの信号を出力する。従って、トランジスタＴ１０〜Ｔ１２はオンし、トランジスタＴ１３はオフする。伝送路Ｌ１は、オンしたトランジスタＴ１０〜Ｔ１２と抵抗Ｒ１０〜Ｒ１２により低電位電圧ＶＳＳにプルダウンされる。従って、終端抵抗ＲＴ１ｂの抵抗値は、オンしたトランジスタＴ１０〜Ｔ１２と抵抗Ｒ１０〜Ｒ１２の抵抗値を合成した値となる。つまり、終端抵抗ＲＴ１ｂは、制御信号ＳＮ０〜ＳＮ３に応じた抵抗値により、伝送路Ｌ１をプルダウンする。
【００４０】
上記したように、終端制御信号ＳＯＤＴがＨレベル（終端制御信号ｘＳＯＤＴがＬレベル）のとき、伝送路Ｌ１は、終端抵抗ＲＴ１ａによりプルアップされ、終端抵抗ＲＴ１ｂによりプルダウンされる。従って、伝送路Ｌ１の電位は、終端抵抗ＲＴ１ａの抵抗値と終端抵抗ＲＴ１ｂの抵抗値の比に応じた値となる。
【００４１】
終端抵抗ＲＴ２ａは、終端抵抗ＲＴ１ａと同様に、抵抗Ｒ２０〜Ｒ２３、トランジスタＴ２０〜Ｔ２３、オア回路６５〜６８を有している。トランジスタＴ２０〜Ｔ２３は、例えばＰチャネルＭＯＳトランジスタである。オア回路６５〜６８の第１端子には制御信号ｘＳＰ０〜ｘＳＰ３がそれぞれ供給され、第２端子には共通に終端制御信号ｘＳＯＤＴが供給される。オア回路６５〜６８の出力端子はトランジスタＴ２０〜Ｔ２３のゲート端子に接続されている。トランジスタＴ２０〜Ｔ２３のソース端子は電源配線ＶＤＤに接続され、ドレイン端子は抵抗Ｒ２０〜Ｒ２３の第１端子に接続されている。抵抗Ｒ２０〜Ｒ２３の第２端子は伝送路Ｌ２に接続されている。
【００４２】
終端抵抗ＲＴ２ｂは、終端抵抗ＲＴ１ｂと同様に、抵抗Ｒ３０〜Ｒ３３、トランジスタＴ３０〜Ｔ３３、アンド回路７５〜７８を有している。トランジスタＴ３０〜Ｔ３３は、例えばＮチャネルＭＯＳトランジスタである。アンド回路７５〜７８の第１端子には制御信号ｘＳＮ０〜ｘＳＮ３がそれぞれ供給され、第２端子には共通に終端制御信号ＳＯＤＴが供給される。アンド回路７５〜７８の出力端子はトランジスタＴ３０〜Ｔ３３のゲート端子に接続されている。トランジスタＴ３０〜Ｔ３３のソース端子は電源配線ＶＤＤに接続され、ドレイン端子は抵抗Ｒ３０〜Ｒ３３の第１端子に接続されている。抵抗Ｒ３０〜Ｒ３３の第２端子は伝送路Ｌ２に接続されている。
【００４３】
終端抵抗ＲＴ２ａは、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの終端制御信号ｘＳＯＤＴ）に応答して、制御信号ｘＳＰ０〜ｘＳＰ３に応じた抵抗値により、伝送路Ｌ２をプルアップする。終端抵抗ＲＴ２ｂは、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの終端制御信号ｘＳＯＤＴ）に応答して、制御信号ｘＳＮ０〜ｘＳＮ３に応じた抵抗値により、伝送路Ｌ２をプルダウンする。従って、伝送路Ｌ２の電位は、終端抵抗ＲＴ２ａの抵抗値と終端抵抗ＲＴ２ｂの抵抗値の比に応じた値となる。
【００４４】
なお、オンしたトランジスタＴ００と抵抗Ｒ００の合成抵抗値と、オンしたトランジスタＴ１０と抵抗Ｒ１０の合成抵抗値は、互いに等しく設定されている。他のトランジスタＴ０１〜Ｔ３３及び抵抗Ｒ０１〜Ｒ３３についても同様である。例えば、各抵抗Ｒ００〜Ｒ０３，Ｒ１０〜Ｒ１３，Ｒ２０〜Ｒ２３，Ｒ３０〜Ｒ３３の抵抗値、各トランジスタＴ００〜Ｔ０３，Ｔ１０〜Ｔ１３，Ｔ２０〜Ｔ２３，Ｔ３０〜Ｔ３３がオンしたときの抵抗値（オン抵抗値）は、互いに同じ値に設定されている。
【００４５】
図４（ａ）に示すように、終端抵抗制御回路３５は、レジスタ３５ａ，３５ｂとセレクタ３５ｃを有している。レジスタ３５ａは、第１の制御コードに応じた制御信号ＣＰｎ，ＣＮｎ，ｘＣＰｎ，ＸＣＮｎ（ｎ＝０〜３）を出力する。レジスタ３５ｂは、第２の制御コードに応じた制御信号ＴＰｎ，ＴＮｎ，ｘＴＰｎ，ｘＴＮｎ（ｎ＝０〜３）を出力する。
【００４６】
セレクタ３５ｃは、イネーブル信号ＴＥＮに応答して、レジスタ３５ａから出力される制御信号又はレジスタ３５ｂから出力される制御信号を選択し、選択した制御信号と等しいレベルの制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（ｎ＝０〜３）を出力する。
【００４７】
図４（ｂ）に示すように、セレクタ３５ｃは、セレクタ８１〜８４を含む。
セレクタ８１は、イネーブル信号ＴＥＮに基づいて、制御信号ＣＰ０又は制御信号ＴＰ０を選択し、選択した制御信号のレベルと等しいレベルの制御信号ＳＰ０を出力する。例えば、セレクタ８１は、Ｌレベルのイネーブル信号ＴＥＮに応じて選択した制御信号ＣＰ０のレベルと等しいレベルの制御信号ＳＰ０を出力する。また、セレクタ８１は、Ｈレベルのイネーブル信号ＴＥＮに応じて選択した制御信号ＴＰ０のレベルと等しいレベルの制御信号ＳＰ０を出力する。
【００４８】
同様に、セレクタ８２は、イネーブル信号ＴＥＮに基づいて、制御信号ｘＣＰ０又は制御信号ｘＴＰ０を選択し、選択した制御信号のレベルと等しいレベルの制御信号ｘＳＰ０を出力する。また、セレクタ８３は、イネーブル信号ＴＥＮに基づいて、制御信号ＣＮ０又は制御信号ＴＮ０を選択し、選択した制御信号のレベルと等しいレベルの制御信号ＳＮ０を出力する。同様に、セレクタ８４は、イネーブル信号ＴＥＮに基づいて、制御信号ｘＣＮ０又は制御信号ｘＴＮ０を選択し、選択した制御信号のレベルと等しいレベルの制御信号ｘＳＮ０を出力する。
【００４９】
なお、制御信号ＣＰ１〜ＣＰ３，ｘＣＰ１〜ｘＣＰ３，ＣＮ１〜ＣＮ３，ｘＣＮ１〜ｘＣＮ３，ＴＰ１〜ＴＰ３，ｘＴＰ１〜ｘＴＰ３，ＴＮ１〜ＴＮ３，ｘＴＮ１〜ｘＴＮ３，ＳＰ１〜ＳＰ３，ｘＳＰ１〜ｘＳＰ３，ＳＮ１〜ＳＮ３，ｘＳＮ１〜ｘＳＮ３については、図４（ｂ）と同様であるため、図面及び説明を省略する。
【００５０】
図５（ａ）〜（ｃ）は、終端制御信号ＳＯＤＴ（ｘＳＯＤＴ）、制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（Ｎ＝０〜３）に基づく終端回路３６（終端抵抗ＲＴ１ａ〜ＲＴ２ｂ）の状態を示す。
【００５１】
図５（ａ）は、Ｌレベルの終端制御信号ＳＯＤＴ（Ｈレベルの終端制御信号ｘＳＯＤＴ）に基づく終端回路３６の状態を示す。図３に示すトランジスタＴ００〜Ｔ０３，Ｔ２０〜Ｔ２３は、Ｌレベルの終端制御信号ＳＯＤＴに基づいてオフし、トランジスタＴ１０〜Ｔ１３，Ｔ３０〜Ｔ３３は、Ｈレベルの終端制御信号ｘＳＯＤＴに基づいてオフする。従って、図５（ａ）の上段に示すように、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値は、無限大（∞［Ω］）となり、伝送路Ｌ１を終端しない。同様に、図５（ａ）の下段に示すように、終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値は、無限大（∞［Ω］）となり、伝送路Ｌ２を終端しない。
【００５２】
図５（ｂ）は、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの終端制御信号ｘＳＯＤＴ）と、第１の設定コード（制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（Ｎ＝０〜３））に基づく終端回路３６（終端抵抗ＲＴ１ａ〜ＲＴ２ｂ）の状態を示す。
【００５３】
図３に示す終端抵抗ＲＴ１ａ〜ＲＴ２ｂにおいて、互いに同数（例えば３つ）のトランジスタが制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（Ｎ＝０〜３）に基づいてオンする。従って、図５（ｂ）の上段に示すように、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値は、互いに等しい値（Ｒ１）となり、伝送路Ｌ１のレベルを、高電位電圧ＶＤＤと低電位電圧ＶＳＳの中間レベルとする。同様に、図５（ｂ）の下段に示すように、終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値は、互いに等しい値（Ｒ１）となり、伝送路Ｌ２のレベルを、高電位電圧ＶＤＤと低電位電圧ＶＳＳの中間レベルとする。抵抗値Ｒ１は第１の抵抗値の一例である。
【００５４】
終端抵抗ＲＴ１ａ〜ＲＴ２ｂの抵抗値（Ｒ１）は、図２に示すレジスタ３５ａに設定された第１の設定コードに基づく。この第１の設定コードは、伝送路Ｌ１，Ｌ２の特性インピーダンスに応じて設定される。例えば、第１の設定コードは、終端抵抗ＲＴ１ａ〜ＲＴ２ｂの抵抗値を、伝送路Ｌ１，Ｌ２の特性インピーダンスと等しくするように設定される。これにより、図１に示すメモリ装置１２に対するリード動作において、信号の反射を抑え、信号品質を向上し、高速なデータ転送を可能とする。
【００５５】
図５（ｃ）は、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの終端制御信号ｘＳＯＤＴ）と、第２の設定コード（制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（Ｎ＝０〜３））に基づく終端回路３６（終端抵抗ＲＴ１ａ〜ＲＴ２ｂ）の状態を示す。図３に示す終端抵抗ＲＴ１ａ，ＲＴ１ｂにおいて、制御信号ＳＰｎ，ＳＮｎ（Ｎ＝０〜３）に応じた数のトランジスタがオンする。従って、図５（ｃ）の上段に示すように、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値は、それぞれＲ２ａ，Ｒ２ｂとなり、伝送路Ｌ１のレベルを、それぞれの抵抗値Ｒ２ａ，Ｒ２ｂの比に応じたレベルとする。図３に示す終端抵抗ＲＴ２ａ，ＲＴ２ｂにおいて、制御信号ｘＳＰｎ，ｘＳＮｎ（Ｎ＝０〜３）に応じた数のトランジスタがオンする。従って、図５（ｃ）の下段に示すように、終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値は、それぞれＲ２ｂ，Ｒ２ａとなり、伝送路Ｌ２のレベルを、それぞれの抵抗値Ｒ２ｂ，Ｒ２ａの比に応じたレベルとする。抵抗値Ｒ２ａ，Ｒ２ｂは第２の抵抗値の一例である。
【００５６】
終端抵抗ＲＴ１ａ〜ＲＴ２ｂの抵抗値（Ｒ２ａ，Ｒ２ｂ）は、図２に示すレジスタ３５ｂに設定された第２の設定コードに基づく。
第２の設定コードは、伝送路Ｌ１，Ｌ１の特性インピーダンスに対応する抵抗値の終端抵抗ＲＴ１ａ〜ＲＴ２ｂにより終端するとともに、伝送路Ｌ１，Ｌ２の電位を電源電圧範囲の中央値から所定方向にオフセットするよう設定される。例えば、データストローブ信号ＤＱＳが伝達される伝送路Ｌ１の電位を低電位電圧ＶＳＳ側にオフセットし、反転データストローブ信号ｘＤＱＳが伝達される伝送路Ｌ２の電位を高電位電圧ＶＤＤ側にオフセットするように設定される。
【００５７】
オフセットされた伝送路Ｌ１，Ｌ２の電位と電源電圧範囲の中央値との差（オフセット量）は、データストローブ信号ＤＱＳ，ｘＤＱＳの差動認識電圧に応じて設定される。入力バッファ３７は、両入力端子に供給される信号のレベル（電位）、つまり伝送路Ｌ１，Ｌ２の電位差に応じて、Ｈレベル又はＬレベルの内部ストローブ信号ＤＱＳｉを出力する。
【００５８】
例えば、高電位電圧ＶＤＤを１．５［Ｖ］、低電位電圧ＶＳＳを０［Ｖ］、中間電圧ＶＲＥＦを０．７５［Ｖ］とする。また、データストローブ信号ＤＱＳ，ｘＤＱＳを差動と認識する電圧（差動認識電圧）は、０．２［Ｖ］である。入力バッファ３７は、伝送路Ｌ１の電位が伝送路Ｌ２の電位より低く、それらの差電圧が差動認識電圧以上のとき、低電位電圧ＶＳＳレベル（Ｌレベル）の内部ストローブ信号ＤＱＳｉを出力する。
【００５９】
このため、第２の設定コードは、伝送路Ｌ１の電位を、中間電圧ＶＲＥＦから差動認識電圧の１／２低い電圧（ＶＲＥＦ−０．１［Ｖ］）にオフセットし、伝送路Ｌ２の電位を、中間電圧ＶＲＥＦから差動認識電圧の１／２高い電圧（ＶＲＥＦ＋０．１［Ｖ］）にオフセットするように設定される。
【００６０】
次に、上記システムの作用を説明する。
先ず、上記のシステムにおけるリード動作の概略を説明する。
図６に示すように、クロック信号ＣＫＩに基づいてクロック信号ＣＫが生成される。例えば、図６に示す時刻ｔ０において、図２に示すメモリコントローラ２２からリードコマンドが発行される。図２に示すメモリ装置１２は、クロック信号ＣＫに基づいて時刻ｔ１にリードコマンドを受け取る。
【００６１】
次に、図２に示すメモリコントローラ２２は、メモリ装置１２のリード動作（例えば、リードレイテンシ）に応じたタイミングで、Ｈレベルの終端制御信号ＳＯＤＴを出力する。このとき、イネーブル信号ＴＥＮはＬレベルである。従って、終端抵抗制御回路３５は、第１の設定コードに応じた制御信号を出力する。終端回路３６は伝送路Ｌ１，Ｌ２を第１の設定コードに応じた抵抗値の終端抵抗ＲＴ１ａ〜ＲＴ２ｂにより終端する。このとき、データストローブ信号ＤＱＳのレベルは、終端抵抗ＲＴ１ａ〜ＲＴ２ｂの抵抗値（図５（ｂ）に示す抵抗値Ｒ１）により、中間電位となる。
【００６２】
図２に示すメモリ装置１２は、リードコマンドに応答して動作し、図６に示すように、プリアンブル期間、Ｌレベルのデータストローブ信号ＤＱＳを出力した後、クロック信号ＣＫに応じたタイミングでデータストローブ信号ＤＱＳをパルス状に遷移させる。図２に示す入力バッファ３７は、データストローブ信号ＤＱＳに基づいて内部ストローブ信号ＤＱＳｉを出力する。Ｌレベル（低電位電圧ＶＳＳレベル）は第１の電位の一例、Ｈレベル（高電位電圧ＶＤＤレベル）は第２の電位の一例である。
【００６３】
図２に示すマスク信号生成回路３１は、リードコマンドが発行されたタイミング（時刻ｔ０）に基づいて、所定のタイミングでＨレベルのＤＱＳマスク信号ＤＱＳＭを出力する。これにより、ＤＱＳマスク信号ＤＱＳＭがＬレベルの間、Ｌレベルの内部ストローブ信号ＩＤＱＳが生成される。そして、内部ストローブ信号ＩＤＱＳは、プリアンブル期間以後の内部ストローブ信号ＤＱＳｉと等しいレベルとなる。
【００６４】
次に、リード動作時における終端回路の動作を説明する。
図７は、第１の設定コードに応じて出力される制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（ｎ＝０〜３）の一例を示す。図７において、括弧内の文字「Ｈ」「Ｌ」は、制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（ｎ＝０〜３）の論理レベルの一例を示す。そして、等号の右側に記載した文字「ｏｎ」「ｏｆｆ」は、図３に示す制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（ｎ＝０〜３）により制御されるトランジスタＴ００〜Ｔ３３の状態を示す。
【００６５】
例えば、リード動作において、第１の設定コードに従ってＬレベルの制御信号ＳＰ０〜ＳＰ２、Ｈレベルの制御信号ＳＰ３が図２に示す終端抵抗制御回路３５から出力される。また、Ｈレベルの制御信号ＳＮ０〜ＳＮ２、Ｌレベルの制御信号ＳＮ３、Ｌレベルの制御信号ｘＳＰ０〜ｘＳＰ２、Ｈレベルの制御信号ｘＳＰ３、Ｈレベルの制御信号ｘＳＮ０〜ｘＳＮ２、Ｌレベルの制御信号ｘＳＮ３が図２に示す終端抵抗制御回路３５から出力される。
【００６６】
図２に示すメモリ装置１２は、データストローブ信号ＤＱＳ，ｘＤＱＳを出力するドライバ回路（図示略）の出力端子をハイインピーダンス（Ｈｉ−Ｚ）（図７の上端のデータストローブ信号ＤＱＳ，ｘＤＱＳ）とする。
【００６７】
図２に示すメモリコントローラ２２は、メモリ装置１２の動作に応じたタイミング（時刻ｔ１０）において、Ｈレベルの終端制御信号ＳＯＤＴを出力する。この終端制御信号ＳＯＤＴにより、終端制御信号ｘＳＯＤＴがＬレベルとなる。
【００６８】
このとき、図３に示す終端回路３６において、制御信号ＳＰ０〜ＳＰ３に基づいて、トランジスタＴ００〜Ｔ０２がオンする。従って、終端抵抗ＲＴ１ａの抵抗値は、トランジスタＴ００〜Ｔ０２と抵抗Ｒ００〜Ｒ０２の抵抗値を合成した値となる。また、制御信号ＳＮ０〜ＳＮ３に基づいて、トランジスタＴ１０〜Ｔ１２がオンする。従って、終端抵抗ＲＴ１ｂの抵抗値は、トランジスタＴ１０〜Ｔ１２と抵抗Ｒ１０〜Ｒ１２の抵抗値を合成した値となる。
【００６９】
従って、図２に示す終端回路３６は、終端制御信号ＳＯＤＴ，ｘＳＯＤＴに応答して伝送路Ｌ１を終端する。そして、データストローブ信号ＤＱＳ（図７の下端に示す）は、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値（図５（ｂ）に示す抵抗値Ｒ１）により、中間電位となる。同様に、図２に示す終端回路３６は、終端制御信号ＳＯＤＴ，ｘＳＯＤＴに応答して伝送路Ｌ２を終端する。そして、反転データストローブ信号ｘＤＱＳ（図７の下端に示す）は、終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値（図５（ｂ）に示す抵抗値Ｒ１）により、中間電位となる。
【００７０】
次に、図２に示すメモリ装置１２が図７の上端に示すように、時刻ｔ１１においてＬレベルのデータストローブ信号ＤＱＳとＨレベルの反転データストローブ信号ｘＤＱＳを出力すると、それらの信号に応じて、制御装置１１側のデータストローブ信号ＤＱＳ，ｘＤＱＳ（図７の下端に示す）は、Ｌレベル，Ｈレベルとなる。
【００７１】
次に、図２に示すメモリ装置１２は、図７の上端に示すように、パルス状のデータストローブ信号ＤＱＳと反転データストローブ信号ｘＤＱＳを出力する。これらの信号に応じて、制御装置１１側のデータストローブ信号ＤＱＳ，ｘＤＱＳ（図７の下端に示す）は、パルス状に遷移する。そして、このデータストローブ信号ＤＱＳがＨレベルとなるタイミングまでの期間（時刻ｔ１１から時刻ｔ１２までの期間）が、プリアンブル期間ｔＲＰＲＥである。
【００７２】
次に、トレーニング動作時における終端回路の動作を説明する。
図８は、第２の設定コードに応じて出力される制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（ｎ＝０〜３）の一例を示す。図８において、括弧内の文字「Ｈ」「Ｌ」は、制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（ｎ＝０〜３）の論理レベルの一例を示す。そして、等号の右側に記載した文字「ｏｎ」「ｏｆｆ」は、図３に示す制御信号ＳＰｎ，ＳＮｎ，ｘＳＰｎ，ｘＳＮｎ（ｎ＝０〜３）により制御されるトランジスタＴ００〜Ｔ３３の状態を示す。
【００７３】
トレーニング動作において、Ｌレベルの制御信号ＳＰ０，ＳＰ１と、Ｈレベルの制御信号ＳＰ２，ＳＰ３が、図２に示す終端抵抗制御回路３５から出力される。また、Ｈレベルの制御信号ＳＮ０〜ＳＮ３が、図２に示す終端抵抗制御回路３５から出力される。また、Ｌレベルの制御信号ｘＳＰ０〜ｘＳＰ３、Ｈレベルの制御信号ｘＳＮ０，ｘＳＮ１、Ｌレベルの制御信号ｘＳＮ２，ｘＳＮ３が、図２に示す終端抵抗制御回路３５から出力される。
【００７４】
図２に示すメモリ装置１２は、データストローブ信号ＤＱＳ，ｘＤＱＳを出力するドライバ回路（図示略）の出力端子をハイインピーダンス（Ｈｉ−Ｚ）（図７の上端のデータストローブ信号ＤＱＳ，ｘＤＱＳ）とする。
【００７５】
図２に示すメモリコントローラ２２は、所定のタイミング（時刻ｔ２０）において、Ｈレベルの終端制御信号ＳＯＤＴを出力する。この終端制御信号ＳＯＤＴにより、終端制御信号ｘＳＯＤＴがＬレベルとなる。図８に示すように、Ｈレベルの終端制御信号ＳＯＤＴを出力するタイミング（時刻ｔ２０）は、メモリ装置１２の動作に応じたタイミング（事項ｔ１０）より早いタイミングである。
【００７６】
このとき、図３に示す終端回路３６において、制御信号ＳＰ０〜ＳＰ３に基づいて、トランジスタＴ００，Ｔ０１がオンし、トランジスタＴ０２，Ｔ０３がオフする。従って、終端抵抗ＲＴ１ａの抵抗値は、トランジスタＴ００，Ｔ０１と抵抗Ｒ００，Ｒ０１の抵抗値を合成した値となる。また、制御信号ＳＮ０〜ＳＮ３に基づいて、トランジスタＴ１０〜Ｔ１３がオンする。従って、終端抵抗ＲＴ１ｂの抵抗値は、トランジスタＴ００，Ｔ０１と抵抗Ｒ００，Ｒ０１の抵抗値を合成した値となる。従って、終端抵抗ＲＴ１ａの抵抗値は、終端抵抗ＲＴ１ｂの抵抗値より大きくなる。これにより、制御装置１１側のデータストローブ信号ＤＱＳの電位を低電位電圧ＶＳＳ側にオフセットする。
【００７７】
同様に、終端抵抗ＲＴ２ａの抵抗値は、トランジスタＴ２０〜Ｔ２３と抵抗Ｒ２０〜Ｒ２３の抵抗値を合成した値となる。また、終端抵抗ＲＴ２ｂの抵抗値は、トランジスタＴ３０，Ｔ３１と抵抗Ｒ３０，Ｒ３１の抵抗値を合成した値となる。従って、終端抵抗ＲＴ２ａの抵抗値は、終端抵抗ＲＴ２ｂの抵抗値より小さくなる。これにより、制御装置１１側の反転データストローブ信号ｘＤＱＳの電位を高電位電圧ＶＤＤ側にオフセットする。
【００７８】
次に、図２に示すメモリ装置１２が図８の上端に示すように、時刻ｔ２１においてＬレベルのデータストローブ信号ＤＱＳとＨレベルの反転データストローブ信号ｘＤＱＳを出力すると、それらの信号に応じて、制御装置１１側のデータストローブ信号ＤＱＳ，ｘＤＱＳ（図８の下端に示す）は、Ｌレベル，Ｈレベルとなる。この時刻ｔ２１は、リード動作においてメモリ装置１２がＬレベルのデータストローブ信号ＤＱＳを出力するタイミング（時刻ｔ１１）と等しい。
【００７９】
次に、図２に示すメモリ装置１２は、図８の上端に示すように、時刻ｔ２２から、パルス状のデータストローブ信号ＤＱＳと反転データストローブ信号ｘＤＱＳを出力する。これらの信号に応じて、制御装置１１側のデータストローブ信号ＤＱＳ，ｘＤＱＳ（図８の下端に示す）は、パルス状に遷移する。このパルス状のデータストローブ信号ＤＱＳの出力を開始するタイミング（時刻ｔ２２）は、リード動作においてパルス状のデータストローブ信号の出力を開始するタイミング（時刻ｔ１２）と等しい。
【００８０】
図９（ａ）は、リード動作時のデータストローブ信号ＤＱＳ，ｘＤＱＳを示す。図９（ｂ）は、トレーニング動作時のデータストローブ信号ＤＱＳ，ｘＤＱＳと、データストローブ信号ＤＱＳ，ｘＤＱＳにより生成される内部ストローブ信号ＤＱＳｉを示す。
【００８１】
図２に示す入力バッファ３７は、データストローブ信号ＤＱＳと反転データストローブ信号ｘＤＱＳの電圧差に応じてＨレベルまたはＬレベルの内部ストローブ信号ＤＱＳｉを出力する。両データストローブ信号ＤＱＳ，ｘＤＱＳの電圧差は、それぞれの信号に対するオフセット量に対応する。上記したように、両データストローブ信号ＤＱＳ、ｘＤＱＳのオフセット量は、入力バッファ３７の差動認識電圧に応じて設定されている。そして、データストローブ信号ＤＱＳは中央電圧から低電位電圧ＶＳＳ側にオフセットされ、反転データストローブ信号ｘＤＱＳは中央電圧から高電位電圧ＶＤＤ側にオフセットされている。従って、入力バッファ３７は、オフセットされたデータストローブ信号ＤＱＳ，ｘＤＱＳに応じてＬレベルの内部ストローブ信号ＤＱＳｉを出力する。
【００８２】
そして、図２に示す入力バッファ３７は、オフセットされたデータストローブ信号ＤＱＳ，ｘＤＱＳのクロスポイント、つまりデータストローブ信号ＤＱＳと反転データストローブ信号ｘＤＱＳが互いに交差するタイミングで内部ストローブ信号ＤＱＳｉを遷移させる。従って、入力バッファ３７は、図２に示す終端回路３６がデータストローブ信号ＤＱＳ，ｘＤＱＳをオフセットしてから、データストローブ信号ＤＱＳ，ｘＤＱＳのクロスポイントまでの間、Ｌレベルの内部ストローブ信号ＤＱＳｉを出力する。Ｌレベルの内部ストローブ信号ＤＱＳｉは、プリアンブルと判定される。従って、図８の下端に示すように、Ｈレベルの終端制御信号ＳＯＤＴが出力されるタイミング（時刻ｔ２０）から、パルス状のデータストローブ信号ＤＱＳ，ｘＤＱＳが開始されるタイミング（時刻ｔ２２）までの期間は、プリアンブル期間ｔＲＰＲＥとなる。このように、トレーニング動作において、メモリコントローラ２２が出力する終端制御信号ＳＯＤＴに基づいてプリアンブル期間ｔＲＰＲＥが設定される。
【００８３】
次に、トレーニング動作を説明する。
図１０に示すように、時刻ｔ３０において、制御装置１１側のデータストローブ信号ＤＱＳ，ｘＤＱＳは、オフセットされた電圧レベルとなり、それらに応じて内部ストローブ信号ＤＱＳｉがＬレベルとなる。なお、ハッチングを付した部分の内部ストローブ信号ＤＱＳｉは、不定レベルである。
【００８４】
ＤＱＳマスク信号ＤＱＳＭは、一点鎖線で示すタイミングから、実線で示すタイミングまで、つまり矢印で示す範囲でスイープされる。このＤＱＳマスク信号ＤＱＳＭの範囲の開始タイミングは、図１０の上部に示すメモリ装置１２側のデータストローブ信号ＤＱＳ，ｘＤＱＳにおけるプリアンブル期間の開始よりも前に設定される。メモリ装置１２の出力端子がハイインピーダンス（図１０において中間レベルにて示す）のとき、内部ストローブ信号ＤＱＳｉはＬレベルである。従って、ＤＱＳマスク信号ＤＱＳＭとＬレベルの内部ストローブ信号ＤＱＳｉに応じて生成された内部ストローブ信号ＩＤＱＳ（図２参照）がメモリコントローラ２２に出力される。このため、ハイインピーダンス状態のデータストローブ信号ＤＱＳ，ｘＤＱＳにより誤ったレベルの内部ストローブ信号ＩＤＱＳはメモリコントローラ２２に対して出力されない。
【００８５】
図２に示すメモリコントローラ２２は、内部ストローブ信号ＩＤＱＳに基づいて内部ストローブ信号ＤＱＳｉの立ち上がりタイミング（時刻ｔ３２）を判定する。この立ち上がりタイミング（時刻ｔ３２）に基づいて、リード動作におけるプリアンブル期間（時刻ｔ３１から時刻ｔ３２までの期間）を判定し、リード時におけるＤＱＳマスク信号ＤＱＳＭ（図１０の最下段）のタイミングが設定される。
【００８６】
図１に示すメモリ装置１２は、メモリデバイス（メモリモジュール）に利用される。
例えば、図１１に示すように、制御装置１００はメモリデバイス１１０と伝送路１２０を介して接続されている。メモリデバイス１１０は、複数（図１１において４個）のメモリ装置１２ａ〜１２ｄを含む。メモリ装置１２ａ〜１２ｄは、モジュール基板１１１に実装されている。モジュール基板１１１には、制御装置１００から出力されるクロック信号ＣＫを各メモリ装置１２ａ〜１２ｄに供給するための伝送路（配線）が形成されている。各メモリ装置１２ａ〜１２ｄにクロック信号ＣＫを供給する配線は、例えばデイジーチェーン接続されている。
【００８７】
クロック信号ＣＫは、メモリ装置１２ａ〜１２ｄ間の配線等による遅延を受け、互いに異なるタイミングで各メモリ装置１２ａ〜１２ｄに供給される。各メモリ装置１２ａ〜１２ｄに対するクロック信号をＣＫ０〜ＣＫ３とする。メモリ装置１２ａは、クロック信号ＣＫ０に基づいて動作する。メモリ装置１２ａは、リードコマンドに応答してデータストローブ信号ＤＱＳ０を出力する。同様に、メモリ装置１２ｂ〜１２ｄは、クロック信号ＣＫ１〜ＣＫ３に基づいて動作する。各メモリ装置１２ａ〜１２ｄは、リードコマンドに応答してデータストローブ信号ＤＱＳ１〜ＤＱＳ３を出力する。各データストローブ信号ＤＱＳ０〜ＤＱＳ３は、互いに異なる伝送路を介して制御装置１００に伝達される。
【００８８】
図１２は、クロック信号とデータストローブ信号の波形を示す。
制御装置１００は、クロック信号ＣＫに基づいて、例えば時刻ｔ４０においてリードコマンドを出力する。
【００８９】
そして、制御装置１００は、データストローブ信号ＤＱＳ０に基づいて、メモリ装置１２ａから出力されるデータを受け取る（時刻ｔ５０）。同様に、制御装置１００は、データストローブ信号ＤＱＳ１〜ＤＱＳ３に基づいて、メモリ装置１２ｂ〜１２ｄから出力されるデータを受け取る（時刻ｔ５１〜ｔ５３）。リードコマンドを発行してからデータを受け取るまでの時間をフライトタイムという。例えば、メモリ装置１２ａに対するフライトタイムは、時刻ｔ４０から時刻ｔ５０までの経過時間である。
【００９０】
各メモリ装置１２ａ〜１２ｄに対するフライトタイムは、互いに異なる。従って、各データストローブ信号ＤＱＳ０〜ＤＱＳ３におけるプリアンブル期間も異なる。このように、互いの異なるタイミングで発生する複数のプリアンブル期間に対して、ＤＱＳマスク信号のタイミングを設定する。このため、広範囲に渡ってＤＱＳマスク信号ＤＱＳＭをスイープする必要がある。
【００９１】
上記した制御装置１１において、インタフェース回路２３は、トレーニング動作において、終端回路３６により伝送路Ｌ１，Ｌ２を終端し、終端回路３６の抵抗値を調整してデータストローブ信号ＤＱＳ，ｘＤＱＳ、つまり伝送路Ｌ１と伝送路Ｌ２の電位をオフセットする。入力バッファ３７は、データストローブ信号ＤＱＳ，ｘＤＱＳの電位差、つまり伝送路Ｌ１の電位と伝送路Ｌ２の電位の差に応じて、Ｌレベルの内部ストローブ信号ＤＱＳｉを出力する。従って、メモリ装置１２が出力端子をハイインピーダンス状態とする期間にＤＱＳマスク信号ＤＱＳＭのタイミングを設定することができ、ＤＱＳマスク信号ＤＱＳＭをスイープする範囲を従来例と比べて広くすることができる。言い換えれば、メモリ装置１２が出力端子をハイインピーダンス状態とする期間、終端回路３６によりデータストローブ信号ＤＱＳ，ｘＤＱＳをオフセットすることによりＬレベルの内部ストローブ信号ＤＱＳｉを生成することで、誤ったレベルの内部ストローブ信号ＩＤＱＳがメモリコントローラ２２に対して出力されることを抑制ことができる。
【００９２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）インタフェース回路２３は、トレーニング動作において、終端回路３６により伝送路Ｌ１，Ｌ２を終端し、終端回路３６の抵抗値を調整してデータストローブ信号ＤＱＳ，ｘＤＱＳ、つまり伝送路Ｌ１と伝送路Ｌ２の電位をオフセットする。入力バッファ３７は、データストローブ信号ＤＱＳ，ｘＤＱＳの電位差、つまり伝送路Ｌ１の電位と伝送路Ｌ２の電位の差に応じて、Ｌレベルの内部ストローブ信号ＤＱＳｉを出力する。従って、メモリ装置１２が出力端子をハイインピーダンス状態とする期間にＤＱＳマスク信号ＤＱＳＭのタイミングを設定することができ、ＤＱＳマスク信号ＤＱＳＭをスイープする範囲を従来例と比べて広くすることができる。言い換えれば、メモリ装置１２が出力端子をハイインピーダンス状態とする期間、終端回路３６によりデータストローブ信号ＤＱＳ，ｘＤＱＳをオフセットすることによりＬレベルの内部ストローブ信号ＤＱＳｉを生成することで、誤ったレベルの内部ストローブ信号ＩＤＱＳがメモリコントローラ２２に対して出力されることを抑制ことができる。
【００９３】
（１−２）終端抵抗制御回路３５は、イネーブル信号ＴＥＮに応答して、データストローブ信号ＤＱＳ，ｘＤＱＳ、つまり伝送路Ｌ１と伝送路Ｌ２の電位をオフセットするように終端回路３６の抵抗値を調整する。入力バッファ３７は、データストローブ信号ＤＱＳ，ｘＤＱＳの電位差、つまり伝送路Ｌ１の電位と伝送路Ｌ２の電位の差に応じて、Ｌレベルの内部ストローブ信号ＤＱＳｉを出力する。このＬレベルの内部ストローブ信号ＤＱＳｉは、メモリ装置１２が出力するデータストローブ信号ＤＱＳ，ｘＤＱＳのプリアンブル期間の内部ストローブ信号ＤＱＳｉのレベルと等しい。つまり、制御装置１１において、プリアンブル期間をイネーブル信号ＴＥＮによって制御することができる。
【００９４】
（第二実施形態）
本実施形態において、第一実施形態と同じ部材については同じ符号を付し、その説明の一部または全てを省略する。
【００９５】
図１３に示すように、制御装置２００のインタフェース回路２０１は、マスク信号生成回路２０２、トレーニング回路３２、バッファ回路３３，３４、終端抵抗制御回路３５、終端回路３６、入力バッファ３７、アンド回路３８を有している。
【００９６】
マスク信号生成回路２０２は、レイテンシ調整回路４１、タイミング調整回路４２、レジスタ４３、補正回路２０３を有している。
補正回路２０３は、トレーニング動作において、オフセットしたデータストローブ信号ＤＱＳ，ｘＤＱＳによるタイミングのずれを補正する。詳述すると、レジスタ４３には、トレーニング動作によって設定された調整情報が格納される。調整情報は、トレーニング動作時に入力バッファ３７から出力される内部ストローブ信号ＤＱＳｉに基づいて設定されたＤＱＳマスク信号ＤＱＳＭのタイミングを示す。レジスタ４３は、設定された調整情報に応じた制御コードを出力する。補正回路２０３にはタイミングのずれに応じた補正値が設定される。補正回路２０３は、レジスタ４３から出力される制御コードを補正値によって補正した補正コードを生成し、その補正コードを出力する。補正回路２０３における補正は、例えば、制御コードから補正値を減算する演算であり、演算結果の値を補正コードとして出力する。タイミング調整回路４２は、補正回路２０３から出力される補正コードに応じたタイミングで、ＨレベルのＤＱＳマスク信号ＤＱＳＭを出力する。
【００９７】
図１５において、上段の波形は、リード動作時のデータストローブ信号ＤＱＳ，ｘＤＱＳを示す。リード動作時、データストローブ信号ＤＱＳは、終端回路３６により設定された中間値から低電位電圧ＶＳＳレベルへと遷移する。そして、プリアンブル期間の後、データストローブ信号ＤＱＳは、低電位電圧ＶＳＳレベルから高電位電圧ＶＤＤレベルへと遷移する。同様に、反転データストローブ信号ｘＤＱＳは、終端回路３６により設定された中間値から高電位電圧ＶＤＤレベルへと遷移する。そして、プリアンブル期間の後、反転データストローブ信号ｘＤＱＳは、高電位電圧ＶＤＤレベルから低電位電圧ＶＳＳレベルへと遷移する。従って、データストローブ信号ＤＱＳと反転データストローブ信号ｘＤＱＳのクロスポイントは、低電位電圧ＶＳＳレベルから、高電位電圧ＶＤＤと低電位電圧ＶＳＳの差の１／２の電圧ΔＡＶ１高い電圧となる。
【００９８】
図１５において、中段の波形は、トレーニング動作時のデータストローブ信号ＤＱＳ，ｘＤＱＳを示す。例えば、データストローブ信号ＤＱＳは、低電位電圧ＶＳＳ側にオフセットされ、反転データストローブ信号ｘＤＱＳは高電位電圧ＶＤＤ側にオフセットされている。従って、データストローブ信号ＤＱＳは、プリアンブル期間において、低電位電圧ＶＳＳよりオフセット電圧分低い電圧にて安定する。そして、データストローブ信号ＤＱＳは、プリアンブル期間の電圧から上昇し、高電位電圧ＶＤＤと低電位電圧ＶＳＳの中間電圧において反転データストローブ信号ｘＤＱＳと交差する。このプリアンブル期間の電圧とクロスポイント（中間電圧）の電圧差ΔＡＶ２は、リード時の電圧ΔＡＶ１より大きい。従って、トレーニング動作におけるデータストローブ信号ＤＱＳ，ｘＤＱＳのクロスポイントは、リード動作時のクロスポイントよりも時間ΔｔＤ遅れる。つまり、トレーニング動作時の内部ストローブ信号ＤＱＳｉの立ち上がりは、リード時の内部ストローブ信号ＤＱＳｉの立ち上がりより、時間ΔｔＤだけ遅れることになる。
【００９９】
すると、トレーニング動作時の内部ストローブ信号ＤＱＳｉにより設定されたタイミングのＤＱＳマスク信号ＤＱＳＭと、リード動作時の内部ストローブ信号ＤＱＳｉの立ち上がりの間のマージンが、遅延時間ΔｔＤに応じて少なくなる。このことは、高速なデータ転送（周期の短いクロック信号ＣＫ，パルス状のデータストローブ信号ＤＱＳ）において、マージン不足を招くことがある。
【０１００】
補正回路２０３には、遅延時間ΔｔＤに応じた補正値が例えばメモリコントローラ２２により格納される。遅延時間ΔｔＤは、データストローブ信号ＤＱＳ，ｘＤＱＳのオフセット量に対応する。
【０１０１】
補正回路２０３は、設定された補正値に応じてレジスタ４３から出力される制御コードを補正した補正コードを出力する。タイミング調整回路４２は、補正回路２０３から出力される補正コードに応じたタイミングで、ＨレベルのＤＱＳマスク信号ＤＱＳＭを出力する。従って、図１４に示すように、マスク信号生成回路３１は、リード時において最適なタイミングのＤＱＳマスク信号ＤＱＳＭを生成する。
【０１０２】
以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
（２−１）補正回路２０３は、リード動作におけるデータストローブ信号ＤＱＳ，ｘＤＱＳのクロスポイントと、トレーニング動作におけるデータストローブ信号ＤＱＳ，ｘＤＱＳのクロスポイントの差の時間ΔｔＤに応じた補正値を記憶する。そして、補正回路２０３は、レジスタ４３から出力される制御コードを補正値によって補正した補正コードを生成し、その補正コードを出力する。タイミング調整回路４２は、補正回路２０３から出力される補正コードに応じたタイミングで、ＨレベルのＤＱＳマスク信号ＤＱＳＭを出力する。これにより、リード時において最適なタイミングのＤＱＳマスク信号ＤＱＳＭを生成することができる。
【０１０３】
尚、上記各実施形態は、以下の態様で実施してもよい。
・
・終端回路３６に含まれる抵抗Ｒ００〜Ｒ０３，Ｒ１０〜Ｒ１３，Ｒ２０〜Ｒ２３，Ｒ３０〜Ｒ３３の数を適宜変更してもよい。また、各抵抗Ｒ００〜Ｒ０３，Ｒ１０〜Ｒ１３，Ｒ２０〜Ｒ２３，Ｒ３０〜Ｒ３３の抵抗値を、例えば重み付け（×８，×４，×２，×１）のように、適宜変更してもよい。
【０１０４】
・上記実施形態は、相補なデータストローブ信号ＤＱＳ，ｘＤＱＳ、つまり差動信号に応じた内部ストローブ信号ＩＤＱＳを出力するインタフェース回路２３，２０１であるが、シングルエンドのデータストローブ信号に応じて内部ストローブ信号ＩＤＱＳを出力するインタフェース回路に具体化してもよい。
【符号の説明】
【０１０５】
１１  制御装置
１２  メモリ装置
２２  メモリコントローラ
２３  インタフェース回路
３１  マスク信号生成回路
３５  終端抵抗制御回路
３６  終端回路
３７  入力バッファ
３８  アンド回路
ＤＱＳ，ｘＤＱＳ  データストローブ信号
ＤＱ  データ
ＤＱＳＭ  ＤＱＳマスク信号
ＤＱＳｉ  内部ストローブ信号
ＩＤＱＳ  内部ストローブ信号
Ｌ１，Ｌ２  伝送路
ＳＯＤＴ  終端制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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