(57)【要約】【課題】セルフリフレッシュを効率よく実現する。【解決手段】主回路１１はＤＲＡＭ２０に対する各種コマンドを発行し、Ｉ／Ｏポート１２から発行コマンドの制御信号がＤＲＡＭ２０に出力される。ＤＲＡＭ２０の動作モードがセルフリフレッシュモードに移行した後、電力制御回路１３は、主回路１１及びＩ／Ｏポート１２に対する電源供給を停止させる。ＤＲＡＭ２０の動作モードをセルフリフレッシュモードから通常モードに復帰させる際、電力制御回路１３は、まず、主回路１１の電源供給を再開し、主回路１１への電源電圧（ＶＤＤ１）が十分に立ち上がってからＩ／Ｏポート１２への電源供給を再開する。【選択図】図１
2014021801.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭに対するコマンドを発行する主回路と、
前記主回路の発行コマンドに基づく信号を前記ＤＲＡＭへ出力するポートと、
前記主回路及び前記ポートに対する電源供給を制御する電力制御回路と、を備えたメモリ制御装置であって、
前記電力制御回路は、
前記ＤＲＡＭの動作モードがセルフリフレッシュモードであるときにおいて前記主回路及び前記ポートに対する電源供給を停止し、
前記動作モードが前記セルフリフレッシュモードからデータの読み書きが可能な通常モードに復帰する際、前記主回路の電源供給を再開してから前記ポートに対する電源供給を再開する
ことを特徴とするメモリ制御装置。
【請求項２】
前記動作モードが前記セルフリフレッシュモードから前記通常モードに復帰する際、
前記電力制御回路は、前記主回路の電源供給を再開させて前記主回路に供給される電源電圧が所定の動作電圧範囲内に収まってから前記ポートに対する電源供給を再開し、その後、前記主回路は、前記ポートに供給される電源電圧が所定の動作電圧範囲内に収まってから、前記復帰を実現するためのセルフリフレッシュイグジットコマンドを発行する
ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記ＤＲＡＭのリセット端子にリセットラインを介して接続された第２ポートと、
前記動作モードが前記通常モードであるときにも前記セルフリフレッシュモードであるときにも、第１レベルの電圧が印加される電源ラインと、
前記リセットラインと前記電源ラインとの間に接続されたプルアップ抵抗と、を更に備え、
前記リセット端子に前記第１レベルより低い第２レベルの電圧が印加されたときに前記ＤＲＡＭがリセットされる
ことを特徴とする請求項１又は請求項２に記載のメモリ制御装置。
【請求項４】
前記第２ポートは、入力端子として機能して前記リセットラインの電圧レベルを前記第１レベルにする第１状態、及び、出力端子として機能して前記プルアップ抵抗に電圧降下を発生させることにより前記リセットラインの電圧レベルを前記第２レベルにする第２状態のどちらかの状態をとり、
前記動作モードが前記セルフリフレッシュモードであるとき、前記第２ポートの状態が前記第１状態に維持される
ことを特徴とする請求項３に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを制御するためのメモリ制御装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）においてデータを保持し続けるためには、周知の如く、記憶保持動作であるリフレッシュが必要である。リフレッシュの内、外部クロックの入力を必要とすることなくデータの継続的保持を可能にするリフレッシュは、セルフリフレッシュと呼ばれる。
【０００３】
尚、ハイアクティブのクロックイネーブル信号が伝送されるラインにプルダウン抵抗を接続し、セルフリフレッシュモードにおいて、クロックイネーブル信号をローレベルに維持する構成も提案されている（下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２５１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリ制御装置は、ＤＲＡＭに対するコマンドの発行機能を持つ主回路と、発行コマンドの制御信号を実際にＤＲＡＭに出力する機能を持つＩ／Ｏポートと、を有する。セルフリフレッシュモードにおいて、主回路の電源供給を停止して省電力を図ることができるが、この際、セルフリフレッシュモードから通常モードへの復帰時も含めて、不要な信号がＩ／Ｏポートから出力されないようにする工夫が必要となる。例えば、セルフリフレッシュモード時においてもＩ／Ｏポートへの電源供給を継続しておくと共に、セルフリフレッシュモード時においてＩ／Ｏポートの出力信号を所望信号に保持しておく信号保持回路をメモリ制御装置に設ける、といった方法（以下、方法Ｊと呼ぶ）が検討される。方法Ｊでは、セルフリフレッシュモード時においてもＩ／Ｏポートへの電源供給が必要になる分、省電力に対して改善の余地があり、また、本来のＤＲＡＭ制御とは関係の無い信号保持回路が必須となる。
【０００６】
そこで本発明は、セルフリフレッシュを効率良く実現可能なメモリ制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るメモリ制御装置は、ＤＲＡＭに対するコマンドを発行する主回路と、前記主回路の発行コマンドに基づく信号を前記ＤＲＡＭへ出力するポートと、前記主回路及び前記ポートに対する電源供給を制御する電力制御回路と、を備えたメモリ制御装置であって、前記電力制御回路は、前記ＤＲＡＭの動作モードがセルフリフレッシュモードであるときにおいて前記主回路及び前記ポートに対する電源供給を停止し、前記動作モードが前記セルフリフレッシュモードからデータの読み書きが可能な通常モードに復帰する際、前記主回路の電源供給を再開してから前記ポートに対する電源供給を再開することを特徴とする。
【０００８】
上述のような電源供給再開手順を採用することにより、ポートの電源起動時には主回路内の信号の論理値を確定しておくことができ、結果、ポートの電源起動時において、予期しない信号（不要パルス等）のＤＲＡＭへの出力が防止される。逆に考えれば、この防止が可能な故に、ＤＲＡＭの動作モードがセルフリフレッシュモードであるときに主回路だけではなくポートへの電源供給も停止することができ、省電力効果が高い。また、上述の方法Ｊでは必要であった信号保持回路を割愛することが可能となる。
【０００９】
具体的には例えば、前記動作モードが前記セルフリフレッシュモードから前記通常モードに復帰する際、前記電力制御回路は、前記主回路の電源供給を再開させて前記主回路に供給される電源電圧が所定の動作電圧範囲内に収まってから前記ポートに対する電源供給を再開し、その後、前記主回路は、前記ポートに供給される電源電圧が所定の動作電圧範囲内に収まってから、前記復帰を実現するためのセルフリフレッシュイグジットコマンドを発行すると良い。
【００１０】
また例えば、当該メモリ制御装置は、前記ＤＲＡＭのリセット端子にリセットラインを介して接続された第２ポートと、前記動作モードが前記通常モードであるときにも前記セルフリフレッシュモードであるときにも、第１レベルの電圧が印加される電源ラインと、前記リセットラインと前記電源ラインとの間に接続されたプルアップ抵抗と、を更に備えていても良く、前記リセット端子に前記第１レベルより低い第２レベルの電圧が印加されたときに前記ＤＲＡＭがリセットされても良い。
【００１１】
これにより例えば、セルフリフレッシュモード時において第２ポートを電圧入力状態にしておくことにより、ＤＲＡＭにリセットがかからない。
【００１２】
より具体的には例えば、前記第２ポートは、入力端子として機能して前記リセットラインの電圧レベルを前記第１レベルにする第１状態、及び、出力端子として機能して前記プルアップ抵抗に電圧降下を発生させることにより前記リセットラインの電圧レベルを前記第２レベルにする第２状態のどちらかの状態をとり、前記動作モードが前記セルフリフレッシュモードであるとき、前記第２ポートの状態が前記第１状態に維持されると良い。
【発明の効果】
【００１３】
本発明によれば、セルフリフレッシュを効率良く実現可能なメモリ制御装置を提供することが可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るメモリシステムの概略全体構成図である。
【図２】本発明の実施形態に係る電源回路部のブロック図である。
【図３】本発明の実施形態に係るメモリシステムの一動作に関わるフローチャートである。
【図４】主回路及びＩ／Ｏポートの電源供給再開時における電圧波形を示す図である。
【図５】本発明の実施形態に係る撮像装置の外観斜視図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００１６】
図１は、本発明の実施形態に係るメモリシステム１の概略全体構成図である。メモリシステム１は、ＩＣ１０及びＤＲＡＭ（Dynamic Random Access Memory）２０と、符号３１〜３７によって参照される各部位を備える。
【００１７】
ＩＣ１０は、集積回路であり、特にＡＳＩＣ（Application Specific Integrated Circuit）に分類される回路であっても良い。ＩＣ１０は、電源電圧ＶＤＤ１にて駆動する主回路１１と、電源電圧ＶＤＤ２にて駆動するＩ／Ｏポート（入出力ポート）１２と、電源電圧ＶＤＤ３にて駆動する電力制御回路１３及びＩ／Ｏポート（入出力ポート）１４とを備える。１１POWは、主回路１１に設けられた、電源電圧ＶＤＤ１を受ける電源端子を表す。１２POWは、Ｉ／Ｏポート１２に設けられた、電源電圧ＶＤＤ２を受ける電源端子を表す。本実施形態において、特に記述無き限り、任意の電圧は０Ｖ（ボルト）の基準電位から見た電圧を指す。基準電位を有するラインをグランドと呼ぶ。ラインと配線は同義である。
【００１８】
ＤＲＡＭ２０は、電源電圧ＶＤＤDRAMにて駆動する。電源電圧ＶＤＤDRAMは、後述の電源電圧ＶＤＤ４と同じである。ＤＲＡＭ２０は、任意の種類のＤＲＡＭである。本実施形態では、ＤＲＡＭ２０がＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の一種である、ＤＤＲ３ ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）であることを想定する。ＤＲＡＭ２０は、複数の端子（ピン）を備えており、その複数の端子には、ライン群３１を介してＩ／Ｏポート１２に接続される端子群が含まれていると共に、リセットライン３４を介してＩ／Ｏポート１４に接続されるＲＥＳＥＴ端子２２及び図示されないクロック生成回路からの外部クロックを受けるＣＫ端子２３が含まれている。
【００１９】
ＤＲＡＭ２０に設けられた、Ｉ／Ｏポート１２に接続される端子群は、ＲＥＳＥＴ端子２２及びＣＫ端子２３以外の、ＤＲＡＭ２０に設けられるべき各種端子であり、クロックイネーブル信号Ｓ＿ＣＫＥを受けるＣＫＥ端子２１、ロウアドレスストローブ信号Ｓ＿ＲＡＳを受けるＲＡＳ端子、カラムアドレスストローブ信号Ｓ＿ＣＡＳを受けるＣＡＳ端子、ライトイネーブル信号Ｓ＿ＷＥを受けるＷＥ端子、アドレス信号を受けるアドレス端子及びデータ信号の入力及び出力を行うデータ入出力端子などを含む。
【００２０】
ライン群３１を形成する複数のラインの内、一端がＣＫＥ端子２１に接続されるラインをライン３２と呼ぶ。ライン３２の他端は、Ｉ／Ｏポート１２における端子Ｐ＿ＣＫＥに接続される。また、ライン３２にはプルダウン抵抗３３が接続されている。プルダウン抵抗３３はライン３２及びグランド間に直列に介在している。
【００２１】
ＲＥＳＥＴ端子２２は、リセットライン３４を介してリセット信号Ｓ＿ＲＥＳＥＴを受ける。リセットライン３４は、プルアップ抵抗３５を介して電源ライン３７に接続されている（従ってプルアップ抵抗３５はリセットライン３４及び電源ライン３７間に接続されている）と共に、コンデンサ３６を介してグランドに接続されている。電源ライン３７には、電源電圧ＶＤＤ４が加わる。電源電圧ＶＤＤ２、ＶＤＤ４及びＶＤＤDRAMの電圧値は互いに同じであり、ここでは、それらは１．５Ｖであるとする。但し、ＤＲＡＭ２０としてのＤＤＲ３ ＳＤＲＡＭの種類によっては、電源電圧ＶＤＤ２、ＶＤＤ４及びＶＤＤDRAMの電圧値は１．５Ｖ以外（例えば１．３５Ｖ）とされる。また、電源電圧ＶＤＤ３の電圧値は３Ｖである。電源電圧ＶＤＤ１の電圧値は任意である。
【００２２】
主回路１１は、ＤＲＡＭ２０に対する各種のコマンドを発行する機能を持つ。発行するコマンドの種類及びコマンドの発行タイミングは、メモリシステム１内にて決定される、或いは、メモリシステム１の上位システム（不図示）にて決定される。主回路１１にて発行されるコマンドは、ＤＤＲ３ ＳＤＲＡＭとしてのＤＲＡＭ２０に対して供給可能な任意のコマンドを含み、例えば、ＤＲＡＭ２０にライト動作を行わせるライトコマンド及びＤＲＡＭ２０にリード動作を行わせるリードコマンドを含む。ライト動作では、アドレス信号にて指定されたＤＲＡＭ２０内のアドレスのメモリセルに、データ信号にて指定されたデータを書き込む。リード動作では、アドレス信号にて指定されたＤＲＡＭ２０内のアドレスのメモリセルからデータを読み出して、読み出したデータを上記データ入出力端子からＩ／Ｏポート１２へ出力する。
【００２３】
Ｉ／Ｏポート１２は、主回路１１の発行コマンドに応じた制御信号をライン群３１を介してＤＲＡＭ２０に出力する機能を持つ。即ち、Ｉ／Ｏポート１２は、主回路１１の発行コマンドに従った動作がＤＲＡＭ２０にて行われるように、主回路１１の発行コマンドを制御信号の形態にて実際にＤＲＡＭ２０に出力する。Ｉ／Ｏポート１２からＤＲＡＭ２０への制御信号は、上述の信号Ｓ＿ＣＫＥ、Ｓ＿ＲＡＳ、Ｓ＿ＣＡＳ、Ｓ＿ＷＥ及びアドレス信号などを含む。発行コマンドがライトコマンドであるときには、Ｉ／Ｏポート１２からＤＲＡＭ２０への出力信号にデータ信号も含まれる。また、Ｉ／Ｏポート１２は、ＤＲＡＭ２０から出力される信号（リードコマンドに応答してＤＲＡＭ２０から読み出されたデータ信号等）を受け、受けた信号を主回路１１に伝達する機能も持つ。
【００２４】
電力制御回路１３は、主回路１１に対する電源電圧ＶＤＤ１の供給及びＩ／Ｏポート１２に対する電源電圧ＶＤＤ２の供給を制御することができる（詳細は後述）。
【００２５】
Ｉ／Ｏポート１４は、リセット信号Ｓ＿ＲＥＳＥＴをアクティブにするか否かを決定するポートである。リセット信号Ｓ＿ＲＥＳＥＴはローアクティブの信号である。Ｉ／Ｏポート１４に電源電圧ＶＤＤ３が供給されているとき、Ｉ／Ｏポート１４は、第１状態及び第２状態の何れかをとる。第１状態におけるＩ／Ｏポート１４は電圧信号の入力を受ける入力端子として機能する。即ち、第１状態では、Ｉ／Ｏポート１４の部分においてリセットライン３４が開放であるとみなせる程度にＩ／Ｏポート１４の入力インピーダンスが十分に高くなり、結果、リセットライン３４の電圧レベルがハイレベルとなる。第２状態におけるＩ／Ｏポート１４は、ローレベルの電圧信号を出力する出力端子として機能する。即ち、第２状態では、第１状態よりもＩ／Ｏポート１４の入力インピーダンスが十分に低くなり、電源ライン３７からプルアップ抵抗３５及びＩ／Ｏポート１４を介してグランドに電流が流れる。結果、第２状態では、プルアップ抵抗３５での電圧降下の発生によりリセットライン３４の電圧レベルがローレベルになる。
【００２６】
ハイレベル（第１レベル）とは、所定の第１電圧範囲内の電圧レベルを指し、ローレベル（第２レベル）とは、所定の第２電圧範囲内の電圧レベルを指す。第１電圧範囲の下限値は、第２電圧範囲内の上限値よりも大きい。例えば、“ＶＤＤDRAM×０．８”以上且つ“ＶＤＤDRAM”以下の電圧範囲は少なくとも第１電圧範囲に属し、０Ｖ以上且つ“ＶＤＤDRAM×０．２”以下の電圧範囲は少なくとも第２電圧範囲に属する。
【００２７】
Ｉ／Ｏポート１４の状態は原則として第１状態になっているが、主回路１１の指示に従い、必要に応じて第２状態とされる。リセットライン３４の電圧レベルがローレベルになると（即ち、ローレベルのリセット信号Ｓ＿ＲＥＳＥＴがＲＥＳＥＴ端子２２に入力されると）、ＤＲＡＭ２０はリセットされる。ＤＲＡＭ２０がリセットされると、ＤＲＡＭ２０に保持、記憶されているデータの全部又は一部が破棄される。リセットライン３４の電圧レベルがハイレベルであるときリセットは行われない。以下では、特に記述無き限り、リセットライン３４の電圧レベルがハイレベルに維持されているものとする。
【００２８】
図２は、メモリシステム１に利用される電源回路部４０のブロック図である。電源回路部４０は、電源回路４１〜４４から成る。電源回路４１、４２、４３、４４は、夫々、所定の電源動作により入力電圧Ｖｉｎから正の電源電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４を生成し、各々の出力端子から出力する。
【００２９】
電力制御回路１３は、電源回路４１〜４４における電源動作の実行可否（電源動作を実行させるか否か）を個別に制御することができる。但し、電源回路４３及び４４は、電源動作の実行可否の制御対象に含まれていなくても良い。電力制御回路１３は、少なくとも、電源回路４１の電源動作を実行させるか否かと、電源回路４２の電源動作を実行させるか否かを個別に制御することができる。電源電圧ＶＤＤ４と一致する電源電圧ＶＤＤDRAMも、電源回路４４にて生成される。但し、電源回路４４と異なる電源回路（不図示）にて電源電圧ＶＤＤDRAMが生成されても良い。電源回路４１〜４４は互いに分離された４つの電源回路であっても良い。電源回路４１〜４４の内、任意の２以上の電源回路は共通の回路を用いて形成されうるし、任意の２以上の電源回路は１チップの電源集積回路に内包されうる。
【００３０】
ところで、ＤＲＡＭ２０におけるメモリセルは、電荷の蓄積によってデータを記憶するコンデンサにて形成されるため、データを保持し続けるためには記憶保持動作であるリフレッシュが必要である。ＤＲＡＭ２０のリフレッシュの内、外部クロックの入力を必要とすることなくデータの継続的保持を可能にするリフレッシュは、セルフリフレッシュと呼ばれる。ＤＲＡＭ２０は、自身に入力されたコマンドに従って複数の動作モードの何れかにて動作する。その複数の動作モードには、少なくとも、リードコマンド及びライトコマンドの制御信号を受けてデータの読み出し及び書き込みが可能な通常モード（基準モード）と、セルフリレッシュが実行されるセルフリレッシュモードが含まれる。
【００３１】
ＤＲＡＭ２０の動作モードが通常モードであって且つＣＫＥ端子２１に供給されるクロックイネーブル信号Ｓ＿ＣＫＥがハイレベルであるとき、ＤＲＡＭ２０は、ＣＫ端子２３に入力される外部クロックに同期して、Ｉ／Ｏポート１２からの入力コマンドに応じた動作（リード動作やライト動作）を行う。ＣＫＥ端子２１に供給されるクロックイネーブル信号Ｓ＿ＣＫＥがローレベルであるとき、ＤＲＡＭ２０において外部クロックは無効とされ、外部クロックに同期した動作は実行されない。
【００３２】
主回路１１は、ＤＲＡＭ２０の動作モードをセルフリフレッシュモード以外の動作モード（通常モードを含む）からセルフリフレッシュモードに移行させるためのセルフリフレッシュエントリコマンド（以下、ＳＲＥコマンドという）を発行することができると共に、ＤＲＡＭ２０の動作モードをセルフリフレッシュモードから通常モードに移行させるためのセルフリフレッシュイグジットコマンド（以下、ＳＲＸコマンドという）を発行することができる。
【００３３】
ＤＲＡＭ２０の動作モードがセルフリフレッシュモードであるとき、ＤＲＡＭ２０において、ＣＫＥ端子２１及びＲＥＳＥＴ端子２２を除く、全ての端子からの入力は無効である。ＤＲＡＭ２０の動作モードがセルフリフレッシュモードに維持されるためには、ＣＫＥ端子２１の電圧レベルをローレベルに維持しておく必要がある。ＤＲＡＭ２０の動作モードがセルフリフレッシュモードであるときにおいて、Ｉ／Ｏポート１２からＳＲＸコマンドに相当する制御信号がＤＲＡＭ２０に対して入力されると、ＤＲＡＭ２０の動作モードはセルフリフレッシュモードから通常モードに復帰する。ＳＲＸコマンドに相当する制御信号は、クロックイネーブル信号Ｓ＿ＣＫＥのローレベルからハイレベルへの切り替えを含んでいる。
【００３４】
図３を参照して、ＤＲＡＭ２０の動作モードが通常モードからセルフリフレッシュモードに移行した後、再び通常モードに復帰するときの動作手順を説明する。図３は、その動作手順を示すフローチャートである。尚、電源電圧ＶＤＤ３、ＶＤＤ４及びＶＤＤDRAMは常に生成されているものとする。即ち、ＤＲＡＭ２０の動作モードが通常モード及びセルフリフレッシュモードの何れであっても、３Ｖの電源電圧ＶＤＤ３が電力制御回路１３及びＩ／Ｏポート１４に常に供給され、且つ、１．５Ｖの電源電圧ＶＤＤ４及びＶＤＤDRAMが電源ライン３７及びＤＲＡＭ２０に常に供給されているものとする。
【００３５】
まず、ステップＳ１０において、ＤＲＡＭ２０の動作モードは通常モードになっている。メモリシステム１又はメモリシステム１の上位システム（不図示）において、ＤＲＡＭ２０のリード動作及びライト動作が相応の期間不要であると判断されると、メモリシステム１の省電力等を目的として、主回路１１にてＳＲＥコマンドが発行される（ステップＳ１１）。主回路１１にてＳＲＥコマンドが発行されると、Ｉ／Ｏポート１２からＳＲＥコマンドに相当する制御信号がＤＲＡＭ２０に対して入力され、ＤＲＡＭ２０の動作モードはセルフリフレッシュモードに移行する（ステップＳ１２）。この段階では、当然、主回路１１及びＩ／Ｏポート１２に電源電圧ＶＤＤ１及びＶＤＤ２が供給されている。
【００３６】
ＤＲＡＭ２０の動作モードがセルフリフレッシュモードに移行した後、電力制御回路１３は、Ｉ／Ｏポート１２に対する電源供給を停止してから（ステップＳ１３）、主回路１１に対する電源供給を停止する（ステップＳ１４）。ＤＲＡＭ２０の動作モードがセルフリフレッシュモードに維持されている期間中、主回路１１及びＩ／Ｏポート１２に対する電源供給の停止は維持される。Ｉ／Ｏポート１２に対する電源供給の停止とは、Ｉ／Ｏポート１２に対する電源電圧ＶＤＤ２の供給の停止を指し、ここでは、その停止が、電源回路４２の電源動作の停止によって実現されるものとする。主回路１１に対する電源供給の停止とは、主回路１１に対する電源電圧ＶＤＤ１の供給の停止を指し、ここでは、その停止が、電源回路４１の電源動作の停止によって実現されるものとする。
【００３７】
仮に、Ｉ／Ｏポート１２に対する電源供給の停止の前に主回路１１に対する電源供給を停止すると、或いは、それらの停止を同時に行うと、主回路１１内における不定状態の信号の影響を受けた予期しない信号が一時的にＩ／Ｏポート１２からＤＲＡＭ２０に供給されうる。故に、Ｉ／Ｏポート１２の電源供給停止を行ってから主回路１１の電源供給停止を行う。プルダウン抵抗３３の存在により、ＤＲＡＭ２０の動作モードをセルフリフレッシュモードに維持すべき期間中、安定的にＣＫＥ端子２１の電圧レベルはローレベルに維持される。
【００３８】
主回路１１及びＩ／Ｏポート１２に対する電源供給の停止後、メモリシステム１又はメモリシステム１の上位システム（不図示）において、ＤＲＡＭ２０の動作モードの通常モードへの復帰の必要性が判断されると、電力制御回路１３は、主回路１１に対する電源供給を再開してから（ステップＳ１５）、Ｉ／Ｏポート１２に対する電源供給を再開する（ステップＳ１６）。主回路１１に対する電源供給の再開（即ち、主回路１１に対する電源電圧ＶＤＤ１の供給の再開）は、電源回路４１の電源動作の再開により実現され、Ｉ／Ｏポート１２に対する電源供給の再開（即ち、Ｉ／Ｏポート１２に対する電源電圧ＶＤＤ２の供給の再開）は、電源回路４２の電源動作の再開により実現される。
【００３９】
主回路１１及びＩ／Ｏポート１２への電源供給が再開されてから、主回路１１はＳＲＸコマンドを発行する（ステップＳ１７）。主回路１１にてＳＲＸコマンドが発行されると、Ｉ／Ｏポート１２からＳＲＸコマンドに相当する制御信号がＤＲＡＭ２０に対して入力され、ＤＲＡＭ２０の動作モードはセルフリフレッシュモードから通常モードに復帰する（ステップＳ１８）。
【００４０】
図４を参照し、通常モードへの復帰時周辺における動作を補足説明する。図４において、実線の折れ線３１１及び破線の折れ線３１２は、それぞれ、通常モードへの復帰時周辺における電源端子１１POW及び１２POWの電圧波形を表している。任意の整数ｉに対して時刻ｔi+1は時刻ｔiよりも後の時刻である。時刻ｔ0から時刻ｔ1までの期間では、主回路１１及びＩ／Ｏポート１２に対する電源供給が停止していると共にＤＲＡＭ２０の動作モードはセルフリフレッシュモードに維持されている。
【００４１】
主回路１１に対する電源供給を再開させるべく、電力制御回路１３は時刻ｔ1にて電源回路４１の電源動作を開始させる。すると、電源回路４１の出力電圧及び電源端子１１POWの電圧が０Ｖから増加して時刻ｔ2において所定の電圧値ＶＡＬVDD1に達する。その後の時刻ｔ3において、Ｉ／Ｏポート１２に対する電源供給を再開させるべく、電力制御回路１３は電源回路４２の電源動作を開始させる。これを受けて、電源回路４２の出力電圧及び電源端子１２POWの電圧が０Ｖから増加して時刻ｔ4において所定の電圧値ＶＡＬVDD2に達する。時刻ｔ2以後、電源回路４１の出力電圧及び電源端子１１POWの電圧は電圧値ＶＡＬVDD1に維持され、時刻ｔ4以後、電源回路４２の出力電圧及び電源端子１２POWの電圧は電圧値ＶＡＬVDD2に維持される。
【００４２】
電圧値ＶＡＬVDD1は、主回路１１に対して予め定められた動作電圧範囲に属し、該動作電圧範囲は、主回路１１を正常動作させるために主回路１１に供給されるべき電源電圧ＶＤＤ１の電圧範囲を指す。電圧値ＶＡＬVDD2は、Ｉ／Ｏポート１２に対して予め定められた動作電圧範囲に属し、該動作電圧範囲は、Ｉ／Ｏポート１２を正常動作させるためにＩ／Ｏポート１２に供給されるべき電源電圧ＶＤＤ２の電圧範囲を指す。
【００４３】
実際には例えば、電力制御回路１３は、時刻ｔ1にて電源回路４１の電源動作を開始させてから所定時間が経過した時刻、或いは、時刻ｔ2にて電源回路４１の出力電圧及び電源端子１１POWの電圧が所定の電圧値ＶＡＬVDD1に達したことが確認されてから所定時間が経過した時刻を、時刻ｔ3として取り扱って、時刻ｔ3において電源回路４２の電源動作を開始させることができる。時刻ｔ2以後において主回路１１は所定の起動処理を実行し、この起動処理の中でＳＲＸコマンドを発行する。但し、ＳＲＸコマンドの発行が時刻ｔ4よりも後になるように上記起動処理が設計されている。例えば、時刻ｔ2から所定時間が経過した後にＳＲＸコマンドが発行される。
【００４４】
このように、ＤＲＡＭ２０の動作モードをセルフリフレッシュモードから通常モードに復帰させる際、電力制御回路１３は、まず主回路１１の電源供給を再開させて主回路１１に供給される電源電圧ＶＤＤ１が所定の動作電圧範囲内に収まってからＩ／Ｏポート１２に対する電源供給を再開し、その後、主回路１１は、Ｉ／Ｏポート１２に供給される電源電圧ＶＤＤ２が所定の動作電圧範囲内に収まってから、上記復帰を実現するためのＳＲＸコマンドを発行する。
【００４５】
このような手順で通常モードへの復帰を行うことにより、Ｉ／Ｏポート１２の電源起動時には主回路１１の電源が既に起動完了していて主回路１１内の信号の論理値が確定しているため、Ｉ／Ｏポート１２の電源起動時において、予期しない信号（不要パルス等）がＩ／Ｏポート１２からＤＲＡＭ２０に供給されることが防止される（仮に、主回路１１より先にＩ／Ｏポート１２の電源を起動させたならば、或いは、それらを同時に起動させたならば、主回路１１内における不定状態の信号の影響を受けた予期しない信号が一時的にＩ／Ｏポート１２から出力されうる）。本実施形態では、セルフリフレッシュモード時において主回路１１だけでなくＩ／Ｏポート１２の電源供給も停止できるため上述の方法Ｊよりも省電力効果が高く、上述の信号保持回路も不要となる。
【００４６】
また、ＤＲＡＭ２０の動作モードがセルフリフレッシュモードであるとき、メモリシステム１は、Ｉ／Ｏポート１４に電源電圧ＶＤＤ３を供給し、Ｉ／Ｏポート１４の状態を上記第１状態に維持する。第１状態では、Ｉ／Ｏポート１４が入力端子として機能するため、電源電圧ＶＤＤ４及びプルアップ抵抗３５によりＲＥＳＥＴ端子２２の電圧レベルがハイレベルに維持されて、ＤＲＡＭ２０にリセットがかからない状態が保持される。
【００４７】
＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１〜注釈３を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
【００４８】
［注釈１］
上述のメモリシステム１及び電源回路部４０を、任意の電子機器に搭載することができる。電子機器は、任意の情報の取得、記録、再生又は加工等を行うことのできる任意の情報機器であり、例えば、撮像装置、携帯電話機、情報端末、パーソナルコンピュータ、電子書籍リーダ、電子辞書、デジタルカメラ、ゲーム機器又はナビゲーション装置である。図５に、電子機器の例としての撮像装置１００の外観斜視図を示す。撮像装置１００は、静止画像を撮影及び記録可能なデジタルスチルカメラ又は静止画像及び動画像を撮影及び記録可能なデジタルビデオカメラであり、上述のメモリシステム１及び電源回路部４０を備える。撮像装置１００にて生成された任意のデータ（例えば撮影画像の画像データ）を、撮像装置１００内のＤＲＡＭ２０に保持させることが可能である。上述の上位システムを撮像装置１００に内在させることができる。撮像装置１００を駆動するために撮像装置１００に搭載されたバッテリ（不図示）の出力電圧を、電源回路部４０への入力電圧Ｖｉｎ（図２参照）として用いることができる。
【００４９】
［注釈２］
電源回路４１における電源電圧ＶＤＤ１が出力される出力端子と、電源端子１１POWとの間を、選択的に接続又は非接続にするスイッチング素子（不図示）を設けておき、そのスイッチング素子をオフにして上記出力端子及び電源端子１１POW間を遮断することで、主回路１１に対する電源供給の停止を実現しても良い。この場合、当該スイッチング素子のオンにより、主回路１１に対する電源電圧ＶＤＤ１の供給が復帰する。同様に、電源回路４２における電源電圧ＶＤＤ２が出力される出力端子と、電源端子１２POWとの間を、選択的に接続又は非接続にするスイッチング素子（不図示）を設けておき、そのスイッチング素子をオフにして上記出力端子及び電源端子１２POW間を遮断することで、Ｉ／Ｏポート１２に対する電源供給の停止を実現しても良い。この場合、当該スイッチング素子のオンにより、Ｉ／Ｏポート１２に対する電源電圧ＶＤＤ２の供給が復帰する。
【００５０】
［注釈３］
例えば、以下のように考えることができる。図１のメモリシステム１には、ＤＲＡＭ２０を制御するメモリ制御装置が内在している。メモリ制御装置は、図１のメモリシステム１からＤＲＡＭ２０を除いた部分にて形成されている。電源回路部４０はメモリ制御装置又はメモリシステム１の構成要素に含まれている、と考えても良い。
【符号の説明】
【００５１】
１  メモリシステム
１０  ＩＣ
１１  主回路
１２  Ｉ／Ｏポート
１３  電力制御回路
１４  Ｉ／Ｏポート
２０  ＤＲＡＭ
３３  プルダウン抵抗
３４  リセットライン
３５  プルアップ抵抗
３７  電源ライン
４０  電源回路部
４１〜４４  電源回路
【図１】
2014021801.tif 000003
【図２】
2014021801.tif 000004
【図３】
2014021801.tif 000005
【図４】
2014021801.tif 000006
【図５】
2014021801.tif 000007