(57)【要約】【課題】数珠つなぎされた複数のＤＤＲ３メモリ１１０へのアドレス／制御信号の送信時の位相を調整できるようにすることを目的とする。【解決手段】調整モード移行制御部１２３は各ＤＤＲ３メモリ１１０を調整モードに移行させる。調整用信号送信部１２４は、調整対象のアドレス／制御信号線１０２を用いて、調整用信号を異なる複数の位相で各ＤＤＲ３メモリ１１０へ送信する。各ＤＤＲ３メモリ１１０は、調整用信号の受信結果を表す調整用応答信号をデータ信号線１１２を用いてＤＤＲ３メモリ１１０へ送信する。調整用信号受信成否判定部１２５は、各ＤＤＲ３メモリ１１０から送信された調整用応答信号に基づいて、いずれの位相で全てのＤＤＲ３メモリ１１０が調整用信号の受信を成功したか判定する。最適位相設定部１２６は、調整用信号受信成否判定部１２５の判定結果に基づいて最適な位相を選択し、選択した最適な位相を位相セレクタ回路１２２に設定する。【選択図】図１
2014021711.tif 000002
【特許請求の範囲】
【請求項１】
命令信号を伝送するための命令信号線によって所定の接続順で接続されて前記所定の接続順で命令信号が伝送される複数のメモリデバイスに対して命令信号を前記命令信号線を用いて送信するときの送信タイミングの基準となるクロック信号の一クロック周期の範囲内で、複数のタイミングをそれぞれ選択タイミングとして選択するタイミング選択部と、
前記タイミング選択部によって選択された選択タイミング毎に、前記複数のメモリデバイスそれぞれのメモリデバイスが当該選択タイミングで送信される信号を受信できるか否かを確認するための受信確認信号を前記命令信号線を用いて前記複数のメモリデバイスへ送信する受信確認信号送信部と、
前記タイミング選択部によって選択された選択タイミング毎に、前記受信確認信号送信部によって送信された前記受信確認信号の受信結果を表す受信結果信号を前記複数のメモリデバイスそれぞれのメモリデバイスから受信する受信結果信号受信部と、
前記受信結果信号受信部によって前記選択タイミング毎に受信された各受信結果信号が表す受信結果に基づいて前記送信タイミングを決定する送信タイミング決定部と
を備えることを特徴とする送信タイミング決定回路。
【請求項２】
前記受信結果信号受信部は、前記複数のメモリデバイスのそれぞれのメモリデバイスに対してデータ信号の送受信用として設けられるデータ信号線を用いて、前記複数のメモリデバイスのそれぞれのデバイスから前記受信結果信号を受信する
ことを特徴とする請求項１記載の送信タイミング決定回路。
【請求項３】
前記受信結果信号受信部は、複数ビットのデータ信号を送受信するための複数のデータ信号線のいずれかを前記データ信号線として用いて前記受信結果信号を受信する
ことを特徴とする請求項２記載の送信タイミング決定回路。
【請求項４】
前記送信タイミング決定回路は、複数種類の命令信号を伝送するための複数の命令信号線のそれぞれを前記命令信号線として選択する信号線選択部を備え、
前記受信確認信号送信部は、前記選択タイミング毎に、前記信号線選択部によって選択された前記命令信号線を用いて前記受信確認信号を前記複数のメモリデバイスへ送信し、
前記受信結果信号受信部は、前記選択タイミング毎に、前記複数のメモリデバイスそれぞれのメモリデバイスから前記受信結果信号を受信し、
前記送信タイミング決定部は、前記命令信号線を用いて特定種類の命令信号を送信するためのタイミングを前記命令信号線用の前記送信タイミングとして決定する
ことを特徴とする請求項１から請求項３いずれかに記載の送信タイミング決定回路。
【請求項５】
前記複数のメモリデバイスのそれぞれのメモリデバイスは、前記複数の命令信号線のそれぞれの命令信号線を伝送する信号の論理和をとって得られる信号を前記受信結果信号として送信し、
前記受信結果信号受信部は、前記複数のメモリデバイスのそれぞれのメモリデバイスから前記受信結果信号を受信する
ことを特徴とする請求項４記載の送信タイミング決定回路。
【請求項６】
前記送信タイミング決定回路は、複数種類の命令信号を伝送するための複数の命令信号線をグループ分けした複数のグループのそれぞれを選択グループとして選択するグループ選択部を備え、
前記受信確認信号送信部は、前記選択タイミング毎に、前記グループ選択部によって選択された前記選択グループの各命令信号線を前記命令信号線として用いて前記受信確認信号を前記複数のメモリデバイスへ送信し、
前記受信結果信号受信部は、前記選択タイミング毎に、前記複数のメモリデバイスそれぞれのメモリデバイスから前記選択グループの前記命令信号線別に前記受信結果信号を受信し、
前記送信タイミング決定部は、前記選択グループの前記命令信号線毎に、当該命令信号線を用いて特定種類の命令信号を送信するためのタイミングを当該命令信号線用の前記送信タイミングとして決定する
ことを特徴とする請求項１記載の送信タイミング決定回路。
【請求項７】
前記複数のメモリデバイスのそれぞれのメモリデバイスは、複数ビットのデータ信号を送受信するための複数のデータ信号線が設けられ、
前記受信結果信号受信部は、前記複数のメモリデバイスのそれぞれのメモリデバイスに設けられる前記複数のデータ信号線のうち前記選択グループに含まれる前記命令信号線と同じ数のデータ信号線を用いて、前記選択グループの前記命令信号線別に前記受信結果信号を受信する
ことを特徴とする請求項６記載の送信タイミング決定回路。
【請求項８】
前記複数のメモリデバイスのそれぞれのメモリデバイスは、前記複数のグループのそれぞれのグループを構成する前記命令信号線の個数分、前記複数のグループのそれぞれのグループから選択される各命令信号線の信号の論理和をとって得られる信号を出力する論理和回路を備え、
前記受信結果信号受信部は、前記複数のメモリデバイスのそれぞれのメモリデバイスに設けられる各論理和回路から出力される信号を前記選択グループの前記命令信号別の前記受信結果信号として各データ信号線を用いて受信する
ことを特徴とする請求項７記載の送信タイミング決定回路。
【請求項９】
前記受信結果信号が、前記クロック信号の前記一クロック周期より長い信号長の信号であることを特徴とする請求項１から請求項８いずれかに記載の送信タイミング決定回路。
【請求項１０】
前記複数のメモリデバイスが、前記クロック信号のクロック周波数より遅い動作周波数で動作して前記受信結果信号を送信する
ことを特徴とする請求項９記載の送信タイミング決定回路。
【請求項１１】
前記送信タイミング決定部は、前記複数のメモリデバイスが複数の選択タイミングで前記受信確認信号を受信できた場合、前記複数の選択タイミングの先頭のタイミングと最終のタイミングとの範囲内のタイミングを前記送信タイミングとして決定する
ことを特徴とする請求項１から請求項１０いずれかに記載の送信タイミング決定回路。
【請求項１２】
前記送信タイミング決定回路は、
前記受信確認信号送信部による前記受信確認信号の送信開始前に前記複数のメモリデバイスのそれぞれのメモリデバイスの動作モードを前記受信確認信号を出力するための調整モードに移行させ、前記送信タイミング決定部による前記送信タイミングの決定終了後に前記複数のメモリデバイスのそれぞれのメモリデバイスの動作モードを前記調整モードに移行する前の元の動作モードに戻すモード制御部を備える
ことを特徴とする請求項１から請求項１１いずれかに記載の送信タイミング決定回路。
【請求項１３】
前記モード制御部は、前記調整モードへの移行用の所定の信号パターンを有する調整モード移行信号を前記複数のメモリデバイスのそれぞれのメモリデバイスに送信することによって、前記複数のメモリデバイスのそれぞれのメモリデバイスの動作モードを前記調整モードに移行させる
ことを特徴とする請求項１２記載の送信タイミング決定回路。
【請求項１４】
前記モード制御部は、前記複数のメモリデバイスそれぞれのメモリデバイスに備わるレジスタを操作することによって、前記複数のメモリデバイスそれぞれのメモリデバイスの動作モードを前記調整モードに移行させる
ことを特徴とする請求項１３記載の送信タイミング決定回路。
【請求項１５】
前記モード制御部は、前記複数のメモリデバイスの状態の変化を検出し、検出した状態の変化が所定の再調整条件を満たしたときに前記複数のメモリデバイスの動作モードを前記調整モードに移行させる
ことを特徴とする請求項１２から請求項１４いずれかに記載の送信タイミング決定回路。
【請求項１６】
請求項１から請求項１５いずれかに記載の送信タイミング決定回路と、前記複数のメモリデバイスと、を備えることを特徴とするメモリ装置。
【請求項１７】
請求項１６記載のメモリ装置を備えることを特徴とするコンピュータ。
【請求項１８】
タイミング選択部と、受信確認信号送信部と、受信結果信号受信部と、送信タイミング決定部とを備える送信タイミング決定回路による送信タイミング決定方法であり、
前記タイミング選択部が、命令信号を伝送するための命令信号線によって所定の接続順で接続されて前記所定の接続順で命令信号が伝送される複数のメモリデバイスに対して命令信号を前記命令信号線を用いて送信するときの送信タイミングの基準となるクロック信号の一クロック周期の範囲内で、複数のタイミングをそれぞれ選択タイミングとして選択し、
前記受信確認信号送信部が、前記タイミング選択部によって選択された選択タイミング毎に、前記複数のメモリデバイスそれぞれのメモリデバイスが当該選択タイミングで送信される信号を受信できるか否かを確認するための受信確認信号を前記命令信号線を用いて前記複数のメモリデバイスへ送信し、
前記受信結果信号受信部が、前記タイミング選択部によって選択された選択タイミング毎に、前記受信確認信号送信部によって送信された前記受信確認信号の受信結果を表す受信結果信号を前記複数のメモリデバイスそれぞれのメモリデバイスから受信し、
前記送信タイミング決定部が、前記受信結果信号受信部によって前記選択タイミング毎に受信された各受信結果信号が表す受信結果に基づいて前記送信タイミングを決定する
ことを特徴とする送信タイミング決定方法。
【請求項１９】
命令信号を伝送するための命令信号線によって所定の接続順で接続されて前記所定の接続順で命令信号が伝送される複数のメモリデバイスに対して命令信号を前記命令信号線を用いて送信するときの送信タイミングの基準となるクロック信号の一クロック周期の範囲内で、複数のタイミングをそれぞれ選択タイミングとして選択するタイミング選択処理と、
前記タイミング選択処理によって選択された選択タイミング毎に、前記複数のメモリデバイスそれぞれのメモリデバイスが当該選択タイミングで送信される信号を受信できるか否かを確認するための受信確認信号を前記命令信号線を用いて前記複数のメモリデバイスへ送信する受信確認信号送信処理と、
前記タイミング選択処理によって選択された選択タイミング毎に、前記受信確認信号送信処理によって送信された前記受信確認信号の受信結果を表す受信結果信号を前記複数のメモリデバイスそれぞれのメモリデバイスから受信する受信結果信号受信処理と、
前記受信結果信号受信処理によって前記選択タイミング毎に受信された各受信結果信号が表す受信結果に基づいて前記送信タイミングを決定する送信タイミング決定処理と
をコンピュータに実行させるための送信タイミング決定プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、数珠つなぎされる複数のメモリデバイスに対するアドレス／制御信号の送信時の位相を設定するための送信タイミング決定回路、メモリ装置、コンピュータ、送信タイミング決定方法および送信タイミング決定プログラムに関するものである。
【背景技術】
【０００２】
ＤＤＲ３−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ３  −  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、クロックの倍速で転送を行うデータ信号だけでなく、アドレス／制御信号も非常に高速化している。
例えば、ＤＤＲ３−１８６６では９３３ＭＨｚ、ＤＤＲ３−２１３３では１０６６．５ＭＨｚと、最大で１ＧＨｚ程度のクロックで動作するパラレルバスとなっている。また、このクロックに同期して伝送されるアドレス／制御信号線の本数は全部で２０本程度ある。
【０００３】
図１０、図１１は、数珠つなぎされた複数のＤＤＲ３−ＳＤＲＡＭデバイスを示す図である。
アドレス／制御信号線は、図１０に示すように多数のＤＤＲ３−ＳＤＲＡＭデバイス（図中の「ＤＤＲ３メモリ」）を数珠つなぎで配線する。
従って、伝送速度が上がるほど、基板やデバイスの製造品質に起因する信号間スキュー、すなわちタイミングのバラつきが顕在化することでタイミング不良が発生する、という問題が発生する。
さらに、ＤＤＲ３−ＳＤＲＡＭデバイスを数珠つなぎにしたことにより、伝送経路のインピーダンスがＤＤＲ３−ＳＤＲＡＭデバイスを接続する部分で不整合となり、信号の高速化に伴って反射ノイズが顕在化することで伝送品質が悪化してタイミング不良が発生する、といった問題も発生する。
【０００４】
現状では、非特許文献１に示されるように、クロックの倍速で転送を行う高速なデータ信号については、以下のような補正技術（１）（２）が実装されている。しかし、アドレス／制御信号が正常に伝送されることを前提としており、アドレス／制御信号の詳細な位相調整機能などについては特に言及はされていない。
（１）Ｒｅａｄ  Ｌｅｖｅｌｉｎｇ：ＤＤＲ３−ＳＤＲＡＭデバイス側から予め決められたデータパターンを送出、メモリコントローラ側でＤＱ，ＤＱＳの取り込みタイミングを調整する。
（２）Ｗｒｉｔｅ  Ｌｅｖｅｌｉｎｇ：ＤＤＲ３−ＳＤＲＡＭデバイス側からクロックとＤＱＳ間のタイミング差情報を送出する。コントローラ側はこのタイミング差情報を元に、ＤＱ，ＤＱＳの送出タイミングを調整し、アドレス／制御信号とデータ信号とのメモリデバイスへの到達時間を一致させる。
ＤＱはデータ信号を意味し、ＤＱＳはデータストローブ信号を意味し、ＤＱとＤＱＳとを総称してデータ信号と呼ぶ。
【０００５】
なお、これらの技術は、図１１に示すように、データ信号線（ＤＱ、ＤＱＳ）とアドレス／制御信号線とで配線トポロジが大きく異なり、各ＤＤＲ３−ＳＤＲＡＭデバイス（図中の「ＤＤＲ３メモリ」）へのアドレス／制御信号の到達時刻に時間差が付くため、データ信号のタイミングをＤＤＲ３−ＳＤＲＡＭデバイスごとに制御することでアドレス・制御信号の到達時間差の影響をキャンセルするものである。
【０００６】
特許文献１では、アナログ的な信号反射を利用して遅延時間を計測する方式などいくつかの技術が提案されている。
しかし、特許文献１が提案する技術は、基本的にコントローラとデバイスとの間の接続が１対１になっているような接続向けの技術であり、複数のデバイスを数珠つなぎに接続してアドレス／制御信号を伝送するような形態に対して適用することが極めて難しい。
また、特許文献１の技術を利用するためには、コントローラ側に特殊な電位で信号変化を検出するための回路や、アナログ的な遅延を計測するための回路が必要である。
【０００７】
特許文献２では、アドレス／制御信号を含むすべての信号を個別に遅延制御するための方式について記載している。しかし、その遅延制御回路に設定する具体的な信号の遅延状態を検出する手段については一切言及されていない。
【０００８】
従来のＤＤＲ３−ＳＤＲＡＭでは、上記のようにアドレス／制御信号とクロック信号との位相状態を理想的な状態に調整することができない。
このため、信号が高速化した場合には動作タイミングのマージンが十分に確保できず、ＤＤＲ３−ＳＤＲＡＭのリード／ライト動作において誤動作を引き起こす可能性がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１４０４９０号公報
【特許文献２】特開２０１０−１７１８２６号公報
【非特許文献】
【００１０】
【非特許文献１】ＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  「ＤＤＲ３  ＳＤＲＡＭ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ」，  ＪＥＳＤ７９−３Ｅ，  Ｊｕｌｙ  ２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、例えば、数珠つなぎされた複数のメモリデバイスへのアドレス／制御信号の送信タイミングを調整できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の送信タイミング決定回路は、
命令信号を伝送するための命令信号線によって所定の接続順で接続されて前記所定の接続順で命令信号が伝送される複数のメモリデバイスに対して命令信号を前記命令信号線を用いて送信するときの送信タイミングの基準となるクロック信号の一クロック周期の範囲内で、複数のタイミングをそれぞれ選択タイミングとして選択するタイミング選択部と、
前記タイミング選択部によって選択された選択タイミング毎に、前記複数のメモリデバイスそれぞれのメモリデバイスが当該選択タイミングで送信される信号を受信できるか否かを確認するための受信確認信号を前記命令信号線を用いて前記複数のメモリデバイスへ送信する受信確認信号送信部と、
前記タイミング選択部によって選択された選択タイミング毎に、前記受信確認信号送信部によって送信された前記受信確認信号の受信結果を表す受信結果信号を前記複数のメモリデバイスそれぞれのメモリデバイスから受信する受信結果信号受信部と、
前記受信結果信号受信部によって前記選択タイミング毎に受信された各受信結果信号が表す受信結果に基づいて前記送信タイミングを決定する送信タイミング決定部とを備える。
【発明の効果】
【００１３】
本発明によれば、例えば、数珠つなぎされた複数のメモリデバイスへのアドレス／制御信号（命令信号の一例）の送信タイミングを調整することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１におけるメモリ装置１００の構成図。
【図２】実施の形態１におけるメモリ装置１００の位相調整方法を示すフローチャート。
【図３】実施の形態１におけるクロック信号とアドレス／制御信号との位相関係の一例を示す図。
【図４】実施の形態１における調整用信号と調整用応答信号（受信成功時）との一例を示す図。
【図５】実施の形態１における調整用信号と調整用応答信号（受信失敗時）との一例を示す図。
【図６】実施の形態２における調整用信号と調整用応答信号（受信成功時）との一例を示す図。
【図７】実施の形態３におけるＤＤＲ３メモリ１１０の構成の一例を示す図。
【図８】実施の形態４におけるＤＤＲ３メモリ１１０の構成を示す図。
【図９】実施の形態４におけるデータ信号線別の論理ＯＲ１１３とアドレス／制御信号線１０２との対応関係の一例を示す表。
【図１０】数珠つなぎされた複数のＤＤＲ３−ＳＤＲＡＭデバイスを示す図。
【図１１】数珠つなぎされた複数のＤＤＲ３−ＳＤＲＡＭデバイスを示す図。
【発明を実施するための形態】
【００１５】
実施の形態１．
数珠つなぎされた複数のメモリデバイスへのアドレス／制御信号の送信タイミングを調整する形態について説明する。
【００１６】
以下、個々のメモリを「メモリ」または「メモリデバイス」と呼び、各メモリを制御する回路、装置またはデバイスを「コントローラ」または「メモリコントローラ」と呼び、各メモリとコントローラとを含んだものを「メモリ装置」と呼ぶ。
【００１７】
図１は、実施の形態１におけるメモリ装置１００の構成図である。
実施の形態１におけるメモリ装置１００の構成について、図１に基づいて説明する。
【００１８】
以下、ＤＤＲ３−ＳＤＲＡＭを「ＤＤＲ３メモリ１１０」と記す。ＤＤＲ３メモリ１１０はメモリの一例であり、ＤＤＲ３メモリ１１０の代わりにその他のメモリ（例えば、ＤＤＲ３−ＳＤＲＡＭと同等の機能を有したその他の同期式メモリなど）を用いても構わない。
【００１９】
メモリ装置１００は、複数のＤＤＲ３メモリ１１０とＤＤＲ３メモリコントローラ１２０とを備える。
複数のＤＤＲ３メモリ１１０とＤＤＲ３メモリコントローラ１２０とは、クロック信号線１０１、アドレス／制御信号線１０２、データストローブ信号線１１１およびデータ信号線１１２などの信号線を介して接続している。
【００２０】
データストローブ信号線１１１およびデータ信号線１１２は、各ＤＤＲ３メモリ１１０とＤＤＲ３メモリコントローラ１２０とを直接に接続する。
【００２１】
一方、クロック信号線１０１およびアドレス／制御信号線１０２は、複数のＤＤＲ３メモリ１１０を所定の接続順で数珠つなぎに接続する。
これにより、ＤＤＲ３メモリコントローラ１２０から出力されるクロック信号、アドレス信号および制御信号は、クロック信号線１０１またはアドレス／制御信号線１０２を介して、先頭のＤＤＲ３メモリ１１０ａから最終のＤＤＲ３メモリ１１０ｚへ順番に伝送される。
このため、ＤＤＲ３メモリコントローラ１２０から出力されたクロック信号、アドレス信号および制御信号が到達するまでの時間は、ＤＤＲ３メモリ１１０毎に異なる。
また、クロック信号線１０１およびアドレス／制御信号線１０２の終端には終端抵抗１０９（図中の「終端」）が取り付けられる。
【００２２】
クロック信号線１０１は、各ＤＤＲ３メモリ１１０の動作のタイミングを制御するためのクロック信号「ＣＫ」「ＣＫ＃」を伝送する信号線である。クロック信号線１０１は「差動クロック信号線」ともいう。
【００２３】
アドレス／制御信号線１０２は、メモリ領域のアドレスを指定するためのアドレス信号を伝送するアドレス信号線、およびメモリに対する命令を指定するための制御信号を伝送する制御信号線である。アドレス信号および制御信号を総称して「アドレス／制御信号」という。
アドレス信号線は、例えば、アドレスを表す複数ビット（例えば、１３ビットまたは１４ビット）のビット数と同じ数の信号線で構成される。
制御信号線は、チップセレクト信号線「ＣＳ＃」、アドレスストローブ信号線「ＲＡＳ＃」「ＣＡＳ＃」、ライトイネーブル信号線「ＷＥ＃」、クロックイネーブル信号線「ＣＫＥ」、ライトデータマスク信号線「ＤＭ」、バンクセレクト信号線「ＢＡ０」「ＢＡ１」「ＢＡ２」など、２０本以上の信号線から構成される。
【００２４】
データストローブ信号線１１１は、データのリード／ライトのタイミングを指定するためのデータストローブ信号「ＤＱＳ」を伝送する信号線である。
データ信号線１１２は、データの入出力を行うためのデータ信号「ＤＱ」を伝送する信号線である。例えば、データ信号線１１２は、複数ビットのビット値を入出力するための複数の信号線で構成される。図中の「ＤＱ０」は、ビット０の信号（第０ビットのビット値）を入出力するためのデータ信号線である。
データストローブ信号線１１１とデータ信号線１１２とをまとめて「データ信号線」という場合もある。
【００２５】
ＤＤＲ３メモリコントローラ１２０は、クロック１２１および位相セレクタ回路１２２を備える。
クロック１２１は、クロック信号を生成する回路である。
位相セレクタ回路１２２は、各ＤＤＲ３メモリ１１０に対してアドレス／制御信号を送信する送信タイミングを選択する回路である。送信タイミングとは、クロック信号に対する位相を意味する。例えば、アドレス／制御信号は、クロック信号より遅れた位相、クロック信号より進んだ位相またはクロック信号と同じ位相のタイミングで送信される。
【００２６】
また、ＤＤＲ３メモリコントローラ１２０は、調整モード移行制御部１２３、調整用信号送信部１２４、調整用信号受信成否判定部１２５、最適位相設定部１２６およびメモリ制御部１２９を備える。
【００２７】
調整モード移行制御部１２３は、各ＤＤＲ３メモリ１１０の動作モードをアドレス／制御信号の位相を調整する調整モードへ移行する機能構成である。
調整用信号送信部１２４は、各ＤＤＲ３メモリ１１０に対してアドレス／制御信号の位相を調整するための調整用信号を送信する機能構成である。
調整用信号受信成否判定部１２５は、各ＤＤＲ３メモリ１１０が調整用信号を正しく受信できたか否かを判定する機能構成である。
最適位相設定部１２６は、各ＤＤＲ３メモリ１１０が調整用信号を正しく受信できたか否かの判定結果に基づいてアドレス／制御信号の位相を位相セレクタ回路１２２に設定する機能構成である。
メモリ制御部１２９は、データ信号やアドレス／制御信号を送信して各ＤＤＲ３メモリ１１０を制御する機能構成である。例えば、メモリ制御部１２９は、位相セレクタ回路１２２によって選択される位相が表すタイミングで、アドレス／制御信号をＤＤＲ３メモリ１１０に送信する。
ＤＤＲ３メモリコントローラ１２０のこれら機能構成の詳細については後述する。
【００２８】
メモリ装置１００は、例えば、コンピュータのマザーボードに搭載されて用いられる。
複数のＤＤＲ３メモリ１１０は、例えば、メモリモジュールと呼ばれるハードウェアを構成する。
ＤＤＲ３メモリコントローラ１２０は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）（図示省略）に搭載される。
【００２９】
図２は、実施の形態１におけるメモリ装置１００の位相調整方法を示すフローチャートである。
実施の形態１におけるメモリ装置１００の位相調整方法について、図２に基づいて説明する。
【００３０】
以下に説明する位相調整方法は、メモリ装置１００の電源投入後、つまり、メモリ装置１００への電力の供給が開始された後、ＤＤＲ３メモリ１１０の標準のタイミング調整処理「Ｒｅａｄ／Ｗｒｉｔｅ  Ｌｅｖｅｌｉｎｇ」（非特許文献１参照）の実施前に実施する。
【００３１】
Ｓ１１０において、ＤＤＲ３メモリコントローラ１２０の調整モード移行制御部１２３は、アドレス／制御信号の位相を調整する調整モードへの移行を命令する調整モード移行コマンドを各ＤＤＲ３メモリ１１０に対して発行する。
【００３２】
例えば、調整モード移行制御部１２３は、以下のように調整モード移行コマンドを発行する。
（１）調整モード移行制御部１２３は、アドレス／制御信号線１０２に含まれる所定の制御信号線を用いて、所定の信号パターンの信号を調整モード移行コマンドとして各ＤＤＲ３メモリ１１０へ送信する。但し、調整モード移行制御部１２３は、アドレス信号線、データストローブ信号線１１１またはデータ信号線１１２など、制御信号線以外の信号線を用いて調整モード移行コマンドを送信しても構わない。
（２）調整モード移行制御部１２３は、各ＤＤＲ３メモリ１１０に備わるレジスタ（図示省略）のうち動作モードを設定するためのレジスタにアクセスし、当該レジスタに調整モードへの移行を指示するための所定値を設定する。
【００３３】
調整モード移行コマンドを受け付けたＤＤＲ３メモリ１１０は、動作モードを調整モードに移行し、調整モードに移行したことをＤＤＲ３メモリコントローラ１２０へ通知する。
例えば、各ＤＤＲ３メモリ１１０は、ビット０の信号値がＬｏｗ（第０ビットのビット値が「０」）であって他のビットの信号値がＨｉｇｈ（他のビットのビット値が「１」）であるデータ信号をデータ信号線１１２を用いてＤＤＲ３メモリコントローラ１２０に出力する。但し、各ＤＤＲ３メモリ１１０は、その他の信号パターンのデータ信号をデータ信号線１１２を用いてＤＤＲ３メモリコントローラ１２０に出力しても構わない。また、各ＤＤＲ３メモリ１１０は、データストローブ信号線１１１など、データ信号線１１２以外の信号線を用いて所定の信号パターンの信号をＤＤＲ３メモリコントローラ１２０に出力しても構わない。
【００３４】
ＤＤＲ３メモリコントローラ１２０の調整モード移行制御部１２３は、全てのＤＤＲ３メモリ１１０から調整モードへの移行が通知されるまで待機する。
調整モード移行コマンドを発行してから所定の移行待ち時間が経過したときに少なくともいずれかのＤＤＲ３メモリ１１０から調整モードへの移行が通知されていない場合、調整モード移行制御部１２３は調整モード移行コマンドを再発行してもよい。
Ｓ１１０の後、Ｓ１２０に進む。
【００３５】
Ｓ１２０において、ＤＤＲ３メモリコントローラ１２０の調整用信号送信部１２４は、アドレス／制御信号線１０２を構成する複数の信号線から未選択の信号線を「調整対象の信号線」として選択する。
Ｓ１２０の後、Ｓ１３０に進む。
【００３６】
Ｓ１３０において、ＤＤＲ３メモリコントローラ１２０の調整用信号送信部１２４は、アドレス／制御信号の送信タイミングを定める位相のうち未選択の位相を選択する。以下、選択した位相を「選択位相」という。
例えば、ＤＤＲ３メモリコントローラ１２０は、クロック１２１が出力するクロック信号に対してアドレス／制御信号の位相を「−１８０度」から「＋１８０度」まで「４５度」ずつ調整することができるものとする（図３参照）。この場合、調整用信号送信部１２４は、「−１８０度」「−１３５度」「−９０度」「−４５度」「±０度」「＋４５度」「＋９０度」「＋１３５度」「＋１８０度」から未選択の位相を選択する。
図３は、実施の形態１におけるクロック信号とアドレス／制御信号との位相関係の一例を示す図である。また、調整する位相の間隔は「３０度」や「１５度」など、「４５度」以外の値でも構わない。
Ｓ１３０の後、Ｓ１３１に進む。
【００３７】
Ｓ１３１において、ＤＤＲ３メモリコントローラ１２０の調整用信号送信部１２４は、Ｓ１２０で選択した調整対象の信号線を用いて、Ｓ１３０で選択した選択位相によって定まる送信タイミングで、所定の信号パターンの調整用信号を各ＤＤＲ３メモリ１１０へ送信する。
調整用信号送信部１２４は、クロック信号の一周期（または一周期未満の時間）に相当する信号長を持つ信号を調整用信号として送信するとよい。
例えば、調整用信号送信部１２４は、Ｈｉｇｈ状態のパルス信号をクロック信号の一周期分の時間幅で調整用信号として送信する（図４または図５の（ａ）参照）。但し、調整対象の信号線の定常時の状態がＨｉｇｈである場合、調整用信号送信部１２４は、Ｌｏｗ状態のパルス信号を調整用信号として送信する。
図４は、実施の形態１における調整用信号と調整用応答信号（受信成功時）との一例を示す図である。
図５は、実施の形態１における調整用信号と調整用応答信号（受信失敗時）との一例を示す図である。
Ｓ１３１の後、Ｓ１３２に進む。
【００３８】
Ｓ１３２において、各ＤＤＲ３メモリ１１０は、Ｓ１３１で送信された調整用信号をサンプリングし、調整用信号の受信を成功したか否かを表す調整用応答信号をＤＤＲ３メモリコントローラ１２０に送信する。
【００３９】
例えば、各ＤＤＲ３メモリ１１０は、調整対象の信号線を含むアドレス／制御信号線１０２の全ての信号線から入力される信号の論理和（論理ＯＲ）を調整用応答信号として、データ信号線ＤＱ０を用いてＤＤＲ３メモリコントローラ１２０に送信する（図１の吹き出し部分参照）。また、各ＤＤＲ３メモリ１１０は、データストローブ信号線ＤＱＳとデータ信号線ＤＱ（例えば、ＤＱ０）との双方の信号線を用いて調整用応答信号を送信してもよい（図４の（ｂ）参照）。
これにより、調整対象の信号線から調整用信号を正常に受信することができたＤＤＲ３メモリ１１０は、調整用信号と同じ信号バターンを持つ調整用応答信号をＤＤＲ３メモリコントローラ１２０に送信することができる。
また、調整対象の信号線から調整用信号を正常に受信できなかったＤＤＲ３メモリ１１０は、調整用信号と同じ信号パターンを持つ調整用応答信号をＤＤＲ３メモリコントローラ１２０に送信できない（図５の（ｂ）参照）。
但し、ＤＤＲ３メモリコントローラ１２０への調整用応答信号の出力方法および調整用応答信号の信号パターンは上記以外のものであっても構わない。
【００４０】
Ｓ１３２の続きを説明する。
ＤＤＲ３メモリコントローラ１２０の調整用信号受信成否判定部１２５は、Ｓ１３１で調整用信号を送信してから所定の応答待ち時間が経過するまで待機し、調整用信号の受信成功を表す調整用応答信号を全てのＤＤＲ３メモリ１１０から受信したか否か、つまり、全てのＤＤＲ３メモリ１１０が調整用信号の受信を成功したか否かを判定する。
調整用信号受信成否判定部１２５は、判定結果をＤＤＲ３メモリコントローラ１２０に備わるレジスタ（図示省略）に記憶する。
Ｓ１３２の後、Ｓ１３３に進む。
【００４１】
Ｓ１３３において、ＤＤＲ３メモリコントローラ１２０の調整用信号送信部１２４は、調整用信号の送信を行っていない未選択の位相が残っているか否かを判定する。
未選択の位相が残っている場合（ＹＥＳ）、Ｓ１３０に戻る。
未選択の位相が残っていない場合（ＮＯ）、Ｓ１４０に進む。
【００４２】
Ｓ１４０において、ＤＤＲ３メモリコントローラ１２０の最適位相設定部１２６は、Ｓ１３２の判定結果、つまり、全てのＤＤＲ３メモリ１１０が調整用信号の受信を成功したか否かの判定結果に基づいて、調整対象の信号線に対する信号の最適な位相を選択する。
例えば、最適位相設定部１２６は、全てのＤＤＲ３メモリ１１０が受信を成功した調整用信号の位相の範囲のうち中間の位相を最適な位相として選択する。つまり、３つの位相「±０度」「＋４５度」「＋９０度」で全てのＤＤＲ３メモリ１１０が調整用信号の受信を成功した場合、最適位相設定部１２６は、３つの位相のうち中間の位相「＋４５度」を最適な位相として選択する。
但し、最適位相設定部１２６は、全てのＤＤＲ３メモリ１１０が受信を成功した調整用信号の位相の範囲のうち中間の位相以外の位相（例えば、クロック信号に対して最も遅れた位相、またはクロック信号に対して最も進んだ位相）を最適な位相として選択してもよい。また、最適な位相は選択位相以外の位相であっても構わない。
Ｓ１４０の後、Ｓ１４１に進む。
【００４３】
Ｓ１４１において、ＤＤＲ３メモリコントローラ１２０の最適位相設定部１２６は、Ｓ１４０で選択した最適な位相を調整対象の信号線に対する信号の送信タイミングを表す位相として、位相セレクタ回路１２２に設定する。
Ｓ１４１の後、Ｓ１５０に進む。
【００４４】
Ｓ１５０において、ＤＤＲ３メモリコントローラ１２０の位相セレクタ回路１２２は、アドレス／制御信号線１０２を構成する複数の信号線のうち調整対象の信号線として未選択の信号線が残っているか否かを判定する。
未選択の信号線が残っている場合（ＹＥＳ）、Ｓ１２０に戻る。
未選択の信号線が残っていない場合（ＮＯ）、Ｓ１６０に進む。
【００４５】
Ｓ１６０において、ＤＤＲ３メモリコントローラ１２０の調整モード移行制御部１２３は、調整モードの解除を命令する調整モード解除コマンドを各ＤＤＲ３メモリ１１０に対して発行する。
調整モード解除コマンドを受け付けた各ＤＤＲ３メモリ１１０は、動作モードを調整モードから通常モード（元の動作モード）に戻し、調整モードを解除したことをＤＤＲ３メモリコントローラ１２０へ通知する。
【００４６】
例えば、調整モード移行制御部１２３は調整モード移行コマンドの発行方法（Ｓ１１０参照）と同様の方法で調整モード解除コマンドを発行し、各ＤＤＲ３メモリ１１０は調整モードへの移行を通知したときと同じ方法で調整モードの解除を通知する。
但し、調整モード移行制御部１２３は調整モード移行コマンドの発行方法と異なる方法で調整モード解除コマンドを発行してもよく、各ＤＤＲ３メモリ１１０は調整モードへの移行を通知したときと異なる方法で調整モードの解除を通知してもよい。
【００４７】
調整モード移行制御部１２３は、全てのＤＤＲ３メモリ１１０から調整モードの解除が通知されるまで待機する。
調整モード解除コマンドを発行してから所定の解除待ち時間が経過したときに少なくともいずれかのＤＤＲ３メモリ１１０から調整モードの解除が通知されていない場合、調整モード移行制御部１２３は調整モード解除コマンドを再発行してもよい。
Ｓ１６０により、メモリ装置１００の位相調整方法の処理は終了する。
【００４８】
メモリ装置１００の位相調整方法の処理が終了した後、ＤＤＲ３メモリコントローラ１２０または各ＤＤＲ３メモリ１１０は、ＤＤＲ３メモリ１１０の標準のタイミング調整処理「Ｒｅａｄ／Ｗｒｉｔｅ  Ｌｅｖｅｌｉｎｇ」（非特許文献１参照）を実行する。
【００４９】
ＤＤＲ３メモリコントローラ１２０は、上記の位相調整方法と同様の方法により、特定のタイミングで位相の再調整を行っても構わない。
例えば、メモリ装置１００または各ＤＤＲ３メモリ１１０に温度、電圧またはその他の状態値を計測するセンサを設ける。そして、これらセンサによって計測されるセンサ値が変化し、変化後のセンサ値が所定の再調整条件を満たした場合（温度が所定温度を超えた場合など）、ＤＤＲ３メモリコントローラ１２０の調整モード移行制御部１２３が調整モード移行コマンドを発行し（Ｓ１１０）、ＤＤＲ３メモリコントローラ１２０が位相の再調整を行う。
【００５０】
上記の位相調整方法により、クロック信号に対するアドレス／制御信号の位相を、各ＤＤＲ３メモリ１１０にとって最適な状態に調整することができる。これにより、信号が高速であっても十分な動作マージンを確保し、安定した動作を実現することができる。
【００５１】
ＤＤＲ３メモリコントローラ１２０はハードウェア、ファームウェア、ソフトウェアまたはこれらの組み合わせのいずれで実装されてもよく、位相調整方法は回路、プログラムまたはこれらの組み合わせのいずれによって実装されてもよい。
【００５２】
実施の形態１において、例えば、以下のような送信タイミング決定回路（ＤＤＲ３メモリコントローラ１２０）について説明した。括弧内に実施の形態１で使用した符号および名称を記す。
送信タイミング決定回路は、タイミング選択部（調整用信号送信部１２４）と、受信確認信号送信部（調整用信号送信部１２４）と、受信結果信号受信部（調整用信号受信成否判定部１２５）と、送信タイミング決定部（最適位相設定部１２６）とを備える。
タイミング選択部は、クロック信号の一クロック周期の範囲内で、複数のタイミングをそれぞれ選択タイミング（選択位相）として選択する。複数のメモリデバイス（ＤＤＲ３メモリ１１０）は、命令信号（アドレス／制御信号）を伝送するための命令信号線（アドレス／制御信号線１０２）によって所定の接続順で接続されて所定の接続順で命令信号が伝送される。クロック信号は、複数のメモリデバイスに対して命令信号を命令信号線を用いて送信するときの送信タイミングの基準となる。
受信確認信号送信部は、タイミング選択部によって選択された選択タイミング毎に、複数のメモリデバイスそれぞれのメモリデバイスが当該選択タイミングで送信される信号を受信できるか否かを確認するための受信確認信号（調整用信号）を命令信号線を用いて複数のメモリデバイスへ送信する。
受信結果信号受信部は、タイミング選択部によって選択された選択タイミング毎に、受信確認信号送信部によって送信された受信確認信号の受信結果を表す受信結果信号（受信用応答信号）を複数のメモリデバイスそれぞれのメモリデバイスから受信する。
送信タイミング決定部は、受信結果信号受信部によって選択タイミング毎に受信された各受信結果信号が表す受信結果に基づいて送信タイミングを決定する。
【００５３】
送信タイミング決定回路は、さらに、信号線選択部（調整用信号送信部１２４）を備える。
信号線選択部は、複数種類の命令信号を伝送するための複数の命令信号線のそれぞれを前記命令信号線（調整対象の信号線）として選択する。
受信確認信号送信部は、選択タイミング毎に、信号線選択部によって選択された命令信号線を用いて受信確認信号を複数のメモリデバイスへ送信する。
受信結果信号受信部は、選択タイミング毎に、複数のメモリデバイスそれぞれのメモリデバイスから受信結果信号を受信する。
送信タイミング決定部は、命令信号線を用いて特定種類の命令信号を送信するためのタイミングを命令信号線用の送信タイミングとして決定する。
【００５４】
実施の形態２．
調整用信号を正常に受信できたＤＤＲ３メモリ１１０からＤＤＲ３メモリコントローラ１２０に対して、調整用信号の受信成功をより確実に通知できるようにする形態について説明する。
以下、実施の形態１と異なる事項について説明する。説明を省略する事項については実施の形態１と同様である。
【００５５】
メモリ装置１００の構成は、実施の形態１と同様である（図１参照）。
また、メモリ装置１００の位相制御方法の処理の流れは、実施の形態１と同様である（図２参照）。
但し、メモリ装置１００は、Ｓ１３２において各ＤＤＲ３メモリ１１０からＤＤＲ３メモリコントローラ１２０に対して送信される調整用応答信号について、実施の形態１では説明しなかった以下のような特徴を有する。
【００５６】
図２で説明した位相制御方法はＤＤＲ３メモリ１１０の標準のタイミング調整処理「Ｒｅａｄ／Ｗｒｉｔｅ  Ｌｅｖｅｌｉｎｇ」（非特許文献１参照）の実施前に実施するため、位相制御方法のＳ１３２の時点において、データストローブ信号線１１１およびデータ信号線１１２の信号の位相は調整されていない。
このため、クロック信号と同じ信号長の調整用応答信号をＤＤＲ３メモリコントローラ１２０に送信する場合、ＤＤＲ３メモリコントローラ１２０が各ＤＤＲ３メモリ１１０からこの調整用応答信号を正しく受信することができない可能性がある。
そこで、位相制御方法のＳ１３２において、各ＤＤＲ３メモリ１１０は、クロック信号より長い信号長の調整用応答信号をＤＤＲ３メモリコントローラ１２０に送信する。
【００５７】
図６は、実施の形態２における調整用信号と調整用応答信号（受信成功時）との一例を示す図である。
例えば、各ＤＤＲ３メモリ１１０は、クロック信号の動作周波数より遅い動作周波数で動作する。そして、各ＤＤＲ３メモリ１１０は、図６の（ｂ）に示すように、この遅い動作周波数の一周期に相当する信号長、つまり、クロック信号より長い信号長の調整用応答信号を送信する。
これにより、ＤＤＲ３メモリ１１０の標準のタイミング調整処理の実施前であっても、各ＤＤＲ３メモリ１１０は調整用信号の受信成功をＤＤＲ３メモリコントローラ１２０に確実に通知することができる。
【００５８】
実施の形態３．
調整用応答信号を送信するためのＤＤＲ３メモリ１１０の構成の一例について説明する。
以下、実施の形態１、２と異なる事項について主に説明する。説明を省略する事項については実施の形態１，２と同様である。
【００５９】
メモリ装置１００の構成は、実施の形態１と同様である（図１参照）。
また、メモリ装置１００の位相制御方法の処理の流れは、実施の形態１と同様である（図２参照）。
【００６０】
但し、各ＤＤＲ３メモリ１１０は、図７に示すような構成を備える。
図７は、実施の形態３におけるＤＤＲ３メモリ１１０の構成の一例を示す図である。
実施の形態３におけるＤＤＲ３メモリ１１０の構成について、図７に基づいて説明する。
【００６１】
各ＤＤＲ３メモリ１１０は、論理ＯＲ１１３とセレクタ１１４とを備える。
論理ＯＲ１１３は、アドレス／制御信号線１０２を構成する複数の信号線それぞれの信号をクロック周期に合わせてラッチし、全ての信号の論理和（論理ＯＲ）をとって得られる信号（以下、「論理ＯＲ信号」という）を出力する回路である。ラッチ回路については図示を省略する。
セレクタ１１４は、データ信号ＤＱ０と論理ＯＲ１１３が出力する論理ＯＲ信号とのいずれかを選択し、選択した信号をデータ信号線ＤＱ０に出力する回路である。
【００６２】
セレクタ１１４は、Ｓ１２０からＳ１５０（図２参照）の調整モード中、論理ＯＲ１１３が出力する論理ＯＲ信号を選択し、データ信号線ＤＱ０を用いて論理ＯＲ信号をＤＤＲ３メモリコントローラ１２０に出力する。
このため、Ｓ１３２（図２参照）において調整対象の信号線にだけＨｉｇｈ状態の調整用信号を出力して他の信号線の信号をＬｏｗの状態にすれば、各ＤＤＲ３メモリ１１０が調整用信号を正常に受信できた場合にだけ、調整用信号と同じＨｉｇｈ状態の調整用応答信号をセレクタ１１４からデータ信号線ＤＱ０を介してＤＤＲ３メモリコントローラ１２０に送信することができる。
【００６３】
セレクタ１１４は、通常モードのときには、データ信号ＤＱ０を選択し、データ信号線ＤＱ０を用いてデータ信号ＤＱ０をＤＤＲ３メモリコントローラ１２０に出力する。
これにより、通常モード中の各ＤＤＲ３メモリ１１０は、アドレス／制御信号に従ってデータ信号を通常通りにＤＤＲ３メモリコントローラ１２０に出力することができる。
【００６４】
実施の形態４．
アドレス／制御信号線１０２を構成する複数の信号線それぞれの位相を同時に調整する形態について説明する。
以下、実施の形態１から３と異なる事項について主に説明する。説明を省略する事項については実施の形態１から３と同様である。
【００６５】
メモリ装置１００の構成は、実施の形態１と同様である（図１参照）。
各ＤＤＲ３メモリ１１０は、実施の形態３と同様に論理ＯＲ１１３およびセレクタ１１４を備える（図７参照）。
【００６６】
図８は、実施の形態４におけるＤＤＲ３メモリ１１０の構成を示す図である。
図８に示すように、ＤＤＲ３メモリ１１０は、データ信号線１１２を構成する複数の信号線のうちビット０からビット３の信号（第０ビットから第３ビットのビット値）を入出力するための４つのデータ信号線ＤＱ０からＤＱ３のそれぞれに対して、論理ＯＲ１１３およびセレクタ１１４を備える。但し、各論理ＯＲ１１３は、対象とするアドレス信号または制御信号が異なる。
【００６７】
図９は、実施の形態４におけるデータ信号線別の論理ＯＲ１１３とアドレス／制御信号線１０２との対応関係の一例を示す表である。
図９に示す対応関係の場合、データ信号線ＤＱ０用の論理ＯＲ１１３ａ（図８参照）は、アドレス／制御信号線１０２のうちアドレスストローブ信号線ＲＡＳ＃と、バンクセレクト信号線ＢＡ０と、ビット０のアドレス信号線Ａ０と、ビット４のアドレス信号線Ａ４とのそれぞれの信号の論理和をとって論理ＯＲ信号を出力する。
データ信号線ＤＱ１用の論理ＯＲ１１３ｂ（図８参照）は、アドレス／制御信号線１０２のうちアドレスストローブ信号線ＣＡＳ＃と、バンクセレクト信号線ＢＡ１と、ビット１のアドレス信号線Ａ１と、ビット５のアドレス信号線Ａ５とのそれぞれの信号の論理和をとって論理ＯＲ信号を出力する。
データ信号線ＤＱ２用の論理ＯＲ１１３ｃ（図８参照）は、アドレス／制御信号線１０２のうちライトイネーブル信号線ＷＥ＃と、バンクセレクト信号線ＢＡ２、ビット２のアドレス信号線Ａ２と、ビット６のアドレス信号線Ａ６とのそれぞれの信号の論理和をとって論理ＯＲ信号を出力する。
データ信号線ＤＱ３用の論理ＯＲ１１３ｄ（図８参照）は、アドレス／制御信号線１０２のうちチップセレクト信号線ＣＳ＃と、ビット３のアドレス信号線Ａ３と、ビット７のアドレス信号線Ａ７とのそれぞれの信号の論理和をとって論理ＯＲ信号を出力する。
【００６８】
ＤＤＲ３メモリコントローラ１２０は、図９に示すような対応表を予め記憶し、この対応表が示す対応関係に基づいて動作する。
【００６９】
メモリ装置１００の位相制御方法の処理の流れは、実施の形態１と同様である（図２参照）。但し、一部の処理において、実施の形態１で説明した処理内容と以下のような違いがある。
【００７０】
Ｓ１２０において、ＤＤＲ３メモリコントローラ１２０の調整用信号送信部１２４は、調整対象の信号線として複数の信号線を選択する。
例えば、調整用信号送信部１２４は、図９に示す信号線のグループＡからＤのうち未選択のグループを一つ選択する。この場合、選択されたグループを構成する各信号線が調整対象の信号線である。
【００７１】
Ｓ１３１において、ＤＤＲ３メモリコントローラ１２０の調整用信号送信部１２４は、調整対象の信号線として選択した複数の信号線それぞれで調整用信号を各ＤＤＲ３メモリ１１０へ送信する。
例えば、図９に示すグループＡを選択した場合、調整用信号送信部１２４は、グループＡを構成する４つの信号線「ＲＡＳ＃」「ＣＡＳ＃」「ＷＥ＃」「ＣＳ＃」のそれぞれでＨｉｇｈ状態の調整用信号を各ＤＤＲ３メモリ１１０へ送信する。このとき、その他の信号線の信号はＬｏｗ状態である。
【００７２】
Ｓ１３２において、各ＤＤＲ３メモリ１１０は、調整対象の複数の信号線で調整用信号を受信できたか否かを表す複数の調整用応答信号を、データ信号線１１２を構成する複数の信号線を用いてＤＤＲ３メモリコントローラ１２０に送信する。
そして、ＤＤＲ３メモリコントローラ１２０の調整用信号受信成否判定部１２５は、複数の信号線を用いて送信された複数の調整用応答信号に基づいて、調整対象の信号線毎に全てのＤＤＲ３メモリ１１０が調整用信号の受信を成功したか否かを判定する。
例えば、図９に示すグループＡの各信号線が調整対象の信号線であるものとする。データ信号線ＤＱ０に対応する信号線は「ＲＡＳ＃」「ＢＡ０」「Ａ０」「Ａ４」である。調整対象の信号線「ＲＡＳ＃」を用いて送信されるＨｉｇｈ状態の調整用信号の受信が成功した場合、各ＤＤＲ３メモリ１１０は、図８に示す構成により、調整用信号の受信成功を表すＨｉｇｈ状態の調整用応答信号をデータ信号線ＤＱ０を用いてＤＤＲ３メモリコントローラ１２０へ送信する。同様に、グループＡの信号線「ＣＡＳ＃」「ＷＥ＃」「ＣＳ＃」でＨｉｇｈ状態の調整用信号の受信が成功した場合、各ＤＤＲ３メモリ１１０は、データ信号線ＤＱ１からＤＱ３を用いてＨｉｇｈ状態の調整用応答信号をＤＤＲ３メモリコントローラ１２０へ送信する。また、ＤＤＲ３メモリコントローラ１２０の調整用信号受信成否判定部１２５は、グループＡの信号線「ＲＡＳ＃」「ＣＡＳ＃」「ＷＥ＃」「ＣＳ＃」毎に全てのＤＤＲ３メモリ１１０が調整用信号の受信を成功したか否かを判定する。
【００７３】
Ｓ１４０およびＳ１４１において、ＤＤＲ３メモリコントローラ１２０の最適位相設定部１２６は、調整対象の信号線毎に最適な位相を選択し、選択した最適な位相を位相セレクタ回路１２２に設定する。
例えば、図９に示すグループＡの各信号線が調整対象の信号線である場合、最適位相設定部１２６は、グループＡの信号線「ＲＡＳ＃」「ＣＡＳ＃」「ＷＥ＃」「ＣＳ＃」毎に最適な位相を選択し、選択した最適な位相を位相セレクタ回路１２２に設定する。
【００７４】
以上のように、メモリ装置１００は、アドレス／制御信号線１０２を構成する複数の信号線それぞれの位相を同時に調整し、調整するための必要な時間を短縮することができる。
例えば、アドレス／制御信号線１０２を構成する複数の信号線を図９に示すようにグループＡからＤの４つのグループに分けた場合、メモリ装置１００は、１つずつ信号線の位相を調整する実施の形態１に対して４分の１程度の時間で全ての信号線の位相を調整することができる。
【００７５】
アドレス／制御信号線１０２を構成する複数の信号線は、４つのグループではなく、２つ、３つまたは５つ以上のグループに分けても構わない。
調整用応答信号を送信するためのデータ信号線１１２は、ビット０から３の４つの信号線ではなく、２つ、３つまたは５つ以上の信号線であっても構わない。
調整用応答信号を送信するためのデータ信号線１１２は、ビット０から３以外のビット用の信号線であっても構わない。
【００７６】
実施の形態４において、例えば、以下のような送信タイミング決定回路（ＤＤＲ３メモリコントローラ１２０）を説明した。括弧内に実施の形態で使用した符号および名称を記す。
送信タイミング決定回路は、さらに、グループ選択部（調整用信号送信部１２４）を備える。
グループ選択部は、複数種類の命令信号を伝送するための複数の命令信号線（アドレス／制御信号線１０２）をグループ分けした複数のグループのそれぞれを選択グループとして選択する。
受信確認信号送信部（調整用信号送信部１２４）は、選択タイミング毎に、グループ選択部によって選択された選択グループの各命令信号線を用いて受信確認信号（調整用信号）を複数のメモリデバイス（ＤＤＲ３メモリ１１０）へ送信する。
受信結果信号受信部（調整用信号受信成否判定部１２５）は、選択タイミング毎に、複数のメモリデバイスそれぞれのメモリデバイスから選択グループの命令信号線別に受信結果信号（調整用応答信号）を受信する。
送信タイミング決定部は、選択グループの命令信号線毎に、当該命令信号線を用いて特定種類の命令信号を送信するためのタイミングを当該命令信号線用の送信タイミングとして決定する。
【００７７】
各実施の形態は、矛盾が生じない範囲であれば組み合わせて実行しても構わない。
【符号の説明】
【００７８】
１００  メモリ装置、１０１  クロック信号線、１０２  アドレス／制御信号線、１０９  終端抵抗、１１０  ＤＤＲ３メモリ、１１１  データストローブ信号線、１１２  データ信号線、１１３  論理ＯＲ、１１４  セレクタ、１２０  ＤＤＲ３メモリコントローラ、１２１  クロック、１２２  位相セレクタ回路、１２３  調整モード移行制御部、１２４  調整用信号送信部、１２５  調整用信号受信成否判定部、１２６  最適位相設定部、１２９  メモリ制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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