(57)【要約】      （修正有）【課題】ゲート電極とドレイン電極間及びゲート電極とソース電極間の寄生容量を低減させると共に、チャネル長を縮小する。【解決手段】絶縁基板と、絶縁基板の表面に形成されるゲート電極層と、ゲート電極層上に形成される第１の絶縁層と、第１の絶縁層上に形成されると共に、ゲート電極層を跨ぐように形成される酸化物半導体層と、酸化物半導体層上に形成される第２の絶縁層と、酸化物半導体層と電気的に接続され、平面的に見て、ゲート電極層を介して対向配置されるドレイン電極層及びソース電極層とを有する半導体装置であって、第２の絶縁層は、少なくとも酸化物半導体層の延在方向の端部をそれぞれ露出させる露出領域を有し、酸化物半導体層の内で、一対の露出領域の間の領域にチャネル領域が形成されると共に、ドレイン電極層及びソース電極層は、露出領域で酸化物半導体層と接続されると共に、接続部分がゲート電極層と重ならない。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板の表面に形成されるゲート電極層と、前記ゲート電極層上に形成される第１の絶縁層と、前記第１の絶縁層上に形成されると共に、前記ゲート電極層を跨ぐように形成される酸化物半導体層と、前記酸化物半導体層上に形成される第２の絶縁層と、前記酸化物半導体層と電気的に接続され、平面的に見て、前記ゲート電極層を介して対向配置されるドレイン電極層及びソース電極層とを有する半導体装置であって、
前記第２の絶縁層は、少なくとも前記酸化物半導体層の延在方向の端部をそれぞれ露出させる露出領域を有し、
前記酸化物半導体層の内で、前記一対の露出領域の間の領域にチャネル領域が形成されると共に、
前記ドレイン電極層及び前記ソース電極層は、前記露出領域で前記酸化物半導体層と接続されると共に、前記接続部分が前記ゲート電極層と重ならないことを特徴とする半導体装置。
【請求項２】
前記露出領域の間隔は前記ゲート電極層幅よりも小さく形成されると共に、平面的に見て、前記露出領域の一部が前記ゲート電極層と重なるように形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記露出領域は、還元処理されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の絶縁層は前記絶縁基板を覆うようにして形成され、
前記露出領域は、前記酸化物半導体層と重畳する領域の内で、前記第２の絶縁層に形成される前記酸化物半導体層の表面に至る一対の貫通孔から露出される領域からなり、
平面的に見て、前記一対の貫通孔の近い側の辺部がそれぞれ前記ゲート電極層と重なる領域に形成されると共に、遠い側の辺部が前記ゲート電極層と重ならない領域に形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記一対の貫通孔は前記第２の絶縁層をドライエッチングして形成されると共に、前記ドライエッチングで前記一対の貫通孔に重畳する領域の前記酸化物半導体層が還元処理されてなり、前記酸化物半導体層の内で、前記一対の貫通孔から露出される露出領域の間の領域が前記チャネル領域となることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ドレイン電極層及び前記ソース電極層はそれぞれ前記第２の絶縁層の表面に形成され、ドレイン電極層及び前記ソース電極層が前記貫通孔から露出される前記酸化物半導体層の表面の内で、平面的に見て、前記ゲート電極層と重ならない領域の一部を覆うようにして、前記酸化物半導体層に電気的に接続されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ドレイン電極層及び前記ソース電極層と前記酸化物半導体層とが電気的に接続される領域がコンタクト領域となり、前記コンタクト領域と前記チャネル領域との間に低抵抗領域が形成されてなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ドレイン電極層又は／及び前記ソース電極層の幅が、前記貫通孔幅よりも大きいことを特徴とする請求項４乃至７の内の何れかに記載の半導体装置。
【請求項９】
前記ドレイン電極層及び前記ソース電極層の幅が前記貫通孔幅よりも小さく形成され、前記低抵抗領域がＣ字状に形成されることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
Ｘ方向に延在しＹ方向に並設され走査信号が入力される走査信号線と、Ｙ方向に延在しＸ方向に並設され映像信号が入力される映像信号線と、前記走査信号線と前記映像信号線との交点の近傍に配置され、前記走査信号に同期して前記映像信号の読み込みを制御する画素用の薄膜トランジスタとが形成される第１基板を備える表示装置であって、
前記薄膜トランジスタは請求項１乃至９に記載の半導体装置からなることを特徴とする表示装置。
【請求項１１】
絶縁基板の表面にゲート電極層を形成する工程と、
前記ゲート電極層と共に前記絶縁基板の表面を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁層上に、前記ゲート電極層を跨ぐように酸化物半導体層を形成する工程と、
前記酸化物半導体層を覆うと共に、少なくとも前記酸化物半導体層の延在方向の端部がそれぞれ露出される第２の絶縁層を形成すると共に、前記酸化物半導体層が露出される領域を還元処理する工程と、
前記酸化物半導体層が露出される領域で前記酸化物半導体層と接続されると共に、前記接続部分が前記ゲート電極層と重ならない前記ドレイン電極層及び前記ソース電極層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法並びにそれを用いた表示装置に係わり、特に、酸化物半導体を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、スマートフォンやタブレット端末と称される携帯情報端末においては、筐体の大きさが限られているので、より多くの情報を表示させるために、表示装置の高精細化が急速に進展している。携帯情報端末に用いられる液晶表示装置や有機ＥＬ表示装置では、画素毎にスイッチング用の薄膜トランジスタが配置されており、該薄膜トランジスタのスイッチング動作により、各画素への表示用の電荷の書き換えが行われる構成となっている。一方、１画面分の表示用の電荷の書き換え期間は限られているので、表示装置が高精細化された場合、１つの画素当たりの書き換えに割り当て可能な時間が大幅に縮小することとなるので、スイッチング速度の高速化が要望されている。
【０００３】
このようなスイッチング速度の速い薄膜トランジスタとして、アモルファスシリコン等と比較して移動度の大きい酸化物半導体層を用いたいわゆる酸化物半導体が知られており、例えば、図１１に示す構造の半導体装置が知られている。この半導体装置では、ガラス基板等の透明絶縁基板１１０１の表面にゲート電極層１１０２が形成され、該ゲート電極層１１０２を覆うようにしてその上面に絶縁膜（ゲート絶縁膜）１１０３が形成されている。ゲート電極層１１０２の上方には、ゲート絶縁膜１１０３を介してゲート電極層１１０２と重畳するようにして長方形の酸化物半導体層１１０４が形成されていた。酸化物半導体層１１０４の上層には当該酸化物半導体層１１０４の表面をも覆うようにして透明絶縁基板１１０１の表面に保護層１１０５が形成されていた。この保護層１１０５の両端には当該保護層１１０５の表面から酸化物半導体層１１０４に到達する貫通孔（コンタクトホール）１１０９がそれぞれ形成され、該貫通孔１１０９を介して、ドレイン電極１１０６とソース電極１１０７がそれぞれ酸化物半導体層１１０４のコンタクト領域１１０４ｃに電気的に接続され、その間の領域にチャネル領域１１０４ａが形成される構成となっていた。また、最上面には、保護絶縁膜１１０８が形成されていた。
【０００４】
しかしながら、図１１に示す従来の半導体装置の構成では、ゲート電極層１１０２と重畳するようにしてドレイン電極１１０６とソース電極１１０７とが形成される構成となっているので、薄膜トランジスタの寄生容量となるゲート・ソース間容量及びゲート・ドレイン間容量が増大してしまうという問題があった。特に、薄膜トランジスタの寄生容量が大きい場合、十分なスイッチング速度を得るためにはチャネル幅を大きく形成して流れる電流量を多くする必要があり、移動度の大きい酸化物半導体からなる薄膜トランジスタであっても、その面積が大きくなってしまうと共に、スイッチングに伴う電流量が多くなり、消費電力が大きくなってしまうという問題があった。
【０００５】
この問題を解決する方法として、特許文献１に記載の半導体措置及び半導体装置の作製方法がある。この特許文献１に記載の半導体装置では、第１のソース電極・ドレイン電極と第２のソース電極・ドレイン電極を有する構成となっている。特に、第１のソース電極・ドレイン電極はゲート電極と重なる構成となるが、その膜厚が５０ｎｍ以下となるようにして、第１のソース電極・ドレイン電極とゲート電極との間の寄生容量を抑える構成としている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−８６９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の半導体装置の構成においても、第１のソース電極・ドレイン電極とゲート電極とが重畳する構成となっているので、寄生容量の発生が懸念される。また、特許文献１に記載の半導体装置の構成では、酸化物半導体層の内で、高抵抗ソース領域や高抵抗ドレイン領域に電気的に接続される第１のソース電極と第１のドレイン電極とが、ドレイン線やソース線等の配線層とは異なる薄膜層に形成される構成となっているので、工程数すなわちプロセス数が増大し、生産効率が低下してしまうということも懸念される。
【０００８】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、ゲート電極とドレイン電極間及びゲート電極とソース電極間の寄生容量を低減させると共に、チャネル長を縮小することが可能な半導体装置及びその製造方法並びにそれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
（１）前記課題を解決すべく、本願発明の半導体装置は、絶縁基板と、前記絶縁基板の表面に形成されるゲート電極層と、前記ゲート電極層上に形成される第１の絶縁層（ゲート絶縁層）と、前記第１の絶縁層上に形成されると共に、前記ゲート電極層を跨ぐように形成される酸化物半導体層と、前記酸化物半導体層上に形成される第２の絶縁層と、前記酸化物半導体層と電気的に接続され、平面的に見て、前記ゲート電極層を介して対向配置されるドレイン電極層及びソース電極層とを有する半導体装置であって、
前記第２の絶縁層は、少なくとも前記酸化物半導体層の延在方向の端部をそれぞれ露出させる露出領域を有し、
前記酸化物半導体層の内で、前記一対の露出領域の間の領域にチャネル領域が形成されると共に、
前記ドレイン電極層及び前記ソース電極層は、前記露出領域で前記酸化物半導体層と接続されると共に、前記接続部分が前記ゲート電極層と重ならない半導体装置である。
【００１０】
（２）前記課題を解決すべく、本願発明の表示装置は、Ｘ方向に延在しＹ方向に並設され走査信号が入力される走査信号線と、Ｙ方向に延在しＸ方向に並設され映像信号が入力される映像信号線と、前記走査信号線と前記映像信号線との交点の近傍に配置され、前記走査信号に同期して前記映像信号の読み込みを制御する画素用の薄膜トランジスタとが形成される第１基板を備える表示装置であって、
前記薄膜トランジスタは前述する（１）に記載の半導体装置からなる表示装置である。
【００１１】
（３）前記課題を解決すべく、本願発明の半導体装置の製造方法は、絶縁基板の表面にゲート電極層を形成する工程と、
前記ゲート電極層と共に前記絶縁基板の表面を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁層上に、前記ゲート電極層を跨ぐように酸化物半導体層を形成する工程と、
前記酸化物半導体層を覆うと共に、少なくとも前記酸化物半導体層の延在方向の端部がそれぞれ露出される第２の絶縁層を形成すると共に、前記酸化物半導体層が露出される領域を還元処理する工程と、
前記酸化物半導体層が露出される領域で前記酸化物半導体層と接続されると共に、前記接続部分が前記ゲート電極層と重ならない前記ドレイン電極層及び前記ソース電極層を形成する工程とを有する半導体装置の製造方法である。
【発明の効果】
【００１２】
本発明によれば、ゲート電極とドレイン電極間及びゲート電極とソース電極間の寄生容量を低減させることができる。その結果、チャネル長を縮小することができ、半導体装置（薄膜トランジスタ）のサイズを小型化することができる。
【００１３】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態１の半導体装置の全体構成を説明するための図である。
【図２】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図３】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図４】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図５】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図６】本発明の実施形態１の半導体装置の製造方法を説明するための図である。
【図７】本発明の実施形態２の半導体装置の全体構成を説明するための図である。
【図８】本発明の実施形態２の他の半導体装置の全体構成を説明するための図である。
【図９】本発明の半導体装置を用いた液晶表示装置における画素構成を説明するための図である。
【図１０】本発明の半導体装置を用いた有機ＥＬ表示装置における画素構成を説明するための図である。
【図１１】従来の半導体装置の全体構成を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。また、図中に示すＸ，Ｙ，Ｚは、それぞれＸ軸、Ｙ軸、Ｚ軸を示す。
【００１６】
〈実施形態１〉
図１は本発明の実施形態１の半導体装置の全体構成を説明するための図であり、特に、図１（ａ）は実施形態１の半導体装置の上面図であり、図１（ｂ）は図１（ａ）に示すＡ−Ａ’線での断面図である。以下、図１に基づいて、実施形態１の半導体装置の全体構成を説明する。なお、実施形態１の半導体構造は、周知のフォトリソグラフィ技術を用いることにより形成されるので、その詳細な説明は省略する。
【００１７】
図１（ａ）（ｂ）に示す実施形態１の半導体装置はボトムゲート構造の酸化物半導体装置であり、Ｙ方向に延在する導電性薄膜材料（例えば、アルミニウム等の金属薄膜材料）でゲート電極層１０２が形成されている。また、ゲート電極層１０２をも覆うように、絶縁基板（透明絶縁基板）１０１の上面を覆う透光性を有する周知の無機絶縁膜材料からなる第１の絶縁層（ゲート絶縁膜）１０３が形成され、その上面にチャネルとなる酸化物半導体層１０４が形成されている。このとき、図１（ａ）に示すように、実施形態１の酸化物半導体層１０４はＸ方向に延在する長方形の島状に形成され、その延在方向の大きさ（酸化物半導体層１０４の長さ）がゲート電極層１０２の配線幅よりも大きく形成されている。すなわち、ゲート絶縁膜１０３を介してゲート電極層１０２と交差するように酸化物半導体層１０４が形成されており、ゲート電極層１０２が酸化物半導体層１０４を跨ぐように形成されている。なお、実施形態１の酸化物半導体層１０４は、例えば、ＺｎＯ、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＩｎＯ、ＺｎＳｎＯ等から形成される。
【００１８】
酸化物半導体層１０４の上層には当該酸化物半導体層１０４の上面をも覆うようにして、透光性を有する無機絶縁膜材料からなる第２の絶縁層（保護膜、保護層）１０５が形成されている。該保護層１０５と酸化物半導体層１０４とが重畳される部分の内で、酸化物半導体層１０４の延在方向の両端側すなわち酸化物半導体層１０４のＸ１側及びＸ２側に、当該酸化物半導体層１０４に到達し、酸化物半導体層１０４の表面が露出される貫通孔（開口部，コンタクトホール（スルーホール））１０９が形成されている。すなわち、実施形態１の半導体装置に構成においては、図１（ｂ）に示すように、酸化物半導体層１０４と重なる部分の保護層１０５に形成される一対の貫通孔１０９に挟まれる領域の酸化物半導体層１０４がチャネル長Ｌのチャネル領域（チャネル層）１０４ａを形成し、該チャネル領域１０４ａの上面に形成される保護層１０５がチャネル保護層として機能することとなる。ただし、図１（ｂ）からも明らかなように、貫通孔１０９の側壁面はテーパー状となっているので、チャネル長Ｌは貫通孔１０９の底面側（絶縁基板１０１側）すなわち一対の貫通孔１０９から露出される酸化物半導体層１０４間の距離となる。
【００１９】
特に、実施形態１の構成においては、貫通孔１０９の形成は、例えば、プラズマエッチング等の周知のドライエッチングで形成される。このドライエッチングで貫通孔１０９を形成することにより、例えば、酸化物半導体層１０４にＩＧＺＯ膜を酸系のエッチング液を用いたウェットエッチングで貫通孔１０９を形成する場合、無機絶縁膜材料からなる保護層１０５と共に酸化物半導体層１０４がエッチングされてしまうことを容易に防止できるからである。ただし、エッチング液に対して耐性を有する酸化物半導体層１０４を用いる場合には、貫通孔１０９はウェットエッチングで形成された構成であってもよい。さらには、貫通孔１０９を形成するためのドライエッチングに伴うプラズマ等の照射により、酸化物半導体層１０４の内で、貫通孔１０９が形成によりその表面が露出される領域が低抵抗化されることとなり、コンタクト領域（コンタクト層）１０４ｃとなる低抵抗の領域が形成できる。すなわち、露出される酸化物半導体層１０４がドライエッチングによりたたかれることにより、露出される領域が還元処理されることとなり、この領域が低抵抗化される。
【００２０】
このとき、貫通孔１０９が形成される領域の内で、チャネル領域１０４ａに近い部分は、平面的に見て、ゲート電極層１０２と重なるように形成されている。一方、チャネル領域１０４ａから遠い部分は、平面的に見て、ゲート電極層１０２と重ならない、すなわちその下層は透明絶縁基板１０１の上面にゲート絶縁膜１０３が直接積層される構成となっている。従って、実施形態１の構成では、酸化物半導体層１０４に形成される低抵抗の領域の内で、ゲート電極層１０２と重畳しない領域すなわちチャネル領域１０４ａから遠い部分（離れた部分）にドレイン電極層１０６及びソース電極層１０７の端部が接続される構成となっている。特に、ドレイン電極層１０６及びソース電極層１０７とゲート電極層１０２との間隔をそれぞれＲ１，Ｒ２とした場合、間隔Ｒ１，Ｒ２が位置合わせずれ量よりも大きい値として予め設定しておくことにより、ドレイン電極層１０６及びソース電極層１０７とゲート電極層１０２とが重畳しない構成となる。このドレイン電極層１０６及びソース電極層１０７の形成においても、周知のドライエッチングで形成することにより、貫通孔１０９から露出される領域の内で、ドレイン電極層１０６及びソース電極層１０７が形成されない領域であるコンタクト領域１０４ｃを除く部分にはドライエッチングに伴うプラズマがさらに照射され低抵抗化されることとなり、低抵抗領域１０４ｂが形成される。ただし、貫通孔１０９の形成に伴う低抵抗化により、酸化物半導体層１０４の低抵抗化の限界に達してしまっている場合には、ドレイン電極層１０６及びソース電極層１０７の形成に伴う酸化物半導体層１０４のさらなる低抵抗化はされないこととなる。
【００２１】
すなわち、本願発明の構成では、酸化物半導体層１０４の内で、貫通孔１０９と重なる部分の領域が低抵抗領域１０４ｂ及びコンタクト領域１０４ｃとなり、本願発明の半導体装置におけるドレイン電極及びソース電極として機能する構成としている。その結果、酸化物半導体層１０４と重なる部分の保護層１０５に形成される一対の貫通孔１０９に挟まれる領域がチャネル領域（チャネル層）１０４ａとなり、この一対の貫通孔１０９間の距離がＬの場合、チャネル長Ｌのチャネル領域１０４ａが形成されることとなる。ただし、前述するように、貫通孔１０９から露出される酸化物半導体層１０４の内で、ドレイン電極層１０６及びソース電極層１０７が酸化物半導体層１０４と接続（オーミックコンタクト）される領域がコンタクト領域（コンタクト層）１０４ｃである。
【００２２】
また、ドレイン電極層１０６及びソース電極層１０７の上層には、ドレイン電極層１０６及びソース電極層１０７の上面と共に絶縁基板１０１の上面をも覆うようにして、透光性を有する無機絶縁膜材料からなる第３の絶縁層（保護絶縁膜）１０８が形成されている。
【００２３】
（製造方法）
次に、図２〜図６に本発明の実施形態１の半導体装置の製造方法を説明するための図を示し、以下、詳細に説明する。ただし、図１と同様に、図２（ａ）〜図６（ａ）は図１（ａ）に対応する平面図であり、図２（ｂ）〜図６（ｂ）は図１（ｂ）に対応する断面図である。
【００２４】
ａ）ゲート電極層の形成工程（図２）
まず、例えば、周知のガラス基板からなる透明絶縁基板１０１の表面に金属薄膜を形成した後に、周知のフォトリソグラフィにより金属薄膜をエッチングし、Ｙ方向に延在するゲート電極層１０２を形成する。このとき、ゲート電極層１０２は、例えば、周知のＭｏ（モリブデン），Ｃｒ（クロム），Ｗ（タングステン），Ａｌ（アルミニウム），Ｃｕ（銅），Ｔｉ（チタン），Ｎｉ（ニッケル），Ｔａ（タンタル），Ａｇ（銀）、あるいはその他の金属の単膜、それらの合金膜、又はそれらの積層膜で構成される。なお、図示していないが、このゲート電極層１０２の下層にシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、またはこれらの積層膜等の無機の透明絶縁膜（いわゆる、下地膜）を成膜しておいても良い。
【００２５】
ｂ）ゲート絶縁膜（第１の絶縁層）の形成工程（図３）
ゲート電極層１０２を被覆するようにゲート絶縁膜１０３を形成する。すなわち、ゲート電極層１０２の表面をも覆うようにして、絶縁基板１０１の上面にゲート絶縁膜１０３を形成する。このとき、ゲート絶縁膜１０３は、周知のシリコン酸化膜，シリコン窒化膜，Ａｌ２Ｏ３（酸化アルミニウム）等の無機の透明絶縁膜，またはそれらの積層膜で形成する。
【００２６】
ｃ）酸化物半導体層の形成工程（図４）
ゲート絶縁膜１０３上に酸化物半導体層１０４を成膜した後に、フォトリソグラフィによりパターンを形成する。このとき、酸化物半導体層１０４の両端はゲート電極層１０２を覆うようにパターニングする。
【００２７】
すなわち、下層に形成されるＹ方向に延在するゲート絶縁膜１０３と交差し、ゲート絶縁膜１０３を介して酸化物半導体層１０４がゲート電極層１０２を跨ぐように、Ｘ方向に延在する酸化物半導体層１０４を形成する。このとき、実施形態１の酸化物半導体層１０４の形成では、延在方向（Ｘ方向）の両端がゲート電極層１０２の幅（Ｘ方向幅）よりも大きく形成されると共に、後述する工程において形成される一対の貫通孔１０９の外側の辺端部よりも酸化物半導体層１０４の辺端部が外側（Ｘ１側及びＸ２側）にそれぞれ延在するように形成されている。この構成により、酸化物半導体層１０４と貫通孔１０９との形成時の位置合わせ精度に起因する、後述するドレイン電極層１０６及びソース電極層１０７との電気的な接続の不良を防止することが可能となる。
【００２８】
ｄ）チャネル保護層の形成工程（図５）
酸化物半導体層１０４上にシリコン酸化膜、シリコン窒化膜、Ａｌ２Ｏ３等の無機絶縁膜またはそれらの積層膜を成膜し、ゲート電極層１０２の端部に掛かるように開口部（貫通孔）１０９を設ける。貫通孔１０９の形成はドライエッチングにより行うことで、貫通孔１０９と重畳する領域の酸化物半導体層１０４は低抵抗化され、ソース・ドレイン電極として作用することとなる。
【００２９】
すなわち、まず、透明絶縁基板１０１の上面に酸化物半導体層１０４をも覆うようにして、無機絶縁膜材料からなる保護層１０５を形成する。次に、周知のドライエッチングにより酸化物半導体層１０４と重なる位置に、酸化物半導体層１０４に到達する一対の貫通孔１０９を形成する。このとき、実施形態１の貫通孔１０９では、平面的に見て、一対の貫通孔１０９がゲート電極層１０２を介して対向配置され、且つ、一対の貫通孔１０９のそれぞれにおいて、貫通孔１０９の一部すなわち一対の貫通孔が対向する側の辺部側の一部がゲート電極層１０２と重なるように形成する。
【００３０】
この貫通孔１０９の形成工程により、各貫通孔１０９から露出される領域の酸化物半導体層１０４の部分が低抵抗化された領域１０４ｄが形成される。このとき、領域１０４ｄの内で、一方（図中の左側の領域１０４ｄ）がドレイン電極（ドレイン領域）、他方（図中の右側の領域１０４ｄ）がソース電極（ソース領域）となるので、酸化物半導体層１０４の内で一対の貫通孔１０９に挟まれる領域にチャネル領域１０４ａが形成される。また、絶縁基板１０１を覆うように形成される保護層１０５の内で、このチャネル領域１０４ａの上面に形成される領域の保護層１０５はチャネル保護層（チャネル保護膜）として機能することとなる。
【００３１】
このように、一対の貫通孔１０９のＸ方向の間隔がチャネル長Ｌとなるので、各薄膜層の位置合わせ精度に影響されることなく、チャネル長Ｌの形成精度をエッチング精度にまで向上させることができる。さらには、一対の貫通孔１０９のＹ方向幅がチャネル幅となるので、チャネル長と同様に、チャネル幅においても各薄膜層の位置合わせ精度に影響されることなく、チャネル幅の形成精度をエッチング精度にまで向上させることができる。
【００３２】
ｅ）ドレイン電極層及びソース電極層の形成工程（図６）
まず、ソース・ドレイン電極層となる金属薄膜を成膜し、次に、それぞれの前記開口部内で離間されるように、成膜した金属薄膜をドライエッチングしてドレイン電極層１０６及びソース電極層１０７に加工する。ソース・ドレイン電極となる金属薄膜材料は、例えば、周知のＭｏ，Ｃｒ，Ｗ，Ａｌ，Ｃｕ，Ｔｉ，Ｎｉ，Ｔａ，Ａｇ，あるいはその他の金属の単膜、それらの合金膜、それらの積層膜で構成される。なお、加工は前述するドライエッチングが好ましいが、これに限定されない。
【００３３】
すなわち、図６（ａ）に示すように、平面的に見て、ドレイン電極層１０６とソース電極層１０７とがゲート電極層１０２を介して対向配置されるように形成されると共に、ドレイン電極層１０６とソース電極層１０７とのゲート電極層１０２側の辺端部がゲート電極層１０２の辺端部と所定の距離で離間されるように形成される。さらには、図６（ａ）（ｂ）から明らかなように、ドレイン電極層１０６とソース電極層１０７とのゲート電極層１０２側の辺端部が貫通孔１０９の開口端よりも内側に配置される。すなわち、ドレイン電極層１０６とソース電極層１０７とのゲート電極層１０２側の辺縁部が貫通孔１０９と重畳するように配置される。
【００３４】
この構成により、図６（ｂ）に示すように、ドレイン電極層１０６とソース電極層１０７の端部がそれぞれ貫通孔１０９から露出される酸化物半導体層１０４の表面に接続されることとなる。このとき、実施形態１の酸化物半導体層１０４の構成では、貫通孔１０９から露出される領域部分は低抵抗化された領域１０４ｄとなっているので、ドレイン電極層１０６とソース電極層１０７の端部と酸化物半導体層１０４の露出面とが接触する領域がコンタクト領域１０４ｃとなる。一方、酸化物半導体層１０４の内で、チャネル領域１０４ａとコンタクト領域１０４ｃとの間の領域は、金属薄膜をエッチングしてドレイン電極層１０６とソース電極層１０７を形成するためのドライエッチングにより、さらに低抵抗化され、低抵抗領域１０４ｂとなる。
【００３５】
ｆ）保護絶縁膜の形成工程（図１）
保護絶縁膜１０８として、シリコン酸化膜、シリコン窒化膜、Ａｌ２Ｏ３等の無機絶縁膜またはそれらの積層膜を成膜することにより、図１（ａ）（ｂ）に示す実施形態１の半導体装置が形成される。また、図１（ａ）（ｂ）に示す実施形態１の半導体装置に図示していないがスルーホールを形成した後、液晶ディスプレイであれば周知の透明導電膜や平坦化膜等の形成を行うことで、薄膜トランジスタが形成される側の透明基板（ＴＦＴ基板、第１基板）すなわちバックプレーンが完成する。
【００３６】
以上説明したように、実施形態１の半導体装置では、ゲート電極層の上層に形成されるゲート絶縁膜を介し、ゲート電極層を跨ぐようにようにして酸化物半導体層が形成され、該酸化半導体層の上層に、当該半導体層の表面を含む前面を覆うようにして保護層が形成され、この保護層に平面的に見てゲート電極層を挟むようにして酸化物半導体層の表面に到達する一対の貫通孔が形成され、各貫通孔の一部がゲート電極層と重畳するように配置され、この一対の貫通孔はドライエッチングで形成されており、この貫通孔が形成される領域の酸化物半導体層に低抵抗領域が形成され、各低抵抗領域のゲート電極層側とゲート電極層とが重畳されると共に、２つの低抵抗領域の間にチャネル領域が形成される構成となっている。
【００３７】
すなわち、各低抵抗領域において、ゲート電極層と重畳する辺縁部と対向する辺縁部にドレイン電極層及びソース電極層が形成されているので、ゲート電極層とドレイン電極層又はソース電極層とが絶縁膜を介して重畳してしまうことが防止できる。その結果、ゲート電極層とドレイン電極層との間の寄生容量及びゲート電極層とソース電極層との間の寄生容量を低減させることが可能となるので、消費電力を大幅に低減させることができる。
【００３８】
また、実施形態１の半導体装置では、貫通孔の形成時に酸化物半導体層にドレイン電極領域とソース電極領域とを形成する構成となっているので、各薄膜層を形成する際に位置合わせ精度に依存することなくチャネル領域を形成することができる。すなわち、同一の工程で形成される一対の貫通孔１０９間の保護層がチャネル保護膜となるので、チャネル領域の形成とチャネル保護膜の形成に伴う位置合わせ精度を考慮したチャネル領域及びチャネル保護膜の形成が不要となるので、チャネル長Ｌを小さくすることが可能となる。その結果、半導体装置を小型化することができる。
【００３９】
さらには、本実施形態１の構成では、保護層１０５と酸化物半導体層１０４とが重畳する領域に貫通孔１０９を形成する構成としているので、ゲート電極層１０２から延在又は接続される信号線と、ドレイン電極層１０６及びソース電極層１０７からそれぞれ延在又は接続される信号線とが薄膜トランジスタの形成領域外で交差する場合における寄生容量を低減できるという格別の効果を得ることが可能である。
【００４０】
なお、本実施形態１においては、透明絶縁基板（ＴＦＴ基板）の液晶側の面に半導体装置を形成する場合について説明したが、透光性を有しない遮光性の絶縁基板の表面に形成される半導体装置にも適用可能である。この場合、無機絶縁膜材料からなる各絶縁膜は透光性を有しない無機絶縁膜材料で形成される構成であってもよい。
【００４１】
また、実施形態１の半導体装置においては、貫通孔１０９の外形形状が正方形で形成される場合について説明したが、チャネル長Ｌやチャネル幅に応じて、適宜、貫通孔１０９の外形形状を長方形とする構成であってもよい。
【００４２】
さらには、本実施形態１の構成では、保護層１０５と酸化物半導体層１０４とが重畳する領域に貫通孔１０９を形成する構成としたが、これに限定されることはない。例えば、チャネル領域１０４ａの上面にのみ保護層１０５をチャネル保護層として形成する構成であってもよい。ただし、この構成においても、ドレイン電極層１０６及びソース電極層１０７とゲート電極層１０２との間隔をそれぞれ間隔Ｒ１，Ｒ２とする。なお、この構成では、チャネル保護層となる保護層１０５を形成する際に、ゲート絶縁膜１０３の表面も一部エッチングされてしまうこととなるので、例えば、ドレイン電極層１０６又はソース電極層１０７とゲート電極層１０２と交差する領域においても、膜厚方向（Ｚ方向）の間隔が小さくなってしまうことも懸念されるので、透明絶縁基板１０１の表面を覆う保護層１０５に貫通孔１０９が形成される前述する構成が好ましい。
【００４３】
さらにはまた、実施形態１においては、貫通孔１０９の形成をドライエッチングで行う場合について説明したが、これに限定されることはない。例えば、貫通孔１０９の形成をウェットエッチングで行った場合であっても、プラズマの照射処理等により後述するコンタクト領域１０４ｃを少なくとも形成することにより、平面的に見て、ドレイン電極層１０６及びソース電極層１０７とゲート電極層１０２とが重なって配置されることを防止できる。よって、ドレイン電極層１０６とゲート電極層１０２の間、及びソース電極層１０７とゲート電極層１０２との間の寄生容量を大幅に低減させることは可能となるからである。
【００４４】
〈実施形態２〉
図７は本発明の実施形態２の半導体装置の全体構成を説明するための図であり、特に、図７（ａ）は実施形態２の半導体装置の上面図であり、図７（ｂ）は図７（ａ）に示すＢ−Ｂ’線での断面図である。以下、図７（ａ）（ｂ）に基づいて、実施形態１の半導体装置の全体構成を説明する。ただし、実施形態２の半導体装置はドレイン電極層２０１及びソース電極層２０２の構成を除く他の構成は実施形態１と同様である。従って、以下の説明では、ドレイン電極層２０１及びソース電極層２０２について詳細に説明する。
【００４５】
図７（ａ）から明らかなように、実施形態２のドレイン電極層２０１及びソース電極層２０２は、ドレイン電極層７０１とソース電極層７０２のＹ方向の大きさすなわち電極層幅が貫通孔１０９のＹ方向の開口幅よりも小さく形成されている。さらには、ドレイン電極層７０１とソース電極層７０２の対向する辺すなわちゲート電極層１０２に近い辺端部が貫通孔１０９の開口部内に設けられている。この場合、ドレイン電極層７０１及びソース電極層７０２を形成するそれぞれの薄膜層は、ゲート電極層１０２に近い辺端部と共に、この辺端部と交差する２つの辺部の内の一部も貫通孔１０９の開口部内に設けられることとなる。すなわち、ドレイン電極層７０１及びソース電極層７０２の２つの角部が貫通孔１０９の開口部内に配置される構成となる。
【００４６】
このとき、本願発明の半導体装置では、前述するように、貫通孔１０９から表面が露出される酸化物半導体層１０４の低抵抗領域１０４ｂによって、チャネル領域１０４ａが形成される構成となるので、実施形態２の構成であっても、チャネル長Ｌ及びチャネル幅は実施形態１と同様となる。また、実施形態２の半導体装置においても、ドレイン電極層７０１及びソース電極層７０２とゲート電極層１０２との間隔がそれぞれＲ１，Ｒ２であり、さらには、ドレイン電極層７０１及びソース電極層７０２とゲート電極層１０２とが重畳しない構成となっている。従って、実施形態２の半導体装置の構成においても、実施形態１と同様の効果を得ることができる。
【００４７】
さらには、実施形態２の半導体装置では、ドレイン電極層７０１及びソース電極層７０２の幅が貫通孔１０９の開口幅よりも小さい構成となっているので、ドレイン電極層７０１及びソース電極層７０２の配線幅を小さくでき、半導体装置の大きさをさらに小さくできるという格別の効果を得ることができる。
【００４８】
なお、実施形態２のドレイン電極層７０１及びソース電極層７０２の配置位置は貫通孔１０９のＹ方向の中央に配置する構成としたが、これに限定されることはなく、例えば、貫通孔１０９の開口部のＹ１側やＹ２側に寄せた配置であってもよい。
【００４９】
また、実施形態２の半導体装置においては、ドレイン電極層７０１及びソース電極層７０２の幅が貫通孔１０９の開口幅よりも小さい構成となっている。このために、実施形態１の半導体装置の構成に比較して、貫通孔１０９を形成するためのフォトマスクと、ドレイン電極層７０１及びソース電極層７０２を形成するためのフォトマスクとのＹ方向への位置合わせ精度の影響を受けやすいことが考えられる。例えば、図８（ａ）に示すように、ドレイン電極層７０１及びソース電極層７０２の一部が貫通孔１０９の開口部よりも外側に形成されてしまうことも考えられる。
【００５０】
しかしながら、実施形態２の半導体装置においても、前述するように、チャネル領域１０４ａの構成は実施形態１の半導体装置におけるチャネル領域１０４ａと同様の構成となる。すなわち、実施形態２の酸化物半導体層１０４においても、チャネル領域１０４ａは一対の貫通孔１０９間の距離でチャネル長Ｌが決定されると共に、貫通孔１０９のＹ方向の開口幅でチャネル幅が決定されることとなる。
【００５１】
従って、図８（ａ）に示すように、貫通孔１０９を形成するためのフォトマスクと、ドレイン電極層７０１及びソース電極層７０２を形成するためのフォトマスクの位置合わせによって、例えば、ドレイン電極層７０１及びソース電極層７０２がＹ２方向にずれて形成された場合であっても、その一部が重畳するように形成されている場合には、酸化物半導体層１０４に形成されるドレイン電極領域及びソース電極領域と、ドレイン電極層７０１及びソース電極層７０２とが電気的に接続される。（ドレイン電極層７０１及びソース電極層７０２を形成する際のエッチング用のマスクを形成するホトプロセスにおいて、位置合わせずれが発生し、ドレイン電極層７０１及びソース電極層７０２の形成位置がずれてしまった場合であっても、半導体装置として問題が生じないことを示す一例である。）
特に、図８（ａ）に示す構成では、ずれの発生に伴い、ドレイン電極層７０１及びソース電極層７０２を形成するそれぞれの薄膜層は、ゲート電極層１０２に近い辺部の一部と共に、この辺端部と交差する２つの辺部の内の一方の辺部の一部も貫通孔１０９の開口部内に設けられることとなる。すなわち、ドレイン電極層７０１及びソース電極層７０２のそれぞれ角部の内で、１つの角部が貫通孔１０９の開口部内に配置される構成となる。しかしながら、ドレイン電極層７０１及びソース電極層７０２の一端側の一部領域は貫通孔１０９の開口部内に延在され、ドレイン電極層７０１及びソース電極層７０２の角部領域が貫通孔１０９の角部領域に配置される構成となっている。
【００５２】
従って、図８（ａ）に示すように、ドレイン電極層７０１及びソース電極層７０２の形成領域がずれた場合であっても、図８（ａ）に示すＣ−Ｃ’線での断面図から明らかなように、チャネル領域１０４ａ及び低抵抗領域１０４ｂ並びにコンタクト領域１０４ｃの構成は、前述する図７（ａ）（ｂ）に示す半導体装置と同様の構成となるので、前述する効果を得ることができる。
【００５３】
〈実施形態３〉
図９は本発明の半導体装置を用いた液晶表示装置における画素構成を説明するための図であり、特に、図９（ａ）は実施形態１に示す本願発明の半導体装置（薄膜トランジスタ）を各画素内に配置されるスイッチング素子として用いた場合の平面図であり、図９（ｂ）は図９（ａ）に示すＤ−Ｄ’線での断面図である。ただし、実施形態３の液晶表示装置は、ＩＰＳ（In Plane Switching）方式の液晶表示装置に本願発明の半導体装置を適用した場合を示すものである。
【００５４】
なお、実施形態３の液晶表示装置において、薄膜トランジスタ（半導体装置）を除く他の構成は、周知の液晶表示装置と同様の構成となる。従って、以下の説明では、液晶層を介して対向配置される一対の透明絶縁基板（ガラス基板）の内で、スイッチング用の薄膜トランジスタが形成される側の透明絶縁基板（ＴＦＴ基板、第１基板）について詳細に説明し、カラーフィルタ等が配置される側の透明絶縁基板（ＣＦ基板、第２基板）やバックライト装置については省略する。また、ＴＮ方式やＶＡ方式等の他の方式の液晶表示装置にも適用可能である。
【００５５】
図９（ａ）に示すように、Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）９０１と、Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）９０２とに囲まれる領域に画素の領域が形成され、該画素領域がＸ方向及びＹ方向にマトリクス状に配置される構成となっている。各画素においては、ドレイン線９０１とゲート線９０２との交点の近傍に本願発明の半導体装置（薄膜トランジスタ）が形成されている。ゲート線９０２から入力される走査信号に同期して薄膜トランジスタがＯＮ／ＯＦＦ駆動され、薄膜トランジスタがＯＮの期間にドレイン線９０１に出力される映像信号が画素電極９０３に読み込まれる構成となっている。
【００５６】
この実施形態３の液晶表示装置を構成する薄膜トランジスタの構成では、Ｘ方向に延在するゲート線９０２と交差し、Ｙ方向にゲート線９０２を跨ぐようにして酸化物半導体層１０４が形成され、該交差領域のゲート線９０２がゲート電極層１０２を形成している。このとき、図９（ａ）（ｂ）から明らかなように、該酸化物半導体層１０４の形成領域内で重なると共に、その一部がゲート線９０２とも重なるようにして保護層１０５にドライエッチングで一対の貫通孔１０９がゲート線９０２の図中上下にそれぞれ形成されている。その結果、実施形態３の薄膜トランジスタにおいても、実施形態１と同様に、各貫通孔１０９が形成される領域の酸化物半導体層１０４には低抵抗の領域が形成されることとなる。
【００５７】
実施形態３の構成では、図９（ａ）に示すように、Ｙ方向に延在するドレイン線９０１からＸ方向に伸延する引き出し部９０５が形成されており、該引き出し部９０５が図中下側の貫通孔１０９の一部と重畳する構成となっている。さらには、図９（ａ）から明らかなように、引き出し部９０５とゲート線９０２とは所定の間隔で離間され、Ｘ方向に伸延する構成となっている。この構成により、図９（ｂ）に示すように、酸化物半導体層１０４の内のドレイン領域となる低抵抗の領域（コンタクト領域１０４ｃ）に引き出し部９０５が接続され、実施形態３の薄膜トランジスタのドレイン電極層を形成している。
【００５８】
一方、一対の貫通孔１０９の内で、図９（ａ）中の上側の貫通孔１０９には、映像信号線９０１と同層の矩形状の金属薄膜からなる接続部９０６が形成され、該接続部９０６が図中上側の貫通孔１０９の一部と重なる構成となっている。このとき、接続部９０６とゲート線９０２とは所定の間隔で離間され、接続部９０６もゲート線９０２と重畳しない構成となっている。この構成により、図９（ｂ）に示すように、酸化物半導体層１０４の内のソース領域となる低抵抗の領域（コンタクト領域１０４ｃ）に接続部９０６が接続され、実施形態３の薄膜トランジスタのソース電極層を形成している。また、接続部９０６は保護絶縁膜１０８に形成される貫通孔９０４を介して、保護絶縁膜１０８の上面に形成される画素電極９０３に電気的に接続され、図示しない基準電圧が供給される共通電極との間に透明絶縁基板１０１の面内方向と平行な電界を生じさせ、図示しない液晶分子を駆動させる構成となっている。
【００５９】
この構成からなる液晶表示装置においても、チャネル長Ｌが小さく形成される薄膜トランジスタを形成することができ、画素領域内で薄膜トランジスタの占める面積を小さくすることができる。すなわち、貫通孔を覆うようにドレイン電極層及びソース電極層が形成される従来の薄膜トランジスタでは、一対の貫通孔の間に各薄膜層を形成する際の位置合わせ精度の３倍の距離が必要であった。一方、本願発明の薄膜トランジスタでは、一対の貫通孔１０９間の距離が薄膜トランジスタに必要とされる駆動能力に最小加工寸法を加算した程度まで小さくできる。従って、液晶表示装置の透過率を向上させることができ、表示性能を向上できる。また、寄生容量に起因する薄膜トランジスタの消費電力を低減できるので、液晶表示装置における消費電力が低減できる。
【００６０】
また、本実施形態３の液晶表示装置では、各画素に形成される薄膜トランジスタに本願発明の半導体装置を適用した場合について説明したが、これに限定されることはない。例えば、映像信号を生成する周知の映像信号生成回路や走査信号を生成する周知の走査信号生成回路等の駆動回路に適用することも可能である。この場合、液晶表示装置の表示領域の周縁部（額縁領域）に駆動回路が形成されることとなるが、駆動回路を構成する各薄膜トランジスタを小さく形成でき、駆動回路全体の面積も小さくすることが可能となるので、額縁領域のさらに小さくでき、さらなる挟額縁化ができるという格別の効果を得ることができる。
【００６１】
〈実施形態４〉
図１０は本発明の半導体装置を用いた有機ＥＬ表示装置における画素構成を説明するための図であり、特に、図１０（ａ）は実施形態１に示す本願発明の半導体装置（薄膜トランジスタ）を各画素内に配置されるスイッチング素子として用いた場合の平面図であり、図１０（ｂ）は図１０（ａ）に示すＥ−Ｅ’線での断面図である。ただし、実施形態４の有機ＥＬ表示装置は、トップエミッション構造の液晶表示装置に本願発明の半導体装置を適用した場合を示すものである。
【００６２】
図１０（ｂ）に示すように、実施形態４の半導体装置においても、前述する実施形態３の半導体装置と同様に、走査信号線１００２を跨ぐようにして酸化物半導体層１０４が形成されている。また、酸化物半導体層１０４が形成される領域内に重畳して形成されると共に、走査信号線１００２ともその一部が重なるように、ドライエッチングで保護層１０５に一対の貫通孔１０９が形成されている。
【００６３】
さらには、映像信号が供給される映像信号線１００１からＸ方向（走査信号線１００２の伸延方向）に延在する引き出し部１００５が一方の貫通孔１０９（図１０（ａ）中下側の貫通孔１０９）の一部と重なるように形成されている。これにより、貫通孔１０９の辺縁部を介して引き出し部１００５が酸化物半導体層１０４のコンタクト層１０４ｃとなる低抵抗の領域に接続されドレイン電極となると共に、この引き出し部１００５は走査信号線１００２（ゲート電極層１０２）と重ならない構成となる。
【００６４】
一方、他方の貫通孔１０９（図１０（ａ）中上側の貫通孔１０９）には、実施形態３と同様に、他方の貫通孔１０９の一部と重なるように、金属薄膜からなる接続部１００６が形成されている。これにより、他方の貫通孔１０９の辺縁部を介して接続部１００６の一方の辺縁部が酸化物半導体層１０４のコンタクト層１０４ｃとなる低抵抗の領域に接続されソース電極となると共に、この接続部１００６が走査信号線１００２（ゲート電極層１０２）と重ならない構成となる。
【００６５】
また、保護絶縁膜１０８の上面には、例えば、周知の有機絶縁膜材料からなる平坦化膜１００７が形成されており、接続部１００６と重畳する領域の保護絶縁膜１０８及び平坦化膜１００７には、接続部１００６に到達する貫通孔１００４が形成され、接続部１００６の表面が貫通孔１００４から露出されている。この貫通孔１００４及び露出される接続部１００６を覆うようにして、導電性を有する反射層１００３が形成され、該反射層１００３が接続部１００６と電気的に接続されている。
【００６６】
このように、実施形態４の有機ＥＬ表示装置の薄膜トランジスタ（半導体装置）の構成においても、前述する実施形態３の薄膜トランジスタと同様の構成となるので、前述する効果に加えて、各画素の面積をさらに小さくすることが可能となり、さらなる高精細化ができるという格別の効果を得ることができる。
【００６７】
また、ボトムエミッション型の有機ＥＬ表示装置に適用した場合には、有機ＥＬ層で発光された光の取出し効率を向上させることが可能となる。
【００６８】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００６９】
１０１，１１０１……絶縁基板、１０２，１１０２……ゲート電極層
１０３，１１０３……ゲート絶縁膜、１０４，１１０４……酸化物半導体層
１０４ａ，１１０４ａ……チャネル領域、１０４ｂ……低抵抗領域
１０４ｃ，１１０４ｃ……コンタクト領域、１０５，１１０５……保護層
１０６，７０１，１１０６……ドレイン電極層
１０７，７０２，１１０７……ソース電極層、１０８，１１０８……保護絶縁膜
１０９，９０４……貫通孔９０１，１００１……映像信号線
９０２，１００２……走査信号線、９０３……画素電極
９０５，１００５……引き出し部、９０６，１００６……接続部、１００３……反射層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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