(57)【要約】      （修正有）【課題】簡単な回路構成で静電気放電による電荷を十分に放電させることができる静電気放電保護回路を提供する。【解決手段】第１の電位ライン１０１と、前記第１の電位よりも低い第２のライン１０２と、前記第１及び第２の電源ラインの間に接続されたトリガー回路は、第１の回路と第２の回路を含み、前記第1の回路は、第１の電源ライン側の第１のインピーダンス素子１０６と、第２の電源ライン側のキャパシター素子１０８と、前記キャパシター素子１０８とは並列に接続された第１のＮチャネルトランジスター１０５とを含み、前記第２の回路は、第１の電源ライン側のＰチャネルトランジスター１０４と、第２の電源ライン側の第２のインピーダンス素子１０７を含み、前記Ｐチャネルトランジスター１０４のゲートは、第１のノードＮ１に接続され、前記第１のＮチャネルトランジスター１０５のゲートは、第２のノードＮ２に接続される。【選択図】図１
2014132717.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位となる第１のラインと、前記第１の電位と異なる第２の電位となる第２のラインと、
前記第１のラインと前記第２のラインの間に接続されたトリガー回路と、
前記第１のラインと前記第２のラインの間に接続され、ゲートが前記トリガー回路の所定の接続ノードに直接又は間接的に接続されて、前記ゲート電位の変化により導通する電界効果型トランジスターを含む放電回路を備え、
前記トリガー回路は、
並列に接続された第１の回路と第２の回路を含み、
前記第1の回路は、
前記第１のラインと前記第２のラインとの間に、直列に接続された第１のライン側の第１のインピーダンス素子と、第２のライン側のキャパシター素子と、
前記第１のインピーダンス素子と直列に、かつ前記キャパシター素子とは並列に接続された第１導電型の第１のトランジスターと、を含み、
前記第２の回路は、
前記第１のラインと前記第２のラインとの間に、直列に接続された第１のライン側の第２導電型の第１のトランジスターと、第２のライン側の第２のインピーダンス素子を含み、
前記第２導電型の第１のトランジスターのゲートは、前記第１のインピーダンス素子と、前記キャパシター素子との間の第１のノードに接続され、
前記第１導電型の第１のトランジスターのゲートは、前記第２導電型の第１のトランジスターと、前記第２のインピーダンス素子との間の第２のノードに接続され、
前記所定の接続ノードは、前記第１のノード又は前記第２のノードである静電気放電保護回路。
【請求項２】
請求項１において、
前記放電回路は、
前記電界効果型トランジスターとして第１導電型の第２のトランジスターを含み、前記第１導電型の第２のトランジスターは、前記第１のノード又は前記第２のノードの電位の上昇により導通する静電気放電保護回路。
【請求項３】
請求項１又は２において、
前記第１のインピーダンス素子は、抵抗素子で構成されている静電気放電保護回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第２のインピーダンス素子は、抵抗素子で構成されている静電気放電保護回路。
【請求項５】
請求項１乃至４のいずれかおいて、
第１のインピーダンス素子は、ゲートが第２のラインに接続された第２導電型の第２のトランジスターで構成されている静電気放電保護回路。
【請求項６】
請求項１乃至５のいずれかおいて、
前記第２のインピーダンス素子は、ゲートが第１のラインに接続された第１導電型の第３のトランジスターで構成されている静電気放電保護回路。
【請求項７】
請求項１乃至６のいずれかおいて、
前記キャパシター素子は、ゲートが第１のノードに接続された第１導電型の第４のトランジスターで構成されている静電気放電保護回路。
【請求項８】
請求項１乃至７のいずれかおいて、
入力側が第１のノードに接続され、出力側が前記放電回路の前記電界効果型トランジスターのゲートに接続されたインバーター回路をさらに含む静電気放電保護回路。
【請求項９】
請求項１乃至８のいずれかおいて、
前記第１のインピーダンス素子のインピーダンス値と、前記キャパシター素子の容量値は、通常動作時の電源立ち上がり時間に基づき設定されるインピーダンス値と容量値の関係に基づき設定された所定の条件を満たす静電気放電保護回路。
【請求項１０】
請求項１乃至９のいずれかに記載の静電気放電保護回路を含む半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を静電気放電から保護する静電気放電保護回路及び半導体回路装置に関する。
【背景技術】
【０００２】
静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による電荷が半導体集積回路に印加されると、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、半導体集積回路に静電気放電保護回路を備え、この静電気放電保護回路でＥＳＤによる電荷を放電することにより、その半導体集積回路内の素子を保護する技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００６／００３９０９３号明細書
【特許文献２】特開２００９−１８２１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１０は、特許文献１に提案された静電気放電保護回路の構成を示す図である。
【０００５】
図１０に示す静電気放電保護回路は、半導体集積回路に備えられており、この静電気放電保護回路には、図示しない直流電源が接続されることにより、それぞれ、電源電圧の電位ＶＤＤとなる第１の電源ライン１１００−１およびその電位ＶＤＤよりも低い電位ＶＳＳとなる第２の電源ライン１１００−２が備えられている。第２の電源ライン１１００＿２はフレームグランドＧＮＤに接続されている。
【０００６】
また、この静電気放電保護回路には、第１の電源ライン１１００＿１と第２の電源ライン１１００＿２との間に直列に接続された、抵抗１１０１ａおよびキャパシター１１０１ｂからなる時定数回路１１０１が備えられている。
【０００７】
さらに、静電気放電保護回路には、第１の電源ライン１１００＿１と第２の電源ライン１１００＿２との間に接続された、比較的サイズの大きなＮチャネルトランジスター１１０２が備えられている。
【０００８】
また、静電気放電保護回路には、抵抗１１０１ａとキャパシター１１０１ｂとの接続ノードと、Ｎチャネルトランジスター１１０２のゲートとの間に直列に接続された３つのインバーター１１０３、１１０４、１１０５が備えられている。
【０００９】
ＥＳＤイベントは、半導体集積回路を搬送する時などに人体や搬送機器に静電気が帯電してそれが半導体集積回路内に流れることにより発生する。最初の時点では、第１の電源ライン１１００＿１は、第２の電源ライン１１００＿２と等電位にある。ここで、ＥＳＤイベントとして、第２の電源ライン１１００＿２を基準にして第１の電源ライン１１００＿１に正のＥＳＤサージが印加されるものとする。このＥＳＤサージによる電荷は、抵抗１１０１ａを経由してキャパシター１１０１ｂに充電される。ここで、抵抗１１０１ａの抵抗値とキャパシター１１０１ｂの容量値とにより定まる時定数ＲＣの値は十分に大きく、従ってインバーター１１０３の入力側のノードは、時定数ＲＣに応じた期間‘Ｌ’レベルに維持される。インバーター１１０３の入力側のノードが‘Ｌ’レベルに維持された状態では、インバーター１１０４，１１０５を経由して、Ｎチャネルトランジスター１１０２のゲートは‘Ｈ’レベルの状態になる。従って、Ｎチャネルトランジスター１１０２はオン状態になる。このようにして、Ｎチャネルトランジスター１１０２でサージ電流を逃がして、第１の電源ライン１１００＿１と第２の電源ライン１１００＿２との間に高電圧が印加されることを防止することができる。尚、Ｎチャネルトランジスター１１０２のゲート電位は、ＥＳＤサージとともに低下する。
【００１０】
しかし図１０に示す静電気放電保護回路は、ＲＣの時定数を大きくするためにキャパシターと抵抗素子が占有する回路面積の割合が大きくなるという問題点があった。
【００１１】
図１１は、特許文献２に提案された静電気放電保護回路の構成を示す図である。
【００１２】
図１１に示す静電気放電保護回路は、直流電源が接続されることにより、それぞれ、所定の第１の電位となる第１の電源ライン１２００−１および該第１の電位よりも低い第２の電位となる第２の電源ライン１２００−２と、前記第１の電源ライン１２００−１と前記第２の電源ライン１２００−２との間に直列に接続された、第１の電源ライン１２００−１側のキャパシター１２１２、および第２の電源ライン１２００−２側の、負の閾値電圧を有する第１のＮチャネルトランジスター１２１４からなる時定数回路１２１０と、入力側が前記キャパシター１２１２と前記第１のＮチャネルトランジスター１２１４との接続ノード１２１６に接続され、出力側が前記第１のＮチャネルトランジスター１２１４のゲートに接続されたインバーター１２２０と、前記第１の電源ライン１２００−１と前記第２の電源ライン１２００−２との間に接続され、ゲートが、前記キャパシターと前記第１のＮチャネルトランジスターとの接続ノード１２１６に間接的に接続され該接続ノード１２１６の電位の上昇による該ゲートの電位上昇を受けて導通する電界効果型トランジスター１２４０とを備えている。
【００１３】
ＥＳＤイベントの発生を受けた場合は、キャパシター１２１２と負の閾値を有する第１のＮチャネルトランジスター１２１４の接続ノード１２１６の電位が急上昇し、インバーター１２２０から‘Ｌ’レベルが出力される。この‘Ｌ’レベルは第１のＮチャネルトランジスター１２１４のゲートに入力される。このため、第１のＮチャネルトランジスター１２１４のオン抵抗の値は大きく、従って第１のＮチャネルトランジスター１２１４は、キャパシター１２１２とともにＣＲ時定数回路を構成する高抵抗の役割を担うこととなる。また、この‘Ｌ’レベルは間接的に電界効果型トランジスター１２４０のゲートに入力され、これにより電界効果型トランジスター１２４０がオン状態になり、ＥＳＤイベントによるサージ電流を逃がすことができる。このように、特許文献２の発明では、キャパシター１２１２が有する値とＮチャネルトランジスター１２１４が有するオン抵抗の値（‘Ｌ’レベルの入力により、例えば数ＭΩのオーダーの値）との積で決定される時定数ＣＲの値に対応する時間だけＮチャネルトランジスターがオン状態になり、この間ＥＳＤイベントによるサージ電流を放電する。
【００１４】
図１１に示す静電気放電保護回路は、図１０に示す静電気放電保護回路の問題点を改良して発明された回路であり、キャパシターのサイズは小さくできるものの、第１のＮチャネルトランジスター１２１４は、デプレッション型トランジスターであり、チャネルドープの打ち込み工程が必要となるためコストアップの要因となるという問題点がある。
【００１５】
また図１０、図１１ともに、ＲＣの時定数によって電源ライン間に接続されるＮチャネルトランジスターのオン時間が決まっている。従って例えば短時間で連続してＥＳＤイベントが発生した場合には、キャパシター内への電荷蓄積途中においてさらに静電気放電による電荷注入がされたことになり、十分放電されていない状態でＮチャネルトランジスターがオフ状態となり、電位が上昇して内部回路へ電荷が放電し破壊に至る可能性があるという問題点がある。
【００１６】
また、図１０に示す静電気放電保護回路は、キャパシター１１０１ａから電源ライン間に接続しているＮチャネルトランジスター１１０２までにインバーター３段を介している。図１１に示す静電気放電保護回路は、キャパシター１２１２からＮチャネルトランジスター１２４０まで２段のインバーターを介している。ともにＥＳＤイベントの発生を受けてからＮチャネルトランジスターがオンするまでに時間がかかるため、内部回路へ電荷が放電し破壊に至る可能性があるという問題点がある。
【００１７】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、簡単な回路構成で静電気放電による電荷を余すことなく十分に放電させることができる静電気放電保護回路を提供することができる。
【課題を解決するための手段】
【００１８】
（１）本発明は、第１の電位となる第１のラインと、前記第１の電位と異なる第２の電位となる第２のラインと、前記第１のラインと前記第２のラインの間に接続されたトリガー回路と、前記第１のラインと前記第２のラインの間に接続され、ゲートが前記トリガー回路の所定の接続ノードに直接又は間接的に接続されて、前記ゲート電位の変化により導通する電界効果型トランジスターを含む放電回路を備え、前記トリガー回路は、並列に接続された第１の回路と第２の回路を含み、前記第1の回路は、前記第１のラインと前記第２のラインとの間に、直列に接続された第１のライン側の第１のインピーダンス素子と、第２のライン側のキャパシター素子と、前記第１のインピーダンス素子と直列に、かつ前記キャパシター素子とは並列に接続された第１導電型の第１のトランジスターと、を含み、前記第２の回路は、前記第１のラインと前記第２のラインとの間に、直列に接続された第１のライン側の第２導電型の第１のトランジスターと、第２のライン側の第２のインピーダンス素子を含み、前記第２導電型の第１のトランジスターのゲートは、前記第１のインピーダンス素子と、前記キャパシター素子との間の第１のノードに接続され、前記第１導電型の第１のトランジスターのゲートは、前記第２導電型の第１のトランジスターと、前記第２のインピーダンス素子との間の第２のノードに接続され、前記所定の接続ノードは、前記第１のノード又は前記第２のノードである静電気放電保護回路に関する。
【００１９】
また本発明は静電気放電保護回路を含む半導体回路装置に関する。
【００２０】
第１導電型トランジスター、第２導電型トランジスターは電界効果トランジスター（ＦＥＴ：Field effect transistor）である。ＭＯＳ型の電界効果トランジスター（デプレッション型でもよいし、エンハンスメント型でもよい）もよいし、接合型の電界効果トランジスターでもよい。放電回路の電界効果型トランジスターは、Ｐチャネルトランジスターでもよいし、Ｎチャネルトランジスターでもよい。
【００２１】
本発明の静電気放電保護回路は、第１のインピーダンス素子とキャパシター素子の作用により、第２導電型トランジスター（たとえばＰチャネルトランジスター）がオフ状態からオン状態に遷移し、一旦オン状態になるとＣＲ時定数に関係なく、第１のラインの電位が第２のラインより高い状態ではオンの状態を保ち続ける。よって、電荷放電している途中において、新たにＥＳＤイベントが発生し静電気放電による電荷が注入された場合や、短時間で連続してＥＳＤイベントが発生した場合でも静電気放電保護回路はオンの状態を保ち続け、静電気放電を行うことができる。このように本発明によれば、簡単な回路構成で静電気放電による電荷を余すことなく十分に放電させることができる静電気放電保護回路、半導体回路装置を提供することができる。
【００２２】
（２）この静電気放電保護回路、半導体回路装置において、前記放電回路は、前記電界効果型トランジスターとして第１導電型の第２のトランジスターを含み、前記第１導電型の第２のトランジスターは、前記第１のノード又は前記第２のノードの電位の上昇により導通するように構成してもよい。
【００２３】
（３）この静電気放電保護回路、半導体回路装置において、前記第１のインピーダンス素子は、抵抗素子で構成してもよい。
【００２４】
（４）この静電気放電保護回路、半導体回路装置において、前記第２のインピーダンス素子は、抵抗素子で構成してもよい。
【００２５】
（５）この静電気放電保護回路、半導体回路装置において、第１のインピーダンス素子は、ゲートが第２のラインに接続された第２導電型の第２のトランジスターで構成されていてもよい。前記第２導電型の第２のトランジスターはＰＭＯＳ構造のトランジスターでもよい。
【００２６】
（６）この静電気放電保護回路、半導体回路装置において、前記第２のインピーダンス素子は、ゲートが第１のラインに接続された第１導電型の第３のトランジスターで構成されていてもよい。前記第１導電型の第３のトランジスターはＮＭＯＳ構造のトランジスターでもよい。
【００２７】
（７）この静電気放電保護回路、半導体回路装置において、前記キャパシター素子は、ゲートが第１のノードに接続された第１導電型の第４のトランジスターで構成されていてもよい。前記第１導電型の第４のトランジスターはＮＭＯＳ構造のトランジスターでもよい。
【００２８】
（８）この静電気放電保護回路、半導体回路装置において、入力側が第１のノードに接続され、出力側が前記放電回路の前記電界効果型トランジスターのゲートに接続されたインバーター回路をさらに含んでもよい。
【００２９】
（９）この静電気放電保護回路、半導体回路装置において、前記第１のインピーダンス素子のインピーダンス値と、前記キャパシター素子の容量値は、通常動作時の電源立ち上がり時間に基づき設定されるインピーダンス値と容量値の関係に基づき設定された所定の条件を満たす構成でもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態の静電気放電保護回路の構成を示す図。
【図２】本発明の第２の実施形態の静電気放電保護回路の構成を示す図。
【図３】本発明の第３の実施形態の静電気放電保護回路の構成を示す図。
【図４】本発明の第４の実施形態の静電気放電保護回路の構成を示す図。
【図５】ヒューマンボディモデルにおける電流波形を示した図。
【図６】図１０において、Ｃ＝２ｐＦ、Ｒ＝１００ｋΩ、時定数ｔ＝２ｐＦ×１００ｋΩ＝２００ｎｓｅｃとした場合の電流波形と電圧波形を示した図。
【図７】図１０において、Ｃ＝４pＦ、Ｒ＝３００ｋΩ、時定数ｔ＝４ｐＦ×３００ｋΩ＝１．２ｕｓｅｃとした場合の電流波形と電圧波形を示した図。
【図８】図１において、ヒューマンボディモデルにおける電流波形と電圧波形を示した図。
【図９】図２において、ヒューマンボディモデルにおける電流波形と電圧波形を示した図。
【図１０】従来技術の静電気放電保護回路の構成を示す図
【図１１】従来技術の静電気放電保護回路の構成を示す図
【発明を実施するための形態】
【００３１】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３２】
１．第１の実施形態
図１は、第１の実施形態の静電気放電保護回路の構成を示す図である。
【００３３】
第１の実施形態の静電気放電保護回路１００は、第１の電位となる第１のライン１０１と、前記第１の電位よりも低い第２の電位となる第２のライン１０２を含む。第１のライン１０１や第２のライン１０２は、例えばＶＤＤやＶＳＳ等に接続された電源ラインでもよいし、入力端子に接続された端子ラインでもよい。
【００３４】
静電気放電保護回路１００は、第１のライン１０１と第２のライン１０２の間に接続されたトリガー回路１５０と、第１のライン１０１と第２のライン１０２の間に接続され、ゲートが前記トリガー回路の所定の接続ノードに直接又は間接的に接続されて、前記ゲート電位の変化により導通する電界効果型トランジスター１０３を含む放電回路１３０を備える。
【００３５】
トリガー回路１５０は、並列に接続された第１の回路１１０と第２の回路１２０を含む。第1の回路１１０は、第１のライン１０１と第２のライン１０２との間に、直列に接続された第１のライン１０１側の第１のインピーダンス素子１０６と、第２のライン１０２側のキャパシター素子１０８とを含む。また第１のインピーダンス素子１０６と直列に、かつ前記キャパシター素子１０８とは並列に接続された第１のＮチャネルトランジスター１０５を含む。
【００３６】
第２の回路１２０は、第１のライン１０１と第２のライン１０２との間に、直列に接続された第１のライン１０１側のＰチャネルトランジスター１０４と、第２のライン１０２側の第２のインピーダンス素子１０７を含む。Ｐチャネルトランジスター１０４のゲートは、第１のインピーダンス素子１０６と、キャパシター素子１０８との間の第１のノードＮ１に接続され、第１のＮチャネルトランジスター１０５のゲートは、Ｐチャネルトランジスター１０４と、第２のインピーダンス素子１０７との間の第２のノードＮ２に接続される。ここにおいて所定の接続ノードは、前記第１のノードＮ１又は前記第２のノードＮ２である。
【００３７】
また放電回路１３０は、電界効果型トランジスター１０３としてＮチャネルトランジスターを含み、Ｎチャネルトランジスター１０３は、前記第１のノードＮ１又は前記第２のノードＮ２の電位の上昇により導通するように構成してもよい。
【００３８】
第１のインピーダンス素子１０６は、抵抗素子で構成されていてもよい。また第２のインピーダンス素子１０７も、抵抗素子で構成されていてもよい。キャパシター素子１０８は、コンデンサーで構成してもよい。第１のＮチャネルトランジスター１０５や電界効果型トランジスター１０３はＮＭＯＳトランジスターで構成してもよい。Ｐチャネルトランジスター１０４はＰＭＯＳトランジスターで構成してもよい。
【００３９】
また、第１のライン１０１にカソードが接続され、第２のライン１０２にアノードが接続されたダイオード１４０を備えてもよい。このようにすると、ＥＳＤイベントとして、第１のライン１０１を基準にして第２のライン１０２に正のＥＳＤサージが印加された場合に、このＥＳＤサージによる電荷を、このダイオード１４０を経由して第１のライン１０１に流すことができる。従って、第２のライン１０２と第１のライン１０１との間に高電圧が印加されることを防止することができる。
【００４０】
第２の電源ライン１０２に対して、第１の電源ライン１０１に正の静電気印加を受けた場合の動作について説明する。また説明を容易とするために第２の電源ライン１０２の電位を０Ｖとする。また、抵抗素子１０７の抵抗値は、抵抗素子１０６と比較して、十分大きい値である場合について説明する。
【００４１】
第１のステップにおいて、電源ライン１０１の電位が０Ｖから急激に上昇する。第２のステップにおいて、キャパシター素子１０８の容量カップリングによりＰチャネルトランジスター１０４のゲート電位が０Ｖから上昇することを抑え、Ｐチャネルトランジスター１０４がオンする。第３のステップにおいて、第２のインピーダンス素子１０７に電流が流れ、第１のＮチャネルトランジスター１０５及び電界効果型トランジスター１０３のゲート電位が上昇する。第４のステップにおいて、第１のＮチャネルトランジスター１０５がオンし、第１のインピーダンス素子１０６に電流が流れ、Ｐチャネルトランジスター１０４のゲート電位は下がり電位は０Ｖとなる。同時に、電界効果型トランジスター１０３にも電流が流れ始める。第５のステップにおいて、Ｐチャネルトランジスター１０４に流れる電流がさらに増え、第２のインピーダンス素子１０７に流れる電流も増え、第１のＮチャネルトランジスター１０５及び電界効果型トランジスター１０３のゲート電位は、第１の電源ライン１０１と同電位となる。同時に電界効果型トランジスター１０３に大電流が流れ続ける。第６のステップにおいて、静電気放電により第１の電源ライン１０１の電位が下がるとともに、Ｐチャネルトランジスター１０４と第１のＮチャネルトランジスター１０５のオン抵抗は上昇する。第１のＮチャネルトランジスター１０５のオン抵抗が第１のインピーダンス素子１０６の抵抗値前後において、第１のＮチャネルトランジスター１０５のドレイン電位は上がり、Ｐチャネルトランジスター１０４はオフ状態となる。同時に電界効果型トランジスター１０３と第１のＮチャネルトランジスター１０５のゲート電位も下がりオフ状態となる。
【００４２】
以上、説明する便宜上、第２のインピーダンス素子１０７の抵抗値は、第１のインピーダンス素子１０６と比較して、十分大きい値として説明したが、第１のインピーダンス素子１０６の抵抗値が第２のインピーダンス素子１０７よりも大きい場合は、上記第６のステップにおいて、トランジスターがオフする順序が変わるだけで、同様な動作をする。
【００４３】
上記第１のステップ〜第５のステップの動作の通り、第１の実施形態の静電気放電保護回路１００は、抵抗素子１０６とキャパシター素子１０８の作用により、Ｐチャネルトランジスター１０４と、第１のＮチャネルトランジスター１０５及び電界効果型トランジスター１０３がオフ状態からオン状態に遷移し、一旦オン状態になるとＣＲ時定数に関係なく、第１の電源ライン１０１の電位が高い状態ではオンの状態を保ち続ける。よって、電荷放電している途中において、新たにＥＳＤイベントが発生し、静電気放電による電荷が注入された場合や、短時間で連続してＥＳＤイベントが発生した場合でも静電気放電保護回路はオンの状態を保ち続け、静電気放電を行うことができる。
【００４４】
ＮチャネルトランジスターとＰチャネルトランジスターは、それぞれ同じ種類（Ｖｔｈ等が等しい）のＭＯＳトランジスターで構成してもよい。このようにすると、新たなプロセス工程を追加する必要がなく、低コストで実現できる。
【００４５】
またキャパシター素子１０８と電界効果型トランジスター１０３の間には、Ｐチャネルトランジスター１０４の回路素子が１段分のみであるため、ＥＳＤイベントの発生を受けてから電界効果型トランジスター１０３がオンするまでの応答時間が早い。
【００４６】
またキャパシター素子１０８と第１のインピーダンス素子１０６は、従来技術と同様ハイパスフィルターの回路構成となっている。すなわち、第１のライン１０１を測定ＧＮＤ、第２のライン１０２を信号入力、Ｐチャネルトランジスター１０４の入力部が信号の出力とみなすことができる。よって遮断周波数は、ｆ（Ｃ，Ｒ）＝１÷（２πＲＣ）で決まってくる。例えば、キャパシター素子１０８の容量値をC＝1pF、第１のインピーダンス素子１０６の抵抗値をR＝2kΩとすると遮断周波数は、ｆ（Ｃ＝１ｐＦ、Ｒ＝２ｋΩ）≒７９．６ＭＨｚである。すなわち従来技術（図１０）と比較してキャパシター素子と抵抗素子は小さくなるため、回路面積も小さくすることができる。
【００４７】
図５は、ヒューマンボディモデルにおける電流波形５０１を示した図である。例えば２０００Ｖ印加時は、約１．３Ａのピーク電流が流れる。また全ての電荷が放電するまでに約１ｕｓｅｃの時間がかかる。よって、図１０や図１１の静電気放電保護回路のようにＣＲの時定数によりＮチャネルトランジスター（図１０の１１０２、図１１の１２４０）のオン時間を設定する場合は、１ｕｓｅｃ程度の時定数とすることが望ましい。
【００４８】
図６は、図１０の静電気放電保護回路において、Ｃ＝２ｐＦ、Ｒ＝１００ｋΩ、時定数ｔ＝２ｐＦ×１００ｋΩ＝２００ｎｓｅｃとした場合のヒューマンボディモデルにおける電流波形５０１と電圧波形５０２をシミュレーションした結果の図である。シミュレーションで用いた静電気放電保護回路は、動作最大２．５Ｖの内部回路を保護することを目的としている。約１００ｎｓｅｃのタイミングにおいて、Ｎチャネルトランジスター１１０２がオフ状態となり、電圧波形が、減少から増加へ転じており、結果的に動作最大２．５Ｖを超えており、よってＣＲの時定数としては値が小さく適切ではないことを示している。
【００４９】
図７は、図１０の静電気放電保護回路において、Ｃ＝４ｐＦ、Ｒ＝３００ｋΩ、時定数ｔ＝４ｐＦ×３００ｋΩ＝１．２ｕｓｅｃとした場合のヒューマンボディモデルにおける電流波形５０１と電圧波形５０２をシミュレーションした結果の図である。シミュレーションで用いた静電気放電保護回路は、動作最大２．５Ｖの内部回路を保護することを目的としている。いずれの印加電圧においても、動作最大２．５Ｖを超えることはなく、内部回路を破壊に至らしめることはない。しかしながら、印加電圧が高いほど途中から印加波形が上昇に転じている。このような状態でさらに外部より２回目のＥＳＤイベントが発生すると１回目のＥＳＤイベントと比較すると、キャパシターへ電荷が蓄積された分、ＮＭＯＳのオン時間が短くなる。
【００５０】
図１０の静電気放電保護回路において、ＣＲ回路部１１０１は、ハイパスフィルターの回路構成となっている。すなわち、１１００＿１を測定ＧＮＤ、１１００＿２を信号入力、インバーター１１０３の入力部が信号の出力とみなすことができる。よって遮断周波数は、ｆ（Ｃ，Ｒ）＝１÷（２πＲＣ）で決まってくる。例えば、時定数１ｕｓｅｃ（Ｃ＝４ｐＦ、Ｒ＝２５０ｋΩ）の設定では、遮断周波数は、ｆ（Ｃ＝４ｐＦ、Ｒ＝２５０ｋΩ）≒１５９ｋＨｚとなる。すなわち前述の遮断周波数以上の信号が電源ラインに加わった場合には、インバーター１１０３のゲートへ信号が伝わり、静電気放電保護回路が動作する必要条件を満たすこととなる。
【００５１】
一方、ＬＳＩへ電源を供給する電源ＩＣは、電源立ち上がり時間が３００ｎｓｅｃ／Ｖと比較的早い製品が知られている。例えば、２．５Ｖの電源を共有する場合、７５０ｎｓｅｃで電源が立ち上がる。周波数に換算すると、１．３３ＭＨｚであり、前述の遮断周波数を上回るため、静電気放電保護回路が動作する可能性があることを意味している。
【００５２】
図１１の静電気放電保護回路も同様にハイパスフィルターの回路構成を有している。
【００５３】
以上より、図１０や、図１１の静電気放電保護回路において、１ｕｓｅｃ程度の時定数を確保することは、ハイパスフィルターの遮断周波数を１５９ｋＨｚに設定することとなり、電源立ち上がり時や電源変動時にＥＳＤ保護回路が動作してサージ電流を発生し、また１５９ｋＨｚの成分を含むノイズに対してもＩＣ内部に信号が伝わり後動作の要因となること意味している。
【００５４】
なお静電気印加時における立ち上がり時間は、ヒューマンボディモデルが比較的遅いといわれており、約１０ｎｓｅｃで立ち上がることが知られている。立ち上がり時間１０ｎｓｅｃは、１００ＭＨｚ相当であるため、図６や図７の遮断周波数よりはるかに高いため静電気放電保護回路は動作するに至っている。
【００５５】
なお図６と図７で用いた静電気放電保護回路の遮断周波数は以下の通りである。
【００５６】
ｆ（Ｃ＝２ｐＦ、Ｒ＝１００ｋΩ）≒７９６ｋＨｚ
ｆ（Ｃ＝４ｐＦ、Ｒ＝３００ｋΩ）≒１３３ｋＨｚ
【００５７】
図８は、図１の静電気放電保護回路へヒューマンボディモデルにおける電流波形５０１と電圧波形５０２をシミュレーションした結果の図である。キャパシター素子１０８の容量値は１ｐＦ、インピーダンス素子１０６の抵抗値は２ｋΩの例である。
【００５８】
同図に示すように図２の静電気放電保護回路は、静電気放電による電荷を十分に放電した後、静電気放電保護回路がオフ状態となり、電圧が上昇に転じている。動作最大電圧２．５Ｖを超えてはいるものの、ブレークダウン電圧には達していないため、静電気放電に対して保護できている。
【００５９】
２．第２の実施形態
図２は、第２の実施形態の静電気放電保護回路の構成を示す図である。
【００６０】
第２の実施形態の静電気放電保護回路において、図１の第１の実施形態の静電気放電保護回路と同様の構成要素については、図１と同様の番号を付しており、説明を省略する。
【００６１】
第２の実施形態の静電気放電保護回路２００は、第１のインピーダンス素子（図１の１０６）が、ゲートが第２のライン（例えば電源ライン）１０２に接続されたＰチャネルトランジスター２０６で構成されていてもよい。すなわち、図１の第１の静電気放電保護回路１００において、抵抗素子１０６の変わりにＰチャネルトランジスター（ＰＭＯＳトランジスター）２０６へ置き換えた構成でもよい。
【００６２】
第１のインピーダンス素子１０６をＭＯＳトランジスターで構成することにより、静電気放電により、第１のライン１０１の電位が下がるとともに、Ｐチャネルトランジスター（ＰＭＯＳトランジスター）２０６のオン抵抗も下がるため、途中でＰチャネルトランジスター（ＰＭＯＳトランジスター）１０４がオフ状態になることが無くなる。
【００６３】
図９は、図２の静電気放電保護回路へヒューマンボディモデルにおける電流波形５０１と電圧波形５０２をシミュレーションした結果の図である。同図に示すように図２の静電気放電保護回路は、静電気放電による電荷を余すことなく十分に放電させている。
【００６４】
また、抵抗素子をＰチャネルトランジスター（ＰＭＯＳトランジスター）２０６へ置き換えたことにより、ＰＭＯＳデバイスの製造バラツキに対してＰチャネルトランジスター（ＰＭＯＳトランジスター）１０４とＰチャネルトランジスター（ＰＭＯＳトランジスター）２０６の作用は相殺し静電気放電保護回路としての特性の変動が少ない静電気放電保護回路を実現することができる。
【００６５】
３．第３の実施形態
図３は、第３の実施形態の静電気放電保護回路の構成を示す図である。
【００６６】
第３の実施形態の静電気放電保護回路３００において、図１の第１の実施形態の静電気放電保護回路１００及び図２の第２の実施形態の静電気放電保護回路２００と同様の構成要素については、図１及び図２と同様の番号を付しており、説明を省略する。
【００６７】
第３の実施形態の静電気放電保護回路３００は、第２のインピーダンス素子（図１、図２の１０７）が、ゲートが第１のライン（例えば電源ライン）１０１に接続されたＮチャネルトランジスターで構成されていてもよい。またキャパシター素子（図１、図２の１０８）が、ゲートが第１のノード（Ｎ１）に接続されたＮチャネルトランジスターで構成されていてもよい。すなわち、図２の第２の静電気放電保護回路２００において、キャパシター素子１０８の変わりにＮチャネルトランジスター（ＮＭＯＳトランジスター）３０８へ置き換え、抵抗素子１０７の代わりにＮチャネルトランジスター（ＮＭＯＳトランジスター）３０７へ置き換えた構成である。
【００６８】
抵抗素子をＮチャネルトランジスター（ＮＭＯＳトランジスター）３０７へ置き換えたことにより、抵抗素子が不要となり、コストを低減することができる。
【００６９】
また、キャパシター素子をＮチャネルトランジスター（ＮＭＯＳトランジスター）３０８へ置き換えたことにより、トランジスターのゲート膜厚の製造バラツキに対して、静電気放電保護回路としての特性の変動が少ない静電気放電保護回路を実現することができる。製造バラツキによりゲート膜厚が厚くなった場合、Ｎチャネルトランジスター（ＮＭＯＳトランジスター）３０８のゲート容量は小さくなり、よってキャパシターとしての容量値は小さくなるため、ハイパスフィルターとしての遮断周波数は、高くなる方向に作用する。他方製造バラツキによりゲート膜厚が厚くなった場合、Ｐチャネルトランジスター（ＰＭＯＳトランジスター）２０６は電流能力が小さくなるためオン抵抗は高くなり、抵抗素子としての抵抗値は大きくなるため、ハイパスフィルターとしての遮断周波数は低くなる方向に採用する。よって製造工程によるゲート膜厚のバラツキによるＮチャネルトランジスター（ＮＭＯＳトランジスター）３０８とＰチャネルトランジスター（ＰＭＯＳトランジスター）２０６の作用は相殺し、静電気放電保護回路への特性、すなわちオンのしやすさへの影響は小さくなる。
【００７０】
また第３の実施形態の静電気放電保護回路３００は、全て同じ種類（Ｖｔｈ等が等しい）のＭＯＳトランジスターで構成しているため、新たなプロセス工程を追加することなく実現可能である。
【００７１】
また第２のインピーダンス素子１０７をＮチャネルトランジスター（ＮＭＯＳトランジスター）３０７で構成することにより、第１のＮチャネルトランジスター（例えばＮＭＯＳトランジスター）１０５とＮチャネルトランジスター（ＮＭＯＳトランジスター）３０７のトランジスターのゲート膜厚の製造バラツキに対して影響が少ない静電気放電保護回路を実現することができる。
【００７２】
４．第４の実施形態
図４は、第４の実施形態の静電気放電保護回路の構成を示す図である。
【００７３】
第４の実施形態の静電気放電保護回路４００において、図１の第１の実施形態の静電気放電保護回路１００と同様の構成要素については、図１と同様の番号を付しており、説明を省略する。
【００７４】
第４の実施形態の静電気放電保護回路４００は、入力側４０９ａが第１のノード（Ｎ１）に接続され、出力側４０９ｂが前記電界効果型トランジスター１０３のゲートに接続されたインバーター回路４０９をさらに含んでもよい。
【００７５】
第１の実施形態の静電気放電保護回路の動作の第４のステップにおいて、第１のＮチャネルトランジスター１０５がオンするタイミングでインバーター４０９の出力はハイレベルとなり、電界効果型トランジスター（ＮＭＯＳトランジスター）１０３がＯＮ状態となる。
【００７６】
５．第５の実施形態
本実施の形態の静電気放電保護回路の第１のインピーダンス素子１０６の抵抗値Ｒとキャパシター素子１０８の容量値Ｃは、以下の関係を満たすような値としてもよい。
【００７７】
１０ＭＨｚ    ＜  １÷（２πＲＣ）  ＜  １００ＭＨｚ
上記関係式において、１÷（２πＲＣ）を１００ＭＨｚ未満とした理由は、ヒューマンボディモデルにおける立ち上がり時間が、約１０ｎｓｅｃであるためで、立ち上がり時間１０ｎｓｅｃは、１００ＭＨｚに相当する。
【００７８】
上記関係式において、１÷（２πＲＣ）を１０ＭＨｚ以上の理由は、通常動作時における電源の上がり時間は、１００ｎｓｅｃよりも遅いことを想定しているためで、立ち上がり時間１００ｎｓｅｃは、１０ＭＨｚに相当する。
【００７９】
このようにすることにより、立ち上がり時間が１０ｎｓｅｃ以下の静電気放電に対しては、静電気放電保護回路として動作し、通常動作における電源投入時において１００ｎｓｅｃよりも遅い上がり時間であれば、静電気放電保護回路として動作はせずに、サージ電流が発生することは無い。
【００８０】
本発明は、実施形態および変形例で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００８１】
１００  第１の実施形態の静電気放電保護回路、  １０１  第１のライン、１０２  第２のライン、１０３  電界効果トランジスター、１０４  前記Ｐチャネルトランジスター、１０５  第１のＮチャネルトランジスター、１０６  第１のインピーダンス素子、１０７  第２のインピーダンス素子、１０８  キャパシター素子、１１０  第１の回路、１２０  第２の回路、１３０  放電回路、１４０  ダイオード、１５０  トリガー回路、Ｎ１  第１のノード、Ｎ２  第２のノード、２００  第２の実施形態の静電気放電保護回路、２０６  第１の抵抗素子、３００  第３の実施形態の静電気放電保護回路、３０７  第２の抵抗素子、３０８  Ｎチャネルトランジスター（ＮＭＯＳトランジスター）、４００  第４の実施形態の静電気放電保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図１０】
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【図１１】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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