(57)【要約】【課題】従来、ポリサイドゲートを形成する場合、ポリシリコンを下層に、高融点金属とポリシリコンの化合物であるシリサイドを上層に設けた積層構造を用いていたが、低抵抗化に限界があり、回路動作を遅延させるなど問題があった。また、製造プロセスが複雑になるという問題もあった。【解決手段】本発明の半導体装置は、ポリシリコンゲート電極の上部のみシリサイド化する。ゲート電極のゲート絶縁膜と接する部分はポリシリコンのままであるから、ポリシリコンゲート電極を有するＭＯＳＦＥＴを設計通りの電気特性にできると共に、ゲート電極の抵抗を下げることができる。これにより、回路動作の遅延がない高速な半導体装置を製造することができる。【選択図】図１
2014192315.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の同一の平面に、複数のＭＯＳＦＥＴを備える半導体装置であって、
第１のＭＯＳＦＥＴの第１のゲート電極と、第２のＭＯＳＦＥＴの第２のゲート電極とは、単層のポリシリコンで形成されており、
前記第２のゲート電極は、そのゲート絶縁膜と接する部分はポリシリコンでありそれ以外はシリサイドであり、
前記第１のゲート電極の仕事関数と前記第２のゲート電極の仕事関数とは異なり、それぞれのゲート電極とチャネル領域との間の仕事関数差は同じであることを特徴とする半導体装置。
【請求項２】
半導体基板の同一の平面に、複数のＭＯＳＦＥＴを備える半導体装置の製造方法であって、
前記半導体基板に、複数のＭＯＳＦＥＴにそれぞれ対応するソース領域、ドレイン領域、チャネル領域を形成する工程と、
前記チャネル領域上部の前記半導体基板表面にゲート絶縁膜を形成する工程と、
第１及び第２のＭＯＳＦＥＴの前記ゲート絶縁膜の上部を覆い、前記半導体基板上部にポリシリコン膜を成膜及び加工して所定の形状の第１及び第２のゲート電極を形成する第１及び第２のゲート電極形成工程と、
前記第１及び第２のゲート電極を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
前記第１及び第２のゲート電極の所定の部分が開口するように前記層間絶縁膜にビアホールを形成するビアホール形成工程と、
前記第１のゲート電極の所定の前記ビアホールの底部の前記第１のゲート電極上に下部金属膜を成膜する下部金属膜形成工程と、
前記第１及び第２のゲート電極の所定の前記ビアホールを埋めると共に、前記第１のゲート電極上の前記下部金属膜を覆うように上部金属膜を成膜する上部金属膜形成工程と、
前記下部金属膜及び前記上部金属膜を加工して所定の形状の金属配線を形成する金属配線形成工程と、
を有し、
前記金属配線形成工程は、前記第２のゲート電極のゲート絶縁膜と接する部分はポリシリコンでありそれ以外は主成分であるシリコンと前記上部金属膜の主成分である金属とが反応して合金化する温度を印加する
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記上部金属膜形成工程は、前記上部金属膜を成膜するときに前記温度を印加することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記上部金属膜形成工程は、前記上部金属膜を成膜した後に前記温度を印加することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造とその製造方法とに関し、特に低抵抗のゲート電極を有するＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）の構造とその製造方法とに関するものである。
【背景技術】
【０００２】
一般に、ＭＯＳＦＥＴを搭載する半導体装置では、ＭＯＳＦＥＴのゲート電極を構成する導電性材料で配線を同時に形成する。導電性材料の配線は、単に素子間を電気的に接続するという目的に加え、回路の特性や動作状態を調整する抵抗としての役割を果たす。このような配線を、配線抵抗と呼ぶ。
【０００３】
ゲート電極や、配線抵抗を含む配線は、導電性材料をエッチングにより加工して形成するが、材料の選択により様々な水準の抵抗値を有する配線を形成することができる。
一般的には化学気相成長法（以後、ＣＶＤ；Ｃｈａｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ法と記載する）により形成されるポリシリコンが使用され、用途に応じて不純物の添加することにより抵抗値を下げることができる。
【０００４】
ポリシリコンは、添加する不純物の量を調整することにより、抵抗値を自由にコントロールすることができるので、ＭＯＳＦＥＴのゲート電極を始め半導体装置の配線材料として広く用いられている。
【０００５】
ポリシリコンよりなるゲート電極や配線は、不純物を添加することにより抵抗値を下げることができるが、もちろん限界もある。
特にＭＯＳＦＥＴのゲート電極として構成するポリシリコンでは、低抵抗化を目的として過度な不純物を添加した場合、ＭＯＳＦＥＴの電気特性（例えば、閾値電圧など）に影響が出てしまうことが知られている。
【０００６】
すなわち、ゲート電極に添加した不純物がＭＯＳＦＥＴを構成するゲート電極下層のゲート絶縁膜中、あるいはゲート絶縁膜を通過してゲート絶縁膜下層のチャネル領域である半導体基板中に進入してしまい、ＭＯＳＦＥＴの電気特性が設計時と異なってしまったりするのである。特に酷い場合は、ＭＯＳＦＥＴとして機能しなくなることもあり、問題である。
【０００７】
このような問題を解決する手段としてポリサイド構造を採用するゲート電極（以後、ポリサイドゲート電極と記載する）構造が広く提案されている。
【０００８】
ポリサイドゲート電極とは、ポリシリコンよりなる第１のゲート電極層上にＭｏ、Ｗ、Ｔｉなどの高融点金属とシリコンとの化合物であるＭｏＳｉ２、ＷＳｉ、ＴｉＳｉ２等のシリサイド層よりなる第２のゲート電極層を積層した２層構造のゲート電極である。
【０００９】
シリサイド層は、配線を伝播する信号遅延をなくすべく低抵抗化を計る目的のために形成されている。また、シリサイドは耐高温性、耐薬品性、応力発生が少ない等のプロセス的利点を数多く有している。
【００１０】
シリサイド層の下層に設けるポリシリコン層は、ゲート絶縁膜との界面を安定化させるために挿入されている。つまり、ポリサイド構造とは、ゲート電極下層部では、従来のＭＯＳＦＥＴの電気特性を維持しつつ、ゲート電極上層部にて配線の低抵抗化を計る構造な
のである。図４にその一例を示す。
【００１１】
図４に示したように、半導体基板９７の表面には、部分的に酸化したフィールド絶縁膜９６が形成されている。そして、ゲート絶縁膜９５の上部にはポリサイドゲート９１が設けられている。ポリサイドゲート９１は、シリサイド層９１ａを上層に、ポリシリコン層９１ｂを下層に配した積層構造となっている。
【００１２】
ソース領域及びドレイン領域は、低濃度不純物層９４と高濃度不純物層９３とで構成している。なお、サイドウォール９２をポリサイドゲート９１の側壁に設けてある。
【００１３】
ポリサイドゲート９１では、下層のポリシリコン層９１ｂがトランジスタの仕事関数を決め、上層のシリサイド層９１ａが電気信号の伝達速度を上げる働きをする。これにより、単層のポリシリコンゲートのＭＯＳＦＥＴと同等の電気特性を維持しつつ、ゲート配線の低抵抗化による応答速度の向上がなされている。
【００１４】
このようなポリサイドゲート構造を採用するＭＯＳＦＥＴは古くから知られている。（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１−２６４２５７号公報（第２頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
従来知られている技術では、シリサイド層９１ａが電気信号の伝達速度を上げる働きをするものの、不十分である。シリサイド層９１ａは高融点金属とシリコンの合金物によりなるため、低抵抗化に限界がある。
【００１７】
また、ポリサイドゲート９１を形成するには、シリサイド層９１ａを形成しなければならないため、製造工程が増加し、歩留り低下や不良の混入の問題もある。
【００１８】
本発明は、このような問題を解決するためになされたものであって、２層構造のポリサイドゲート電極を採用せずとも、高速動作可能なＭＯＳＦＥＴの構造及びその製造方法の提供を目的とするものである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の半導体装置は、以下の構成を採用するものである。
【００２０】
半導体基板の同一の平面に、複数のＭＯＳＦＥＴを備える半導体装置であって、
第１のＭＯＳＦＥＴの第１のゲート電極と、第２のＭＯＳＦＥＴの第２のゲート電極とは、単層のポリシリコンで形成されており、
第２のゲート電極は、そのゲート絶縁膜と接する部分はポリシリコンでありそれ以外はシリサイドであり、
第１のゲート電極の仕事関数と第２のゲート電極の仕事関数とは異なり、それぞれのゲート電極とチャネル領域との間の仕事関数差は同じであることを特徴とする。
【００２１】
このような構成にすることによって、ポリサイドゲート構造よりなる第２のＭＯＳＦＥＴのみを高速動作させることができる。
【００２２】
上記目的を達成するために、本発明の半導体装置の製造方法は、以下の方法を採用するものである。
【００２３】
半導体基板の同一の平面に、複数のＭＯＳＦＥＴを備える半導体装置の製造方法であって、
半導体基板に、複数のＭＯＳＦＥＴにそれぞれ対応するソース領域、ドレイン領域、チャネル領域を形成する工程と、
チャネル領域上部の半導体基板表面にゲート絶縁膜を形成する工程と、
第１及び第２のＭＯＳＦＥＴのゲート絶縁膜の上部を覆い、半導体基板上部にポリシリコン膜を成膜及び加工して所定の形状の第１及び第２のゲート電極を形成する第１及び第２のゲート電極形成工程と、
第１及び第２のゲート電極を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
第１及び第２のゲート電極の所定の部分が開口するように層間絶縁膜にビアホールを形成するビアホール形成工程と、
第１のゲート電極の所定のビアホールの底部の第１のゲート電極上に下部金属膜を成膜する下部金属膜形成工程と、
第１及び第２のゲート電極の所定のビアホールを埋めると共に、第１のゲート電極上の下部金属膜を覆うように上部金属膜を成膜する上部金属膜形成工程と、
下部金属膜及び上部金属膜を加工して所定の形状の金属配線を形成する金属配線形成工程と、
を有し、
金属配線形成工程は、第２のゲート電極のゲート絶縁膜と接する部分はポリシリコンでありそれ以外は主成分であるシリコンと上部金属膜の主成分である金属とが反応して合金化する温度を印加する
ことを特徴とする。
【００２４】
このような構成にすることによって、第２のＭＯＳＦＥＴの上面のみ、ポリサイド化することができる。
【００２５】
上部金属膜形成工程は、上部金属膜を成膜するときに温度を印加するようにしてもよい。
【００２６】
このような構成にすることによって、金属膜の形成とポリサイド化の両方を同時に行うことができる。
【００２７】
上部金属膜形成工程は、上部金属膜を成膜した後に温度を印加するようにしてもよい。
【００２８】
このような構成にすることによって、金属膜の形成とポリサイド化を別々の温度条件で行うことができる。
【発明の効果】
【００２９】
本発明によれば、第１と第２の２つのＭＯＳＦＥＴは、単層のポリシリコンゲート電極である。ただし、第２のＭＯＳＦＥＴのポリシリコンゲート電極は、上面のみシリサイド化されている。
第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの双方のゲート電極自体の仕事関数は異なるが、第１のＭＯＳＦＥＴの第１のチャネル領域（基板）に対する仕事関数差と第２のＭＯＳＦＥＴの第２のチャネル領域に対する仕事関数差とは、同じである。
よって、第２のＭＯＳＦＥＴも同じポリシリコンゲート電極を有するＭＯＳＦＥＴとして設計できることに加え、第２のゲート電極の上面のみのシリサイド化により、ポリシリコンゲート電極の低抵抗化が達成でき、ＭＯＳＦＥＴを高速動作させることが可能になる
。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態の構造を模式的に示した断面図である。
【図２】本発明の第１の実施形態の製造方法を模式的に示した断面図である。
【図３】本発明の第２の実施形態の製造方法を模式的に示した断面図である。
【図４】従来技術を説明する断面図である。
【発明を実施するための形態】
【００３１】
本発明の半導体装置は、ＭＯＳＦＥＴのゲート電極の上部のみシリサイド化した単層のゲート電極を有している。このため、製造工程の長い２層構造のポリサイドゲート電極を用いずとも、高速動作が可能なＭＯＳＦＥＴを構成できる。
また、ゲート電極の上部をシリサイド化せず所定の抵抗値を有するゲート電極を持つ通常のＭＯＳＦＥＴとの混載も簡単である。
【００３２】
以下図面を用いて詳述するが、半導体基板にＭＯＳＦＥＴを２つ並べて配置し、ソース領域又はドレイン領域を共有する構成の半導体装置を例にして説明する。
図面上、２つ並んだ一方のＭＯＳＦＥＴを第１のＭＯＳＦＥＴ、他方を第２のＭＯＳＦＥＴとする。第１のＭＯＳＦＥＴは、通常のゲート電極を有するＭＯＳＦＥＴである。第２のＭＯＳＦＥＴは、ゲート電極の上部のみシリサイド化した単層のゲート電極を有するＭＯＳＦＥＴである。
【００３３】
［半導体装置の構造の説明：図１］
半導体装置の構造を、図１を用いて説明する。図１は第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとを並べてなる様子を模式的に示した断面図である。
【００３４】
図１において、１は半導体基板、２はフィールド酸化膜、３は高濃度不純物層、４は低濃度不純物層、５はポリシリコンよりなる第１のゲート電極、６は第２のゲート電極、６ａはポリシリコン部、６ｂはシリサイド部、７はゲート絶縁膜、８はサイドウォール、９は下部金属膜、１０はチャネル領域、１１ａ，１１ｂはビアホール、１２は上部金属膜、１３は層間絶縁膜である。２０は第１のＭＯＳＦＥＴ、２１は第２のＭＯＳＦＥＴである。
【００３５】
半導体基板１は、例えばシリコン基板を用いることができ、フィールド酸化膜２は、例えばシリコン酸化膜を用いることができる。半導体基板１の表面をフィールド酸化膜２で規定した領域が能動領域となり、ここのＭＯＳＦＥＴを設ける。
【００３６】
その半導体基板１の表面にはソース領域やドレイン領域となる低濃度不純物層４と高濃度不純物層３を設けており、それらに挟まれる半導体基板１の領域がチャネル領域１０となっている。
それらの上部にはゲート絶縁膜７が設けてあり、その上部にサイドウォール８を備える第１のゲート電極５と第２のゲート電極６とを設けている。
【００３７】
それらの上部を覆うように層間絶縁膜１３が設けてある。層間絶縁膜１３の第１のゲート電極５と対応する部分にはビアホール１１ａが、第２のゲート電極６と対応する部分にはビアホール１１ｂが、それぞれ設けてある。
【００３８】
ビアホール１１ａの底部、つまり第１のゲート電極５と接する部分には、下部金属膜９が設けてある。下部金属膜９は、例えば窒化チタン膜を用いることができる。ビアホール１１ｂの底部には下部電極膜９は設けていない。
【００３９】
層間絶縁膜１３の上部には、金属配線として上部金属膜１２が所定の形状で設けてある。上部金属膜１２は、例えばアルミニウムを用いることができる。図１の例では、第１のゲート電極５と第２のゲート電極６とに、ビアホール１１ａ、１１ｂを介して上部金属膜１２がそれぞれ接続されている。
なお、図１に示す例では、図面を見やすくするために、ソース領域やドレイン領域となる高濃度不純物層３と接続する上部金属膜１２は省略している。
【００４０】
シリサイド部６ｂは、ポリシリコンと上部金属膜の材料との合金体であり、上部金属膜１２がアルミニウムであるならば、シリサイド部６ｂはアルミシリサイド合金となる。
【００４１】
特に限定しないが一例を示すと、このシリサイド部６ｂの抵抗率は、５Ｅ−７Ω・ｍである。ポリシリコンよりなる第１のゲート電極５の抵抗率は、１Ｅ−5Ω・ｍである。上部金属膜１２をアルミニウムで構成すると、その抵抗率は、３Ｅ−8Ω・ｍである。
【００４２】
この例でいえば、アルミシリサイド合金（シリサイド部６ｂ）の抵抗率とアルミニウム配線（上部金属膜１２）の抵抗率とでは、約１０倍の差がある。しかし、ポリシリコンを用いた従来技術のゲート電極（この場合、第１のゲート電極５）と比べて抵抗率が約１／１００となるから、かなり低抵抗なゲート電極を有する、応答速度の速いＭＯＳＦＥＴとすることができる。
【００４３】
図１に示すように、第２のゲート電極６にあっては、シリサイド部６ｂは、ゲート絶縁膜７までは達しておらず、ゲート電極のゲート絶縁膜と接する部分はポリシリコン部６ａとなっている。
このような第２のゲート電極６と第１のゲート電極５とを比べると、ゲート電極自体の仕事関数は異なっているものの、第１のゲート電極５及び第２のゲート電極６とチャネル領域１０との仕事関数差は同じである。
【００４４】
このような構造とすることによって、第１のゲート電極５と第２のゲート電極６とでは、ＭＯＳＦＥＴが動作する閾値電圧は同一とすることができ、第２のゲート電極６のみ、その動作速度を向上させることができるのである。
【００４５】
［半導体装置の製造方法の説明１：図２］
次に、図２を用いて製造方法を説明する。
図２は、図１に示した構造の製造方法を順に説明するために模式的に示した断面図である。図２（ａ）は、ＭＯＳＦＥＴおよび層間絶縁膜１３を形成したのち、ビアホール１１ａ，１１ｂを設け、また下部金属膜９を設けたところを、図２（ｂ）はさらに上部金属膜１２を設けたところを、それぞれ示している。
【００４６】
図２（ａ）に示すように、まず半導体基板１を選択的に酸化し、フィールド絶縁膜２を形成する。この製造工程は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法と呼ばれる公知の選択酸化法で形成する。フィールド絶縁膜２の膜厚は、例えば、５０００Å程度である。
【００４７】
フィールド絶縁膜２を形成したあとは、ゲート絶縁膜７、第１のゲート電極５、後の工程で第２のゲート電極６になるポリシリコン層６１を順に形成する。ゲート絶縁膜７の膜厚は、例えば１００Å程度であり、第１のゲート電極５及びポリシリコン層６１の膜厚は、例えば３５００Å程度である。
【００４８】
第１のゲート電極５及びポリシリコン層６１の材質は、同じポリシリコンである。この
ための半導体基板１上にゲート絶縁膜７を知られている酸化処理又はＣＶＤ法で形成したのち、その上部にポリシリコンを知られているＣＶＤ法などで形成し、それぞれのゲート電極となるべく所定の形状にエッチング加工して第１のゲート電極５及びポリシリコン層６１を形成する。
【００４９】
次に、半導体基板１の所定の部分に、低濃度不純物層４を形成する。その後、サイドウォール８を公知の手法を用いて形成する。
次に、高濃度不純物層３を形成する。低濃度不純物層４と高濃度不純物層３とは、ソース領域とドレイン領域を構成するものであり、公知のイオン注入法を用いて形成する。イオン注入の後に必要に応じて熱処理を行ってもよい。
【００５０】
ここまでの工程で、ＭＯＳＦＥＴを構成する、ソース領域とドレイン領域が形成できる。チャネル領域１０は、これらに挟まれる領域であり半導体基板１のゲート電極と平面的に重なる部分である。必要に応じて、このチャネル領域１０に所定の不純物を導入してもよい。
【００５１】
その後、半導体基板１の上部にＣＶＤ法などを用いてシリコン酸化膜を形成し、さらにその上面を知られているＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法と呼ばれる公知の研磨工程で平坦化し、層間絶縁膜１３を形成する。もちろん、平坦化が必要ない場合は、ＣＭＰによる研磨工程を省略してもよい。
【００５２】
次に、層間絶縁膜１３を、第１のゲート電極５及び第２のゲート電極６（この工程ではまだポリシリコン層６１）に必要なビアホールを形成するため、これら上部の層間絶縁膜１３に所定の形状にマスキングを施し、エッチングしてビアホール１１ａ，１１ｂを形成する。
【００５３】
ビアホール１１ａ，１１ｂを形成した後は、第１のゲート電極５に対応するビアホール１１ａの底部にのみ、下部金属膜９を形成する。
下部金属膜９は、まずＬＴＳ（Ｌｏｎｇ−ｔｈｒｏｕｇｈ  Ｓｐｕｔｔｅｒｉｎｇ）法と呼ばれる公知の蒸着法で、下部金属膜９を半導体基板１の上部全面に形成し、その後、所定の形状にマスキングし、エッチングすることによって、ビアホール１１ａの底部にのみ、下部金属膜９を残存させるようにする。下部金属膜９は、例えば窒化チタン膜である。
【００５４】
図２（ｂ）に示すように、上部金属膜１２を形成する。
上部金属膜１２は、まず高温リフロースパッタリング法を用い、半導体基板１側に所定の温度を掛けながら、半導体基板１の上部より全面に金属粒子を蒸着させる。
高温リフロースパッタリングを行う温度は、ターゲットとなる金属材料によって異なるが、例えばアルミニウムを形成する場合は、４６０℃程度の温度でスパッタリングを行うことにより、高温リフロースパッタリングとなる。
【００５５】
半導体基板１の上部の成膜面に到達した金属粒子は、熱によってリフローしビアホール１１ａ，１１ｂに埋め込まれる。このとき、ビアホール１１ａの底部には下部金属膜９が形成されているため、熱が印加されていても第１のゲート電極５には金属拡散が発生しない。一方、ビアホール１１ｂの底部に到達した金属粒子は、その熱により金属拡散によってポリシリコン層６１の内部に入り込んでこれを合金化してポリサイド部６ｂを形成する。
【００５６】
これにより、ポリシリコン層６１のゲート絶縁膜７と接する部分はポリシリコンのままのポリシリコン部６ａとなり、その上部はアルミシリサイド合金化したシリサイド部６ｂ
となり、単層のゲート電極であるが、あたかも２つの層を積層したような第２のゲート電極６を形成できる。
【００５７】
ところで、上記記載の製造方法では、第１のゲート電極５に対応するビアホール１１ａの底部にのみ下部金属膜９を形成する手法を説明したが、ビアホール１１ａすべてを下部金属膜９で埋めてしまってもよい。つまりこの場合は、下地金属膜９はいわゆる埋め込みプラグとなる。
【００５８】
図１及び図２に示す例では、第２のゲート電極６の膜厚の半分までシリサイド化し、膜厚を二分するようにシリサイド部６ｂとポリシリコン部６ａとが形成されている例を示した。もちろん、シリサイド化された部分とそうでない部分とが正しく二分化されている必要はない。大切なことは、ゲート絶縁膜７と接する部分がポリシリコンであればよいからだ。
【００５９】
ポリシリコンがシリサイド化するには、第２のゲート電極６になるポリシリコン層６１の膜厚と高温リフロースパッタリングの温度とが大きく関係する。
発明者が検討したところ、ポリシリコン層６１の膜厚が３５００Å程度であるとき、高温リフロースパッタリングの温度４６０℃とすると、その膜厚の半分程度までシリサイド化が進行することを見出した。
【００６０】
このように、半導体基板１の上部に成膜したポリシリコンを加工して第１のゲート電極５及びポリシリコン層６１を所定の形状で形成するが、第１のゲート電極５の部分にのみ窒化チタン膜である下部金属膜９を形成しておくことで、半導体と金属との間の金属拡散を防ぐのである。下部金属膜９の有無により、上部金属膜１２の形成に高温リフロースパッタリング法を用いるだけで、第２のゲート電極６にポリサイド部６ｂを形成できるのである。
【００６１】
以上のプロセスにより、図１に示したような第１のＭＯＳＦＥＴ２０と第２のＭＯＳＦＥＴ２１とを搭載した半導体装置の構造が形成されたこととなる。これ以降の製造工程、例えば表面保護膜の形成工程などについては、公知の技術を用いるものであるから、説明は省略する。
【００６２】
上記説明では、ポリシリコン層６１に金属拡散を発生させる熱の印加を、上部金属膜１２の形成に用いる高温リフロースパッタリング法の熱を利用した。
もちろん、この方法ではない熱の印加を与えてもよい。例えば、上部金属膜１２を形成するためのアルミニウムのスパッタリングを、通常の温度（例えば、３００℃程度）とし、その後に、半導体基板１全体を４６０℃程度の温度まで加熱してもよい。
【００６３】
［半導体装置の製造方法の説明２：図３］
次に、図３を用いて別の製造方法を説明する。
既に説明した製造方法との違いは、ポリサイド部６ｂを上部金属膜１２の蒸着工程で同時に形成するのではなく、半導体製造プロセスの最終工程であるシンタリング処理の際に、形成するという点である。
【００６４】
シンタリング処理は、金属と半導体の接触界面に形成されたショットキーダイオードを熱処理によって合金化し、オーミックコンタクトに変える処理のことを指す。シンタリング処理の温度は、金属配線の物性によって異なるが、例えば金属配線としてアルミニウムを用いる場合は、通常は３８０℃程度の温度によって行う。
【００６５】
この３８０℃という温度は、アルミニウムとポリシリコンとの接触界面のみを合金化す
る程度の温度であり、アルミニウムがシリコンの内部まで金属拡散するには至らない。
しかし、例えばこのシンタリング処理を４６０℃程度で行うことによって、アルミニウムがポリシリコンの内部まで入り込んで合金化し、合金化配線を形成するに至る。
【００６６】
一方、合金化させない第１のゲート電極５は、シンタリング処理を４６０℃で行った場合、下部金属膜である窒化チタンはアルミニウムの金属拡散を抑える働きをし、また窒化チタン自体も金属拡散を発生させる温度ではないため、窒化チタンとアルミニウムの接触界面、ならびに窒化チタンとポリシリコンの界面がそれぞれ僅かに合金化するに留まり、第１のゲート電極５は所定の抵抗値を有したゲート電極として維持される。
【００６７】
具体的な製造方法は、以下の通りである。
下部金属膜９を形成するまでのプロセスは、すでに説明した方法と同様であるから、その後の工程についてその要点を説明する。
【００６８】
上部金属膜１２を形成する際は、金属膜の蒸着温度を金属がリフローしない程度に設定する。例えば金属膜としてアルミニウムを用いる場合であれば、３００℃程度で蒸着すると良い。
【００６９】
３００℃を下回ると、半導体基板１側の熱エネルギーが不足して蒸着効率が低下するだけでなく、アルミニウム粒子が成膜面へ到達した際の移動度も低下するため、ビアホール１１ａ，１１ｂの内部が埋め込まれないといった問題も発生する。よって最低限３００℃程度の温度は必要である。
【００７０】
図３（ａ）に示すように、上部金属膜１２を形成したあとは、表面保護膜１５を形成する。
表面保護膜１５は、例えば化学気相成長法で形成する窒化シリコン膜を用いることができる。表面保護膜１５の膜厚は、例えば４０００Å程度であり、処理温度は２００℃程度である。
【００７１】
次に、シンタリング処理を行う。
このとき、シンタリング処理は４６０℃程度の温度で行う。これにより、ビアホール１１ｂの底部に形成されたアルミニウムとポリシリコン層６１との接触界面で、アルミニウムがポリシリコン層６１の内部へ金属拡散して合金化してポリサイド部６ｂを形成し、第２のゲート電極６となる。その様子は、図３（ｂ）に示す。
【００７２】
上記説明では、ポリシリコン層６１に金属拡散を発生させる熱の印加を、シンタリング処理で行った。これにより、別途熱を印加する工程が不要になり、製造工程の短縮ができて、便利である。
【００７３】
ところで、このような工程を用いる理由を説明する。その理由は、大きく分けて２種類ある。
【００７４】
第１の理由は、上部金属膜を蒸着する装置が、半導体基板に対し４６０℃という高温を付加できない場合があるという点である。
この場合は、合金化の処理を別途行う必要があり、シンタリング工程を用いて、その処理を代用することができる。
【００７５】
第２の理由は、金属膜表面の平坦度を重要視する場合である。
高温リフロースパッタリングは金属粒子を溶かしながら蒸着させ、蒸着後に冷却する過程で金属粒子が冷え固まって固体化する製法であるため、固体化の段階で金属粒子が一定
の大きさの金属塊を形成し、その影響で金属表面に凹凸が発生する。
【００７６】
この凹凸は、一般的にはグレイン（Ｇｒａｉｎ）と呼称されるが、このグレインは金属配線を形成するにおいては、多くの場合は悪影響を及ぼす。具体的には、金属配線を形成するためのリソグラフィーの工程で、マスクとして用いるレジストを露光する際、露光光がグレインの凹凸に従って乱反射し、レジストの形状が損なわせるといった問題を発生させる。この問題を回避したい場合は、金属膜自体はグレインを発生させない程度の温度で蒸着し、合金化の処理は、シンタリング工程を用いて代用するとよいのである。
【００７７】
このように、蒸着装置の仕様や半導体製品の配線微細度に応じて、上述の製造方法を自由に選択することができる。
【産業上の利用可能性】
【００７８】
本発明は、ＭＯＳＦＥＴの応答速度が向上し回路動作を高速化できるため、高速な動作を求められる半導体装置として好適である。
【符号の説明】
【００７９】
１  半導体基板
２  フィールド酸化膜
３  高濃度不純物層
４  低濃度不純物層
５  第１のゲート電極
６  第２のゲート電極
７  ゲート絶縁膜
８  サイドウォール
９  下部金属膜
１０  チャネル領域
１１ａ，１１ｂ  ビアホール
１２  上部金属膜
１３  層間絶縁膜
１４  ポリサイド部
１５  表面保護膜
６１  ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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