(57)【要約】【課題】フィン型電界効果トランジスタおよびその製造方法を提供する。【解決手段】半導体基板より上に延伸したfinFETの第１および第２のフィンを、その間にシャロートレンチアイソレーション（STI）領域、およびSTI領域の上面と第１および第２のフィンの上面との間の距離を有して、形成するステップ、STI領域の上面より上の第１および第２のフィンの上面および側面に第１および第２のフィン延伸部を提供するステップ、STI領域から材料を除去し、STI領域の上面と第１および第２のフィンの上面との間の距離を増加させるステップ、フィンおよびSTI領域上に共形のストレッサ誘電材料を堆積するステップ、および共形のストレッサ誘電材料をSTI領域の上面より上の第１および第２のフィンの間の空間内に流入するようにリフローし、finFETのチャネルに応力を加えるステップを含む方法。【選択図】図９Ａ
2014017515.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板より上に延伸した第１および第２のフィンであって、その間にシャロートレンチアイソレーションの誘電材料を有するシャロートレンチアイソレーション（STI）領域、および前記STI誘電材料の上面と前記第１および第２のフィンの上面との間の距離を有すること、
前記第１および第２のファン上のゲート電極、
前記STI誘電材料の上面より上の、前記第１および第２のフィンの上面および側面にある第１および第２のエピタキシャルSiGeフィン延伸部、
前記STI材料の上面より上の、前記第１および第２のフィンの間に規定された空間にあり、前記finFETのチャネル領域に応力を加えると共に、前記第１、第２のフィンおよび
前記ゲート電極の上表面の空間には応力を加えないストレッサ誘電材料、および
前記ゲート電極に隣接し、側壁スペーサを形成するストレッサ誘電材料の薄膜を含む
finFET。
【請求項２】
コンタクトエッチングストップ層が、前記第１および前記第２のエピタキシャルSiGe膜上に設けられ、前記STI材料の上面より上の、前記第１および前記第２のフィンの間に規定された空間内にストレッサ誘電材料を具備する請求項１項記載のfinFET。
【請求項３】
前記第１および前記第２のエピタキシャルSiGe膜上、および前記STI材料の上面より上の、前記第１および前記第２のフィンの間に規定された空間内のストレッサ誘電材料は、
１GPa〜約３GPaの圧縮応力をコンタクトエッチングストップ層に与えるものである請求項２項記載のfinFET。
【請求項４】
前記第１および前記第２のエピタキシャルSiGe膜上、および前記STI材料の上面より上の、前記第１および前記第２のフィンの間に規定された空間内のストレッサ誘電材料は、
１．５GPa〜３GPaの圧縮応力をコンタクトエッチングストップ層に与えるものである請求項２項記載のfinFET。
【請求項５】
前記STI材料の上面より上の、前記第１および前記第２のフィンの間に規定された空間内のストレッサ誘電材料の上表面は、エピタキシャルSiGe膜の底部上方である請求項１項ないし請求項４の何れか記載のfinFET。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造に関し、特に、フィン型電界効果トランジスタ（finFETs）およびその製造方法に関するものである。
【背景技術】
【０００２】
急速に発展する半導体製造業において、CMOS、相補型金属酸化膜半導体、FinFETデバイスは、多くの論理デバイスおよび他のアプリケーションに好適であり、種々の異なるタイプの半導体デバイスに統合されている。FinFETデバイスは、一般的に、高アスペクト比を有し、かつ半導体トランジスタデバイスのチャネルおよびソース／ドレイン領域が形成されている半導体フィンを含んでいる。より高速で、より信頼度があり、かつより制御された半導体トランジスタデバイスを作製するため、チャネルおよびソース／ドレイン領域の表面積が増加された利点を用いて、ゲートは、フィンデバイスの上部、かつフィンデバイスの側壁に沿って形成される。
【０００３】
FinFETおよび従来の平面トランジスタデバイス（planar transistor devices）において、PMOSデバイスに加えられる圧縮応力は、正孔移動度を有利に向上させている。同様に、NMOSデバイスに加えられる引張応力は、NMOSデバイスの電子移動度を有利に向上させている。平面CMOSデバイスに関して、選択的なSiGeソース／ドレイン構造などの複合ストレッサ（complex stressors）が、PMOSデバイスの正孔移動度を有効に向上させるため用いられ、引張コンタクトエッチングストップ層、コンタクトエッチングストップ層（CESL）、または他の誘電体ストレッサ（dielectric film stressor）は、NMOSデバイスの電子移動度を有効に向上させるのに用いられ、デバイス全体の性能を向上させている。正孔および電子移動度を向上させるこれらの技術と関連した余分なプロセス動作およびコストは、これらの技術をFinFET処理案に統合する試みと関連した努力目標のうちの１つである。
【０００４】
図１Ａは、従来のfinFET１００の等角図である。フィン１０６は、半導体基板１０１（図１Ｃ、１Ｄ）より上方に高くなった酸化物規定（raised oxide defined, OD）領域１０６を含む。フィン１０６は、シャロートレンチアイソレーション（STI）領域１０２によって互いに分離され、一対のSTI領域１０２の間に配置される。フィン１０６は、STI領域１０２の上面より上にステップ高１０７を有する。多結晶シリコンゲート電極１０８は、フィン１０６上に形成され、かつ多結晶シリコンゲート電極１０８及びフィン１０６の間に薄いゲート誘電体層（図示せず）を有する。側壁スペーサ１１０は、各ゲート電極１１０の両側に形成され、軽ドープドレイン（LDD）注入（implant）領域（図示せず）を形成するためである。
【０００５】
図１Ｂは、エピタキシャル成長のステップがフィン１０６の表面１０６eを隆起させた後のフィン１０６の1つを表している。フィン１０６の上部１０６eは、基板１０１の上面の方向と平行した距離１０９に延伸した横方向延伸部１０６Lを有する、ほぼ五角形の形状を得る。
【０００６】
図１Ｃおよび図１Ｄは、シリコン酸化物ハードマスク１１２およびダミー側壁スペーサ１１０の形成後で、エピタキシャルSiGe形成の前の、図１AのfinFET１００のX方向（前面）およびY方向（側面）の立面図を表している。
【０００７】
図１Ｅおよび１Ｆは、エピタキシャルプロセスを実行した後の、図１ＡのfinFET１００のX方向（前面）およびY方向（側面）の立面図を表している。エピタキシャルプロセスは、フィン１０６に実行され、finFETのフィン１０６上にSiGe層１０６eを形成する。
【０００８】
図１Ｅに表されるように、finSiGe層１０６eのエピタキシャルSiGe横方向延伸部１０６Lは、横方向に互いに延伸し、隣接するフィンの横方向延伸部１０６L間のウィンドウ（window）１０６wを減少する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フィン型電界効果トランジスタおよびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
削除
【００１１】
削除
【００１２】
いくつかの実施の形態において、finFETは、半導体基板より上に延伸した第１および第２のフィンを含み、その間にシャロートレンチアイソレーションの誘電材料を有するシャロートレンチアイソレーション（STI）領域、およびSTI誘電材料の上面と第１および第２のフィンの上面との間の距離を有する。ゲート電極は、第１および第２のファン上に提供される。第１および第２のSiGeフィン延伸部は、STI誘電材料の上面より上の第１および第２のフィンの上面および側面に提供される。ストレッサ誘電材料は、STI材料の上面より上の第１および第２のフィンの間に規定された空間に提供され、finFETのチャネル領域に応力を加える。ストレッサ誘電材料の薄膜は、ゲート電極に隣接して提供され、側壁スペーサを形成する。
【図面の簡単な説明】
【００１３】
【図１Ａ】従来のfinFETの等角図である。
【図１Ｂ】図１Ｂは、エピタキシャルSiGeが成長した後の図１Ａのデバイスのフィ                ンの1つを表している。
【図１Ｃ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図１Ｄ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図１Ｅ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図１Ｆ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図２Ａ】フィンおよびゲート電極の形成後の基板を表している。
【図２Ｂ】フィンおよびゲート電極の形成後の基板を表している。
【図３Ａ】LDD注入後の基板を表している。
【図３Ｂ】LDD注入後の基板を表している。
【図４Ａ】ダミー側壁スペーサを規定後の基板を表している。
【図４Ｂ】ダミー側壁スペーサを規定後の基板を表している。
【図５Ａ】エピタキシャルSiGeのフィン延伸部の堆積後を表している。
【図５Ｂ】エピタキシャルSiGeのフィン延伸部の堆積後を表している。
【図６Ａ】STI誘電体の高さを減少した後の基板を表している。
【図６Ｂ】STI誘電体の高さを減少した後の基板を表している。
【図７Ａ】ストレッサ材料の薄膜を堆積後の基板を表している。
【図７Ｂ】ストレッサ材料の薄膜を堆積後の基板を表している。
【図８Ａ】ストレッサ材料をリフロー後の基板を表している。
【図８Ｂ】ストレッサ材料をリフロー後の基板を表している。
【図９Ａ】ソース／ドレイン注入のプロセスを表している。
【図９Ｂ】ソース／ドレイン注入のプロセスを表している。
【図１０】図９Aおよび９BのfinFETの実施例を表す写真である。
【図１１】種々のパラメータの関数としてのチャネル応力の図である。
【図１２】図１１に表されたケースの飽和ドレイン電流（Idsat）の 増幅率（gain）の図である。
【発明を実施するための形態】
【００１４】
この模範的な実施の形態の説明は、添付の図面と併せて解釈されることを意図しており、全ての説明の一部と考えられる。説明において、相対的な用語、例えば“下方”“上方”“水平”“垂直”“上の”“下の”“上”“下”“上部”“底部”などと、その派生語（例えば“水平に”“下方に”“上方に”など）は、討論において述べられたまたは図に示された方向を指すものと解釈されるべきである。これらの相対的な用語は、説明のためであり、特定の方向で装置を動作する必要はない。“接続（connected）”および“相互接続（connected）”などの付着、接合などに関する用語は、構造が介在する構造によって直接的に、または間接的に相互に固定または付着される関係を指しており、特に別に説明されない限り、可動的な、または固定した両方の関係も指している。
【００１５】
これらの図面は一定の比率で描かれていない。
【００１６】
発明者は、進化した技術ノード（例えば、２２nm以下）に対して、finFETのフィン上のエピタキシャルSiGeの形成は、NMOSおよびPMOSトランジスタの隣接するフィンの横方向延伸部間のウィンドウ（窓）をとても厳しく狭めるので、橋絡（bridging）が起こる可能性があることを発見した。この橋絡は、ダイを分離（singulate）する能力を妨げる。完全な橋絡はないとしても、隣接するフィン間のウィンドウの狭化は、アクティブデバイスのプロセスの完了後に堆積される第1の金属層間誘電体（IMD）層に空洞（void）を形成する可能性がある。このような空洞は、隣接するNMOSおよびPMOSのフィン延伸部の間、かつ下方の空間に生じ得る。
【００１７】
発明者が先端技術の設計にて生じることを発見した他の問題は、超狭（Ultra-narrow）のフィン幅（小体積）を有するfinFETに関する選択エピタキシャル成長の技術の低効率である。いくつかの設計（例えば犬の骨構造を有するfinFET）において、ゲートダミー側壁スペーサのプロセスを実行することがより困難になる可能性がある。
【００１８】
ここでは、SiGeエピタキシャル層がフィンの上部に形成され、STI誘電材料の表面は、フィンの上部付近の第1の高さにある実施例が説明される。フィンの上部とSTI材料の上部間の減少した距離により、結果として生じるSiGe薄膜は、より短い横方向延伸部を有する。その結果、隣接するフィン延伸部間のウィンドウの減少はより小さくなり、隣接するフィンの横方向延伸部は、溶け合わない。エピタキシャルSiGeを堆積した後、STI誘電体の高さは、第２の高さに下げられ、ストレッサ材料は、共形の薄膜（conformal film）の形でデバイス上に加えられる。ストレッサ材料は、フィンと上述のSTI誘電材料間の空間を少なくとも部分的に充填するようにリフローされる。いくつかの実施の形態において、共形の薄膜の一部は、finFETのゲート電極に隣接して残り、側壁スペーサを形成する。
【００１９】
図２Ａ〜９Ｂは、finFET２００を形成する模範的な統合方法を表している。このプロセスは、追加のマスクまたはフォトリソグラフィーステップを必要とすることなく、チャネル応力が増加されるようにする。各一対の隣接の図（２Ａおよび２Ｂ、３Ａおよび３Ｂ、４Ａおよび４Ｂ、５Ａおよび５Ｂ、６Ａおよび６Ｂ、７Ａおよび７Ｂ、８Ａおよび８Ｂ、９Ａおよび９Ｂ）は、プロセスのそれぞれの段階でfinFETのX方向およびY方向の図を提供する。XとY方向は、図１Ａに表示された同じ方向である。
【００２０】
図２Ａおよび２Ｂを参照して、半導体基板２０１より上に延伸したfinFET２００の第１および第２のフィン２０６を形成した後の構成を表している。ゲート誘電体層（図示されていない）およびゲート電極２０８は、フィン２０６上に形成される。ハードマスク層２１２は、ゲート電極上に形成される。シャロートレンチアイソレーション（STI）領域２０２は、フィン２０６の間に形成される。第１の距離２０７aは、STI領域２０２の上面と第１および第２のフィン２０６の上面との間に規定される。第１の距離２０７aは、図１Ｃに示される高さ１０７より約１５〜２０nmだけ小さい。即ち、STI領域２０２の上面の高さ（フィン１０６の上部に対して）は、STI領域１０２の高さより、約１５〜２０nmだけ高い（フィン２０６の上部に対して）。例えば、いくつかの実施の形態において、第１の距離２０７aは、約８０nmとなり得る（図１Ｃの対応する距離１０７は、約１００nmとなり得る場合である）。
【００２１】
半導体基板２０１は、バルクシリコン、バルクシリコンゲルマニウム（SiGe）、または他のＩＩＩ−Ｖ族化合物基板であってもよい。基板は、単一のSTI２０２領域しか図に表されていないが、それぞれの一対のフィン２０６の間に複数のSTI領域２０２を有する数個のフィン２０６を含む。
【００２２】
STI形成は、一般的にSi基板上の凹部形成を含み、低圧化学気相蒸着（LPCVD）またはプラズマ化学気相蒸着（PECVD）などのCVDプロセスを用いて誘電体層を形成し、次いで化学機械研磨（CMP）を用いて余分なSTI誘電体層を除去する。STI領域は、TEOS、SiO、SiNなどで充填され得る。STI領域は、さまざまなプロセスによって形成され得る。１つの実施の形態において、STIの誘電体は、５００℃以上の温度でLPCVDプロセスによって堆積される。
【００２３】
図３Ａ、３Ｂは、軽ドープドレイン（LDD）／ポケット注入ステップ２０３を表しており、少量のドーパントをチャネル領域に隣接するソースドレイン領域内に注入する。リン、ホウ素、または同様の材料などのドーパントが用いられ得る。LDD注入の後、基板がアニールされる。
【００２４】
図４Ａおよび４Ｂは、ダミー側壁（DSW）２１０、２１１の形成を表している。なお、DSW２１１層は、SiGeの堆積のプロセス後に除去されるため、図５Ｂに示されない。ダミー側壁スペーサ２１０および２１１は、酸化物および窒化物の連続的した共形層を堆積し、異方性エッチング（例えばドライエッチング）を用いて、ゲート電極に隣接した垂直面上に両方の層を保持したまま、全ての水平面から酸化物および窒化物を除去することで形成され得る。
【００２５】
図５Ａおよび図５Ｂは、STI領域２０２の上面より上の第１および第２のフィン２０６の上面および側面上のエピタキシャルSiGeのフィン延伸層２０６eの堆積を表している。STI領域２０２の上面と第１および第２のフィン２０６の上面との間の比較的小さい第２の高さ２０７aの結果として、フィン延伸部２０６eの横方向延伸部２０６Lは、図１Ｄのフィン延伸部１０６eの横方向延伸部ほど互いの方へ水平に延伸しない。よって、フィン延伸部２０６e間のウィンドウ２０６ｗは、フィン延伸部１０６e間のウィンドウ１０６ｗより大きい。次いで、ダミー側壁層２１１が除去され、よって図５Ａおよび５Ｂに表されない。
【００２６】
図６Ａおよび６Ｂは、STI領域２０２から材料を除去して、STI領域２０２の上面と第１および第２のフィン２０６の上面との間の距離を第１の距離２０７aから第２の距離２０７bに増加させるプロセスを表している。第２の距離２０７bは、第１の距離２０７aより約１５〜２０nm大きい。いくつかの実施の形態において、STI誘電体層は、希釈したフッ化水素の溶液に基板を浸漬させることで除去される。他の代替するエッチング液がゲート構造またはSiGe延伸部２０６eをエッチングすることなく、STI誘電体の一部を選択的に除去するように用いられてもよい。STI領域２０２から材料を除去するステップは、STI領域の上面をフィン延伸部２０６eの底部より下の距離（H１〜H２）に下げるステップを含む。
【００２７】
図７Ａおよび７Ｂは、フィン２０６およびSTI領域２０２、およびfinFET２００のゲート電極上に共形のストレッサ誘電材料（conformal stressor dielectric material）２１４を堆積するプロセスを表している。ストレッサ誘電材料２１４は、下方のSTI誘電材料２０２と十分に異なる格子間隔を有してチャネルに圧縮または引張応力を発生させる。例えば、PMOSトランジスタの実施例では、SiNxなどのストレッサ材料を用いて圧縮応力を発生させることが望ましい。他の実施の形態において、NMOSトランジスタでは、ストレッサ材料がチャネルを引張応力に置くため用いられ得る。SiOxの層は、NMOSに引張応力を作り出すため適用され得る。ストレッサ膜は、原子層堆積（ALD）、化学気相蒸着（CVD）、低圧CVD（LPCVD）、プラズマCVD（LPCVD）、または同様のものを含むさまざまな等方性の方法によって堆積され得る。図７Ａおよび７Ｂの実施例において、ストレッサ材料２１４は、PECVDによって堆積されたシリコン窒化膜である。堆積時に、ストレッサ材料薄膜２１４の厚さT１が選択され、図８Ａおよび８Ｂに示されたリフローステップの後、STI領域２０２上のストレッサ材料２１４rが所望の厚さT２を有して、所望の応力の量を分与する。例えば、堆積される共形膜２１４の厚さT１は、T１=T２＊（Ａ２／Ａ１）により近似され得る。
【００２８】
なお、T１は、堆積された共形膜の厚さであり、
T２は、ストレッサ膜の所望の最終の厚さであり、
A２は、STI領域の表面積であり、かつ
A１は、共形膜２１４が始めに堆積された水平表面積である。
【００２９】
図８Ａおよび８Ｂは、共形のストレッサ誘電材料２１４をリフローし、STI領域２０２の上面より上の第１と第２フィン間の空間に流入させ、ストレッサ層２１４rを形成してfinFETのチャネルに応力を加えるプロセスを表している。いくつかの実施の形態において、リフローステップは、ゲート電極２０８に隣接したストレッサ材料の垂直薄膜２１４ｓを残し、側壁スペーサを形成する。リフローされたストレッサ材料（例えばSiNx）層２１４rがSTI誘電体（例えばSiOx）２０２の上面にある状態で、コンタクトエッチングストップ層（CESL）に約１GPa〜約３GPaの圧縮応力が加えられる。いくつかの実施の形態では、コンタクトエッチングストップ層への圧縮応力は、１.５GPa〜約３GPaの範囲内に調整される。いくつかの実施の形態において、応力は約２.３GPaである。図８Ａに示された距離T３およびT４（凹部の深さ）は、変数であり、図１１および１２の説明で述べられる。
【００３０】
いくつかの実施の形態において、PECVDによって堆積されているストレッサ材料２１４は、基板を約３００℃に加熱されることでリフローされ得る。他の実施の形態において、リフローは、異方性プラズマエッチングステップにより行われる。リフローのステップは、ストレッサ材料２１４の十分な量をフィンOD２０６の上部およびハードマスク２１２からフィン２０６とSTI領域２０２の上方との間の空間内に流入させるステップを含み、この空間をフィン延伸部２０６eの底部より上の高さT2に、少なくとも部分的に充填する。
【００３１】
図９Ａおよび９Ｂは、側壁スペーサ２１４sを形成後のソースおよびドレインドーパント注入２１７を行うプロセスを表している。
【００３２】
図１０は、上述の方法に基づいて形成されたfinFETの実施例を表す写真である。コンタクトエッチングストップ層（CESL）２２０および層間誘電体（ILD）２３０も示される。STI領域２０２の上面は、約１００nm幅であるため、フィンSiGe延伸部２０６eは、隣接するフィン延伸部の間に十分なウィンドウを有し、延伸部２０６eの間および延伸部２０６eの下方にある上敷きの層間誘電体２３０に空洞が形成するのを避ける。フィン延伸部間のウィンドウも分離（singulation）を促進するのに十分である。
【００３３】
図１１および１２は、ここに説明された寸法を用いた模擬データに基づいている。図１１は、SiGeフィン延伸部の底部より上のストレッサ材料の厚さT３およびSiGeフィン延伸部の底部より下のストレッサ材料の厚さT４（図６Ａおよび図６Ｂで除去されたSTI誘電材料の厚さに対応する）の関数としてチャネル応力を表している。曲線１１０１は、T３＝１５nmを有し１.５GPaの応力のあるストレッサ膜に対する凹部の深さT４（図８Ａ、９Ａ）の関数としてfin FETのチャネル応力を表している。曲線１１０２は、T３＝１５nmを有し３GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０３は、T３＝７nmを有し１.５GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０４は、T３＝５nmを有し１.５GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０５は、T３＝７nmを有し３GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０６は、T３＝５nmを有し３GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。
【００３４】
図１２は、図１１に示された６つのケースのPMOSの飽和電流（Idsat）の増加率を表している。曲線１２０１〜１２０６の記号は、各曲線１１０１〜１１０６の記号と同じである。曲線１２０１は、T３＝１５nmを有し１.５GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０２は、T３＝１５nmを有し３GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０３は、T３＝７nmを有し１.５GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０４は、T３＝５nmを有し１.５GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０５は、T３＝７nmを有し３GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０６は、T３＝５nmを有し３GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０２、１２０５、および１２０６は、３GPaのCESL圧縮応力および約２０nmの凹部の深さT４に対して、８％のIdsatの増加率が達成できることを示す。
【００３５】
以上、本発明の好適な実施の形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００３６】
１００  フィン型電界効果トランジスタ（finFETs）
１０１  半導体基板
１０２  シャロートレンチアイソレーション（STI）領域
１０６  フィン
１０６e  シリコンゲルマニウム（SiGe）層
１０６L  横方向延伸部
１０６w  ウィンドウ（window）
１０７  ステップ高
１０８  多結晶シリコンゲート電極
１０９  距離
１１０  側壁スペーサ
１１２  シリコン酸化物ハードマスク
２００  フィン型電界効果トランジスタ（finFETs）
２０１  半導体基板
２０２  シャロートレンチアイソレーション（STI）領域
２０３  軽ドープドレイン（LDD）／ポケット注入ステップ
２０６  フィン
２０６e  シリコンゲルマニウム（SiGe）層
２０６L  横方向延伸部
２０６w  ウィンドウ（window）
２０７a  第１距離
２０７b  第２距離
２０８  ゲート電極
２１０、２１１  ダミー側壁（DSW）
２１２  ハードマスク層
２１４  共形のストレッサ誘電材料
２１４r  ストレッサ層
２１４s  垂直薄膜（または側壁スペーサ）
２１７  ソースおよびドレインドーパント注入
２２０  コンタクトエッチングストップ層（CESL）
２３０  層間誘電体（ILD）
H１、H２  距離
T１  ストレッサ材料薄膜の厚さ
T２  T３およびT４の厚さ
T３  フィン延伸部の底部より上のストレッサ材料の厚さ
T４  フィン延伸部の底部より下のストレッサ材料の厚さ
１１０１〜１１０６、１２０１〜１２０６  曲線
【図１Ａ】
2014017515.tif 000003
【図１Ｂ】
2014017515.tif 000004
【図１Ｃ】
2014017515.tif 000005
【図１Ｄ】
2014017515.tif 000006
【図１Ｅ】
2014017515.tif 000007
【図１Ｆ】
2014017515.tif 000008
【図２Ａ】
2014017515.tif 000009
【図２Ｂ】
2014017515.tif 000010
【図３Ａ】
2014017515.tif 000011
【図３Ｂ】
2014017515.tif 000012
【図４Ａ】
2014017515.tif 000013
【図４Ｂ】
2014017515.tif 000014
【図５Ａ】
2014017515.tif 000015
【図５Ｂ】
2014017515.tif 000016
【図６Ａ】
2014017515.tif 000017
【図６Ｂ】
2014017515.tif 000018
【図７Ａ】
2014017515.tif 000019
【図７Ｂ】
2014017515.tif 000020
【図８Ａ】
2014017515.tif 000021
【図８Ｂ】
2014017515.tif 000022
【図９Ａ】
2014017515.tif 000023
【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成25年10月2日(2013.10.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造に関し、特に、フィン型電界効果トランジスタ（finFETs）およびその製造方法に関するものである。
【背景技術】
【０００２】
急速に発展する半導体製造業において、CMOS、相補型金属酸化膜半導体、FinFETデバイスは、多くの論理デバイスおよび他のアプリケーションに好適であり、種々の異なるタイプの半導体デバイスに統合されている。FinFETデバイスは、一般的に、高アスペクト比を有し、かつ半導体トランジスタデバイスのチャネルおよびソース／ドレイン領域が形成されている半導体フィンを含んでいる。より高速で、より信頼度があり、かつより制御された半導体トランジスタデバイスを作製するため、チャネルおよびソース／ドレイン領域の表面積が増加された利点を用いて、ゲートは、フィンデバイスの上部、かつフィンデバイスの側壁に沿って形成される。
【０００３】
FinFETおよび従来の平面トランジスタデバイス（planar transistor devices）において、PMOSデバイスに加えられる圧縮応力は、正孔移動度を有利に向上させている。同様に、NMOSデバイスに加えられる引張応力は、NMOSデバイスの電子移動度を有利に向上させている。平面CMOSデバイスに関して、選択的なSiGeソース／ドレイン構造などの複合ストレッサ（complex stressors）が、PMOSデバイスの正孔移動度を有効に向上させるため用いられ、引張コンタクトエッチングストップ層、コンタクトエッチングストップ層（CESL）、または他の誘電体ストレッサ（dielectric film stressor）は、NMOSデバイスの電子移動度を有効に向上させるのに用いられ、デバイス全体の性能を向上させている。正孔および電子移動度を向上させるこれらの技術と関連した余分なプロセス動作およびコストは、これらの技術をFinFET処理案に統合する試みと関連した努力目標のうちの１つである。
【０００４】
図１Ａは、従来のfinFET１００の等角図である。フィン１０６は、半導体基板１０１（図１Ｃ、１Ｄ）より上方に高くなった酸化物規定（raised oxide defined, OD）領域１０６を含む。フィン１０６は、シャロートレンチアイソレーション（STI）領域１０２によって互いに分離され、一対のSTI領域１０２の間に配置される。フィン１０６は、STI領域１０２の上面より上にステップ高１０７を有する。多結晶シリコンゲート電極１０８は、フィン１０６上に形成され、かつ多結晶シリコンゲート電極１０８及びフィン１０６の間に薄いゲート誘電体層（図示せず）を有する。側壁スペーサ１１０は、各ゲート電極１１０の両側に形成され、軽ドープドレイン（LDD）注入（implant）領域（図示せず）を形成するためである。
【０００５】
図１Ｂは、エピタキシャル成長のステップがフィン１０６の表面１０６eを隆起させた後のフィン１０６の1つを表している。フィン１０６の上部１０６eは、基板１０１の上面の方向と平行した距離１０９に延伸した横方向延伸部１０６Lを有する、ほぼ五角形の形状を得る。
【０００６】
図１Ｃおよび図１Ｄは、シリコン酸化物ハードマスク１１２およびダミー側壁スペーサ１１０の形成後で、エピタキシャルSiGe形成の前の、図１AのfinFET１００のX方向（前面）およびY方向（側面）の立面図を表している。
【０００７】
図１Ｅおよび１Ｆは、エピタキシャルプロセスを実行した後の、図１ＡのfinFET１００のX方向（前面）およびY方向（側面）の立面図を表している。エピタキシャルプロセスは、フィン１０６に実行され、finFETのフィン１０６上にSiGe層１０６eを形成する。
【０００８】
図１Ｅに表されるように、finSiGe層１０６eのエピタキシャルSiGe横方向延伸部１０６Lは、横方向に互いに延伸し、隣接するフィンの横方向延伸部１０６L間のウィンドウ（window）１０６wを減少する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フィン型電界効果トランジスタおよびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
いくつかの実施の形態において、finFETは、半導体基板より上に延伸した第１および第２のフィンを含み、その間にシャロートレンチアイソレーションの誘電材料を有するシャロートレンチアイソレーション（STI）領域、およびSTI誘電材料の上面と第１および第２のフィンの上面との間の距離を有する。ゲート電極は、第１および第２のファン上に提供される。第１および第２のSiGeフィン延伸部は、STI誘電材料の上面より上の第１および第２のフィンの上面および側面に提供される。ストレッサ誘電材料は、STI材料の上面より上の第１および第２のフィンの間に規定された空間に提供され、finFETのチャネル領域に応力を加える。ストレッサ誘電材料の薄膜は、ゲート電極に隣接して提供され、側壁スペーサを形成する。
【図面の簡単な説明】
【００１１】
【図１Ａ】従来のfinFETの等角図である。
【図１Ｂ】図１Ｂは、エピタキシャルSiGeが成長した後の図１Ａのデバイスのフィ                ンの1つを表している。
【図１Ｃ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図１Ｄ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図１Ｅ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図１Ｆ】フィン上にエピタキシャルSiGeを形成する前および後のfinFETを表して                いる。
【図２Ａ】フィンおよびゲート電極の形成後の基板を表している。
【図２Ｂ】フィンおよびゲート電極の形成後の基板を表している。
【図３Ａ】LDD注入後の基板を表している。
【図３Ｂ】LDD注入後の基板を表している。
【図４Ａ】ダミー側壁スペーサを規定後の基板を表している。
【図４Ｂ】ダミー側壁スペーサを規定後の基板を表している。
【図５Ａ】エピタキシャルSiGeのフィン延伸部の堆積後を表している。
【図５Ｂ】エピタキシャルSiGeのフィン延伸部の堆積後を表している。
【図６Ａ】STI誘電体の高さを減少した後の基板を表している。
【図６Ｂ】STI誘電体の高さを減少した後の基板を表している。
【図７Ａ】ストレッサ材料の薄膜を堆積後の基板を表している。
【図７Ｂ】ストレッサ材料の薄膜を堆積後の基板を表している。
【図８Ａ】ストレッサ材料をリフロー後の基板を表している。
【図８Ｂ】ストレッサ材料をリフロー後の基板を表している。
【図９Ａ】ソース／ドレイン注入のプロセスを表している。
【図９Ｂ】ソース／ドレイン注入のプロセスを表している。
【図１０】図９Aおよび９BのfinFETの実施例を表す写真である。
【図１１】種々のパラメータの関数としてのチャネル応力の図である。
【図１２】図１１に表されたケースの飽和ドレイン電流（Idsat）の 増幅率（gain）の図である。
【発明を実施するための形態】
【００１２】
この模範的な実施の形態の説明は、添付の図面と併せて解釈されることを意図しており、全ての説明の一部と考えられる。説明において、相対的な用語、例えば“下方”“上方”“水平”“垂直”“上の”“下の”“上”“下”“上部”“底部”などと、その派生語（例えば“水平に”“下方に”“上方に”など）は、討論において述べられたまたは図に示された方向を指すものと解釈されるべきである。これらの相対的な用語は、説明のためであり、特定の方向で装置を動作する必要はない。“接続（connected）”および“相互接続（connected）”などの付着、接合などに関する用語は、構造が介在する構造によって直接的に、または間接的に相互に固定または付着される関係を指しており、特に別に説明されない限り、可動的な、または固定した両方の関係も指している。
【００１３】
これらの図面は一定の比率で描かれていない。
【００１４】
発明者は、進化した技術ノード（例えば、２２nm以下）に対して、finFETのフィン上のエピタキシャルSiGeの形成は、NMOSおよびPMOSトランジスタの隣接するフィンの横方向延伸部間のウィンドウ（窓）をとても厳しく狭めるので、橋絡（bridging）が起こる可能性があることを発見した。この橋絡は、ダイを分離（singulate）する能力を妨げる。完全な橋絡はないとしても、隣接するフィン間のウィンドウの狭化は、アクティブデバイスのプロセスの完了後に堆積される第1の金属層間誘電体（IMD）層に空洞（void）を形成する可能性がある。このような空洞は、隣接するNMOSおよびPMOSのフィン延伸部の間、かつ下方の空間に生じ得る。
【００１５】
発明者が先端技術の設計にて生じることを発見した他の問題は、超狭（Ultra-narrow）のフィン幅（小体積）を有するfinFETに関する選択エピタキシャル成長の技術の低効率である。いくつかの設計（例えば犬の骨構造を有するfinFET）において、ゲートダミー側壁スペーサのプロセスを実行することがより困難になる可能性がある。
【００１６】
ここでは、SiGeエピタキシャル層がフィンの上部に形成され、STI誘電材料の表面は、フィンの上部付近の第1の高さにある実施例が説明される。フィンの上部とSTI材料の上部間の減少した距離により、結果として生じるSiGe薄膜は、より短い横方向延伸部を有する。その結果、隣接するフィン延伸部間のウィンドウの減少はより小さくなり、隣接するフィンの横方向延伸部は、溶け合わない。エピタキシャルSiGeを堆積した後、STI誘電体の高さは、第２の高さに下げられ、ストレッサ材料は、共形の薄膜（conformal film）の形でデバイス上に加えられる。ストレッサ材料は、フィンと上述のSTI誘電材料間の空間を少なくとも部分的に充填するようにリフローされる。いくつかの実施の形態において、共形の薄膜の一部は、finFETのゲート電極に隣接して残り、側壁スペーサを形成する。
【００１７】
図２Ａ〜９Ｂは、finFET２００を形成する模範的な統合方法を表している。このプロセスは、追加のマスクまたはフォトリソグラフィーステップを必要とすることなく、チャネル応力が増加されるようにする。各一対の隣接の図（２Ａおよび２Ｂ、３Ａおよび３Ｂ、４Ａおよび４Ｂ、５Ａおよび５Ｂ、６Ａおよび６Ｂ、７Ａおよび７Ｂ、８Ａおよび８Ｂ、９Ａおよび９Ｂ）は、プロセスのそれぞれの段階でfinFETのX方向およびY方向の図を提供する。XとY方向は、図１Ａに表示された同じ方向である。
【００１８】
図２Ａおよび２Ｂを参照して、半導体基板２０１より上に延伸したfinFET２００の第１および第２のフィン２０６を形成した後の構成を表している。ゲート誘電体層（図示されていない）およびゲート電極２０８は、フィン２０６上に形成される。ハードマスク層２１２は、ゲート電極上に形成される。シャロートレンチアイソレーション（STI）領域２０２は、フィン２０６の間に形成される。第１の距離２０７aは、STI領域２０２の上面と第１および第２のフィン２０６の上面との間に規定される。第１の距離２０７aは、図１Ｃに示される高さ１０７より約１５〜２０nmだけ小さい。即ち、STI領域２０２の上面の高さ（フィン１０６の上部に対して）は、STI領域１０２の高さより、約１５〜２０nmだけ高い（フィン２０６の上部に対して）。例えば、いくつかの実施の形態において、第１の距離２０７aは、約８０nmとなり得る（図１Ｃの対応する距離１０７は、約１００nmとなり得る場合である）。
【００１９】
半導体基板２０１は、バルクシリコン、バルクシリコンゲルマニウム（SiGe）、または他のＩＩＩ−Ｖ族化合物基板であってもよい。基板は、単一のSTI２０２領域しか図に表されていないが、それぞれの一対のフィン２０６の間に複数のSTI領域２０２を有する数個のフィン２０６を含む。
【００２０】
STI形成は、一般的にSi基板上の凹部形成を含み、低圧化学気相蒸着（LPCVD）またはプラズマ化学気相蒸着（PECVD）などのCVDプロセスを用いて誘電体層を形成し、次いで化学機械研磨（CMP）を用いて余分なSTI誘電体層を除去する。STI領域は、TEOS、SiO、SiNなどで充填され得る。STI領域は、さまざまなプロセスによって形成され得る。１つの実施の形態において、STIの誘電体は、５００℃以上の温度でLPCVDプロセスによって堆積される。
【００２１】
図３Ａ、３Ｂは、軽ドープドレイン（LDD）／ポケット注入ステップ２０３を表しており、少量のドーパントをチャネル領域に隣接するソースドレイン領域内に注入する。リン、ホウ素、または同様の材料などのドーパントが用いられ得る。LDD注入の後、基板がアニールされる。
【００２２】
図４Ａおよび４Ｂは、ダミー側壁（DSW）２１０、２１１の形成を表している。なお、DSW２１１層は、SiGeの堆積のプロセス後に除去されるため、図５Ｂに示されない。ダミー側壁スペーサ２１０および２１１は、酸化物および窒化物の連続的した共形層を堆積し、異方性エッチング（例えばドライエッチング）を用いて、ゲート電極に隣接した垂直面上に両方の層を保持したまま、全ての水平面から酸化物および窒化物を除去することで形成され得る。
【００２３】
図５Ａおよび図５Ｂは、STI領域２０２の上面より上の第１および第２のフィン２０６の上面および側面上のエピタキシャルSiGeのフィン延伸層２０６eの堆積を表している。STI領域２０２の上面と第１および第２のフィン２０６の上面との間の比較的小さい第２の高さ２０７aの結果として、フィン延伸部２０６eの横方向延伸部２０６Lは、図１Ｄのフィン延伸部１０６eの横方向延伸部ほど互いの方へ水平に延伸しない。よって、フィン延伸部２０６e間のウィンドウ２０６ｗは、フィン延伸部１０６e間のウィンドウ１０６ｗより大きい。次いで、ダミー側壁層２１１が除去され、よって図５Ａおよび５Ｂに表されない。
【００２４】
図６Ａおよび６Ｂは、STI領域２０２から材料を除去して、STI領域２０２の上面と第１および第２のフィン２０６の上面との間の距離を第１の距離２０７aから第２の距離２０７bに増加させるプロセスを表している。第２の距離２０７bは、第１の距離２０７aより約１５〜２０nm大きい。いくつかの実施の形態において、STI誘電体層は、希釈したフッ化水素の溶液に基板を浸漬させることで除去される。他の代替するエッチング液がゲート構造またはSiGe延伸部２０６eをエッチングすることなく、STI誘電体の一部を選択的に除去するように用いられてもよい。STI領域２０２から材料を除去するステップは、STI領域の上面をフィン延伸部２０６eの底部より下の距離（H１〜H２）に下げるステップを含む。
【００２５】
図７Ａおよび７Ｂは、フィン２０６およびSTI領域２０２、およびfinFET２００のゲート電極上に共形のストレッサ誘電材料（conformal stressor dielectric material）２１４を堆積するプロセスを表している。ストレッサ誘電材料２１４は、下方のSTI誘電材料２０２と十分に異なる格子間隔を有してチャネルに圧縮または引張応力を発生させる。例えば、PMOSトランジスタの実施例では、SiNxなどのストレッサ材料を用いて圧縮応力を発生させることが望ましい。他の実施の形態において、NMOSトランジスタでは、ストレッサ材料がチャネルを引張応力に置くため用いられ得る。SiOxの層は、NMOSに引張応力を作り出すため適用され得る。ストレッサ膜は、原子層堆積（ALD）、化学気相蒸着（CVD）、低圧CVD（LPCVD）、プラズマCVD（LPCVD）、または同様のものを含むさまざまな等方性の方法によって堆積され得る。図７Ａおよび７Ｂの実施例において、ストレッサ材料２１４は、PECVDによって堆積されたシリコン窒化膜である。堆積時に、ストレッサ材料薄膜２１４の厚さT１が選択され、図８Ａおよび８Ｂに示されたリフローステップの後、STI領域２０２上のストレッサ材料２１４rが所望の厚さT２を有して、所望の応力の量を分与する。例えば、堆積される共形膜２１４の厚さT１は、T１=T２＊（Ａ２／Ａ１）により近似され得る。
【００２６】
なお、T１は、堆積された共形膜の厚さであり、
T２は、ストレッサ膜の所望の最終の厚さであり、
A２は、STI領域の表面積であり、かつ
A１は、共形膜２１４が始めに堆積された水平表面積である。
【００２７】
図８Ａおよび８Ｂは、共形のストレッサ誘電材料２１４をリフローし、STI領域２０２の上面より上の第１と第２フィン間の空間に流入させ、ストレッサ層２１４rを形成してfinFETのチャネルに応力を加えるプロセスを表している。いくつかの実施の形態において、リフローステップは、ゲート電極２０８に隣接したストレッサ材料の垂直薄膜２１４ｓを残し、側壁スペーサを形成する。リフローされたストレッサ材料（例えばSiNx）層２１４rがSTI誘電体（例えばSiOx）２０２の上面にある状態で、コンタクトエッチングストップ層（CESL）に約１GPa〜約３GPaの圧縮応力が加えられる。いくつかの実施の形態では、コンタクトエッチングストップ層への圧縮応力は、１.５GPa〜約３GPaの範囲内に調整される。いくつかの実施の形態において、応力は約２.３GPaである。図８Ａに示された距離T３およびT４（凹部の深さ）は、変数であり、図１１および１２の説明で述べられる。
【００２８】
いくつかの実施の形態において、PECVDによって堆積されているストレッサ材料２１４は、基板を約３００℃に加熱されることでリフローされ得る。他の実施の形態において、リフローは、異方性プラズマエッチングステップにより行われる。リフローのステップは、ストレッサ材料２１４の十分な量をフィンOD２０６の上部およびハードマスク２１２からフィン２０６とSTI領域２０２の上方との間の空間内に流入させるステップを含み、この空間をフィン延伸部２０６eの底部より上の高さT2に、少なくとも部分的に充填する。
【００２９】
図９Ａおよび９Ｂは、側壁スペーサ２１４sを形成後のソースおよびドレインドーパント注入２１７を行うプロセスを表している。
【００３０】
図１０は、上述の方法に基づいて形成されたfinFETの実施例を表す写真である。コンタクトエッチングストップ層（CESL）２２０および層間誘電体（ILD）２３０も示される。STI領域２０２の上面は、約１００nm幅であるため、フィンSiGe延伸部２０６eは、隣接するフィン延伸部の間に十分なウィンドウを有し、延伸部２０６eの間および延伸部２０６eの下方にある上敷きの層間誘電体２３０に空洞が形成するのを避ける。フィン延伸部間のウィンドウも分離（singulation）を促進するのに十分である。
【００３１】
図１１および１２は、ここに説明された寸法を用いた模擬データに基づいている。図１１は、SiGeフィン延伸部の底部より上のストレッサ材料の厚さT３およびSiGeフィン延伸部の底部より下のストレッサ材料の厚さT４（図６Ａおよび図６Ｂで除去されたSTI誘電材料の厚さに対応する）の関数としてチャネル応力を表している。曲線１１０１は、T３＝１５nmを有し１.５GPaの応力のあるストレッサ膜に対する凹部の深さT４（図８Ａ、９Ａ）の関数としてfin FETのチャネル応力を表している。曲線１１０２は、T３＝１５nmを有し３GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０３は、T３＝７nmを有し１.５GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０４は、T３＝５nmを有し１.５GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０５は、T３＝７nmを有し３GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。曲線１１０６は、T３＝５nmを有し３GPaの応力のあるストレッサ膜に対する凹部の深さT４の関数としてfin FETのチャネル応力を表している。
【００３２】
図１２は、図１１に示された６つのケースのPMOSの飽和電流（Idsat）の増加率を表している。曲線１２０１〜１２０６の記号は、各曲線１１０１〜１１０６の記号と同じである。曲線１２０１は、T３＝１５nmを有し１.５GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０２は、T３＝１５nmを有し３GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０３は、T３＝７nmを有し１.５GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０４は、T３＝５nmを有し１.５GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０５は、T３＝７nmを有し３GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０６は、T３＝５nmを有し３GPaのCESL応力のあるストレッサ膜に対する凹部の深さT４の関数としてfinFETのIdsatの変化を表している。曲線１２０２、１２０５、および１２０６は、３GPaのCESL圧縮応力および約２０nmの凹部の深さT４に対して、８％のIdsatの増加率が達成できることを示す。
【００３３】
以上、本発明の好適な実施の形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
【符号の説明】
【００３４】
１００  フィン型電界効果トランジスタ（finFETs）
１０１  半導体基板
１０２  シャロートレンチアイソレーション（STI）領域
１０６  フィン
１０６e  シリコンゲルマニウム（SiGe）層
１０６L  横方向延伸部
１０６w  ウィンドウ（window）
１０７  ステップ高
１０８  多結晶シリコンゲート電極
１０９  距離
１１０  側壁スペーサ
１１２  シリコン酸化物ハードマスク
２００  フィン型電界効果トランジスタ（finFETs）
２０１  半導体基板
２０２  シャロートレンチアイソレーション（STI）領域
２０３  軽ドープドレイン（LDD）／ポケット注入ステップ
２０６  フィン
２０６e  シリコンゲルマニウム（SiGe）層
２０６L  横方向延伸部
２０６w  ウィンドウ（window）
２０７a  第１距離
２０７b  第２距離
２０８  ゲート電極
２１０、２１１  ダミー側壁（DSW）
２１２  ハードマスク層
２１４  共形のストレッサ誘電材料
２１４r  ストレッサ層
２１４s  垂直薄膜（または側壁スペーサ）
２１７  ソースおよびドレインドーパント注入
２２０  コンタクトエッチングストップ層（CESL）
２３０  層間誘電体（ILD）
H１、H２  距離
T１  ストレッサ材料薄膜の厚さ
T２  T３およびT４の厚さ
T３  フィン延伸部の底部より上のストレッサ材料の厚さ
T４  フィン延伸部の底部より下のストレッサ材料の厚さ
１１０１〜１１０６、１２０１〜１２０６  曲線