(57)【要約】      （修正有）【課題】セット電圧又はリセット電圧を小さくする不揮発性半導体装置を提供する。【解決手段】不揮発性半導体記憶装置は、互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、第１配線及び第２配線を選択駆動する制御回路とを備える。可変抵抗素子６７は、遷移金属酸化膜により構成される。可変抵抗素子６７は、第１の面において金属からなる第１の電極６９に電気的に接続されると共に、第１の面とは反対側の第２の面において第２の電極６４に電気的に接続される。第１の電極６９と可変抵抗素子６７との間には、共有結合により形成される第１の材料により形成された第１の絶縁膜６８が形成される。【選択図】図４
2014049749.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記可変抵抗素子は、遷移金属酸化膜により構成され、
前記可変抵抗素子は、第１の面において金属からなる第１の電極に電気的に接続されると共に、前記第１の面とは反対側の第２の面において第２の電極に電気的に接続され、
前記第１の電極と前記可変抵抗素子との間には、共有結合により形成される第１の材料により形成された第１の絶縁膜が形成され
前記可変抵抗素子は、イオン結合により形成され、
前記第１の絶縁膜は、シリコン（Ｓｉ）と窒素（Ｎ）の共有結合を有し、
前記第１の絶縁膜の膜厚は０．５〜３ｎｍであり、
前記第１の電極は、窒化チタン（ＴｉＮ）を含み、
前記第２の電極はポリシリコンを含む
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記可変抵抗素子は、遷移金属酸化膜により構成され、
前記可変抵抗素子は、第１の面において金属からなる第１の電極に電気的に接続されると共に、前記第１の面とは反対側の第２の面において第２の電極に電気的に接続され、
前記第１の電極と前記可変抵抗素子との間には、共有結合により形成される第１の材料により形成された第１の絶縁膜が形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記可変抵抗素子は、イオン結合により形成される請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記可変抵抗素子は、酸化ハフニウムにより形成される請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の絶縁膜は、シリコン（Ｓｉ）と窒素（Ｎ）の共有結合を有する請求項２乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１の絶縁膜の膜厚は０．５〜３ｎｍであることを特徴とする請求項２乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の電極は、窒化チタン（ＴｉＮ）を含むことを特徴とする請求項２乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記第２の電極はポリシリコンを含む請求項２乃至７のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００３】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、ウエハ表面に対し垂直な方向に積層構造とすることにより、メモリ容量を増加させることがるという利点がある。
【０００４】
いわゆるバイポーラ型の抵抗変化メモリに対するデータの書き込み動作（セット動作）は、可変抵抗素子に第１の極性のセット電圧を印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。一方、データの消去動作（リセット動作）は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時の第１の極性とは逆の第２の極性のリセット電圧を印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。
このように、バイポーラ型の抵抗変化メモリでは、セット動作、又はリセット動作は、互いに逆特性の電圧（セット電圧、リセット電圧）を印加することにより実行される。メモリセルは、印加バイアス及び電流が選択メモリセルにのみ供給されるようにするための選択素子を必要とする。例えば、ダイオードは選択素子として使用され得る。セット電圧やリセット電圧を減らすことはメモリセルの消費電力の低減の観点から有益である。また、セット電圧及びリセット電圧の低減により、非選択メモリセルの選択素子への電気的ストレスを低減させることができる。非選択メモリセルでは、印加された電気的バイアスの大半が選択素子において消費され、可変抵抗素子にかかる電気的バイアスが低くなり過ぎてしまい、可変抵抗素子の抵抗値を変化させることができなくなってしまう。したがって、セット電圧及びリセット電圧を減らすことは、非選択メモリセルの選択素子において消費される必要のあるバイアスを減らし、選択素子の信頼性を向上させることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−６６２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に説明する実施の形態は、セット電圧又はリセット電圧を小さくすることが出来る半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００７】
以下に説明する実施の形態の半導体記憶装置は、互いに交差するように形成された複数の第１配線及び複数の第２配線の交点に配置され、可変抵抗素子を備えたメモリセルを配列して構成されるメモリセルアレイと、第１配線及び第２配線を選択駆動する制御回路とを備える。可変抵抗素子は、遷移金属酸化膜により構成される。可変抵抗素子は、第１の面において金属からなる第１の電極に電気的に接続されると共に、第１の面とは反対側の第２の面において第２の電極に電気的に接続される。第１の電極と可変抵抗素子との間には、共有結合により形成される第１の材料により形成された第１の絶縁膜が形成される。
【図面の簡単な説明】
【０００８】
【図１】実施の形態に係る不揮発性半導体記憶装置の概略図である。
【図２】メモリセルアレイ１０の積層構造１０Ａを示す斜視図である。
【図３】メモリセルアレイ１０の積層構造１０Ｃを示す斜視図である。
【図４】メモリ層６０の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、図中の矢印Ｘ、矢印Ｙ、矢印Ｚは互いに直交する方向を表している。
【００１０】
［概略］
先ず、図１を参照して、実施形態に係る不揮発性半導体記憶装置の概略について説明する。図１は、実施形態に係る不揮発性半導体記憶装置の概略図である。
図１に示すように、不揮発性半導体記憶装置は、メモリセルアレイ１０、ワード線駆動回路２０ｂ、及びビット線駆動回路３０ｂを有する。
メモリセルアレイ１０は、互いに交差するワード線ＷＬ（ＷＬ１、ＷＬ２）及びビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬとビット線ＢＬとの交差部に配置されたメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）を有する。
【００１１】
ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。メモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）は、Ｘ方向及びＹ方向に形成される面上にマトリクス状に配置されている。
【００１２】
メモリセルＭＣは、直列接続されたダイオードＤＩと可変抵抗素子ＶＲを有する。ダイオードＤＩは、選択されたメモリセルＭＣのみに所望の電流を流すための選択素子として機能するものである。
可変抵抗素子ＶＲは、電圧の印加または電流の供給により低抵抗状態と高抵抗状態とを繰り返し変化させることができる。この２つの状態における抵抗値に基づいて、メモリセルＭＣはデータを不揮発的に記憶する。ダイオードＤＩの一方の端は、ワード線ＷＬに電気的に接続され、ダイオードＤＩの他方の端は、可変抵抗素子ＶＲの一端に電気的に接続されている。可変抵抗素子ＶＲの他端は、ビット線ＢＬに接続されている。
【００１３】
ワード線駆動回路２０ｂは、メモリセルＭＣに記憶されているデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しに必要な電圧をワード線ＷＬへ印加する。また、ワード線駆動回路２０ｂは、データの消去、データの書き込み、データの読み出しに必要な電流をワード線ＷＬへ供給する。
【００１４】
ビット線駆動回路３０ｂは、メモリセルＭＣに記憶されているデータの消去、メモリセルＭＣへのデータの書き込み、及びメモリセルＭＣからのデータの読み出しに必要な電圧をビット線ＢＬへ印加する。ビット線駆動回路３０ｂは、データの消去、データの書き込み、データの読み出しに必要な電流をビット線ＢＬへ供給する。また、ビット線駆動回路３０ｂは、ビット線ＢＬを介して読み出されたデータを外部に出力する。
【００１５】
［積層構造］
次に、図２〜図３を参照して、メモリセルアレイ１０の積層構造について説明する。図２〜図３は、メモリセルアレイ１０の積層構造を示す概略斜視図である。
【００１６】
メモリセルアレイ１０は、図２に示す積層構造１０Ａにて構成されている。積層構造１０Ａは、基板４０の面上に下層から上層へとＺ方向に積層された第１導電層５０、メモリ層６０、及び第２導電層７０を有する。ここで、第１導電層５０は、前述したワード線ＷＬとして機能する。
【００１７】
メモリ層６０は、前述したメモリセルＭＣとして機能する。第２導電層７０は、前述したビット線ＢＬとして機能する。すなわち、積層構造１０Ａ（メモリセルアレイ１０）は、第１導電層５０（ワード線ＷＬ）と第２導電層７０（ビット線ＢＬ）との交差部にメモリ層６０（メモリセルＭＣ）を配置した、所謂、クロスポイント型の構成を有している。
【００１８】
第１導電層５０は、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、導電性材料（例えば、金属、又は内部に不純物を有する導電性ポリシリコンなど）から形成されている。第１導電層５０は、耐熱性が高く、且つ抵抗値の低い材料から形成されることが望ましい。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したもの、又はリン（Ｐ）、砒素（Ａｓ）又はボロン（Ｂ）を有するポリシリコンなどを例示することができる。
【００１９】
メモリ層６０は、第１導電層５０上に設けられ、Ｘ方向及びＹ方向においてマトリクス状に配置されている。
【００２０】
第２導電層７０は、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面と接するように形成されている。
【００２１】
第２導電層７０は、耐熱性が高く、且つ抵抗値の低い材料から形成されることが望ましい。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したもの、又はリン（Ｐ）、砒素（Ａｓ）又はボロン（Ｂ）を含むポリシリコンなどを例示することができる。なお、第１導電層５０と第２導電層７０とを同じ材料から形成することもできるし、異なる材料から形成することもできる。
【００２２】
図２に例示をした積層構造１０Ａは、第１導電層５０、メモリ層６０、第２導電層７０を一層ずつ有するものである。すなわち、メモリセルアレイを多層に亘り構成する場合、この第１導電層５０、メモリ層６０、第２導電層７０が交互に形成される。しかしながら、メモリセルアレイ１０は、積層構造１０Ａに限定されない。
【００２３】
例えば、メモリセルアレイ１０は、図３に示す積層構造１０Ｃにて構成されていてもよい。積層構造１０Ｃは、積層構造１０Ａの第２導電層７０の上層（Ｚ方向）に形成されたメモリ層６０、及びこのメモリ層６０の上層（Ｚ方向）に形成された第１導電層５０を有する。すなわち、積層構造１０Ｃにおいて、上下のメモリ層６０は、その間の第２導電層７０を共有する。
この実施の形態では、図２の構造を有するものとして説明を行う。
【００２４】
［メモリ層６０］
次に、メモリ層６０の構成を説明する。図４は、実施の形態のメモリ層６０の構成を示す断面図である。
図４に示すメモリ層は、下層から上層へと、電極層６１、ダイオード層６２、電極層６３、ポリシリコン層６４、シリコン酸窒化膜６６、可変抵抗層６７、絶縁膜６８、及び電極層６９を備えている。ダイオード６２により前述のダイオードＤＩが形成され、可変抵抗層６７により可変抵抗素子ＶＲが形成されている。
【００２５】
電極層６１は、例えば窒化チタン（ＴｉＮ）により形成されている。ダイオード層６２は、電極層６１の上層に形成されている。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+型poly-Silicon - Intrinsic - N+型poly-Silicon）を有するものとすることができる。
【００２６】
電極層６３は、ダイオード層６２の上層に形成されている。電極層６３は、電極層６１と同様に、窒化チタン（ＴｉＮ）により形成され得る。電極層６１及び６３は、以下に示す「元素群ｇ１」から選択される少なくとも１種類以上の金属、もしくは、「化合物ｇ１」のような「元素群ｇ１」の窒化物、炭化物の何れかから形成してもよい。或いは、電極層６１、６３は、これらの混合体から形成してもよい。電極層６９も同様に、窒化チタンにより構成され得る。
【００２７】
元素群ｇ１：タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）
化合物群ｇ１：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｈｆ−Ｎ、Ｗ−Ｎ
【００２８】
なお、電極層６９は、４．５ｅＶ以上の仕事関数を有するのが、セット電圧Ｖｓｅｔを低減する観点からは好適である。
ポリシリコン層６４は、電極層６３の上層に形成され、可変抵抗層６７に電気的に接続する電極層として機能する。この例では、ポリシリコン層６４はＰ＋型のポリシリコンとされている。可変抵抗層６７がこのポリシリコン層６４の上層にシリコン酸窒化膜６６を介して形成されている。シリコン酸窒化膜６６は、例えば１．５ｎｍ程度の膜厚を有する。
【００２９】
可変抵抗層６７は遷移金属酸化物により形成される。前記金属は、例えばハフニウム（Ｈｆ）、マンガン（Ｍｎ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などである。ここでは、一例としてハフニウムを選択した例を図示して説明するが、他の遷移金属が用いられた場合にも同様の効果が期待できることは、下記の説明から明らかである。遷移金属酸化物は、イオン結合により形成されている。
【００３０】
絶縁膜６８は、共有結合により形成される絶縁物により形成される。一例としては、シリコン（Ｓｉ）と窒素（Ｎ）の共有結合を有する絶縁膜、例えば窒化シリコン（ＳｉＮ）からなり、０．５〜３ｎｍ程度の膜厚を有する。この絶縁膜６８は、可変抵抗層６７中でイオン結合しているＨｆＯｘのイオン結合を切断されやすくするために挿入されている。イオン結合の切断を助長することは、セット動作時に必要なセット電圧Ｖｓｅｔを低下させる効果がある。窒化シリコンの他、例えば酸化シリコン（ＳｉＯ２）やＳｉＯＮにより絶縁膜６８を形成することも可能である。
【００３１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
１０・・・メモリセルアレイ、  ２０ｂ・・・ワード線駆動回路、  ３０ｂ・・・ビット線駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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