(57)【要約】【課題】中間レベルの信号の入力の有無を精度良く判定する。【解決手段】本半導体装置（ＤｒＭＤＬ＿１、ＤｒＭＤＬＸ＿１）は、第１端子（ＰＷＭ＿ＩＮ）に供給された入力信号（ＳＩＮ）が第１閾値（Ｖｔｈ１）を超えているか否かを判定する第１判定回路（２３）と、入力信号が第１閾値よりも大きい第２閾値（Ｖｔｈ２Ａ、Ｖｔｈ２Ｂ）を超えているか否か判定する第２判定回路（２２）とを有する。本半導体装置は更に、第１判定回路及び第２判定回路の判定結果を入力する第１論理回路（２４）を有する。第１論理回路は、入力信号が第１閾値を超えており、且つ第２閾値を超えていない場合に、入力信号が中間レベルの信号であることを示す第１信号（ＶＭＤＬ）を有効にする。第２判定回路は前記第２閾値が選択可能にされる。【選択図】図４
2014049847.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と、前記第１端子に供給された入力信号を受ける入力インターフェース回路と、を有する半導体装置であって、
前記入力インターフェース回路は、
前記入力信号が第１閾値を超えているか否かを判定する第１判定回路と、
前記入力信号が前記第１閾値よりも大きい第２閾値を超えているか否か判定する第２判定回路と、
前記第１判定回路及び前記第２判定回路の判定結果を入力する第１論理回路と、有し、
前記第１論理回路は、前記入力信号が前記第１閾値を超え、且つ前記第２閾値を超えない場合には、前記入力信号がハイレベルとローレベルとの間の中間レベルの信号であることを示す第１信号を有効にし、
前記第２判定回路は、前記第２閾値が選択可能にされる半導体装置。
【請求項２】
負荷を駆動するための制御信号を生成する信号生成部を更に有し、
前記第１論理回路は、ディジタル信号である第２信号を更に生成し、
前記第１論理回路は、前記入力信号が前記第２閾値を超える場合に、前記第２信号を第１論理値とし、前記入力信号が前記第１閾値を超えない場合に、前記第２信号を前記第１論理値と反対の第２論理値とし、
前記信号生成部は、前記第１信号が有効にされた場合には、前記負荷の駆動を停止する前記制御信号を生成し、前記第１信号が有効にされない場合には、前記第２信号の論理値に応じて負荷を駆動するための前記制御信号の生成が可能にされる請求項１に記載の半導体装置。
【請求項３】
第２端子を更に有し、
前記第２判定回路は、前記第２端子に入力された信号に応じて前記第２閾値が選択可能にされる請求項２に記載の半導体装置。
【請求項４】
前記第２端子に入力された信号が第３閾値を超えているか否かを判定する第３判定回路と、
前記第２端子に入力された信号が前記第３閾値よりも大きい第４閾値を超えているか否かを判定する第４判定回路と、を有し、
前記第２判定回路は、前記第４判定回路の判定結果に応じて、第１電圧又は前記第１電圧より大きい第２電圧の何れか一方が前記第２閾値として選択され、
前記信号生成部は、前記第３判定回路の判定結果が前記第３閾値を超えたことを示す場合には、前記第２信号の論理値に応じた前記制御信号の生成が可能にされ、前記第３判定回路の判定結果が前記第３閾値を超えないことを示す場合には、前記第２信号の論理値に応じた前記制御信号の生成が停止される請求項３に記載の半導体装置。
【請求項５】
前記入力インターフェース回路は、電圧生成回路を更に有し、
前記電圧生成回路は、前記第１端子が開放状態である場合には、前記第１閾値よりも大きく、且つ前記第２閾値よりも小さい第３電圧を生成し、前記入力電圧として前記第１判定回路及び前記第２判定回路に与え、前記第１端子が開放状態でない場合には、前記第１端子に入力された信号を前記入力信号として前記第１判定回路及び前記第２判定回路に与える請求項４に記載の半導体装置。
【請求項６】
前記電圧生成回路は、前記第４判定回路の判定結果に応じて、前記第３電圧の大きさを切り替える請求項５に記載の半導体装置。
【請求項７】
前記電圧生成回路は、
前記第１端子、前記第１判定回路の入力端子、及び前記第２判定回路の入力端子が接続される第１ノードと、
グラウンド電圧が供給される第２ノードと前記第１ノードの間に接続される第１抵抗回路と、
グラウンド電圧より大きい電圧が供給される第３ノードと前記第１ノードとの間に接続される第２抵抗回路と、
前記第１抵抗回路と前記第２抵抗回路の一方又は双方の抵抗値が、前記第４判定回路の判定結果に応じて、変更可能にされる請求項６に記載の半導体装置。
【請求項８】
電源端子と、
グラウンド端子と、
負荷を駆動するための出力端子と、
前記出力端子と前記グラウンド端子との間に接続される第１パワートランジスタと、
前記電源端子と前記出力端子との間に接続される第２パワートランジスタと、を更に有し、
前記信号生成部は、前記第１信号が有効にされず、且つ前記第３判定回路の判定結果が前記第３閾値を超えたことを示す場合には、前記第２信号の論理値に応じて前記第１パワートランジスタ及び第２パワートランジスタを交互にオンさせる前記制御信号の生成が可能にされ、そうでない場合には、前記第１パワートランジスタ及び前記第２パワートランジスタを共にオフ状態にする前記制御信号を生成する請求項４に記載の半導体装置。
【請求項９】
入力電圧を目標電圧に変換して出力する電源装置であって、
前記入力電圧が前記電源端子に供給される請求項８の半導体装置と、
出力ノードと前記半導体装置の前記出力端子との間に接続されるインダクタと、
前記出力ノードと接地ノードとの間に接続される容量と、
前記出力ノードの電圧が前記目標電圧と等しくなるようにＰＷＭ信号を生成し、前記半導体装置の前記第１端子に供給するＰＷＭ制御部と、を有する電源装置。
【請求項１０】
所定の電圧が供給されるノードと前記接地ノードとの間に直列接続された第３抵抗及び第４抵抗を更に有し、
前記第３抵抗と前記第４抵抗との接続ノードが、前記第１半導体装置の前記第２端子に接続される請求項９に記載の電源装置。
【請求項１１】
信号を入力するための第１端子と、前記第１端子に入力された入力信号を受ける入力インターフェース回路と、を有する半導体装置であって、
前記入力インターフェース回路は、前記入力信号の信号レベルが第１閾値を超えない場合には、前記入力信号がローレベルの信号であると判定し、前記入力信号の信号レベルが前記第１閾値よりも大きい第２閾値を超える場合には、前記入力信号がハイレベルの信号であると判定し、前記入力信号の信号レベルが前記第１閾値を超え、且つ前記第２閾値を超えない場合には、前記入力信号が前記ハイレベルと前記ローレベルの間の中間レベルの信号であると判定し、
前記第２閾値として、複数の異なる閾値電圧が選択可能にされる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部入力信号を受けるための入力インターフェース回路を備える半導体装置、及びそれを用いた電源装置に関し、特に複数の信号レベルの外部入力信号に対応した半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
複数のＩＣチップから構成されるシステムでは、ＩＣチップ毎に最適な電源電圧が供給される。そのため、電源電圧の異なるＩＣチップ間のインターフェースは、外部入力信号の信号レベルとチップ内部の信号レベルとが相違する場合がある。例えば、近年ＣＰＵ向けの電源装置として知られている、複数のＤＣ／ＤＣコンバータを並列配置したマルチフェーズ方式の電源装置は、複数のＩＣチップを含んで構成される。マルチフェーズ方式の電源装置は、例えば、入力電圧を目標とする電圧に変換して出力する電圧コンバータ回路が複数並列接続され、夫々の電圧コンバータ回路をＶＲ（Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）コントローラＩＣによって制御するシステム構成とされる。電圧コンバータ回路は、例えば降圧のスイッチング電源を構成するコイルと容量から成るＬＣフィルタと、ＬＣフィルタに流れる電流を制御するハイサイド／ローサイドの２つのパワートランジスタと、当該パワートランジスタを駆動するドライバＩＣ等から構成される。ＶＲコントローラＩＣは、夫々の電圧コンバータ回路で生成される出力電圧が目標とする電圧となるようにＰＷＭ（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）信号を生成して出力する。ドライバＩＣは、ＶＲコントローラＩＣによって生成されたＰＷＭ信号に基づいて、２つのパワートランジスタのオン・オフを制御するための制御信号を生成する。
【０００３】
ここで、ドライバＩＣの電源電圧仕様は例えば５．０Ｖであるのに対し、ＶＲコントローラＩＣの電源電圧仕様は３．３Ｖと５．０Ｖの２つが存在する。すなわち、ドライバＩＣに対して、３．３Ｖ振幅のＰＷＭ信号が入力される場合と５．０Ｖ振幅のＰＷＭ信号が入力される場合とがあり、ドライバＩＣにおいてこれらの入力信号に対応した入力インターフェース回路の構築が課題となる。この課題に対しては、例えば、３．３Ｖ振幅のＰＷＭ信号に対応するドライバＩＣと、５．０Ｖ振幅のＰＷＭ信号に対応するドライバＩＣとを別個に用意するという方法が考えられる。なお、その他の関連する従来技術として、電源電圧３．３Ｖ用の入力バッファと電源電圧５．０Ｖ用の入力バッファとを半導体集積回路内に設け、その半導体集積回路に供給される電源電圧に応じて、上記２つの入力バッファを切り替えることにより、適切な入出力電圧マージンを得る技術が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２４６４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、３．３Ｖ振幅と５．０Ｖ振幅とに対応するドライバＩＣを別個に用意する場合、例えば、３．３Ｖ振幅のＰＷＭ信号に対応するドライバＩＣは、入力ローレベルを判別するための閾値電圧ＶＩＬを例えば１．０Ｖとし、入力ハイレベルを判別するための閾値電圧ＶＩＨを例えば２．２Ｖとすることで、最適なノイズマージンを得ることができる。他方、５．０Ｖ振幅のＰＷＭ信号に対応するドライバＩＣは、閾値電圧ＶＩＬを例えば１．０Ｖとし、閾値電圧ＶＩＨを例えば３．７Ｖとすることで、最適なノイズマージンを得ることができる。しかしながら、ＶＲコントロールＩＣの電源電圧仕様の夫々に対応したドライバＩＣを複数種類開発する方法では、ドライバＩＣの品種展開が煩雑となり、またコストの増加も招く。そこで、別の対応策として、例えば、ドライバＩＣに、低い方の振幅（３．３Ｖ）に対応する閾値電圧ＶＩＬ（２．２Ｖ）、ＶＩＨ（１．０Ｖ）を設定した入力インターフェース回路を１つ設けることによって、２種類の振幅レベルに対応させる方法が考えられる。しかしながら、この方法では、以下のような場合に問題が発生することを本願発明者は見出した。
【０００６】
ＶＲコントロールＩＣは、ハイレベルとローレベルの２値のＰＷＭ信号を出力することにより、ハイサイド／ローサイドの２つのパワートランジスタを交互にオン・オフさせる。この機能に加え、軽負荷時等に、出力を高インピーダンス状態にすることによって２つのパワートランジスタを共にオフさせるように制御するＶＲコントローラＩＣも多く存在する。また、２つのパワートランジスタを共にオフさせるために、出力をハイインピーダンスにする代わりに、ハイレベルとローレベルの間の中間電位信号を出力するＶＲコントローラも存在する。例えば、３．３Ｖ振幅のＰＷＭ信号を出力するＶＲコントロールＩＣは、例えば１．６ＶのＤＣ電圧を中間電位信号として出力し、５．０Ｖ振幅のＰＷＭ信号を出力するＶＲコントロールＩＣは、例えば２．０Ｖ前後のＤＣ電圧を中間電位信号として出力する。
【０００７】
このような中間電位信号を出力するＶＲコントロールＩＣと組み合わせて使用されるドライバＩＣは、ＰＷＭ信号の論理レベル（ハイレベル／ローレベル）の判定に加え、中間レベルの判定が必要となる。例えば、３．３Ｖ振幅の入力信号に対応した入力インターフェース回路の場合、例えば閾値電圧ＶＩＬ（１．０Ｖ）から閾値電圧ＶＩＨ（２．２Ｖ）の間の電圧範囲の信号を中間電位信号と判別し、５．０Ｖ振幅の入力信号に対応した入力インターフェース回路の場合、例えば閾値電圧ＶＩＬ（１．０Ｖ）から閾値電圧ＶＩＨ（３．７Ｖ）の間の電圧範囲の信号を中間電位信号と判別する。しかしながら、上記のように１つのドライバＩＣで２種類の振幅レベルに対応させたドライバＩＣでは、例えば電源電圧仕様が５．０ＶであるＶＲコントロールＩＣから２．０Ｖ前後の中間電位信号が入力されると、当該入力された中間電位信号とハイレベル側の閾値電圧ＶＩＨ（２．２Ｖ）との間の差（マージン）が小さくなる。そのため、中間電位信号にノイズが重畳したりすると、ドライバＩＣにおいて信号レベルの誤判定が起こり、電源装置の誤動作を引き起こす可能性がある。なお、特許文献１の技術は、中間電位の信号を判別することについて特に考慮されておらず、上記問題を解決するために当該文献の技術をそのまま適用することはできない。
【０００８】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、本半導体装置は、第１端子に供給された入力信号が第１閾値を超えているか否かを判定する第１判定回路と、前記入力信号が前記第１閾値よりも大きい第２閾値を超えているか否か判定する第２判定回路と、前記第１判定回路及び前記第２判定回路の判定結果を入力する第１論理回路とを有する。本半導体装置において、前記第１論理回路は、前記入力信号が前記第１閾値を超えており、且つ前記第２閾値を超えていない場合には、前記入力信号がハイレベルとローレベルとの間の中間レベルの信号であることを示す第１信号を有効にし、前記第２判定回路は前記第２閾値が選択可能にされる。
【発明の効果】
【００１１】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、本半導体装置によれば、中間レベルの信号の入力の有無を精度良く判定することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本願の一実施の形態に係る半導体装置を例示するブロック図である。
【図２】図２は、実施の形態１に係る電源装置を例示するブロック図である。
【図３】図３は、ドライバモジュールＤｒＭＤＬ＿１の内部構成を例示するブロック図である。
【図４】図４は、入力インターフェース回路１０の内部構成を例示するブロック図である。
【図５】図５は、入力信号ＳＩＮとその判定結果を例示する説明図である。
【図６】図６は、端子ＤＩＳＢＬの周辺に配置される回路を例示するブロック図である。
【図７】図７は、端子ＤＩＳＢＬに入力された信号とその判定結果を例示する説明図である。
【図８】図８は、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎ間の接続関係を例示する説明図である。
【図９】図９は、端子ＤＩＳＢＬの入力状態に対するドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの動作状態を例示する説明図である。
【図１０】図１０は、実施の形態２に係るドライバモジュールＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎの内部構成を例示するブロック図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕（ハイレベルの判定基準が選択可能な入力Ｉ／Ｆ回路を備える半導体装置）
本願の代表的な実施の形態に係る半導体装置（ＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎ、ＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎ、）は、図１に示されるように、第１端子（ＰＷＭ＿ＩＮ）と、前記第１端子に供給された入力信号（ＳＩＮ）を受ける入力インターフェース回路（１０）と、を有する。入力インターフェース回路は、入力信号が第１閾値（Ｖｔｈ１）を超えているか否かを判定する第１判定回路（２３、ＩＮＶＪ１）と、入力信号が前記第１閾値よりも大きい第２閾値（Ｖｔｈ２Ａ、Ｖｔｈ２Ｂ）を超えているか否か判定する第２判定回路（２２、ＩＮＶＪ２Ａ、ＩＮＶＪ２Ｂ）と、前記第１判定回路及び前記第２判定回路の判定結果を入力する第１論理回路（２４）と有する。前記第１論理回路は、前前記入力信号が前記第１閾値を超え、且つ前記第２閾値を超えない場合には、前記入力信号がハイレベルとローレベルとの間の中間レベルの信号であることを示す第１信号（ＶＭＤＬ）を有効にする。更に、前記第２判定回路は、前記第２閾値が選択可能にされる。
【００１６】
これによれば、２つの判定基準（第１閾値及び第２閾値）の異なる第１判定回路及び第２判定回路の夫々の判定結果を用いることで、前記入力信号が中間レベルの信号であることを容易に判別することができる。また、ハイレベル側を検出する前記第２判定回路の前記第２閾値が選択可能に構成されるから、例えば入力信号の振幅レベルに応じてハイレベル側の判定基準を変更することができる。これにより、振幅レベルに応じて、中間レベル信号のハイレベル側の判定基準に対するマージンを最適化することができるので、中間レベル信号の判定に際し、誤判定が起こる可能性が低くなる。
【００１７】
〔２〕（ドライバ回路）
項１の半導体装置は、負荷（Ｌ＿１〜Ｌ＿ｎ）を駆動するための制御信号（ＶＧＨ、ＶＧＬ）を生成する信号生成部（１１）を更に有する。本半導体装置において、前記第１論理回路は、ディジタル信号である第２信号（ＶＨＬ）を更に生成する。前記第１論理回路は、前記入力信号が前記第２閾値を超える場合に、前記第２信号を第１論理値（ハイレベル）にし、前記入力信号が前記第１閾値を超えない場合に、前記第２信号を前記第１論理値と反対の第２論理値（ローレベル）にする。また、前記信号生成部は、前記第１信号が有効にされた場合には、前記負荷の駆動を停止する前記制御信号を生成し、前記第１信号が有効にされない場合には、前記第２信号の論理値に応じて負荷を駆動するための前記制御信号の生成が可能にされる。
【００１８】
これによれば、入力信号の振幅レベルが変更されたとしても、負荷の駆動に際して誤動作が起こる可能性が低くなる。
【００１９】
〔３〕（外部信号に応じたハイレベルの判定基準の切替）
項２の半導体装置は、第２端子（ＤＳＩＢＬ（ＰＷＭ＿ＳＥＬ））を更に有する。本半導体装置において、前記第２判定回路は、前記第２端子に入力された信号に応じて前記第２閾値が選択可能にされる。
【００２０】
これによれば、ハイレベル側の判定基準の変更が容易となる。
【００２１】
〔４〕（端子の兼用）
項３の半導体装置は、更に、前記第２端子に入力された信号が第３閾値（Ｖｔｈ３）を超えているか否かを判定する第３判定回路（１５、ＩＮＶＪ３）と、前記第２端子に入力された信号が前記第３閾値よりも大きい第４閾値（Ｖｔｈ４）を超えているか否かを判定する第４判定回路（１２、ＩＮＶＪ４）と、を有する。前記第２判定回路は、前記第４判定回路の判定結果に応じて、第１電圧（Ｖｔｈ２Ａ）又は前記第１電圧より大きい第２電圧の何れか一方が前記第２閾値（Ｖｔｈ２Ｂ）として選択される。また、前記信号生成部は、前記第３判定回路の判定結果が前記第３閾値を超えたことを示す場合には、前記第２信号の論理値に応じた前記制御信号の生成が可能にされ、前記第３判定回路の判定結果が前記第３閾値を超えないことを示す場合には、前記第２信号の論理値に応じた前記制御信号の生成が停止される。
【００２２】
これによれば、ハイレベル側の判定基準を変更するための外部端子と、前記信号生成部による第２信号の論理値に応じた前記制御信号の生成の可否（例えばイネーブル状態／ディセーブル状態）を指示するための外部端子とを兼用とするから、既存の回路にハイレベル側の判定基準の変更機能を追加することによる、外部端子の増加はない。これにより、既存の半導体装置からの置き換えが容易となる。
【００２３】
〔５〕（開放時の中間電圧生成）
項１乃至４の何れかの半導体装置において、前記入力インターフェース回路は、電圧生成回路（２１）を更に有する。前記電圧生成回路は、前記第１端子が開放状態である場合には、前記第１閾値よりも大きく、且つ前記第２閾値よりも小さい第３電圧（中間電圧）を生成し、前記入力電圧として前記第１判定回路及び前記第２判定回路に与える。他方、前記第１端子が開放状態でない場合には、前記第１端子に入力された信号を前記入力信号として前記第１判定回路及び前記第２判定回路に与える。
【００２４】
これによれば、例えば、本半導体装置の第１端子に接続される前段の回路ブロックが、中間レベルの信号を出力する代わりに出力端子を高インピーダンス状態にする機能を備える場合であっても、前記第１判定回路及び前記第２判定回路の入力状態が不定になることを防止することができる。
【００２５】
〔６〕（中間電圧の変更）
項５の半導体装置において、前記電圧生成回路は、前記第４判定回路の判定結果に応じて、前記第３電圧の大きさを切り替える。
【００２６】
これによれば、入力信号の振幅レベルが変更された場合に、前記第２判定回路の第２閾値とともに前記第３電圧の大きさが変更されるから、中間レベルの信号が入力される場合と同様に、前記第３電圧のハイレベル側の判定基準に対するマージンを大きくすることが可能となる。これにより、前記第１端子が高インピーダンス状態であるか否かを、より精度良く判定することが可能となる。
【００２７】
〔７〕（電圧生成部の詳細）
項６の半導体装置において、前記電圧生成回路は、前記第１端子、前記第１判定回路の入力端子、及び前記第２判定回路の入力端子とが接続される第１ノード（ＮＤ１）と、グラウンド電圧が供給される第２ノード（グラウンドノード）と前記第１ノードの間に接続される第１抵抗回路（２１０）を有する。前記電圧生成回路は更に、グラウンド電圧より大きい電圧（ＶＤＤ１）が供給される第３ノードと前記第１ノードとの間に接続される第２抵抗回路（２１１）を有する。前記電圧生成回路において、前記第１抵抗回路と前記第２抵抗回路の一方又は双方の抵抗値が、前記第４判定回路の判定結果に応じて変更可能にされる。
【００２８】
これによれば、前記第３電圧の生成が容易となる。また、前記第１抵抗回路及び前記第２抵抗回路の一方又は双方の抵抗値を変更可能にすることで、生成する前記第３電圧の大きさを容易に変更することができる。
【００２９】
〔８〕（ハイサイドＭＯＳ＋ローサイドＭＯＳ）
項２乃至７の何れかの半導体装置は、更に、電源端子（ＶＩＮ）と、グラウンド端子（ＰＧＮＤ）と、負荷（Ｌ＿１〜Ｌ＿ｎ）を駆動するための出力端子（ＳＷ）と、前記出力端子と前記グラウンド端子との間に接続される第１パワートランジスタ（Ｌ＿ＰＷＴＲ）と、前記電源端子と前記出力端子との間に接続される第２パワートランジスタ（Ｈ＿ＰＷＴＲ）と、を有する。信号生成部は、前記第１信号が有効にされず、且つ前記第３判定回路の判定結果が前記第３閾値を超えたことを示す場合には、前記第２信号の論理値に応じて第１パワートランジスタ及び第２パワートランジスタを交互にオンさせる制御信号の生成が可能にされ、そうでない場合には、第１パワートランジスタ及び第２パワートランジスタを共にオフ状態にする制御信号を生成する。
【００３０】
これによれば、入力信号の信号レベルに応じた前記第１パワートランジスタ及び前記第２パワートランジスタのオン・オフ制御を容易に実現できる。
【００３１】
〔９〕（スイッチングレギュレータ）
本願の代表的な実施の形態に係る電源装置（１００）は、入力電圧（ＶＩＮ）を目標電圧に変換して出力する。本電源装置は、前記入力電圧が前記電源端子に供給される項８の半導体装置と、出力ノードと前記半導体装置の前記出力端子との間に接続されるインダクタ（Ｌ＿１〜Ｌ＿ｎ）と、前記出力ノードと接地ノードとの間に接続される容量（ＣＯＵＴ（ＣＯ１、ＣＯ２））と、を有する。本電源装置は更に、前記出力ノードの電圧が前記目標電圧と等しくなるようにＰＷＭ信号を生成し、前記半導体装置の前記第１端子に供給するＰＷＭ制御部（２）を有する。
【００３２】
これによれば、前記ＰＷＭ制御から出力されるＰＷＭ信号の振幅レベルによらない電源装置の安定した制御が可能となる。
【００３３】
〔１０〕（外付け抵抗によるハイレベルの判定基準の設定）
項９の電源装置は、所定の電圧が供給されるノードと前記接地ノードとの間に直列接続された第３抵抗（Ｒ１）及び第４抵抗（Ｒ２）を更に有する。前記第３抵抗と前記第４抵抗との接続ノードは、前記第１半導体装置の前記第２端子に接続される。
【００３４】
これによれば、前記第３抵抗と前記第４抵抗の抵抗比と、前記所定の電圧の大きさを調整することによって、前記第２信号の論理値に基づく前記制御信号の生成の可否を指示する信号と、ハイレベル側の判定基準の大きさを指示する信号の双方を容易に生成することができる。
【００３５】
〔１１〕（ハイレベルの判定基準が選択可能な入力Ｉ／Ｆ回路を備える半導体装置）
本願の代表的な別の実施の形態に係る半導体装置（ＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎ、ＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎ）は、信号を入力するための第１端子（ＰＷＭ＿ＩＮ）と、前記第１端子に入力された入力信号（ＳＩＮ）を受ける入力インターフェース回路（１０）と、を有する。本半導体装置において、前記入力インターフェース回路は、前記入力信号の信号レベルが第１閾値（Ｖｔｈ１）を超えない場合には、前記入力信号がローレベルの信号であると判定し、前記入力信号の信号レベルが前記第１閾値よりも大きい第２閾値（Ｖｔｈ２Ａ、Ｖｔｈ２Ｂ）を超える場合には、前記入力信号がハイレベルの信号であると判定する。入力インターフェース回路は、前記入力信号の信号レベルが前記第１閾値を超え、且つ前記第２閾値を超えない場合には、前記入力信号が前記ハイレベルと前記ローレベルの間の中間レベルの信号であると判定する。更に、本半導体装置において、前記第２閾値として、複数の異なる閾値電圧が選択可能にされる。
【００３６】
これによれば、異なる２つの判定基準（第１閾値及び第２閾値）を用いることで、前記入力信号がハイレベル、ローレベル、又は中間レベルであることを容易に判別することができる。また、ハイレベル側を検出する前記第２閾値が選択可能に構成されるから、例えば入力信号の振幅レベルに応じてハイレベル側の判定基準を変更することができる。これにより、振幅レベルに応じて、入力される中間レベル信号のハイレベル側の判定基準に対するマージンを最適化することができるので、中間レベル信号の判定に際し、誤判定が起こる可能性が低くなる。
【００３７】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３８】
≪実施の形態１≫
図２は、実施の形態１に係る電源装置を例示するブロック図である。
【００３９】
同図に示される電源装置１００は、入力電圧ＶＩＮを所望の電圧に変換し、出力ノードＯＵＴに出力する。出力ノードＯＵＴに接続される負荷２００は、特に制限されないが、ＣＰＵ等の各種データ処理を行うデータプロセッサである。出力ノードＯＵＴの電圧（以下、単に、出力電圧ＶＯＵＴと称する。）は、上記データプロセッサの電源として供給される。
【００４０】
電源装置１は、特に制限されないが、複数のＤＣ／ＤＣコンバータを並列配置したマルチフェーズ方式の降圧のスイッチング電源回路を構成する。具体的には電源装置１は、複数のコイルＬ＿１〜Ｌ＿ｎ（ｎは２以上の整数）と、容量ＣＯ１、ＣＯ２（以下、２つの容量を併せて出力容量ＣＯＵＴと表記する。）と、複数のドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎと、ＶＲコントローラ（ＶＲＣＯＮＴ）２と、を含む。コイルＬ＿１とドライバモジュールＤｒＭＤＬ＿１とは、入力電圧ＶＩＮを変換した電圧を出力容量ＣＯＵＴが接続された出力ノードＯＵＴに出力する１つの電圧コンバータ回路を構成する。同様に、コイルＬ＿２及びドライバモジュールＤｒＭＤＬ＿２と、コイルＬ＿２及びドライバモジュールＤｒＭＤＬ＿２も、夫々１つの電圧コンバータ回路を構成する。
【００４１】
ＶＲコントローラ２は、出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴが目標とする電圧（例えば、１．２Ｖ）となるようにＰＷＭ（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）信号を生成する。ＶＲコントローラ２は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された１チップの半導体集積回路から構成される。ＶＲコントローラ２は、供給された電源電圧ＶＤＤ２からの給電により動作する。特に制限されないが、ＶＲコントローラ２には、電源電圧ＶＤＤ２として例えば３．３Ｖ又は５．０Ｖの電圧が供給可能とされる。
【００４２】
ＶＲコントローラ２は、電源電圧ＶＤＤ２に応じた信号レベル（振幅）のＰＷＭ信号を生成する。例えば、３．３Ｖの電源電圧ＶＤＤ２の供給によって動作するＶＲコントローラ２は、３．３Ｖ振幅のＰＷＭ信号を生成し、５．０Ｖの電源電圧ＶＤＤ２の供給によって動作するＶＲコントローラ２は、５．０Ｖ振幅のＰＷＭ信号を生成する。また、ＶＲコントローラ２は、電源装置１００が軽負荷状態である場合等に、コイルＬ＿１〜Ｌ＿ｎの駆動の停止を指示する信号として、ハイレベル（３．３Ｖ又は５．０Ｖ）とローレベル（０Ｖ）の間の中間レベルのＤＣ電圧を出力する（以下、当該信号を中間電位信号と称する。）。例えば、３．３Ｖを動作電源とするＶＲコントローラ２は、中間電位信号として例えば１．６ＶのＤＣ電圧を生成し、５．０Ｖを動作電源とするＶＲコントローラ２は、中間電位信号として例えば２．０ＶのＤＣ電圧を生成する。なお、図２では、３．３Ｖの電源電圧ＶＤＤ２によって動作するＶＲコントローラ２から、３．３Ｖ振幅のＰＷＭ信号、又は１．６Ｖの中間電位信号が出力される場合が例示されている。ＰＷＭ信号及び中間電位信号は、ＶＲコントローラ２の各出力端子ＰＷＭ＿１〜ＰＷＭ＿ｎから出力され、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの各端子ＰＷＭ＿ＩＮに入力される。
【００４３】
ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎは、例えば、ハイサイドのパワートランジスタＨ＿ＰＷＴＲ、ローサイドのパワートランジスタＬ＿ＰＷＴＲ、及びドライバ回路（ＤＲ＿ＣＩＲ）１を備える。ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎは、ドライバ回路１によって２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲを駆動することで、端子ＳＷに接続された負荷（図２では、コイルＬ＿１（Ｌ＿２〜Ｌ＿ｎ））に供給する電流を制御し、出力ノードＯＵＴに電圧を発生させる。
【００４４】
以下、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎについて詳細に説明する。なお、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの夫々は同一の回路構成とされるため、ここでは、代表的にドライバモジュールＤｒＭＤＬ＿１を例に取り説明する。
【００４５】
図３は、ドライバモジュールＤｒＭＤＬ＿１の内部構成を例示するブロック図である。前述したように、ドライバモジュールＤｒＭＤＬ＿１は、ハイサイドのパワートランジスタＨ＿ＰＷＴＲと、ローサイドのパワートランジスタＬ＿ＰＷＴＲと、ドライバ回路１と、複数の外部端子と、を含んで構成される。特に制限されないが、ドライバ回路１と２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲは、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路である。ドライバモジュールＤｒＭＤＬ＿１は、特に制限されないが、夫々別個の半導体チップに形成されたドライバ回路１及び２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲを、１つのパッケージに封止したマルチチップモジュール（ＭＣＭ：ｍｕｌｔｉｃｈｉｐ  ｍｏｄｕｌｅ）として構成される。
【００４６】
前記複数の外部端子は、例えば、端子ＶＣＩＮ、端子ＤＩＳＢＬ、端子ＰＷＭ＿ＩＮ、端子ＣＧＮＤ、端子ＰＧＮＤ、端子ＳＷ、端子ＶＩＮ、端子ＢＯＯＴ、端子ＧＴ、及び端子ＧＨ等を含む。端子ＶＣＩＮは、ドライバ回路１における各内部回路の電源となる電圧ＶＤＤ１（例えば５．０Ｖ）の供給を受ける端子である。端子ＣＧＮＤは、ドライバ回路１における各内部回路のためのグラウンド電圧（０Ｖ）の供給を受ける端子である。端子ＰＧＮＤは、ローサイドのパワートランジスタＰＷＴＲ及びそのプリドライバのためのグラウンド電圧（０Ｖ）の供給を受ける端子である。端子ＧＨはハイサイドのパワートランジスタＨ＿ＰＷＴＲのゲート駆動信号ＶＧＨを出力するための端子である。端子ＧＬはローサイドのパワートランジスタＬ＿ＰＷＴＲのゲート駆動信号ＶＧＬを出力するための端子である。端子ＶＩＮ（以下、参照符号ＶＩＮは端子、及び当該端子に供給された電圧を表す。）は、電源装置１００の入力電圧ＶＩＮ（例えば１２Ｖ）を受ける端子である。端子ＳＷは、ドライバモジュールＤｒＭＤＬ＿１の出力端子であり、パワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲによって駆動される負荷（例えばＬ＿１）が接続される。端子ＰＷＭ＿ＩＮは、ＶＲコントローラ２の出力端子ＰＷＭ＿１から出力されたＰＷＭ信号又は中間電位信号を受ける端子である。端子ＤＩＳＢＬは、負荷（コイルＬ＿１）の駆動と停止を指示する信号と、後述する入力インターフェース回路１０においてＰＷＭ信号の信号レベルを判定するための判定基準の切り替えを指示する信号とを受ける入力端子である。また、詳細は後述するが、端子ＤＩＳＢＬは、過熱保護回路１４によって過熱状態が検出されたことを外部に通知するための出力端子でもある。
【００４７】
ハイサイドのパワートランジスタＨ＿ＰＷＴＲは、特に制限されないが、Ｎチャネル型のパワーＭＯＳトランジスタである。パワートランジスタＨ＿ＰＷＴＲは、そのドレインが端子ＶＩＮに接続され、そのソースが端子ＳＷに接続される。
【００４８】
ローサイドのパワートランジスタＬ＿ＰＷＴＲは、特に制限されないが、Ｎチャネル型のパワーＭＯＳトランジスタである。パワートランジスタＬ＿ＰＷＴＲは、そのドレインが端子ＳＷに接続され、そのソースが端子ＰＧＮＤに接続される。
【００４９】
ドライバ回路１は、ＶＲコントローラ２からの指示に応じて、２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲを駆動する。ドライバ回路１は、ＶＲコントローラ２から供給されるＰＷＭ信号の振幅レベルに応じた２つの入力モードを有する。具体的には、ドライバ回路１は、ＶＲコントローラ２から供給される３．３Ｖ振幅のＰＷＭ信号の入力に対応した３．３Ｖ入力モードと、ＶＲコントローラ２から供給される５．０Ｖ振幅のＰＷＭ信号に対応した５．０Ｖ入力モードの２つの入力モードを有する。詳細は後述するが、ドライバ回路１は、上記２つの入力モードにおいて異なる判定基準を用いてＰＷＭ信号の信号レベルを判定し、その判定結果に基づいて２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲを駆動する。
【００５０】
具体的に、ドライバ回路１は、入力インターフェース回路（Ｉ／Ｆ＿ＣＩＲ）１０、ゲート駆動信号生成部１１、モード選択回路１２、低電圧誤動作防止回路（ＵＶＬ：Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋ）１３、過熱保護回路（ＴＨＤＮ：Ｔｈｅｒｍａｌ  Ｓｈｕｔｄｏｗｎ）１４、イネーブル信号生成回路１５、及び制御回路１６を含んで構成される。
【００５１】
モード選択回路１２は、端子ＤＩＳＢＬに入力された信号の信号レベルに応じて、上記３．３Ｖ入力モードと５．０Ｖ入力モードの何れか一方を指示する信号ＳＥＬ、ＳＥＬＸを出力する。信号ＳＥＬ、ＳＥＬＸは、例えばディジタル信号であり、信号ＳＥＬＸは信号ＳＥＬの反転信号である。例えば、３．３Ｖ入力モードを指示する場合には、信号ＳＥＬがハイレベル（信号ＳＥＬＸがローレベル）にされ、５．０Ｖ入力モードを指示する場合には、信号ＳＥＬがローレベル（信号ＳＥＬＸがハイレベル）にされる。モード選択回路１２の詳細については後述する。
【００５２】
入力インターフェース回路１０は、ＶＲコントローラ２から端子ＰＷＭ＿ＩＮに供給された信号（以下、入力信号ＳＩＮと表記する。）の信号レベルを判定し、その判定結果に応じて各種制御信号を生成する。具体的には、入力インターフェース回路１０は、入力信号ＳＩＮの信号レベルがハイレベルであるか、ローレベルであるか、又は中間レベルであるかを判定し、判定結果に応じて制御信号ＶＨＬ、ＶＭＤＬを出力する。制御信号ＶＨＬは、例えば、入力信号ＳＩＮがＰＷＭ信号である場合に、ＰＷＭ信号の信号レベルに応じて論理値が切り替わるディジタル信号である。例えば、制御信号ＶＨＬは、入力信号ＳＩＮがハイレベルと判定されたときにハイレベルにされ、入力信号ＳＩＮがローレベルと判定されたときにローレベルにされる。制御信号ＶＭＤＬは、入力信号ＳＩＮが中間電位信号であるか否かを示すディジタル信号である。例えば制御信号ＶＭＤＬは、入力信号ＳＩＮが中間電位信号であると判定されたときにハイレベルにされ、中間電位信号でないと判定されたときにローレベルにされる。また、入力インターフェース回路１０は、入力信号ＳＩＮの信号レベルを判定するための判定基準が、モード選択回路１２による信号ＳＥＬ、ＳＥＬＸによって変更可能にされる。入力インターフェース回路１０の詳細については後述する。
【００５３】
低電圧誤動作防止回路１３は、端子ＶＣＩＮに供給された電源電圧ＶＤＤ１を監視し、監視結果を信号ＶＵＶＬとして出力する。低電圧誤動作防止回路１３は、電源電圧ＶＤＤ１が所定の閾値より低い場合に、信号ＶＵＶＬを例えばハイレベルにし、電源電圧ＶＤＤ１が所定の閾値を超える場合に、信号ＶＵＶＬを例えばローレベルにする。
【００５４】
過熱保護回路１４は、ドライバ回路１内の温度を監視し、監視結果を信号ＶＴＳＤとして出力する。過熱保護回路１４は、温度が所定の閾値よりも低い場合には信号ＶＴＳＤを例えばローレベルにし、温度が所定の閾値を超える場合には信号ＶＴＳＤを例えばハイレベルにする。
【００５５】
イネーブル信号生成回路１５は、端子ＤＩＳＢＬに入力された信号の信号レベルに応じて、ドライバ回路１全体をイネーブル状態又はディセーブル状態にするための信号ＥＮＸを生成する。イネーブル信号生成回路１５は、例えば、イネーブル状態を指示する場合には、信号ＥＮＸをローレベルにし、ディセーブル状態を指示する場合には信号ＥＮＸをハイレベルにする。イネーブル信号生成回路１５の詳細については後述する。
【００５６】
制御回路１６は、イネーブル信号ＥＮＸ、信号ＶＵＶＬ、及び信号ＶＴＳＤに応じて、端子ＳＷに接続された負荷（コイルＬ＿１）の駆動と停止を指示する制御信号ＳＴＰＸを生成する。制御回路１６は、負荷の駆動を指示する場合には制御信号ＳＴＰＸをハイレベルにし、負荷の駆動の停止を指示する場合には制御信号ＳＴＰＸをローレベルにする。制御回路１６は、例えば、イネーブル信号ＥＮＸ、信号ＶＵＶＬ、及び信号ＶＴＳＤを入力信号とする３入力のＮＯＲ回路から構成される。
【００５７】
ゲート駆動信号生成部１１は、制御信号ＶＨＬ、ＶＭＤＬ、及びＳＴＰＸに基づいて、ハイサイドのパワートランジスタＨ＿ＰＷＴＲを駆動するゲート駆動信号ＶＧＨと、ローサイドのパワートランジスタＬ＿ＰＷＴＲを駆動するゲート駆動信号ＶＧＬとを生成する。具体的には、ゲート駆動信号生成部１１は、ゲート制御回路（ＧＣＮＴ）１１１と、ハイサイドのプリドライバ回路１１２と、ローサイドのプリドライバ回路１１３と、スイッチ回路ＳＷＢと、を含んで構成される。
【００５８】
スイッチ回路ＳＷＢは、端子ＢＯＯＴと端子ＳＷとの間に接続された外付け容量ＣＢＴへの電荷の供給を制御することで、端子ＶＩＮに入力される電圧よりも大きいブート電圧ＶＢＴ（＝ＶＩＮ＋ＶＤＤ）を生成する。ブート電圧ＶＢＴはプリドライバ回路１１２に供給される。
【００５９】
プリドライバ回路１１２は、ディジタル信号である制御信号ＶＳＷＨに基づいて、ハイサイドのパワートランジスタＨ＿ＰＷＴＲのオン・オフを制御する。プリドライバ回路１１２は、例えばレベルシフト回路１１２０及びバッファ回路１１２１等から構成される。レベルシフト回路１１２０は、振幅レベルがＶＤＤ１である制御信号ＶＳＷＨをブート電圧ＶＢＴの振幅レベルに変換する。バッファ回路１１２１は、ブート電圧ＶＢＴの振幅レベルに変換された制御信号ＶＳＷＨの論理値に応じてゲート駆動信号ＶＧＨを生成し、パワートランジスタＨ＿ＰＷＴＲのオン・オフを制御する。ゲート駆動信号ＶＧＨの振幅レベルはブート電圧ＶＢＴである。
【００６０】
プリドライバ回路１１３は、ディジタル信号である制御信号ＶＳＷＬに基づいて、ローサイドのパワートランジスタＬ＿ＰＷＴＲのオン・オフを制御する。プリドライバ回路１１３は、例えばバッファ回路１１３１等から構成される。バッファ回路１１３１は、制御信号ＶＳＷＬの論理値に応じてゲート駆動信号ＶＧＬを生成し、パワートランジスタＬ＿ＰＷＴＲのオン・オフを制御する。ゲート駆動信号ＶＧＬの振幅レベルは電源電圧ＶＤＤ１である。
【００６１】
ゲート制御回路１１１は、制御信号ＶＨＬ、ＶＭＤＬ、及びＳＴＰＸに基づいて、制御信号ＶＳＷＢ、ＶＳＷＨ、ＶＳＷＬを生成する。ゲート制御回路１１１は、制御信号ＶＭＤＬによって中間電位信号が入力されていると判定された場合、ハイサイドのパワートランジスタＨ＿ＰＷＴＲ及びローサイドのパワートランジスタＬ＿ＰＷＴＲのオフを指示するとともに、スイッチ回路ＳＷＢをオフさせる。例えば、制御信号ＶＭＤＬがハイレベルである場合、制御信号ＶＳＷＢ、ＶＳＷＨ、及びＶＳＷＬをローレベルにする。同様に、制御信号ＳＴＰＸによって負荷の駆動の停止が指示された場合、ゲート制御回路１１１は、ハイサイドのパワートランジスタＨ＿ＰＷＴＲ及びローサイドのパワートランジスタＬ＿ＰＷＴＲのオフを指示するとともに、スイッチ回路ＳＷＢをオフさせる。例えば、制御信号ＳＴＰＸがローレベルである場合、制御信号ＶＳＷＢ、ＶＳＷＨ、及びＶＳＷＬをローレベルにする。上記以外の場合、ゲート制御回路１１１は、制御信号ＶＨＬの論理値に応じて、制御信号ＶＳＷＢ，ＶＳＷＨ，ＶＳＷＬを生成する。この場合、２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲを介して端子ＶＩＮから端子ＰＧＮＤに貫通電流が流れることを防止するため、ゲート制御回路１１１は、２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲが同時にオンしないように、制御信号ＶＳＷＨ、ＶＳＷを生成するタイミングを調整する。具体的には、ゲート制御回路１１１は、一方のパワートランジスタをオフ状態に制御してから所定の遅延時間を待って、他方のパワートランジスタをオン状態に制御するように制御信号ＶＳＷＨ、ＶＳＷＬを生成する。例えば、ゲート制御回路１１１は、ゲート駆動電圧ＶＧＬ及びＶＧＨの電圧を監視し、一方のゲート駆動信号（例えばＶＧＬ）の電圧がローレベルになってから所定時間の経過後に、他方のゲート駆動信号（例えばＶＧＨ）の電圧をハイレベルにする。また、ゲート制御回路１１１は、ローサイドのパワートランジスタＬ＿ＰＷＴＲのオン／オフに同期して、スイッチ回路ＳＷＢをオン／オフさせる。例えば、制御信号ＶＳＷＬをハイレベルにするときにスイッチ回路ＳＷＢをオンさせる制御信号ＶＳＷＢを生成し、制御信号ＶＳＷＬをローレベルにするときにスイッチ回路ＳＷＢをオフさせる制御信号ＶＳＷＢを生成する。
【００６２】
ここで、入力インターフェース回路１０について詳細に説明する。
【００６３】
図４は、入力インターフェース回路１０の内部構成を例示するブロック図である。同図に示されるように、入力インターフェース回路１０は、例えば、電圧生成回路２１、ハイレベル検出回路２２、ローレベル検出回路２３、及び論理回路２４を備える。
【００６４】
ローレベル検出回路２３は、入力信号ＳＩＮの信号レベルがローレベルであるか否かを判定する。ローレベル検出回路２３は、例えば、入力電圧判定回路ＩＮＶＪ１と、単数又は複数のインバータ回路ＩＮＶを備える。入力電圧判定回路ＩＮＶＪ１は、例えば、ＶＤＤ１／２以下の閾値電圧Ｖｔｈ１を有するインバータ回路である。本実施の形態では、一例として、閾値電圧Ｖｔｈ１を１．０Ｖとする。なお、同図では、ローレベル検出回路２３が１個のインバータ回路ＩＮＶを有する場合が例示されるが、その個数に特に制限はなく、後段の論理回路２４の構成に応じて変更してもよい。
【００６５】
ハイレベル検出回路２２は、入力信号ＳＩＮの信号レベルがハイレベルであるか否かを判定する。また、ハイレベル検出回路２２は、信号レベルを判定するための判定基準が上記入力モード（３．３Ｖ入力モード／５．０Ｖ入力モード）によって選択可能にされる。具体的には、ハイレベル検出回路２２は、入力電圧判定回路ＩＮＶＪ２Ａ、ＩＮＶＪ２Ｂ、単数又は複数のインバータ回路ＩＮＶ、及び複数のスイッチ回路ＳＷ１〜ＳＷ４を備える。なお、同図では入力電圧判定回路ＩＮＶＪ２Ａ、ＩＮＶＪ２Ｂの後段に夫々１個のインバータ回路ＩＮＶが例示されるが、その個数に特に制限はなく、後段の論理回路２４の構成に応じて変更してもよい。
【００６６】
入力電圧判定回路ＩＮＶＪ２Ａは、例えば、入力電圧判定回路ＩＮＶＪ１の閾値電圧Ｖｔｈ１よりも高く設定された閾値電圧Ｖｔｈ２Ａを有するインバータ回路である。入力電圧判定回路ＩＮＶＪ２Ｂは、例えば、入力電圧判定回路ＩＮＶＪ２Ａの閾値電圧Ｖｔｈ２Ａよりも高く設定された閾値電圧Ｖｔｈ２Ｂを有するインバータ回路である。本実施の形態では、一例として、閾値電圧Ｖｔｈ２Ａを２．２Ｖとし、閾値電圧Ｖｔｈ２Ｂを３．７Ｖとする。スイッチ回路ＳＷ１〜ＳＷ４は、モード選択回路１２によって生成された信号ＳＥＬ、ＳＥＬＸに応じてオン・オフが制御される。スイッチ回路ＳＷ１、ＳＷ３は、例えば選択信号ＳＥＬがハイレベルであるときにオンし、ローレベルであるときにオフする。スイッチ回路ＳＷ２、ＳＷ４は、例えば選択信号ＳＥＬＸがハイレベルであるときにオンし、ローレベルであるときにオフする。これにより、３．３Ｖ入力モード（信号ＳＥＬがハイレベル）である場合、入力電圧判定回路ＩＮＶＪ２Ａによって入力信号ＳＩＮの信号レベルがハイレベルであるか否かが判定され、５．０Ｖ入力モード（信号ＳＥＬＸがハイレベル）である場合、入力電圧判定回路ＩＮＶＨ２Ｂによって入力信号ＳＩＮの信号レベルがハイレベルであるか否かが判定される。以上のようにハイレベル検出回路２２を構成することで、ハイレベルであるか否かを判定する判定基準を入力モードによって容易に切り替えることができる。
【００６７】
論理回路２４は、ハイレベル検出回路２２及びローレベル検出回路２１の夫々の判定結果を入力し、制御信号ＶＨＬ、ＶＭＤＬを生成する。制御信号ＶＨＬは、入力信号ＳＩＮの信号レベルがハイレベル又はローレベルであるかによって論理値が切り替わるディジタル信号である。例えば、論理回路２４は、ハイレベル検出回路２２によって入力信号ＳＩＮの信号レベルがハイレベルと判定されたときに制御信号ＶＨＬをローレベルにし、ローレベル検出回路２１によって入力信号ＳＩＮの信号レベルがローレベルと判定されたときに制御信号ＶＨＬをローレベルにする。制御信号ＶＨＬは、例えば、ハイレベル検出回路２２の出力信号とローレベル検出回路２１の出力信号とを入力するＮＡＮＤ回路２４１によって生成される。制御信号ＶＭＤＬは、入力信号ＳＩＮの信号レベルがハイレベルでもローレベルでもない中間レベルの電圧であるか否かを示すディジタル信号である。例えば、論理回路２４は、ハイレベル検出回路２２によって入力信号ＳＩＮの信号レベルがハイレベルでないと判定され、且つローレベル検出回路２１によって入力信号ＳＩＮの信号レベルがローレベルでないと判定された場合に制御信号ＶＭＤＬをローレベルにし、それ以外の場合に制御信号ＶＭＤＬをハイレベルにする。制御信号ＶＭＤＬは、例えば、ハイレベル検出回路２２の出力信号の反転信号とローレベル検出回路２１の出力信号とを入力するＮＡＮＤ回路２４２によって生成される。
【００６８】
図５は、入力信号ＳＩＮとその信号レベルの判定結果を例示する説明図である。同図の（ａ）には、３．３Ｖ入力モードでの入力信号ＳＩＮの信号レベルと判定結果が例示され、同図の（ｂ）には、５．０Ｖ入力モードでの入力信号ＳＩＮの信号レベルと判定結果が例示される。
【００６９】
同図の（ａ）に示されるように、３．３Ｖ入力モードの場合、入力信号ＳＩＮの信号レベルが、閾値電圧Ｖｔｈ１（１．０Ｖ）未満であればローレベル（Ｌｏｗ）、閾値電圧Ｖｔｈ１以上、且つ閾値電圧Ｖｔｈ２Ａ（２．２Ｖ）未満であれば中間レベル（Ｍｉｄｄｌｅ）、閾値電圧Ｖｔｈ２Ａ以上であればハイレベル（Ｈｉｇｈ）、と判定される。他方、同図の（ｂ）に示されるように、５．０Ｖ入力モードの場合、入力信号ＳＩＮの信号レベルが、閾値電圧Ｖｔｈ１（１．０Ｖ）未満であればローレベル（Ｌｏｗ）、閾値電圧Ｖｔｈ１以上、且つ閾値電圧Ｖｔｈ２Ｂ（３．７Ｖ）未満であれば中間レベル（Ｍｉｄｄｌｅ）、閾値電圧Ｖｔｈ２Ｂ以上であればハイレベル（Ｈｉｇｈ）、と判定される。
【００７０】
仮に、ハイレベルの判定基準を入力モードによって切り替え可能とせずに、３．３Ｖ振幅に対応した判定基準（閾値電圧Ｖｔｈ２Ａ（＝２．２Ｖ））に固定したとすると、中間レベルと判定される入力電圧範囲は１．０Ｖ（＝Ｖｔｈ１）から２．２Ｖ（＝Ｖｔｈ２Ａ）の範囲に固定される。この場合に、例えば、中間電位信号として２．０ＶのＤＣ電圧を出力するＶＲコントローラ２がドライバ回路１に接続されると、入力インターフェース回路における中間電位信号（２．０Ｖ）とハイレベルの判定基準（閾値電圧Ｖｔｈ２Ａ＝２．２Ｖ）との間の差分（マージン）が、例えば参照符号５００のように小さくなる（マージン：２．２Ｖ−２．０Ｖ＝０．２Ｖ）。その結果、入力インターフェース回路において誤判定が起こる確率が高くなる。例えば、２．０Ｖの中間電位信号にノイズが重畳して閾値電圧２．２Ｖを超えてしまうと、中間電位信号が入力されているにも関わらずハイレベルと判定される虞がある。それに対し、本実施の形態の入力インターフェース回路１０のように、入力信号ＳＩＮの振幅レベルに応じてハイレベルの判定基準を閾値電圧Ｖｔｈ２Ａと閾値電圧Ｖｔｈ２Ｂとの間で切り替えることで、中間電位信号のハイレベルの判定基準に対するノイズマージンを最適化することができる。例えば、図５の（ｂ）のように、５．５Ｖ振幅モードの場合に、ハイレベルの判定基準を閾値電圧Ｖｔｈ２Ａ（＝２．２Ｖ）から閾値電圧Ｖｔｈ２Ｂ（＝３．７Ｖ）に変更することで、中間電位信号（＝２．０Ｖ）のハイレベルの判定基準に対するノイズマージンが参照符号５０１のように大きくなり（マージン：３．７Ｖ−２．０Ｖ＝１．７Ｖ）、誤判定が起こり難くなる。
【００７１】
電圧生成回路２１は、端子ＰＷＭ＿ＩＮが高インピーダンス（Ｈｉ−Ｚ）状態である場合（端子ＰＷＭ＿ＩＮにＰＷＭ信号及び中間電位信号の何れも入力されない場合）に、中間電位信号の信号レベルに対応する電圧（以下、中間電圧と称する。）を生成する。電圧生成回路２１によって生成された中間電圧は、端子ＰＷＭ＿ＩＮ、ハイレベル検出回路２２の入力端子、及びローレベル検出回路２１の入力端子が共通に接続されるノードＮＤ１に供給される。電圧生成回路２１は、選択された入力モードに応じて、中間電圧の大きさを変更する。例えば、３．３Ｖ入力モードの場合、電圧生成回路２１は、閾値電圧Ｖｔｈ１（１．０Ｖ）から閾値電圧Ｖｔｈ２Ａ（２．２Ｖ）までの範囲の中間電圧（例えば１．６Ｖ）を生成する。また、５．０Ｖ入力モードの場合、電圧生成回路２１は、閾値電圧Ｖｔｈ１（１．０Ｖ）から閾値電圧Ｖｔｈ２Ｂ（３．７Ｖ）までの範囲の中間電圧（例えば２．０Ｖ）を生成する。
【００７２】
具体的に電圧生成回路２１は、図４に示されるように、第１抵抗回路２１０と第２抵抗回路２１１とから構成される。第２抵抗回路２１１は、例えば電源電圧ＶＤＤ１が供給されるノードとノードＮＤ１との間に接続された抵抗Ｒ３から構成される。第１抵抗回路２１０は、その抵抗値が変更可能に構成される。具体的には、第１抵抗回路２１０は、抵抗Ｒ４、Ｒ５、及びトランジスタＭ２から構成される。抵抗Ｒ４は、グラウンド電圧が供給されるグラウンドノードとノードＮＤ１との間に接続される。トランジスタＭ２は例えばＮチャネル型のＭＯＳトランジスタであって、そのドレインがノードＮＤ１に接続され、そのソースが抵抗Ｒ５に接続される。トランジスタＭ２のゲートには信号ＳＥＬが供給される。抵抗Ｒ５は、一端がトランジスタＭ２のソースに接続され、他端がグラウンドノードに接続される。このような回路構成とすることで、３．３Ｖ入力モード（信号ＳＥＬがハイレベル）の場合に、抵抗Ｒ４及び抵抗Ｒ５の合成抵抗と、抵抗Ｒ３との抵抗比に応じた中間電圧が生成され、５．０Ｖ入力モード（信号ＳＥＬがローレベル）の場合に、抵抗Ｒ４と抵抗Ｒ３との抵抗比に応じた中間電圧が生成される。なお、抵抗Ｒ３、Ｒ４、及びＲ５の夫々の抵抗値は、生成したい中間電位の大きさに基づいて予め決定される。
【００７３】
電圧生成回路２１によれば、ハイサイドのパワートランジスタＨ＿ＰＷＴＲ及びローサイドのパワートランジスタＬ＿ＰＷＴＲの双方をオフさせるために、中間電位信号の代わりにＰＷＭ信号を出力するための端子ＰＷＭ＿１をハイインピーダンス状態にするＶＲコントローラ２にも対応することができる。
【００７４】
次に、モード選択回路１２について詳細に説明する。
【００７５】
図６は、端子ＤＩＳＢＬの周辺に配置される回路を例示するブロック図である。同図に示されるように、端子ＤＩＳＢＬには、モード選択回路１２と、イネーブル信号生成回路１５と、トランジスタＭ１が接続される。
【００７６】
モード選択回路１２は、例えば、端子ＤＩＳＢＬに入力された信号を受ける入力電圧判定回路ＩＮＶＪ４と、インバータ回路ＩＮＶとを備える。入力電圧判定回路ＩＮＶ４は、閾値電圧Ｖｔｈ４を有するインバータ回路である。本実施の形態では、一例として、閾値電圧Ｖｔｈ４を４．０Ｖとする。特に制限されないが、入力電圧判定回路ＩＮＶ４の出力信号が信号ＳＥＬとされ、信号ＳＥＬを入力するインバータ回路ＩＮＶの出力が信号ＳＥＬとされる。なお、信号ＳＥＬ及び信号ＳＥＬＸが所望の論理値で後段の回路に伝達される構成であれば、入力電圧判定回路ＩＮＶ４の後段に接続されるインバータ回路の個数や論理回路の構成は特に制限されない。
【００７７】
イネーブル信号生成回路１５は、例えば、端子ＤＩＳＢＬに入力された信号を受ける入力電圧判定回路ＩＮＶＪ３を備える。入力電圧判定回路ＩＮＶＪ３は、閾値電圧Ｖｔｈ４よりも小さい閾値電圧Ｖｔｈ３を有するインバータ回路である。本実施の形態では、一例として、閾値電圧Ｖｔｈ３を１．６Ｖとする。特に制限されないが、入力電圧判定回路ＩＮＶＪ３の出力信号が信号ＥＮＸとされる。なお、信号ＥＮＸが所望の論理値で後段の回路に伝達される構成であれば、イネーブル信号生成回路１５の構成に特に制限はない。
【００７８】
図７は、端子ＤＩＳＢＬに入力された信号とその信号レベルの判定結果を例示する説明図である。同図に示されるように、端子ＤＩＳＢＬに入力された信号の信号レベルが閾値電圧Ｖｔｈ３（１．６Ｖ）を超える場合には、入力電圧判定回路ＩＮＶＪ３によって信号ＥＮＸがローレベルにされ、閾値電圧Ｖｔｈ３（１．６Ｖ）を超えない場合には入力電圧判定回路ＩＮＶＪ３によって信号ＥＮＸがハイレベルにされる。また、端子ＤＩＳＢＬに入力された信号の信号レベルが閾値電圧Ｖｔｈ４（４．０Ｖ）を超える場合には、入力電圧判定回路ＩＮＶＪ４によって信号ＳＥＬがローレベルにされ、閾値電圧Ｖｔｈ４（４．０Ｖ）を超えない場合には入力電圧判定回路ＩＮＶＪ４によって信号ＳＥＬがハイレベルにされる。このように、端子ＤＩＳＢＬに２つの閾値電圧の異なるインバータ回路を接続することによって、ドライブ回路１のイネーブル状態／ディセーブル状態の切り替えと３．３Ｖ入力モード／５．０Ｖ入力モードの切り替えとを１つの端子で実現することができる。これによれば、既存の電源システムに適用されているイネーブル／ディセーブル機能を備えるドライバモジュールと、入力モードの切り替え機能を更に備える本ドライバモジュールＤｒＭＤＬ＿１とで外部端子の数が相違せず、且つ端子配置を等しくすることができるので、本ドライバモジュールＤｒＭＤＬ＿１に置き換えることが容易となる。
【００７９】
図８は、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎ間の接続関係を例示する説明図である。同図に示されるように、電源電圧ＶＤＤ１が供給される電源ノードとグラウンドノードとの間に外付けの抵抗Ｒ１、Ｒ２が直列に接続され、抵抗Ｒ１と抵抗Ｒ２の接続ノードが各ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの端子ＤＩＳＢＬに接続される。
【００８０】
端子ＤＩＳＢＬの入力電圧の大きさは、抵抗Ｒ１と抵抗Ｒ２の抵抗比を変えることによって容易に変更することができる。例えば、３．３Ｖ入力モードに設定したい場合には、端子ＤＩＳＢＬの電圧が中間レベルの電圧（１．６Ｖ〜４．０Ｖ）になるような抵抗比に設定する。他方、５．０Ｖ入力モードに設定したい場合には、端子ＤＩＳＢＬの電圧がハイレベルの電圧（４．０Ｖ以上）になるような抵抗比に設定する。例えば、下側の抵抗Ｒ２を取り除くことで、容易に端子ＤＩＳＢＬをハイレベルにすることができる。
【００８１】
端子ＤＩＳＢＬにはトランジスタＭ１が接続される。トランジスタＭ１は、例えばＮチャネル型のＭＯＳトランジスタである。例えば、トランジスタＭ１のソースはグラウンドノードに接続され、ドレインは端子ＤＩＳＢＬに接続され、ゲートには過熱保護回路１４から出力された信号ＶＴＳＤが入力される。これによれば、過熱保護回路１４によって過熱検出されたことを、端子ＤＩＳＢＬを介して外部に通知することができる。例えばドライバモジュールＤｒＭＤＬ＿１において過熱検出がなされた場合、制御信号ＶＴＳＤによりトランジスタＭ１がオンし、ドライバモジュールＤｒＭＤＬ＿１の端子ＤＩＳＢＬの電圧がローレベル（０Ｖ）となる。そうすると、他のドライバモジュールＤｒＭＤＬ＿２〜ＤｒＭＤＬ＿ｎの端子ＤＩＳＢＬの電圧もローレベル（０Ｖ）にされる。これにより、過熱検出がなされたドライバモジュールＤｒＭＤＬ＿１のみならず、他のドライバモジュールＤｒＭＤＬ＿２〜ＤｒＭＤＬ＿ｎもディセーブル状態に遷移させることができるから、電源装置１００全体としての保護機能を高めることができる。更に、各ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの端子ＤＩＳＢＬをＶＲコントローラ２の入力端子に接続すれば、過熱状態になったことをＶＲコントローラ２にも通知することができる。
【００８２】
図９は、端子ＤＩＳＢＬの入力状態に対するドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの動作状態を例示する説明図である。端子ＤＩＳＢＬの状態及び過熱検出の有無によって、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの動作状態が以下のように決定される。
【００８３】
同図に示されるように、端子ＤＩＳＢＬにローレベルの信号（Ｖｔｈ３（＝１．６Ｖ）以下の信号）が入力された（ＤＩＳＢＬ：Ｌｏｗ）場合、信号ＥＮＸがハイレベルにされ、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎはディセーブル状態（２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＭＲが共にオフ状態）となる。
【００８４】
ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎの何れかにおいて過熱状態が検出された（ＴＨＤＮ：Ｏｎ）場合、前述したように、過熱状態が検出されたドライバモジュールは、信号ＶＴＳＤによってディセーブル状態に遷移する。そして、他のドライバモジュールは、端子ＤＩＳＢＬにローベルの信号が入力されることで信号ＥＮＸがハイレベルにされ、ディセーブル状態に遷移する。
【００８５】
過熱状態が検出されず（ＴＨＤＮ：Ｏｆｆ）、且つ端子ＤＩＳＢＬに中間レベルの信号（Ｖｔｈ３（＝１．６Ｖ）以上、且つＶｔｈ４（＝４．０Ｖ）以下の信号）が入力された（ＤＳＩＢＬ：Ｍｉｄｄｌｅ）場合、信号ＥＮＸがローレベルにされ、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎはイネーブル状態（負荷の駆動が可能な状態）となる。また、この場合、信号ＳＥＬがハイレベルにされ、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎは３．３Ｖ入力モードとなる。
【００８６】
過熱状態が検出されず（ＴＨＤＮ：Ｏｆｆ）、且つ端子ＤＩＳＢＬにハイレベルの信号（Ｖｔｈ４（＝４．０Ｖ）以上の信号）が入力された（ＤＳＩＢＬ：Ｈｉｇｈ）場合、信号ＥＮＸがローレベルにされ、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎはイネーブル状態となる。また、この場合、信号ＳＥＬがローレベルにされ、ドライバモジュールＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎは５．０Ｖ入力モードとなる。
【００８７】
以上、実施の形態１に係るドライバモジュールによれば、３．３Ｖ振幅の入力信号（ＰＷＭ信号及び中間電位信号）と５．０Ｖ振幅の入力信号の双方において、最適なノイズマージンを得ることができる。特に、中間電位信号とハイレベルの判定基準との間のマージンを最適化することができる。これにより、入力信号として中間電位信号が入力されたときに誤判定が起こる確率を下げることができ、電源装置全体としての誤動作の発生を防止することができる。
【００８８】
≪実施の形態２≫
図１０は、実施の形態２に係るドライバモジュールＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎの内部構成を例示するブロック図である。
【００８９】
実施の形態２に係るドライバモジュールＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎは、入力モードを切り替えるための専用の外部端子（端子ＰＷＭ＿ＳＥＬ）を備える点で、実施の形態１に係るドライバモジュールＤｒＭＤＬ＿１＿ＤｒＭＤＬ＿ｎと相違する。なお、ドライバモジュールＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎにおけるその他の構成は、実施の形態１に係るドライバモジュールＤｒＭＤＬ＿１＿ＤｒＭＤＬ＿ｎと同一であるため、図３においてドライバモジュールＤｒＭＤＬ＿１＿ＤｒＭＤＬ＿ｎと同一の構成要素には同一の符号を付して、その詳細な説明を省略する。また、図３には、夫々同一の回路構成とされるドライバモジュールＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎを代表して、ドライバモジュールＤｒＭＤＬＸ＿１の内部構成が例示されている。
【００９０】
ドライバモジュールＤｒＭＤＬＸ＿１におけるドライバ回路３は、端子ＰＷＭ＿ＳＥＬを更に有する。端子ＰＷＭ＿ＳＥＬは、例えばモード選択回路２２の入力端子に接続される。モード選択回路２２は、例えば実施の形態１に係るモード選択回路１２と同様の回路構成とされ、端子ＰＷＭ＿ＳＥＬに入力された信号の信号レベルを入力電圧判定回路ＩＮＶＪ４によって判定し、その判定結果を信号ＳＥＬ／ＳＥＬＸとして出力する。モード選択回路２２における入力電圧判定回路ＩＮＶ４の閾値電圧Ｖｔｈ４は、実施の形態１のように、イネーブル信号生成回路１５の閾値電圧Ｖｔｈ３よりも大きい値に設定しなくてもよい。例えば、閾値電圧Ｖｔｈ４をＶＤＤ１／２としてもよい。
【００９１】
以上、実施の形態２に係るドライバモジュールによれば、実施の形態１のドライバモジュールと同様に、中間電位信号の信号レベルについて誤判定が起こる確率を下げることができ、電源装置全体としての誤動作の発生を防止することができる。また、ドライバモジュールのイネーブル状態／ディセーブル状態の切り替え制御と、３．３Ｖ入力モード／５．０Ｖ入力モードの切り替え制御を別個の外部端子によって行うことができるから、これらの制御のために中間レベルの電圧等を生成する必要がなく、制御が容易となる。
【００９２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９３】
例えば、３．３Ｖ入力モードと５．０Ｖ入力モードの２つの入力モードを例示したが、入力モードの数は上記に限定されず、３つ以上の入力モードであってもよい。この場合、例えばハイレベル検出回路２２内に、相互に閾値電圧の異なる入力電圧判定回路を入力モードの数に応じて設ければ良い。
【００９４】
ハイレベル検出回路２２は、図１や図４の回路構成に限定されものではなく、ハイレベルの判定基準となる閾値電圧が切り替え可能な構成であれば、別の回路構成であっても良い。
【００９５】
また、実施の形態１、２では、入力モードを指示する信号を端子ＤＩＳＢＬや端子ＰＷＭ＿ＳＥＬから入力し、モード選択回路１２、２２によって信号ＳＥＬ／ＳＥＬＸを生成する構成を例示したが、これに限られない。例えば、ドライバ回路１、３の内部にデータを記憶するための記憶領域（レジスタ等のメモリ回路）を設けておき、その記憶領域に書き込まれた値に従って信号ＳＥＬ／ＳＥＬＸを生成する構成であっても良い。
【００９６】
電圧生成回路２１において、第１抵抗回路２１０の抵抗値が変更可能にされる回路構成を例示したが、第２抵抗回路２１１の抵抗値が変更可能にされる回路構成でもよいし、第１抵抗回路２１０及び第２抵抗回路２１１の双方の抵抗値が変更可能にされる回路構成でもよい。
【００９７】
ドライバモジュールＤｒＭＤＬ＿１、ＤｒＭＤＬＸ＿１において、ドライバ回路１と、ハイサイドのパワートランジスタＨ＿ＰＷＴＲと、ローサイドのパワートランジスタＬ＿ＰＷＴＲと、が別個の半導体チップに構成される場合を例示したが、これに限られない。例えば、ドライバ回路１及び２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲを１つの半導体チップに形成しても良いし、２つのパワートランジスタＨ＿ＰＷＴＲ、Ｌ＿ＰＷＴＲを１つの半導体チップに形成し、ドライバ回路１を別の半導体チップに形成しても良く、特に制限されない。
【符号の説明】
【００９８】
１０  入力インターフェース回路
２２  ハイレベル検出回路
２３  ローレベル検出回路
２４  論理回路
ＩＮＶＪ２Ａ、ＩＮＶＪ２Ｂ、ＩＮＶＪ２Ｂ  入力電圧判定回路
ＳＥＬ、ＳＥＬＸ  信号
ＶＭＤＬ  制御信号
Ｖｔｈ１、Ｖｔｈ２Ａ、Ｖｔｈ２Ｂ  閾値電圧
ＰＷＭ＿ＩＮ  端子
１００  電源装置
２００  電源装置の負荷
ＶＤＤ１、ＶＤＤ２  電源電圧
ＶＩＮ  入力電圧、端子
ＶＯＵＴ  出力電圧
ＤｒＭＤＬ＿１〜ＤｒＭＤＬ＿ｎ  ドライバモジュール
Ｈ＿ＰＷＴＲ  ハイサイドのパワートランジスタ
Ｌ＿ＰＷＴＲ  ローサイドのパワートランジスタ
Ｌ＿１〜Ｌ＿ｎ  コイル
ＣＯ１、ＣＯ２（ＣＯＵＴ）  出力容量
Ｒ１、Ｒ２  外付け抵抗
１  ドライバ回路
２  ＶＲコントローラ
ＶＣＩＮ、ＤＩＳＢＬ、ＰＷＭ＿ＩＮ  端子
ＣＧＮＤ、ＰＧＮＤ、ＳＷ、ＶＩＮ、ＢＯＯＴ、ＧＴ、ＧＨ  端子
１０  入力インターフェース回路（Ｉ／Ｆ＿ＣＩＲ）
１１  ゲート駆動信号生成部
１２  モード選択回路
１３  低電圧誤動作防止回路
１４  過熱保護回路（ＴＨＤＮ）
１５  イネーブル信号生成回路
１６  制御回路
Ｍ１、Ｍ２  トランジスタ
ＶＵＶＬ、ＥＮＸ、ＶＴＳＤ、ＶＨＬ、ＶＭＤＬ、ＳＴＰＸ  信号
ＳＩＮ  入力信号
１１１  ゲート制御回路
１１２  ハイサイドのプリドライバ回路
１１２０  レベルシフト回路
１１２１  バッファ回路
１１３  ローサイドのプリドライバ回路
１１３１  バッファ回路
ＶＳＷＢ、ＶＳＷＨ、ＶＳＷＬ  信号
ＳＷＢ  スイッチ回路
ＣＢＴ  外付け容量
２１  電圧生成回路
ＩＮＶ  インバータ回路
２４１、２４２  ＮＡＮＤ回路
ＳＷ１〜ＳＷ４  スイッチ回路
２１０  第１抵抗回路
２１１  第２抵抗回路
ＮＤ１  ノード
Ｒ３、Ｒ４、Ｒ５  抵抗
５００、５０１  中間電位信号とハイレベルの判定基準との差
ＩＮＶＪ３、ＩＮＶＪ４  入力電圧判定回路
ＤｒＭＤＬＸ＿１〜ＤｒＭＤＬＸ＿ｎ  ドライバモジュール
３  ドライバ回路
ＰＷＭ＿ＳＥＬ  端子
２２  モード選択回路
【図１】
2014049847.tif 000003
【図２】
2014049847.tif 000004
【図３】
2014049847.tif 000005
【図４】
2014049847.tif 000006
【図５】
2014049847.tif 000007
【図６】
2014049847.tif 000008
【図７】
2014049847.tif 000009
【図８】
2014049847.tif 000010
【図９】
2014049847.tif 000011
【図１０】
2014049847.tif 000012