(57)【要約】【課題】リセスおよびゲートトレンチの周辺が微細化され、オン抵抗が低減した半導体装置を製造する。【解決手段】第１導電型の第１半導体層１２０と第２導電型の第２半導体層１３０と第１導電型の第３半導体層１４０とを基板１１０側から順に積層した構造に対して、（Ａ）第２半導体層１３０の一部を第３半導体層１４０側に露出させる工程と、（Ｂ）第３半導体層１４０の表面１４２から第２半導体層１３０を貫通して第１半導体層１２０まで達するゲートトレンチ２５０を形成する工程と、（Ｃ）露出した第２半導体層１３０の一部をアライメントマークとして用いて、露出した第２半導体層１３０に第１の電極２３０を形成する工程と、（Ｄ）ゲートトレンチ２５０をアライメントマークとして用いて、ゲート電極２６０および第３半導体層の表面１４２に形成される第２の電極２４０の少なくとも一方を形成する工程、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
基板上に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層と、を前記基板側から順に積層した構造に対して、
（Ａ）前記第２半導体層の一部を前記第３半導体層側に露出させる工程と、
（Ｂ）前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチを形成する工程と、
（Ｃ）前記露出した第２半導体層の一部をアライメントマークとして用いて、前記露出した第２半導体層に第１の電極を形成する工程と、
（Ｄ）前記ゲートトレンチをアライメントマークとして用いて、ゲート電極および前記第３半導体層の表面に形成される第２の電極の少なくとも一方を形成する工程と、を備える、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記工程（Ｂ）では、前記露出した第２半導体層の一部をアライメントマークとして用いて、前記ゲートトレンチを形成する、半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の製造方法であって、
前記第１半導体層と前記第２半導体層と前記第３半導体層とは、窒化ガリウム系の半導体層である、半導体装置の製造方法。
【請求項４】
請求項１から請求項３までのいずれか一項に記載の製造方法によって製造された半導体装置。
【請求項５】
半導体装置であって、
基板と、
前記基板上に積層された第１導電型の第１半導体層と、
前記第１半導体層に積層された第２導電型の第２半導体層と、
前記第２半導体層に積層された前記第１導電型の第３半導体層と、
前記第３半導体層側に露出した前記第２半導体層の一部に形成された第１の電極と、
前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチと、
前記ゲートトレンチに形成されたゲート電極と前記第３半導体層の表面に形成された第２の電極との少なくとも一方と、を備え、
前記第１の電極と前記露出した第２半導体層の一部との距離Ｒ１と、
前記第１の電極と前記ゲートトレンチとの距離Ｒ２と、
前記ゲート電極または第２の電極と前記ゲートトレンチとの距離Ｒ３と、
前記ゲート電極または第２の電極と前記露出した第２半導体層の一部との距離Ｒ４と、を複数の半導体装置についてそれぞれ測定した場合に、
距離Ｒ１の標準偏差σ1と、
距離Ｒ２の標準偏差σ2と、
距離Ｒ３の標準偏差σ3と、
距離Ｒ４の標準偏差σ4とは、以下の式（１）および（２）を満たす、半導体装置。
３σ1＜３σ2・・・（１）
３σ3＜３σ4・・・（２）
【請求項６】
請求項５に記載の半導体装置であって、前記第１半導体層と前記第２半導体層と前記第３半導体層とは、窒化ガリウム系の半導体層である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、および半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、例えば、ＮＰＮ型の窒化ガリウム（ＧａＮ）系半導体装置が知られている（例えば、特許文献１を参照）。ＮＰＮ型のＧａＮ系半導体装置には、基板に対して、Ｎ型半導体である第１半導体層と、Ｐ型半導体である第２半導体層と、Ｎ型半導体である第３半導体層とが順に積層されている。第１半導体層と第２半導体層と第３半導体層とは、窒化ガリウム（ＧａＮ）系の半導体層である。ＧａＮ系半導体装置の製造においては、例えば、第２半導体層に電極を形成するための窪みを形成する工程や、ゲートトレンチを形成する工程を備える。さらに、半導体装置の製造においては、ボディ電極を形成する工程や、ソース電極を形成する工程、絶縁膜を介してゲートトレンチにゲート電極を形成する工程等を備える。なお、第２半導体層に電極を形成するための窪みは、凹状あるいは段差状の形状を有しており、「リセス」とも呼ばれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１７８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＧａＮ系の半導体装置を製造する工程では、先に形成されたパターンをアライメントマークとして、以降の工程において、半導体層がエッチングされたり、電極が形成されたりする。また、一般的に、アライメントを行う場合には、アライメント装置に起因するアライメントずれが生じる。そのため、アライメントマークと、後の工程において形成された電極等との間には、アライメントずれが生じる。
【０００５】
例えば、ゲートトレンチをアライメントマークとし、後の工程においてリセスや、ゲート電極、ボディ電極、ソース電極を形成すると、ゲートトレンチと後の工程において形成されたゲート電極との間は微細化することができる。しかし、後の工程において形成されたリセスやゲート電極、ボディ電極、ソース電極には、それぞれにアライメント装置に起因するずれが生じている。そのため、例えばリセスとボディ電極との間の微細化が困難であった。また、リセスを先に形成し、リセスをアライメントマークとして、後の工程においてゲートトレンチや、ゲート電極、ボディ電極、ソース電極を形成した場合には、ゲートトレンチとソース電極との間の微細化が困難であり、ソースとゲートとの距離を縮小することができないため、半導体装置のオン抵抗を低減することが困難であった。よって、このように、ゲートトレンチのみをアライメントマークとしたり、リセスのみをアライメントマークとするような、一方のみをアライメントマークとするアライメントを行うと、半導体装置のサイズを小さくすることが困難であった。そのほか、半導体装置においては、低コスト化や、製造の容易化などが望まれていた。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００７】
（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、基板上に、第１導電型の第１半導体層と、第２導電型の第２半導体層と、第１導電型の第３半導体層と、を前記基板側から順に積層した構造に対して；（Ａ）前記第２半導体層の一部を前記第３半導体層側に露出させる工程と；（Ｂ）前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチを形成する工程と；（Ｃ）前記露出した第２半導体層の一部をアライメントマークとして用いて、前記露出した第２半導体層に第１の電極を形成する工程と；（Ｄ）前記ゲートトレンチをアライメントマークとして用いて、ゲート電極および前記第３半導体層の表面に形成される第２の電極の少なくとも一方を形成する工程と、を備える。この形態の半導体装置の製造方法によれば、第１の電極は第２半導体層の一部をアライメントマークとして形成され、ゲート電極および第２の電極の少なくとも一方は、ゲートトレンチをアライメントマークとして形成される。そのため、露出した第２半導体層の一部の周辺と、ゲートトレンチの周辺とをそれぞれ微細化することができ、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。
【０００８】
（２）上記形態の半導体装置の製造方法において、前記工程（Ｂ）では、前記露出した第２半導体層の一部をアライメントマークとして用いて、前記ゲートトレンチを形成してもよい。この形態の半導体装置の製造方法によれば、第２半導体層の一部を露出させた後に、ゲートトレンチが形成されるので、ゲートトレンチに隣接するチャネル領域が、第２半導体層を露出させる工程（Ａ）に曝されることはない。そのため、チャネル領域に与える汚損等のダメージを減少させることができるので、チャネル抵抗の悪化を防ぐことができる。また、工程（Ａ）によって露出した第２半導体層の一部を、アライメントマークとして用いてゲートトレンチが形成されるため、別途アライメントマークを形成する必要がない。そのため、半導体装置の製造工程の短縮化と、製造コストの低減とを達成することができる。
【０００９】
（３）上記形態の半導体装置の製造方法において、前記第１半導体層と前記第２半導体層と前記第３半導体層とは、窒化ガリウム系の半導体層であってもよい。この形態の半導体装置の製造方法によれば、電気的特性の向上した窒化ガリウム系の半導体装置を製造することができる。
【００１０】
（４）本発明の他の形態によれば、半導体装置が提供される。この半導体装置は、上記形態の半導体装置の製造方法によって製造されるので、露出した第２半導体層の一部の周辺と、ゲートトレンチの周辺とをそれぞれ微細化することができ、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。
【００１１】
（５）本発明の他の形態によれば、半導体装置が提供される。この半導体装置は、基板と；前記基板上に積層された第１導電型の第１半導体層と；前記第１半導体層に積層された第２導電型の第２半導体層と；前記第２半導体層に積層された前記第１導電型の第３半導体層と；前記第３半導体層側に露出した前記第２半導体層に形成された第１の電極と；前記第３半導体層の表面から前記第２半導体層を貫通して前記第１半導体層まで達するゲートトレンチと；前記ゲートトレンチに形成されたゲート電極と前記第３半導体層の表面に形成された第２の電極との少なくとも一方と、を備え；前記第１の電極と前記露出した第２半導体層との距離Ｒ１と；前記第１の電極と前記ゲートトレンチとの距離Ｒ２と；前記ゲート電極または第２の電極と前記ゲートトレンチとの距離Ｒ３と；前記ゲート電極または第２の電極と前記露出した第２半導体層との距離Ｒ４と、を複数の半導体装置についてそれぞれ測定した場合に；距離Ｒ１の標準偏差σ1と；距離Ｒ２の標準偏差σ2と；距離Ｒ３の標準偏差σ3と；距離Ｒ４の標準偏差σ4とは、以下の式（１）および（２）を満たす。
３σ1＜３σ2・・・（１）
３σ3＜３σ4・・・（２）
【００１２】
この半導体装置は、上述の式（１）（２）を満たすので、露出した第２半導体層の周辺およびゲートトレンチの周辺においてのずれが少なくなる。そのため、露出した第２半導体層およびゲートトレンチの周辺に、微細構造を形成することができる。よって、半導体装置のサイズを小さくすることができる。また、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。
【００１３】
（６）上記形態の半導体装置において、前記第１半導体層と前記第２半導体層と前記第３半導体層とは、窒化ガリウム系の半導体層であってもよい。この形態の半導体装置であれば、窒化ガリウム系の半導体装置において、電気的特性を向上することができる。
【００１４】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００１５】
本発明は、上述した半導体装置や、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００１６】
本発明の形態の半導体装置の製造方法によれば第１の電極は第２半導体層の一部をアライメントマークとして形成され、ゲート電極および第２の電極の少なくとも一方は、ゲートトレンチをアライメントマークとして形成される。そのため、露出した第２半導体層の一部の周辺と、ゲートトレンチの周辺とをそれぞれ微細化することができ、第２の電極と、ゲートとの間を縮小することができる。よって、半導体装置のオン抵抗を低減することができる。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態における半導体装置１０の構成を模式的に示す断面図である。
【図２】半導体装置１０の製造方法を示すフローチャートである。
【図３】積層体１１を示す図である。
【図４】リセス２２０が形成された製造過程における半導体装置１２を示す模式図である。
【図５】リセス２２０とアイソレーション用トレンチ１７０が形成された製造過程における半導体装置１３を示す模式図である。
【図６】リセス２２０とアイソレーション用トレンチ１７０とゲートトレンチ２５０とが形成された製造過程における半導体装置１４を示す模式図である。
【図７】ゲート絶縁膜２５５が形成された製造過程における半導体装置１５を示す模式図である。
【図８】ボディ電極２３０が形成された製造過程における半導体装置１６を示す模式図である。
【図９】ソース電極２４０が形成された製造過程における半導体装置１７を示す模式図である。
【図１０】ゲート電極２６０が形成された製造過程における半導体装置１８を示す模式図である。
【図１１】（Ａ）：ＸＹ平面における、リセス２２０に対するボディ電極２３０のずれを示す図、（Ｂ）：図１１（Ａ）に示す測定値の分布図である。
【図１２】（Ａ）：ＸＹ平面における、ゲートトレンチ２５０に対するボディ電極２３０のずれを示す図、（Ｂ）：図１２（Ａ）に示す測定値の分布図である。
【図１３】半導体装置１０ａにおけるソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａを示す図である。
【図１４】比較例としての半導体装置１０ｂにおける、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧｂを示す図である。
【発明を実施するための形態】
【００１８】
Ａ．実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。
【００１９】
本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。
【００２０】
半導体装置１０は、基板１１０と、Ｎ型半導体である第１半導体層１２０と、Ｐ型半導体である第２半導体層１３０と、Ｎ型半導体である第３半導体層１４０と、リセス２２０と、ゲートトレンチ２５０と、ゲート絶縁膜２５５と、アイソレーション用トレンチ１７０と、ドレイン電極２１０と、ボディ電極２３０と、ソース電極２４０と、ゲート電極２６０と、を備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０とが順に積層した構造を有する。半導体装置１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有しているが、図１には、半導体装置１０の一部を簡略化して示している。
【００２１】
本実施形態において、本願の「第１導電型」の半導体はＮ型半導体に相当し、本願の「第２導電型」の半導体はＰ型半導体に相当する。また、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された構造を、「積層体１１」とも呼び、＋Ｚ方向（各層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０、第１半導体層１２０、第２半導体層１３０、第３半導体層１４０のそれぞれの表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。
【００２２】
半導体装置１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状をなす。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてケイ素（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、約１．０×１０18ｃｍ-3である。
【００２３】
第１半導体層１２０は、基板１１０の上面１１２に積層された状態で形成されている。第１半導体層１２０は、ＧａＮ系の積層体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてケイ素（Ｓｉ）を含有する。本実施形態では、第１半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０16ｃｍ-3である。また、第１半導体層１２０の＋Ｚ方向への厚さは、約１０μｍ（マイクロメートル）である。
【００２４】
第２半導体層１３０は、第１半導体層１２０の上面１２２に積層された状態で形成されている。第２半導体層１３０は、ＧａＮ系の積層体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、第２半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０18ｃｍ-3である。また、第２半導体層１３０の＋Ｚ方向への厚さは、約１．０μｍである。
【００２５】
第３半導体層１４０は、第２半導体層１３０の上面１３２に積層された状態で形成されている。第３半導体層１４０は、ＧａＮ系の積層体であり、第１半導体層１２０よりも高い濃度でドーパント（ドナー）としてケイ素（Ｓｉ）を含有する。本実施形態では、第３半導体層１４０の全域におけるＳｉの平均濃度は、３．０×１０18ｃｍ-3である。また、第３半導体層１４０の＋Ｚ方向への厚さは、約０．３μｍである。
【００２６】
リセス２２０は、ボディ電極２３０を形成するための窪みである。リセス２２０は、第３半導体層１４０の表面（上面）１４２から第２半導体層１３０に到達している。
【００２７】
アイソレーション用トレンチ１７０は、半導体装置１０を他の半導体装置が形成された領域から分離するための凹部である。アイソレーション用トレンチ１７０は、第３半導体層１４０の上面１４２から第１半導体層１２０に到達している。
【００２８】
ゲートトレンチ２５０は、第３半導体層１４０の上面１４２から第２半導体層１３０を貫通して、第１半導体層１２０に到達する窪みである。
【００２９】
ゲート絶縁膜２５５は、ゲートトレンチ２５０の底面ｔｇと壁面ｈｇとゲートトレンチ２５０周縁の第３半導体層１４０の上面１４２と、を連続的に覆うように形成された絶縁膜である。本実施形態では、ゲート絶縁膜２５５は、酸化シリコン（ＳｉＯ2）により形成されている。
【００３０】
ボディ電極２３０は、第２半導体層１３０にオーミック接触するように、リセス２２０に形成された電極である。ボディ電極２３０は、本願の「第１の電極」に相当する。本実施形態では、ボディ電極２３０は、ニッケル（Ｎｉ）からなる層に金（Ａｕ）からなる層を積層して形成されており、金（Ａｕ）が最も上方に位置する構造を有する。
【００３１】
ゲート電極２６０は、ゲート絶縁膜２５５を介して、ゲートトレンチ２５０の底面ｔｇと壁面ｈｇとゲートトレンチ２５０周縁の第３半導体層１４０の上面１４２と、を連続的に覆うように形成された電極である。本実施形態では、ゲート電極２６０は、アルミニウム（Ａｌ）により形成されている。
【００３２】
ソース電極２４０は、第３半導体層１４０の上面１４２に形成された電極である。ソース電極２４０は、本願の「第２の電極」に相当する。本実施形態では、ソース電極２４０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層して形成されており、アルミニウム（Ａｌ）が最も上方に位置する構造を有する。
【００３３】
ドレイン電極２１０は、基板１１０の下面１１１に形成された電極である。本実施形態では、ドレイン電極２１０は、チタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層して形成されており、基板１１０の下面１１１側にチタン（Ｔｉ）からなる層が位置する構造を有する。
【００３４】
上述のように構成された半導体装置１０においては、第２半導体層１３０におけるゲートトレンチ２５０の壁面ｈｇ付近の領域が、チャネル領域３１０となる。本実施形態の半導体装置１０は後述の製造方法により製造されるので、リセス２２０周辺およびゲートトレンチ周辺が微細化されている。
【００３５】
Ａ２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示すフローチャートである。図３は、積層体１１を示す図である。半導体装置１０を製造する際には、まず、基板１１０上に第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とが積層された、積層体１１が用意される（ステップＳ１１０）。積層体１１は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１半導体層１２０と第２半導体層１３０と第３半導体層１４０とを上方に順に積層することによって製造される。
【００３６】
次に、積層体１１に対して、ドライエッチングを行うことによって、リセス２２０が形成される（ステップＳ１２０）。具体的には、積層体１１のリセス２２０を形成すべき所定の領域に、ＳｉＯ2をマスクとするパターンが形成される。その後、積層体１１に対して、第３半導体層１４０の上面１４２から第２半導体層１３０に到達するまで、プラズマエッチングが行われる。エッチング後、ＳｉＯ2マスクが酸洗浄等により除去されることによって、リセス２２０が形成される。リセス２２０を形成する工程は、本願の「工程（Ａ）」に相当する。
【００３７】
図４は、リセス２２０が形成された、製造過程における半導体装置１２を示す模式図である。図４に示すように、リセス２２０の深さは、第３半導体層１４０の上面１４２から第２半導体層１３０まで到達する深さである。
【００３８】
次に、リセス２２０が形成された製造過程における半導体装置１２に対して、ドライエッチングを行うことによって、アイソレーション用トレンチ１７０が形成される（ステップＳ１３０）。具体的には、アイソレーション用トレンチ１７０は、リセス２２０をアライメントマークとして、ＸＹ平面においてリセス２２０からあらかじめ定めた間隔だけ離れた領域に、形成される。アイソレーション用トレンチ１７０の形成は、ステップＳ１２０においてリセス２２０が形成されたときと同様に、ＳｉＯ2をマスクとするパターンが形成され、プラズマエッチングが行われた後、ＳｉＯ2マスクが除去されることによって行われる。
【００３９】
図５は、リセス２２０とアイソレーション用トレンチ１７０が形成された、製造過程における半導体装置１３を示す模式図である。図５に示すように、アイソレーション用トレンチ１７０の深さは、第３半導体層１４０の上面１４２から第１半導体層１２０まで到達する深さである。
【００４０】
次に、アイソレーション用トレンチ１７０が形成された、製造過程における半導体装置１３に対して、ドライエッチングを行うことによって、ゲートトレンチ２５０が形成される（ステップＳ１４０）。ゲートトレンチ２５０は、リセス２２０をアライメントマークとして、ＸＹ平面において、リセス２２０とアイソレーション用トレンチ１７０との間に形成される。ゲートトレンチ２５０もまた、ステップＳ１２０において形成されたリセス２２０や、ステップＳ１３０において形成されたアイソレーション用トレンチ１７０と同様に、ＳｉＯ2をマスクとするパターンが形成され、プラズマエッチングが行われた後、ＳｉＯ2マスクが除去されることによって行われる。ゲートトレンチ２５０を形成する工程は、本願の「工程（Ｂ）」に相当する。
【００４１】
図６は、リセス２２０とアイソレーション用トレンチ１７０とゲートトレンチ２５０とが形成された、製造過程における半導体装置１４を示す模式図である。図６に示すように、ゲートトレンチ２５０の深さは、第３半導体層１４０の上面１４２から第１半導体層１２０まで到達する深さである。
【００４２】
次に、ゲートトレンチ２５０が形成された、製造過程における半導体装置１４に対して、ゲート絶縁膜２５５が形成される（ステップＳ１５０）。ゲート絶縁膜２５５は、半導体装置１４の上方の全面に対して、例えばＡＬＤ（Atomic Layer Deposition）法によって形成される。
図７は、ゲート絶縁膜２５５が形成された、製造過程における半導体装置１５を示す模式図である。
【００４３】
次に、ゲート絶縁膜２５５が形成された、製造過程における半導体装置１５に対して、リセス２２０をアライメントマークとして用いて、ボディ電極２３０が形成される（ステップＳ１６０）。まず、リセス２２０をアライメントマークとして、ボディ電極２３０が形成される箇所のゲート絶縁膜２５５が除去される。その後、ボディ電極２３０は、リセス２２０のゲート絶縁膜２５５に覆われていない箇所に、例えば、ＥＢ(Electron Beam)蒸着によって形成される。ボディ電極２３０を形成する工程は、本願の「工程（Ｃ）」に相当する。
図８は、ボディ電極２３０が形成された、製造過程における半導体装置１６を示す模式図である。
【００４４】
次に、ボディ電極２３０が形成された、製造過程における半導体装置１６に対して、ゲートトレンチ２５０をアライメントマークとして用いて、ソース電極２４０が形成される（ステップＳ１７０）。ソース電極２４０は、ゲートトレンチ２５０をアライメントマークとして、ソース電極２４０が形成される箇所のゲート絶縁膜２５５が除去された後、例えば、ＥＢ(Electron Beam)蒸着によって、形成される。ソース電極２４０を形成する工程は、本願の「工程（Ｄ）」に相当する。
図９は、ソース電極２４０が形成された、製造過程における半導体装置１７を示す模式図である。
【００４５】
次に、ソース電極２４０が形成された、製造過程における半導体装置１７に対して、ゲートトレンチ２５０をアライメントマークとして、ゲート電極２６０が形成される（ステップＳ１８０）。ゲート電極２６０は、ゲートトレンチ２５０をアライメントマークとして、ゲート絶縁膜２５５を介して、ゲートトレンチ２５０の壁面ｈｇと底面ｔｇとゲートトレンチ２５０周辺の第３半導体層１４０の上面１４２とを連続的に覆うように形成される。ゲート電極２６０は、例えば、スパッタ法によって、形成される。ゲート電極２６０を形成する工程は、本願の「工程（Ｄ）」に相当する。
図１０は、ゲート電極２６０が形成された、製造過程における半導体装置１８を示す模式図である。
【００４６】
次に、ゲート電極２６０が形成された製造過程における半導体装置１８に対し、基板１１０の下面１１１に、ドレイン電極２１０が形成される（ステップＳ１９０）。ドレイン電極２１０の形成は、例えば、スパッタ法によって行うことができる。以上のような工程を経て、図１に示す半導体装置１０が完成する。
【００４７】
次に、上述の製造方法により製造された半導体装置１０の特徴について説明する。一般的に、半導体装置１０を製造する場合には、例えばボディ電極２３０が所望の位置に形成されるように、半導体装置１０の所定の箇所をアライメントマークとして、アライメント（位置合わせ）することによって、パターン形成やエッチングが行われる。しかし、実際には、例えば、ボディ電極２３０やソース電極２４０、ゲート電極２６０は、アライメントに用いられるアライメント装置の精度等に起因して、所望の位置からずれて形成される。このずれは、「アライメントずれ」とも呼ばれる。
【００４８】
図１１（Ａ）（Ｂ）は、リセス２２０とボディ電極２３０とのずれを表した図である。図１１（Ａ）は、ＸＹ平面における、リセス２２０に対するボディ電極２３０のずれを、複数の半導体装置１０について測定した結果を示している。図１１（Ｂ）は、図１１（Ａ）に示す測定値の分布図である。リセス２２０に対するボディ電極２３０のずれは、例えば、一つの半導体装置１０について、測定者によって定義されたリセス２２０の所定の箇所とボディ電極２３０の所定の箇所との距離Ｒ１を測定することによって求められる。そして、他の半導体装置１０についても、同様に距離Ｒ１を測定することで、図１１（Ａ）（Ｂ）に示す、ずれのばらつきおよび分布図を得ることができる。
【００４９】
なお、他の半導体装置１０とは、例えば、同じウェーハ上に形成された半導体装置や、同じ製造ラインにおいて製造された半導体装置、同じ製造プロセスにおいて製造された半導体装置等である。測定者によって定義されたリセス２２０の所定の箇所とボディ電極２３０の所定の箇所との距離Ｒ１とは、例えば、リセス２２０の端部とボディ電極２３０の端部との距離である。その他にも、距離Ｒ１は、リセス２２０の中心とボディ電極２３０の端部との距離、リセス２２０の中心とボディ電極２３０の中心との距離であってもよい。また、距離Ｒ１は、所定の領域内におけるリセス２２０とボディ電極２３０との間の最大距離であってもよいし、最小距離であってもよいし、複数の距離を測定した場合の中間値であってもよい。すなわち、距離Ｒ１は、複数の半導体装置１０について、同じ定義で測定されるのであればよい。このことは、以降に示す距離Ｒ２、Ｒ３、Ｒ４についても同様である。
【００５０】
距離Ｒ１を複数の半導体装置１０について測定した値は、図１１（Ｂ）に示すように正規分布に従う。図１１（Ａ）（Ｂ）の測定結果より算出した、距離Ｒ１の標準偏差σ1を３倍した値は、０．３１μｍであった。
【００５１】
図１２（Ａ）（Ｂ）は、ゲートトレンチ２５０とボディ電極２３０とのずれを表した図である。図１２（Ａ）は、ＸＹ平面における、ゲートトレンチ２５０に対するボディ電極２３０のずれを、複数の半導体装置１０について測定した結果を示している。図１２（Ｂ）は、図１２（Ａ）に示す測定値の分布図である。ゲートトレンチ２５０に対するボディ電極２３０のずれもまた、例えば、一つの半導体装置１０について、測定者によって定義されたゲートトレンチ２５０の所定の箇所とボディ電極２３０の所定の箇所との距離Ｒ２を測定することによって求められる。そして、他の半導体装置１０についても、同様に距離Ｒ２を測定することで、図１２（Ａ）（Ｂ）に示す、ずれのばらつきおよび分布図を得ることができる。
【００５２】
距離Ｒ２を複数の半導体装置１０について測定した値は、図１２（Ｂ）に示すように正規分布に従う。図１２（Ａ）（Ｂ）の測定結果より算出した、距離Ｒ２の標準偏差σ2を３倍した値は、０．４３μｍであった。
【００５３】
以上の結果より、リセス２２０とボディ電極２３０との距離Ｒ１の標準偏差σ1と、ゲートトレンチ２５０とボディ電極２３０との距離Ｒ２の標準偏差σ2との関係は、以下の式（１）のように表すことができる。
３σ1＜３σ2・・・（１）
【００５４】
標準偏差σ1と標準偏差σ2とが式（１）のような関係を満たすのは、以下の理由による。ボディ電極２３０はリセス２２０をアライメントマークとして用いて形成されているので、アライメントマークであるリセス２２０に対して、アライメント装置に起因するずれが生じる。一方、ゲートトレンチ２５０は、リセス２２０をアライメントマークとして用いて形成されている。そのため、標準偏差σ2には、ゲートトレンチ２５０およびボディ電極２３０のそれぞれの、アライメント装置に起因するずれが含まれることとなる。よって、ゲートトレンチ２５０に対するボディ電極２３０のずれ（距離Ｒ２）の標準偏差σ2の標準偏差の３倍と、リセス２２０に対するボディ電極２３０のずれ（距離Ｒ１）の標準偏差σ1の標準偏差の３倍とは、式（１）のような関係を満たす。すなわち、ある構造をアライメントマークとして、他の構造、例えば電極を形成する場合、アライメントマークと電極とのずれの標準偏差の３倍は、アライメントマーク以外の構造と電極とのずれの標準偏差の３倍未満となる。
【００５５】
同様に、ソース電極２４０を形成する場合に、アライメントマークとして用いたゲートトレンチ２５０と、ソース電極２４０との距離Ｒ３を測定し、距離Ｒ３の標準偏差σ3の３倍を算出する。また、ソース電極２４０を形成する場合に、アライメントマークとして用いていないリセス２２０と、ソース電極２４０との距離Ｒ４を測定し、距離Ｒ４の標準偏差σ4の３倍を算出する。標準偏差σ3と標準偏差σ4との関係は、以下の式（２）のように表される。
３σ3＜３σ4・・・（２）
【００５６】
なお、ゲート電極２６０を形成する場合に、アライメントマークとして用いたゲートトレンチ２５０に対するゲート電極２６０のずれを距離Ｒ３として測定し、距離Ｒ３の標準偏差σ3の３倍を算出する。そして、ゲート電極２６０を形成する場合に、アライメントマークとして用いていないリセス２２０に対するゲート電極２６０のずれを距離Ｒ４として測定し、距離Ｒ４の標準偏差σ4の３倍を算出しても、同様に上述の式（２）の関係を満たす。
【００５７】
本実施形態の半導体装置１０において、ボディ電極２３０は、リセス２２０をアライメントマークとして用いて形成される。また、ゲート電極２６０およびソース電極２４０は、ゲートトレンチ２５０をアライメントマークとして用いて形成される。そのため、ボディ電極２３０はリセス２２０に対してずれが少なく、ゲート電極２６０およびソース電極２４０はゲートトレンチ２５０に対してずれが少ない半導体装置１０を製造することができる。つまり、リセス２２０周辺とゲートトレンチ２５０周辺とをそれぞれ微細化することができる。そのため、半導体装置１０のサイズを小さく構成することができる。そのため、半導体装置１０の製造コストを低減することができる。
【００５８】
図１３および図１４は、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａ、ＳＧｂを示す図である。図１３には、上述の製造方法に基づいて、ゲートトレンチ２５０をアライメントマークとして、ソース電極２４０を形成する場合の、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａが示されている。図１４には、比較例として、ゲートトレンチ２５０以外をアライメントマークとして、ソース電極２４０を形成する場合の、ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧｂが示されている。ソース電極２４０とゲートトレンチ２５０との設計上の距離ＳＧａ、ＳＧｂは、アライメントずれ分のマージンＭａ、Ｍｂをとって定められる。アライメントずれが生じても、半導体装置の動作に支障が生じないようにするためである。
【００５９】
本実施形態の１０の製造方法によれば、ゲートトレンチ２５０をアライメントマークとして、ソース電極２４０が形成される。そのため、ゲートトレンチ２５０と、ソース電極２４０とのずれ（距離）を小さくすることができる。よって、図１３に示すように、例えば、マージンＭａを０．７μｍとすることができる。それに比べて、ゲートトレンチ２５０をアライメントマークとしない場合には、ソース電極２４０とゲートトレンチ２５０とのずれが大きくなる。そのため、図１４に示すように、例えばマージンＭｂが１．０μｍとなる。よって、ソース電極２４０とゲートトレンチ２５０との距離ＳＧａ、ＳＧｂの関係を、ＳＧａ＜ＳＧｂとすることができる。このように、本実施形態の半導体装置１０の製造方法によれば、ゲートトレンチ２５０とソース電極２４０との間を縮小することができる。すなわち、ゲートとソースとの間を縮小（微細化）することができる。よって半導体装置１０のオン抵抗が低減される。このことから、同じオン抵抗の半導体装置を設計する場合において、半導体装置のサイズを小さくすることができる。
【００６０】
さらに、本実施形態の半導体装置１０は、リセス２２０と、アイソレーション用トレンチ１７０とが形成された後に、ゲートトレンチ２５０が形成される。半導体層等にリセス２２０やアイソレーション用トレンチ１７０やゲートトレンチ２５０を形成する際には、ＳｉＯ2をマスクとするパターン形成や、ドライエッチングや、その後のＳｉＯ2マスクの除去等によって、例えばゲートトレンチ２５０の底面ｔｇおよび壁面ｈｇは、ＳｉＯ2マスクの残渣による汚染や表面あれ等のダメージを受ける場合がある。特に、第２半導体層１３０における壁面ｈｇ付近には、図１に示すようにチャネル領域３１０が存在するため、このようなダメージは、チャネル抵抗の悪化の要因となる。
【００６１】
しかし、本実施形態の製造方法であれば、リセス２２０と、ゲートトレンチ２５０と、アイソレーション用トレンチ１７０とのうち、ゲートトレンチ２５０が最後に形成される。そのため、チャネル領域３１０部分は、リセス２２０やアイソレーション用トレンチ１７０を形成する際のＳｉＯ2をマスクとするパターン形成やドライエッチングやＳｉＯ2マスクの除去を行う工程（図２：ステップＳ１２０，ステップＳ１３０）に曝されることはない。よって、チャネル領域３１０部分に与えるダメージを減少させることができるので、チャネル領域３１０は良好なチャネル抵抗を有する。そのため、本実施形態の製造方法によれば、良好な電気的特性を有する半導体装置１０を製造することができる。
【００６２】
また、一般的に、半導体装置１０を製造する際には、半導体層の所定の位置にアライメントマークが形成される。そして、例えばゲートトレンチ２５０や電極（２３０、２４０、２６０）が、半導体層の所望の位置に形成されるように、アライメントマークを基準としてアライメントが行われる。そして、ＳｉＯ2をマスクとするパターンが形成され、エッチングや、蒸着が行われる。しかし、本実施形態の半導体装置１０の製造においては、例えば、リセス２２０とアライメントマークを同時に形成し、アイソレーション用トレンチ１７０や、ゲートトレンチ２５０が形成されるので、別途アライメントマークを形成する必要がない。そのため、半導体装置１０の製造工程の短縮化と、製造コストの低減とを達成することができる。さらに、リセス２２０は、ドライエッチングによって形成される。一般的に、ドライエッチングによって形成される形状は、ウェットエッチングによって形成される形状よりも明確である。そのため、本実施形態の製造方法であれば、リセス２２０を形成した以降の工程において、アライメントマークを容易に読み取ることができる。
【００６３】
Ｂ．変形例：
Ｂ１．変形例１：
上述の実施形態では、リセス２２０が形成された後に、ゲートトレンチ２５０が形成され、リセス２２０をアライメントマークとして、ボディ電極２３０が形成され、ゲートトレンチ２５０をアライメントマークとしてソース電極２４０およびゲート電極２６０が形成されている。こうすることで、上述の式（１）および（２）を満たし、オン抵抗の低減した半導体装置１０を製造することができる。これに対し、ゲートトレンチ２５０をアライメントマークとしてリセス２２０が形成されても、上述の式（１）および（２）を満たす半導体装置１０を製造することができる。また、リセス２２０およびゲートトレンチ２５０は、例えばあらかじめ形成された他の構造をアライメントマークとして形成されてもよい。つまり、リセス２２０をアライメントマークとして、ボディ電極２３０が形成され、ゲートトレンチ２５０をアライメントマークとしてソース電極２４０およびゲート電極２６０が形成されれば、上述の式（１）および（２）を満たす半導体装置１０を製造することができる。
【００６４】
Ｂ２．変形例２：
上述の実施形態では、アイソレーション用トレンチ１７０を形成した後にゲートトレンチ２５０を形成することによって、チャネル領域３１０部分に与えるダメージを減少させている。しかし、ゲートトレンチ２５０は、例えば、ゲートトレンチ２５０とアイソレーション用トレンチ１７０の深さが同じであれば、同時に形成されてもよい。こうすることによっても、チャネル領域３１０部分に与えるダメージを減少させることができる。また、ゲートトレンチ２５０とアイソレーション用トレンチ１７０との深さが同じでなくとも、アイソレーション用トレンチ１７０は、あらかじめアイソレーション用トレンチ１７０を形成する箇所を一定の深さまでエッチングして、その後、エッチングされた箇所を、ゲートトレンチ２５０の形成と同時にさらにエッチングすることによって、形成されてもよい。また、アイソレーション用トレンチ１７０は、リセス２２０よりも先に形成されてもよい。すなわち、ゲートトレンチ２５０が、リセス２２０と、アイソレーション用トレンチ１７０と、ゲートトレンチ２５０とを形成する工程の中で、最後に形成されれば、チャネル領域３１０の抵抗の悪化を抑制することができる。
【００６５】
Ｂ３．変形例３：
上述の実施形態では、リセス２２０の形成後にアイソレーション用トレンチ１７０を形成し、アイソレーション用トレンチ１７０の形成後にゲートトレンチ２５０を形成している。これに対し、リセス２２０とアイソレーション用トレンチ１７０とゲートトレンチ２５０のそれぞれの形成後に、ドライエッチングによって受けたダメージを回復するために、ウェットエッチングを行うこととしてもよい。こうすることで、チャネル領域３１０の抵抗をさらに低減することができる。また、ウェットエッチングは、ゲートトレンチ２５０の形成後にのみ行うこととしてもよい。
【００６６】
Ｂ４．変形例４：
上述の実施形態では、半導体装置１０は、リセス２２０を中心としたＸＺ平面に対して対称な構造を有している。これに対し、半導体装置１０は、ＸＺ平面に対して略対称な構造であってもよく、非対称な構造であってもよい。また、上述の実施形態では、半導体装置１０は、リセス２２０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、ゲートトレンチ２５０が形成された構造を有している。これに対し、半導体装置１０は、ゲートトレンチ２５０が形成された位置とアイソレーション用トレンチ１７０が形成された位置との間の位置に、リセス２２０が形成された構造を有していてもよい。すなわち、リセス２２０が形成される位置とゲートトレンチ２５０が形成される位置とは、入れ換えられてもよい。本願の製造方法によって製造された半導体装置であれば、リセス２２０の形成される位置とゲートトレンチの形成される位置とによらず、上述の実施形態と同様の効果を奏する。
【００６７】
Ｂ５．変形例５：
上述の実施形態では、リセス２２０の形状は、凹状である。これに対し、リセス２２０の形状は、第２半導体層１３０が第３半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、上述の実施形態では、ゲートトレンチ２５０の形状は、凹状である。これに対し、ゲートトレンチ２５０の形状は、第３半導体層１４０の表面から第１半導体層１２０に到達していれば、例えばＶ字型の形状等他の形状であってもよい。同様にアイソレーション用トレンチ１７０の形状は、第１半導体層１２０が第３半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、アイソレーション用トレンチ１７０は、例えば、半導体装置１０があらかじめ他の半導体装置と分離されていたり、イオン注入等の他の方法によって半導体装置１０が他の半導体装置から分離されるのであれば、必ずしも半導体装置１０に形成されていなくともよい。
【００６８】
Ｂ６．変形例６：
上述の実施形態において、ボディ電極２３０とソース電極２４０とゲート電極２６０とが形成される工程（ステップＳ１６０、ステップＳ１７０、ステップＳ１８０）の順序は、相互に入れ換えられても良い。
【００６９】
Ｂ７．変形例７：
上述の実施形態では、ドレイン電極２１０は、基板１１０の下面１１１に形成されている。これに対し、ドレイン電極２１０は、アイソレーション用トレンチ１７０の底面ｔｉに形成されてもよい。
【００７０】
Ｂ８．変形例８：
上述の実施形態では、半導体装置１０の基板１１０には、ＭＯＣＶＤ装置を用いた結晶成長によって、第１半導体層１２０と、第２半導体層１３０と、第３半導体層１４０とが順に積層した状態で形成されている。これに対し、第１半導体層１２０と第２半導体層１３０との間に真性半導体層が形成されてもよい。また、基板１１０として、Ｓｉ基板や、ＳｉＣ基板を用いてもよい。また、ドレイン電極２１０を、アイソレーション用トレンチ１７０の底面ｔｉに形成する場合には、基板１１０として、サファイア基板を用いてもよい。また、ＰＮ第２の半導体装置に、ゲートトレンチを最後に形成することとして、上述の実施形態の半導体装置１０の製造方法を適用してもよい。
【００７１】
Ｂ９．変形例９：
上述の実施形態では、ＧａＮ系の半導体装置１０について示している。これに対し、半導体装置１０は、窒化アルミニウム（ＡｌＮ）や、窒化インジウム（ＩｎＮ）や、炭化ケイ素（ＳｉＣ）や、窒化ホウ素（ＢＮ）や、Ｓｉ等の他の材料系の半導体装置であってもよい。
【００７２】
Ｂ１０．変形例１０：
上述の実施形態では、ＧａＮ系の半導体装置１０は、リセス２２０と、アイソレーション用トレンチ１７０と、ゲートトレンチ２５０とがドライエッチングによって形成されている。これに対し、半導体装置１０が、例えば、Ｓｉ系の半導体装置である場合には、リセス２２０と、アイソレーション用トレンチ１７０と、ゲートトレンチ２５０とはウェットエッチングによって形成されてもよい。
【００７３】
Ｂ１１．変形例１１：
上述の実施形態では、半導体装置１０の「第１導電型」はＮ型であり、「第２導電型」はＰ型である。これに対し、半導体装置１０の「第１導電型」がＰ型であり、「第２導電型」がＮ型であってもよい。
【００７４】
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００７５】
１０、１０ａ…半導体装置
１０ｂ…比較例の半導体装置
１１…積層体
１２、１３、１４、１５、１６、１７、１８…製造過程における半導体装置
１１０…基板
１１１…基板下面
１１２…基板上面
１２０…第１半導体層
１２２…第１半導体層上面
１３０…第２半導体層
１３２…第２半導体層上面
１４０…第３半導体層
１４２…第３半導体層上面
１７０…アイソレーション用トレンチ
２１０…ドレイン電極
２２０…リセス
２３０…ボディ電極
２４０…ソース電極
２５０…ゲートトレンチ
２５５…ゲート絶縁膜
２６０…ゲート電極
３１０…チャネル領域
ｈｇ…ゲートトレンチ壁面
ｔｇ…ゲートトレンチ底面
ｔｉ…アイソレーション用トレンチ底面
Ｍａ、Ｍｂ…マージン
ＳＧａ、ＳＧｂ…ソース電極２４０とゲートトレンチ２５０との設計上の距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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