(57)【要約】【課題】トランジスタのサイズを増大させることなく耐圧性能を向上させることができる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置は、半導体層の上面部分に設けられる第１導電型のドレイン領域およびソース領域と、ドレイン領域およびソース領域の間を仕切る位置に、半導体層の上面から下方へ向けて延在する絶縁層領域と、ドレイン領域の下面から下方へ向けて延在し、不純物濃度がドレイン領域よりも低い第１導電型の半導体領域と、ソース領域の下面から下方へ向けて延在し、半導体層の内部で第１導電型の半導体領域と接合される第２導電型の半導体領域と、絶縁層領域の内部に埋め込まれ、上面がドレイン領域の上面よりも下方に位置し、第１導電型の半導体領域よりも第２導電型の半導体領域寄りに設けられるゲート電極とを備える。【選択図】図２
2014049481.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の上面部分に設けられる第１導電型のドレイン領域およびソース領域と、
前記ドレイン領域およびソース領域の間を仕切る位置に、前記半導体層の上面から下方へ向けて延在する絶縁層領域と、
前記ドレイン領域の下面から下方へ向けて延在し、不純物濃度が前記ドレイン領域よりも低い第１導電型の半導体領域と、
前記ソース領域の下面から下方へ向けて延在し、前記半導体層の内部で前記第１導電型の半導体領域と接合される第２導電型の半導体領域と、
前記絶縁層領域の内部に埋め込まれ、上面が前記ドレイン領域の上面よりも下方に位置し、前記第１導電型の半導体領域よりも前記第２導電型の半導体領域寄りに設けられるゲート電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記ソース領域は、
前記半導体層内部における下面の深さ位置が、前記半導体層内部における前記ゲート電極上面の深さ位置にまで達する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン領域の下面から下方へ向けて延在する前記第１導電型の半導体領域と、前記ソース領域の下面から下方へ向けて延在する前記第２導電型の半導体領域とは、前記絶縁層領域の下面側で接合される
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ドレイン領域の下面から下方へ向けて延在する前記第１導電型の半導体領域は、
前記絶縁層領域における下面から前記ソース領域側の下側側面まで回りこみ、前記ソース領域の下面から下方へ向けて延在する前記第２導電型の半導体領域の下面と接合される
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記絶縁層領域は、
前記ドレイン領域側の側面から前記ゲート電極における前記ドレイン領域側の側面までの距離、および、該絶縁層領域の下面から前記ゲート電極における下面までの距離が、前記ソース領域側の側面から前記ゲート電極における前記ソース領域側の側面までの距離よりも大きい
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来、高耐圧のトランジスタとしてＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide Semiconductor）トランジスタが知られている。また、ＬＤＭＯＳトランジスタの耐圧性能をさらに向上させる技術として、ゲート電極とドレイン領域との間にゲート絶縁膜よりも厚い酸化膜を設ける技術が開示されている。
【０００３】
しかしながら、従来の技術では、高耐圧なトランジスタほど、前述の厚い酸化膜によって隔てられるゲート電極とドレイン領域との距離が長くなり、トランジスタのサイズが増大するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１８２１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、トランジスタのサイズを増大させることなく耐圧性能を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、半導体装置が提供される。半導体装置は、第１導電型のドレイン領域およびソース領域と、絶縁層領域と、第１導電型の半導体領域と、第２導電型の半導体領域と、ゲート電極とを備える。第１導電型のドレイン領域およびソース領域は、半導体層の上面部分に設けられる。絶縁層領域は、前記ドレイン領域およびソース領域の間を仕切る位置に、前記半導体層の上面から下方へ向けて延在する。第１導電型の半導体領域は、前記ドレイン領域の下面から下方へ向けて延在し、不純物濃度が前記ドレイン領域よりも低い。第２導電型の半導体領域は、前記ソース領域の下面から下方へ向けて延在し、前記半導体層の内部で前記第１導電型の半導体領域と接合される。ゲート電極は、前記絶縁層領域の内部に埋め込まれ、上面が前記ドレイン領域の上面よりも下方に位置し、前記第１導電型の半導体領域よりも前記第２導電型の半導体領域寄りに設けられる。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係るＬＤＭＯＳの上面を示す説明図。
【図２】図２は、第１の実施形態に係るＬＤＭＯＳの断面を示す説明図。
【図３】図３は、第１の実施形態に係るＬＤＭＯＳの断面を示す説明図。
【図４】図４は、第１の実施形態に係るＬＤＭＯＳの製造工程を示す断面説明図。
【図５】図５は、第１の実施形態に係るＬＤＭＯＳの製造工程を示す断面説明図。
【図６】図６は、第１の実施形態に係るＬＤＭＯＳの製造工程を示す断面説明図。
【図７】図７は、第２の実施形態に係るＬＤＭＯＳの断面を示す説明図。
【図８】図８は、第３の実施形態に係るＬＤＭＯＳの断面を示す説明図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下では、実施形態に係る半導体装置がＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide Semiconductor）トランジスタ（以下、「ＬＤＭＯＳ」と記載する）である場合について説明するが、半導体装置は任意の電界効果トランジスタであってもよい。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係るＬＤＭＯＳ１の上面を示す説明図である。図１に示すように、ＬＤＭＯＳ１は、例えばシリコンウェハ等の基板へ埋め込まれる上面視細長形状をした第１導電型のドレイン領域Ｄと、ドレイン領域Ｄを上面視環状に囲む絶縁層領域２とを備える。また、ＬＤＭＯＳ１は、絶縁層領域２の内部に、ドレイン領域Ｄの周りを囲むように埋め込まれるゲート電極Ｇを備える。
【００１０】
また、ＬＤＭＯＳ１は、上面視環状の絶縁層領域２の外周を囲むように基板へ埋め込まれる第２導電型の半導体領域４を備え、かかる第２導電型の半導体領域４の上面のうち、ＬＤＭＯＳ１のソースとなる部分に第１導電型のソース領域Ｓを備える。
【００１１】
つまり、ＬＤＭＯＳ１では、上面視において細長矩形環状に形成される絶縁層領域２の長辺部分を挟んでドレイン領域Ｄと対向する位置にソース領域Ｓが設けられる。なお、ＬＤＭＯＳ１の内部構造の一例については、図２および図３を参照して後述する。
【００１２】
ここで、上面視において細長矩形環状に形成される絶縁層領域２の短辺部分近傍の領域は、ＬＤＭＯＳ１のアクティブ領域として使用されない領域である。そこで、ＬＤＭＯＳ１では、かかる絶縁層領域２の短辺部分に、ゲート電極Ｇへ接続されるゲートコンタクト電極Ｇａが設けられる。
【００１３】
これにより、ゲート電極Ｇが絶縁層領域２の内部へ埋め込まれてもゲート電極Ｇへの制御信号の入力が可能となる。なお、図１では、図示を省略しているが、ソース領域Ｓの上面における所定位置には、ソースコンタクト電極Ｓａ（図２参照）、ドレイン領域Ｄの上面における所定位置には、ドレインコンタクト電極Ｄａ（図２参照）が設けられる。
【００１４】
次に、図２および図３を参照し、ＬＤＭＯＳ１の内部構造の一例について説明する。図２および図３は、第１の実施形態に係るＬＤＭＯＳ１の断面を示す説明図である。なお、図２には、図１に示すＡ−Ａ´線による断面を模式的に示しており、図３には、図１に示すＢ−Ｂ´による断面を模式的に示している。
【００１５】
図２に示すように、ＬＤＭＯＳ１は、例えば、シリコンウェハ等の基板１０に形成される。そして、ＬＤＭＯＳ１は、基板１０上の半導体層の上面部分に設けられる第１導電型のドレイン領域Ｄと、第１導電型のソース領域Ｓとを備える。
【００１６】
かかるドレイン領域Ｄの上面には、ドレインコンタクト電極Ｄａが設けられ、ソース領域Ｓの上面には、ソースコンタクト電極Ｓａが設けられる。また、ＬＤＭＯＳ１は、ドレイン領域Ｄおよびソース領域Ｓの間を仕切る位置に、半導体層の上面から下方ヘ向けて延在する絶縁層領域２を備える。かかる絶縁層領域２は、例えば、酸化シリコン等の絶縁体である。
【００１７】
また、ＬＤＭＯＳ１は、ドレイン領域Ｄの下方に第１導電型の半導体領域３を備える。この第１導電型の半導体領域３は、ドレイン領域Ｄの下面から下方へ向けて延在し、不純物濃度がドレイン領域Ｄよりも低い領域である。
【００１８】
また、ＬＤＭＯＳ１は、ソース領域Ｓの下方に第２導電型の半導体領域４を備える。この第２導電型の半導体領域４は、ソース領域Ｓの下面から下方へ向けて延在し、半導体層の内部で第１導電型の半導体領域３と接合される。これら、第１導電型の半導体領域３と第２導電型の半導体領域４との接合部には、空乏層であるジャンクション領域５が形成される。
【００１９】
さらに、ＬＤＭＯＳ１は、絶縁層領域２の内部に埋め込まれたゲート電極Ｇを備える。このゲート電極Ｇは、上面がドレイン領域Ｄの上面よりも下方に位置する深さに埋め込まれ、第１導電型の半導体領域３よりも第２導電型の半導体領域４寄りに設けられる。
【００２０】
かかるＬＤＭＯＳ１では、絶縁層領域２の中で、ゲート電極Ｇにおけるソース領域Ｓ側の側面および下面の一部と、第２導電型の半導体領域４との間の部位がゲート絶縁膜２１となる。一方、絶縁層領域２の中で、ゲート電極Ｇにおけるドレイン領域Ｄ側の側面と、第１導電型の半導体領域３との間の部位が、ドレイン領域Ｄとソース領域Ｓとの間の電界を緩和するフィールドプレート２２となる。
【００２１】
このように、ＬＤＭＯＳ１は、ドレイン領域Ｄの下面から半導体層の下方へ延在する第１導電型の半導体領域３とゲート電極Ｇとの間に、ゲート絶縁膜２１よりも幅が広く半導体層の深さ方向へ延伸する絶縁体によって形成されたフィールドプレート２２を備える。
【００２２】
かかるＬＤＭＯＳ１では、半導体層へ埋め込まれる絶縁層領域２の深さ方向の長さが大きいほど、ドレイン領域Ｄとソース領域Ｓとの間の耐圧性能が向上する。したがって、ＬＤＭＯＳ１によれば、上面のサイズを増大させることなく、ドレイン領域Ｄとソース領域Ｓとの間の耐圧性能を向上させることができる。
【００２３】
しかも、ＬＤＭＯＳ１のゲート電極Ｇは、上面がドレイン領域Ｄよりも半導体層内で深い位置となるように設けられる。そして、かかるゲート電極Ｇとドレイン領域Ｄとの間には、絶縁体である絶縁層領域２が介在する。このように、ＬＤＭＯＳ１では、ドレイン領域Ｄとゲート電極Ｇとを、絶縁体を介して半導体層の深さ方向へ離隔させることで、ドレイン領域Ｄとゲート電極Ｇとの間の距離をかせいでいる。
【００２４】
これにより、ＬＤＭＯＳ１では、ドレイン領域Ｄとゲート電極Ｇとの間の耐圧性能が向上する。したがって、ＬＤＭＯＳ１によれば、例えば、ＥＳＤ（静電気放電）によって異常な高電圧がドレイン領域Ｄへ印加された場合に、ドレイン領域Ｄからゲート電極Ｇへ電流が流れることを防止して、ＬＤＭＯＳ１の破損を防止することができる。
【００２５】
また、かかるＬＤＭＯＳ１では、ドレイン領域Ｄとゲート電極Ｇとの半導体層における深さ方向の距離をさらに大きくすることで、トランジスタの上面視のサイズを増大させることなく、ドレイン領域Ｄとゲート電極Ｇとの間の耐圧性能を向上させることができる。
【００２６】
また、ＬＤＭＯＳ１では、半導体層の表面部分においても、ドレイン領域Ｄとソース領域Ｓとが絶縁層領域２によって離隔されているので、半導体層の表面部分でドレイン領域Ｄとソース領域Ｓとの間でショートが発生することを防止することができる。
【００２７】
また、ＬＤＭＯＳ１のソース領域Ｓは、半導体層内部における下面の深さ位置が、半導体層内部におけるゲート電極Ｇ上面の深さ位置にまで達するように設けられる。これにより、ＬＤＭＯＳ１では、ソース領域Ｓの下面とゲート絶縁膜２１の最上部とが面一の位置関係となるので、高速な動作が可能となる。
【００２８】
また、ＬＤＭＯＳ１では、ゲート電極Ｇが絶縁層領域２に埋め込まれ、図２に示すように、ドレイン領域Ｄ、絶縁層領域２およびソース領域Ｓの各上面が面一となるように形成される。これにより、ＬＤＭＯＳ１上面の平坦性が向上するので、ＬＤＭＯＳ１よりも上層に半導体素子や配線層が設けられる場合に、これら半導体素子や配線層等の形成位置の位置合わせ精度を向上させることができる。
【００２９】
また、ＬＤＭＯＳ１では、ドレイン領域Ｄの下面から下方へ延在する第１導電型の半導体領域３と、ソース領域Ｓの下面から下方へ延在する第２導電型の半導体領域４とは、絶縁層領域２の下面側で接合される。
【００３０】
これにより、絶縁層領域２における第２導電型の半導体領域４と接する面部分、つまり、絶縁層領域２におけるソース領域Ｓ側の側面から下面の一部までの部分がゲート絶縁膜２１となる。
【００３１】
このように、ＬＤＭＯＳ１では、絶縁層領域２の側面に加え、絶縁層領域２の下面の一部までがゲート絶縁膜２１となるので、動作時に形成されるチャネルが拡大され、ソース領域Ｓおよびドレイン領域Ｄへ流す電流量を増大させることができる。
【００３２】
また、図３に示すように、ゲートコンタクト電極Ｇａは、上面にソース領域Ｓが形成されない第２導電型の半導体領域４近傍、すなわち、ＬＤＭＯＳ１のアクティブ領域として機能しない領域に位置するゲート電極Ｇの上面に設けられる。
【００３３】
かかるゲートコンタクト電極Ｇａが上面に設けられる部分についても、ゲート電極Ｇは、絶縁層領域２によってドレイン領域Ｄから離隔されるので、ドレイン領域Ｄとゲート電極Ｇとの間の耐圧性能が十分に確保される。
【００３４】
なお、図３では、ゲート電極Ｇの上面が絶縁層領域２の上面である場合を示しているが、ゲートコンタクト電極Ｇａが設けられる部分のゲート電極Ｇは、上面がドレイン領域Ｄよりも下方に位置するように、絶縁層領域２の内部へ埋め込まれてもよい。
【００３５】
これにより、絶縁層領域２によって隔てられるゲート電極Ｇとドレイン領域Ｄとの間の距離がさらに大きくなるので、ゲート電極Ｇとドレイン領域Ｄとの間の耐圧性能をさらに向上させることができる。
【００３６】
次に、図４〜図６を参照し、ＬＤＭＯＳ１の製造工程について説明する。図４〜図６は、第１の実施形態に係るＬＤＭＯＳ１の製造工程を示す断面説明図である。以下では、第１導電型がＮ型、第２導電型がＰ型である場合について説明する。なお、第１導電型は、Ｐ型でもよく、かかる場合には、第２導電型がＮ型となる。
【００３７】
ＬＤＭＯＳ１を製造する場合には、図４の（ａ）に示すように、まず、シリコンウェハ等の基板１０を用意する。そして、図４の（ｂ）に示すように、後にドレイン領域Ｄとなる領域を囲むように、基板１０にトレンチ１１を形成する。
【００３８】
具体的には、例えば、基板１０の上面に、フォトリソグラフィー技術を用いてトレンチ１１の形成位置が開口されたレジスト（図示略）を形成する。そして、かかるレジストをマスクとして用い、基板１０のレジストによって被覆されていない部分を上面から下方へ向けて所定の深さまでエッチングすることにより、トレンチ１１を形成する。
【００３９】
続いて、図４の（ｃ）に示すように、トレンチ１１へ酸化シリコンを埋め込むことにより、絶縁層領域２を形成する。このとき、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によってトレンチ１１の内部に絶縁層領域２を形成する。
【００４０】
その後、図５の（ａ）に示すように、基板１０における絶縁層領域２によって囲まれる領域の上面から下方へ向けて延在する第１導電型（以下、「Ｎ型」と記載する）の半導体領域３を形成する。
【００４１】
例えば、基板１０における上面視環状をした絶縁層領域２によって囲まれる領域の上面から基板１０の内部へ、リン等のＮ型の不純物イオンをイオン注入し、その後、アニール処理を行うことで不純物イオンを熱拡散させてＮ型の半導体領域３を形成する。ここでのアニール処理では、上面視環状に形成される絶縁層領域２の内周側面から絶縁層領域２の下面の一部までＮ型の不純物イオンを熱拡散させる。
【００４２】
続いて、図５の（ｂ）に示すように、基板１０における絶縁層領域２によって囲まれる領域の外側上面から下方へ延在する第２導電型（以下、「Ｐ型」と記載する）の半導体領域４を形成する。
【００４３】
例えば、基板１０における上面視環状をした絶縁層領域２の外周の外側上面から基板１０の内部へ、ボロン等のＰ型の不純物イオンをイオン注入し、その後、アニール処理を行うことで不純物イオンを熱拡散させてＰ型の半導体領域４を形成する。
【００４４】
ここでのアニール処理では、上面視環状に形成される絶縁層領域２の外周側面から絶縁層領域２の下面の一部までＰ型の不純物イオンを熱拡散させる。これにより、Ｐ型の半導体領域４とＮ型の半導体領域３とは、絶縁層領域２の下面側でＰＮ接合され、ＰＮ接合部分にジャンクション領域５が形成される。
【００４５】
その後、図５の（ｃ）に示すように、Ｎ型の半導体領域３の上面部分にＮ型のドレイン領域Ｄを形成し、Ｐ型の半導体領域４の上面部分にＮ型のソース領域Ｓを形成する。例えば、Ｎ型の半導体領域３の上面から内部へリン等のＮ型の不純物イオンをイオン注入する。このとき、Ｎ型の半導体領域３よりも不純物濃度が高くなるようにイオン注入を行なう。その後、アニール処理を行うことでＮ型の不純物イオンを熱拡散させてドレイン領域Ｄを形成する。
【００４６】
さらに、Ｐ型の半導体領域４の上面から内部へ、例えば、リン等のＮ型の不純物イオンをイオン注入する。このとき、ドレイン領域Ｄを形成する場合と同程度の不純物イオン濃度となるようにイオン注入を行なう。その後、アニール処理を行うことでＮ型の不純物イオンを熱拡散させてソース領域Ｓを形成する。ここでの、アニール処理では、後に形成されるゲート電極Ｇの上面と同等の深さ位置までＮ型の不純物イオンを熱拡散させる。
【００４７】
その後、図６の（ａ）に示すように、絶縁層領域２に上面からトレンチ１２を形成する。例えば、絶縁層領域２の上面に、フォトリソグラフィー技術を用いてトレンチ１２の形成位置が開口されたレジスト（図示略）を形成する。そして、かかるレジストをマスクとして用い、絶縁層領域２のレジストによって被覆されていない部分を上面から下方へ向けて所定の深さまでエッチングすることにより、トレンチ１２を形成する。
【００４８】
このとき、上面視環状に形成されるトレンチ１２は、トレンチ１２の外周側面から絶縁層領域２のソース領域Ｓ側外側面までの距離が、一般的なゲート絶縁膜の膜厚と同等（例えば、１０数ｎｍ程度）となるように形成される。また、トレンチ１２は、トレンチ１２の底面から絶縁層領域２の下面までの距離が、一般的なゲート絶縁膜の膜厚と同等（例えば、１０数ｎｍ程度）となるように形成される。
【００４９】
さらに、トレンチ１２は、内周側面から絶縁層領域２のドレイン領域Ｄ側外側面までの距離が、ドレイン領域Ｄとソース領域Ｓおよび後に形成されるゲート電極Ｇとの間の電界を緩和可能な幅（例えば、数１００ｎｍ程度）になるように形成される。
【００５０】
続いて、図６の（ｂ）に示すように、トレンチ１２の内部にゲート電極Ｇを形成する。例えば、トレンチ１２の内部にＣＶＤによってポリシリコン層を形成することでゲート電極Ｇを形成する。このとき、ゲート電極Ｇにおける上面の高さ（深さ）位置がソース領域Ｓにおける下面の高さ（深さ）位置と略等しくなるようにポリシリコン層を形成する。
【００５１】
その後、図６の（ｃ）に示すように、ゲート電極Ｇの上面に、例えば、ＣＶＤによって酸化シリコン層を形成し、酸化シリコンによってトレンチ１２を埋め戻すことにより、ゲート電極Ｇが絶縁層領域２の内部に埋め込まれる。
【００５２】
最後に、ここでは、図示していないが、ドレイン領域Ｄの上面にドレインコンタクト電極Ｄａを形成し、ソース領域Ｓの上面にソースコンタクト電極Ｓａを形成する（図２参照）。また、このとき、同時にゲートコンタクト電極Ｇａ（図１参照）を形成する。これにより、図２に示すＬＤＭＯＳ１が形成される。
【００５３】
上述したように、第１の実施形態に係る半導体装置は、第１導電型のドレイン領域およびソース領域と、絶縁層領域と、第１導電型の半導体領域と、第２導電型の半導体領域と、ゲート電極とを備える。第１導電型のドレイン領域およびソース領域は、半導体層の上面部分に設けられる。絶縁層領域は、ドレイン領域およびソース領域の間を仕切る位置に、半導体層の上面から下方へ向けて延在する。
【００５４】
また、第１導電型の半導体領域は、ドレイン領域の下面から下方へ向けて延在し、不純物濃度がドレイン領域よりも低い。第２導電型の半導体領域は、ソース領域の下面から下方へ向けて延在し、半導体層の内部で第１導電型の半導体領域と接合される。ゲート電極は、絶縁層領域の内部に埋め込まれ、上面がドレイン領域の上面よりも下方に位置し、第１導電型の半導体領域よりも第２導電型の半導体領域寄りに設けられる。
【００５５】
かかる構成により、第１の実施形態に係る半導体装置は、トランジスタのサイズを増大させることなく耐圧性能を向上させることができる。
【００５６】
（第２の実施形態）
次に、図７を参照し、第２の実施形態に係るＬＤＭＯＳ１ａについて説明する。図７は、第２の実施形態に係るＬＤＭＯＳ１ａの断面を示す説明図である。ここでは、図７に示す構成要素のうち、図２に示す構成要素と同一の構成要素については、図２に示す符号と同一の符号を付することにより、その説明を省略する。
【００５７】
図７に示すように、ＬＤＭＯＳ１ａは、Ｎ型の半導体領域３１およびＰ型の半導体領域４１の形状が図２に示すＬＤＭＯＳ１とは異なり、その他の構成は、図２に示すＤＭＯＳ１と同様である。
【００５８】
具体的には、ＬＤＭＯＳ１ａにおけるドレイン領域Ｄの下面から下方へ延在するＮ型の半導体領域３１は、絶縁層領域２ａにおける下面からソース領域Ｓ側の下側側面まで回り込み、ソース領域Ｓの下面から下方へ延在するＰ型の半導体領域４１の下面と接合される。
【００５９】
かかる構成の場合、ジャンクション領域５１は、絶縁層領域２ａのソース領域Ｓ側に形成される。また、フィールドプレート２２ａは、図２に示すＬＤＭＯＳ１と同様の位置に同様の形状で形成される。なお、ゲート絶縁膜２１ａは、絶縁層領域２ａの中で、ゲート電極ＧとＮ型の半導体領域４１とによって挟まれる部分に形成される。
【００６０】
かかるＬＤＭＯＳ１ａにおいても、ドレイン領域Ｄ、絶縁層領域２ａ、ゲート電極Ｇおよびソース領域Ｓの相対的な位置関係は、図２に示すＬＤＭＯＳ１と同様である。したがって、ＬＤＭＯＳ１ａによれば、図２に示すＬＤＭＯＳ１と同様に、トランジスタのサイズを増大させることなく耐圧性能を向上させることができる。
【００６１】
また、ＬＤＭＯＳ１ａでは、Ｐ型の半導体領域４１下面の深さ位置が浅くて済むため、Ｐ型の半導体領域４１を形成する際のアニール処理時間を短縮することができる。したがって、ＬＤＭＯＳ１ａによれば、アニール処理時の熱によるＬＤＭＯＳ１ａへの悪影響を低減することができる。
【００６２】
なお、ＬＤＭＯＳ１ａでは、図２に示すＬＤＭＯＳ１よりも広範囲にＮ型の半導体領域３１が形成されるが、ＬＤＭＯＳ１ａのＮ型の半導体領域３１における下面の深さ位置と、ＬＤＭＯＳ１のＮ型の半導体領域３の下面の深さ位置は等しい。したがって、両Ｎ型の半導体領域３、３１は、不純物イオンをイオン注入する面積が異なるだけで、同じアニール処理時間によって形成することができる。
【００６３】
上述したように、第２の実施形態に係る半導体装置によれば、トランジスタのサイズを増大させることなく耐圧性能を向上させることができ、しかも、第２導電型の半導体領域を形成する際のアニール処理時間を短縮することができる。
【００６４】
（第３の実施形態）
次に、図８を参照し、第３の実施形態に係るＬＤＭＯＳ１ｂについて説明する。図８は、第３の実施形態に係るＬＤＭＯＳ１ｂの断面を示す説明図である。ここでは、図８に示す構成要素のうち、図７に示す構成要素と同一の構成要素については、図７に示す符号と同一の符号を付することにより、その説明を省略する。
【００６５】
図８に示すように、ＬＤＭＯＳ１ｂは、絶縁層領域２ｂの形状が図７に示すＬＤＭＯＳ１ａとは異なる。具体的には、絶縁層領域２ｂは、ドレイン領域Ｄ側の側面からゲート電極Ｇにおけるドレイン領域Ｄ側の側面までの距離、および、絶縁層領域２ｂの下面からゲート電極Ｇにおける下面までの距離が、ソース領域Ｓ側の側面からゲート電極Ｇにおけるソース領域Ｓ側の側面までの距離よりも大きく形成される。
【００６６】
つまり、絶縁層領域２ｂは、半導体層の深さ方向の長さ（厚さ）が図７に示す絶縁層領域２ａよりも大きく形成される。なお、ＬＤＭＯＳ１ｂの半導体層におけるドレイン領域Ｄ、ゲート電極Ｇ、ソース領域Ｓの相対的な位置関係は、図７に示すものと同様である。
【００６７】
これにより、ＬＤＭＯＳ１ｂでは、ゲート電極Ｇにおけるドレイン領域Ｄ側の側面から下面までを覆うようにフィールドプレート２２ｂが設けられる。なお、ゲート絶縁膜２１ｂは、図７に示すゲート絶縁膜２１ａと同様の位置および形状に形成される。
【００６８】
このように、ＬＤＭＯＳ１ｂでは、ゲート電極Ｇにおけるドレイン領域Ｄ側の側面に加え、下面全体がフィールドプレート２２ｂによって覆われるので、ドレイン領域Ｄとソース領域Ｓとの間の耐圧性能をさらに向上させることができる。
【００６９】
上述したように、第３の実施形態に係る半導体装置によれば、トランジスタのサイズを増大させることなく耐圧性能をさらに向上させることができる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１、１ａ、１ｂ  ＬＤＭＯＳ、  ２、２ａ、２ｂ  絶縁層領域、  ３、３１  第１導電型（Ｎ型）の半導体領域、  ４、４１  第２導電型（Ｐ型）の半導体領域、  ５、５１  ジャンクション領域、  １０  基板、  １１、１２  トレンチ、  ２１、２１ａ、２１ｂ  ゲート絶縁膜、  ２２、２２ａ、２２ｂ  フィールドプレート、  Ｄ  ドレイン領域、  Ｄａ  ドレインコンタクト電極、  Ｇ  ゲート電極、  Ｇａ  ゲートコンタクト電極、  Ｓソース領域、  Ｓａ  ソースコンタクト電極
【図１】
2014049481.tif 000003
【図２】
2014049481.tif 000004
【図３】
2014049481.tif 000005
【図４】
2014049481.tif 000006
【図５】
2014049481.tif 000007
【図６】
2014049481.tif 000008
【図７】
2014049481.tif 000009
【図８】
2014049481.tif 000010