(57)【要約】【課題】基準クロックが切り替えられた時に、ＰＬＬ回路の同期外れを防止する基準クロック切り替え回路を提供する。【解決手段】基準クロック切り替え回路１０は、基準クロック１から位相が切り替え位相差ずつ異なる位相分割数の切り替えクロックを生成する切り替えクロック生成部１１と、基準クロック２の位相と位相分割数の切り替えクロックそれぞれの位相とを比較し、基準クロック２の位相と最も位相が近い切り替えクロックを選択する切り替えクロック選択部１２と、基準クロック２の位相と最も位相が近い切り替えクロックを、位相保持時間の間、ＰＬＬ回路に出力した後切り替えクロックの位相が基準クロック１と一致するまで、前よりも位相が切り替え位相差だけ小さい他の切り替えクロックを、位相保持時間の間、ＰＬＬ回路に出力することを繰り返すクロック切り替え部１３と、切り替え位相差及び位相分割数を求める位相分割数設定部１４を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１基準クロックから位相が切り替え位相差ずつ異なる位相分割数の切り替えクロックを生成する切り替えクロック生成部と、
第２基準クロックの位相と、前記位相分割数の切り替えクロックそれぞれの位相とを比較して、第２基準クロックの位相と最も位相が近い切り替えクロックを選択する切り替えクロック選択部と、
第２基準クロックの位相と最も位相が近い切り替えクロックを、位相保持時間の間、ＰＬＬ回路に出力した後、切り替えクロックの位相が第１基準クロックと一致するまで、前よりも位相が前記切り替え位相差だけ小さい他の切り替えクロックを、前記位相保持時間の間、ＰＬＬ回路に出力することを繰り返すクロック切り替え部と、
前記切り替え位相差及び前記位相分割数を求める位相分割数設定部であって、
第１基準クロックをＰＬＬ回路に出力した後、第１基準クロックに対して位相が位相差Ｐだけ異なる第１試験クロックをＰＬＬ回路に出力し、
第１試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れなければ、位相差Ｐを前記切り替え位相差とし、
一方、第１試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れた場合には、
第１基準クロックをＰＬＬ回路に出力した後、前よりも第１基準クロックに対する位相差を小さくした位相差Ｐを有する新たな第１試験クロックをＰＬＬ回路に出力することを、第１試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れなくなるまで繰り返して、同期が外れなくなった位相差Ｐを前記切り替え位相差とし、
２πラジアンを前記切り替え位相差で除した商を前記位相分割数として求める位相分割数設定部と、
を備える基準クロック切り替え回路。
【請求項２】
前記位相保持時間を求める位相保持時間設定部であって、
繰り返し処理であって、
第１基準クロックをＰＬＬ回路に出力した後、時間Ｔの間、第１基準クロックに対して位相を前記切り替え位相差だけ増加させた第２試験クロックをＰＬＬ回路に出力し、
第２試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れなければ、
続けて、時間Ｔの間、第２試験クロックに対して位相を前記切り替え位相差だけ増加させた新たな第２試験クロックをＰＬＬ回路に出力することを、第２試験クロックの位相が、第１基準クロックの位相に対して２πラジアン以上になるまで繰り返して、時間Ｔを前記位相保持時間として求める繰り返し処理を実行し、
一方、第２試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れた場合には、
時間Ｔを、前よりも時間が長く変更された新たな時間Ｔに変更した後、前記繰り返し処理を実行する位相保持時間設定部を備える請求項１に記載の基準クロック切り替え回路。
【請求項３】
ＰＬＬ回路は、第１ＰＬＬ回路と、第１ＰＬＬ回路の出力クロックを入力する第２ＰＬＬ回路とを有する請求項１又は２に記載の基準クロック切り替え回路。
【請求項４】
ＰＬＬ回路に入力するクロックと、ＰＬＬ回路が出力するクロックとの同期が外れたことを検出する同期外れ検出部を備える請求項１〜３の何れか一項に記載の基準クロック切り替え回路。
【請求項５】
請求項１に記載の基準クロック切り替え回路を備え、
第１基準クロック及び第２基準クロックを入力又は生成し、
第２基準クロックを、一又は複数のＰＬＬ回路に分配し、
第２基準クロックに障害が発生した場合には、一又は複数のＰＬＬ回路へのクロックの出力を、前記基準クロック切り替え回路を用いて、第２基準クロックから第１基準クロックへ切り替えるクロック分配回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロック切り替え回路及びクロック分配回路に関する。
【背景技術】
【０００２】
従来、一の基準クロックから他の基準クロックへ切り替える回路が用いられている。このような回路は、例えば、クロック分配回路に備えられ得る。
【０００３】
図１は、従属同期方式のクロック分配の例を説明する図である。
【０００４】
主局１００と、主局１００に従属する複数の従属局１０１、１０２とは、通信ネットワークを形成しており、局間でデータの送受信を行っている。そして、通信の同期を取るために、従属同期方式のクロック分配を用いている。
【０００５】
主局１００は、高い精度及び信頼性を有するクロック源を有しており、このクロック源が生成した基準クロックを、従属局１０１に分配している。
【０００６】
従属局１０１は、入力した基準クロックに基づいて、同期した所定の周波数のクロックを生成して動作する。
【０００７】
図２は、従属局のクロック分配回路を説明する図である。
【０００８】
従属局１０１は、入力した基準クロックを分配するクロック分配回路１１０を備える。
【０００９】
クロック分配回路１１０は、クロック制御回路１２０と、複数の加入者回路１４０ａ、１４０ｂを備える。
【００１０】
クロック制御回路１２０は、基準クロックとして外部クロックを入力し、同期した所定の周波数のクロックを生成して、複数の加入者回路１４０ａ、１４０ｂに出力する。
【００１１】
クロック制御回路１２０は、内部クロック源１２１と、セレクタ１２２と、前段ＰＬＬ（Ｐｈａｓｅｄ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１２３を有する。
【００１２】
クロック制御回路１２０は、一の外部クロックに障害が生じた場合に備えて、複数の外部クロック１，２を外部から入力する。複数の外部クロック１，２は、例えば、主局１００から入力される。内部クロック源１２１は、内部クロックを生成する。
【００１３】
セレクタ１２２は、図示しない制御部に制御されて、外部クロック１、２及び内部クロックの内の何れか一つのクロックを選択し、前段ＰＬＬ回路１２３に出力する。クロックの切り替えは、例えば、基準クロックとして用いるクロックに障害が生じた場合に行われる。
【００１４】
前段ＰＬＬ回路１２３は、入力したクロックに基づいて、同期した所定の周波数のクロックを生成する。
【００１５】
加入者回路１４０ａ、１４０ｂは、クロック制御回路１２０から入力したクロックに基づいて、同期した所定の周波数のクロックを生成して動作する。
【００１６】
加入者回路１４０ａ、１４０ｂは、後段ＰＬＬ回路１４１を有する。後段ＰＬＬ回路１４１は、入力したクロックに基づいて、同期した所定の周波数のクロックを生成する。
【００１７】
図３は、ＰＬＬ回路を説明する図である。
【００１８】
図３に示すＰＬＬ回路２００は、前段ＰＬＬ回路１２３又は後段ＰＬＬ回路１４１の例を示す。
【００１９】
ＰＬＬ回路２００は、入力クロックを入力する位相比較器２０１と、ループフィルタ２０２と、ＤＣ増幅器２０３と、出力クロックを出力する電圧制御発振器２０４と、分周器２０５を有する。
【００２０】
位相比較器２０１は、入力クロックと、分周器２０５を介してフィードバックされた出力クロックとを比較し、位相差に対応した誤差信号を生成して、ループフィルタ２０２に出力する。
【００２１】
ループフィルタ２０２は、誤差信号をＤＣ電圧に変換すると共に、高周波数成分が除去されたＤＣ電圧を、ＤＣ増幅器２０３に出力する。ＤＣ増幅器２０３は、ＤＣ電圧を増幅して、電圧制御発振器２０４に出力する。電圧制御発振器２０４は、ＤＣ電圧に対応した周波数の出力クロックを生成する。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開平８−１５４０５１号公報
【特許文献２】特表平８−５１０３６６号公報
【特許文献３】特開２００１−４４９７９号公報
【特許文献４】特開平０２−０７５２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
ここで、クロック制御回路１２０のセレクタ１２２により選択されている外部クロックに障害が生じたために、セレクタ１２２が、前段ＰＬＬ回路１２３に出力するクロックを切り替えたとする。
【００２４】
前段ＰＬＬ回路１２３は、切り替えられた入力クロックに追従するために、出力クロックの周波数又は位相を変動させる。前段ＰＬＬ回路１２３の入力クロックに対する出力クロックの追従速度は、ループフィルタのフィルタ特性及び電圧制御発振器の特性等により定まる。
【００２５】
後段ＰＬＬ回路１４１も、前段ＰＬＬ回路１２３から入力されるクロックの変動に追従するために出力クロックの周波数又は位相を変動させる。後段ＰＬＬ回路１４１の入力クロックに対する追従速度も、同様に、ループフィルタのフィルタ特性及び電圧制御発振器の特性等により定まる。
【００２６】
もし、前段ＰＬＬ回路１２３又は後段ＰＬＬ回路１４１が、入力クロックの変動に追従できない場合には、同期外れが生じる。ＰＬＬ回路の出力クロックが入力クロックに同期しているとは、図３に示すように、出力クロックの一のパルスが、対応する入力クロックの一のパルスに対して、所定のタイミングで生成されることを意味する。ＰＬＬ回路の同期外れは、出力クロックの一のパルスが、対応する入力クロックの一のパルスに対して、所定のタイミングで生成されなくなることを意味する。
【００２７】
ループフィルタのフィルタ特性及び電圧制御発振器の特性は調整することができるが、これらの特性は、時間と共に変動する場合があるので、特性が変動した場合には同期外れが生じるおそれがある。
【００２８】
また、加入者回路に使用される後段ＰＬＬ回路はモジュール化される場合がある。このような場合には、後段ＰＬＬ回路の特性を調整することは困難である。
【００２９】
１つの側面では、本発明は、一の基準クロックから他の基準クロックへ切り替えられた時に、ＰＬＬ回路の同期外れを防止する基準クロック切り替え回路を提供することを目的とする。
【００３０】
また他の側面では、本発明は、一の基準クロックから他の基準クロックへ切り替えられた時に、ＰＬＬ回路の同期外れを防止するクロック分配回路を提供することを目的とする。
【課題を解決するための手段】
【００３１】
１態様による基準クロック切り替え回路によれば、第１基準クロックから位相が切り替え位相差ずつ異なる位相分割数の切り替えクロックを生成する切り替えクロック生成部と、第２基準クロックの位相と、前記位相分割数の切り替えクロックそれぞれの位相とを比較して、第２基準クロックの位相と最も位相が近い切り替えクロックを選択する切り替えクロック選択部と、第２基準クロックの位相と最も位相が近い切り替えクロックを、位相保持時間の間、ＰＬＬ回路に出力した後、切り替えクロックの位相が第１基準クロックと一致するまで、前よりも位相が前記切り替え位相差だけ小さい他の切り替えクロックを、前記位相保持時間の間、ＰＬＬ回路に出力することを繰り返すクロック切り替え部と、前記切り替え位相差及び前記位相分割数を求める位相分割数設定部であって、第１基準クロックをＰＬＬ回路に出力した後、第１基準クロックに対して位相が位相差Ｐだけ異なる第１試験クロックをＰＬＬ回路に出力し、第１試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れなければ、位相差Ｐを前記切り替え位相差とし、一方、第１試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れた場合には、第１基準クロックをＰＬＬ回路に出力した後、前よりも第１基準クロックに対する位相差を小さくした位相差Ｐを有する新たな第１試験クロックをＰＬＬ回路に出力することを、第１試験クロックが入力されたＰＬＬ回路の入力クロックと出力クロックとの同期が外れなくなるまで繰り返して、同期が外れなくなった位相差Ｐを前記切り替え位相差とし、２πラジアンを前記切り替え位相差で除した商を前記位相分割数として求める位相分割数設定部と、を備える。
【００３２】
また、1態様によるクロック分配回路によれば、上述した基準クロック切り替え回路を備え、第１基準クロック及び第２基準クロックを入力又は生成し、第２基準クロックを、一又は複数のＰＬＬ回路に分配し、第２基準クロックに障害が発生した場合には、一又は複数のＰＬＬ回路へのクロックの出力を、前記基準クロック切り替え回路を用いて、第２基準クロックから第１基準クロックへ切り替える。
【発明の効果】
【００３３】
上述した基準クロック切り替え回路によれば、一の基準クロックから他の基準クロックへ切り替えられた時に、ＰＬＬ回路の同期外れを防止できる。
【００３４】
また、上述したクロック分配回路によれば、一の基準クロックから他の基準クロックへ切り替えられた時に、ＰＬＬ回路の同期外れを防止できる。
【００３５】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００３６】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００３７】
【図１】従属同期方式のクロック分配の例を説明する図である。
【図２】従属局のクロック分配回路を説明する図である。
【図３】ＰＬＬ回路を説明する図である。
【図４】本明細書に開示するクロック分配回路を示す図である。
【図５】基準クロックが切り替わった場合のＰＬＬ回路の動作を説明する図である。
【図６】本明細書に開示する基準クロック切り替え回路を示す機能ブロック図である。
【図７】本明細書に開示する基準クロック切り替え回路を示す回路ブロック図である。
【図８】位相分割数設定部の動作を説明するフローチャートである。
【図９】位相分割数設定部の動作を説明するクロックのタイミングチャートである。
【図１０】位相保持時間設定部の動作を説明するフローチャートである。
【図１１】位相保持時間設定部の動作を説明するクロックのタイミングチャートである。
【図１２】クロック切り替え部の動作を説明するフローチャートである。
【図１３】クロック切り替え部の動作を説明するクロックのタイミングチャートである。
【図１４】本明細書に開示するクロック分配回路の変型例を示す回路ブロック図である。
【発明を実施するための形態】
【００３８】
以下、本明細書で開示するクロック分配回路の好ましい実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３９】
図４は、本明細書に開示するクロック分配回路を示す図である。
【００４０】
本実施形態のクロック分配回路１は、クロック制御回路２０と、複数の加入者回路４０ａ、４０ｂと、基準クロック切り替え回路１０と、障害検出部３０を備える。
【００４１】
クロック制御回路２０は、基準クロックである外部クロック又は内部クロックに基づいて、同期した所定の周波数のクロックを生成し、生成したクロックを複数の加入者回路４０ａ、４０ｂに出力する。
【００４２】
クロック制御回路２０は、内部クロック源２１と、第１セレクタ２２と、前段ＰＬＬ回路２３を有する。
【００４３】
クロック制御回路２０は、一の外部クロックに障害が生じた場合に備えて、複数の外部クロック１，２を外部から入力する。内部クロック源２１は、内部クロックを生成する。
【００４４】
外部クロック１，２及び内部クロックは、第１セレクタ２２に入力する。
【００４５】
第１セレクタ２２は、基準クロック切り替え回路１０に制御されて、外部クロック１、２及び内部クロックの内の何れか一つのクロックを選択し、選択したクロックを前段ＰＬＬ回路２３に出力する。クロックの切り替えは、例えば、基準クロックに障害が生じた場合に行われる。
【００４６】
前段ＰＬＬ回路２３は、入力したクロックに基づいて、同期した所定の周波数のクロックを生成し、生成したクロックを複数の加入者回路４０ａ、４０ｂに出力する。
【００４７】
加入者回路４０ａ、４０ｂは、後段ＰＬＬ回路４１と、同期外れ検出部４２を有する。後段ＰＬＬ回路４１は、入力したクロックに基づいて、同期した所定の周波数のクロックを生成する。加入者回路４０ａ、４０ｂは、後段ＰＬＬ回路４１が生成したクロックに基づいて動作する。
【００４８】
同期外れ検出部４２は、後段ＰＬＬ回路４１に入力するクロックと、後段ＰＬＬ回路４１が出力するクロックとの同期を監視している。同期外れ検出部４２は、後段ＰＬＬ回路４１の同期が外れたことを検出した場合、後段ＰＬＬ回路４１の同期が外れたことを示す信号を、基準クロック切り替え回路１０に出力する。同期外れ検出部４２は、例えば、公知の技術を用いて形成される。
【００４９】
障害検出部３０は、外部クロック１、２及び内部クロックそれぞれを監視しており、各クロックの障害の発生を検出した場合、障害の発生を示す信号を基準クロック切り替え回路１０に出力する。
【００５０】
図５は、基準クロックが切り替わった場合のＰＬＬ回路の動作を説明する図である。
【００５１】
外部クロック１と、内部クロックと、外部クロック２は、同じ周波数のクロックを生成しているが、位相がπラジアンずつ異なっている。
【００５２】
はじめ、第１セレクタ２２は、基準クロックとして外部クロック１を選択しており、前段ＰＬＬ回路２３には外部クロック１が入力されていたとする。
【００５３】
ここで、時間ｔ０において、障害検出部３０が、外部クロック１に障害が生じたことを検出したため、基準クロック切り替え回路１０が、基準クロックとして内部クロックを前段ＰＬＬ回路２３に出力するように、第１セレクタ２２を切り替えたとする。
【００５４】
前段ＰＬＬ回路２３では、切り替えられた入力クロックに追従するために、電圧制御発振器の入力電圧が大きく変動する。この入力電圧が同期可能範囲内にある場合には、前段ＰＬＬ回路２３は、入力クロックに同期した出力クロックを生成することができる。
【００５５】
一方、電圧制御発振器の入力電圧が、同期可能範囲外にある場合には、前段ＰＬＬ回路２３は、切り替えられた入力クロックに同期した出力クロックを生成することができなくなる。
【００５６】
また、基準クロックの切り替えにより、前段ＰＬＬ回路２３が出力するクロックは、切り替えられた入力クロックに追従するために、周波数又は位相が大きく変動する。
【００５７】
後段ＰＬＬ回路４１は、前段ＰＬＬ回路２３が出力するクロックを入力しているので、基準クロックの切り替えにより、周波数又は位相が大きく変動する。
【００５８】
後段ＰＬＬ回路４１でも、切り替えられた入力クロックに追従するために、電圧制御発振器の入力電圧が大きく変動する。この入力電圧が同期可能範囲内にある場合には、後段ＰＬＬ回路４１は、入力クロックに同期した出力クロックを生成することができる。
【００５９】
一方、電圧制御発振器の入力電圧が、同期可能範囲外にある場合には、後段ＰＬＬ回路４１は、入力クロックに同期した出力クロックを生成することができなくなる。
【００６０】
そこで、本実施形態のパルス分配回路１は、基準クロックが切り替えられた場合に、後段ＰＬＬ回路４１の同期が外れることを防止するために、基準クロック切り替え回路１０を備えている。
【００６１】
パルス分配回路１は、使用している一の基準クロックに障害が発生した場合には、基準クロック切り替え回路１０を用いて、後段ＰＬＬ回路４１の同期が外れないように、一の基準クロックから他の基準クロックへ切り替える。
【００６２】
次に、基準クロック切り替え回路１０について、図面を参照して、以下に詳述する。
【００６３】
図６は、本明細書に開示する基準クロック切り替え回路を示す機能ブロック図である。図７は、本明細書に開示する基準クロック切り替え回路を示す回路ブロック図である。
【００６４】
基準クロック切り替え回路１０は、切り替えクロック生成部１１と、切り替えクロック選択部１２と、クロック切り替え部１３と、位相分割数設定部１４と、位相保持時間設定部１５を備える。
【００６５】
基準クロック切り替え回路１０の上述した各機能ブロックは、図７に示す各回路ブロックが協働することにより実現される。基準クロック切り替え回路１０は、例えば、ＤＳＰ又はＦＰＧＡ等を用いて形成され得る。
【００６６】
基準クロック切り替え回路１０は、制御部５０と、ユニット５５ａ〜５５ｃと、第３セレクタ５４を有する。
【００６７】
制御部５０は、ユニット５５ａ〜５５ｃ及び第３セレクタ５４の動作を制御する。
【００６８】
ユニット５５ａは、内部クロックを入力し、内部クロックに対して位相の異なるクロックを生成して、第３セレクタ５４に出力する。ユニット５５ａは、試験クロック生成部５１ａと、第２セレクタ５２ａと、比較計算部５３ａを有する。試験クロック生成部５１ａ及び比較計算部５３ａは、内部クロックを入力する。比較計算部５３ａは、第１セレクタ２２が出力するクロックを入力する。
【００６９】
ユニット５５ｂは、外部クロック１を入力し、外部クロック１に対して位相の異なるクロックを生成して、第３セレクタ５４に出力する。ユニット５５ｂは、試験クロック生成部５１ｂと、第２セレクタ５２ｂと、比較計算部５３ｂを有する。試験クロック生成部５１ｂ及び比較計算部５３ｂは、外部クロック１を入力する。比較計算部５３ｂは、第１セレクタ２２が出力するクロックを入力する。
【００７０】
ユニット５５ｃは、外部クロック２を入力し、外部クロック２に対して位相の異なるクロックを生成して、第３セレクタ５４に出力する。ユニット５５ｃは、試験クロック生成部５１ｃと、第２セレクタ５２ｃと、比較計算部５３ｃを有する。試験クロック生成部５１ｃ及び比較計算部５３ｃは、外部クロック２を入力する。比較計算部５３ｃは、第１セレクタ２２が出力するクロックを入力する。
【００７１】
第３セレクタ５４は、制御部５０により制御されて、ユニット５５ａ〜５５ｃの内の何れか１つのクロックを選択し、選択したクロックを前段ＰＬＬ回路２３に出力する。
【００７２】
基準クロック切り替え回路１０は、使用している一の基準クロックから他の基準クロックへ切り替える時には、同期が外れない範囲の位相差（以下、切り替え位相差ともいう）で、段階的にクロックを切り替える。クロックを切り替える段階の数を、以下、位相分割数ともいう。位相分割数設定部１４は、これらの切り替え位相差及び位相分割数を求める。
【００７３】
また、基準クロック切り替え回路１０は、切り替え位相差で段階的にクロックを切り替える時には、各段階で所定の時間の間（以下、位相保持時間ともいう）、クロックの位相を保持しながら切り替える。位相保持時間設定部１５は、この位相保持時間を求める。
【００７４】
まず、位相分割数設定部１４について、図面を参照して、以下に説明する。
【００７５】
図８は、位相分割数設定部の動作を説明するフローチャートである。図９は、位相分割数設定部の動作を説明するクロックのタイミングチャートである。
【００７６】
切り替え位相差及び位相分割数は、現在、基準クロックとして使用されていない外部クロック又は内部クロックに対して設定される。本実施形態では、基準クロックとして外部クロック１が用いられているとする。以下に説明する位相分割数設定部の説明は、内部クロックに対して切り替え位相差及び位相分割数を設定する例である。
【００７７】
位相分割数設定部１４が切り替え位相差及び位相分割数を設定する動作中は、クロック分配回路１は、通常のクロックを分配する動作を停止する。第１セレクタ２２は、基準クロック切り替え回路１０により制御されて、前段ＰＬＬ回路２３へのクロックの出力を停止する。
【００７８】
位相分割数設定部１４が切り替え位相差及び位相分割数を設定する動作は、例えば、新たな加入者回路がクロック制御回路２０に接続された場合、又は、定期的に行うことが考えられる。
【００７９】
まず、ステップＳ１０において、制御部５０は、試験クロック生成部５１ａに対して、位相差Ｐ１＝πを設定する。試験クロック生成部５１ａは、制御部５０に制御されて、内部クロックに対して位相が位相差Ｐ１（π）だけ遅れて異なる試験クロックＡ１を生成して、第２セレクタ５２ａに出力する。また、試験クロック生成部５１ａは、制御部５０に制御されて、入力した内部クロックを、第２セレクタ５２ａに出力する。なお、試験クロック生成部５１ａは、位相差Ｐ１だけ進んで異なる試験クロックを生成しても良い。
【００８０】
次に、ステップＳ１２において、第２セレクタ５２ａは、制御部５０に制御されて、内部クロックを第３セレクタ５４に出力する。第３セレクタ５４は、制御部５０に制御されて、ユニット５５ａの出力したクロックを選択し、内部クロックを前段ＰＬＬに出力する。
【００８１】
次に、ステップＳ１４において、第２セレクタ５２ａは、制御部５０に制御されて、試験クロックＡ１を第３セレクタ５４に出力する。第３セレクタ５４は、制御部５０に制御されて、ユニット５５ａの出力したクロックを選択し、試験クロックＡ１を前段ＰＬＬに出力する。
【００８２】
次に、ステップＳ１６において、制御部５０は、所定の時間の間、障害検出部３０から信号が入力されることを待機する。制御部５０は、所定の時間の間に障害検出部３０からの信号が入力されれば、後段ＰＬＬ回路４１の同期が外れたと判断して、ステップＳ１８に進む。一方、所定の時間の間に障害検出部３０からの信号が入力されなければ、後段ＰＬＬ回路４１の同期が外れなかったと判断して、ステップＳ２０に進む。
【００８３】
ステップＳ１８に進んだ場合には、制御部５０は、試験クロック生成部５１ａに対して、位相差Ｐ１＝Ｐ１／２を設定して、ステップＳ１２に戻る。以下、ステップＳ１２〜ステップＳ１６の処理を繰り返す。
【００８４】
図９に示す例では、試験クロック生成部５１ａは、内部クロックに対して、位相差がπ、π／２、π／４、π／８・・・と処理を繰り返す度に位相差が半分ずつ小さく変化する試験クロックを生成する。試験クロックＡ１〜Ａ７は、内部クロックに対して、位相差π〜π／６４を有している。なお、試験クロックの位相は、前の試験クロックの位相よりも小さければ良く、変化する割合は半分でなくても良い。
【００８５】
一方、ステップＳ２０に進んだ場合には、制御部５０は、後段ＰＬＬ回路４１の同期が外れなかった位相差Ｐ１を切り替え位相差Ｑとし、２π／Ｐ１の商を位相分割数Ｎとして設定する。
【００８６】
本実施形態では、切り替え位相差Ｑとしてπ／４ラジアン、位相分割数Ｎとして８（＝２π／（π／４））が設定されたとする。
【００８７】
上述した説明では、内部クロックに対して、切り替え位相差及び位相分割数を設定する例を示したが、外部クロック１又は外部クロック２に対しても、同様に、切り替え位相差及び位相分割数を設定することができる。外部クロック１に対して切り替え位相差及び位相分割数を設定する場合には、制御部５０は、ユニット５５ｂを用いる。また、外部クロック２に対して切り替え位相差及び位相分割数を設定する場合には、制御部５０は、ユニット５５ｃを用いる。上述したユニット５５ａの動作は、ユニット５５ｂ及びユニット５５ｃに対しても適宜適用される。
【００８８】
本実施形態では、基準クロックとして外部クロック１が用いられているので、外部クロック１に障害が発生した時には、内部クロック又は外部クロック２に基準クロックが切り替えられる。そこで、位相分割数設定部１４は、内部クロック又は外部クロック２それぞれに対して、切り替え位相差及び位相分割数を設定する。
【００８９】
次に、位相保持時間設定部１５について、図面を参照して、以下に説明する。
【００９０】
図１０は、位相保持時間設定部の動作を説明するフローチャートである。図１１は、位相保持時間設定部の動作を説明するクロックのタイミングチャートである。
【００９１】
位相保持時間は、現在、基準クロックとして使用されていないクロックに対して設定される。以下に説明する位相保持時間設定部１５の説明は、内部クロックに対して位相保持時間を設定する例である。
【００９２】
位相保持時間設定部１５が位相保持時間を設定する動作中は、クロック分配回路１は、通常のクロックを分配する動作を停止する。第１セレクタ２２は、基準クロック切り替え回路１０により制御されて、前段ＰＬＬ回路２３へのクロックの出力を停止する。
【００９３】
位相保持時間設定部１５が位相保持時間を設定する動作は、例えば、新たな加入者回路がクロック制御回路２０に接続された場合、又は、定期的に行うことが考えられる。
【００９４】
まず、ステップＳ３０において、制御部５０は、試験クロック生成部５１ａに対して、時間Ｔ＝Ｔ０、位相差Ｐ２＝切り替え位相差Ｑを設定する。Ｔ０としては、例えば、内部クロックの周期を用いることができる。図１１に示す例では、Ｔ０＝１２５μＳとした。試験クロック生成部５１ａは、制御部５０に制御されて、内部クロックに対して位相が位相差Ｐ２（Ｑ）だけ遅れて異なる試験クロックＢ１を生成して、第２セレクタ５２ａに出力する。また、試験クロック生成部５１ａは、制御部５０に制御されて、入力した内部クロックを、第２セレクタ５２ａに出力する。
【００９５】
次に、ステップＳ３２において、第２セレクタ５２ａは、制御部５０に制御されて、時間Ｔの間、内部クロックを第３セレクタ５４に出力する。第３セレクタ５４は、制御部５０に制御されて、ユニット５５ａの出力したクロックを選択し、内部クロックを前段ＰＬＬに出力する。
【００９６】
次に、ステップＳ３４において、第２セレクタ５２ａは、制御部５０に制御されて、時間Ｔの間、試験クロックＢ１を第３セレクタ５４に出力する。第３セレクタ５４は、制御部５０に制御されて、ユニット５５ａの出力したクロックを選択し、試験クロックＢ１を前段ＰＬＬに出力する。
【００９７】
次に、ステップ３６において、制御部５０は、所定の時間の間、障害検出部３０から信号が入力されることを待機する。制御部５０は、所定の時間の間に障害検出部３０からの信号が入力されれば、後段ＰＬＬ回路４１の同期が外れたと判断して、ステップＳ３８に進む。一方、制御部５０は、所定の時間の間に障害検出部３０からの信号が入力されなければ、後段ＰＬＬ回路４１の同期が外れなかったと判断して、ステップＳ４０に進む。
【００９８】
ステップＳ３８に進んだ場合には、制御部５０は、試験クロック生成部５１ａに対して、時間Ｔ＝２×Ｔ、位相差Ｐ２＝切り替え位相差Ｑを設定して、ステップ３２に戻る。以下、ステップＳ３２〜ステップＳ３８の処理を繰り返す。
【００９９】
図１１に示す例では、ステップＳ３２〜ステップＳ３８の処理を繰り返した場合、時間Ｔは、１２５μＳ、２５０μＳ、５００μＳ・・・と、処理を繰り返す度に２倍に大きく変化する。
【０１００】
このように、時間Ｔを段階的に長くすることにより、入力クロックの位相が切り替え位相差Ｑだけ異なるクロックに切り替えられても、後段ＰＬＬ回路４１が、同期が外れないを生じない位相保持時間を見つけることできる。
【０１０１】
一方、ステップＳ４０に進んだ場合には、制御部５０は、試験クロック生成部５１ａに対して、位相差Ｐ２＝Ｐ２＋Ｑを設定して、ステップＳ４２に進む。
【０１０２】
次に、ステップＳ４２において、制御部５０は、位相差Ｐ２が、２πラジアン以上であるか否かを判断する。位相差Ｐ２が、２πラジアン以上であれば、ステップＳ４４に進む。そうでなければ、ステップＳ３４に戻る。
【０１０３】
ステップＳ４４に進んだ場合には、制御部５０は、時間Ｔを位相保持時間として設定する。
【０１０４】
本実施形態では、位相保持時間として１２８ｍＳが設定されたとする。
【０１０５】
一方、ステップＳ３４に戻った場合には、第２セレクタ５２ａは、制御部５０に制御されて、時間Ｔの間、試験クロックＢ２を第３セレクタ５４に出力する。第３セレクタ５４は、制御部５０に制御されて、ユニット５５ａの出力したクロックを選択し、試験クロックＢ２を前段ＰＬＬに出力する。
【０１０６】
図１１に示す例では、試験クロックＢ２の位相は、試験クロックＢ２の位相に対して、π／２遅れており、また内部クロックの位相に対してはπ／２（＝π／４＋π／４）遅れている。
【０１０７】
次に、ステップＳ３６において、同期が外れなければ、位相差Ｐ２≧２πとなるまで、試験クロックの位相を切り替え位相差Ｑずつ増加して、ステップＳ４０〜ステップ３６の処理が繰り返される。
【０１０８】
図１１に示す例では、試験クロック生成部５１ａは、内部クロックに対して位相差がπ／４〜２πまで、π／４ずつ増加する試験クロックを生成する。そして、内部クロックＢ０及び試験クロックＢ１〜Ｂ７が、時間Ｔの間、前段ＰＬＬ回路２３に対して続けて出力される。
【０１０９】
内部クロックＢ０及び試験クロックＢ１〜Ｂ７が、時間Ｔの間、前段ＰＬＬ回路２３に対して続けて出力されることを、図５の電圧制御発振器の入力電圧のグラフの下に示す。前段ＰＬＬ回路２３は、切り替え位相差Ｑずつ位相が異なる試験クロックを、時間Ｔの間隔で続けて入力する。入力クロックが切り替わると、前段ＰＬＬ回路２３は、切り替えられた入力クロックに追従するために、電圧制御発振器の入力電圧が変動する。内部クロックＢ０及び試験クロックＢ１〜Ｂ７が、時間Ｔの間隔で、前段ＰＬＬ回路２３に対して続けて出力されると、前段ＰＬＬ回路２３は、電圧制御発振器の入力電圧が安定する前に、次の入力クロックの切り替えを受けることになる。
【０１１０】
同様に、内部クロックＢ０及び試験クロックＢ１〜Ｂ７が、時間Ｔの間隔で、前段ＰＬＬ回路２３に対して続けて出力されると、後段ＰＬＬ回路４１も、電圧制御発振器の入力電圧が安定する前に、次の入力クロックの切り替えを受けることになる。
【０１１１】
そこで、位相保持時間設定部１５は、内部クロックＢ０及び試験クロックＢ１〜Ｂ７が、時間Ｔの間隔で、前段ＰＬＬ回路２３に対して続けて出力されても、後段ＰＬＬ回路４１が同期外れを生じない時間を見つけて、位相保持時間として設定する。
【０１１２】
上述した説明では、内部クロックに対して位相保持時間を設定する例を示したが、外部クロック１又は外部クロック２に対しても、同様に、位相保持時間を設定することができる。外部クロック１に対して、位相保持時間を設定する場合には、制御部５０は、ユニット５５ｂを用いる。また、外部クロック２に対して、位相保持時間を設定する場合には、制御部５０は、ユニット５５ｃを用いる。上述したユニット５５ａの動作は、ユニット５５ｂ及びユニット５５ｃに対しても適宜適用される。
【０１１３】
本実施形態では、基準クロックとして外部クロック１が用いられているので、外部クロック１に障害が発生した時には、内部クロック又は外部クロック２に基準クロックが切り替えられる。そこで、位相保持時間設定部１５は、内部クロック又は外部クロック２それぞれに対して、位相保持時間を設定する。
【０１１４】
次に、切り替えクロック生成部１１について、以下に説明する。
【０１１５】
切り替えクロック生成部１１は、基準クロックとして用いられていないクロックから位相が切り替え位相差Ｑずつ増加して異なる位相分割数Ｎの切り替えクロックを生成する。
【０１１６】
本実施形態では、ユニット５５ａの試験クロック生成部５１ａは、制御部５０に制御されて、内部クロックから位相が切り替え位相差Ｑ（π／４）ずつ増加して異なる位相分割数Ｎ（８）の切り替えクロックＣ０〜Ｃ７（図１３参照）を生成する。ここで、切り替えクロックＣ０は、内部クロックである。試験クロック生成部５１ａは、生成した切り替えクロックＣ０〜Ｃ７を、第２セレクタ５２ａに出力する。
【０１１７】
同様にして、ユニット５５ｃは、制御部５０に制御されて、外部クロック２から位相が切り替え位相差ずつ増加して異なる位相分割数の切り替えクロックを生成する。
【０１１８】
次に、切り替えクロック選択部１２について、以下に説明する。
【０１１９】
切り替えクロック選択部１２は、現在用いられている基準クロックの位相と、位相分割数Ｎの切り替えクロックそれぞれの位相とを比較して、現在用いられている基準クロックの位相と最も位相が近い切り替えクロックを選択する。
【０１２０】
本実施形態では、ユニット５５ａの比較計算部５３ａは、第１セレクタ２２から出力される基準クロックである外部クロック１を入力して、外部クロック１の位相と、切り替えクロックＣ０〜Ｃ７（図１３参照）の位相とを比較し、外部クロック１の位相と最も位相が近い切り替えクロックを選択する。比較計算部５３ａは、外部クロック１の位相と最も位相が近い切り替えクロックを示すフラグを、制御部５０に出力する。ここで、比較計算部５３ａは、外部クロック１の位相と最も位相が近い切り替えクロックＣ５を選択したとする。
【０１２１】
同様にして、ユニット５５ｃは、制御部５０に制御されて、外部クロック１の位相と、位相分割数の切り替えクロックそれぞれの位相とを比較して、外部クロック１の位相と最も位相が近い切り替えクロックを選択する。
【０１２２】
次に、クロック切り替え部１３について、図面を参照して、以下に説明する。
【０１２３】
図１２は、クロック切り替え部の動作を説明するフローチャートである。図１３は、クロック切り替え部の動作を説明するクロックのタイミングチャートである。
【０１２４】
本実施形態では、基準クロックとして外部クロック１が用いられているので、外部クロック１に障害が発生した時には、内部クロック又は外部クロック２に基準クロックが切り替えられる。内部クロック又は外部クロック２に基準クロックが切り替えられる順番は、あらかじめ定められている。ここでは、内部クロックの順位が、外部クロック２よりも高いとする。
【０１２５】
クロック切り替え部１３の動作中は、クロック分配回路１は、通常のクロックを分配する動作を停止する。第１セレクタ２２は、基準クロック切り替え回路１０により制御されて、前段ＰＬＬ回路２３へのクロックの出力を停止する。
【０１２６】
以下に説明するクロック切り替え部１３の説明は、基準クロックである外部クロック１から、内部クロックに切り替えられる例である。
【０１２７】
まず、ステップＳ５０において、制御部５０は、外部クロック１の位相と最も位相が近い切り替えクロックＣ５の位相が、内部クロックの位相と一致するか否かを判断する。切り替えクロックＣ５の位相が、内部クロックの位相と一致する場合には、ステップＳ５２に進む。そうでない場合には、ステップＳ５４に進む。
【０１２８】
ステップＳ５２に進んだ場合には、第１セレクタ２２は、制御部５０に制御されて、内部クロックを選択して、前段ＰＬＬ回路２３に出力する。これにより、基準クロック切り替え回路１０は、障害が発生した外部クロック１から内部クロックへの基準クロックの切り替えを終了する。
【０１２９】
一方、ステップＳ５４に進んだ場合には、第２セレクタ５２ａは、比較計算部５３に制御されて、外部クロック１の位相と最も位相が近い切り替えクロックＣ５を、位相保持時間（１２８μＳ）の間、第３セレクタ５４に出力する。第３セレクタ５４は、制御部５０に制御されて、ユニット５５ａの出力したクロックを選択し、切り替えクロックＣ５を前段ＰＬＬ回路２３に出力する。なお、比較計算部５３は、制御部５０に制御される。
【０１３０】
次に、ステップＳ５６において、制御部５０は、前よりも位相が切り替え位相差Ｑ（π／４）だけ小さい切り替えクロックＣ４の位相が、内部クロックの位相と一致するか否かを判断する。切り替えクロックＣ４の位相が、内部クロックの位相と一致する場合には、ステップＳ５８に進む。そうでない場合には、ステップＳ６０に進む。
【０１３１】
ステップＳ５８に進んだ場合には、第１セレクタ２２は、制御部５０に制御されて、内部クロックを選択して、前段ＰＬＬ回路２３に出力する。これにより、基準クロックは、障害が発生した外部クロック１から内部クロックへの切り替えが終了する。
【０１３２】
一方、ステップＳ６０に進んだ場合には、第２セレクタ５２ａは、比較計算部５３に制御されて、前よりも位相が切り替え位相差Ｑ（π／４）だけ小さい切り替えクロックＣ４を、位相保持時間（１２８μＳ）の間、第３セレクタ５４に出力する。第３セレクタ５４は、制御部５０に制御されて、ユニット５５ａの出力したクロックを選択し、切り替えクロックＣ４前段ＰＬＬ回路２３に出力する。そして、ステップＳ５６に戻る。
【０１３３】
図１３に示す例では、クロック切り替え部１３は、切り替えクロックＣ５から切り替えクロックＣ１までを、位相保持時間（１２８μＳ）の間、前段ＰＬＬ回路２３に出力した後、内部クロックを前段ＰＬＬ回路２３に出力する。このようにして、基準クロックは、障害が発生した外部クロック１から内部クロックへ切り替えられる。
【０１３４】
なお、基準クロック切り替え回路１０は、内部クロックとしての切り替えクロックＣ０を、第２セレクタ５２ａ及び第３セレクタ５４を介して、前段ＰＬＬ回路２３に出力しても良い。
【０１３５】
上述した本実施形態のクロック分配回路１によれば、一の基準クロックから他の基準クロックへ切り替えられた時に、後段ＰＬＬ回路４１の同期外れを防止できる。
【０１３６】
具体的には、一の基準クロックから他の基準クロックへ切り替え時には、切り替え位相差ずつ異なる切り替えクロックを、位相保持時間の間隔で出力しながら、段階的にクロックを切り替えるので、後段ＰＬＬ回路４１の同期外れが防止できる。
【０１３７】
ここで、切り替え位相差は、位相分割数設定部１４が調べた範囲では最も大きな位相を用いており、位相保持時間は、位相保持時間設定部１５が調べた範囲では最も短い時間を用いている。従って、基準クロックの切り替えに要する時間をできるだけ短くすることができる。例えば、位相分割数が８であり、位相保持時間が１２８ｍＳの場合には、１．０２４Ｓ程度で基準クロックの切り替えを実行できる。
【０１３８】
また、本実施形態を用いれば、加入者回路の後段ＰＬＬ回路がモジュール化されていても、ＰＬＬ回路のフィルタ特性又は電圧制御発振器の特性を調整することなく、ＰＬＬ回路の同期外れを防止することができる。
【０１３９】
次に、上述した本実施形態のクロック分配回路の変型例を、図面を参照しながら、以下に説明する。
【０１４０】
図１４は、本明細書に開示する基準クロック切り替え回路の変型例を示す回路ブロック図である。
【０１４１】
本変型例のクロック分配回路１は、加入者回路４０ａの後段に、他の後段回路６０が接続されている。
【０１４２】
後段回路６０は、後段ＰＬＬ回路６１と、同期外れ検出部６２を有する。
【０１４３】
後段ＰＬＬ回路６１は、加入者回路４０ａの後段ＰＬＬ回路４１が出力するクロックを入力し、入力したクロックに基づいて、同期した所定の周波数のクロックを生成する。後段回路６０は、後段ＰＬＬ回路６１が生成したクロックに基づいて動作する。
【０１４４】
同期外れ検出部６２は、後段ＰＬＬ回路６１に入力するクロックと、後段ＰＬＬ回路６１が出力するクロックとの同期を監視している。同期外れ検出部６２は、後段ＰＬＬ回路６１の同期が外れたことを検出した場合、後段ＰＬＬ回路６１の同期が外れたことを示す信号を、ＯＲ回路７０に出力する。
【０１４５】
加入者回路４０ａ、４０ｂの同期外れ検出部４２も、後段ＰＬＬ回路４１の同期が外れたことを示す信号を、ＯＲ回路７０に出力する。
【０１４６】
ＯＲ回路７０は、加入者回路４０ａ、４０ｂの同期外れ検出部４２と、後段ＰＬＬ回路６１の同期外れ検出部６２とから入力した信号の論理和をとったＯＲ信号を基準クロック切り替え回路１０に出力する。
【０１４７】
本変型例のクロック分配回路１によれば、加入者回路４０ａ、４０ｂの後段ＰＬＬ回路４１と共に、後段ＰＬＬ回路６１の後段ＰＬＬ回路６１の同期外れを検出できる。
【０１４８】
本発明では、上述した実施形態の基準クロック切り替え回路及びクロック分配回路は、本発明の趣旨を逸脱しない限り適宜変更が可能である。
【０１４９】
例えば、上述した実施形態では、同期外れ検出部が後段ＰＬＬ回路の同期外れを検出していたが、同期外れ検出部は前段ＰＬＬ回路の同期外れを検出するようにしても良い。
【０１５０】
また、上述した実施形態では、２つの外部クロックが、パルス分配回路に入力されていたが、１つ又は３つ以上の外部クロックが、パルス分配回路に入力されていても良い。この場合には、パルス分配回路は、外部クロックの数に対応した数のユニットを有する。同様に、パルス分配回路は、複数の内部クロック源と、対応する数のユニットを有していても良い。
【０１５１】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【符号の説明】
【０１５２】
１    クロック分配回路
１０    基準クロック切り替え回路
１１    切り替えクロック生成部
１２    切り替えクロック選択部
１３    クロック切り替え部
１４    位相分割数設定部
１５    位相保持時間設定部
２０    クロック制御回路
２１    内部クロック源
２２    第１セレクタ
２３    前段ＰＬＬ回路
３０    障害検出部
４０ａ、４０ｂ    加入者回路
４１    後段ＰＬＬ回路
４２    同期外れ検出部
５０    制御部
５１ａ〜５１ｃ    試験クロック生成部
５２ａ〜５２ｃ    第２セレクタ
５３ａ〜５３ｃ    比較計算部
５４    第３セレクタ
５５ａ〜５５ｃ    ユニット
６０    後段回路
６１    後段ＰＬＬ回路
６２    同期外れ検出部
７０    ＯＲ回路
１００    主局
１０１    従属局
１１０    クロック分配回路
１２０    クロック制御回路
１２１    内部クロック源
１２２    セレクタ
１２３    前段ＰＬＬ回路
１４０ａ、１４０ｂ    加入者回路
１４１    後段ＰＬＬ回路
２００    ＰＬＬ回路
２０１    位相比較器
２０２    ループフィルタ
２０３    ＤＣ増幅器
２０４    電圧制御発振器
２０５    分周器
【図１】
2014192809.tif 000003
【図２】
2014192809.tif 000004
【図３】
2014192809.tif 000005
【図４】
2014192809.tif 000006
【図５】
2014192809.tif 000007
【図６】
2014192809.tif 000008
【図７】
2014192809.tif 000009
【図８】
2014192809.tif 000010
【図９】
2014192809.tif 000011
【図１０】
2014192809.tif 000012
【図１１】
2014192809.tif 000013
【図１２】
2014192809.tif 000014
【図１３】
2014192809.tif 000015
【図１４】
2014192809.tif 000016