(57)【要約】      （修正有）【課題】高耐圧を実現しつつ、製造工程を短縮することができる半導体装置の製造方法を提供する。【解決手段】高耐圧ＭＯＳトランジスタのドレイン領域の電界緩和層を形成するためのイオン注入を、低耐圧ＭＯＳトランジスタを構成するウエルを形成するためのイオン注入と同時に行う際、電界緩和層のイオン注入マスクの寸法を所望の寸法にすることで、所望の耐圧のＨＶＭＯＳを形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
高耐圧ＭＯＳトランジスタのドレイン領域の電界緩和層を形成するためのイオン注入を、低耐圧ＭＯＳトランジスタを構成するウエルを形成するためのイオン注入と同時に行う際、前記電界緩和層のイオン注入マスクの開口寸法を前記ウエルのイオン注入のマスクの開口寸法より狭くすることで、前記ウエルより不純物濃度の低い前記電界緩和層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記イオン注入は、前記電界緩和層のイオン注入マスクと開口寸法と、前記ウエルのイオン注入マスクの開口寸法の差の範囲で、開口寸法が狭くなるほど形成される電界緩和層の不純物濃度が低くなる条件に設定することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドレイン耐圧の異なる高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一基板上に混在する半導体装置の製造方法に関し、特に高耐圧ＭＯＳトランジスタの耐圧制御が可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法において、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一基板上に形成する場合、高耐圧ＭＯＳトランジスタを形成するための製造工程と低耐圧ＭＯＳトランジスタを形成するための製造工程をそれぞれ別々に行う必要があった。しかしこのような方法では、製造工程が長くなり、製造コストが高くなってします。
【０００３】
そこで、例えば特許文献１には、ゲート酸化膜の厚さを変えて高低圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１００５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ゲート酸化膜の厚さを変える方法では、ゲート絶縁膜として機能させるためには酸化膜の厚さは一定の範囲を選択する必要があり、１０Ｖを越える高耐圧化には不向きである。そのため、更に高耐圧化を図るためには、ドレイン領域や電界緩和層を形成する際、注入条件を変えたイオン注入を複数回繰り返し、所望の不純物濃度のドレイン領域を形成せざるを得ないという問題があった。
【０００６】
本発明は、上記問題点を解消し、高耐圧を実現しつつ、製造工程を短縮することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本願請求項１に係る発明は、高耐圧ＭＯＳトランジスタのドレイン領域の電界緩和層を形成するためのイオン注入を、低耐圧ＭＯＳトランジスタを構成するウエルを形成するためのイオン注入と同時に行う際、前記電界緩和層のイオン注入マスクの開口寸法を前記ウエルのイオン注入のマスクの開口寸法より狭くすることで、前記ウエルより不純物濃度の低い前記電界緩和層を形成することを特徴とする。
【０００８】
また本願請求項２に係る発明は、請求項１記載の半導体装置の製造方法において、前記イオン注入は、前記電界緩和層のイオン注入マスクと開口寸法と、前記ウエルのイオン注入マスクの開口寸法の差の範囲で、開口寸法が狭くなるほど形成される電界緩和層の不純物濃度が低くなる条件に設定することを特徴とする。
【発明の効果】
【０００９】
本発明のよれば、高耐圧ＭＯＳトランジスタの電界緩和層と低耐圧ＭＯＳトランジスタを構成するウエルを同時に形成することができ、製造工程を短縮できるという利点がある。
【図面の簡単な説明】
【００１０】
【図１】本発明のイオン注入方法を説明する図である。
【図２】本発明の半導体装置の製造工程の説明図である。
【図３】本発明の半導体装置の製造工程の説明図である。
【図４】本発明の半導体装置の製造工程の説明図である。
【図５】本発明の半導体装置の製造工程の説明図である。
【図６】本発明の半導体装置の製造方法の説明図である。
【図７】本発明の別の半導体装置の説明図である。
【発明を実施するための形態】
【００１１】
本発明に係る半導体装置の製造方法は、高耐圧ＭＯＳトランジスタ（以下「ＨＶＭＯＳ」という）のドレイン領域の電界緩和層を形成するためのイオン注入を、低耐圧ＭＯＳトランジスタ（以下「ＬＶＭＯＳ」という）を構成するウエルを形成するためのイオン注入と同時に行う際、電界緩和層を形成するためのイオン注入マスクの寸法を所望の寸法にすることで、所望の耐圧のＨＶＭＯＳを形成することを特徴とする。
【００１２】
本発明は、イオン注入マスクの開口寸法により、同一条件でイオン注入を行った場合でも、不純物濃度に差が生じることを利用している。図１は、イオン注入条件を変化させた際の不純物濃度の関係を示している。図１において、イオン注入条件は、加速エネルギーを一定（１８０ｅＶ）とし、ドーズ量を１．０×１０13ｃｍ-2（◇印）、１．３×１０13ｃｍ-2（○印）、２．０×１０13ｃｍ-2（□印）、３．０×１０13ｃｍ-2（△印）と変化させると共に、イオン注入マスクの開口寸法を変化させてイオン注入を行い、その後、１１５０℃、１５０分間の熱拡散を行った後の不純物濃度の測定結果を示している。
【００１３】
図１に示すように、イオン注入マスクの開口寸法を狭くするほど、不純物濃度が低下することがわかる。本発明はこれを利用し、イオン注入マスクの開口寸法を狭くして電界緩和層を形成すると共に、イオン注入マスクの開口寸法を広くしてウエル領域を、一度のイオン注入で形成することを特徴としている。以下、本発明の実施例について詳細に説明する。
【実施例１】
【００１４】
本発明の第１の実施例として、ｎチャネルＨＶＭＯＳとｐチャネルＬＶＭＯＳを同時に形成する場合について説明する。まずｐ型シリコンからなる半導体基板１上に、フォトレジスト２をパターニングし、ｎチャネルＨＶＭＯＳ形成予定領域にｐ型ウエルを形成するため、不純物イオンを注入する（図２）。
【００１５】
フォトレジスト２を除去した後、別のフォトレジスト２をパターニングし、ｎチャネルＨＶＭＯＳの電界緩和層形成予定領域と、ｐチャネルＬＶＭＯＳ形成予定領域にｎ型ウエルを形成するため、不純物イオンを注入する（図３）。ここで、ｎチャネルＨＶＭＯＳの電界緩和層を形成するためのイオン注入マスクの開口寸法を０．８μｍとし、ｐチャネルＬＶＭＯＳのｎ型ウエルを形成するためのイオン注入マスクの開口寸法を１０μｍとし、、印加エネルギー１８０ｋｅＶ、ドーズ量１．３×１０13ｃｍ-2の条件で、ｎ型不純物イオンを注入する。
【００１６】
素子分離のため、半導体基板１表面にＬＯＣＯＳ酸化膜３を形成するための熱処理を行う。この熱処理によって、先に注入した不純物イオンが拡散し、図４に示すように、ｎチャネルＨＶＭＯＳ形成予定領域にｐ型ウエル４と電界緩和層５が形成され、ｐチャネルＬＶＭＯＳ形成予定領域にｎ型ウエル６が形成される。ここで先に説明したように、イオン注入のマスク寸法を調整することによって、電界緩和層５の不純物濃度は２．０×１０16ｃｍ-3、ｎ型ウエル６の不純物濃度は、８．５×１０16ｃｍ-3となり、一度のイオン注入によって不純物濃度の異なる領域を形成することができる。
【００１７】
以下、通常の半導体装置の製造工程に従い、半導体基板表面にゲート酸化膜となる熱酸化膜を形成した後、ゲート電極となるポリシリコン膜を積層形成して、フォトリソグラフ法によりパターニングし、ゲート酸化膜７を介してゲート電極８を形成する。次に、ＨＶＭＯＳ形成領域に露出するｐ型ウエル４および電界緩和層５表面に、ゲート電極８、ＬＯＣＯＳ酸化膜３および図示しないフォトレジストをマスクとして使用して、ｎ型不純物を注入し、低濃度のｎ型領域９（ｎ）を形成する。一方ＬＶＭＯＳ形成領域に露出するｎ型ウエル表面には、ゲート電極８、ＬＯＣＯＳ酸化膜３および図示しないフォトレジストをマスクとして使用して、ｐ型不純物を注入し、低濃度のｐ型領域９（ｐ）を形成する（図５）。
【００１８】
全面にＳｉＯ2からなる絶縁膜を形成した後、エッチバックすることで、ゲート電極８の側壁にサイドウォール１０を形成する。最後にソース領域、ドレイン領域を形成するため、ＨＶＭＯＳ形成領域に露出する低濃度領域９（ｎ）表面に、ゲート電極８、サイドウォール１０、ＬＯＣＯＳ酸化膜３および図示しないフォトレジストをマスクとして使用して、ｎ型不純物イオンを注入し、ソース領域１１（ｎ）、ドレイン領域１２（ｎ）を形成する。一方ＬＶＭＯＳ形成領域に露出する低濃度領域９（ｐ）表面には、ゲート電極８、サイドウォール１０、ＬＯＣＯＳ酸化膜３および図示しないフォトレジストをマスクとして使用して、ｐ型不純物を注入し、ソース領域１１（ｐ）、ドレイン領域１２（ｐ）を形成する（図６）。
【００１９】
以下、通常の半導体装置の製造工程に従い、層間絶縁膜や取り出し電極を形成することで、半導体装置を形成することができる。
【００２０】
このように形成したＨＶＭＯＳは、１２Ｖ以上の耐圧特性を有することが確認されている。なお、本発明によれば、電界緩和層５を形成する際のイオン注入マスクの開口寸法を変えることにより、形成される領域の不純物濃度を適宜設定することができ、所望の耐圧特性を有する半導体装置を形成することができる。
【実施例２】
【００２１】
次に、第１の実施例で説明したＨＶＭＯＳとしてラテラル−ＤＭＯＳトランジスタ（以下、「ＨＶＬＤＭＯＳ」という）を形成する場合について説明する。図７に示すように、ＨＶＬＤＭＯＳのドレイン領域に電界緩和層５を備えることができる。この電界緩和層５は、第１の実施例同様、ＬＶＭＯＳのｎ型ウエル６と同時に形成することができる。なお、１３はＬＤＭＯＳのチャネルを構成するｎ型拡散領域である。ＬＤＭＯＳの製造方法は、通常の製造工程とすることができる。
【００２２】
図７に示すＬＤＭＯＳでは、厚いＬＯＣＯＳ酸化膜を備える構造であるため、より高耐圧の半導体装置となる。本実施例においても、第１の実施例同様、電界緩和層５を形成する際のイオン注入マスクの開口寸法を変えることにより、電界緩和層５の不純物濃度を適宜設定することができ、所望の耐圧特性を有する半導体装置を形成することができる。
【００２３】
以上本発明について詳細に説明したが、本発明は上記実施例に限定されるものでなく、導電型が逆の半導体装置等、変更可能である。
【符号の説明】
【００２４】
１：半導体基板、２：フォトレジスト、３：ＬＯＣＯＳ酸化膜、４：ｎ型ウエル、５：電界緩和層、６：ｎ型ウエル、７：ゲート絶縁膜、８：ゲート電極、９（ｎ）：ｎ型領域、９（ｐ）：ｐ型領域、１０：サイドウォール、１１：ソース領域、１２：ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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