(57)【要約】【課題】消費電流を低減することができる半導体集積回路を提供する。【解決手段】半導体集積回路１は、デジタル入力信号Ｄｉｎを相補なアナログ電流Ｉｏ，Ｉｏｘに変換し、第１出力端子Ｐｏ１及び第２出力端子Ｐｏ２からアナログ電流Ｉｏ，Ｉｏｘをそれぞれ出力する電流ＤＡＣ１０を有する。また、半導体集積回路１は、電源電圧ＡＶＤから出力電圧Ｖｏを生成し、その出力電圧Ｖｏを第２出力端子Ｐｏ２に接続された出力端子Ｐｏ３から負荷に供給するリニアレギュレータ２０を有する。半導体集積回路１は、出力電圧Ｖｏが所定の電圧よりも高くなったときに、出力端子Ｐｏ３に流れる動作電流ＩＲＬ０の一部をグランドに流すことにより、出力電圧Ｖｏの過電圧から上記負荷を保護する過電圧保護回路３０を有する。【選択図】図１
2014017778.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力信号を相補なアナログ電流に変換し、第１出力端子及び第２出力端子から前記相補なアナログ電流を出力する電流ＤＡコンバータと、
入力電圧から出力電圧を生成し、該出力電圧を前記第２出力端子に接続された第３出力端子から負荷に供給する電源回路と、
前記第３出力端子に接続され、前記出力電圧の過電圧から前記負荷を保護する保護回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
前記保護回路は、前記出力電圧が基準電圧よりも高くなったときに、前記第３出力端子に流れる電流の一部の第１電流を接地線に流すことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１電流の電流値は、前記デジタル入力信号に応じて設定されることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記保護回路は、
前記第３出力端子に第１端子が接続され、前記接地線に第２端子が接続され、前記出力電圧が前記基準電圧よりも高くなったときに、前記デジタル入力信号に基づいてオンオフする複数のスイッチ回路を有していることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記各スイッチ回路は、前記デジタル入力信号の各ビットに対応するバイナリの比率で重み付けされた個数のスイッチ回路を有していること特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第１電流は、前記電流ＤＡコンバータから前記電源回路に供給される第１アナログ電流と、前記負荷が無負荷のときに前記電源回路で消費される電流との差分電流以上の電流であって、且つ前記第１アナログ電流よりも小さい電流であることを特徴とする請求項３〜５のいずれか１つに記載の半導体集積回路。
【請求項７】
前記基準電圧は、前記出力電圧の目標電圧に応じて設定されることを特徴とする請求項２〜６のいずれか１つに記載の半導体集積回路。
【請求項８】
前記基準電圧は、前記負荷の耐圧電圧に応じて設定されることを特徴とする請求項２〜６のいずれか１つに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、電流デジタルアナログコンバータ（電流ＤＡＣ）とリニアレギュレータ等の電源回路とが混載された半導体集積回路が知られている。
図８及び図９は、従来のシングルエンド出力型の電流ＤＡＣの一例を示す。図８に示すように、シングルエンド出力型の電流ＤＡＣ５０には、ｎ＋１ビットのデジタル入力信号Ｄ０〜Ｄｎが入力される。この電流ＤＡＣ５０は、デジタル入力信号Ｄ０〜Ｄｎに対応したアナログ電流Ｉｏを負荷ＲＬ１に供給する。例えば電流ＤＡＣ５０では、図９に示すように、デジタル入力信号Ｄ０〜Ｄｎ及びそれらの反転レベルの入力信号ＸＤ０〜ＸＤｎにより差動対Ｂ１〜Ｂｎ内の差動トランジスタがオンオフされる。これにより、電流源Ａ１〜Ａｎの電流Ｉ１〜Ｉｎを第１出力端子Ｐｏ１に流すか、第２出力端子Ｐｏ２に流すかが切り替えられる。そして、第１出力端子Ｐｏ１から出力されるアナログ電流Ｉｏが負荷ＲＬ１に流れ、その負荷ＲＬ１にて入力信号Ｄ０〜Ｄｎに応じたアナログ電圧が生成される。一方、第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘは、グランド電圧ＡＶＳが供給されるグランド（接地線）に流れる。
【０００３】
このように、電流ＤＡＣ５０では、電流源Ａ１〜Ａｎの電流Ｉ１〜Ｉｎを第１出力端子Ｐｏ１及び第２出力端子Ｐｏ２のいずれかに常に流すことにより、電流源Ａ１〜Ａｎからの電流Ｉ１〜Ｉｎを一定の設定電流に維持することができる。これにより、所望の設定電流に維持された電流Ｉ１〜Ｉｎの第１出力端子Ｐｏ１への供給・停止を高速及び安定に切り替えることができ、電流ＤＡＣ５０を高速及び安定に動作させることができる。
【０００４】
図１０は、従来のリニアレギュレータの一例を示す。図１０に示すように、リニアレギュレータ６０は、オペアンプ６１と、抵抗Ｒ１１，Ｒ１２と、ＰチャネルＭＯＳトランジスタＴ６１と、出力抵抗Ｒｏと、出力コンデンサＣｏとを有している。オペアンプ６１は、抵抗Ｒ１１，Ｒ１２により高電位電源電圧（入力電圧）ＡＶＤを分圧した基準電圧Ｖｒ１を基準としてトランジスタＴ６１のゲートを駆動する。このトランジスタＴ６１は、ゲート電圧に応じた駆動電流Ｉｒを出力抵抗Ｒｏに流す。これにより、出力抵抗Ｒｏに流れる電流と出力抵抗Ｒｏの抵抗値とに応じた出力電圧Ｖｏが出力端子Ｐｏに生成される。この出力電圧Ｖｏは、オペアンプ６１の反転入力端子に帰還される。このオペアンプ６１は、反転入力端子に供給される出力電圧Ｖｏを上記基準電圧Ｖｒ１と等しくするように、トランジスタＴ６１を制御する。これにより、電源電圧ＡＶＤに基づいて安定した出力電圧Ｖｏ｛＝Ｖｒ１＝ＡＶＤ×Ｒ１２／（Ｒ１１＋Ｒ１２）｝が出力端子Ｐｏに生成される。
【０００５】
このようなリニアレギュレータ６０では、トランジスタＴ６１にドレイン電流（駆動電流Ｉｒ）を常に流すことで、トランジスタＴ６１の高速動作を実現し、オペアンプ６１及びトランジスタＴ６１等による高速なフィードバック動作を実現している。これにより、出力端子Ｐｏに接続される負荷に対して上記出力端子Ｐｏから供給される電流が上記負荷の変動に伴って変動した場合であっても、安定した出力電圧Ｖｏを生成することができる。
【０００６】
なお、上記従来技術に関連する先行技術としては、例えば特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００８／０１２９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記電流ＤＡＣ５０では、電流源Ａ１〜Ａｎからの電流Ｉ１〜Ｉｎが第２出力端子Ｐｏ２に出力されると、それら電流Ｉ１〜Ｉｎはアナログ電圧に変換されることなく（負荷ＲＬ１で消費されずに）グランドに流れる。すなわち、電流ＤＡＣ５０では、当該電流ＤＡＣ５０の高速動作のために第２出力端子Ｐｏ２に出力された電流が不要な電流としてグランドに流れる。また、リニアレギュレータ６０では、出力端子Ｐｏに接続される負荷の状態に関わらずトランジスタＴ６１に駆動電流Ｉｒが常に流れるため、上記負荷が無負荷のときにトランジスタＴ６１から出力抵抗Ｒｏに不要な電流が流れてしまう。このため、これら電流ＤＡＣ５０及びリニアレギュレータ６０が混載された半導体集積回路では、電流ＤＡＣ５０で生じる不要な電流とリニアレギュレータ６０で生じる不要な電流とによって回路全体の消費電流が増加してしまうという問題が発生する。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、デジタル入力信号を相補なアナログ電流に変換し、第１出力端子及び第２出力端子から前記相補なアナログ電流を出力する電流ＤＡコンバータと、入力電圧から出力電圧を生成し、該出力電圧を前記第２出力端子に接続された第３出力端子から負荷に供給する電源回路と、前記第３出力端子に接続され、前記出力電圧の過電圧から前記負荷を保護する保護回路と、を有する。
【発明の効果】
【００１０】
本発明の一観点によれば、消費電流を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】一実施形態の半導体集積回路を示すブロック回路図。
【図２】一実施形態の電流ＤＡＣの内部構成例を示す回路図。
【図３】一実施形態の過電圧保護回路の内部構成例を示す回路図。
【図４】一実施形態の半導体集積回路を示すブロック図。
【図５】一実施形態の電流ＤＡＣ及びリニアレギュレータの作用を説明するための波形図。
【図６】一実施形態の過電圧保護回路の動作を示す波形図。
【図７】一実施形態の過電圧保護回路の動作を示す波形図。
【図８】従来の電流ＤＡＣを示すブロック図。
【図９】従来の電流ＤＡＣの内部構成例を示す回路図。
【図１０】従来のリニアレギュレータの内部構成例を示す回路図。
【発明を実施するための形態】
【００１２】
（一実施形態）
以下、一実施形態を図１〜図７に従って説明する。
図４に示すように、半導体集積回路１は、電流デジタルアナログコンバータ（電流ＤＡＣ）１０と、その電流ＤＡＣ１０と接続されたリニアレギュレータ２０と、そのリニアレギュレータ２０の出力電圧Ｖｏが供給される負荷ＲＬ０と、出力電圧Ｖｏの過電圧から負荷ＲＬ０を保護する過電圧保護回路３０とを有している。
【００１３】
電流ＤＡＣ１０には、複数ビット（ここでは、４ビット）のデジタル入力信号（入力信号）Ｄ０〜Ｄ３が入力される。電流ＤＡＣ１０には、高電位電源電圧（電源電圧）ＡＶＤが供給される。電流ＤＡＣ１０の第１出力端子Ｐｏ１は負荷ＲＬ１に接続され、電流ＤＡＣ１０の第２出力端子Ｐｏ２はリニアレギュレータ２０に接続されている。この電流ＤＡＣ１０は、４ビットの入力信号Ｄ０〜Ｄ３に対応した相補（逆相）なアナログ電流Ｉｏ，Ｉｏｘを出力する。すなわち、電流ＤＡＣ１０は、４ビットのデジタル入力信号Ｄ０〜Ｄ３に対して、１６階調のアナログ電流Ｉｏ，Ｉｏｘを出力する４ビットの電流ＤＡＣである。例えば、電流ＤＡＣ１０は、４ビットの入力信号Ｄ０〜Ｄ３に対応したアナログ電流Ｉｏを負荷ＲＬ１に供給するとともに、上記アナログ電流Ｉｏの反転レベルのアナログ電流Ｉｏｘをリニアレギュレータ２０に供給する。なお、以下の説明では、入力信号Ｄ０〜Ｄ３を総称して「入力信号Ｄｉｎ」ということもある。
【００１４】
リニアレギュレータ２０には、電源電圧ＡＶＤが入力電圧として供給される。リニアレギュレータ２０の出力端子Ｐｏ３は負荷ＲＬ０に接続されている。このリニアレギュレータ２０は、電源電圧ＡＶＤから安定した出力電圧Ｖｏを生成し、その出力電圧Ｖｏを負荷ＲＬ０に供給する。また、リニアレギュレータ２０は、上記電流ＤＡＣ１０の第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘに応じた動作電流ＩＲＬ０を負荷ＲＬ０に供給する。なお、アナログ電流Ｉｏｘは、出力電圧Ｖｏの生成にも利用される。
【００１５】
過電圧保護回路３０には、電流ＤＡＣ１０に入力される４ビットのデジタル入力信号Ｄ０〜Ｄ３が供給される。過電圧保護回路３０は、出力電圧Ｖｏが所定の電圧よりも高くなった場合に、リニアレギュレータ２０の出力端子Ｐｏ３に流れる動作電流ＩＲＬ０（アナログ電流Ｉｏｘ）を制御することにより、出力電圧Ｖｏが所望の電圧値よりも上昇することを抑制する。
【００１６】
図１に示すように、リニアレギュレータ２０は、抵抗Ｒ１，Ｒ２と、オペアンプ２１と、出力コンデンサＣｏと、ＰチャネルＭＯＳトランジスタＴ２１と、出力抵抗Ｒｏとを有している。
【００１７】
オペアンプ２１の高電位側電源端子には電源電圧ＡＶＤが供給され、オペアンプ２１の低電位側電源端子には高電位電源電圧よりも低い低電位電源電圧（ここでは、グランド電圧）ＡＶＳが供給される。このオペアンプ２１の非反転入力端子には、電源電圧ＡＶＤに応じた基準電圧Ｖｒが供給される。本例では、オペアンプ２１の非反転入力端子には、抵抗Ｒ１，Ｒ２により生成された基準電圧Ｖｒが供給される。具体的には、抵抗Ｒ１の第１端子には、電源電圧ＡＶＤが供給される電源線が接続されている。また、抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に接続されるとともに、その抵抗Ｒ２の第２端子はグランド電圧ＡＶＳが供給される電源線（以下、グランドともいう。）に接続されている。これら抵抗Ｒ１，Ｒ２間のノードＮ２１がオペアンプ２１の非反転入力端子に接続されている。ここで、抵抗Ｒ１，Ｒ２は、それぞれの抵抗値に応じて、電源電圧ＡＶＤを分圧した基準電圧Ｖｒを生成する。この基準電圧Ｖｒの値は、抵抗Ｒ１，Ｒ２の抵抗値の比と、電源電圧ＡＶＤとグランド電圧ＡＶＳの電位差とに対応する。このため、オペアンプ２１の非反転入力端子には、電源電圧ＡＶＤに比例した基準電圧Ｖｒ｛＝ＡＶＤ×Ｒ２／（Ｒ１＋Ｒ２）｝が供給されることになる。
【００１８】
オペアンプ２１の出力端子はトランジスタＴ２１のゲートに接続されている。このトランジスタＴ２１のソースには電源電圧ＡＶＤが供給され、トランジスタＴ２１のドレインは出力抵抗Ｒｏの第１端子に接続されている。出力抵抗Ｒｏの第２端子はグランドに接続されている。これらトランジスタＴ２１と出力抵抗Ｒｏとの間の接続点は、当該リニアレギュレータ２０の出力端子Ｐｏ３と出力コンデンサＣｏの第１端子とに接続されている。出力コンデンサＣｏの第２端子はグランドに接続されている。
【００１９】
上記オペアンプ２１は、抵抗Ｒ１，Ｒ２により電源電圧ＡＶＤを分圧した基準電圧Ｖｒを基準としてトランジスタＴ２１のゲートを駆動する。このトランジスタＴ２１は、ゲート電圧に応じた駆動電流Ｉｒを出力抵抗Ｒｏに流す。これにより、出力抵抗Ｒｏの両端子間には、出力抵抗Ｒｏに流れる電流と出力抵抗Ｒｏの抵抗値とに応じた電位差が生じる。そして、この出力抵抗Ｒｏの第１端子の電圧が上記出力電圧Ｖｏとして出力端子Ｐｏ３から出力される。
【００２０】
また、出力端子Ｐｏ３（出力抵抗Ｒｏの第１端子）は、上記オペアンプ２１の反転入力端子に接続されている。このため、オペアンプ２１の反転入力端子には、出力端子Ｐｏ３に生成される上記出力電圧Ｖｏが帰還される。このオペアンプ２１は、反転入力端子に供給される出力電圧Ｖｏを上記基準電圧Ｖｒと等しくするように、トランジスタＴ２１を制御する。これにより、電源電圧ＡＶＤに基づいて安定した出力電圧Ｖｏ｛＝Ｖｒ＝ＡＶＤ×Ｒ２／（Ｒ１＋Ｒ２）｝が出力端子Ｐｏ３に生成される。なお、出力コンデンサＣｏは、出力端子Ｐｏ３に接続される負荷ＲＬ０（図４参照）による出力電圧Ｖｏの変動を抑制するように機能する。
【００２１】
また、出力端子Ｐｏ３（出力抵抗Ｒｏの第１端子）には、電流ＤＡＣ１０の第２出力端子Ｐｏ２が接続されている。このため、出力端子Ｐｏ３に接続された負荷ＲＬ０（図４参照）には、トランジスタＴ２１が流す駆動電流Ｉｒと、電流ＤＡＣ１０の第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘとに応じた動作電流ＩＲＬ０が供給される。すなわち、電流ＤＡＣ１０の第２出力端子Ｐｏ２をリニアレギュレータ２０の出力端子Ｐｏ３に接続することにより、電流ＤＡＣ１０から出力されるアナログ電流Ｉｏｘをリニアレギュレータ２０の動作電流の一部として利用している。また、出力抵抗Ｒｏには、上記駆動電流Ｉｒとアナログ電流Ｉｏｘと動作電流ＩＲＬ０とに応じた電流（＝Ｉｒ−ＩＲＬ０＋Ｉｏｘ）が供給される。
【００２２】
さらに、出力端子Ｐｏ３には、過電圧保護回路３０が接続されている。この過電圧保護回路３０は、出力電圧Ｖｏが所定の電圧よりも高くなった場合に、入力信号Ｄ０〜Ｄ３に応じて上記動作電流ＩＲＬ０（アナログ電流Ｉｏｘ）の一部をグランド（接地線）に抜くことにより、出力電圧Ｖｏが上記所定の電圧よりも高くなることを抑制する。
【００２３】
次に、電流ＤＡＣ１０の内部構成例を図２に従って説明する。
電流ＤＡＣ１０は、所定の比率、具体的にはバイナリ（２のべき乗）の比率（１：２：４：８）で重み付けされた電流値の電流Ｉ１，Ｉ２，Ｉ３，Ｉ４を流す電流源１１〜１４と、それら電流源１１〜１４にそれぞれ接続された差動対１５〜１８とを有している。なお、以下の説明では、図中に示されるとおり、電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の電流値をそれぞれ、１Ｉ，２Ｉ，４Ｉ，８Ｉと標記する。このときの「Ｉ」は単位電流値を意味する。
【００２４】
電流源１１の第１端子には、電源電圧ＡＶＤが供給される。この電流源１１の第２端子は差動対１５に接続されている。差動対１５は、互いに相補な入力信号Ｄ０，ＸＤ０がそれぞれ供給される一対の差動トランジスタＴ１１，Ｔ１２を有している。ここで、入力信号Ｄ０は入力信号Ｄｉｎの第１ビット（最下位ビット）であり、入力信号ＸＤ０は上記入力信号Ｄ０を論理反転して生成した信号である。このように、入力信号Ｄｉｎの最下位ビットに対応する入力信号Ｄ０，ＸＤ０を受ける差動対１５には、電流値１Ｉの電流Ｉ１が供給される。
【００２５】
差動トランジスタＴ１１，Ｔ１２は、例えばＰチャネルＭＯＳトランジスタである。差動トランジスタＴ１１，Ｔ１２は、同一の電気的特性を有している。これら差動トランジスタＴ１１，Ｔ１２のソースは、互いに接続されるとともに上記電流源１１の第２端子に接続されている。差動トランジスタＴ１１のゲートには、入力信号Ｄ０の反転レベルが供給される。この差動トランジスタＴ１１のドレインは第１出力端子Ｐｏ１に接続されている。一方、差動トランジスタＴ１２のゲートには、入力信号ＸＤ０の反転レベルが供給される。この差動トランジスタＴ１２のドレインは第２出力端子Ｐｏ２に接続されている。
【００２６】
なお、上述したように、第１出力端子Ｐｏ１は負荷ＲＬ１に接続され、第２出力端子Ｐｏ２はリニアレギュレータ２０の出力端子Ｐｏ３に接続されている。
電流源１２の第１端子には、電源電圧ＡＶＤが供給される。この電流源１２の第２端子は差動対１６が接続されている。差動対１６は、互いに相補な入力信号Ｄ１，ＸＤ１がそれぞれ供給される一対の差動トランジスタＴ１３，Ｔ１４を有している。ここで、入力信号Ｄ１は入力信号Ｄｉｎの第２ビット（２番目の下位ビット）であり、入力信号ＸＤ１は上記入力信号Ｄ１を論理反転して生成した信号である。このように、入力信号Ｄｉｎの第２ビットに対応する入力信号Ｄ１，ＸＤ１を受ける差動対１６には、電流値２Ｉの電流Ｉ２が供給される。
【００２７】
差動トランジスタＴ１３，Ｔ１４は、例えばＰチャネルＭＯＳトランジスタである。差動トランジスタＴ１３，Ｔ１４は、同一の電気的特性を有している。これら差動トランジスタＴ１３，Ｔ１４のソースは、互いに接続されるとともに上記電流源１２の第２端子に接続されている。差動トランジスタＴ１３のゲートには、入力信号Ｄ１の反転レベルが供給される。この差動トランジスタＴ１３のドレインは第１出力端子Ｐｏ１に接続されている。一方、差動トランジスタＴ１４のゲートには、入力信号ＸＤ１の反転レベルが供給される。この差動トランジスタＴ１４のドレインは第２出力端子Ｐｏ２に接続されている。
【００２８】
電流源１３の第１端子には、電源電圧ＡＶＤが供給される。この電流源１３の第２端子は差動対１７が接続されている。差動対１７は、互いに相補な入力信号Ｄ２，ＸＤ２がそれぞれ供給される一対の差動トランジスタＴ１５，Ｔ１６を有している。ここで、入力信号Ｄ２は入力信号Ｄｉｎの第３ビット（３番目の下位ビット）であり、入力信号ＸＤ２は上記入力信号Ｄ２を論理反転して生成した信号である。このように、入力信号Ｄｉｎの第３ビットに対応する入力信号Ｄ２，ＸＤ２を受ける差動対１７には、電流値４Ｉの電流Ｉ４が供給される。
【００２９】
差動トランジスタＴ１５，Ｔ１６は、例えばＰチャネルＭＯＳトランジスタである。差動トランジスタＴ１５，Ｔ１６は、同一の電気的特性を有している。これら差動トランジスタＴ１５，Ｔ１６のソースは、互いに接続されるとともに上記電流源１３の第２端子に接続されている。差動トランジスタＴ１５のゲートには、入力信号Ｄ２の反転レベルが供給される。この差動トランジスタＴ１５のドレインは第１出力端子Ｐｏ１に接続されている。一方、差動トランジスタＴ１６のゲートには、入力信号ＸＤ２の反転レベルが供給される。この差動トランジスタＴ１６のドレインは第２出力端子Ｐｏ２に接続されている。
【００３０】
電流源１４の第１端子には、電源電圧ＡＶＤが供給される。この電流源１４の第２端子は差動対１８が接続されている。差動対１８は、互いに相補な入力信号Ｄ３，ＸＤ３がそれぞれ供給される一対の差動トランジスタＴ１７，Ｔ１８を有している。ここで、入力信号Ｄ３は入力信号Ｄｉｎの第４ビット（最上位ビット）であり、入力信号ＸＤ３は上記入力信号Ｄ３を論理反転して生成した信号である。このように、入力信号Ｄｉｎの最上位ビットに対応する入力信号Ｄ３，ＸＤ３を受ける差動対１８には、電流値８Ｉの電流Ｉ４が供給される。
【００３１】
差動トランジスタＴ１７，Ｔ１８は、例えばＰチャネルＭＯＳトランジスタである。差動トランジスタＴ１７，Ｔ１８は、同一の電気的特性を有している。これら差動トランジスタＴ１７，Ｔ１８のソースは、互いに接続されるとともに上記電流源１４の第２端子に接続されている。差動トランジスタＴ１７のゲートには、入力信号Ｄ３の反転レベルが供給される。この差動トランジスタＴ１７のドレインは第１出力端子Ｐｏ１に接続されている。一方、差動トランジスタＴ１８のゲートには、入力信号ＸＤ３の反転レベルが供給される。この差動トランジスタＴ１８のドレインは第２出力端子Ｐｏ２に接続されている。
【００３２】
このような電流ＤＡＣ１０では、入力信号Ｄ０〜Ｄ３，ＸＤ０〜ＸＤ３に応じて差動トランジスタＴ１１〜Ｔ１８がオンオフされ、電流源１１〜１４の電流Ｉ１〜Ｉ４を第１出力端子Ｐｏ１に流すか、第２出力端子Ｐｏ２に流すかが切り替えられる。例えば入力信号Ｄ０が「０（論理Ｌレベル）」、入力信号Ｄ１が「１（論理Ｈレベル）」、入力信号Ｄ２が「１」、入力信号Ｄ３が「１」の場合、つまり入力信号Ｄｉｎが「１１１０」の場合について説明する。この場合には、入力信号ＸＤ０〜ＸＤ３はそれぞれ「１」、「０」、「０」、「０」になる。これら入力信号Ｄ０〜Ｄ３及び入力信号ＸＤ０〜ＸＤ３に応答して、差動トランジスタＴ１２，Ｔ１３，Ｔ１５，Ｔ１７がオンされ、差動トランジスタＴ１１，Ｔ１４，Ｔ１６，Ｔ１８がオフされる。このため、電流源１１の電流Ｉ１は第２出力端子Ｐｏ２に流れる一方、電流源１２〜１４の電流Ｉ２〜Ｉ４は第１出力端子Ｐｏ１に流れる。したがって、第１出力端子Ｐｏ１から出力されるアナログ電流Ｉｏの電流値は、入力信号Ｄ０〜Ｄ３に対応した「１４Ｉ（＝２Ｉ＋４Ｉ＋８Ｉ）」となり、第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘの電流値は「１Ｉ」となる。なお、電流ＤＡＣ１０から出力されるアナログ電流Ｉｏとアナログ電流Ｉｏｘとの総電流量は、入力信号Ｄ０〜Ｄ３の信号レベルに関わらず常に「１５Ｉ」となる。
【００３３】
次に、過電圧保護回路３０の内部構成例を説明する。
図３に示すように、過電圧保護回路３０は、比較器３１と、上記入力信号Ｄｉｎのビット数に対応した個数（ここでは、４個）のＮＯＲ回路３２〜３５と、それらＮＯＲ回路３２〜３５の出力端子にゲートがそれぞれ接続されたＮチャネルＭＯＳトランジスタＴ３１〜Ｔ３４とを有している。各トランジスタＴ３１〜Ｔ３４は、デジタル入力信号Ｄｉｎの各ビットに対応するバイナリの比率（１：２：４：８）で重み付けされた個数のＮチャネルＭＯＳトランジスタＴ３１〜Ｔ３４（スイッチ回路）をそれぞれ有している。すなわち、トランジスタＴ３１は１個のＮチャネルＭＯＳトランジスタＴ３１であり、トランジスタＴ３２は２（＝２１）個並列に接続されたＮチャネルＭＯＳトランジスタＴ３２である。また、トランジスタＴ３３は４（＝２２）個並列に接続されたＮチャネルＭＯＳトランジスタＴ３３であり、トランジスタＴ３４は８（＝２３）個並列に接続されたＮチャネルＭＯＳトランジスタＴ３４である。これら全てのトランジスタＴ３１〜Ｔ３４は、同一の電気的特性を有している。
【００３４】
比較器３１の高電位側電源端子には電源電圧ＡＶＤが供給され、比較器３１の低電位側電源端子にはグランド電圧ＡＶＳが供給される。この比較器３１の反転入力端子には、リニアレギュレータ２０の出力端子Ｐｏ３が接続されており、リニアレギュレータ２０の出力電圧Ｖｏが供給される。また、比較器３１の非反転入力端子には、所定の電圧値に設定された設定電圧Ｖｓが供給される。
【００３５】
ここで、設定電圧Ｖｓの電圧値は、例えばリニアレギュレータ２０の出力電圧Ｖｏの目標電圧に応じて設定される。この場合には、例えば図１に示したノードＮ２１を比較器３１の非反転入力端子を接続し、設定電圧Ｖｓを基準電圧Ｖｒと同電位に設定するようにしてもよい。これにより、リニアレギュレータ２０において、変動量の少ない（つまり、リップル電圧の小さい）出力電圧Ｖｏを生成することができる。また、設定電圧Ｖｓの電圧値は、例えばリニアレギュレータ２０の出力電圧Ｖｏを電源電圧とする素子の耐圧電圧Ｖｔに応じて設定するようにしてもよい。これにより、出力電圧Ｖｏを電源電圧とする素子の破壊を抑制することができる。以上のことから、設定電圧Ｖｓの電圧値は、以下の範囲で設定することが好ましい。
【００３６】
Ｖｒ≦Ｖｓ＜Ｖｔ
比較器３１は、出力電圧Ｖｏと設定電圧Ｖｓとを比較し、その比較結果に応じた比較信号Ｖｃを生成する。例えば比較器３１は、出力電圧Ｖｏが設定電圧Ｖｓよりも低いときにＨレベル（電源電圧ＡＶＤレベル）の比較信号Ｖｃを生成し、出力電圧Ｖｏが設定電圧Ｖｓよりも高いときにＬレベル（グランド電圧ＡＶＳ）の比較信号Ｖｃを生成する。この比較信号Ｖｃは、ＮＯＲ回路３２〜３５に供給される。
【００３７】
ＮＯＲ回路３２には、入力信号Ｄ０が入力される。ＮＯＲ回路３２は、入力信号Ｄ０と比較信号Ｖｃとを否定論理輪演算した結果を持つ出力信号Ｓ１を、１個のトランジスタＴ３１のゲートに出力する。トランジスタＴ３１のドレイン（第１端子）は上記出力端子Ｐｏ３に接続され、トランジスタＴ３１のソース（第２端子）はグランド（接地線）に接続されている。このように、入力信号Ｄｉｎの最下位ビットである入力信号Ｄ０から生成される出力信号Ｓ１は、１個のトランジスタＴ３１に供給される。
【００３８】
ＮＯＲ回路３３には、入力信号Ｄ１が入力される。ＮＯＲ回路３３は、入力信号Ｄ１と比較信号Ｖｃとを否定論理輪演算した結果を持つ出力信号Ｓ２を、２個のトランジスタＴ３２のゲートに出力する。各トランジスタＴ３２のドレイン（第１端子）は上記出力端子Ｐｏ３に接続され、トランジスタＴ３２のソース（第２端子）はグランド（接地線）に接続されている。このように、入力信号Ｄｉｎの第２ビットである入力信号Ｄ１から生成される出力信号Ｓ２は、並列に接続された２個のトランジスタＴ３２に供給される。
【００３９】
ＮＯＲ回路３４には、入力信号Ｄ２が入力される。ＮＯＲ回路３４は、入力信号Ｄ２と比較信号Ｖｃとを否定論理輪演算した結果を持つ出力信号Ｓ３を、４個のトランジスタＴ３３のゲートに出力する。各トランジスタＴ３３のドレイン（第１端子）は上記出力端子Ｐｏ３に接続され、トランジスタＴ３３のソース（第２端子）はグランド（接地線）に接続されている。このように、入力信号Ｄｉｎの第３ビットである入力信号Ｄ２に応じた出力信号Ｓ３は、並列に接続された４個のトランジスタＴ３３に供給される。
【００４０】
ＮＯＲ回路３５には、入力信号Ｄ３が入力される。ＮＯＲ回路３５は、入力信号Ｄ３と比較信号Ｖｃとを否定論理輪演算した結果を持つ出力信号Ｓ４を、８個のトランジスタＴ３４のゲートに出力する。各トランジスタＴ３４のドレイン（第１端子）は上記出力端子Ｐｏ３に接続され、トランジスタＴ３４のソース（第２端子）はグランド（接地線）に接続されている。このように、入力信号Ｄｉｎの最上位ビットである入力信号Ｄ３から生成される出力信号Ｓ４は、並列に接続された８個のトランジスタＴ３４に供給される。
【００４１】
このような過電圧保護回路３０では、出力電圧Ｖｏが設定電圧Ｖｓよりも低い場合には、比較器３１からＨレベルの比較信号Ｖｃが出力されるため、入力信号Ｄ０〜Ｄ３の信号レベルに関わらず、ＮＯＲ回路３２〜３５からＬレベルの出力信号Ｓ１〜Ｓ４が出力される。このため、出力電圧Ｖｏが設定電圧Ｖｓよりも低い場合には、トランジスタＴ３１〜Ｔ３４が全てオフされる。一方、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなると、比較器３１からＬレベルの比較信号Ｖｃが出力されるため、入力信号Ｄ０〜Ｄ３に応じてトランジスタＴ３１〜Ｔ３４がオンオフされる。これにより、オンされたトランジスタＴ３１〜Ｔ３４の個数に応じた電流Ｉｔが上記出力端子Ｐｏ３からグランドに流れ、出力端子Ｐｏ３に流れる動作電流ＩＲＬ０（アナログ電流Ｉｏｘ）の一部がグランドに抜かれるため、出力電圧Ｖｏの上昇が抑制される。
【００４２】
なお、本実施形態において、電流ＤＡＣ１０は電流ＤＡコンバータの一例、リニアレギュレータ２０は電源回路の一例、過電圧保護回路３０は保護回路の一例、トランジスタＴ３１〜Ｔ３４はスイッチ回路の一例である。また、出力端子Ｐｏ３は第３出力端子の一例、設定電圧Ｖｓは基準電圧の一例、動作電流ＩＲＬ０は第３出力端子に流れる電流の一例、電流Ｉｔは第１電流の一例、アナログ電流Ｉｏｘは第１アナログ電流の一例である。
【００４３】
次に、従来例と対比しつつ、上記電流ＤＡＣ１０及びリニアレギュレータ２０の作用を説明する。ここでは、説明の簡便化のために、過電圧保護回路３０が動作しない場合の電流ＤＡＣ１０及びリニアレギュレータ２０の作用について説明する。
【００４４】
図５は、電流ＤＡＣ１０，５０がＳｉｎ波を出力しているときの電流ＤＡＣ１０，５０の消費電流Ｉｄと、リニアレギュレータ２０，６０の駆動電流Ｉｒと、本実施形態の電流ＤＡＣ１０の第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘとを示している。また、図５は、従来の電流ＤＡＣ５０及びリニアレギュレータ６０の消費電流Ｉｃ２と、本実施形態の電流ＤＡＣ１０及びリニアレギュレータ２０の消費電流Ｉｃとを示している。図５からも明らかなように、電流ＤＡＣ５０とリニアレギュレータ６０を個別に使用する従来例の消費電流Ｉｃ２は、
Ｉｃ２＝Ｉｒ＋Ｉｄ
となる（一点鎖線参照）。
【００４５】
これに対し、本実施形態では、電流ＤＡＣ１０の第２出力端子Ｐｏ２をリニアレギュレータ２０の出力端子Ｐｏ３に接続したことにより、電流ＤＡＣ１０の第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘがリニアレギュレータ２０の動作電流ＩＲＬ０に加算される。すなわち、電流ＤＡＣを高速に動作させるためにグランドに流していたアナログ電流Ｉｏｘがリニアレギュレータ２０の動作電流ＩＲＬ０に加算される。このため、加算されたアナログ電流Ｉｏｘの分だけリニアレギュレータ２０自身が供給する電流が少なくなる。したがって、本実施形態の電流ＤＡＣ１０及びリニアレギュレータ２０の消費電流Ｉｃは、
Ｉｃ＝Ｉｒ−Ｉｏｘ＋Ｉｄ
となる。すなわち、本実施形態では、電流ＤＡＣ１０及びリニアレギュレータ２０における消費電流Ｉｃを、従来の消費電流Ｉｃ２よりも、アナログ電流Ｉｏｘの分だけ低減することができる（図５の斜線領域参照）。ここで、電流ＤＡＣ１０がＳｉｎ波を出力している場合のアナログ電流Ｉｏｘは、時間平均すると、
Ｉｏｘ＝Ｉｄ／２
となる。このため、この場合には、本実施形態の電流ＤＡＣ１０及びリニアレギュレータ２０は、従来の消費電流Ｉｃ２よりも電流ＤＡＣ１０の消費電流Ｉｄの１／２だけ消費電流を低減することができる。
【００４６】
続いて、過電圧保護回路３０の作用を説明する。
まず、本実施形態の半導体集積回路１から過電圧保護回路３０のみを省略した場合の回路（以下、「第１回路」という。）について説明する。
【００４７】
本発明者の鋭意研究によって、第１回路内のリニアレギュレータ２０で安定した出力電圧Ｖｏを生成するためには、その第１回路の使用条件に以下の制約が生じることが明らかになった。すなわち、第１回路では、負荷ＲＬ０が無負荷の場合にリニアレギュレータ２０で消費される駆動電流（無効電流）Ｉｒ０と、負荷ＲＬ０が動作可能な最小動作電流ＩＲＬ０ｍｉｎと、電流ＤＡＣ１０の第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘの最大電流（フルスケール電流）Ｉｏｘｍａｘとが以下の関係を満たす必要がある。
【００４８】
Ｉｒ０＋ＩＲＬ０ｍｉｎ＞Ｉｏｘｍａｘ
以下に、上記制約が必要になる理由について詳述する。
リニアレギュレータ２０を電流ＤＡＣ１０とは別に単独で定常状態で使用した場合には、リニアレギュレータ２０で生成される出力電圧Ｖｒｇｏは、
Ｖｒｇｏ＝Ｉｒ０×Ｒｏ      …（１）
と表わすことができる。このとき、図１に示すように電流ＤＡＣ１０の第２出力端子Ｐｏ２がリニアレギュレータ２０の出力端子Ｐｏ３に接続された場合には、出力抵抗Ｒｏに流れ込む電流がアナログ電流Ｉｏｘ分だけ増加する。したがって、リニアレギュレータ２０の駆動電流Ｉｒと、アナログ電流Ｉｏｘと、負荷ＲＬ０の動作電流ＩＲＬ０との関係から、リニアレギュレータ２０の出力電圧Ｖｏは、
Ｖｏ＝（Ｉｒ−ＩＲＬ０＋Ｉｏｘ）×Ｒｏ      …（２）
となる。ここで、上記出力電圧Ｖｒｇｏと出力電圧Ｖｏとを等しくするためには、上記式１及び式２より、
Ｉｒ０＝Ｉｒ−ＩＲＬ０＋Ｉｏｘ      …（３）
という関係を満たす必要がある。上記アナログ電流Ｉｏｘは、電流ＤＡＣ１０に入力されるデジタル入力信号Ｄ０〜Ｄ３（入力コード）によってその電流値が異なる。具体的には、アナログ電流Ｉｏｘの電流値の範囲は、以下の式に示すように、０から最大電流Ｉｏｘｍａｘまでである。
【００４９】
０≦Ｉｏｘ≦Ｉｏｘｍａｘ
上記リニアレギュレータ２０では、フィードバック制御により上記式３が成り立つように、オペアンプ２１がトランジスタＴ２１のゲート電圧を制御して駆動電流Ｉｒの電流値を調整することで、出力電圧Ｖｏを制御している。例えば電流ＤＡＣ１０から供給されるアナログ電流Ｉｏｘが減少した場合には、駆動電流Ｉｒを増加させるようにトランジスタＴ２１のゲート電圧が制御される。一方、電流ＤＡＣ１０から供給されるアナログ電流Ｉｏｘが増加した場合には、駆動電流Ｉｒを減少させるようにトランジスタＴ２１のゲート電圧が制御される。したがって、アナログ電流Ｉｏｘが最大電流Ｉｏｘｍａｘのときに、リニアレギュレータ２０が制御可能な出力電圧Ｖｏの下限値Ｖｏ＿ｌｉｍｉｔは、駆動電流Ｉｒが０Ａ、負荷ＲＬ０の動作電流ＩＲＬ０が最小動作電流ＩＲＬ０ｍｉｎのときの出力電圧Ｖｏとなるため、
Ｖｏ＿ｌｉｍｉｔ＝（Ｉｏｘｍａｘ−ＩＲＬ０ｍｉｎ）×Ｒｏ    …（４）
となる。このとき、この下限値Ｖｏ＿ｌｉｍｉｔが上記出力電圧Ｖｒｇｏ（つまり、リニアレギュレータ２０単独で使用した場合の出力電圧）よりも低くなければ、リニアレギュレータ２０内の上記フィードバック制御によって所望の出力電圧Ｖｏを得ることができなくなる。このため、上記過電圧保護回路３０を省略した第１回路では、リニアレギュレータ２０において所望の出力電圧Ｖｏを生成するためには、
Ｖｒｇｏ＞Ｖｏ＿ｌｉｍｉｔ      …（５）
を満たす必要がある。さらに、この式５と上記式１，４より、上記第１回路では、リニアレギュレータ２０において所望の出力電圧Ｖｏを生成するためには、
Ｉｒ０＋ＩＲＬ０ｍｉｎ＞Ｉｏｘｍａｘ    …（６）
という関係（制約条件）を満たす必要があることが分かる。
【００５０】
ここで、過電圧保護回路３０を省略した第１回路において上記制約条件が満たされていない場合には、リニアレギュレータ２０の出力電圧Ｖｏが所望の電圧値よりも上昇してしまって安定した出力電圧Ｖｏを生成することができない。この上昇した出力電圧Ｖｏが、その出力電圧Ｖｏを電源電圧とする素子の耐圧電圧を超えた場合には、その素子を破壊してしまうという問題がある。
【００５１】
これに対し、本実施形態の半導体集積回路１では、リニアレギュレータ２０の出力電圧Ｖｏが設定電圧Ｖｓよりも高くなることを抑制する過電圧保護回路３０を設けるようにした。この過電圧保護回路３０は、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなると、デジタル入力信号Ｄｉｎに応じてリニアレギュレータ２０の動作電流ＩＲＬ０（アナログ電流Ｉｏｘ）の一部をグランドに抜くことで、出力電圧Ｖｏの上昇を抑制している。これにより、出力電圧Ｖｏの過電圧によって負荷ＲＬ０内の素子が破壊されることを抑制することができる。
【００５２】
次に、過電圧保護回路３０の動作について図６及び図７に従って詳述する。なお、図６及び図７において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
【００５３】
まず、入力信号Ｄｉｎが「１１１０」の場合について図６に従って説明する。この場合には、上述したように、電流ＤＡＣ１０の第１出力端子Ｐｏ１から出力されるアナログ電流Ｉｏの電流値は「１４Ｉ」となり、第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘの電流値は「１Ｉ」となる。すなわち、電流ＤＡＣ１０から出力されるアナログ電流Ｉｏ，Ｉｏｘの総電流量（＝１５Ｉ）のうち１／１５の電流量のアナログ電流Ｉｏｘがリニアレギュレータ２０に供給されている。
【００５４】
図６に示す時刻ｔ１において、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなると、比較器からＬレベルの比較信号Ｖｃが出力される。このＬレベルの比較信号Ｖｃに応答して、ＮＯＲ回路３２〜３５からデジタル入力信号Ｄ０〜Ｄ３に応じた信号レベルの出力信号Ｓ１〜Ｓ４が出力される。具体的には、上記時刻ｔ１からＮＯＲ回路３２〜３５による遅延時間が経過すると（時刻ｔ２）、信号レベルが「０」の入力信号Ｄ０が入力されるＮＯＲ回路３２のみからＨレベルの出力信号Ｓ１が出力される。なお、信号レベルが「１」の入力信号Ｄ１〜Ｄ３が入力されるＮＯＲ回路３３〜３５からはＬレベルの出力信号Ｓ２〜Ｓ４が出力され続ける。
【００５５】
上記Ｈレベルの出力信号Ｓ１に応答して１個のトランジスタＴ３１がオンされ、Ｌレベルの出力信号Ｓ２〜Ｓ４に応答してトランジスタＴ３２〜Ｔ３４がオフされる。このとき、上記オンしたトランジスタＴ３１のソース・ドレイン間の電位差は時刻ｔ２における出力電圧Ｖｏの電圧値Ｖｓ１になる。このため、過電圧保護回路３０によって出力端子Ｐｏ３からグランドに引き抜かれる時刻ｔ２における電流Ｉｔ１は、各トランジスタＴ３１〜Ｔ３４の１個のオン抵抗をＲｏｎとすると、
Ｉｔ１＝１×Ｖｓ１／Ｒｏｎ
となる。
【００５６】
なお、上記電圧値Ｖｓ１は、時刻ｔ１からトランジスタＴ３１がオンするまでの遅延時間（つまり、ＮＯＲ回路３２による遅延時間）経過後の出力電圧Ｖｏである。但し、上記遅延時間は、図６では拡大して示しているものの、実際には、図１に示したオペアンプ２１のフィードバック制御によって調整される出力電圧Ｖｏの変動に対して十分に短い時間である。このため、上記電圧値Ｖｓ１は、
Ｖｓ１≒Ｖｓ
と表わすことができる。
【００５７】
上述のように過電圧保護回路３０によって出力端子Ｐｏ３からグランドに動作電流ＩＲＬＯの一部が引き抜かれると、リニアレギュレータ２０の出力電圧Ｖｏが徐々に低下する。この出力電圧Ｖｏが設定電圧Ｖｓよりも低くなると、比較器３１からＨレベルの比較信号Ｖｃが出力される（時刻ｔ３）。このＨレベルの比較信号Ｖｃに応答して、全てのＮＯＲ回路３２〜３５からＬレベルの出力信号Ｓ１〜Ｓ４が出力される。具体的には、上記時刻ｔ３からＮＯＲ回路３２〜３５による遅延時間が経過すると（時刻ｔ４）、全てのＮＯＲ回路３２〜３５からＬレベルの出力信号Ｓ１〜Ｓ４が出力される。これらＬレベルの出力信号Ｓ１〜Ｓ４に応答して、全てのトランジスタＴ３１〜３４がオフされ、出力端子Ｐｏ３からグランドに抜かれる電流Ｉｔが０Ａになる。
【００５８】
その後、上記時刻ｔ１〜ｔ４までの一連の動作が繰り返し実行され、リニアレギュレータ２０の出力電圧Ｖｏが設定電圧Ｖｓに次第に収束していく。
なお、上述した時刻ｔ２において、電流ＤＡＣ１０の第２出力端子Ｐｏ２からリニアレギュレータ２０に出力されるアナログ電流Ｉｏｘ１と、過電圧保護回路３０によってグランドに引き抜かれる電流Ｉｔ１との比は、
Ｉｏｘ１：Ｉｔ１＝１×Ｉ：１×Ｖｓ１／Ｒｏｎ
Ｉｏｘ１：Ｉｔ１＝Ｉ：Ｖｓ１／Ｒｏｎ            …（７）
となる。
【００５９】
次に、入力信号Ｄｉｎが「０００１」の場合について図７に従って説明する。この場合には、電流ＤＡＣ１０の第１出力端子Ｐｏ１から出力されるアナログ電流Ｉｏの電流値は「１Ｉ」となり、第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘの電流値は「１４Ｉ」となる。すなわち、電流ＤＡＣ１０から出力されるアナログ電流Ｉｏ，Ｉｏｘの総電流量（＝１５Ｉ）のうち１４／１５の電流量のアナログ電流Ｉｏｘがリニアレギュレータ２０に供給されている。
【００６０】
図７に示す時刻ｔ５において、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなると、比較器３１からＬレベルの比較信号Ｖｃが出力される。このＬレベルの比較信号Ｖｃに応答して、ＮＯＲ回路３３〜３５からＨレベルの出力信号Ｓ２〜Ｓ４が出力され、ＮＯＲ回路３２からＬレベルの出力信号Ｓ１が出力される（時刻ｔ６）。Ｈレベルの出力信号Ｓ２に応答して２個のトランジスタＴ３２がオンされ、Ｈレベルの出力信号Ｓ３に応答して４個のトランジスタＴ３３がオンされ、Ｈレベルの出力信号Ｓ４に応答して８個のトランジスタＴ３４がオンされる。また、Ｌレベルの出力信号Ｓ１に応答して１個のトランジスタＴ３１がオフされる。このとき、上記オンした各トランジスタＴ３２〜Ｔ３４のソース・ドレイン間の電位差は時刻ｔ６における出力電圧Ｖｏの電圧値Ｖｓ１になる。このため、過電圧保護回路３０によって出力端子Ｐｏ３からグランドに引き抜かれる時刻ｔ６における電流Ｉｔ２は、各トランジスタＴ３２〜Ｔ３４の１個のオン抵抗をＲｏｎとすると、
Ｉｔ２＝Ｖｓ１／（Ｒｏｎ／１４）＝１４×Ｖｓ１／Ｒｏｎ
となる。
【００６１】
このように出力端子Ｐｏ３に流れる動作電流ＩＲＬ０（アナログ電流Ｉｏｘ）の一部がグランドに引き抜かれると、リニアレギュレータ２０の出力電圧Ｖｏが徐々に低下する。この出力電圧Ｖｏが設定電圧Ｖｓよりも低くなると、比較器３１からＨレベルの比較信号Ｖｃが出力される（時刻ｔ７）。このＨレベルの比較信号Ｖｃに応答して、全てのＮＯＲ回路３２〜３５からＬレベルの出力信号Ｓ１〜Ｓ４が出力される（時刻ｔ８）。これらＬレベルの出力信号Ｓ１〜Ｓ４に応答して、全てのトランジスタＴ３１〜３４がオフされ、出力端子Ｐｏ３からグランドに引き抜かれる電流Ｉｔが０Ａになる。
【００６２】
その後、上記時刻ｔ５〜ｔ８までの一連の動作が繰り返し実行され、リニアレギュレータ２０の出力電圧Ｖｏが設定電圧Ｖｓに次第に収束していく。
なお、上述した時刻ｔ６において、電流ＤＡＣ１０の第２出力端子Ｐｏ２からリニアレギュレータ２０に出力されるアナログ電流Ｉｏｘ２と、過電圧保護回路３０によってグランドに引き抜かれる電流Ｉｔ２との比は、
Ｉｏｘ２：Ｉｔ２＝１４×Ｉ：１４×Ｖｓ１／Ｒｏｎ
Ｉｏｘ２：Ｉｔ２＝Ｉ：Ｖｓ１／Ｒｏｎ                  …（８）
となる。
【００６３】
この式８及び上記式７から明らかなように、過電圧保護回路３０が動作するときには、第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘと、過電圧保護回路３０によってグランドに引き抜かれる電流Ｉｔとの比は常に一定になる（下記式参照）。
【００６４】
Ｉｏｘ：Ｉｔ＝Ｉ：Ｖｓ１／Ｒｏｎ
このように、アナログ電流Ｉｏｘと電流Ｉｔとの比が常に一定となるのは、アナログ電流Ｉｏｘの電流量を決定するデジタル入力信号Ｄ０〜Ｄ３に応じて、出力端子Ｐｏ３からグランドに引き抜く電流Ｉｔの電流量を決定しているためである。さらに、入力信号Ｄ０〜Ｄ３に応じてオンオフされる各トランジスタＴ３１〜Ｔ３４の個数を、デジタル入力信号Ｄｉｎの各ビットに対応するバイナリの比率で重み付けし、全てのトランジスタＴ３１〜Ｔ３４の電気的特性を同一にしたためである。
【００６５】
このとき、出力電圧Ｖｏを低下させるためにグランドに引き抜く電流Ｉｔは、アナログ電流Ｉｏｘと、負荷ＲＬ０が無負荷の場合にリニアレギュレータ２０で消費される無効電流Ｉｒ０との関係から、
Ｉｏｘ−Ｉｒ０≦Ｉｔ      …（９）
という関係を満たす必要がある。すなわち、アナログ電流Ｉｏｘから無効電流Ｉｒ０を引いた差分電流以上の電流Ｉｔをグランドに引き抜くことによって、出力電圧Ｖｏを低下させることができる。
【００６６】
また、過電圧保護回路３０において、アナログ電流Ｉｏｘの全てをグランドに引き抜いてしまうと、アナログ電流Ｉｏｘをリニアレギュレータ２０の出力電圧Ｖｏの生成に利用することができない。このため、アナログ電流Ｉｏｘをリニアレギュレータ２０の出力電圧Ｖｏの生成に常に利用するためには、グランドに引き抜かれる電流Ｉｔは、
Ｉｔ＜Ｉｏｘ      …（１０）
という関係を満たす必要がある。したがって、アナログ電流Ｉｏｘを出力電圧Ｖｏの生成に常に利用するための電流Ｉｔの電流範囲は、
Ｉｏｘ−Ｉｒ０≦Ｉｔ＜Ｉｏｘ      …（１１）
となる。これら上記式９〜式１１より、各トランジスタＴ３１〜Ｔ３４の１個のオン抵抗Ｒｏｎを、
Ｖｓ１／Ｉｏｘ＜Ｒｏｎ≦Ｖｓ１／（Ｉｏｘ−Ｉｒ０）
の範囲に設定することで、電流ＤＡＣ１０のアナログ電流Ｉｏｘの変化に対して、過不足無く、且つ効率良く電流Ｉｔをグランドに抜くことができる。すなわち、各トランジスタＴ３１〜Ｔ３４のオン抵抗Ｒｏｎを上記範囲で設定することにより、そのオン抵抗Ｒｏｎに応じた電流Ｉｔをグランドに引き抜くことで出力電圧Ｖｏを低下させることができ、且つ、アナログ電流Ｉｏｘを出力電圧Ｖｏの生成に常に利用することができる。
【００６７】
次に、過電圧保護回路３０が動作した場合に低減可能な消費電流について説明する。
過電圧保護回路３０が動作する場合には、半導体集積回路１において出力電圧Ｖｏの生成のために消費される消費電流Ｉｃ１は、
Ｉｃ１＝Ｉｏｘ−Ｉｒ０−Ｉｔ
となる。このとき、電流Ｉｔが上記式１０の関係を満たしていると、
−Ｉｒ０＜Ｉｏｘ−Ｉｒ０＝Ｉｃ１
となり、電流Ｉｔが上記式１１の関係を満たしていると、
Ｉｃ１＝Ｉｏｘ−Ｉｒ０−Ｉｔ≦０
となる。このため、上記消費電流Ｉｃ１の範囲は、
０≦−Ｉｃ１＜Ｉｒ０
となる。
【００６８】
ここで、従来の半導体集積回路においてリニアレギュレータ６０の出力電圧Ｖｏの生成のために消費される消費電流Ｉｃ３（≧Ｉｒ０）から上記消費電流Ｉｃ１を引くと、
Ｉｃ３≦Ｉｃ３−Ｉｃ１＜Ｉｃ３＋Ｉｒ０
Ｉｒ０≦Ｉｃ３≦Ｉｃ３−Ｉｃ１＜２Ｉｒ０≦Ｉｃ３＋Ｉｒ０
Ｉｒ０≦Ｉｃ３−Ｉｃ１＜２Ｉｒ０
となる。したがって、過電圧保護回路３０が動作する場合の半導体集積回路１は、従来例の消費電流Ｉｃ３よりも、少なくともリニアレギュレータ２０の無効電流Ｉｒ０だけ消費電流を低減でき、最大で無効電流Ｉｒ０の２倍だけ消費電流を低減することができる。
【００６９】
なお、過電圧保護回路３０が動作しない場合（つまり、出力電圧Ｖｏが設定電圧Ｖｓよりも低い期間）の半導体集積回路１は、上述したように、従来例の消費電流Ｉｃ２よりも電流ＤＡＣ１０のアナログ電流Ｉｏｘの分だけ消費電流を低減することができる。但し、実際には、低減可能な消費電流は、アナログ電流Ｉｏｘから過電圧保護回路３０内の比較器３１で消費される電流を引いた電流となる。しかし、この比較器３１で消費される電流は、リニアレギュレータ２０の無効電流Ｉｒ０やアナログ電流Ｉｏｘの最大電流Ｉｏｘｍａｘに比べると十分に小さい電流であるため、その電流を無視して考えても支障はない。
【００７０】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）電流ＤＡＣ１０のアナログ電流Ｉｏｘが出力される第２出力端子Ｐｏ２を、リニアレギュレータ２０の出力端子Ｐｏ３に接続するようにした。すなわち、従来例ではグランドに放出されていたアナログ電流Ｉｏｘを、リニアレギュレータ２０の動作電流ＩＲＬ０に加算するようにした。これにより、過電圧保護回路３０が動作しない場合には、上記加算されたアナログ電流Ｉｏｘの分だけリニアレギュレータ２０自身が供給する電流が少なくなる。したがって、過電圧保護回路３０が動作しない場合には、従来の半導体集積回路における消費電流よりもアナログ電流Ｉｏｘの分だけ消費電流を低減することができる。
【００７１】
また、電流ＤＡＣ１０では、電流源１１〜１４の電流Ｉ１〜Ｉ４を第１出力端子Ｐｏ１及び第２出力端子Ｐｏ２のいずれかの端子に常に流す。このため、電流ＤＡＣ５０を高速及び安定に動作させることができる。さらに、リニアレギュレータ２０では、出力端子Ｐｏ３に接続される負荷ＲＬ０の状態に関わらずトランジスタＴ２１に駆動電流Ｉｒを常に流す。このため、リニアレギュレータ２０を高速に動作させることができる。
【００７２】
（２）リニアレギュレータ２０の出力電圧Ｖｏの過電圧から負荷ＲＬ０を保護する過電圧保護回路３０を設けるようにした。この過電圧保護回路３０は、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなったときに、リニアレギュレータ２０の出力端子Ｐｏ３に流れる動作電流ＩＲＬ０の一部をグランドに抜くことにより、出力電圧Ｖｏの上昇を抑制している。これにより、出力電圧Ｖｏの過電圧によって負荷ＲＬ０内の素子が破壊されることを抑制することができる。
【００７３】
また、電流ＤＡＣ１０から供給されるアナログ電流Ｉｏｘによって出力電圧Ｖｏが設定電圧Ｖｓよりも高くなったとしても、過電圧保護回路３０によってその出力電圧Ｖｏの上昇が抑制される。このため、半導体集積回路１では、上記式６に示したような制約条件をなくすことができる。
【００７４】
ところで、上記式６で示したような制約条件がある場合には、リニアレギュレータ２０の無効電流Ｉｒ０を上記アナログ電流Ｉｏｘよりも大きくしなければならない。このため、過電圧保護回路３０を省略した第１回路では、仮にリニアレギュレータ２０に要求される消費電流が電流ＤＡＣ１０のアナログ電流Ｉｏｘより小さい場合には、電流ＤＡＣ１０とリニアレギュレータ２０とを個別に使用しなければならない。このような場合には、半導体集積回路１全体の消費電流を低減することができない、という問題がある。
【００７５】
これに対し、過電圧保護回路３０を有する半導体集積回路１では、上述したように、上記式６で示した制約条件をなくすことができる。このため、どのような仕様（性能）の電流ＤＡＣ１０及びリニアレギュレータ２０を使用した場合であっても、それら電流ＤＡＣ１０及びリニアレギュレータ２０を有する半導体集積回路１全体の消費電流を低減することができる。
【００７６】
（３）アナログ電流Ｉｏｘの電流量を決定するデジタル入力信号Ｄ０〜Ｄ３に応じて、出力端子Ｐｏ３からグランドに引き抜く電流Ｉｔの電流量を決定するようにした。これにより、リニアレギュレータ２０に供給されるアナログ電流Ｉｏｘの電流量に応じて、出力端子Ｐｏ３に流れる動作電流ＩＲＬ０の電流量が制御され、リニアレギュレータ２０の出力電圧Ｖｏが制御される。このため、過電圧保護回路３０が動作する場合であっても、リニアレギュレータ２０を高速に動作させることができる。
【００７７】
（４）さらに、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなったときに、アナログ電流Ｉｏｘの電流量を決定するデジタル入力信号Ｄｉｎに応じてオンオフされるトランジスタＴ３１〜Ｔ３４の個数を、入力信号Ｄｉｎの各ビットに対応するバイナリの比率で重み付けするようにした。これにより、過電圧保護回路３０が動作するときに、第２出力端子Ｐｏ２から出力されるアナログ電流Ｉｏｘと、過電圧保護回路３０によってグランドに引き抜かれる電流Ｉｔとの比を略一定にすることができる。これにより、入力信号Ｄ０〜Ｄ３の信号レベル（入力コード）が変化しても、リニアレギュレータ２０の出力電圧Ｖｏの変動を略一定にすることができる。このため、安定した出力電圧Ｖｏを生成することができる。
【００７８】
（５）出力端子Ｐｏ３からグランドに抜く電流Ｉｔを、電流ＤＡＣ１０のアナログ電流Ｉｏｘとリニアレギュレータ２０の無効電流Ｉｒ０との差分電流以上の電流であって、アナログ電流Ｉｏｘよりも小さい電流に設定するようにした。これにより、電流ＤＡＣ１０のアナログ電流Ｉｏｘの変化に対して、過不足無く、且つ効率良く動作電流ＩＲＬ０の一部を電流Ｉｔとしてグランドに抜くことができる。すなわち、出力電圧Ｖｏが設定電圧Ｖｓ以上に上昇することを好適に抑制でき、且つ、出力電圧Ｖｏの生成に常にアナログ電流Ｉｏｘを利用することができる。このため、過電圧保護回路３０が動作する場合においても、少なくともリニアレギュレータ２０の無効電流Ｉｒ０の分だけ消費電流を低減することができる。
【００７９】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、出力端子Ｐｏ３からグランドに抜く電流Ｉｔを、電流ＤＡＣ１０のアナログ電流Ｉｏｘとリニアレギュレータ２０の無効電流Ｉｒ０との差分電流以上の電流であって、アナログ電流Ｉｏｘよりも小さい電流に設定するようにした。しかし、電流Ｉｔの電流範囲はこれに限定されない。例えば電流Ｉｔを、アナログ電流Ｉｏｘの電流値と等しい電流としてもよい。この場合には、過電圧保護回路３０が動作するときに、出力電圧Ｖｏの生成にアナログ電流Ｉｏｘを利用することができない。但し、このような場合であっても、上記実施形態の（１）、（２）と同様の効果を奏することができる。
【００８０】
・上記実施形態では、出力端子Ｐｏ３からグランドに抜く電流Ｉｔを、デジタル入力信号Ｄ０〜Ｄ３に応じて設定するようにした。これに限らず、例えば、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなったときに、予め設定した一定の電流Ｉｔをグランドに抜くようにしてもよい。
【００８１】
・上記実施形態では、トランジスタＴ３１〜Ｔ３４の個数を、入力信号Ｄｉｎの各ビットに対応するバイナリの比率で重み付けするようにした。これに限らず、トランジスタＴ３１〜Ｔ３４の素子サイズ等により重み付けをするようにしてもよい。
【００８２】
・上記実施形態では、トランジスタＴ３１〜Ｔ３４の個数を、入力信号Ｄｉｎの各ビットに対応するバイナリの比率で重み付けするようにした。これに限らず、例えば電流の再利用効率や出力電圧Ｖｏのリップルの悪化が許容できる場合には、トランジスタＴ３１〜Ｔ３４の個数を全て同数に設定してもよい。すなわち、トランジスタＴ３１〜Ｔ３４における上記重み付けを省略してもよい。
【００８３】
・上記実施形態では、スイッチ回路の一例としてＮチャネルＭＯＳトランジスタＴ３１〜Ｔ３４を開示したが、ＰチャネルＭＯＳトランジスタを用いてもよい。また、スイッチ回路としてバイポーラトランジスタを用いてもよい。
【００８４】
・上記実施形態における過電圧保護回路３０の内部構成は特に限定されない。例えばトランジスタＴ３１〜Ｔ３４のドレイン（第１端子）を電流ＤＡＣ１０の第２出力端子Ｐｏ２に接続するようにしてもよい。この場合には、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなったときに、第２出力端子Ｐｏ２に流れるアナログ電流Ｉｏｘの少なくとも一部の電流Ｉｔがグランドに引き抜かれることになる。
【００８５】
・あるいは、過電圧保護回路３０を、出力電圧Ｖｏが設定電圧Ｖｓよりも高くなったときに、電流ＤＡＣ１０の第２出力端子Ｐｏ２とリニアレギュレータ２０の出力端子Ｐｏ３との接続を切り離す回路に変更してもよい。
【００８６】
・上記実施形態における電流ＤＡＣ１０の内部構成は特に限定されない。すなわち、デジタル入力信号Ｄｉｎを相補なアナログ電流Ｉｏ，Ｉｏｘに変換可能な構成であれば、電流ＤＡＣ１０の内部構成は特に限定されない。
【００８７】
・上記実施形態におけるリニアレギュレータ２０の内部構成は特に限定されない。すなわち、電源電圧（入力電圧）ＡＶＤから安定した出力電圧Ｖｏを生成することのできる構成であれば、リニアレギュレータ２０の内部構成は特に限定されない。
【００８８】
・上記実施形態におけるデジタル入力信号Ｄｉｎのビット数は特に限定されない。すなわち、デジタル入力信号Ｄｉｎは、３ビット以下であってもよいし、５ビット以上であってもよい。
【００８９】
・上記実施形態における過電圧保護回路３０を省略してもよい。この場合には、電流ＤＡＣ１０及びリニアレギュレータ２０の仕様が上記制約によって制限されるが、その制約を満たしていれば上記実施形態の（１）と同様の効果を奏する。
【符号の説明】
【００９０】
１  半導体集積回路
１０  電流ＤＡＣ
２０  リニアレギュレータ
３０  過電圧保護回路
３１  比較器
Ｔ３１〜Ｔ３４  ＮチャネルＭＯＳトランジスタ
ＲＬ０  負荷
【図１】
2014017778.tif 000003
【図２】
2014017778.tif 000004
【図３】
2014017778.tif 000005
【図４】
2014017778.tif 000006
【図５】
2014017778.tif 000007
【図６】
2014017778.tif 000008
【図７】
2014017778.tif 000009
【図８】
2014017778.tif 000010
【図９】
2014017778.tif 000011
【図１０】
2014017778.tif 000012