(57)【要約】【課題】トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供する。【解決手段】撮像装置は、各々が光電変換素子を含む複数の画素を有する画素部と、画素部に設けられた電界効果型の第１のトランジスタと、画素部の周辺回路部に設けられた電界効果型の第２のトランジスタとを備え、第１および第２のトランジスタの閾値電圧が互いに異なるものである。【選択図】図１
2014192320.tif 000002
【特許請求の範囲】
【請求項１】
放射線に基づく信号電荷を発生する複数の画素を有する画素部と、
前記画素部に設けられた電界効果型の第１のトランジスタと、
前記画素部の周辺回路部に設けられた電界効果型の第２のトランジスタとを備え、
前記第１および第２のトランジスタの閾値電圧が互いに異なる
撮像装置。
【請求項２】
前記第１のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧を基準にして正側または負側にシフトさせた値となっている
請求項１に記載の撮像装置。
【請求項３】
前記第１のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧よりも正側の値に設定されている
請求項２に記載の撮像装置。
【請求項４】
前記第１のトランジスタは、チャネルを形成する第１の半導体層を含み、
前記第２のトランジスタは、チャネルを形成する第２の半導体層を含み、
前記第１および第２の半導体層では、不純物濃度が互いに異なっている
請求項１に記載の撮像装置。
【請求項５】
前記第１の半導体層では、前記第２の半導体層よりも不純物濃度が高い
請求項４に記載の撮像装置。
【請求項６】
第１のトランジスタが両面ゲート型の素子構造を有し、
第２のトランジスタがボトムゲート型もしくはトップゲート型の素子構造を有する
請求項１に記載の撮像装置。
【請求項７】
前記第１および第２のトランジスタは、シリコン酸化膜を含むゲート絶縁膜を有する
請求項１に記載の撮像装置。
【請求項８】
前記第１および第２の半導体層は、多結晶シリコン、微結晶シリコン、非結晶シリコンまたは酸化物半導体を含む
請求項４に記載の撮像装置。
【請求項９】
前記第１および第２の半導体層は、低温多結晶シリコンを含む
請求項８に記載の撮像装置。
【請求項１０】
間接変換型の放射線撮像装置である
請求項１に記載の撮像装置。
【請求項１１】
直接変換型の放射線撮像装置である
請求項１に記載の撮像装置。
【請求項１２】
前記放射線はＸ線である
請求項１に記載の撮像装置。
【請求項１３】
各画素は、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる光電変換素子を含む
請求項１に記載の撮像装置。
【請求項１４】
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
放射線に基づく信号電荷を発生する複数の画素を有する画素部と、
前記画素部に設けられた電界効果型の第１のトランジスタと、
前記画素部の周辺回路部に設けられた電界効果型の第２のトランジスタとを備え、
前記第１および第２のトランジスタの閾値電圧が互いに異なる
撮像表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。
【背景技術】
【０００２】
従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。そのような撮像装置の一例としては、例えばいわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３５５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような撮像装置では、各画素から信号電荷を読み出すためのスイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられるが、このＴＦＴの閾値電圧のシフトによって信頼性が低下するという問題がある。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。
【課題を解決するための手段】
【０００６】
本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する画素部と、画素部に設けられた電界効果型の第１のトランジスタと、画素部の周辺回路部に設けられた電界効果型の第２のトランジスタとを備え、第１および第２のトランジスタの閾値電圧が互いに異なるものである。
【０００７】
本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。
【０００８】
本開示の撮像装置および撮像表示システムでは、放射線に基づく信号電荷を発生する複数の画素を有する画素部に設けられた第１のトランジスタの閾値電圧と、画素部の周辺回路部に設けられた第２のトランジスタの閾値電圧とが互いに異なっている。これにより、例えば周辺回路部よりも画素部において生じるトランジスタの閾値電圧シフトを見越して、第１および第２のトランジスタの各閾値電圧を設定することができ、トランジスタの寿命特性が向上する。
【発明の効果】
【０００９】
本開示の撮像装置および撮像表示システムによれば、放射線に基づく信号電荷を発生する複数の画素を有する画素部に設けられた第１のトランジスタの閾値電圧と、画素部の周辺回路部に設けられた第２のトランジスタの閾値電圧とが互いに異なっている。これにより、例えば周辺回路部よりも画素部において生じるトランジスタの閾値電圧シフトを見越して、第１および第２のトランジスタの各閾値電圧を設定することができ、トランジスタの寿命特性を向上させることができる。よって、トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。
【図２】図１に示した画素等の詳細構成例を表す回路図である。
【図３】図２に示した光電変換素子およびトランジスタの概略構成を表す断面図である。
【図４】図１に示した行走査部の詳細構成例を表すブロック図である。
【図５】図１に示した列選択部の詳細構成例を表すブロック図である。
【図６Ａ】画素部および周辺回路部におけるトランジスタの電流電圧特性の一例を表す特性図である。
【図６Ｂ】Ｐチャネル型のトランジスタの動作点について説明するための特性図である。
【図７Ａ】画素部および周辺回路部におけるトランジスタの動作点の設定手法の一例を説明するための断面図である。
【図７Ｂ】図７Ａに続く工程を説明するための断面図である。
【図７Ｃ】図７Ｂに続く工程を説明するための断面図である。
【図７Ｄ】図７Ｃに続く工程を説明するための断面図である。
【図７Ｅ】図７Ｄに続く工程を説明するための断面図である。
【図７Ｆ】図７Ｅに続く工程を説明するための断面図である。
【図７Ｇ】図７Ｆに続く工程を説明するための断面図である。
【図８】Ｘ線照射による閾値電圧シフトを説明するための電流電圧特性図である。
【図９】Ｘ線累積量と閾値電圧シフト量の関係の一例を表す特性図である。
【図１０Ａ】変形例１に係るトランジスタの動作点の設定手法を説明するための断面図である。
【図１０Ｂ】図１０Ａに続く工程を説明するための断面図である。
【図１０Ｃ】図１０Ｂに続く工程を説明するための断面図である。
【図１０Ｄ】図１０Ｃに続く工程を説明するための断面図である。
【図１０Ｅ】図１０Ｄに続く工程を説明するための断面図である。
【図１１】変形例２に係るトランジスタの構成を表す断面図である。
【図１２】変形例３に係る画素等の構成を表す回路図である。
【図１３】変形例４−１に係る画素等の構成を表す回路図である。
【図１４】変形例４−２に係る画素等の構成を表す回路図である。
【図１５Ａ】変形例５−１に係る撮像装置を説明するための模式図である。
【図１５Ｂ】変形例５−２に係る撮像装置を説明するための模式図である。
【図１６Ａ】他の変形例に係るトランジスタのメリットを説明するための断面図である。
【図１６Ｂ】他の変形例に係るトランジスタのメリットを説明するための断面図である。
【図１６Ｃ】他の変形例に係るトランジスタのメリットを説明するための断面図である。
【図１６Ｄ】他の変形例に係るトランジスタのメリットを説明するための断面図である。
【図１６Ｅ】他の変形例に係るトランジスタのメリットを説明するための断面図である。
【図１７】適用例に係る撮像表示システムの概略構成を表す模式図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（画素部のトランジスタの閾値電圧を、周辺回路部よりも正側に設定した撮像装置の例）
２．変形例１（閾値電圧の設定手法の他の例）
３．変形例２（デュアルゲート型のトランジスタの構成例）
４．変形例３（パッシブ型の他の画素回路の例）
５．変形例４−１，４−２（アクティブ型の画素回路の例）
６．変形例５−１，５−２（間接変換型および直接変換型の放射線撮像装置の例）
７．適用例（撮像表示システムの例）
【００１２】
＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、例えば放射線等の入射光（撮像光）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、画素部１１Ａを備えると共に、この画素部１１Ａの周辺回路部１１Ｂとして、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。撮像装置１では、周辺回路部１１Ｂに対応する領域（例えば額縁領域）に、放射線を遮蔽するためのシールド層、例えば鉛（Ｐｂ）あるいはタングステン（Ｗ）等からなる金属シールド層が設けられている。
【００１３】
（画素部１１Ａ）
画素部１１Ａは、入射光（撮像光）に応じて電気信号を発生させるものである。この画素部１１Ａでは、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、入射光の光量（受光量）に応じた電荷量の光電荷（信号電荷）を発生する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、画素部１１Ａ内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。
【００１４】
図２は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００１５】
光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光量に応じた電荷量の信号電荷を発生させる。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。
【００１６】
トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。
【００１７】
図３は、光電変換素子２１とトランジスタ２２との断面構造を表したものである。
光電変換素子２１は、ガラス等よりなる基板１１０上の選択的な領域に、ゲート絶縁膜１２１を介してｐ型半導体層１２２Ａを有している。基板１１０上（詳細にはゲート絶縁膜１２１上）には、そのｐ型半導体層１２２Ａに対向してコンタクトホール（貫通孔）Ｈを有する層間絶縁膜１２５が設けられている。層間絶縁膜１２５のコンタクトホールＨには、ｉ型半導体層１２２Ｂが埋め込まれ、このｉ型半導体層１２２Ｂがｐ型半導体層１２２Ａと接している。ｉ型半導体層１２２Ｂ上には、ｎ型半導体層１２２Ｃが形成されている。ｎ型半導体層１２２Ｃ上には、層間絶縁膜１２７が形成され、この層間絶縁膜１２７のコンタクトホールＨ１を介して、ｎ型半導体層１２２Ｃに上部電極１２３が電気的に接続されている。尚、ここでは、基板側（下部側）にｐ型半導体層１２２Ａ、上部側にｎ型半導体層１６をそれぞれ設けた例を挙げたが、これと逆の構造、即ち下部側（基板側）をｎ型、上部側をｐ型とした構造であってもよい。
【００１８】
ゲート絶縁膜１２１は、例えば、後述のトランジスタ２２におけるゲート絶縁膜と同一の層として形成される。このゲート絶縁膜１２１は、例えばシリコン酸化膜（ＳｉＯx）、シリコン窒化膜（ＳｉＮx）およびシリコン酸窒化膜（ＳｉＯＮ）等のうちのいずれかよりなる単層膜、あるいはそれらのうちの２種以上からなる積層膜である。
【００１９】
ｐ型半導体層１２２Ａは、例えば多結晶シリコン（ポリシリコン）あるいは微結晶シリコンに、例えばボロン（Ｂ）がドープされてなるｐ＋領域であり、厚みは例えば４０ｎｍ〜５０ｎｍである。このｐ型半導体層１２２Ａは、例えば信号電荷を読み出すための下部電極（例えばアノード）を兼ねている。
【００２０】
層間絶縁膜１２５，１２７は、例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜等のうちのいずれかよりなる単層膜、あるいはそれらのうちの２種以上からなる積層膜である。層間絶縁膜１２５は、例えばトランジスタ２２の形成領域まで延在形成されている。
【００２１】
ｉ型半導体層１２２Ｂは、例えばノンドープの真性半導体層であり、例えば非結晶シリコン（アモルファスシリコン）により構成されている。ｉ型半導体層１２２Ｂの厚みは、例えば４００ｎｍ〜１０００ｎｍであるが、厚みが大きい程、光感度を高めることができる。ｎ型半導体層１２２Ｃは、例えば非結晶シリコン（アモルファスシリコン）により構成され、ｎ＋領域を形成するものである。このｎ型半導体層１２２Ｃの厚みは例えば、１０ｎｍ〜５０ｎｍである。
【００２２】
上部電極１２３（カソード）は、例えばＩＴＯ(Indium Tin Oxide)等の透明導電膜により構成されている。ここでは、この上部電極１２３が、例えば蓄積ノードＮを介して、トランジスタ２２に電気的に接続されている。
【００２３】
トランジスタ２２では、基板１１０上の選択的な領域に、例えばモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム（Ａｌ），タングステン（Ｗ）またはクロム（Ｃｒ）等からなるゲート電極１２０が形成され、このゲート電極１２０上には、上記光電変換素子２１の形成領域から延在して、ゲート絶縁膜１２１が形成されている。ゲート絶縁膜１２１上のゲート電極１２０と対向する領域に半導体層１２６が形成されている。
【００２４】
半導体層１２６は、チャネル領域を形成すると共に、ソースまたはドレインとして機能するソース・ドレイン電極１２８に電気的に接続されている。半導体層１２６は、例えば非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体、望ましくは低温多結晶シリコン（ＬＴＰＳ：Low Temperature Poly-silicon）により構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体により構成されていてもよい。ソース・ドレイン電極１２８は、例えばチタン（Ｔｉ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タングステン（Ｗ）またはクロム（Ｃｒ）等によって形成されている。
【００２５】
本実施の形態では、上記のような光電変換素子２１を含む画素２０（画素部１１Ａ）に設けられたトランジスタ２２（第１のトランジスタ）の閾値電圧と、周辺回路部１１Ｂに設けられたトランジスタ（詳細には、周辺回路部１１Ｂのトランジスタのうちトランジスタ２２と同一の素子構造を有するトランジスタ；第２のトランジスタ、図３には図示せず）の閾値電圧とが互いに異なっている。換言すると、画素部１１Ａと周辺回路部１１Ｂとにおいて、トランジスタの動作点が異なり、詳細には、トランジスタのオン状態およびオフ状態を切り替えるためのパルス電圧（オン電圧およびオフ電圧）が異なる。トランジスタ２２における動作点の設定手法については後述する。
【００２６】
（行走査部１３）
行走査部１３は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、画素部１１Ａ内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、各画素２０の読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われる。
【００２７】
図４は、行走査部１３のブロック構成例である。行走査部１３は、Ｖ方向に沿って延在する複数の単位回路１３０を有している。尚、ここでは、図中に示した４つの単位回路１３０に接続された８つの読み出し制御線Ｌreadを、上から順に、Ｌread(1)〜Ｌread(8)として示している。
【００２８】
各単位回路１３０は、例えば、１または複数列（ここでは２列）のシフトレジスタ回路１３１，１３２（図中のブロック内では便宜上、「Ｓ／Ｒ」と記載；以下同様）と、４つのＡＮＤ回路（論理積回路）１３３Ａ〜１３３Ｄと、２つのＯＲ回路（論理和回路）１３４Ａ，１３４Ｂと、２つのバッファ回路１３５Ａ，１３５Ｂとを有している。ここでは、一例として、２列のシフトレジスタ回路を有する構成について説明するが、１列のシフトレジスタ回路により構成されていてもよい。但し、シフトレジスタ回路を２列以上設けることにより、詳述はしないが、１フレーム期間において複数回のリセット動作を行うことができる。
【００２９】
シフトレジスタ回路１３１は、システム制御部１６から供給されるスタートパルスＶＳＴ１およびクロック信号ＣＬＫ１に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路１３２は、システム制御部１６から供給されるスタートパルスＶＳＴ２およびクロック信号ＣＬＫ２に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。これにより、例えば、シフトレジスタ回路１３１が、１回目のリセット駆動用のパルス信号を生成し、シフトレジスタ回路１３２が、２回目のリセット駆動用のパルス信号を生成する。
【００３０】
ＡＮＤ回路１３３Ａ〜１３３Ｄにはそれぞれ、シフトレジスタ回路１３１，１３２から出力される各パルス信号（各出力信号）の有効期間を制御（規定）するための４種類のイネーブル信号ＥＮ１〜ＥＮ４が入力されている。具体的には、ＡＮＤ回路１３３Ａでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ１が入力されている。ＡＮＤ回路１３３Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路１３３Ｃでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３が入力されている。ＡＮＤ回路１３３Ｄでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ４が入力されている。
【００３１】
ＯＲ回路１３４Ａは、ＡＮＤ回路１３３Ａからの出力信号とＡＮＤ回路１３３Ｂからの出力信号との論理和信号（ＯＲ信号）を生成する回路である。同様に、ＯＲ回路１３４Ｂは、ＡＮＤ回路１３３Ｃからの出力信号とＡＮＤ回路１３３Ｄからの出力信号との論理和信号を生成する回路である。このようにして、上記したＡＮＤ回路１３３Ａ〜１３３ＤとＯＲ回路１３４Ａ，１３４Ｂとによって、シフトレジスタ回路１３１，１３２からの出力信号（パルス信号）同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、例えば複数回のリセット駆動を行う際の駆動タイミング等が規定される。
【００３２】
バッファ回路１３５Ａは、ＯＲ回路１３４Ａからの出力信号（パルス信号）に対するバッファとして機能する回路であり、バッファ回路１３５Ｂは、ＯＲ回路１３４Ｂからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路１３５Ａ，１３５Ｂによるバッファ後のパルス信号（行走査信号）は、読み出し制御線Ｌreadを介して、画素部１１Ａ内の各画素２０へ出力される。
【００３３】
（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力された信号電圧（信号電荷に応じた電圧）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力される。
【００３４】
各列選択部１７は、例えば図２および図５に示したように、チャージアンプ１７２、容量素子（コンデンサあるいはフィードバック容量素子等）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌsig毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７毎に設けられている。
【００３５】
チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。
【００３６】
Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。
【００３７】
マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。
【００３８】
Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。
【００３９】
（列走査部１５）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記出力データＤout）が、順番に外部へ出力されるようになっている。
【００４０】
（システム制御部１６）
システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の各動作を制御するものである。具体的には、システム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびバイアス電圧補正部１８の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ画素部１１Ａ内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、画素部１１Ａから出力データＤoutが取得されるようになっている。
【００４１】
（トランジスタの動作点設定）
ここで、上述したように本実施の形態では、画素部１１Ａと周辺回路部１１Ｂとの間において、トランジスタの動作点（閾値電圧）が互いに異なっている。尚、以下では、説明上、画素部１１Ａに設けられたトランジスタ２２を「トランジスタＴｒＡ」、周辺回路部１１Ｂに設けられたトランジスタを「トランジスタＴｒＢ」と称する。本実施の形態では、画素２０（画素部１１Ａ）のトランジスタＴｒＡは、図３に示したように、いわゆるボトムゲート型であり、周辺回路部１１ＢのトランジスタＴｒＢについても、例えばボトムゲート型となっている。但し、これらのトランジスタＴｒＡ，ＴｒＢの各構成は、ボトムゲート型に限らず、例えばトップゲート型であってもよいし、あるいは半導体層１２６を間にして２つのゲート電極を設けた、いわゆるデュアル（両面）ゲート型（詳細は後述）であってもよい。また、そのような素子構造（ボトムゲート型、トップゲート型あるいはデュアルゲート型の素子構造）が、トランジスタＴｒＡ，ＴｒＢの間において同一であってもよいし、互いに異なっていてもよい。例えば、本実施の形態のように、トランジスタＴｒＡ，ＴｒＢの両方がボトムゲート型であってもよいし、それらの両方がトップゲート型あるいはデュアルゲート型であってもよい。
【００４２】
また、例えばトランジスタＴｒＡ，ＴｒＢの素子構造が異なっている場合には、例えばトランジスタＴｒＡがデュアルゲート型、トランジスタＴｒＢがトップゲート型もしくはボトムゲート型とすることが望ましい。画素部１１Ａでは、周辺回路部１１ＢよりもＸ線耐性が求められるが、デュアルゲート型の素子構造は、トップゲート型およびボトムゲート型の素子構造よりもＸ線に対する耐性が高い。この一方で、デュアルゲート型の素子構造では、トップゲート型およびボトムゲート型の素子構造よりもパターン不良（電極、配線等の形成パターン不良）が生じ易い。このため、画素部１１ＡほどＸ線耐性を必要としない周辺回路部１１Ｂでは、トップゲート型またはボトムゲート型とするとよい。
【００４３】
ここで、デュアルゲート型の素子構造において、上記のようなパターン不良を有すると、このパターン不良に起因して、いわゆる線欠陥が発生することがある。Ｘ線撮像を行うＦＰＤ（flat panel display）では、点欠陥に関する規格は緩いが、線欠陥は不良項目となる。また、線欠陥は１本（単独で存在する場合）では画像補間処理等によって補填可能であるが、２本以上（隣接して２本以上存在する場合）では、補間処理が困難となる。画素部１１Ａでは、デュアルゲート型の素子構造を採用することで線欠陥が生じた場合であっても、リペア処理を施すことができるため、これによって、線欠陥による影響を抑制することができる。
【００４４】
図６Ａは、画素部１１ＡのトランジスタＴｒＡと、周辺回路部１１ＢのトランジスタＴｒＢのそれぞれのＩＶ特性（ソースおよびドレイン間の電流Ｉds（Ａ）と、ゲート電圧Ｖｇ（Ｖ）との関係；電流電圧特性）を表すものである。このように、画素部１１ＡのトランジスタＴｒＡにおけるＩＶ特性は、周辺回路１１ＢのトランジスタＴｒＢのＩＶ特性を正（プラス）側にシフトしたものとなっている。つまり、本実施の形態では、トランジスタＴｒＢを基準に閾値電圧（例えば電流Ｉdsが１．０×１０-13（Ａ）の場合の電圧Ｖｇ；以下、閾値電圧Ｖth０とする）が設定されている。トランジスタＴｒＡの閾値電圧（閾値電圧Ｖth１とする）は、トランジスタＴｒＢの閾値電圧Ｖth０よりも正側の値に設定されている。閾値電圧Ｖth１の閾値電圧Ｖth０からのシフト量は、想定される画素部１１ＡへのＸ線照射累積量、あるいはゲート絶縁膜１２１（シリコン酸化膜）の厚み等の様々なパラメータに応じて適切な値に設定される。この例では、例えば＋（プラス）１Ｖ程度のシフト量となっている。尚、図６Ａでは、トランジスタＴｒＡ，ＴｒＢがＮチャネル型のトランジスタである場合を例示するが、例えば図６Ｂに示したように、トランジスタＴｒＡがＰチャネル型の場合であっても、Ｎチャネル型の場合と同様、Ｘ線照射量に応じて閾値電圧Ｖth０が負側へシフトする。従って、Ｐチャネル型の場合も、トランジスタＴｒＡの閾値電圧Ｖth１（図中破線で示す）を、閾値電圧Ｖth０よりも正側の値に設定すればよい。図６Ｂの場合のトランジスタＴｒＡの動作点は、オン動作点が−７Ｖ、オフ動作点が＋４Ｖとなっている。
【００４５】
このようなトランジスタＴｒＡ，ＴｒＢの閾値電圧Ｖth０，Ｖth１は、例えば次のようにして設定することができる。図７Ａ〜図７Ｇに、その設定手法を工程順に示す。上記のような閾値電圧Ｖth０，Ｖth１の設定は、例えば画素部１１Ａおよび周辺回路部１１Ｂのトランジスタの形成プロセスにおいて行うことが可能である。具体的には、半導体層１２６の不純物濃度を変化させることにより、閾値電圧をシフトさせることができる。
【００４６】
即ち、まず図７Ａに示したように、画素部１１Ａおよび周辺回路部１１Ｂのそれぞれにおいて、基板１１０上の選択的な領域に、ゲート電極１２０を形成する。この後、図７Ｂに示したように、ゲート電極１２０を覆うように、基板１１０上にゲート絶縁膜１２１を形成する。ゲート絶縁膜１２１としては、例えばシリコン窒化膜１２１Ａおよびシリコン酸化膜１２１Ｂの積層膜を用いる。これらのシリコン窒化膜１２１Ａおよびシリコン酸化膜１２１Ｂは、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により成膜することができる。
【００４７】
続いて、図７Ｃに示したように、例えば多結晶シリコンを含む半導体層１２６ａを形成する。その後、図７Ｄに示したように、半導体層１２６ａに対し、いわゆるイオン・インプラ（１回目のイオン・インプラ（Ｐ１））により不純物拡散を行う。これにより、画素部１１Ａおよび周辺回路部１１Ｂの全域にわたって、所定の不純物濃度を有する半導体層１２６ａ１を形成する。
【００４８】
次いで、図７Ｅに示したように、画素部１１Ａおよび周辺回路部１１Ｂのうちの周辺回路部１１Ｂのみを選択的にマスクする。例えば、基板１１０の全面にわたってフォトレジスト膜を成膜した後、選択的な露光によってパターニングを行うことにより、周辺回路部１１Ｂにのみフォトレジスト膜２１０を形成する。
【００４９】
この後、図７Ｆに示したように、半導体層１２６ａ１に対し、２回目のイオン・インプラ（Ｐ２）により、更に不純物拡散を行う。これにより、半導体層１２６ａ１のうち、画素部１１Ａに対応する選択的な部分に不純物がドーピングされる。この結果、画素部１１Ａには、半導体層１２６ａ１とは異なる濃度の（半導体層１２６ａ１よりも不純物濃度の高い）半導体層１２６ａ２を形成することができる。尚、これらの半導体層１２６ａ１，１２６ａ２は、上記トランジスタ２２の半導体層１２６に相当する。
【００５０】
最後に、図７Ｇに示したように、フォトレジスト膜２１０を除去する。このようにして、画素部１１Ａ（トランジスタＴｒＡ）の半導体層１２６ａ２の不純物濃度が、周辺回路部１１Ｂ（トランジスタＴｒＢ）の半導体層１２６ａ１の不純物濃度よりも高くるようにする。このように、２回の不純物拡散工程を行うことにより、上述したような閾値電圧Ｖth０，Ｖth１を有するトランジスタＴｒＡ，ＴｒＢを形成することができる。尚、上記半導体層１２６ａ１，１２６ａ２（半導体層１２６）の形成後、層間絶縁膜１２５およびソース・ドレイン電極１２８を形成することにより、ボトムゲート型のトランジスタＴｒＡ，ＴｒＢが形成される。
【００５１】
［作用・効果］
本実施の形態の撮像装置１では、例えば放射線あるいは放射線に基づく光が画素部１１Ａへ入射すると、各画素２０内の光電変換素子２１において、入射光に基づく信号電荷が発生する（光電変換がなされる）。このとき、詳細には、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が供給される。この後、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、上記した信号電荷が信号線Ｌsigへ読み出される。
【００５２】
このようにして読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ１７２からの出力電圧Ｖca）毎に、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。
【００５３】
ここで、撮像装置１へ入射した放射線（Ｘ線）の中には、波長変換されずに、画素部１１Ａへ漏れ込むもの等があり、このような放射線によりトランジスタ２２が被曝すると、次のような不具合が生じる。即ち、トランジスタ２２は、ゲート絶縁膜１２１に酸化シリコン膜を有するが、この酸素を含む膜中に放射線が入射すると、いわゆる光電効果、コンプトン散乱あるいは電子対生成等により膜中の電子が励起される。その結果、ゲート絶縁膜１２１内に正孔がトラップされて溜まり、これに起因して、トランジスタ２２の閾値電圧Ｖthが負側にシフトしてしまう。
【００５４】
図８に、低温多結晶シリコンを用いたトランジスタ２２へＸ線を照射した場合の、電圧Ｖgに対する電流Ｉdsの関係（電流電圧特性）について示す。また、図９には、累積線量（Ｇｙ）と、閾値電圧の負側へのシフト量（ΔＶth）の関係について示す。このように、Ｘ線を照射した場合、その累積照射量が、０Ｇｙ，５４Ｇｙ，７９Ｇｙ，１０４Ｇｙ，１２９Ｇｙ，１５４Ｇｙ，２５４Ｇｙ，３５４Ｇｙと増大するに従って、閾値電圧Ｖthが負側にシフトすることがわかる。また、照射量が増すに従って、Ｓ（サブスレッショルドスウィング）値も悪化している。加えて、この閾値電圧Ｖthのシフト量の増加は、オフ電流およびオン電流の変化を引き起こす。例えば、オフ電流が増して電流リークが生じたり、オン電流が減少して読み出し不能になったり等、トランジスタの信頼性を維持することが困難となる。このように、特に低温多結晶ポリシリコンを用いた放射線撮像装置では、被曝によってトランジスタ２２の閾値電圧Ｖthが負側へシフトし、これが信頼性低下の要因となっている。
【００５５】
つまり、画素部１１Ａでは、周辺回路部１１Ｂよりも被曝し易いことから、その分トランジスタ２２の閾値電圧Ｖthが負側へシフトし易い。
【００５６】
そこで、本実施の形態の撮像装置では、画素部１１Ａと周辺回路部１１Ｂとの間において、トランジスタの閾値電圧が異なるように設計されている。具体的には、画素部１１ＡのトランジスタＴｒＡの閾値電圧Ｖth１が、周辺回路部１１ＢのトランジスタＴｒＢの閾値電圧Ｖth０よりも正側に設定されている。即ち、画素部１１Ａにおいて生じる、上述のような閾値電圧シフトを見越して、トランジスタＴｒＡの閾値電圧Ｖth１を予め設定しておくことにより、画素部１１Ａの被曝によって閾値電圧シフトが生じた場合にも、その影響（上記のオフ電流の増大やオン電流の減少等）を軽減できる。より詳細には、被曝による閾値電圧シフトは、上述のようにシリコン酸化膜中に正孔が溜まることによって生じるため、図８に示したように、初期の（例えば累積線量７５Ｇｙ程度の）シフト量が相対的に大きなものとなる。その後は、線量が増加してもシフト量は徐々に緩和していく傾向にあることから、そのような初期のシフト量等を考慮して、閾値電圧Ｖth１を正側にシフトさせた値に設定しておくことで、トランジスタ寿命を向上させることができる。
【００５７】
以上のように本実施の形態では、光電変換素子２１を含む複数の画素２０を有する画素部１１Ａと、この画素部１１Ａの周辺回路部１１Ｂとにおいて、トランジスタの閾値電圧が互いに異なっている。これにより、例えば周辺回路部１１Ｂよりも画素部１１Ａにおいて生じるトランジスタの閾値電圧シフトを見越して、それぞれのトランジスタの閾値電圧を適切な値に設定することができ、トランジスタの寿命特性を効率的に向上させることができる。よって、トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能となる。
【００５８】
続いて、上記実施の形態の変形例（変形例１〜５）について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００５９】
＜変形例１＞
上記実施の形態では、トランジスタＴｒＡ，ＴｒＢの各半導体層１２６（１２６ａ１，１２６ａ２）の不純物濃度を変化させることにより、閾値電圧Ｖth０，Ｖth１を設定する手法について説明した。不純物濃度を変化させる手法としては、上述したものに限定されず、本変形例のようにストッパー膜を用いることもできる。図１０Ａ〜図１０Ｅに本変形例の閾値電圧の設定手法を工程順に示す。
【００６０】
本変形例では、まず図１０Ａに示したように、上記実施の形態と同様にして、基板１１０上に、ゲート電極１２０、ゲート絶縁膜１２１（シリコン窒化膜１２１Ａおよびシリコン酸化膜１２１Ｂ）、および半導体層１２６ａをこの順に形成する。
【００６１】
この後、図１０Ｂに示したように、半導体層１２６ａ上の全面にわたって、例えばイオン・インプラのストッパー膜として、シリコン酸化膜１２５Ａを形成する。続いて、図１０Ｃに示したように、シリコン酸化膜１２５Ａを、例えばフォトリソグラフィ法を用いたエッチングによりパターニングする。これにより、シリコン酸化膜１２５Ａのうち、画素部１１Ａに対応する部分を選択的に除去し、周辺回路部１１Ｂのみをマスクする。尚、シリコン酸化膜１２５Ａの厚みは、例えば５ｎｍ〜２０ｎｍ程度、例えば１５ｎｍに設定する。
【００６２】
続いて、図１０Ｄに示したように、イオン・インプラ（Ｐ１）により不純物拡散を行う。周辺回路部１１Ｂをシリコン酸化膜１２５Ａによりマスクした状態で、イオン・インプラを行うことにより、インプラプロファイルのピーク位置が変化し、１回のイオン・インプラ工程によって、上述したような不純物濃度の関係を有する半導体層１２６ａ１，１２６ａ２を形成することができる。
【００６３】
最後に、図１０Ｅに示したように、シリコン酸化膜１２５Ａを除去する。このようにして、上述したような閾値電圧Ｖth０，Ｖth１を設定することもできる。
【００６４】
本変形例のように、例えばシリコン酸化膜１２５Ａよりなるストッパー膜を用いてイオン・インプラを行うことにより、上記実施の形態に比べてインプラ工程を削減できる。また、画素部１１Ａでは、半導体層１２６（半導体層１２６ａ２）に接するシリコン酸化膜１２５Ａの膜厚が薄くなることから、上述したようなＸ線に対する耐性を向上させることができる。
【００６５】
尚、上述した実施の形態および変形例１において説明した閾値電圧設定手法は、ボトムゲート型、トップゲート型およびデュアルゲート型のトランジスタのいずれにも適用できるが、特にデュアルゲート型の場合には、例えば後述の第２ゲート電極２２０Ｂと半導体層２２６との間のシリコン酸化膜２３０Ａを画素部１１Ａにおいて、周辺回路部１１Ｂよりも薄膜化できる。よって、Ｘ線耐性の向上に有利となる。
【００６６】
＜変形例２＞
図１１は、変形例２に係る電界効果型のトランジスタの断面構成を表すものである。上記実施の形態では、トランジスタ２２として、ボトムゲート型のトランジスタを例に挙げて説明したが、本変形例のようなデュアルゲート型であってもよい。以下に、デュアルゲート型の場合の具体的な構成について説明する。
【００６７】
本変形例のトランジスタ２２は、例えば、基板１１０上に、第１ゲート電極２２０Ａと、この第１ゲート電極２２０Ａを覆うように形成された第１ゲート絶縁膜２２９を有している。第１ゲート絶縁膜２２９上には、チャネル層（活性層）２２６ａ，ＬＤＤ(Lightly Doped Drain)層２２６ｂおよびＮ+層２２６ｃを含む半導体層２２６が設けられている。この半導体層２２６を覆って、第２ゲート絶縁膜２３０が形成され、第２ゲート絶縁膜２３０上の第１ゲート電極２２０Ａに対向する領域に、第２ゲート電極２２０Ｂが配設されている。第２ゲート電極２２０Ｂ上には、コンタクトホールＨ２を有する第１層間絶縁膜２３１が形成されており、このコンタクトホールＨ２を埋め込むようにソース・ドレイン電極２２８が形成されている。これらの第１層間絶縁膜２３１およびソース・ドレイン電極２２８上には、第２層間絶縁膜２３２が設けられている。
【００６８】
半導体層２２６は、上記実施の形態の半導体層１２６と同様の材料から構成されている。この半導体層２２６では、チャネル層２２６ａとＮ+層２２６ｃとの間に、リーク電流を低減する目的でＬＤＤ層２２６ｂが形成されている。ソース・ドレイン電極２２８の機能および構成材料は、上記実施の形態のソース・ドレイン電極１２８と同様である。
【００６９】
第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂはそれぞれ、上記実施の形態のゲート電極１２０と同様の材料から構成されている。これらの第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂは、上述のように第１ゲート絶縁膜２２９、半導体層２２６および第２ゲート絶縁膜２３０を挟んで、互いに対向して設けられている。
【００７０】
第１ゲート絶縁膜２２９および第２ゲート絶縁膜２３０は、上記実施の形態のゲート絶縁膜１２１と同様、例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜等のうちのいずれかよりなる単層膜、あるいはそれらのうちの２種以上よりなる積層膜である。第１ゲート絶縁膜２２９は、例えば、基板１１０側から順にシリコン窒化膜２２９Ａおよびシリコン酸化膜２２９Ｂを積層したものである。第２ゲート絶縁膜２３０は、例えば、基板１１０側から順に、シリコン酸化膜２３０Ａ、シリコン窒化膜２３０Ｂおよびシリコン酸化膜２３０Ｃを積層したものである。但し、半導体層２２６が低温多結晶シリコンにより構成されている場合、第１ゲート絶縁膜２２９および第２ゲート絶縁膜２３０では、半導体層２２６（詳細にはチャネル層２２６ａ）と接する面に、シリコン酸化膜（シリコン酸化膜２２９Ｂ，２３０Ａ）を有することが、製造性の観点から望ましい。
【００７１】
第１層間絶縁膜２３１および第２層間絶縁膜２３２は、例えば例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜等のうちのいずれかよりなる単層膜、あるいはそれらのうちの２種以上よりなる積層膜である。例えば、第１層間絶縁膜２３１は、基板１１０側から順にシリコン酸化膜２３１ａおよびシリコン窒化膜２３１ｂを積層したものであり、第２層間絶縁膜２３２は、シリコン酸化膜からなる。
【００７２】
＜変形例３＞
図１２は、変形例３に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明したチャージアンプ回路１７１の回路構成例と共に表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０ＡにはＨ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００７３】
但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０とは異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置１と同様の効果を得ることが可能である。
【００７４】
＜変形例４−１，４−２＞
図１３は、変形例４−１に係る画素（画素２０Ｂ）の回路構成を、以下説明するチャージアンプ回路１７１Ａの回路構成例とともに表したものである。また、図１４は、変形例４−２に係る画素（画素２０Ｃ）の回路構成を、チャージアンプ回路１７１Ａの回路構成例とともに表したものである。これらの変形例４−１，４−２に係る画素２０Ｂ，２０Ｃはそれぞれ、これまで説明した画素２０，２０Ａとは異なり、いわゆるアクティブ型の画素回路を有している。
【００７５】
このアクティブ型の画素２０Ｂ，２０Ｃには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｂ，２０Ｃにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadおよびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００７６】
画素２０Ｂ，２０Ｃではそれぞれ、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、蓄積ノードＮを介して、光電変換素子２１のカソード（図１３の例）またはアノード（図１４の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。変形例４−１では、光電変換素子２１のアノードがグランドに接続され、変形例４−２では、光電変換素子２１のカソードがグランドに接続されている。
【００７７】
また、これらの変形例４−１，４−２においてチャージアンプ回路１７１Ａは、前述したチャージアンプ回路１７１におけるチャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、アンプ１７６および定電流源１７７を設けたものである。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７７の一方の端子が接続され、この定電流源１７７の他方の端子には電源ＶＳＳが接続されている。
【００７８】
＜変形例５−１，５−２＞
図１５Ａおよび図１５Ｂはそれぞれ、変形例５−１，５−２に係る画素部１１Ａの概略構成を模式的に表したものである。上記実施の形態の撮像装置１が、放射線撮像装置である場合には、画素部１１Ａは、これらの変形例５−１，５−２のいずれかの構成を有している。
【００７９】
図１５Ａに示した変形例５−１に係る画素部１１Ａは、いわゆる間接変換型の放射線撮像装置に適用されるものであり、画素部１１Ａ上（受光面側）に、波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、画素部１１Ａの光電変換素子２１の感度域の波長に変換するものであり、これにより画素部１１Ａでは、放射線Ｒradに基づく情報を読み取ることが可能となる。波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。この波長変換層１１２は、例えば有機平坦化膜、あるいはスピンオングラス材料等からなる平坦化膜と、蛍光体膜とを積層したものである。蛍光体膜は、例えばＣｓＩ（Ｔｌ添加），Ｇｄ2Ｏ2Ｓ，ＢａＦＸ（ＸはＣｌ，Ｂｒ，Ｉ等），ＮａＩまたはＣａＦ2等からなる。
【００８０】
図１５Ｂに示した変形例５−２に係る画素部１１Ａは、いわゆる直接変換型の放射線撮像装置に適用されるものであり、この場合、画素部１１Ａが、入射した放射線Ｒradを吸収して電気信号に変換する機能を有する。本変形例の画素部１１Ａは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。尚、この直接変換型の場合の画素２０の回路構成は、図２に示した各要素のうち光電変換素子２１を容量に置き換えたものと等価である。
【００８１】
上記のような間接変換型または直接変換型の放射線撮像装置は、放射線Ｒradに基づいて電気信号を得る、様々な種類の撮像装置として利用される。例えば、医療用のＸ線撮像装置（Digital Radiography等）、空港等で用いられる携帯物検査用のＸ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査を行う装置）などに適用可能である。
【００８２】
尚、上記実施の形態等では、トランジスタ２２として、ボトムゲート型あるいはデュアルゲート型の構造を例示したが、トップゲート型であってもよい。また、画素部１１Ａにトップゲート型のトランジスタを配置し、周辺回路部１１Ｂにはデュアルゲート型のトランジスタを配置することで、マスク数を削減することができる。これは、次のような理由による。即ち、図１６Ａに示したように、基板１１０上に、周辺回路部１１Ｂにのみ第１ゲート電極２２０Ａを形成した後、第１ゲート絶縁膜１２１、半導体層１２６ａを形成する。この後、図１６Ｂに示したように、１回目のイオン・インプラ（Ｐ１）により不純物拡散を行う。これにより、画素部１１Ａおよび周辺回路部１１Ｂの全域にわたって、所定の不純物濃度を有する半導体層１２６ａ１を形成する。次いで、図１６Ｃに示したように、周辺回路部１１Ｂの第１ゲート電極２２０Ａに対向する領域にのみフォトレジスト膜１２９を形成する。この後、図１６Ｄに示したように、２回目のイオン・インプラ（Ｐ２）を行う。これにより、図１６Ｅに示したように、半導体層１２６ａ１のうち、第１ゲート電極２２０Ａに対向する領域以外の領域に不純物がドーピングされ、画素部１１Ａには、半導体層１２６ａ１よりも不純物濃度の高い半導体層１２６ａ２を形成することができる。このように、周辺回路部１１Ｂにデュアルゲート型としてもよく、この場合、インプラ用のマスク枚数を減らすことができる。
【００８３】
＜適用例＞
続いて、上記実施の形態および変形例（変形例１〜６）に係る撮像装置は、以下に説明するような撮像表示システムへ適用することも可能である。
【００８４】
図１７は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上記実施の形態等に係る画素部１１Ａ等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）となっている。
【００８５】
画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。
【００８６】
この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。
【００８７】
このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。
【００８８】
尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。
【００８９】
以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等の画素部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｃの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。
【００９０】
また、上記実施の形態等で説明した画素部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。
【００９１】
尚、本開示は以下のような構成を取ることも可能である。
（１）
放射線に基づく信号電荷を発生する複数の画素を有する画素部と、
前記画素部に設けられた電界効果型の第１のトランジスタと、
前記画素部の周辺回路部に設けられた電界効果型の第２のトランジスタとを備え、
前記第１および第２のトランジスタの閾値電圧が互いに異なる
撮像装置。
（２）
前記第１のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧を基準にして正側または負側にシフトさせた値となっている
上記（１）に記載の撮像装置。
（３）
前記第１のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧よりも正側の値に設定されている
上記（２）に記載の撮像装置。
（４）
前記第１のトランジスタは、チャネルを形成する第１の半導体層を含み、
前記第２のトランジスタは、チャネルを形成する第２の半導体層を含み、
前記第１および第２の半導体層では、不純物濃度が互いに異なっている
上記（１）〜（３）のいずれかに記載の撮像装置。
（５）
前記第１の半導体層では、前記第２の半導体層よりも不純物濃度が高い
上記（４）に記載の撮像装置。
（６）
第１のトランジスタが両面ゲート型の素子構造を有し、
第２のトランジスタがボトムゲート型もしくはトップゲート型の素子構造を有する
上記（１）〜（５）のいずれかに記載の撮像装置。
（７）
前記第１および第２のトランジスタは、シリコン酸化膜を含むゲート絶縁膜を有する
上記（１）〜（６）のいずれかに記載の撮像装置。
（８）
前記第１および第２の半導体層は、多結晶シリコン、微結晶シリコン、非結晶シリコンまたは酸化物半導体を含む
上記（４）〜（７）のいずれかに記載の撮像装置。
（９）
前記第１および第２の半導体層は、低温多結晶シリコンを含む
上記（８）に記載の撮像装置。
（１０）
間接変換型の放射線撮像装置である
上記（１）〜（９）のいずれかに記載の撮像装置。
（１１）
直接変換型の放射線撮像装置である
上記（１）〜（９）のいずれかに記載の撮像装置。
（１２）
前記放射線はＸ線である
上記（１）〜（１１）のいずれかに記載の撮像装置。
（１３）
各画素は、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる光電変換素子を含む
上記（１）〜（１０），（１２）のいずれかに記載の撮像装置。
（１４）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
放射線に基づく信号電荷を発生する複数の画素を有する画素部と、
前記画素部に設けられた電界効果型の第１のトランジスタと、
前記画素部の周辺回路部に設けられた電界効果型の第２のトランジスタとを備え、
前記第１および第２のトランジスタの閾値電圧が互いに異なる
撮像表示システム。
【符号の説明】
【００９２】
１…撮像装置、１１Ａ…画素部、１１Ｂ…周辺回路部、１３…行走査部、１３０…単位回路、１３１，１３２…シフトレジスタ回路（Ｓ／Ｒ）、１３５Ａ，１３５Ｂ…バッファ回路、１３３Ａ〜１３３Ｄ…ＡＮＤ回路、１３４Ａ，１３４Ｂ…ＯＲ回路、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７…列選択部、１７１，１７１Ａ…チャージアンプ回路、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、１７７…定電流源、２０，２０Ａ〜２０Ｃ…画素（撮像画素）、２１…光電変換素子、２２，２３，２４…トランジスタ、１１０…基板、１２０…ゲート電極、１２１…ゲート絶縁膜、１２６（１２６ａ１，１２６ａ２），１２２Ａ…ｐ型半導体層、１２２Ｂ…ｉ型半導体層、１２２Ｃ…ｎ型半導体層、１２３…上部電極、１２５，１２７…層間絶縁膜、２２６…半導体層、２２０Ａ…第１ゲート電極、２２０Ｂ…第２ゲート電極、２２９…第１ゲート絶縁膜、２３０…第２ゲート絶縁膜、２３１…第１層間絶縁膜、２３２…第２層間絶縁膜、１１２…波長変換層、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｎ…蓄積ノード、ＳＷ１…スイッチ、Ｃ１…容量素子、Ｒrad…放射線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７】
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