(57)【要約】【課題】複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換できる、多点同時高速アナログ／デジタル変換装置を得る。【解決手段】複数のアナログ入力信号をデジタル出力信号に変換する複数のアナログ／デジタル変換部と、アナログ／デジタル変換部を統括制御する制御回路（３）を備え、アナログ／デジタル変換部は、基本ブロックと追加ブロックとで構成され、基本ブロックは、単調増加または単調減少を繰り返す比較信号を出力する比較信号発生器（１）と、クロック発生器（２）とを有し、基本ブロックと、追加ブロックのそれぞれは、アナログ入力信号と比較信号を比較する比較器（４）と、計数器（５）とを有し、制御回路は、デジタル出力信号を生成する期間が、比較信号が単調増加または単調減少をしない無変化期間となるように、比較信号発生器を制御する。【選択図】図４
2014049843.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ入力信号のそれぞれの大きさに対応する複数のクロック計数値を個別に出力する複数のアナログ／デジタル変換部と、
前記複数のアナログ／デジタル変換部を統括制御し、一定周期ごとに前記複数のアナログ／デジタル変換部のそれぞれから読み出した前記複数のクロック計数値に基づいて、前記複数のアナログ入力信号のそれぞれに対応する複数のデジタル出力信号を前記一定周期ごとに同時に生成する制御回路と
を備え、
前記複数のアナログ／デジタル変換部は、前記複数のアナログ入力信号のうちの１番目のアナログ入力信号をデジタル変換処理するための基本ブロックと、前記複数のアナログ入力信号のうちの前記１番目のアナログ入力信号以外のアナログ入力信号をデジタル変換処理するために入力信号ごとに個別に設けられた追加ブロックとで構成され、
前記基本ブロックは、
デジタル変換対象であるアナログ入力信号の大きさを特定するために、前記一定周期ごとに単調増加または単調減少を繰り返す比較信号を出力する比較信号発生器と、
クロックを発生するクロック発生器と、
前記比較信号発生器が出力する前記比較信号と、前記１番目のアナログ入力信号との大小関係を比較し、前記１番目のアナログ入力信号が前記比較信号以上の場合にはＬレベルの信号を出力し、前記１番目のアナログ入力信号が前記比較信号未満の場合にはＨレベルの信号を出力する比較器と、
前記比較器の出力が前記Ｈレベルまたは前記Ｌレベルである期間において、前記クロック発生器で発生された前記クロックを計数し、前記１番目のアナログ入力信号に対応するクロック計数値を出力する計数器と
を有し、
前記追加ブロックのそれぞれは、
前記基本ブロック内の前記比較信号発生器が出力する前記比較信号と、前記１番目のアナログ入力信号以外のデジタル変換対象の１つのアナログ入力信号との大小関係を比較し、前記デジタル変換対象の１つのアナログ入力信号が前記比較信号以上の場合にはＬレベルの信号を出力し、前記デジタル変換対象の１つのアナログ入力信号が前記比較信号未満の場合にはＨレベルの信号を出力する比較器と、
前記比較器の出力が前記Ｈレベルまたは前記Ｌレベルである期間において、前記基本ブロック内の前記クロック発生器で発生された前記クロックを計数し、前記デジタル変換対象の１つのアナログ入力信号に対応するクロック計数値を出力する計数器と
を有し、
前記制御回路は、前記複数のアナログ／デジタル変換部から前記複数のクロック計数値を読み出して前記複数のデジタル出力信号を前記一定周期ごとに同時に生成するように、前記複数のアナログ／デジタル変換部内の各計数器を統括制御するとともに、前記制御回路が前記複数のデジタル出力信号を前記一定周期ごとに同時に生成する期間が、前記比較信号が前記単調増加または前記単調減少をしない無変化期間となるように、前記基本ブロック内の前記比較信号発生器を制御する
ことを特徴とする多点同時高速アナログ／デジタル変換装置。
【請求項２】
請求項１に記載の多点同時高速アナログ／デジタル変換装置において、
前記制御回路は、アナログ入力信号の領域を、必要とされる分解能に応じて複数の領域に分割し、前記複数の領域のそれぞれに対して前記比較信号の１クロック当たりの単調増加量または単調減少量を個別設定する制御信号を前記基本ブロック内の前記比較信号発生器に対して出力し、
前記比較信号発生器は、前記制御回路から出力された前記制御信号に基づいて、前記複数の領域のそれぞれにおいて必要とされる分解能に応じて、前記単調増加量または前記単調減少量が一定周期内で個別設定された比較信号を出力する
ことを特徴とする多点同時高速アナログ／デジタル変換装置。
【請求項３】
請求項１または２に記載の多点同時高速アナログ／デジタル変換装置において、
前記基本ブロックは、前記比較信号発生器の後段に設けられたローパスフィルタを更に有し、
前記比較信号発生器は、前記比較信号として、複数クロックごとに一定値を維持しながら前記単調増加または前記単調減少を行う信号を出力し、
前記ローパスフィルタは、前記比較信号発生器が出力する前記比較信号を、前記複数クロック内のクロックごとに徐々に変化するアナログ比較信号にフィルタリング処理し、前記基本ブロック内の比較器ならびに前記追加ブロック内の比較器のそれぞれに出力する
ことを特徴とする多点同時高速アナログ／デジタル変換装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の多点同時高速アナログ／デジタル変換装置において、
前記計数器は、パッケージ化されたＰＬＤまたはＡＳＩＣで構成され、
前記クロック計数値は、前記ＰＬＤまたはＡＳＩＣの内部に設けられたレジスタ領域に置かれ、
前記制御回路は、前記レジスタ領域を一括して読み書きすることで、前記複数のデジタル出力信号を前記一定周期ごとに高速に生成する
ことを特徴とする多点同時高速アナログ／デジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換するための多点同時高速アナログ／デジタル変換装置に関するものである。
【背景技術】
【０００２】
近年の情報処理装置の高性能化に伴い、より多くの情報を、より高速に処理できるようになってきた。しかしながら、アナログ装置の高速化は、デジタル装置の急激な高速化に十分追従できておらず、アナログ／デジタル変換（以下、Ａ／Ｄ変換と略す）装置を含めたアナログ部分が、システム全体のボトルネックとなることも多い。このため、高速なデジタル装置に適応できるアナログ装置の実現が期待されている。
【０００３】
従来のＡ／Ｄ変換方式の一方式である逐次変換型では、変換対象のアナログ入力信号と、比較対象のデジタル値をアナログ変換した比較信号とを、最上位桁から１ｂｉｔずつ比較して最下位桁まで繰り返すことで、Ａ／Ｄ変換値を計算する方式がとられている。
【０００４】
また、別のＡ／Ｄ変換方式の一方法である傾斜型および追従型では、変換対象のアナログ入力信号（以下、アナログ入力信号と略す）と、比較対象の一定周期の三角波（以下、比較信号と略す）とを比較し、比較器の出力信号がＨレベルまたはＬレベルの区間で基準クロック（以下、クロックと略す）を計数することで、Ａ／Ｄ変換値を計算する方式がとられている。
【０００５】
また、複数のアナログ入力信号を１つのＡ／Ｄ変換装置で同時に変換する場合は、Ａ／Ｄ変換装置の前に切替えスイッチを設け、複数のアナログ入力信号を時分割でＡ／Ｄ変換する方式がとられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１５３９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術には、以下のような課題がある。
従来のＡ／Ｄ変換装置においては、複数のアナログ入力信号を同時に変換するために回路を単純に並列化すると、比較信号を出力するデジタル／アナログ変換器（以下、比較信号発生器と略す）がアナログ入力信号の数と同数必要となる。このため、回路が複雑で高価になるという課題があった。
【０００８】
また、複数のアナログ入力信号を変換するために、回路を並列化しないでＡ／Ｄ変換装置の前に信号切替えスイッチを設け、複数のアナログ入力信号を、１つのＡ／Ｄ変換で時分割処理する場合でも、各アナログ入力信号の変換タイミングにずれが生じるため、同時には変換できないという課題があった。
【０００９】
また、従来の傾斜型および追従型においては、クロック計数値の読み出し処理とリセット処理が、クロックの計数完了から次の計数開始までに終了しないという課題があった。これは、アナログ入力信号が比較信号の三角波の上限値や下限値に近い場合には、比較信号の立ち下がり完了から立ち上がり開始迄の時間が短いため、処理に必要な時間的余裕が確保できないことが原因である。
【００１０】
この課題に対し、従来は、比較信号の上限値に余裕を持たせるため、比較信号の１クロック当たりの単調増加量（以下、傾きと略す）を大きくする等して対応していた。
【００１１】
しかしながら、比較信号発生器のデジタル／アナログ変換の分解能（以下、Ｄ／Ａ変換分解能と略す）をｘ（ｂｉｔ）、三角波の比較信号の立ち上がり開始から立ち下がり完了迄の時間をＴｓとしたとき、下式（１）で表されるクロックの必要最低周波数Ｆｐは、比較信号の分解能（以下、信号分解能と略す）が一定の場合は、比較信号の傾きに比例する。
Ｆｐ＝２ｘ／Ｔｓ                                                        （１）
【００１２】
したがって、比較信号の信号分解能を維持したまま、比較信号の傾きを大きくするためには、クロックの必要最低周波数Ｆｐをより大きくしなければならない。つまり、比較信号発生器として、より高いＤ／Ａ変換分解能を持つものを使用しなければならないという課題があった。
【００１３】
本発明は、上記のような課題を解決するためになされたものであり、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換できる、多点同時高速アナログ／デジタル変換装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る多点同時高速アナログ／デジタル変換装置は、複数のアナログ入力信号のそれぞれの大きさに対応する複数のクロック計数値を個別に出力する複数のアナログ／デジタル変換部と、複数のアナログ／デジタル変換部を統括制御し、一定周期ごとに複数のアナログ／デジタル変換部のそれぞれから読み出した複数のクロック計数値に基づいて、複数のアナログ入力信号のそれぞれに対応する複数のデジタル出力信号を一定周期ごとに同時に生成する制御回路とを備え、複数のアナログ／デジタル変換部は、複数のアナログ入力信号のうちの１番目のアナログ入力信号をデジタル変換処理するための基本ブロックと、複数のアナログ入力信号のうちの１番目のアナログ入力信号以外のアナログ入力信号をデジタル変換処理するために入力信号ごとに個別に設けられた追加ブロックとで構成され、基本ブロックは、デジタル変換対象であるアナログ入力信号の大きさを特定するために、一定周期ごとに単調増加または単調減少を繰り返す比較信号を出力する比較信号発生器と、クロックを発生するクロック発生器と、比較信号発生器が出力する比較信号と、１番目のアナログ入力信号との大小関係を比較し、１番目のアナログ入力信号が比較信号以上の場合にはＬレベルの信号を出力し、１番目のアナログ入力信号が比較信号未満の場合にはＨレベルの信号を出力する比較器と、比較器の出力がＨレベルまたはＬレベルである期間において、クロック発生器で発生されたクロックを計数し、１番目のアナログ入力信号に対応するクロック計数値を出力する計数器とを有し、追加ブロックのそれぞれは、基本ブロック内の比較信号発生器が出力する比較信号と、１番目のアナログ入力信号以外のデジタル変換対象の１つのアナログ入力信号との大小関係を比較し、デジタル変換対象の１つのアナログ入力信号が比較信号以上の場合にはＬレベルの信号を出力し、デジタル変換対象の１つのアナログ入力信号が比較信号未満の場合にはＨレベルの信号を出力する比較器と、比較器の出力がＨレベルまたはＬレベルである期間において、基本ブロック内のクロック発生器で発生されたクロックを計数し、デジタル変換対象の１つのアナログ入力信号に対応するクロック計数値を出力する計数器とを有し、制御回路は、複数のアナログ／デジタル変換部から複数のクロック計数値を読み出して複数のデジタル出力信号を一定周期ごとに同時に生成するように、複数のアナログ／デジタル変換部内の各計数器を統括制御するとともに、制御回路が複数のデジタル出力信号を一定周期ごとに同時に生成する期間が、比較信号が単調増加または単調減少をしない無変化期間となるように、基本ブロック内の比較信号発生器を制御するものである。
【発明の効果】
【００１５】
本発明における、多点同時高速アナログ／デジタル変換装置によれば、従来のＡ／Ｄ変換装置において、複数のアナログ入力信号を同時にＡ／Ｄ変換するために、比較信号発生器を１つだけを用いて並列化し、更に、比較信号の立ち下がり開始から立ち上がり完了迄に、クロック計数値の読み出し処理とリセット処理に必要な時間的余裕を確保するための無変化期間を設けることにより、用いる基準クロックの周波数を、比較信号発生器のＤ／Ａ変換分解能と比較信号の立ち上がり開始から立ち下がり完了迄の時間の逆数の積よりも大きくすることなく、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換する、多点同時高速アナログ／デジタル変換装置を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】傾斜型および追従型Ａ／Ｄ変換方式の基本動作原理を説明するための例示図である。
【図２】本発明の実施の形態１における、多点同時高速アナログ／デジタル変換装置の基本ブロックの動作を説明する例示図である。
【図３】図２の回路においてのタイミングチャート図である。
【図４】本発明の実施の形態１における、多点同時高速アナログ／デジタル変換装置の全体の動作を説明する例示図である。
【図５ａ】本発明の実施の形態２における、比較信号の傾きを変化させたときの波形を示す例示図である。
【図５ｂ】図５ａにおいての、比較信号とクロックの関係を説明する例示図である。
【図５ｃ】図５ｂにおいての、比較信号の傾きを変化させたときの動作を説明する例示図である。
【図６】本発明の実施の形態２における、比較信号の傾きを１周期内で３段階変化させたときの、波形の変化を説明する例示図である。
【図７】本発明の実施の形態３における、ローパスフィルタを設けたときの動作を説明する例示図である。
【図８】図７の回路においての、比較信号の波形の変化を説明する例示図である。
【発明を実施するための形態】
【００１７】
以下、本発明における、多点同時高速アナログ／デジタル変換装置の好適な実施の形態につき図面を用いて説明する。
【００１８】
実施の形態１．
図１は、傾斜型および追従型Ａ／Ｄ変換方式の基本動作原理を説明するための例示図である。まず、この図１を用いて、本発明の多点同時高速アナログ／デジタル変換装置で用いる傾斜型および追従型Ａ／Ｄ変換方式の基本動作原理を簡単に説明する。
【００１９】
図１において、本Ａ／Ｄ変換装置が求めようとするアナログ入力信号のＡ／Ｄ変換値Ｖは、アナログ入力信号と比較信号の交点の高さで示される。この交点の高さは、三角波の立ち上がり開始から交点迄の時間Ｔｋに比例し、この比例定数は、比較信号の傾きＳである。したがって、アナログ入力信号のＡ／Ｄ変換値Ｖは、下式（２）のように計算することができる。
Ｖ＝Ｓ×Ｔｋ                                                            （２）
【００２０】
以上の説明では、三角波の立ち上がり開始から交点までの時間Ｔｋを測定する方式（傾斜型）を用いたが、代わりに三角波の交点から立下り完了迄の時間Ｔｔを測定する方式（追従型）を用いることもできる。この場合、立ち上がり開始から立ち下がり完了迄の時間をＴｓとすると、Ｔｔは下式（３）のように計算することができる。
Ｔｔ＝Ｔｓ−Ｔｋ                                                        （３）
【００２１】
以上が、傾斜型および追従型Ａ／Ｄ変換方式の基本動作原理である。なお、本発明の実施の形態１の説明では、追従型のＡ／Ｄ変換方式を仮定するが、基本的な考え方は、傾斜型の場合と同じである。例えば、求めるアナログ入力信号のＡ／Ｄ変換値Ｖは、上式（３）の関係を用いて、下式（４）のように計算することができる。
Ｖ＝Ｓ×（Ｔｓ−Ｔｔ）                                                  （４）
【００２２】
ここからは、本発明の実施の形態１における、各構成要件の動作を説明する。なお、各図において同一、または相当する部分については、同一符号を付して説明する。
【００２３】
図２は、本発明の実施の形態１における、多点同時高速アナログ／デジタル変換装置の基本ブロックの動作を説明するための例示図である。図２が示す基本ブロックは、比較信号発生器１、クロック発生器２、制御回路３、比較器４、および計数器５を各１つ備えている。このような基本ブロックの構成により、図２の基本ブロックは、１つのアナログ入力信号１０５をＡ／Ｄ変換することができる。
【００２４】
以下、図２と図３を用いて基本ブロックの動作を説明する。図３は、図２の回路においての、タイミングチャート図である。比較信号発生器１は、立ち上がりが、１クロックごとに一定の単調増加量で単調増加し、立ち下りが垂直に変化する一定周期の三角波を、比較信号１０１として出力する。このとき、比較信号１０１の傾き（１クロック当たりの単調増加量）と上限値は、制御回路３が出力する制御信号１０４によって制御される。
【００２５】
比較信号発生器１は、制御回路３がリセット信号１０３を出力するタイミング（正確には、ＨレベルからＬレベルに変化するタイミング）で、比較信号１０１の出力を開始する。したがって、比較信号１０１の傾きだけでなく、比較信号発生器１が比較信号１０１の出力を開始するタイミングも、制御回路３によって制御されることとなる。
【００２６】
比較器４は、比較信号１０１とアナログ入力信号１０５の大小を比較し、アナログ入力信号１０５が比較信号１０１以上の場合にはＬレベルの信号を、アナログ入力信号１０５が比較信号１０１未満の場合にはＨレベルの信号を、比較器出力信号１０６として出力する。
【００２７】
計数器５は、比較器出力信号１０６がＨレベルに維持されている期間を、クロック発生器２が出力するクロック１０２を用いて計数し、クロック計数値１０７として出力する。このとき、計数器５の計数開始タイミングは、制御回路３が出力するリセット信号１０３によって制御される
【００２８】
制御回路３は、比較信号１０１の無変化期間にクロック計数値１０７を読み出して、Ａ／Ｄ変換値を計算する。ここで無変化期間とは、比較信号発生器１が、比較信号１０１の立下がり完了後に、１クロック当たりの変化量が０の比較信号１０１を出力し続ける期間のことである。
【００２９】
以上の手順により１周期分のアナログ入力信号１０５のＡ／Ｄ変換値が得られる。この後、制御回路３は、次周期のＡ／Ｄ変換を開始するために、比較信号発生器１と計数器５にリセット信号１０３を出力する。比較信号発生器１は、次周期の比較信号１０１の出力を開始し、計数器５は、次周期の計数を開始する。
【００３０】
以上の手順を繰り返すことにより、制御回路３は、アナログ入力信号１０５のＡ／Ｄ変換値を、比較信号１０１の周期で得ることができる。
【００３１】
以上の説明では、１つのアナログ入力信号１０５をＡ／Ｄ変換する場合の動作を説明したが、ここからは、本願の主題である複数のアナログ入力信号１０５を同時にＡ／Ｄ変換する場合を説明する。
【００３２】
図４は、本発明の実施の形態１における、多点同時高速アナログ／デジタル変換装置の全体の動作を説明する例示図である。図４は、３つのブロック、Ａ、ＢおよびＣで構成され、各ブロックは、それぞれ、アナログ入力信号１０５ａ、１０５ｂ、１０５ｃをＡ／Ｄ変換する。
【００３３】
図４のブロックＡは、図２の基本ブロックに対応し、複数のアナログ入力信号１０５ａ、１０５ｂ、１０５ｃのうちの１番目のアナログ入力信号１０５ａをＡ／Ｄ変換する。また、ブロックＢ、Ｃは追加ブロックであり、２つめのアナログ入力信号１０５ｂおよび３つめのアナログ入力信号１０５ｃをＡ／Ｄ変換する。これらの追加ブロックＢ、Ｃは、比較器４ｂ、４ｃと、計数器５ｂ、５ｃを各１つ備えるとともに、比較信号発生器１、クロック発生器２、および制御回路３をブロックＡと共用化している。
【００３４】
ブロックＡ、Ｂ、Ｃは、それぞれ１つのアナログ入力信号１０５を並列にＡ／Ｄ変換する。したがって、図４の構成回路は、全部で３つのアナログ入力信号１０５ａ、１０５ｂ、１０５ｃを同時にＡ／Ｄ変換することができる。
【００３５】
図４の構成回路は、従来の単純に回路を並列化させたものと比較して、比較信号発生器１、クロック発生器２、および制御回路３を、３つのブロックＡ〜Ｃで共用化している点に特徴がある。つまり、図４の構成回路は、各ブロック共用の比較信号１０１を出力する比較信号発生器１が、制御回路３によって統括制御される、簡単な回路構成となっている。
【００３６】
これにより、複数のアナログ入力信号１０５を同時に変換するために回路を単純に並列化すると、比較信号発生器１もアナログ入力信号１０５の数と同数必要になり、回路が複雑で高価になるという従来の課題が解決される。
【００３７】
また、前述のように、比較信号発生器１が発生する比較信号１０１の立ち下がり完了後には、無変化期間が設けられているので、制御回路３は、複数のアナログ入力信号１０５ａ、１０５ｂ、１０５ｃに対応したクロック計数値１０７の読み出し、およびリセット信号１０３の出力を、この無変化期間において行うことができる。
【００３８】
これにより、従来の傾斜型および追従型における課題であった、比較信号１０１の立ち下がり完了から立ち上がり開始迄の時間が短いため、処理に必要な時間的余裕が確保できないという課題が解決される。
【００３９】
また、同時に、従来の課題であった、比較信号１０１の傾きを大きくするために、クロックの必要最低周波数を大きくしなければならないという課題も解決される。したがって、クロックの必要最低周波数は上式（１）より大きくする必要がない。
【００４０】
以上のように、実施の形態１によれば、従来のＡ／Ｄ変換装置において、複数のアナログ入力信号を同時にＡ／Ｄ変換するために、比較信号発生器を１つだけを用いて並列化し、更に、比較信号の立ち下がり開始から立ち上がり完了迄に、クロック計数値の読み出し処理とリセット処理に必要な時間的余裕を確保するための無変化期間を設けることにより、用いる基準クロックの周波数を、比較信号発生器のＤ／Ａ変換分解能と比較信号の立ち上がり開始から立ち下がり完了迄の時間の逆数の積よりも大きくすることなく、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換する、多点同時高速アナログ／デジタル変換装置を得ることができる。
【００４１】
また、比較信号１０１は、立ち下りを垂直に変化させているので、立ち下りが傾きを持って１デジットずつ階段状に変化する場合と比較して、この階段１段分中の誤差がなくなる分、より高精度かつ高速に動作させることが可能である。
【００４２】
なお、以上の説明では、追従型のＡ／Ｄ変換方式を用いることを仮定した。しかしながら、本発明は、この方式に限定されることはない。例えば、傾斜型方式を用いる場合でも基本的な考え方は、傾斜型の場合と同じである。アナログ入力信号１０５のＡ／Ｄ変換値は、Ｓ×Ｔｋとして計算することができる。
【００４３】
また、以上の説明では、比較信号１０１がアナログ入力信号１０５以上のときはＨレベルを、比較信号１０１がアナログ入力信号１０５よりも低いときはＬレベルをそれぞれ出力するものとした。しかしながら、本発明は、この組合せに限定されることはない。例えば、比較器出力信号１０６と、計数器５が計数するレベルを同時に逆にしても同様の効果が得られる。
【００４４】
また、以上の説明では、変換対象のアナログ入力信号１０５は、１０５ａ、１０５ｂ、１０５ｃの３つとした。しかしながら、本発明では、アナログ入力信号１０５の数を２つ、もしくは４つ以上としても同様の効果が得られる。
【００４５】
また、以上の説明では、比較信号発生器１は、立ち上がりが、１クロックごとに一定の単調増加量で単調増加し、立ち下りが垂直に変化する一定周期の三角波を出力するものとしたが、本発明は、この組合せに限定されることはない。例えば、立ち下がりが１クロックごとに一定の単調減少量で単調減少し、立ち上がりが垂直に変化する三角波を出力しても同等の効果が得られる。
【００４６】
実施の形態２．
先の実施の形態１では、比較信号１０１の立ち下がり完了後に、無変化期間を設ける方法について説明した。しかしながら、無変化期間を設けると、この期間分だけＡ／Ｄ変換が遅れることとなる。そこで、本実施の形態２では、アナログ入力信号１０５の領域を、必要とされる信号分解能に応じて複数の領域に分割し、複数の領域のそれぞれに対して比較信号１０１の傾きを個別設定するという方法を、先の実施の形態１と組合せることにより、この遅れを改善したうえで、Ａ／Ｄ変換を高速化する場合について説明する。
【００４７】
本実施の形態２における、多点同時高速アナログ／デジタル変換装置の構成は、先の実施の形態１と同じである。
【００４８】
まず、Ａ／Ｄ変換を高速に行うために、比較信号発生器１が出力する比較信号１０１の傾きを変化させることを考える。図５ａは、本発明の実施の形態２における、比較信号１０１の傾きを変化させたときの波形を示す例示図である。変化させた後の傾き（先の図３で示した比較信号１０１に相当）は、変化させる前の４倍となっている。
【００４９】
図５ｂは、図５ａの比較信号１０１とクロック１０２との関係を示す例示図である。図５ｂでは、比較信号１０１の傾きは、１（デジット／クロック）となっている。
【００５０】
一方、図５ｃは、図５ｂの比較信号１０１の傾きを４倍に変化させたときの動作を説明する例示図である。変化させる前は、比較信号１０１の傾きは、１（デジット／クロック）であったが、変化後は４（デジット／クロック）となっている。つまり、傾きを４倍にすることで、信号分解能は４倍低下したが、Ａ／Ｄ変換速度は、無変化期間分を無視すれば４倍向上している。
【００５１】
このように、比較信号発生器１のＤ／Ａ変換分解能が一定の場合は、傾きをｎ倍にすると、信号分解能はｎ倍低下するが、Ａ／Ｄ変換速度は無変化期間分を無視すればｎ倍向上する。
【００５２】
したがって、この関係を利用して、必要とされる信号分解能に応じて比較信号１０１の傾きを最適化させることで、所望の信号分解能を達成したうえで、Ａ／Ｄ変換を高速化することが可能である。更に、このようにして高速化を図ることで、無変化期間分の遅れをカバーすることができる。
【００５３】
例えば、高い信号分解能が必要とされる場合は、図５ｂのように、比較信号１０１の傾きを１（デジット／クロック）とすればよい。こうすることで、所望の信号分解能を達成したうえで、Ａ／Ｄ変換を高速に最適化できる。
【００５４】
一方、必要とされる信号分解能が４倍低くてもよい場合は、図５ｃのように、比較信号１０１の傾きを４（デジット／クロック）とすればよい。こうすることで、所望の信号分解能を達成したうえで、図５ｂのように傾きを１（デジット／クロック）とした場合と比較して、Ａ／Ｄ変換速度は無変化期間分を無視すれば４倍高速化することができる。
【００５５】
以上の説明では、比較信号１０１の傾きが、１周期内で一定としたが、ここからは、本願の主題である、アナログ入力信号１０５の領域を、必要とされる信号分解能に応じて複数の領域に分割し、それぞれの領域において、比較信号１０１の傾きを個別設定することを考える。
【００５６】
図６は、本発明の実施の形態２における、比較信号１０１の傾きを１周期内で３段階変化させたときの、比較信号１０１とアナログ入力信号１０５の関係を示す。
【００５７】
図６では、比較信号１０１の傾きを、１周期内で３段階変化させている。ここで、アナログ入力信号１０５が０〜Ｖ１、Ｖ１〜Ｖ２、Ｖ２〜Ｖｍａｘである場合の、各領域の比較信号１０１の傾きを、それぞれＳ１、Ｓ２、Ｓ３とおく。
【００５８】
この場合でも、傾きが１つである場合の考え方が、そのまま適用できる。つまり、分割した各領域内において、必要とされる信号分解能に応じて、比較信号１０１の傾きを個別最適化すればよい。
【００５９】
例えば、図６で、アナログ入力信号１０５の値が０〜Ｖ１、Ｖ１〜Ｖ２、Ｖ２〜Ｖｍａｘ、として分割した各領域において、必要とされる比較信号１０１の信号分解能がそれぞれ２、１、４倍低くてもよいとする。この場合、各領域の比較信号１０１の傾きをそれぞれ２、１、４（デジット／クロック）と個別設定することで、所望の信号分解能を達成したうえで、全領域の傾きを１とした場合と比較して、Ａ／Ｄ変換を高速化することができる。
【００６０】
また、アナログ入力信号１０５のＡ／Ｄ変換値Ｖの算出に関しても、同様に、傾きが１つである場合の考え方をそのまま適用できる。例えば、図６において、比較信号１０１の傾きがＳ１、Ｓ２、Ｓ３である領域でのクロック計数値１０７を、それぞれＴｋ１、Ｔｋ２、Ｔｋ３とすると、Ａ／Ｄ変換値Ｖは、下式（５）のように計算することができる。
Ｖ＝Ｓ１×Ｔｋ１＋Ｓ２×Ｔｋ２＋Ｓ３×Ｔｋ３                            （５）
【００６１】
以上のように、実施の形態２によれば、アナログ入力信号の領域を、必要とされる信号分解能に応じて複数の領域に分割し、複数の領域のそれぞれに対して比較信号１０１の傾きを個別設定するという方法を、先の実施の形態１と組合せることにより、所望の信号分解能を達成したうえで、Ａ／Ｄ変換を高速化でき、無変化期間分の遅れをカバーすることが可能となる。
【００６２】
なお、以上の説明では、１周期内での比較信号１０１の傾きを、３つの領域に分割して個別設定するとした。しかしながら、本発明は、この領域数に限定されることはなく、領域数を２つ、もしくは４つ以上としても同様の効果が得られる。
【００６３】
また、Ｔｓの制限からクロック１０２の周波数が決まる場合、クロック周波数に余裕があれば、傾きが急な部分もクロック１０２の周波数を大きくすれば、分解能を落とすことなくＡ／Ｄ変換可能となる。
【００６４】
実施の形態３．
先の実施の形態１、２では、比較信号１０１は十分な信号分解能を持ち、クロックごとに少なくとも１（デジット）変化すると仮定した。これに対して、本実施の形態３では、比較信号発生器１のＤ／Ａ変換分解能が低く、比較信号１０１の波形が複数クロックごとに一定値を維持しながら単調増加するような場合でも、比較信号発生器１の後段にローパスフィルタ６を設けることにより、比較信号１０１の波形をクロックごとに徐々に変化するアナログ比較信号に改善する方法を考える。
【００６５】
図７は、本発明の実施の形態３における、図２の基本ブロックにローパスフィルタ６を設けたときの動作を説明する例示図である。図７では、図２の比較信号発生器１の後段に更にローパスフィルタ６を設けている。
【００６６】
図８は、図７の回路においての、比較信号１０１の波形の変化を説明する例示図である。比較信号１０１ｃと１０１ｄは、ローパスフィルタ６を設ける前のものであり、それぞれ、クロックごとに１（デジット）変化する信号分解能が十分な波形と、４クロックごとに４（デジット）変化する信号分解能が低い波形を示している。
【００６７】
図８より、比較信号１０１ｄのような、信号分解能が４倍低い場合の波形であっても、ローパスフィルタ６を通して比較信号１０１ｅとすることで、クロックごとに徐々に変化し、比較信号１０１ｃに近い波形にまで改善されていることが分かる。すなわち、高価な高Ｄ／Ａ変換分解能の比較信号発生器１を用いる代わりに、低Ｄ／Ａ変換分解能の比較信号発生器１とローパスフィルタ６を組合せることでも、等価な結果が得られる。
【００６８】
以上のように、実施の形態３によれば、比較信号発生器１のＤ／Ａ変換分解能が低く、比較信号１０１の波形が複数クロックごとに一定値を維持しながら単調増加するような場合でも、比較信号発生器１の後段にローパスフィルタ６を設けることにより、比較信号１０１の波形をクロックごとに徐々に変化するアナログ比較信号に改善する、多点同時高速アナログ／デジタル変換装置を得ることができる。
【００６９】
なお、このままでは、比較信号１０１の立ち下がりも遅れることになる。そこで、ローパスフィルタ６の回路内に放電回路を設けることで、信号の立ち下がり時は垂直になるように比較信号１０１を変化させることができる。
【００７０】
また、以上の説明では、比較信号１０１ｄを出力する比較信号発生器１のＤ／Ａ変換分解能は、比較信号１０１ｃを出力する比較信号発生器１のＤ／Ａ変換分解能よりも４倍低いものとした。しかしながら、本発明は、この値に限定されることはなく、他の分解能のものを用いても同様の効果が得られる。
【００７１】
実施の形態４．
先の実施の形態１では、比較信号１０１の立ち下がり完了後に、無変化期間を設ける方法について説明した。しかしながら、無変化期間を設けると、この期間分だけＡ／Ｄ変換が遅れることとなる。そこで、本実施の形態３では、計数器５を、パッケージ化されたＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）またはＡＳＩＣ（Ａｐｐｌ−ｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）で構成することにより、デジタル出力信号を一定周期ごとに高速に生成し、先の実施の形態１と組合せることにより、この遅れを改善したうえで、Ａ／Ｄ変換を高速化することを考える。
【００７２】
先の実施の形態１〜３では、多点同時高速アナログ／デジタル変換装置は、計数器５を独立な回路として持つことを前提とした。これに対して、計数器５を、パッケージ化されたＰＬＤで構成し、クロック計数値１０７を、ＰＬＤの内部に設けられたレジスタ領域に置き、更に制御回路３は、レジスタ領域を一括して読み書きするようにすれば、複数のデジタル出力信号を一定周期ごとに高速に生成することができる。
【００７３】
以上のように、実施の形態４によれば、計数器５を、パッケージ化されたＰＬＤで構成することで、デジタル出力信号を一定周期ごとに高速に生成する方法を、先の実施の形態１と組合せることにより、所望の信号分解能を達成したうえで、Ａ／Ｄ変換を高速化でき、無変化期間分の遅れをカバーすることが可能となる。
【００７４】
なお，上記説明のＰＬＤには，ＰＡＬ（Ｐｒｏｇｒａ−ｍｍａｂｌｅ  Ａｒｒａｙ  Ｌｏｇｉｃ），ＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ），ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ）を含んでいる。
【００７５】
また、実施の形態１乃至４において、比較信号発生器１の動作方式を特に指定していないが、比較信号発生器１が出力する比較信号１０１は、制御回路３が出力する制御信号１０４によって統括制御されるので、比較信号１０１を出力するための、特別な比較信号発生器１を用意する必要はなく、市販のデジタル／アナログ変換器を用いることができる。
【００７６】
また、実施の形態１乃至４において、アナログ入力信号１０５のＡ／Ｄ変換した結果は、制御回路３にて（２）〜（５）式に示されるような演算で算出することを例としたが、予めアナログ入力信号１０５に対するクロック計数値１０７の値をテーブル化し，制御回路３に設定しておくことで、演算処理が不要となり，より高速化することができる。
【符号の説明】
【００７７】
１  比較信号発生器、２  クロック発生器、３  制御回路、４  比較器、５  計数器、６  ローパスフィルタ、１０１  比較信号、１０２  クロック、１０３  リセット信号、１０４  制御信号、１０５  アナログ入力信号、１０６  比較器出力信号、１０７  クロック計数値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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【図７】
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【図８】
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