(57)【要約】【課題】  接触抵抗を減少させた半導体装置及びその方法を提供する。【解決手段】  半導体装置は、チャンネル領域と、該チャンネル領域上方のゲート構成体と、該ゲート構成体の両側のソース及びドレイン領域とを具備する半導体基板を包含している。該ソース及びドレイン領域の各々の上に夫々のコンタクトが設けられている。該ソース及びドレイン領域の内の少なくとも一方は、該夫々のコンタクトとの傾斜型上部接触表面を具備している。該傾斜型上部接触表面は、対応する平坦な接触表面の場合よりも少なくとも５０％一層大きな面積を有している。【選択図】  図１
2014042019.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置において、
チャンネル領域を具備する半導体基板、
前記チャンネル領域上方のゲート構成体、
前記ゲート構成体の両側のソース及びドレイン領域、
前記ソース及びドレイン領域の各々の上の夫々のコンタクト、
を有しており、前記ソース及びドレイン領域の内の少なくとも一方が前記夫々のコンタクトとの傾斜型上部接触表面を具備している，半導体装置。
【請求項２】
請求項１において、
前記傾斜型上部接触表面が前記ゲート構成体から離れるに従い下方へ傾斜している、
半導体装置。
【請求項３】
請求項１において、
前記傾斜型上部接触表面が３０〜４５度の範囲内の角度で傾斜している、
半導体装置。
【請求項４】
請求項１において、
前記ソース及びドレイン領域が夫々の隆起型ソース及びドレイン領域を有している、半導体装置。
【請求項５】
請求項１において、
前記傾斜型上部接触表面が対応する平坦な接触表面の場合よりも少なくとも５０％一層大きな面積を有している
半導体装置。
【請求項６】
請求項１において、
前記ゲート構成体が、ゲートスタックと、前記ゲートスタックの両側の少なくとも１個の側壁スペーサと、を有している、
半導体装置。
【請求項７】
請求項６において、
前記ゲートスタックが、チャンネル領域に隣接した誘電体層と、前記誘電体層上の導電層と、を有している、
半導体装置。
【請求項８】
相補的金属酸化物半導体（ＣＭＯＳ）半導体装置において、
Ｐチャンネル領域とＮチャンネル領域とを具備している半導体基板、
前記Ｐチャンネル及びＮチャンネル領域上方の夫々のゲート構成体、
各ゲート構成体の両側の夫々のソース及びドレイン領域、
前記ソース及びドレイン領域の各々上の夫々のコンタクト、
を有しており、前記ソース及びドレイン領域の内の少なくとも一方が前記夫々のコンタクトとの傾斜型上部接触表面を具備しており、前記傾斜型上部接触表面は３０〜４５度の範囲内の角度において前記ゲート構成体から離れるに従い下方へ傾斜している、
ＣＭＯＳ半導体装置。
【請求項９】
請求項８において、
前記夫々のソース及びドレイン領域が夫々の隆起型ソース及びドレイン領域を有している、
ＣＭＯＳ半導体装置。
【請求項１０】
請求項８において、
前記傾斜型上部接触表面が対応する平坦な接触表面の場合よりも少なくとも５０％一層大きな面積を有している、
ＣＭＯＳ半導体装置。
【請求項１１】
請求項８において、
各ゲート構成体が、ゲートスタックと、前記ゲートスタックの両側の少なくとも１個の側壁スペーサと、を有している、
ＣＭＯＳ半導体装置。
【請求項１２】
請求項１１において、
各ゲートスタックが、チャンネル領域に隣接した誘電体層と、前記誘電体層上の導電層と、を有している、
ＣＭＯＳ半導体装置。
【請求項１３】
半導体装置を製造する方法において、
チャンネル領域を具備する半導体基板を用意し、
前記チャンネル領域上方にゲート構成体を形成し、
前記ゲート構成体の両側にソース及びドレイン領域を形成し、
前記ソース及びドレイン領域の各々の上に夫々のコンタクトを形成する、
ことを包含しており、前記ソース及びドレイン領域の内の少なくとも一方が夫々のコンタクトとの傾斜型上部接触表面を具備している、
方法。
【請求項１４】
請求項１３において、
前記傾斜型上部接触表面を形成することがエッチングステップを包含している、
方法。
【請求項１５】
請求項１３において、
前記傾斜型上部接触表面が前記ゲート構成体から離れるに従い下方へ傾斜している、
方法。
【請求項１６】
請求項１３において、
前記傾斜型上部接触表面が３０〜４５度の範囲内の角度で傾斜している、
方法。
【請求項１７】
請求項１３において、
前記ソース及びドレイン領域が夫々の隆起型ソース及びドレイン領域を包含している、
方法。
【請求項１８】
請求項１７において、
前記夫々の隆起型ソース及びドレイン領域を形成することが、前記半導体基板上にエピタキシャル層を形成することを包含している、
方法。
【請求項１９】
請求項１３において、
前記傾斜型上部接触表面が対応する平坦な接触表面の場合よりも少なくとも５０％一層大きな面積を有している、
方法。
【請求項２０】
請求項１３において、
前記ゲート構成体が、ゲートスタックと、前記ゲートスタック両側の少なくとも１個の側壁スペーサと、を有している、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の分野に関するものであって、更に詳細には、コンタクトとソース／ドレイン領域との間の接触抵抗を減少させた半導体装置及び関連方法に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）などの半導体装置は、多数の半導体装置構成を包含している。例示的な半導体装置構成は、Ｐチャンネル及びＮチャンネルＭＯＳトランジスタの両方を包含する相互接続型相補的金属酸化物半導体（ＭＯＳ）トランジスタである。種々の装置構成間の相互接続は、該装置構成間に層間接続を形成するメタライズしたコンタクトによって達成される。
【０００３】
ＣＭＯＳトランジスタを包含する半導体装置構成は、より一層小さな特徴寸法（例えば、ゲート構成）を有するべく設計される。この傾向に基いて、ゲートピッチが一層小さくなるに従い、メタライズしたコンタクトを有するトランジスタのソース／ドレイン領域を接続するコンタクトも一層小さくなる。コンタクトの寸法が減少すると、接触抵抗が増加する。接触面積とシート抵抗とによって決定される接触抵抗は、更なる装置性能改良において制限要因となる。
【０００４】
接触抵抗を減少させる一つのアプローチは、米国特許第８，１０１，４８９号に開示されている。ドープ領域を具備する半導体基板が用意される。該ドープ領域にわたり、プレアモルファス（pre-amorphous）注入プロセス及びニュートラル（neutral）（又はノンニュートラル（non-neutral））スペーシーズ（species）注入プロセスが実施される。その後に、該ドープ領域内にシリサイドが形成される。ニュートラルスペーシーズ注入と結合してプレアモルファス注入を行うことによって、シリサイドコンタクト区域とソース／ドレイン基板界面との間の接触抵抗は減少される。
【０００５】
接触抵抗を減少させるための別のアプローチは、米国特許第８，１３４，２０８号に開示されている。半導体装置が半導体装置構成及びコンタクトを包含しており、且つ該コンタクトは、該半導体装置構成の表面部分と側壁部分の両方において、該半導体装置構成へ電気的に且つ物理的に結合されている。
【０００６】
上述したアプローチは接触抵抗を減少する上で効果的であるかもしれないが、更なる改良が所望される場合がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第８，１０１，４８９号
【特許文献２】米国特許第８，１３４，２０８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述したことに鑑み、容易に製造される接触抵抗を減少させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に基いて、チャンネル領域、該チャンネル領域上方のゲート構成体、及び該ゲート構成体の両側のソース及びドレイン領域、を具備する半導体基板を有する半導体装置が提供される。該ソース及びドレイン領域の各々の上に夫々のコンタクトを設けることが可能である。該ソース及びドレイン領域の内の少なくとも一方は、該夫々のコンタクトとの傾斜型上部接触表面を具備することが可能である。
【００１０】
該傾斜型上部接触表面は、有益的には、タイトなピッチの装置に関して自己制限的である付加的なエッチングステップを該ソース及びドレイン領域に関して使用して形成することが可能である。このことは、有益的に、装置の最適化のために上部接触表面のより良い制御を与える場合がある。該付加的なエッチングステップの後に、ソース及びドレイン注入を実施することが可能である。
【００１１】
傾斜型上部接触表面は、ゲート構成体から離れるに従い下方向へ傾斜させることが可能であり、その傾斜は３０〜４５度の範囲内の角度とすることが可能である。該傾斜型上部接触表面は、対応する平坦な接触表面の場合よりも少なくとも５０％一層大きな面積を有することが可能である。
【００１２】
該ソース及びドレイン領域は、夫々の隆起型ソース及びドレイン領域を有することが可能である。該隆起型ソース及びドレイン領域は、該半導体基板上に形成されるエピタキシャル層によって提供することが可能である。該ゲート構成体は、ゲート積層体、及び該ゲート積層体の両側の少なくとも１個の側壁スペーサ、を有することが可能である。
【００１３】
別の側面は、上述した半導体装置を製造する方法に関するものである。本方法は、チャンネル領域を具備する半導体基板を用意し、該チャンネル領域上方にゲート構成体を形成し、該ゲート構成体の両側にソース及びドレイン領域を形成し、且つ該ソース及びドレイン領域の各々の上に夫々のコンタクトを形成する、ことを包含することが可能である。該ソース及びドレイン領域の内の少なくとも一方は、夫々のコンタクトとの傾斜型上部接触表面を具備している。
【図面の簡単な説明】
【００１４】
【図１】本発明に基く傾斜型コンタクトを具備する半導体装置の断面図。
【図２】図１に示した半導体装置の一部でありそれを製造するための処理ステップを例示している断面図。
【図３】図１に示した半導体装置の別の一部でありそれを製造するための処理ステップを例示している断面図。
【図４】図１に示した半導体装置の更に別の一部でありそれを製造するための処理ステップを例示している断面図。
【図５】本発明に基いて８０ｎｍゲートピッチを持っており傾斜型コンタクトを具備している半導体装置の断面の画像。
【図６】本発明に基いて２００ｎｍゲートピッチを持っており傾斜型コンタクトを具備している半導体装置の断面の画像。
【図７】本発明に基いて半導体装置を製造する方法を例示したフローチャート。
【発明を実施するための形態】
【００１５】
本発明を、本発明の実施例が例示されている添付の図面を参照して以下に詳細に説明する。しかしながら、本発明は、多数の異なる形態で実現することが可能であり、以下に説明する実施例に制限されるものと解釈されるべきではない。そうではなく、これらの実施例は、本開示が徹底的且つ完全なものであり且つ当業者に対して本発明の範囲を充分に伝達するように提供されているものである。全体にわたり、同様の参照数字は同様の要素を参照し、且つダッシュ記号は代替的実施例における類似した要素を表すために使用されている。
【００１６】
最初に図１を参照すると、例示した半導体装置１０は相補的金属酸化物半導体（ＣＭＯＳ）半導体装置である。半導体装置１０は、幅狭のトレンチ分離（ＳＴＩ）領域３５によって分離されている少なくとも１個のＰウエル２０及び少なくとも１個のＮウエル３０を具備する半導体基板１２を包含している。Ｐウエル２０はＮチャンネルトランジスタ２２用であり、一方、Ｎウエル３０はＰチャンネルトランジスタ３２用である。
【００１７】
各Ｐチャンネルトランジスタ３２は、半導体基板１２内にＰチャンネル領域３４を包含している。同様に、各Ｎチャンネルトランジスタ２２は、半導体基板１２内にＮチャンネル領域２４を包含している。夫々のゲート構成体４０は、Ｐチャンネル領域３４及びＮチャンネル領域２４の上方にある。各ゲート構成体４０は、ゲートスタック、即ちゲート積層体、４２と、該ゲートスタック両側の少なくとも一対の側壁スペーサ５０，５２と、を包含している。
【００１８】
ソース及びドレイン領域６０，６２が、各ゲート構成体４０の両側に設けられている。後により詳細に説明するように、ソース及びドレイン領域６０，６２は隆起型とすることが可能である。夫々のコンタクト７０がソース及びドレイン領域６０，６２の各々の上側に設けられている。コンタクト７０とソース及びドレイン領域６０，６２との間の接触抵抗を減少させるために、ソース／ドレイン領域の上部接触表面６１，６３は夫々のコンタクト７０と共に傾斜している。
【００１９】
例示した如く、傾斜型上部接触表面６１，６３は、ゲート構成体４０から離れるに従い下方向へ傾斜している。例示した傾斜型上部接触表面６１，６３は、３０〜４５度の範囲内の角度で傾斜している。傾斜型上部接触表面６１，６３は、対応する平坦な接触表面の場合よりも、少なくとも５０％一層大きな面積を有することが可能である。該面積が一層大きければ大きいほど、接触抵抗は一層低くなる。
【００２０】
後に一層詳細に説明する如く、該傾斜型上部接触表面は、有益的に、タイトなピッチの装置に関して自己制限的であるソース及びドレイン領域に関しての付加的なエッチングステップを使用して実施することが可能である。このことは、有益的に、装置最適化のための上部接触表面のより良い制御を与える。この付加的なエッチングステップの後に、ソース及びドレイン注入を実施することが可能である。
【００２１】
次に、図２乃至４を参照して、上述した如きＣＭＯＳ半導体装置１０を製造する処理ステップを説明する。図２に示した如く、半導体基板１２内に幅狭のトレンチ分離領域３５を形成し、Ｐウエル２０及びＮウエル３０を夫々ドープする。
【００２２】
ゲート構成体４０を半導体基板１２上に形成する。各ゲート構成体４０は、ゲートスタック４２と、該ゲートスタックの両側の少なくとも１個の側壁５０と、を包含している。ゲートスタック４２は、ゲート酸化物層４３と、該ゲート酸化物層上のゲート誘電体層４４と、該ゲート誘電体層上の導電層４６と、該導電層上のシリサイド層４６と、を包含している。第一対のスペーサ５０は、例えば、窒化シリコンとすることが可能である。ハードマスクスペーサ５１もシリサイド層４８上に形成する。
【００２３】
第一対の側壁スペーサ５０の形成の後に、チャンネル領域２４，３４の各側部に軽度にドープしたドレイン／ソース延長部領域８０を形成する。当業者により容易に理解されるように、該軽度にドープした延長部領域は、典型的には、チャンネル領域２４，３４
近くの電界を減少させ、従って、該トランジスタのホットキャリアに関する信頼性が改善される。延長部領域８０は、該延長部領域を横断してのソース／ドレイン電圧の一部を効果的に降下させることによって電界を減少させる。
【００２４】
延長部領域８０を形成した後に、図３に例示した如く、第二対の側壁スペーサ５２を形成する。当業者によって容易に理解されるように、第二対の側壁スペーサ５２は、ソース及びドレイン領域６０，６２間のパンチスルー効果を減少させる一方、一層高度の注入ドーズを実施することを可能とさせる。
【００２５】
図１に例示した如く、ソース及びドレイン領域６０，６２は隆起されている。更に図３を参照すると、このことは、基板１２上にエピタキシャル層９０を成長させることによって達成される。代替的には、ソース及びドレイン領域６０，６２は、隆起させずに形成することが可能である。
【００２６】
次に図４を参照すると、ゲートスタック４２上方のハードマスクスペーサ５１を除去する。エピタキシャル層９０をエッチングして対応するソース及びドレイン領域６０，６２に対して傾斜型上部接触表面６１，６３を形成する。当業者によって容易に理解される如く、該エッチングはウエットエッチ又はドライエッチとすることが可能である。例示的なエッチは、例えば、塩化水素酸（ＨＣＬ）を使用する。エピタキシャル層９０は＜１００＞面を有しているが、エッチングの後には、それは＜１１１＞面となり、そのことは当業者によって容易に理解されることである。
【００２７】
ゲートスタック４２のピッチに起因して、エッチングステップはタイトなピッチの装置に関して自己制限的とすることが可能である。このことは、有益的に、装置最適化のために上部接触表面６１，６３のより良い制御を提供する。上述した如く、傾斜型上部接触表面６１，６３はゲートスタック４２から離れるに従い下方へ傾斜させることが可能であり、且つその傾斜は３０〜４５度の範囲内の角度とすることが可能である。傾斜型上部接触表面６１，６３は、対応する平坦な接触表面の場合よりも、少なくとも５０％一層大きな面積を有することが可能である。
【００２８】
エッチングステップの後に、ソース及びドレイン注入を実施する。これに続いて、該注入からのドーパントの活性化のために迅速熱アニールを実施することが可能である。次に、図４に例示した如く、傾斜型上部接触表面６１，６３の上にシリサイド６４，６５を形成することが可能である。次いで、ソース及びドレイン領域６０，６２の上にコンタクト７０を形成することが可能であり、且つ、図１に例示した如く、コンタクト７１をゲートスタック４２上に形成することが可能である。
【００２９】
上述した如く、ソース及びドレイン領域６０，６２は、隆起させずに形成することが可能である。図５に最も良く例示されている如く、ソース及びドレイン領域６０’，６２’は半導体基板１２’内に形成する。上部接触表面６１’，６３’は、ゲートスタック４２’から離れるに従って下方へ傾斜している。ゲートスタック４２’間のピッチは８０ｎｍであり、それはエッチングステップに対して自己制限的である。
【００３０】
ゲートスタック４２’間のピッチが増加すると、ピッチはそれ程自己制限的ではなくなる。図６に例示した如く、ゲートピッチは２００ｎｍである。上部接触表面６１’，６３’は、ゲートスタック４２’から離れるに従い下方へ傾斜されているが、この場合には、傾斜型上部接触表面の間に平坦な表面６６’が存在している。
【００３１】
次に、図７に例示したフローチャート１００を参照して、上述した如き半導体装置１０を製造する方法について説明する。開始（ブロック１０２）から、本方法は、ブロック１０４においてチャンネル領域２４を具備する半導体基板１２を用意し、且つブロック１０６においてチャンネル領域上方にゲート構成体４０を形成する、ことを包含している。ブロック１０８において、ソース及びドレイン領域６０，６２をゲート構成体４０の両側に形成する。ブロック１１０において、ソース及びドレイン領域６０，６２の各々の上に夫々のコンタクト７０を形成する。ソース及びドレイン領域６０，６２の内の少なくとも一方は、ブロック１１２において設けられる如き夫々のコンタクト７０と共に傾斜型上部接触表面６１，６３を有している。本方法はブロック１１４において終了する。
【００３２】
以上本発明をその具体的実施例について詳細に説明したが、本発明はこれらの実施例のみに制限されるべきものではなく、本発明の特許請求の範囲を逸脱すること無しに種々の変形例が可能であることは勿論である。
【符号の説明】
【００３３】
１０：半導体装置
１２：半導体基板
２０：Ｐウエル
３０：Ｎウエル
３４：Ｐチャンネル領域
３５：幅狭トレンチ分離（ＳＴＩ）領域
４０：ゲート構成体
５０，５２：側壁スペーサ
６０，６２：ソース及びドレイン領域
６１，６３：傾斜型上部接触表面
７０：コンタクト
８０：軽度にドープしたドレイン／ソース延長部領域
【図１】
2014042019.tif 000003
【図２】
2014042019.tif 000004
【図３】
2014042019.tif 000005
【図４】
2014042019.tif 000006
【図７】
2014042019.tif 000007
【図５】
2014042019.tif 000008
【図６】
2014042019.tif 000009