(57)【要約】【課題】配線基板上に同一種類の半導体チップを階段状に積層した半導体装置のモールド工程において、上段の半導体チップ用のワイヤと下段の半導体チップ用のワイヤとが短絡する不良を抑制する。【解決手段】第一辺に沿って形成され、かつその表面に金属層が形成された複数のボンディングパッドを有する同一種類の半導体チップの複数枚を階段状に積層し、上段の半導体チップのボンディングパッドに接続されるワイヤの他端を下段の半導体チップのボンディングパッドを経由することなく配線基板のボンディングリードに接続する半導体装置のモールド工程において、上記第一辺と対向する第２辺側から第１辺側に向かって封止樹脂を供給する。【選択図】図２２
2014049501.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）上面、前記上面に形成された複数のボンディングリード、および前記上面とは反対側の下面を有する配線基板を準備する工程；
（ｂ）第１表面、前記第１表面の第１辺に沿って形成された複数の第１ボンディングパッド、前記複数の第１ボンディングパッドのそれぞれの表面に形成された第１金属層、および前記第１表面とは反対側の第１裏面を有する第１半導体チップを、前記第１半導体チップの前記第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面に搭載する工程；
（ｃ）第２表面、前記第２表面の第１辺に沿って形成された複数の第２ボンディングパッド、前記複数の第２ボンディングパッドのそれぞれの表面に形成された第２金属層、および前記第２表面とは反対側の第２裏面を有し、前記第１半導体チップと種類が同一である第２半導体チップを、前記第２半導体チップの前記第２裏面が前記第１半導体チップの前記第１表面と対向し、かつ前記第１半導体チップと同じ向きで、かつ前記第１半導体チップの前記複数の第１ボンディングパッドが前記第２半導体チップから露出するように、前記第１半導体チップの前記第１表面に搭載する工程；
（ｄ）前記第１半導体チップの前記複数の第１ボンディングパッドと前記配線基板の前記複数のボンディングリードとを複数の第１ワイヤを介して電気的に接続する工程；
（ｅ）前記第２半導体チップの前記複数の第２ボンディングパッドと前記配線基板の前記複数のボンディングリードとを複数の第２ワイヤを介して電気的に接続する工程；
（ｆ）前記配線基板の前記上面と、前記第１および第２半導体チップと、前記複数の第１および第２ワイヤとを樹脂で封止する工程；
ここで、
前記（ｆ）工程では、前記複数の第１ボンディングパッドが形成された前記第１表面の前記第１辺と対向する前記第１表面の第２辺側から前記第１表面の前記第１辺側に向かって、前記樹脂を供給する。
【請求項２】
前記第１および第２金属層は、それぞれパラジウムからなり、
前記第１および第２ワイヤは、それぞれ金からなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２半導体チップは、それぞれメモリチップであり、
前記配線基板の前記上面における前記第１半導体チップの隣りには、前記第１および第２半導体チップのそれぞれを制御するロジックチップが搭載されている請求項２に記載の半導体装置の製造方法。
【請求項４】
前記配線基板の前記複数のボンディングリードは、複数の第１ボンディングリードと、複数の第２ボンディングリードとを有しており、
前記（ｄ）工程では、前記第１半導体チップの前記複数の第１ボンディングパッドと前記配線基板の前記複数の第１ボンディングリードとを前記複数の第１ワイヤを介して電気的に接続し、
前記（ｅ）工程では、前記第２半導体チップの前記複数の第２ボンディングパッドと前記配線基板の前記複数の第２ボンディングリードとを前記複数の第２ワイヤを介して電気的に接続する請求項２に記載の半導体装置の製造方法。
【請求項５】
前記（ａ）工程で準備する前記配線基板の前記下面には、前記複数のボンディングリードとそれぞれ電気的に接続された複数のバンプランドが形成されており、
前記（ｆ）工程の後、前記複数のバンプランドのそれぞれの表面に、前記半導体装置の外部端子を構成する半田材を接続する請求項２に記載の半導体装置の製造方法。
【請求項６】
以下の工程を含む半導体装置の製造方法：
（ａ）上面、前記上面に形成された第１ボンディングリード群、前記上面に形成された第２ボンディングリード群、および前記上面とは反対側の下面を有する配線基板を準備する工程；
（ｂ）第１表面、前記第１表面の第１辺に沿って形成された複数の第１ボンディングパッド、前記複数の第１ボンディングパッドのそれぞれの表面に形成された第１金属層、および前記第１表面とは反対側の第１裏面を有する第１半導体チップを、前記第１半導体チップの前記第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面に搭載する工程；
（ｃ）第２表面、前記第２表面の第１辺に沿って形成された複数の第２ボンディングパッド、前記複数の第２ボンディングパッドのそれぞれの表面に形成された第２金属層、および前記第２表面とは反対側の第２裏面を有し、前記第１半導体チップと種類が同一である第２半導体チップを、前記第２半導体チップの前記第２裏面が前記第１半導体チップの前記第１表面と対向し、かつ前記第１半導体チップと同じ向きで、かつ前記第１半導体チップの前記複数の第１ボンディングパッドが前記第２半導体チップから露出するように、前記第１半導体チップの前記第１表面に搭載する工程；
（ｄ）第３表面、前記第３表面の第１辺に沿って形成された複数の第３ボンディングパッド、前記複数の第３ボンディングパッドのそれぞれの表面に形成された第３金属層、および前記第３表面とは反対側の第３裏面を有する、前記第１半導体チップと種類が同一の第３半導体チップを、前記第３半導体チップの前記第３裏面が前記配線基板の前記上面と対向し、かつ前記第１半導体チップと同じ向きで、前記配線基板の前記上面に、かつ前記第１半導体チップの隣りに搭載する工程；
（ｅ）第４表面、前記第４表面の第１辺に沿って形成された複数の第４ボンディングパッド、前記複数の第２ボンディングパッドのそれぞれの表面に形成された第４金属層、および前記第４表面とは反対側の第４裏面を有し、前記第１半導体チップと種類が同一である第４半導体チップを、前記第４半導体チップの前記第４裏面が前記第３半導体チップの前記第３表面と対向し、かつ前記第３半導体チップと同じ向きで、かつ前記第３半導体チップの前記複数の第３ボンディングパッドが前記第４半導体チップから露出するように、前記第３半導体チップの前記第３表面に搭載する工程；
（ｆ）前記第１半導体チップの前記複数の第１ボンディングパッドと前記配線基板の前記第１ボンディングリード群とを複数の第１ワイヤを介して電気的に接続する工程；
（ｇ）前記第２半導体チップの前記複数の第２ボンディングパッドと前記配線基板の前記第１ボンディングリード群とを複数の第２ワイヤを介して電気的に接続する工程；
（ｈ）前記第３半導体チップの前記複数の第３ボンディングパッドと前記配線基板の前記第２ボンディングリード群とを複数の第３ワイヤを介して電気的に接続する工程；
（ｉ）前記第４半導体チップの前記複数の第４ボンディングパッドと前記配線基板の前記第２ボンディングリード群とを複数の第４ワイヤを介して電気的に接続する工程；
（ｊ）前記配線基板の前記上面と、前記第１、第２、第３および第４半導体チップと、前記複数の第１、第２、第３および第４ワイヤとを樹脂で封止する工程；
ここで、
前記（ｊ）工程では、前記複数の第１ボンディングパッドが形成された前記第１表面の前記第１辺と対向する前記第１表面の第２辺側から前記第１表面の前記第１辺側に向かって、前記樹脂を供給する。
【請求項７】
前記第１、第２、第３および第４金属層は、それぞれパラジウムからなり、
前記第１、第２、第３および第４ワイヤは、それぞれ金からなる請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１、第２、第３および第４半導体チップは、それぞれメモリチップであり、
前記配線基板の前記上面における前記第１および第３半導体チップのそれぞれの隣りには、前記第１、第２、第３および第４半導体チップのそれぞれを制御するロジックチップが搭載されている請求項７に記載の半導体装置の製造方法。
【請求項９】
前記配線基板の前記第１ボンディングリード群は、複数の第１ボンディングリードと、複数の第２ボンディングリードとを有しており、
前記配線基板の前記第２ボンディングリード群は、複数の第３ボンディングリードと、複数の第４ボンディングリードとを有しており、
前記（ｆ）工程では、前記第１半導体チップの前記複数の第１ボンディングパッドと前記配線基板の前記複数の第１ボンディングリードとを前記複数の第１ワイヤを介して電気的に接続し、
前記（ｇ）工程では、前記第２半導体チップの前記複数の第２ボンディングパッドと前記配線基板の前記複数の第２ボンディングリードとを前記複数の第２ワイヤを介して電気的に接続し、
前記（ｈ）工程では、前記第３半導体チップの前記複数の第３ボンディングパッドと前記配線基板の前記複数の第３ボンディングリードとを前記複数の第３ワイヤを介して電気的に接続し、
前記（ｉ）工程では、前記第４半導体チップの前記複数の第４ボンディングパッドと前記配線基板の前記複数の第４ボンディングリードとを前記複数の第４ワイヤを介して電気的に接続する請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記（ａ）工程で準備する前記配線基板の前記下面には、前記複数のボンディングリードとそれぞれ電気的に接続された複数のバンプランドが形成されており、
前記（ｊ）工程の後、前記複数のバンプランドのそれぞれの表面に、前記半導体装置の外部端子を構成する半田材を接続する請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、配線基板上に同一種類の半導体チップを積層し、これらの半導体チップの電極パッドと配線基板の電極パッドをワイヤを介して電気的に接続する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１は、配線基板上に異なる種類の半導体チップを階段状に積層した半導体装置において、金（Ａｕ）からなるワイヤが接続されるボンディングパッド（電極パッド）の構成材料として、ニッケル（Ｎｉ）膜の上部に金（Ａｕ）膜を積層した金属層を開示している。
【０００３】
また、配線基板上に同一種類の半導体チップ（例えばメモリチップ）を階段状に積層し、ワイヤを介してこれらの半導体チップのボンディングパッドと配線基板のボンディングリード（電極パッド）を電気的に接続する半導体装置が知られている（例えば、特許文献２の図１８、特許文献３の図３、特許文献４の図４２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１５２０１４号公報
【特許文献２】特開２００８−２５１９１７号公報
【特許文献３】特開２００７−１０３４２３号公報
【特許文献４】特開２００７−１９４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述した特許文献２乃至特許文献４のように、配線基板上に同一種類の半導体チップを階段状に積層した半導体装置の場合、上段の半導体チップのボンディングパッドと配線基板のボンディングリードをワイヤを介して電気的に接続する方法として、２つのボンディング方法が考えられる。
【０００６】
第１の方法は、一端が上段の半導体チップのボンディングパッドに接続されたワイヤの他端側を、下段の半導体チップの同一種類のボンディングパッドに接続し、このボンディングパッドを経由して配線基板のボンディングリードに接続する方法である（特許文献４の図６乃至図８参照）。また、第２の方法は、一端が上段の半導体チップのボンディングパッドに接続されたワイヤの他端側を配線基板のボンディングリードに直接接続する方法である。
【０００７】
近年、半導体装置の小型化の影響により、半導体チップのボンディングパッド径が小さくなる傾向にある。これにより、使用するワイヤの径も小さくなったので、ワイヤとボンディングパッドとの接合面積、ひいては接合強度が低下し、ワイヤがボンディングパッドから剥がれ易くなっている。特に、上述した第１の方法を採用した場合は、上段の半導体チップ用のワイヤと下段の半導体チップ用のワイヤとがそれぞれ接続される下段の半導体チップのボンディングパッドに複数回に亘ってボンディングの衝撃が加わるので、その表面でワイヤの剥離が生じ易くなる。
【０００８】
ワイヤとボンディングパッドとの接合強度が低下する一因は、ボンディングパッドを構成する銅（Ｃｕ）やアルミニウム（Ａｌ）の表面に生じる酸化膜である。そこで、本願発明者は、ボンディングパッドの表面酸化を抑制する対策として、ボンディングパッドの表面（最表面）に酸化防止用の金属膜を形成することを検討した。その際、金属膜の材料としては、半導体装置の製造コストを低減する観点あるいはワイヤ接合以外の接合形態（例えば半田接合）を考慮し、アルミニウム（Ａｌ）や高価な金（Ａｕ）は用いないことを検討した。
【０００９】
ところが、金属膜の材料として、金（Ａｕ）やアルミニウム（Ａｌ）以外の材料を使用した場合、金（Ａｕ）からなるワイヤとの合金化反応が生じ難いことが分かった。そのため、酸化防止用の金属膜として金（Ａｕ）やアルミニウム（Ａｌ）以外の材料を用い、かつ上述した第１のボンディング方法を採用すると、下段の半導体チップのボンディングパッドの表面で金（Ａｕ）ワイヤの剥離が発生した。
【００１０】
一方、第１の方法に比べてボンディングパッドに加わる衝撃が少ない第２の方法を採用した場合は、酸化防止用の金属膜として金（Ａｕ）やアルミニウム（Ａｌ）以外の材料を用いた場合においても、金（Ａｕ）ワイヤの剥離を抑制することが可能となった。
【００１１】
しかしながら、第２の方法を採用した場合は、上段の半導体チップ用のワイヤが長くなるので、後のモールド工程において、上段の半導体チップ用のワイヤと下段の半導体チップ用のワイヤとが短絡する不良が発生した。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本願の一実施の形態における半導体装置の製造方法は、
（ａ）上面に形成された複数のボンディングリードを有する配線基板を準備する工程と、
（ｂ）第１表面の第１辺に沿って形成された複数の第１ボンディングパッド、および前記複数の第１ボンディングパッドのそれぞれの表面に形成された第１金属層を有する第１半導体チップを、前記第１半導体チップの第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面に搭載する工程と、
（ｃ）第２表面の第１辺に沿って形成された複数の第２ボンディングパッド、および前記複数の第２ボンディングパッドのそれぞれの表面に形成された第２金属層を有し、かつ前記第１半導体チップと種類が同一である第２半導体チップを、前記第２半導体チップの第２裏面が前記第１半導体チップの前記第１表面と対向し、かつ前記第１半導体チップと同じ向きで、かつ前記第１半導体チップの前記複数の第１ボンディングパッドが前記第２半導体チップから露出するように、前記第１半導体チップの前記第１表面に搭載する工程と、
（ｄ）前記第１半導体チップの前記複数の第１ボンディングパッドと前記配線基板の前記複数のボンディングリードとを複数の第１ワイヤを介して電気的に接続する工程と、
（ｅ）前記第２半導体チップの前記複数の第２ボンディングパッドと前記配線基板の前記複数のボンディングリードとを複数の第２ワイヤを介して電気的に接続する工程と、
（ｆ）前記配線基板の前記上面と、前記第１および第２半導体チップと、前記複数の第１および第２ワイヤとを樹脂で封止する工程と、
を有し、
前記（ｆ）工程では、前記複数の第１ボンディングパッドが形成された前記第１表面の前記第１辺と対向する前記第１表面の第２辺側から前記第１表面の前記第１辺側に向かって、前記樹脂を供給する。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１６】
配線基板上に同一種類の半導体チップを階段状に積層する半導体装置の製造において、半導体チップのボンディングパッドの表面に金（Ａｕ）あるいはアルミニウム（Ａｌ）以外の材料からなる酸化防止用の金属膜を形成した場合でも、ワイヤボンディング時におけるワイヤの剥離とモールド時におけるワイヤ同士の短絡を共に抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の半導体装置の一部破断平面図である。
【図２】実施の形態１の半導体装置の下面側平面図である。
【図３】実施の形態１の半導体装置の断面図である。
【図４】実施の形態１の半導体装置の一部拡大断面図である。
【図５】配線基板の上面に搭載された半導体チップの平面図である。
【図６】配線基板の上面に搭載された半導体チップの一部拡大断面図である。
【図７】実施の形態１の半導体装置の製造に用いる大型配線基板の上面を示す平面図である。
【図８】実施の形態１の半導体装置の製造に用いる大型配線基板の下面を示す平面図である。
【図９】図７のＡ−Ａ線断面図である。
【図１０】実施の形態１の半導体装置の製造に用いる半導体ウエハの平面図である。
【図１１】実施の形態１の半導体装置の製造方法を示す平面図である。
【図１２】実施の形態１の半導体装置の製造方法を示す一部拡大断面図である。
【図１３】図１１に続く半導体装置の製造方法を示す平面図である。
【図１４】図１２に続く半導体装置の製造方法を示す一部拡大断面図である。
【図１５】図１３に続く半導体装置の製造方法を示す一部拡大平面図である。
【図１６】図１４に続く半導体装置の製造方法を示す一部拡大断面図である。
【図１７】図１５に続く半導体装置の製造方法を示す一部拡大平面図である。
【図１８】図１６に続く半導体装置の製造方法を示す一部拡大断面図である。
【図１９】モールド工程で使用する成形金型の概略平面図である。
【図２０】モールド工程で使用する成形金型の概略断面図である。
【図２１】図１７に続く半導体装置の製造方法を示す概略平面図である。
【図２２】図１８に続く半導体装置の製造方法を示す概略断面図である。
【図２３】図２１に続く半導体装置の製造方法を示す概略平面図である。
【図２４】図２２に続く半導体装置の製造方法を示す概略断面図である。
【図２５】成形金型から取り出した大型配線基板を示す平面図である。
【図２６】成形金型から取り出した大型配線基板を示す概略断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す概略断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す概略断面図である。
【図２９】実施の形態１の変形例である半導体装置の概略平面図である。
【図３０】実施の形態２の半導体装置の概略平面図である。
【図３１】実施の形態２の変形例である半導体装置の一部破断平面図である。
【図３２】変形例１の半導体装置の一部破断平面図である。
【図３３】変形例１の半導体装置の一部拡大断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
【００１９】
（実施の形態１）
＜半導体装置＞
図１は、実施の形態１の半導体装置の一部破断平面図である。図２は、この半導体装置の下面側平面図である。図３は、この半導体装置の断面図である。図４は、この半導体装置の一部拡大断面図である。
【００２０】
本実施の形態１の半導体装置１０Ａは、配線基板１１の上面（表面、チップ搭載面）に２枚の半導体チップ１２（１２Ａ、１２Ｂ）を積層し、配線基板１１の下面（上面と反対側の面、裏面、実装面）に複数個の半田ボール（半田材）１４を接続したＢＧＡ（Ball Grid Array）型の半導体装置である。半導体装置１０Ａの平面形状は四角形からなり、一辺の長さは例えば１７ｍｍ、厚さは例えば０．８ｍｍである。
【００２１】
平面形状が四角形からなる配線基板１１は、例えばガラス繊維や炭素繊維などに樹脂を含浸させたコア層（絶縁基材）１５と、銅（Ｃｕ）からなる４層の配線１６Ｌ、１７Ｌ、１８Ｌ、１９Ｌと、４層の配線１６Ｌ〜１９Ｌを互いに電気的に接続するスルーホール配線２０と、最上層の配線１６Ｌおよび最下層の配線１９Ｌを保護する２層のソルダーレジスト（絶縁層）２１とを備えている。なお、図１ではソルダーレジスト２１で覆われた領域の配線１６Ｌの図示を省略しており、図２ではソルダーレジスト２１で覆われた領域の配線１９Ｌの図示を省略している。
【００２２】
配線基板１１の上面の中央部（チップ搭載領域）には、半導体チップ（第１半導体チップ）１２Ａが搭載されており、この半導体チップ１２Ａの上部には、半導体チップ（第２半導体チップ）１２Ｂが積層されている。また、配線基板１１の上面において、これら２枚の半導体チップ１２（１２Ａ、１２Ｂ）が搭載された領域の周辺部には、複数のボンディングリード（電極パッド）１６が形成されている。
【００２３】
上記複数のボンディングリード１６は、配線基板１１の一辺に沿って一列に配置されている。これらのボンディングリード１６は、配線基板１１の上面を覆うソルダーレジスト２１の一部を開口し、複数の配線１６Ｌのそれぞれの一端を露出することによって形成されたものである。図４に示すように、、これらのボンディングリード１６の表面には、例えばニッケル（Ｎｉ）膜の上部に金（Ａｕ）膜を積層した金属層２２がメッキ法によって形成されている。
【００２４】
一方、配線基板１１の下面には、複数のバンプランド（電極パッド）１９が形成されている。これらのバンプランド１９は、配線基板１１の下面のほぼ全域に亘ってアレイ状に配置されている。これらのバンプランド１９は、配線基板１１の下面を覆うソルダーレジスト２１の一部を開口し、複数の配線１９Ｌのそれぞれの一端を露出することによって形成されたものである。また、これらのバンプランド１９の表面には、例えばニッケル（Ｎｉ）膜の上部に金（Ａｕ）膜を積層した金属層２３がメッキ法によって形成されている。
【００２５】
上記複数のバンプランド１９のそれぞれの表面には、半導体装置１０Ａの外部端子を構成する半田ボール（半田材）１４が接続されている。本実施の形態１の半導体装置１０Ａは、これらの半田ボール１４を介して図示しない実装基板（マザーボード）に実装される。すなわち、半導体装置１０Ａの配線基板１１は、その上面に搭載された２枚の半導体チップ１２（１２Ａ、１２Ｂ）を実装基板（マザーボード）に接続するためのインターポーザ基板として機能している。
【００２６】
上記複数の半田ボール１４は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）合金、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）合金などからなる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【００２７】
＜半導体チップ＞
図５は、配線基板１１の上面に搭載された半導体チップ１２の平面図である。図６は、この半導体チップ１２の一部拡大断面図である。
【００２８】
半導体チップ１２（１２Ａ、１２Ｂ）は、平面形状が四角形からなる単結晶シリコン基板の主面（表面、素子形成面）にフラッシュメモリ（図示せず）が形成されたメモリチップであり、主面の周辺部には、上記フラッシュメモリの外部端子を構成する複数のボンディングパッド（電極パッド）２４が形成されている。これらのボンディングパッド２４は、半導体チップ１２の一辺に沿って一列に配置されている。すなわち、配線基板１１の上面に搭載された２枚の半導体チップ１２（１２Ａ、１２Ｂ）は、互いに同一種類のメモリチップであり、例えばチップセレクト端子のような互いに独立した信号端子を構成するボンディングパッド２４を除き、ボンディングパッド２４の種類（信号、電源）および配置も互いに同一である。
【００２９】
図６に示すように、上記半導体チップ１２の裏面（主面と反対側の面）には、例えばｐ型の導電性を有するシリコン基板３０が露出している。このシリコン基板３０には、ｐ型ウエル３１および素子分離溝３２が形成されており、ｐ型ウエル３１には、ｎチャネル型ＭＯＳトランジスタ（Ｑｎ）が形成されている。なお、実際のシリコン基板３０には、さらにｐチャネル型ＭＯＳトランジスタなど、フラッシュメモリを構成する他の半導体素子も形成されているが、それらの図示は省略する。
【００３０】
上記ｎチャネル型ＭＯＳトランジスタ（Ｑｎ）の上部には、半導体素子間を接続する配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図６には、多層配線の一例として、銅（Ｃｕ）からなる金属膜で構成された３層の配線（第１層配線３３、第２層配線３４、第３層配線３５）が示されている。また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）と第１層配線３３との間、第１層配線３３と第２層配線３４との間、および第２層配線３４と第３層配線３５との間には、それぞれ酸化シリコン膜などからなる層間絶縁膜３６、３７、３８が形成されている。
【００３１】
上記第３層配線３５の上部（半導体チップ１２の表面）には、集積回路（フラッシュメモリ）を保護する表面保護膜（パッシベーション膜）３９が形成されている。表面保護膜３９は、例えば酸化シリコン膜と窒化シリコン膜とを積層した絶縁膜からなる。また、半導体チップ１２の表面には、表面保護膜３９の一部を開口し、第３層配線３５の一端を露出することによって、前述した複数のボンディングパッド２４が形成されている。
【００３２】
上記複数のボンディングパッド２４のそれぞれの表面（ワイヤ接続面）には、例えばニッケル（Ｎｉ）膜の上部にパラジウム（Ｐｄ）膜を積層した金属層２５がメッキ法によって形成されている。そして、この金属層２５が形成されたボンディングパッド２４の表面には、金（Ａｕ）からなるワイヤ２６の一端が電気的に接続されている。すなわち、ボンディングパッド２４とワイヤ２６は、金（Ａｕ）−パラジウム（Ｐｄ）接合によって電気的に接続されている。なお、金属層２５の材料としては、パラジウム（Ｐｄ）に限らず、同じ白金族元素として、例えばプラチナ（Ｐｔ）を用いてもよいが、製造コスト等を考慮すると、パラジウム（Ｐｄ）の方が好ましい。
【００３３】
図３および図４に示すように、配線基板１１の上面に搭載された２枚の半導体チップ１２Ａ、１２Ｂのうち、下段の半導体チップ１２Ａは、その裏面（第１裏面）が配線基板１１の上面と対向するように配向され、接着剤（ダイボンド材）２７を介して配線基板１１の上面に搭載されている。半導体チップ１２Ａの裏面と配線基板１１の上面（ソルダーレジスト２１）との間に設けられた接着剤２７は、例えばダイアタッチフィルム(Die attach Film：ＤＡＦ)と呼ばれる、ダイボンド材の機能とダイシングテープの機能とを兼ねたフィルム状の接着剤である。なお、本実施の形態１では、フィルム状の接着剤を用いることについて説明するが、ペースト状の接着剤を用いてもよい。
【００３４】
また、半導体チップ１２Ａの主面のボンディングパッド（第１ボンディングパッド）２４に電気的に接続されたワイヤ（第１ワイヤ）２６の他端は、配線基板１１の上面のボンディングリード１６に電気的に接続されている。
【００３５】
上記半導体チップ１２Ａの上部に積層された上段の半導体チップ１２Ｂは、その裏面（第２裏面）が下段の半導体チップ１２Ａの主面と対向するように配向され、接着剤２７を介して半導体チップ１２Ａの主面に搭載されている。この接着剤２７は、半導体チップ１２Ａの裏面と配線基板１１の上面との間に設けられた前述の接着剤２７と同一種類の接着剤（ダイアタッチフィルム）である。
【００３６】
上記半導体チップ１２Ｂは、下段の半導体チップ１２Ａの主面に形成されたボンディングリード１６が露出するように、半導体チップ１２Ａとずれた位置に搭載されている。そして、半導体チップ１２Ｂの主面のボンディングパッド（第２ボンディングパッド）２４に電気的に接続されたワイヤ（第２ワイヤ）２６の他端は、配線基板１１の上面のボンディングリード１６に電気的に接続されている。
【００３７】
すなわち、上段の半導体チップ１２Ｂのボンディングパッド２４に電気的に接続されたワイヤ２６の他端は、下段の半導体チップ１２Ａの主面に形成されたボンディングパッド２４を経由することなく、配線基板１１のボンディングリード１６に直接接続されている。
【００３８】
上記２枚の半導体チップ１２Ａ、１２Ｂおよび複数のワイヤ２６は、配線基板１１の上面全体を覆う樹脂封止体２８によって封止されている。樹脂封止体２８は、例えばシリコンフィラーを含有した熱硬化性エポキシ樹脂からなる。
【００３９】
＜半導体装置の製造方法＞
次に、上記のような構成を有する本実施の形態１の半導体装置１０Ａの製造方法について説明する。
【００４０】
１．基板およびチップ準備工程：
図７は、本実施の形態１の半導体装置の製造に用いる大型配線基板の上面を示す平面図である。図８は、この大型配線基板の下面を示す平面図である。図９は、この大型配線基板のデバイス領域（図７のＡ−Ａ線）を示す断面図である。
【００４１】
大型配線基板１００は、平面形状が長方形からなる配線基板であり、図７および図８の二点鎖線で示すダイシングラインＤＬによって、複数（ここでは６個）のデバイス領域に区画されている。大型配線基板１００は、ＭＡＰ（Mold Array Package）基板あるいはマルチ配線基板などとも呼ばれる。
【００４２】
上記複数のデバイス領域のそれぞれは、大型配線基板１００をデバイス領域の外縁（ダイシングラインＤＬ）に沿って切断したときに、前述した半導体装置１０Ａの配線基板１１となる領域であり、配線基板１１と同一の構造を有している。すなわち、各デバイス領域の上面の中央部は、チップ搭載領域（第１チップ搭載領域）となっており、このチップ搭載領域の周辺部には、複数のボンディングリード１６が一列に形成されている。また、各デバイス領域の下面には、複数のバンプランド１９がアレイ状に形成されている。さらに、各デバイス領域の上面および下面は、ボンディングリード１６およびバンプランド１９が形成された領域を除き、ソルダーレジスト２１で覆われている。
【００４３】
また、上記大型配線基板１００を準備する工程と並行し、図１０に示す半導体ウエハ１３をダイシング（切断）することによって、複数枚の半導体チップ１２に個片化する。ダイシング前の半導体ウエハ１３は、複数のチップ領域に区画されており、各チップ領域の主面には、通常のウエハプロセス（前工程）によってフラッシュメモリが形成されている。
【００４４】
また、各チップ領域の主面には、通常のウエハプロセス（前工程）によって複数のボンディングパッド２４が形成されている。そして、複数のボンディングパッド２４のそれぞれの表面には、例えば半導体ウエハ１３を電解メッキ浴に浸漬することによって、ニッケル（Ｎｉ）膜の上部にパラジウム（Ｐｄ）膜を積層した金属層２５（図６参照）が形成されている。
【００４５】
上記半導体ウエハ１３をダイシングする際は、その裏面に前述したダイアタッチフィルム（接着剤２７）を貼り付け、半導体ウエハ１３とダイアタッチフィルム（接着剤２７）を同時に切断する。これにより、個片化された複数の半導体チップ１２のそれぞれの裏面に半導体チップ１２と同一寸法のダイアタッチフィルム（接着剤２７）が残留する。
【００４６】
２．ダイボンディング工程：
上記大型配線基板１００および半導体チップ１２は、ダイボンディング工程に搬送される。ダイボンディング工程では、まず、図１１および図１２に示すように、大型配線基板１００の上面（各デバイス領域のチップ搭載領域）に半導体チップ１２Ａを搭載する。
【００４７】
半導体チップ１２Ａの搭載は、半導体チップ１２Ａの裏面（接着剤２７が貼り付けられた面）を大型配線基板１００の上面と対向させる、所謂フェイスアップ実装方式によって行う。すなわち、接着剤２７を介して半導体チップ１２Ａの裏面を大型配線基板１００の上面に貼り付けた後、大型配線基板１００を加熱し、接着剤２７を硬化させることによって、半導体チップ１２Ａを大型配線基板１００の上面に固定する。
【００４８】
次に、図１３および図１４に示すように、各半導体チップ１２Ａの主面に半導体チップ１２Ｂを搭載する。半導体チップ１２Ｂの搭載は、半導体チップ１２Ｂの裏面（接着剤２７が貼り付けられた面）を下段の半導体チップ１２Ａの主面と対向させるフェイスアップ実装方式によって行う。
【００４９】
具体的には、まず、接着剤２７を介して半導体チップ１２Ｂの裏面を下段の半導体チップ１２Ａの主面に貼り付ける。その際、半導体チップ１２Ｂの向きは、下段の半導体チップ１２Ａと同じにする。また、半導体チップ１２Ｂは、下段の半導体チップ１２Ａの主面に形成された複数のボンディングパッド２４が露出するよう、半導体チップ１２Ａとずらせて積層する。次に、大型配線基板１００を加熱し、接着剤２７を硬化させることによって、半導体チップ１２Ｂを下段の半導体チップ１２Ａの主面に固定する。
【００５０】
３．ワイヤボンディング工程：
半導体チップ１２Ａ、１２Ｂの搭載が完了した大型配線基板１００は、ワイヤボンディング工程に搬送される。ワイヤボンディング工程では、まず、図１５および図１６に示すように、大型配線基板１００の各デバイス領域に形成された複数のボンディングリード１６と、下段の半導体チップ１２Ａの主面に形成された複数のボンディングパッド２４とを低ループのワイヤ（第１ワイヤ）２６によって電気的に接続する。
【００５１】
このボンディングは、熱と超音波を利用した周知のボールボンディング法によって行う。また、このボンディングは、半導体チップ１２Ａのボンディングパッド２４側を第１ボンディングとし、大型配線基板１００のボンディングリード１６側を第２ボンディングとする正ボンディング方式によって行う。すなわち、最初にワイヤ２６の先端部にボール部を形成し、このボール部を半導体チップ１２Ａのボンディングパッド２４に接続した後、ワイヤ２６の他端を大型配線基板１００のボンディングリード１６に接続する。
【００５２】
次に、図１７および図１８に示すように、大型配線基板１００の各デバイス領域に形成された複数のボンディングリード１６と、上段の半導体チップ１２Ｂの主面に形成された複数のボンディングパッド２４とを高ループのワイヤ（第２ワイヤ）２６によって電気的に接続する。
【００５３】
このボンディングは、前述した低ループのボンディングと同様、熱と超音波を利用した周知のボールボンディング法によって行う。また、このボンディングは、半導体チップ１２Ｂのボンディングパッド２４側を第１ボンディングとし、大型配線基板１００のボンディングリード１６側を第２ボンディングとする正ボンディング方式によって行う。すなわち、最初にワイヤ２６の先端部にボール部を形成し、このボール部を半導体チップ１２Ｂのボンディングパッド２４に接続した後、ワイヤ２６の他端を大型配線基板１００のボンディングリード１６に接続する。言い換えると、上段の半導体チップ１２Ｂのボンディングパッド２４に電気的に接続されたワイヤ２６の他端を、下段の半導体チップ１２Ａの主面に形成されたボンディングパッド２４を経由することなく、大型配線基板１００のボンディングリード１６に直接接続する。
【００５４】
前述したように、下段の半導体チップ１２Ａと上段の半導体チップ１２Ｂは、互いに同一種類のメモリチップである。従って、例えばチップセレクト端子のような互いに独立した信号端子を構成するボンディングパッド２４を除き、半導体チップ１２Ａ、１２Ｂに共通の端子（信号端子、電源端子）を構成するボンディングパッド２４に接続されたワイヤ２６のそれぞれの他端は、大型配線基板１００の同一の（共通の）ボンディングリード１６に接続される。
【００５５】
４．モールド工程：
ワイヤ２６のボンディングが完了した大型配線基板１００は、モールド工程に搬送される。図１９は、モールド工程で使用する成形金型の概略平面図である。図２０は、この成形金型の概略断面図である。
【００５６】
モールド工程では、まず、複数の半導体チップ１２が搭載された大型配線基板１００を図１９および図２０に示す成形金型４０に装着する。この成形金型４０は、内面にキャビティ４５が設けられた上型４１、およびこの上型４１に対向する下型４２を有している。大型配線基板１００は、その上面がキャビティ４５内に露出するように下型４２に固定される。換言すると、複数の半導体チップ１２が１つのキャビティ４５内に位置するように、上型４１と下型４２との間に大型配線基板１００は配置される。
【００５７】
成形金型４０の上型４１は、平面形状が長方形からなり、その長辺の一方には、複数のゲート４３が設けられている。成形金型４０の外部の射出スリーブ（図示せず）内で溶融された封止樹脂は、これらのゲート４３を通じてキャビティ４５内に圧入される。一方、上型４１の長辺の他方には、キャビティ４５内のガスを排出するための複数のエアベント４４が設けられている。すなわち、この成形金型４０は、四角形状のキャビティ４５の一辺側から、この一辺と対向する他辺側に向かって封止樹脂を注入する、所謂サイドゲート方式を採用している。
【００５８】
図１９に示すように、大型配線基板１００を成形金型４０に装着したとき、平面形状が長方形からなる大型配線基板１００の長辺は、前記ゲート４３およびエアベント４４が設けられた上型４１の長辺と平行になり、大型配線基板１００の短辺は、上型４１の短辺と平行になる。
【００５９】
また、このとき、大型配線基板１００の上面に搭載された複数の半導体チップ１２Ａ、１２Ｂのそれぞれは、複数のボンディングパッド２４の配列方向（ボンディングパッド列方向）に平行で、かつボンディングパッド２４に近い一辺がゲート４３から離れた位置に配置され、この一辺に対向する他の一辺がゲート４３に近い位置に配置される。
【００６０】
換言すると、複数の半導体チップ１２Ａ、１２Ｂのそれぞれは、ボンディングパッド列方向に平行な二つの辺がキャビティ４５内に注入される封止樹脂の流れ方向に対して直角となるように配置される。従って、半導体チップ１２Ａ、１２Ｂのそれぞれに形成された複数のボンディングパッド２４と大型配線基板１００の上面に形成された複数のボンディングリード１６を電気的に接続する複数のワイヤ２６の延在方向は、上記封止樹脂の流れ方向に対してほぼ平行となる。
【００６１】
次に、図２１〜図２４に示すように、上型４１に設けられた複数のゲート４３を通じてキャビティ４５内に溶融状態の封止樹脂２８Ａを注入することにより、大型配線基板１００の上面に搭載された全ての半導体チップ１２Ａ、１２Ｂおよび全てのワイヤ２６を一括モールドする。このとき、大型配線基板１００のダイシング領域（例えば、複数のデバイス領域のうちの互いに隣り合う領域）の上面も樹脂で覆われる。ここで、図２１および図２２は、ゲート４３からキャビティ４５内に注入された直後の封止樹脂２８Ａの流れを示している。また、図２３および図２４は、その後、キャビティ４５内に封止樹脂２８Ａが充填されて行く状態を示している。
【００６２】
前述したように、大型配線基板１００を成形金型４０に装着したとき、大型配線基板１００の上面に搭載された複数の半導体チップ１２Ａ、１２Ｂのそれぞれは、ボンディングパッド列方向に平行で、かつボンディングパッド２４に近い一辺がゲート４３から離れた位置に配置される。また、半導体チップ１２Ａ、１２Ｂのそれぞれに形成された複数のボンディングパッド２４と大型配線基板１００の上面に形成された複数のボンディングリード１６とを繋ぐ複数のワイヤ２６の延在方向は、キャビティ４５内に注入された封止樹脂２８Ａの流れ方向に対してほぼ平行となる。
【００６３】
これにより、ボンディングパッド２４に近い一辺と対向する他の一辺側から樹脂が供給されるため、ワイヤ２６に及ぼす封止樹脂２８Ａの注入圧の影響を最小化でき、特に、上段の半導体チップ１２Ｂのボンディングパッド２４に接続される、ワイヤ長が長い高ループのワイヤ（第２ワイヤ）２６の変形を有効に抑制することができる。
【００６４】
次に、キャビティ４５内に充填された封止樹脂２８Ａが硬化して樹脂封止体２８が形成された後、大型配線基板１００を成形金型４０から取り出す。図２５は、成形金型４０から取り出した大型配線基板１００を示す平面図である。図２６は、この大型配線基板１００を示す概略断面図である。
【００６５】
５．ボールマウント工程：
モールド工程が完了した大型配線基板１００は、ボールマウント工程に搬送される。ここでは、図２７に示すように、大型配線基板１００の下面に形成された複数のバンプランド１９のそれぞれの表面に半田ボール１４を接続する。
【００６６】
６．個片化（ダイシング）工程：
次に、図２８に示すように、ダイシングブレード４６を用いて大型配線基板１００およびその上面全体を覆う樹脂封止体２８を切断（ダイシング）する。大型配線基板１００および封止樹脂２８の切断は、図７および図８の二点鎖線で示すダイシングラインＤＬに沿って行う。これにより、上記大型配線基板１００から図１〜図４に示した半導体装置１０Ａが個片化される。
【００６７】
その後、個片化された半導体装置１０Ａを電気特性検査工程に搬送し、ワイヤ２６の断線や短絡の有無などを含むフラッシュメモリの動作確認を行う。続いて半導体装置１０Ａの外観観検査を行うことにより、良品と判定された半導体装置１０Ａを選別する。ここまでの工程により、半導体装置１０Ａの製造工程が完了する。
【００６８】
このように、本実施の形態１の製造方法では、配線基板１１の上面に階段状に積層した２枚の半導体チップ１２Ａ、１２Ｂのうち、上段の半導体チップ１２Ｂのボンディングパッド２４に電気的に接続されたワイヤ２６の他端を、下段の半導体チップ１２Ａの主面に形成されたボンディングパッド２４を経由することなく、配線基板１１のボンディングリード１６に直接接続する。
【００６９】
これにより、ワイヤボンディング工程において、下段の半導体チップ１２Ｂのボンディングパッド２４に加わる衝撃を低減できるので、半導体チップ１２のボンディングパッド２４に形成する酸化防止用の金属層２５としてパラジウム（Ｐｄ）を用いた場合でも、ボンディングパッド２４の表面からワイヤ２６が剥離する不良を抑制することができる。
【００７０】
また、本実施の形態１の製造方法では、モールド工程において、ワイヤ２６に及ぼす封止樹脂２８Ａの注入圧の影響を最小化できるので、特に、上段の半導体チップ１２Ｂのボンディングパッド２４に接続される高ループのワイヤ２６の変形を有効に抑制することができる。
【００７１】
これにより、上段の半導体チップ１２Ｂのボンディングパッド２４に電気的に接続されたワイヤ２６の他端を配線基板１１のボンディングリード１６に直接接続する方式を採用した場合においても、ワイヤ２６同士が短絡する不良を抑制することができる。
【００７２】
なお、配線基板１１の上面に同一種類の半導体チップ１２Ａ、１２Ｂを搭載する場合は、互いに同じ信号あるいは電源（電源電位、基準電位）が流れる経路となるワイヤ２６同士が短絡したとしても動作上は特に問題ない。しかしながら、同一種類のワイヤ２６同士が接触するくらいにワイヤ２６が変形することは、異なるの種類のワイヤ２６と接触している恐れもあるため、基本的には、同じ種類のワイヤ２６同士であっても、互いに接触していないことが好ましい。
【００７３】
なお、本実施の形態では、半導体チップ１２Ｂのボンディングパッド２４の表面に形成する酸化防止用の金属層２５として、ニッケル（Ｎｉ）膜の上部にパラジウム（Ｐｄ）膜を積層したものを例示したが、パラジウム（Ｐｄ）を主成分とする材料であれば、金属層２５として上記以外のものを使用することができる。なお、主成分とは、金属層２５を構成する主要な材料を指し、この金属層２５の内部に微小な不純物や他の金属材料が含まれている場合も含むことを意味している。
【００７４】
また、パラジウム（Ｐｄ）を主成分とする金属層２５と合金化反応が生じ難いワイヤ材料は、金（Ａｕ）に限定されるものではなく、例えば銅（Ｃｕ）や銅（Ｃｕ）合金からなるワイヤ材料を使用する場合においても、本実施の形態の製造方法を適用することが望ましい。
【００７５】
＜実施の形態１の変形例＞
前述の半導体装置１０Ａは、フラッシュメモリが形成された２枚の半導体チップ１２（１２Ａ、１２Ｂ）を配線基板１１の上面に搭載したものであるが、フラッシュメモリが形成された半導体チップ１２と種類が異なる第三の半導体チップを２枚の半導体チップ１２（１２Ａ、１２Ｂ）と共に配線基板１１の上面に搭載してもよい。
【００７６】
例えば図２９に示す半導体装置１０Ｂは、フラッシュメモリが形成された２枚の半導体チップ１２（１２Ａ、１２Ｂ）を配線基板１１の上面の第１チップ搭載領域に階段状に搭載し、第１チップ搭載領域の隣りの第２チップ搭載領域に、２枚の半導体チップ１２（１２Ａ、１２Ｂ）のそれぞれを制御するロジックチップ５０を搭載したＳＩＰ(System In Package)型の半導体装置である。
【００７７】
上記ロジックチップ５０は、平面形状がほぼ正方形の単結晶シリコン基板からなる。ロジックチップ５０は、その裏面が配線基板１１の上面と対向するように、図示しない接着剤を介して配線基板１１の上面に搭載（フェイスアップ実装）されている。このロジックチップ５０の主面には、半導体チップ１２Ａ、１２Ｂに形成されたフラッシュメモリを制御するための制御回路が形成されている。
【００７８】
また、ロジックチップ５０の主面の周辺部には、ロジックチップ５０の４つの辺に沿って複数のボンディングパッド（電極パッド）５１が形成されている。図示は省略するが、複数のボンディングパッド５１のそれぞれの表面（ワイヤ接続面）には、例えばニッケル（Ｎｉ）膜の上部に金（Ａｕ）膜を積層した金属層が設けられている。また、半導体装置の製造コストを低減する観点から、ボンディングパッド５１の表面の金属層は、ニッケル（Ｎｉ）膜の上部にパラジウム（Ｐｄ）膜を積層した金属材料で構成してもよい。
【００７９】
配線基板１１の上面において、上記ロジックチップ５０の４つの辺のそれぞれの近傍には、複数のボンディングリード（電極パッド、ボンディングリード群）５２が形成されている。図示は省略するが、複数のボンディングリード５２のそれぞれの表面には、例えばニッケル（Ｎｉ）膜の上部に金（Ａｕ）膜を積層した金属層が設けられている。
【００８０】
上記ロジックチップ５０の主面に形成された複数のボンディングパッド５１と配線基板１１の上面に形成された複数のボンディングリード５２は、例えば金（Ａｕ）からなるワイヤ５３を介して互いに電気的に接続されている。また、ロジックチップ５０と電気的に接続される複数のボンディングリード（ボンディングリード群）５２は、半導体チップ１２と電気的に接続される複数のボンディングリード（ボンディングリード群）１６と、配線基板１１に形成された、図示しない複数の配線を介してそれぞれ繋がっている。
【００８１】
上記半導体装置１０Ｂの製造方法は、配線基板１１の上面にロジックチップ５０を搭載する工程と、ロジックチップ５０のボンディングパッド５１と配線基板１１のボンディングリード５２をワイヤ５３で電気的に接続する工程が追加される点を除き、前述した半導体装置１０Ａの製造方法と基本的に同じであるため、その説明は省略する。
【００８２】
（実施の形態２）
前記実施の形態１では、同一種類の２枚の半導体チップ１２（１２Ａ、１２Ｂ）を配線基板１１の上面に搭載する半導体装置１０Ａについて説明したが、本実施の形態２では、同一種類の４枚の半導体チップ１２を配線基板１１の上面に搭載する半導体装置について説明する。
【００８３】
ここで、配線基板１１の上面に４枚の半導体チップ１２を連続して階段状に積層すると、２段目と３段目の半導体チップ１２と接続されるワイヤは、その上下に別のワイヤが存在することになる。そのため、上段の半導体チップ１２に接続されるワイヤ２６と下段の半導体チップ１２に接続されるワイヤ２６とのクリアランスが狭くなり、上下方向のワイヤ２６同士で短絡が発生し易くなる。
【００８４】
そこで、このような場合には、図３０に示すように、配線基板１１の上面の第１チップ搭載領域に同一種類の２枚の半導体チップ１２（１２Ａ、１２Ｂ）を階段状に積層し、この第１チップ搭載領域の隣りの第２チップ搭載領域に、半導体チップ１２（１２Ａ、１２Ｂ）と同一種類の２枚の半導体チップ１２（１２Ｃ、１２Ｄ）を階段状に積層する。
【００８５】
そして、前記実施の形態１で説明した工程に準じて半導体装置を製造することにより、配線基板１１の上面にフラッシュメモリが形成された４枚の半導体チップ１２を搭載する場合においても、前記実施の形態１と同様の効果を得ることができる。
【００８６】
なお、本実施の形態２では、２枚の半導体チップ１２（１２Ａ、１２Ｂ）を第１チップ搭載領域に設けられたボンディングリード群と電気的に接続し、他の２枚の半導体チップ１２（１２Ｃ、１２Ｄ）を第２チップ搭載領域に設けられたボンディングリード群と電気的に接続する。
【００８７】
＜実施の形態２の変形例＞
上述した本実施の形態２では、配線基板１１の上面にフラッシュメモリが形成された４枚の半導体チップ１２を搭載したが、例えば図３１に示すように、配線基板１１の上面に第３チップ搭載領域を設け、４枚の半導体チップ１２（１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ）に形成されたフラッシュメモリを制御するための制御回路が形成されたロジックチップ５０をこの第３チップ搭載領域に搭載してもよい。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８９】
（変形例１）
例えば、前記実施の形態１、２では、２段に積層された２枚の半導体チップ１２の同一種類のボンディングパッド２４（互いに同じ種類の２つの電極パッド）から引き出された２本のワイヤ２６を配線基板１１の１つの（共通の）ボンディングリード（ボンディングリード群）１６に接続する構成について説明した。
【００９０】
これに対し、例えば図３２および図３３に示すように、下段の半導体チップ１２Ａのボンディングパッド２４に繋がる複数のボンディングリード（第１ボンディングリード）１６と、上段の半導体チップ１２Ｂのボンディングパッド２４に繋がる複数のボンディングリード（第２ボンディングリード）１６とを独立に形成してもよい。すなわち、複数の第１ボンディングリード１６と複数の第２ボンディングリード１６を有するボンディングリード群が形成された配線基板１１を用いてもよい。
【００９１】
しかしながら、このような構成を採用した場合は、配線基板１１の上面（チップ搭載面）におけるボンディングリード１６の占有面積、および配線基板１１の内部における配線密度が増加するので、配線基板１１が大型化する。従って、半導体装置の小型化を考慮した場合には、上述した実施の形態１、２の構成を採用することが好ましい。
【００９２】
（変形例２）
また、前記実施の形態１、２では、メモリチップ（半導体チップ１２）のボンディングパッド２４を銅（Ｃｕ）で構成した場合について説明したが、アルミニウム（Ａｌ）を主成分とする材料でボンディングパッドを構成する場合でも、その表面に酸化防止用の金属層を形成しておくことが好ましい。
【００９３】
しかしながら、この場合においても、酸化防止用の金属層として、金（Ａｕ）との合金化反応が生じ難いパラジウム（Ｐｄ）を用いると、ボンディングパッドの表面において、ワイヤの接合強度が低下する。従って、アルミニウム（Ａｌ）を主成分とするボンディングパッドの表面にパラジウム（Ｐｄ）からなる金属層を形成した半導体チップを用いる場合においても、前記実施の形態１、２のように、モールド工程では、ボンディングパッドが形成（配置）された辺と対向する辺側から封止樹脂を供給することが好ましい。
【００９４】
（変形例３）
また、前記実施の形態１、２では、半導体装置の外部端子として、配線基板の下面（実装面）のバンプランド（電極パッド）にボール（球体）状の半田材（半田ボール）を形成する、所謂、ＢＧＡ(Ball Grid Array)型の半導体装置について説明したが、半田ボールに代えて、バンプランドの表面を少量の半田材で被覆する、所謂、ＬＧＡ(Land Grid Array)型の半導体装置であってもよい。
【００９５】
（変形例４）
また、前記実施の形態１、２では、主面の一辺のみに複数のボンディングパッドが形成された、所謂、片辺パッド構造のメモリチップについて説明した。しかし、ここで言う片辺パッド構造のメモリチップは、必ずしも複数のボンディングパッドが形成された辺（第１辺）以外の辺（第２辺）に別のボンディングパッドが形成されたメモリチップを排除するものではない。
【００９６】
すなわち、このようなメモリチップであっても、チップ表面の配線などを介して第２辺のボンディングパッドを第１辺のボンディングパッドに接続し、この第１辺のボンディングパッドにワイヤを接続するような場合は、ここで言う片辺パッド構造のメモリチップに含まれる。言い換えると、複数の辺にボンディングパッドが形成されたメモリチップであっても、ワイヤが接続されるボンディングパッドが一辺のみに形成されているメモリチップは、ここで言う片辺パッド構造のメモリチップに含まれる。
【００９７】
また、配線基板の上面に搭載するメモリチップは、フラッシュメモリが形成されたチップに限定されるものではなく、上記した片辺パッド構造を有するものであれば、ＤＲＡＭ(Dynamic Random Access Memory)あるいはＳＲＡＭ(Static Random Access Memory)などが形成されたメモリチップであってもよい。
【００９８】
その他、実施の形態に記載された内容の一部を以下に記載する。
【００９９】
（１）以下の工程を含む半導体装置の製造方法：（ａ）上面、前記上面に形成された複数のボンディングリード、および前記上面とは反対側の下面を有する配線基板を準備する工程；（ｂ）第１表面、前記第１表面の第１辺に沿って形成された複数の第１ボンディングパッド、前記複数の第１ボンディングパッドのそれぞれの表面に形成されたに金属層、および前記第１表面とは反対側の第１裏面を有する第１半導体チップを、前記第１半導体チップの前記第１裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面に搭載する工程；（ｃ）第２表面、前記第２表面の第１辺に沿って形成された複数の第２ボンディングパッド、前記複数の第２ボンディングパッドのそれぞれの表面に形成されたに金属層、および前記第２表面とは反対側の第２裏面を有し、前記第１半導体チップと同じ種類の第２半導体チップを、前記第２半導体チップの前記第２裏面が前記第１半導体チップの前記第１表面と対向し、かつ前記第１半導体チップと同じ向きで、かつ前記第１半導体チップの前記複数の第１ボンディングパッドが前記第２半導体チップから露出するように、前記第１半導体チップの前記第１表面に搭載する工程；（ｄ）前記第１半導体チップの前記複数の第１ボンディングパッドと前記配線基板の前記複数のボンディングリードを複数の第１ワイヤを介して電気的に接続する工程；（ｅ）前記第２半導体チップの前記複数の第２ボンディングパッドと前記配線基板の前記複数のボンディングリードを複数の第２ワイヤを介して電気的に接続する工程。
【０１００】
（２）前記第１および第２半導体チップのそれぞれの前記金属層は、パラジウムからなり、前記第１および第２ワイヤのそれぞれは、金からなる。
【符号の説明】
【０１０１】
１０Ａ、１０Ｂ  半導体装置
１１  配線基板
１２  半導体チップ
１２Ａ  半導体チップ（第１半導体チップ）
１２Ｂ  半導体チップ（第２半導体チップ）
１４  半田ボール（半田材）
１５  コア層
１６  ボンディングリード（電極パッド）
１６Ｌ  配線
１７Ｌ  配線
１８Ｌ  配線
１９  バンプランド（電極パッド）
１９Ｌ  配線
２０  スルーホール配線
２１  ソルダーレジスト（絶縁膜）
２２、２３  金属層
２４  ボンディングパッド（電極パッド）
２５  金属層
２６  ワイヤ
２７  接着剤（ダイボンド材）
２８  樹脂封止体
２８Ａ  封止樹脂
３０  シリコン基板
３１  ｐ型ウエル
３２  素子分離溝
３３  第１層配線
３４  第２層配線
３５  第３層配線
３６、３７、３８  層間絶縁膜
３９  表面保護膜（パッシベーション膜）
４０  成形金型
４１  上型
４２  下型
４３  ゲート
４４  エアベント
４５  キャビティ
４６  ダイシングブレード
５０  ロジックチップ
５１  ボンディングパッド（電極パッド）
５２  ボンディングリード（電極パッド）
５３  ワイヤ
１００  大型配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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