(57)【要約】【課題】トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能な撮像装置を提供する。【解決手段】撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、トランジスタを電圧制御して、画素内に蓄積された信号電荷の読み出し駆動を行う駆動部と、トランジスタを駆動するための電圧値を補正する補正部とを備え、トランジスタは半導体層を間にして対向配置された第１および第２のゲート電極を有し、駆動部は、トランジスタの第１のゲート電極に第１の電圧を印加すると共に、第２のゲート電極に第２の電圧を印加することにより、トランジスタのオン・オフ制御を行い、補正部は、閾値電圧のシフト量に応じて第１および第２の電圧のうちの少なくとも一方の電圧値を補正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
前記トランジスタを電圧制御して、前記画素内に蓄積された信号電荷の読み出し駆動を行う駆動部と、
前記トランジスタを駆動するための電圧値を補正する補正部と
を備え、
前記トランジスタは、半導体層を間にして対向配置された第１および第２のゲート電極を有し、
前記駆動部は、前記トランジスタの前記第１のゲート電極に第１の電圧を印加すると共に、前記第２のゲート電極に第２の電圧を印加することにより、前記トランジスタのオン・オフ制御を行い、
前記補正部は、前記閾値電圧のシフト量に応じて前記第１および第２の電圧のうちの少なくとも一方の電圧値を補正する
撮像装置。
【請求項２】
前記第１の電圧はパルス電圧であり、前記第２の電圧はバイアス電圧である
請求項１に記載の撮像装置。
【請求項３】
前記補正部は、所定のタイミングで、前記閾値電圧のシフト量に応じて前記第２の電圧の電圧値を補正する
請求項２に記載の撮像装置。
【請求項４】
前記撮像部は、入射した放射線に基づいて電気信号を発生させるものである
請求項１に記載の撮像装置。
【請求項５】
前記トランジスタは、シリコン酸化物膜を含むゲート絶縁膜を有する
請求項１に記載の撮像装置。
【請求項６】
前記半導体層は、多結晶シリコン、微結晶シリコン、非結晶シリコンまたは酸化物半導体を含む
請求項１に記載の撮像装置。
【請求項７】
前記半導体層は、低温多結晶シリコンを含む
請求項６に記載の撮像装置。
【請求項８】
前記補正部は、
非露光状態において、前記第２の電圧として複数の電圧値を段階的に変化させて印加しつつ、前記複数の電圧値のそれぞれに対応する画素値をサンプリングし、
サンプリングした複数の画素値に基づいて、前記閾値電圧のシフト量に応じた前記第２の電圧の最適値を算出する
請求項３に記載の撮像装置。
【請求項９】
前記駆動部は、前記第１の電圧におけるオン電圧の印加期間中、前記第２のゲート電極をフローティング状態に保持する
請求項２に記載の撮像装置。
【請求項１０】
前記駆動部は、前記第１の電圧におけるオン電圧の印加期間中、前記第２のゲート電極に対し、前記オン電圧と同値の電圧を印加する
請求項２に記載の撮像装置。
【請求項１１】
前記撮像部は、前記光電変換素子の光入射側に、前記放射線を前記光電変換素子の感度域の波長に変換する波長変換層を有する
請求項４に記載の撮像装置。
【請求項１２】
前記複数の画素はそれぞれ、前記放射線を吸収して電気信号に変換するものである
請求項４に記載の撮像装置。
【請求項１３】
前記放射線はＸ線である
請求項４に記載の撮像装置。
【請求項１４】
前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
請求項１に記載の撮像装置。
【請求項１５】
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
前記トランジスタを電圧制御して、前記画素内に蓄積された信号電荷の読み出し駆動を行う駆動部と、
前記トランジスタを駆動するための電圧値を補正する補正部と
を備え、
前記トランジスタは、半導体層を間にして対向配置された第１および第２のゲート電極を有し、
前記駆動部は、前記トランジスタの前記第１のゲート電極に第１の電圧を印加すると共に、前記第２のゲート電極に第２の電圧を印加することにより、前記トランジスタのオン・オフ制御を行い、
前記補正部は、前記閾値電圧のシフト量に応じて前記第１および第２の電圧のうちの少なくとも一方の電圧値を補正する
撮像表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。
【背景技術】
【０００２】
従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。そのような光電変換素子を有する撮像装置の一例としては、例えばいわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３５５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような撮像装置では、各画素から信号電荷を読み出すためのスイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられるが、このＴＦＴの閾値電圧のシフトによって信頼性が低下するという問題がある。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。
【課題を解決するための手段】
【０００６】
本開示の撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、トランジスタを電圧制御して、画素内に蓄積された信号電荷の読み出し駆動を行う駆動部と、トランジスタを駆動するための電圧値を補正する補正部とを備え、トランジスタは半導体層を間にして対向配置された第１および第２のゲート電極を有し、駆動部は、トランジスタの第１のゲート電極に第１の電圧を印加すると共に、第２のゲート電極に第２の電圧を印加することにより、トランジスタのオン・オフ制御を行い、補正部は、閾値電圧のシフト量に応じて第１および第２の電圧のうちの少なくとも一方の電圧値を補正するものである。
【０００７】
本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。
【０００８】
本開示の撮像装置および撮像表示システムでは、信号電荷の読み出しの際、トランジスタの第１のゲート電極に第１の電圧、第２のゲート電極に第２の電圧がそれぞれ印加されることにより、トランジスタのオン・オフ制御がなされる。第１および第２の電圧のうちの一方の電圧値が、トランジスタの閾値電圧のシフト量に応じて、所定のタイミングで補正される。
【発明の効果】
【０００９】
本開示の撮像装置および撮像表示システムによれば、撮像部が、光電変換素子と電界効果型のトランジスタとを含む複数の画素を有し、トランジスタが半導体層を間にして対向配置された第１および第２のゲート電極を有する。駆動部が、そのようなトランジスタの第１のゲート電極に対して第１の電圧を印加すると共に、第２のゲート電極に第２の電圧を印加して、トランジスタのオン・オフ制御を行い、補正部が、閾値電圧のシフト量に応じて、第１および第２の電圧のうちの一方の電圧値を補正する。これにより、トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。
【図２】図１に示した撮像部の概略構成例を表す模式図である。
【図３】図１に示した画素等の詳細構成例を表す回路図である。
【図４】図３に示したトランジスタの概略構成を表す断面図である。
【図５Ａ】図１に示した行走査部の詳細構成例を表すブロック図である。
【図５Ｂ】図１に示した列選択部の詳細構成例を表すブロック図である。
【図６Ａ】図１に示したバイアス電圧制御部の構成を表す機能ブロック図である。
【図６Ｂ】バイアス電圧制御例を表す模式図である。
【図７Ａ】露光期間の動作状態の一例を表す回路図である。
【図７Ｂ】読み出し／リセット期間における動作状態の一例を表す回路図である。
【図８】撮像駆動動作を説明するためのタイミング図である。
【図９】Ｘ線照射による閾値電圧シフトを説明するための電流電圧特性図である。
【図１０】バイアス電圧（Ｖtg）補正時の駆動動作を説明するためのタイミング図である。
【図１１】Ｘ線未照射の場合（０Ｇｙ）とＸ線を照射した場合（７５Ｇｙ）の各場合の電流電圧特性の変化について説明するための特性図である。
【図１２】Ｘ線を照射した場合（７５Ｇｙ）におけるバイアス電圧変化に対する電流電圧特性のシフトについて説明するための特性図である。
【図１３】画素値サンプリングに基づくバイアス電圧補正動作を説明するための特性図である。
【図１４】変形例１に係る接点構成例とバイアス電圧制御部との機能ブロック図である。
【図１５】変形例２に係るバイアス電圧制御部の構成を表す機能ブロック図である。
【図１６】変形例３に係る画素等の構成を表す回路図である。
【図１７】変形例４に係る画素等の構成を表す回路図である。
【図１８】図１７に示した２つのトランジスタの概略構成を表す断面図である。
【図１９】変形例５に係る画素等の構成を表す回路図である。
【図２０】変形例６に係る画素等の構成を表す回路図である。
【図２１Ａ】変形例７に係る撮像部の概略構成を表す模式図である。
【図２１Ｂ】変形例８に係る撮像部の概略構成を表す模式図である。
【図２２】適用例に係る撮像表示システムの概略構成を表す模式図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（２つのゲート電極のうちの一方にバイアス電圧を印加しつつ信号読み出しを行い、バイアス電圧を閾値電圧のシフト量に応じて補正する撮像装置の例）
２．変形例１（バイアス電圧が印加されるゲート電極を、一時的にフローティング状態に切り替える例）
３．変形例２（バイアス電圧が印加されるゲート電極を、一時的にもう一方のゲート電極と同電位となるように切り替える例）
４．変形例３（パッシブ型の画素回路の他の例）
５．変形例４（パッシブ型の画素回路の他の例）
６．変形例５，６（アクティブ型の画素回路の例）
７．変形例７，８（放射線に基づいて撮像を行う撮像部の例）
８．適用例（撮像表示システムへの適用例）
【００１２】
＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、例えば後述する放射線等の入射光（撮像光）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５、システム制御部１６およびバイアス電圧制御部１８を備えている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５、システム制御部１６およびバイアス電圧制御部１８が、本開示における「駆動部」の一具体例に対応し、バイアス電圧制御部１８が、本開示における「補正部」の一具体例に対応する。
【００１３】
（撮像部１１）
撮像部１１は、入射光（撮像光）に応じて電気信号を発生させるものである。この撮像部１１では、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。
【００１４】
図２は、この撮像部１１の概略構成例である。撮像部１１は、画素２０毎に光電変換素子２１が配置された光電変換層１１１を有している。光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。
【００１５】
図３は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線（後述する２つの読み出し制御線Ｌread１，Ｌread２）と、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００１６】
光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。
【００１７】
トランジスタ２２は、読み出し制御線（Ｌread１，Ｌread２）から供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。
【００１８】
本実施の形態では、このトランジスタ２２が、半導体層（後述の半導体層２２６）を間にして対向配置された２つのゲート（後述の第１ゲート電極２２０Ａ，第２ゲート電極２２０Ｂ）を備えた、いわゆるデュアルゲート構造を有している。
【００１９】
図４は、トランジスタ２２の断面構造を表したものである。トランジスタ２２は、基板１１０上に、第１ゲート電極２２０Ａ（第１のゲート電極）と、この第１ゲート電極２２０Ａを覆うように形成された第１ゲート絶縁膜２２９を有している。第１ゲート絶縁膜２２９上には、チャネル層（活性層）２２６ａ，ＬＤＤ(Lightly Doped Drain)層２２６ｂおよびＮ+層２２６ｃを含む半導体層２２６が設けられている。この半導体層２２６を覆って、第２ゲート絶縁膜２３０が形成され、第２ゲート絶縁膜２３０上の第１ゲート電極２２０Ａに対向する領域に、第２ゲート電極２２０Ｂ（第２のゲート電極）が配設されている。第２ゲート電極２２０Ｂ上には、コンタクトホールＨ１を有する第１層間絶縁膜２３１が形成されており、このコンタクトホールＨ１を埋め込むようにソース・ドレイン電極２２８が形成されている。これらの第１層間絶縁膜２３１およびソース・ドレイン電極２２８上には、第２層間絶縁膜２３２が設けられている。
【００２０】
半導体層２２６は、例えば非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体、望ましくは低温多結晶シリコン（ＬＴＰＳ：Low Temperature Poly-silicon）により構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体により構成されていてもよい。この半導体層２２６では、チャネル層２２６ａとＮ+層２２６ｃとの間に、リーク電流を低減する目的でＬＤＤ層２２６ｂが形成されている。ソース・ドレイン電極２２８は、ソースまたはドレインとして機能し、例えばＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等からなる単層膜またはこれらの積層膜からなる。
【００２１】
第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂはそれぞれ、例えばＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等のいずれかよりなる単層膜またはそれらの積層膜よりなる。これらの第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂは、上述のように第１ゲート絶縁膜２２９、半導体層２２６および第２ゲート絶縁膜２３０を挟み込むようにして、互いに対向して設けられている。
【００２２】
第１ゲート絶縁膜２２９および第２ゲート絶縁膜２３０は、例えば酸化シリコン（ＳｉＯ2）膜または酸窒化シリコン（ＳｉＯＮ）膜等の単層膜であるか、あるいはこのようなシリコン化合物膜と、窒化シリコン（ＳｉＮX）膜とを有する積層膜である。例えば、第１ゲート絶縁膜２２９は、基板１１０側から順に窒化シリコン膜２２９Ａおよび酸化シリコン膜２２９Ｂを積層したものであり、第２ゲート絶縁膜２３０は、基板１１０側から順に、酸化シリコン膜２３０Ａ、窒化シリコン膜２３０Ｂおよび酸化シリコン膜２３０Ｃを積層したものである。但し、半導体層２２６が低温多結晶シリコン（低温ポリシリコン）により構成されている場合、第１ゲート絶縁膜２２９および第２ゲート絶縁膜２３０では、半導体層２２６（詳細にはチャネル層２２６ａ）と接する面に、酸化シリコン膜（酸化シリコン膜２２９Ｂ，２３０Ａ）を有することが、製造性の観点から望ましい。
【００２３】
第１層間絶縁膜２３１および第２層間絶縁膜２３２は、例えば酸化シリコン膜、酸窒化シリコン膜および窒化シリコン膜のうちの単層膜またはこれらの積層膜により構成されている。例えば、第１層間絶縁膜２３１は、基板１１０側から順に酸化シリコン膜２３１ａおよび窒化シリコン膜２３１ｂを積層したものであり、第２層間絶縁膜２３２は、酸化シリコン膜からなる。
【００２４】
本実施の形態では、画素２０の回路構成において、例えば第１ゲート電極２２０Ａが読み出し制御線Ｌread１に接続され、第２ゲート電極２２０Ｂが読み出し制御線Ｌread２に接続されている。このような構成において、第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂは別々に電圧制御される。具体的には、第１ゲート電極２２０Ａへ印加される電圧は、例えばシステム制御部１６および行走査部１３により制御され、第２ゲート電極２２０Ｂへ印加される電圧は、例えばバイアス電圧制御部１８により制御される。これにより、第１ゲート電極２２０Ａには、行走査信号に相当するパルス電圧Ｖg（第１の電圧）が印加され、第２ゲート電極２２０Ｂには、バイアス電圧Ｖtg（第２の電圧）が印加される。尚、ここでは、パルス電圧が印加される第１ゲート電極２２０Ａを下側（半導体層２６６よりも下方）に配置し、バイアス電圧が印加される第２ゲート電極２２０Ｂを上側（半導体層２６６よりも上方）に配置しているが、上下逆の構造であってもよい。トランジスタ２２のソース（ソース・ドレイン電極２２８）は、例えば信号線Ｌsigに接続されており、ドレイン（ソース・ドレイン電極２２８）は、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。
【００２５】
（行走査部１３）
行走査部１３は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、例えば読み出し制御線Ｌread１を介して行走査信号を各画素２０へ供給することによって行われるようになっている。
【００２６】
図５Ａは、行走査部１３のブロック構成例である。行走査部１３は、Ｖ方向に沿って延在する複数の単位回路１３０を有している。尚、ここでは、図中に示した４つの単位回路１３０に接続された８つの読み出し制御線Ｌread１を、上から順に、Ｌread１(1)〜Ｌread１(8)として示している。
【００２７】
各単位回路１３０は、例えば、１または複数列（ここでは２列）のシフトレジスタ回路１３１，１３２（図中のブロック内では便宜上、「Ｓ／Ｒ」と記載；以下同様）と、４つのＡＮＤ回路（論理積回路）１３３Ａ〜１３３Ｄと、２つのＯＲ回路（論理和回路）１３４Ａ，１３４Ｂと、２つのバッファ回路１３５Ａ，１３５Ｂとを有している。ここでは、一例として、２列のシフトレジスタ回路を有する構成について説明するが、１列のシフトレジスタ回路により構成されていてもよい。但し、シフトレジスタ回路を２列以上設けることにより、詳述はしないが、１フレーム期間において複数回のリセット動作を行うことができる。
【００２８】
シフトレジスタ回路１３１は、システム制御部１６から供給されるスタートパルスＶＳＴ１およびクロック信号ＣＬＫ１に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路１３２は、システム制御部１６から供給されるスタートパルスＶＳＴ２およびクロック信号ＣＬＫ２に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。これにより、例えば、シフトレジスタ回路１３１が、１回目のリセット駆動用のパルス信号を生成し、シフトレジスタ回路１３２が、２回目のリセット駆動用のパルス信号を生成する。
【００２９】
ＡＮＤ回路１３３Ａ〜１３３Ｄにはそれぞれ、シフトレジスタ回路１３１，１３２から出力される各パルス信号（各出力信号）の有効期間を制御（規定）するための４種類のイネーブル信号ＥＮ１〜ＥＮ４が入力されている。具体的には、ＡＮＤ回路１３３Ａでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ１が入力されている。ＡＮＤ回路１３３Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路１３３Ｃでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３が入力されている。ＡＮＤ回路１３３Ｄでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ４が入力されている。
【００３０】
ＯＲ回路１３４Ａは、ＡＮＤ回路１３３Ａからの出力信号とＡＮＤ回路１３３Ｂからの出力信号との論理和信号（ＯＲ信号）を生成する回路である。同様に、ＯＲ回路１３４Ｂは、ＡＮＤ回路１３３Ｃからの出力信号とＡＮＤ回路１３３Ｄからの出力信号との論理和信号を生成する回路である。このようにして、上記したＡＮＤ回路１３３Ａ〜１３３ＤとＯＲ回路１３４Ａ，１３４Ｂとによって、シフトレジスタ回路１３１，１３２からの出力信号（パルス信号）同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回のリセット駆動の際の駆動タイミング等が規定される。
【００３１】
バッファ回路１３５Ａは、ＯＲ回路１３４Ａからの出力信号（パルス信号）に対するバッファとして機能する回路であり、バッファ回路１３５Ｂは、ＯＲ回路１３４Ｂからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路１３５Ａ，１３５Ｂによるバッファ後のパルス信号（行走査信号）は、読み出し制御線Ｌread１を介して、撮像部１１内の各画素２０へ出力される。
【００３２】
（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。
【００３３】
各列選択部１７は、例えば図３および図５Ｂに示したように、チャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌsig毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７毎に設けられている。
【００３４】
チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。
【００３５】
Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。
【００３６】
マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。
【００３７】
Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。
【００３８】
（列走査部１５）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力されるようになっている。
【００３９】
（バイアス電圧制御部１８）
バイアス電圧制御部１８は、例えば上述した第２ゲート電極２２０Ｂへ、読み出し制御線Ｌread２を介してバイアス電圧Ｖtgを供給すると共に、このバイアス電圧Ｖtgを、トランジスタ２２の閾値電圧Ｖthのシフト量に応じて補正するものである。このバイアス電圧制御部１８によるバイアス電圧Ｖtgの補正動作は、所定のタイミング、例えば撮像装置起動時に自動的に行われたり、一定期間毎に自動的に行われる。あるいは、外部入力信号（図示しない外部入力手段を介して得られる入力信号）に基づいて手動により行われてもよい。尚、バイアス電圧制御部１８の各動作は、システム制御部１６からの制御信号に基づいてなされてもよい（図１中の点線矢印Ａ１）が、本実施の形態では、バイアス電圧制御部１８が、例えば次のような機能構成を有し、システム制御部１６から独立してバイアス電圧制御を行う。
【００４０】
図６Ａは、バイアス電圧制御部１８の機能構成を、読み出し制御線Ｌread２と共に表したものである。尚、図６Ａでは、画素部１１に画素行毎に接続される読み出し制御線Ｌread２のうち、上から３行分の読み出し制御線Ｌread２(1)〜Ｌread２(３)を例示している。バイアス電圧制御部１８は、例えばＦＰＧＡ（field-programmable gate array）制御部１８０と、Ｄ／Ａコンバータ１８１と、ＬＤＯ（Low DropOut）レギュレータ１８２とを備える。バイアス電圧制御部１８では、ＦＰＧＡ制御部１８において、バイアス電圧Ｖtgの電圧値および切り替えタイミング等が設定される。例えば、図６Ｂに示したように、バイアス電圧Ｖtgの電圧値ｐ１，ｐ２，ｐ３，ｐ４と、各電圧値の切り替えタイミングｔ１，ｔ２，ｔ３が設定される。
【００４１】
このようにして設定されたバイアス電圧Ｖtgは、ＦＰＧＡ制御部１８の制御により、Ｄ／Ａコンバータ１８１においてデジタル信号からアナログ信号へ変換された後、ＬＤＯレギュレータ１８２を介して出力される。バイアス電圧制御部１８から出力されたバイアス電圧Ｖtgは、読み出し制御線Ｌread２(1)，Ｌread２(2)，Ｌread２(3)，…へそれぞれ供給される。このように、例えばＦＰＧＡ制御によるバイアス電圧制御部１８を用いることで、既存のパネルに外付けでバイアス電圧制御部１８を形成可能となり、周辺回路部の設計を大きく変更することなく、後述するような本実施の形態の駆動動作を実現可能となる。
【００４２】
（システム制御部１６）
システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の各動作を制御するものである。具体的には、システム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ撮像部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得されるようになっている。
【００４３】
［撮像装置１の作用・効果］
本実施の形態の撮像装置１では、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１では、この撮像光Ｌinが信号電荷に変換（光電変換）される。このとき、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が変化（ここでは低下）する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が供給される。蓄積ノードＮに蓄積された信号電荷は、読み出し制御線Ｌread１から供給される行走査信号に応じてトランジスタ２２がオン状態になると、画素２０から信号線Ｌsigへ読み出される。
【００４４】
読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ１７２からの出力電圧Ｖca）毎に、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。以下、このような撮像駆動動作について詳細に説明する。
【００４５】
（露光期間，読み出し期間における動作）
図７Ａおよび図７Ｂは、露光期間および読み出し期間における画素２０および列選択部１７内のチャージアンプ回路の動作例を表したものである。尚、以下では説明の便宜上、トランジスタ２２のオン・オフ状態を、スイッチを用いて図示している。
【００４６】
まず、図７Ａに示したように、露光期間Ｔexでは、トランジスタ２２はオフ状態となっている。この状態では、画素２０内の光電変換素子２１へ入射した撮像光Ｌinに基づく信号電荷は、蓄積ノードＮに蓄積され、信号線Ｌsig側へは出力されない（読み出されない）。一方、チャージアンプ回路では、後述するアンプリセット動作（チャージアンプ回路のリセット動作）がなされた後の状態であるため、スイッチＳＷ１がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。
【００４７】
続いて、この露光期間Ｔex後には、画素２０から信号電荷を読み出す動作（読み出し動作）と共に、画素２０内に蓄積された信号電荷をリセット（排出）するため動作（リセット動作，画素リセット動作）がなされる。本実施の形態では、画素２０がパッシブ型の画素回路を有することから、上記読み出し動作に伴ってリセット動作が行われる。以下では、この読み出しおよびリセットが行われる期間を、「読み出し／リセット期間Ｔｒ」あるいは単に「期間Ｔｒ」と称して説明を行う。
【００４８】
具体的には、読み出し／リセット期間Ｔｒでは、図７Ｂに示したように、トランジスタ２２がオン状態となることにより、画素２０内の蓄積ノードＮから信号線Ｌsig側へ信号電荷が読み出される（図中の矢印Ｐ１１参照）。このようにして読み出された信号電荷は、チャージアンプ回路へ入力されるが、この際、チャージアンプ回路では、スイッチＳＷ１がオフ状態となっている（チャージアンプ回路が読み出し動作状態となっている）。従って、チャージアンプ回路へ入力された信号電荷は容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（出力電圧Ｖca）がチャージアンプ１７２から出力される。尚、容量素子Ｃ１に蓄積された電荷は、後述するアンプリセット動作の際にスイッチＳＷ１がオン状態となることにより、リセットされる（アンプリセット動作がなされる）。
【００４９】
この読み出し／リセット期間Ｔｒでは、上記読み出し動作に伴って、図中の矢印Ｐ１２で示したように、チャージアンプ回路（チャージアンプ１７２）の仮想短絡（イマジナリー・ショート）現象を利用したリセット動作がなされる。詳細には、仮想短絡現象によって、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなることから、蓄積ノードＮもリセット電圧Ｖrstとなる。このように、パッシブ型の画素回路を用いた本実施の形態では、読み出し／リセット期間Ｔｒにおいて、信号電荷の読み出し動作に伴って、蓄積ノードＮが所定のリセット電圧Ｖrstにリセットされる。尚、このような読み出し動作は、各読み出し制御線Ｌread１に対して線順次になされる。
【００５０】
ここで、図８に、上記のような撮像駆動時の各電圧のタイミング波形を示す。具体的には、読み出し制御線Ｌread１に供給されるパルス電圧Ｖg、読み出し制御線Ｌread２に供給されるバイアス電圧Ｖtg、チャージアンプ１７２からの出力電圧Ｖca、信号線Ｌsigの電圧Ｖsig、蓄積ノードＮの電圧Ｖn、の各タイミング波形を表す。尚、各波形では、１ライン分の撮像駆動動作のうちの１フレーム期間ΔＴｖを含む前後数フレームの期間について示している。
【００５１】
１フレーム期間ΔＴｖでは、まず露光期間Ｔex（タイミングｔ１１〜ｔ１２）において、前述（図７Ａ）のようにして露光動作がなされる。これにより、画素２０内の光電変換素子２１では、入射した撮像光Ｌinが信号電荷に変換（光電変換）される。この信号電荷が蓄積ノードＮに蓄積されることにより、蓄積ノードＮの電圧Ｖｎが徐々に変化する（図８中のＰ３１）。ここでは、光電変換素子２１のカソード側が蓄積ノードＮに接続されているため、露光期間Ｔexでは、電圧Ｖｎがリセット電圧Ｖrst側から０Ｖへ向けて徐々に低下する。この露光期間Ｔexでは、トランジスタ２２はオフ状態にあるため、読み出し制御線Ｌread１には、パルス電圧Ｖgにおけるオン電圧Ｖonおよびオフ電圧Ｖoffのうち、オフ電圧Ｖoffが印加されている。
【００５２】
次いで、読み出し／リセット期間Ｔｒ（タイミングｔ１２〜ｔ１１）において、前述のように、読み出し動作およびリセット動作が行われる。具体的には、読み出し制御線Ｌread１（即ちトランジスタ２２の第１ゲート電極２２０Ａ）に対し、オン電圧Ｖonが印加される（オフ電圧Ｖoffからオン電圧Ｖonへ切り替えられる）。これにより、トラジスタ２２がオン状態となる。この後、読み出し制御線Ｌread１（トランジスタ２２の第１ゲート電極２２０Ａ）に対し、オフ電圧Ｖoffが印加される（オン電圧Ｖonからオフ電圧Ｖoffへ切り替えられる）ことにより、トラジスタ２２がオフ状態となる。尚、オン電圧Ｖonは、トランジスタ２２をオフ状態からオン状態に切り替え可能な電圧であり、パルス電圧Ｖgにおけるhigh側の電圧（例えば正電位）である。オフ電圧Ｖoffは、トランジスタ２２をオン状態からオフ状態に切り替え可能な電圧であり、パルス電圧Ｖgにおけるlow側の電圧（例えば負電位）である。また、その後、チャージアンプ回路におけるスイッチＳＷ１がオン状態となることにより、このチャージアンプ回路内の容量素子Ｃ１に蓄積された電荷がリセットされる（アンプリセット動作が行われる）。
【００５３】
一方、上記のような撮像駆動時において、読み出し制御線Ｌread２（即ち第２ゲート電極２２０Ｂ）には、露光期間Ｔexおよび読み出し／リセット期間Ｔｒに亘って一定の電圧（Ｖtg０）が印加される。この電圧値Ｖtg０は、例えば撮像装置起動前等に設定されている初期設定の電圧値（あるいはバイアス電圧補正前の電圧値）であり、任意の電圧（例えばグランド）に設定されている。
【００５４】
このように、本実施の形態では、第１ゲート電極２２０Ａと第２ゲート電極２２０Ｂとが別制御され、第１ゲート電極２２０Ａへパルス電圧Ｖg、第２ゲート電極２２０Ｂへバイアス電圧Ｖtgがそれぞれ印加されることにより、トランジスタ２２のオン・オフ制御がなされる。換言すると、パルス電圧Ｖgがバイアス電圧Ｖtgによって嵩上げ（または嵩下げ）されて、半導体層２２６（詳細にはチャネル層２２６ａ）に印加され、トランジスタ２２のオン・オフ制御がなされる。このようにして、各画素２０から、入射した放射線に基づく信号電荷が読み出される。
【００５５】
ところで、この撮像装置１へ入射した放射線（Ｘ線）の中には、波長変換されずに、撮像部１１へ漏れ込むものがあり、このような放射線によりトランジスタ２２が被曝すると、次のような不具合が生じる。即ち、トランジスタ２２は、第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０に酸化シリコン膜を有するが、この酸素を含む膜中に放射線が入射すると、いわゆる光電効果、コンプトン散乱あるいは電子対生成等により膜中の電子が励起される。その結果、第１ゲート絶縁膜１２９および第２ゲート絶縁膜１３０の膜中において、正孔が界面や欠陥にトラップされて溜まり、これに起因して、トランジスタ２２の閾値電圧Ｖthが負側にシフトしてしまう。
【００５６】
図９に、低温多結晶シリコンを用いたトランジスタ２２へＸ線を照射した場合の、ゲート電圧（Ｖg）に対するドレイン電流（Ｉd）の関係（電流電圧特性）について示す。このように、放射線を照射した場合、その照射量が、０Ｇｙ，５４Ｇｙ，７９Ｇｙ，１０４Ｇｙ，１２９Ｇｙ，１５４Ｇｙ，２５４Ｇｙ，３５４Ｇｙと増大するに従って、閾値電圧が負側にシフトすることがわかる。また、照射量が増すに従って、Ｓ（サブスレッショルドスウィング）値も悪化している。加えて、この閾値電圧Ｖthのシフト量の増加は、オフ電流およびオン電流の変化を引き起こす。例えば、オフ電流が増して電流リークが生じたり、オン電流が減少して読み出し不能になる等、トランジスタの信頼性を維持することが困難となる。このように、特に低温多結晶ポリシリコンを用いた放射線撮像装置では、被曝によってトランジスタ２２の閾値電圧Ｖthが負側へシフトし、これが信頼性低下の要因となっている。そこで、本実施の形態では、以下のような閾値電圧Ｖthのシフト量を考慮した補正（キャリブレーション）がなされる。
【００５７】
（バイアス電圧補正動作）
バイアス電圧制御部１８は、例えば上述したＦＰＧＡ制御により、所定のタイミングで、上記のようなバイアス電圧Ｖtgを、トランジスタ２２の閾値電圧Ｖthのシフト量に応じて補正する。具体的には、以下のようにして補正を行う。
【００５８】
図１０は、バイアス電圧Ｖtgの補正時の駆動動作について説明するもので、各電圧のタイミング波形を表している。タイミング波形としては、上記撮像駆動時と同様、パルス電圧Ｖg、バイアス電圧Ｖtg、出力電圧Ｖca、電圧Ｖsigおよび電圧Ｖnについて示している。
【００５９】
まず、バイアス電圧制御部１８は、暗状態（非露光状態）において、読み出し制御線Ｌread２に対して供給する電圧の値を変化させて、その電圧値毎の信号出力（例えば画素値）をサンプリングする。例えば、バイアス電圧Ｖtgにおいて、電圧値を一定間隔で（期間Ｔａ毎に）電圧Ｖtg(1)，Ｖtg(2)，Ｖtg(3)，…と段階的に変化させつつ、上述したような撮像駆動時と同様の読み出し動作を行う。期間Ｔａは、任意に設定されればよいが、例えば１フレーム期間以上の期間に設定される。また、数フレーム期間に亘って期間Ｔａが設定されてもよく、その場合には、各フレームの平均値を、そのフレームに印加された電圧値に対応する画素値としてもよい。例えば、期間Ｔａを２フレーム期間（２ΔＴv）として、電圧Ｖtg(1)（Ｖtg(2)，Ｖtg(3)についても同様）を印加しつつフレーム毎に画素値ｂ１，ｂ２を取得し、その２つの画素値ｂ１，ｂ２の平均値ｂ１２を、電圧Ｖtg(1)（あるいはＶtg(2)，Ｖtg(3)）に対応する画素値としてもよい。図１０では、一例として、Ｖtg(1)＝−０．５Ｖ、Ｖtg(2)＝０Ｖ，Ｖtg(3)＝０．５Ｖ，…のように、バイアス電圧Ｖtgの電圧値を例えば０．５Ｖ刻みで変化させている。
【００６０】
図１１は、バイアス電圧Ｖtgがグランド（０Ｖ）に設定された状態において、Ｘ線未照射の場合（線量０Ｇｙ）の電流電圧特性（電流電圧特性Ａ）と、Ｘ線を照射した場合（管電圧８０ｋＶ，線量７５Ｇｙ）の電流電圧特性（電流電圧特性Ｂ）を表したものである。このように、Ｘ線の照射によって電流電圧特性が変化し、これに伴って閾値電圧Ｖthも負側に大きくシフトする。このＸ線照射後の電流電圧特性Ｂを有するトランジスタ２２に対し、バイアス電圧Ｖtgの値を、−３Ｖ〜３Ｖの範囲において１．０Ｖ刻みで変化させた各場合の電流電圧特性について、図１２に示す。尚、ドレインおよびソース間の電圧Ｖdsは０．１Ｖとした。
【００６１】
図１２に示したように、Ｘ線照射後のトランジスタ２２に対して印加するバイアス電圧Ｖtgの値を変化させると、電流電圧特性Ｂが正方向または負方向へ平行シフトしていることがわかる。つまり、バイアス電圧Ｖtgを変化させることで、トランジスタ２２の閾値電圧Ｖthのシフト分を補填することができ、閾値電圧Ｖthシフトに追従したオン・オフ制御を行うことが可能となる。
【００６２】
具体的には、以下のようにして、閾値電圧Ｖthのシフト量に応じたバイアス電圧Ｖtgの最適電圧値（電圧値Ｖtg１）を求め、その後の撮像駆動動作において使用するバイアス電圧Ｖtgを、電圧値Ｖtg０から電圧値Ｖtg１へ変更する。まず、バイアス電圧制御部１８では、初期状態（Ｘ線照射量０Ｇｙ）でのバイアス電圧Ｖtgの閾値電圧（Ｖ０とする）を予め保持しておく。この初期状態における閾値電圧Ｖ０と、補正時におけるバイアス電圧Ｖtgの閾値電圧（Ｖ１とする）との比較から、トランジスタ２２の閾値電圧Ｖthのシフト量に応じたバイアス電圧Ｖtgの値を決定する。
【００６３】
例えば、図１３に示したように、撮像装置１の初期設定として、図１０において説明した駆動動作と同様の動作を行い、初期状態における、バイアス電圧Ｖtgの電圧値Ｖtg(1)，Ｖtg(2)，Ｖtg(3)，…毎の画素値を予めサンプリングし、保持しておく。これらの電圧値毎の画素値から、画素値の基準値に対応するバイアス電圧Ｖtgの値を求め、これを、初期状態におけるバイアス電圧Ｖtgの基準電圧Ｖ０とする。補正時には、図１０において説明した駆動動作を行い、上述したように、バイアス電圧Ｖtgの電圧値Ｖtg(1)，Ｖtg(2)，Ｖtg(3)，…毎の画素値をサンプリングする。図１３には、その一例として、７５Ｇｙ照射後にサンプリングした画素値をプロットしている。但し、ここでは、画素値の基準値を例えば１０００ＬＳＢとして、基準電圧Ｖ０（例えば４．６Ｖ）を設定している。この画素値は、ＬＳＢ（Least Significant Bit）に対応するものであり、例えば以下の式（１）によって表される。
【００６４】
画素値（ＬＳＢ）＝トランジスタ２２のリーク電流（Ａ）／フレームレート（ｆｐｓ）／素電荷（Ｃ）／１５８ＬＳＢ＋光電変換素子２１のリーク定数Ａ  ……（１）
【００６５】
ここでは、フレームレート７．５（ｆｐｓ）、１ＬＳＢ＝１５８ｅ-、素電荷１．６０２×Ｅ-19（Ｃ）、定数Ａ＝０として算出している。尚、パルス電圧Ｖｇにおけるオフ電圧は−４Ｖとした。また、１ＬＳＢの上記値は一例であり、これはアンプＩＣによって異なるものである。
【００６６】
この後、補正時においてサンプリングした電圧値毎の画素値に基づいて、バイアス電圧Ｖtgの基準電圧Ｖ１（画素値１００ＬＳＢに対応するバイアス電圧Ｖtg）を算出する。このようにして算出した基準電圧Ｖ１と、初期状態の基準電圧Ｖ０とを比較し、基準電圧Ｖ１の基準電圧Ｖ０からのシフト量を算出する。このシフト量を初期設定の電圧値Ｖtg０に加算する（式（２））。例えば、初期設定の電圧値Ｖtg０が０Ｖ，基準電圧Ｖ０が４．６Ｖ、補正時の基準電圧Ｖ１が３．０Ｖである場合には、式（３）に示したように、電圧値Ｖtg１を−１．６Ｖに設定すればよい。即ち、この例では、バイアス電圧Ｖtgの電圧値を、Ｖtg０（０Ｖ）からＶtg１（−１．６Ｖ）に変更する補正がなされる。
Ｖtg１＝Ｖtg０＋（Ｖ１−Ｖ０）  ……（２）
Ｖtg１＝０Ｖ＋（３．０Ｖ−４．６Ｖ）＝−１．６Ｖ  ……（３）
【００６７】
上記のように、本実施の形態では、所定のタイミングにおいて、バイアス電圧制御部１８が、バイアス電圧Ｖtgの電圧値毎に画素値のサンプリングを行い、サンプリングした画素値に基づいて、トランジスタ２２の閾値電圧Ｖthのシフト分を補填し得る、バイアス電圧Ｖtgの最適値（電圧値Ｖtg１）を算出する。バイアス電圧制御部１８は、算出した電圧値Ｖtg１を、所定のタイミングで読み出し制御線Ｌread２へ出力する。補正後は、バイアス電圧Ｖtgとして電圧値Ｖtg１が読み出し制御線Ｌread２（第２ゲート電極２２０Ｂ）に印加されつつ、トランジスタ２２のオン・オフ制御がなされる。尚、バイアス電圧補正のタイミングは任意であり、１度補正した後に、所定の間隔をあけて再度補正を行ってもよい。このように複数回にわたって補正を行う場合には、上述したような一連の補正動作がその都度行われる。
【００６８】
尚、バイアス電圧補正に用いるパラメータとしては、上述したような暗状態の画素値に限らず、例えば明状態（露光状態）と暗状態との間の画素値の変化量であってもよい。この場合、初期状態において、電圧Ｖtg(1)，Ｖtg(2)，Ｖtg(3)，…の電圧値毎に、明状態と暗状態との各状態における画素値を求め、各状態間の画素値の変化量をサンプリングすればよい。
【００６９】
以上のように本実施の形態では、各画素２０からの信号電荷の読み出しの際、トランジスタ２２の第１ゲート電極２２０Ａにパルス電圧Ｖgを、第２ゲート電極２２０Ｂにバイアス電圧２２０Ｂがそれぞれ印加され、トランジスタのオン・オフ制御がなされる。このとき、所定のタイミングにおいて、バイアス電圧制御部１８が、バイアス電圧Ｖtgを、トランジスタ２２の閾値電圧Ｖthのシフト量に応じて補正する。これにより、トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能となる。
【００７０】
続いて、上記実施の形態の変形例（変形例１〜８）について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００７１】
＜変形例１＞
上記実施の形態では、撮像駆動動作の際に、読み出し制御線Ｌread２（第２ゲート電極２２０Ｂ）に印加されるバイアス電圧Ｖtgの電圧値は、補正動作によって電圧値が切り替えられるタイミングまでの期間は一定である。ところが、第２ゲート電極２２０Ｂが、固定の電位を有すると、この第２ゲート電極２２０Ｂと半導体層２２６（詳細にはチャネル層２２６ａ）との間に、寄生容量が生じる。これによって、読み出し制御線Ｌread１（第１ゲート電極２２０Ａ）に印加されるパルス電圧Ｖｇに対するスイッチング動作（トランジスタ２２のオンおよびオフの切り替え動作）の応答が遅くなることがある。
【００７２】
そこで、本変形例では、読み出し制御線Ｌread１にパルス電圧Ｖｇにおけるオン電圧Ｖonが印加されている期間（例えば図８の期間Ｔｒ）、読み出し制御線Ｌread２（第２ゲート電極２２０Ｂ）をいわゆるフローティング状態に保持する駆動がなされる。
【００７３】
図１４は、本変形例の接点構成例をバイアス電圧制御部１８およびシステム制御部１６と共に表したものである。このように、本変形例では、読み出し制御線Ｌread２とバイアス電圧制御部１８（電圧補正線Ｌ１）との間にスイッチ（ＳＷ１１）を有している。スイッチＳＷ１１のオン状態およびオフ状態の切り替えは、図示しない制御信号（例えば行走査部からの制御信号）によってなされる。
【００７４】
本変形例では、上記構成により、読み出し制御線Ｌread１へのオン電圧Ｖonの印加タイミングに同期して、スイッチＳＷ１１がオフ状態（開状態）に制御される。これにより、第２ゲート電極２２０Ｂがフローティング状態となり、読み出し／リセット期間Ｔｒ中において、上述のような寄生容量の発生が抑制される。一方、このような読み出し／リセット期間Ｔｒ以外の期間（即ちトランジスタ２２のオフ期間）には、スイッチＳＷ１１がオン状態（閉状態）に制御され、上記実施の形態と同様の駆動動作がなされる。このように、オフ期間中には、閾値電圧のシフト量に応じて設定されたバイアス電圧Ｖtgを印加することにより、閾値電圧シフトに起因するオフリーク増大等を抑制できる。よって、読み出し時の寄生容量の発生を抑制しつつ、上記実施の形態と同等の効果を得ることができる。
【００７５】
＜変形例２＞
上記変形例１では、読み出し制御線Ｌread１へのオン電圧Ｖonの印加期間中、読み出し制御線Ｌread２をフローティング状態に切り替えたが、本変形例のように、読み出し制御線Ｌread２にオン電圧Ｖonと同値の電圧を印加してもよい。即ち、読み出し／リセット期間Ｔｒ中は、読み出し制御線Ｌread１，Ｌread２を同電位に保持するようにしてもよい。
【００７６】
図１５は、本変形例のバイアス電圧制御部１８の機能構成をシステム制御部１６と共に表したものである。このように、本変形例では、バイアス電圧制御部１８が、読み出し制御線Ｌread２にいわゆる共通接点ｃを有するスイッチ（スイッチＳＷ１２）が設けられている。このスイッチＳＷ１２は、共通接点ｃと、２つの接点ａ，ｂを有する切り替えスイッチであり、これにより、バイアス電圧制御部１８から２値の電圧値を択一的に出力できるようになっている。例えば、バイアス電圧制御部１８は、バイアス電圧Ｖtgの電圧値を生成する回路部１８ａ１と、読み出し／リセット期間中に印加する電圧値を生成する回路部１８ａ２とを有しており、これらの回路部１８ａ１，１８ａ２はＦＰＧＡ制御部１８０によって制御される。回路部１８ａ１はスイッチＳＷ１２の接点ａに、回路部１８ａ２はスイッチＳＷ１２の接点ｂに、それぞれ接続されている。尚、スイッチＳＷ１２の切り替えは、図示しない制御信号によってなされ、例えば、通常時（スイッチＳＷ１２のオフ時）は接点ａにつながり、動作時（スイッチＳＷ１２のオン時）には接点ｂにつながるようになっている。
【００７７】
本変形例では、上記構成により、読み出し制御線Ｌread１へのオン電圧Ｖonの印加タイミングに同期して、読み出し制御線Ｌread２が、スイッチＳＷ１２の接点ｂを介して回路部１８ａ２へ接続される。これにより、読み出し制御線Ｌread２へオン電圧Ｖonが印加され、読み出し制御線Ｌread１，Ｌread２が同電位となる。これにより、読み出し／リセット期間Ｔｒ中において、上述のような寄生容量の発生を抑制できる。一方、このような読み出し／リセット期間Ｔｒ以外の期間（即ちトランジスタ２２のオフ期間）には、読み出し制御線Ｌread２が、接点ａを介して回路部１８ａ１へ接続され、上記実施の形態と同様の駆動動作がなされる。よって、本変形例によいても、上記実施の形態および変形例１と同等の効果を得ることができる。
【００７８】
＜変形例３＞
図１６は、変形例３に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０ＡにはＨ方向に沿って延在する読み出し制御線Ｌread１，Ｌread２と、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００７９】
但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０とは異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置１と同様の効果を得ることが可能である。
【００８０】
＜変形例４＞
図１７は、変形例４に係る画素（画素２０Ｂ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ｂは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１を有しており、Ｈ方向に沿って延在する読み出し制御線Ｌread１，Ｌread２と、Ｖ方向に沿って延在する信号線Ｌsigとに接続されている。
【００８１】
但し、本変形例では、画素２０Ｄが、２つのトランジスタ２２（トランジスタ２２Ｂ１，２２Ｂ２）を有している。これら２つのトランジスタ２２Ｂ１，２２Ｂ２は、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。または、後述するように半導体層２２６が一体的に連結して形成されている。）。また、各トランジスタ２２Ｂ１，２２Ｂ２における一方のゲートが読み出し制御線Ｌread１に接続され、他方のゲートが読み出し制御線Ｌread２に接続されている。
【００８２】
図１８に、このような２つのトランジスタ２２Ｂ１，２２Ｂ２の断面構成例を示す。図１８に示したように、２つのゲート電極２２０Ａ，２２０Ｂにより半導体層２２６を挟み込んだ積層構造が２つ並んで形成されており、これらの積層構造の両側に一対のソース・ドレイン電極２２８が配設されている。尚、この例では、トランジスタ２２Ｂ１，２２Ｂ２において、半導体層２２６が一体化されている。具体的には、基板１１０上の選択的な領域に、２つの第１ゲート電極２２０Ａを有し、これらの第１ゲート電極２２０Ａを覆うように第１ゲート絶縁膜２２９および半導体層２２６が設けられている。この半導体層２２６上には、第２ゲート絶縁膜２３０が形成され、第２ゲート絶縁膜２３０上の選択的な領域（２つの第１ゲート電極２２０Ａのそれぞれに対向する領域）に、第２ゲート電極２２０Ｂが配設されている。これらの第２ゲート電極２２０Ｂを覆って第１層間絶縁膜２３１が形成されており、この第１層間絶縁膜２３１上には、コンタクトホールＨ１を埋め込むように一対のソース・ドレイン電極２２８が配設されている。ソース・ドレイン電極２２８上には、２つのトランジスタ２２Ｂ１，２２Ｂ２を覆うように、第２層間絶縁膜２３２が設けられている。尚、本変形例のように、ゲート電極を並設させることにより、オフリークを低減させることができる。
【００８３】
このように、画素２０Ｂ内に直列接続させた２つのトランジスタ２２Ｂ１，２２Ｂ２を設けてもよく、この場合にも、上記実施の形態で説明したような撮像駆動動作および補正動作を行うことにより、閾値電圧Ｖthのシフトによる影響を軽減することができる。尚、３つ以上のトランジスタを直列接続させてもよい。
【００８４】
＜変形例５，６＞
図１９は、変形例５に係る画素（画素２０Ｃ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。また、図２０は、変形例６に係る画素（画素２０Ｄ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの変形例５，４に係る画素２０Ｃ，２０Ｄはそれぞれ、これまで説明した画素２０，２０Ａ，２０Ｂとは異なり、いわゆるアクティブ型の画素回路を有している。
【００８５】
このアクティブ型の画素２０Ｃ，２０Ｄには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｃ，２０Ｄにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌread１，Ｌread２およびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００８６】
画素２０Ｃ，２０Ｄではそれぞれ、トランジスタ２２の一方のゲートが読み出し制御線Ｌread１、他方のゲートが読み出し制御線Ｌread２にそれぞれ接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、蓄積ノードＮを介して、光電変換素子２１のカソード（図１９の例）またはアノード（図２０の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。図１９の変形例５では、光電変換素子２１のアノードがグランドに接続され、図２０の変形例６では、光電変換素子２１のカソードがグランドに接続されている。尚、簡便化のため、図２０では、トランジスタ２３，２４のゲートを１つのみ図示しているが、詳細には、トランジスタ２３，２４は、トランジスタ２２と同様の２つのゲート電極を有する素子構造を有する。トランジスタ２３，２４では、例えば２つのゲート電極がショートした状態で駆動されるため、１つのゲートを有する素子構造のものと回路的には等価となる。但し、３つのトランジスタ２２，２３，２４のうち少なくともトランジスタ２２が上述したような２つのゲート電極を有するものであれば、本開示の効果を得ることができる。
【００８７】
また、これらの変形例５，４において列選択部１７Ｂは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。
【００８８】
＜変形例７，８＞
図２１Ａおよび図２１Ｂはそれぞれ、変形例７，６に係る撮像部１１の概略構成を模式的に表したものである。上記実施の形態の撮像装置１が、放射線撮像装置である場合には、撮像部１１は、これらの変形例７，６のいずれかの構成を有している。
【００８９】
図２１Ａに示した変形例７に係る撮像部１１は、いわゆる間接変換型の放射線撮像装置に適用されるものであり、光電変換層１１１上（受光面側）に、波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域の波長に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となる。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば有機平坦化膜、スピンオングラス材料等からなる平坦化膜、および蛍光体膜をこの順に積層したものである。蛍光体膜は、例えばＣｓＩ（Ｔｌ添加），Ｇｄ2Ｏ2Ｓ，ＢａＦＸ（ＸはＣｌ，Ｂｒ，Ｉ等），ＮａＩまたはＣａＦ2等からなる。
【００９０】
図２１Ｂに示した変形例８に係る撮像部１１は、いわゆる直接変換型の放射線撮像装置に適用されるものであり、入射した放射線Ｒradを吸収して電気信号に変換する光電変換層１１１を有している。本変形例の光電変換層１１１は、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。尚、この直接変換型の場合の画素２０の回路構成は、図３に示した各要素のうち光電変換素子２１を容量に置き換えたものとなる。
【００９１】
上記のような間接変換型または直接変換型の放射線撮像装置は、入射した放射線Ｒradに基づいて電気信号を得る、様々な種類の撮像装置として利用される。例えば、医療用のＸ線撮像装置（Digital Radiography等）、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査を行う装置）などに適用可能である。
【００９２】
＜適用例＞
続いて、上記実施の形態および変形例（変形例１〜８）に係る撮像装置は、以下に説明するような撮像表示システムへ適用することも可能である。
【００９３】
図２２は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上記実施の形態等に係る撮像部１１等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）となっている。
【００９４】
画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。
【００９５】
この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。
【００９６】
このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。
【００９７】
尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。
【００９８】
以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、トランジスタ２２において、半導体層２２６よりも下方に第１ゲート電極２２０Ａが配置され、上方に第２ゲート電極２２０Ｂが配置された構成を例に挙げたが、これらが上下逆の構成となっていてもよい。即ち、２つのゲート電極のうちの上下どちらの電極に、パルス電圧（あるいはバイアス電圧）を印加してもよい。
【００９９】
また、上記実施の形態等では、第１ゲート電極２２０Ａに印加されるパルス電圧と、第２ゲート電極２２０Ｂに印加されるバイアス電圧とのうち、バイアス電圧の電圧値を補正する場合について説明したが、補正される電圧値はこれに限定されない。即ち、パルス電圧の電圧値のみが補正されてもよいし、パルス電圧とバイアス電圧との両方が補正されてもよい。但し、上記実施の形態等において説明したように、バイアス電圧を補正する場合の方が、行走査部１３等の回路構成を複雑化させずに済むので望ましい。
【０１００】
更に、上記実施の形態等では、トランジスタ２２の２つのゲート電極のうち一方のゲート電極（第１ゲート電極２２０Ａ）にパルス電圧、他方のゲート電極（第２ゲート電極２２０Ｂ）にバイアス電圧をそれぞれ印加するようにしたが、各ゲート電極に印加される電圧は、これらに限定されるものではない。
【０１０１】
加えて、上記実施の形態等の撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。
【０１０２】
また、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。
【０１０３】
尚、本開示は以下のような構成を取ることも可能である。
（１）
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
前記トランジスタを電圧制御して、前記画素内に蓄積された信号電荷の読み出し駆動を行う駆動部と、
前記トランジスタを駆動するための電圧値を補正する補正部と
を備え、
前記トランジスタは、半導体層を間にして対向配置された第１および第２のゲート電極を有し、
前記駆動部は、前記トランジスタの前記第１のゲート電極に第１の電圧を印加すると共に、前記第２のゲート電極に第２の電圧を印加することにより、前記トランジスタのオン・オフ制御を行い、
前記補正部は、前記閾値電圧のシフト量に応じて前記第１および第２の電圧のうちの少なくとも一方の電圧値を補正する
撮像装置。
（２）
前記第１の電圧はパルス電圧であり、前記第２の電圧はバイアス電圧である
上記（１）に記載の撮像装置。
（３）
前記補正部は、所定のタイミングで、前記閾値電圧のシフト量に応じて前記第２の電圧の電圧値を補正する
上記（２）に記載の撮像装置。
（４）
前記撮像部は、入射した放射線に基づいて電気信号を発生させるものである
上記（１）〜（３）のいずれかに記載の撮像装置。
（５）
前記トランジスタは、シリコン酸化物膜を含むゲート絶縁膜を有する
上記（１）〜（４）のいずれかに記載の撮像装置。
（６）
前記半導体層は、多結晶シリコン、微結晶シリコン、非結晶シリコンまたは酸化物半導体を含む
上記（１）〜（５）のいずれかに記載の撮像装置。
（７）
前記半導体層は、低温多結晶シリコンを含む
上記（６）に記載の撮像装置。
（８）
前記補正部は、
非露光状態において、前記第２の電圧として複数の電圧値を段階的に変化させて印加しつつ、前記複数の電圧値のそれぞれに対応する画素値をサンプリングし、
サンプリングした複数の画素値に基づいて、前記閾値電圧のシフト量に応じた前記第２の電圧の最適値を算出する
上記（３）に記載の撮像装置。
（９）
前記駆動部は、前記第１の電圧におけるオン電圧の印加期間中、前記第２のゲート電極をフローティング状態に保持する
上記（２），（３），（８）のいずれかに記載の撮像装置。
（１０）
前記駆動部は、前記第１の電圧におけるオン電圧の印加期間中、前記第２のゲート電極に対し、前記オン電圧と同値の電圧を印加する
上記（２），（３），（８）のいずれかに記載の撮像装置。
（１１）
前記撮像部は、前記光電変換素子の光入射側に、前記放射線を前記光電変換素子の感度域の波長に変換する波長変換層を有する
上記（４）に記載の撮像装置。
（１２）
前記複数の画素はそれぞれ、前記放射線を吸収して電気信号に変換するものである
上記（４）に記載の撮像装置。
（１３）
前記放射線はＸ線である
上記（４），（１１），（１２）に記載の撮像装置。
（１４）
前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
上記（１）〜（１３）のいずれかに記載の撮像装置。
（１５）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
前記トランジスタを電圧制御して、前記画素内に蓄積された信号電荷の読み出し駆動を行う駆動部と、
前記トランジスタを駆動するための電圧値を補正する補正部と
を備え、
前記トランジスタは、半導体層を間にして対向配置された第１および第２のゲート電極を有し、
前記駆動部は、前記トランジスタの前記第１のゲート電極に第１の電圧を印加すると共に、前記第２のゲート電極に第２の電圧を印加することにより、前記トランジスタのオン・オフ制御を行い、
前記補正部は、前記閾値電圧のシフト量に応じて前記第１および第２の電圧のうちの少なくとも一方の電圧値を補正する
撮像表示システム。
【符号の説明】
【０１０４】
１…撮像装置、１１…撮像部、１３…行走査部、１３０…単位回路、１３１，１３２…シフトレジスタ回路（Ｓ／Ｒ）、１３５Ａ，１３５Ｂ…バッファ回路、１３３Ａ〜１３３Ｄ…ＡＮＤ回路、１３４Ａ，１３４Ｂ…ＯＲ回路、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、１８，１８Ａ…バイアス電圧制御部、２０，２０Ａ〜２０Ｄ…画素（撮像画素）、２１…光電変換素子、２２，２２Ｂ１，２２Ｂ２，２３，２４…トランジスタ、２２６…半導体層、２２０Ａ…第１ゲート電極、２２０Ｂ…第２ゲート電極、２２９…第１ゲート絶縁膜、２３０…第２ゲート絶縁膜、２３１…第１層間絶縁膜、２３２…第２層間絶縁膜、１１１…光電変換層、１１２…波長変換層、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread１，Ｌread２…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｎ…蓄積ノード、ＳＷ１，ＳＷ２…スイッチ、Ｃ１…容量素子、ΔＴｖ…１垂直期間（１フレーム期間）、Ｔex…露光期間、Ｔｒ…読み出し／リセット期間、Ｌin…撮像光、Ｒrad…放射線、Ｖｇ…パルス電圧、Ｖtg…バイアス電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2014192825.tif 000022
【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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