(57)【要約】【課題】低電流動作を実現しつつ、データ書き換え耐久性、データ保持特性、およびＯＮ／ＯＦＦの抵抗比の向上を図る。【解決手段】本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に配置され、可変抵抗素子を備えるメモリセルと、を具備する。前記可変抵抗素子は、結晶状態を可変にすることによって少なくとも２つの異なる抵抗状態を有する相変化素子と、磁化状態を可変にすることによって少なくとも２つの異なる抵抗状態を有し、その磁化状態に応じて前記相変化素子に磁場を印加するまたは印加しない磁気抵抗効果素子と、で構成される積層構造を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配置され、可変抵抗素子を備えるメモリセルと、
を具備し、
前記可変抵抗素子は、結晶状態を可変にすることによって少なくとも２つの異なる結晶抵抗状態を有する相変化素子と、磁化状態を可変にすることによって少なくとも２つの異なる磁化抵抗状態を有し、その磁化状態に応じて前記相変化素子に磁場を印加するまたは印加しない磁気抵抗効果素子と、前記相変化素子と前記磁気抵抗効果素子との間に形成されたバリア層と、で構成される積層構造を含み、
前記相変化素子は、Ｓｂ、Ｔｅ、Ａｇ、Ａｌ、Ａｕ、Ｂｉ、Ｃｕ、Ｇａ、Ｉｎ、Ｓｉ、またはＺｎの少なくとも１つ以上を含む化合物から構成される複数の第１層と、ＧｅおよびＴｅを含む化合物から構成される複数の第２層と、が交互に積層された積層構造であり、
前記バリア層は、Ａｇ、Ａｌ、Ａｕ、Ｃｒ、Ｒｕ、Ｔａ、Ｔｉ、Ｐｄ、またはＰｔの少なくともいずれか１つ以上を含み、
前記磁気抵抗効果素子は、膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、前記記憶層と前記参照層との間に形成されたトンネルバリア層と、を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に配置され、可変抵抗素子を備えるメモリセルと、
を具備し、
前記可変抵抗素子は、結晶状態を可変にすることによって少なくとも２つの異なる結晶抵抗状態を有する相変化素子と、磁化状態を可変にすることによって少なくとも２つの異なる磁化抵抗状態を有し、その磁化状態に応じて前記相変化素子に磁場を印加するまたは印加しない磁気抵抗効果素子と、で構成される積層構造を含む
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記相変化素子は、Ｓｂ、Ｔｅ、Ａｇ、Ａｌ、Ａｕ、Ｂｉ、Ｃｕ、Ｇａ、Ｉｎ、Ｓｉ、またはＺｎの少なくとも１つ以上を含む化合物から構成される複数の第１層と、ＧｅおよびＴｅを含む化合物から構成される複数の第２層と、が交互に積層された積層構造であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記可変抵抗素子は、前記相変化素子と前記磁気抵抗効果素子との間に形成されたバリア層をさらに含むことを特徴とする請求項２または請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記バリア層は、Ａｇ、Ａｌ、Ａｕ、Ｃｒ、Ｒｕ、Ｔａ、Ｔｉ、Ｐｄ、またはＰｔの少なくともいずれか１つ以上を含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記磁気抵抗効果素子は、膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、前記記憶層と前記参照層との間に形成されたトンネルバリア層と、を有することを特徴とする請求項２乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板と、前記半導体基板上に配置され、可変抵抗素子を備えるメモリセルと、を具備する不揮発性半導体記憶装置の動作方法であって、
前記可変抵抗素子は、結晶状態を可変にすることによって少なくとも２つの異なる抵抗状態を有する相変化素子と、磁化状態を可変にすることによって少なくとも２つの異なる抵抗状態を有し、その磁化状態に応じて前記相変化素子に磁場を印加するまたは前記相変化素子への磁場をゼロにする磁気抵抗効果素子と、で構成される積層構造を含み、
前記可変抵抗素子にデータを書き込む際、
前記可変抵抗素子に第１書き込み電流パルスを印加することにより、前記相変化素子の結晶状態を第１結晶状態から第２結晶状態に変化させて前記相変化素子の抵抗状態を第１結晶抵抗状態から第２結晶抵抗状態に変化させ、
前記可変抵抗素子に第２書き込み電流パルスを印加することにより、前記磁気抵抗効果素子の磁化状態を第１磁化状態から第２磁化状態に変化させて前記磁気抵抗効果素子の抵抗状態を第１磁化抵抗状態から第２磁化抵抗状態に変化させ、かつ、前記磁気抵抗効果素子を前記第２磁化状態にすることによって前記相変化素子に磁場を印加する
ことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項８】
前記可変抵抗素子のデータを消去する際、
前記可変抵抗素子に第１消去電流パルスを印加することにより、前記磁気抵抗効果素子の磁化状態を前記第２磁化状態から前記第１磁化状態に変化させて前記磁気抵抗効果素子の抵抗状態を前記第２磁化抵抗状態から前記第１磁化抵抗状態に変化させ、かつ、前記磁気抵抗効果素子を前記第１磁化状態にすることによって前記相変化素子への磁場をゼロにし、
前記可変抵抗素子に第２消去電流パルスを印加することにより、前記相変化素子の結晶状態を前記第２結晶状態から前記第１結晶状態に変化させて前記相変化素子の抵抗状態を前記第２結晶抵抗状態から前記第１結晶抵抗状態に変化させる
ことを特徴とする請求項７に記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
近年、多くの小型携帯機器が一般に普及されている。このため、これら携帯機器に搭載される不揮発性メモリの容量が増えるとともに、全ての電子デバイスに低消費電力化やさらなる低コスト化が望まれている。
【０００３】
不揮発性半導体メモリとしては、ＮＡＮＤ型フラッシュメモリに代わる新たな方式のメモリが従来から提案されている。例えば、強誘電性を利用するＦｅＲＡＭ（ferroelectric Random Access Memory）、もしくは単にＦＲＡＭ（登録商標）、磁気特性の変化とこれに伴う抵抗変化を利用するＭＲＡＭ（Magnetic Random Access Memory）、主にカルコゲナイト系材料の電気抵抗変化を利用するＰＣＲＡＭ（Phase Change Random Access Memory）、もしくは単にＰＲＡＭ、または、酸化物の抵抗変化現象を利用するＲｅＲＡＭ（Resistance Random Access Memory）等が提案され、一部実用化されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１８７１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低電流動作を実現しつつ、データ書き換え耐久性、データ保持特性、およびＯＮ／ＯＦＦの抵抗比の向上を図る不揮発性半導体記憶装置及びその動作方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に配置され、可変抵抗素子を備えるメモリセルと、を具備する。前記可変抵抗素子は、結晶状態を可変にすることによって少なくとも２つの異なる抵抗状態を有する相変化素子と、磁化状態を可変にすることによって少なくとも２つの異なる抵抗状態を有し、その磁化状態に応じて前記相変化素子に磁場を印加するまたは印加しない磁気抵抗効果素子と、で構成される積層構造を含む。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構造を示す回路図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図。
【図３】図２における可変抵抗素子を拡大した断面図。
【図４】非結晶状態の相変化素子における磁場印加の有無に応じた電流値に対する抵抗値の変化を示すグラフ。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の動作例を示す図。
【図６】図５に続く、第１の実施形態に係る不揮発性半導体記憶装置の動作例を示す図。
【図７】図６に続く、第１の実施形態に係る不揮発性半導体記憶装置の動作例を示す図。
【図８】図７に続く、第１の実施形態に係る不揮発性半導体記憶装置の動作例を示す図。
【図９】図８に続く、第１の実施形態に係る不揮発性半導体記憶装置の動作例を示す図。
【図１０】第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図。
【図１４】第２の実施形態に係る不揮発性半導体記憶装置の構造の変形例を示す回路図。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の構造の変形例を示す断面図。
【発明を実施するための形態】
【０００８】
ＰＲＡＭは、可変抵抗素子として相変化素子を用いて、その結晶状態によって抵抗状態を変化させてデータを記憶する。相変化材料としては例えばカルコゲナイト材料が用いられ、そのカルコゲナイト材料を結晶とアモルファス（非結晶）間で相変化させる。このＰＲＡＭには、半導体デバイス以前に実用化されたＣＤ−ＲＷやＤＶＤ−ＲＡＭ等の書き換え型光ディスクに用いられた材料技術が応用されている。
【０００９】
相変化素子に用いられるデータの蓄積、記憶、または消去を行う材料（相変化材料）は、適宜調整された電流を印加して温度を上昇および下降させることにより、結晶状態と非結晶状態とを可逆的に変化される。このとき、加熱温度と冷却速度とを調整することにより、結晶状態と非結晶状態とを制御する。
【００１０】
より具体的には、結晶状態の相変化材料、もしくは隣接する発熱層に高、短パルスの電流を流すことで、相変化材料の温度が融点以上に加熱され、その後、急冷される。これにより、相変化材料は結晶状態から非結晶状態に変化する。一方、非結晶状態の相変化材料、もしくは隣接する発熱層に低、長パルスの電流を流すことで、相変化材料の温度が結晶化温度以上融点以下に加熱され、その後、徐冷される。これにより、相変化材料は非結晶状態から結晶状態に変化する。
【００１１】
ここで、上記相変化材料において、結晶状態と非結晶状態との間の相変化について説明したが、これに限らない。ＰＲＡＭは、相変化材料における結晶状態と別の結晶状態（以下、非結晶類似状態と称す）との間の相変化においても、データを記憶することができる。以下の説明において、特に区別しない場合、「非結晶状態」は「非結晶類似状態」も含むものとする。
【００１２】
一般的に、結晶状態と非結晶状態の電気抵抗率は異なり、非結晶状態の電気抵抗率は結晶状態の電気抵抗率より高い。これら結晶状態の部分の電気抵抗と非結晶状態の部分の電気抵抗の差を利用してデータの「１」、「０」を記憶することができる。また、相変化素子は、パルスの印加状態を可変させることにより多値記憶が可能である。
【００１３】
しかしながら、ＰＲＡＭでは、以下の問題が生じる。
【００１４】
ＰＲＡＭにおいて、相変化材料を結晶状態から非結晶状態にする場合、その温度を一旦融点以上に上昇させなければならない。このため、比較的大きな電流および電圧が必要となり、素子の低消費電力化は困難である。
【００１５】
また、ＰＲＡＭは、結晶および非結晶のように原子構造そのものの構造的な変化を伴う。このため、書き換え回数を増加させた場合、元素の偏析等を完全に抑えることは困難であり、データ書き換え耐久性が不十分である。
【００１６】
さらに、ＰＲＡＭは、電流による加熱によって結晶状態を相変化させるものである。このため、微細化によって相変化材料に熱干渉の影響が寄与すると、データ保持特性も劣化してしまう。
【００１７】
一方、ＭＲＡＭは、ＴＭＲ（Tunneling Magneto Resistive）効果を利用し、磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）の磁化状態によって抵抗状態を変化させてデータを記憶する。一般に、ＭＴＪ素子は、記憶層と呼ばれる磁性層と、参照層と呼ばれる磁性層と、これらの磁性層間に設けられた非磁性層とを備えている。
【００１８】
ＭＲＡＭでは、参照層の磁化方向を固定し、記憶層の磁化方向を可変とする。そして、記憶層の磁化方向を変化させることによって、参照層の磁化方向と記憶層の磁化方向とをＰ（Parallel）状態（同じ方向の磁化状態）またはＡ（Anti-Parallel）状態（反対方向の磁化状態）とする。一般的に、Ｐ状態の電気抵抗は、Ａ状態の電気抵抗よりも小さい。ＭＲＡＭでは、これらの電気抵抗の差を利用することで、「１」、「０」を記憶することができる。
【００１９】
ＭＲＡＭにおいて、スピン偏極電流を利用したものが提案されている。このＭＲＡＭによれば、磁性層にスピン偏極電流を流すだけで、スピン偏極した電子の作用により磁性層の磁化反転を実現できる。さらに、磁性層の体積が小さければ注入するスピン偏極電子も少なくて済むため、素子の微細化および低電流化の両立が可能である。
【００２０】
しかしながら、ＭＲＡＭでは、ＯＮ／ＯＦＦ（１／０）の抵抗比がＰＲＡＭと比べて小さく、不十分であるという問題がある。
【００２１】
上述したＰＲＡＭおよびＭＲＡＭにおける問題は、微細化が進むにつれてより顕著になる。
【００２２】
これに対して、本実施形態は、相変化素子とＭＴＪ素子とを複合させ、それに応じた動作を制御することによって、上述したＰＲＡＭおよびＭＲＡＭの問題を解消するものである。
【００２３】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００２４】
＜第１の実施形態＞
図１乃至図１２を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態は、可変抵抗素子ＲＥが相変化素子ＰＣと磁気抵抗効果素子ＭＴＪとの積層構造で構成される例である。これにより、低電流動作を実現しつつ、データ書き換え耐久性、データ保持特性、およびＯＮ／ＯＦＦの抵抗比の向上を図ることができる。以下に、第１の実施形態について詳説する。
【００２５】
［構造］
まず、図１乃至図３を用いて、第１の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【００２６】
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構造を示す回路図である。
【００２７】
図１に示すように、メモリセルアレイＭＡ内のメモリセルＭＣ１−１，ＭＣ１−２，ＭＣ２−１，ＭＣ２−２は、マトリクス状に配置される。メモリセルＭＣ１−１は、可変抵抗素子ＲＥ１−１とスイッチ素子（例えば、ＦＥＴ）Ｔ１−１との直列接続体を備える。同様に、メモリセルＭＣ１−２は可変抵抗素子ＲＥ１−２とスイッチ素子Ｔ１−２との直列接続体、メモリセルＭＣ２−１は可変抵抗素子ＲＥ２−１とスイッチ素子Ｔ２−１との直列接続体、メモリセルＭＣ２−２は可変抵抗素子ＲＥ２−２とスイッチ素子Ｔ２−２との直列接続体を備える。
【００２８】
メモリセルＭＣ１−１，ＭＣ１−２の直列接続体の一端（可変抵抗素子ＲＥ１−１，ＲＥ１−２の一端）は、ビット線ＢＬＡ１に共通に接続され、直列接続体の他端（スイッチ素子Ｔ１−１，Ｔ１−２の一端）は、ビット線ＢＬＢ１に共通に接続される。一方、メモリセルＭＣ２−１，ＭＣ２−２の直列接続体の一端（可変抵抗素子ＲＥ２−１，ＲＥ２−２の一端）は、ビット線ＢＬＡ２に共通に接続され、直列接続体の他端（スイッチ素子Ｔ２−１，Ｔ２−２の一端）は、ビット線ＢＬＢ２に共通に接続される。
【００２９】
スイッチ素子Ｔ１−１，Ｔ２−１の制御端子、例えば、ＦＥＴのゲート電極はワード線ＷＬ１に共通に接続され、スイッチ素子Ｔ１−２，Ｔ２−２の制御端子は、ワード線ＷＬ２に共通に接続される。
【００３０】
ワード線ＷＬ１，ＷＬ２の電位は、第１の制御回路１１により制御される。また、ビット線ＢＬＡ１，ＢＬＡ２，ＢＬＢ１，ＢＬＢ２の電位は、第２の制御回路１２により制御される。
【００３１】
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図である。ここでは、図１における１つのメモリセルＭＣについて示している。
【００３２】
図２に示すように、メモリセルＭＣは、半導体基板２１上に配置されたスイッチ素子Ｔおよび可変抵抗素子ＲＥで構成される。
【００３３】
半導体基板２１は、例えば、シリコン基板であり、その導電型は、Ｐ型でもＮ型でもどちらでもよい。半導体基板２１内には、素子分離絶縁層２２として、例えば、ＳＴＩ構造のＳｉＯ２（酸化シリコン）層が配置される。なお、図２において、ＳＴＩ構造はワード線ＷＬに対して平行方向（紙面垂直方向）に延在しているが、これに限らず、ワード線ＷＬに対して垂直方向（紙面平行方向）に延在してもよい。
【００３４】
半導体基板２１の表面領域、具体的には、素子分離絶縁層２２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子Ｔが配置される。本例では、スイッチ素子Ｔは、ＦＥＴであり、半導体基板２１内の２つのソース／ドレイン拡散層２３と、それらの間のチャネル領域上に配置されるゲート電極とを有する。ゲート電極は、ワード線ＷＬとして機能する。スイッチ素子Ｔは、層間絶縁層（例えば、ＳｉＯ２）２５により覆われる。
【００３５】
層間絶縁層２５内にはコンタクトホールが設けられ、コンタクトホール内にコンタクトプラグ（下部電極）２６が配置される。コンタクトプラグ２６の下面は、スイッチ素子Ｔに接続される。本例では、コンタクトプラグ２６は、ソース／ドレイン拡散層２３に直接接している。コンタクトプラグ２６は、例えば、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、またはＴａＳｉＮ等の比較的抵抗の大きい金属材料で構成される。これにより、コンタクトプラグ２６は、後述する相変化素子ＰＣを局所的に温度変化させることができる発熱層として機能する。
【００３６】
コンタクトプラグ２６の直上には、可変抵抗素子ＲＥが配置される。第１の実施形態に係る可変抵抗素子ＲＥは、相変化素子ＰＣと磁気抵抗効果素子ＭＴＪとの積層構造で構成される。第１の実施形態に係る可変抵抗素子ＲＥについての詳細は、後述する。
【００３７】
可変抵抗素子ＲＥ上にはビア（上部電極）２７が形成され、可変抵抗素子ＲＥは上部電極２７（例えば、Ｗ）を介してビット線（例えば、Ｃｕ）ＢＬＡに接続される。
【００３８】
図３は、図２における可変抵抗素子ＲＥを拡大した断面図である。
【００３９】
図３に示すように、第１の実施形態に係る可変抵抗素子ＲＥは、コンタクトプラグ２６上に形成された相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪを備える。
【００４０】
相変化素子ＰＣは、コンタクトプラグ２６上に接して形成される。相変化素子ＰＣは、複数の第１層３１と複数の第２層３２とが交互に積層された積層構造で構成される。
【００４１】
第１層３１は、例えば、Ｓｂ２Ｔｅ３で構成され、その膜厚は１．０ｎｍ程度である。第１層３１は、相変化素子ＰＣの最下層としてコンタクトプラグ２６上に形成される。第２層３２は、例えば、ＧｅＴｅで構成され、その膜厚は０．４ｎｍ程度である。これら複数の第１層３１と複数の第２層３２とが交互に積層されることにより、相変化素子ＰＣは超格子構造を有する。
【００４２】
なお、相変化素子ＰＣの最下層として形成される第１層３１は、それよりも上層に位置する第１層３１よりも厚い膜厚を有することが望ましく、その膜厚は５．０ｎｍ程度である。これにより、最下層の第１層３１は、コンタクトプラグ２６との界面におけるバッファ層となる。
【００４３】
相変化素子ＰＣは、適宜調整された電流を膜面に垂直方向に流して温度を上昇および下降させることにより、結晶状態と非結晶状態とを可逆的に変化する。このとき、加熱温度と冷却速度とを調整することにより、結晶状態と非結晶状態との相変化を制御する。
【００４４】
より具体的には、相変化素子ＰＣへのデータの書き込みおよび消去は、以下のように行われる。
【００４５】
結晶状態の相変化材料に高、短パルス電流を印加することで、相変化材料の温度が融点以上に加熱され、その後、急冷される。これにより、相変化材料は結晶状態から非結晶状態に変化する。この非結晶状態のとき、相変化素子ＰＣの抵抗値は最も大きくなる。
【００４６】
一方、非結晶状態の相変化材料に低、長パルス電流を印加することで、相変化材料の温度が結晶化温度以上融点以下に加熱され、その後、徐冷される。これにより、相変化材料は非結晶状態から結晶状態に変化する。この結晶状態のとき、相変化素子ＰＣの抵抗値は最も小さくなる。
【００４７】
なお、相変化素子ＰＣがＳｂ２Ｔｅ３で構成される第１層３１とＧｅＴｅで構成される第２層３２の積層構造、いわゆる超格子構造である場合、非結晶状態ではなく、非結晶類似状態になり得る。
【００４８】
より具体的には、相変化素子ＰＣに適宜調整されたパルス電流を印加することで、ＧｅＴｅで構成される第２層３２のＧｅがＮａＣｌ構造の、いわゆるａサイトからｂサイトに向かって移動（拡散）する。なお、ＧｅＴｅの結晶構造はＮａＣｌ構造、もしくはこれが少し歪んだ菱面体構造を示し、ａサイトにはＧｅと若干のベーカンシー（vacancy）が、ｂサイトにはＴｅがそれぞれ配置される。より具体的には、第２層３２におけるＧｅを第１層３１との界面側に移動させることで、いわゆる非結晶類似状態の高抵抗状態を得ることができる。一方、第２層３２におけるＧｅを第１層３１との界面側から第２層３２内に移動させることで、いわゆる結晶状態の低抵抗状態を得ることができる。
【００４９】
このとき、第１層３１は結晶化温度がＧｅＴｅと比較して低いため、常に結晶状態であり、その状態は変わらない。すなわち、相変化素子ＰＣのうち第２層３２における結晶状態のみを相変化させることで、抵抗状態を可変にしている。
【００５０】
相変化素子ＰＣ上には、図示せぬ上部電極を介してバリア層３３が形成される。言い換えると、バリア層３３は、相変化素子ＰＣと磁気抵抗効果素子ＭＴＪとの間に形成される。バリア層３３は、相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪ間において相互に元素が拡散することを防止する。また、バリア層３３は、磁気抵抗効果素子ＭＴＪを構成する層（例えば、後述する記憶層３４）の結晶性を向上させる目的にも用いられる。バリア層３３は、例えばＡｇ、Ａｌ、Ａｕ、Ｃｒ、Ｒｕ、Ｔａ、Ｔｉ、Ｐｄ、またはＰｔの少なくともいずれか１つ以上を含む。なお、上部電極は、例えばコンタクトプラグ２６と同様の材料、すなわち、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、またはＴａＳｉＮ等で構成される。
【００５１】
磁気抵抗効果素子ＭＴＪは、バリア層３３を介して相変化素子ＰＣ上に形成される。磁気抵抗効果素子ＭＴＪは、記憶層３４、トンネルバリア層３５、および参照層３６等で構成される。
【００５２】
記憶層３４は、図示せぬ下部電極を介してバリア層３３上に形成される。記憶層３４は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して平行またはほぼ平行となる面内磁化を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ平行とは、残留磁化の方向が膜面に対して、０≦θ≦４５°の範囲内にあることを意味する。
【００５３】
また、記憶層３４は、本体層として例えばＴｂＣｏＦｅで構成され、界面層（トンネルバリア層３５との界面側）として例えばＣｏＦｅＢで構成される。
【００５４】
トンネルバリア層３５は、記憶層３４上に形成される。トンネルバリア層３５は、非磁性層であり、例えばＭｇＯまたはＡｌ２Ｏ３で構成される。
【００５５】
参照層３６は、トンネルバリア層３５上に形成される。参照層３６は、磁化方向が不変の強磁性層であり、膜面に対して平行またはほぼ平行となる面内磁化を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３６は、記憶層３４よりも磁化方向の反転エネルギーバリアが大きい。
【００５６】
また、参照層３６は、本体層として例えばＴｂＣｏＦｅで構成され、界面層（トンネルバリア層３５との界面側）として例えばＣｏＦｅＢで構成される。
【００５７】
磁気抵抗効果素子ＭＴＪは、例えばスピン注入型の磁気抵抗効果素子である。したがって、磁気抵抗効果素子ＭＴＪにデータを書き込む場合、または磁気抵抗効果素子ＭＴＪからデータを読み出す場合、磁気抵抗効果素子ＭＴＪは、膜面に垂直な方向において、双方向に電流が通電される。
【００５８】
より具体的には、磁気抵抗効果素子ＭＴＪへのデータの書き込みおよび消去は、以下のように行われる。
【００５９】
上部電極２７側から電子（参照層３６から記憶層３４へ向かう電子）が供給される場合（記憶層３４から参照層３６へ電流が流れる場合）、参照層３６の磁化方向と同じ方向にスピン偏極された電子が記憶層３４に注入される。この場合、記憶層３４の磁化方向は、参照層３６の磁化方向と同じ方向に揃えられる。これにより、記憶層３４の磁化方向と参照層３６の磁化方向とが、平行配列となる。この平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も小さくなる。
【００６０】
一方、下部電極２６側から電子（記憶層３４から参照層３６へ向かう電子）が供給される場合（参照層３６から記憶層３４へ電流が流れる場合）、参照層３６により反射されることで参照層３６の磁化方向と反対方向にスピン偏極された電子とが記憶層３４に注入される。この場合、記憶層３４の磁化方向は、参照層３６の磁化方向と反対方向に揃えられる。これにより、記憶層３４の磁化方向と参照層３６の磁化方向とが、反平行配列となる。この反平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も大きくなる。
【００６１】
参照層３６上には、上部電極２７が形成される。上部電極２７は、導電性を有する金属材料で構成され、例えば、ＴｉＮで構成される。また、これに限らず、Ｔｉ、Ｔａ、またはＷのいずれかを含む膜、もしくはこれらの積層膜で構成されてもよい。
【００６２】
可変抵抗素子ＲＥ（相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪ）の平面形状は、例えば円形である。言い換えると、可変抵抗素子ＲＥは、ピラー状に形成される。
【００６３】
なお、相変化素子ＰＣは、Ｓｂ２Ｔｅ３で構成される第１層３１とＧｅＴｅで構成される第２層３２の積層構造に限らない。第２層３２はＧｅＴｅ、ＡｌＴｅ系のいずれか、もしくはそれらを含む化合物から構成され、第１層３１はＳｂ、Ｔｅ、Ａｇ、Ａｌ、Ａｕ、Ｂｉ、Ｃｕ、Ｇａ、Ｉｎ、Ｓｉ、またはＺｎの少なくとも１つ以上を含む化合物から構成されてもよい。
【００６４】
また、相変化素子ＰＣは、Ｓｂ、Ｔｅ、Ａｇ、Ａｌ、Ａｕ、Ｂｉ、Ｃｕ、Ｇａ、Ｇｅ、Ｉｎ、Ｓｉ、またはＺｎの少なくとも１つ以上を含む化合物からなる単層構造で構成されてもよい。例えば、相変化素子ＰＣは、ＧｅＳｂＴｅ化合物の中で、ＧｅＴｅ−Ｓｂ２Ｔｅ３化合物と称されるいわゆる線上組成、もしくは共晶組成（以下、共晶系と記す）のＳｂＴｅにＧｅ等が添加された組成で構成されることが望ましい。共晶系の場合、ＳｂＴｅ以外の化合物、例えば、ＧｅＳｂ系、ＧａＳｂ系等がある。また、単一の化合物ではなく、共晶系を含む複数の化合物等から構成されてもよい。また、ＧｅＳｂＴｅ化合物にＢｉやＩｎを添加してもよいし、ＧｅＳｂＴｅ化合物のＳｂをＢｉに置換したＧｅＢｉＴｅ化合物にしてもよい。ＧｅＳｂＴｅ化合物では、Ｇｅ２Ｓｂ２Ｔｅ５（いわゆる２−２−５組成）化合物、または、これにＮやＯを添加してもよい。また、ＧｅＴｅ−Ｓｂ２Ｔｅ３化合物またはＧｅＳｂＴｅ化合物から若干組成が変化したＳｂリッチ、Ｓｂプア組成、またはＧｅＴｅリッチ組成であってもよい。また、ＧｅＳｂＴｅ化合物にＳｉＯ２等の絶縁体を分散してもよい。これら他の組成や化合物を添加する方法は、共晶系にも同様に行なうことができる。相変化素子ＰＣの構成材料（組成）は、所望の電気抵抗率、抵抗変化量、またはスイッチング・スピードなどを考慮して適宜選択される。
【００６５】
また、記憶層３４および参照層３６は、膜面に対して垂直またはほぼ垂直となる垂直磁化を有してもよい。ここで、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００６６】
また、記憶層３４と参照層３６とは、配置が入れ替わってもよい。すなわち、相変化素子ＰＣ上に、参照層３６、トンネルバリア層３５、および記憶層３４が順に形成されてもよい。
【００６７】
また、参照層３６の上部に、図示せぬスペーサ層（例えば、Ｒｕ等）を介してシフト調整層が形成されてもよい。シフト調整層は、磁化方向が不変の磁性層であり、その磁化方向は、参照層３６の磁化方向と反対方向である。これにより、シフト調整層は、記憶層３４にかかる参照層３６からの漏洩磁界を打ち消すことができる。言い換えると、シフト調整層は、参照層３６からの漏れ磁場による記憶層３１に対する反転特性のオフセットを逆方向へ調整する効果を有する。このシフト調整層は、例えば、Ｎｉ、Ｆｅ、Ｃｏ等の磁性材料とＣｕ、Ｐｄ、Ｐｔ等の非磁性材料との積層構造からなる人工格子などから構成される。
【００６８】
また、記憶層３４と参照層３６とは、平面において寸法差を有してもよい。例えば、記憶層３４の平面における直径は、参照層３６の直径より小さくてもよい。これにより、記憶層３４と参照層３６との間の電気的ショートを防止することができる。なお、磁気抵抗効果素子ＭＴＪの平面形状は、円形に限らず、正方形、長方形、または楕円形などであってもよい。
【００６９】
また、参照層３６を１つの磁性層からなり１つの磁化方向を有するが、複数の磁性層からなり複数の磁化方向を複合したものでもよい。
【００７０】
また、相変化素子ＰＣと磁気抵抗効果素子ＭＴＪとは、配置が入れ替わってもよい。すなわち、可変抵抗素子ＲＥとして、磁気抵抗効果素子ＭＴＪ、バリア層３３、および相変化素子ＰＣが順に積層された構造であってもよい。
【００７１】
第１の実施形態では、上記相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪを複合させて、データを記憶する。第１の実施形態における可変抵抗素子ＲＥの書き込み動作および消去動作の詳細については、後述する。
【００７２】
上述したように、磁気抵抗効果素子ＭＴＪは、磁化方向が固定の参照層３６および磁化方向が可変の記憶層３４の少なくとも２層以上の磁性層で構成される。このため、磁気抵抗効果素子ＭＴＪの近傍には、これら磁性層による磁場が発生している。
【００７３】
磁気抵抗効果素子ＭＴＪによって生じる磁場は、相変化素子ＰＣに印加される。この磁場の分布は、記憶層３４の磁化方向により変化する。このため、磁気抵抗効果素子ＭＴＪによって相変化素子ＰＣに印加される磁場の強度は、記憶層３４の磁化方向によって制御することができる。
【００７４】
例えば、記憶層３４と参照層３６との磁化方向が同じ場合（Ｐ状態の場合）、相変化素子ＰＣに印加される磁場の強度が実質的にゼロになるように（磁場が印加されないように）磁気抵抗効果素子ＭＴＪを設計する。これは、磁気抵抗効果素子ＭＴＪにおける各層の磁場の強さを調整することにより設計することができる。なお、実質的に「ゼロ」とは、相変化素子ＰＣに影響の無い程度の微弱磁場が印加されている状態も含むことを示す。このため、相変化素子ＰＣに微弱磁場が印加されている状態と言い換えてもよい。
【００７５】
このとき、磁気抵抗効果素子ＭＴＪに電流を流すことにより記憶層３４の磁化方向を変えてＡ状態にすると、相変化素子ＰＣに印加される磁場はゼロではなくなる。言い換えると、磁気抵抗効果素子ＭＴＪによって、相変化素子ＰＣに磁場が印加される。
【００７６】
なお、相変化素子ＰＣの相変化させるべき部分は、図３の相変化素子ＰＣと発熱（ヒーター）層２６とが接する部分近傍である。そのため、相変化素子ＰＣ全体に磁場を印加したり、しなかったりする必要はなく、発熱層２６と接する部分近傍のみを考慮して設計すればよい。
【００７７】
以下に、磁場印加の有無による相変化素子ＰＣの結晶状態について説明する。
【００７８】
図４は、非結晶状態の相変化素子ＰＣにおける磁場印加の有無に応じた電流値に対する抵抗値の変化を示すグラフである。
【００７９】
図４に示すように、非結晶状態の相変化素子ＰＣに磁場を印加しない場合、相変化素子ＰＣに電流を印加すると抵抗値が変化する。これは、上述したように、電流を流すことで相変化素子ＰＣが非結晶状態から結晶状態に変化するためである。一方、非結晶状態の相変化素子ＰＣに磁場を印加する場合、相変化素子ＰＣに電流を流しても抵抗値は変化しない。これは、相変化素子ＰＣに磁場を印加する場合、電流を流しても相変化素子ＰＣが非結晶状態から結晶状態に変化しないためだと考えられる。
【００８０】
すなわち、非結晶状態の相変化素子ＰＣに磁場を印加すると、電流を流しても結晶化せず、データ保持特性を向上させることができる。第１の実施形態では、磁気抵抗効果素子ＭＴＪをＡ状態にすることで相変化素子ＰＣに磁場を印加し、相変化素子ＰＣのデータ保持特性を向上させる。そして、磁気抵抗効果素子ＭＴＪをＰ状態にすることで相変化素子ＰＣへの磁場をゼロにし、相変化素子ＰＣのデータの書き換え（消去）を行う。
【００８１】
なお、磁気抵抗効果素子ＭＴＪがＰ状態の場合に相変化素子ＰＣに印加される磁場の強度がゼロになり、Ａ状態の場合に相変化素子ＰＣに磁場が印加されるように、磁気抵抗効果素子ＭＴＪを設計したが、これに限らない。磁気抵抗効果素子ＭＴＪがＡ状態の場合に相変化素子ＰＣに印加される磁場の強度がゼロになり、Ｐ状態の場合に相変化素子ＰＣに磁場が印加されるように、磁気抵抗効果素子ＭＴＪを設計してもよい。
【００８２】
また、磁気抵抗効果素子ＭＴＪとは別の層に磁性層を形成してもよい。これにより、相変化素子ＰＣに印加される磁場の強度を固定的に増加させたり、減少させたりすることができる。
【００８３】
［動作例］
次に、図５乃至図９を用いて、第１の実施形態に係る不揮発性半導体記憶装置の書き込み動作および消去動作例について説明する。
【００８４】
図５乃至図９は、第１の実施形態に係る不揮発性半導体記憶装置の動作例を示す図であり、第１の実施形態に係る可変抵抗素子ＲＥの断面図を示す図である。
【００８５】
ここでは、磁気抵抗効果素子ＭＴＪがＰ状態の場合に相変化素子ＰＣに印加される磁場の強度がゼロになり、Ａ状態の場合に相変化素子ＰＣに磁場が印加されるように、磁気抵抗効果素子ＭＴＪを設計された例について説明する。より具体的には、磁気抵抗効果素子ＭＴＪは、相変化素子ＰＣにおける発熱層（コンタクトプラグ２６）との界面近傍の磁場の強度を、磁気抵抗効果素子ＭＴＪがＡ状態のときに１０[ｋＯｅ]程度、Ｐ状態のときに実質的にゼロ（０［ｋＯｅ］）となるように設計している。
【００８６】
第１の実施形態に係る相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪの複合素子では、これらに電流パルスを印加することにより、磁気抵抗効果素子ＭＴＪの磁化状態および相変化素子ＰＣの結晶状態を可変にすることで素子にデータを記憶する。
【００８７】
初期状態において相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪの抵抗はともに低抵抗状態に設定され、データを記憶した状態において相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪの抵抗はともに高抵抗状態となる。すなわち、２つの素子（相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪ）で１つの情報記憶素子（可変抵抗素子ＲＥ）となる。なお、磁気抵抗効果素子ＭＴＪの磁化状態および相変化素子ＰＣの結晶状態の組み合わせによって、多値記憶が可能であるが、ここでは、２値記憶の場合について説明する。
【００８８】
以下に、第１の実施形態に係る不揮発性半導体記憶装置の書き込み動作および消去動作例についてより詳細に説明する
まず、書き込み動作について説明する。
【００８９】
まず、図５に示すように、可変抵抗素子ＲＥにおいて、磁気抵抗効果素子ＭＴＪがＰ状態、かつ相変化素子ＰＣが結晶状態になるように設定される。すなわち、磁気抵抗効果素子ＭＴＪおよび相変化素子ＰＣがともに低抵抗状態に設定される。これを初期状態（第１状態）とし、データが書き込まれていないＯＦＦ状態とする。このとき、磁気抵抗効果素子ＭＴＪによって相変化素子ＰＣに印加される磁場の強度Ｈは、実質的に０［ｋＯｅ］である。
【００９０】
次に、図６に示すように、第１状態の可変抵抗素子ＲＥに対して、下部電極２６から上部電極２７に向かって（相変化素子ＰＣから磁気抵抗効果素子ＭＴＪに向かって）電流パルスを印加する。この方向を順方向とする。この電流パルスは、比較的強度が高く短いパルス（高、短パルス、例えば１．５［Ｖ］、２０［ｎｓｅｃ］）である。これにより、相変化素子ＰＣが結晶状態から非結晶状態に変化する。このとき、相変化素子ＰＣは、発熱層である下部電極２６近傍から非結晶化する。このため、相変化素子ＰＣ全体が非結晶状態にならなくても、発熱層である下部電極２６近傍だけが非結晶化してもよい。一方、順方向の電流の場合（参照層３６から記憶層３４へ電子が向かう場合）、磁気抵抗効果素子ＭＴＪのＰ状態は変化しない。
【００９１】
このように、相変化素子ＰＣが高抵抗状態になり、磁気抵抗効果素子ＭＴＪが低抵抗状態のままである。これを第２状態とする。
【００９２】
次に、図７に示すように、第２状態の可変抵抗素子ＲＥに対して、上部電極２７から下部電極２６に向かって（磁気抵抗効果素子ＭＴＪから相変化素子ＰＣに向かって）電流パルスを印加する。この方向を逆方向とする。この電流パルスは、相変化素子ＰＣの非結晶状態を壊さず、磁気抵抗効果素子ＭＴＪの記憶層３４の磁化を反転させる磁化反転パルス（例えば０．４［Ｖ］、０．５［ｎｓｅｃ］を１回、または複数回）である。これにより、記憶層３４から参照層３６へ電子が流れ、磁気抵抗効果素子ＭＴＪがＰ状態からＡ状態に変化する。
【００９３】
一方、逆方向の電流パルスの場合、相変化素子ＰＣの非結晶状態は変化しない。これは、相変化素子ＰＣを相変化させる熱は下部電極２６の発熱によってもたらされるためである。すなわち、逆方向の電流パルスを印加する場合、発熱源はほぼなく、相変化素子ＰＣが加熱されないため、結晶状態は変化しない。このため、相変化素子ＰＣの結晶状態の変化を懸念して小さい電流にする必要はなく、素子のスイッチング・スピードに影響を与えることはない。
【００９４】
このように、磁気抵抗効果素子ＭＴＪが高抵抗状態になり、相変化素子ＰＣが高抵抗状態のままである。これを第３状態とする。第３状態は、最も抵抗の高い状態であり、データが書き込まれたＯＮ状態とする。これにより、データの書き込み動作が完了する。
【００９５】
続いて、消去動作について説明する。第３状態において、磁気抵抗効果素子ＭＴＪがＡ状態になることで、相変化素子ＰＣに磁場が印加されている。このとき、磁気抵抗効果素子ＭＴＪによって相変化素子ＰＣに印加される磁場の強度Ｈは、１０［ｋＯｅ］程度である。
【００９６】
まず、図８に示すように、第３状態の可変抵抗素子ＲＥに対して、順方向に電流パルスを印加する。この電流パルスは、磁気抵抗効果素子ＭＴＪの記憶層３４の磁化を反転させる磁化反転パルス（例えば０．４［Ｖ］、０．５［ｎｓｅｃ］を１回、または複数回）である。これにより、参照層３６から記憶層３４へ電子が流れ、磁気抵抗効果素子ＭＴＪがＡ状態からＰ状態に変化する。これに伴って、磁気抵抗効果素子ＭＴＪによって相変化素子ＰＣに印加される磁場の強度Ｈは、実質的に０［ｋＯｅ］になる。
【００９７】
一方、第３状態において磁気抵抗効果素子ＭＴＪがＡ状態であったため、相変化素子ＰＣに磁場が印加されている。このため、上記磁化反転パルスによって、相変化素子ＰＣの非結晶状態は変化しない。
【００９８】
このように、磁気抵抗効果素子ＭＴＪが低抵抗状態になり、相変化素子ＰＣが高抵抗状態のままである。すなわち、第２状態に戻る。
【００９９】
次に、図９に示すように、第２状態の可変抵抗素子ＲＥに対して、順方向に電流パルスを印加する。この電流パルスは、比較的強度が低く長いパルス（低、長パルス、例えば０．６［Ｖ］、１［μｓｅｃ］）である。これにより、相変化素子ＰＣが非結晶状態から結晶状態に変化する。このとき、直前の動作（図８の動作）において順方向の電流パルスを印加しているため、下部電極２６の発熱が開始されており、相変化素子ＰＣの温度は上昇している。このため、磁気抵抗効果素子ＭＴＪの磁場によって固定化されていた非結晶状態の相変化素子ＰＣは、磁気抵抗効果素子ＭＴＪがＰ状態になり、磁場がゼロになった時点から、結晶化が開始される。このため、本工程で印加される順方向の電流パルスは、比較的短い時間のパルスでよい。一方、順方向の電流パルスの場合、磁気抵抗効果素子ＭＴＪのＰ状態は変化しない。
【０１００】
このように、磁気抵抗効果素子ＭＴＪおよび相変化素子ＰＣは第１状態に戻り、データの消去動作が完了する。
【０１０１】
続いて、読み出し動作について説明する。
【０１０２】
磁気抵抗効果素子ＭＴＪおよび相変化素子ＰＣに、読み出し電流が供給される。この読み出し電流は、磁気抵抗効果素子ＭＴＪの磁化状態および相変化素子ＰＣの結晶状態が変化しない値（書き込み電流よりも小さい値）に設定される。このときの磁気抵抗効果素子ＭＴＪおよび相変化素子ＰＣの抵抗値の変化を検出することにより、メモリ動作可能な半導体装置となる。
【０１０３】
なお、第１の実施形態では、第１状態をＯＦＦ状態、第３状態をＯＮ状態として、２値書き込みの例を説明したが、これに限らない。第１状態乃至第３状態を用いることで、４値記憶、またはそれ以上の多値記憶を実行することも可能である。
【０１０４】
［製造方法］
次に、図１０乃至図１２を用いて、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【０１０５】
図１０乃至図１２は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。ここでは、特に可変抵抗素子ＲＥの製造工程について説明する。
【０１０６】
まず、半導体基板２１上に、ワード線ＷＬとなるゲート電極および拡散層からなるトランジスタＴが形成される。その後、トランジスタＴが覆われるように、全面に層間絶縁層２５が形成される。
【０１０７】
次に、図１０に示すように、トランジスタＴの拡散層に達するように層間絶縁層２５内に、コンタクトホールが形成される。このコンタクトホール内が埋め込まれるように、全面にコンタクトプラグ２６が形成される。その後、コンタクトホール外に形成されたコンタクトプラグ２６が除去され、上面が平坦化される。コンタクトプラグ２６は、例えば、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、またはＴａＳｉＮ等の比較的抵抗の大きい金属材料で構成される。
【０１０８】
次に、図１１に示すように、層間絶縁層２５およびコンタクトプラグ２６上に、相変化素子ＰＣが形成される。
【０１０９】
より具体的には、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法により、層間絶縁層２５およびコンタクトプラグ２６上に、複数の第１層３１と複数の第２層３２とが交互に積層される。第１層３１は、例えば、Ｓｂ２Ｔｅ３で構成され、その膜厚は１．０ｎｍ程度である。第２層３２は、例えば、ＧｅＴｅで構成され、その膜厚は０．４ｎｍ程度である。これら複数の第１層３１と複数の第２層３２とが交互に積層されることにより、相変化素子ＰＣは超格子構造を有する。
【０１１０】
なお、相変化素子ＰＣの最下層として形成される第１層３１は、それよりも上層に位置する第１層３１よりも厚い膜厚を有することが望ましく、その膜厚は５．０ｎｍ程度である。これにより、最下層の第１層３１は、コンタクトプラグ２６との界面におけるバッファ層となる。
【０１１１】
このようにして、相変化素子ＰＣが形成される。
【０１１２】
次に、例えばＣＶＤ法により、相変化素子ＰＣ上に、図示せぬ上部電極が形成された後、バリア層３３が形成される。バリア層３３は、相変化素子ＰＣと磁気抵抗効果素子ＭＴＪとの間において相互に元素が拡散することを防止する。また、バリア層３３は、磁気抵抗効果素子ＭＴＪを構成する層（例えば、後述する記憶層３４）の結晶性を向上させる目的にも用いられる。バリア層３３は、例えばＡｇ、Ａｌ、Ａｕ、Ｃｒ、Ｒｕ、Ｔａ、Ｔｉ、Ｐｄ、またはＰｔの少なくともいずれか１つ以上を含む。
【０１１３】
次に、バリア層３３上に、磁気抵抗効果素子ＭＴＪが形成される。
【０１１４】
より具体的には、まず、例えばＣＶＤ法により、バリア層３３上に、記憶層３４が形成される。記憶層３４は、磁化方向が可変の強磁性層であり、本体層として例えばＴｂＣｏＦｅで構成され、界面層（トンネルバリア層３５との界面側）として例えばＣｏＦｅＢで構成される。
【０１１５】
次に、例えばＣＶＤ法により、記憶層３４上に、トンネルバリア層３５が形成される。非磁性層であり、例えばＭｇＯまたはＡｌ２Ｏ３で構成される。
【０１１６】
次に、例えばＣＶＤ法により、トンネルバリア層３５上に、参照層３６が形成される。参照層３６は、磁化方向が不変の強磁性層であり、本体層として例えばＴｂＣｏＦｅで構成され、界面層（トンネルバリア層３５との界面側）として例えばＣｏＦｅＢで構成される。
【０１１７】
このようにして、磁気抵抗効果素子ＭＴＪが形成される。
【０１１８】
その後、例えばＣＶＤ法により、参照層３６上に、上部電極２７が形成される。上部電極２７は、導電性を有する金属材料で構成され、例えば、ＴｉＮで構成される。また、これに限らず、Ｔｉ、Ｔａ、またはＷのいずれかを含む膜、もしくはこれらの積層膜で構成されてもよい。
【０１１９】
次に、図１２に示すように、例えばＲＩＥ（Reactive Ion etching）等のドライエッチングにより、上部電極２７、磁気抵抗効果素子ＭＴＪ、バリア層３３、および相変化素子ＰＣが一括加工される。これにより、上部電極２７、磁気抵抗効果素子ＭＴＪ、バリア層３３、および相変化素子ＰＣの平面形状は、例えば円形になる。言い換えると、上部電極２７、磁気抵抗効果素子ＭＴＪ、バリア層３３、および相変化素子ＰＣは、ピラー状に形成される。
【０１２０】
次に、全面に、層間絶縁層２５が形成され、上部電極２７、磁気抵抗効果素子ＭＴＪ、バリア層３３、および相変化素子ＰＣが覆われる。その後、層間絶縁層２５の上面が平坦化され、上部電極２７の上面が露出される。さらに、上部電極２７上に、ビット線ＢＬＡが形成され、電気的に接続される。
【０１２１】
このようにして、第１の実施形態に係る可変抵抗素子ＲＥが形成される。
【０１２２】
なお、上部電極２７、磁気抵抗効果素子ＭＴＪ、バリア層３３、および相変化素子ＰＣ
の加工後、層間絶縁層２５が形成される前に、磁気抵抗効果素子ＭＴＪおよび相変化素子ＰＣの側面にＳｉＮで構成される絶縁層が形成されることが望ましい。これにより、各素子の側面を保護することができる。
【０１２３】
また、可変抵抗素子ＲＥの直径は、例えば４０ｎｍである。素子をさらに微細化して可変抵抗素子ＲＥのアスペクト比が大きくなると、可変抵抗素子ＲＥのピラーが倒れる懸念がある。この場合、磁気抵抗効果素子ＭＴＪおよび相変化素子ＰＣを一括加工せず、別々に加工してピラー状にしてもよい。
【０１２４】
例えば、相変化素子ＰＣが形成された後、相変化素子ＰＣがピラー状に加工される。その後、相変化素子ＰＣが層間絶縁層２５で覆われ、上面が平坦化される。その後、相変化素子ＰＣおよび層間絶縁層２５上に、磁気抵抗効果素子ＭＴＪ（およびバリア層３３）が形成された後、磁気抵抗効果素子ＭＴＪがピラー状に加工される。その後、磁気抵抗効果素子ＭＴＪが層間絶縁層２５で覆われ、上面が平坦化される。これにより、可変抵抗素子ＲＥのピラーの倒壊を防ぐことができる。
【０１２５】
［効果］
上記第１の実施形態によれば、可変抵抗素子ＲＥが相変化素子ＰＣと磁気抵抗効果素子ＭＴＪとの積層構造で構成される。より具体的には、可変抵抗素子ＲＥとして、発熱層（下部電極２６）上に、超格子構造を有する相変化素子ＰＣが形成され、相変化素子ＰＣ上に、記憶層３４、トンネルバリア層３５、および参照層３６からなる磁気抵抗効果素子ＭＴＪが形成される。これら２つの素子（相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪ）で１つの情報記憶素子（可変抵抗素子ＲＥ）を構成している。これにより、以下の効果を得ることができる。
【０１２６】
比較例の相変化素子単体によれば、ＯＮ／ＯＦＦ状態の抵抗はそれぞれ、１０［ｋΩ］、１．１［ｋΩ］であった。また、比較例の磁気抵抗効果素子単体によれば、ＯＮ／ＯＦＦ状態の抵抗はそれぞれ、１０［ｋΩ］、８［ｋΩ］であった。これに対し、第１の実施形態の可変抵抗素子ＲＥによれば、相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪがともに低抵抗状態をＯＦＦ状態、相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪがともに高抵抗状態をＯＮ状態にしている。このため、ＯＮ／ＯＦＦ状態の抵抗比を大きく設定することができる。より具体的には、第１の実施形態の可変抵抗素子ＲＥによれば、ＯＮ／ＯＦＦ状態の抵抗はそれぞれ、１７［ｋΩ］、０．３［ｋΩ］であり、比較例の相変化素子単体および磁気抵抗効果素子単体よりもＯＮ／ＯＦＦ状態の抵抗比を向上させることができる。特に、磁気抵抗効果素子単体よりもＯＮ／ＯＦＦ状態の抵抗比の向上が顕著である。
【０１２７】
また、第１の実施形態の可変抵抗素子ＲＥによれば、磁気抵抗効果素子ＭＴＪからの磁場が相変化素子ＰＣに印加される。これにより、データを書き込んだ状態である非結晶状態の相変化素子ＰＣは、データを読み出すための電流を流した場合、または、その他予期せぬ動作により電流が流れた場合等、結晶状態へと変化しない。すなわち、相変化素子ＰＣに磁場を印加することで、相変化素子ＰＣが非結晶状態から結晶状態に変化することはないため、データ保持特性を向上させることができる。
【０１２８】
また、第１の実施形態の可変抵抗素子ＲＥによれば、相変化素子ＰＣがＳｂ２Ｔｅ３で構成される第１層３１とＧｅＴｅで構成される第２層３２とからなる超格子構造を有する。このため、結晶状態から非結晶状態への変化は、主に第２層３２のＧｅの変位によるものである。すなわち、相変化による原子構造の変化を最小限に抑えることができる。これにより、書き換え耐久性の向上を図ることができる。より具体的には、比較例の相変化素子単体では書き換え耐久性は１０００回程度であるのに対して、第１の実施形態の可変抵抗素子ＲＥ（相変化素子ＰＣ）では１００００回以上まで向上させることができる。
【０１２９】
また、上述したように、第１の実施形態の可変抵抗素子ＲＥによれば、結晶状態から非結晶状態への変化は主に第２層３２のＧｅの変位によるものであって、相変化による原子構造の変化を最小限に抑えることができる。これに伴って、相変化に必要な動作電流も低減することができる。より具体的には、比較例の相変化素子単体では、ＯＮ時のパルスは２０［ｎｓｅｃ］で３．０［Ｖ］であり、ＯＦＦ時のパルスは１［μｓｅｃ］で１０［Ｖ］であった。これに対し、第１の実施形態の可変抵抗素子ＲＥ（相変化素子ＰＣ）では、ＯＮ時のパルスは２０［ｎｓｅｃ］で１．５［Ｖ］であり、ＯＦＦ時のパルスは１［μｓｅｃ］で０．５［Ｖ］程度まで低電流化することができる。
【０１３０】
上記効果を得ることに伴って、素子の微細化を図ることも可能になる。
【０１３１】
さらに、第１の実施形態の可変抵抗素子ＲＥによれば、複合素子（相変化素子ＰＣおよび磁気抵抗効果素子ＭＴＪ）を複数ずつ組み合わせて積層することも可能である。これにより、基板の面内に平行な方向のスペースをほとんど増加することなく（面積増加なく）、さらなる多値記憶素子、または３次元的な記憶素子列を形成することができる。すなわち、素子の高密度化と、コストの低下の両立を図ることができる。
【０１３２】
＜第２の実施形態＞
図１３乃至図１５を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態は、可変抵抗素子ＲＥが相変化素子ＰＣで構成され、複数の相変化素子ＰＣに対して磁場を印加する１つの磁気抵抗効果素子ＭＴＪが配置される例である。これにより、１つの磁気抵抗効果素子ＭＴＪにより共通して磁場が印加される複数の相変化素子ＰＣを一括で消去することができる。以下に、第２の実施形態について詳説する。
【０１３３】
なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１３４】
［構造］
まず、図１３を用いて、第２の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【０１３５】
図１３は、第２の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図である。ここでは、図１におけるビット線ＢＬＡ１に共通接続される隣接した２つのメモリセルＭＣ１−１，ＭＣ１−２について示している。
【０１３６】
図１３に示すように、第２の実施形態において、第１の実施形態と異なる点は、１つの可変抵抗素子ＲＥが１つの相変化素子ＰＣで構成され、複数の相変化素子ＰＣに対してその近傍に磁場を印加する１つの磁気抵抗効果素子ＭＴＪが配置される点である。
【０１３７】
メモリセルＭＣ１−１は半導体基板２１上に配置されたスイッチ素子Ｔ１−１および可変抵抗素子ＲＥ１−１で構成され、メモリセルＭＣ１−２は半導体基板２１上に配置されたスイッチ素子Ｔ１−２および可変抵抗素子ＲＥ１−２で構成される。これらメモリセルＭＣ１−１，ＭＣ１−２は、ビット線ＢＬＡの延在する方向（第１方向）に沿って隣接する。メモリセルＭＣ１−１，ＭＣ１−２は、半導体基板２１内に配置されたＳＴＩ構造である素子分離絶縁層２２によって分離される。
【０１３８】
スイッチ素子Ｔ１−１は、ＦＥＴであり、半導体基板２１内の２つのソース／ドレイン拡散層２３−１と、それらの間のチャネル領域上に配置されるゲート電極とを有する。また、スイッチ素子Ｔ１−１は、ＦＥＴであり、半導体基板２１内の２つのソース／ドレイン拡散層２３−２と、それらの間のチャネル領域上に配置されるゲート電極とを有する。スイッチ素子Ｔ１−１，Ｔ１−２におけるゲート電極はそれぞれ、ワード線ＷＬ１，ＷＬ２として機能する。スイッチ素子Ｔ１−１，Ｔ１−２は、層間絶縁層２５により覆われる。
【０１３９】
層間絶縁層２５内にはコンタクトホールが設けられ、コンタクトホール内にコンタクトプラグ（下部電極）２６−１，２６−２が配置される。コンタクトプラグ２６−１の下面は、スイッチ素子Ｔ１−１に接続される。本例では、コンタクトプラグ２６−１は、ソース／ドレイン拡散層２３−１に直接接している。また、コンタクトプラグ２６−２の下面は、スイッチ素子Ｔ１−２に接続される。本例では、コンタクトプラグ２６−２は、ソース／ドレイン拡散層２３−２に直接接している。コンタクトプラグ２６−１，２６−２はそれぞれ、相変化素子ＰＣ１−１，ＰＣ１−２を局所的に温度変化させることができ、発熱層として機能する。
【０１４０】
コンタクトプラグ２６−１の直上には可変抵抗素子ＲＥ１−１が配置され、コンタクトプラグ２６−２の直上には可変抵抗素子ＲＥ１−２が配置される。
【０１４１】
第２の実施形態に係る可変抵抗素子ＲＥ１−１，ＲＥ１−２はそれぞれ、相変化素子ＰＣ１−１，ＰＣ１−２の単層構造で構成される。これら第２の実施形態に係る相変化素子ＰＣ１−１，ＰＣ１−２は、第１の実施形態に係る相変化素子ＰＣ１−１，ＰＣ１−２と同様の構造を有する。
【０１４２】
より具体的には、相変化素子ＰＣ１−１，ＰＣ１−２は、複数の第１層３１と複数の第２層３２とが交互に積層された積層構造で構成される。第１層３１は、例えば、Ｓｂ２Ｔｅ３で構成され、その膜厚は１．０ｎｍ程度である。第１層３１は、相変化素子ＰＣの最下層としてコンタクトプラグ２６上に形成される。第２層３２は、例えば、ＧｅＴｅで構成され、その膜厚は０．４ｎｍ程度である。これら複数の第１層３１と複数の第２層３２とが交互に積層されることにより、相変化素子ＰＣは超格子構造を有する。
【０１４３】
なお、相変化素子ＰＣの最下層として形成される第１層３１は、それよりも上層に位置する第１層３１よりも厚い膜厚を有することが望ましく、その膜厚は５．０ｎｍ程度である。これにより、最下層の第１層３１は、コンタクトプラグ２６との界面におけるバッファ層となる。
【０１４４】
可変抵抗素子ＲＥ１−１上にはビア（上部電極）２７−１が形成され、可変抵抗素子ＲＥ１−２上にはビア（上部電極）２７−２が形成される。可変抵抗素子ＲＥ１−１，ＲＥ１−２はそれぞれ、上部電極２７−１，２７−２を介してビット線ＢＬＡに共通接続される。
【０１４５】
一方、層間絶縁層２５内にはコンタクトホールが設けられ、コンタクトホール内にコンタクトプラグ（下部電極）４１が配置される。コンタクトプラグ４１の下面は、例えば半導体基板２１上に形成された図示せぬ配線に接続される。
【０１４６】
コンタクトプラグ４１上には、磁気抵抗効果素子ＭＴＪが接して形成される。磁気抵抗効果素子ＭＴＪは、例えば、第１方向に延在して形成され、ビット線ＢＬＡの上方に形成される。このとき、磁気抵抗効果素子ＭＴＪは、上面から見ると、可変抵抗素子ＲＥ１−１，ＲＥ１−２（相変化素子ＰＣ１−１，ＰＣ１−２）とオーバーラップすることが望ましいが、これに限らない。磁気抵抗効果素子ＭＴＪは、磁気抵抗効果素子ＭＴＪから発生する磁場が相変化素子ＰＣ１−１，ＰＣ１−２に印加される位置に配置されればよい。
【０１４７】
磁気抵抗効果素子ＭＴＪは第１の実施形態と同様の構造を有する。より具体気には、磁気抵抗効果素子ＭＴＪは、コンタクトプラグ４１上に順に形成された記憶層３４、トンネルバリア層３５、および参照層３６等で構成される。
【０１４８】
磁気抵抗効果素子ＭＴＪ上には、上部電極４２が形成される。上部電極４２は、導電性を有する金属材料で構成され、例えば、ＴｉＮで構成される。また、これに限らず、Ｔｉ、Ｔａ、またはＷのいずれかを含む膜、もしくはこれらの積層膜で構成されてもよい。
【０１４９】
第２の実施形態では、磁気抵抗効果素子ＭＴＪによって発生される磁場に応じて、可変抵抗素子ＲＥである相変化素子ＰＣ１−１，ＰＣ１−２にデータを記憶する。第２の実施形態における可変抵抗素子ＲＥの書き込み動作および消去動作の詳細については、後述する。
【０１５０】
上述したように、可変抵抗素子ＲＥ１−１，ＲＥ１−２として相変化素子ＰＣ１−１，ＰＣ１−２が形成され、その近傍に磁気抵抗効果素子ＭＴＪが形成される。磁気抵抗効果素子ＭＴＪは、磁化方向が可変の記憶層３４および磁化方向が不変の参照層３６の少なくとも２層以上の磁性層で構成される。磁気抵抗効果素子ＭＴＪの近傍には、これら磁性層による磁場が発生している。
【０１５１】
磁気抵抗効果素子ＭＴＪによって生じる磁場は、可変抵抗素子ＲＥ１−１，ＲＥ１−２である相変化素子ＰＣ１−１，ＰＣ１−２に共通して印加される。この磁場の分布は、記憶層３４の磁化方向により変化する。このため、相変化素子ＰＣ１−１，ＰＣ１−２に印加される磁場の強度は、記憶層３４の磁化方向によって制御することができる。
【０１５２】
［動作例］
次に、第２の実施形態に係る不揮発性半導体記憶装置の書き込み動作および消去動作例について説明する。
【０１５３】
ここでは、磁気抵抗効果素子ＭＴＪがＰ状態の場合に相変化素子ＰＣに印加される磁場の強度がゼロになり、Ａ状態の場合に相変化素子ＰＣに磁場が印加されるように、磁気抵抗効果素子ＭＴＪを設計された例について説明する。より具体的には、磁気抵抗効果素子ＭＴＪは、相変化素子ＰＣにおける発熱層（コンタクトプラグ２６）との界面近傍の磁場の強度を、磁気抵抗効果素子ＭＴＪがＡ状態のときに１０［ｋＯｅ］程度、Ｐ状態のときに実質的にゼロとなるように設計している。
【０１５４】
第２の実施形態では、磁気抵抗効果素子ＭＴＪと相変化素子ＰＣ１−１，ＰＣ１−２とを独立して制御する。そして、１つの磁気抵抗効果素子ＭＴＪの磁化状態を制御することによって記憶素子である複数の相変化素子ＰＣ１−１，ＰＣ１−２の結晶状態を制御してデータを記憶する。より具体的には、相変化素子ＰＣ１−１，ＰＣ１−２に磁気抵抗効果素子ＭＴＪによる磁場を印加しない状態で個々の記憶素子にデータを記憶し、磁場を印加した状態でデータを保持し、磁場を取り除いた状態でそれらの記憶素子のデータを一括で消去する。
【０１５５】
以下に、第２の実施形態に係る不揮発性半導体記憶装置の書き込み動作および消去動作例についてより詳細に説明する
まず、書き込み動作について説明する。
【０１５６】
まず、可変抵抗素子ＲＥ１−１，ＲＥ１−２において、相変化素子ＰＣが結晶状態になるように設定される。すなわち、相変化素子ＰＣが低抵抗状態に設定される。一方、磁気抵抗効果素子ＭＴＪがＰ状態になるように設定される。これを初期状態とし、データが書き込まれていないＯＦＦ状態とする。このとき、磁気抵抗効果素子ＭＴＪによって相変化素子ＰＣに印加される磁場の強度Ｈは、実質的に０［ｋＯｅ］である。
【０１５７】
次に、可変抵抗素子ＲＥ１−１（または／および可変抵抗素子ＲＥ１−２）に対して、下部電極２６−１（または／および２６−２）から上部電極２７−１（または／および２７−２）に向かって電流パルスを印加する。この電流パルスは、比較的強度が高く短いパルス（高、短パルス、例えば１．５［Ｖ］、２０［ｎｓｅｃ］）である。これにより、相変化素子ＰＣ１−１（または／および相変化素子ＰＣ１−２）が結晶状態から非結晶状態に変化する。このとき、相変化素子ＰＣ１−１（または／および相変化素子ＰＣ１−２）は、発熱層である下部電極２６近傍から非結晶化する。このため、相変化素子ＰＣ１−１（または／および相変化素子ＰＣ１−２）全体が非結晶状態にならなくても、発熱層である下部電極２６近傍だけが非結晶化してもよい。
【０１５８】
このように、相変化素子ＰＣが高抵抗状態になり、データが書き込まれたＯＮ状態になる。
【０１５９】
次に、磁気抵抗効果素子ＭＴＪに対して、上部電極４２から下部電極４１に向かって電流パルスを印加する。この電流パルスは、磁気抵抗効果素子ＭＴＪの記憶層３４の磁化を反転させる磁化反転パルス（例えば０．４［Ｖ］、０．５［ｎｓｅｃ］を１回、または複数回）である。これにより、磁気抵抗効果素子ＭＴＪがＰ状態からＡ状態に変化する。
【０１６０】
このように、磁気抵抗効果素子ＭＴＪがＡ状態になることで、相変化素子ＰＣ１−１，ＰＣ１−２に磁場が印加される。このとき、磁気抵抗効果素子ＭＴＪによって相変化素子ＰＣ１−１，ＰＣ１−２に印加される磁場の強度Ｈは、１０［ｋＯｅ］である。これにより、相変化素子ＰＣ１−１，ＰＣ１−２のＯＮ状態（非結晶状態）が維持され、データの書き込み動作が完了する。
【０１６１】
続いて、消去動作について説明する。
【０１６２】
まず、磁気抵抗効果素子ＭＴＪに対して、下部電極４１から上部電極４２に向かって電流パルスを印加する。この電流パルスは、磁気抵抗効果素子ＭＴＪの記憶層３４の磁化を反転させる磁化反転パルス（例えば０．４［Ｖ］、０．５［ｎｓｅｃ］を１回、または複数回）である。これにより、磁気抵抗効果素子ＭＴＪがＡ状態からＰ状態に変化する。このように、磁気抵抗効果素子ＭＴＪがＰ状態になることで、相変化素子ＰＣ１−１，ＰＣ１−２に印加される磁場が取り除かれる。このとき、磁気抵抗効果素子ＭＴＪによって相変化素子ＰＣ１−１，ＰＣ１−２に印加される磁場の強度Ｈは、実質的に０［ｋＯｅ］になる。
【０１６３】
次に、可変抵抗素子ＲＥ１−１（または／および可変抵抗素子ＲＥ１−２）に対して、下部電極２６−１（または／および２６−２）から上部電極２７（または／および２７−２）に向かって電流パルスを印加する。この電流パルスは、比較的強度が低く長いパルス（低、長パルス、例えば０．５［Ｖ］、１［μｓｅｃ］）である。このとき、磁気抵抗効果素子ＭＴＪによる磁場が相変化素子ＰＣ１−１，ＰＣ１−２に印加されていないため、相変化素子ＰＣ１−１（または／および相変化素子ＰＣ１−２）が非結晶状態から結晶状態に変化する。
【０１６４】
このように、相変化素子ＰＣ１−１，ＰＣ１−２がＯＦＦ状態（結晶状態）に戻り、データの一括消去動作が完了する。
【０１６５】
［効果］
上記第２の実施形態によれば、記憶素子として相変化素子ＰＣ１−１，ＰＣ１−２が形成され、複数の相変化素子ＰＣ１−１，ＰＣ１−２に対して共通して磁場を印加する１つの磁気抵抗効果素子ＭＴＪが配置される。これにより、１つの磁気抵抗効果素子ＭＴＪの磁化状態を制御することにより、複数の相変化素子ＰＣ１−１，ＰＣ１−２の結晶状態を制御することができ、記憶素子の一括消去が可能となる。
【０１６６】
また、これら相変化素子ＰＣ１−１，ＰＣ１−２と磁気抵抗効果素子ＭＴＪとを積層構造ではなく、分離して独立して形成している。これにより、相変化素子ＰＣ１−１，ＰＣ１−２と磁気抵抗効果素子ＭＴＪとを独立して制御することができ、第１の実施形態よりも動作速度の向上を図ることができる。
【０１６７】
なお、第２の実施形態において、磁気抵抗効果素子ＭＴＪが第１方向に延在する場合について説明したが、これに限らない。磁気抵抗効果素子ＭＴＪが第１方向に直交する第２方向に延在するように形成されてもよいし、平面形状に形成されてもよい。すなわち、第２方向に隣接するメモリセル（例えばメモリセルＭＣ１−１，ＭＣ２−１）が一括消去されてもよいし、第１方向および第２方向に隣接するメモリセル（例えばメモリセルＭＣ１−１，ＭＣ１−２，ＭＣ２−１，ＭＣ２−２））が一括消去されてもよい。
【０１６８】
［変形例］
次に、図１４および図１５を用いて、第２の実施形態に係る不揮発性半導体記憶装置の構造の変形例について説明する。変形例は、上記第２の実施形態をいわゆるクロスポイント型のメモリセルアレイに適用した例である。変形例において、第２の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１６９】
図１４は、第２の実施形態に係る不揮発性半導体記憶装置の構造の変形例を示す回路図である。
【０１７０】
図１４に示すように、メモリセルアレイＭＡ内のメモリセルＭＣ１−１，ＭＣ１−２，ＭＣ２−１，ＭＣ２−２は、マトリクス状に配置される。メモリセルＭＣ１−１は、可変抵抗素子ＲＥ１−１の一端と整流素子（例えば、ダイオード）Ｄ１−１のカソードとが接続された直列接続体を備える。同様に、メモリセルＭＣ１−２は可変抵抗素子ＲＥ１−２の一端と整流素子Ｄ１−２のカソードとが接続された直列接続体、メモリセルＭＣ２−１は可変抵抗素子ＲＥ２−１の一端と整流素子Ｄ２−１のカソードとが接続された直列接続体、メモリセルＭＣ２−２は可変抵抗素子ＲＥ２−２の一端と整流素子Ｄ２−２のカソードとが接続された直列接続体を備える。
【０１７１】
メモリセルＭＣ１−１，ＭＣ１−２の直列接続体の一端（可変抵抗素子ＲＥ１−１，ＲＥ１−２の他端）は、ビット線ＢＬ１に共通に接続され、メモリセルＭＣ２−１，ＭＣ２−２の直列接続体の一端（可変抵抗素子ＲＥ２−１，ＲＥ２−２の他端）は、ビット線ＢＬ２に共通に接続される。一方、メモリセルＭＣ１−１，ＭＣ２−１の直列接続体の一端（整流素子Ｄ１−１，Ｄ２−１のアノード）は、ワード線ＷＬ１に共通に接続され、メモリセルＭＣ１−２，ＭＣ２−２の直列接続体の一端（整流素子Ｄ１−２，Ｄ２−２のアノード）は、ワード線ＷＬ２に共通に接続される。
【０１７２】
ワード線ＷＬ１，ＷＬ２の電位は、第１の制御回路１１により制御される。また、ビット線ＢＬＡ１，ＢＬＡ２，ＢＬＢ１，ＢＬＢ２の電位は、第２の制御回路１２により制御される。
【０１７３】
図１５は、第２の実施形態に係る不揮発性半導体記憶装置の構造の変形例を示す断面図である。ここでは、図１４におけるビット線ＢＬ１に共通接続される隣接した２つのメモリセルＭＣ１−１，ＭＣ１−２について示している。
【０１７４】
図１５に示すように、メモリセルＭＣ１−１は第１方向に延在するビット線ＢＬ１と第１方向に直交する第２方向に延在するワード線ＷＬ１との交差位置に配置された整流素子Ｄ１−１および可変抵抗素子ＲＥ１−１で構成され、メモリセルＭＣ１−２は第１方向に延在するビット線ＢＬ１と第２方向に延在するワード線ＷＬ２との交差位置に配置された整流素子Ｄ１−２および可変抵抗素子ＲＥ１−２で構成される。すなわち、これらメモリセルＭＣ１−１，ＭＣ１−２は、いわゆるクロスポイント型の構造を有する。これらメモリセルＭＣ１−１，ＭＣ１−２は、第１方向に沿って隣接する。
【０１７５】
整流素子Ｄ１−１はワード線ＷＬ１上に形成され、整流素子Ｄ１−２はワード線ＷＬ２上に形成される。整流素子Ｄ１−１，Ｄ１−２は、例えばＰＩＮダイオード（下部側からＰ＋型の領域、Ｎ−型の領域、Ｎ＋型の領域）である。なお、整流素子Ｄ１−１，Ｄ１−２は、ＰＩＮダイオードに限らず、ＳＩＳ（Silicon Insulator Silicon）などのトンネルダイオード（下部側からＰ＋型の領域、トンネル酸化膜、Ｎ＋型の領域）であってもよい。
【０１７６】
整流素子Ｄ１−１上には下部電極２６−１が形成され、整流素子Ｄ１−２上には下部電極２６−２が形成される。コンタクトプラグ２６−１，２６−２はそれぞれ、相変化素子ＰＣ１−１，ＰＣ１−２を局所的に温度変化させることができ、発熱層として機能する。
【０１７７】
コンタクトプラグ２６−１の直上には可変抵抗素子ＲＥ１−１が配置され、コンタクトプラグ２６−２の直上には可変抵抗素子ＲＥ１−２が配置される。
【０１７８】
可変抵抗素子ＲＥ１−１上には上部電極２７−１が形成され、可変抵抗素子ＲＥ１−２上には上部電極２７−２が形成される。可変抵抗素子ＲＥ１−１，ＲＥ１−２はそれぞれ、上部電極２７−１，２７−２を介してビット線ＢＬ１に共通接続される。
【０１７９】
一方、層間絶縁層２５内にはコンタクトホールが設けられ、コンタクトホール内に下部電極４１が配置される。コンタクトプラグ４１の下面は、例えば配線５１に接続される。
【０１８０】
コンタクトプラグ４１上には、磁気抵抗効果素子ＭＴＪが接して形成される。磁気抵抗効果素子ＭＴＪは、例えば、第１方向に延在して形成され、ビット線ＢＬ１の上方に形成される。このとき、磁気抵抗効果素子ＭＴＪは、上面から見ると、可変抵抗素子ＲＥ１−１，ＲＥ１−２（相変化素子ＰＣ１−１，ＰＣ１−２）とオーバーラップすることが望ましいが、これに限らない。磁気抵抗効果素子ＭＴＪは、磁気抵抗効果素子ＭＴＪから発生する磁場が相変化素子ＰＣ１−１，ＰＣ１−２に印加される位置に配置されればよい。  磁気抵抗効果素子ＭＴＪ上には、上部電極４２が形成される。
【０１８１】
変形例においても、上記第２の実施形態と同様の書き込み動作および消去動作が行われる。
【０１８２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１８３】
２１…半導体基板、２６…下部電極、３１…第１層、３２…第２層、３３…バリア層、３４…記憶層、３５…トンネルバリア層、３６…参照層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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