(57)【要約】【課題】微細化を図ることができる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１導電層と、前記第１導電層上に設けられた第１絶縁層と、前記第１絶縁層に接するように前記第１絶縁層上に設けられシリサイドを含む第１シリサイド層と、を含むメモリセルを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜に接するように前記第１絶縁膜上に設けられシリサイドを含む第１導電層と、前記第１導電層に接するように前記第１導電層上に設けられた第１絶縁層と、前記第１絶縁層に接するように前記第１絶縁層上に設けられシリサイドを含む第１シリサイド層と、を含む複数のメモリセルと、
前記半導体基板上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電層と、前記第２導電層上に設けられシリサイドを含む第２シリサイド層と、前記第２シリサイド層と前記第２導電層との間に設けられた第２絶縁層と、前記第２絶縁層を貫通し前記第２シリサイド層と前記第２導電層とを接続する第１貫通部分と、前記第２導電層上において前記第２シリサイド層と隔離して設けられシリサイドを含む第３シリサイド層と、前記第３シリサイド層と前記第２導電層との間に設けられた第３絶縁層と、前記第３絶縁層を貫通し前記第３シリサイド層と前記第２導電層とを接続する第２貫通部分と、を含み、前記半導体基板上において前記メモリセルと離隔して設けられた抵抗素子と、
前記半導体基板上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられた第３導電層と、前記第３導電層上に設けられた第４絶縁層と、前記第４絶縁層に接するように前記第４絶縁層上に設けられシリサイドを含む第４シリサイド層と、前記第４絶縁層を貫通し前記第４シリサイド層と前記第３導電層とを接続する第３貫通部分と、を含み、前記半導体基板上において前記メモリセルと離隔して設けられたトランジスタと、
を備えた半導体装置であって、
前記メモリセル間の前記第１導電層の側面にシリコン酸化膜を含む絶縁層が設けられている半導体装置。
【請求項２】
半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１導電層と、前記第１導電層上に設けられた第１絶縁層と、前記第１絶縁層に接するように前記第１絶縁層上に設けられシリサイドを含む第１シリサイド層と、を含むメモリセルを備えた半導体装置。
【請求項３】
前記半導体基板上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電層と、前記第２導電層上に設けられシリサイドを含む第２シリサイド層と、前記第２導電層上において前記第２シリサイド層と隔離して設けられシリサイドを含む第３シリサイド層と、を含み、前記半導体基板上において前記メモリセルと離隔して設けられた抵抗素子をさらに備えた請求項２記載の半導体装置。
【請求項４】
前記抵抗素子は、
前記第２シリサイド層と前記第２導電層との間に設けられた第２絶縁層と、
前記第２絶縁層を貫通し前記第２シリサイド層と前記第２導電層とを接続する第１貫通部分と、
前記第３シリサイド層と前記第２導電層との間に設けられた第３絶縁層と、
前記第３絶縁層を貫通し前記第３シリサイド層と前記第２導電層とを接続する第２貫通部分と、
をさらに有する請求項３記載の半導体装置。
【請求項５】
前記半導体基板上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられた第３導電層と、前記第３導電層上に設けられた第４絶縁層と、前記第４絶縁層に接するように前記第４絶縁層上に設けられシリサイドを含む第４シリサイド層と、前記第４絶縁層を貫通し前記第４シリサイド層と前記第３導電層とを接続する第３貫通部分と、を含み、前記半導体基板上において前記メモリセルと離隔して設けられたトランジスタと、
をさらに備えた請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記メモリセルの前記第１導電層は、前記第１絶縁膜及び前記第１絶縁層に接するように設けられシリサイドを含む請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記メモリセルは、前記第１導電層と前記第１絶縁層との間に設けられ前記第１絶縁層に接する第５シリサイド層をさらに有する請求項２〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置、例えば、フラッシュメモリにおいては、そのチップ面積の大部分はメモリセルで占められている。そして、半導体装置における微細化は、主に、メモリセルの領域に対して行われる。しかし、メモリセルの微細化が進むと、ポリシリコンを含むコントロールゲート及びフローティングゲートに発生する空乏層の影響により、カップリング比は、低下する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開２００７／０５９８７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、微細化を図ることができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１導電層と、前記第１導電層上に設けられた第１絶縁層と、前記第１絶縁層に接するように前記第１絶縁層上に設けられシリサイドを含む第１シリサイド層と、を含むメモリセルを備える。
【図面の簡単な説明】
【０００６】
【図１】（ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
【図２】（ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ａ）のＡＡ’線に示す断面図であり、（ｂ）は、周辺回路領域を例示する図１（ｂ）のＢＢ’線に示す断面図であり、（ｃ）は、周辺抵抗素子領域を例示する図１（ｃ）のＣＣ’線に示す断面図である。
【図３】（ａ）は、第１の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図４】（ａ）は、第１の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図５】（ａ）は、第１の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図６】（ａ）は、第１の実施形態の比較例に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
【図７】（ａ）は、第１の実施形態の比較例に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図８】（ａ）は、第１の実施形態の比較例に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図９】第１の実施形態の比較例に係る半導体装置のセル領域を例示する断面図である。
【図１０】（ａ）は、第２の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
【図１１】（ａ）は、第２の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図１２】（ａ）は、第２の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図１３】（ａ）は、第２の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図１４】（ａ）は、第３の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
【図１５】（ａ）は、第３の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図１６】（ａ）は、第３の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図１７】（ａ）は、第４の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
【図１８】（ａ）は、第５の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
【図１９】（ａ）は、第５の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図２０】（ａ）は、第５の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【図２１】（ａ）は、第５の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１（ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する断面図である。
図１（ａ）に示すように、本実施形態に係る半導体装置１には、半導体基板１１、例えば、シリコン基板が設けられている。半導体基板１１には、セル領域２０が設けられている。セル領域２０において、半導体基板１１上には、絶縁膜１２（第１絶縁膜）が設けられている。絶縁膜１２は、例えば、酸化シリコンを含んでいる。
【０００８】
絶縁膜１２上には、絶縁膜１２の上面において一方向に延びる複数の積層体１７及び複数の積層体１８が設けられている。複数の積層体１７は、積層体１８間において一方向に直交する他方向に周期的に配置されている。積層体１７は、例えば、メモリセルＭＣとして用いられる。積層体１８は、半導体基板１１上において、積層体１７と離隔している。積層体１８は、例えば、選択ゲートＳＧとして用いられる。積層体１７において、絶縁膜１２は、トンネル絶縁膜として用いられる。積層体１８において、絶縁膜１２は、ゲート絶縁膜として用いられる。
【０００９】
積層体１７及び積層体１８は、導電層１３（第１導電層）、絶縁層１４（第１絶縁層）及びシリサイド層１６（第１シリサイド層）を含んでいる。導電層１３は、絶縁膜１２上に配置されている。導電層１３は、例えば、多結晶シリコンを含んでいる。積層体１７における導電層１３は、例えば、電荷蓄積層となるフローティングゲートＦＧとして用いられる。導電層１３上には、絶縁層１４が配置されている。積層体１７における絶縁層１４は、例えば、ＩＰＤ膜を含み、電極間絶縁層として用いられる。
【００１０】
絶縁層１４上には、シリサイド層１６が配置されている。シリサイド層１６は、絶縁層１４に接するように配置されている。シリサイド層１６は、例えば、ニッケルシリサイド（ＮｉＳｉ）を含んでいる。積層体１７におけるシリサイド層１６は、例えば、コントロールゲートＣＧとして用いられる。
積層体１８における絶縁層１４には、絶縁層１４を貫通する貫通部分１３ａが設けられている。貫通部分１３ａは、例えば、多結晶シリコンを含んでいる。貫通部分１３ａによって、導電層１３とシリサイド層１６とは接続されている。
【００１１】
積層体１７間、積層体１７と積層体１８との間には、絶縁膜２２ａが設けられている。また、積層体１８における絶縁膜２２ａと反対側の側面上には、側壁絶縁膜２２ｂが設けられている。絶縁膜２２ａ及び側壁絶縁膜２２ｂは、例えば、酸化シリコンを含んでいる。絶縁膜２２ａ及び側壁絶縁膜２２ｂの上端は、絶縁膜１４の下面より上方、例えば、絶縁層１４の上面と同じ位置とされている。
【００１２】
絶縁層２２ａと積層体１７との間、絶縁層２２ａと積層体１８との間及び側壁絶縁層２２ｂと積層体１８との間には、絶縁膜２１が設けられている。絶縁膜２１は、例えば、酸化シリコンを含んでいる。側壁絶縁膜２２ｂにおける積層体１８と反対側の側面上には、側壁絶縁膜２３が設けられている。側壁絶縁膜２３は、例えば、窒化シリコンを含んでいる。側壁絶縁膜２３における側壁絶縁膜２２ｂと反対側の側面上には、側壁絶縁膜２４が設けられている。側壁絶縁膜２４は、例えば、酸化シリコンを含んでいる。
【００１３】
側壁絶縁膜２４における側壁絶縁膜２３と反対側の側面上には、層間絶縁膜２５が設けられている。層間絶縁膜２５は、例えば、酸化シリコンを含んでいる。絶縁膜２１、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２５の上端も、絶縁膜１４の下面より上方、例えば、絶縁層１４の上面と同じ位置とされている。絶縁膜２２ａ及び側壁絶縁膜２２ｂの直下域を含む半導体基板１１には、不純物層２６が形成されている。
【００１４】
図１（ｂ）は、第１の実施形態に係る半導体装置の周辺回路領域を例示する断面図である。
図１（ｂ）に示すように、半導体基板１１には、セル領域２０と離隔して周辺回路領域３０も設けられている。周辺回路領域３０において、半導体基板１１上には、絶縁膜１２（第３絶縁膜）が設けられている。絶縁膜１２上には、絶縁膜１２の上面において一方向に延びる積層体３１が設けられている。積層体３１は、例えば、周辺回路のトランジスタのゲートとして用いられる。
【００１５】
積層体３１は、導電層１３（第３導電層）、絶縁層１４（第４絶縁膜）及びシリサイド層１６（第４シリサイド層）を含んでいる。導電層１３は、絶縁膜１２上に配置されている。導電層１３は、例えば、ポリシリコンを含んでいる。絶縁層１４は、導電層１３上に配置されている。シリサイド層１６は、絶縁層１４上に配置されている。シリサイド層１６は、絶縁層１４に接するように配置されている。シリサイド層１６は、例えば、ニッケルシリサイド（ＮｉＳｉ）を含んでいる。絶縁層１４には、絶縁層１４を貫通する貫通部分１３ａ（第３貫通部分）が設けられている。貫通部分１３ａは、例えば、多結晶シリコンを含んでいる。貫通部分１３ａによって、導電層１３とシリサイド層１６とは接続されている。
【００１６】
積層体３１の側面上には、側壁絶縁膜２２ｂが設けられている。側壁絶縁膜２２ｂは、例えば、酸化シリコンを含んでいる。側壁絶縁膜２２ｂの上端は、絶縁層１４の下面より上方、例えば、絶縁層１４の上面と同じ位置とされている。
【００１７】
側壁絶縁層２２ｂと積層体３１との間には、絶縁膜２１が設けられている。絶縁膜２１は、例えば、酸化シリコンを含んでいる。側壁絶縁膜２２ｂにおける積層体３１と反対側の側面上には、側壁絶縁膜２３が設けられている。側壁絶縁膜２３は、例えば、窒化シリコンを含んでいる。側壁絶縁膜２３における側壁絶縁膜２２ｂと反対側の側面上には、側壁絶縁膜２４が設けられている。側壁酸化膜２４は、例えば、酸化シリコンを含んでいる。
【００１８】
側壁絶縁膜２４における側壁絶縁膜２３と反対側の側面上には、層間絶縁膜２５が設けられている。層間絶縁膜２５は、例えば、酸化シリコンを含んでいる。絶縁膜２１、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２５の上端も、絶縁層１４の下面より上方、例えば、絶縁層１４の上面と同じ位置とされている。側壁絶縁膜２２ｂの直下域を含む半導体基板１１には、不純物層２６が形成されている。
【００１９】
図１（ｃ）は、第１の実施形態に係る半導体装置の周辺抵抗素子領域を例示する断面図である。
図１（ｃ）に示すように、半導体基板１１には、セル領域２０及び周辺回路領域３０と離隔して周辺抵抗素子領域４０も設けられている。周辺抵抗素子領域４０において、半導体基板１１上には、絶縁膜１２（第２絶縁膜）が設けられている。絶縁膜１２上には、絶縁膜１２の上面において一方向に延びる積層体３２が設けられている。積層体３２は、例えば、抵抗素子として用いられる。
【００２０】
積層体３２も、導電層１３（第２導電層）、絶縁層１４（第２及び第３絶縁層）及びシリサイド層１６（第２及び第３シリサイド層）を含んでいる。導電層１３は、絶縁膜１２上に配置されている。導電層１３は、例えば、ポリシリコンを含んでいる。絶縁層１４は、導電層１３上に配置されている。シリサイド層１６は、絶縁層１４上に配置されている。シリサイド層１６は、絶縁層１４に接するように配置されている。シリサイド層１６は、例えば、ニッケルシリサイド（ＮｉＳｉ）を含んでいる。絶縁層１４上のシリサイド層１６は、例えば、抵抗素子の端子部として用いられる。積層体３２の絶縁層１４にも、絶縁層１４を貫通する貫通部分１３ａ（第１及び第２貫通部分）が設けられている。貫通部分１３ａは、例えば、多結晶シリコンを含んでいる。貫通部分１３ａによって、導電層１３とシリサイド層１６とは接続されている。
【００２１】
積層体３２の側面上には、側壁絶縁膜２２ｂが設けられている。側壁絶縁膜２２ｂは、例えば、酸化シリコンを含んでいる。側壁絶縁膜２２ｂの上端は、絶縁層１４の下面より上方、例えば、絶縁層１４の上面と同じ位置とされている。
【００２２】
側壁絶縁層２２ｂ積層体３２との間には、絶縁膜２１が設けられている。絶縁膜２１は、例えば、酸化シリコンを含んでいる。側壁絶縁膜２２ｂにおける積層体３２と反対側の側面上には、側壁絶縁膜２３が設けられている。側壁絶縁膜２３は、例えば、窒化シリコンを含んでいる。側壁絶縁膜２３における側壁絶縁膜２２ｂと反対側の側面上には、側壁絶縁膜２４が設けられている。側壁酸化膜２４は、例えば、酸化シリコンを含んでいる。
【００２３】
側壁絶縁膜２４における側壁絶縁膜２３と反対側の側面上には、層間絶縁膜２５が設けられている。層間絶縁膜２５は、例えば、酸化シリコンを含んでいる。絶縁膜２１、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２５の上端も、絶縁層１４の下面より上方、例えば、絶縁層１４の上面と同じ位置とされている。
【００２４】
図２（ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ａ）のＡＡ’線に示す断面図である。
図２（ａ）に示すように、セル領域２０において、半導体基板１１の上部には、一方向と直交する他方向に延びる複数の素子分離層３３が設けられている。素子分離層３３は、例えば、酸化シリコンを含んでいる。素子分離層３３の下部は、半導体基板１１の上面より下方に位置し、素子分離層３３の上部は、半導体基板１１の上面より上方に位置している。半導体基板１１における素子分離層３３の下部で挟まれた部分を活性層３４という。
【００２５】
素子分離層３３間における半導体基板１１上には絶縁膜１２が配置されている。絶縁層１２の上面は、素子分離層３３の上面より下方に位置している。素子分離層３３間における絶縁膜１２の直上域には、導電層１３が配置されている。導電膜１３の上面は、素子分離層３３の上面より上方に位置している。素子分離層３３の上面は、導電層１３の一方向に直交する側面によって挟まれている。
【００２６】
素子分離層３３の上面、導電層１３の上面、導電層１３の側面における素子分離層３３の上面より上方の部分を覆うように、絶縁層１４が配置されている。絶縁層１４上には、シリサイド層１６が配置されている。
【００２７】
図２（ｂ）は、第１の実施形態に係る半導体装置の周辺回路領域を例示する図１（ｂ）のＢＢ’線に示す断面図である。
図２（ｂ）に示すように、周辺回路領域３０において、半導体基板１１の上部には、一方向と直交する他方向に延びる複数の素子分離層３３が設けられている。素子分離層３３は、例えば、酸化シリコンを含んでいる。素子分離層３３の下部は、半導体基板１１の上面より下方に位置し、素子分離層３３の上部は、半導体基板１１の上面より上方に位置している。半導体基板１１における素子分離層３３の下部で挟まれた部分を活性層３４という。
【００２８】
素子分離層３３間における半導体基板１１上には絶縁膜１２が配置されている。絶縁層１２の上面は、素子分離層３３の上面より下方に位置している。素子分離層３３間における絶縁膜１２の直上域には、導電層１３が配置されている。導電膜１３の上面は、素子分離層３３の上面より上方に位置している。素子分離層３３の上面は、導電層１３の一方向に直交する側面によって挟まれている。
【００２９】
素子分離層３３の上面、導電層１３の上面、導電層１３の側面における素子分離層３３の上面より上方の部分を覆うように、シリサイド層１６が配置されている。周辺回路領域３０における素子分離層３３の一方向の幅は、セル領域２０における素子分離層３３の一方向の幅より大きい。周辺回路領域３０における活性層３４の一方向の幅は、セル領域２０における活性層３４の一方向の幅より大きい。
【００３０】
図２（ｃ）は、第１の実施形態に係る半導体装置の周辺抵抗素子領域を例示する図１（ｃ）のＣＣ’線に示す断面図である。
図２（ｃ）に示すように、周辺抵抗素子領域４０において、半導体基板１１上には、絶縁膜１２が配置されている。絶縁膜１２上には、一方向に延びる導電層１３が配置されている。導電層１３上には、絶縁層１４が配置されている。導電層１３の一方及び他方側の離間した位置における絶縁層１４上には、シリサイド層１６（第２及び第３シリサイド層）が配置されている。各シリサイド層１６は導電層１３上において離隔している。各シリサイド層１６の上面には、コンタクト４１が接続されている。絶縁層１４上の各シリサイド層１６は、例えば、抵抗素子の端子部として用いられる。
【００３１】
導電層１３とシリサイド層１６との間における絶縁層１４には、絶縁層１４を貫通する貫通部分１３ａ（第１及び第２貫通部分）が配置されている。貫通部分１３ａによって、導電層１３とシリサイド層１６とは接続されている。
【００３２】
次に、本実施形態に係る半導体装置１の動作について説明する。
セル領域２０において、不純物層２６を、ソース／ドレインとして共有させることにより、複数の積層体１８及び積層体１７は、直列に接続される。これにより、ＮＡＮＤストリングが形成される。積層体１７は、メモリセルＭＣとして用いられ、積層体１８は選択トランジスタの選択ゲートＳＧとして用いられる。ＮＡＮＤストリングの一端をビット線に接続する。ＮＡＮＤストリングの他端をソース線に接続する。積層体１７上のシリサイド層１６にワード線を接続する。半導体基板１１はチャネルとして用いられる。
【００３３】
選択ゲートＳＧによって半導体基板１１に電流を流し、選択されたワード線に電圧を印加することによって、電荷蓄積層への電荷の蓄積及び放出を制御する。これにより、メモリセルＭＣへの書き込み及び消去を行う。
【００３４】
周辺回路領域３０において、積層体３１は、例えば、メモリセル領域２０のビット線又はワード線を選択する選択ゲートを含むトランジスタとして機能する。周辺抵抗素子領域４０の積層体３２は、例えば、抵抗素子として機能する。積層体３２における導電層１３の一端及び他端上に配置された端子部を、電流経路中に組み込むことによって、電流値及び電圧値を制御する。
【００３５】
次に、本実施形態に係る半導体装置１の製造方法について説明する。
図３（ａ）は、第１の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図３（ａ）〜（ｃ）に示すように、半導体基板１１、例えば、シリコン基板上に、絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコンを含んでいる。そして、絶縁膜１２上に、導電層１３を形成する。導電層１３は、例えば、多結晶シリコンを含む。
【００３６】
次に、セル領域２０及び周辺回路領域３０において、他方向に延びる素子分離層３３（図２（ａ）参照）を形成する。素子分離層３３を形成するためには、まず、導電膜１３上に、他方向に延びる複数の開口部を含んだマスクパターンを形成する。このマスクパターンを用いて、導電膜１３、絶縁膜１２及び半導体基板１１の上部をエッチングして溝を形成する。次に、溝の内部を絶縁材料で埋め込み、埋め込んだ絶縁材料の上面を導電層１３の上面より下方であって、導電層１３の下面より上方に位置させる。そして、マスクパターンを除去する。このようにして、素子分離層３３（図２（ａ）参照）を形成する。
【００３７】
次に、セル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０において、導電層１３上に、絶縁層１４を形成する。絶縁層１４における積層体１８（図１（ａ）参照）、積層体３１（図１（ｂ）参照）及び積層体３２（図１（ｃ）参照）が形成される部分に、開口部１４ａを形成する。絶縁層１４における端子部が形成される部分に、開口部１４ａを形成する。
【００３８】
次に、絶縁層１４上に導電層１５を形成する。開口部１４ａの部分においては、導電層１３に接するように開口部１４ａに、例えば、ポリシリコンを埋め込む。これにより、導電層１３及び導電層１５が接続される。導電層１３における開口部１４ａの内部の部分を貫通部分１３ａという。その後、導電層１５上に、キャップ部材１９を形成する。キャップ部材１９は、導電層１５の上面において一方向に延びる部分を含むように形成される。
【００３９】
そして、キャップ部材１９をマスクとして導電層１５、絶縁層１４及び導電層１３に対してエッチングを行う。これにより、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａが形成される。積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａは、導電層１３、絶縁層１４及び導電層１５を含んでいる。次に、積層体１７ａ、積層体１８ａ及び積層体３１ａをマスクとして、例えば、イオン注入法により、半導体基板１１に不純物を導入する。これにより、積層体１７ａの直下域間における半導体基板１１、積層体１７ａの直下域と積層体１８ａの直下域との間における半導体基板１１及び積層体３１ａの直下域に隣接する半導体基板１１に不純物層２６が形成される。なお、周辺抵抗素子領域４０においては、導電層１５の両側の離間した部分以外の部分を除去する。
【００４０】
次に、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａの側面上に絶縁膜２１を形成する。その後、積層体１７ａ間及び積層体１７ａと積層体１８ａとの間を絶縁膜２２ａで埋め込む。また、積層体１８ａにおける積層体１７ａと反対側の側面上、積層体３１ａの側面上及び積層体３２ａの側面上に側壁絶縁膜２２ｂを形成する。
【００４１】
次に、キャップ部材１９、絶縁膜２１の上端、絶縁膜２２ａの上端、側壁絶縁膜２２ｂを覆うように側壁絶縁層２３を形成する。側壁絶縁膜２３上に側壁絶縁膜２４を形成する。そして、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａを覆うように、側壁絶縁膜２４上に層間絶縁膜２５を形成する。その後、層間絶縁膜２５を、側壁絶縁膜２４が露出するまで平坦化する。そして、側壁絶縁膜２４上及び層間絶縁膜２５上に層間絶縁膜２７を形成する。
【００４２】
図４（ａ）は、第１の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図４（ａ）〜（ｃ）に示すように、半導体基板１１の全面を上方から選択的にエッチングバックすることにより、セル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０において、層間絶縁膜２７（図３（ａ）〜（ｃ）参照）を除去し、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２５の上端を、絶縁膜１４の下面より上方、例えば、絶縁膜１４の上面と同じ位置になるまで除去する。これにより、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａにおける導電層１５が、これらの絶縁膜上に露出する。落とし込み量、すなわち、これらの絶縁膜のエッチング量は、エッチング時間により制御する。
【００４３】
図５（ａ）は、第１の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図５（ａ）〜（ｃ）に示すように、半導体基板１１の上方から金属材料、例えば、ニッケル（Ｎｉ）を、例えば、スパッタ法により堆積させて、半導体基板１１上に金属膜３５を形成する。そして、熱処理することによって、金属膜３５における金属材料、例えば、ニッケル（Ｎｉ）と、導電層１５における露出している部分のシリコンとを反応させる。これにより、導電層１５は、ニッケルシリサイドを含むシリサイド層１６に変化し、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａ（図４（ａ）〜（ｃ）参照）は、積層体１７、積層体１８、積層体３１及び積層体３２となる。
【００４４】
次に、未反応の金属膜３５を、例えば、ウェットエッチングにより除去する。このようにして、図１（ａ）〜（ｃ）に示すような半導体装置１が製造される。
【００４５】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１において、メモリセルＭＣにおける絶縁層１４上には、シリサイド層１６が形成されている。したがって、コントロールゲートＣＧはポリシリコンを含まず、シリサイド層となっている。したがって、空乏層化を抑制することができる。これにより、カップリング比の低下を抑制することができる。
【００４６】
コントロールゲートＣＧの空乏層化を防ぐ方法として、コントロールゲートＣＧを金属膜の加工により形成することが挙げられるが、その場合には、ハードマスクとなるキャップ部材１９の材料の選定、エッチングガスの選定及び加工時に生成されるデポ物の除去が困難となる。さらに、この後の熱工程の温度も、金属膜が変質しないように制限されることになり、製造プロセスの大幅な変更が必要となる。本実施形態によれば、シリサイド化することにより、製造プロセスの大幅な変更を必要とせず、空乏層化を低減することができる。
また、セル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０を同時に製造することができる。すなわち、積層体１７、積層体１８、積層体３１及び積層体３２における同じ材料の膜を同時に形成することができる。これにより、製造工程を短縮することができる。
【００４７】
なお、金属膜３５として、ニッケル（Ｎｉ）を含むものとし、導電膜に含まれるシリコンと反応させて、ニッケルシリサイドを形成したが、これに限らない。例えば、金属膜３５は、チタン（Ｔｉ）、タングステン（Ｗ）及びコバルト（Ｃｏ）からなる群より選択された少なくとも１つの金属を含むようにしてもよいし、その他の遷移金属を含むようにしてもよい。
【００４８】
（比較例）
次に、第１の実施形態の比較例について説明する。本比較例は、コントロールゲートの一部及びコントロールゲートに対応する導電層の一部だけがシリサイド化された実施形態である。
【００４９】
図６（ａ）は、第１の実施形態の比較例に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
図６（ａ）〜（ｃ）に示すように、本比較例に係る半導体装置１０１のセル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０において、絶縁層１４上には、導電層１５が設けられている。導電層１５上に、シリサイド層１６が配置されている。
【００５０】
コントロールゲートＣＧは、導電層１５及びシリサイド層１６によって構成されている。したがって、本比較例におけるコントロールゲートＣＧには、ポリシリコンが含まれている。絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２５の上面は、導電層１５の上面と同じ位置とされている。
【００５１】
次に、比較例に係る半導体装置１０１の製造方法について説明する。
先ず、前述の第１の実施形態と同様に、図３（ａ）〜（ｃ）に示す工程を実施する。これらの工程については、説明を省略する。
【００５２】
図７（ａ）は、第１の実施形態の比較例に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図７（ａ）〜（ｃ）に示すように、半導体基板１１の全面を上方から選択的にエッチングバックすることにより、セル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０において、層間絶縁膜２７（図３（ａ）〜（ｃ）参照）を除去し、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２５の上端を、導電層１５の上面より下方であって、絶縁膜１４の上面より上方となる位置まで除去する。これにより、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａにおける導電層１５の上部が、これらの絶縁膜上に露出する。
【００５３】
図８（ａ）は、第１の実施形態の比較例に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図８（ａ）〜（ｃ）に示すように、半導体基板１１の上方から金属材料、例えば、ニッケル（Ｎｉ）を堆積させて、導電層１５の上部を覆うように、半導体基板１１上に金属膜３５を形成する。そして、熱処理することによって、金属膜３５における金属材料、例えば、ニッケル（Ｎｉ）と導電層１５の上部におけるシリコンを反応させる。これにより、導電層１５の上部は、ニッケルシリサイドを含むシリサイド層１６に変化する。
【００５４】
次に、未反応の金属膜３５を、例えば、ウェットエッチングにより除去する。このようにして、図６（ａ）〜（ｃ）に示すような半導体装置１０１が製造される。
【００５５】
本比較例においては、コントロールゲートＣＧは、ポリシリコンを含んでいる。したがって、メモリセルＭＣのコントロールゲートＣＧにおいて空乏層が発生する。以下で、空乏層の発生について説明する。
【００５６】
図９は、第１の実施形態の比較例に係る半導体装置のセル領域を例示する断面図である。
図９に示すように、本比較例に係る半導体装置１０１のコントロールゲートＣＧにおいて、ポリシリコンにおける絶縁膜１４との界面より空乏層４２が発生する。そして、空乏層４２は、ポリシリコン中を上方へ拡がる。これにより、カップリング比が低減される。
【００５７】
また、フローティングゲートＦＧにおいても、ポリシリコンにおける絶縁膜１４との界面より空乏層４２が発生し、ポリシリコン中を下方へ拡がる。これにより、カップリング比が低減される。よって、書き込み・消去特性が劣化してしまうので、半導体装置１０１を微細化することができない。
【００５８】
（第２の実施形態）
次に、第２の実施形態について説明する。本実施形態は、セル領域及び周辺経路領域において、フローティングゲートの一部及びフローティングゲートに対応する導電層の一部がシリサイド化された実施形態である。周辺抵抗素子領域においては、端子部の一部がシリサイド化されている。
【００５９】
図１０（ａ）は、第２の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
図１０（ａ）〜（ｃ）に示すように、本実施形態の半導体装置２において、セル領域２０及び周辺回路領域３０における導電層１３と絶縁層１４との間には、シリサイド層３６（第５シリサイド層）が設けられている。シリサイド層３６は、絶縁層１４の下面に接するように配置されている。
【００６０】
積層体１８及び積層体３１の絶縁層１４には、絶縁層１４を貫通する貫通部分１６ａが設けられている。貫通部分１６ａは、シリサイド、例えば、ニッケルシリサイドを含んでいる。絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端は、導電層１３の上面より上方であるが、絶縁層１４の下面より下方とされている。
【００６１】
周辺抵抗素子領域４０において、絶縁層１４上には、導電層１５が設けられている。導電層１５上に、シリサイド層１６が配置されている。絶縁層１４上の導電層１５及びシリサイド層１６は、例えば、抵抗素子の端子部として用いられる。絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端は、絶縁層１４の上面より上方、例えば、導電層１５の上面と同じ位置とされている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００６２】
次に、本実施形態に係る半導体装置２の製造方法について説明する。
先ず、前述の第１の実施形態と同様に、図３（ａ）〜（ｃ）に示す工程を実施する。これらの工程については、説明を省略する。
【００６３】
図１１（ａ）は、第２の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図１１（ａ）及び（ｂ）に示すように、セル領域２０及び周辺回路領域３０においては、半導体基板１１の上方から選択的にエッチングバックすることにより、層間絶縁膜２７（図３（ａ）及び（ｂ）参照）を除去し、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端を、導電層１５の上面より下方であって、絶縁膜１４の上面より上方となる位置まで除去する。これにより、積層体１７ａ、積層体１８ａ及び積層体３１ａにおける導電層１５の上部が、これらの絶縁膜上に露出する。
【００６４】
一方、図１１（ｃ）に示すように、周辺抵抗素子領域４０においては、層間絶縁膜２７上にレジスト３７を形成することによって、周辺抵抗素子領域４０がエッチングバックされないようにする。その後、レジスト３７を除去する。
【００６５】
図１２（ａ）は、第２の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図１２（ａ）及び（ｂ）に示すように、セル領域２０及び周辺回路領域３０においては、半導体基板１１の上方から選択的にエッチングバックすることにより、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端を、導電層１３の下面より上方であって、絶縁膜１４の下面より下方となる位置まで除去する。導電膜１３の側面の半分以上が露出しないようにする。これにより、積層体１７ａ、積層体１８ａ及び積層体３１ａにおける導電層１３の上部及び導電層１５が、これらの絶縁膜上に露出する。
【００６６】
図１２（ｃ）に示すように、周辺抵抗素子領域４０においては、半導体基板１１の上方から選択的にエッチングバックすることにより、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端を、導電層１５の上面より下方であって、絶縁膜１４の上面より上方となる位置まで除去する。これにより、積層体３２ａにおける導電層１５の上部が、これらの絶縁膜上に露出する。
【００６７】
図１３（ａ）は、第２の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図１３（ａ）〜（ｃ）に示すように、半導体基板１１の上方から金属材料、例えば、ニッケル（Ｎｉ）を堆積させて、半導体基板１１上に金属膜３５を形成する。これにより、セル領域２０及び周辺回路領域３０においては、導電層１５の上面及び側面並びに導電層１３の上部における側面が金属膜３５によって覆われる。一方、周辺抵抗素子領域４０においては、導電層１５の上部が金属膜３５によって覆われる。
【００６８】
そして、熱処理することによって、金属膜３５における金属材料、例えば、ニッケル（Ｎｉ）と導電層１３及び導電層１５におけるシリコンを反応させる。これにより、セル領域２０及び周辺回路領域３０において、導電層１３の上部及び導電層１５は、ニッケルシリサイドを含むシリサイド層１６に変化する。また、周辺抵抗素子領域４０において、導電層１５の上部は、ニッケルシリサイドを含むシリサイド層１６に変化する。
【００６９】
次に、未反応の金属膜３５を、例えば、ウェットエッチングにより除去する。このようにして、図１０（ａ）〜（ｃ）に示すような半導体装置２が製造される。
【００７０】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置２において、メモリセルＭＣにおける絶縁層１４の下方には、絶縁層１４に接するようにシリサイド層３６が形成されている。したがって、フローティングゲートＦＧの上部はシリサイド層となる。よって、フローティングゲートＦＧにおける空乏層の発生を抑制することができる。これにより、カップリング比の低下を抑制することができる。
【００７１】
フローティングゲートＦＧの空乏層化を防ぐ方法として、フローティングゲートＦＧを金属膜の加工により形成することが挙げられる。しかし、半導体装置が、フラッシュメモリの場合には、フローティングゲートＦＧ上にＩＰＤ膜を形成する必要がある。フローティングゲートＦＧを構成する金属膜が、ＩＰＤ膜を形成するための高温の酸化雰囲気に耐えられないことがあり、製造プロセスが制限される。しかしながら、本実施形態においては、フローティングゲートＦＧをシリサイド化により形成しているので、金属膜の加工により形成する場合に比べて、製造プロセスは制限されない。
【００７２】
周辺抵抗素子において、導電層１３は、シリサイド化されておらず、抵抗値は、導電層１３の抵抗値から変化されない。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００７３】
（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態は、セル領域及び周辺経路領域において、コントロールゲート及びフローティングゲートの全て並びにコントロールゲート及びフローティングゲートに対応する導電層の全てがシリサイド化された実施形態である。周辺抵抗素子領域においては、端子部の一部がシリサイド化されている。
【００７４】
図１４（ａ）は、第３の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
図１４（ａ）〜（ｃ）に示すように、本実施形態の半導体装置３において、セル領域２０及び周辺回路領域３０における絶縁膜１２と絶縁層１４との間には、シリサイド層３６が設けられている。シリサイド層３６は、絶縁膜１２及び絶縁層１４に接するように配置されている。絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端は、導電層１３の上面より上方であるが、絶縁層１４の下面より下方とされ、前述の第２の実施形態よりも下方とされている。
【００７５】
周辺抵抗素子領域４０において、絶縁層１４上には、導電層１５が設けられている。導電層１５上に、シリサイド層１６が配置されている。絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端は、絶縁層１４の上面より上方、例えば、導電層１５の上面と同じ位置とされている。
【００７６】
次に、本実施形態に係る半導体装置３の製造方法について説明する。
先ず、前述の第１の実施形態と同様に、図３（ａ）〜（ｃ）に示す工程を実施する。次に、前述の第２の実施形態と同様に、図１１（ａ）〜（ｃ）に示す工程を実施する。これらの工程については、説明を省略する。
【００７７】
図１５（ａ）は、第３の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図１５（ａ）及び（ｂ）に示すように、セル領域２０及び周辺回路領域３０においては、半導体基板１１の上方から選択的にエッチングバックすることにより、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端を、導電層１３の下面より上方であって、絶縁膜１４の下面よりは下方となる位置まで除去する。導電層１３の側面を半分以上露出させる。これにより、積層体１７ａ、積層体１８ａ及び積層体３１ａにおける導電層１３の上部及び導電層１５が、これらの絶縁膜上に露出する。
【００７８】
図１５（ｃ）に示すように、周辺抵抗素子領域４０においては、半導体基板１１の上方から選択的にエッチングバックすることにより、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端を、導電層１５の上面より下方であって、絶縁膜１４の上面より上方となる位置まで除去する。これにより、積層体３２ａにおける導電層１５の上部が、これらの絶縁膜上に露出する。
【００７９】
図１６（ａ）は、第３の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図１６（ａ）〜（ｃ）に示すように、半導体基板１１の上方から金属材料、例えば、ニッケル（Ｎｉ）を堆積させて、半導体基板１１上に金属膜３５を形成する。これにより、セル領域２０及び周辺回路領域３０においては、導電層１５の上面及び側面並びに導電層１３の上部における側面が金属膜３５によって覆われる。一方、周辺抵抗素子領域４０においては、導電層１５の上部が金属膜３５によって覆われる。
【００８０】
そして、熱処理することによって、金属膜３５における金属材料、例えば、ニッケル（Ｎｉ）と導電層１３及び導電層１５におけるシリコンとを反応させる。これにより、セル領域２０及び周辺回路領域３０において、導電層１３及び導電層１５は、ニッケルシリサイドを含むシリサイド層１６に変化する。周辺抵抗素子領域４０において、導電層１５の上部は、ニッケルシリサイドを含むシリサイド層１６に変化する。
【００８１】
次に、未反応の金属膜３５を、例えば、ウェットエッチングにより除去する。このようにして、図１４（ａ）〜（ｃ）に示すような半導体装置３が製造される。
【００８２】
本実施形態によれば、前述に第２の実施形態よりもフローティングゲートＦＧの空乏層化を抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００８３】
（第４の実施形態）
次に、第４の実施形態について説明する。本実施形態は、セル領域においては、コントロールゲート及びフローティングゲートが全てシリサイド化されている。周辺回路領域においては、コントロールゲートに対応する導電層の一部がシリサイド化され、周辺抵抗素子領域においては、端子部の一部がシリサイド化された実施形態である。
【００８４】
図１７（ａ）は、第４の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
図１７（ａ）に示すように、本実施形態の半導体装置４において、セル領域２０における絶縁膜１２と絶縁層１４との間には、シリサイド層３６が設けられている。シリサイド層３６は、絶縁膜１２及び絶縁層１４に接するように配置されている。絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端は、絶縁膜１２の上面より上方であるが、絶縁層１４の下面より下方とされている。
【００８５】
周辺回路領域３０及び周辺抵抗素子領域４０において、絶縁層１４上には、導電層１５が設けられている。導電層１５上に、シリサイド層１６が配置されている。絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３、側壁絶縁膜２４及び層間絶縁膜２４の上端は、絶縁層１４の上面より上方、例えば、導電層１５の上面と同じ位置とされている。
【００８６】
次に、本実施形態に係る半導体装置４の製造方法について説明する。
本実施形態に係る半導体装置４は、セル領域２０及び周辺抵抗素子領域４０については、前述の第３の実施形態と同様に、図１５（ａ）及び（ｃ）並びに図１６（ａ）及び（ｃ）に示す工程を実施することによって製造することができる。周辺回路領域３０においては、前述の比較例と同様に、図７（ｂ）及び図８（ｂ）に示す工程を実施することによって製造することができる。
【００８７】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置４の周辺回路領域３０においては、シリサイド層１６を、導電層１５の上部にのみ形成している。したがって、導電層１５と金属膜３５とを反応させた場合に、金属膜３５に含まれる金属材料が、導電層１５に過剰に供給されない。よって、過剰な金属材料が導電層１５におけるシリコンと反応しきれず導電層１５中で凝集し欠陥となることがない。また、過剰な金属材料が導電層１５におけるシリコンを取り込み、導電層１５中にボイドを形成することもない。よって、半導体装置４を微細化することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００８８】
（第５の実施形態）
次に、第５の実施形態について説明する。本実施形態は、メモリセル間及び選択ゲートの側面に空隙を形成する実施形態である。
【００８９】
図１８（ａ）は、第５の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺回路領域を例示する断面図であり、（ｃ）は、周辺抵抗素子領域を例示する断面図である。
図１８（ａ）に示すように、本実施形態に係る半導体装置５において、積層体１７及び積層体１８の側面は、絶縁膜２１によって覆われている。絶縁膜２１は、例えば、酸化シリコンを含んでいる。積層体１７間、積層体１７と積層体１８との間には、空隙３８が形成されている。また、積層体１８における積層体１７と反対側の側面側にも、空隙３８が形成されている。積層体１８における積層体１７と反対側の側面側には、空隙３８を挟んで側壁絶縁膜２３ａが設けられている。側壁絶縁膜２３ａは、例えば、酸化シリコンを含んでいる。
【００９０】
側壁絶縁膜２３ａにおける空隙３８と反対側の側面上には、側壁絶縁膜２４が設けられている。側壁絶縁膜２４は、例えば、酸化シリコンを含んでいる。側壁絶縁膜２４における側壁絶縁膜２３ａと反対側の側面上には、層間絶縁膜２５が設けられている。層間絶縁膜２５は、例えば、酸化シリコンを含んでいる。絶縁膜２１、側壁絶縁膜２３ａ、側壁絶縁膜２４及び層間絶縁膜２５の上端は、絶縁層１４の上面より上方であって、シリサイド層１６の上面より下方とされている。積層体１７及び積層体１８の上部、空隙３８の上方並びに絶縁膜２１、側壁絶縁膜２３ａ、側壁絶縁膜２４及び層間絶縁膜２５の上端を覆うように絶縁膜３９が設けられている。空隙３８の直下域を含む半導体基板１１には、不純物層２６が形成されている。
【００９１】
図１８（ｂ）は、第５の実施形態に係る半導体装置の周辺回路領域を例示する断面図であり、（ｃ）は、第５の実施形態に係る半導体装置の周辺抵抗素子領域を例示する断面図である。
図１８（ｂ）及び（ｃ）に示すように、積層体３１及び積層体３２の側面は、絶縁膜２１で覆われている。積層体３１及び積層体３２の側面側には、空隙３８が設けられている。積層体３１及び積層体３２の側面側には、空隙３８を挟んで側壁絶縁膜２３ａが設けられている。側壁絶縁膜２３ａは、例えば、酸化シリコンを含んでいる。
【００９２】
側壁絶縁膜２３ａにおける空隙３８と反対側の側面上には、側壁絶縁膜２４が設けられている。側壁絶縁膜２４における側壁絶縁膜２３ａと反対側の側面上には、層間絶縁膜２５が設けられている。絶縁膜２１、側壁絶縁膜２３ａ、側壁絶縁膜２４及び層間絶縁膜２５の上端は、絶縁層１４の上面より上方であって、シリサイド層１６の上面より下方とされている。積層体３１及び積層体３２の上部、空隙３８の上方並びに絶縁膜２１、側壁絶縁膜２３ａ、側壁絶縁膜２４及び層間絶縁膜２５の上端を覆うように絶縁膜３９が設けられている。空隙３８の直下域を含む半導体基板１１には、不純物層２６が形成されている。
【００９３】
次に、本実施形態に係る半導体装置５の製造方法について説明する。
先ず、前述の第１の実施形態と同様に、図３（ａ）〜（ｃ）に示す工程を実施する。これらの工程については、説明を省略する。
【００９４】
図１９（ａ）は、第５の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図１９（ａ）〜（ｃ）に示すように、半導体基板１１の全面を上方から選択的にエッチングバックすることにより、セル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０において、絶縁膜２１、絶縁膜２２ａ、側壁絶縁膜２２ｂ、側壁絶縁膜２３ａ、側壁絶縁膜２４及び層間絶縁膜２５の上端を、導電層１５の上面より下方であって、絶縁膜１４の上面より上方となる位置まで除去する。これにより、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａにおける導電層１５の上部が、これらの絶縁膜上に露出する。なお、本実施形態においては、絶縁膜２２ａ及び側壁絶縁膜２２ｂは、窒化シリコンを含むようにされている。
【００９５】
図２０（ａ）は、第５の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図２０（ａ）〜（ｃ）に示すように、高温の燐酸処理をすることで、窒化シリコンを含む絶縁膜２２ａ及び側壁絶縁膜２２ｂを選択的に除去する。これにより、溝３８ａが形成される。
【００９６】
図２１（ａ）は、第５の実施形態に係る半導体装置におけるセル領域の製造方法を例示する工程断面図であり、（ｂ）は、周辺回路領域の製造方法を例示する工程断面図であり、（ｃ）は、周辺抵抗素子領域の製造方法を例示する工程断面図である。
図２１（ａ）〜（ｃ）に示すように、半導体基板１１の上方から金属材料、例えば、ニッケル（Ｎｉ）を堆積させて、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａにおける導電層１５を覆うように、半導体基板１１上に金属膜３５を形成する。このとき、酸化膜２１により、金属膜３５の溝３８ａへの埋め込みを抑制させる。
【００９７】
そして、熱処理することによって、金属膜３５における金属材料、例えば、ニッケル（Ｎｉ）と導電層１５におけるシリコンを反応させる。これにより、導電層１５は、ニッケルシリサイドを含むシリサイド層１６に変化し、積層体１７ａ、積層体１８ａ、積層体３１ａ及び積層体３２ａは、積層体１７、積層体１８、積層体３１及び積層体３２となる。
【００９８】
次に、未反応の金属膜３５を、例えば、ウェットエッチングにより除去する。その後、半導体基板１１の上方から絶縁材料、例えば、酸化シリコンを堆積させて、積層体１７、積層体１８、積層体３１及び積層体３２におけるシリサイド層１６を覆うように、半導体基板１１上に絶縁膜３９を形成する。このとき、絶縁膜３９を段差被膜性の劣る条件により形成する。これにより、絶縁膜３９は、溝３８ａを埋め込まず、溝３８ａを覆うように形成される。よって、積層体１７、積層体１８、積層体３１及び積層体３２の側面上に空隙３８が形成される。
このようにして、図１８（ａ）〜（ｃ）に示すような半導体装置５が製造される。
【００９９】
次に、本実施形態の効果について説明する。
本実施形態の半導体装置１のメモリセルＭＣ間には、空隙３８が形成されている。メモリセルＭＣ間の寄生容量が低下するので、カップリング比が向上する。これにより、半導体装置５を微細化することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【０１００】
なお、各実施形態で示したセル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０の組み合わせは、これに限らない。各実施形態のセル領域２０、周辺回路領域３０及び周辺抵抗素子領域４０を相互に組み合わせてもよい。例えば、第１の実施形態のセル領域２０及び周辺回路領域３０と、第２の実施形態の周辺抵抗素子領域４０とを組み合わせた半導体装置としてもよい。
また、第２〜第４の実施形態における積層体１７、積層体１８、積層体３１及び積層体３２の側面上に、第５の実施形態における空隙３８を形成してもよい。
【０１０１】
以上説明した実施形態によれば、微細化を図ることができる半導体装置を提供することができる。
【０１０２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１０３】
１、２、３、４、５、１０１：半導体装置、１１：半導体基板、１２、２１、２２ａ、３９：絶縁膜、１３、１５：導電層、１３ａ：貫通部分、１４：絶縁層、１４ａ：開口部、１６、３６：シリサイド層、１７、１７ａ、１８、１８ａ、３１、３１ａ、３２、３２ａ：積層体、１９：キャップ部材、２０：セル領域、２２ｂ、２３、２４：側壁絶縁膜、２５、２７：層間絶縁膜、２６：不純物層、３０：周辺領域、３３：素子分離層、３４：活性層、３５：金属膜、３７：レジスト、３８：空隙、３８ａ：溝、４０：周辺抵抗素子領域、４１：コンタクト、４２：空乏層、ＣＧ：コントロールゲート、ＦＧ：フローティングゲート、ＭＣ：メモリセル、ＳＧ：選択ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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