(57)【要約】【課題】遅延時間ｔＡＣのばらつきを低減する。【解決手段】測定回路２００は、データマスク信号ＤＭ（テスト信号）の伝搬時間に基づいて、内部クロック信号の伝搬時間を測定する。測定回路２００による測定結果により、遅延調整回路は内部クロック信号の伝搬時間を調整する。データ出力回路は、内部クロック信号に同期してデータ信号を出力する。測定回路２００は、内部クロック信号の伝搬経路のレプリカ回路を含む。測定回路２００は、レプリカ回路にデータマスク信号ＤＭを入力した後、レプリカ回路から出力される信号を再入力させることにより、データマスク信号ＤＭがレプリカ回路を２回以上ループする時間を測定する。【選択図】図４
2014167840.tif 000002
【特許請求の範囲】
【請求項１】
テスト信号の伝搬時間に基づいて、内部クロック信号の伝搬時間を測定する測定回路と、
前記測定回路による測定結果により前記内部クロック信号の伝搬時間を調整する遅延調整回路と、
前記内部クロック信号に同期してデータ信号を出力するデータ出力回路と、を備え、
前記測定回路により測定される前記テスト信号の伝搬時間は、前記内部クロック信号の伝搬時間の所定倍以上に設定されることを特徴とする半導体装置。
【請求項２】
前記測定回路は、前記内部クロック信号の伝搬経路のレプリカ回路を含み、
前記測定回路は、前記レプリカ回路に前記テスト信号を入力した後、前記レプリカ回路から出力させる前記テスト信号を再入力させることにより、前記テスト信号が前記レプリカ回路を２回以上ループする時間を測定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記測定回路は、前記レプリカ回路に前記テスト信号をｎ回ループさせるときには（ｎは２以上の自然数）、前記測定された時間の１／ｎを前記内部クロック信号の伝搬時間として測定することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記測定回路は、更に、
前記テスト信号のループ回数を計測するカウンタ回路と、
前記ループ回数が所定回数に達したとき、前記レプリカ回路から出力されるテスト信号をラッチするラッチ回路、を含むことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記遅延調整回路は、前記ラッチされたテスト信号の論理レベルに応じて、前記内部クロック信号の伝搬時間を調整することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記測定回路による測定結果に基づく遅延コードが記憶される記憶回路、を更に備え、
前記遅延調整回路は、前記記憶回路から読み出される前記遅延コードにより前記内部クロック信号の伝搬時間を調整することを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記記憶回路は、前記遅延コードを電気的に書き込み可能な不揮発性素子を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記データ出力回路は、前記記憶回路の前記遅延コードを外部に出力可能であることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記データ出力回路は、位相制御されていない前記内部クロック信号に同期して前記データ信号を出力することを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
第１から第３の外部端子と、
前記第１の外部端子から供給される外部クロック信号に基づいて内部クロック信号を生成するクロック入力回路と、
前記内部クロック信号と同期して前記第２の外部端子からデータ信号を出力するデータ出力回路と、
前記クロック入力回路から前記データ出力回路に至る前記内部クロック信号の伝搬経路に設けられ、前記内部クロック信号の伝搬時間を調整する遅延調整回路と、
前記第３の外部端子からテスト信号を供給されるレプリカ回路と、を備え、
前記遅延調整回路は、前記レプリカ回路に前記テスト信号が入力された後、前記テスト信号が前記レプリカ回路を複数回ループする時間に基づいて前記内部クロック信号の伝搬時間を調整することを特徴とする半導体装置。
【請求項１１】
内部クロック信号の伝搬時間を測定する測定回路と、遅延コードが記憶される記憶回路と、前記遅延コードに基づいて前記内部クロック信号の伝搬時間を調整する遅延調整回路と、前記内部クロック信号に同期してデータ信号を出力するデータ出力回路と、を備える半導体装置を作成する第１の工程と、
前記測定回路に含まれるレプリカ回路を前記テスト信号が複数回ループする時間を計測することにより、前記内部クロック信号の伝搬時間を測定する第２の工程と、
前記測定回路による測定結果に基づいて、前記記憶回路に前記遅延コードを書き込む第３の工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１から第３の工程を半導体ウェハの状態で行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１から第３の工程を行った後、前記半導体ウェハをダイシングすることによって個片化された前記半導体装置を取り出す第４の工程と、
個片化された前記半導体装置に対して動作試験を行う第５の工程と、を更に備えることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記第５の工程は、前記内部クロック信号の伝搬時間が略等しい複数の半導体装置に対して並列実行されることを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、内部クロック信号の伝搬時間を調整可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
代表的な半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、メモリコントローラとの間で高速なデータ転送を正確に実行すべく、ＤＬＬ（Delay Locked Loop）回路を備えていることが一般的である。ＤＬＬ回路は、メモリコントローラから供給される外部クロック信号に対して位相制御された内部クロック信号を生成する回路であり、位相制御された内部クロック信号に同期してリードデータの出力を行うことによって、高速なデータ転送を正確に実行することが可能となる。
【０００３】
しかしながら、ＤＬＬ回路は消費電力が比較的大きい回路ブロックであることから、モバイル用途など特に低消費電力が求められる半導体記憶装置においては、ＤＬＬ回路が備えられないことがある。この種の半導体記憶装置においては、位相制御されていない内部クロック信号に同期してリードデータの出力が行われるため、リードデータの出力タイミングは外部クロック信号に対して非同期となる。具体的には、外部クロック信号の対応するアクティブエッジから所定の遅延時間が経過した後にリードデータの出力が開始される。かかる遅延時間は、一般に「ｔＡＣ」と呼ばれる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２１４４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
遅延時間ｔＡＣの値は、仕様によって所定の許容範囲が定められる。したがって、製造された複数の半導体記憶装置間において遅延時間ｔＡＣにばらつきが存在していても、このばらつきが許容範囲内であれば良品として出荷することができる。
【０００６】
しかしながら、遅延時間ｔＡＣがばらつくと、パッケージング後の選別試験工程が複雑になるという問題があった。これは、遅延時間ｔＡＣの異なる複数の半導体記憶装置に対して並列に選別試験を行うためには、各半導体記憶装置に対してデータストローブ信号の出力タイミングを調整する必要があるからである。このため、選別試験を行う前、例えば半導体ウェハの状態で遅延時間ｔＡＣを測定しておき、測定結果に基づいて内部クロック信号の伝搬時間を調整することによって遅延時間ｔＡＣのばらつきを低減することが望まれる。しかしながら、半導体ウェハの状態で行う試験は高速なテスタを用いることが困難であり、通常、動作速度の遅いテスタが用いられる。このため、このようなテスタを用いて遅延時間ｔＡＣを正確に測定することはできないという問題があった。このような問題は、ＤＲＡＭのような半導体記憶装置に限らず、位相制御されていない内部クロック信号に同期してデータの出力を行う全ての半導体装置において生じる問題である。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、テスト信号の伝搬時間に基づいて、内部クロック信号の伝搬時間を測定する測定回路と、測定回路による測定結果により内部クロック信号の伝搬時間を調整する遅延調整回路と、内部クロック信号に同期してデータ信号を出力するデータ出力回路を備える。測定回路により測定されるテスト信号の伝搬時間は、内部クロック信号の伝搬時間の所定倍以上に設定される。
【０００８】
本発明に係る別の半導体装置は、第１から第３の外部端子と、第１の外部端子から供給される外部クロック信号に基づいて内部クロック信号を生成するクロック入力回路と、内部クロック信号と同期して第２の外部端子からデータ信号を出力するデータ出力回路と、クロック入力回路からデータ出力回路に至る内部クロック信号の伝搬経路に設けられ、内部クロック信号の伝搬時間を調整する遅延調整回路と、第３の外部端子からテスト信号を供給されるレプリカ回路とを備える。遅延調整回路は、レプリカ回路にテスト信号が入力された後、テスト信号がレプリカ回路を複数回ループする時間に基づいて内部クロック信号の伝搬時間を調整する。
【０００９】
本発明に係る半導体装置製造方法は、内部クロック信号の伝搬時間を測定する測定回路と、遅延コードが記憶される記憶回路と、遅延コードに基づいて内部クロック信号の伝搬時間を調整する遅延調整回路と、内部クロック信号に同期してデータ信号を出力するデータ出力回路とを備える半導体装置を作成する第１の工程と、測定回路に含まれるレプリカ回路をテスト信号が複数回ループする時間を計測することにより、内部クロック信号の伝搬時間を測定する第２の工程と、測定回路による測定結果に基づいて、記憶回路に遅延コードを書き込む第３の工程と、を備える。
【発明の効果】
【００１０】
本発明によれば、低速なテスタを用いた場合であっても、内部クロック信号の伝搬時間を正確に測定することができる。これにより、例えば半導体ウェハの状態で遅延時間ｔＡＣを調整することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい第１の実施形態による半導体装置の構成を示すブロック図である。
【図２】半導体装置のレイアウトを説明するための平面図である。
【図３】遅延調整回路の構成を示すブロック図である。
【図４】測定回路の構成を示すブロック図である。
【図５】測定回路の動作を説明するためのタイミング図であり、測定結果Ｓがハイレベルとなるケースを示している。
【図６】測定回路の動作を説明するためのタイミング図であり、測定結果Ｓがローレベルとなるケースを示している。
【図７】半導体装置の製造方法の概要を説明するためのフローチャートである。
【図８】ステップＳ１２の動作試験のうち本発明に関連する動作をより詳細に説明するためのフローチャートである。
【図９】ステップＳ１６における動作試験を行う際の接続関係を示すブロック図である。
【図１０】半導体装置を用いたマルチチップパッケージの構造を示す略断面図である。
【図１１】本発明の第２の実施形態にて用いる測定回路の構成を示すブロック図である。
【図１２】本発明の好ましい第３の実施形態による半導体装置の構成を示すブロック図である。
【図１３】本発明の好ましい第４の実施形態による半導体装置の構成を示すブロック図である。
【図１４】本発明の好ましい第５の実施形態による半導体装置の構成を示すブロック図である。
【図１５】本発明の好ましい第６の実施形態の動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。
【００１４】
本実施形態による半導体装置１０はＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンドアドレス端子１２ａ、チップ選択端子１２ｂ、クロックイネーブル端子１２ｃ、データ入出力端子１４、データストローブ端子１５ａ，１５ｂおよびデータマスク端子１６を備えている。その他、電源端子なども備えられているが、これらについては図示を省略してある。
【００１５】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２１に供給される。本明細書において信号名の末尾に「Ｂ」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。
【００１６】
クロック入力回路２１の出力である内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦは、タイミング発生回路２２及び分周回路２３に供給される。タイミング発生回路２２は各種の内部クロックＩＣＬＫを生成し、これを各種内部回路に供給する役割を果たす。また、分周回路２３は、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを分周することによって、互いに位相の異なる８相の分周クロック信号ＣＬＫ０〜ＣＬＫ７を生成する。分周クロック信号ＣＬＫ０〜ＣＬＫ７の周波数は、外部クロック信号ＣＫの周波数の１／４であり、互いに内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦの１／４クロックサイクルずつ位相がずれている。本実施形態においては分周回路２３を用いて８相の分周クロック信号を生成しているが、本発明がこれに限定されるものではない。例えば、分周回路２３を用いて４相の分周クロック信号を生成しても構わない。分周クロック信号ＣＬＫ０〜ＣＬＫ７は、逓倍回路２４に供給される。
【００１７】
逓倍回路２４は、分周クロック信号ＣＬＫ０〜ＣＬＫ７を逓倍することによって内部クロック信号ＣＬＫＤＱを生成する回路である。逓倍回路２４によって生成される内部クロック信号ＣＬＫＤＱの周波数は、外部クロック信号ＣＫの周波数と同一である。つまり逓倍回路２４は、分周回路２３によって周波数が外部クロック信号ＣＫの１／４とされた分周クロック信号ＣＬＫ０〜ＣＬＫ７を逓倍することによって、周波数が外部クロック信号ＣＫと同一である内部クロック信号ＣＬＫＤＱを再生する役割を果たす。内部クロック信号ＣＬＫＤＱは遅延調整回路１００に供給される。
【００１８】
遅延調整回路１００は、内部クロック信号ＣＬＫＤＱを受け、これを遅延させることによって内部クロック信号ＣＬＫＤＱａを生成する。遅延調整回路１００による調整量は、記憶回路２５から読み出された遅延コードＣＯＤＥに基づいて定められる。記憶回路２５は、遅延コードＣＯＤＥを書き込み可能な不揮発性記憶素子、例えば、光学ヒューズ素子や電気ヒューズ素子などを含む。特に限定されるものではないが、記憶回路２５は、電気ヒューズ素子のように遅延コードＣＯＤＥを電気的に書き込み可能な不揮発性記憶素子を含むことが好ましい。電気ヒューズ素子としては、高電圧の印加による絶縁破壊によってデータを記憶するアンチヒューズ素子が挙げられる。遅延調整回路１００から出力される内部クロック信号ＣＬＫＤＱａは、データ入出力回路８１及びストローブ回路８２に供給される。遅延調整回路１００の構成については後述する。
【００１９】
コマンドアドレス端子１２ａは、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤを構成するコマンドアドレス信号ＣＡ０〜ＣＡ９が供給される端子である。また、チップ選択端子１２ｂはチップ選択信号ＣＳが供給される端子であり、クロックイネーブル端子１２ｃはクロックイネーブル信号ＣＫＥが供給される端子である。これらの信号は、コマンドアドレス入力回路３１に供給される。コマンドアドレス入力回路３１に供給されたこれらの信号のうち、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及びクロックイネーブル信号ＣＫＥはコマンドデコーダ３２に供給され、アドレス信号ＡＤＤはアドレスラッチ回路４２に供給される。
【００２０】
コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、リードライト制御回路５３及びモードレジスタ５４に供給される。
【００２１】
アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５４に供給され、これによってモードレジスタ５４の内容が更新される。
【００２２】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３に含まれる対応するセンスアンプＳＡに接続されている。
【００２３】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンス回路６３によって増幅されたリードデータをさらに増幅し、これをデータ入出力回路８１に供給する。一方、ライト動作時においては、データ入出力回路８１から供給されるライトデータを増幅し、これをセンス回路６３に供給する。データアンプ６４及びデータ入出力回路８１の動作は、リードライト制御回路５３によって制御される。
【００２４】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路８１に接続されている。データ入出力回路８１は、データ出力回路８１Ｒ及びデータ入力回路８１Ｗを有している。データ出力回路８１Ｒは、リード動作時においてリードデータＤＱを内部クロック信号ＣＬＫＤＱａに同期して出力する。データ入力回路８１Ｗは、ライト動作時において内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢに同期してライトデータＤＱの取り込みを行う。本実施形態による半導体装置１０はＤＬＬ回路を備えていないため、内部クロック信号ＣＬＫＤＱａは外部クロック信号ＣＫ，ＣＫＢとは非同期である。したがって、リードデータＤＱは外部クロック信号ＣＫ，ＣＫＢとは非同期に出力される。
【００２５】
データストローブ端子１５ａ，１５ｂは、それぞれ外部データストローブ信号ＤＱＳ，ＤＱＳＢの入出力を行うための端子であり、ストローブ回路８２に接続されている。ストローブ回路８２は、リード動作時においてはリードデータＤＱに同期して外部データストローブ信号ＤＱＳ，ＤＱＳＢの出力を行い、ライト動作時においては外部データストローブ信号ＤＱＳ，ＤＱＳＢに基づいて内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢの生成を行う。
【００２６】
データ入出力回路８１には、データマスク端子１６から外部信号としてデータマスク信号ＤＭも供給される。データマスク信号ＤＭは、測定回路２００にも供給される。測定回路２００は、クロック端子１１ａ，１１ｂに外部クロック信号ＣＫ，ＣＫＢが入力された後、内部クロック信号ＣＬＫＤＱａのアクティブエッジがデータ入出力回路８１に到達するまでの伝搬時間をモニタするためのレプリカ回路を含む。測定回路２００による測定結果Ｓは、データ入出力回路８１及びデータ入出力端子１４を介して外部に出力される。
【００２７】
図２は、本実施形態による半導体装置１０のレイアウトを説明するための平面図である。
【００２８】
図２に示すように、本実施形態による半導体装置１０は１つのシリコンチップＣＰに集積されている。シリコンチップＣＰの主面は四角形であり、互いに平行な第１及び第２の辺Ｌ１，Ｌ２と、これらの辺Ｌ１，Ｌ２と直交し互いに平行な第３及び第４の辺Ｌ３，Ｌ４とを有している。本実施形態による半導体装置１０は、第１の辺Ｌ１に沿って設けられた第１のパッド領域Ｐ１と、第２の辺Ｌ２に沿って設けられた第２のパッド領域Ｐ２とを有している。第３及び第４の辺Ｌ３，Ｌ４に沿ったパッド領域は設けられていない。第１及び第２のパッド領域Ｐ１，Ｐ２は、複数の外部端子が配列される領域である。第１のパッド領域Ｐ１には、クロック端子１１ａ，１１ｂ、コマンドアドレス端子１２ａ、チップ選択端子１２ｂ及びクロックイネーブル端子１２ｃなどが配置される。また、第２のパッド領域Ｐ２には、データ入出力端子１４及びデータストローブ端子１５ａ，１５ｂなどが配置される。
【００２９】
また、本実施形態による半導体装置１０は、第１のパッド領域Ｐ１に沿った第１の周辺回路領域Ｃ１と、第２のパッド領域Ｐ２に沿った第２の周辺回路領域Ｃ２と、第１及び第２の周辺回路領域Ｃ１，Ｃ２に挟まれたメモリセルアレイ領域ＭＡを有している。第１の周辺回路領域Ｃ１には、第１のパッド領域Ｐ１に含まれる外部端子に関連する周辺回路が配置され、第２の周辺回路領域Ｃ２には、第２のパッド領域Ｐ２に含まれる外部端子に関連する周辺回路が配置される。例えば、第１の周辺回路領域Ｃ１にはクロック入力回路２１や分周回路２３などが配置され、第２の周辺回路領域Ｃ２には逓倍回路２４、データ入出力回路８１、ストローブ回路８２などが配置される。
【００３０】
このようなレイアウトのため、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを第２の周辺回路領域Ｃ２に直接供給すると、距離の長いクロック配線の持つ比較的大きな寄生容量によって波形の鈍りが大きくなる。このような問題は、クロック配線の途中にいくつかの中継バッファを介在させれば解消するが、この場合には、中継バッファによって内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦに電源ノイズが重畳するという問題が生じる。このため、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを分周回路２３によって分周し、これにより生成された分周クロック信号ＣＬＫ０〜ＣＬＫ７を距離の長いクロック配線ＬＩＮＥを介して第２の周辺回路領域Ｃ２に伝送している。伝送された分周クロック信号ＣＬＫ０〜ＣＬＫ７は、第２の周辺回路領域Ｃ２に配置された逓倍回路２４によって逓倍され、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦと同じ周波数を有する内部クロック信号ＣＬＫＤＱとして再生される。かかる構成により、クロック配線ＬＩＮＥの配線距離が非常に長いにもかかわらず、データ入出力回路８１にて使用する内部クロック信号ＣＬＫＤＱａの信号品質が高められている。
【００３１】
図３は、遅延調整回路１００の構成を示すブロック図である。
【００３２】
図３に示すように、遅延調整回路１００は直列接続された複数の遅延回路１１０と、これら遅延回路１１０の出力信号を受ける選択回路１２０とを備える。初段の遅延回路１１０には内部クロック信号ＣＬＫＤＱが供給され、これが遅延されて後段の遅延回路１１０に送られるため、より後段の遅延回路１１０からの出力信号ほどタイミングが遅くなる。選択回路１２０には遅延コードＣＯＤＥが供給されており、これに基づいていずれかの遅延回路１１０からの出力信号が内部クロック信号ＣＬＫＤＱａとして出力される。かかる構成により、遅延コードＣＯＤＥに基づいて内部クロック信号ＣＬＫＤＱａのタイミングを調整することが可能となる。このことは、クロック端子１１ａ，１１ｂに外部クロック信号ＣＫ，ＣＫＢが入力された後、内部クロック信号ＣＬＫＤＱａの対応するアクティブエッジがデータ入出力回路８１に到達するまでの伝搬時間を調整可能であることを意味する。
【００３３】
図４は、測定回路２００の構成を示すブロック図である。
【００３４】
測定回路２００はレプリカ回路２１０〜２４０（入力遅延レプリカ回路２１０、ゲート遅延レプリカ回路２２０、配線遅延レプリカ回路２３０及び調整遅延レプリカ回路２４０）と、ラッチ回路２５０およびカウンタ回路２０４を備える。レプリカ回路２１０〜２４０は、クロック端子１１ａ，１１ｂに外部クロック信号ＣＫ，ＣＫＢが入力された後、内部クロック信号ＣＬＫＤＱａのアクティブエッジがデータ入出力回路８１に到達するまでの時間、つまり、内部クロック信号の伝搬時間（以下、「実伝搬時間」とよぶ）をモニタするためのレプリカ回路である。
【００３５】
より具体的に説明すると、入力遅延レプリカ回路２１０は、図１に示したクロック入力回路２１のレプリカ回路であり、クロック入力回路２１の遅延時間に比例する遅延時間を有している。本実施形態においては、入力遅延レプリカ回路２１０の遅延時間とクロック入力回路２１の遅延時間は実質的に同一である。入力遅延レプリカ回路２１０はモードレジスタ５４から供給されるテストモード信号ＴＥＳＴにより活性化される。テストモード信号ＴＥＳＴは、モードレジスタ５４に所定のテストモードが設定された場合に活性化される。したがって、レプリカ回路２１０〜２４０はテストモード時においてのみ使用される。
【００３６】
ゲート遅延レプリカ回路２２０は、クロック入力回路２１から遅延調整回路１００までの信号パスに存在する複数の論理ゲート回路のレプリカ回路であり、当該信号パスに存在する複数の論理ゲート回路の遅延時間に比例する遅延時間を有している。本実施形態においては、ゲート遅延レプリカ回路２２０の遅延時間はこれらの論理ゲート回路の合計遅延時間と実質的に同一である。具体的な回路構成については特に限定されないが、複数のインバータ回路を直列接続したインバータチェーンを用いることができる。
【００３７】
配線遅延レプリカ回路２３０は、図２に示したクロック配線ＬＩＮＥのレプリカ回路であり、クロック配線ＬＩＮＥの遅延時間に比例する遅延時間を有している。本実施形態における配線遅延レプリカ回路２３０の遅延時間はクロック配線ＬＩＮＥの遅延時間と実質的に同一である。具体的な回路構成については特に限定されないが、クロック配線ＬＩＮＥに類似する配線パターンを用いることができる。
【００３８】
調整遅延レプリカ回路２４０は、図１に示した遅延調整回路１００のレプリカ回路であり、テスト遅延コードＴＣＯＤＥに基づいて遅延量を調整できる。具体的な回路構成については特に限定されないが、遅延調整回路１００と同様の回路構成とすればよい。テスト遅延コードＴＣＯＤＥの入力方法については特に限定されず、モードレジスタ５４の設定値を調整遅延レプリカ回路２４０に入力しても構わないし、コマンドアドレス端子１２ａやデータ入出力端子１４から直接入力しても構わない。
【００３９】
レプリカ信号ＲＥＰは、ＯＲゲート２０２を介して入力遅延レプリカ回路２１０に再入力される。以下、同様であり、レプリカ信号ＲＥＰはレプリカ回路２１０〜２４０をループする。この１回あたりのループに要する時間を「ループ時間」とよぶ。本実施形態においては、ループ時間と実伝搬時間が同一となるように調整されている。
【００４０】
ラッチ回路２５０は、調整遅延レプリカ回路２４０から出力されるレプリカ信号ＲＥＰをデータマスク信号ＤＭに同期してラッチする。カウンタ回路２０４は、レプリカ信号ＲＥＰのライズエッジをカウントし、カウント値が所定回数（以下、「規定回数」とよぶ）に達したとき、出力信号をハイレベルに活性化する。カウンタ回路２０４の出力信号とデータマスク信号ＤＭはＡＮＤゲート２０６に入力され、ＡＮＤゲート２０６の出力がラッチ回路２５０に入力される。この結果、ラッチ回路２５０は、データマスク信号ＤＭに同期し、かつ、ループ回数が規定回数に到達したタイミングで、入力ノードＤに供給されるレプリカ信号ＲＥＰをラッチする。ラッチされた信号は、出力ノードＱから測定結果Ｓとして出力され、データ入出力回路８１に供給される。本発明においては、測定回路２００に供給されるデータマスク信号ＤＭを「テスト信号」と呼ぶことがある。
【００４１】
本実施形態においては、上述のように、内部クロック信号ＣＬＫＤＱａの対応するアクティブエッジがデータ入出力回路８１に到達するまでの時間、つまり、内部クロック信号の伝搬時間（実伝搬時間）と、データマスク信号ＤＭがレプリカ回路２１０〜２４０を伝搬する時間（ループ時間）が同一となるように各レプリカ回路の遅延時間が調整されている。たとえば、内部クロック信号の実伝搬時間は２．５μ秒であるとし、規定回数が４回であるとする。この場合、データマスク信号ＤＭがレプリカ回路群に入力されてからおよそ１０μ秒後（２．５×４）のレプリカ信号ＲＥＰの論理レベルが測定結果Ｓとしてラッチされることになる。データマスク信号ＤＭ（レプリカ信号ＲＥＰ）がレプリカ回路を４回ループするのに要する長い時間を測定対象としているため、低速なテスタであっても正確な測定が可能となる。上記例の場合、ループ時間＝測定時間／４であり、ループ時間をそのまま実伝搬時間として特定できる。なお、規定回数は、４回に固定されるものではなく、可変である。カウンタ回路２０４には、テスタの性能に応じて柔軟に規定回数を設定できる。
【００４２】
図５及び図６は測定回路２００の動作を説明するためのタイミング図である。図５及び図６に示す符号２１０ａ，２２０ａ及び２３０ａは、それぞれ図４に示すレプリカ回路２１０，２２０及び２３０の出力信号である。
【００４３】
図５に示す例では、調整遅延レプリカ回路２４０の遅延量がＴ１に設定されている。データマスク信号ＤＭの１回目のライズエッジの時刻ｔ１０から、２回目のライズエッジが生じる時刻ｔ１１までの期間Ｔ０は、おおむね、ループ時間×規定回数となるように設定されている。図５に示す遅延量Ｔ１の場合、時刻ｔ１１においてカウンタ回路２０４がラッチ回路２５０にラッチを許可し、ラッチ回路２５０がラッチしたレプリカ信号ＲＥＰの論理レベルはハイレベルである。すなわち、測定結果Ｓはハイレベルとなる。
【００４４】
一方、図６に示す例では、調整遅延レプリカ回路２４０の遅延量がＴ２（＞Ｔ１）に設定されている。信号２３０ａのライズエッジからレプリカ信号ＲＥＰのライズエッジまでの時間が長くなるため、図５に比べると全体的に少しずつ遅延している。この結果、図６においては、時刻ｔ１１においてはまだ規定回数分のループがなされていないため、測定結果Ｓはローレベルのままである。なお、遅延量がＴ１よりも小さいときには、測定結果Ｓはハイレベルとなることはいうまでもない。
【００４５】
このように、調整遅延レプリカ回路２４０の遅延量によって、得られる測定結果Ｓの論理レベルが異なる。具体的には、期間Ｔ０よりもループ時間×規定回数が長いときには測定結果Ｓはローレベルとなり、短いとき、すなわち、遅延量が小さいときには測定結果Ｓはハイレベルとなる。したがって、テスト遅延コードＴＣＯＤＥを変化させることによって、調整遅延レプリカ回路２４０の遅延量を徐々に変化させながら測定結果Ｓを参照すれば、適切なループ時間、ひいては、適切な実伝搬時間を達成するための遅延量を評価できる。一例として、調整遅延レプリカ回路２４０の遅延量を最小値から１ピッチずつ短くして順次測定を行えば、測定結果Ｓの論理レベルがハイレベルからローレベルに変化した際の遅延量が内部クロック信号の伝搬時間に対応することになる。
【００４６】
上述した伝搬時間の測定は、半導体装置１０の製造過程において、半導体ウェハの状態で実行することができる。以下、本実施形態による半導体装置１０の製造方法について説明する。
【００４７】
図７は、本実施形態による半導体装置１０の製造方法の概要を説明するためのフローチャートである。
【００４８】
まず、半導体ウェハの状態で半導体装置１０の作製を行う（ステップＳ１１）。半導体ウェハには同一の回路構成を有する多数の半導体装置１０が同時に形成されるが、プロセス条件には面内ばらつきが存在する。このため、同一の半導体ウェハ上に形成された半導体装置１０であっても、内部クロック信号の伝搬時間は必ずしも一致しない。
【００４９】
次に、半導体ウェハの状態で動作試験を行う（ステップＳ１２）。かかる動作試験は、主にメモリセルアレイ７０に含まれる不良ワード線や不良ビット線を検出するための試験であり、多数の半導体装置１０に対して並列に実行される。このため、かかる動作試験に用いられるテスタには、多数の半導体装置１０の不良アドレスをマッピングするための大容量メモリが必要であり、その動作速度は必然的に低速となる。後述するとおり、かかる動作試験においては、測定回路２００を用いた伝搬時間のモニタも実行される。
【００５０】
動作試験が完了すると、試験の結果に基づいて半導体装置１０に対してトリミングが実行される（ステップＳ１３）。トリミングは、主に検出された不良アドレスを光学ヒューズに記録するために行われる。これにより、ステップＳ１２の動作試験によって検出された不良ワード線や不良ビットが予備のワード線や予備のビット線に置換され、不良アドレスが救済される。さらに、ステップＳ１３においては、ステップＳ１２において測定された伝搬時間に基づき、記憶回路２５に対するトリミングも行われる。
【００５１】
次に、半導体ウェハをダイシングすることによって個片化された半導体装置１０を取り出し（ステップＳ１４）、さらにパッケージングする（ステップＳ１５）。その後、パッケージングされた半導体装置１０に対し、製品選別のための動作試験を行う（ステップＳ１６）。ステップＳ１６における動作試験はステップＳ１２における動作試験とは異なり、高速なテスタを用いて実行される。
【００５２】
図８は、ステップＳ１２の動作試験のうち本発明に関連する動作をより詳細に説明するためのフローチャートである。
【００５３】
既に説明したとおり、ステップＳ１２の動作試験は、複数の半導体装置１０に対し低速なテスタを用いて並列に実行される。まず、テスト対象となる複数の半導体装置１０に対し、コマンドアドレス端子１２ａを介してテストコマンドを発行し、これら半導体装置１０を所定のテストモードにエントリさせる（ステップＳ２１）。テストモードにエントリすると、各半導体装置１０内のモードレジスタ５４からはテストモード信号ＴＥＳＴが出力され、これにより測定回路２００は伝搬時間の測定が可能な状態となる。
【００５４】
次に、テスト遅延コードＴＣＯＤＥを初期値に設定し（ステップＳ２２）、この状態でデータマスク信号ＤＭを各半導体装置１０に対して供給する（ステップＳ２３）。テスト遅延コードＴＣＯＤＥの初期値については、最小遅延量を示す値であっても構わないし、最大遅延量を示す値であっても構わない。この状態で各半導体装置１０に対してデータマスク信号ＤＭを供給すると、ハイレベル又はローレベルの測定結果Ｓが得られる。テスタはデータ入出力端子１４を介して測定結果Ｓを取得し、テスタ内のワークメモリに測定結果Ｓを一時的に保存する（ステップＳ２４）。図５及び図６を用いて説明したとおり、測定結果Ｓがハイレベルである場合には、ループ時間×規定回数がデータマスク信号ＤＭのインターバルよりも短いことを意味し、逆に、測定結果Ｓがローレベルである場合には、ループ時間×規定回数がデータマスク信号ＤＭのインターバルよりも長いことを意味する。
【００５５】
かかる動作をテスト遅延コードＴＣＯＤＥを更新して繰り返し実行する（ステップＳ２３〜Ｓ２６）。例えば、ステップＳ２２にて設定した遅延量が最小遅延量である場合、ステップＳ２６にて遅延量を１ピッチずつ増加させる。この場合、当初得られる測定結果Ｓはハイレベルであることが期待され、その後、レプリカ回路２１０〜２４０の遅延量が所定の遅延量に達すると、その後得られる測定結果Ｓはローレベルに変化する。この場合、測定結果Ｓがハイレベルからローレベルに変化する直前のテスト遅延コードＴＣＯＤＥが内部クロック信号の伝搬時間に対応することになる。規定回数は２以上であることが望ましいが、規定回数が何回であったとしても、測定結果Ｓがハイレベルからローレベルに変化する直前の遅延量がそのまま遅延調整回路１００に設定すべき遅延量となる。規定回数を多くすることによりデータマスク信号ＤＭのインターバルを十分に大きく確保できるため低速なテスタであっても内部クロック信号の伝搬時間を正確に測定できる。
【００５６】
そして、全てのテスト遅延コードＴＣＯＤＥでのテストを完了すると（ステップＳ２５：ＹＥＳ）、測定により得られた内部クロック信号の伝搬時間に基づいてトリミングを行う（ステップＳ１３）。トリミングは図１に示す記憶回路２５に対して行われ、例えば記憶回路２５が光学ヒューズ素子からなる場合には、所定のヒューズ素子にレーザービームを照射して切断する。これにより、記憶回路２５には所定の遅延コードＣＯＤＥが不揮発的に書き込まれることになる。尚、レーザービームを用いた光学ヒューズ素子の切断は、不良アドレスを記憶させるためにも行われる。
【００５７】
記憶回路２５に書き込む遅延コードＣＯＤＥは、各半導体装置１０間における内部クロック信号の伝搬時間が互いに一致するような値とすることが好ましい。例えば、遅延調整回路１００のデフォルト値が最小遅延量に設定されている場合、テスト対象となる複数の半導体装置１０のうち内部クロック信号の伝搬時間が最も遅い半導体装置１０を基準とし、他の半導体装置１０における内部クロック信号の伝搬時間がこれと一致するよう、遅延調整回路１００の遅延量を増大させればよい。逆に、遅延調整回路１００のデフォルト値が最大遅延量に設定されている場合、テスト対象となる複数の半導体装置１０のうち内部クロック信号の伝搬時間が最も速い半導体装置１０を基準とし、他の半導体装置１０における内部クロック信号の伝搬時間がこれと一致するよう、遅延調整回路１００の遅延量を減少させればよい。或いは、目標となる伝搬時間を予め定めておき、内部クロック信号の伝搬時間が目標値よりも遅い半導体装置１０については遅延調整回路１００の遅延量を減少させ、内部クロック信号の伝搬時間が目標値よりも速い半導体装置１０については遅延調整回路１００の遅延量を増大させても構わない。このようにして記憶回路２５に遅延コードＣＯＤＥを書き込むことにより、テスト対象となる複数の半導体装置１０間における内部クロック信号の伝搬時間をほぼ一致させることができる。
【００５８】
トリミングが完了すると、上述の通り、ダイシング（ステップＳ１４）及びパッケージング（ステップＳ１５）が行われ、その後、製品選別のための動作試験が行われる（ステップＳ１６）。ステップＳ１６における動作試験は、図９に示すように、高速テスタ３００を複数の半導体装置１０に接続し、これにより複数の半導体装置１０に対して並列に実行する。高速テスタ３００を用いた動作試験は、半導体装置１０の実使用状態を想定した高速テストであり、場合によってはクロックサイクルが遅延時間ｔＡＣの許容範囲よりも短い外部クロック信号ＣＫ，ＣＫＢが用いられる。このため、半導体装置１０ごとに遅延時間ｔＡＣがばらついていると、遅延時間ｔＡＣが許容範囲内に収まっている場合であっても、動作試験を並列に正しく実行することが困難となる。
【００５９】
しかしながら、本実施形態においては、記憶回路２５へのトリミングによって複数の半導体装置１０間における内部クロック信号の伝搬時間がほぼ一致していることから、遅延時間ｔＡＣも各半導体装置１０間においてほぼ一致する。このため、高速テスタ３００を用いた動作試験を複数の半導体装置１０に対して並列に実行することが容易に可能となる。
【００６０】
図１０は、本実施形態による半導体装置１０を用いたマルチチップパッケージ９０の構造を示す略断面図である。
【００６１】
図１０に示すマルチチップパッケージ９０は、パッケージ基板９１上に４つの半導体装置１０が積層された構成を有している。上下に隣接する半導体装置１０及びパッケージ基板９１は、接着剤９２によって固定されている。また、半導体装置１０とパッケージ基板９１はボンディングワイヤ９３によって接続されており、これにより、各半導体装置１０は、パッケージ基板９１に設けられた内部配線（図示せず）を介して外部電極９４に電気的に接続される。また、パッケージ基板９１上には、半導体装置１０及びボンディングワイヤ９３を保護するための封止樹脂９５が設けられている。
【００６２】
このようなマルチチップパッケージ９０に積層する４つの半導体装置１０として、遅延時間ｔＡＣがほぼ一致した半導体装置１０を用いれば、アクセス時間が揃ったマルチチップパッケージ９０を提供することが可能となる。上述の通り、本実施形態によれば遅延時間ｔＡＣがほぼ一致した半導体装置１０を容易に得ることが可能である。
【００６３】
このように、本実施形態による半導体装置１０は、ＤＬＬ回路を持たないメモリデバイスであるにもかかわらず、遅延時間ｔＡＣを一定の値に揃えることが可能となる。これにより、パッケージング後の高速な動作試験を並列に実行することが容易となるばかりでなく、図１０を用いて説明したように、アクセス時間が揃ったマルチチップパッケージ９０を提供することも可能となる。尚、本実施形態による半導体装置１０は、マルチチップパッケージ９０のみならず、他の種類の積層型半導体デバイスに適用することも可能である。
【００６４】
次に、本発明の好ましい第２の実施形態について説明する。
【００６５】
図１１は、本発明の第２の実施形態にて用いる測定回路２００ａの構成を示すブロック図である。
【００６６】
図１１に示す測定回路２００ａは、図４に示した測定回路２００に対し、カウンタ回路２６０、トランスファゲート２７０及びレジスタ回路２８０が追加された構成を有している。カウンタ回路２６０は例えば８ビットのバイナリカウンタであり、伝搬時間の測定動作を実行するたびにカウント値ＣＯＵＮＴがインクリメント又はデクリメントされる。カウンタ回路２６０は、カウンタ回路２０４が規定回数のループを検出するごとにカウント値を更新すればよい。
【００６７】
カウンタ回路２６０から出力されるカウント値ＣＯＵＮＴは、それぞれ対応するトランスファゲート２７０を介してそれぞれ対応するレジスタ回路２８０に供給される。トランスファゲート２７０は、測定結果Ｓがハイレベルであればカウント値ＣＯＵＮＴを通過させ、測定結果Ｓがローレベルであればカウント値ＣＯＵＮＴを遮断する。これにより、図８のステップＳ２２にて設定したテスト遅延コードＴＣＯＤＥが最小遅延量であれば、当初得られる測定結果Ｓはハイレベルであるためカウント値ＣＯＵＮＴはレジスタ回路２８０にラッチされる。その後、ステップＳ２６にてテスト遅延コードＴＣＯＤＥが更新されるごとにカウント値ＣＯＵＮＴの値は変化するが、測定結果Ｓがハイレベルである限り、レジスタ回路２８０にカウント値ＣＯＵＮＴが上書きされる。そして、測定結果Ｓがローレベルに変化すると、カウント値ＣＯＵＮＴの値が変化しても最早レジスタ回路２８０の値は上書きされず、従前の値を保持する。
【００６８】
したがって、全てのテスト遅延コードＴＣＯＤＥでのテストを完了すれば（ステップＳ２５：ＹＥＳ）、レジスタ回路２８０に保持された値は、測定結果Ｓがハイレベルからローレベルに変化する直前のテスト遅延コードＴＣＯＤＥに対応するカウント値ＣＯＵＮＴとなる。かかる値は、検出値ＤＥＴＥＣＴとして出力され、データ入出力回路８１及びデータ入出力端子１４を介してテスタに供給される。したがって、テスタは各半導体装置１０から得られた検出値ＤＥＴＥＣＴに基づいて、記憶回路２５へのトリミングを行えばよい。
【００６９】
このように、本実施形態によれば、測定結果Ｓがハイレベルからローレベルに変化する直前のテスト遅延コードＴＣＯＤＥに対応するカウント値ＣＯＵＮＴを保持するレジスタ回路２８０を備えていることから、テスタは測定を行う度に測定結果Ｓを取得する必要がない。これにより、テスタ側で必要とされるテスト用のプログラムを簡素化することが可能となる。また、上述した実施形態に比べ、テスト時間をより短縮することも期待される。
【００７０】
次に、本発明の好ましい第３の実施形態について説明する。
【００７１】
図１２は、本発明の好ましい第３の実施形態による半導体装置１０ｂの構成を示すブロック図である。
【００７２】
図１２に示す半導体装置１０ｂは、測定回路２００ａから出力される検出値ＤＥＴＥＣＴが記憶回路２５に供給される点において、図１に示した半導体装置１０と相違している。その他の点については図１に示した半導体装置１０と基本的に同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。
【００７３】
本実施形態においては、モードレジスタ５４に所定のテストモードが設定されると、プログラム信号ＰＲＧが記憶回路２５に供給される。本実施形態では記憶回路２５がアンチヒューズ素子など、遅延コードＣＯＤＥを電気的に書き込み可能な不揮発性記憶素子からなり、プログラム信号ＰＲＧが活性化すると、検出値ＤＥＴＥＣＴ又はこれに対応する値が遅延コードＣＯＤＥとして書き込まれる。これにより、テスタ側では測定結果Ｓや検出値ＤＥＴＥＣＴを取得する必要が無くなるため、テスタ側で必要とされるテスト用のプログラムをよりいっそう簡素化することが可能となる。また、上述した各実施形態に比べ、テスト時間をより短縮することも期待される。
【００７４】
次に、本発明の好ましい第４の実施形態について説明する。
【００７５】
図１３は、本発明の好ましい第４の実施形態による半導体装置１０ｃの構成を示すブロック図である。
【００７６】
図１３に示す半導体装置１０ｃは、測定回路２００ａから出力される検出値ＤＥＴＥＣＴが遅延調整回路１００に供給される点において、図１に示した半導体装置１０と相違している。その他の点については図１に示した半導体装置１０と基本的に同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。
【００７７】
本実施形態においては、検出値ＤＥＴＥＣＴを用いて遅延調整回路１００を直接制御可能である点に特徴を有している。かかる構成により、記憶回路２５へのトリミングによって遅延調整回路１００の遅延量を確定させた後であっても、遅延調整回路１００の遅延量を随時変更することができる。例えばテストコマンドを発行することによって実使用時において図８に示した動作試験を実行し、その結果に応じて遅延調整回路１００の遅延量を変更できる。これにより、ユーザ側で遅延時間ｔＡＣを変化させることが可能となる。
【００７８】
次に、本発明の好ましい第５の実施形態について説明する。
【００７９】
図１４は、本発明の好ましい第５の実施形態による半導体装置１０ｄの構成を示すブロック図である。
【００８０】
図１４に示す半導体装置１０ｄは、記憶回路２５から出力される遅延コードＣＯＤＥがデータ入出力回路８１に供給される点において、図１に示した半導体装置１０と相違している。その他の点については図１に示した半導体装置１０と基本的に同一であることから、同一の要素には同一の符号を付し重複する説明は省略する。
【００８１】
本実施形態においては、モードレジスタ５４に所定のテストモードが設定されると、コード読み出し信号ＲＤが記憶回路２５に供給される。コード読み出し信号ＲＤが活性化すると、記憶回路２５に保持されている遅延コードＣＯＤＥがデータ入出力回路８１及びデータ入出力端子１４を介して外部に出力される。このため、製造時においてどのような調整が行われたのか、ユーザ側で確認することが可能となる。
【００８２】
次に、本発明の好ましい第６の実施形態について説明する。
【００８３】
本実施形態においては、テスト遅延コードＴＣＯＤＥを用いて測定回路２００の遅延量を変化させるのではなく、データマスク信号ＤＭのインターバルを変化させることによって測定を行う。調整遅延レプリカ回路２４０の遅延量は固定される。調整遅延レプリカ回路２４０の遅延量としては、遅延コードＣＯＤＥがデフォルト値を示している場合における遅延調整回路１００の遅延時間と同一の遅延時間に設計すればよい。
【００８４】
たとえば、データマスク信号ＤＭのライズエッジのインターバル（図５，図６の期間Ｔ０）がループ時間×規定回数よりも大きいときには、図５に説明したのと同様の理由により、測定結果Ｓはハイレベルとなる。一方、インターバルがループ時間×規定回数よりも小さいときには測定結果Ｓはローレベルとなる。
【００８５】
このように、データマスク信号ＤＭのインターバルによって、測定結果Ｓの論理レベルが異なる。したがって、調整遅延レプリカ回路２４０の遅延量ではなくインターバルを徐々に変化させながら測定結果Ｓを参照することによっても、内部クロック信号の伝搬時間を評価できる。一例として、データマスク信号ＤＭのインターバルを最大値から１ピッチずつ短くして順次測定を行えば、測定結果Ｓの論理レベルがハイレベルからローレベルに変化した際のインターバルが実伝搬時間×規定回数に対応することになる。すなわち、規定回数がｎ回のときには、測定結果Ｓの論理レベルがハイレベルからローレベルに変化した際のインターバルの１／ｎが内部クロック信号の実伝搬時間であることになる。
【００８６】
図１５は、本実施形態の動作を説明するためのフローチャートである。
【００８７】
まず、テスト対象となる複数の半導体装置１０に対し、コマンドアドレス端子１２ａを介してテストコマンドを発行し、これら半導体装置１０を所定のテストモードにエントリさせる（ステップＳ３１）。テストモードにエントリすると、各半導体装置１０内のモードレジスタ５４からはテストモード信号ＴＥＳＴが出力され、これにより測定回路２００は伝搬時間の測定が可能な状態となる。
【００８８】
次に、テスタ内においてデータマスク信号ＤＭのインターバルを初期値に設定し（ステップＳ３２）、設定されたインターバルにてデータマスク信号ＤＭを各半導体装置１０に供給する（ステップＳ３３）。インターバルの初期値は、設定範囲における最大値でも最小値でもよい。各半導体装置１０に対してデータマスク信号ＤＭを供給すると、ハイレベル又はローレベルの測定結果Ｓが得られる。テスタはデータ入出力端子１４を介して測定結果Ｓを取得し、テスタ内のワークメモリに測定結果Ｓを一時的に保存する（ステップＳ３４）。測定結果Ｓがハイレベルである場合には、インターバル＞ループ時間×規定回数であることを意味し、逆に、測定結果Ｓがローレベルである場合には、インターバル＜ループ時間×規定回数であることを意味する。
【００８９】
かかる動作をインターバルを更新して繰り返し実行する（ステップＳ３３〜Ｓ３６）。例えば、ステップＳ３２にて設定したインターバルが最大設定値である場合、ステップＳ３６にてインターバルを１ピッチずつ縮小させる。この場合、当初得られる測定結果Ｓはハイレベルであることが期待され、その後、インターバルが所定幅未満に縮小されると、その後得られる測定結果Ｓはローレベルに変化する。この場合、測定結果Ｓがハイレベルからローレベルに変化する直前のインターバルがループ時間×規定回数に対応することになる。そして、全てのインターバルでのテストを完了すると（ステップＳ３５：ＹＥＳ）、測定により得られた内部クロック信号の伝搬時間に基づいてトリミングを行う（ステップＳ１３）。
【００９０】
このように、本実施形態においては、測定回路２００の遅延量を変化させるのではなく、データマスク信号ＤＭのインターバルを変化させることによって測定を行っている。このため、測定回路２００の回路構成を簡素化することが可能となる。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９２】
例えば、上記の各実施形態では、データマスク信号ＤＭをテスト信号として用いているが、外部データストローブ信号ＤＱＳ，ＤＱＳＢなどの他の信号を用いても構わない。また、測定回路２００に供給するテスト信号を外部から供給することは必須でなく、内部生成される信号をテスト信号として用いても構わない。
【符号の説明】
【００９３】
１０  半導体装置
１１  クロック端子
１４  データ入出力端子
１５  データストローブ端子
１６  データマスク端子
２１  クロック入力回路
２２  タイミング発生回路
２３  分周回路
２４  逓倍回路
２５  記憶回路
３１  コマンドアドレス入力回路
３２  コマンドデコーダ
４２  アドレスラッチ回路
５１  ロウ系制御回路
５２  カラム系制御回路
５３  リードライト制御回路
５４  モードレジスタ
６１  ロウデコーダ
６２  カラムデコーダ
６３  センス回路
８１  データ入出力回路
８１Ｒ  データ出力回路
８１Ｗ  データ入力回路
８２  ストローブ回路
９０  マルチチップパッケージ
１００  遅延調整回路
１１０  遅延回路
１２０  選択回路
２００  測定回路
２０４  カウンタ回路
２１０  入力遅延レプリカ回路
２２０  ゲート遅延レプリカ回路
２３０  配線遅延レプリカ回路
２４０  調整遅延レプリカ回路
２５０  ラッチ回路
２６０  カウンタ回路
２７０  トランスファゲート
２８０  レジスタ回路
ＤＭ  データマスク信号
ＲＥＰ  レプリカ信号
【図１】
2014167840.tif 000003
【図２】
2014167840.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014167840.tif 000009
【図８】
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【図９】
2014167840.tif 000011
【図１０】
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【図１１】
2014167840.tif 000013
【図１２】
2014167840.tif 000014
【図１３】
2014167840.tif 000015
【図１４】
2014167840.tif 000016
【図１５】
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