(57)【要約】【課題】高記憶密度の不揮発性記憶装置を提供する。【解決手段】実施形態によれば、第１導電部と、第２導電部と、記憶層と、を備えた不揮発性記憶装置が提供される。第２導電部は、リチウム、クロム、鉄、銅、インジウム、テルル、カルシウム、ナトリウム、銀、コバルト、金、チタン、タングステン、エルビウム、白金、アルミニウム及びニッケルの少なくともいずれかの金属原子またはその合金を含む。記憶層は、第１導電型の第１半導体層と、第２導電型の第２半導体層と、を含む。第１半導体層は、第１導電部と第２導電部との間に設けられる。第２半導体層は、第１半導体層と第２導電部との間に設けられる。記憶層は、第１導電部と第２導電部とを介して印加される電圧及び供給される電流の少なくともいずれかにより、抵抗が低い第１状態と第１状態よりも抵抗が高い第２状態との間で可逆的に遷移する。【選択図】図１
2014049508.tif 000002
【特許請求の範囲】
【請求項１】
第１導電部と、
リチウム、クロム、鉄、銅、インジウム、テルル、カルシウム、ナトリウム、銀、コバルト、金、チタン、タングステン、エルビウム、白金、アルミニウム及びニッケルの少なくともいずれかの金属原子、または前記少なくともいずれかの金属原子を含む合金を含む第２導電部と、
前記第１導電部と前記第２導電部との間に設けられた第１導電型の第１半導体層と、
前記第１半導体層と前記第２導電部との間に設けられた第２導電型の第２半導体層と、
を含み、前記第１導電部と前記第２導電部とを介して印加される電圧及び供給される電流の少なくともいずれかにより、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移可能な記憶層と、
を備えた不揮発性記憶装置。
【請求項２】
前記記憶層は、前記第１導電部と向かい合う第１面と、前記第２導電部と向かい合う第２面と、前記金属原子を含み前記第２面から前記第１面に向かって延びる金属部と、を有し、
前記金属部は、前記第１導電部と前記第２導電部とを介して印加される電圧及び供給される電流の少なくともいずれかにより、前記第１導電部と前記第２導電部との積層方向に沿う長さを変化させ、
前記記憶層は、前記金属部の前記長さによって前記第１状態と前記第２状態との間で遷移する請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１半導体層と前記金属部との間の距離をΔｄ（ｃｍ）とし、
前記第２半導体層の誘電率をεｓｅｍ（Ｆｃｍ−１）とし、
前記金属部のフェルミ準位を基準にした前記第２半導体層の伝導バンドのショットキー・バリア高さをφＢ（ｅＶ）とし、
単位素電荷をｑ（Ｃ）とし、
前記第２半導体層の不純物濃度をＮｘ（ｃｍ−３）とするとき、
前記記憶層は、
【数１】
2014049508.tif 000010
で表される第１条件を満たすときに前記第１状態となり、前記第１条件を満たさないときに前記第２状態となる請求項２記載の不揮発性記憶装置。
【請求項４】
前記記憶層の状態を読み出すための読み出し電圧を前記第１導電部と前記第２導電部との間に印加する制御部を、さらに備え、
前記読み出し電圧をＶｒｅａｄ（Ｖ）とし、
ボルツマン定数をｋＢ（ＪＫ−１）とし、
絶対温度をＴＡ（Ｋ）とし、
単位素電荷をｑ（Ｃ）とし、
前記第２半導体層に含まれる電子の濃度をＮｎ（ｃｍ−３）とし、
前記第２半導体層に含まれる正孔の濃度をＮｐ（ｃｍ−３）とするとき、
前記読み出し電圧Ｖｒｅａｄは、
【数２】
2014049508.tif 000011
で表される第２条件を満たす請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第１導電部は、タングステン、モリブデン、チタン、クロム、タンタル及びニッケルの少なくともいずれかを含む請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記第２導電部は、導電性を有するマトリクス材料をさらに含み、
前記少なくともいずれかの金属原子または前記合金は、前記マトリクス材料中に含まれ、
前記金属原子の凝集エネルギーまたは前記合金の凝集エネルギーは、前記マトリクス材料の凝集エネルギーよりも低い請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記マトリクス材料は、タングステン、モリブデン、チタン、クロム、タンタル及びニッケルの少なくともいずれかを含む請求項６記載の不揮発性記憶装置。
【請求項８】
前記第１半導体層及び前記第２半導体層は、ポリシリコン及びアモルファスシリコンの少なくともいずれかを含む請求項１〜７のいずれか１つに記載の不揮発性記憶装置。
【請求項９】
前記第１半導体層に含まれる不純物の濃度は、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であり、
前記第２半導体層に含まれる不純物の濃度は、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１〜８のいずれか１つに記載の不揮発性記憶装置。
【請求項１０】
シリコン基板、半導体基板、無機物を含む基板、または、ポリマーを含む基板の少なくともいずれかの基板を、さらに備え、
前記第１導電部は、前記基板の上に設けられる請求項１〜９のいずれか１つに記載の不揮発性記憶装置。
【請求項１１】
第１方向に並ぶ複数の第１配線と、
前記第１方向に対して交差する第２方向に並ぶ複数の第２配線と、
前記第１導電部と前記第２導電部と前記記憶層とを含み、前記複数の第１配線と前記複数の第２配線とのそれぞれの交差部に設けられた複数のメモリセルと、
をさらに備えた請求項１〜１０のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置として、抵抗変化型メモリ（抵抗変化型の不揮発性記憶装置）がある。抵抗変化型メモリでは、例えば、浮遊ゲート型ＮＡＮＤ−Ｆｌａｓｈメモリよりも高密度なメモリを実現することができる。抵抗変化型の不揮発性記憶装置において、さらなる高記憶密度化が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８０２７２１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高記憶密度の不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１導電部と、第２導電部と、記憶層と、を備えた不揮発性記憶装置が提供される。前記第２導電部は、リチウム、クロム、鉄、銅、インジウム、テルル、カルシウム、ナトリウム、銀、コバルト、金、チタン、タングステン、エルビウム、白金、アルミニウム及びニッケルの少なくともいずれかの金属原子、または前記少なくともいずれかの金属原子を含む合金を含む。前記記憶層は、第１導電型の第１半導体層と、第２導電型の第２半導体層と、を含む。前記第１半導体層は、前記第１導電部と前記第２導電部との間に設けられる。前記第２半導体層は、前記第１半導体層と前記第２導電部との間に設けられる。前記記憶層は、前記第１導電部と前記第２導電部とを介して印加される電圧及び供給される電流の少なくともいずれかにより、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間で可逆的に遷移する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性記憶装置を示す模式的断面図である。
【図２】第１の実施形態に係る不揮発性記憶装置の特性を示すグラフ図である。
【図３】図３（ａ）〜図３（ｃ）は、第１の実施形態に係る不揮発性記憶装置の一部を示す模式的断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第１の実施形態に係る不揮発性記憶装置の特性を示す模式的バンド図である。
【図５】第１の実施形態に係る別の不揮発性記憶装置を示す模式的断面図である。
【図６】第１の実施形態に係る別の不揮発性記憶装置の特性を示すグラフ図である。
【図７】第１の実施形態に係る別の不揮発性記憶装置の特性を示すグラフ図である。
【図８】図８（ａ）〜図８（ｃ）は、第１の実施形態に係る別の不揮発性記憶装置のを示す模式的断面図である。
【図９】第２の実施形態に係る不揮発性記憶装置を示す模式的斜視図である。
【図１０】第２の実施形態に係る不揮発性記憶装置を示す模式的回路図である。
【図１１】第２の実施形態に係る不揮発性記憶装置の一部を示す模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。  
図１に表したように、本実施形態に係る不揮発性記憶装置１１０は、第１導電部１０と、第２導電部２０と、記憶層１５と、を備える。記憶層１５は、第１導電部１０と第２導電部２０との間に設けられる。
【０００９】
記憶層１５には、例えば、第１導電部１０と第２導電部２０とを介して印加される電圧が印加される。記憶層１５には、例えば、第１導電部１０と第２導電部２０とを介して電流が供給される。記憶層１５は、印加された電圧及び供給された電流の少なくともいずれかにより、抵抗が低い第１状態（低抵抗状態）と、第１状態よりも抵抗が高い第２状態（高抵抗状態）との間を可逆的に遷移可能である。
【００１０】
不揮発性記憶装置１１０は、記憶層１５の状態の遷移により、情報の記憶を行う。例えば、高抵抗状態をデジタル信号の「０」とし、低抵抗状態をデジタル信号の「１」とする。これにより、デジタル信号の１ビットの情報を記憶することができる。
【００１１】
ここで、第１導電部１０と第２導電部２０との積層方向をＺ軸方向とする。Ｚ軸方向は、例えば、第１導電部１０の表面、第２導電部２０の表面、及び、記憶層１５の表面に対して直交する。
【００１２】
第１導電部１０は、例えば、タングステン、モリブデン、チタン、クロム、タンタル及びニッケルの少なくともいずれかを含む。第１導電部１０には、例えば、ＴｉＮが用いられる。第１導電部１０に用いられる導電性材料は、例えば、不純物を導入した半導体材料でもよい。例えば、第１導電部１０は、ホウ素を導入したシリコンでもよい。
【００１３】
第２導電部２０は、例えば、リチウム、クロム、鉄、銅、インジウム、テルル、カルシウム、ナトリウム、銀、コバルト、金、チタン、タングステン、エルビウム、白金、アルミニウム及びニッケルの少なくともいずれかの金属原子を含む。第２導電部２０は、例えば、前記少なくともいずれかの金属原子を含む合金を含んでもよい。例えば、シリサイドなどの合金を第２導電部２０に用いてもよい。この例において、第２導電部２０は、銀を含む。第２導電部２０は、導電性を有するマトリクス材料をさらに含んでもよい。第２導電部２０の前記少なくともいずれかの金属原子または合金は、例えば、マトリクス材料中に含有させてもよい。例えば、金属原子または合金が、マトリクス材料に取り囲まれる。金属原子または合金が、マトリクス材料中に分散される。この場合、金属原子の凝集エネルギーまたは合金の凝集エネルギーは、マトリクス材料の凝集エネルギーよりも低くする。「凝集エネルギー」とは、原子間に働く引力であり、液体または固体を構成している原子またはイオンを、無限遠まで引き離すために必要なエネルギーである。凝集エネルギーの低い原子は、凝集エネルギーの高い原子よりもイオン化し易い。すなわち、金属原子または合金は、マトリクス材料よりもイオン化し易い。
【００１４】
マトリクス材料には、例えば、タングステン、モリブデン、チタン、クロム、タンタル及びニッケルの少なくともいずれかが用いられる。マトリクス材料は、例えば、不純物を導入した半導体材料でもよい。例えば、マトリクス材料は、リンを導入したシリコンでもよい。
【００１５】
記憶層１５は、第１導電型形の第１半導体層３１と、第２導電型の第２半導体層３２と、を含む。第１半導体層３１は、第１導電部１０と第２導電部２０との間に設けられる。第２半導体層３２は、第１半導体層３１と第２導電部２０との間に設けられる。第１導電型は、例えば、ｎ型である。第２導電型は、例えば、ｐ型である。第１導電型をｐ型とし、第２導電型をｎ型としてもよい。以降では、第１導電型をｎ型、第２導電型をｐ型として説明を行う。すなわち、第１半導体層３１は、ｎ型の半導体層であり、第２半導体層３２は、ｐ型の半導体層である。
【００１６】
この例において、第１半導体層３１は、第２半導体層３２と接触している。第１半導体層３１と第２半導体層３２とは、互いにｐｎ接合している。また、第１半導体層３１は、第１導電部１０と接触している。第２半導体層３２は、第２導電部２０と接触している。記憶層１５は、第１導電部１０と向かい合う第１面１５ａと、第２導電部２０と向かい合う第２面１５ｂと、を有する。第２面１５ｂは、第１面１５ａと反対側の面である。この例において、第１面１５ａは、第１導電部１０と接触し、第２面１５ｂは、第２導電部２０と接触する。
【００１７】
第１半導体層３１及び第２半導体層３２には、例えば、ポリシリコンやアモルファスシリコンなどの半導体材料が用いられる。第１半導体層３１は、例えば、半導体材料に砒素やリンなどのドナーを導入することで形成される。第２半導体層３２は、例えば、半導体材料にボロンなどのアクセプタを導入することで形成される。
【００１８】
第１半導体層３１の厚さ（Ｚ軸方向に沿う長さ）は、例えば、１００ｎｍ（５０ｎｍ以上２００ｎｍ以下）である。第２半導体層３２の厚さは、例えば、４００ｎｍ（２００ｎｍ以上６００ｎｍ以下）である。
【００１９】
図２は、第１の実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。  
図２は、記憶層１５に含まれる不純物の濃度プロファイルを表す。  
図２の横軸は、Ｚ軸方向の位置ｚ（ｎｍ）であり、縦軸は、不純物の濃度ＩＣ（ｃｍ−３）である。また、図２において、実線は、アクセプタの濃度を表し、破線は、ドナーの濃度を表す。  
図２に表したように、第１半導体層３１に含まれるドナーの濃度は、例えば、約７×１０１８ｃｍ−３（１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下）である。第２半導体層３２に含まれるアクセプタの濃度は、例えば、約１×１０２１ｃｍ−３（１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下）である。
【００２０】
図３（ａ）〜図３（ｃ）は、第１の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。  
図３（ａ）は、高抵抗状態の記憶層１５を表し、図３（ｂ）及び図３（ｃ）は、低抵抗状態の記憶層１５を表す。  
図３（ａ）〜図３（ｃ）に表したように、記憶層１５は、第２面１５ｂから第１面１５ａに向かって延びる金属部１６を有する。金属部１６は、第２導電部２０に含まれる金属原子を含む。すなわち、この例において、金属部１６は、銀を含む。
【００２１】
金属部１６は、第１導電部１０と第２導電部２０とを介して印加される電圧及び供給される電流の少なくともいずれかにより、Ｚ軸方向に沿う長さＤ１を変化させる。金属部１６の長さＤ１は、第１導電部１０と第２導電部２０とを介して印加される電圧及び供給される電流の少なくともいずれかによって変化する。記憶層１５は、金属部１６の長さＤ１によって低抵抗状態と高抵抗状態との間で遷移する。
【００２２】
図３（ａ）〜図３（ｃ）に表したように、記憶層１５は、金属部１６の長さＤ１を短くした状態において高抵抗状態となり、金属部１６の長さＤ１を長くした状態において低抵抗状態となる。金属部１６は、例えば、フィラメントやメタルブリッジなどと呼ばれる場合もある。
【００２３】
金属部１６の長さＤ１を長くする場合には、第１導電部１０と第２導電部２０との間に、順方向の電圧を印加する。順方向の電圧は、例えば、第１導電部１０を接地し、第２導電部２０に正電圧を印加することで実現される。すなわち、順方向の電圧においては、第２導電部２０の電位を第１導電部１０の電位よりも高くする。
【００２４】
第１導電部１０と第２導電部２０との間に順方向の電圧を印加すると、第２導電部２０に含まれる銀原子がイオン化し、正の銀イオンとなる。銀イオンは、第１導電部１０と第２導電部２０との間の電界によって記憶層１５中に拡散する。そして、銀イオンは、記憶層１５中において、第１導電部１０から供給された電子と結合し、銀原子となる。このように、第１導電部１０と第２導電部２０との間に順方向の電圧を印加すると、第２導電部２０に含まれる銀原子（金属原子）が、記憶層１５に析出する。すなわち、銀原子によって金属部１６が形成される。これにより、順方向の電圧の印加によって、金属部１６の長さＤ１が長くなる。
【００２５】
金属部１６の長さＤ１を短くする場合には、第１導電部１０と第２導電部２０との間に、逆方向の電圧を印加する。逆方向の電圧は、例えば、第１導電部１０に正電圧を印加し、第２導電部２０を接地することで実現される。すなわち、逆方向の電圧においては、第２導電部２０の電位を第１導電部１０の電位よりも低くする。
【００２６】
第１導電部１０と第２導電部２０との間に逆方向の電圧を印加すると、金属部１６に含まれる銀原子がイオン化して正の銀イオンとなる。銀イオンは、第１導電部１０と第２導電部２０との間の電界によって、記憶層１５から第２導電部２０に向けて移動する。これにより、逆方向の電圧の印加によって、金属部１６の長さＤ１が短くなる。
【００２７】
記憶層１５は、（１）式で表される第１条件を満たすときに低抵抗状態となり、第１条件を満たさないときに高抵抗状態となる。  
【数１】
2014049508.tif 000003
（１）式には、  
第１半導体層３１と金属部１６との間のＺ軸方向に沿う距離Δｄ（ｃｍ）、  
第２半導体層３２の誘電率εｓｅｍ（Ｆｃｍ−１）、  
金属部１６のフェルミ準位を基準にした第２半導体層３２の伝導バンドのショットキー・バリア高さφＢ（ｅＶ）（図４参照）、  
単位素電荷ｑ（Ｃ）、及び、  
第２半導体層３２の不純物濃度Ｎｘ（ｃｍ−３）、  
が示される。  
距離Δｄは、より詳しくは、金属部１６のＺ軸方向の端部１６ａと第１半導体層３１との間のＺ軸方向に沿う距離である。単位素電荷ｑは、例えば、約１．６×１０−１９Ｃである。不純物濃度Ｎｘは、アクセプタの濃度とドナーの濃度との差分で表される実効的な不純物濃度である。不純物濃度Ｎｘは、いわゆるネット濃度である。
【００２８】
図３（ａ）〜図３（ｃ）には、低抵抗状態となる最短の金属部１６の長さＤ２が示される。長さＤ２は、（１）式において右辺と左辺とが等しい場合である。高抵抗状態となる図３（ａ）においては、長さＤ１が、長さＤ２より短い。低抵抗状態となる図３（ｂ）及び図３（ｃ）においては、長さＤ１が、長さＤ２より長い。
【００２９】
図３（ｃ）に表したように、金属部１６は、第２半導体層３２を貫通してもよい。金属部１６の長さＤ１は、第２半導体層３２の厚さより長くてもよい。この場合、金属部１６は、第１半導体層３１に接触する。すなわち、金属部１６と第１半導体層３１とが、互いにショットキー接合する。
【００３０】
図４（ａ）〜図４（ｃ）は、第１の実施形態に係る不揮発性記憶装置の特性を例示する模式的バンド図である。  
図４（ａ）〜図４（ｃ）の縦軸は、ポテンシャルエネルギーＥｎであり、横軸は、Ｚ軸方向の位置ｚである。  
図４（ａ）においては、長さＤ１が、長さＤ２より短い。図４（ｂ）及び図４（ｃ）においては、長さＤ１が、長さＤ２より長い。また、図４（ｂ）においては、長さＤ１が、第２半導体層３２の厚さより短く、図４（ｃ）においては、長さＤ１が、第２半導体層３２の厚さより長い。すなわち、図４（ａ）は、図３（ａ）の状態に対応し、図４（ｂ）は、図３（ｂ）の状態に対応し、図４（ｃ）は、図３（ｃ）の状態に対応する。
【００３１】
図４（ａ）に表したように、長さＤ１が長さＤ２より短い場合（第１条件を満たさない場合）、記憶層１５は、ｐｎ接合ダイオードの特性を示す。  
一方、図４（ｃ）に表したように、金属部１６が第２半導体層３２を貫通して第１半導体層３１に達した場合、記憶層１５は、ショットキーバリアダイオードの特性を示す。  
また、図４（ｂ）に表したように、長さＤ１が長さＤ２より長い場合（第１条件を満たす場合）には、金属部１６と第１半導体層３１との間の第２半導体層３２の厚さが薄くなり、ショットキーバリアダイオードと実質的に同じ特性を示す。
【００３２】
ショットキーバリアダイオードに順方向の電圧を印加したときの抵抗値は、ｐｎ接合ダイオードに順方向の電圧を印加したときの抵抗値より低い。これにより、金属部１６の長さＤ１を長さＤ２より長くすることによって、記憶層１５が低抵抗状態となり、金属部１６の長さＤ１を長さＤ２より短くすることによって、記憶層１５が高抵抗状態となる。
【００３３】
低抵抗状態の記憶層１５では、記憶層１５のうちの金属部１６以外の部分で、第１半導体層３１と第２半導体層３２とがｐｎ接合している。低抵抗状態の記憶層１５に逆方向の電圧を印加した場合、ｐｎ接合部分から延びる空乏層が、金属部１６と第１半導体層３１との間にも延在する。これにより、第１導電部１０から第２導電部２０に向かって流れる逆方向の電流は、ｐｎ接合の空乏層によって遮断される。このように、不揮発性記憶装置１１０においては、順方向の電圧が印加された場合には、ショットキー接合の低いオン電圧を得ることができ、逆方向の電圧が印加された場合には、ｐｎ接合の低いリーク電流を得ることができる。
【００３４】
不揮発性記憶装置１１０においては、記憶層１５が、電圧または電流によって抵抗値を変化させる抵抗変化素子としての機能と、意図せぬ電流経路の発生を抑える整流素子としての機能と、を持つ。このため、不揮発性記憶装置１１０では、整流素子などを別途設ける必要がなく、微細化に有利である。例えば、不揮発性記憶装置１１０では、抵抗変化素子と整流素子とをＺ軸方向に積層させる従来の構成に比べて、薄型化できる。これにより、不揮発性記憶装置１１０によれば、記憶密度が向上できる。
【００３５】
また、抵抗変化素子と整流素子とを接続する従来の不揮発性記憶装置の構成では、抵抗変化素子と整流素子との接続にともなう寄生抵抗が多い。これに対し、不揮発性記憶装置１１０では、抵抗変化素子と整流素子とを接続する必要が無いので、寄生抵抗も抑えることができる。
【００３６】
不揮発性記憶装置１１０において、（１）式で表される第１条件によって金属部１６の長さＤ１を規定する。第１条件は、ショットキーバリアの空乏層幅で金属部１６の長さＤ１を規定する。これにより、第２導電部２０の金属原子と、金属部１６の構造と、動作電圧及び動作電流と、の関係を適切に制御することができる。
【００３７】
第２導電部２０に含まれる金属原子は、例えば、合金を形成し難い金属原子のグループと、合金を形成し易い金属原子のグループと、に分類することができる。合金を形成し難い金属原子のグループとしては、例えば、リチウム、クロム、インジウム、テルル、カルシウム及びナトリウムなどが挙げられる。一方、合金を形成し易い金属原子のグループとしては、例えば、コバルト、鉄、銅、チタン、タングステン、エルビウム、白金、アルミニウム、ニッケル、銀及び金などが挙げられる。
【００３８】
合金を形成し易い金属原子を第２導電部２０に用いた場合には、例えば、第２導電部２０に含まれる金属原子が、第２半導体層３２に含まれるシリコンと結合し、シリサイドを含む金属部１６を形成することができる。例えば、モノシリサイドは、ダイシリサイドに比べて第２半導体層３２における拡散性が高い。ダイシリサイドの導電率は、同じ金属原子を含むモノシリサイドの導電率よりも高い。
【００３９】
例えば、合金を形成し易い金属原子を第２導電部２０に用いた場合において、記憶層１５を高抵抗状態から低抵抗状態にする際に、第１導電部１０と第２導電部２０との間に電圧を印加するとともに、記憶層１５及び第２導電部２０の少なくとも一方の温度を、金属原子がモノシリサイド化し易い第１温度に設定する。これにより、例えば、第２半導体層３２に拡散し易いモノシリサイドを含む金属部１６が形成され、金属部１６の長さＤ１を変化させ易くすることができる。すなわち、金属部１６の長さＤ１の制御性を高めることができる。
【００４０】
また、記憶層１５を低抵抗状態にした後、記憶層１５及び第２導電部２０の少なくとも一方の温度を、金属原子がダイシリサイド化し易い第２温度に設定することにより、金属部１６をダイシリサイド化させる。これにより、モノシリサイドを含む場合に比べて、金属部１６の長さＤ１が、変化し難くなる。すなわち、記憶層１５の記憶保持時間を適切に保つことができる。
【００４１】
一般的に、第２温度は、第１温度よりも高い。第１温度及び第２温度の設定は、例えば、記憶層１５及び第２導電部２０の少なくとも一方の温度を調節する温度調節部を、不揮発性記憶装置１１０に設けることによって実現することができる。温度調節部には、例えば、ヒータなどを用いることができる。
【００４２】
このように、合金を形成し易い金属原子を第２導電部２０に用いることにより、例えば、金属部１６をシリサイド化させることが可能となり、不揮発性記憶装置１１０の設計や動作の自由度を高めることができる。このように、第２導電部２０においては、合金を形成し易い金属原子を用いることが、より好適である。
【００４３】
図５は、第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。  
図５に表したように、不揮発性記憶装置１１１は、制御部４０を備える。制御部４０は、第１導電部１０及び第２導電部２０と電気的に接続されている。制御部４０は、第１導電部１０と第２導電部２０との間に電圧を印加することにより、記憶層１５の低抵抗状態と高抵抗状態との切り替え、及び、記憶層１５の状態の読み出しを行う。
【００４４】
制御部４０は、記憶層１５を高抵抗状態から低抵抗状態に遷移させる場合、第１導電部１０と第２導電部２０との間に、順方向の書き込み電圧を印加する。書き込み電圧では、第１導電部１０と第２導電部２０との間の電位差を、例えば、５Ｖに設定する。
【００４５】
制御部４０は、記憶層１５を低抵抗状態から高抵抗状態に遷移させる場合、第１導電部１０と第２導電部２０との間に、逆方向のリセット電圧を印加する。リセット電圧では、第１導電部１０と第２導電部２０との間の電位差を、例えば、５Ｖに設定する。
【００４６】
制御部４０は、記憶層１５の状態を読み出す場合、第１導電部１０と第２導電部２０との間に、書き込み電圧よりも小さい順方向の電圧である読み出し電圧を印加する。  
制御部４０は、（２）式で表される第２条件を満たす読み出し電圧を印加する。  
【数２】
2014049508.tif 000004
（２）式には、  
読み出し電圧Ｖｒｅａｄ（Ｖ）、  
ボルツマン定数ｋＢ（ＪＫ−１）、  
絶対温度ＴＡ（Ｋ）、  
単位素電荷ｑ（Ｃ）、  
第２半導体層３２に含まれる電子の濃度Ｎｎ（ｃｍ−３）、及び、  
第２半導体層３２に含まれる正孔の濃度Ｎｐ（ｃｍ−３）、  
が示される。  
ボルツマン定数ｋＢは、例えば、約１．３８×１０−２３（ＪＫ−１）である。
【００４７】
（２）式において、電子の濃度Ｎｎは、（３）式で求めることができる。  
【数３】
2014049508.tif 000005
（３）式には、  
第２半導体層３２に含まれるドナーの濃度ＮＤ（ｃｍ−３）、及び、  
真性キャリア濃度ｎｉ（ｃｍ−３）、  
が示される。
【００４８】
（２）式において、正孔の濃度Ｎｐは、（４）式で求めることができる。  
【数４】
2014049508.tif 000006
（４）式には、  
第２半導体層３２に含まれるアクセプタの濃度ＮＡ（ｃｍ−３）が示される。
【００４９】
（３）式及び（４）式において、真性キャリア濃度ｎｉは、（５）式で求めることができる。  
【数５】
2014049508.tif 000007
（５）式には、  
第２半導体層３２の伝導帯の有効状態密度ＮＣ（ｃｍ−３・ｅＶ）、  
第２半導体層３２の価電子帯の有効状態密度ＮＶ（ｃｍ−３・ｅＶ）、及び、  
第２半導体層３２のバンドギャップＥｇａｐ（ｅＶ）、  
が示される。
【００５０】
（５）式において、伝導帯の有効状態密度ＮＣは、（６）式で求めることができる。  
【数６】
2014049508.tif 000008
（６）式には、  
電子の有効質量ｍｅ（ｋｇ）、及び、  
プランク定数ｈ（Ｊｓ）、  
が示される。
【００５１】
（５）式において、価電子帯の有効状態密度ＮＶは、（７）式で求めることができる。
【数７】
2014049508.tif 000009
（７）式には、  
正孔の有効質量ｍｈ（ｋｇ）が示される。
【００５２】
図６は、第１の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。  
図６の横軸は、第２半導体層３２のバンドギャップＥｇａｐであり、縦軸は、読み出し電圧Ｖｒｅａｄである。  
図６は、（２）式〜（７）式を用いて算出したバンドギャップＥｇａｐと読み出し電圧Ｖｒｅａｄとの関係の一例を表す。  
図６において、特性ＣＴ１１は、第１導電部１０にＴｉＮを用い、ショットキー・バリア高さφＢを、０．６７ｅＶとした例を表す。  
特性ＣＴ１２は、第１導電部１０にＰｔＳｉを用い、ショットキー・バリア高さφＢを、０．９ｅＶとした例を表す。  
特性ＣＴ１３は、第１導電部１０にＥｒＳｉ２を用い、ショットキー・バリア高さφＢを、０．１ｅＶとした例を表す。
【００５３】
図６に表したように、例えば、バンドギャップＥｇａｐが、約１．１ｅＶであるシリコン（Ｓｉ）を第２半導体層３２に用いる。この場合、特性ＣＴ１１における読み出し電圧Ｖｒｅａｄは、約０．８ｅＶと求められる。例えば、バンドギャップＥｇａｐが、約３．２５ｅＶであるシリコンカーバイド（ＳｉＣ）を第２半導体層３２に用いる。この場合、特性ＣＴ１１における読み出し電圧Ｖｒｅａｄは、約２．８５ｅＶと求められる。例えば、バンドギャップＥｇａｐが、約３．４ｅＶである窒化ガリウム（ＧａＮ）を第２半導体層３２に用いる。この場合、特性ＣＴ１１における読み出し電圧Ｖｒｅａｄは、約３ｅＶと求められる。
【００５４】
図７は、第１の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。  
図７は、第１導電部１０と第２導電部２０との間の電圧と電流との関係の実験の一例を表す。  
図７の横軸は、第１導電部１０と第２導電部２０との間に印加する電圧（Ｖ）であり、縦軸は、第１導電部１０と第２導電部２０との間に流れる電流（μＡ）である。  
実験においては、第１導電部１０と第２導電部２０との間に印加する電圧を変化させ、流れる電流を求める。  
実験においては、図６の特性ＣＴ１１と同じ条件を用いる。記憶層１５には、シリコンを用いる。Ｚ軸方向に対して直交する面の形状は、２０ｎｍ×２０ｎｍの長方形とする。記憶層１５の厚さは、５００ｎｍとする。第２半導体層３２の厚さは、１００ｎｍとする。金属部１６の幅（Ｚ軸方向に対して直交する方向の長さ）は、２ｎｍとする。
【００５５】
実験においては、金属部１６の長さＤ１を変化させる。  
図７において、特性ＣＴ２１は、金属部１６の長さＤ１を７０ｎｍとした例であり、特性ＣＴ２２は、長さＤ１を８０ｎｍとした例であり、特性ＣＴ２３は、長さＤ１を９０ｎｍとした例であり、特性ＣＴ２４は、長さＤ１を１００ｎｍとした例である。すなわち、特性ＣＴ２４においては、金属部１６が、第２半導体層３２を貫通する。この例において、長さＤ２は、７０ｎｍ以下である。実験においては、長さＤ２以上の範囲で長さＤ１を変化させている。
【００５６】
図７に表したように、金属部１６の長さＤ１を変化させると、抵抗値が変化し、流れる電流も変化する。図６で求めた特性ＣＴ１１の読み出し電圧Ｖｒｅａｄである０．８ｅＶで比較すると、特性ＣＴ２１の電流は、１×１０−９μＡであり、特性ＣＴ２４の電流は、１×１０−６μＡである。すなわち、特性ＣＴ２１を高抵抗状態の電流Ｉｒｅｓｅｔ、特性ＣＴ２４を低抵抗状態の電流Ｉｓｅｔとしたとき、ＩｓｅｔとＩｒｅｓｅｔとの電流比Ｉｓｅｔ／Ｉｒｅｓｅｔは、１×１０３以上である。
【００５７】
このように、（２）式で表される第２条件を満たす読み出し電圧Ｖｒｅａｄを印加することにより、適切な電流比Ｉｓｅｔ／Ｉｒｅｓｅｔを得ることができる。例えば、１×１０３以上の電流比Ｉｓｅｔ／Ｉｒｅｓｅｔを得ることができる。これにより、例えば、電流の検出によって、高抵抗状態と低抵抗状態とを適切に識別することができる。
【００５８】
図８（ａ）〜図８（ｃ）は、第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。  
図８（ａ）に表したように、制御部４０は、第１導電部１０と第２導電部２０との間に、順方向の第１書き込み電圧Ｖｓｅｔ１を印加することにより、金属部１６の長さＤ１を第１長さｄ１１にする。第１長さｄ１１は、長さＤ２以上で、第２半導体層３２の厚さより短い。
【００５９】
図８（ｂ）に表したように、制御部４０は、第１導電部１０と第２導電部２０との間に、順方向の第２書き込み電圧Ｖｓｅｔ２を印加することにより、金属部１６の長さＤ１を第２長さｄ１２にする。第２長さｄ１２は、第１長さｄ１１より長く、第２半導体層３２の厚さより短い。
【００６０】
図８（ｃ）に表したように、制御部４０は、第１導電部１０と第２導電部２０との間に、順方向の第３書き込み電圧Ｖｓｅｔ３を印加することにより、金属部１６の長さＤ１を第３長さｄ１３にする。第３長さｄ１３は、第２長さｄ１２より長い。
【００６１】
また、制御部４０は、第１導電部１０と第２導電部２０との間に、逆方向のリセット電圧を印加することにより、金属部１６の長さＤ１を長さＤ２より短くする。
【００６２】
図７に表したように、長さＤ２以上の範囲で長さＤ１を変化させることにより、電圧−電流特性が変化する。この例において、制御部４０は、電圧の印加により、長さＤ２以上の第１長さｄ１１〜第３長さｄ１３及び長さＤ２より短い４つの状態に金属部１６の長さＤ１を変化させる。これにより、不揮発性記憶装置１１１において、２ビットの情報を記憶することができる。不揮発性記憶装置１１１が記憶する情報は、１ビットまたは２ビットに限ることなく、３ビット以上でもよい。このように、不揮発性記憶装置１１１では、第１導電部１０と第２導電部２０との間に印加する電圧を制御することによって、マルチビットの不揮発性記憶装置を実現することができる。
【００６３】
（第２の実施形態）  
本実施形態に係る不揮発性記憶装置は、クロスポイント型の構成を有する。  
図９は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。  
図１０は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的回路図である。  
図９に表したように、本実施形態に係る不揮発性記憶装置１２０は、基板５０を備える。基板５０には、例えば、シリコン基板、半導体基板、無機物を含む基板、または、ポリマーを含む基板などが用いられる。半導体基板には、例えば、シリコン−オン−インシュレータ（ＳＯＩ）基板などが用いられる。無機物を含む基板には、例えば、ガラスなどが用いられる。
【００６４】
ここで、基板５０の主面５０ａに対して並行な平面をＸ−Ｙ平面とする。Ｘ−Ｙ平面内の１つの方向をＸ軸方向とする。Ｘ−Ｙ平面内においてＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。
【００６５】
図９に表したように、本実施形態に係る不揮発性記憶装置１２０においては、基板５０の主面５０ａの上に、第１方向に並ぶ複数の第１配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）と、第１方向に対して交差する第２方向に並ぶ複数の第２配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）とが、設けられる。複数の第１配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）は、例えば、第１方向に対して非平行な方向に延びるライン状である。複数の第２配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）は、例えば、第２方向に対して非平行な方向に延びるライン状である。この例において、複数の第１配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）は、Ｙ軸方向に並び、Ｘ軸方向に延びる。複数の第２配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）は、Ｘ軸方向に並び、Ｙ軸方向に延びる。第２配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）は、第１配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）に対向する。
【００６６】
上記では、第１配線の延在方向が第２配線の延在方向に対して直交するが、第１配線の延在方向が第２配線の延在方向と交差（非平行）すれば良い。
【００６７】
上記において、添え字ｉ及び添え字ｊは任意である。すなわち、第１配線の数及び第２配線の数は、任意である。  
本具体例では、第１配線がワード線となり、第２配線がビット線となる。ただし、第１配線がビット線で、第２配線がワード線でも良い。以下では、第１配線がワード線であり、第２配線がビット線であるとして説明する。
【００６８】
図９及び図１０に表したように、第１配線と第２配線との間に複数のメモリセル１２が設けられる。複数のメモリセル１２のそれぞれが、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１と、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１と、のそれぞれが互いに対向する交差部ＣＰに配置される。
【００６９】
図１０に表したように、制御部４０は、ワード線ドライバ４１とビット線ドライバ４２とを含む。ワード線ドライバ４１は、デコーダ機能を有する。ビット線ドライバ４２は、デコーダ機能及び読み出し機能を有する。ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチであるＭＯＳトランジスタＲＳＷを介して、ワード線ドライバ４１に接続される。ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の一端は、選択スイッチであるＭＯＳトランジスタＣＳＷを介して、ビット線ドライバ４２に接続される。
【００７０】
ＭＯＳトランジスタＲＳＷのゲートには、ワード線（ロウ）を選択するための選択信号Ｒｉ−１、Ｒｉ、Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、ビット線（カラム）を選択するための選択信号Ｃｉ−１、Ｃｉ、Ｃｉ＋１が入力される。
【００７１】
図１０に表したように、メモリセル１２は、電圧または電流によって抵抗値を変化させる抵抗変化素子１２ａと、意図せぬ電流経路の発生を抑える整流素子１２ｂと、を含む。
【００７２】
図１１は、第２の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。  
図１１に表したように、ワード線ＷＬｉとビット線ＢＬｊとの間には、メモリセル１２が設けられる。なお、ワード線ＷＬｉとビット線ＢＬｊとの上下の配置の関係は任意である。
【００７３】
図１１に表したように、メモリセル１２は、第１導電部１０と、第２導電部２０と、第１導電部１０と第２導電部２０との間に設けられた記憶層１５と、を含む。第１導電部１０、第２導電部２０及び記憶層１５には、第１の実施形態に関して説明した構成が適用できる。この例においては、メモリセル１２に含まれる第１導電部１０が、基板５０の上に設けられる。図１１に表したメモリセル１２においては、ワード線ＷＬｉの上に第１導電部１０が設けられ、第１導電部１０の上に記憶層１５が設けられ、記憶層１５の上に第２導電部２０が設けられ、第２導電部２０の上にビット線ＢＬｉが設けられる。これとは反対に、ワード線ＷＬｉの上に第２導電部２０を設け、第２導電部２０の上に記憶層１５を設け、記憶層１５の上に第１導電部１０を設け、第１導電部１０の上にビット線ＢＬｉを設けてもよい。
【００７４】
なお、第１導電部１０及び第２導電部２０の少なくともいずれかとして、メモリセル１２に隣接する、例えば、ワード線ＷＬｉ及びビット線ＢＬｊの少なくともいずれかを用いても良い。
【００７５】
不揮発性記憶装置１２０の構成においても、第１導電部１０と、金属原子を含む第２導電部２０と、第１半導体層３１と第２半導体層３２とを含む記憶層１５と、を用いることによって、高記憶密度化を実現することができる。不揮発性記憶装置の構成は、クロスポイント型に限ることなく、例えば、プローブメモリ型などでもよい。基板５０の上に設ける第１導電部１０、第２導電部２０及び記憶層１５の構成は、上記に限らない。
【００７６】
実施形態によれば、高記憶密度の不揮発性記憶装置が提供される。
【００７７】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。「積層される」状態は、互いに接して重ねられる状態の他に、間に他の要素が挿入されて重ねられる状態も含む。「対向する」状態は、直接的に面する状態の他に、間に別の要素が挿入されて面する状態も含む。
【００７８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる第１導電部、第２導電部、記憶層、第１半導体層、第２半導体層、金属部及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００７９】
その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１０…第１導電部、  １２…メモリセル、  １２ａ…抵抗変化素子、  １２ｂ…整流素子、  １５…記憶層、  １５ａ…第１面、  １５ｂ…第２面、  １６…金属部、１６ａ…端部、  ２０…第２導電部、  ３１…第１半導体層、  ３２…第２半導体層、  ４０…制御部、  ４１…ワード線ドライバ、  ４２…ビット線ドライバ、  ５０…基板、  ５０ａ…主面、  １１０、１１１、１２０…不揮発性記憶装置、  ＣＳＷ…トランジスタ、  ＲＳＷ…トランジスタ
【図１】
2014049508.tif 000012
【図２】
2014049508.tif 000013
【図３】
2014049508.tif 000014
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014049508.tif 000021
【図１１】
2014049508.tif 000022