(57)【要約】【課題】複数のコンパレータのプロセスバラツキを高速且つ精度よく検出する。【解決手段】入力信号の信号レベルと参照レベルとを比較した比較結果を出力する複数のコンパレータのプロセスバラツキを検出する検出装置であって、複数のコンパレータに、共通の入力信号および共通の参照レベルを入力し、入力信号の信号レベルを順次変化させる信号入力部と、複数のコンパレータの比較結果のうち予め定められた結果を示す比較結果の個数を信号レベル毎に検出し、個数の分布に基づいてプロセスバラツキを検出する検出部とを備える検出装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の信号レベルと参照レベルとを比較した比較結果を出力する複数のコンパレータのプロセスバラツキを検出する検出装置であって、
前記複数のコンパレータに、共通の前記入力信号および共通の前記参照レベルを入力し、前記入力信号の信号レベルを順次変化させる信号入力部と、
前記複数のコンパレータの比較結果のうち予め定められた結果を示す比較結果の個数を前記信号レベル毎に検出し、前記個数の分布に基づいて前記プロセスバラツキを検出する検出部と
を備える検出装置。
【請求項２】
コンパレータは、トランジスタを含み、
前記検出部は、前記トランジスタの閾値電圧のバラツキを検出する
請求項１に記載の検出装置。
【請求項３】
前記コンパレータは、入力段にＣＭＯＳ回路を含み、
前記信号入力部は、前記ＣＭＯＳ回路のｎＭＯＳトランジスタの入力許容範囲であって、前記ＣＭＯＳ回路のｐＭＯＳトランジスタの入力許容範囲と重ならない範囲、および、前記ｐＭＯＳトランジスタの入力許容範囲であって、前記ｎＭＯＳトランジスタの入力許容範囲と重ならない範囲、のそれぞれの範囲において、前記入力信号の信号レベルを順次変化させ、
前記検出部は、前記ｎＭＯＳトランジスタの入力許容範囲で前記入力信号の信号レベルを順次変化させたときの前記個数の分布に基づいて前記ｎＭＯＳトランジスタの閾値電圧のバラツキを検出し、前記ｐＭＯＳトランジスタの入力許容範囲で前記入力信号の信号レベルを順次変化させたときの前記個数の分布に基づいて前記ｐＭＯＳトランジスタの閾値電圧のバラツキを検出する
請求項２に記載の検出装置。
【請求項４】
前記信号入力部は、前記ｎＭＯＳトランジスタの入力許容範囲および前記ｐＭＯＳトランジスタの入力許容範囲が重なる範囲において、前記入力信号の信号レベルを順次変化させ、
前記検出部は、前記ｎＭＯＳトランジスタの入力許容範囲および前記ｐＭＯＳトランジスタの入力許容範囲が重なる範囲において、前記入力信号の信号レベルを順次変化させたときの前記個数の分布に基づいて、前記コンパレータの入力オフセットのバラツキを検出する
請求項３に記載の検出装置。
【請求項５】
前記検出部は、前記ｎＭＯＳトランジスタの閾値電圧のバラツキ、前記ｐＭＯＳトランジスタの閾値電圧のバラツキ、および、前記コンパレータの入力オフセットのバラツキに基づいて、前記ｎＭＯＳトランジスタの閾値電圧のバラツキと、前記ｐＭＯＳトランジスタの閾値電圧のバラツキとの相関係数を算出する
請求項４に記載の検出装置。
【請求項６】
前記信号入力部は、直流の前記入力信号を前記複数のコンパレータに入力する
請求項１から５のいずれか一項に記載の検出装置。
【請求項７】
前記複数のコンパレータのうちの、前記プロセスバラツキの検出に用いるコンパレータの個数を制御する
請求項１から６のいずれか一項に記載の検出装置。
【請求項８】
それぞれ、共通の入力信号の信号レベルと、共通の参照レベルとを比較した比較結果を出力する複数のコンパレータと、
前記複数のコンパレータが前記入力信号に応じて出力する複数の比較結果を合成して出力する合成出力部と
を備えるウエハ。
【請求項９】
請求項１から７のいずれか一項に記載の検出装置における前記信号入力部を更に備える、
請求項８に記載のウエハ。
【請求項１０】
請求項１から７のいずれか一項に記載の検出装置における前記検出部を更に備える、請求項９に記載のウエハ。
【請求項１１】
それぞれ、共通の入力信号の信号レベルと、共通の参照レベルとを比較した比較結果を出力する複数のコンパレータと、
前記複数のコンパレータが前記入力信号に応じて出力する複数の比較結果を合成して出力する合成出力部と
を備える電子デバイス。
【請求項１２】
請求項１から７のいずれか一項に記載の検出装置における前記信号入力部を更に備える、
請求項１１に記載の電子デバイス。
【請求項１３】
請求項１から７のいずれか一項に記載の検出装置における前記検出部を更に備える、請求項１２に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出装置、ウエハおよび電子デバイスに関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴのプロセスバラツキを検出する方法として、リングオシレータを用いる方法（例えば非特許文献１参照）、および、センスアンプを用いる方法（例えば非特許文献２参照）が知られている。
非特許文献１ I. A. K. M. Mahfuzil, H. Onodera, "On-chip detection of process shift & process spread for silicon debugging and model-hardware correlation," ATS2012.
非特許文献２ S. Mukhopadhyay, K. Kim, K. A. Jenkins, C-T. Chuand, K. Roy, "Statistical Characterization and On-Chip Measurement Methods for Local Random Variability of a Process Using Sense-Amplifier-Based Test Structure," ISSCC 2007, Feb. 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００３】
文献１の方法は、リングオシレータの発振周波数のバラツキから、リングオシレータを構成するｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの閾値電圧を測定する。しかし、交流信号を測定するので、ジッタ等の影響を受けやすく、また、閾値電圧と発振周波数との関係は非線形なので、測定精度を向上させることが難しい。また、文献２の方法は、スキャンで情報をやりとりするので、測定速度が遅い。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、入力信号の信号レベルと参照レベルとを比較した比較結果を出力する複数のコンパレータのプロセスバラツキを検出する検出装置であって、複数のコンパレータに、共通の入力信号および共通の参照レベルを入力し、入力信号の信号レベルを順次変化させる信号入力部と、複数のコンパレータの比較結果のうち予め定められた結果を示す比較結果の個数を信号レベル毎に検出し、個数の分布に基づいてプロセスバラツキを検出する検出部とを備える検出装置を提供する。
【０００５】
本発明の第２の態様においては、それぞれ、共通の入力信号の信号レベルと、共通の参照レベルとを比較した比較結果を出力する複数のコンパレータと、複数のコンパレータが入力信号に応じて出力する複数の比較結果を合成して出力する合成出力部とを備えるウエハを提供する。
【０００６】
本発明の第３の態様においては、それぞれ、共通の入力信号の信号レベルと、共通の参照レベルとを比較した比較結果を出力する複数のコンパレータと、複数のコンパレータが入力信号に応じて出力する複数の比較結果を合成して出力する合成出力部とを備える電子デバイスを提供する。
【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】複数のコンパレータにおけるプロセスバラツキを検出する検出装置２００の構成例を示す図である。
【図２】コンパレータ群１１０の構成例を示す図である。
【図３】複数のコンパレータ１１２のプロセスバラツキを説明する図である。
【図４】検出部２２０の動作例を示す図である。
【図５】コンパレータ１１２の構成例を示す図である。
【図６】レールツゥレールのＣＭＯＳ回路の動作を説明する図である。
【図７】他の実施形態に係る半導体ウエハ１００の構成例を示す図である。
【図８】他の実施形態に係る電子デバイス３００の構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、複数のコンパレータにおけるプロセスバラツキを検出する検出装置２００の構成例を示す図である。本例の検出装置２００は、半導体ウエハ１００に形成されたコンパレータ群１１０に含まれる複数のコンパレータのプロセスバラツキを検出する。検出装置２００は、信号入力部２１０および検出部２２０を備える。なお、検出装置２００がプロセスバラツキを検出する対象は、半導体ウエハ１００に限定されない。例えば、コンパレータ群１１０を備える電子デバイス等についても、プロセスバラツキを検出することができる。
【００１１】
信号入力部２１０は、コンパレータ群１１０に含まれる複数のコンパレータに入力信号および参照レベルを入力する。本例の入力信号は直流信号である。信号入力部２１０は、入力信号および参照レベルを生成してコンパレータ群１１０に供給してよく、半導体ウエハ１００に形成された回路を制御して、当該回路に入力信号および参照レベルを生成させてもよい。検出部２２０は、コンパレータ群１１０に含まれるコンパレータが出力する比較結果に基づいて、複数のコンパレータにおけるプロセスバラツキを検出する。プロセスバラツキは、例えばコンパレータに含まれるＭＯＳＦＥＴの閾値電圧のバラツキである。
【００１２】
図２は、コンパレータ群１１０の構成例を示す図である。コンパレータ群１１０は、複数のコンパレータ１１２を含む。それぞれのコンパレータ１１２には、共通の入力信号と、共通の参照レベルが入力され、入力信号の信号レベルと参照レベルとを比較した比較結果を出力する。比較結果は、例えば入力信号の信号レベルが参照レベル以上のときに１を示し、入力信号の信号レベルが参照レベルより小さいときに０を示す論理値である。
【００１３】
合成出力部１１４は、複数のコンパレータ１１２が入力信号に応じて出力する複数の比較結果を合成して出力する。例えば合成出力部１１４は、複数のコンパレータ１１２が出力する比較結果のうち、所定の論理値を示す比較結果の個数を出力してよく、所定の論理値を示す比較結果が占める割合を出力してもよい。また、コンパレータ群１１０は、合成出力部１１４を有さず、複数のコンパレータ１１２が出力する複数の比較結果をそのまま出力してもよい。この場合、図１に示した検出部２２０が、複数の比較結果を合成する。
【００１４】
図１に示した信号入力部２１０は、複数のコンパレータ１１２に入力する入力信号の信号レベルを順次変化させる。合成出力部１１４は、入力信号の信号レベル毎に、複数のコンパレータ１１２が出力する比較結果を合成する。なお、入力信号に変えて、参照レベルを順次変化させてもよい。つまり、信号入力部２１０は、コンパレータ１１２に入力する比較対象の２つの信号の差分を順次変化させる。
【００１５】
検出部２２０は、複数のコンパレータ１１２の比較結果のうち、予め定められた結果を示す比較結果の個数を、入力信号の信号レベル毎に検出する。上述したように、当該個数は、合成出力部１１４から通知されてよい。検出部２２０は、当該個数の分布に基づいて、複数のコンパレータ１１２のプロセスバラツキを検出する。
【００１６】
なお、複数のコンパレータ１１２は、半導体ウエハ１００に形成される各チップダイの中に形成されてよく、外に形成されてもよい。また、一部のコンパレータ１１２がチップダイの中に形成され、一部のコンパレータ１１２がチップダイの外に形成されてもよい。検出装置２００は、半導体ウエハ１００の全体に均等に配置された複数のコンパレータ１１２のプロセスバラツキを検出してよい。
【００１７】
また、複数のコンパレータ群１１０が、半導体ウエハ１００に形成されてよい。コンパレータ群１１０は、半導体ウエハ１００を分割した領域毎に設けられてよい。検出装置２００は、コンパレータ群１１０毎に、複数のコンパレータ１１２のプロセスバラツキを検出してよい。また、検出装置２００は、コンパレータ群１１０に含まれる複数のコンパレータ１１２のうち、プロセスバラツキの検出に用いるコンパレータ１１２を選択してよい。つまり、検出装置２００は、プロセスバラツキの検出に用いるコンパレータ１１２の個数を制御する。
【００１８】
プロセスバラツキの検出に用いるコンパレータ１１２の個数を変えることで、検出分解能を変更することができる。つまり、プロセスバラツキの検出に用いるコンパレータ１１２の個数を増加させると、当該コンパレータ群１１０が設けられた領域におけるプロセスバラツキの検出分解能が向上する（測定精度）。逆に、コンパレータ１１２の個数を減少させるとプロセスバラツキの検出の空間分解能が向上できる。
【００１９】
検出装置２００は、プロセスバラツキの検出に用いるコンパレータ１１２を、信号入力部２１０において選択してよい。信号入力部２１０は、選択したコンパレータ１１２に入力信号を入力する。また、検出装置２００は、プロセスバラツキの検出に用いるコンパレータ１１２を、検出部２２０において選択してもよい。検出部２２０は、選択したコンパレータ１１２の出力を用いて、プロセスバラツキを算出する。
【００２０】
図３は、複数のコンパレータ１１２のプロセスバラツキを説明する図である。図３の上段における横軸は入力信号の信号レベルを示し、縦軸はコンパレータ１１２が出力する論理値を示す。複数のコンパレータ１１２が理想的な場合、入力信号の信号レベルを徐々に増加させていき、信号レベルが参照レベルに応じた電圧ＶＩとなったときに、全てのコンパレータ１１２について論理値が０から１に遷移する。しかし、複数のコンパレータ１１２の特性バラツキ等により、論理値が遷移する入力信号の信号レベルにはバラツキ（オフセット）が生じる。
【００２１】
図３の下段における横軸は入力信号の信号レベルを示し、縦軸は、コンパレータ１１２が出力する論理値が遷移する確率密度ｆ（Ｖin）を示す。ｆ（Ｖin）は、複数のコンパレータ１１２のうち、入力信号の信号レベルがＶinのときに論理値が遷移するコンパレータ１１２の割合を示す。通常、確率密度ｆ（Ｖin）の分布は、図３に示すように、例えば、ガウス分布で与えられる。
【００２２】
当該分布が、コンパレータ１１２に含まれるＭＯＳＦＥＴの閾値電圧のバラツキに対応する。検出部２２０は、当該分布を検出してよい。また、当該分布の標準偏差σを検出してもよい。
【００２３】
図４は、検出部２２０の動作例を示す図である。図４において横軸は、入力信号の信号レベルＶｉｎと、参照レベルＶｒとの差分を示す。また、図４の上段における縦軸は、複数のコンパレータ１１２が出力する論理値１の個数を示し、下段の縦軸は、それぞれのコンパレータ１１２が出力する論理値が遷移する確率密度を、信号レベルの差分に対してプロットしている。
【００２４】
入力信号の信号レベルＶｉｎが、参照レベルＶｒより十分小さい場合、複数のコンパレータ１１２が出力する論理値１の個数は０個であり、信号レベルＶｉｎが参照レベルＶｒより十分大きい場合、複数のコンパレータ１１２が出力する論理値１の個数はＮ個（複数のコンパレータ１１２の数と同数）になる。信号レベルＶｉｎを順次変化させると、複数のコンパレータ１１２のプロセスバラツキに応じて、論理値１を出力するコンパレータ１１２の数は増加する。
【００２５】
信号入力部２１０は、入力信号の信号レベルＶｉｎを、参照レベルＶｒより十分小さい電圧から、十分大きい電圧まで順次変化させる。本例では、十分小さい電圧および十分大きい電圧とは、論理値１を出力するコンパレータ１１２の数が０個になる電圧およびＮ個になる電圧を指す。検出部２２０は、入力信号の信号レベルＶｉｎと、参照レベルＶｒとの差分を変化させる毎に、論理値１を出力するコンパレータ１１２の数を検出する。これにより、図４の上段に示す累積分布関数を取得できる。
【００２６】
検出部２２０は、取得した累積分布関数を、図４の下段に示す確率密度関数に変換して、確率密度関数の標準偏差σｔｈを取得する。当該標準偏差σｔｈが、コンパレータ１１２に含まれるトランジスタの閾値電圧のバラツキに対応する。
【００２７】
このように、複数のコンパレータ１１２に共通の入力信号および参照レベルを入力し、入力信号の信号レベルを変化させることで、複数のコンパレータ１１２のプロセスバラツキを高速に検出することができる。また、ジッタ等の影響を受けずに、精度よくプロセスバラツキを検出することができる。
【００２８】
図５は、コンパレータ１１２の構成例を示す図である。本例のコンパレータ１１２は、入力段にレールツゥレールのＣＭＯＳ回路を含む、クロックトコンパレータである。当該クロックトコンパレータの動作は、下記の文献に開示されている。
Sekedi B. Kobenge and Huazhong Yang, "A 250 KS/s, 0.8V ultra low power successive approximation register ADC using a Dynamic rail-to-rail comparator," IEICE Electronics Express, Vol.7, No.4, p261-267.
【００２９】
入力段のＣＭＯＳ回路は、差動対のトランジスタＰ１、Ｐ２と、差動対のトランジスタＮ２、Ｎ１を有する。トランジスタＰ２、Ｎ２には入力信号Ｖｉｎが入力され、トランジスタＰ１、Ｎ１には参照レベルＶｉｐが入力される。また、コンパレータ１１２は、トランジスタＰ０、Ｐ３、Ｐ４、Ｎ０、Ｎ３、Ｎ４に入力されるクロックＣＬＫおよび反転クロック／ＣＬＫに応じて動作する。つまり、クロックが入力されたときの入力信号の信号レベルと、参照レベルとを比較する。当該比較結果に応じて、出力ＤＯＰおよびＤＯＮの一方がハイレベルとなり、他方がローレベルとなる。
【００３０】
なお、コンパレータ１１２がクロックトコンパレータの場合、各コンパレータ１１２には、Ｈ木等の等長配線でクロックが分配されることが好ましい。また、各コンパレータ１１２には、等長配線で入力信号が分配されることが好ましい。これにより、入力信号の信号レベルが連続的に高速に変化しても、複数のコンパレータ１１２は、同一の入力レベルに対する比較結果を出力することができる。
【００３１】
図６は、レールツゥレールのＣＭＯＳ回路の動作を説明する図である。ｎＭＯＳＦＥＴ（Ｎ１、Ｎ２）は、電源電圧ＶＤＤの近傍から、所定の低電圧（Ｖｓｓ＋Ｖ０＋Ｖ１）までの入力許容範囲の入力電圧に対して動作する。電圧Ｖ０は、トランジスタＮ０のオン時の両端電圧に対応する。電圧Ｖ１は、トランジスタＮ１のゲートソース間電圧に対応する。
【００３２】
ｐＭＯＳＦＥＴ（Ｐ１、Ｐ２）も同様に、電源電圧ＶＳＳの近傍から、所定の高電圧（ＶＤＤ−Ｖ３−Ｖ４）までの入力許容範囲の入力電圧に対して動作する。レールツゥレールのＣＭＯＳ回路は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを組み合わせることで、広い入力許容範囲の入力電圧に対して動作する。レールツゥレールのＣＭＯＳ回路におけるｎＭＯＳＦＥＴの入力許容範囲と、ｐＭＯＳＦＥＴの入力許容範囲とは、一部の範囲（Ｖｓｓ＋Ｖ０＋Ｖ１〜ＶＤＤ−Ｖ３−Ｖ４）が重なる。
【００３３】
信号入力部２１０は、ｎＭＯＳＦＥＴの入力許容範囲であって、ｐＭＯＳＦＥＴの入力許容範囲と重ならない範囲（ＶＤＤ近傍〜ＶＤＤ−Ｖ３−Ｖ４）において、参照レベルＶｎを設定する。また、信号入力部２１０は、図４において説明したように、当該範囲（ＶＤＤ近傍〜ＶＤＤ−Ｖ３−Ｖ４）において、入力信号の信号レベルを、参照レベルＶｎより十分小さいレベルから、十分大きいレベルまで順次変化させる。当該変化は離散的であってよい。
【００３４】
検出部２２０は、参照レベルＶｎに対して変化させた入力信号のレベル毎に、論理値１を出力するコンパレータ１１２の個数を検出する。検出部２２０は、図４において説明したように、当該個数の分布に基づいて、ｎＭＯＳＦＥＴの閾値電圧のバラツキσｔｈｎを算出する。なお、図５に示したコンパレータ１１２の構成においては、一方の出力（ＤＯＰまたはＤＯＮ）における論理値１の個数を計数する。
【００３５】
また、信号入力部２１０は、ｐＭＯＳＦＥＴの入力許容範囲であって、ｎＭＯＳＦＥＴの入力許容範囲と重ならない範囲において、参照レベルＶｐを設定する。また、信号入力部２１０は、図４において説明したように、当該範囲において、入力信号の信号レベルを、参照レベルＶｐより十分小さいレベルから、十分大きいレベルまで順次変化させる。
【００３６】
検出部２２０は、参照レベルＶｐに対して変化させた入力信号のレベル毎に、論理値１を出力するコンパレータ１１２の個数を検出する。検出部２２０は、図４において説明したように、当該個数の分布に基づいて、ｐＭＯＳＦＥＴの閾値電圧のバラツキσｔｈｐを算出する。以上の処理により、検出装置２００は、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのそれぞれについて、閾値電圧のバラツキσｔｈを検出することができる。
【００３７】
また、信号入力部２１０は、ｎＭＯＳＦＥＴの入力許容範囲およびｐＭＯＳＦＥＴの入力許容範囲が重なる範囲において、参照レベルＶｏｓを設定する。また、信号入力部２１０は、図４において説明したように、当該範囲において、入力信号の信号レベルを、参照レベルＶｏｓより十分小さいレベルから、十分大きいレベルまで順次変化させる。
【００３８】
検出部２２０は、参照レベルＶｏｓに対して変化させた入力信号のレベル毎に、論理値１を出力するコンパレータ１１２の個数を検出する。検出部２２０は、当該個数の分布に基づいて、コンパレータ１１２の入力オフセットのバラツキσｏｓを算出する。入力オフセットとは、入力信号の信号レベルと、参照レベルとの比較において、入力信号の信号レベルと、参照レベルとの差分に重畳されるオフセットレベルを指す。
【００３９】
つまり、参照レベルと同一レベルの入力信号をコンパレータ１１２に入力した場合であっても、入力オフセットを有するコンパレータ１１２においては、参照レベルに対して入力オフセット分の差を有する入力信号が入力されたものとして比較結果が出力される。このような入力オフセットも、コンパレータ１１２毎にバラツキを有する。検出部２２０は、当該入力オフセットのバラツキを検出することができる。
【００４０】
また、検出部２２０は、ｎＭＯＳＦＥＴの閾値電圧のバラツキσｔｈｎ、ｐＭＯＳＦＥＴの閾値電圧のバラツキσｔｈｐ、および、入力オフセットのバラツキσｏｓに基づいて、σｔｈｎおよびσｔｈｐの間の相関を検出する。検出部２２０は、下式に基づいて相関係数ρを算出してよい。
【数１】
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【００４１】
このような構成により、１種類のコンパレータ１１２を用いて、ｎＭＯＳＦＥＴの閾値電圧のバラツキσｔｈｎ、ｐＭＯＳＦＥＴの閾値電圧のバラツキσｔｈｐ、入力オフセットのバラツキσｏｓ、および、相関係数ρを検出することができる。また、複数のコンパレータ１１２を並行して動作させるので、高速且つ高精度にこれらのバラツキ等を検出することができる。
【００４２】
なお、相関係数ρから、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流がどの程度バランスしているかを評価できる。例えば、相関係数ρが−１に近いほどｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの電流のバランスの程度が高いと判断できる。理想的なＣＭＯＳＦＥＴでは、ｎＭＯＳＦＥＴの電流が増加すると、同一の割合でｐＭＯＳＦＥＴの電流は減少する。このとき相関係数ρは−１．０となる。従って、コンパレータ群１１０をチップに組み込み、相関係数ρを評価することで、ＣＭＯＳＦＥＴの電流がバランスしているチップを選別することができる。
【００４３】
また、相関係数ρは、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの閾値電圧Ｖｔｈの揺らぎの相関を示す。従って、ＣＭＯＳＦＥＴを用いたインバータ回路において出力される立ち上がりエッジおよび立ち下がりエッジのタイミングがそろっているかどうかを、相関係数ρに基づいて判定できる。この場合も、相関係数ρが−１に近いほど、立ち上がりエッジおよび立ち下がりエッジのタイミングがそろっていると判断できる。このため、高速回路が出力する出力信号のエッジタイミングを直接的に測定せずとも、相関係数ρに基づいて容易に高速回路を評価することができる。
【００４４】
なお、図５に示したコンパレータ１１２はクロックトコンパレータであるが、入力信号が直流信号の場合、コンパレータ１１２はクロック動作しないコンパレータであってよい。また、コンパレータ１１２は、２つの入力レベルの差分を増幅するアンプであってもよい。当該アンプも、図５に示したように、入力段にレールツゥレールのＣＭＯＳ回路を有することが好ましい。なお、合成出力部１１４または検出部２２０は、アンプのアナログ出力を、所定の基準値と比較した１または０の論理値に変換して処理してよい。
【００４５】
図７は、他の実施形態に係る半導体ウエハ１００の構成例を示す図である。本例の半導体ウエハ１００は、コンパレータ群１１０、信号入力部２１０および検出部２２０を備える。つまり、半導体ウエハ１００は、コンパレータ群１１０と、図１から図６に関連して説明した検出装置２００とを備える。このような構成により、半導体ウエハ１００の内部において、複数のコンパレータ１１２のプロセスバラツキを検出することができる。
【００４６】
図８は、他の実施形態に係る電子デバイス３００の構成例を示す図である。本例の電子デバイス３００は、コンパレータ群１１０、信号入力部２１０および検出部２２０を備える。つまり、電子デバイス３００は、コンパレータ群１１０と、図１から図６に関連して説明した検出装置２００とを備える。このような構成により、電子デバイス３００の内部において、複数のコンパレータ１１２のプロセスバラツキを検出することができる。
【００４７】
電子デバイス３００は、半導体チップであってよい。また、電子デバイス３００は、通信機器等の電子機器であってもよい。信号入力部２１０および検出部２２０は、予め定められた期間毎に動作して、複数のコンパレータ１１２の特性のバラツキを検出する。検出部２２０は、検出したプロセスバラツキを、ネットワークを介して外部のサーバに送信してよい。サーバは、コンパレータ１１２の特性のバラツキの経時劣化を測定してよい。バラツキの経時劣化とは、バラツキの偏差が経時的に増大することを指す。また、サーバは、複数の電子デバイス３００から得られる特性のバラツキの情報に基づいて、当該経時劣化の平均を測定してもよい。
【００４８】
また、図１から図８に関連して説明した検出装置２００は、それぞれのＭＯＳＦＥＴに対して所定の負荷を継続して印加してよい。所定の期間毎に複数のコンパレータ１１２の特性のバラツキの経時劣化を測定してよい。このような構成により、例えばｐＭＯＳＦＥＴのＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）等を測定することができる。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５０】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５１】
１００・・・半導体ウエハ、１１０・・・コンパレータ群、１１２・・・コンパレータ、１１４・・・合成出力部、２００・・・検出装置、２１０・・・信号入力部、２２０・・・検出部、３００・・・電子デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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