(57)【要約】【課題】  絶縁ゲート部を利用してノーマリオフが実現されるヘテロ接合を有する半導体装置において、低いチャネル抵抗と低いリーク電流を実現可能な技術を提供すること。【解決手段】  ＨＦＥＴ１は、電子走行層１４、電子供給層１５、電子供給層１５を貫通して電子走行層１４の所定深さに達するトレンチ内に設けられている絶縁ゲート部２５、及びｎ型のコーナー領域３２，３４を備えている。電子走行層１４は、絶縁ゲート部２５の底面の一部に接している。電子供給層１５は、絶縁ゲート部２５の側面の一部に接している。コーナー領域３２，３４は、電子走行層１４が絶縁ゲート部２５の底面に接する部分と電子供給層１５が絶縁ゲート部２５の側面に接する部分の間において、絶縁ゲート部２５の少なくとも一部に接する。【選択図】  図１
2014192167.tif 000002
【特許請求の範囲】
【請求項１】
半導体の電子走行層と、
前記電子走行層上に設けられており、前記電子走行層とヘテロ接合する半導体の電子供給層と、
前記電子供給層を貫通して前記電子走行層の所定深さに達するゲート用トレンチ内に設けられている絶縁ゲート部と、
ｎ型の半導体のコーナー領域と、を備えており、
前記電子走行層は、前記絶縁ゲート部の底面の一部に接しており、
前記電子供給層は、前記絶縁ゲート部の側面の一部に接しており、
前記コーナー領域は、前記電子走行層が前記絶縁ゲート部の底面に接する部分と前記電子供給層が前記絶縁ゲート部の側面に接する部分の間において、前記絶縁ゲート部の少なくとも一部に接する半導体装置。
【請求項２】
前記電子走行層、前記電子供給層、及び前記コーナー領域の半導体は、窒化物半導体である請求項１に記載の半導体装置。
【請求項３】
半導体の電子走行層の表面の一部にｎ型のコーナー領域を形成する工程と、
前記コーナー領域を形成した後に、前記電子走行層上に前記電子走行層とヘテロ接合する半導体の電子供給層を形成する工程と、
前記電子供給層を貫通して前記電子走行層の所定深さに達するゲート用トレンチを形成する工程と、
前記ゲート用トレンチ内に絶縁ゲート部を形成する工程と、を備えており、
前記ゲート用トレンチを形成する工程では、前記ゲート用トレンチの側面の一部が前記コーナー領域に接するとともに、前記ゲート用トレンチの底面が前記コーナー領域及び前記電子走行層に接する位置関係で前記ゲート用トレンチを形成する半導体装置の製造方法。
【請求項４】
前記コーナー領域を形成する工程は、
前記電子走行層の表面の一部にｎ型の不純物を導入すること、を有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コーナー領域を形成する工程は、
前記電子走行層の表面の一部にコーナー領域用トレンチを形成することと、
前記コーナー領域用トレンチ内にコーナー領域を充填することと、を有する請求項３に記載の半導体装置の製造方法。
【請求項６】
半導体の電子走行層と、前記電子走行層上に設けられているとともに前記電子走行層とヘテロ接合する半導体の電子供給層と、を有する半導体積層を用意する工程と、
前記電子供給層を貫通して前記電子走行層の所定深さに達するゲート用トレンチを形成する工程と、
前記ゲート用トレンチの内壁にｎ型の半導体の内壁領域を形成する工程と、
前記ゲート用トレンチの底面の一部を露出させるとともに、前記ゲート用トレンチのコーナー部に前記内壁領域の一部を残存させてコーナー領域を形成する工程と、
前記ゲート用トレンチ内に絶縁ゲート部を形成する工程と、を備えている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、ヘテロ接合を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合近傍に形成される２次元電子ガス層を利用する半導体装置が開発されており、その一例が特許文献１に開示されている。図１２に、特許文献１に開示される半導体装置を例示する。半導体装置１００は、窒化ガリウム（ＧａＮ）の電子走行層１１４及び窒化アルミニウムガリウム（ＡｌＧａＮ）の電子供給層１１５を備えている。電子走行層１１４と電子供給層１１５がヘテロ接合を構成しており、２次元電子ガス層（２ＤＥＧ）が電子走行層１１４に形成される。半導体装置１００はさらに、ドレイン電極１２２、絶縁ゲート部１２５、及びソース電極１２８を備えている。絶縁ゲート部１２５は、ゲート絶縁膜１２４とゲート電極１２６を有しており、電子供給層１１５を貫通して電子走行層１１４の所定深さに達するトレンチ内に設けられている。絶縁ゲート部１２５は、ドレイン電極１２２とソース電極１２８の間で２次元電子ガス層（２ＤＥＧ）を分断する。このため、半導体装置１００のオンとオフは、絶縁ゲート部１２５の電界効果で形成されるチャネル（ＣＨ）で制御可能となるので、ノーマリオフで動作することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５５１１６号公報
【特許文献２】特開２０１１−２４３９７８号公報（特に、図１１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置１００では、２次元電子ガス層（２ＤＥＧ）を介して水平方向に流れる電流が、絶縁ゲート部１２５の底面側に形成されるチャネル（ＣＨ）を介して絶縁ゲート部１２５を迂回して流れる。図１３に示されるように、絶縁ゲート部１２５の底面側を迂回して流れるときのチャネル抵抗は、絶縁ゲート部１２５の底面に形成されるチャネル（ＣＨ）の抵抗Ｒａと絶縁ゲート部１２５のコーナー部に形成されるチャネル（ＣＨ）の抵抗Ｒｂの合計となる。本発明者らの検討によると、絶縁ゲート部１２５のチャネル抵抗については、絶縁ゲート部１２５のコーナー部のチャネル抵抗Ｒｂの占める割合が大きいことが分かってきた。本発明者らの検討によると、絶縁ゲート部１２５のコーナー部におけるチャネル抵抗Ｒｂの増加は、２つの要因が考えられる。第１には、絶縁ゲート部１２５のコーナー部では、ゲート絶縁膜１２４の膜厚が厚くなるので、形成されるチャネル（ＣＨ）の電子密度が薄くなり、チャネル抵抗Ｒｂが増加すると考えられる。第２に、絶縁ゲート部１２５の底面側を迂回して流れる電流の電流経路が、絶縁ゲート部１２５のコーナー部において急激に屈折するので、チャネル抵抗Ｒｂが増加すると考えられる。
【０００５】
特許文献２では、絶縁ゲート部の側面にｎ型の領域を設けることで、チャネル抵抗の増大を抑える技術が提案されている。しかしながら、特許文献２では、絶縁ゲート部の側面の全域にｎ型の領域が設けられている。このため、ｎ型の領域が、電子供給層に対応する位置にも形成されている。電子供給層は、２次元電子ガス層を流れる電流のバリア層としても機能しているが、このような位置にｎ型の領域が設けられていると、２次元電子ガス層を流れる電流の一部が、そのｎ型の領域を介して絶縁ゲート部にリークすることが問題となる。特に、特許文献２では、イオン注入技術を利用して電子供給層に対応する位置にｎ型の領域を形成しており、絶縁ゲート部とｎ型の領域の界面の状態が良好でないことから、リーク電流の増加が問題となり得る。
【０００６】
本明細書では、絶縁ゲート部を利用してノーマリオフが実現されるヘテロ接合を有する半導体装置において、低いチャネル抵抗と低いリーク電流を実現可能な技術を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本明細書で開示される半導体装置の一実施形態は、半導体の電子走行層、電子走行層上に設けられているとともに電子走行層とヘテロ接合する半導体の電子供給層、電子供給層を貫通して電子走行層の所定深さに達するゲート用トレンチ内に設けられている絶縁ゲート部、及びｎ型の半導体のコーナー領域を備えている。電子走行層は、絶縁ゲート部の底面の一部に接している。電子供給層は、絶縁ゲート部の側面の一部に接している。コーナー領域は、電子走行層が絶縁ゲートの底面に接する部分と電子供給層が絶縁ゲートの側面に接する部分の間において、絶縁ゲート部の少なくとも一部に接する。
【０００８】
上記態様の半導体装置では、絶縁ゲート部のコーナー部に選択的にｎ型のコーナー領域が設けられていることを特徴としている。これにより、絶縁ゲート部のチャネル抵抗に占める割合の大きいコーナー部のチャネル抵抗に対して対策されているので、チャネル抵抗の増加が抑えられる。さらに、ｎ型のコーナー領域は、電子供給層に対応する位置に形成されていない。このため、２次元電子ガス層と絶縁ゲート部の間のリーク電流も抑えられる。
【図面の簡単な説明】
【０００９】
【図１】ＨＦＥＴ１の要部断面図を模式的に示す。
【図２】ＨＦＥＴ１の第１製造方法の製造工程時の要部断面図を模式的に示す。
【図３】ＨＦＥＴ１の第１製造方法の製造工程時の要部断面図を模式的に示す。
【図４】ＨＦＥＴ１の第１製造方法の製造工程時の要部断面図を模式的に示す。
【図５】ＨＦＥＴ１の第２製造方法の製造工程時の要部断面図を模式的に示す。
【図６】ＨＦＥＴ１の第２製造方法の製造工程時の要部断面図を模式的に示す。
【図７】ＨＦＥＴ１の第２製造方法の製造工程時の要部断面図を模式的に示す。
【図８】ＨＦＥＴ１の第３製造方法の製造工程時の要部断面図を模式的に示す。
【図９】ＨＦＥＴ１の第３製造方法の製造工程時の要部断面図を模式的に示す。
【図１０】ＨＦＥＴ１の第３製造方法の製造工程時の要部断面図を模式的に示す。
【図１１】ＨＦＥＴ１の第３製造方法の製造工程時の要部断面図を模式的に示す。
【図１２】従来の半導体装置の要部断面図を模式的に示す。
【図１３】従来の半導体装置の絶縁ゲート部のコーナー部近傍を流れる電流経路を示す。
【発明を実施するための形態】
【００１０】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）本明細書で開示される半導体装置の一実施形態は、半導体の電子走行層、半導体の電子供給層、絶縁ゲート部及びｎ型の半導体のコーナー領域を備えていてもよい。電子走行層は、絶縁ゲート部の底面の一部に接していてもよい。電子供給層は、電子走行層上に設けられており、電子走行層とヘテロ接合してもよい。また、電子供給層は、絶縁ゲート部の側面の一部に接していてもよい。絶縁ゲート部は、電子供給層を貫通して電子走行層の所定深さに達するゲート用トレンチ内に設けられていてもよい。コーナー領域は、電子走行層が絶縁ゲート部の底面に接する部分と電子供給層が絶縁ゲート部の側面に接する部分の間において、絶縁ゲート部の少なくとも一部に接していてもよい。ここで、電子走行層、電子供給層及びコーナー領域の半導体の材料は、特に限定されるものではない。コーナー領域は、絶縁ゲート部のドレイン側のコーナー部とソース側のコーナー部の少なくともいずれか一方に設けられていればよい。コーナー領域が絶縁ゲート部のドレイン側のコーナー部とソース側のコーナー部の双方に設けられていると、チャネル抵抗を低下させる効果が大きいので望ましい。
（第２特徴）電子走行層、電子供給層及びコーナー領域の半導体は、窒化物半導体であってもよい。
（第３特徴）本明細書で開示される半導体装置の製造方法の一実施形態は、（１）半導体の電子走行層の表面の一部にｎ型のコーナー領域を形成する工程、（２）コーナー領域を形成した後に、電子走行層上に電子走行層とヘテロ接合する半導体の電子供給層を形成する工程、（３）電子供給層を貫通して電子走行層の所定深さに達するゲート用トレンチを形成する工程、及び（４）ゲート用トレンチ内に絶縁ゲート部を形成する工程、を備えていてもよい。ゲート用トレンチを形成する工程では、ゲート用トレンチの側面の一部がコーナー領域に接するとともに、ゲート用トレンチの底面がコーナー領域及び電子走行層に接する位置関係でゲート用トレンチを形成してもよい。この製造方法によると、絶縁ゲート部のコーナー部に対応してコーナー領域を選択的に形成することができる。
（第４特徴）第３特徴において、コーナー領域を形成する工程は、電子走行層の表面の一部にｎ型の不純物を導入することを有していてもよい。
（第５特徴）第３特徴において、コーナー領域を形成する工程は、電子走行層の表面の一部にコーナー領域用トレンチを形成することと、コーナー領域用トレンチ内にコーナー領域を充填することと、を有していてもよい。コーナー領域は、結晶成長技術を利用してコーナー領域用トレンチ内に充填されてもよい。この製造方法によると、イオン注入技術を利用しないでコーナー領域を形成することができるので、コーナー領域と絶縁ゲート部の界面状態が良好となり、コーナー領域と絶縁ゲート部の間のリーク電流が抑えられる。
（第６特徴）本明細書で開示される半導体装置の製造方法の一実施形態は、（１）半導体の電子走行層と、電子走行層上に設けられているとともに電子走行層とヘテロ接合する半導体の電子供給層と、を有する半導体積層を用意する工程、（２）電子供給層を貫通して電子走行層の所定深さに達するゲート用トレンチを形成する工程、（３）ゲート用トレンチの内壁にｎ型の半導体の内壁領域を形成する工程、（４）ゲート用トレンチの底面の一部を露出させるとともに、ゲート用トレンチのコーナー部に内壁領域の一部を残存させてコーナー領域を形成する工程、（５）ゲート用トレンチ内に絶縁ゲート部を形成する工程、を備えていてもよい。この製造方法によると、コーナー領域を形成するためのマスクとゲート用トレンチを形成するためのマスクを兼用することができる。
【実施例１】
【００１１】
図１に示されるように、ヘテロ接合電界効果トランジスタ１（以下、ＨＦＥＴ１という）は、裏面電極１１、基板１２、バッファ層１３、電子走行層１４、電子供給層１５及びキャップ層１６を備えている。
【００１２】
裏面電極１１は、基板１２の裏面に電気的に接続されている。裏面電極１１は、接地電位に固定されており、ＨＦＥＴ１の電位を安定させる。基板１２は、その表面に窒化物半導体を形成することが可能な材料であり、一例では、シリコン、サファイア、炭化珪素が用いられる。バッファ層１３は、基板１２の表面に接触して設けられており、基板１２と電子走行層１４の間の格子不整合を緩和するための層である。電子走行層１４は、バッファ層１３の表面に接触して設けられており、その材料がノンドープの窒化ガリウム（ＧａＮ）の単結晶である。電子供給層１５は、電子走行層１４の表面に接触して設けられており、その材料がノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）の単結晶である。一例では、電子供給層１５のアルミニウムの組成比が約１０〜２５％であり、その厚みが約１０〜３０ｎｍである。電子走行層１４と電子供給層１５は、ヘテロ接合を構成している。キャップ層１６は、電子供給層１５の表面に接触して設けられており、その材料がノンドープの窒化ガリウム（ＧａＮ）の単結晶である。一例では、キャップ層１６の厚みは、約２〜５ｎｍである。キャップ層１６は、コラプス現象を抑えるために設けられており、電荷が電子供給層１５及び／又は電子走行層１４に蓄積するのを抑制する。
【００１３】
ＨＦＥＴ１はさらに、ドレイン電極２２、絶縁ゲート部２５、及びソース電極２８を備えている。
【００１４】
ドレイン電極２２は、キャップ層１６に接触しており、その材料がチタン（Ｔｉ）とアルミニウム（Ａｌ）を積層したものである。ドレイン電極２２は、電子走行層１４に形成される２次元電子ガス層（２ＤＥＧ）の一部にオーミック接続している。ソース電極２８も同様に、キャップ層１６に接触しており、その材料がチタン（Ｔｉ）とアルミニウム（Ａｌ）を積層したものである。ソース電極２８も、電子走行層１４に形成される２次元電子ガス層（２ＤＥＧ）の一部にオーミック接続している。
【００１５】
絶縁ゲート部２５は、ドレイン電極２２とソース電極２８の間に配置されており、キャップ層１６と電子供給層１５を貫通して電子走行層１４の所定深さにまで達するトレンチ内に設けられている。絶縁ゲート部２５は、ゲート絶縁膜２４と、ゲート絶縁膜２４で被覆されているゲート電極２６を有する。
【００１６】
ＨＦＥＴ１はさらに、ドレイン側コーナー領域３２、及びソース側コーナー領域３４を備えている。
【００１７】
ドレイン側コーナー領域３２は、シリコン又は酸素がドープされたｎ型の窒化ガリウム（ＧａＮ）の単結晶である。一例では、ドレイン側コーナー領域３２の不純物濃度は、約１×１０１６ｃｍ−３以上である。ドレイン側コーナー領域３２は、絶縁ゲート部２５のドレイン側の側面と底面で構成されるドレイン側のコーナー部に選択的に形成されており、ドレイン側の２次元電子ガス層（２ＤＥＧ）と絶縁ゲート部２５の底面に形成されるチャネル（ＣＨ）を接続する位置関係に配置されている。具体的には、ドレイン側コーナー領域３２は、電子走行層１４が絶縁ゲート部２５の底面に接する部分と電子供給層１５が絶縁ゲート部２５のドレイン側の側面に接する部分の間において、絶縁ゲート部２５に接している。より具体的には、ドレイン側コーナー領域３２が絶縁ゲート部２５の底面に接する部分は、電子走行層１４が絶縁ゲート部２５の底面に接する部分（底面の中央部分）よりもドレイン側である。ドレイン側コーナー領域３２が絶縁ゲート部２５の側面に接する部分は、電子供給層１５が絶縁ゲート部２５の側面に接する部分よりも底面側である。また、ドレイン側コーナー領域３２は、ドレイン側コーナー領域３２が形成されなかったときに絶縁ゲート部２５の側面及び底面に形成されるチャネル（ＣＨ）の形成範囲を少なくとも含むように形成されている。
【００１８】
ソース側コーナー領域３４は、シリコン又は酸素がドープされた窒化ガリウム（ＧａＮ）の単結晶である。一例では、ソース側コーナー領域３４の不純物濃度は、約１×１０１６ｃｍ−３以上である。ソース側コーナー領域３４は、絶縁ゲート部２５のソース側の側面と底面で構成されるソース側のコーナー部に選択的に形成されており、ソース側の２次元電子ガス層（２ＤＥＧ）と絶縁ゲート部２５の底面に形成されるチャネル（ＣＨ）を接続する位置関係に配置されている。具体的には、ソース側コーナー領域３４は、電子走行層１４が絶縁ゲート部２５の底面に接する部分と電子供給層１５が絶縁ゲート部２５のソース側の側面に接する部分の間において、絶縁ゲート部２５に接している。より具体的には、ソース側コーナー領域３４が絶縁ゲート部２５の底面に接する部分は、電子走行層１４が絶縁ゲート部２５の底面に接する部分（底面の中央部分）よりもソース側である。ソース側コーナー領域３４が絶縁ゲート部２５の側面に接する部分は、電子供給層１５が絶縁ゲート部２５の側面に接する部分よりも底面側である。また、ソース側コーナー領域３４は、ソース側コーナー領域３４が形成されなかったときに絶縁ゲート部２５の側面及び底面に形成されるチャネル（ＣＨ）の形成範囲を少なくとも含むように形成されている。
【００１９】
次に、ＨＦＥＴ１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２８に接地電圧が印加され、絶縁ゲート部２５のゲート電極２６に接地電圧が印加される状態では、絶縁ゲート部２５の底面に接する電子走行層１４にチャネル（ＣＨ）が形成されない。このため、絶縁ゲート部２５のゲート電極２６に接地電圧が印加される状態では、絶縁ゲート部２５に対してドレイン側の２次元電子ガス層（２ＤＥＧ）とソース側の２次元電子ガス層（２ＤＥＧ）が遮断され、ＨＦＥＴ１はオフとなる。このように、ＨＦＥＴ１は、ノーマリオフで動作する。
【００２０】
絶縁ゲート部２５のゲート電極２６に所定の正電圧が印加されると、絶縁ゲート部２５の底面に接する電子走行層１４が反転し、チャネル（ＣＨ）が形成される。このため、絶縁ゲート部２５のゲート電極２６に所定の正電圧が印加される状態では、絶縁ゲート部２５に対してドレイン側の２次元電子ガス層（２ＤＥＧ）とソース側の２次元電子ガス層（２ＤＥＧ）がチャネル（ＣＨ）を介して連続するので、ＨＦＥＴ１はオンとなる。
【００２１】
ＨＦＥＴ１では、絶縁ゲート部２５に対してドレイン側の２次元電子ガス層（２ＤＥＧ）とチャネル（ＣＨ）の間に、ドレイン側コーナー領域３２が設けられている。ドレイン側コーナー領域３２のｎ型の不純物濃度は濃いので、ドレイン側コーナー領域３２は、低抵抗な電流経路を提供することができる。同様に、ＨＦＥＴ１では、絶縁ゲート部２５に対してソース側の２次元電子ガス層（２ＤＥＧ）とチャネル（ＣＨ）の間に、ソース側コーナー領域３４が設けられている。ソース側コーナー領域３４のｎ型の不純物濃度も濃いので、ソース側コーナー領域３４は、低抵抗な電流経路を提供することができる。
【００２２】
ＨＦＥＴ１の絶縁ゲート部２５は、電子走行層１４の所定深さに達するように設けられているので、ドレイン電極２２とソース電極２８の間を流れる電流は、絶縁ゲート部２５の底面側を迂回して流れなければならない。例えば、コーナー領域３２，３４が設けられていない場合、絶縁ゲート部２５のコーナー部におけるチャネル抵抗の増加によって絶縁ゲート部２５のチャネル抵抗が著しく増加する。
【００２３】
ＨＦＥＴ１では、コーナー領域３２，３４が絶縁ゲート部２５のコーナー部に設けられているので、コーナー部におけるゲート絶縁膜２４の膜厚の増加の影響を受けずに、電子密度を濃くすることができる。また、コーナー領域３２，３４が絶縁ゲート部２５のコーナー部に設けられているので、コーナー部における電流経路の幅を広くすることができるので、２次元電子ガス層（２ＤＥＧ）とチャネル（ＣＨ）の間を流れる電流の経路を円滑にすることができる。これにより、絶縁ゲート部２５のチャネル抵抗の増加を抑えることができる。
【００２４】
さらに、ＨＦＥＴ１では、コーナー領域３２，３４が絶縁ゲート部２５のコーナー部に選択的に設けられていることを特徴としている。換言すると、コーナー領域３２，３４は、電子走行層１４に対応する位置に選択的に設けられており、電子供給層１５に対応する位置には設けられていない。電子供給層１５は、バリア層と称されるように、２次元電子ガス層（２ＤＥＧ）を水平方向に流れる電流が垂直方向の上向きに流れるのを防止する役割も担っている。ＨＦＥＴ１では、コーナー領域３２，３４が電子供給層１５に対応する位置に設けられていないので、この役割を維持している。特に、２次元電子ガス層（２ＤＥＧ）と絶縁ゲート部２５の間をリーク電流が流れるのを良好に抑制することができる。
【００２５】
（ＨＦＥＴ１の第１製造方法）
まず、図２に示されるように、基板１２、バッファ層１３及び電子走行層１４が積層した積層体を準備する。この積層体は、ＭＯＣＶＤ技術を利用して、基板１２上に結晶成長させることで形成することができる。次に、電子走行層１４の表面にマスク層４２をパターニングした後に、イオン注入技術を利用して、電子走行層１４の表面の一部にマスク層４２の開口部からｎ型の不純物を導入し、ドレイン側コーナー領域３２とソース側コーナー領域３４を形成する。マスク層４２は、ドレイン側コーナー領域３２とソース側コーナー領域３４の形成後に除去される。
【００２６】
次に、図３に示されるように、ＭＯＣＶＤ技術を利用して、電子供給層１５とキャップ層１６を結晶成長させる。
【００２７】
次に、図４に示されるように、キャップ層１６の表面にマスク層４４をパターニングした後に、ＲＩＥ技術を利用して、キャップ層１６と電子供給層１５を貫通して電子走行層１４の所定深さに達するゲート用トレンチ４４ａを形成する。ゲート用トレンチ４４ａは、その側面の一部がコーナー領域３２，３４に接するとともに、ゲート用トレンチ４４ａの底面がコーナー領域３２，３４及び電子走行層１４に接する位置関係となるように形成される。マスク層４４は、トレンチ形成後に除去される。
【００２８】
次に、ＣＶＤ技術を利用して絶縁ゲート部２５を形成した後に、スパッタ技術を利用して裏面電極１１、ドレイン電極２２、及びソース電極２８を形成し、ＨＦＥＴ１が完成する。第１製造方法によると、絶縁ゲート部２５のコーナー部にコーナー領域３２，３４を選択的に形成することができる。
【００２９】
（ＨＦＥＴ１の第２製造方法）
まず、図５に示されるように、基板１２、バッファ層１３及び電子走行層１４が積層した積層体を準備する。この積層体は、ＭＯＣＶＤ技術を利用して、基板１２上に結晶成長させることで形成することができる。次に、電子走行層１４の表面にマスク層４６をパターニングした後に、ＲＩＥ技術を利用して、電子走行層１４の表面の一部にコーナー領域用トレンチ４６ａ，４６ｂを形成する。コーナー領域用トレンチ４６ａはドレイン側コーナー領域３２に対応した位置に形成されており、コーナー領域用トレンチ４６ｂはソース側コーナー領域３４に対応した位置に形成されている。マスク層４６は、トレンチ形成後に除去される。
【００３０】
次に、図６に示されるように、ＭＯＣＶＤ技術を利用して、コーナー領域用トレンチ４６ａを充填するとともに電子供給層１５の表面を被覆するｎ型ＧａＮの被覆領域３６を形成する。
【００３１】
次に、図７に示されるように、ＲＩＥ技術を利用して、被覆領域３６がコーナー領域用トレンチ４６ａ内のみに残存するように、電子供給層１５の表面を被覆する被覆領域３６を選択的に除去する。これにより、コーナー領域用トレンチ４６ａ内にドレイン側コーナー領域３２とソース側コーナー領域３４が形成される。この後の工程は、第１製造方法の図３及び図４と同一である。
【００３２】
第２製造方法によれば、イオン注入技術を利用しないでコーナー領域３２，３４を形成することができる。このため、コーナー領域３２，３４と絶縁ゲート部２５の界面状態が良好なものとなり、コーナー領域３２，３４と絶縁ゲート部２５の間のリーク電流が抑えられたＨＦＥＴ１を製造することができる。
【００３３】
（ＨＦＥＴ１の第３製造方法）
まず、図８に示されるように、基板１２、バッファ層１３、電子走行層１４、電子供給層１５及びキャップ層１６が積層した積層体を準備する。この積層体は、ＭＯＣＶＤ技術を利用して、基板１２上に結晶成長させることで形成することができる。次に、キャップ層１６の表面にマスク層４８をパターニングした後に、ＲＩＥ技術を利用して、キャップ層１６と電子供給層１５を貫通して電子走行層１４の所定深さに達するゲート用トレンチ４８ａを形成する。
【００３４】
次に、図９に示されるように、ＭＯＣＶＤ技術を利用して、ゲート用トレンチ４８ａの内壁を被覆するｎ型の半導体の内壁領域３８を形成する。
【００３５】
次に、図１０に示されるように、ＲＩＥ技術を利用して、内壁領域３８の一部を除去する。ＲＩＥ技術を利用すると、内壁領域３８は垂直方向にエッチングされるので、ゲート用トレンチ４８ａのコーナー部には、サイドウォールとしてのドレイン側コーナー領域３２とソース側コーナー領域３４が残存する。
【００３６】
次に、ＣＶＤ技術を利用して絶縁ゲート部２５を形成した後に、スパッタ技術を利用して裏面電極１１、ドレイン電極２２、及びソース電極２８を形成し、ＨＦＥＴ１が完成する。
【００３７】
第３製造方法によれば、イオン注入技術を利用しないでコーナー領域３２，３４を形成することができる。このため、コーナー領域３２，３４と絶縁ゲート部２５の界面状態が良好なものとなり、コーナー領域３２，３４と絶縁ゲート部２５の間のリーク電流が抑えられたＨＦＥＴ１を製造することができる。
【００３８】
さらに、第３製造方法によれば、コーナー領域３２，３４を形成するためのマスクとゲート用トレンチを形成するためのマスクを兼用させることができるので、製造工程が簡単化され、低い製造コストでＨＦＥＴ１を製造することができる。
【００３９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４０】
１１：裏面電極
１２：基板
１３：バッファ層
１４：電子走行層
１５：電子供給層
１６：キャップ層
２２：ドレイン電極
２４：絶縁ゲート膜
２５：絶縁ゲート部
２６：ゲート電極
２８：ソース電極
３２：ドレイン側コーナー領域
３４：ソース側コーナー領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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