(57)【要約】【課題】セットアップ時間を短縮し、回路動作の高速化を図る。【解決手段】本発明の半導体装置は、クロック信号が第１の論理レベルとなると、入力端に入力されたデータ信号を反転して出力するインバータ１１０と、入力端がインバータ１１０の出力端と接続され、入力端に入力された信号を反転して出力するインバータ１２０と、入力端が第２のインバータの出力端と接続され、出力端が第２のインバータの入力端に接続され、クロック信号が第２の論理レベルとなると、入力端に入力された信号を反転して出力するインバータ１３０と、クロック信号が第１の論理レベルとなると、インバータ１１０の入力端に入力された信号をインバータの１２０出力端にバイパスさせるバイパス回路と、を有し、バイパス回路のバイパス時間は、インバータ１１０が入力された信号を反転して出力し、インバータ１２０がインバータ１１０の出力信号を反転して出力するのに要する時間よりも短い。【選択図】図１
2014049805.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が第１の論理レベルとなると、入力端に入力されたデータ信号を反転して出力端から出力し、前記クロック信号が第２の論理レベルとなると、出力がハイインピーダンスとなる第１のインバータと、
入力端が前記第１のインバータの出力端と接続され、前記入力端に入力された信号を反転して出力端から出力する第２のインバータと、
入力端が前記第２のインバータの出力端と接続され、出力端が前記第２のインバータの入力端に接続され、前記クロック信号が前記第２の論理レベルとなると、前記入力端に入力された信号を反転して前記出力端から出力し、前記クロック信号が前記第１の論理レベルとなると、出力がハイインピーダンスとなる第３のインバータと、
前記第１のインバータの入力端と前記第２のインバータの出力端との間に設けられ、前記クロック信号が前記第１の論理レベルとなると、前記第１のインバータの入力端に入力された信号を前記第２のインバータの出力端にバイパスさせるバイパス回路と、を有し、
前記バイパス回路によるバイパス時間は、前記第１のインバータが入力端に入力された信号を反転して出力端から出力し、前記第２のインバータが前記第１のインバータの出力信号を反転して出力するのに要する時間よりも短いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２のインバータは、前記クロック信号が前記第２の論理レベルとなると、入力端に入力された信号を反転して出力端から出力し、前記クロック信号が前記第１の論理レベルとなると、出力がハイインピーダンスとなることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
バイパス回路は、前記クロック信号が前記第１の論理レベルとなると、オンとなるトランスファゲートを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路を備える半導体装置に関する。
【背景技術】
【０００２】
入力信号をラッチする（取り込み、保持する）ラッチ回路は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体装置において多用されている。
【０００３】
例えば、特許文献１（特開２００２−１００１８６号公報）には、ラッチ回路を含むレジスタを用いて、外部から供給された外部クロック信号に基づいて内部クロック信号を生成し、内部クロック信号に基づいてメモリセルへのアクセス制御を行う半導体装置が開示されている。
【０００４】
また、特許文献２（特開２００９−２１２７３６号公報）には、ラッチ回路に強誘電体キャパシタを設け、ラッチ回路にラッチされた信号を強誘電体キャパシタに保持させた後に、ラッチ回路への電源電圧の供給を停止することで、低消費電力化を図る半導体装置が開示されている。
【０００５】
また、特許文献３（特開平６−２８８４５号公報）には、２つのラッチ回路が直列に接続されて構成されたフリップフロップ回路をメモリセルアレイのメモリセル列に対応して設け、不良メモリセルを含むメモリセル列に対応するフリップフロップ回路をバイパスするバイパス回路を有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１００１８６号公報
【特許文献２】特開２００９−２１２７３６号公報
【特許文献３】特開平６−２８８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５は、クロック信号の立ち上がりにおいて、入力された信号をラッチする、いわゆる、ハイエッジトリガのＤラッチ回路１００の構成を示す回路図である。なお、図５において、クロック信号ＣＬＫ，ＣＬＫＢは、相補の信号であり、一方がＨｉｇｈレベルとなると、他方がＬｏｗレベルとなる。以下では、クロック信号ＣＬＫを基準として説明し、クロック信号ＣＬＫＢの記載を省略する。
【０００８】
ラッチ回路１００は、インバータ１１０，１２０，１３０を有する。
【０００９】
クロック信号ＣＬＫの反転信号がインバータ１１０に供給され、クロック信号ＣＬＫがインバータ１３０に供給される。
【００１０】
インバータ１１０は、クロック信号ＣＬＫの論理レベルに応じて動作するクロックドインバータである。インバータ１１０は、クロック信号ＣＬＫがＬｏｗレベルとなると、入力端に入力されたデータ信号Ｄを反転して出力端から出力する。クロック信号ＣＬＫがＨｉｇｈレベルとなると、インバータ１１０の出力はハイインピーダンスとなる。
【００１１】
インバータ１２０は、入力端がインバータ１１０の出力端と接続され、入力端に入力された信号を反転して信号ＤＤとして出力端から出力する。
【００１２】
インバータ１３０は、クロック信号ＣＬＫの論理レベルに応じて動作するクロックドインバータであり、入力端がインバータ１２０の出力端と接続され、出力端がインバータ１２０の入力端と接続される。インバータ１３０は、クロック信号ＣＬＫがＨｉｇｈレベルとなると、入力端に入力されたインバータ１２０の出力信号を反転して出力端から出力する。クロック信号ＣＬＫがＬｏｗレベルとなると、インバータ１３０の出力はハイインピーダンスとなる。
【００１３】
したがって、クロック信号ＣＬＫがＬｏｗレベルとなると、インバータ１１０の出力信号がインバータ１２０に入力され、クロック信号ＣＬＫがＨｉｇｈレベルとなると、インバータ１３０の出力信号がインバータ１２０に入力される。
【００１４】
ラッチ回路１００において、クロック信号がＬｏｗレベルであり、データ信号ＤがＬｏｗレベルであるとすると、インバータ１１０は、データ信号Ｄを反転してＨｉｇｈレベルの信号を出力する。インバータ１２０は、インバータ１１０の出力信号を反転してＬｏｗレベルの信号ＤＤを出力する。
【００１５】
クロック信号ＣＬＫが立ち上がると、インバータ１１０の出力はハイインピーダンスとなる。一方、インバータ１３０は、インバータ１２０の出力信号を反転して出力する。インバータ１２０から出力される信号ＤＤはＬｏｗレベルであるため、インバータ１３０は、Ｈｉｇｈレベルの信号を出力する。インバータ１２０は、インバータ１３０の出力信号を反転してＬｏｗレベルの信号ＤＤを出力する。
【００１６】
また、クロック信号がＬｏｗレベルであり、データ信号ＤがＨｉｇｈレベルであるとすると、インバータ１１０は、データ信号Ｄを反転してＬｏｗレベルの信号を出力する。インバータ１２０は、インバータ１１０の出力信号を反転してＨｉｇｈレベルの信号ＤＤを出力する。
【００１７】
クロック信号ＣＬＫが立ち上がると、インバータ１１０の出力はハイインピーダンスとなる。一方、インバータ１３０は、インバータ１２０の出力信号を反転して出力する。インバータ１２０から出力される信号ＤＤはＨｉｇｈレベルであるため、インバータ１３０は、Ｌｏｗレベルの信号を出力する。インバータ１２０は、インバータ１３０の出力信号を反転してＨｉｇｈレベルの信号ＤＤを出力する。
【００１８】
上記のように、クロック信号ＣＬＫの立ち上がりに応じてデータ信号Ｄがラッチされ、データ信号Ｄの論理レベルに対応する信号ＤＤが出力される。
【００１９】
ここで、ラッチ回路１００においては、回路動作の高速化を図るのが難しいという問題があることを、本願発明者らは明らかにした。この問題について、図６を参照して説明する。
【００２０】
時刻Ｔにおいて、クロック信号ＣＬＫがＬｏｗレベルであり、データ信号Ｄの論理レベルが遷移したとする。上述したように、インバータ１１０，１２０により信号の反転処理が行われることで信号ＤＤが出力される。そのため、データ信号Ｄの論理レベルが遷移した後、データ信号Ｄの論理レベルに応じた信号ＤＤが出力されるまでには、インバータ１１０，１２０による信号の反転処理に要する時間だけ遅延時間が生じる。以下、データ信号Ｄの論理レベルが遷移した後、データ信号Ｄの論理レベルに応じた信号ＤＤが出力されるまでの遅延時間を、Ｄ−ＤＤ間の遅延時間ｔ１と称する。
【００２１】
ラッチ回路においては、データ信号Ｄを確実に取り込むためには、クロック信号の立ち上がりよりも、予め定められた所定時間ｔ２だけ前に信号ＤＤの論理レベルを確定しておく必要がある。したがって、クロック信号がＬｏｗレベルである間に、クロック信号の立ち上がりよりも、Ｄ−ＤＤ間の遅延時間ｔ１と所定時間ｔ２とを合わせた時間（以下、セットアップ時間ｔ３と称する）だけ前もって、データ信号Ｄを入力する必要がある。そのため、クロック信号のクロックサイクルｔＣＬＫは、セットアップ時間ｔ３よりも長いことが必要となり、クロックサイクルｔＣＬＫを短くし、クロック周波数を上げることで、回路動作を高速化させることは困難となる。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、
クロック信号が第１の論理レベルとなると、入力端に入力されたデータ信号を反転して出力端から出力し、前記クロック信号が第２の論理レベルとなると、出力がハイインピーダンスとなる第１のインバータと、
入力端が前記第１のインバータの出力端と接続され、前記入力端に入力された信号を反転して出力端から出力する第２のインバータと、
入力端が前記第２のインバータの出力端と接続され、出力端が前記第２のインバータの入力端に接続され、前記クロック信号が前記第２の論理レベルとなると、前記入力端に入力された信号を反転して前記出力端から出力し、前記クロック信号が前記第１の論理レベルとなると、出力がハイインピーダンスとなる第３のインバータと、
前記第１のインバータの入力端と前記第２のインバータの出力端との間に設けられ、前記クロック信号が前記第１の論理レベルとなると、前記第１のインバータの入力端に入力された信号を前記第２のインバータの出力端にバイパスさせるバイパス回路と、を有し、
前記バイパス回路によるバイパス時間は、前記第１のインバータが入力端に入力された信号を反転して出力端から出力し、前記第２のインバータが前記第１のインバータの出力信号を反転して出力するのに要する時間よりも短い。
【発明の効果】
【００２３】
本発明によれば、セットアップ時間を短縮し、回路動作の高速化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態の半導体装置が備えるラッチ回路の構成を示す回路図である。
【図２】図１に示すラッチ回路のトランジスタレベルの回路図である。
【図３】図１に示すラッチ回路の動作を示すタイミングチャートである。
【図４】本発明の第２の実施形態の半導体装置が備えるラッチ回路の構成を示す回路図である。
【図５】関連するラッチ回路の構成を示す回路図である。
【図６】図５に示すラッチ回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００２６】
本発明に係るラッチ回路は、例えば、半導体装置の外部から入力される信号を半導体装置内に取り込む入力回路などにおいて用いられて好適なものである。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置が備えるラッチ回路の構成を示す回路図である。
【００２８】
図１に示すラッチ回路１０は、第１のインバータとしてのインバータ１１０と、第２のインバータとしてのインバータ１２０と、第３のインバータとしてのインバータ１３０と、バイパス回路１４０と、を有する。インバータ１１０，１２０，１３０はそれぞれ、図５に示したものと同様であり、各インバータの接続関係も同様であるため、説明を省略する。
【００２９】
バイパス回路１４０は、インバータ１１０の入力端とインバータ１２０の出力端との間に設けられており、トランスファゲート１４１を備える。
【００３０】
トランスファゲート１４１は、ソース同士、また、ドレイン同士が接続されたＰ型トランジスタ１４２とＮ型トランジスタ１４３とを有する。Ｐ型トランジスタ１４２のゲートにはクロック信号ＣＬＫが入力され、Ｎ型トランジスタ１４３のゲートにはクロック信号ＣＬＫＢが入力される。したがって、クロック信号ＣＬＫがＬｏｗレベルとなると、トランスファゲート１４１はオンとなり、クロック信号ＣＬＫがＨｉｇｈレベルとなると、トランスファゲート１４１はオフとなる。
【００３１】
図２は、図１に示すラッチ回路１０におけるインバータ１１０，１２０，１３０をトランジスタレベルで示した回路図である。なお、図２においては、トランスファゲート１４０については説明を省略する。
【００３２】
図２に示すラッチ回路１０は、インバータ１１０を構成するＰ型トランジスタ１１１，１１２及びＮ型トランジスタ１１３，１１４と、インバータ１２０を構成するＰ型トランジスタ１２１及びＮ型トランジスタ１２２と、インバータ１３０を構成するＰ型トランジスタ１３１，１３２及びＮ型トランジスタ１３３，１３４と、を有する。
【００３３】
Ｐ型トランジスタ１１１は、ゲートにはクロック信号ＣＬＫが供給され、ソースには電源電位Ｖｄｄが供給され、ドレインにはＰ型トランジスタ１１２のソースが接続される。
【００３４】
Ｐ型トランジスタ１１２は、ゲートにはデータ信号Ｄが供給され、ソースにはＰ型トランジスタ１１１のドレインが接続され、ドレインにはＮ型トランジスタ１１３のドレインが接続される。
【００３５】
Ｎ型トランジスタ１１３は、ゲートにはデータ信号Ｄが供給され、ソースにはＮ型トランジスタ１１４のドレインが接続され、ドレインにはＰ型トランジスタ１１２のドレインが接続される。
【００３６】
Ｎ型トランジスタ１１４は、ゲートにはクロック信号ＣＬＫＢが供給され、ソースには接地電位Ｖｓｓが供給され、ドレインにはＮ型トランジスタ１１３のソースが接続される。
【００３７】
クロック信号ＣＬＫがＬｏｗレベルとなると（クロック信号ＣＬＫＢがＨｉｇｈレベルとなると）、Ｐ型トランジスタ１１１およびＮ型トランジスタ１１４がオンとなり、Ｐ型トランジスタ１１２およびＮ型トランジスタ１１３のオン・オフに応じて、電源電位Ｖｄｄまたは接地電位Ｖｓｓが、図２に示すノードＡから出力される。データ信号ＤがＨｉｇｈレベルである場合には、Ｎ型トランジスタ１１３がオンとなるので、ノードＡに接地電位Ｖｓｓ（Ｌｏｗレベル）が出力される。一方、データ信号ＤがＬｏｗレベルである場合には、Ｐ型トランジスタ１１２がオンとなるので、ノードＡに電源電位Ｖｄｄ（Ｈｉｇｈレベル）が出力される。
【００３８】
一方、クロック信号ＣＬＫがＨｉｇｈレベルとなると（クロック信号ＣＬＫＢがＬｏｗレベルとなると）、Ｐ型トランジスタ１１１およびＮ型トランジスタ１１４がオフとなるため、出力はハイインピーダンスとなる。
【００３９】
Ｐ型トランジスタ１２１は、ゲートにはノードＡが接続され、ソースには電源電位Ｖｄｄが供給され、ドレインにはＮ型トランジスタ１２２のドレインが接続される。
【００４０】
Ｎ型トランジスタ１２２は、ゲートにはノードＡが接続され、ソースには接地電位Ｖｓｓが接続され、ドレインにはＰ型トランジスタ１２１のドレインが接続される。
【００４１】
ノードＡがＨｉｇｈレベルである場合には、Ｐ型トランジスタ１２１はオフとなり、Ｎ型トランジスタ１２２はオンとなるので、図２に示すノードＢに接地電位Ｖｓｓ（Ｌｏｗレベル）が出力される。
【００４２】
一方、ノードＡがＬｏｗレベルである場合には、Ｐ型トランジスタ１２１はオンとなり、Ｎ型トランジスタ１２２はオフとなるので、ノードＢに電源電位Ｖｄｄ（Ｈｉｇｈレベル）が出力される。
【００４３】
Ｐ型トランジスタ１３１は、ゲートにはクロック信号ＣＬＫＢが供給され、ソースには電源電位Ｖｄｄが供給され、ドレインにはＰ型トランジスタ１３２のソースが接続される。
【００４４】
Ｐ型トランジスタ１３２は、ゲートにはノードＢが接続され、ソースにはＰ型トランジスタ１３１のドレインが接続され、ドレインにはＮ型トランジスタ１３３のドレインが接続される。
【００４５】
Ｎ型トランジスタ１３３は、ゲートにはノードＢが接続され、ソースにはＮ型トランジスタ１３４のドレインが接続され、ドレインにはＰ型トランジスタ１３２のドレインが接続される。
【００４６】
Ｎ型トランジスタ１３４は、ゲートにはクロック信号ＣＬＫが供給され、ソースには接地電位Ｖｓｓが供給され、ドレインにはＮ型トランジスタ１３３のソースが接続される。
【００４７】
クロック信号ＣＬＫがＨｉｇｈレベルとなると（クロック信号ＣＬＫＢがＬｏｗレベルとなると）、Ｐ型トランジスタ１３１およびＮ型トランジスタ１３４がオンとなり、Ｐ型トランジスタ１３２およびＮ型トランジスタ１３３のオン・オフに応じて、電源電位Ｖｄｄまたは接地電位ＶｓｓがノードＡから出力される。ノードＢがＨｉｇｈレベルである場合には、Ｎ型トランジスタ１３３がオンとなるので、ノードＡに接地電位Ｖｓｓ（Ｌｏｗレベル）が出力される。一方、ノードＢがＬｏｗレベルである場合には、Ｐ型トランジスタ１３２がオンとなるので、ノードＢに電源電位Ｖｄｄ（Ｈｉｇｈレベル）が出力される。
【００４８】
一方、クロック信号ＣＬＫがＬｏｗレベルとなると（クロック信号ＣＬＫＢがＨｉｇｈレベルとなると）、Ｐ型トランジスタ１３１およびＮ型トランジスタ１３４がオフとなるため、出力はハイインピーダンスとなる。
【００４９】
次に、ラッチ回路１０の動作について、図３を参照して説明する。
【００５０】
図３は、ラッチ回路１０の動作を示すタイミングチャートである。
【００５１】
時刻Ｔにおいて、クロック信号ＣＬＫが第１の論理レベルであるＬｏｗレベルであり、データ信号Ｄの論理レベルが遷移したとする。
【００５２】
データ信号Ｄが入力されると、インバータ１１０によりデータ信号Ｄの反転処理が行われる。次に、インバータ１２０により、インバータ１１０の出力信号の反転処理が行われる。上述したように、データ信号Ｄの論理レベルが遷移した後、データ信号Ｄの論理レベルに応じた信号ＤＤが出力されるまでには、インバータ１１０，１２０による反転処理に要する時間だけ遅延が生じる。
【００５３】
本実施形態においては、Ｌｏｗレベルのクロック信号ＣＬＫがＰ型トランジスタ１４２のゲートに入力され、Ｈｉｇｈレベルのクロック信号ＣＬＫＢがＮ型トランジスタ１４３に入力されることで、トランスファゲート１４１がオンとなる。トランスファゲート１４１がオンとなることで、データ信号Ｄが図１の太実線で示す経路１５を介し、インバータ１２０の出力として、すなわち、信号ＤＤとして出力される。ここで、バイパス回路１４０においては、トランスファゲートがオンとなるだけで、データ信号Ｄの論理レベルが遷移した後、データ信号Ｄの論理レベルに応じた信号ＤＤが出力される。そのため、バイパス回路１４０によりインバータ１１０の入力端とインバータ１２０の出力端との間で、信号がバイパスされるのに要する時間であるバイパス時間は、インバータ１１０がデータ信号Ｄを反転して出力し、インバータ１２０がインバータ１１０の出力信号を反転して信号ＤＤとして出力するのに要する時間よりも短い。そのため、経路１５を介して信号ＤＤが出力される場合、インバータ１１０，１２０による反転処理を経て、経路１６を介して信号ＤＤが出力される場合と比較して、Ｄ−ＤＤ間の遅延時間ｔ１が短縮される。したがって、ラッチ回路１０においては、図５に示すラッチ回路１００と比較して、Ｄ−ＤＤ間の遅延時間ｔ１が短縮された分だけ、セットアップ時間ｔ３が短縮される。
【００５４】
このように本実施形態のラッチ回路１０は、クロック信号が第１の論理レベルであるＬｏｗレベルとなると、入力端に入力された信号を反転して出力端から出力するインバータ１１０と、入力端がインバータ１１０の出力端と接続され、入力端に入力された信号を反転して、信号ＤＤとして出力端から出力するインバータ１２０と、入力端がインバータ１２０の出力端と接続され、入力端がインバータ１２０の入力端と接続され、クロック信号が第２の論理レベルであるＨｉｇｈレベルとなると、入力端に入力された信号を反転して出力端から出力するインバータ１３０と、クロック信号がＬｏｗレベルとなると、インバータ１１０の入力端に入力された信号をインバータ１２０の出力端にバイパスさせるバイパス回路１４０と、を有する。
【００５５】
インバータ１１０，１２０を介さずに、入力されたデータ信号Ｄをインバータ１２０の出力端にバイパスさせることで、インバータ１１０，１２０による信号の反転処理が行われる場合よりも、Ｄ−ＤＤ間の遅延時間ｔ１を減らし、セットアップ時間ｔ３を短縮することができる。その結果、クロック信号のクロックサイクルを短くし、回路動作の高速化を図ることができる。
【００５６】
（第２の実施形態）
第１の実施形態のラッチ回路１０においては、クロック信号がＬｏｗレベルである場合に、データ信号Ｄがバイパスされ、経路１５を介して信号ＤＤが出力されるとともに、インバータ１１０，１２０による反転処理が行われ、経路１６を介して信号ＤＤが出力される。そのため、経路１５を介した出力と経路１６を介した出力とで衝突が起こり、信号ＤＤの論理レベルの確定が遅れ、セットアップ時間の短縮が十分に図られないことがある。本実施形態においては、このような衝突が起こらないようにし、信号ＤＤの論理レベルの確定が遅れることを防ぐことで、回路動作の更なる高速化を図る。
【００５７】
図４は、本発明の第２の実施形態の半導体装置が備えるラッチ回路の構成を示す回路図である。なお、図４において、図１と同様の構成については同じ符号を付し、説明を省略する。
【００５８】
本実施形態のラッチ回路２０は、第１の実施形態のラッチ回路１０と比較して、インバータ１２０をクロックドインバータであるインバータ２１０に変更した点が異なる。なお、各インバータおよびバイパス回路１４０の接続関係は、ラッチ回路１０と同様である。
【００５９】
インバータ２１０は、クロック信号の論理レベルに応じて動作するクロックドインバータである。インバータ２１０は、クロック信号ＣＬＫがＨｉｇｈレベルとなると、入力端に入力された信号を反転して出力端から信号ＤＤとして出力する。クロック信号ＣＬＫがＬｏｗレベルとなると、インバータ２１０の出力はハイインピーダンスとなる。すなわち、図２で示したインバータ１３０の構造と同じものを用いて実現することができる。
【００６０】
ここで、クロック信号ＣＬＫがＬｏｗレベルであり、データ信号Ｄの論理レベルが遷移したとする。
【００６１】
ラッチ回路１０においては、クロック信号がＬｏｗレベルであるため、トランスファゲート１４１がオンとなり、データ信号Ｄが経路１５を介して信号ＤＤとしてインバータ１２０の出力端に出力される。また、インバータ１１０，１２０により反転処理が行われ、経路１６を介して信号ＤＤが出力される。その結果、経路１５を介した出力と経路１６を介した出力とで衝突が起こる。
【００６２】
一方、ラッチ回路２０においては、クロック信号がＬｏｗレベルであるため、トランスファゲート１４１がオンとなり、データ信号Ｄが経路１５を介して信号ＤＤとしてインバータ２１０の出力端に出力される。また、インバータ１１０によりデータ信号Ｄの反転処理が行わる。ここで、インバータ１１０の出力信号を受けるインバータ２１０は、クロック信号ＣＬＫがＬｏｗレベルとなると、出力がハイインピーダンスとなるため、経路１６を介した出力がない。そのため、経路１５を介した出力と経路１６を介した出力との衝突が起こることがなくなる。その結果、セットアップ時間を短縮し、回路動作の更なる高速化を図ることができる。
【００６３】
このように本実施形態によれば、ラッチ回路２０は、第１の実施形態のラッチ回路１０におけるインバータ１２０の代わりに、クロック信号ＣＬＫが供給されるクロックドインバータであるインバータ２１０を有する。
【００６４】
インバータ１２０の代わりにクロック信号が供給されるクロックドインバータであるインバータ２１０を設けることで、トランスファゲート１４１がオンとなる間、インバータ２１０から出力はハイインピーダンスとなるとため、バイパス回路１４０からの出力と、インバータ２１０から出力との衝突が起こるのを防ぐことができる。
【００６５】
そのため、信号ＤＤが論理レベルの確定が遅れることがなくなるので、セットアップ時間を短縮し、回路動作の更なる高速化を図ることができる。
【符号の説明】
【００６６】
１０，２０    ラッチ回路
１１０，１２０，１３０，２１０    インバータ
１１１，１１２，１２１，１３１，１３２，１４２    Ｐ型トランジスタ
１１３，１１４，１２２，１３３，１３４，１４３    Ｎ型トランジスタ
１４０    バイパス回路
１４１    トランスファゲート
【図１】
2014049805.tif 000003
【図２】
2014049805.tif 000004
【図３】
2014049805.tif 000005
【図４】
2014049805.tif 000006
【図５】
2014049805.tif 000007
【図６】
2014049805.tif 000008