(57)【要約】【課題】可撓性回路基板と、当該可撓性回路基板の第１の面に搭載された第１のデバイスと、当該第１の面と表裏の関係にある当該可撓性回路基板の第２の面に搭載され、可撓性回路基板に内包された第２のデバイスとを有する３次元実装型半導体装置において、可撓性回路基板よりも配線密度が高い電子部品を可撓性回路基板に搭載する。【解決手段】貫通穴を有する可撓性回路基板３と、貫通穴に埋め込まれたシリコンインターポーザ４と、可撓性回路基板３の第１の面６側に位置し、可撓性回路基板３及びシリコンインターポーザ４と電気的に接続している第１のデバイス１と、可撓性回路基板３の第２の面７側に位置し、可撓性回路基板３及びシリコンインターポーザ４と電気的に接続している第２のデバイス２と、を有し、可撓性回路基板３の端部は一方の面側に折り曲げられており、第２のデバイス２は可撓性回路基板３により内包されている半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
貫通穴を有する可撓性回路基板と、
前記貫通穴に埋め込まれたシリコンインターポーザと、
前記可撓性回路基板の第１の面側に位置し、前記可撓性回路基板及び前記シリコンインターポーザ両方と電気的に接続している第１のデバイスと、
前記第１の面と表裏の関係にある前記可撓性回路基板の第２の面側に位置し、前記可撓性回路基板及び前記シリコンインターポーザ両方と電気的に接続している第２のデバイスと、を有し、
前記可撓性回路基板の端部は一方の面側に折り曲げられており、前記第２のデバイスは前記可撓性回路基板により内包されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記可撓性回路基板上における最小ランドピッチ間隔よりも、前記シリコンインターポーザ上における最小ランドピッチ間隔の方が小さい半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記可撓性回路基板と前記シリコンインターポーザは面一となっている半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記可撓性回路基板は、さらに、支持体を内包し、前記支持体により形状を支持されている半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記支持体は、Ｆｅ、ＮｉとＦｅを含んだ合金、Ａｌ、Ａｌを含んだ合金、Ｃｕ、ＮｉとＣｒを含んだ合金、Ｃｒを含んだ合金、Ｓｉ、樹脂材料、雲母の中のいずれか１種以上の材料で構成される半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記可撓性回路基板の前記第１の面に、受動部品が搭載されている半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記可撓性回路基板の前記第１の面は、前記貫通穴を有する第１の領域と、前記第１の領域が向く方向に対して略１８０°反対方向を向く第２の領域とを有し、
前記第２の領域を介して第３のデバイスと接続されている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第３のデバイスは、請求項１から６のいずれか１項に記載の半導体装置である半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置を搭載したＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）。
【請求項１０】
請求項１から８のいずれか１項に記載の半導体装置を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、ＬＳＩ及び電子機器に関する。
【背景技術】
【０００２】
特許文献１に記載の半導体装置は、可撓性回路基板と、当該可撓性回路基板の第１の面に搭載された第１のデバイス（例：複数のメモリデバイス及び受動部品）と、当該第１の面と表裏の関係にある当該可撓性回路基板の第２の面に搭載された第２のデバイス（例：演算処理プロセッサーデバイス）とを有する。そして、可撓性回路基板は折り曲がり、第１のデバイスを内包している。以下、このような半導体装置を３次元実装型半導体装置という。なお、特許文献１に記載の３次元実装型半導体装置は、可撓性回路基板がさらに支持体を内包している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／１１９９０４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術の場合、可撓性回路基板よりも配線密度が高い電子部品（例：ベアチップ）を搭載するための信号配線を可撓性回路基板に形成できないという問題がある。
【０００５】
本願発明は、３次元実装型半導体装置において、可撓性回路基板よりも配線密度が高い電子部品を可撓性回路基板に搭載するための技術を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明によれば、
貫通穴を有する可撓性回路基板と、
前記貫通穴に埋め込まれたシリコンインターポーザと、
前記可撓性回路基板の第１の面側に位置し、前記可撓性回路基板及び前記シリコンインターポーザ両方と電気的に接続している第１のデバイスと、
前記第１の面と表裏の関係にある前記可撓性回路基板の第２の面側に位置し、前記可撓性回路基板及び前記シリコンインターポーザ両方と電気的に接続している第２のデバイスと、を有し、
前記可撓性回路基板の端部は一方の面側に折り曲げられており、前記第２のデバイスは前記可撓性回路基板により内包されている半導体装置が提供される。
【０００７】
また、本発明によれば、上記半導体装置を搭載したＬＳＩが提供される。
【０００８】
また、本発明によれば、上記半導体装置を搭載した電子機器が提供される。
【発明の効果】
【０００９】
本発明によれば、３次元実装型半導体装置において、可撓性回路基板よりも配線密度が高い電子部品を可撓性回路基板に搭載することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の半導体装置の断面図の一例である。
【図２】本実施形態の第１のデバイスの平面図の一例である。
【図３】本実施形態の第２のデバイスの平面図の一例である。
【図４】本実施形態のシリコンインターポーザの平面図の一例である。
【図５】本実施形態の可撓性回路基板の一部の断面図の一例である。
【図６】本実施形態の可撓性回路基板の貫通穴にシリコンインターポーザを挿入した状態を示す平面図の一例である。
【図７】本実施形態の半導体装置の製造工程を説明する断面図の一例である。
【図８】本実施形態の半導体装置の製造工程を説明する断面図の一例である。
【図９】実装基板に本実施形態の半導体装置を搭載した状態を示す断面図の一例である。
【図１０】本実施形態の可撓性回路基板の折り曲げ方の一例を示す図である。
【図１１】本実施形態の可撓性回路基板の折り曲げ方の一例を示す図である。
【図１２】本実施形態の半導体装置の断面図の一例である。
【図１３】本実施形態の半導体装置の断面図の一例である。
【図１４】本実施形態の半導体装置の断面図の一例である。
【図１５】本実施形態の半導体装置の断面図の一例である。
【図１６】本実施形態の半導体装置の断面図の一例である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を用いて説明する。なお、複数の図面に共通して現れる構成要素については共通の符号を付し、適宜説明を省略する。
【００１２】
＜第１の実施形態＞
本実施形態の半導体装置は、貫通穴を有する可撓性回路基板と、貫通穴に埋め込まれたシリコンインターポーザと、可撓性回路基板の第１の面側に位置し、可撓性回路基板及びシリコンインターポーザ両方と電気的に接続している第１のデバイスと、第１の面と表裏の関係にある可撓性回路基板の第２の面側に位置し、可撓性回路基板及びシリコンインターポーザ両方と電気的に接続している第２のデバイスと、を有する。そして、可撓性回路基板の端部は一方の面側に折り曲げられており、第２のデバイスは可撓性回路基板により内包されている。なお、可撓性回路基板は、さらに、支持体を内包し、支持体により形状を支持されている。
【００１３】
図１に、本実施形態の半導体装置の断面図の一例を示す。
【００１４】
図１に示す半導体装置は、第１のデバイス１と、第２のデバイス２と、可撓性回路基板３と、シリコンインターポーザ４と、支持体５とを有する。可撓性回路基板３は第１の面６から第２の面７まで貫通する貫通穴を有し、当該貫通穴にシリコンインターポーザ４が埋め込まれている。第１のデバイス１は可撓性回路基板３の第１の面６側に位置し、可撓性回路基板３及びシリコンインターポーザ４の両方と電気的に接続している。第２のデバイス２は可撓性回路基板３の第２の面７側に位置し、可撓性回路基板３及びシリコンインターポーザ４の両方と電気的に接続している。可撓性回路基板３の端部は第２の面７側に折り曲げられており、第２のデバイス２は可撓性回路基板３により内包されている。なお、可撓性回路基板３は、さらに、支持体５を内包し、支持体５により形状を支持されている。
【００１５】
第１のデバイス１と第２のデバイス２は可撓性回路基板３及びシリコンインターポーザ４を挟んで対峙していてもよい。すなわち、第１のデバイス１と第２のデバイス２は、平面視（図１中、上下方向に観察）で少なくとも一部が互いに重なる位置関係であってもよい。可撓性回路基板３及びシリコンインターポーザ４各々の少なくとも一部は、平面視（図１中、上下方向に観察）で第１のデバイス１及び第２のデバイス２と重なる位置関係とすることができる。
【００１６】
以下、各構成要素について説明する。
【００１７】
可撓性回路基板３は、配線層を少なくとも１層有する。可撓性回路基板３の第２の面７には、第１の外部電極９（図中、位置の一例のみ示している）が少なくとも１つ設けられている。また可撓性回路基板３の第１の面６には第２の外部電極８（図中、位置の一例のみ示している）と第３の外部電極１４が少なくとも１つ設けられている。
【００１８】
ここで、可撓性回路基板３の端部は、第２のデバイス２を内包するように第２の面７側に折り曲げられている。このような可撓性回路基板３の第１の面６は、貫通穴を有する第１の領域と、第１の領域が向く方向（図中、上方向）に対して略１８０°反対方向（図中、下方向）を向く第２の領域とを有する。第２の外部電極８は第１の領域に位置し、第３の外部電極１４は第２の領域に位置する。第３の外部電極１４には、外部端子１５が形成されており、他のデバイス（第３のデバイス）と電気的に接続可能になっている。
【００１９】
可撓性回路基板３は、例えば信号配線／グランド（マイクロストリップライン）の構造を実現できるような層構造となっていてもよい。可撓性回路基板３は例えばプリント回路基板である。
【００２０】
外部端子１５は、特段制限されずあらゆる構成を採用できるが、例えばＳｎを含んだ金属材料で構成されたいわゆるはんだボール等が考えられる。
【００２１】
シリコンインターポーザ４は、可撓性回路基板３の貫通穴に挿入されている。シリコンインターポーザ４の第１の面１０には第１の外部電極１１（図中、位置の一例のみ示している）が少なくとも１つ設けられている。また、シリコンインターポーザ４の第２の面１２には第２の外部電極１３（図中、位置の一例のみ示している）が少なくとも１つ設けられている。
【００２２】
なお、シリコンインターポーザ４は、可撓性回路基板３よりも配線密度が高いのが好ましい。また、シリコンインターポーザ４上における最小ランドピッチ間隔は、可撓性回路基板３上における最小ランドピッチ間隔より小さいのが好ましい。
【００２３】
ここで、可撓性回路基板３が有する第２の外部電極８と、シリコンインターポーザ４が有する第１の外部電極１１は、いずれも、第１のデバイス１と電気的に接続する。すなわち、可撓性回路基板３が有する第２の外部電極８と、シリコンインターポーザ４が有する第１の外部電極１１は、同じデバイスと電気的に接続する。このような接続を容易にする観点から、シリコンインターポーザ４の第１の面１０と可撓性回路基板３の第１の面６は、面一となっているのが好ましい。同様の理由から、シリコンインターポーザ４の第２の面１２と可撓性回路基板３の第２の面７は、面一となっているのが好ましい。すなわち、シリコンインターポーザ４の厚さと可撓性回路基板３の厚さは一致するのが好ましい。しかし、シリコンインターポーザ４は、必ずしも可撓性回路基板３と面一となるように挿入されている必要はなく、可撓性回路基板３の第２の外部電極８が位置する面と、シリコンインターポーザ４の第１の外部電極１１が位置する面とが、略同じ方向を向くように挿入されていればよい。このような構成となっていれば、例えば第１のデバイス１側に工夫（設計的事項）を施したり、又は、可撓性回路基板３が有する第２の外部電極８及びシリコンインターポーザ４が有する第１の外部電極１１に工夫（設計的事項）を施すことで、シリコンインターポーザ４及び可撓性回路基板３と第１のデバイス１との電気的接続、及び、シリコンインターポーザ４及び可撓性回路基板３と第２のデバイス２との電気的接続を実現できる。
【００２４】
第１のデバイス１及び第２のデバイス２としては、例えば半導体ベアチップ、パッケージ化された電子部品、受動部品（コンデンサ、抵抗、インダクタ）などを用いることができる。特に限定されるわけではないが、例えば、検査済み（動作保証済み）のパッケージ化された半導体デバイスを用いれば、半導体ベアチップを用いた場合と比べて、検査コスト（検査装置の設備投資費、検査用ソフトウエアの開発費、等）を大幅に削減でき、製造コストを安くできるメリットがある。
【００２５】
なお、第１のデバイス１と第２のデバイス２は同じ構成であってもよいし、異なる構成であってもよい。すなわち、同じデバイスであってもよいし、異なるデバイスであってもよい。また、形状、大きさ等の構成が同じであってもよいし、異なっていてもよい。
【００２６】
支持体５の材料としては、特に限定されるわけではないが、例えば金属（Ｆｅ、ＮｉとＦｅを含んだ合金、Ａｌ、Ａｌを含んだ合金、Ｃｕ、ＮｉとＣｒを含んだ合金、Ｃｒを含んだ合金等）、シリコン、樹脂材料（ナイロン、ＰＰ（polypropylene）、エポキシ樹脂、カーボン、アラミド樹脂等）、雲母（マイカ）などを用いることができる。
【００２７】
支持体５は、端部が一方向に折り曲げられた可撓性回路基板３により形成されている空間（第２のデバイス２を内包する空間）の形状を支持する機能を有する。このような機能を実現できれば支持体５の構成（形状、大きさ、半導体装置内の設置位置等）は特段制限されない。
【００２８】
例えば、支持体５は、底面及びこの底面から延伸した側面を有し、天井が開口した形状であってもよい。底面の平面形状は特段制限されず、四角形、その他の多角形、円、その他の形状など、あらゆる形状を採用できる。底面は、局所的に開口部が存在してもよいし、なくてもよい。側面は底面の外周部（輪郭）から延伸するのが好ましい。延伸する方向は特段制限されず、底面と垂直な方向に延伸してもよいし、底面と側面とがなす角がその他の角度（９０°以外の角度）となるように延伸してもよい。側面は、局所的に開口部が存在してもよいし、なくてもよい。
【００２９】
可撓性回路基板３の第２の面７の少なくとも一部は、支持体５と接している。可撓性回路基板３の第２の面７の少なくとも一部は、支持体５の表面と接している。この構成により、可撓性回路基板３の形状が支持体５により支持される。
【００３０】
このような本実施形態の半導体装置は、ＬＳＩや、様々な種類の電子機器に搭載することができる。電子機器としては、例えば、ワークステーション、サーバー、パーソナルコンピュータ、ロボットなどが例示される。
【００３１】
次に、詳細な例を示しながら、本実施形態の半導体装置の製造方法の一例を説明する。なお、ここで説明する製造方法はあくまで一例であり、これに限定されない。
【００３２】
まず、例えば図２に示すような第１のデバイス１（例：半導体デバイス、外形サイズ：約１０ｍｍ×約１０ｍｍ×厚さ約０．３ｍｍ）と、図３に示すような第２のデバイス２（例：半導体デバイス、外形サイズ：約１０ｍｍ×約１０ｍｍ×厚さ約０．３ｍｍ）と、図４に示すようなシリコンインターポーザ４（例：外形サイズ：約８ｍｍ×約８ｍｍ×厚さ約０．１４ｍｍ）と、当該シリコンインターポーザ４を挿入可能な貫通穴を有するプレーン状（板状）の可撓性回路基板３とを用意する。さらに、半導体装置の外部端子として用いるはんだボール（例：直径約０．６ｍｍのＳｎＡｇＣｕはんだボールを約１００個）と、支持体５（例：外形サイズ：約２０ｍｍ×約２０ｍｍ×厚さ約０．３ｍｍ）を用意する。
【００３３】
ここで、図５に、可撓性回路基板３の断面図の一例を示す。当該図は、貫通穴を有さない部分を抽出した図となっている。可撓性回路基板３は、第１の絶縁層１６と、第２の絶縁層１７と、第３の絶縁層１８とを有し、配線層数が２層となっている。可撓性回路基板３の外形サイズは、例えば、約２０ｍｍ×約２０ｍｍ×厚さ約０．１４ｍｍとすることができる。
【００３４】
なお、図５に示すように、可撓性回路基板３の第２の面７にはあらかじめ支持体５の表面と接着させる箇所に対応する部分に接着層を形成しておくことができる。接着層としては、例えば、熱可塑性の接着シート１９（例：厚さ約２５μｍ、１５０℃以上で接着できる材料で構成）を採用することができる。
【００３５】
このような準備を行った後、まず、図６に示すように、可撓性回路基板３の貫通穴にシリコンインターポーザ４を挿入する。図６は、可撓性回路基板３の貫通穴にシリコンインターポーザ４を挿入した後の状態を平面視した様子を示している。図示する例では、可撓性回路基板３とシリコンインターポーザ４の間に隙間が形成され、可撓性回路基板３とシリコンインターポーザ４は非接触となっている。なお、当該構成に限定されず、可撓性回路基板３とシリコンインターポーザ４の間に形成された隙間は、接着剤等で埋められてもよい。その他の例として、可撓性回路基板３とシリコンインターポーザ４は接触していてもよい。
【００３６】
その後、可撓性回路基板３の第１の面６に位置する第２の外部電極８（図５参照）上と第３の外部電極１４上、及び、シリコンインターポーザ４の第１の面１０に位置する第１の外部電極１１上にフラックスまたはクリームはんだを塗布し、実装マウンターを用いて、第１のデバイス１を可撓性回路基板３及びシリコンインターポーザ４に仮搭載する。
【００３７】
その後、リフロー装置を用いて、可撓性回路基板３の第２の外部電極８、及び、シリコンインターポーザ４の第１の外部電極１１と、第１のデバイス１とをはんだ接続させる。
【００３８】
次に、同様にして、可撓性回路基板３の第２の面上、及び、シリコンインターポーザ４の第２の面１２上に第２のデバイス２を仮搭載し、可撓性回路基板３の第１の外部電極９、及び、シリコンインターポーザ４の第２の外部電極１３と、第２のデバイス２とをはんだ接続させる。
【００３９】
次に、支持体５を可撓性回路基板３の第１の外部電極９（グランドに接続されている外部電極）と導電性接着剤を用いて接続させ、且つ、可撓性回路基板３の第２の面７の一部と接着させる。支持体５と可撓性回路基板３との接続、および接着は、実装マウンターを用いて行うことができる。これにより、第２のデバイス２が支持体５で覆われる。
【００４０】
なお、ここでは支持体５と可撓性回路基板３のグランドとを導電性接着剤で接続する例を示したが、必ずしも支持体５と可撓性回路基板３のグランドとは接続しなくてもよい。可撓性回路基板３の電極以外の部分（絶縁部分）と支持体５とが接着されているだけでも構わない。支持体５が金属材料やシリコンなどの導体または半導体の場合、支持体を可撓性回路基板３のグランドと接続した方が半導体装置の電気的なノイズを小さくすることができて好ましい。
【００４１】
図７はここまでの工程を経た後の半導体装置の断面図の一例を示す。
【００４２】
次に、加熱（例：１８０℃）したヒーターステージ上に半導体装置を吸着固定させる。その状態で、加圧ツールを用いて可撓性回路基板３を支持体５の露出面に沿って折り曲げ、接着シート１９を介して可撓性回路基板３を支持体５の表面（露出面）に接着させる。ここまでの工程により、図８に示すように、第２のデバイス２及び支持体５を可撓性回路基板３が覆った（内包した）パッケージが作製される。また、可撓性回路基板３の第１の面６は、貫通穴を有する第１の領域と、第１の領域が向く方向（図中、上方向）に対して略１８０°反対方向（図中、下方向）を向く第２の領域とを有するようになる。第２の外部電極８は第１の領域に位置し、第３の外部電極１４は第２の領域に位置する。第３の外部電極１４には、外部端子１５が形成されており、他のデバイス（第３のデバイス）と電気的に接続可能になっている。
【００４３】
次に、このようにして作製したパッケージの第３の外部電極１４（可撓性回路基板３の第１の面６の第２の領域に位置する第３の外部電極１４）に、半導体装置の外部端子１５となるはんだボールをフラックスで仮搭載した後、リフロー炉に投入して、はんだ接続を行い、図１に示す半導体装置が完成する。
【００４４】
その後、図９に示すように、完成した半導体装置は、マウンターを用い、第３の外部電極１４を介して実装基板２０に仮搭載し、リフロー装置を用いて実装基板２０（第３のデバイス）とはんだ接続させることができる。
【００４５】
なお、可撓性回路基板３の端部を一方の面側に折り曲げる折り曲げ方は特段制限されない。図１０及び１１に一例を示す。なお、折り曲げた後の状態で、端部同士が重なり合ってもよいし（接する）、このようにならず、端部同士の間に隙間が存在してもよい。
【００４６】
次に、本実施形態の作用効果について説明する。
【００４７】
第１の効果は、いままでの可撓性回路基板３では配線できない高密度配線が要求されるデバイス（第１のデバイス１及び第２のデバイス２）に対しても、シリコンインターポーザ４を使用することで配線可能となり、小型化された高性能な３次元実装型半導体装置を実現できる。
【００４８】
第２の効果は、小型な半導体装置（第１のデバイス１及び第２のデバイス２）をプリント回路基板（可撓性回路基板３）に搭載することができるので、より外形面積の小さいプリント回路基板（可撓性回路基板３）を実現できる。そして、外形面積が小さくなることにより、プリント回路基板（可撓性回路基板３）をより低コストにすることができる。
【００４９】
第３の効果は、小型な半導体装置をアミューズメント機器、家庭用ゲーム機、医療機器、パーソナルコンピュータ、カーナビゲーション、車載モジュールなどを代表とする電子機器に搭載することによって、これらの電子機器の小型化、軽量化、高性能化を実現できるという効果がある。
【００５０】
＜第２の実施形態＞
本実施形態の半導体装置は、第１のデバイス１と第２のデバイス２を対向させて通信を行うＮｅｔｗｏｒｋ−ｏｎ−Ｃｈｉｐ（以下ＮｏＣ）構造となっている。その他の構成は第１の実施形態と同様である。
【００５１】
ＮｏＣでは通信で使用する信号ピンは約１０，０００ピンが必要となり、可撓性回路基板３の第２の面７と可撓性回路基板３の第１の面６をＶＩＡで接続する必要がある。しかし、通常の可撓性回路基板３のＶＩＡランド径は直径０．２ｍｍほどになり、ランドピッチ間が０．２５ｍｍ間隔でしか１０，０００ピンの信号を配線することができない。本実施形態では、ランドピッチ間が狭いシリコンインターポーザ４（例：ランドピッチ間、０．１５ｍｍ）を可撓性回路基板に挿入し、シリコンインターポーザ４をも利用して第１のデバイス１と第２のデバイス２を接続することで、ＮｏＣ信号間の配線密度を高くし配線数を増加できる効果を有している。なお、第１のデバイス１及び第２のデバイス２が、ＮｏＣの様に１０，０００ピンとピン数が多く、配線密度が高いデバイスである場合だけでなく、ピン数が少なく、配線密度が低いデバイスであっても、同様の効果を実現することはできる。
【００５２】
＜第３の実施形態＞
図１２に本実施形態の半導体装置の断面図の一例を示す。
【００５３】
本実施形態の半導体装置は、支持体５を有さない点で、第１及び第２の実施形態と異なる。このような本実施形態の半導体装置は、第２のデバイス２の露出面（図中下側の面）に第２の面７が接するように可撓性回路基板３が折り曲げられている。
【００５４】
本実施形態の半導体装置によれば、第１及び第２の実施形態で説明した作用効果を実現することができる。また、３次元実装半導体装置をより小型化することができる。
【００５５】
＜第４の実施形態＞
図１３に本実施形態の半導体装置の断面図の一例を示す。
【００５６】
本実施形態の半導体装置は、可撓性回路基板３の第１の面６上に受動部品２１などの他のデバイスが搭載されている点で、第１及び第２の実施形態と異なる。その他の構成は第１及び第２の実施形態と同様である。
【００５７】
ここで、第１の実施形態で説明したように、可撓性回路基板３の第１の面６は、貫通穴を有する第１の領域と、第１の領域が向く方向（図中、上方向）に対して略１８０°反対方向（図中、下方向）を向く第２の領域とを有する。受動部品は、例えば、第１の領域に搭載することができる。
【００５８】
受動部品２１は、例えば、抵抗、コンデンサ及びインダクタの中の１種以上を含んでもよい。搭載される受動部品２１の数は設計的事項である。なお、受動部品２１に代えて又は加えて、他のデバイスを可撓性回路基板３の第１の面６上に搭載することもできる。
【００５９】
本実施形態の半導体装置によれば、第１及び第２の実施形態で説明した作用効果を実現することができる。また、受動部品２１を可撓性回路基板３に搭載することにより、多機能で小型化された３次元実装半導体装置とすることができる。
【００６０】
＜第５の実施形態＞
図１４に本実施形態の半導体装置の断面図の一例を示す。
【００６１】
本実施形態の半導体装置は、第１及び第２の実施形態で説明した構造の半導体装置の第１の面６の第３の外部電極１４に形成された外部端子１５を介して、第１及び第２の実施形態で説明した構造の半導体装置（第３のデバイス）を電気的に接続している点で、第１及び第２の実施形態と異なる。その他の構成は、第１及び第２の実施形態と同様である。
【００６２】
本実施形態の半導体装置によれば、第１及び第２の実施形態で説明した作用効果を実現することができる。また、このような構造をとることにより、基板の実装面積を削減でき小型化することができる。なお、積層する段数は２段に限定されず、３段以上であってもよい。
【００６３】
＜第６の実施形態＞
図１５に本実施形態の半導体装置の断面図の一例を示す。
【００６４】
本実施形態の半導体装置は、第３の実施形態で説明した構造の半導体装置の第１の面６の第３の外部電極１４に形成された外部端子１５を介して、第３の実施形態で説明した構造の半導体装置（第３のデバイス）を電気的に接続している点で、第３の実施形態と異なる。その他の構成は、第３の実施形態と同様である。
【００６５】
本実施形態の半導体装置によれば、第３の実施形態で説明した作用効果を実現することができる。また、このような構造をとることにより、基板の実装面積を削減でき小型化することができる。なお、積層する段数は２段に限定されず、３段以上であってもよい。
【００６６】
＜第７の実施形態＞
図１６に本実施形態の半導体装置の断面図の一例を示す。
【００６７】
本実施形態の半導体装置は、第４の実施形態で説明した構造の半導体装置の第１の面６の第３の外部電極１４に形成された外部端子１５を介して、第４の実施形態で説明した構造の半導体装置（第３のデバイス）を電気的に接続している点で、第４の実施形態と異なる。その他の構成は、第４の実施形態と同様である。
【００６８】
本実施形態の半導体装置によれば、第４の実施形態で説明した作用効果を実現することができる。また、このような構造をとることにより、基板の実装面積を削減でき小型化することができる。なお、積層する段数は２段に限定されず、３段以上であってもよい。
【００６９】
＜第８の実施形態＞
第５乃至７の実施形態では、同様の構造の半導体装置同士を積層したが、本実施形態では、異なる構造の半導体装置同士を積層することができる。例えば、第１及び第２の実施形態で説明した構造の半導体装置と、第３又は第４の実施形態で説明した構造の半導体装置を積層してもよい。この積層における上下位置関係は特段制限されない。すなわち、第１及び第２の実施形態で説明した構造の半導体装置が上側に位置し、第３又は第４の実施形態で説明した構造の半導体装置が下側に位置してもよいし、その逆であってもよい。また、第３の実施形態で説明した半導体装置と、第４の実施形態で説明した構造の半導体装置を積層してもよい。この積層における上下位置関係も特段制限されない。また、３段以上に積層する場合、任意の組み合わせの半導体装置を、任意の上下関係で積層することができる。
【００７０】
本実施形態の半導体装置によれば、第５乃至７の実施形態で説明した作用効果を実現することができる。
【００７１】
以上、本発明の実施形態について述べたが、本願発明は当該実施形態に限定されるものではなく、発明の精神を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。
【００７２】
以下、参考形態の例を付記する。
１．  貫通穴を有する可撓性回路基板と、
前記貫通穴に埋め込まれたシリコンインターポーザと、
前記可撓性回路基板の第１の面側に位置し、前記可撓性回路基板及び前記シリコンインターポーザ両方と電気的に接続している第１のデバイスと、
前記第１の面と表裏の関係にある前記可撓性回路基板の第２の面側に位置し、前記可撓性回路基板及び前記シリコンインターポーザ両方と電気的に接続している第２のデバイスと、を有し、
前記可撓性回路基板の端部は一方の面側に折り曲げられており、前記第２のデバイスは前記可撓性回路基板により内包されている半導体装置。
２．  １に記載の半導体装置において、
前記可撓性回路基板上における最小ランドピッチ間隔よりも、前記シリコンインターポーザ上における最小ランドピッチ間隔の方が小さい半導体装置。
３．  １または２に記載の半導体装置において、
前記可撓性回路基板と前記シリコンインターポーザは面一となっている半導体装置。
４．  １から３のいずれか１つに記載の半導体装置において、
前記可撓性回路基板は、さらに、支持体を内包し、前記支持体により形状を支持されている半導体装置。
５．  ４に記載の半導体装置において、
前記支持体は、Ｆｅ、ＮｉとＦｅを含んだ合金、Ａｌ、Ａｌを含んだ合金、Ｃｕ、ＮｉとＣｒを含んだ合金、Ｃｒを含んだ合金、Ｓｉ、樹脂材料、雲母の中のいずれか１種以上の材料で構成される半導体装置。
６．  １から５のいずれか１つに記載の半導体装置において、
前記可撓性回路基板の前記第１の面に、受動部品が搭載されている半導体装置。
７．  １から６のいずれか１つに記載の半導体装置において、
前記可撓性回路基板の前記第１の面は、前記貫通穴を有する第１の領域と、前記第１の領域が向く方向に対して略１８０°反対方向を向く第２の領域とを有し、
前記第２の領域を介して第３のデバイスと接続されている半導体装置。
８．  ７に記載の半導体装置に置いて、
前記第３のデバイスは、請求項１から６のいずれか１項に記載の半導体装置である半導体装置。
９．  １から８のいずれか１つに記載の半導体装置を搭載したＬＳＩ。
１０．  １から８のいずれか１つに記載の半導体装置を搭載した電子機器。
【符号の説明】
【００７３】
１    第１のデバイス
２    第２のデバイス
３    可撓性回路基板
４    シリコンインターポーザ
５    支持体
６    可撓性回路基板の第１の面
７    可撓性回路基板の第２の面
８    可撓性回路基板の第２の外部電極
９    可撓性回路基板の第１の外部電極
１０  シリコンインターポーザの第１の面
１１  シリコンインターポーザの第１の外部電極
１２  シリコンインターポーザの第２の面
１３  シリコンインターポーザの第２の外部電極
１４  可撓性回路基板の第３の外部電極
１５  外部端子
１６  第１の絶縁層
１７  第２の絶縁層
１８  第３の絶縁層
１９  接着シート
２０  実装基板
２１  受動部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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