(57)【要約】【課題】ドリフト層の表面（デバイス面）を保護することができ、さらにドリフト層内の炭素（Ｃ）欠損を確実に改善することができる半導体装置およびその製法を提供する。【解決手段】ｎ＋型基板２と、ｎ＋型基板２上に形成されたドリフト層であって、所定の不純物領域が選択的に形成されていて、オン時に伝導度変調が発生するドリフト層３とを含む半導体装置１において、ｎ＋型基板２に裏面トレンチ４を形成し、ドリフト層３の表面３Ａを保護膜２０で覆った状態で、炭素（Ｃ）イオンを裏面３Ｂ全域に注入した後、ドリフト層３をアニール処理する。【選択図】図２
2014017325.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成されたＳｉＣからなるドリフト層であって、所定の不純物領域が選択的に形成されていて、オン時に伝導度変調が発生するドリフト層とを含み、
前記ＳｉＣ基板は、前記ドリフト層よりも薄い部分を有している、半導体装置。
【請求項２】
前記ＳｉＣ基板の前記薄い部分は、前記ＳｉＣ基板の裏面から表面へ向かう方向に選択的に形成された裏面トレンチに対応して形成されている、請求項１に記載の半導体装置。
【請求項３】
前記裏面トレンチは、前記ＳｉＣ基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチを含む、請求項２に記載の半導体装置。
【請求項４】
前記裏面トレンチは、前記ＳｉＣ基板の外周端面に対して間隔を隔てた内側に配置されている、請求項２または３に記載の半導体装置。
【請求項５】
前記裏面トレンチの最深部は、前記ＳｉＣ基板と前記ドリフト層との界面に対して間隔を隔てた前記ＳｉＣ基板側に配置されている、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記裏面トレンチの最深部は、前記ＳｉＣ基板と前記ドリフト層との界面に達している、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記ドリフト層は、炭素（Ｃ）の欠損濃度が１０１１ｃｍ−３以下の部分を有している、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ＳｉＣ基板は、（０００１）面または（０００−１）面を主面とするＳｉＣ基板を含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ＳｉＣ基板は、０°〜１０°のオフ角を有している、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ドリフト層は、
その表面に露出するように形成された第２導電型領域と、
前記第２導電型領域と前記ＳｉＣ基板との間に配置され、前記ＳｉＣ基板よりも低濃度な第１導電型の伝導度変調領域とを含み、
前記半導体装置は、オン時に、前記ＳｉＣ基板から前記伝導度変調領域に電子および正孔の一方が蓄積され、前記第２導電型領域から前記伝導度変調領域に電子および正孔の他方が蓄積されることによって、前記伝導度変調が発生するＰＩＮダイオードを含む、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ドリフト層は、
その表面に露出するように形成された第２導電型のエミッタ領域と、
前記第２導電型領域と前記ＳｉＣ基板との間に配置され、前記エミッタ領域よりも低濃度な第２導電型の伝導度変調領域とを含み、
前記半導体装置は、オン時に、前記ＳｉＣ基板から前記伝導度変調領域に電子および正孔の一方が蓄積され、前記エミッタ領域から前記伝導度変調領域に電子および正孔の他方が蓄積されることによって、前記伝導度変調が発生するＩＧＢＴを含む、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１２】
ＳｉＣ基板上に形成されたＳｉＣからなるドリフト層の表面へ、オン時に伝導度変調が発生するように選択的にイオン注入することによって、所定の不純物領域を形成する工程と、
前記不純物領域が形成された前記表面を保護膜で被覆する工程と、
前記保護膜を残した状態で、前記ＳｉＣ基板を裏面側から全部または一部を除去することによって、前記ＳｉＣ基板に前記ドリフト層よりも薄い部分を形成する工程と、
前記薄い部分が形成された前記ＳｉＣ基板の前記裏面へ炭素イオンを注入してアニール処理するか、または当該裏面に熱酸化膜を形成する工程とを含む、半導体装置の製造方法。
【請求項１３】
前記不純物領域の形成に先立って、前記ドリフト層の前記表面へ炭素イオンを注入してアニール処理するか、または当該表面に熱酸化膜を形成する工程をさらに含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記保護膜を形成する工程は、プラズマＣＶＤによって前記保護膜を形成する工程を含む、請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
ＳｉＣ基板上に形成されたＳｉＣからなるドリフト層の表面へ選択的にイオン注入することによって、所定の不純物領域を形成する工程と、
前記ＳｉＣ基板を裏面側から全部または一部を除去することによって、前記ＳｉＣ基板に前記ドリフト層よりも薄い部分を形成する工程と、
前記薄い部分の形成後、前記ＳｉＣ基板の前記表面および前記裏面へ同時に炭素イオンを注入してアニール処理するか、または当該表面および当該裏面に同時に熱酸化膜を形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣを用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、シリコン（Ｓｉ）に比べて高耐圧化、大電流化、低オン抵抗化などを実現できる炭化ケイ素（ＳｉＣ）が注目されている。ＳｉＣ結晶では、炭素（Ｃ）欠損の存在によってキャリアライフタイムが短い。キャリアライフタイムの不足は、オン時に伝導度変調が発生する各種デバイスの性能を低下させる。
キャリアライフタイムを長くするために、非特許文献１は、４Ｈ−ＳｉＣを１１５０〜１３００℃で熱酸化や、Ａｒ（アルゴン）雰囲気下、１５５０℃でアニール処理する方法を開示している。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】Toru Hiyoshi and Tsunenobu Kimoto, 「Elimination of the Major Deep Levels in n- and p-Type 4H-SiC by Two-Step Thermal Treatment」, 2009 The Japan Society of Applied Physics, 09110-1-091101-3
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成されたＳｉＣからなるドリフト層であって、所定の不純物領域が選択的に形成されていて、オン時に伝導度変調が発生するドリフト層とを含み、前記ＳｉＣ基板は、前記ドリフト層よりも薄い部分を有している（請求項１）。この半導体装置は、本発明の半導体装置の製造方法によって製造することができる。
【０００５】
本発明の半導体装置の製造方法は、ＳｉＣ基板上に形成されたＳｉＣからなるドリフト層の表面へ、オン時に伝導度変調が発生するように選択的にイオン注入することによって、所定の不純物領域を形成する工程と、前記不純物領域が形成された前記表面を保護膜で被覆する工程と、前記保護膜を残した状態で、前記ＳｉＣ基板を裏面側から全部または一部を除去することによって、前記ＳｉＣ基板に前記ドリフト層よりも薄い部分を形成する工程と、前記薄い部分が形成された前記ＳｉＣ基板の前記裏面へ炭素イオンを注入してアニール処理するか、または当該裏面に熱酸化膜を形成する工程とを含む（請求項１２）。
【０００６】
この方法によれば、ＳｉＣ基板の裏面に対する「炭素イオン注入＋アニール処理（以下、この項においてＣインプラ・アニールとする。）」または熱酸化処理によって、ドリフト層内の炭素（Ｃ）欠損を埋めて改善することができる。これにより、キャリアライフタイムが向上するので、ドリフト層においてオン時に伝導度変調が効率的に発生する。
さらに、所定の不純物領域が形成された表面（デバイス面）を保護膜で保護するので、Ｃインプラ・アニールおよび熱酸化処理の際に、デバイス面への影響が減少する。そのため、従来の方法とは異なり、Ｃインプラ・アニールまたは熱酸化処理の工程順序を自由に選択することができる。その結果、たとえばドリフト層が高温処理される工程の後に、Ｃインプラ・アニールまたは熱酸化処理の工程を行うことによって、高温処理の影響によって炭素（Ｃ）欠損の再出を防止することができる。
【０００７】
一方、従来の方法では、Ｃインプラ・アニールまたは熱酸化処理がデバイス面に対して行われていたので、その工程順序は、デバイス面が形成される前の初期工程に制約されていた。この方法では、たとえＣインプラ・アニール等によって炭素（Ｃ）欠損が改善されても、その後の高温処理等の影響によって、炭素（Ｃ）欠損が再出するおそれがあった。すなわち、本発明では、このような問題を解決することができる。
【０００８】
また、ＳｉＣ基板にドリフト層よりも薄い部分を形成した上で、Ｃインプラ・アニール等を行うので、ドリフト層内の炭素（Ｃ）欠損を効率よく埋めることができる。
本発明の半導体装置の製造方法は、前記不純物領域の形成に先立って、前記ドリフト層の前記表面へ炭素イオンを注入してアニール処理するか、または当該表面に熱酸化膜を形成する工程をさらに含むことが好ましい（請求項１３）。
【０００９】
この方法により、炭素（Ｃ）欠損の改善のための処理は、ドリフト層の表面側および裏面側の両方向から行われる。そのため、炭素（Ｃ）欠損の改善効果を向上させることができる。なお、不純物領域の形成に先立つ表面側からの処理による効果は、その後の高温処理等の影響によって減少するおそれがあるが、裏面側からの処理によってその減少分を補償することができる。
【００１０】
前記保護膜を形成する工程は、プラズマＣＶＤによって前記保護膜を形成する工程を含むことが好ましい（請求項１４）。
本発明の半導体装置では、前記ＳｉＣ基板の前記薄い部分は、前記ＳｉＣ基板の裏面から表面へ向かう方向に選択的に形成された裏面トレンチに対応して形成されていることが好ましい（請求項２）。
【００１１】
この構成により、ＳｉＣ基板は、裏面トレンチを除く部分にドリフト層よりも厚い部分を有する。そのため、製造工程におけるＳｉＣ基板のハンドリング時に、ＳｉＣ基板の破損を防止することができる。
前記裏面トレンチは、前記ＳｉＣ基板の前記裏面から前記表面へ向かうにしたがって径が狭まるテーパトレンチを含んでいてもよい（請求項３）。
【００１２】
前記裏面トレンチは、前記ＳｉＣ基板の外周端面に対して間隔を隔てた内側に配置されていることが好ましい（請求項４）。つまり、半導体ウエハのダイシングラインが、裏面トレンチの形成部分を避けて設定されるので、半導体ウエハから個々の半導体装置に切り分ける際に、ダイシングを安定して行うことができる。
前記裏面トレンチの最深部は、前記ＳｉＣ基板と前記ドリフト層との界面に対して間隔を隔てた前記ＳｉＣ基板側に配置されていてもよいし（請求項５）、前記ＳｉＣ基板と前記ドリフト層との界面に達していてもよい（請求項６）。
【００１３】
前記ドリフト層は、炭素（Ｃ）の欠損濃度が１０１１ｃｍ−３以下の部分を有していることが好ましい（請求項７）。
前記ＳｉＣ基板は、（０００１）面または（０００−１）面を主面とするＳｉＣ基板を含んでいてもよいし（請求項８）、０°〜１０°のオフ角を有していてもよい（請求項９）。
【００１４】
オン時に伝導度変調を発生させる素子としては、たとえば、ＰＩＮダイオード、ＩＧＢＴ等を適用することができる。
具体的には、前記ドリフト層が、その表面に露出するように形成された第２導電型領域と、前記第２導電型領域と前記ＳｉＣ基板との間に配置され、前記ＳｉＣ基板よりも低濃度な第１導電型の伝導度変調領域とを含む場合、前記半導体装置は、オン時に、前記ＳｉＣ基板から前記伝導度変調領域に電子および正孔の一方が蓄積され、前記第２導電型領域から前記伝導度変調領域に電子および正孔の他方が蓄積されることによって、前記伝導度変調が発生するＰＩＮダイオードを含んでいてもよい（請求項１０）。
【００１５】
また、前記ドリフト層が、その表面に露出するように形成された第２導電型のエミッタ領域と、前記第２導電型領域と前記ＳｉＣ基板との間に配置され、前記エミッタ領域よりも低濃度な第２導電型の伝導度変調領域とを含む場合、前記半導体装置は、オン時に、前記ＳｉＣ基板から前記伝導度変調領域に電子および正孔の一方が蓄積され、前記エミッタ領域から前記伝導度変調領域に電子および正孔の他方が蓄積されることによって、前記伝導度変調が発生するＩＧＢＴを含んでいてもよい（請求項１１）。
【００１６】
また、本発明の半導体装置の製造方法は、ＳｉＣ基板上に形成されたＳｉＣからなるドリフト層の表面へ選択的にイオン注入することによって、所定の不純物領域を形成する工程と、前記ＳｉＣ基板を裏面側から全部または一部を除去することによって、前記ＳｉＣ基板に前記ドリフト層よりも薄い部分を形成する工程と、前記薄い部分の形成後、前記ＳｉＣ基板の前記表面および前記裏面へ同時に炭素イオンを注入してアニール処理するか、または当該表面および当該裏面に同時に熱酸化膜を形成する工程とを含んでいてもよい（請求項１５）。
【００１７】
この方法によれば、ドリフト層の表面側および裏面側の両方から同時に処理することによって、短時間でドリフト層内の炭素（Ｃ）欠損を改善することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の第１の実施形態に係る半導体装置（ＰＩＮダイオード）の平面図である。
【図２】図２は、図１の切断面線II−IIから見た断面図である。
【図３】図３（ａ）〜（ｆ）は、図２の裏面トレンチのレイアウト図である。
【図４】図４（ａ）〜（ｃ）は、多角形状の裏面トレンチの形状図である。
【図５Ａ】図５Ａは、前記半導体装置の製造工程の一部を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す図である。
【図５Ｊ】図５Ｊは、図５Ｉの次の工程を示す図である。
【図５Ｋ】図５Ｋは、図５Ｊの次の工程を示す図である。
【図５Ｌ】図５Ｌは、図５Ｋの次の工程を示す図である。
【図６】図６は、ドリフト層の炭素（Ｃ）欠損濃度を示すグラフである。
【図７】図７（ａ）（ｂ）は、炭素（Ｃ）欠損の改善のための熱酸化に関連する工程を説明するための断面図であって、図７（ａ）が表面の熱酸化を示し、図７（ｂ）が裏面の熱酸化を示している。
【図８】図８（ａ）（ｂ）は、炭素（Ｃ）欠損の改善のための炭素インプラに関連する工程を説明するための断面図である。
【図９】図９は、本発明の第２の実施形態に係る半導体装置（ＰＩＮダイオード）の構成を説明するための断面図である。
【図１０】図１０は、本発明の第３の実施形態に係る半導体装置（ＩＧＢＴ）の構成を説明するための断面図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３（ａ）〜（ｆ）は、図２の裏面トレンチのレイアウト図である。図４（ａ）〜（ｃ）は、多角形状の裏面トレンチの形状図である。
半導体装置１は、ｎ＋型のＳｉＣからなるｎ＋型基板２と、ｎ＋型基板２の表面２Ａに積層されたドリフト層３とを含む。ｎ＋型基板２の厚さは、５０μｍ〜７００μｍであり、ドリフト層３の厚さは、３μｍ〜１００μｍであってもよい。
【００２０】
ｎ＋型基板２は、たとえば（０００１）面（Ｓｉ面）を主面とする基板である。したがって、ｎ＋型基板２の表面２Ａ（主面）にエピタキシャル成長によって積層されるドリフト層３は、やはり（０００１）面を主面として積層されることになる。この場合、ｎ＋型基板２の裏面２Ｂは、（０００−１）面（Ｃ面）である。なお、ｎ＋型基板２は、表面２Ａが（０００−１）面で、裏面２Ｂが（０００１）面であってもよい。また、ｎ＋型基板２は、０°〜１０°のオフ角を有していることが好ましい。
【００２１】
ｎ＋型基板２には、裏面２Ｂから表面２Ａへ向かう方向に裏面トレンチ４が形成されている。裏面トレンチ４は、この実施形態では、ｎ＋型基板２の裏面２Ｂから表面２Ａへ向かうにしたがって径が狭まるテーパトレンチである。つまり、裏面トレンチ４において、側面が底面に対して９０°を超える角度θで傾斜している。
裏面トレンチ４の開口幅（最大開口幅）Ｗ１は、２０μｍ以上であることが好ましく、たとえば、１００μｍ程度である。また、裏面トレンチ４の最深部は、ｎ＋型基板２とドリフト層３との界面（ｎ＋型基板２の表面２Ａとドリフト層３の裏面３Ｂとの接触面）に対して間隔を隔てたｎ＋型基板２側に配置されている。これにより、半導体装置１の耐圧を保持するドリフト層３が薄くならないので、設計通りの耐圧値を半導体装置１に付与することができる。具体的には、裏面トレンチ４の直上で選択的に薄くなるｎ＋型基板２の薄化部５がドリフト層３よりも薄くなる程度の深さ、具体的には、４０μｍ〜６９０μｍであることが好ましい。
【００２２】
また、この実施形態では、裏面トレンチ４は、互いに所定の間隔を空けて複数形成されている。裏面トレンチ４が複数形成されていれば、ｎ＋型基板２におけるメタル埋め込み層８（後述）の占有率を増やすことができるので、半導体装置１の低抵抗化を一層促進させることができる。
複数の裏面トレンチ４は、ｎ＋型基板２を裏面２Ｂ側から見たときに、互いに隣り合う裏面トレンチ４間の距離に関して規則正しく配列されていることが好ましい。これにより、裏面トレンチ４にかかる応力を分散させることができる。
【００２３】
具体例としては、図３（ａ）〜（ｆ）に示すレイアウトがある。図３（ａ）〜（ｆ）では、明瞭化のために、実際にはカソード電極９（後述）等で覆われている裏面トレンチ４を実線で示してある。
図３（ａ）および図３（ｂ）は、複数の裏面トレンチ４が、図の紙面上下左右に等しい間隔Ｄ１を空けて行列上に配列されている例である。この場合、各裏面トレンチ４は、図３（ａ）に示すような四角形状であってもよいし、図３（ｂ）に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等の他の多角形状であってもよい。
【００２４】
図３（ｃ）および図３（ｄ）は、複数の裏面トレンチ４が、隣り合う裏面トレンチ４を互い違いにずらした千鳥状に配列されている例である。すなわち、図の上下方向における各行の裏面トレンチ４が、当該行の上下の行の裏面トレンチ４と隣り合わないように互い違いに配列されている。さらに、これら例において、図の上下方向における各列の裏面トレンチ４の間隔Ｄ３と、図の左右方向における各行の裏面トレンチの間隔Ｄ４は、図３（ｃ）に示すように、互いに異なっていてもよいし（Ｄ２＞Ｄ３）、図３（ｄ）に示すように、互いに等しくなっていてもよい（Ｄ２＝Ｄ３）。また、各裏面トレンチ４の形状は、図３（ｃ）に示すような四角形状であってもよいし、図３（ｄ）に示すような六角形状であってもよい。さらに、図示していないが、三角形状、五角形状等の他の多角形状、円形状等であってもよい。
【００２５】
図３（ｅ）および図３（ｆ）は、複数の直線状の裏面トレンチ４が、等しい間隔Ｄ４を空けてストライプ状に配列されている例である。これらの例において、複数の裏面トレンチ４の長さは、図３（ｅ）に示すように、全て一様であってもよいし、図３（ｆ）に示すように、互いに異なっていてもよい。図３（ｆ）の例では、たとえば、相対的に長い第１裏面トレンチ４と、それよりも相対的に短い第２裏面トレンチ４が交互に配列されていてもよい。
【００２６】
なお、図３（ａ）〜図３（ｆ）に示した裏面トレンチ４のレイアウトや各裏面トレンチ４の形状は、本発明の裏面トレンチ４の一例に過ぎず、半導体装置１の特性等により適宜変更することができる。
複数の裏面トレンチ４の間隔（たとえば、図３の間隔Ｄ１〜Ｄ４）は、２０μｍ〜２０００μｍであることが好ましい。
【００２７】
また、裏面トレンチ４は、図２および図３（図３（ｃ）を除く）に示すように、ｎ＋型基板２の外周端面（側面２Ｃ）に対して間隔を隔てた内側に配置されている。これにより、ｎ＋型基板２は側面２Ｃにおいて、裏面トレンチ４が形成される前の本来の厚さ（たとえば、５０μｍ〜７００μｍ）を一様に有している。
また、各裏面トレンチ４は、たとえば、図３（ａ）、図３（ｃ）および図３（ｄ）に示すように多角形状の場合、図４（ａ）〜図４（ｃ）に示すように、互いに隣り合う辺４Ａで挟まれた各角部４Ｂが丸みを帯びるように形成されていてもよい。各角部４Ｂが丸みを帯びていれば、裏面トレンチ４の角部４Ｂへの応力の集中を防止することができるので、ｎ＋型基板２の反りの発生を抑制することができる。
【００２８】
そして、ｎ＋型基板２の裏面２Ｂには、裏面トレンチ４の内面に倣う（沿う）ようにコンタクト層６が形成されており、裏面トレンチ４においてコンタクト層６の内側には一定の空間が保持されている。コンタクト層６は、たとえば、ニッケル（Ｎｉ）シリサイド等のメタル材料からなり、ｎ＋型基板２との間にオーミックコンタクトを形成している。ｎ＋型基板２との間にオーミックコンタクトを形成できるのであれば、コンタクト層６は、ニッケルシリサイド以外の材料であってもよい。また、コンタクト層６の厚さは、たとえば、３Å〜３０００Åである。
【００２９】
コンタクト層６上には、コンタクト層６と同様に裏面トレンチ４の内面に倣うようにバリアメタル層７が形成されている。バリアメタル層７は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）等のメタル材料からなる。また、バリアメタル層７の厚さは、たとえば、１００Å〜３０００Åである。
そして、裏面トレンチ４においてコンタクト層６およびバリアメタル層７の内側の空間には、メタル埋め込み層８が埋め込まれている。メタル埋め込み層８は、たとえば、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、タングステン（Ｗ）、はんだ等のメタル材料からなる。
【００３０】
メタル埋め込み層８は、裏面トレンチ４内の埋め込み部８１と、裏面トレンチ４外において裏面トレンチ４の開口端からｎ＋型基板２の裏面２Ｂに沿って引き出された引き出し部８２とを含む。引き出し部８２は、各裏面トレンチ４から一様に引き出されており、ｎ＋型基板２の裏面２Ｂ全体を覆っている。これにより、ｎ＋型基板２の裏面２Ｂにおいて裏面トレンチ４が形成されていない部分は、一様にメタル埋め込み層８に接している。また、メタル埋め込み層８の裏面（引き出し部８２の裏面）は、全体にわたって平面状に形成されている。
【００３１】
メタル埋め込み層８の裏面には、その全域を覆うように裏面電極としてのカソード電極９が形成されている。メタル埋め込み層８の裏面（引き出し部８２の裏面）が全体にわたって平面状であるため、カソード電極９は、その全体がメタル埋め込み層８（引き出し部８２）に一様に接合される。そのため、カソード電極９とその接合対象物（この実施形態では、メタル埋め込み層８のみ）の熱膨張差を一定にすることができる。したがって、カソード電極９が複数の接合対象物（たとえば、メタル埋め込み層８およびｎ＋型基板２）に接合している場合に比べて、熱膨張による歪みを低減することができる。
【００３２】
ドリフト層３は、伝導度変調領域としてのｎ−型領域１０と、ｎ−型領域１０の上に積層された第２導電型領域としてのｐ＋型領域１１とを含む。ｐ＋型領域１１は、ドリフト層３の表面３Ａを形成している。これにより、半導体装置１は、ｐ＋型領域１１とｎ＋型基板２との間に、ｎ＋型基板２よりも低濃度なｎ−型領域１０が挟まれることによって構成されたＰＩＮダイオードを含んでいる。
【００３３】
ドリフト層３は、断面が山状となるようにｐ＋型領域１１からｎ−型領域１０が露出する深さまでエッチングされている。この実施形態では、四角形状の頂面（表面３Ａ）が残るように、当該頂面から四方にエッチングされている。そして、ドリフト層３は、ドリフト層３の周囲からｎ＋型基板２の表面２Ａに沿う横方向に引き出された引き出し部１２と、引き出し部１２の高さ位置から上方に突出したメサ部１３とを有している。すなわち、ドリフト層３から横方向に引き出された引き出し部１２は、この実施形態では、ｎ−型領域１０の延長部で構成されている。また、メサ部１３の側面１３Ｃは、ｎ＋型基板２とドリフト層３との積層界面に対して傾斜した傾斜面である。この実施形態では、側面１３Ｃ（傾斜面）は、ドリフト層３の内側に膨らんだ凹面となっている。
【００３４】
ドリフト層３には、メサ部１３および引き出し部１２に跨るように、ｐ＋型領域１１よりも低濃度なｐ型ＪＴＥ（Junction Termination Extension）構造１４が形成されている。ｐ型ＪＴＥ構造１４は、この実施形態では、ｐ＋型領域１１を取り囲む環状に形成されている。ｐ型ＪＴＥ構造１４は、図１および図２に示すように、ｎ＋型基板２の側面２Ｃに向かって外側に広がる複数のリングによって構成されていてもよい。この場合、複数のリング間において、互いにドーパント濃度が同じであってもよいし、外側に向かってドーパント濃度が減少していてもよい。
【００３５】
この実施形態では、複数のリングから構成されたｐ型ＪＴＥ構造１４は、ｐ＋型領域１１とｎ−型領域１０との界面から側面１３Ｃに沿って引き出し部１２に至るように形成された幅広な内側リング１４１と、引き出し部１２において内側リング１４１を取り囲むように形成され、当該内側リング１４１よりも幅狭な外側リング１４２とを含む。外側リング１４２は、さらに複数個あってもよい。
【００３６】
ドリフト層３上には、ｐ＋型領域１１を選択的に露出させるコンタクトホール１５を有するフィールド絶縁膜１６が形成されている。
フィールド絶縁膜１６上には、アノード電極１７が形成されている。アノード電極１７は、フィールド絶縁膜１６のコンタクトホール１５内でｐ＋型領域１１との間にオーミックコンタクトを形成している。
【００３７】
半導体装置１の最表面には、表面保護膜１８が形成されている。表面保護膜１８の中央部には、アノード電極１７を露出させる開口１９が形成されている。ボンディングワイヤ等は、この開口１９を介してアノード電極１７に接合される。
半導体装置１の各部の詳細について以下に説明を加える。
半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／角〜２０ｍｍ／角である。
【００３８】
半導体装置１の各部で用いられるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。一方、ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。
ｎ＋型基板２のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であり、ドリフト層３（ｎ−型領域１０）のドーパント濃度は、５×１０１４〜５×１０１６ｃｍ−３であってもよい。また、ｐ＋型領域１１のドーパント濃度は、１×１０１８〜１×１０２１ｃｍ−３であり、ｐ型ＪＴＥ構造１４の内側リング１４１のドーパント濃度は、１×１０１６〜１×１０１９ｃｍ−３であり、ｐ型ＪＴＥ構造１４の外側リング１４２のドーパント濃度は、１×１０１５〜１×１０１７ｃｍ−３であってもよい。
【００３９】
カソード電極９は、銀（Ａｇ）その他の金属からなる。
フィールド絶縁膜１６は、たとえば、ＳｉＯ２（酸化シリコン）で構成することができ、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
アノード電極１７は、アルミニウム（Ａｌ）、その他の金属からなる。
【００４０】
表面保護膜１８は、たとえばＳｉＮ（窒化シリコン）膜で構成することができ、たとえばプラズマＣＶＤによって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１では、アノード電極１７に正電圧、カソード電極９に負電圧が印加される順方向バイアス状態（オン状態）になることにより、カソード電極９からアノード電極１７へと、ドリフト層３を介して電子（キャリア）が移動して電流が流れる。この際、図２に示すように、ｎ−型領域１０には、ｎ＋型基板２から電子が蓄積され、ｐ＋型領域１１から正孔が蓄積される。これにより、ｎ−型領域１０で伝導度変調が発生し、ｎ−型領域１０が高伝導度状態に移行する。
【００４１】
この半導体装置１によれば、ｎ＋型基板２内に、ｎ＋型基板２よりも低抵抗なメタル埋め込み層８が設けられているため、ドリフト層３とｎ＋型基板２との界面（ｎ＋型基板２の表面２Ａ）からｎ＋型基板２の裏面２Ｂまでの抵抗率を低減することができる。そのため、半導体装置１の低抵抗化を達成することができる。
図５Ａ〜図５Ｌは、半導体装置１の製造工程の一部を工程順に示す図である。
【００４２】
図５Ａに示すように、ｎ＋型基板２とドリフト層３とからなるＳｉＣウエハ（半導体ウエハ）を準備する。この段階で、ドリフト層３はｎ−型である。
次に、図５Ｂに示すように、ドリフト層３の表面３Ａにマスクをしないで、炭素（Ｃ）イオンを表面３Ａ全域に注入する。注入後、１６００℃〜１８００℃で１０分間程度、ドリフト層３をアニール処理する。
【００４３】
次に、図５Ｃに示すように、既存のドリフト層３を、ｐ型ドーパントを注入しながらさらにエピタキシャル成長させることによって（たとえば、１６００℃）、ｐ＋型領域１１を形成する。これにより、残りの領域がｎ−型領域１０として形成される。
次に、図５Ｄに示すように、ドリフト層３を選択的にエッチングする。これにより、ｎ＋基板２上でドリフト層３がメサ部１３の形状に整形され、同時に、ｎ−型領域１０の延長部からなる引き出し部１２が形成される。
【００４４】
次に、図５Ｅに示すように、メサ部１３が形成されたドリフト層３に対して選択的にｐ型ドーパント（この実施形態では、Ａｒ）をイオン注入し、その後、アニール処理（たとえば、１７００℃）させることによって、注入されたｐ型ドーパントを活性化させる。これにより、ｐ型ＪＴＥ構造１４が形成される。
次に、図５Ｆに示すように、ｎ−型領域１０、ｐ＋型領域１１およびｐ型ＪＴＥ構造１４といった不純物領域が形成されたドリフト層３の最表面に、プラズマＣＶＤによって保護膜２０を形成する。保護膜２０は、たとえば、ＳｉＯ２（酸化シリコン）を用いて形成することができる。これにより、ドリフト層３の最表面に露出したｎ−型領域１０、ｐ＋型領域１１およびｐ型ＪＴＥ構造１４の全域が、保護膜２０によって覆われる。
【００４５】
次に、図５Ｇに示すように、ドリフト層３の最表面を保護膜２０で覆った状態で、ｎ＋型基板２の裏面２Ｂにエッチングガスを供給することにより、ｎ＋型基板２を裏面２Ｂから選択的にドライエッチングする。これにより、複数の裏面トレンチ４が形成される。同時に、ｎ＋基板２に薄化部５が形成される。
次に、図５Ｈに示すように、裏面トレンチ４が形成されたドリフト層３の裏面３Ｂにマスクをしないで、炭素（Ｃ）イオンを裏面３Ｂ全域に注入する。注入後、１６００℃〜１８００℃で１０分間程度、ドリフト層３アニール処理する。
【００４６】
次に、図５Ｉに示すように、ウエットエッチングによって、保護膜２０を全て除去することによって、ｎ−型領域１０、ｐ＋型領域１１およびｐ型ＪＴＥ構造１４といった不純物領域を、再度ドリフト層３の最表面に露出させる。
次に、図５Ｊに示すように、たとえばスパッタ法によって、裏面トレンチ４の内面（エッチングによって現れた面（エッチング面））およびｎ＋型基板２の裏面２Ｂ全域にニッケル（Ｎｉ）層を形成する。次に、たとえば、９００℃程度の温度で数分間、ｎ＋型基板２をＲＴＡ（Rapid Thermal Annealing）処理する。これにより、ニッケル層がシリサイド化して、コンタクト層６が形成される。
【００４７】
次に、図５Ｋに示すように、公知の半導体装置製造技術を用いて、フィールド絶縁膜１６、アノード電極１７、表面保護膜１８を形成する。次に、たとえばスパッタ法によって、バリアメタル層７およびシードメタル層２１を順に形成する。シードメタル層２１は、メタル埋め込み層８と同じメタル材料からなることが好ましいが、この実施形態では、たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）等を用いる。
【００４８】
次に、図５Ｌに示すように、電解めっき法によってシードメタル層２１上にメタル材料を供給して裏面トレンチ４を埋め戻す。これにより、埋め込み部８１および引き出し部８２を有するメタル埋め込み層８が形成される。シードメタル層２１は、メタル埋め込み層８と一体化する。
なお、メタル埋め込み層８は、電解めっき法に限らず、無電解めっき法やＣＶＤ法によっても形成することができる。ＣＶＤ法の場合には、シードメタル層２１を省略することができる。また、メタル埋め込み層８の材料と形成方法との関係については、たとえば、メタル埋め込み層８が銅（Ｃｕ）やニッケル（Ｎｉ）の場合には電解めっき法または無電解めっき法によって形成し、メタル埋め込み層８がタングステン（Ｗ）の場合にはＣＶＤ法によって形成することが好ましい。
【００４９】
また、たとえば、比較的厚膜（たとえば、１０μｍ〜２００μｍ程度）のメタル埋め込み層８形成する場合は、電解めっき法を採用することが好ましく、比較的薄膜（たとえば、１μｍ〜１０μｍ程度）のメタル埋め込み層８形成する場合は、無電解めっき法を採用することが好ましい。さらに、裏面トレンチ４の開口幅（最大開口幅）Ｗ１は、２０μｍ以上ある場合は、電解めっき法を採用することが好ましい。
【００５０】
その後、メタル埋め込み層８の裏面にカソード電極９を形成し、ダイシングライン（図示せず）に沿ってウエハを切断して、個々の半導体装置１に切り分ける。こうして、図２等に示す構造の半導体装置１が得られる。
以上の方法によれば、図５Ｂおよび図５Ｈに示す炭素（Ｃ）イオンの注入およびその後のアニール処理（以下、この項においてＣインプラ・アニールとする。）によって、ドリフト層３内の炭素（Ｃ）欠損を埋めて改善することができる。これにより、ドリフト層３の表面３Ａおよび裏面３Ｂの両面から所定の深さ位置までの炭素（Ｃ）欠損濃度を初期値から大幅に減らして１０１１ｃｍ−３以下にすることができる。たとえば図６（ａ）に示すように、表面３Ａからの処理（図５Ｂ）によって、二点鎖線でハッチングを施した領域の炭素（Ｃ）欠損を改善することができる。一方、図６（ｂ）に示すように、裏面３Ｂからの処理（図５Ｈ）によって実線でハッチングを施した領域の炭素（Ｃ）欠損を改善することができる。つまり、この実施形態では、図６（ｃ）に示すように、表面３Ａ側または裏面３Ｂ側からの処理によって、ドリフト層３の厚さ方向全域に渡って炭素（Ｃ）欠損を改善することができる。その結果、キャリアライフタイムが向上するので、ドリフト層３（ｎ−型領域１０）においてオン時に伝導度変調が効率的に発生する。なお、図６（ａ）（ｂ）（ｃ）では、Ｃ欠損濃度が１０１１ｃｍ−３以下の部分を省略している。
【００５１】
さらに、この方法では、ドリフト層３の最表面に露出したｎ−型領域１０、ｐ＋型領域１１およびｐ型ＪＴＥ構造１４の全域（デバイス面）を保護膜２０で保護するので、図５Ｈに示したＣインプラ・アニールの際に、デバイス面への影響が減少する。そのため、従来の方法とは異なり、Ｃインプラ・アニールの工程順序を自由に選択することができる。その結果、たとえばドリフト層３が高温処理（たとえば、図５Ｅのアニール処理等）される工程の後工程である、図５Ｈの工程でＣインプラ・アニールを行うことによって、高温処理の影響によって炭素（Ｃ）欠損の再出を防止することができる。
【００５２】
一方、従来の方法では、Ｃインプラ・アニールがデバイス面に対して行われていたので、その工程順序は、前述の図５Ｂに示す工程のように、デバイス面が形成される前の初期工程に制約されていた。この方法では、たとえＣインプラ・アニールによって炭素（Ｃ）欠損が改善されても、その後の高温処理等の影響によって、炭素（Ｃ）欠損が再出するおそれがあった。たとえば、この実施形態の方法では、図５Ｂに示す工程で行ったＣインプラ・アニールによる効果が、その後の高温処理等（図５Ｅのアニール処理等）の影響によって減少するおそれがある。しかしながら、この実施形態の方法では、図５Ｈに示す工程でもＣインプラ・アニールを行うので、裏面３Ｂ側からの処理によってその減少分を補償することができる。
【００５３】
また、ｎ＋型基板２に裏面トレンチ４を形成して薄化部５を形成した上で、Ｃインプラ・アニールを行うので、ドリフト層３内の炭素（Ｃ）欠損を効率よく埋めることができる。しかも、裏面トレンチ４を選択的に形成することによって、裏面トレンチ４を除く部分にドリフト層３よりも厚い部分を残す。そのため、ｎ＋型基板２の強度を十分に確保することができる。したがって、製造中にｎ＋型基板２が割れたり変形したりするリスクを低減することができる。
【００５４】
なお、ドリフト層３内の炭素（Ｃ）欠損の改善のための処理は、Ｃインプラ・アニールに限らず、熱酸化処理であってもよい。具体的には、前述の製造方法の図５Ｂの工程に代えて、図７（ａ）に示すように、ドリフト層３の表面３Ａを、１０００℃〜１４００℃（好ましくは、１３００℃程度）で熱酸化することによって、表面３Ａに熱酸化膜２２を形成してもよい。また、図５Ｈの工程に変えて、図７（ｂ）に示すように、裏面トレンチ４の内面を含むドリフト層３の裏面３Ｂ全域を、１０００℃〜１４００℃（好ましくは、１３００℃程度）で熱酸化することによって、熱酸化膜２３を形成してもよい。ただし、熱酸化処理の場合には、ドリフト層３にピットが形成されるおそれがあるので、Ｃインプラ・アニールによってドリフト層３内の炭素（Ｃ）欠損を改善する方が好ましい。
【００５５】
また、ドリフト層３内の炭素（Ｃ）欠損の改善のための処理は、デバイス面が形成される前に行ってもよい。具体的には、図８（ａ）に示すように、前述の製造方法の図５Ａの工程の後、ｐ＋型領域１１を形成する前に裏面トレンチ４を形成し、続いて、図８（ｂ）に示すように、表面３Ａ側および裏面３Ｂ側の両方からＣインプラ・アニールを同時に行ってもよい。表面３Ａ側および裏面３Ｂ側の両方から同時に処理することによって、短時間でドリフト層３内の炭素（Ｃ）欠損を改善することができる。なお、図８（ｂ）の工程は、図７で示した熱酸化工程に置き換えてもよい。
【００５６】
図９および図１０はそれぞれ、本発明の第２および第３の実施形態に係る半導体装置の構成を説明するための断面図である。図９および図１０において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、裏面トレンチ４の最深部を、ｎ＋型基板２とドリフト層３との界面に対して間隔を隔てたｎ＋型基板２側に配置することによって、ｎ＋型基板２に薄化部５を残していた。これに対し、図９の半導体装置３１に示すように、裏面トレンチ４がｎ＋型基板２を貫通して、その最深部がｎ＋型基板２とドリフト層３との界面に達していてもよい。この場合、裏面トレンチ４が形成された部分が、本発明の「ＳｉＣ基板においてドリフト層よりも薄くなる部分」に対応する。また、図示はしないが、たとえば、裏面２Ｂから研磨等することによって、ｎ＋型基板２を均一に薄化してドリフト層３より薄くしてもよい。
【００５７】
また、前述の第１の実施形態では、伝導度変調を発生させる素子としてＰＩＮダイオードを例にして説明したが、そのような素子は、図１０に示すＩＧＢＴ等であってもよい。
図１０の半導体装置６１では、ｎ＋型基板２に代えて、ｐ＋型のＳｉＣからなるｐ＋型基板６２が備えられている。ドリフト層３の表面３Ａ側には、ｐ型ウェル６３が複数形成されている。ｐ型ウェル６３の内方領域には、表面３Ａに露出するように選択的にｎ＋型エミッタ領域６４が形成されている。また、ドリフト層３においてｐ型ウェル６３およびｎ＋型エミッタ領域６４以外の領域は、伝導度変調領域としてのｎ−型領域６５である。
【００５８】
隣接するｐ型ウェル６３に跨るようにゲート電極６６が形成されており、このゲート電極６６とドリフト層３との間にゲート絶縁膜６７が介在されている。さらに、ゲート電極６６を覆うように層間膜６８が形成され、この層間膜６８上にエミッタ電極６９が形成されている。エミッタ電極６９は、層間膜６８を貫通してｎ＋型エミッタ領域６４に電気的に接続されている。ｐ＋型基板６２には、コレクタ電極７０が電気的に接続されている。
【００５９】
半導体装置６１がオン状態になると、ｎ−型領域６５には、ｎ＋型エミッタ領域６４から電子が蓄積され、ｐ＋型基板６２から正孔が蓄積される。これにより、ｎ−型領域６５で伝導度変調が発生し、ｎ−型領域６５が高伝導度状態に移行する。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置１，３１，６１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００６０】
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００６１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６２】
１  半導体装置
２  ｎ＋型基板
２Ａ  表面
２Ｂ  裏面
２Ｃ  側面
３  ｎ−型ドリフト層
３Ａ  表面
３Ｂ  裏面
４  裏面トレンチ
５  薄化部
１０  ｎ−型領域
１１  ｐ＋型領域
２０  保護膜
２２  熱酸化膜
２３  熱酸化膜
３１  半導体装置
６１  半導体装置
６２  ｐ＋型基板
６４  ｎ＋型エミッタ領域
６５  ｎ−型領域
【図１】
2014017325.tif 000003
【図２】
2014017325.tif 000004
【図３】
2014017325.tif 000005
【図４】
2014017325.tif 000006
【図５Ａ】
2014017325.tif 000007
【図５Ｂ】
2014017325.tif 000008
【図５Ｃ】
2014017325.tif 000009
【図５Ｄ】
2014017325.tif 000010
【図５Ｅ】
2014017325.tif 000011
【図５Ｆ】
2014017325.tif 000012
【図５Ｇ】
2014017325.tif 000013
【図５Ｈ】
2014017325.tif 000014
【図５Ｉ】
2014017325.tif 000015
【図５Ｊ】
2014017325.tif 000016
【図５Ｋ】
2014017325.tif 000017
【図５Ｌ】
2014017325.tif 000018
【図６】
2014017325.tif 000019
【図７】
2014017325.tif 000020
【図８】
2014017325.tif 000021
【図９】
2014017325.tif 000022
【図１０】
2014017325.tif 000023