(57)【要約】【課題】高抵抗ショートを有するメモリセルアレイの信頼性を向上させる技術を提供する。【解決手段】半導体記憶装置１は、メモリセルアレイ２ａ、２ｂ、ワード線ドライバ・行デコーダ３ａ、３ｂ、列デコーダ４、センスアンプ帯５等を含み、メモリセルアレイの各セルに対応して複数のワード線とビット線対とが配置される。制御回路２５は、選択されるメモリセルへのアクセスにおいて、列デコーダ４による、ビット線対の選択動作を終了するためのカラム選択線リセット信号ＣＳＬＲＳＴを出力する。このカラム選択線リセット信号ＣＳＬＲＳＴは、ＷＬリセット信号発生回路２６に入力され、ＷＬリセット信号発生回路２６は、行選択線リセット信号ＷＬＲＳＴを制御回路２５へ出力する。これにより制御回路２５は、列選択動作の終了タイミングに基づいて、行選択線ＷＬを非活性化させる。【選択図】図５
2014017033.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、それぞれがデータを記憶する複数のメモリセルと、
前記複数のメモリセルの各行に対応して配置される複数のワード線と、
前記複数のメモリセルの各列に対応して配置される複数のビット線対と、
アクセス対象のメモリセルに対応する前記ビット線対の電位差を増幅するためのセンスアンプと、
内部アドレス信号に応じて、前記複数のワード線のうち、活性化させる対象となるワード線を選択する行デコーダ回路と、
前記行デコーダ回路により選択されたワード線を活性化させるためのワード線ドライバと、
内部アドレス信号に応じて、前記複数のビット線対のうち、アクセス対象となるビット線対を選択するための列デコーダ回路と、
制御信号を出力することにより、前記行デコーダ回路が選択するワード線の活性化タイミングと、前記列デコーダ回路によるビット線対の選択タイミングとを制御する制御回路とを含み、
前記制御回路は、前記メモリセルへのアクセスの際、前記列デコーダ回路によるビット線対の選択を終了するための制御信号の出力タイミングに基づいて、前記選択されるワード線を非活性化させる、
半導体記憶回路。
【請求項２】
前記ビット線対と、前記センスアンプとは、ＭＯＳトランジスタにより接続され、
前記制御回路は、前記選択されるビット線対と前記センスアンプとの間に配置されるＭＯＳトランジスタのゲート端子へ制御信号を出力することにより、前記選択されるビット線対と前記センスアンプとの接続を制御し、前記ビット線対の選択を終了するための制御信号の出力タイミングに基づいて、前記選択されるワード線を非活性化させるとともに、前記ＭＯＳトランジスタのゲート端子へ制御信号を出力して前記センスアンプと前記ビット線対との接続を遮断する、
請求項１記載の半導体記憶回路。
【請求項３】
前記制御回路は、
前記列デコーダ回路による選択をリセットさせる列選択線リセット信号を、前記制御信号として出力し、前記列選択線リセット信号の出力タイミングに基づいて、前記ワード線の活性化をリセットさせる行選択リセット信号を出力する、
請求項２記載の半導体記憶回路。
【請求項４】
前記制御回路は、通常モードまたはテストモードとして動作し、
外部アドレス信号の切り替わりを検出する検出回路を含み、
テストモードとしての動作時に、前記選択されるワード線を、外部アドレス信号の切り替わりタイミングに基づいて、非活性化させる、
請求項１記載の半導体記憶回路。
【請求項５】
前記制御回路は、
信号出力を所定期間遅延させる遅延回路を含み、
前記列選択線リセット信号の出力後、前記行選択リセット信号を前記遅延回路へ出力することで、前記列選択リセット信号の出力後、所定期間後に前記行選択リセット信号を出力する、
請求項３記載の半導体記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイを有する半導体記憶回路に関し、特に、データの信頼性を向上させるための技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、行デコーダ、列デコーダ、メモリセルアレイ、センスアンプ等を有する。行デコーダ、列デコーダによりワード線などが活性化され、メモリセルが選択されて、メモリセルへの書き込みや、メモリセルからの読み出しがなされる。センスアンプは、選択されたメモリセルによって生じる微小な電位差を増幅する。
【０００３】
特開昭６０−６１９８６号公報（特許文献１）は、ビット線の電圧振幅を小さくし、ビット線の充電期間をメモリのアクセス終了後に移すことにより、低消費電力で、かつ、高速アクセスできるメモリ装置を開示している。特開２００１−１４８１９４号公報（特許文献２）は、センスアンプを、読み出し信号増幅動作の終了後も動作状態のままとする場合の、センスアンプの動作制御を適正化する技術を開示する。特開２００１−５７０８３号公報（特許文献３）は、ＳＲＡＭ等のサイクルタイムを高速化する技術を開示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６０−６１９８６号公報
【特許文献２】特開２００１−１４８１９４号公報
【特許文献３】特開２００１−５７０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、ビット線との間に高抵抗ショートを持つメモリセル（以下、「第１のメモリセル」とする）が存在する場合に、第１のメモリセルの保持データが反転してしまい、メモリセルアレイの信頼性に影響する場合がある。例えば、上記の第１のメモリセルと接続されるビット線に別のメモリセル（「第２のメモリセル」とする）が接続され、第２のメモリセルが、第１のメモリセルの反転データを保持するとする。この場合、第２のメモリセルが選択されてアクセスされ続けると、センスアンプは、ビット線対を、第１のメモリセルの保持内容とは反対の電位に駆動し続ける。その結果、第１のメモリセルの保持データが反転してしまう、という課題がある。
【０００６】
このように、ビット線との間に高抵抗ショートを持つメモリセルがあると、メモリセルアレイにおいて保持されるデータの信頼性に影響するため、メモリセルアレイの信頼性を向上させる技術が必要とされている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施形態に従う半導体記憶装置は、複数のメモリセルを含み、アクセス対象のメモリセルへのアクセスの際、列デコーダ回路によるビット線対の選択動作を終了するための制御信号の出力タイミングに基づいて、ワード線を非活性化させる。
【発明の効果】
【０００９】
一実施形態に従う半導体記憶装置によると、メモリセルアレイに保持されるデータの信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】関連技術の半導体記憶装置の一例を示すブロック図である。
【図２】関連技術におけるセンスアンプ帯５、メモリセルアレイの一部の構成を示す図である。
【図３】関連技術における、コントロール回路・テストモード回路２０に含まれる制御回路の例を示す図である。
【図４】関連技術における、半導体記憶装置１の動作例を示す波形チャートである。
【図５】実施の形態１の、コントロール回路・テストモード回路２０の構成を示すブロック図である。
【図６】実施の形態１におけるワード線ドライバ・行デコーダ３とセンス制御回路６を示す図である。
【図７】実施の形態１の半導体記憶装置１の、通常動作時のリード動作の波形を示す図である。
【図８】実施の形態１の半導体記憶装置１の、テストモード時のリード動作の波形を示す図である。
【図９】実施の形態１の半導体記憶装置１の、通常動作時の第１のライト動作の波形を示す図である。
【図１０】実施の形態１の半導体記憶装置１の、通常動作時の第２のライト動作、外部アドレス信号が切り替わらず入力データが切り替わるライト動作の波形を示す図である。
【図１１】実施の形態１の半導体記憶装置１の、テストモード時のライト動作の波形を示す図である。
【図１２】実施の形態２におけるコントロール回路・テストモード回路２０の構成を示す図である。
【図１３】実施の形態２の半導体記憶装置１の動作の波形を示す図である。通常動作時のリード時の動作を示す。
【図１４】実施の形態２の半導体記憶装置１の動作の波形を示す図である。通常動作時の第１ライト時の動作を示す。
【図１５】実施の形態２において、通常動作時の第２のライト時、外部アドレス信号が切り替わらず入力データが切り替わる場合のライト動作の波形を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
【００１２】
＜１  関連技術の構成＞
まず、実施の形態と比較するため、関連技術について、説明する。
【００１３】
図１は、関連技術の半導体記憶装置の一例を示すブロック図である。
図１に示すように、半導体記憶装置１は、メモリセルアレイ２と、ワード線ドライバ・行デコーダ３と、列デコーダ４と、センスアンプ帯５と、センス制御回路６と、プリアンプ＆ライトドライバ帯７と、電源電圧発生回路１０と、アドレスバッファ１１と、制御信号入力バッファ１２と、入力バッファ１３と、出力バッファ１４と、コントロール回路・テストモード回路２０とを含む。
【００１４】
メモリセルアレイ２は、複数のメモリセルを行列状に配置し、各メモリセルにおいて記憶内容を保持する。図１では、２つのメモリセルアレイ（メモリセルアレイ２ａ、メモリセルアレイ２ｂ）が、センスアンプ帯５を共用する構成（シェアードセンスアンプ）を示している。メモリセルアレイでは、メモリセルの各行に対応して、ワード線を配置し、メモリセルの各列に対応して、ビット線対を配置している。
【００１５】
ワード線ドライバ・行デコーダ３は、行アドレス信号ＲＡ＜ｎ：０＞を受け付けて、行アドレス信号ＲＡ＜ｎ：０＞に対応するワード線を選択する。ワード線ドライバ・行デコーダ３は、選択されたワード線を活性化させる。図１の例では、２つのメモリセルアレイ（メモリセルアレイ２ａ、メモリセルアレイ２ｂ）に対応して、ワード線ドライバ・行デコーダを２つ（ワード線ドライバ・行デコーダ３ａ、ワード線ドライバ・行デコーダ３ｂ）示している。
【００１６】
列デコーダ４は、列アドレス信号ＣＡ＜ｐ：０＞を受け付けて、列アドレス信号ＣＡ＜ｐ：０＞に対応するビット線を選択する。上記のようにワード線及びビット線が選択されることにより、アクセス対象のメモリセルが選択される。
【００１７】
センスアンプ帯５は、メモリセルアレイの各列のメモリセルに対応して配置されるセンスアンプを複数含む。センスアンプは、選択されたメモリセルに対応するビット線対の微小な電位差を増幅することで、メモリセルの記憶内容を取り出して出力する。
【００１８】
センス制御回路６は、センスアンプを駆動するための制御信号を出力する。詳しくは後述するが、センス制御回路６は、ビット線対のイコライズや、センスアンプとビット線対との接続のオンオフを制御する。
【００１９】
プリアンプ＆ライトドライバ帯７は、入力バッファ１３からの書き込みデータを、選択されたメモリセルへ書き込むためのライトドライバと、選択されたメモリセルからセンスアンプ帯５によって取りだされたデータを増幅するためのプリアンプとを含む。
【００２０】
電源電圧発生回路１０は、外部電源電圧入力ピン９に入力された、外部電源電圧ＶＣＣに基づいて、内部電源電圧ＶＤＤを生成する。
【００２１】
アドレスバッファ１１は、半導体記憶装置１の外部から入力された外部アドレス信号Ａ０〜Ａｍを取り込み、半導体記憶装置１の内部で用いるための内部アドレス信号ｉｎｔＡ０〜ｉｎｔＡｍ、行アドレス信号ＲＡ＜ｎ：０＞、列アドレス信号ＣＡ＜ｐ：０＞を出力する。
【００２２】
制御信号入力バッファ１２は、半導体記憶装置１の外部から制御信号を取り込んで、これらの信号に基づいて、半導体記憶装置１の内部で用いる制御信号を出力する。具体的には、図１に示すように、制御信号入力バッファ１２は、半導体記憶装置１の外部から、チップセレクト信号ＣＳ２、チップセレクト信号／ＣＳ１、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥ、上位バイトセレクト信号／ＵＢ、下位バイトセレクト信号／ＬＢを取り込む。制御信号入力バッファ１２は、これらの外部からの制御信号に基づいて、内部チップセレクト信号ｉｎｔＣＳ、内部ライトイネーブル信号ｉｎｔＷＥ、内部出力イネーブル信号ｉｎｔＯＥを生成して、コントロール回路・テストモード回路２０へ出力する。
【００２３】
入力バッファ１３は、半導体記憶装置１の外部から、書き込みデータを端子ＤＱ１５〜ＤＱ０により受け付けて、内部書込データＤＢ＜１５：０＞を生成する。
【００２４】
出力バッファ１４は、プリアンプ＆ライトドライバ帯７のプリアンプで増幅されたデータＤＢ＜１５：０＞を蓄積し、順次、読み出しデータとして端子ＤＱ１５〜０へ外部出力する。
【００２５】
コントロール回路・テストモード回路２０は、アドレスバッファ１１から内部アドレス信号ｉｎｔＡ０〜ｉｎｔＡｍを受け付ける。また、コントロール回路・テストモード回路２０は、制御信号入力バッファ１２から制御信号ｉｎｔＣＳ、ｉｎｔＯＥ，ｉｎｔＷＥを受け付ける。コントロール回路・テストモード回路２０は、これら受け付けた信号に基づいて、制御信号を各ブロックへ出力する。コントロール回路・テストモード回路２０は、入力バッファ１３にデータ入力イネーブル信号ＤＩＮＥを出力し、出力バッファ１４に内部出力イネーブル信号ＯＥを出力する。
【００２６】
図２は、関連技術におけるセンスアンプ帯５、メモリセルアレイの一部の構成を示す図である。
【００２７】
図２に示すように、２つのメモリセルアレイ（メモリセルアレイ２ａ、メモリセルアレイ２ｂ）がセンスアンプ帯５を共用している。メモリセルアレイ２は、行選択線ＷＬにより、行が選択される。図２の例では、メモリセルアレイ２ａの行選択線の一部を、ＷＬ＜ｎｌ＞、ＷＬ＜ｍｌ＞として示している。また、図２では、メモリセルアレイ２ａに含まれるメモリセルの一部（メモリセルＭＣＬｎａ，メモリセルＭＣＬｎｂ、メモリセルＭＣＬｍａ、メモリセルＭＣＬｍｂ）を示している。メモリセルアレイ２ｂに含まれるメモリセルの一部を、メモリセルＭＣｒｎａ、メモリセルＭＣｒｎｂとして示している。
【００２８】
また、「ＶＤＤＳ」は、半導体記憶装置１の電源電圧発生回路１０より供給された内部電源ＶＤＤのレベルをセンスアンプ帯に供給する。
【００２９】
メモリセルの各列に対応して、ビット線対が配置される。図２の例では、メモリセルアレイ２ａのメモリセルの列に対応するビット線対として、ＢＬＬ＜ａ＞とＺＢＬＬ＜ａ＞との組、および、ＢＬＬ＜ｂ＞とＺＢＬＬ＜ｂ＞との組を示している。メモリセルアレイ２ｂのメモリセルの列に対応するビット線対として、ＢＬＲ＜ａ＞とＺＢＬＲ＜ａ＞との組、および、ＢＬＲ＜ｂ＞とＺＢＬＲ＜ｂ＞との組を示している。これらビット線対は、センス制御回路６より出力される信号ＢＬＥＱＬ、信号ＢＬＥＱＲにより、内部電源ＶＤＤレベルにイコライズされる。
【００３０】
これらメモリセルアレイの列に対応するビット線対と、センスアンプ帯５（図２ではセンスアンプＳＡａとセンスアンプＳＡｂの２つを示す）とは、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４とにより接続される。上記のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は、信号ＢＬＩＬがゲート端子に入力されることにより、メモリセルアレイ２ａのメモリセルの列に対応するビット線対と、センスアンプ帯５との接続を制御する。同様に、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４は、信号ＢＬＩＲがゲート端子に入力されることにより、メモリセルアレイ２ｂのメモリセルの列に対応するビット線対と、センスアンプ帯５との接続を制御する。
【００３１】
センスアンプ（センスアンプＳＡａ、センスアンプＳＡｂ）は、ＮＭＯＳトランジスタＮ９のゲート端子に信号Ｓ０Ｎが入力されることにより駆動される。また、センスアンプは、ＮＭＯＳトランジスタＮ１０に信号Ｓ２ＥＱが入力されることで、内部電源電圧ＶＤＤが供給される。センスアンプＳＡａ、センスアンプＳＡｂは、ノードＳＡ＜ａ＞とノードＺＳＡ＜ａ＞との電位差と、ノードＳＡ＜ｂ＞とノードＺＳＡ＜ｂ＞との電位差とを増幅する。
【００３２】
コントロール回路・テストモード回路２０は、列デコーダ活性化信号ＣＤＥＭを立ち上げて、列デコーダ４により選択された列選択線ＣＳＬを活性化させる。この活性化される列選択線ＣＳＬにより、ＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ７、Ｎ８がオンになる。その結果、２つのセンスアンプのデータが、それぞれローカルＩＯ線ＬＩＯ＜ａ＞／ＺＬＩＯ＜ａ＞と、ローカルＩＯ線ＬＩＯ＜ｂ＞／ＺＬＩＯ＜ｂ＞に伝播される。これらの出力は、グローバルＩＯ線ＧＩＯ＜ａ＞／ＺＧＩＯ＜ａ＞、ＧＩＯ＜ｂ＞／ＺＧＩＯ＜ｂ＞に出力されてプリアンプ＆ライトドライバ帯７（図２では、プリアンプ・ライトドライバ７ａおよびプリアンプ・ライトドライバ７ｂを示す）へ入力される。
【００３３】
プリアンプ＆ライトドライバ帯７に含まれるプリアンプおよびライトドライバは、コントール回路・テストモード回路２０内、図３の制御回路から出力される、プリアンプ活性化信号ＰＡＥを受け付けることで、センスアンプ帯５で増幅されたデータをさらに増幅する。プリアンプ＆ライトドライバ帯７は、増幅したデータを、データ線ＤＢ＜ａ＞、データ線ＤＢ＜ｂ＞へ出力する。この出力が出力バッファ１４に入力され、出力バッファ１４は、外部パッドＤＢ＜１５：０＞に、データを出力する。
【００３４】
図３は、関連技術における、コントロール回路・テストモード回路２０に含まれる制御回路の例を示す図である。
【００３５】
制御回路は、ＡＴＤ（Address  Transition  Detection）回路が検出する、内部アドレス信号ｉｎｔＡ０〜ｉｎｔＡｍの変化を検出し、検出結果に応じて、半導体記憶装置１内部の各ブロックを制御するための各種制御信号を出力する。
【００３６】
図４は、関連技術における、半導体記憶装置１の動作例を示す波形チャートである。
図４に示すように、内部アドレス信号ｉｎｔＡ０〜Ａｍの変化に応じて、ワード線を駆動するための信号ＲＸＴＭが立ち下がっており、内部アドレス信号ｉｎｔＡ０〜Ａｍの変化に応じて、ワード線（ＷＬ＜ｎｌ＞、ＷＬ＜ｎｒ＞等）の活性化が制御される。
【００３７】
ビット線との間に高抵抗ショートを持つメモリセル（第１のメモリセル）が存在する場合に、第１のメモリセルと接続されるビット線に別の第２のメモリセルが接続され、第２のメモリセルが、第１のメモリセルの反転データを保持するとする。この場合、第２のメモリセルが選択されてアクセスされ続けると、センスアンプは、ビット線対を、第１のメモリセルの保持内容とは反対の電位に駆動し続ける。その結果、第１のメモリセルの保持データが反転してしまう。図４に示すように、内部アドレス信号ｉｎｔＡ０〜Ａｍが変化するまでの間、ワード線が活性化され続ける結果、ビット線との間に高抵抗ショートを持つメモリセルがあると、メモリセルアレイにおいて保持されるデータが反転する恐れが高まる。
【００３８】
＜２  実施の形態１の構成＞
次に、実施の形態１における半導体記憶装置１の、コントロール回路・テストモード回路２０の構成について説明する。なお、半導体記憶装置１に含まれる各ブロックの構成は、コントロール回路・テストモード回路２０の他は図１に示したものと同様であるため説明を繰り返さない。
【００３９】
図５は、実施の形態１の、コントロール回路・テストモード回路２０の構成を示すブロック図である。図５に示すように、コントロール回路・テストモード回路２０は、ＡＴＤ回路２３と、ＯＲ回路２４と、制御回路２５と、ＷＬリセット信号発生回路２６と、立上１ショット発生回路２７と、テストモード回路２８とを含む。
【００４０】
ＡＴＤ回路２３は、内部アドレス信号ｉｎｔＡ０〜Ａｍのそれぞれに対応して配置され、内部アドレス信号ｉｎｔＡ０〜Ａｍの信号の変化を検出して１ショット信号を出力する。ＡＴＤ回路２３が出力する１ショット信号は、ＯＲ回路２４へ入力される。
【００４１】
ＯＲ回路２４は、ｉｎｔＡ０〜Ａｍのいずれかから出力される１ショット信号を受け付けて、１ショット信号ＲＤＴを制御回路２５へ出力する。
【００４２】
制御回路２５は、ＯＲ回路２４から１ショット信号ＲＤＴを受け付けると、メモリセルアレイ２を制御するための制御信号（信号ＲＸＴＭ、Ｓ０ＮＭ、ＢＬＥＱＭ、・・）を、半導体記憶装置１の各ブロックへ出力する。制御回路２５は、列デコーダ活性化信号ＣＤＥＭにより活性化されたカラム選択線をリセットするためのカラム選択線リセット信号ＣＳＬＲＳＴを出力する。
【００４３】
ＷＬリセット信号発生回路２６は、制御回路２５が出力するカラム選択線リセット信号ＣＳＬＲＳＴと接続され、カラム選択線リセット信号ＣＳＬＲＳＴを受け付けることにより、ワード線を非活性化させる行選択線リセット信号ＷＬＲＳＴを制御回路２５へ出力する。また、ＷＬリセット信号発生回路２６は、テストモード回路２８と接続され、テストモード回路２８から信号ＴＭＷＬＡＣＴを受け付けることで、行選択線リセット信号ＷＬＲＳＴの出力を抑止してテストモードで動作する。テストモード時は、行選択線ＷＬを活性化させる時間を、半導体記憶装置１の外部から決定することができ、メモリセルの不具合を検出するために利用される。
【００４４】
テストモード回路２８は、テストモードで動作する場合に、信号ＴＭＷＬＡＣＴをＷＬリセット信号発生回路２６へ出力する。
【００４５】
コントロール回路・テストモード回路２０は、内部ライトイネーブル信号ｉｎｔＷＥを受け付けて、制御回路２５、立上１ショット発生回路２７、ＡＴＤ回路２３ａに出力する。立上１ショット発生回路２７は、内部ライトイネーブル信号ｉｎｔＷＥを受け付けて、内部ライトイネーブル信号ｉｎｔＷＥの立ち上がりで１ショット信号を発生してＯＲ回路２４ａへ出力する。ＡＴＤ回路２３ａは、内部ライトイネーブル信号ｉｎｔＷＥが活性化されている間、外部より入力されるデータの内部信号ＤＩＮ＜１５：０＞を受け付けて、内部信号ＤＩＮ＜１５：０＞の変化を検出してＯＲ回路２４ａへ出力する。
【００４６】
ＯＲ回路２４ａは、立上１ショット発生回路２７、ＡＴＤ回路２３ａの出力を受け付けて、メモリセルアレイ２への書き込み時に内部ライトイネーブル信号ｉｎｔＷＥの立ち上がりの際、および、ライトイネーブル信号／ＷＥ＝”Ｌ（ロー）”、内部ライトイネーブル信号ｉｎｔＷＥ＝”Ｈ（ハイ）”で内部信号ＤＩＮ＜１５：０＞に変化がある際に、信号ＲＤＴＷを制御回路２５へ出力する。
【００４７】
このように、ＡＴＤ回路２３は、内部アドレス信号ｉｎｔＡ０〜ｉｎｔＡｍの変化を検出し、ＡＴＤ回路２３ａは、外部データＤＱ＜１５：０＞の変化を検出する。
【００４８】
図６は、実施の形態１におけるワード線ドライバ・行デコーダ３とセンス制御回路６を示す図である。
【００４９】
図６に示すように、ワード線ドライバ・行デコーダ３（メモリセルアレイ２ａに対応するワード線ドライバ・行デコーダ３ａと、メモリセルアレイ２ｂに対応するワード線ドライバ・行デコーダ３ｂ）は、行アドレス信号ＲＡ＜ｎ：０＞の入力を受けてワード線を選択する。ワード線ドライバ・行デコーダ３は、信号ＲＸＴＭを受け付けるタイミングで、行選択線ＷＬを出力する。
【００５０】
センス制御回路６は、制御回路２５から出力される信号（信号Ｓ０ＮＭ、ＢＬＥＱＭ、ＺＢＬＩＦ）と、メモリセルアレイのメモリセルアレイ２ａまたはメモリセルアレイ２ｂのいずれが選択されているかを示す信号ＲＡ＜ｎ>に基づいて、センスアンプ帯５を動作させるための各種信号を出力する。
【００５１】
＜３．１  通常のリード動作＞
図７は、実施の形態１の半導体記憶装置１の、通常動作時のリード動作の波形を示す図である。図７の例では、テストモードではなく通常の動作が行われており、信号ＴＭＷＬＡＣＴ＝”Ｌ”である。また、リード動作時は、ライトイネーブル信号／ＷＥ＝”Ｈ”、内部ライトイネーブル信号ｉｎｔＷＥ＝”Ｌ”となり、入力バッファ１３に入力されるデータ入力イネーブル信号ＤＩＮＥ＝”Ｌ”に保持される。これにより、外部からの入力データは遮断される。また、出力イネーブル信号／ＯＥ＝”Ｌ”、内部出力イネーブル信号ＯＥ＝”Ｈ”に保持され、データ線ＤＢ＜１５：０＞のデータが、出力バッファ１４から外部へと出力可能な状態となっている。
【００５２】
図７に示すように、内部アドレス信号ｉｎｔＡ０〜Ａｍの変化があると、ＡＴＤ回路２３によりワンショット信号ＲＤＴが出力される。制御回路２５は、ＡＴＤ回路２３からワンショット信号ＲＤＴが出力された場合に、信号ＲＸＴＭ＝”Ｈ”で行選択線ＷＬが活性化されている状態であれば、信号ＲＸＴＭをいったん立ち下げて、選択されている行選択線ＷＬを非活性にする。図７の例では、活性化されていた行選択線ＷＬ＜ｎｒ＞が、信号ＲＸＴＭが立ち下げられることにより非活性になる。制御回路２５は、ビット線イコライズ信号ＢＬＥＱＭを”Ｌ”から”Ｈ”へと立ち上げて、センス制御回路６により信号ＢＬＥＱＬ、信号ＢＬＥＱＲをともに”Ｈ”とし、メモリセルアレイのビット線対（図２の例では、ビット線対ＢＬＬ＜ａ＞／ＺＢＬＬ＜ａ＞、ＢＬＲ＜ａ＞／ＺＢＬＲ＜ａ＞、ＢＬＬ＜ｂ＞／ＺＢＬＬ＜ｂ＞、ＢＬＲ＜ｂ＞／ＺＢＬＲ＜ｂ＞）を、内部電源ＶＤＤへイコライズする。また、この間、センス制御回路６は、信号ＢＬＩＬと信号ＢＬＩＲをともに”Ｌ”として、センスアンプと、選択されたビット線との接続を遮断する。図７の例では、信号ＢＬＩＲが立ち下げられている。
【００５３】
ビット線対へのイコライズが十分になされると、センス制御回路６は、ビット線イコライズ信号ＢＬＥＱＭを立ち下げる。このビット線イコライズ信号ＢＬＥＱＭ立ち下げ時に、センス制御回路６は、メモリセルアレイ２ａとメモリセルアレイ２ｂのうち、信号ＲＡ＜ｎ＞に示されるメモリセルアレイの側のビット線対のイコライズを解除し、他方のメモリセルアレイのビット線対をイコライズし続ける。例えば、センス制御回路６に入力される信号ＲＡ＜ｎ＞が、メモリセルアレイ２ａにある行選択線ＷＬを示す場合は、センス制御回路６は、信号ＢＬＥＱＬ＝”Ｌ”、信号ＢＬＥＱＲ＝”Ｈ”とする。
【００５４】
また、センス制御回路６は、信号ＲＡ＜ｎ＞に示されるメモリセルアレイの側のビット線対をセンスアンプに接続し、他方のメモリセルアレイのビット線対を、センスアンプから遮断し続ける。例えば、センス制御回路６に入力される信号ＲＡ＜ｎ＞が、メモリセルアレイ２ａにある行選択線ＷＬを示す場合は、センス制御回路６は、信号ＢＬＩＬ＝”Ｈ”、信号ＢＬＩＲ＝”Ｌ”とする。
【００５５】
その後、いったん立ち下げた信号ＲＸＴＭが”Ｈ”となり、信号ＲＡ＜ｎ：０＞により示される行選択線ＷＬがワード線ドライバ・行デコーダ３により活性化される。図７の例では、ＷＬ＜ｎｌ＞が活性化されている。この行選択線ＷＬにより選択されたメモリセルのデータがビット線対に出力され、センス制御回路６が信号Ｓ０Ｎを出力し、センスアンプにより増幅される（出力ＺＢＬ／ＢＬ、ＺＳＡ／ＳＡ）。
【００５６】
続いて、制御回路２５により列デコーダ活性化信号ＣＤＥＭが立ち上がると、選択された列選択線ＣＳＬが立ち上がり、この列選択線ＣＳＬにより選択されるセンスアンプのデータが、プリアンプ＆ライトドライバ帯７に入力される（出力ＺＧＩＯ／ＧＩＯ）。プリアンプ活性化信号ＰＡＥが制御回路２５から出力され、プリアンプ＆ライトドライバ帯７は、センスアンプからの出力データをさらに増幅し、データ線ＤＢへ出力する（ＤＢ＜１５：０＞）。
【００５７】
制御回路２５は、プリアンプ＆ライトドライバ帯７に入力されたデータがデータ線ＤＢに伝播した後、プリアンプ活性化信号ＰＡＥを非活性化する。プリアンプ活性化信号ＰＡＥが立ち下がると、制御回路２５は、カラム選択線リセット信号ＣＳＬＲＳＴを出力し、列デコーダ活性化信号ＣＤＥＭを非活性化し、列選択線ＣＳＬを立ち下げる。
【００５８】
ＷＬリセット信号発生回路２６は、制御回路２５から出力される、カラム選択線リセット信号ＣＳＬＲＳＴを受け付けて、行選択線リセット信号ＷＬＲＳＴを制御回路２５へ出力する。制御回路２５は、この行選択線リセット信号ＷＬＲＳＴを受けて、信号ＲＸＴＭを立ち下げる。信号ＲＸＴＭが”Ｌ”となることで、選択されていた行選択線ＷＬは非活性となる（図７の例では、行選択線ＷＬ＜ｎｌ＞が非活性となっている）。また、制御回路２５は、カラム選択線リセット信号ＣＳＬＲＳＴを受け付けて、信号ＺＢＬＩＦをリセットする。センス制御回路６は、信号ＺＢＬＩＦが”Ｈ”になると、ビット線対をセンスアンプに接続しているＮＭＯＳトランジスタをオフにすることで、ビット線対とセンスアンプとを遮断する。図７の例では、信号ＢＬＩＬが立ち下げられている。
【００５９】
その後、外部アドレス信号が切り替わり、１ショット信号ＲＤＴが出力されるまで、ワード線が非活性化される状態が持続する。
【００６０】
上記の実施形態のように構成されて動作することにより、列選択線ＣＳＬが非活性となるタイミングで行選択線ＷＬが立ち下げられ、ビット線対とセンスアンプとの接続が遮断される。そのため、ビット線対との間に高抵抗ショートを有するメモリセルが存在する場合にも、メモリセルに保持されるデータの信頼性を高めることができる。
【００６１】
＜３．２  テストモード時のリード動作＞
次に、テストモード時における、実施の形態１の半導体記憶装置１の動作について、説明する。例えば出荷時に半導体記憶装置１の不具合を検査するために、テストモードが実行される。テストモード時は、行選択線ＷＬを活性化させる時間を、半導体記憶装置１の外部から決定することができる。テストモード時は、外部アドレス信号が切り替わるか、外部のチップイネーブル信号ＣＳ２／ＣＳ１のいずれかがリセットするまで、行選択線ＷＬを活性化し続ける。また、選択されたメモリセルのデータをセンスアンプに出力し続けるための信号ＢＬＩＬまたは信号ＢＬＩＲを活性化し続けて、ビット線対を、センスアンプに接続し続ける。センスアンプは、接続されるビット線対に、内部電源電圧ＶＤＤ／ＧＮＤレベルを供給し続ける。
【００６２】
図８は、実施の形態１の半導体記憶装置１の、テストモード時のリード動作の波形を示す図である。図８の例に示すように、信号ＴＭＷＬＡＣＴ＝”Ｈ”である。ＷＬリセット信号発生回路２６は、テストモード回路２８から信号ＴＭＷＬＡＣＴ＝”Ｈ”を受けることで、テストモード時の動作を実行する。ＷＬリセット信号発生回路２６は、カラム選択線リセット信号ＣＳＬＲＳＴの入力を受け付けたとしても、テストモード時は、行選択線リセット信号ＷＬＲＳＴを制御回路２５へ出力しない。
【００６３】
その結果、図８に示すように、アドレス信号の変化があるか、外部のチップイネーブル信号ＣＳ２／ＣＳ１のいずれかがリセットされるまで、ＲＸＴＭが立ち上げられ、行選択線ＷＬが活性化され続ける。また、信号ＢＬＩＬまたは信号ＢＬＩＲが”Ｈ”となり、半導体記憶装置１は、選択されたメモリセルに対応するビット線対を、センスアンプに接続し続ける。
【００６４】
このように、ビット線対を、内部電源電圧ＶＤＤおよびＧＮＤレベルに保持する状態を長時間保つテストを可能とすることで、高抵抗ショートを有するメモリセルの存在を、早期に発見することができる。
【００６５】
＜３．３  通常の第１のライト動作＞
次に、半導体記憶装置１の通常の動作時における、第１のライト動作について説明する。
【００６６】
図９は、実施の形態１の半導体記憶装置１の、通常動作時の第１のライト動作の波形を示す図である。
【００６７】
ライト動作時は、ライトイネーブル信号／ＷＥ＝”Ｌ”、内部ライトイネーブル信号ｉｎｔＷＥ＝”Ｈ”となり、データ入力イネーブル信号ＤＩＮＥ＝”Ｈ”に保持される。これにより、外部からの入力データをメモリセルアレイ２へ取り込むことが可能な状態となっている。また、出力イネーブル信号／ＯＥ＝”Ｈ”、内部出力イネーブル信号ＯＥ＝”Ｌ”に保持され、出力バッファ１４は動作しない状態となっている。
【００６８】
外部のアドレス信号の変化により、ＡＴＤ回路２３が動作し、信号Ｓ０ＮＭが立ち上がることによりセンスアンプが駆動するまでの動作は、リード時と同様である。
【００６９】
制御回路２５は、列デコーダ活性化信号ＣＤＥＭを立ち上げると、ライトドライブ信号ＷＤＲＶＭも立ち上げる。このライトドライブ信号ＷＤＲＶＭの立ち上がりにより、プリアンプ＆ライトドライバ帯７に入力される内部書込データＤＢ（図２の例に示すＤＢ＜ａ＞、ＤＢ＜ｂ＞）は、グローバルデータ線ＧＩＯ＜ａ＞／ＺＧＩＯ＜ａ＞、グローバルデータ線ＧＩＯ＜ｂ＞／ＺＧＩＯ＜ｂ＞に出力され、ローカルデータ線ＬＩＯ＜ａ＞／ＺＬＩＯ＜ａ＞、ローカルデータ線ＬＩＯ＜ｂ＞／ＺＬＩＯ＜ｂ＞によりセンスアンプに伝播する。センスアンプに入力されるデータは、メモリセルアレイ２ａまたはメモリセルアレイ２ｂのうち、信号ＢＬＩＬまたは信号ＢＬＩＲにより選択されるメモリセルの側において、行選択線ＷＬによりメモリセルに入力される。
【００７０】
メモリセルアレイ２へのデータの書き込みが完了したタイミングで、制御回路２５は、カラム選択線リセット信号ＣＳＬＲＳＴを出力する。これにより、列デコーダ活性化信号ＣＤＥＭは非活性化し、その後、ライトドライブ信号ＷＤＲＶＭも非活性化する。上記の通常動作時のリード時の動作と同様に、カラム選択線リセット信号ＣＳＬＲＳＴが出力されると、ＷＬリセット信号発生回路２６により行選択線リセット信号ＷＬＲＳＴが出力され、制御回路２５は、信号ＲＸＴＭ、信号ＺＢＬＩＦをリセットする。これにより、リード時の動作と同様に、行選択線ＷＬは立ち下がり、信号ＺＢＬＩＦが”Ｈ”となることで、ビット線対とセンスアンプとが遮断される。
【００７１】
その後、外部アドレス信号が切り替わり、１ショット信号ＲＤＴが出力されるまで、または、外部データＤＱ＜１５：０＞が切り替わるまで、行選択線ＷＬが非活性化された状態が継続される。
【００７２】
＜３．４  通常の第２のライト動作＞
次に、外部アドレス信号Ａ０〜Ａｍが切り替わらず、外部データＤＱ＜１５：０＞が切り替わる場合のライト動作について、説明する。
【００７３】
図１０は、外部アドレス信号が切り替わらず外部データＤＱ＜１５：０＞が切り替わる場合のライト動作波形を示す図である。
【００７４】
図１０において、内部アドレス信号ｉｎｔＡ０〜Ａｍの変化に応じて信号ＲＸＴＭの立ち下げ等がなされ、カラム選択線リセット信号ＣＳＬＲＳＴの出力により行選択線リセット信号ＷＬＲＳＴが出力されてワード線ＷＬが非活性となるまでの動作は、上記の通常の第１のライト動作の例と同様である。図１０に示すように、内部アドレス信号ｉｎｔＡ０〜Ａｍが変化しない間に、外部データＤＱが変化している。この変化を、ＡＴＤ回路２３ａにより検出し、信号ＲＤＴＷが制御回路２５へ入力される。制御回路２５は、信号ＲＸＴＭを立ち上げ、信号ＺＢＬＩＦを”Ｌ”にし、列デコーダ活性化信号ＣＤＥＭ、ライトドライバ信号ＷＤＲＶＭを立ち上げ、データ線ＤＢ＜１５：０＞に入力された外部データＤＱ＜１５：０＞を、プリアンプ＆ライトドライバ帯７からグローバルＩＯ線（ＺＧＩＯ／ＧＩＯ）に出力する。出力されたデータは、ローカルデータ線（ＺＬＩＯ／ＬＩＯ）に伝播され、センスアンプのデータ（ＺＳＡ／ＳＡ）が外部データに書き換えられる。センス制御回路６により再度立ち上げられる信号ＢＬＩＬにより、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４を経てビット線（ＺＢＬ／ＢＬ）に、センスアンプのデータを転送し、再度活性化された行選択線ＷＬにより、メモリセルにデータが書き込まれる。
【００７５】
その後、＜３．３  通常の第１のライト動作＞と同様、メモリセルアレイ２へのデータの書き込みが完了したタイミングで、制御回路２５は、カラム選択線リセット信号ＣＳＬＲＳＴを出力する。これにより、列デコーダ活性化信号ＣＤＥＭは非活性化し、その後、ライトドライブ信号ＷＤＲＶＭも非活性化する。カラム選択線リセット信号ＣＳＬＲＳＴが出力されると、ＷＬリセット信号発生回路２６により行選択線リセット信号ＷＬＲＳＴが出力され、制御回路２５は、信号ＲＸＴＭ、信号ＺＢＬＩＦをリセットする。これにより、行選択線ＷＬは立ち下がり、信号ＺＢＬＩＦが”Ｈ”となることで、ビット線対とセンスアンプとが遮断される。
【００７６】
関連技術では、内部アドレス信号ｉｎｔＡ０〜Ａｍの変化に応じて、ワード線を駆動するための信号ＲＸＴＭが立ち下がる。外部アドレス信号Ａ０〜Ａｍが切り替わらない場合、内部アドレス信号ｉｎｔＡ０〜Ａｍも変化しない。この間、関連技術では、内部アドレス信号ｉｎｔＡ０〜Ａｍが変化しないため、ワード線が活性化され続けた状態で変化した外部データＤＱ＜１５：０＞の切り替わりにより、データ線ＤＢ＜１５：０＞、グローバルＩＯ線（ＺＧＩＯ／ＧＩＯ）、ローカルＩＯ線（ＺＬＩＯ／ＬＩＯ）、センスアンプ（ＺＳＡ／ＳＡ）、ビット線（ＺＢＬ／ＢＬ）を経てメモリセルのデータが書き換わる。
【００７７】
上記の実施形態のように構成されて動作することにより、リード時の動作と同様に、ライト時の動作においても、列選択線ＣＳＬが非活性となるタイミングで行選択線ＷＬが立ち下げられ、ビット線対とセンスアンプとの接続が遮断される。そのため、ビット線対との間に高抵抗ショートを有するメモリセルが存在する場合にも、メモリセルに保持されるデータの信頼性を高めることができる。
【００７８】
＜３．５  テストモード時のライト動作＞
次に、半導体記憶装置１のテストモード時におけるライト動作について、説明する。
【００７９】
図１１は、実施の形態１の半導体記憶装置１の、テストモード時のライト動作の波形を示す図である。図１１の例に示すように、信号ＴＭＷＬＡＣＴ＝”Ｈ”である。図８で説明したように、ＷＬリセット信号発生回路２６は、カラム選択線リセット信号ＣＳＬＲＳＴの入力を受け付けたとしても、テストモード時は、行選択線リセット信号ＷＬＲＳＴを制御回路２５へ出力しない。外部のアドレス信号の変化により、ＡＴＤ回路２３が動作し、信号Ｓ０ＮＭが立ち上がることによりセンスアンプが駆動するまでの動作は、上記の通常のライト動作と同様である。なお、図１１では、メモリセルアレイ２ａのメモリセルが選択されており、信号ＢＬＩＬが立ち上がっている。
【００８０】
半導体記憶装置１は、テストモード時のライト動作においても、＜３．２  テストモード時のリード動作＞と同様、選択されたメモリセルに対応するビット線対を、センスアンプに接続し続け、センスアンプは、接続されるビット線対に、内部電源電圧ＶＤＤ／ＧＮＤレベルを供給し続けることが可能となる。
【００８１】
これにより、高抵抗ショートを有するメモリセルの存在を、早期に発見することができる。
【００８２】
＜４  実施の形態２＞
次に、別の実施の形態について説明する。
【００８３】
図１２は、実施の形態２におけるコントロール回路・テストモード回路２０の構成を示す図である。実施の形態１と比較すると、実施の形態２では遅延回路２９を含んでいる。カラム選択線リセット信号ＣＳＬＲＳＴは、ＷＬリセット信号発生回路２６に入力される前に、遅延回路２９に入力される。遅延回路２９は、予め設定された期間、カラム選択線リセット信号ＣＳＬＲＳＴを保持してＷＬリセット信号発生回路２６へ出力する。
【００８４】
また、テストモード回路２８から出力される信号ＴＭＷＬＡＣＴが、遅延回路２９へ入力される。遅延回路２９は、信号ＴＭＷＬＡＣＴを受け付けると、実施の形態１のＷＬリセット信号発生回路２６と同様に、信号ＣＳＬＲＳＴを外部へ出力しない。
【００８５】
このように構成すると、制御回路２５がカラム選択線リセット信号ＣＳＬＲＳＴを出力した後、予め設定された所定期間後にＷＬリセット信号発生回路２６から行選択線リセット信号ＷＬＲＳＴが制御回路２５へ出力される。実施の形態１と比較すると、行選択線リセット信号ＷＬＲＳＴの出力に遅延を持たせたことにより、ショートサイクル時（外部アドレス信号の変化が所定期間内になされる場合など、ワード線の活性化時間が所定時間内に終了する場合）は、関連技術と同等に動作し、ロングサイクル時（外部アドレス信号の変化が所定期間以上ない場合など、ワード線の活性化時間が所定時間を超えて継続する場合）は、高抵抗ショートを有するメモリセルに起因するリーク不良の発生などを抑えることができる。
【００８６】
図１３は、実施の形態２の半導体記憶装置１の動作の波形を示す図である。
図１３は、通常のリード時の動作を示す。図１３に示すように、列選択線リセット信号ＣＳＬＲＳＴの出力後、所定期間後に、行選択線リセット信号ＷＬＲＳＴが出力されている。
【００８７】
図１４は、実施の形態２の半導体記憶装置１の動作の波形を示す図である。
図１４は、通常の第１のライト時の動作を示す。図１４に示すように、列選択線リセット信号ＣＳＬＲＳＴの出力後、所定期間後に、行選択線リセット信号ＷＬＲＳＴが出力されている。
【００８８】
図１５は、実施の形態２において、通常の第２のライト時の動作、外部アドレス信号が切り替わらず外部ＤＱ＜１５：０＞が切り替わる場合の動作波形を示す図である。
【００８９】
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９１】
１  半導体記憶装置、２  メモリセルアレイ、３  ワード線ドライバ・行デコーダ、４  列デコーダ、５  センスアンプ帯、６  センス制御回路、７  プリアンプ＆ライトドライバ帯、９  外部電源電圧入力ピン、１０  電源電圧発生回路、１１  アドレスバッファ、１２  制御信号入力バッファ、１３  入力バッファ、１４  出力バッファ、２０  コントロール回路・テストモード回路、２３  ＡＴＤ回路、２４  ＯＲ回路、２５  制御回路、２６  ＷＬリセット信号発生回路、２７  立上１ショット発生回路、２８  テストモード回路。
【図１】
2014017033.tif 000003
【図２】
2014017033.tif 000004
【図３】
2014017033.tif 000005
【図４】
2014017033.tif 000006
【図５】
2014017033.tif 000007
【図６】
2014017033.tif 000008
【図７】
2014017033.tif 000009
【図８】
2014017033.tif 000010
【図９】
2014017033.tif 000011
【図１０】
2014017033.tif 000012
【図１１】
2014017033.tif 000013
【図１２】
2014017033.tif 000014
【図１３】
2014017033.tif 000015
【図１４】
2014017033.tif 000016
【図１５】
2014017033.tif 000017