(57)【要約】【課題】コンパレータの消費電力を節約できるようにしたマルチバイブレータを提供する。【解決手段】ランプ波と基準信号ＶＲＥＦとを比較し、一定周期のパルスＯｕｔ１，Ｏｕｔ２をそれぞれ出力する１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２を備え，１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２の出力するパルスＯｕｔ１１，Ｏｕｔ１２に基づいてクロックＱ，ＱＮを生成するマルチバイブレータにおいて、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２が交互に間欠動作するように駆動電力の供給を制御する電源制御手段ＰＤ１，ＰＤ２を備えた。【選択図】図１
2014049870.tif 000002
【特許請求の範囲】
【請求項１】
ランプ波と基準信号とを比較し、一定周期のパルスをそれぞれ出力する１対のコンパレータを備え、前記１対のコンパレータの出力する前記パルスに基づいてクロックを生成するマルチバイブレータにおいて、
前記１対のコンパレータが交互に間欠動作するように駆動電力の供給を制御する電源制御手段を備えたことを特徴とするマルチバイブレータ。
【請求項２】
前記電源制御手段は、前記１対のコンパレータの駆動電力を、前記生成されたクロックに基づいて交互に低減させるように制御することを特徴とする請求項１に記載のマルチバイブレータ。
【請求項３】
前記電源制御手段は、前記１対のコンパレータが、それぞれ比較動作を行う期間中のみ駆動電力を供給させるように制御することを特徴とする請求項１又は請求項２に記載のマルチバイブレータ。
【請求項４】
前記１対のコンパレータが、安定動作に入るまで前記コンパレータの出力をＬｏｗに保持する誤発振防止回路を更に備えることを特徴とする請求項１、請求項２又は請求項３に記載のマルチバイブレータ。
【請求項５】
前記誤発振防止回路は、前記コンパレータの出力をＬｏｗに固定するスイッチと、該スイッチの制御端子に、前記生成されたクロックを遅延させた遅延信号を入力し、前記遅延信号に基づいて前記スイッチを閉じた時に前記コンパレータの出力をＬｏｗに保持することを特徴とする請求項４に記載のマルチバイブレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチバイブレータに関し、より詳細には、駆動電力の消費を低減することのできるマルチバイブレータに関する。
【背景技術】
【０００２】
従来から、電流制御発信回路を構成するマルチバイブレータが知られており（例えば、特許文献１参照）、以下にそのマルチバイブレータを説明する。なお、以下において、信号Ｈｉｇｈと信号Ｌｏｗとの２値に区別して示される信号に関しては、信号ＨｉｇｈをＨ、信号ＬｏｗをＬと略して説明する。
図５は、従来のマルチバイブレータを説明するための回路図である。図５に示す従来のマルチバイブレータ９９は、ランプ波生成回路１０と、ランプ波生成回路２０と、１対のコンパレータＣＯＭＰ１，ＣＯＭＰ２と、ＳＲラッチ（Ｌａｔｃｈ）とにより構成されている。ランプ波生成回路１０は、電流源３０と、ｐＭＯＳトランジスタによるスイッチＳＷ１、ｎＭＯＳトランジスタによるスイッチＳＷ３と、容量Ｃ１とにより構成されている。同様に、ランプ波生成回路２も、電流源３０と、ｐＭＯＳトランジスタによるスイッチＳＷ２、ｎＭＯＳトランジスタによるスイッチＳＷ４と、容量Ｃ２とにより構成されている。
【０００３】
図６は、従来のマルチバイブレータの動作を説明するためのタイミングチャートを示す図である。図６（ａ１）は、ランプ波生成回路１０で生成されたランプ波ＣＰ１である。図６（ｂ１）は、コンパレータＣＯＭＰ１が出力する比較結果（パルス）Ｏｕｔ１である。図６（ｃ１）は、ＳＲラッチ５０が出力端子Ｑから出力する信号Ｑであり、クロックを形成するのでクロックＱともいう。なお、出力端子Ｑと、そこから出力する信号Ｑと、クロックＱとについて、同一符号で表示している。図６（ａ２）は、ランプ波生成回路２０で生成されたランプ波ＣＰ２である。図６（ｂ２）は、コンパレータＣＯＭＰ２が出力する比較結果（以下、パルスともいう）Ｏｕｔ２である。図６（ｃ２）は、ＳＲラッチ５０が出力端子ＱＮから出力する信号ＱＮであり、クロックを形成するのでクロックＱＮともいう。なお、出力端子ＱＮと、そこから出力する信号ＱＮと、クロックＱＮとについても、同一符号で表示している。以下に、従来のマルチバイブレータの動作説明を行う。
【０００４】
コンパレータＣＯＭＰ１には、ランプ波生成回路１０で生成されたランプ波ＣＰ１と、参照電圧ＶＲＥＦとが入力され、図６（ｂ１）に示す比較結果Ｏｕｔ１を出力する。同様にコンパレータＣＯＭＰ２には、ランプ波生成回路２０で生成されたランプ波ＣＰ２と、参照電圧ＶＲＥＦが入力され、図６（ｂ２）に示す比較結果Ｏｕｔ２を出力する。ＳＲラッチ（ＳＲ−Ｌａｔｃｈ）５０には、セット端子ｓｅｔ（以下、ｓｅｔ端子という）に比較結果Ｏｕｔ１を、リセット端子ｒｅｓｅｔ（以下、ｒｅｓｅｔ端子という）に比較結果Ｏｕｔ２が入力される。その時、ＳＲラッチ５０の出力端子Ｑ、出力端子ＱＮから、信号Ｑ、ＱＮをそれぞれ出力する。信号Ｑはランプ波生成回路１０へ入力される。また、信号ＱＮはランプ波生成回路２０へ入力される。そして、信号ＱＮはクロック出力端子ＣＫ６０から外部へ出力される。
【０００５】
図６に示すＰｈａｓｅ１において、ランプ波生成回路１０からのランプ波ＣＰ１は、図６（ａ１）に示すように、時間と共に電圧が上昇する。コンパレータＣＯＭＰ１は、そのランプ波ＣＰ１と参照電圧ＶＲＥＦとを比較して、ランプ波ＣＰ１が参照電圧ＶＲＥＦを超えたら、図６（ｂ１）に示す比較結果Ｏｕｔ１＝Ｈを出力する。ＳＲラッチ５０において、ｓｅｔ端子に、比較結果Ｏｕｔ１＝Ｈが入力され、出力端子Ｑの出力する信号Ｑ＝Ｈ、出力端子ＱＮの出力する信号ＱＮ＝Ｌを出力する。これらのうち信号Ｑ＝Ｈの出力は、ランプ波生成回路１のスイッチＳＷ１とスイッチＳＷ３とのそれぞれの制御端子、すなわちゲートにＨが入力される。その結果、ｐＭＯＳトランジスタのゲートがＨでスイッチＳＷ１はオフ、ｎＭＯＳトランジスタのゲートがＨでスイッチＳＷ３はオン状態となる。この時、スイッチＳＷ３に並列に接続されている容量Ｃ１は電荷がリセットされ、ランプ波ＣＰ１はＬに固定される。
【０００６】
次いでＰｈａｓｅ２において、ランプ波生成回路２のスイッチＳＷ２とスイッチＳＷ４にＬが入力され、ｐＭＯＳトランジスタのゲートがＬでスイッチＳＷ２はオン、ｎＭＯＳトランジスタのゲートがＬでスイッチＳＷ４はオフ状態となる。この時、スイッチＳＷ４に並列に接続されている容量Ｃ２に、電流源３０から電荷がチャージされ、ランプ波生成回路２０から出力されるランプ波ＣＰ２は、図６（ａ２）に示すように、時間と共に電圧が上昇する。コンパレータＣＯＭＰ２は、そのランプ波ＣＰ２と参照電圧ＶＲＥＦとを比較して、ランプ波ＣＰ２が参照電圧ＶＲＥＦを超えたら図６（ｂ２）に示す比較結果Ｏｕｔ２＝Ｈを出力する。ＳＲラッチ５０において、ｒｅｓｅｔ端子に比較結果Ｏｕｔ２＝Ｈが入力され、出力端子Ｑの出力する信号Ｑ＝Ｌ、出力端子ＱＮの出力する信号ＱＮ＝Ｈを出力する。
【０００７】
以上のように、Ｐｈａｓｅ１およびＰｈａｓｅ２が繰り返される。すなわち、コンパレータＣＯＭＰ１，ＣＯＭＰ２は、それぞれランプ波ＣＰ１，ＣＰ２と基準信号ＶＲＥＦとを比較し、比較結果として一定周期のパルスＯｕｔ１，Ｏｕｔ２をそれぞれ出力する。ＳＲラッチ５０は、それらのパルスＯｕｔ１，Ｏｕｔ２に基づいて、信号Ｑ，ＱＮを生成し、例えば信号ＱＮをクロック出力端子ＣＫ６０から出力する。
なお、コンパレータＣＯＭＰ１，ＣＯＭＰ２は、比較動作をしているか否かにかかわらず、Ｐｈａｓｅ１およびＰｈａｓｅ２の全期間に亘って、駆動電力を常時消費するように動作している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２２６３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述の特許文献１に示した従来のマルチバイブレータにおいて、１対のコンパレータは、比較動作をしているか否かにかかわらず、駆動電力を常時消費しているため、その消費電力が多いという問題がある。
本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、コンパレータの消費電力を節約できるようにしたマルチバイブレータを提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ランプ波と基準信号（ＶＲＥＦ）とを比較し、一定周期のパルス（Ｏｕｔ１，Ｏｕｔ２）をそれぞれ出力する１対のコンパレータ（ＣＯＭＰ１１，ＣＯＭＰ１２）を備え、前記１対のコンパレータ（ＣＯＭＰ１１，ＣＯＭＰ１２）の出力する前記パルス（Ｏｕｔ１１，Ｏｕｔ１２）に基づいてクロック（Ｑ，ＱＮ）を生成するマルチバイブレータにおいて、前記１対のコンパレータ（ＣＯＭＰ１１，ＣＯＭＰ１２）が交互に間欠動作するように駆動電力の供給を制御する電源制御手段（ＰＤ１，ＰＤ２）を備えたことを特徴とする。（図１、実施例１）
【００１１】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記電源制御手段（ＰＤ１，ＰＤ２）は、前記１対のコンパレータ（ＣＯＭＰ１１，ＣＯＭＰ１２）の駆動電力を、前記生成されたクロック（Ｑ，ＱＮ）に基づいて交互に低減させるように制御することを特徴とする。（図１、実施例１）
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記電源制御手段（ＰＤ１，ＰＤ２）は、前記１対のコンパレータ（ＣＯＭＰ１１，ＣＯＭＰ１２）が、それぞれ比較動作を行う期間中のみ駆動電力を供給させるように制御することを特徴とする。（図１、実施例１）
また、請求項４に記載の発明は、請求項１、請求項２又は請求項３に記載の発明において、前記１対のコンパレータ（ＣＯＭＰ２１，ＣＯＭＰ２２）が、安定動作に入るまで前記コンパレータ（ＣＯＭＰ２１，ＣＯＭＰ２２）の出力をＬｏｗに保持する誤発振防止回路（１，２）を更に備えることを特徴とする。（図３に示す実施例２）
【００１２】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記誤発振防止回路（１，２）は、前記コンパレータ（ＣＯＭＰ２１，ＣＯＭＰ２２）の出力をＬｏｗに固定するスイッチ（ＳＷ５，ＳＷ６）と、該スイッチ（ＳＷ５，ＳＷ６）の制御端子に、前記生成されたクロック（Ｑ，ＱＮ）を遅延させた遅延信号（Ｄ１，Ｄ２）を入力し、前記遅延信号（Ｄ１，Ｄ２）に基づいて前記スイッチ（ＳＷ５，ＳＷ６）を閉じた時に前記コンパレータ（ＣＯＭＰ２１，ＣＯＭＰ２２）の出力をＬｏｗに保持することを特徴とする。（図３、実施例２）
【発明の効果】
【００１３】
本発明によれば、コンパレータの消費電力を節約できるようにしたマルチバイブレータを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るマルチバイブレータの実施例１を説明するための回路図である。
【図２】（ａ１）〜（ｄ１），（ａ２）〜（ｄ２）は、本発明に係るマルチバイブレータの実施例１の動作を説明するためのタイミングチャートを示す図である。
【図３】本発明に係るマルチバイブレータの実施例２を説明するための回路図である。
【図４】（ａ１）〜（ｅ１），（ａ２）〜（ｅ２）は、本発明に係るマルチバイブレータの実施例２の動作を説明するためのタイミングチャートを示す図である。
【図５】従来のマルチバイブレータを説明するための回路図である。
【図６】（ａ１）〜（ｃ１），（ａ２）〜（ｃ２）は、従来のマルチバイブレータの動作を説明するためのタイミングチャートを示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００１６】
図１は、本発明に係るマルチバイブレータの実施例１を説明するための回路図である。図１に示すマルチバイブレータ１００は、ランプ波生成回路１１，１２と、基準信号ＶＲＥＦと、ランプ波生成回路１１，１２の出力するランプ波を基準信号（ＶＲＥＦ）と比較することにより一定周期のパルスをそれぞれ出力する２個で１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２と、ＳＲラッチ（ＳＲ−Ｌａｔｃｈ）５１とを備えている。このマルチバイブレータ１００は、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２が出力するパルスに基づいてクロックを生成する。
【００１７】
また、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２を、交互に間欠動作させるための電源制御ライン（電源制御手段）ＰＤ１，ＰＤ２を備えている。電源制御ラインＰＤ１，ＰＤ２は、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２の駆動電力を、後述するようにして生成されたクロックＱ，ＱＮに基づいて交互に低減又はオフする。好ましくは、電源制御ラインＰＤ１，ＰＤ２は、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２が、それぞれ比較動作を行う期間中のみ駆動電力を供給する。
【００１８】
ランプ波生成回路１１は、電流源３１と、スイッチＳＷ１１，ＳＷ１３と、容量Ｃ１１から構成され、ランプ波生成回路１２は、電流源３１とスイッチＳＷ１２，ＳＷ１４と、容量Ｃ１２とにより構成されている。同様に、コンパレータＣＯＭＰ１１において、ランプ波生成回路１１で生成されたランプ波ＣＰ１１と、参照電圧ＶＲＥＦとが入力され、比較結果Ｏｕｔ１１を出力する。同様に、コンパレータＣＯＭＰ１２において、ランプ波生成回路１２で生成されたランプ波ＣＰ１２と参照電圧ＶＲＥＦとが入力され、比較結果Ｏｕｔ１２を出力する。
【００１９】
ＳＲラッチ５１において、セット端子ｓｅｔ（以下、ｓｅｔ端子という）に比較結果（パルス）Ｏｕｔ１１を、リセット端子ｒｅｓｅｔ（以下、ｒｅｓｅｔ端子という）に比較結果Ｏｕｔ１２が入力されるとともに、出力端子Ｑから信号Ｑを出力し、出力端子ＱＮから信号ＱＮを出力する。ここで、信号Ｑはランプ波生成回路１１に、信号ＱＮはランプ波生成回路１２に入力される。また、電源制御ラインＰＤ１にはＳＲラッチ５１の出力する信号Ｑが供給され、コンパレータＣＯＭＰ１１の電源オン・オフを制御する。同様に電源制御ラインＰＤ２にはＳＲラッチ５１の信号ＱＮが供給され、コンパレータＣＯＭＰ１２の電源オン・オフを制御する。以下に動作を説明する。
【００２０】
図２は、本発明に係るマルチバイブレータの実施例１の動作を説明するためのタイミングチャートを示す図である。図２（ａ１）は、ランプ波生成回路１１で生成されたランプ波ＣＰ１１である。図２（ｂ１）は、コンパレータＣＯＭＰ１１が出力する比較結果（パルス）Ｏｕｔ１１である。図２（ｃ１）は、ＳＲラッチ５１が出力端子Ｑから出力する信号Ｑであり、クロックを形成するのでクロックＱともいう。なお、出力端子Ｑと、そこから出力する信号Ｑと、クロックＱとについて、同一符号で表示している。図２（ｄ１）は、コンパレータＣＯＭＰ１１が、比較の動作中である時と、比較の動作をしていないためパワーダウンして非動作中である時との区別を明示している。なお、ここでいうパワーダウンは、コンパレータＣＯＭＰ１１の駆動電力を減少させるかオフすることを意味する。
【００２１】
図２（ａ２）は、ランプ波生成回路１２で生成されたランプ波ＣＰ１２である。図２（ｂ２）は、コンパレータＣＯＭＰ１２が出力する比較結果（パルス）Ｏｕｔ１２である。図２（ｃ２）は、ＳＲラッチ５１が出力端子ＱＮから出力する信号ＱＮであり、クロックを形成するのでクロックＱＮともいう。なお、出力端子ＱＮと、そこから出力する信号ＱＮと、クロックＱＮとについても、同一符号で表示している。図２（ｄ２）は、コンパレータＣＯＭＰ１２が、比較の動作中である時と、比較の動作をしていないためパワーダウンして非動作中である時との区別を明示している。なお、ここでいうパワーダウンは、コンパレータＣＯＭＰ１２の駆動電力を減少させるかオフすることを意味する。
【００２２】
図２に示すＰｈａｓｅ１において、ランプ波生成回路１１からのランプ波ＣＰ１１は、時間と共に電圧が上昇する。コンパレータＣＯＭＰ１１は、そのランプ波ＣＰ１１と参照電圧ＶＲＥＦとを比較して、ランプ波ＣＰ１１が参照電圧ＶＲＥＦを超えたらＨを出力する。ＳＲラッチ５１は、ｓｅｔ端子にＨを入力され、出力端子ＱにＨを出力し、出力端子ＱＮにＬを出力する。ＳＲラッチ５１の出力端子Ｑに出力されたＨは、ランプ波生成回路１１のスイッチＳＷ１１とスイッチＳＷ１３をそれぞれ構成するｐＭＯＳとｎＭＯＳのゲートに入力される。ゲートにＨを入力されたｐＭＯＳによるスイッチＳＷ１１はオフ、ゲートにＨを入力されたｎＭＯＳによるスイッチＳＷ１３はオン状態となる。この時、スイッチＳＷ１３に並列に接続されている容量Ｃ１１は、電荷がリセットされ、ランプ波ＣＰ１１はＬに固定されるとともにＰｈａｓｅ１からＰｈａｓｅ２へと切り替わる。なお、切り替わる以前のＰｈａｓｅ１においては、電源制御ラインＰＤ２にＨが供給され、コンパレータＣＯＭＰ１２をパワーダウン状態に維持している。
【００２３】
このように、電源制御ラインＰＤ１，ＰＤ２は、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２の駆動電力を、図２（ｃ１），（ｃ２）に示すように生成されたクロックＱ＝ＰＤ１又はクロックＱＮ＝ＰＤ２に基づいて、交互にオフ、あるいは交互に低減する。このように、電源制御ラインＰＤ１，ＰＤ２は、図２（ｄ１），（ｄ２）に示すように、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２が、それぞれ比較動作を行う期間中にのみ、規定の駆動電力を供給することが好ましい。
【００２４】
次いでＰｈａｓｅ２において、ＳＲラッチ５１の出力端子ＱＮに出力されたＬが、ランプ波生成回路１２のスイッチＳＷ１２とスイッチＳＷ１４とをそれぞれ構成するｐＭＯＳとｎＭＯＳとのゲートに入力される。ゲートにＬを入力されたｐＭＯＳによるスイッチＳＷ１２はオン、ゲートにＬを入力されたｎＭＯＳによるスイッチＳＷ１４はオフ状態となる。この時スイッチＳＷ１３に並列に接続されている容量Ｃ１２に、電流源３１から電荷がチャージされ、ランプ波生成回路１２からのランプ波ＣＰ１２は、時間と共に電圧が上昇する。
【００２５】
コンパレータＣＯＭＰ１２は、そのランプ波ＣＰ１２と参照電圧ＶＲＥＦとを比較して、ランプ波ＣＰ１２が、参照電圧ＶＲＥＦを超えたらＨを出力する。ＳＲラッチ５１は、ｒｅｓｅｔ端子にＨを入力され、出力端子ＱにＬを出力し、出力端子ＱＮにＨを出力する。また、ＣＯＭＰ１１が比較動作を行わないＰｈａｓｅ２においては、電源制御ラインＰＤ１にＨが供給され、コンパレータＣＯＭＰ１１をパワーダウン状態とする。
【００２６】
以上のようなＰｈａｓｅ１とＰｈａｓｅ２とが繰り返され、コンパレータＣＯＭＰ１１，ＣＯＭＰ１２は、ランプ波ＣＰ１１，ＣＰ１２と基準信号ＶＲＥＦとを比較し、一定周期のパルスＯｕｔ１１，Ｏｕｔ１２をそれぞれ出力する。ＳＲラッチ５１は、それらのパルスＯｕｔ１１，Ｏｕｔ１２に基づいて、信号Ｑ，ＱＮを生成し、例えば、信号ＱＮをクロックＣＫとしてクロック端子ＣＫ６１から出力する。そして、Ｐｈａｓｅ１においてはコンパレータＣＯＭＰ１２が、電源制御ラインＰＤ２によりパワーダウン制御されて間欠動作を行う。同様に、Ｐｈａｓｅ２においてはコンパレータＣＯＭＰ１１が、電源制御ラインＰＤ１によりパワーダウン制御されて間欠動作を行う。結果としてコンパレータの消費電力を半減できる。
【００２７】
なお、図１における電源制御ラインＰＤ１にはＳＲラッチ５１の信号Ｑが供給され、電源制御ラインＰＤ２にはＳＲラッチ５１の出力する信号ＱＮが供給されているが、これに限るものではない。電源制御ラインＰＤ１には、図２（ｃ１），（ｄ１）に示すように、信号ＱがＨになる時コンパレータＣＯＭＰ１１をパワーダウンさせる信号が供給されれば良い。同様に、電源制御ラインＰＤ２には、図２（ｃ２），（ｄ２）に示すように、信号ＱＮがＨになる時コンパレータＣＯＭＰ１２をパワーダウンさせる信号が供給されれば良い。
以上説明したように、本発明のマルチバイブレータ１００は、１対のコンパレータＣＯＭＰ１１，ＣＯＭＰ１２を交互に間欠動作させることにより、コンパレータの消費電力を半減できる。
【実施例２】
【００２８】
図３は、本発明に係るマルチバイブレータの実施例２を説明するための回路図である。マルチバイブレータ２００は、１対のランプ波生成回路２１，２２と、１対のコンパレータＣＯＭＰ２１，ＣＯＭＰ２２と、ＳＲラッチ（ＳＲ−Ｌａｔｃｈ）５２とにより構成されている。更にコンパレータＣＯＭＰ２１，ＣＯＭＰ２２のパワーダウンを制御するための電源制御ライン（電源制御手段）ＰＤ２１，ＰＤ２２と、誤発振防止回路１，２とを、それぞれ１対で備えている。
【００２９】
これらの誤発振防止回路１，２は、１対のコンパレータＣＯＭＰ２１，ＣＯＭＰ２２が安定動作に入るまでの期間、コンパレータＣＯＭＰ２１，ＣＯＭＰ２２の出力をＬｏｗに保持する。すなわち、これらの誤発振防止回路１，２は、コンパレータＣＯＭＰ２１，ＣＯＭＰ２２の出力を、Ｌｏｗに固定するスイッチＳＷ５，ＳＷ６を有している。また、それらのスイッチＳＷ５，ＳＷ６それぞれの制御端子へ、ＳＲラッチ５２により生成されたクロックＱ＝ＰＤ２１とクロックＱＮ＝ＰＤ２２とを、それぞれ遅延させた遅延信号Ｄ１，Ｄ２を入力する遅延回路Ｄｅｌａｙ１，Ｄｅｌａｙ２とを備えて構成されている。これらの誤発振防止回路１，２は、遅延信号Ｄ１，Ｄ２に基づいて、スイッチＳＷ５，ＳＷ６をそれぞれ閉じた時に、コンパレータＣＯＭＰ２１，ＣＭＰ２２の出力をＬｏｗに保持する。
【００３０】
ランプ波生成回路２１は、電流源とスイッチＳＷ２１，ＳＷ２３と容量Ｃ２１から構成され、ランプ波生成回路２２は、電流源３２と、スイッチＳＷ２２，ＳＷ２４と、容量Ｃ２２とにより構成されている。誤発振防止回路１は、遅延回路Ｄｅｌａｙ１とスイッチＳＷ５とにより構成され、誤発振防止回路２は、遅延回路Ｄｅｌａｙ２とスイッチＳＷ６とにより構成されている。
【００３１】
コンパレータＣＯＭＰ２１は、ランプ波生成回路２１で生成されたランプ波ＣＰ２１と、参照電圧ＶＲＥＦとが入力され、比較結果（パルス）Ｏｕｔ２１を出力する。同様にコンパレータＣＯＭＰ２２は、ランプ波生成回路２で生成されたランプ波ＣＰ２２と、参照電圧ＶＲＥＦとが入力され、比較結果（パルス）Ｏｕｔ２２を出力する。
ＳＲラッチ５２は、ｓｅｔ端子に比較結果Ｏｕｔ２１を入力し、ｒｅｓｅｔ端子に比較結果Ｏｕｔ２２が入力され、出力端子から信号Ｑ，ＱＮを出力する。信号Ｑはランプ波生成回路２１に入力される。また、信号ＱＮはランプ波生成回路２２に入力される。
【００３２】
そして、電源制御ラインＰＤ２１にはＳＲラッチ５２の信号Ｑが供給され、コンパレータＣＯＭＰ２１に供給する駆動電力のオン・オフを制御する。同様に電源制御ラインＰＤ２２にはＳＲラッチ５２の信号ＱＮが供給され、コンパレータＣＯＭＰ２２に供給する駆動電力のオン・オフを制御する。
コンパレータＣＯＭＰ２１，ＣＯＭＰ２２の電源オン（パワーアップ）時、例えば電源電圧が変動した場合に、コンパレータのＣＯＭＰ２１，ＣＯＭＰ２２にパルスが誤出力されることにより、マルチバイブレータ２００が、誤発振することがある。その場合は誤発振防止回路１，２のスイッチＳＷ５，ＳＷ６を、それぞれの誤発振防止期間だけオンに制御することにより、コンパレータＣＯＭＰ２１，ＣＯＭＰ２２の出力Ｏｕｔ２１，Ｏｕｔ２２をＬに固定する。
【００３３】
このスイッチＳＷ５，ＳＷ６のオン状態は、コンパレータＣＯＭＰ２１，ＣＯＭＰ２２が完全にパワーアップし終わって出力が安定するまでの期間継続する。したがって、誤発振防止期間は、コンパレータＣＯＭＰ２１，ＣＯＭＰ２２の出力Ｏｕｔ２１，Ｏｕｔ２２がＬに固定される。なお、誤発振防止期間は、信号Ｑ，ＱＮを、それぞれ遅延回路Ｄｅｌａｙ１，Ｄｅｌａｙ２で遅延した信号Ｄ１，Ｄ２として生成される。スイッチＳＷ５およびスイッチＳＷ６は、両方ともにｎＭＯＳで構成されており、それぞれのゲートに遅延した信号Ｄ１，Ｄ２を入力することにより開閉制御される。
【００３４】
つまり、誤発振防止回路１のスイッチＳＷ５は、コンパレータＣＯＭＰ２１の出力Ｏｕｔ２１を、誤発振防止期間だけＬに固定する。すなわち、コンパレータＣＯＭＰ２１が完全にパワーアップし終わるまで、その出力Ｏｕｔ２１をＬに固定する。この時、スイッチＳＷ５は、信号Ｑを遅延回路Ｄｅｌａｙ１で遅延した信号Ｄ１により、誤発振防止期間だけオンに制御される。
【００３５】
同様に誤発振防止回路２のスイッチＳＷ６は、コンパレータＣＯＭＰ２２の出力Ｏｕｔ２２を、誤発振防止期間だけＬに固定する。すなわち、コンパレータＣＯＭＰ２２が完全にパワーアップし終わるまで、その出力Ｏｕｔ２２をＬに固定する。この時、スイッチＳＷ６は信号ＱＮを遅延回路Ｄｅｌａｙ２で遅延した信号Ｄ２により、誤発振防止期間だけオンに制御される。
【００３６】
以下に、図３および図４を用いて本発明に係るマルチバイブレータの実施例２の動作説明を行う。
図４（ａ１）〜（ｅ１），（ａ２）〜（ｅ２）は、本発明に係るマルチバイブレータの実施例２の動作を説明するためのタイミングチャートを示す図である。図４（ａ１）は、ランプ波生成回路２１で生成されたランプ波ＣＰ２１である。図４（ｂ１）は、コンパレータＣＯＭＰ２１が出力する比較結果（パルス）Ｏｕｔ２１である。図４（ｃ１）は、ＳＲラッチ５１が出力端子Ｑから出力する信号Ｑであり、クロックを形成するのでクロックＱともいう。なお、出力端子Ｑと、そこから出力する信号Ｑと、クロックＱとについて、同一符号で表示している。
【００３７】
図４（ｄ１）は、コンパレータＣＯＭＰ２１が、比較の動作中である時と、比較の動作をしていないためパワーダウンして非動作中である時との区別を明示している。図４（ｅ１）は、誤発振防止回路１がコンパレータＣＯＭＰ２１のパワーアップ時に動作して誤発振を防止する誤発振防止期間を示している。
図４（ａ２）は、ランプ波生成回路２２で生成されたランプ波ＣＰ２２である。図４（ｂ２）は、コンパレータＣＯＭＰ１２が出力する比較結果（パルス）Ｏｕｔ１２である。図４（ｃ２）は、ＳＲラッチ５２が出力端子ＱＮから出力する信号ＱＮであり、クロックを形成するのでクロックＱＮともいう。なお、出力端子ＱＮと、そこから出力する信号ＱＮと、クロックＱＮとについても、同一符号で表示している。図４（ｄ２）は、コンパレータＣＯＭＰ２２が、比較の動作中である時と、比較の動作をしていないためパワーダウンして非動作中である時との区別を明示している。図４（ｅ２）は、誤発振防止回路２がコンパレータＣＯＭＰ２２のパワーアップ時に動作して誤発振を防止する誤発振防止期間を示している。
【００３８】
図４に示すＰｈａｓｅ１において、図３に示す電源制御ラインＰＤ２１がＬになると、コンパレータＣＯＭＰ２１がパワーアップを開始するが、動作が安定するまでにある程度の時間を要する。コンパレータＣＯＭＰ２１が、パワーアップ直後から動作が安定するまでの時間は、誤発振防止回路１のスイッチＳＷ５が、コンパレータＣＯＭＰ２１の出力Ｏｕｔ２１をＬに固定することにより誤発振を防止する。
【００３９】
図３に示すランプ波生成回路２１からのランプ波ＣＰ２１は、図４（ａ１）に示すように、時間と共に電圧が上昇する。コンパレータＣＯＰＭ２１は、そのランプ波ＣＰ２１と参照電圧ＶＲＥＦとを比較して、ランプ波ＣＰ２１が参照電圧ＶＲＥＦを超えたら図４（ｂ１）に示すように、Ｈを出力する。ＳＲラッチ５２は、ｓｅｔ端子にＨを入力され、出力端子ＱにＨを出力し、出力端子ＱＮにＬを出力する。ランプ波生成回路２１のスイッチＳＷ２１およびスイッチＳＷ２３それぞれの制御端子にＨが入力され、スイッチＳＷ２１はオフ、スイッチＳＷ２３はオン状態となる。この時、スイッチＳＷ２３に並列に接続されている容量Ｃ１は、電荷がリセットされ、ランプ波ＣＰ２１はＬに固定されるとともにＰｈａｓｅ１からＰｈａｓｅ２へと切り替わる。切り替わる以前のＰｈａｓｅ１においては、信号ＱＮ＝ＰＤ２２＝Ｈであるため、電源制御ラインＰＤ２２にＨが供給され、コンパレータＣＯＭＰ２２をパワーダウン状態に維持している。
【００４０】
次いでＰｈａｓｅ２において、電源制御ラインＰＤ２２がＬになると、コンパレータＣＯＭＰ２２がパワーアップを開始するが、動作が安定するまでにある程度の時間を要する。コンパレータＣＯＭＰ２２が、パワーアップ直後から動作が安定するまでの時間は、誤発振防止回路２のスイッチＳＷ６が、コンパレータＣＯＭＰ２２の出力Ｏｕｔ２２をＬに固定することにより誤発振を防止する。
【００４１】
それと同時にランプ波生成回路２２のスイッチＳＷ２２およびスイッチＳＷ２４にＬが入力され、スイッチＳＷ２２はオン、スイッチＳＷ２４はオフ状態となる。この時、スイッチＳＷ２４に並列に接続されている容量Ｃ２に電流源３２から電荷がチャージされ、ランプ波生成回路２２からのランプ波ＣＰ２２は、時間と共に電圧が上昇する。コンパレータＣＯＭＰ２２は、そのランプ波ＣＰ２２と参照電圧ＶＲＥＦを比較し、ランプ波ＣＰ２２が参照電圧ＶＲＥＦを超えたらＨを出力する。ＳＲラッチ５２は、ｒｅｓｅｔ端子にＨを入力され、出力端子ＱにＬを出力し、出力端子ＱＮにＨを出力する。ランプ波生成回路２２のスイッチＳＷ２２およびスイッチＳＷ２４それぞれの制御端子にＨが入力され、スイッチＳＷ２２はオフ、スイッチＳＷ２４はオン状態となる。この時、スイッチＳＷ２４に並列に接続されている容量Ｃ１は、電荷がリセットされ、ランプ波ＣＰ２２はＬに固定されるとともにＰｈａｓｅ２からＰｈａｓｅ１へと切り替わる。切り替わる以前のＰｈａｓｅ２においては、信号Ｑ＝ＰＤ２１＝Ｈであるため、電源制御ラインＰＤ２１にＨが供給され、コンパレータＣＯＭＰ２１をパワーダウン状態に維持している。
【００４２】
以上のようにＰｈａｓｅ１とＰｈａｓｅ２とが繰り返され、コンパレータＣＯＭＰ２１，ＣＯＭＰ２２は、それぞれランプ波ＣＰ２１，ＣＰ２２と基準信号ＶＲＥＦとを比較し、図４（ｂ１），（ｂ２）に示す一定周期のパルスＯｕｔ２１，Ｏｕｔ２２をそれぞれ出力する。ＳＲラッチ５２は、それらのパルスＯｕｔ２１，Ｏｕｔ２２に基づき信号Ｑ，ＱＮを生成し、例えば信号ＱＮをクロックＣＫとして出力する。この時、Ｐｈａｓｅ１においては、コンパレータＣＯＭＰ２２が、電源制御ラインＰＤ２２によりパワーダウン制御されて間欠動作を行う。同様に、Ｐｈａｓｅ２においては、コンパレータＣＯＭＰ２１が、電源制御ラインＰＤ２１によりパワーダウン制御されて間欠動作を行う。結果としてコンパレータの消費電流を半減できる。更に誤発振防止回路１，２が、各コンパレータＣＯＭＰ２１，ＣＯＭＰ２２のパワーアップ時に動作することで誤発振を防止する。
【００４３】
なお、図３に示すマルチバイブレータ２００では、電源制御ラインＰＤ２１，ＰＤ２１として、ＳＲラッチ５２の出力する信号Ｑ，ＱＮが供給されているが、これに限るものではない。電源制御ラインＰＤ２１として、ＳＲラッチ５２の信号Ｑが、Ｈになる時にコンパレータＣＯＭＰ２１をパワーダウンする信号が供給されれば良い。同様に、電源制御ラインＰＤ２２として、ＳＲラッチ５２の信号ＱＮが、Ｈになる時コンパレータＣＯＭＰ２２をパワーダウンする信号が供給されればよい。
【００４４】
また、図３に示すマルチバイブレータ２００では、ＳＷ５の制御端子（ゲート）には、ＳＲラッチ５２の出力する信号Ｑを遅延させた信号Ｄ１を供給している。同様に、ＳＷ６の制御端子（ゲート）には、ＳＲラッチ５２の出力する信号ＱＮを遅延させた信号Ｄ２を供給している。しかし、これらに限るものではない。ＳＷ５の制御端子（ゲート）には、コンパレータＣＯＭＰ２１の立ち上がり直後から動作が安定するまでの期間において、スイッチＳＷ５をオンにする信号が供給されるならば、他の回路構成でも構わない。同様に、ＳＷ６の制御端子（ゲート）には、コンパレータＣＯＭＰ２２の立ち上がり直後から動作が安定するまでの期間において、スイッチＳＷ６をオンにする信号が供給されるならば、他の回路構成でも構わない。
【符号の説明】
【００４５】
１，２  誤発振防止回路
１０，２０，１１，１２，２１，２２  ランプ波生成回路
３０，３１，３２  電流源
５０，５１，５２  ＳＲラッチ
９９，１００，２００  マルチバイブレータ
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２  容量
ＣＯＭＰ１，ＣＯＭＰ２，ＣＯＭＰ１１，ＣＯＭＰ１２，ＣＯＭＰ２１，ＣＯＭＰ２２，  コンパレータ
ＣＰ１，ＣＰ２，ＣＰ１１，ＣＰ１２，ＣＰ２１，ＣＰ２２  ランプ波
Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ１１，Ｏｕｔ１２，Ｏｕｔ２１，Ｏｕｔ２２  比較結果（パルス）
ＰＤ１，ＰＤ２，ＰＤ２１，ＰＤ２２  電源制御ライン（電源制御手段）
Ｑ，ＱＮ  出力端子、信号、クロック
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４
ＶＲＥＦ  参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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