(57)【要約】      （修正有）【課題】多値を記憶するフラッシュメモリへの所定のアクセス速度を満たすように、ロウページとアッパーページの配分およびアクセス順序を制御するメモリ装置を提供する。【解決手段】フラッシュメモリ７は、複数ビットを記憶する不揮発性メモリセルを含む。フラッシュ制御部６は、所定の書き込み速度が得られるためのロウページとアッパーページの割合を求め、メモリアレイ内のロウアページとアッパページへの書き込み順序を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数ビットを記憶する不揮発性メモリセルを含むメモリアレイと、
所定の書き込み速度が得られるためのロウページとアッパーページの割合を求め、前記メモリアレイ内のロウアページとアッパページへの書き込み順序を制御する制御部とを備えた、メモリ装置。
【請求項２】
前記制御部は、前記メモリアレイの所定の単位について、所定の書き込み速度が得られるためのロウページとアッパーページの割合を求め、前記メモリアレイ内のロウページとアッパーページへの書き込み順序を制御する機能を有する、請求項１記載のメモリ装置。
【請求項３】
前記制御部は、所定の単位において、前記割合を満たし、かつ先頭に近い書き込み順序において、ロウページの割合が高くなるように前記書き込み順序を制御する機能を有する、請求項２記載のメモリ装置。
【請求項４】
前記制御部は、出荷時のテストにおいて、テストデータの書き込み速度を計測し、前記計測した書き込み速度が前記所定の速度以上となるように、ロウーページとアッパーページの割合を設定する機能を有する、請求項１記載のメモリ装置。
【請求項５】
前記制御部は、実動作時に、書き込み速度を計測し、前記計測した書き込み速度が前記所定の書き込み速度未満のときに、ロウページの割合が増加するように前記割合を再設定する機能を有する、請求項１記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、たとえば、複数ビットを記憶するメモリセルを有するメモリ装置に関する。
【背景技術】
【０００２】
従来から、複数ビット（多値）を記憶するフラッシュメモリが知られている。
たとえば、特許文献１（特開平１１−３１１０２号公報）のデータ記憶装置は、メモリデバイスとして２値フラッシュメモリ（２Ａ）及び多値フラッシュメモリ（２Ｂ）の複数タイプを使用し、使用目的に従って各タイプのメモリ領域を区別してアクセスする。コントローラ（３）は、ホストコンピュータ（４）からのアクセス要求に従って、アクセス対象のデータの内容（種別）に従って高速記憶領域（２Ａ）または低速記憶領域（２Ｂ）をアクセス制御する。
【０００３】
特許文献２（特開２００８−３１０７９３号公報）の記憶装置は、第１の記憶領域を有し、単セルあたり２種類の値を記憶可能な二値フラッシュメモリと、第２の記憶領域を有し、単セルあたり３種類以上の値を記憶可能な多値フラッシュメモリとを備える。この記憶装置は、さらに、第１の記憶領域を先頭の領域に配置しつつ、第１の記憶領域と第２の記憶領域とを論理的に結合して、単一の記憶領域である結合領域としてデータの読み書きを行うコントローラとを備える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−３１１０２号公報
【特許文献２】特開２００８−３１０７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
たとえば、２ビットを記憶するフラッシュメモリセルに対するアクセスは、下位ビットを構成するロウページへのアクセスと、上位ビットを構成するアッパーページへのアクセスとがある。ロウページへのアクセスは、アッパーページへのアクセスよりも高速である。しかしながら、所謂多値ＮＡＮＤフラッシュメモリでは、書込み動作時のディスターブの影響を抑えるために、ワード線単位に書込みの順序を規定されており、ロウページへの書込みのみを先行させた後で、必要に応じてアッパーページへの書込みを行う、との制御を行うことはできない。
【０００６】
しかしながら、特許文献１および特許文献２の装置では、所定のアクセス速度を満たすように、ロウページとアッパーページの配分およびアクセス順序を制御することができない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００８】
一実施の形態のメモリ装置は、所定の書込み速度が得られるためのロウページとアッパーページの割合を求め、メモリアレイ内のロウアページとアッパーページへの書込み順序を制御する。
【発明の効果】
【０００９】
一実施の形態のメモリ装置によれば、所定のアクセス速度を満たすように、ロウページとアッパーページの配分およびアクセス順序を制御することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態のメモリシステムを表わす図である。
【図２】フラッシュメモリ７のアクセスユニットに含まれるメモリアレイの構成を表わす図である。
【図３】メモリセルＣＬ（ｉ，ｊ）の格納されるデータを説明するための図である。
【図４】ロウページとアッパーページを説明するための図である。
【図５】第１の実施形態におけるページの書込み順序を表わす図である。
【図６】第１の実施形態の変形例におけるページの書込み順序を表わす図である。
【図７】（ａ）は、第２の実施形態における、アクセスユニット１のページの書込み順序を表わす図である。（ｂ）は、第２の実施形態における、アクセスユニット２のページの書込み順序を表わす図である。（ｃ）は、第２の実施形態における、アクセスユニット３のページの書込み順序を表わす図である。
【図８】（ａ）は、第２の実施形態の変形例における、アクセスユニット１のページの書込み順序を表わす図である。（ｂ）は、第２の実施形態の変形例における、アクセスユニット２のページの書込み順序を表わす図である。（ｃ）は、第２の実施形態の変形例における、アクセスユニット３のページの書込み順序を表わす図である。
【図９】第３の実施形態のページの書込み手順を表わすフローチャートである。
【図１０】第４の実施形態のページの書込み手順を表わすフローチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
図１は、実施の形態のメモリシステムを表わす図である。
【００１２】
図１を参照して、ホスト機器１は、パーソナルコンピュータあるいはメモリインタフェースを備えたデジタルカメラ等の機器などである。メモリ装置２は、ホスト機器１の外部記憶装置である。
【００１３】
メモリ装置２は、たとえば、ＳＤ（Secure Digital）メモリカードなどであり、ＭＰＵ（Micro Processing Unit）３と、ＲＯＭ（Read Only Memory）４と、ＲＡＭ（Random Access Memory）８と、Ｉ／Ｆ回路５と、フラッシュ制御部６と、フラッシュメモリ７とを備える。メモリ装置２はメモリに蓄えられたデータの秘匿防止のための別の装置を備える場合があるが、ここでは割愛する。
【００１４】
ＭＰＵ３は、メモリ装置２の全体を制御する。
ＲＯＭ４は、フラッシュメモリ７の制御のためのプログラムなどを記憶する。
【００１５】
ＲＡＭ８は、ホスト機器１からの書き込み時やフラッシュメモリ７からの読み出し時のデータの一時格納、その他のデータあるいは制御情報を蓄える。ホスト機器１から書込み要求されたデータ（ユーザデータ）は、ＲＡＭ８を介してフラッシュメモリ７に書込まれる。
【００１６】
フラッシュメモリ７は、ホスト機器１から書込み／読み出しされるデータを格納する。
フラッシュ制御部６は、フラッシュメモリ７へのデータの書込み、およびフラッシュメモリ７からのデータの読出しを制御する。フラッシュ制御部６は、所定の書込み速度が得られるためのロウページとアッパーページの割合を求め、メモリアレイ内のロウページとアッパーページへの書込み順序を制御する。この制御をアクセスユニットごととしてもよい。ここで、所定の書込み速度とは、たとえば、ＳＤ規格のスピードクラスで定められた所定の書き込み条件での２ＭＢ／ｓ、４ＭＢ／ｓ、６ＭＢ／ｓ、または１０ＭＢ／ｓである。実施の形態では、アクセスユニットを１つあるいは複数の消去ブロックとする場合がある。
【００１７】
Ｉ／Ｆ回路５は、メモリ装置２とホスト機器１とのデータのやりとりを制御する。
図２は、フラッシュメモリ７のアクセスユニットに含まれるメモリアレイの構成を表わす図である。
【００１８】
メモリアレイは、行列状に配置された複数のメモリセルＣＬ（ｉ、ｊ）を含む。メモリセルＣＬ（ｉ，ｊ）は、ＮＡＮＤ型のフラッシュメモリセルであり、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、および電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含む。
【００１９】
メモリセルＣＬ（ｉ，ｊ）は、浮遊ゲート電極に蓄えられる電子の数に応じてしきい値電圧Ｖｔｈが変化し、このしきい値電圧Ｖｔｈの違いに応じてデータを記憶する。実施の形態では、メモリセルＣＬ（ｉ，ｊ）は、多値（ここでは、２ビットのデータ）を記憶するように構成されている。また、ｉ行目（ｉ＝１〜Ｎ）には、ワード線ＷＬｉが設けられる、ｊ列目（ｊ＝１〜Ｍ）には、ビット線ＢＬｊ（ｊ＝１〜Ｍ）が設けられる。
【００２０】
メモリアレイ内において同一のｉ行にあるＭ個のメモリセルＣＬ（ｉ，ｊ）（ｊ＝１〜Ｍ）の制御ゲート電極は、同一のワード線ＷＬｉに接続される。この同一のワード線ＷＬｉに接続されるＭ個のメモリセルＣＬ（ｉ，ｊ）（ｊ＝１〜Ｍ）は、ページの単位を構成する。ページごとにデータの書込みおよびデータの読み出しが行われる。メモリアレイ内において同一のｊ列にあるＮ個のメモリセルＣＬ（ｉ，ｊ）（ｉ＝１〜Ｎ）は、同一のビット線ＢＬｊに接続される。
【００２１】
図３は、書き込みによってメモリセルＣＬ（ｉ，ｊ）の格納されるデータを説明するための図である。
【００２２】
１個のメモリセルＣＬ（ｉ，ｊ）は、２ビットのデータを記憶する（４値データ記憶方式）。４値データ記憶方式では、１行のＭ個のメモリセルＣＬ（ｉ，ｊ）（ｊ＝１〜Ｍ）当たり、２ページ分のデータを記憶する。連続して２ページ各込む場合先に書込みがなされるページをロウページ、ロウページの後から書込みがなされるページをアッパーページという。
【００２３】
メモリセルＣＬ（ｉ，ｊ）は、２ビットデータ”ｘｙ”を記憶する。ここで、ｘはアッパービットで０または１であり、ｙはロウビットで０または１である。メモリセルＣＬ（ｉ，ｊ）のしきい値電圧Ｖｔｈの順に、２ビットデータ”ｘｙ”の値である”１１”、“０１”、“００”、“１０”が割り当てられる。
【００２４】
ロウページへの書込みにおいては、データ“１１”（消去状態）のメモリセルに対してロウビットに選択的に「０」が書込まれることによって、データ“１０”の状態となる。
【００２５】
アッパーページの書込みにおいて、データ“１１”のメモリセルに対して、アッパービットに選択的に「０」が書込まれることによって、データ“０１”の状態となる。データ”１０”のメモリセルに対して選択的に「０」が書込まれることによって、データ”００”の状態となり、選択的に「１」が書き込まれることによって、データ“１０”の状態となる。
【００２６】
図４は、ロウページとアッパーページを説明するための図である。
図４を参照して、ワード線ＷＬｉに接続されているＭ個のメモリセルのロウページをロウページｉをＬｉと表現し、ワード線ＷＬｉに接続されているＭ個のメモリセルのアッパーページをＵｉと表現することとする。ロウページの書込み速度および読出し速度は、アッパーページの書込み速度および読出し速度よりも速いという特徴がある。
【００２７】
フラッシュ制御部６は、所定の書込み速度を満たすように、アッパーページの比率を１／ｎに定め、ｎ回に１回の割合でアッパーページに書込む。つまり、ロウページの割合は（ｎ−１）／ｎであり、アッパーページの割合は１／ｎとなる。
【００２８】
所定の書込み速度をＶ、アッパーページの書込み速度をＶＵ、ロウページの書込み速度をＶＬ、アッパーページの割合を１／ｎ、ロウページの割合を（ｎ−１）／ｎとし、フラッシュ制御部６における論理アドレスから物理アドレスへの変換などのオーバーヘッドの時間をΔＲとしたときに、以下の式が成立する。
【００２９】
１／Ｖ＝１／ＶＵ×１／ｎ＋１／ＶＬ×（ｎ−１）／ｎ＋ΔＲ  ・・・（１）
フラッシュ制御部６は、式（１）に基づいて、速度Ｖを満たすようなｎの値を求める。
上述の説明ではロウページとアッパーページの割合をそれぞれ（ｎ−１）／ｎと１／ｎとしたが、それ以外にもロウページの割合がアッパーページの割合より大きければよく、例えばロウページとアッパーページの割合をそれぞれ３：２、あるいは５：４とするのでもよい。
【００３０】
フラッシュ制御部６は、ｉ番目のページ書込みでは、ｉがｎの倍数でない場合には、バンクの先頭のロウページから順番に書込み、ｉがｎの倍数でない場合のときには、直前のロウページと同じ行のアッパーページに書込む。
【００３１】
図５は、第１の実施形態におけるページの書込み順序を表わす図である。
ｎ＝４の場合には、図５に示すように、フラッシュ制御部６は、１番目〜３番目のページ書込みでは、Ｌ１〜Ｌ３に順番に書込み、４番目のページ書込みでは、直前のＬ３と同じ行のＵ３に書込む。次に、フラッシュ制御部６は、５番目〜７番目のページの書込みでは、Ｌ３の次のＬ４〜Ｌ６に順番に書込み、８番目のページの書込みでは、直前のＬ６と同じ行のＵ６に書込む。以下、上記の書込みを繰り返す。
【００３２】
アクセスユニット内のページの読出しは、書き込んだ順序と同じ順序となる。すなわち、フラッシュ制御部６は、Ｌ１→Ｌ２→Ｌ３→Ｕ３→Ｌ４・・・の順にページを読み出す。
【００３３】
以上のように、本実施の形態のメモリ装置によれば、所定のアクセス速度を満たすように、ロウページとアッパーページの配分およびアクセス順序を制御することができる。
以上のページのナンバリングでは簡単化のためにロウページＬ１の対応するアッパーページはＬ２、ロウページＬ３の対応するアッパーページはＬ４のような組み合わせを仮定したが、物理的なセルの配置とフラッシュメモリ７の外部ピンに現れるアドレスとの間の関係は、メモリの仕様で定められるものであり必ずしもそのような配置になるとは限らない。例えばロウページＬ１の対応するアッパーページがＬ２でない場合もある。本願の説明ではロウページが奇数で、アッパーページがそれに１を足した偶数であるフラッシュメモリを想定して説明する。
【００３４】
［第１の実施形態の変形例］
フラッシュ制御部６は、所定の単位において、所定の書込み速度を満たすようにアッパーページの比率を１／ｎ（ｎ＝４）に定める。フラッシュ制御部６は、定めた割合を全体として満たした上で、かつ先頭に近い書込み順序において、ロウページの割合が高くなるように書込み順序を制御する。
【００３５】
このように先頭に近いページをロウページの比率を高めることでとすることによって、以下のようなメリットがある。アクセスユニットからデータを読み出すときには、先頭のページ（最初に書込まれたページ）から読み出される。読み出されたデータは、ホスト機器１のＣＰＵのキャッシュメモリの容量がフルになるまで、キャッシュメモリに登録される。先頭に近いページが読み出されるときには、そのページのデータはキャッシュメモリに登録されるため、登録に要する時間だけオーバーヘッドが生じる。本変形例では、オーバーヘッドにより読出し速度が遅くならないようにするために、先頭に近いページに高速アクセスできるロウページを配置する。
【００３６】
図６は、第１の実施形態の変形例におけるページの書込み順序を表わす図である。
図６では、図５と同様に、ｎ＝４であり、ロウページとアッパーページの割合は、３／４、１／４である。
【００３７】
フラッシュ制御部６は、１番目〜１６番目のページ書込みでは、Ｌ１〜Ｌ１６に順番に書込む。フラッシュ制御部６は、１７番目〜３２番目のページ中の奇数ページの書込みでは、Ｌ１７〜Ｌ２４に順番に書込み、１７番目〜３２番目のページ中の偶数ページの書込みでは、直前のロウページと同じ行のアッパーページに書込む。これにより、全体として、ロウページとアッパーページの割合を３／４，１／４にしつつ、かつ先頭に近い１番目〜１６番目のページのロウページの割合を１００％とするで、先頭部分の高速化ができる。
【００３８】
［第２の実施形態］
第２の実施形態では、複数のアクセスユニットに対するページの書込み順序を同一にする。
【００３９】
図７（ａ）は、第２の実施形態における、アクセスユニット１のページの書込み順序を表わす図である。図７（ｂ）は、第２の実施形態における、アクセスユニット２のページの書込み順序を表わす図である。図７（ｃ）は、第２の実施形態における、アクセスユニット３のページの書込み順序を表わす図である。
【００４０】
フラッシュ制御部６は、アクセスユニット１、２，３において、アッパーページとロウページの割合を同一にするとともに、アッパーページとロウページの書込み順序が同一となるように、ページ書込みを制御する。
【００４１】
すなわち、フラッシュ制御部６は、アクセスユニット１、２、３において、第１の実施形態の図４で説明した順序と同じ順序でページに書込む。すなわち、フラッシュ制御部６は、アクセスユニット１、２、３において、１番目〜３番目のページ書込みでは、Ｌ１〜Ｌ３に順番に書込み、４番目のページ書込みでは、直前のＬ３と同じ行のＵ３に書込む。次に、フラッシュ制御部６は、５番目〜７番目のページの書込みでは、Ｌ３の後のＬ４〜Ｌ６に順番に書込み、８番目のページの書込みでは、直前のＬ６と同じ行のＵ６に書込む。以下、上記の書込みを繰り返す。
【００４２】
以上のように、本実施の形態によれば、複数のアクセスユニットに対して、同一のページ順で書込むことができ、ばらつきを除いて速度を同一にすることができる。
【００４３】
［第２の実施形態の変形例］
第２の実施形態の変形例では、複数のアクセスユニットに対するページの書込み順序を別容態にする。
【００４４】
図８（ａ）は、第２の実施形態の変形例における、アクセスユニット１のページの書込み順序を表わす図である。図８（ｂ）は、第２の実施形態の変形例における、アクセスユニット２のページの書込み順序を表わす図である。図８（ｃ）は、第２の実施形態の変形例における、アクセスユニット３のページの書込み順序を表わす図である。
【００４５】
フラッシュ制御部６は、アクセスユニット１とアクセスユニット２において、アッパーページとロウページの割合が同一であるが、アッパーページとロウページの書込み順序が相違するように、ページ書込みを制御する。
【００４６】
フラッシュ制御部６は、アクセスユニット３において、アクセスユニット１およびアクセスユニット２と、アッパーページとロウページの割合が相違し、アッパーページとロウページの書込み順序が相違するように、ページ書込みを制御する。
【００４７】
すなわち、フラッシュ制御部６は、アクセスユニット１において、１番目〜３番目のページ書込みでは、Ｌ１〜Ｌ３に順番に書込み、４番目のページ書込みでは、直前のＬ３と同じ行のＵ３に書込む。次に、フラッシュ制御部６は、５番目〜７番目のページの書込みでは、Ｌ３の後のＬ４〜Ｌ６に順番に書込み、８番目のページの書込みでは、直前のＬ６と同じ行のＵ６に書込む。以下、上記の書込みを繰り返す。
【００４８】
フラッシュ制御部６は、アクセスユニット２において、１番目〜１６番目のページ書込みでは、Ｌ１〜Ｌ１６に順番に書込み、１７番目〜３２番目のページ中の奇数ページの書込みでは、Ｌ１７〜Ｌ２３に順番に書込み、１７番目〜３２番目のページ中の偶数ページの書込みでは、直前のロウページと同じ行のアッパーページに書込む。
【００４９】
フラッシュ制御部６は、アクセスユニット３において、１番目〜７番目のページ書込みでは、Ｌ１〜Ｌ７に順番に書込み、８番目のページ書込みでは、直前のＬ７と同じ行のＵ７に書込む。次に、フラッシュ制御部６は、９番目〜１５番目のページの書込みでは、Ｌ７の後のＬ８〜Ｌ１４に順番に書込み、１６番目のページの書込みでは、直前のＬ１４と同じ行のＵ１４に書込む。以下、上記の書込みを繰り返す。
【００５０】
以上のように、本変形例によれば、複数のアクセスユニットに対して、異なるページ順で書込むことができ各アクセスユニット間で異なる速度に調整することができる。
【００５１】
［第３の実施形態］
本実施の形態のフラッシュ制御部６は、出荷時のテストにおいて、テストデータの書込み速度を計測し、計測した書込み速度が所定の速度以上となるように、ロウページとアッパーページの割合を設定する。
【００５２】
図９は、第３の実施形態のページの書込み手順を表わすフローチャートである。
まず、フラッシュ制御部６は、ロウページの割合ＲＬを０に設定する（ステップＳ１０１）。
【００５３】
次に、フラッシュ制御部６は、テストデータの書込みを開始する（ステップＳ１０２）。
【００５４】
次に、フラッシュ制御部６は、一定量のテストデータの書込みを終了すると（ステップＳ１０３でＹＥＳ)、テストデータの書込みを中断する（ステップＳ１０４）。
【００５５】
さらに、フラッシュ制御部６は、一定量のテストデータの書込み速度Ｖを計算する（ステップＳ１０５）。
【００５６】
フラッシュ制御部６は、書込み速度Ｖが閾値ＴＨ１未満のときには（ステップＳ１０６でＹＥＳ）、ロウページの割合ＲＬをΔＸだけ増やす（ステップＳ１０７）。
【００５７】
次に、フラッシュ制御部６は、テストデータの書込みを続行して（ステップＳ１０８）、ステップＳ１０３に戻って、ステップＳ１０３〜Ｓ１０８の処理を繰り返す。
【００５８】
ステップＳ１０６において、書込み速度Ｖが閾値ＴＨ１以上となったときには（ステップＳ１０６でＮＯ）、フラッシュ制御部６は、テストデータの再書込みを開始する（ステップＳ１０９）。
【００５９】
フラッシュ制御部６は、一定量のテストデータの書込みが終了し、かつ後続のデータがある場合（ステップＳ１１０でＹＥＳ）、テストデータの書込みを中断し（ステップＳ１１１）、一定量のテストデータの書込み速度Ｖを計算する（ステップＳ１１２）。
【００６０】
フラッシュ制御部６は、書込み速度Ｖが閾値ＴＨ２以上のときには（ステップＳ１１３でＹＥＳ）、テストデータの書込みを続行して（ステップＳ１１４）、ステップＳ１１０に戻る。
【００６１】
一方、フラッシュ制御部６は、書込み速度Ｖが閾値ＴＨ２未満のときには（ステップＳ１１３でＮＯ）、テストがフェイルしたことを通知する信号を出力して終了する（ステップＳ１１５）。
【００６２】
フラッシュ制御部６は、テストがフェイルすることなく、すべてのテストデータの書込みが終了したときあるいは一定量に対して端数のデータのみが書かれた状態で終了した場合には（ステップＳ１１６でＹＥＳ）、テストがパスしたことを通知する信号を出力する（ステップＳ１１７）。
【００６３】
以上のように、本実施の形態によれば、メモリ装置の出荷時のテストにおいて、テストデータの書込み速度を計測し、計測した書込み速度が所定の書込み速度以上となるように、ロウページとアッパーページの割合を設定することができる。
【００６４】
［第４の実施形態］
本実施の形態のフラッシュ制御部６は、実動作時に、書込み速度を計測し、計測した書込み速度が所定の書込み速度未満のときに、ロウページの割合を増加するように、ロウページとアッパーページの割合を再設定する。これは、経年劣化によって、最初に設定されたロウページとアッパーページの割合では、所定の書き込み速度が得られなくなるのに対処するものである。
【００６５】
図１０は、第４の実施形態のページの書込み手順を表わすフローチャートである。
まず、フラッシュ制御部６は、ライトセッション（１つのライトコマンドでなされる書込み処理）を開始する（ステップＳ２０１）。
【００６６】
次に、フラッシュ制御部６は、一定量のデータの書込みが終了したときには（ステップＳ２０２でＹＥＳ）、ライトセッション（データ書込み）を中断する（ステップＳ２０４）。
【００６７】
フラッシュ制御部６は、一定量のデータの書込みが終了しないときには（ステップＳ２０２でＮＯ）、ライトセッションの終了条件が成立しているかを確認し、終了条件が成立していなかったら（ステップＳ２０３でＮＯ）、ステップＳ２０２に戻り、終了条件が成立している場合には(ステップＳ２０３でＹＥＳ）、ライトセッションを終了する。
【００６８】
フラッシュ制御部６は、一定量のデータの書込み速度Ｖを計算する（ステップＳ２０５）。
【００６９】
フラッシュ制御部６は、書込み速度Ｖが閾値ＴＨ１未満のときには（ステップＳ２０６でＹＥＳ）、ロウページの割合ＲＬをΔＸだけ増やす（ステップＳ２０７）。
【００７０】
フラッシュ制御部６は、書込み速度Ｖが閾値ＴＨ１以上のときには（ステップＳ２０６でＮＯ）、ロウページの割合ＲＬを維持する（ステップＳ２０８）。
【００７１】
次に、フラッシュ制御部６は、ライトセッションを続行（データ書き込みを再開）する（ステップＳ２０９）。
【００７２】
ライトセッションが終了したときに、フラッシュ制御部６は、書込み処理を終了する。
以上のように、本実施の形態によれば、メモリ装置の実動作時において、所定の書き込み速度が得られるように、ロウページとアッパーページの割合を設定することができる。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
例えば、以上の実施例における図９、図１０で示された制御は一定上での速度の確保を制御の原則に置いたが、一定量のメモリ容量の確保を制御の原則においてもよい。あるいは一定上での速度と一定量のメモリ容量の同時確保を実現することを制御の原則においてもよい。
【符号の説明】
【００７５】
１  ホスト機器、２  メモリ装置、３  ＭＰＵ、４  ＲＯＭ、５  Ｉ／Ｆ回路、６  フラッシュ制御部、７  フラッシュメモリ、８  ＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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