(57)【要約】      （修正有）【課題】不具合によって第１デジタル信号より第２デジタル信号が進相となり多相モータが逆転すると言う問題を解消する。【解決手段】半導体集積積回路は、デジタル信号Ｄｏｕｔ１、２に応答したモータ駆動出力信号Ｍｏｕｔ１、２の生成のために異常波形期間検出カウンタ１３１２と可変遅延回路１３４、１３７とを具備する逆転防止回路１３を含む。不具合によりＤｏｕｔ１よりＤｏｕｔ２が進相の場合には、カウンタ１３１２は進相側Ｄｏｕｔ２と遅相側Ｄｏｕｔ１との間の立ち上りの進相位相差をカウントする。可変遅延回路１３４、１３７の入力にＤｏｕｔ２が供給され、可変遅延回路の出力からモータの逆転を防止する第２モータ駆動出力信号Ｍｏｕｔ２が生成される。可変遅延回路の入力のＤｏｕｔ２と可変遅延回路１３４、１３７の出力のＭｏｕｔ２との間の遅延時間は、カウンタ１３１２でカウントされた進相位相差を少なくとも含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体集積積回路は、第１デジタル信号と第２デジタル信号とにそれぞれ応答して第１モータ駆動出力信号と第２モータ駆動出力信号とを生成する逆転防止回路を含むものであり、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが遅相の場合には、前記逆転防止回路から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが遅相とされた前記第２モータ駆動出力信号とによって駆動されるモータは正転するものであり、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記逆転防止回路から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが進相とされた前記第２モータ駆動出力信号とによって駆動される前記モータは逆転するものであり、
前記逆転防止回路は、異常波形期間検出カウンタと可変遅延回路を具備して、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記異常波形期間検出カウンタは進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の進相位相差をカウントして、
前記逆転防止回路の前記可変遅延回路の入力端子に前記第２デジタル信号が供給され、前記可変遅延回路の出力端子から前記モータの逆転を防止するための前記第２モータ駆動出力信号が生成され、
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号の間の遅延時間は、前記異常波形期間検出カウンタによってカウントされた前記進相位相差を少なくとも含む
半導体集積積回路。
【請求項２】
請求項１において、
前記逆転防止回路は、正常波形期間検出カウンタと加算器とを更に具備して、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが遅相の場合には、前記正常波形期間検出カウンタは進相側の前記第１デジタル信号の前記立ち上がりと遅相側の前記第２デジタル信号の前記立ち上がりとの間の遅相位相差をカウントして、
前記加算器は、前記遅相位相差と前記進相位相差との加算値を生成して、
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号との間の前記遅延時間は、前記加算器によって生成される前記加算値に対応する
半導体集積積回路。
【請求項３】
請求項１において、
前記逆転防止回路は、レジスタと加算器とを更に具備して、
前記レジスタには所定値が事前に設定可能とされ、前記加算器は前記異常波形期間検出カウンタによってカウントされた前記進相位相差と前記レジスタに事前に設定された前記所定値との加算値を生成して、
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号との間の前記遅延時間は、前記加算器によって生成される前記加算値に対応する
半導体集積積回路。
【請求項４】
請求項２において、
前記半導体集積積回路は、第１アナログコンパレータと、第２アナログコンパレータを更に具備する。
前記第１アナログコンパレータは、第１アナログ基準電圧と前記半導体集積積回路に接続される制御システムから生成される第１アナログ信号に応答して前記第１デジタル信号を生成する。
前記第２アナログコンパレータは、第２アナログ基準電圧と前記制御システムから生成される第２アナログ信号に応答して前記第２デジタル信号を生成する
半導体集積積回路。
【請求項５】
請求項４において、
前記逆転防止回路は、前記第１デジタル信号と前記第２デジタル信号が供給される波形検出回路を更に具備して、
前記第１デジタル信号の前記立ち上がりより前記第２デジタル信号の前記立ち上がりが遅相の場合には、前記波形検出回路の出力信号に応答して前記正常波形期間検出カウンタは進相側の前記第１デジタル信号の前記立ち上がりと遅相側の前記第２デジタル信号の前記立ち上がりとの間の前記遅相位相差をカウントして、
前記第１デジタル信号の前記立ち上がりより前記第２デジタル信号の前記立ち上がりが進相の場合には、前記波形検出回路の出力信号に応答して前記異常波形期間検出カウンタは進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の前記進相位相差をカウントする
半導体集積積回路。
【請求項６】
請求項５において、
前記波形検出回路は、可変論理構成レジスタと、可変論理回路を含み、
前記可変論理構成レジスタには、論理構成データが事前設定可能とされ、
前記可変論理構成レジスタに事前設定された前記論理構成データに応答して、前記波形検出回路の前記可変論理回路の論理動作が決定される
半導体集積積回路。
【請求項７】
請求項６において、
前記半導体集積積回路は、中央処理ユニットとバスとを更に具備して、
前記中央処理ユニットは前記バスを介して、前記可変論理構成レジスタに前記論理構成データを事前設定する
半導体集積積回路。
【請求項８】
請求項５において、
前記可変遅延回路は、直列接続された複数の遅延フリップフロップと第１セレクタとを含み、
前記第１セレクタの複数の入力端子は、直列接続された前記複数の遅延フリップフロップの初段遅延フリップフロップの入力から中間段遅延フリップフロップを経由して最終段遅延フリップフロップの出力までの複数の接続タップに接続され、
前記第１セレクタは前記加算器によって生成される前記加算値に応答して前記複数の接続タップから１つの選択接続タップを選択して、当該１つの選択接続タップでの伝達信号が前記可変遅延回路の前記出力端子から前記モータの逆転を防止するための前記第２モータ駆動出力信号として生成される
半導体集積積回路。
【請求項９】
請求項７において、
前記半導体集積積回路は、前記バスを介して前記中央処理ユニットと接続されたランダムアクセスメモリと不揮発性メモリとを更に具備して、
前記ランダムアクセスメモリは前記中央処理ユニットのワーク記憶領域として機能することが可能であり、前記不揮発性メモリは前記中央処理ユニットのためのソフトウェアを格納することが可能である
半導体集積積回路。
【請求項１０】
請求項９において、
前記中央処理ユニットと前記ランダムアクセスメモリと前記不揮発性メモリと前記バスとを具備する前記半導体集積積回路は、マイクロコントローラとして構成された
半導体集積積回路。
【請求項１１】
第１デジタル信号と第２デジタル信号とにそれぞれ応答して第１モータ駆動出力信号と第２モータ駆動出力信号とを生成する逆転防止回路を含む半導体集積積回路の動作方法であり、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが遅相の場合には、前記逆転防止回路から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが遅相とされた前記第２モータ駆動出力信号とによって駆動されるモータは正転するものであり、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記逆転防止回路から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが進相とされた前記第２モータ駆動出力信号とによって駆動される前記モータは逆転するものであり、
前記逆転防止回路は、異常波形期間検出カウンタと可変遅延回路を具備して、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記異常波形期間検出カウンタは進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の進相位相差をカウントして、
前記逆転防止回路の前記可変遅延回路の入力端子に前記第２デジタル信号が供給され、前記可変遅延回路の出力端子から前記モータの逆転を防止するための前記第２モータ駆動出力信号が生成され、
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号の間の遅延時間は、前記異常波形期間検出カウンタによってカウントされた前記進相位相差を少なくとも含む
半導体集積積回路の動作方法。
【請求項１２】
請求項１１において、
前記逆転防止回路は、正常波形期間検出カウンタと加算器とを更に具備して、
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが遅相の場合には、前記正常波形期間検出カウンタは進相側の前記第１デジタル信号の前記立ち上がりと遅相側の前記第２デジタル信号の前記立ち上がりとの間の遅相位相差をカウントして、
前記加算器は、前記遅相位相差と前記進相位相差との加算値を生成して、
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号との間の前記遅延時間は、前記加算器によって生成される前記加算値に対応する
半導体集積積回路の動作方法。
【請求項１３】
請求項１１において、
前記逆転防止回路は、レジスタと加算器とを更に具備して、
前記レジスタには所定値が事前に設定可能とされ、前記加算器は前記異常波形期間検出カウンタによってカウントされた前記進相位相差と前記レジスタに事前に設定された前記所定値との加算値を生成して、
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号との間の前記遅延時間は、前記加算器によって生成される前記加算値に対応する
半導体集積積回路の動作方法。
【請求項１４】
請求項１２において、
前記半導体集積積回路は、第１アナログコンパレータと、第２アナログコンパレータを更に具備する。
前記第１アナログコンパレータは、第１アナログ基準電圧と前記半導体集積積回路に接続される制御システムから生成される第１アナログ信号に応答して前記第１デジタル信号を生成する。
前記第２アナログコンパレータは、第２アナログ基準電圧と前記制御システムから生成される第２アナログ信号に応答して前記第２デジタル信号を生成する
半導体集積積回路の動作方法。
【請求項１５】
請求項１４において、
前記逆転防止回路は、前記第１デジタル信号と前記第２デジタル信号が供給される波形検出回路を更に具備して、
前記第１デジタル信号の前記立ち上がりより前記第２デジタル信号の前記立ち上がりが遅相の場合には、前記波形検出回路の出力信号に応答して前記正常波形期間検出カウンタは進相側の前記第１デジタル信号の前記立ち上がりと遅相側の前記第２デジタル信号の前記立ち上がりとの間の前記遅相位相差をカウントして、
前記第１デジタル信号の前記立ち上がりより前記第２デジタル信号の前記立ち上がりが進相の場合には、前記波形検出回路の出力信号に応答して前記異常波形期間検出カウンタは進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の前記進相位相差をカウントする
半導体集積積回路の動作方法。
【請求項１６】
請求項１５において、
前記波形検出回路は、可変論理構成レジスタと、可変論理回路を含み、
前記可変論理構成レジスタには、論理構成データが事前設定可能とされ、
前記可変論理構成レジスタに事前設定された前記論理構成データに応答して、前記波形検出回路の前記可変論理回路の論理動作が決定される
半導体集積積回路の動作方法。
【請求項１７】
請求項１６において、
前記半導体集積積回路は、中央処理ユニットとバスとを更に具備して、
前記中央処理ユニットは前記バスを介して、前記可変論理構成レジスタに前記論理構成データを事前設定する
半導体集積積回路の動作方法。
【請求項１８】
請求項１５において、
前記可変遅延回路は、直列接続された複数の遅延フリップフロップと第１セレクタとを含み、
前記第１セレクタの複数の入力端子は、直列接続された前記複数の遅延フリップフロップの初段遅延フリップフロップの入力から中間段遅延フリップフロップを経由して最終段遅延フリップフロップの出力までの複数の接続タップに接続され、
前記第１セレクタは前記加算器によって生成される前記加算値に応答して前記複数の接続タップから１つの選択接続タップを選択して、当該１つの選択接続タップでの伝達信号が前記可変遅延回路の前記出力端子から前記モータの逆転を防止するための前記第２モータ駆動出力信号として生成される
半導体集積積回路の動作方法。
【請求項１９】
請求項１７において、
前記半導体集積積回路は、前記バスを介して前記中央処理ユニットと接続されたランダムアクセスメモリと不揮発性メモリとを更に具備して、
前記ランダムアクセスメモリは前記中央処理ユニットのワーク記憶領域として機能することが可能であり、前記不揮発性メモリは前記中央処理ユニットのためのソフトウェアを格納することが可能である
半導体集積積回路の動作方法。
【請求項２０】
請求項１９において、
前記中央処理ユニットと前記ランダムアクセスメモリと前記不揮発性メモリと前記バスとを具備する前記半導体集積積回路は、マイクロコントローラとして構成された
半導体集積積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特に不具合となった制御システムから生成される第１デジタル信号よりも第２デジタル信号が進相となって多相モータが逆転すると言う問題を解消するのに有効な技術に関するものである。
【背景技術】
【０００２】
従来から、カメラではレンズの絞りをモータによって調整して、撮影する被写体の明るさが調整されて、このモータには従来からステッピングモータが使用される。良く知られているように、ステッピングモータは、固定子(ステータ)のコイルに駆動電流を流すことで磁力を発生させて、回転子(ロータ)を回転するものである。ステッピングモータはパルスモータとも呼ばれ、パルス信号の印加に応答して所定のステップ単位で回転する。回転角度と回転速度はパルス信号の印加回数とパルス信号の周期によって決定されるので、回転角度＝ステップ角(度)×パルス回数となって、回転速度［ｒｐｍ］＝(ステップ角(度)／３６０)×パルス速度［Ｈｚ］×６０［ｓ］となる。ステッピングモータの非通電状態(無励磁状態)で静止トルクが得られパルス印加を停止するとモータはその位置で停止するので、ステッピングモータは正確な回転角度制御に適する。標準的なユニポーラ型ステッピングモータでは、回転子(ロータ)を回転させる固定子(ステータ)は少なくとも２個のコイルを有する。第１コイルは第１中間タップの両端に第１端子Ｘと第２端子／Ｘとを有して、第２コイルは第２中間タップの両端に第３端子Ｙと第４端子／Ｙを有する。
【０００３】
このユニポーラ型ステッピングモータの駆動方式には、１相励磁方式と２相励磁方式とがある。
【０００４】
１相励磁方式では、第１端子Ｘと第３端子Ｙと第２端子／Ｘと第４端子／Ｙの順序で４相の駆動電流を流すことで、回転子(ロータ)は正転する。尚、第１端子Ｘと第３端子Ｙと第２端子／Ｘと第４端子／Ｙの順序で流れる４相の駆動電流は、位相差が略９０度のノンオーバーラップの４個の方形パルス駆動電流となっている。１相励磁方式では、第４端子／Ｙと第２端子／Ｘと第３端子Ｙと第１端子Ｘの順序で４相の駆動電流を流すことで、回転子(ロータ)は逆転する。１相励磁方式は単純な方式であるが、トルクが弱く高速回転に不向きで、安定性が良くなく、実用的でないと言う欠点を有している。
【０００５】
２相励磁方式でも、第１端子Ｘと第３端子Ｙと第２端子／Ｘと第４端子／Ｙの順序で４相の駆動電流を流すことで、回転子(ロータ)は正転する。尚、第１端子Ｘと第３端子Ｙと第２端子／Ｘと第４端子／Ｙの順序で流れる４相の駆動電流は位相差が略９０度のオーバーラップの４個の方形パルス駆動電流となっており、オーバーラップの大きさは方形パルスの略半分のパルス幅となっている。２相励磁方式でも、１相励磁方式と同様に、第４端子／Ｙと第２端子／Ｘと第３端子Ｙと第１端子Ｘの順序で４相の駆動電流を流すことで、回転子(ロータ)は逆転する。２相励磁方式は、１相励磁方式と比較して、回転数が安定して、大きなトルクが得られると言う特徴を有する。
【０００６】
下記特許文献１には、ダイナモメータや電動機等の回転体に取り付けられたエンコーダ等の検出器の検出信号を使用して正転方向、逆転方向の判定を行う際に、エンコーダの検出出力パルスの欠落やノイズにより急激な極性変化が発生して被制御体に対する悪影響を軽減することが記載されている。エンコーダから生成される第１相パルスと第２相パルスとは正逆転判定部に供給され正転と逆転とが判定され、第１相パルスと第２相パルスのいずれかが速度検出部に供給されて周波数−電圧変換によって検出速度信号が生成される。比較部では検出速度信号とプリセット設定値との差信号が形成され、この差信号がコンパレータの入力端子に供給される。速度検出部の検出速度信号は極性反転部の入力端子に供給され、極性反転部の出力端子には切換部が接続される。回転体の速度が所定値以下となるとコンパレータの出力信号に応答する誤動作防止部は、切換部を介して極性反転部の出力端子の信号を速度検出信号として選択する。
【０００７】
下記特許文献２には、３相の電源によって電動機(モータ)を駆動する際に、３相のうち２相の電圧波形を方形波信号に整形して生成した２つの波形整形信号の位相差を正規の位相差と比較して電動機に与えられる３相が正相か逆相かを判別して、更に必要に応じて３相か単相かを判別して判別信号を生成することが記載されている。また、この判別信号に基づいて、電動機に対する電源入力の異常を警告するか、３相のうちの所定の相を入れ換えるか、電動機に対する電源投入路を遮断するとされている。
【０００８】
下記特許文献３には、２つの非接触式変位計と２つのパルス発生器と回転数計と位相計と回転状態判別部とを有する回転方向監視装置が記載されている。２つの非接触式変位計はポンプの回転軸の回転を検出して２つの回転信号を出力して、２つのパルス発生器は２つの回転信号から２つのパルス信号を出力する。回転数計はパルス信号に基づき回転数信号を出力して、位相計は２つのパルス信号の位相差を算出して位相信号を出力して、回転状態判別部は位相信号と回転数信号により回転軸の正逆転状態を判別するものである。
【０００９】
下記特許文献４には、圧縮機に供給される３相電源のミス結線を検出するために、３相電圧のうちの基準相と他の１相との間の電位差に応じた第１波形を生成して基準相と残りの１相との間の電位差に応じた第２波形を生成することが記載されている。第１波形を基準波形とする第２波形の位相差を検出して、この位相差が正相時の位相差関係と異なるときに圧縮機の作動が禁止するとされている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２８４６４４号  公報
【特許文献２】特開平５−９５６２２号  公報
【特許文献３】特開平１１−１６０４８２号  公報
【特許文献４】特開昭６２−２８１７２６号  公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者等は本発明に先立って、冒頭で説明したように位相差が略９０度のオーバーラップの２個の方形パルス駆動信号を生成して２相モータを駆動することの可能な半導体集積回路の開発に従事した。この２相モータでは、上述したステッピングモータと同様に、モータ駆動の第１相駆動パルス信号よりも第２相駆動パルス信号が略９０度遅相となっている場合には２相モータは正転するが、第１相駆動パルス信号より第２相駆動パルス信号が進相となっている場合には２相モータは逆転するものである。カメラ等の応用において２相モータの逆転が発生すると、レンズの絞り動作またはオートフォーカス動作において誤動作が発生する。
【００１２】
ところで、２相モータを駆動するための第１相駆動パルス信号と第２相駆動パルス信号は、アナログ制御システムで生成される第１アナログ信号と第２アナログ信号をアナログコンパレータによってアナログ基準電圧と電圧比較することによって生成される。例えば、カメラのレンズの絞り動作またはオートフォーカス動作のために第１アナログ信号と第２アナログ信号とを生成するアナログ制御システムは、文字通り純粋のアナログ回路で構成されるだけではなく、近年は高精度化と高集積化と低消費電力化のためにソフトウェア制御によるデジタル信号処理とデジタル・アナログ変換とを実行するデジタル・アナログ混載回路で構成されることが多い。
【００１３】
いずれの構成方法によって実現されるアナログ制御システムが理想的な状態の場合には、２相モータを駆動するためにアナログ制御システムから生成される第１アナログ信号よりも第２アナログ信号が略９０度遅相となって、２相モータは正転するものである。しかし、いずれの構成方法によって実現される場合でも、アナログ制御システムに予測不可能な不具合が発生して、不具合のアナログ制御システムから生成される第１アナログ信号よりも第２アナログ信号が進相となって、２相モータは逆転することとなる。この不具合は種々の雑音や不適切な動作設定やソフトウェアのバグ等に起因することが、本発明に先立った本発明者の検討によって明らかとされた。
【００１４】
更に、本発明者は本発明に先立って上述した問題を解決するために、冒頭の背景技術に記載された４件の特許文献に記載された技術に関して検討を行った。
【００１５】
上記特許文献１に記載された技術は、極性変化による悪影響を軽減するために回転体の速度が所定値以下となると誤動作防止部が極性反転部の出力端子の信号を速度検出信号として選択するものである。しかし、この技術は上述した問題を解消することは不可能であることが、本発明に先立った本発明者の検討によって明らかとされた。すなわち、この技術では、不具合となったアナログ制御システムから生成される第１アナログ信号よりも第２アナログ信号が進相となって２相モータが逆転するような場合に、上述した問題を解消することは不可能である。
【００１６】
上記特許文献２に記載された技術は、モータ駆動信号の位相差を正規の位相差と比較することで、異常を警告するか、相の入れ換えを行うものである。しかし、この技術では、不具合のアナログ制御システムから生成される第１アナログ信号よりも第２アナログ信号が進相となって２相モータが逆転するような場合に、上述した問題を解消することは不可能なことが、本発明に先立った本発明者の検討によって明らかとされた。
【００１７】
上記特許文献３に記載された技術は、単純に回転軸の正逆転状態を判別するだけであり、この技術も上述した問題を解消することは不可能なことが、本発明に先立った本発明者の検討によって明らかとされた。
【００１８】
上記特許文献４に記載された技術は、配線ミスの検出により動作を禁止するだけであり、この技術も上述した問題を解消することは不可能なことが、本発明に先立った本発明者の検討によって明らかとされた。
【００１９】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
【００２１】
すなわち、代表的な実施の形態による半導体集積積回路(１)は、第１デジタル信号(Ｄｏｕｔ１)と第２デジタル信号(Ｄｏｕｔ２)とにそれぞれ応答して第１モータ駆動出力信号(Ｍｏｕｔ１)と第２モータ駆動出力信号(Ｍｏｕｔ２)とを生成する逆転防止回路(１３)を含む(図５参照)。
【００２２】
前記逆転防止回路(１３)は、異常波形期間検出カウンタ(１３１２)と可変遅延回路(１３４、１３７)を具備する。
【００２３】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記異常波形期間検出カウンタ(１３１２)は進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の進相位相差をカウントする。
【００２４】
前記可変遅延回路(１３４、１３７)の入力端子に前記第２デジタル信号(Ｄｏｕｔ２)が供給され、前記可変遅延回路(１３４、１３７)の出力端子からモータ(３)の逆転を防止するための前記第２モータ駆動出力信号(Ｍｏｕｔ２)が生成される。
【００２５】
前記可変遅延回路(１３４、１３７)の前記入力端子に供給される前記第２デジタル信号(Ｄｏｕｔ２)と前記可変遅延回路(１３４、１３７)の前記出力端子から生成される前記第２モータ駆動出力信号(Ｍｏｕｔ２)の間の遅延時間は、前記異常波形期間検出カウンタ(１３１２)によってカウントされた前記進相位相差を少なくとも含むことを特徴とする(図６参照)。
【発明の効果】
【００２６】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００２７】
すなわち、本半導体集積回路(１)によれば、不具合となった制御システムから生成される第１デジタル信号よりも第２デジタル信号が進相となって多相モータが逆転すると言う問題を解消することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、ステッピングモータである２相モータ３を駆動する実施の形態１による半導体集積回路１の構成を示す図である。
【図２】図２は、図１に示した実施の形態１による半導体集積回路１に含まれたアナログコンパレータ(ＣＭＰ１)１１、(ＣＭＰ２)１２の構成を示す図である。
【図３】図３は、図１に示した実施の形態１による半導体集積回路１に接続されるアナログ制御システム２が理想的な状態、すなわち２相モータ３が正転する状態で、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が遅相となる様子を示す図である。
【図４】図４は、図１に示した実施の形態１による半導体集積回路１に接続されるアナログ制御システム２に予測が不可能な不具合が発生した状態、すなわち２相モータ３が逆転する状態で、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が進相となる様子を示す図である。
【図５】図５は、図１に示した実施の形態１による半導体集積回路１に含まれた逆転防止回路１３の構成を示す図である。
【図６】図６は、図１と図２と図５とを参照して説明した実施の形態１による逆転防止回路１３を含む半導体集積回路１の動作を説明する図である。
【図７】図７は、図５に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の構成を示す図である。
【図８】図８は、理想状態で第１デジタル出力信号Ｄｏｕｔ１より第２デジタル出力信号Ｄｏｕｔ２が遅相の場合での図７に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【図９】図９は、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相の場合の図７に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【図１０】図１０は、図５に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の他の構成を示す図である。
【図１１】図１１は、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２とが同相の場合での図１０に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【図１２】図１２は、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相の場合の図１０に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【発明を実施するための形態】
【００２９】
１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３０】
〔１〕代表的な実施の形態による半導体集積積回路(１)は、第１デジタル信号(Ｄｏｕｔ１)と第２デジタル信号(Ｄｏｕｔ２)とにそれぞれ応答して第１モータ駆動出力信号(Ｍｏｕｔ１)と第２モータ駆動出力信号(Ｍｏｕｔ２)とを生成する逆転防止回路(１３)を含むものである(図５参照)。
【００３１】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが遅相の場合には、前記逆転防止回路(１３)から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが遅相とされた前記第２モータ駆動出力信号とによって駆動されるモータ(３)は正転するものである(図３参照)。
【００３２】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記逆転防止回路(１３)から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが進相とされた前記第２モータ駆動出力信号とによって駆動される前記モータ(３)は逆転するものである(図４参照)。
【００３３】
前記逆転防止回路(１３)は、異常波形期間検出カウンタ(１３１２)と可変遅延回路(１３４、１３７)を具備する(図５参照)。
【００３４】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記異常波形期間検出カウンタは進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の進相位相差をカウントする。
【００３５】
前記逆転防止回路の前記可変遅延回路の入力端子に前記第２デジタル信号が供給され、前記可変遅延回路の出力端子から前記モータ(３)の逆転を防止するための前記第２モータ駆動出力信号が生成される。
【００３６】
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号の間の遅延時間は、前記異常波形期間検出カウンタ(１３１２)によってカウントされた前記進相位相差を少なくとも含むことを特徴とするものである(図６参照)。
【００３７】
前記実施の形態によれば、不具合となった制御システムから生成される第１デジタル信号よりも第２デジタル信号が進相となって多相モータが逆転すると言う問題を解消することができる。
【００３８】
好適な実施の形態では、前記逆転防止回路(１３)は、正常波形期間検出カウンタ(１３１１)と加算器(１３５)とを更に具備する。
【００３９】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが遅相の場合には、前記正常波形期間検出カウンタは進相側の前記第１デジタル信号の前記立ち上がりと遅相側の前記第２デジタル信号の前記立ち上がりとの間の遅相位相差をカウントする。
【００４０】
前記加算器は、前記遅相位相差と前記進相位相差との加算値を生成する。
【００４１】
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号との間の前記遅延時間は、前記加算器によって生成される前記加算値に対応することを特徴とするものである(図６参照)。
【００４２】
他の好適な実施の形態では、前記逆転防止回路(１３)は、レジスタ(１３８)と加算器(１３５)とを更に具備する。
【００４３】
前記レジスタには所定値が事前に設定可能とされ、前記加算器は前記異常波形期間検出カウンタによってカウントされた前記進相位相差と前記レジスタに事前に設定された前記所定値との加算値を生成する。
【００４４】
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号との間の前記遅延時間は、前記加算器によって生成される前記加算値に対応することを特徴とするものである(図６参照)。
【００４５】
更に他の好適な実施の形態では、前記半導体集積積回路(１)は、第１アナログコンパレータ(１１)と、第２アナログコンパレータ(１２)を更に具備する。
【００４６】
前記第１アナログコンパレータ(１１)は、第１アナログ基準電圧(ＡＶｒｅｆ１)と前記半導体集積積回路に接続される制御システム(２)から生成される第１アナログ信号(Ａｉｎ１)に応答して前記第１デジタル信号(Ｄｏｕｔ１)を生成する。
【００４７】
前記第２アナログコンパレータ(１２)は、第２アナログ基準電圧(ＡＶｒｅｆ２)と前記制御システム(２)から生成される第２アナログ信号(Ａｉｎ２)に応答して前記第２デジタル信号(Ｄｏｕｔ２)を生成することを特徴とするものである(図１参照)。
【００４８】
より好適な実施の形態では、前記逆転防止回路(１３)は、前記第１デジタル信号と前記第２デジタル信号が供給される波形検出回路(１３２３)を更に具備する。
【００４９】
前記第１デジタル信号の前記立ち上がりより前記第２デジタル信号の前記立ち上がりが遅相の場合には、前記波形検出回路の出力信号に応答して前記正常波形期間検出カウンタは進相側の前記第１デジタル信号の前記立ち上がりと遅相側の前記第２デジタル信号の前記立ち上がりとの間の前記遅相位相差をカウントする。
【００５０】
前記第１デジタル信号の前記立ち上がりより前記第２デジタル信号の前記立ち上がりが進相の場合には、前記波形検出回路の出力信号に応答して前記異常波形期間検出カウンタは進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の前記進相位相差をカウントすることを特徴とする。
【００５１】
他のより好適な実施の形態では、前記波形検出回路(１３２３)は、可変論理構成レジスタ(１３２３１)と、可変論理回路(１３２３２)を含む。
【００５２】
前記可変論理構成レジスタには、論理構成データが事前設定可能とされる。
【００５３】
前記可変論理構成レジスタに事前設定された前記論理構成データに応答して、前記波形検出回路の前記可変論理回路の論理動作が決定されることを特徴とするものである(図７参照)。
【００５４】
更に他のより好適な実施の形態は、前記半導体集積積回路(１)は、中央処理ユニット(１４)とバス(ＢＵＳ)とを更に具備する。
【００５５】
前記中央処理ユニットは前記バスを介して、前記可変論理構成レジスタに前記論理構成データを事前設定することを特徴とするものである。
【００５６】
別のより好適な実施の形態では、前記可変遅延回路は、直列接続された複数の遅延フリップフロップ(ＤＦＦ０、ＤＦＦ１…ＤＦＦ９)と第１セレクタ(１３７)とを含む。
【００５７】
前記第１セレクタ(１３７)の複数の入力端子は、直列接続された前記複数の遅延フリップフロップの初段遅延フリップフロップ(ＤＦＦ０)の入力から中間段遅延フリップフロップ(ＤＦＦ１…８)を経由して最終段遅延フリップフロップ(ＤＦＦ９)の出力までの複数の接続タップに接続される。
【００５８】
前記第１セレクタは前記加算器によって生成される前記加算値に応答して前記複数の接続タップから１つの選択接続タップを選択して、当該１つの選択接続タップでの伝達信号が前記可変遅延回路の前記出力端子から前記モータの逆転を防止するための前記第２モータ駆動出力信号として生成されることを特徴とする(図５、図６参照)。
【００５９】
具体的な実施の形態では、前記半導体集積積回路(１)は、前記バスを介して前記中央処理ユニットと接続されたランダムアクセスメモリ(１５)と不揮発性メモリ(１６)とを更に具備する。
【００６０】
前記ランダムアクセスメモリは前記中央処理ユニットのワーク記憶領域として機能することが可能であり、前記不揮発性メモリは前記中央処理ユニットのためのソフトウェアを格納することが可能であることを特徴とするものである(図１参照)。
【００６１】
最も具体的な実施の形態では、前記中央処理ユニットと前記ランダムアクセスメモリと前記不揮発性メモリと前記バスとを具備する前記半導体集積積回路は、マイクロコントローラとして構成されたことを特徴とするものである(図１参照)。
【００６２】
〔２〕別の観点の代表的な実施の形態は、第１デジタル信号(Ｄｏｕｔ１)と第２デジタル信号(Ｄｏｕｔ２)とにそれぞれ応答して第１モータ駆動出力信号(Ｍｏｕｔ１)と第２モータ駆動出力信号(Ｍｏｕｔ２)とを生成する逆転防止回路(１３)を含む半導体集積積回路(１)の動作方法である。
【００６３】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが遅相の場合には、前記逆転防止回路(１３)から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが遅相とされた前記第２モータ駆動出力信号とによって駆動されるモータ(３)は正転するものである(図３参照)。
【００６４】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記逆転防止回路(１３)から生成される前記第１モータ駆動出力信号と前記第１モータ駆動出力信号の立ち上がりより立ち上がりが進相とされた前記第２モータ駆動出力信号とによって駆動される前記モータ(３)は逆転するものである(図４参照)。
【００６５】
前記逆転防止回路(１３)は、異常波形期間検出カウンタ(１３１２)と可変遅延回路(１３４、１３７)を具備する(図５参照)。
【００６６】
前記第１デジタル信号の立ち上がりより前記第２デジタル信号の立ち上がりが進相の場合には、前記異常波形期間検出カウンタは進相側の前記第２デジタル信号の前記立ち上がりと遅相側の前記第１デジタル信号の前記立ち上がりとの間の進相位相差をカウントする。
【００６７】
前記逆転防止回路の前記可変遅延回路の入力端子に前記第２デジタル信号が供給され、前記可変遅延回路の出力端子から前記モータ(３)の逆転を防止するための前記第２モータ駆動出力信号が生成される。
【００６８】
前記可変遅延回路の前記入力端子に供給される前記第２デジタル信号と前記可変遅延回路の前記出力端子から生成される前記第２モータ駆動出力信号の間の遅延時間は、前記異常波形期間検出カウンタ(１３１２)によってカウントされた前記進相位相差を少なくとも含むことを特徴とするものである(図５、図６参照)。
【００６９】
前記実施の形態によれば、不具合となった制御システムから生成される第１デジタル信号よりも第２デジタル信号が進相となって多相モータが逆転すると言う問題を解消することができる。
【００７０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７１】
［実施の形態１］
《半導体集積回路の構成》
図１は、ステッピングモータである２相モータ３を駆動する実施の形態１による半導体集積回路１の構成を示す図である。
【００７２】
《マイクロコントローラ》
図１に示すように、実施の形態１による半導体集積回路１は、マイクロコントローラユニット(ＭＣＵ)として構成されている。実施の形態１による半導体集積回路１は、中央処理ユニット(ＣＰＵ)１４、ランダムアクセスメモリ(ＲＡＭ)１５、リードオンリーメモリ(ＲＯＭ)１６、バスコントローラ１７、第３機能モジュール１８Ａ、第４機能モジュール１８Ｂ、バスＢＵＳを含んでいる。
【００７３】
中央処理ユニット(ＣＰＵ)１４はリードオンリーメモリ(ＲＯＭ)１６に格納された種々のソフトウェアを実行することで、半導体集積回路１の種々の機能を実現する。このリードオンリーメモリ(ＲＯＭ)１６は、オンチップのフラッシュ不揮発性メモリを含むものである。
【００７４】
ランダムアクセスメモリ(ＲＡＭ)１５はバスＢＵＳを介して中央処理ユニット(ＣＰＵ)１４によってアクセスされ、中央処理ユニット(ＣＰＵ)１４のためのワーク記憶領域として機能する。
【００７５】
バスコントローラ１７は、中央処理ユニット(ＣＰＵ)１４が図示されていない外部バスに接続される外部デバイスをアクセスする際のアクセスレィテンシーを隠蔽するデバイスとして機能する。従って、バスコントローラ１７は、バスＢＵＳを介して供給される中央処理ユニット(ＣＰＵ)１４のアクセスアドレスを図示されていない外部バスに出力する一方、外部バスのデータを格納するバッファメモリを内蔵する。
【００７６】
第３機能モジュール１８Ａと第４機能モジュール１８Ｂは、割り込みコントローラ(ＩＣＵ)やデータトランスファコントローラ(ＤＴＣ)やダイレクトメモリアクセスコントローラ(ＤＭＡＣ)等のハードウェアマクロによって構成されたＩＰコアである。また更に第３機能モジュール１８Ａと第４機能モジュール１８Ｂは、バスＢＵＳにデータトランスファコントローラ(ＤＴＣ)やダイレクトメモリアクセスコントローラ(ＤＭＡＣ)を介して接続された低速の内部周辺バスに接続されたデータフラッシュやウォッチドックタイマ(ＷＤＴ)や巡回冗長検査・モジュール(ＣＲＣ)やタイマ(ＴＭＲ)やＡ／Ｄ変換器を含んでいる。尚、割り込みコントローラ(ＩＣＵ)は、半導体集積回路１の内部および外部の種々の周辺モジュールから中央処理ユニット(ＣＰＵ)１４への割り込みを処理する。
【００７７】
《アナログ制御システム》
図１に示したマイクロコントローラユニット(ＭＣＵ)として構成された半導体集積回路１には、カメラのレンズの絞り動作またはオートフォーカス動作のために第１アナログ信号Ａｉｎ１と第２アナログ信号Ａｉｎ２とを生成するアナログ制御システム２が接続されている。このアナログ制御システム２は、文字通りに純粋のアナログ回路で構成されるだけではなく、近年は高精度化と高集積化と低消費電力化のためにソフトウェア制御によるデジタル信号処理とデジタル・アナログ変換とを実行するデジタル・アナログ混載回路で構成されることができる。
【００７８】
《アナログコンパレータ》
更に、図１に示したマイクロコントローラユニット(ＭＣＵ)として構成された半導体集積回路１は、第１機能モジュール１１としてのアナログコンパレータ(ＣＭＰ１)１１と第２機能モジュール１２としてのアナログコンパレータ(ＣＭＰ２)１２とこの実施の形態１の特徴である逆転防止回路１３とを含んでいる。第１機能モジュール１１としてのアナログコンパレータ(ＣＭＰ１)１１の第１入力端子と第２入力端子には第１アナログ信号Ａｉｎ１と第１アナログ基準電圧ＡＶｒｅｆ１がそれぞれ供給され、第２機能モジュール１２としてのアナログコンパレータ(ＣＭＰ２)１２の第１入力端子と第２入力端子には第２アナログ信号Ａｉｎ２と第２アナログ基準電圧ＡＶｒｅｆ２がそれぞれ供給される。
【００７９】
従って、第１機能モジュール１１としてのアナログコンパレータ(ＣＭＰ１)１１は第１アナログ基準電圧ＡＶｒｅｆ１を基準値として第１アナログ信号Ａｉｎ１のハイレベルとローレベルとを検出するので、電圧比較結果としての第１デジタル出力信号Ｄｏｕｔ１がアナログコンパレータ(ＣＭＰ１)１１の出力端子から生成される。第１アナログ信号Ａｉｎ１が第１アナログ基準電圧ＡＶｒｅｆ１よりもハイレベルである場合には第１デジタル出力信号Ｄｏｕｔ１がハイレベルとなり、第１アナログ信号Ａｉｎ１が第１アナログ基準電圧ＡＶｒｅｆ１よりもローレベルである場合には第１デジタル出力信号Ｄｏｕｔ１がローレベルとなる。
【００８０】
同様に、第２機能モジュール１２としてのアナログコンパレータ(ＣＭＰ２)１２は第２アナログ基準電圧ＡＶｒｅｆ２を基準値として第２アナログ信号Ａｉｎ２のハイレベルとローレベルとを検出するので、電圧比較結果としての第２デジタル出力信号Ｄｏｕｔ２がアナログコンパレータ(ＣＭＰ２)１２の出力端子から生成される。第２アナログ信号Ａｉｎ２が第２アナログ基準電圧ＡＶｒｅｆ２よりもハイレベルである場合には第２デジタル出力信号Ｄｏｕｔ２がハイレベルとなり、第２アナログ信号Ａｉｎ２が第２アナログ基準電圧ＡＶｒｅｆ２よりもローレベルである場合には第２デジタル出力信号Ｄｏｕｔ２がローレベルとなる。
【００８１】
《逆転防止回路》
実施の形態１の特徴である逆転防止回路１３の第１入力端子と第２入力端子には、第１機能モジュール１１のアナログコンパレータ(ＣＭＰ１)１１から生成される第１デジタル出力信号Ｄｏｕｔ１と第２機能モジュール１２のアナログコンパレータ(ＣＭＰ２)１２から生成される第２デジタル出力信号Ｄｏｕｔ２がそれぞれ供給される。この逆転防止回路１３の逆転防止動作の動作条件は、バスＢＵＳを介して事前に中央処理ユニット(ＣＰＵ)１４によって設定可能とされる。
【００８２】
アナログ制御システム２が理想的な状態である場合を、想定する。この場合には、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が略９０度遅相となり、アナログコンパレータ(ＣＭＰ１)１１から生成される第１デジタル出力信号Ｄｏｕｔ１よりもアナログコンパレータ(ＣＭＰ１)１２から生成される第２デジタル出力信号Ｄｏｕｔ２が略９０度遅相となる。従って、２相モータ３は、正転するものである。このような場合には、逆転防止回路１３の逆転防止動作は停止される。すなわち、逆転防止回路１３は第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が略９０度遅相となっていることを検出して、逆転防止回路１３の逆転防止動作は停止され、第１モータ駆動出力信号Ｍｏｕｔ１と第２モータ駆動出力信号Ｍｏｕｔ２とを出力する。この逆転防止動作の停止状態では、第１モータ駆動出力信号Ｍｏｕｔ１より第２モータ駆動出力信号Ｍｏｕｔ２略９０度遅相となるので、２相モータ３は正転するものである。
【００８３】
アナログ制御システム２に予測が不可能な不具合が発生した場合を、想定する。この場合には、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が進相となり、アナログコンパレータ(ＣＭＰ１)１１から生成される第１デジタル出力信号Ｄｏｕｔ１よりもアナログコンパレータ(ＣＭＰ１)１２から生成される第２デジタル出力信号Ｄｏｕｔ２が進相となる。この状態では、２相モータ３は、逆転するものである。このような場合には、逆転防止回路１３の逆転防止動作が実行される。すなわち、逆転防止回路１３は第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相となっていることを検出して、逆転防止回路１３の逆転防止動作が実行され、第１モータ駆動出力信号Ｍｏｕｔ１と第２モータ駆動出力信号Ｍｏｕｔ２とを出力する。すなわち、この逆転防止動作の実行状態では、第１デジタル出力信号Ｄｏｕｔ１より第２デジタル出力信号Ｄｏｕｔ２が進相となっているにもかかわらず、第１モータ駆動出力信号Ｍｏｕｔ１より第２モータ駆動出力信号Ｍｏｕｔ２が略９０度遅相とされるので、２相モータ３は正転するものである。
【００８４】
また、アナログ制御システム２に予測が不可能な不具合が発生した場合には、図１に示すように逆転防止回路１３からエラーフラグ信号Ｅｒｒｏｒ  Ｆｌａｇとエラー情報Ｅｒｒｏｒ  Ｉｎｆｏｒｍａｔｉｏｎが生成されアナログ制御システム２に供給される。
【００８５】
《アナログコンパレータ》
図２は、図１に示した実施の形態１による半導体集積回路１に含まれたアナログコンパレータ(ＣＭＰ１)１１、(ＣＭＰ２)１２の構成を示す図である。
【００８６】
図２に示すように、第１機能モジュール１１としてのアナログコンパレータ(ＣＭＰ１)１１は、基準電圧発生器１１１と４個の分圧抵抗１１２１、１１２２、１１２３、１１２４とセレクタ１１３、１１４とアナログ比較器１１５とを含んでいる。基準電圧発生器１１１から生成される基準電圧はセレクタ１１３の第１入力端子に供給されるとともに分圧抵抗１１２１の一端に供給されて、分圧抵抗１１２１の他端と分圧抵抗１１２２の一端の第１分圧電圧はセレクタ１１３の第２入力端子に供給される。分圧抵抗１１２２の他端と分圧抵抗１１２３の一端の第２分圧電圧はセレクタ１１３の第３入力端子に供給され、分圧抵抗１１２３の他端と分圧抵抗１１２４の一端の第３分圧電圧はセレクタ１１３の第４入力端子に供給され、分圧抵抗１１２４の他端は接地電位に接続される。セレクタ１１４の第１入力端子に第１アナログ基準電圧ＡＶｒｅｆ１が供給される一方、セレクタ１１４の第２入力端子には中央処理ユニット(ＣＰＵ)１４から供給される選択信号に応答してセレクタ１１４によって基準電圧発生器１１１の基準電圧と第１分圧電圧と第２分圧電圧と第３分圧電圧のいずれかが選択されて供給される。アナログ比較器１１５の第１入力端子には第１アナログ信号Ａｉｎ１が供給される一方、アナログ比較器１１５の第２入力端子にはセレクタ１１４の出力端子から第１アナログ基準電圧ＡＶｒｅｆ１と基準電圧発生器１１１の基準電圧と第１分圧電圧と第２分圧電圧と第３分圧電圧とのいずれかが供給される。このように、図２に示した第１機能モジュール１１としてのアナログコンパレータ(ＣＭＰ１)１１は、第１デジタル出力信号Ｄｏｕｔ１を生成するための参照電圧として、第１アナログ基準電圧ＡＶｒｅｆ１と基準電圧発生器１１１の基準電圧と第１分圧電圧と第２分圧電圧と第３分圧電圧とのいずれかを選択することが可能である。
【００８７】
図２に示すように、第２機能モジュール１２としてのアナログコンパレータ(ＣＭＰ２)１２は、基準電圧発生器１２１と４個の分圧抵抗１２２１、１２２２、１２２３、１２２４とセレクタ１２３、１２４とアナログ比較器１２５とを含んでいる。基準電圧発生器１２１から生成される基準電圧はセレクタ１２３の第１入力端子に供給されるとともに分圧抵抗１２２１の一端に供給されて、分圧抵抗１２２１の他端と分圧抵抗１２２２の一端の第１分圧電圧はセレクタ１２３の第２入力端子に供給される。分圧抵抗１２２２の他端と分圧抵抗１２２３の一端の第２分圧電圧はセレクタ１２３の第３入力端子に供給され、分圧抵抗１２２３の他端と分圧抵抗１２２４の一端の第３分圧電圧はセレクタ１２３の第４入力端子に供給され、分圧抵抗１２２４の他端は接地電位に接続される。セレクタ１２４の第１入力端子に第２アナログ基準電圧ＡＶｒｅｆ２が供給される一方、セレクタ１２４の第２入力端子には中央処理ユニット(ＣＰＵ)１４から供給される選択信号に応答してセレクタ１２４によって基準電圧発生器１２１の基準電圧と第１分圧電圧と第２分圧電圧と第３分圧電圧とのずれかが選択されて供給される。アナログ比較器１２５の第１入力端子には第２アナログ信号Ａｉｎ２が供給される一方、アナログ比較器１２５の第２入力端子にはセレクタ１２４の出力端子から第２アナログ基準電圧ＡＶｒｅｆ２と基準電圧発生器１２１の基準電圧と第１分圧電圧と第２分圧電圧と第３分圧電圧とのいずれかが供給される。このように、図２に示した第２機能モジュール１２としてのアナログコンパレータ(ＣＭＰ２)１２は、第２デジタル出力信号Ｄｏｕｔ２を生成するための参照電圧として、第２アナログ基準電圧ＡＶｒｅｆ２と基準電圧発生器１２１の基準電圧と第１分圧電圧と第２分圧電圧と第３分圧電圧とのいずれかを選択することが可能である。
【００８８】
《モータの正転状態》
図３は、図１に示した実施の形態１による半導体集積回路１に接続されるアナログ制御システム２が理想的な状態、すなわち２相モータ３が正転する状態で、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が遅相となる様子を示す図である。
【００８９】
更に図３に示した状態では、アナログコンパレータ(ＣＭＰ１)１１から生成される第１デジタル出力信号Ｄｏｕｔ１よりも、アナログコンパレータ(ＣＭＰ１)１２から生成される第２デジタル出力信号Ｄｏｕｔ２が遅相となる。
【００９０】
《モータの逆転状態》
図４は、図１に示した実施の形態１による半導体集積回路１に接続されるアナログ制御システム２に予測が不可能な不具合が発生した状態、すなわち２相モータ３が逆転する状態で、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が進相となる様子を示す図である。
【００９１】
更に図４に示した状態では、アナログコンパレータ(ＣＭＰ１)１１から生成される第１デジタル出力信号Ｄｏｕｔ１よりも、アナログコンパレータ(ＣＭＰ１)１２から生成される第２デジタル出力信号Ｄｏｕｔ２が進相となる。
【００９２】
《逆転防止回路の構成》
図５は、図１に示した実施の形態１による半導体集積回路１に含まれた逆転防止回路１３の構成を示す図である。
【００９３】
図５に示すように、図１に示した実施の形態１による半導体集積回路１の特徴である逆転防止回路１３は、正常波形位相差検出のための第１カウンタ１３１１と、異常波形期間検出のための第２カウンタ１３１２と、エッジ検出回路１３２１と、立ち上がりエッジ検出回路１３２２と、異常波形検出回路１３２３とを含んでいる。更に逆転防止回路１３は、ＯＲ回路１３３１とＡＮＤ回路１３３２、１３３３、１３３４、１３３５と遅延回路１３４と加算器１３５とセレクタ１３６、１３７とレジスタ１３８とフリップフロップ１３９１、１３９２を含んでいる。
【００９４】
第１機能モジュール１１のアナログコンパレータ(ＣＭＰ１)１１から生成される第１デジタル出力信号Ｄｏｕｔ１は、エッジ検出回路１３２１の入力端子と異常波形検出回路１３２３の第１入力端子に供給される。更に第２機能モジュール１２のアナログコンパレータ(ＣＭＰ２)１２から生成される第２デジタル出力信号Ｄｏｕｔ２は、立ち上がりエッジ検出回路１３２２の入力端子と異常波形検出回路１３２３の第２入力端子と遅延回路１３４の入力端子に供給される。
【００９５】
エッジ検出回路１３２１からの立ち下がり検出出力信号Ｆａｌｌと立ち上がり検出出力信号ＲｉｓｅとはＯＲ回路１３３１の第１入力端子と第２入力端子とにそれぞれ供給され、ＯＲ回路１３３１からのホールド出力信号Ｈｏｌｄは異常波形期間検出のための第２カウンタ１３１２のホールド入力端子に供給される。
【００９６】
立ち上がりエッジ検出回路１３２２からの立ち上がり検出出力信号Ｒｉｓｅと異常波形検出回路１３２３からの異常波形検出出力信号Ｅｒｒｏｒ＿ＤｅｔとはＡＮＤ回路１３３２の第１入力端子と第２入力端子とにそれぞれ供給され、ＡＮＤ回路１３３２のクリア・スタート信号Ｃｌｅａｒ＆Ｓｔａｒｔは異常波形期間検出のための第２カウンタ１３１２のクリア・スタート入力端子に供給される。
【００９７】
エッジ検出回路１３２１からの立ち上がり検出出力信号Ｒｉｓｅと異常波形検出回路１３２３からの異常波形検出出力信号Ｅｒｒｏｒ＿ＤｅｔはＡＮＤ回路１３３３の第１入力端子と反転第２入力端子とにそれぞれ供給され、ＡＮＤ回路１３３３からのクリア・スタート信号Ｃｌｅａｒ＆Ｓｔａｒｔは正常波形位相差検出のための第１カウンタ１３１１のクリア・スタート入力端子に供給される。
【００９８】
立ち上がりエッジ検出回路１３２２からの立ち上がり検出出力信号Ｒｉｓｅと異常波形検出回路１３２３からの異常波形検出出力信号Ｅｒｒｏｒ＿ＤｅｔはＡＮＤ回路１３３４の第１入力端子と反転第２入力端子とにそれぞれ供給され、ＡＮＤ回路１３３４からのホールド出力信号Ｈｏｌｄは正常波形位相差検出のための第１カウンタ１３１１のホールド入力端子に供給される。
【００９９】
異常波形検出回路１３２３からの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔと第２機能モジュール１２のアナログコンパレータ(ＣＭＰ２)１２から生成される第２デジタル出力信号Ｄｏｕｔ２とはＡＮＤ回路１３３５の反転第１入力端子と第２入力端子とにそれぞれ供給され、ＡＮＤ回路１３３５からの出力信号はセレクタ１３７の第１入力端子に供給される。第２機能モジュール１２のアナログコンパレータ(ＣＭＰ２)１２から生成される第２デジタル出力信号Ｄｏｕｔ２は遅延回路１３４の第１遅延フリップフロップＤＦＦ０の入力端子に供給され、第１遅延フリップフロップＤＦＦ０の第１遅延出力信号はセレクタ１３７の第２入力端子と第２遅延フリップフロップＤＦＦ１の入力端子に供給される。第２遅延フリップフロップＤＦＦ１の第２遅延出力信号はセレクタ１３７の第３入力端子と第３遅延フリップフロップＤＦＦ２の入力端子に供給され、第３遅延フリップフロップＤＦＦ２の第３遅延出力信号はセレクタ１３７の第４入力端子と第４遅延フリップフロップＤＦＦ３の入力端子とに供給される。第４遅延フリップフロップＤＦＦ３の第４遅延出力信号はセレクタ１３７の第５入力端子と第５遅延フリップフロップＤＦＦ４の入力端子に供給される。以下同様にして図５では省略されているが、第９遅延フリップフロップＤＦＦ８の第９遅延出力信号はセレクタ１３７の第１０入力端子と第１０遅延フリップフロップＤＦＦ９の入力端子とに供給され、第１０遅延フリップフロップＤＦＦ９の第１０遅延出力信号はセレクタ１３７の第１１入力端子に供給される。
【０１００】
所定のクロック周波数を有するクロック信号ＣＬＫが、正常波形位相差検出のための第１カウンタ１３１１のトリガ入力端子と異常波形期間検出のための第２カウンタ１３１２のトリガ入力端子と遅延回路１３４の１０個の遅延フリップフロップＤＦＦ０、１…９のトリガ入力端子とに供給される。また更に、フリップフロップ１３９１、１３９２のトリガ入力端子にも、所定のクロック周波数を有するクロック信号ＣＬＫが供給される。
【０１０１】
図３で説明したようにアナログ制御システム２が理想的な状態すなわち２相モータ３が正転する状態では、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が遅相となる。このように、理想的な状態すなわち正転状態では、異常波形検出回路１３２３の出力端子から生成される異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔはローレベル“０”となる。従って、ＡＮＤ回路１３３３は進相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりに応答して正常波形位相差検出のための第１カウンタ１３１１のカウント動作を初期値から開始する一方、ＡＮＤ回路１３３４は遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりに応答して第１カウンタ１３１１のカウント動作をホールドする。その結果、理想的な状態すなわち正転状態では、正常波形位相差検出のための第１カウンタ１３１１のカウント値は、進相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりと遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりとの間の位相差に対応するものとなる。
【０１０２】
すなわち、理想的な状態では異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔはローレベル“０”となるので、ＡＮＤ回路１３３３とＡＮＤ回路１３３４とはそれぞれ進相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりタイミング情報と遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりタイミング情報とを正常波形位相差検出のための第１カウンタ１３１１に供給する。従って、この第１カウンタ１３１１は、この２つのタイミングの間に所定のクロック周波数を有するクロック信号ＣＬＫに応答して、カウントアップ動作を実行する。このカウントアップ動作による第１カウンタ１３１１のカウント値は、セレクタ１３６を介して加算器１３５の第１入力端子に供給される。更に理想的な状態の異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔのローレベル“０”に応答して、ＡＮＤ回路１３３５は遅延回路１３４の第１遅延フリップフロップＤＦＦ０の入力端子に供給される第２デジタル出力信号Ｄｏｕｔ２をセレクタ１３７を経由してフリップフロップ１３９２の入力端子に供給する。その結果、理想的な状態、すなわち正転状態では、フリップフロップ１３９２の出力端子からは、遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりと立ち下がりとにそれぞれ同期した立ち上がりと立ち下がりとを有する第２モータ駆動出力信号Ｍｏｕｔ２が生成される。一方、フリップフロップ１３９１の出力端子から、進相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりと立ち下がりにそれぞれ同期した立ち上がりと立ち下がりを有する第１モータ駆動出力信号Ｍｏｕｔ１が生成される。
【０１０３】
図４で説明のようにアナログ制御システム２に予測が不可能な不具合が発生した状態すなわち２相モータ３が逆転する状態では、アナログ制御システム２から生成される第１アナログ信号Ａｉｎ１よりも第２アナログ信号Ａｉｎ２が進相となる。このように、不具合の発生状態すなわち逆転状態では、異常波形検出回路１３２３の出力端子から生成される異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔはハイレベル“１”となる。その結果、２個のＡＮＤ回路１３３３、１３３４による正常波形位相差検出のための第１カウンタ１３１１のカウント動作は開始されずに、第１カウンタ１３１１は非活性状態に維持される。それと反対に、ＡＮＤ回路１３３２は進相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりに応答して異常波形期間検出のための第２カウンタ１３１２のカウント動作を初期値から開始する。更に、ＯＲ回路１３３１は、遅相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりに応答して第２カウンタ１３１２のカウント動作をホールドするものである。その結果、不具合の発生状態、すなわち逆転状態においては、異常波形期間検出のための第２カウンタ１３１２のカウント値は、進相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりと遅相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりとの間の位相差に対応するものとなる。
【０１０４】
すなわち、不具合の発生状態では異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔはハイレベル“１”となるので、ＡＮＤ回路１３３２とＯＲ回路１３３１とはそれぞれ進相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりタイミング情報と遅相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりタイミング情報とを異常波形期間検出のための第２カウンタ１３１２に供給する。従って、この第２カウンタ１３１２は、この２つのタイミングの間に所定のクロック周波数を有するクロック信号ＣＬＫに応答してカウントアップ動作を実行する。このカウントアップ動作による第２カウンタ１３１２のカウント値は、加算器１３５の第２入力端子に供給される。
【０１０５】
その結果、加算器１３５は、図３で説明した理想的な状態での正常波形位相差検出のための第１カウンタ１３１１のカウント値と図４で説明した不具合の発生状態での異常波形期間検出のための第２カウンタ１３１２のカウント値との加算動作を実行する。従って、加算器１３５の出力端子から生成される第１カウンタ１３１１のカウント値と第２カウンタ１３１２のカウント値の加算値に従って、セレクタ１３７のセレクタ動作が決定される。より詳細に説明すると、加算器１３５の出力端子の加算値に従って、セレクタ１３７の第１入力端子から第１０入力端子までのいずれかの入力端子が選択される。その結果、遅延回路１３４の第１遅延フリップフロップＤＦＦ０から第１０遅延フリップフロップＤＦＦ９までのいずれかの遅延出力信号が、セレクタ１３７によって選択される。その結果、不具合の発生状態、すなわち逆転状態では、フリップフロップ１３９２の出力端子からは、進相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりと立ち下がりにそれぞれ加算器１３５の加算値の分遅延した立ち上がりと立ち下がりとを有する第２モータ駆動出力信号Ｍｏｕｔ２が生成される。一方、フリップフロップ１３９１の出力端子からは、遅相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりと立ち下がりとにそれぞれ同期した立ち上がりと立ち下がりとを有する第１モータ駆動出力信号Ｍｏｕｔ１が生成される。
【０１０６】
更に変形の実施の形態としては、レジスタ１３８には、２相モータ３の正転状態、すなわちアナログ制御システム２が理想的な状態における進相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりと遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりとの間の位相差のデフォルト値が中央処理ユニット(ＣＰＵ)１４から事前に設定されることも可能である。すなわち、所定の位相差であるデフォルト値が中央処理ユニット(ＣＰＵ)１４からレジスタ１３８に事前に設定される場合には、正常波形位相差検出のための第１カウンタ１３１１のカウント動作は停止されて非活性化されるものである。
【０１０７】
従って、このような場合には、中央処理ユニット(ＣＰＵ)１４からレジスタ１３８に事前設定された理想状態の進相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりと遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりとの間のデフォルト位相差と図４で説明した不具合の発生状態での異常波形期間検出のための第２カウンタ１３１２のカウント値との加算動作を加算器１３５が実行する。従って、加算器１３５の出力端子から生成されるデフォルト位相差と第２カウンタ１３１２のカウント値との加算値に従って、セレクタ１３７のセレクタ動作が決定されるものである。
【０１０８】
尚、図５に示したように、不具合の発生状態での異常波形検出回路１３２３の異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔはエラーフラグ信号Ｅｒｒｏｒ  Ｆｌａｇとしてアナログ制御システム２に供給されることが可能である。更に、図５に示したように、不具合の発生状態における異常波形期間検出のための第２カウンタ１３１２のカウント値Ｅｒｒｏｒ  Ｃｏｕｎｎｔはエラー情報Ｅｒｒｏｒ  Ｉｎｆｏｒｍａｔｉｏｎとしてアナログ制御システム２に供給されることが可能である。
【０１０９】
《逆転防止回路の動作》
図６は、図１と図２と図５とを参照して説明した実施の形態１による逆転防止回路１３を含む半導体集積回路１の動作を説明する図である。
【０１１０】
図６の左側の期間Ｔｎｏｒｍａｌは図３で説明のようにアナログ制御システム２が理想的な状態すなわち２相モータ３が正転する状態であって、アナログ制御システム２から生成される第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が遅相となっている。
【０１１１】
図６の右側の期間Ｔａｂｎｏｒｍａｌは図４で説明したようにアナログ制御システム２に予測が不可能な不具合が発生した状態、すなわち２相モータ３が逆転する状態であって、アナログ制御システム２から生成される第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相となっている。
【０１１２】
図６では、最初に所定のクロック周波数を有するクロック信号ＣＬＫの波形が示され、次にアナログコンパレータ(ＣＭＰ１)１１から生成される第１デジタル出力信号Ｄｏｕｔ１の波形とアナログコンパレータ(ＣＭＰ２)１２から生成される第２デジタル出力信号Ｄｏｕｔ２の波形とが示されている。
【０１１３】
図６では、更に正常波形位相差検出のための第１カウンタ１３１１のカウント値ＣＮＴ１の波形と、異常波形検出回路１３２３からの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔの波形と、異常波形期間検出のための第２カウンタ１３１２のカウント値ＣＮＴ２の波形と、フリップフロップ１３９２の出力から生成される第２モータ駆動出力信号Ｍｏｕｔ２の波形とが示されている。
【０１１４】
図６の左側の理想的な状態の期間Ｔｎｏｒｍａｌでは、進相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりタイミングと遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりタイミングの間の期間で、正常波形位相差検出のための第１カウンタ１３１１は所定のクロック周波数を有するクロック信号ＣＬＫに応答してカウントアップ動作を実行する。すなわち、図６の左側の理想的な状態の期間Ｔｎｏｒｍａｌでは、正常波形位相差検出のための第１カウンタ１３１１のカウント値ＣＮＴ１は、初期カウント値“０”、＋１インクリメントカウント値“１”、＋２インクリメントカウント値“２”と増大する。
【０１１５】
更に、図６の左側の理想的な状態の期間Ｔｎｏｒｍａｌでは、異常波形検出回路１３２３からの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔはローレベルに維持されて、異常波形期間検出のための第２カウンタ１３１２のカウント値ＣＮＴ２は初期カウント値“０”に維持される。
【０１１６】
また更に、図６の左側の理想的な状態の期間Ｔｎｏｒｍａｌでは、フリップフロップ１３９２の出力端子から生成される第２モータ駆動出力信号Ｍｏｕｔ２の立ち上がりと立ち下がりと、遅相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりと立ち下がりとにそれぞれ同期したものである。
【０１１７】
図６の右側の不具合の発生状態の期間Ｔａｂｎｏｒｍａｌでは、進相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりタイミングと遅相側の第１デジタル出力信号Ｄｏｕｔ１の立ち上がりタイミングの間の期間は、正常波形位相差検出のための第１カウンタ１３１１はカウント動作が停止されて非活性化される。
【０１１８】
更に、図６の右側の不具合の発生状態の期間Ｔａｂｎｏｒｍａｌでは、異常波形検出回路１３２３からの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔはハイレベルに変化して異常波形期間検出のための第２カウンタ１３１２のカウント値ＣＮＴ２は所定クロック周波数のクロック信号ＣＬＫに応答してカウントアップ動作を実行する。すなわち、図６の右側の不具合の発生状態の期間Ｔａｂｎｏｒｍａｌでは、異常波形期間検出のための第２カウンタ１３１２のカウント値ＣＮＴ２は、初期カウント値“０”、＋１インクリメントカウント値“１”、＋２インクリメントカウント値“２”、＋３インクリメントカウント値“３”と増大する。
【０１１９】
その結果、加算器１３５は、図６の左側の理想的な状態の期間Ｔｎｏｒｍａｌでの正常波形位相差検出のための第１カウンタ１３１１のカウント値ＣＮＴ１(＝“２”)と図６の右側の不具合の発生状態の期間Ｔａｂｎｏｒｍａｌでの異常波形期間検出のための第２カウンタ１３１２のカウント値ＣＮＴ２(＝“３”)との加算動作を実行する。従って、加算器１３５の出力端子の加算値(=ＣＮＴ１＋ＣＮＴ２＝“５”)に従って、セレクタ１３７のセレクタ動作が決定される。すなわち、加算器１３５の加算値(“５”)に従って遅延回路１３４の第５遅延フリップフロップＤＦＦ４の第５遅延出力信号がセレクタ１３７によって選択され、フリップフロップ１３９２の入力端子に供給される。
【０１２０】
その結果、図６の右側の不具合の発生状態の期間Ｔａｂｎｏｒｍａｌでは、フリップフロップ１３９２の出力端子から生成される第２モータ駆動出力信号Ｍｏｕｔ２の立ち上がりと立ち下がりとは、進相側の第２デジタル出力信号Ｄｏｕｔ２の立ち上がりと立ち下がりとにそれぞれ加算器１３５の加算値(“５”)の分、遅延したものとなる。
【０１２１】
従って、図１と図２と図５と図６を参照して説明した実施の形態１による逆転防止回路１３を含む半導体集積回路１によれば、図６の右側の不具合の発生状態の期間Ｔａｂｎｏｒｍａｌのように第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相となっても、冒頭で説明した課題を解決することが可能となる。すなわち、実施の形態１による半導体集積回路１によれば、不具合の発生状態でもフリップフロップ１３９１から生成される第１モータ駆動出力信号Ｍｏｕｔ１よりもフリップフロップ１３９２から生成される第２モータ駆動出力信号Ｍｏｕｔ２を遅延可能であるので、多相モータ３の逆転を防止する可能となる。
【０１２２】
《異常波形検出回路の構成》
図７は、図５に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の構成を示す図である。
【０１２３】
図７に示すように、異常波形検出回路１３２３は、可変論理構成レジスタ１３２３１と可変論理回路１３２３２とによって構成されている。また可変論理回路１３２３２は、第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２とに応答して異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔを生成するために、多種多様な論理回路を含んでいる。
【０１２４】
図７に示した例では、第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が遅相の場合に異常波形検出回路１３２３がローレベルの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔを出力する一方、それと反対の場合に異常波形検出回路１３２３がハイレベルの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔを出力するように可変論理回路１３２３２の論理回路が構成される。
【０１２５】
すなわち、可変論理回路１３２３２の論理回路が構成される以前に、異常波形検出回路１３２３の可変論理構成レジスタ１３２３１には中央処理ユニット(ＣＰＵ)１４から論理構成データがバスＢＵＳを介して設定される。その結果、図７に示した例では、可変論理構成レジスタ１３２３１に事前設定された論理構成データに応答して、可変論理回路１３２３２では排他的論理和回路１３２３２１とＡＮＤ回路１３２３２２とフリップフロップ１３２３２３とが接続される。すなわち、第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２とが排他的論理和回路１３２３２１の第１入力端子と第２入力端子にそれぞれ供給され、排他的論理和回路１３２３２１の出力信号がＡＮＤ回路１３２３２２の第１入力端子に供給されて、ＡＮＤ回路１３２３２２の第２入力端子に第２デジタル出力信号Ｄｏｕｔ２が供給される。更にＡＮＤ回路１３２３２２の出力信号がフリップフロップ１３２３２３のデータ入力端子に供給され、第１デジタル出力信号Ｄｏｕｔ１がフリップフロップ１３２３２３のトリガ入力端子に供給され、フリップフロップ１３２３２３の出力端子から異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔが生成される。
【０１２６】
《理想状態での異常波形検出回路の動作》
図８は、理想状態で第１デジタル出力信号Ｄｏｕｔ１より第２デジタル出力信号Ｄｏｕｔ２が遅相の場合での図７に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【０１２７】
図８に示すように、理想状態で第１デジタル出力信号Ｄｏｕｔ１より第２デジタル出力信号Ｄｏｕｔ２が遅相であるので、第２期間Ｔ１と第４期間Ｔ３と第６期間Ｔ５と第８期間で、デジタル出力信号Ｄｏｕｔ１、Ｄｏｕｔ２の論理レベルが相違するので、排他的論理和回路１３２３２１の出力信号ＥＸＯＲがハイレベルとなる。排他的論理和回路１３２３２１の出力信号ＥＸＯＲと第２デジタル出力信号Ｄｏｕｔ２とがＡＮＤ回路１３２３２２の第１入力端子と第２入力端子とに供給されるので、ＡＮＤ回路１３２３２２の出力信号ＡＮＤは第４期間Ｔ３の後半と第５期間Ｔ４の一部前半と第７期間Ｔ６の一部前半とでハイレベルとなる。
【０１２８】
図８に示すように、第１期間Ｔ０と第２期間Ｔ１との遷移期間と、第３期間Ｔ２と第４期間Ｔ３との遷移期間と、第５期間Ｔ４と第６期間Ｔ５との遷移期間と、第７期間Ｔ６と第８期間Ｔ７との遷移期間で、第１デジタル出力信号Ｄｏｕｔ１の立ち上がりエッジもしくは立ち下がりエッジが発生する。
【０１２９】
異常波形検出回路１３２３のフリップフロップ１３２３２３は、第１デジタル出力信号Ｄｏｕｔ１の立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとでＡＮＤ回路１３２３２２の出力信号ＡＮＤの論理信号レベルをサンプルしてホールドする動作を実行する。従って、図８に示すように、第１期間Ｔ０から第８期間Ｔ７まで一貫してフリップフロップ１３２３２３の出力端子からローレベル“Ｌ”の異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔが生成されるものである。
【０１３０】
《不具合の発生状態での異常波形検出回路の動作》
図９は、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相の場合の図７に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【０１３１】
図９に示したように、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相であるので、第２期間Ｔ１と第４期間Ｔ３と第６期間Ｔ５と第８期間とで、デジタル出力信号Ｄｏｕｔ１、Ｄｏｕｔ２の論理レベルが相違するので、排他的論理和回路１３２３２１の出力信号ＥＸＯＲがハイレベルとなる。排他的論理和回路１３２３２１の出力信号ＥＸＯＲと第２デジタル出力信号Ｄｏｕｔ２とがＡＮＤ回路１３２３２２の第１入力端子と第２入力端子とに供給されるので、ＡＮＤ回路１３２３２２の出力信号ＡＮＤは第２期間Ｔ１の後半と第３期間Ｔ２の一部前半と第４期間Ｔ３の後半と第５期間Ｔ４の一部前半とでハイレベルとなる。更にＡＮＤ回路１３２３２２の出力信号ＡＮＤは、第６期間Ｔ５の後半と第７期間Ｔ６の一部前半と第８期間Ｔ７の後半と第９期間Ｔ８の一部前半とでハイレベルとなる。
【０１３２】
図９に示すように、第２期間Ｔ１と第３期間Ｔ２との遷移期間と、第４期間Ｔ３と第５期間Ｔ４との遷移期間と、第６期間Ｔ５と第７期間Ｔ６との遷移期間と、第８期間Ｔ７と第９期間Ｔ８との遷移期間で、第１デジタル出力信号Ｄｏｕｔ１の立ち上がりエッジもしくは立ち下がりエッジが発生する。
【０１３３】
異常波形検出回路１３２３のフリップフロップ１３２３２３は、第１デジタル出力信号Ｄｏｕｔ１の立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとでＡＮＤ回路１３２３２２の出力信号ＡＮＤの論理信号レベルをサンプルしてホールドする動作を実行する。従って、図９に示すように、第１期間Ｔ０から第９期間Ｔ８まで一貫してフリップフロップ１３２３２３の出力端子からハイレベル“Ｈ”の異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔが生成されるものである。
【０１３４】
《異常波形検出回路の他の構成》
図１０は、図５に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の他の構成を示す図である。
【０１３５】
図１０に示したように、異常波形検出回路１３２３は、可変論理構成レジスタ１３２３１と可変論理回路１３２３２とによって構成されている。また可変論理回路１３２３２は、第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２とに応答して異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔを生成するために、多種多様な論理回路を含んでいる。
【０１３６】
図１０に示した例では、第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２とが同位相の場合には異常波形検出回路１３２３がハイレベルの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔを出力するように可変論理回路１３２３２の論理回路が構成される。一方、第１デジタル出力信号Ｄｏｕｔ１より第２デジタル出力信号Ｄｏｕｔ２が進相の場合にも異常波形検出回路１３２３がハイレベルの異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔを出力するように可変論理回路１３２３２の論理回路が構成される。
【０１３７】
すなわち、可変論理回路１３２３２の論理回路が構成される以前に、異常波形検出回路１３２３の可変論理構成レジスタ１３２３１には中央処理ユニット(ＣＰＵ)１４から論理構成データがバスＢＵＳを介して設定される。その結果、図１０に示した例では、可変論理構成レジスタ１３２３１に事前設定された論理構成データに応答して、可変論理回路１３２３２では排他的論理和回路１３２３２１とＡＮＤ回路１３２３２２とインバータ１３２３２４とフリップフロップ１３２３２３とが接続される。すなわち、第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２とが排他的論理和回路１３２３２１の第１入力端子と第２入力端子とにそれぞれ供給され、排他的論理和回路１３２３２１の出力信号がＡＮＤ回路１３２３２２の第１入力端子に供給されて、ＡＮＤ回路１３２３２２の第２入力端子に第２デジタル出力信号Ｄｏｕｔ２が供給される。更にＡＮＤ回路１３２３２２の出力信号がインバータ１３２３２４を介してフリップフロップ１３２３２３のデータ入力端子に供給され、第１デジタル出力信号Ｄｏｕｔ１がフリップフロップ１３２３２３のトリガ入力端子に供給されて、フリップフロップ１３２３２３の出力端子から異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔが生成される。
【０１３８】
《不具合の発生状態での異常波形検出回路の動作》
図１１は、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２とが同相の場合での図１０に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【０１３９】
図１１に示したように、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１と第２デジタル出力信号Ｄｏｕｔ２が同相で、第１期間Ｔ０から第９期間Ｔ８まで一貫してデジタル出力信号Ｄｏｕｔ１、Ｄｏｕｔ２の論理レベルが同一であるので、排他的論理和回路１３２３２１の出力信号ＥＸＯＲがローレベルとなる。排他的論理和回路１３２３２１の出力信号ＥＸＯＲと第２デジタル出力信号Ｄｏｕｔ２とがＡＮＤ回路１３２３２２の第１入力端子と第２入力端子とに供給されるので、ＡＮＤ回路１３２３２２の出力信号ＡＮＤは第１期間Ｔ０から第９期間Ｔ８まで一貫してローレベルとなる。
【０１４０】
図１１に示したように、第２期間Ｔ１と第３期間Ｔ２との遷移期間と、第４期間Ｔ３と第５期間Ｔ４との遷移期間と、第６期間Ｔ５と第７期間Ｔ６との遷移期間と、第８期間Ｔ７と第９期間Ｔ８との遷移期間で、第１デジタル出力信号Ｄｏｕｔ１の立ち上がりエッジもしくは立ち下がりエッジが発生する。
【０１４１】
異常波形検出回路１３２３のフリップフロップ１３２３２３は、第１デジタル出力信号Ｄｏｕｔ１の立ち下がりエッジのタイミングのみでＡＮＤ回路１３２３２２の出力信号ＡＮＤが入力端子に供給されるインバータ１３２３２４の論理出力信号レベルをサンプルしてホールドする動作を実行する。従って、図１１に示すように、第１期間Ｔ０から第９期間Ｔ８まで一貫してフリップフロップ１３２３２３の出力端子からハイレベル“Ｈ”の異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔが生成されるものである。
【０１４２】
《不具合の状態での異常波形検出回路の動作》
図１２は、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１よりも第２デジタル出力信号Ｄｏｕｔ２が進相の場合の図１０に示した実施の形態１による逆転防止回路１３の異常波形検出回路１３２３の動作を説明する図である。
【０１４３】
図１２に示すように、不具合の発生状態で第１デジタル出力信号Ｄｏｕｔ１より第２デジタル出力信号Ｄｏｕｔ２が進相であるので、第１期間Ｔ０と第３期間Ｔ２と第５期間Ｔ４と第７期間Ｔ６で、デジタル出力信号Ｄｏｕｔ１、Ｄｏｕｔ２の論理レベルが相違して、排他的論理和回路１３２３２１の出力信号ＥＸＯＲがハイレベルとなる。排他的論理和回路１３２３２１の出力信号ＥＸＯＲと第２デジタル出力信号Ｄｏｕｔ２とがＡＮＤ回路１３２３２２の第１入力端子と第２入力端子に供給されるので、ＡＮＤ回路１３２３２２の出力信号ＡＮＤは第３期間Ｔ２の後半と第４期間Ｔ３の一部前半と第７期間Ｔ６の後半と第８期間Ｔ７の一部前半とでハイレベルとなる。
【０１４４】
図１１に示したように、第１期間Ｔ０と第２期間Ｔ１との遷移期間と、第３期間Ｔ２と第４期間Ｔ３との遷移期間と、第５期間Ｔ４と第６期間Ｔ５との遷移期間と、第７期間Ｔ６と第８期間Ｔ７との遷移期間で、第１デジタル出力信号Ｄｏｕｔ１の立ち上がりエッジもしくは立ち下がりエッジが発生する。
【０１４５】
異常波形検出回路１３２３のフリップフロップ１３２３２３は、第１デジタル出力信号Ｄｏｕｔ１の立ち下がりエッジのタイミングのみでＡＮＤ回路１３２３２２の出力信号ＡＮＤが入力端子に供給されるインバータ１３２３２４の論理出力信号レベルをサンプルしてホールドする動作を実行する。従って、図１２に示すように、第１期間Ｔ０から第９期間Ｔ８まで一貫してフリップフロップ１３２３２３の出力端子からハイレベル“Ｈ”の異常波形検出出力信号Ｅｒｒｏｒ＿Ｄｅｔが生成されるものである。
【０１４６】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４７】
例えば、本発明による半導体集積回路は、オーバーラップの４個の方形パルス駆動電流で駆動される第１コイルと第２コイルのみを有する２相モータの駆動のみに限定されるものではない。すなわち、本発明は、オーバーラップの４個の方形パルス駆動電流で駆動される第１コイルと第２コイルとの組を多数有する多相モータの駆動にも適用することが可能である。
【符号の説明】
【０１４８】
１…半導体集積回路
２…アナログ制御システム
３…２相モータ
１１…第１機能モジュール１１としてのアナログコンパレータ(ＣＭＰ１)
１２…第２機能モジュール１２としてのアナログコンパレータ(ＣＭＰ２)
１３…逆転防止回路
１４…中央処理ユニット(ＣＰＵ)
１５…ランダムアクセスメモリ(ＲＡＭ)
１６…リードオンリーメモリ(ＲＯＭ)
１７…バスコントローラ
１８Ａ…第３機能モジュール
１８Ｂ…第４機能モジュール
ＢＵＳ…バス
１３１１…正常波形位相差検出のための第１カウンタ
１３１２…異常波形期間検出のための第２カウンタ
１３２１…エッジ検出回路
１３２２…立ち上がりエッジ検出回路
１３２３…異常波形検出回路
１３３１…ＯＲ回路
１３３２…ＡＮＤ回路
１３３３…ＡＮＤ回路
１３３４…ＡＮＤ回路
１３３５…ＡＮＤ回路
１３４…遅延回路
１３５…加算器
１３６…セレクタ
１３７…セレクタ
１３８…レジスタ
１３９１…フリップフロップ
１３９２…フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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