(57)【要約】【課題】電気的特性が強化された磁気メモリ素子が提供される。【解決手段】磁気メモリ素子は、基板上の第１基準磁性層と、第１基準磁性層上の第２基準磁性層と、第１基準磁性層と第２基準磁性層との間の自由層と、第１基準磁性層と自由層との間の第１トンネルバリア層と、第２基準磁性層と自由層との間の第２トンネルバリア層とを含み、第１基準磁性層と、第２基準磁性層と、自由層は、基板の上部面に実質的に垂直な磁化方向を有し、第１トンネルバリア層のＲＡ（ｒｅｓｉｓｔａｎｃｅ−ａｒｅａｐｒｏｄｕｃｔ）値が、第２トンネルバリア層のＲＡ値より大きい値を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上の第１基準磁性層と、
前記第１基準磁性層上の第２基準磁性層と、
前記第１基準磁性層と前記第２基準磁性層との間の自由層と、
前記第１基準磁性層と前記自由層との間の第１トンネルバリア層と、
前記第２基準磁性層と前記自由層との間の第２トンネルバリア層とを含み、
前記第１基準磁性層と前記第２基準磁性層と前記自由層とは、前記基板の上部面に実質的に垂直な磁化方向を有し、
前記第１トンネルバリア層のＲＡ（ｒｅｓｉｓｔａｎｃｅ−ａｒｅａ  ｐｒｏｄｕｃｔ）値が前記第２トンネルバリア層のＲＡ値より大きいことを特徴とする磁気メモリ素子。
【請求項２】
前記第１トンネルバリア層の厚さは８Åないし１５Åを有し、前記第２トンネルバリア層の厚さは５Åないし１０Åの厚さを有することを特徴とする請求項１に記載の磁気メモリ素子。
【請求項３】
前記第１トンネルバリア層と接する前記第１基準磁性層の上部面は、２Å以下の平均表面粗さを有することを特徴とする請求項１に記載の磁気メモリ素子。
【請求項４】
前記第１基準磁性層は、前記基板の上部面に実質的に垂直に固定された第１磁化方向を有し、
前記第２基準磁性層は、前記基板の上部面に実質的に垂直に固定された第２磁化方向を有し、
前記自由層の磁化方向は、前記第１磁化方向、又は第２磁化方向と平行に変更可能であることを特徴とする請求項１に記載の磁気メモリ素子。
【請求項５】
基板から第１高さに配置された第１トンネルバリア層と、
前記基板から前記第１高さよりも大きい第２高さに配置され、前記第１トンネルバリア層より薄い第２トンネルバリア層と、
前記第１トンネルバリア層と前記第２トンネルバリア層との間に配置される自由層と、
前記第１トンネルバリア層の下に配置される第１基準磁性層と、
前記第２トンネルバリア層上に配置される第２基準磁性層とを含み、
前記第１基準磁性層、前記第２基準磁性層、及び前記自由層は、前記基板の上部面に実質的に垂直な磁化方向を有することを特徴とする磁気メモリ素子。
【請求項６】
前記第１トンネルバリア層のＲＡ値が前記第２トンネルバリア層のＲＡ値より大きいことを特徴とする請求項５に記載の磁気メモリ素子。
【請求項７】
前記第２トンネルバリア層と前記第１トンネルバリア層のＲＡ値の比は１：５ないし１：１０であることを特徴とする請求項１又は５に記載の磁気メモリ素子。
【請求項８】
前記第１及び第２トンネルバリア層は、前記基板の上部面に実質的に平行な（００１）結晶面を有するＭｇＯからなることを特徴とする請求項１又は５に記載の磁気メモリ素子。
【請求項９】
前記第１基準磁性層は、前記第１トンネルバリア層の第１面と接触し、前記自由層は、前記第１トンネルバリア層の前記第１面に対向する第２面と接触し、前記自由層の上部面は、（００１）結晶面を有することを特徴とする請求項５に記載の磁気メモリ素子。
【請求項１０】
前記自由層は、前記第１トンネルバリア層の（００１）結晶面に配向された磁性物質からなることを特徴とする請求項１又は５に記載の磁気メモリ素子。
【請求項１１】
前記第１基準磁性層と前記第１トンネルバリア層との間、前記自由層と前記第１トンネルバリア層との間、前記第２基準磁性層と前記第２トンネルバリア層との間、及び前記自由層と前記第２トンネルバリア層との間のうちの少なくともいずれか一つで結晶質磁性層をさらに含むことを特徴とする請求項１又は５に記載の磁気メモリ素子。
【請求項１２】
前記結晶質磁性層は、Ｆｅ、Ｃｏ、ＦｅＣｏ、及びこれらの合金のうちの少なくともいずれか一つを含むことを特徴とする請求項１１に記載の磁気メモリ素子。
【請求項１３】
前記結晶質磁性層は４Åないし５Åの厚さを有することを特徴とする請求項１１に記載の磁気メモリ素子。
【請求項１４】
基板上の第１基準磁性層と、
前記第１基準磁性層上の第１トンネルバリア層と、
前記第１トンネルバリア層の自由層と、
前記自由層上の第２トンネルバリア層と、
前記第２トンネルバリア層上の第２基準磁性層とを含み、
前記第１基準磁性層、第２基準磁性層、及び前記自由層のうちの少なくともいずれか一つは、前記基板の上部面に対して垂直な磁化方向を有し、
前記第１トンネルバリア層の厚さは、前記第２トンネルバリア層の厚さより大きく、
前記自由層は、第１自由層と第２自由層との間に介在された自由交換結合層を含むことを特徴とする磁性素子。
【請求項１５】
前記第１及び第２基準磁性層の少なくともいずれか１つは、スピン偏極層と基準垂直磁性層との間に介在された基準交換結合層を含むことを特徴とする請求項１４に記載の磁性素子。
【請求項１６】
前記第１及び第２トンネルバリア層の少なくともいずれか１つは、非晶質磁性物質で形成されることを特徴とする請求項１４に記載の磁性素子。
【請求項１７】
前記自由層は非晶質磁性物質で形成されることを特徴とする請求項１４に記載の磁性素子。
【請求項１８】
前記第２トンネルバリア層は、スピン拡散長より小さい厚さを有することを特徴とする請求項１４に記載の磁性素子。
【請求項１９】
基板上に第１基準磁性層を形成し、
前記第１基準磁性層上に第１トンネルバリア層を形成し、
前記第１トンネルバリア層上に自由層を形成し、
前記自由層上に前記第１トンネルバリア層より薄い第２トンネルバリア層を形成し、
前記第２トンネルバリア層上に前記第２基準磁性層を形成することを含み、
前記第１基準磁性層、第２基準磁性層、及び前記自由層のうちの少なくともいずれか一つは、前記基板の上部面に対して垂直な磁化方向を有することを特徴とする磁性素子の製造方法。
【請求項２０】
前記第１トンネルバリア層のＲＡ（ｒｅｓｉｓｔａｎｃｅ−ａｒｅａ  ｐｒｏｄｕｃｔ）値が前記第２トンネルバリア層のＲＡ値より大きいことを特徴とする請求項１９に記載の磁性素子の製造方法。
【請求項２１】
前記第１トンネルバリア層と前記第２トンネルバリア層のうちの少なくともいずれか一つは酸化マグネシウムで形成されることを特徴とする請求項１９に記載の磁性素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、より詳しくは、磁気メモリ素子に関する。
【背景技術】
【０００２】
携帯可能なコンピューティング装置及び無線通信装置が広く採用されることによって、高密度、低電力、不揮発性の特性を有するメモリ素子が求められている。磁気メモリ素子は、これらの技術的要求の充足が期待できるので、これに対する研究が活発に進められてきた。
【０００３】
特に、磁気トンネル接合（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ；ＭＴＪ）のトンネル磁気抵抗（ｔｕｎｎｅｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ；ＴＭＲ）効果は、磁気メモリ素子でのデータ格納メカニズムとして注目されており、２０００年代に入って、数百％から数千％のＴＭＲの磁気トンネル接合（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ、ＭＴＪ）が報告され、前記磁気トンネル接合を備える磁気メモリ素子が最近活発に研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８，１６９，８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、電気的特性が強化された磁気メモリ素子を提供することにある。
本発明の課題は、上述の課題に制限されず、言及されていない他の課題は、下の記載から当業者が明確に理解できる。
【課題を解決するための手段】
【０００６】
本発明の課題を解決するためになされた本発明の一実施形態に係る磁気メモリ素子は、基板上の第１基準磁性層と、第１基準磁性層上の第２基準磁性層と、第１基準磁性層と第２基準磁性層との間の自由層と、第１基準磁性層と自由層との間の第１トンネルバリア層と、第２基準磁性層と自由層との間の第２トンネルバリア層とを含み、第１基準磁性層と、第２基準磁性層と、自由層は、基板の上部面に対して実質的に垂直な磁化方向を有し、第１トンネルバリア層のＲＡ（ｒｅｓｉｓｔａｎｃｅ−ａｒｅａ  ｐｒｏｄｕｃｔ）値が、第２トンネルバリア層のＲＡ値より大きい値を有することを特徴とする。
【０００７】
本発明の課題を解決するための他の実施形態に係る磁気メモリ素子は、基板から第１高さに配置された第１トンネルバリア層と、基板から第１高さより大きい第２高さに配置され、第１トンネルバリア層より薄い第２トンネルバリア層と、第１トンネルバリア層と第２トンネルバリア層との間に配置される自由層と、第１トンネルバリア層の下に配置される第１基準磁性層と、第２トンネルバリア層上に配置される第２基準磁性層とを含み、第１基準磁性層と、第２基準磁性層と自由層は、基板の上部面に実質的に垂直な磁化方向を有することを特徴とする。
他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【０００８】
本発明の実施形態に係る磁気メモリ素子によると、例えばＭｇＯからなる第１及び第２トンネルバリア層を含む磁気メモリ素子において、結晶性が優れた厚いＭｇＯ膜を薄いＭｇＯ膜の下に配置する。これによって、その上部に位置する磁性層及び薄いＭｇＯ膜が結晶化する時、厚いＭｇＯ膜をシードとして利用するので、厚いＭｇＯ膜上の磁性層及び薄いＭｇＯ膜の結晶性を向上させる。したがって、磁気メモリ要素の結晶性が向上して、抵抗値分布とＲＡ値が減少する。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る磁気メモリ素子のメモリアレイを概略的に示す図である。
【図２】本発明の一実施形態に係る磁気メモリ素子の単位メモリセルを示す図である。
【図３】本発明の第１実施形態に係る磁気メモリ素子の磁気メモリ要素を示す図である。
【図４】本発明の実施形態に係る磁気メモリ要素での結晶化方向を示す図である。
【図５】本発明の実施形態に係る磁気メモリ要素での磁性層の結晶構造を示す図である。
【図６】（Ａ）、（Ｂ）は、本発明の実施形態に係る磁気メモリ要素において、第１及び第２トンネルバリア層の厚さによる結晶性の違いを比較するためのＴＥＭイメージである。
【図７】本発明の実施形態に係る磁気メモリ要素において、第１及び第２トンネルバリア層の厚さによる抵抗値分布を示す図である。Ａは、第１トンネルバリア層が、第２トンネルバリア層より薄い場合の抵抗値分布を示し、Ｂは、第１トンネルバリア層が、第２トンネルバリア層より厚い場合の抵抗値分布を示す。
【図８】本発明の実施形態に係る磁気メモリ要素において、第１及び第２トンネルバリア層の厚さによる磁気抵抗比を示す図である。
【図９】本発明の第１実施形態に係る磁気メモリ素子の変形例を説明するための図である。
【図１０】本発明の第２実施形態に係る磁気メモリ素子を示す図である。
【図１１】本発明の第３実施形態に係る磁気メモリ素子を示す図である。
【図１２】本発明の第４実施形態に係る磁気メモリ素子を示す図である。
【図１３】本発明の第５実施形態に係る磁気メモリ素子を示す図である。
【図１４】本発明の第６実施形態に係る磁気メモリ素子を示す図である。
【図１５】本発明の実施形態に係る磁気メモリ素子の製造方法を示すフローチャートである。
【図１６】本発明の概念による実施形態に係る磁気メモリ素子を含むメモリシステムの一例を示す概略ブロック図である。
【図１７】本発明の概念による実施形態に係る磁気メモリ素子を備えるメモリカードの一例を示す概略ブロック図である。
【図１８】本発明の概念による実施形態に係る磁気メモリ素子を装着した情報処理システムの一例を示す概略ブロック図である。
【発明を実施するための形態】
【００１０】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面とともに詳細に後述する実施形態を参照すれば明らかになる。しかし、本発明は後述の実施形態に限定されず、様々な形態に実現可能であり、本発明の実施形態は、本発明を完全に説明するために提供されるものである。明細書の全体において同一の参照符号は同一の構成要素を示す。
【００１１】
本明細書で使われる用語は、特定の実施例を記述するための目的として用いられるものであり、本発明の範囲を制限するためのものではない。本明細書で、単数として使われた用語は、それについての単数であることを示す明白な背景に関する言及がない限り、複数も含むものである。また、本明細書で使われる「包含する」という用語は、言及された構成要素、段階、動作及び／又は素子は、１つ又はそれ以上の他の構成要素、段階、動作及び／又は素子の存在又は付加を除外するものではない。
【００１２】
次いで、本発明の理想的な実施例を概略的に示した断面図を参照して本発明の実施例を説明する。各実施例は、例えば、製造技術及び／又は許容誤差の結果として図示された形状からの変動がありえる。したがって、本発明の実施例は、図示された特定の形状にのみ制限されると解釈されてはならず、例えば、製造結果から得られる形状における偏差を含むと解釈されねばならない。例えば、直角を有すると示されたものは、典型的にラウンド形状を有することができる。したがって、図面に示された領域は、事実上概略的なものであり、それらの形状は、素子の領域の正確な形状を説明しようとするものではなく、本発明の範囲を制限するものではない。
以下、図面を参照して本発明の実施形態に係る磁気メモリ素子について詳細に説明する。
【００１３】
図１は本発明の一実施形態に係る磁気メモリ素子のメモリアレイを概略的に示す図である。図２は、本発明の一実施形態に係る磁気メモリ素子の単位メモリセルを示す図である。
図１及び図２を参照すると、複数の単位メモリセルＭＣを２次元的又は３次元的に配列される。単位メモリセルＭＣは、互いに交差する第１配線１０と第２配線２０との間に接続される。第１及び第２配線１０、２０の一つは、ワードラインに、他の１つは、ビットラインとして使用される。
【００１４】
各々の単位メモリセルＭＣは、磁気メモリ要素４０（ｍａｇｎｅｔｉｃ  ｍｅｍｏｒｙ  ｅｌｅｍｅｎｔ）と選択素子３０（ｓｅｌｅｃｔ  ｅｌｅｍｅｎｔ）とを含んでいる。選択素子３０と磁気メモリ要素４０は、電気的に直列に接続される。磁気メモリ要素４０は、第２配線２０と選択素子３０との間に接続され、選択素子３０は、磁気メモリ要素４０と、第１配線１０との間に接続される。
【００１５】
磁気メモリ要素４０は、磁気トンネル接合（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ、ＭＴＪ）を含む。選択素子３０は、磁気トンネル接合ＭＴＪを通る電荷の流れを選択的に制御するように構成される。例えば、選択素子３０は、ダイオード、ＰＮＰバイポーラトランジスタ、ＮＰＮバイポーラトランジスタ、ＮＭＯＳ電界効果トランジスタ、及びＰＭＯＳ電界効果トランジスタのうちの一つからなる。選択素子３０が３端子素子のバイポーラトランジスタ又はＭＯＳ電界効果トランジスタで構成される場合、追加の配線（図示せず）を選択素子３０に接続される。
【００１６】
磁気メモリ要素４０は、複数の磁性層４１、４２と、磁性層４１、４２の間のトンネルバリア層５０からなる磁気トンネル接合を含む。磁性層のうちの一つ４１は、通常の使用環境下では、外部磁界（ｅｘｔｅｒｎａｌ  ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ）に関係なく、固定された磁化方向を有する基準層になる。磁性層のうちの他の一つ４２は、外部磁界によって磁化方向が自由に変化する自由層（ｆｒｅｅ  ｌａｙｅｒ）になる。
【００１７】
磁気トンネル接合ＭＴＪの電気的抵抗は、基準層と自由層の磁化方向が平行な場合に比べてこれらが反平行（ａｎｔｉｐａｒａｌｌｅｌ）な場合により大きくなる。つまり、磁気トンネル接合ＭＴＪの電気的抵抗は、自由層の磁化方向を変更することによって調整できる。これにより、磁気メモリ要素４０の磁化方向に応じた電気的抵抗を利用して単位メモリセルＭＣにデータを格納する。
【００１８】
図３は、本発明の第１実施形態に係る磁気メモリ素子の磁気メモリ要素を示す図である。
図３を参照すると、基板１００上に下部コンタクトプラグ１０３を含む第１層間誘電膜１０１を配置する。下部コンタクトプラグ１０３は、選択素子（図２の３０参照）と電気的に接続される。第１層間誘電膜１０１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は低誘電（ｌｏｗ−ｋ）物質からなる。これに加えて、第１層間誘電膜１０１は、単一膜として形成するか、又は複数の膜が積層された積層膜として形成することができる。また、第１層間誘電膜１０１は積層された複数の絶縁膜を含むことができ、積層された絶縁膜の間に導電膜又は半導体膜を含むことができる。下部コンタクトプラグ１０３は、導電性物質を含む。例えば、下部コンタクトプラグ１０３は、ドーパントがドーピングされた半導体（例えば、ドープトシリコン、ドープトゲルマニウム、ドープトシリコン−ゲルマニウムなど）、金属（例えば、チタン、タンタル、タングステンなど）、導電性金属窒化物（例えば、窒化チタン、窒化タンタルなど）などから選択された少なくとも一つを含む。
【００１９】
第１層間誘電膜１０１上に磁気メモリ要素を配置する。一実施形態によると、磁気メモリ要素は、第１磁気トンネル接合パターン（ＭＴＪ１、ｆｉｒｓｔ  ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ  ｐａｔｔｅｒｎ）と、第２磁気トンネル接合パターンＭＴＪ２とを含む。実施形態では、追加の磁性層を図３に示された磁気メモリ要素上に形成できる。
【００２０】
詳細には、磁気メモリ要素は、第１基準磁性層１２０と、第１トンネルバリア層１３０と、自由層１４０と、第２トンネルバリア層１５０と、第２基準磁性層１６０とを含む。これに加えて、磁気メモリ要素は、下部コンタクトプラグ１０３と、第１基準磁性層１２０との間のシード電極層１１０を含み、第２基準磁性層１６０と上部コンタクトプラグ２０３との間にキャッピング電極層１７０を含む。ここで、第１基準磁性層１２０、第１トンネルバリア層１３０、及び自由層１４０は、第１磁気トンネル接合パターンＭＴＪ１を構成する。そして、自由層１４０、第２トンネルバリア層１５０及び第２基準磁性層１６０は、第２磁気トンネル接合パターンＭＴＪ２を構成する。
【００２１】
第１基準磁性層１２０は、基板１００の上部面に実質的に垂直であり、一方向に固定された第１磁化方向を有する。第１基準磁性層１２０の上部面は、第１トンネルバリア層１３０と直接接触するので、第１基準磁性層１２０の上部面は、良好な表面の粗さを有することが好ましい。つまり、第１基準磁性層１２０は、第１トンネルバリア層１３０を形成する時、良好な格子整合（ｌａｔｔｉｃｅ  ｍａｔｃｈｉｎｇ）を提供する。例えば、第１基準磁性層１２０は、約２Å以下の平均表面粗さを有する。
【００２２】
第１基準磁性層１２０は、基板に対して実質的に垂直であり、固定された第１磁化方向を有する物質及び／又は構造を有する。例えば、第１基準磁性層１２０は、垂直磁性物質（例えば、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ又はＣｏＦｅＤｙなど）、Ｌ１０構造を有する垂直磁性物質、稠密六方格子（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ  Ｐａｃｋｅｄ  Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、Ｌ１１（ｓｕｐｅｒ  ｌａｔｔｉｃｅ）構造を有する垂直磁性物質、又はこれらを含む合金などの少なくとも一つを含む。Ｌ１０構造を有する垂直磁性物質はＬ１０構造のＦｅＰｔ、Ｌ１０構造のＦｅＰｄ、Ｌ１０構造のＣｏＰｄ、又はＬ１０構造のＣｏＰｔなどの少なくとも一つを含む。第１基準磁性層１２０がＣｏＦｅＴｂを含む場合には、ＣｏＦｅＴｂ内でＴｂの含有量比は約１０％以上になる。同様に、第１基準磁性層１２０がＣｏＦｅＧｄを含む場合には、ＣｏＦｅＧｄ内でＧｄの含有量比は約１０％以上になる。一実施形態によれば、第１基準磁性層１２０は、交互にそして繰り返して積層された磁性層及び非磁性層を有する垂直磁性構造体を含むことができる。例えば、垂直磁性構造体は、（Ｃｏ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｄ）ｎ、（Ｃｏ／Ｐｄ）ｎ、（Ｃｏ／Ｎｉ）ｎ、（ＣｏＮｉ／Ｐｔ）ｎ、（ＣｏＣｒ／Ｐｔ）ｎ又は（ＣｏＣｒ／Ｐｄ）ｎ（ｎは積層回数）などの少なくとも一つを含む。
【００２３】
第１基準磁性層１２０の下に配置されているシード電極層１１０は、第１基準磁性層１２０のシードの役割を果たす。シード電極層１１０は、反応性が低い導電物質を含む。例えば、第１基準磁性層１２０がＬ１０構造を有する垂直磁性物質を含む場合には、シード電極層１１０は、塩化ナトリウム型構造を有する導電性金属窒化物（例えば、窒化チタン、窒化タンタル、窒化クロム又は窒化バナジウムなど）を含む。
【００２４】
第１トンネルバリア層１３０は、スピン拡散長（ｓｐｉｎ  ｄｉｆｆｕｓｉｏｎ  ｌｅｎｇｔｈ）より薄い厚さを有する。ここで、スピン拡散長は、電子が偏極状態を維持する距離になる。つまり、スピン拡散長は、電子がスピンの向きを変更せずに移動できる距離である。第１トンネルバリア層１３０は、絶縁物質を含む。例えば、第１トンネルバリア層１３０は、酸化マグネシウム（ｍａｇｎｅｓｉｕｍ  ｏｘｉｄｅ）、酸化チタン（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、酸化アルミニウム（ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）、酸化マグネシウム亜鉛（ｍａｇｎｅｓｉｕｍ−ｚｉｎｃ  ｏｘｉｄｅ）又は酸化マグネシウムホウ素（ｍａｇｎｅｓｉｕｍ−ｂｏｒｏｎ  ｏｘｉｄｅ）などの少なくとも一つを含む。一実施形態によれば、第１トンネルバリア層１３０は、酸化マグネシウムＭｇＯからなり、第１トンネルバリア層１３０の上部面は、基板の上部面に平行な（００１）結晶面を有する。一実施形態によれば、酸化マグネシウムＭｇＯからなる第１トンネルバリア層１３０の厚さは約８Åないし１５Åである。
【００２５】
第１トンネルバリア層１３０は、ＲＦスパッタリング蒸着法を用いて形成できる。例えば、第１トンネルバリア層１３０は、不活性ガス（アルゴン（Ａｒ））雰囲気でＭｇＯターゲット（ｔａｒｇｅｔ）を用いてスパッタリング蒸着するか、又は、酸素雰囲気でＭｇターゲットを用いて酸化反応を利用したスパッタリング蒸着を行うことができる。これと異なり、第１トンネルバリア層１３０は、第１基準磁性層１２０の上部面に金属Ｍｇ膜を蒸着することと、金属Ｍｇ膜を酸化させることとを交互に繰り返して実行することによって形成することも可能である。別の例として、第１トンネルバリア層１３０は、分子ビームエピタキシ（ＭＢＥ）又はＭｇＯを用いる電子ビーム蒸着法を用いて形成することができる。
【００２６】
自由層１４０は、第１トンネルバリア層１３０の上部面と直接接触し、第２トンネルバリア層１５０の下部面と直接接触する。自由層１４０は、基板の上部面に垂直な磁化方向を有し、さらに磁化方向が変更可能な磁性層になる。自由層１４０の磁化方向は、第１及び第２基準磁性層１２０、１６０の磁化方向に平行又は反平行に変更可能である。
【００２７】
自由層１４０は、垂直磁気異方性を有する磁性物質で形成する。さらに、自由層１４０は、第１トンネルバリア層１３０の（００１）結晶面に配向された磁性物質からなることができる。自由層１４０は、第１トンネルバリア層１３０の（００１）結晶面上に形成されるので、自由層１４０は（００１）方向に結晶成長する。これにより、自由層１４０の上部面は、基板に実質的に平行な（００１）面を有する。
【００２８】
自由層１４０は、例えば、垂直磁性物質（例えば、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ又はＣｏＦｅＤｙなど）、Ｌ１０構造を有する垂直磁性物質、稠密六方格子（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ  Ｐａｃｋｅｄ  Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、又はこれらを含む合金などの少なくとも一つを含む。
【００２９】
第２トンネルバリア層１５０は、スピン拡散長より薄い厚さを有する。第２トンネルバリア層１５０は、絶縁物質を含む。例えば、第２トンネルバリア層１５０は、酸化マグネシウム（ｍａｇｎｅｓｉｕｍ  ｏｘｉｄｅ）、酸化チタン（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、酸化アルミニウム（ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）、酸化マグネシウム亜鉛（ｍａｇｎｅｓｉｕｍ−ｚｉｎｃ  ｏｘｉｄｅ）又は酸化マグネシウムホウ素（ｍａｇｎｅｓｉｕｍ−ｂｏｒｏｎ  ｏｘｉｄｅ）などの少なくとも一つを含む。
【００３０】
一実施形態によると、第２トンネルバリア層１５０は、酸化マグネシウムＭｇＯからなり、第１トンネルバリア層１３０より薄い厚さを有する。一実施形態によると、第１トンネルバリア層１３０は、第２トンネルバリア層１５０より厚い厚さを有し、第２及び第１トンネルバリア層１５０、１３０の厚さ比は、例えば約１：１．５ないし１：３になる。例えば、第２トンネルバリア層１５０は、約５Åないし１０Åの厚さを有する。
【００３１】
第２トンネルバリア層１５０は、ＲＦスパッタリング蒸着法を用いて形成されたＭｇＯ膜であり得る。これと異なり、第２トンネルバリア層１５０は、自由層１４０の上部面に金属Ｍｇ膜を蒸着することと、金属Ｍｇ膜を酸化させることとを交互に繰り返して実行することによって形成することも可能である。別の例として、第２トンネルバリア層１５０は、分子ビームエピタキシ（ＭＢＥ）又はＭｇＯを用いる電子ビーム蒸着法を用いて形成することができる。
【００３２】
実施形態では、第１トンネルバリア層１３０及び第２トンネルバリア層１５０は、酸化アルミニウムのような絶縁物質により形成することも可能である。
【００３３】
第２トンネルバリア層１５０は、ＭｇＯ膜を蒸着した後、高温熱処理工程によって結晶化されることによって結晶性を有する。第２トンネルバリア層１５０は、高温熱処理工程によって結晶化される時、下部膜の結晶性に影響を受けるので、第２トンネルバリア層１５０の上部面は、第１トンネルバリア層１３０と自由層１４０の上部面に平行な（００１）結晶面を有する。
【００３４】
第２基準磁性層１６０は、第２トンネルバリア層１５０の上部面と直接接触する。第２基準磁性層１６０は、自由層１４０の上部面に実質的に垂直に固定された第２磁化方向を有する。第２基準磁性層１６０の第２磁化方向は、第１基準磁性層１２０の第１磁化方向と反対になる。
【００３５】
第２基準磁性層１６０は、例えば、垂直磁性物質（例えば、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ又はＣｏＦｅＤｙなど）、Ｌ１０構造を有する垂直磁性物質、稠密六方格子（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ  Ｐａｃｋｅｄ  Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、又はこれらを含む合金などの少なくとも一つを含む。
【００３６】
Ｌ１０構造を有する垂直磁性物質はＬ１０構造のＦｅＰｔ、Ｌ１０構造のＦｅＰｄ、Ｌ１０構造のＣｏＰｄ、又はＬ１０構造のＣｏＰｔなどの少なくとも一つを含む。第２基準磁性層１６０がＣｏＦｅＴｂを含む場合には、ＣｏＦｅＴｂ内でＴｂの含有量比は約１０％以上になる。第２基準磁性層１６０がＣｏＦｅＧｄを含む場合には、ＣｏＦｅＧｄ内でＧｄの含有量比は約１０％以上になる。一実施形態によれば、第２基準磁性層１６０は、交互にそして繰り返して積層された磁性層及び非磁性層を有する垂直磁性構造体を含むことができる。例えば、垂直磁性構造体は、（Ｃｏ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｄ）ｎ、（Ｃｏ／Ｐｄ）ｎ、（Ｃｏ／Ｎｉ）ｎ、（ＣｏＮｉ／Ｐｔ）ｎ、（ＣｏＣｒ／Ｐｔ）ｎ又は（ＣｏＣｒ／Ｐｄ）ｎ（ｎは積層回数）などの少なくとも一つを含む。
【００３７】
第２基準磁性層１６０の上部面上に配置されたキャッピング電極層１７０は、導電材料で形成する。キャッピング電極層１７０は、金属を含む。例えば、キャッピング電極層１７０は、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）又は銅（Ｃｕ）などの少なくとも一つを含む。
【００３８】
このような磁気メモリ要素が形成された第１層間誘電膜１０１上に第２層間誘電膜２０１を配置する。第２層間誘電膜２０１内にキャッピング電極層１７０と電気的に接続される上部コンタクトプラグ２０３を形成する。第２層間誘電膜２０１上に上部コンタクトプラグ２０３と電気的に接続される配線２１０を配置する。ここで、配線２１０は、図２に示した第２配線２０（つまり、ビットライン）になる。
【００３９】
第２層間誘電膜２０１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は低誘電（ｌｏｗ−ｋ）物質からなる。上部コンタクトプラグ２０３は、導電性物質を含み、例えば、金属（例えば、チタン、タンタル、銅、アルミニウム又はタングステンなど）、又は導電性金属窒化物（例えば、窒化チタン、窒化タンタルなど）などの少なくとも１つを含む。配線２１０は、金属（例えば、チタン、タンタル、銅、アルミニウム、又はタングステンなど）、又は導電性金属窒化物（例えば、窒化チタン、窒化タンタルなど）などの少なくとも一つを含む。
【００４０】
このように、第１及び第２磁気トンネル接合を含む磁気メモリ要素のプログラム動作について説明する。
【００４１】
第１基準磁性層１２０の第１磁化方向と自由層１４０の磁化方向が反平行である場合には、プログラム電流は、キャッピング電極層１７０からシード電極層１１０の方向に流れる。そして、電子は、第１基準磁性層１２０から自由層１４０に流れる。ここで、メジャー電子は、第１基準磁性層１２０の第１磁化方向と平行なスピンを有し、マイナー電子は、第１基準磁性層１２０の第１磁化方向と反平行なスピンを有する。
【００４２】
プログラム電流がキャッピング電極層１７０からシード電極層１１０の方向に流れる時、第１基準磁性層１２０の第１磁化方向と平行なメジャー電子は自由層１４０内に蓄積される。自由層１４０内に蓄積されたメジャー電子のスピントルク（ｓｐｉｎ  ｔｏｒｑｕｅ）によって自由層１４０の磁化方向が第１基準磁性層１２０の第１磁化方向と平行になる。
【００４３】
前記自由層１４０を通過するメジャー電子は、第２磁化方向を有する第２基準磁性層１６０によって反射され、自由層１４０内に蓄積される。これにより、前記反射されたメジャー電子は自由層１４０の磁化方向を変更させることに寄与する。また、前記マイナー電子は、前記第２基準磁性層１６０の第２磁化方向と平行なスピンを有することで、前記第２基準磁性層１６０を介して円滑に流れる。これにより、磁化方向をスイッチングするのに必要な臨界電流密度が減少する。
【００４４】
一方、プログラム電流は、シード電極層１１０からキャッピング電極層１７０の方向に流れることができる。この場合、電子は、キャッピング電極層１７０からシード電極層１１０の方向に流れる。そして、電子は、第２基準磁性層１６０から自由層１４０に流れる。ここで、メジャー電子は、第２基準磁性層１６０の第２磁化方向と平行なスピンを有し、マイナー電子は、第２基準磁性層１６０の第２磁化方向と反平行なスピンを有する。
【００４５】
第２基準磁性層１６０を通過したメジャー電子は自由層１４０に蓄積されて、自由層１４０の磁化方向を反転させる。前記自由層１４０を通過したメジャー電子は、第１磁化方向を有する第１基準磁性層１２０によって反射され、自由層１４０内に蓄積されることによって、自由層１４０の磁化方向を反転させるのに寄与する。自由層１４０を通過したマイナー電子は、前記第１基準磁性層１２０の磁化方向と平行なスピンを有することにより、前記第１基準磁性層１２０を円滑に通過する。
【００４６】
図４は、本発明の実施形態に係る磁気メモリ素子において、磁気メモリ要素の結晶化方向を示す図である。図５は、本発明の実施形態に係る磁気メモリ要素において、磁性層の結晶構造を示す図である。図６（Ａ）及び（Ｂ）は、本発明の実施形態に係る磁気メモリ要素において、第１及び第２トンネルバリア層の厚さに応じた結晶性の違いを比較するためのＴＥＭイメージである。
実施形態によれば、高性能及び高集積の磁気メモリ要素を実現するために、高い磁気抵抗（ＭＲ、ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔａｎｃｅ）比と低い接合抵抗を有する磁気トンネル接合が要求される。特に、磁気トンネル接合の抵抗（ｒｅｓｉｓｔａｎｃｅ）と面積（ａｒｅａ）の積であるＲＡ値は、磁気メモリ素子で信号対ノイズ比（Ｓ／Ｎ、ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ｒａｔｉｏ）とＲＣ（Ｒｅｓｉｓｔａｎｃｅ  Ｃａｐａｃｉｔｏｒ）時間定数を決める重要な変数である。そして、磁気トンネル接合の抵抗は、磁気トンネル接合の厚さによって変わる。
【００４７】
さらに、図４を参照すると、第１及び第２磁気トンネル接合パターンを含む磁気メモリ素子において、データの書き込みと読み出しのための第１トンネルバリア層１３０の抵抗と第２トンネルバリア層１５０の抵抗が異なって形成される。
【００４８】
このため、第１及び第２トンネルバリア層１３０、１５０が、ＭｇＯ膜で形成される時、第１トンネルバリア層１３０の厚さが、第２トンネルバリア層１５０より薄いか、又は厚い厚さを有する。そして、ＭｇＯ膜で形成された第１及び第２トンネルバリア層１３０、１５０の抵抗は、ＭｇＯ膜が厚いほど増加する。
【００４９】
第１トンネルバリア層１３０の厚さが、第２トンネルバリア層１５０の厚さより薄い場合、自由層１４０に作用する漏洩磁界（Ｓｔｒａｙ  ｆｉｅｌｄ）の制御が容易になる。しかし、ＭｇＯ膜厚が薄いほど結晶性が低下するので、図６（Ａ）に示すように、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より薄い場合、上部に位置する磁性層（つまり、自由層１４０）及び第２トンネルバリア層１５０の結晶性を低下させる。図６（Ａ）を参照すると、第１トンネルバリア層１３０が、第２トンネルバリア層１５０に比べて薄い場合、厚い第２トンネルバリア層１５０が不均一な結晶方向を有することを確認できる。これにより、第１及び第２トンネルバリア層１３０、１５０のＲＡ（ｒｅｓｉｓｔａｎｃｅ−ａｒｅａ  ｐｒｏｄｕｃｔ）値と抵抗値分布が増加する。したがって、第１トンネルバリア層１３０と第２トンネルバリア層１５０との間の抵抗差が減少する。そして、抵抗差の減少は、磁気メモリ要素でデータの読み出しを難しくする。
【００５０】
一方、図６（Ｂ）に示すように、第１トンネルバリア層１３０の厚さが、第２トンネルバリア層１５０の厚さより厚い場合、結晶性の良好な第１トンネルバリア層１３０をシードとして利用して、磁性層（すなわち、自由層１４０）及び第２トンネルバリア層１５０が結晶化されるので、磁性層及び第２トンネルバリア層１５０の結晶性を向上させる。図６（Ｂ）を参照すると、第２トンネルバリア層１５０に比べて厚い第１トンネルバリア層１３０は、均一な結晶方向を有することを確認でき、厚い第１トンネルバリア層１３０上の磁性層（つまり、自由層１４０）及び第２トンネルバリア層が均一な結晶性を有することを確認できる。第１及び第２トンネルバリア層１５０の結晶性が向上することによって、ＲＡ値と抵抗値分布を減らすことができる。これにより、第１トンネルバリア層１３０と第２トンネルバリア層１５０との間の抵抗差が増加する。
【００５１】
図４に示すように、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より厚い場合、第１トンネルバリア層１３０の抵抗が、第２トンネルバリア層１５０の抵抗より大きい。これにより、第１トンネルバリア層１３０のＲＡ（ｒｅｓｉｓｔａｎｃｅ−ａｒｅａ  ｐｒｏｄｕｃｔ）値は、第２トンネルバリア層１５０のＲＡ値より大きい値を有する。ここで、第２トンネルバリア層１５０と第１トンネルバリア層１３０のＲＡ比は、約１：５ないし１：１０になる。この時、第１及び第２トンネルバリア層１３０、１５０を含む磁気メモリ要素において全体ＲＡ値（つまり、第１トンネルバリア層１３０のＲＡ値と第２トンネルバリア層１５０のＲＡ値の合計）は最大３０になる。
【００５２】
これに加えて、ＭｇＯ膜からなるトンネルバリア層を形成する時、トンネルバリア層の下部に位置する膜の表面粗さ（ｓｕｒｆａｃｅ  ｒｏｕｇｈｎｅｓｓ）がＭｇＯ膜の結晶性に影響を与える。これにより、結晶性の良好な第１トンネルバリア層１３０を形成するために、第１トンネルバリア層１３０の下に位置する第１基準磁性層１２０の表面粗さを減少させることが望ましい。したがって、一実施形態では、第１基準磁性層１２０の表面粗さは、約２Å以下になる。また、第１基準磁性層１２０をＬ１１（ｓｕｐｅｒ  ｌａｔｔｉｃｅ）構造を有する垂直磁性物質で形成して、第１基準磁性層１２０上に結晶性が優れた第１トンネルバリア層１３０を形成することができる。
【００５３】
より詳細には、第１基準磁性層１２０は、図５に示すように、Ｌ１１結晶構造を有する垂直磁性物質からなることができる。Ｌ１１結晶構造を有する垂直磁性物質は、ＣｏとＰｔを約２Åの厚さで交互に繰り返して蒸着して形成する。
【００５４】
一実施形態によると、ＭｇＯ膜からなる第１及び第２トンネルバリア層１３０、１５０は、ＲＦスパッタリング蒸着法によって形成できる。他の実施形態によると、ＭｇＯ膜からなる第１及び第２トンネルバリア層１３０、１５０は、第１基準磁性層１２０上にＭｇ膜蒸着工程と、酸化工程とを交互に繰り返して実行して形成することがてきる。ここで、Ｍｇ膜を蒸着するのは、金属Ｍｇターゲットを用いたＤＣ又はＲＦスパッタリング蒸着法を用いる。酸化工程は、ラジカル酸化法を利用できる。
【００５５】
一実施形態によると、第１及び第２トンネルバリア層１３０、１５０と接する第１基準磁性層１２０、自由層１４０、及び第２基準磁性層１６０は、非晶質磁性物質で形成する。これにより、磁気メモリ要素を形成した後、磁気トンネル接合の特性を向上させるために、高温熱処理工程を実行する。つまり、第１トンネルバリア層１３０上の磁性層及び第２トンネルバリア層１５０は、第１トンネルバリア層１３０をシードとして利用して結晶化できる。高温熱処理工程は、約３００℃ないし３６０℃の温度で行う。高温熱処理工程は、磁気アニーリング工程又はその他のアニーリング工程で行うことができる。高温熱処理工程時に基板１００の下部に配置されたヒータ（図示せず）を熱源として使用する。高温熱処理工程により、第１トンネルバリア層１３０をシードとして使用して、自由層１４０及び第２トンネルバリア層１５０を結晶化する。これにより、第１トンネルバリア層１３０の上部に位置する自由層１４０及び第２トンネルバリア層１５０の結晶性を向上できる。
【００５６】
第１トンネルバリア層１３０をシードとして利用することにより、第１トンネルバリア層１３０が接する自由層１４０の下部面は第１トンネルバリア層１３０の上部面と同一の結晶面を有する。例えば、第１トンネルバリア層１３０の上部面が（００１）結晶面を有する場合、第１トンネルバリア層１３０と接する自由層の下部面は、（００１）結晶面である。
【００５７】
図７は、本発明の実施形態に係る磁気メモリ要素において、第１及び第２トンネルバリア層の厚さによる抵抗値分布を示す図である。
図７のＡは、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より薄い場合の抵抗値分布を示し、Ｂは、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より厚い場合の抵抗値分布を示す。
図７を参照すると、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より薄い場合（図７のＡ）、第１トンネルバリア層１３０の結晶性が低下するので、第１及び第２トンネルバリア層１３０、１５０の結晶性が低下して抵抗値分布が大きく、ＲＡ値が増加する。
【００５８】
一方、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より厚い場合（図７のＢ）、結晶性が向上した第１トンネルバリア層１３０によって、第２トンネルバリア層１５０の結晶性を確保できる。これにより、抵抗値分布及びＲＡ値が減少する。
【００５９】
図８は、本発明の実施形態に係る磁気メモリ要素において、第１及び第２トンネルバリア層の厚さに応じた磁気抵抗比を示す図である。
図８において、Ａは、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より薄い場合の磁気抵抗比（ＴＭＲ）を示し、図８のＢは、第１トンネルバリア層１３０が第２トンネルバリア層１５０より厚い場合の磁気抵抗比を示す。
図８を参照すると、第２トンネルバリア層１５０より厚い第１トンネルバリア層１３０を含む磁気メモリ要素の磁気抵抗比が、第２トンネルバリア層１５０より薄い第１トンネルバリア層１３０を含む磁気メモリ要素の磁気抵抗比より増加する。
【００６０】
図９は、本発明の一実施形態に係る磁気メモリ素子の変形例を説明するための図である。
図９を参照すると、非晶質磁性層１２０、１４０、１６０と、第１及び第２トンネルバリア層１３０、１５０との間に結晶質磁性層２００が介在する。詳細には、結晶質磁性層２００は、第１基準磁性層１２０の上部面と第１トンネルバリア層１３０の下部面との間に介在する。結晶質磁性層２００は、第１トンネルバリア層１３０の上部面と自由層１４０の下部面との間に介在する。結晶質磁性層２００は、第２トンネルバリア層１５０の下部面と自由層１４０の上部面との間に介在する。結晶質磁性層２００は、第２トンネルバリア層１５０の上部面と第２基準磁性層１６０の下部面との間に介在する。このような結晶質磁性層２００は、Ｆｅ、Ｃｏ、ＦｅＣｏ、及びこれらの合金のうちの少なくともいずれか一つを含む。そして、結晶質磁性層２００は、約４Å~５Åの厚さを有する。
【００６１】
アニーリング工程を実行して、第１トンネルバリア層１３０をシードとして使用して自由層１４０、第２トンネルバリア層１５０、及び第２基準磁性層１６０を結晶化する場合、結晶質磁性層２００によって、第１及び第２トンネルバリア層１３０、１５０の結晶性がより向上する。
【００６２】
図１０は、本発明の第２実施形態に係る磁気メモリ素子を示す図である。第２実施形態では、図３を参照して説明した構成要素と同一の構成要素については、重複を避けるために省略する。
【００６３】
図１０を参照すると、下部コンタクトプラグ１０３と上部コンタクトプラグ２０３との間に磁気メモリ要素を配置する。磁気メモリ要素は、一実施形態で説明したように、第１磁気トンネル接合パターンＭＴＪ１と第２磁気トンネル接合パターンＭＴＪ２とを含む。つまり、磁気メモリ要素は、シード電極層１１０とキャッピング電極層１７０との間に第１基準磁性層１２０と、第１トンネルバリア層１３０と、自由層１４０と、第２トンネルバリア層１５０と、第２基準磁性層１６０とを含む。
【００６４】
この実施形態によれば、第１及び第２トンネルバリア層１３０、１５０の間の自由層１４０は、順に積層された第１自由層１４１と、自由交換結合層１４３と、第２自由層１４５とを含む。第１自由層１４１は、第１トンネルバリア層１３０と自由交換結合層１４３と接触する。第２自由層１４５は、自由交換結合層１４３と第２トンネルバリア層１５０と接触する。
【００６５】
第１及び第２自由層１４１、１４５は、基板１００の上部面に実質的に垂直な磁化方向を有し、第１磁化方向又は第２磁化方向に変更可能である。第２自由層１４５の磁化方向は自由交換結合層１４３によって第１自由層１４１の磁化方向と反平行に結合する。
【００６６】
第１及び第２自由層１４１、１４５は、磁性物質を含む。例えば、第１及び第２自由層１４１、１４５は、ＣｏＦｅＢ、ＣｏＦｅ、ＮｉＦｅ、ＣｏＦｅＰｔ、ＣｏＦｅＰｄ、ＣｏＦｅＣｒ、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ又はＣｏＦｅＮｉなどの少なくとも一つを含む。一実施形態によると、第１及び第２自由層１４１、１４５がＣｏＦｅＴｂを含む場合には、第１及び第２自由層１４１、１４５のＣｏＦｅＴｂ内のＴｂの含有量比は約１０％以上になる。同様に、第１及び第２自由層１４１、１４５がＣｏＦｅＧｄを含む場合には、第１及び第２自由層１４１、１４５のＣｏＦｅＧｄ内のＧｄの含有量比は約１０％以上になる。別の例として、第１及び第２自由層１４１、１４５は、Ｌ１０構造を有する垂直磁性物質、稠密六方格子（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ  Ｐａｃｋｅｄ  Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、又はこれらを含む合金などの少なくとも一つを含むことができる。
【００６７】
自由交換結合層１４３は、第１自由層１４１の磁化方向と第２自由層１４５の磁化方向とを互いに反平行に結合させる。自由交換結合層１４３によって、第１及び第２自由層１４１、１４５の磁化方向の間の平行結合が強化（ｅｎｈａｎｃｅｄ）する。自由交換結合層１４３は、希少金属（例えば、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はロジウム（Ｒｈ））のうちの少なくとも一つを含むことができる。チタン、タンタル又はマグネシウムなどの非磁性金属、これらの酸化物、又は窒化物などの少なくとも一つを含むことができる。
【００６８】
図１１は、本発明の第３実施形態に係る磁気メモリ素子を示す図である。第１実施形態で説明した構成要素と同一の構成要素については、重複を避けるために省略する。
図１１を参照すると、磁気メモリ要素は、一実施形態で説明したように、第１磁気トンネル接合パターンＭＴＪ１と第２磁気トンネル接合パターンＭＴＪ２とを含む。つまり、磁気メモリ要素は、シード電極層１１０とキャッピング電極層１７０との間に第１基準磁性層１２０と、第１トンネルバリア層１３０と、自由層１４０と、第２トンネルバリア層１５０と、第２基準磁性層１６０とを含む。ここで、第１及び第２トンネルバリア層１３０、１５０は、ＭｇＯ膜からなり、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より厚い厚さを有する。さらに、第１トンネルバリア層１３０のＲＡ値が、第２トンネルバリア層１５０のＲＡ値より大きい値を有する。
【００６９】
この実施形態によれば、第１基準磁性層１２０は、基準垂直磁性層１２１、スピン偏極層１２５、及びこれらの間に介在された基準交換結合層１２３を含む。スピン偏極層１２５は、第１トンネルバリア層１３０に接触し、基準垂直磁性層１２１は、シード電極層１１０と接触する。基準垂直磁性層１２１は、基板１００の上部面に垂直であり、固定された第１磁化方向を有する。スピン偏極層１２５は、基板の上部面に垂直であり、固定された第２磁化方向を有する。
【００７０】
基準垂直磁性層１２１は、自然に前記第１磁化方向を有する物質及び／又は構造を有する。例えば、基準垂直磁性層１２１は、垂直磁性物質（例えば、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ又はＣｏＦｅＤｙなど）、Ｌ１０構造を有する垂直磁性物質、稠密六方格子（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ  Ｐａｃｋｅｄ  Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、又はこれらを含む合金などの少なくとも一つを含む。前記Ｌ１０構造を有する垂直磁性物質はＬ１０構造のＦｅＰｔ、Ｌ１０構造のＦｅＰｄ、Ｌ１０構造のＣｏＰｄ、又はＬ１０構造のＣｏＰｔなどの少なくとも一つを含む。基準垂直磁性層１２１がＣｏＦｅＴｂを含む場合には、ＣｏＦｅＴｂ内でＴｂの含有量比は約１０％以上になる。同様に、基準垂直磁性層１２１がＣｏＦｅＧｄを含む場合には、ＣｏＦｅＧｄ内でＧｄの含有量比は約１０％以上になる。
【００７１】
一実施形態によると、基準垂直磁性層１２１は交互にそして繰り返して積層された磁性層と非磁性層とを有する垂直磁性構造体を含むことができる。例えば、前記垂直磁性構造体は、（Ｃｏ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｄ）ｎ、（Ｃｏ／Ｐｄ）ｎ、（Ｃｏ／Ｎｉ）ｎ、（ＣｏＮｉ／Ｐｔ）ｎ、（ＣｏＣｒ／Ｐｔ）ｎ又は（ＣｏＣｒ／Ｐｄ）ｎ（ｎは積層回数）などの少なくとも一つを含む。
【００７２】
スピン偏極層１２５は、磁性物質を含む。スピン偏極層１２５の第２磁化方向は、基準垂直磁性層１２１によって固定する。例えば、スピン偏極層１２５は、ＣｏＦｅＢ、ＣｏＦｅ、ＮｉＦｅ、ＣｏＦｅＰｔ、ＣｏＦｅＰｄ、ＣｏＦｅＣｒ、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ又はＣｏＦｅＮｉなどの少なくとも一つを含む。スピン偏極層１２５が鉄及びコバルトを含む場合には、スピン偏極層１２５内の鉄の含有量比は、スピン偏極層１２５内のコバルトの含有量比より大きい含有量比を有する。これにより、スピン偏極層１２５の第２磁化方向が基板１００の上部面に垂直であることが容易になる。
【００７３】
基準交換結合層１２３は、基準垂直磁性層１２１の磁化方向とスピン偏極層１２５の磁化方向とを互いに反平行に結合させる。これにより、第１基準磁性層１２０による磁気ストレイフィールド（ｍａｇｎｅｔｉｃ  ｓｔｒａｙ  ｆｉｅｌｄ）を最小化し、磁気記憶素子の信頼性を向上させる。基準交換結合層１２３によって、基準垂直磁性層１２１とスピン偏極層１２５の磁化方向間の結合力が強化（ｅｎｈａｎｃｅｄ）する。例えば、基準交換結合層１２３は、希少金属（例えば、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、又はロジウム（Ｒｈ））のうちの少なくとも一つを含む。
【００７４】
これとは異なり、基準交換結合層１２３は、スピン偏極層１２５及び基準垂直磁性層１２１の磁化方向を平行に結合させることができる。この場合には、基準交換結合層１２３は、チタン、タンタル、又はマグネシウムなどの非磁性金属、これらの酸化物又は窒化物などの少なくとも一つを含む。
【００７５】
一方、他の実施形態によれば、スピン偏極層１２５と基準垂直磁性層１２１が接触することができる。スピン偏極層１２５が基準垂直磁性層１２１に接触した場合には、スピン偏極層１２５の磁化方向は、基準垂直磁性層１２１の第１磁化方向と平行になる。
【００７６】
図１２は、本発明の第４実施形態に係る磁気メモリ素子を示す図である。第１の実施形態で説明した構成要素と同一の構成要素については、重複を避けるために省略する。
図１２を参照すると、下部コンタクトプラグ１０３と上部コンタクトプラグ２０３との間に磁気メモリ要素を配置する。磁気メモリ要素は、一実施形態で説明したように、第１磁気トンネル接合パターンＭＴＪ１と第２磁気トンネル接合パターンＭＴＪ２とを含む。つまり、磁気メモリ要素は、シード電極層１１０とキャッピング電極層１７０との間に第１基準磁性層１２０と、第１トンネルバリア層１３０と、自由層１４０と、第２トンネルバリア層１５０と、第２基準磁性層１６０とを含む。ここで、第１及び第２トンネルバリア層１３０、１５０は、ＭｇＯ膜からなり、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より厚い厚さを有する。さらに、第１トンネルバリア層１３０のＲＡ値が、第２トンネルバリア層１５０のＲＡ値より大きい値を有する。
【００７７】
この実施形態によると、第２トンネルバリア層１５０上の第２基準磁性層１６０は、基準垂直磁性層１６５と、スピン偏極層１６１と、これらの間に介在する基準交換結合層１６３とを含む。ここで、スピン偏極層１６１は、第２トンネルバリア層１５０の上部面と接触する。
【００７８】
基準垂直磁性層１６５は、基板の上部面に実質的に垂直に固定された第１磁化方向を有する。スピン偏極層１６１は、基板の上部面に実質的に垂直であり、固定された第２の磁化方向を有する。基準垂直磁性層１６５は、自然に前記第１磁化方向を有する物質及び／又は構造を有する。スピン偏極層１６１は、磁性物質を含む。スピン偏極層１６１の第２磁化方向は、基準垂直磁性層１６５によって固定できる。基準交換結合層１６３は、基準垂直磁性層１６５の磁化方向及びスピン偏極層１６１の磁化方向を互いに平行又は反平行に結合させる。
【００７９】
一方、他の実施形態によれば、第２基準磁性層１６０は、基準垂直磁性層１６５とスピン偏極層１６１とを含み、基準垂直磁性層１６５とスピン偏極層１６１が接触することができる。
【００８０】
図１３は、本発明の第５実施形態に係る磁気メモリ素子を示す図である。第１、第３、及び第４実施形態で説明した構成要素と同一の構成要素については、重複を避けるために省略する。
図１３を参照すると、下部コンタクトプラグ１０３と上部コンタクトプラグ２０３との間に磁気メモリ要素を配置する。磁気メモリ要素は、一実施形態で説明したように、第１磁気トンネル接合パターンＭＴＪ１と第２磁気トンネル接合パターンＭＴＪ２とを含む。つまり、磁気メモリ要素は、シード電極層１１０とキャッピング電極層１７０との間に第１基準磁性層１２０と、第１トンネルバリア層１３０と、自由層１４０と、第２トンネルバリア層１５０と、第２基準磁性層１６０とを含む。ここで、第１及び第２トンネルバリア層１３０、１５０は、ＭｇＯ膜からなり、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より厚い厚さを有する。さらに、第１トンネルバリア層１３０のＲＡ値が、第２トンネルバリア層１５０のＲＡ値より大きい値を有する。
【００８１】
この実施形態によれば、第１基準磁性層１２０は、基準垂直磁性層１２１’と、スピン偏極層１２５’と、これらの間に介在する基準交換結合層１２３’とを含む。一実施形態によれば、第１基準磁性層１２０のスピン偏極層１２５’は、第１トンネルバリア層１３０の下部面と接触する。第１基準磁性層１２０の基準垂直磁性層１２１’は、基板１００の上部面に垂直であり、固定された第１磁化方向を有する。第１基準磁性層１２０のスピン偏極層１２５’は、基板１００の上部面に垂直であり、第１基準磁性層１２０の基準交換結合層１２３’によって基準垂直磁性層１２１’と平行であるか、又は、反平行な磁化方向を有する。
【００８２】
第２基準磁性層１６０は、スピン偏極層１６１’と、基準垂直磁性層１６５’と、これらの間に介在する基準交換結合層１６３’とを含む。ここで、第２基準磁性層１６０のスピン偏極層１６１’は、第２トンネルバリア層１５０の上部面と接触する。第２基準磁性層１６０の基準垂直磁性層１６５’は、基板１００の上部面に垂直であり、固定された第２磁化方向を有する。第２基準磁性層１６０のスピン偏極層１６１’は、基板１００の上部面に垂直であり、基準交換結合層１６３’によって第２基準磁性層１６０の基準垂直磁性層１６５’と平行であるか、又は反平行な磁化方向を有する。
【００８３】
図１４は、本発明の第６実施形態に係る磁気メモリ素子を示す図である。第１、第２、第３、及び第４実施形態で説明した構成要素と同一の構成要素については、重複を避けるために省略する。
図１４を参照すると、下部コンタクトプラグ１０３と上部コンタクトプラグ２０３との間に磁気メモリ要素を配置する。磁気メモリ要素は、一実施形態で説明したように、第１磁気トンネル接合パターンＭＴＪ１と第２磁気トンネル接合パターンＭＴＪ２とを含む。つまり、磁気メモリ要素は、シード電極層１１０とキャッピング電極層１７０との間に第１基準磁性層１２０と、第１トンネルバリア層１３０と、自由層１４０と、第２トンネルバリア層１５０と第２基準磁性層１６０とを含む。ここで、第１及び第２トンネルバリア層１３０、１５０は、ＭｇＯ膜からなり、第１トンネルバリア層１３０が、第２トンネルバリア層１５０より厚い厚さを有する。さらに、第１トンネルバリア層１３０のＲＡ値が、第２トンネルバリア層１５０のＲＡ値より大きい値を有する。
【００８４】
この実施形態によると、第１基準磁性層１２０は、基準垂直磁性層１２１’と、スピン偏極層１２５’と、これらの間に介在する基準交換結合層１２３’とを含む。一実施形態によると、第１基準磁性層１２０のスピン偏極層１２５’は、第１トンネルバリア層１３０の下部面と接触する。第１基準磁性層１２０の基準垂直磁性層１２１’は、基板１００の上部面に垂直であり、固定された第１磁化方向を有する。第１基準磁性層１２０のスピン偏極層１２５’は、基板１００の上部面に垂直であり、基準交換結合層１２３’によって第１基準磁性層１２０の基準垂直磁性層と平行するか、又は反平行な磁化方向を有する。
【００８５】
第２基準磁性層１６０は、スピン偏極層１６１’と、基準垂直磁性層１６５’と、これらの間に介在する基準交換結合層１６３’とを含む。ここで、第２基準磁性層１６０のスピン偏極層１６１’は、第２トンネルバリア層１５０の上部面と接触する。第２基準磁性層１６０の基準垂直磁性層１６５’は、基板１００の上部面に垂直であり、固定された第２磁化方向を有する。第２基準磁性層１６０のスピン偏極層１６１’は、基板の上部面に垂直であり、第２基準磁性層１６０の基準交換結合層１６３’によって第２基準磁性層１６０の基準垂直磁性層１６５’と平行であるか、又は反平行な磁化方向を有する。
【００８６】
自由層１４０は、第１自由層１４１、自由交換結合層１４３、第２自由層１４５を順に積層する。第１自由層１４１は、第１トンネルバリア層１３０と自由交換結合層１４３と接触する。第２自由層１４５は、自由交換結合層１４３と第２トンネルバリア層１５０と接触する。第１及び第２自由層１４１、１４５は、基板１００の上部面に実質的に垂直な磁化方向を有し、第１磁化方向又は第２磁化方向に変更可能である。第２自由層１４５の磁化方向は自由交換結合層１４３によって第１自由層１４１の磁化方向と反平行に結合する。
【００８７】
図１５は、本発明の実施形態に係る磁気メモリ素子の製造方法を示すフローチャートである。単純のために、段階の省略及び組み合わせを行うことができる。
図１５を参照すると、基板上に第１基準磁性層を形成する（ステップ３０１）。第１トンネルバリア層を第１基準磁性層上に形成する（ステップ３０３）。自由層を第１トンネルバリア層上に形成する（ステップ３０５）。続いて、第２トンネルバリア層を自由層上に形成する（ステップ３０７）。実施形態では、第２トンネルバリア層は、第１トンネルバリア層より薄く形成する。第１トンネルバリア層のＲＡ（ｒｅｓｉｓｔａｎｃｅ−ａｒｅａ  ｐｒｏｄｕｃｔ）値は、第２トンネルバリア層のＲＡ値より大きい値を有する。第２基準磁性層を第２トンネルバリア層上に形成する（ステップ３０９）。実施形態では、第１基準磁性層、第２基準磁性層、自由層のうちの少なくともいずれか１つは、基板の上部面に実質的に垂直な磁化方向を有する。一方、第１基準磁性層、第２基準磁性層、自由層のうちの少なくともいずれか一つは面垂直（ｐｅｒｐｅｎｄｉｃｕｌａｒ−ｔｏ−ｐｌａｎｅ）及び平面的な成分を含む磁化方向を有する。
【００８８】
図１６は、本発明の概念による実施形態に係る磁気メモリ素子を含むメモリシステムの一例を示す概略ブロック図である。
図１６を参照すると、本発明の一実施形態に係るメモリシステム１１００は、コントローラ１１１０と、入出力装置（Ｉ／Ｏ）１１２０と、記憶装置１１３０（ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と、インタフェース１１４０と、バス（ｂｕｓ）１１５０とを含む。前記コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインタフェース１１４０は、バス１１５０を介して互いに結合する。バス１１５０は、データが移動する通路（ｐａｔｈ）に該当する。コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置１１３０、及び／又はインターフェース１１４０は、本発明の実施形態に係る半導体装置を含む。
【００８９】
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと同様の機能を実行する論理素子の中の少なくとも一つを含む。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置などを含む。記憶装置１１３０は、データ及び／又は命令語などを格納する。記憶装置１１３０は、上述の実施形態の磁気メモリ素子のうちの少なくとも一つを含む。インタフェース１１４０は、通信ネットワークにデータを伝送するか、又は、通信ネットワークからデータを受信する機能を実行する。インタフェース１１４０は、有線又は無線の形態であり得る。例えば、インタフェース１１４０は、アンテナ又は有線及び無線トランシーバを含む。図示しないが、メモリシステム１１００は、コントローラ１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子をさらに含むことも可能である。
【００９０】
メモリシステム１１００は、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタル音楽プレーヤ（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用可能である。
【００９１】
図１７は、本発明の概念による実施形態による磁気メモリ素子を備えるメモリカードの一例を示す概略ブロック図である。
図１７を参照すると、メモリカード１２００は、記憶装置１２１０を含む。記憶装置１２１０は、上述の実施形態に開示された磁気メモリ装置のうちの少なくとも一つを含む。また、記憶装置１２１０は、他の形態の半導体メモリ素子（例えば、ＤＲＡＭ装置及び／又はＳＲＡＭ装置など）をさらに含むことができる。メモリカード１２００は、ホスト（Ｈｏｓｔ）と記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
【００９２】
メモリコントローラ１２２０は、メモリカードの全体的な動作を制御する中央プロセッシングユニット１２２２を含む。また、メモリコントローラ１２２０は、中央プロセッシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０は、ホストインターフェース１２２３と、メモリインターフェース１２２５とをさらに含む。ホストインタフェース１２２３は、メモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを備える。メモリインタフェース１２２５は、メモリコントローラ１２２０と記憶装置１２１０とを接続させる。さらに、メモリコントローラ１２２０は、エラー訂正ブロック（ＥＣＣ）１２２４をさらに含む。エラー訂正ブロック１２２４は、記憶装置１２１０から読出されたデータのエラーを検出及び訂正する。図示しないが、メモリカード１２００は、ホスト（Ｈｏｓｔ）とのインタフェースのためのコードデータを格納するＲＯＭ装置をさらに含むこともできる。メモリカード１２００は、携帯用データ格納カードとして使用可能である。一方、メモリカード１２００は、コンピュータシステムのハードディスクを代替することができるＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）でも実現可能である。
【００９３】
図１８は、本発明の概念による実施形態に係る磁気メモリ素子を装着した情報処理システムの一例を示す概略ブロック図である。
図１８を参照すると、本発明の実施形態に係る磁気メモリ装置のうちの少なくとも１つはメモリシステム１３１０内に装着可能であり、メモリシステム１３１０は、モバイル機器やデスクトップコンピュータなどの情報処理システム１３００に装着される。本発明の概念による実施形態に係る情報処理システム１３００はメモリシステム１３１０と、各々システムバス１３６０に電気的に接続されたモデム１３２０と、中央処理装置１３３０と、ＲＡＭ１３４０と、ユーザインターフェース１３５０とを含む。メモリシステム１３１０は、上述の図１６のメモリカード１２００と実質的に同様に構成される。つまり、メモリシステム１３１０は、メモリ素子１３１１とメモリ素子１３１１の全体的な動作を制御するメモリコントローラ１３１２とを含む。フラッシュメモリシステム１３１０には、中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述のメモリシステム１３１０は、半導体ディスク装置（ＳＳＤ）で構成され得る。この場合、情報処理システム１３００は、大容量のデータをメモリシステム１３１０に安定的に格納できる。そして信頼性の増大に応じて、メモリシステム１３１０は、エラー訂正に必要な資源を節減できるので、高速のデータ交換機能を情報処理システム１３００に提供するようになる。図示していないが、本発明の概念による実施形態に係る情報処理システム１３００には、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ、ＣＩＳ）、入出力装置などがさらに提供できることは、この分野の通常の知識を習得した者に自明である。
【００９４】
また、本発明の概念による実施形態に係る磁気メモリ素子又はメモリシステムは様々な形態のパッケージとして実装可能である。例えば、本発明の概念による実施形態に係る磁気メモリ素子又はメモリシステムはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式によってパッケージ化して実装できる。
【００９５】
なお、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で様々な変更実施が可能である。
【符号の説明】
【００９６】
１００  基板
１０１  第１層間誘電膜
１０３  下部コンタクトプラグ
１１０  シード電極層
１２０  第１基準磁性層
１２１、１２１’、１６５、１６５’  基準垂直磁性層
１２３、１２３’、１６３、１６３’  基準交換結合層
１２５、１２５’、１６１、１６１’  スピン偏極層
１３０  第１トンネルバリア層
１４０  自由層
１４１  第１自由層
１４３  自由交換結合層
１４５  第２自由層
１５０  第２トンネルバリア層
１６０  第２基準磁性層
１７０  キャッピング電極層
２００  結晶質磁性層
２０１  第２層間誘電膜
２０３  上部コンタクトプラグ
２１０  配線
１１００、１３１０  メモリシステム
１１１０  コントローラ
１１２０  入出力装置（Ｉ／Ｏ）
１１３０、１２１０  記憶装置
１１４０  インタフェース
１１５０  バス（ｂｕｓ）
１２００  メモリカード
１２２０  メモリコントローラ
１２２１  ＳＲＡＭ
１２２２  中央プロセッシングユニット
１２２３  ホストインターフェース
１２２４  エラー訂正ブロック（ＥＣＣ）
１２２５  メモリインターフェース
１３００  情報処理システム
１３１１  メモリ素子
１３１２  メモリコントローラ
１３２０  モデム
１３３０  中央処理装置
１３４０  ＲＡＭ
１３５０  ユーザインターフェース
１３６０  システムバス
ＭＣ  単位メモリセル
ＭＴＪ１，ＭＴＪ２  磁気トンネル接合パターン
【図１】
2014049766.tif 000003
【図２】
2014049766.tif 000004
【図３】
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【図４】
2014049766.tif 000006
【図５】
2014049766.tif 000007
【図６】
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【図７】
2014049766.tif 000009
【図８】
2014049766.tif 000010
【図９】
2014049766.tif 000011
【図１０】
2014049766.tif 000012
【図１１】
2014049766.tif 000013
【図１２】
2014049766.tif 000014
【図１３】
2014049766.tif 000015
【図１４】
2014049766.tif 000016
【図１５】
2014049766.tif 000017
【図１６】
2014049766.tif 000018
【図１７】
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【図１８】
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