(57)【要約】【課題】同期して送信された差動のクロック信号とシングルエンドの伝送信号を受信して同期回路に用いる場合、同期回路で生じる誤動作を防止する。【解決手段】差動のＣＬＫ信号が入力される差動入力形式のレシーバ２と、ＣＬＫ信号に同期して送信される信号であってＣＬＫ信号とは電圧振幅が異なるシングルエンドのＣＳ信号と当該ＣＳ信号に対するしきい値電圧Ｖthとが入力される差動入力形式のレシーバ４と、シフトレジスタ５とを備える。シフトレジスタ５は、レシーバ４から出力されるＣＳ信号をチップセレクト信号とし、レシーバ２から出力されるＣＬＫ信号に同期して、レシーバ３から出力されるＤＡＴＡ信号を順次入力する。【選択図】図１
2014017807.tif 000002
【特許請求の範囲】
【請求項１】
差動のクロック信号が入力される差動入力形式の第１レシーバ（２）と、
前記クロック信号に同期して送信される信号であって前記クロック信号とは電圧振幅が異なるシングルエンドの伝送信号と当該伝送信号に対するしきい値電圧とが入力される差動入力形式の第２レシーバ（４）と、
前記第１レシーバから出力されるクロック信号に同期して動作し、前記第２レシーバから出力される伝送信号が前記同期動作における機能信号として用いられる同期回路（５）とを備えたことを特徴とする半導体装置。
【請求項２】
前記しきい値電圧の設定レベルを保持し、その設定レベルを持つしきい値電圧を出力する電圧出力回路（１２）を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記クロック信号と前記伝送信号とが同期した状態でそれぞれ前記第１レシーバと前記第２レシーバに入力されているときに、前記第１レシーバから出力されるクロック信号と前記第２レシーバから出力される伝送信号とのずれを検出する検出回路（１３）と、
前記検出されたずれが低減するように前記しきい値電圧のレベルを調整し、その調整した設定レベルを前記電圧出力回路に保持させる補正回路（１４）とを備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電圧出力回路（１２）は、第１しきい値電圧と第２しきい値電圧の設定レベルを保持し、前記伝送信号が立ち上がるときに第１しきい値電圧を出力し、前記伝送信号が立ち下がるときに第２しきい値電圧を出力し、
前記検出回路（１３）は、前記伝送信号が立ち上がるときおよび立ち下がるときに、それぞれ前記第１レシーバから出力されるクロック信号と前記第２レシーバから出力される伝送信号とのずれを検出し、
前記補正回路（１４）は、前記伝送信号が立ち上がるときに前記第１しきい値電圧のレベルを調整し、前記伝送信号が立ち下がるときに前記第２しきい値電圧のレベルを調整することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記検出回路（１３）は、前記第１レシーバから出力されるクロック信号と前記第２レシーバから出力される伝送信号との間にずれが生じている期間に第１電圧を生成し、当該ずれが生じている期間を除く期間に第２電圧を生成し、当該生成した電圧の平均値を出力するように構成され、
前記補正回路（１４）は、前記検出回路が出力する平均値に基づいて前記しきい値電圧のレベルを調整することを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記クロック信号の周期がＴである場合、
前記検出回路（１３）は、前記第１レシーバから出力されるクロック信号に対し前記第２レシーバから出力される伝送信号の立ち上がり／立ち下がりが進んでいる場合には、それぞれ前記伝送信号が立ち上がるとき／立ち下がるときに進み時間だけ第２電圧から第１電圧になる進み位相差信号を生成し、前記第１レシーバから出力されるクロック信号に対し前記第２レシーバから出力される伝送信号の立ち上がり／立ち下がりが遅れている場合には、それぞれ前記伝送信号が立ち上がるとき／立ち下がるときに（Ｔ／２−遅れ時間）だけ第２電圧から第１電圧になる遅れ位相差信号を生成し、これら生成した進み位相差信号と遅れ位相差信号の各平均値を出力するように構成され、
前記補正回路（１４）は、前記進み位相差信号の平均値がゼロになり、前記遅れ位相差信号の平均値が最大になるように、前記しきい値電圧のレベルを調整することを特徴とする請求項３または４記載の半導体装置。
【請求項７】
前記第２レシーバから出力される伝送信号を、前記第１レシーバから出力されるクロック信号に同期化する同期化回路（２３）を備えたことを特徴とする請求項１ないし６の何れかに記載の半導体装置。
【請求項８】
前記第１レシーバから出力されるクロック信号を遅延させる第１遅延回路（４２）と、
前記第２レシーバから出力される伝送信号を遅延指令に応じて遅延させる第２遅延回路（４４）と、
前記第２遅延回路の遅延量を指令する遅延指令を保持し、その遅延指令を前記第２遅延回路に対し出力する遅延指令回路（４５）とを備えたことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記クロック信号と前記伝送信号とが同期した状態でそれぞれ前記第１レシーバと前記第２レシーバに入力されているときに、前記第１遅延回路から出力されるクロック信号と前記第２遅延回路から出力される伝送信号とのずれを検出する検出回路（１３）と、
前記検出されたずれが低減するように前記第２遅延回路の遅延量を調整し、その調整した遅延量を指令する遅延指令を前記遅延指令回路に保持させる補正回路（４６）とを備えたことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記遅延指令回路（４５）は、第１遅延量を指令する遅延指令と第２遅延量を指令する遅延指令を保持し、前記伝送信号が立ち上がるときに前記第１遅延量に係る遅延指令を出力し、前記伝送信号が立ち下がるときに第２遅延量に係る遅延指令を出力し、
前記検出回路（１３）は、前記伝送信号が立ち上がるときおよび立ち下がるときに、それぞれ前記第１遅延回路から出力されるクロック信号と前記第２遅延回路から出力される伝送信号とのずれを検出し、
前記補正回路（４６）は、前記伝送信号が立ち上がるときに前記第１遅延量を調整し、前記伝送信号が立ち下がるときに前記第２遅延量を調整することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記検出回路（１３）は、前記第１遅延回路から出力されるクロック信号と前記第２遅延回路から出力される伝送信号との間にずれが生じている期間に第１電圧を生成し、当該ずれが生じている期間を除く期間に第２電圧を生成し、当該生成した電圧の平均値を出力するように構成され、
前記補正回路（４６）は、前記検出回路が出力する平均値に基づいて前記第２遅延回路の遅延量を調整することを特徴とする請求項９または１０記載の半導体装置。
【請求項１２】
前記クロック信号の周期がＴである場合、
前記検出回路（１３）は、前記第１遅延回路から出力されるクロック信号に対し前記第２遅延回路から出力される伝送信号の立ち上がり／立ち下がりが進んでいる場合には、それぞれ前記伝送信号が立ち上がるとき／立ち下がるときに進み時間だけ第２電圧から第１電圧になる進み位相差信号を生成し、前記第１遅延回路から出力されるクロック信号に対し前記第２遅延回路から出力される伝送信号の立ち上がり／立ち下がりが遅れている場合には、それぞれ前記伝送信号が立ち上がるとき／立ち下がるときに（Ｔ／２−遅れ時間）だけ第２電圧から第１電圧になる遅れ位相差信号を生成し、これら生成した進み位相差信号と遅れ位相差信号の各平均値を出力するように構成され、
前記補正回路（４６）は、前記進み位相差信号の平均値がゼロになり、前記遅れ位相差信号の平均値が最大になるように、前記第２遅延回路の遅延量を調整することを特徴とする請求項９または１０記載の半導体装置。
【請求項１３】
前記第２遅延回路から出力される伝送信号を、前記第１遅延回路から出力されるクロック信号に同期化する同期化回路（２３）を備えたことを特徴とする請求項８ないし１２の何れかに記載の半導体装置。
【請求項１４】
前記クロック信号に同期して送信された差動のデータ信号が入力される差動入力形式の第３レシーバ（３）を備え、
前記同期回路（５）は、前記第２レシーバから出力される伝送信号をチップセレクト信号とし、前記第１レシーバから出力されるクロック信号に同期して、前記第３レシーバから出力されるデータ信号を順次入力するシフトレジスタであることを特徴とする請求項１ないし１３の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動のクロック信号とシングルエンドの伝送信号を入力する半導体装置に関する。
【背景技術】
【０００２】
例えばマイコンから周辺ＩＣにシリアル通信でデータを送信する場合、マイコンは、クロック信号とそのクロック信号に同期したデータ信号を送信する。近年、通信速度の高速化が要求されており、ノイズがある環境下でも高速で通信エラーのない安定した通信を行うためには、差動形式のクロック信号と差動形式のデータ信号を用いることが有効である（例えば特許文献１参照）。周辺ＩＣは、これらクロック信号とデータ信号を差動レシーバにより受信し、各差動レシーバから出力されるクロック信号とデータ信号を、それぞれ同期回路であるシフトレジスタのクロック端子とデータ端子に与えている。
【０００３】
差動信号を用いた上で通信速度の一層の高速化を図るには、クロック信号とデータ信号の振幅を小さくすることが有効である。また、クロック信号とデータ信号は、クロック半周期またはクロック周期ごとに論理レベルが変化し、その度にドライバに駆動電流が流れるので、信号振幅を小さくすると消費電力の低減にも効果がある。そのため、例えば３．３Ｖの電圧レベルを持つシステムであっても、通信に用いる差動のクロック信号とデータ信号の電圧振幅をより小さい電圧にすることが行われている。
【０００４】
ところで、マイコンが周辺ＩＣの受信回路等を制御するため、クロック信号とデータ信号に加え、同期回路の制御に用いる信号例えばシフトレジスタのチップセレクト信号を送信する場合がある。このような伝送信号は、クロック信号やデータ信号に比べて高速化の要求が低く、通信線の本数の増大を避けるためにも差動信号ではなくシングルエンドの信号が用いられている。マイコンは、伝送信号をクロックに同期させるとともに、マイコン内部の電圧レベル（例えば３．３Ｖ）をそのまま用いて送信する。周辺ＩＣは、この伝送信号をシュミットトリガの通信バッファを用いて受信する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−４３４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記構成を用いて実際にシリアル通信を実行すると、クロック信号とチップセレクト信号とのタイミングのずれに起因すると思われる受信エラーが発生する事象が生じた。
本発明は上記事情に鑑みてなされたもので、その目的は、同期して送信された差動のクロック信号とシングルエンドの伝送信号を受信して同期回路に用いる場合、同期回路で生じる誤動作を防止する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載した半導体装置は、差動のクロック信号が入力される差動入力形式の第１レシーバと、前記クロック信号に同期して送信される信号であって前記クロック信号とは電圧振幅が異なるシングルエンドの伝送信号と当該伝送信号に対するしきい値電圧とが入力される差動入力形式の第２レシーバと、前記第１レシーバから出力されるクロック信号に同期して動作し、前記第２レシーバから出力される伝送信号が前記同期動作における機能信号として用いられる同期回路とを備えている。
【０００８】
第１レシーバと第２レシーバは、ともに差動入力形式のレシーバであるため、その入出力間の遅延特性はほぼ等しくなる。そこで、クロック信号を第１レシーバで受け、伝送信号を第２レシーバで受けると、第１レシーバと第２レシーバからそれぞれ出力されるクロック信号と伝送信号とのタイミングのずれを低減できる。また、一般に受信回路の遅延特性は温度や電圧に応じて変動し、特にシュミットトリガの通信バッファのしきい値は温度の影響を受け易い。本手段によれば、第１レシーバと第２レシーバの遅延量の変動すなわち公差ばらつきもほぼ等しくなる。従って、クロック信号と伝送信号の信号形式および電圧振幅が異なっていても、同期回路に与えられるクロック信号と伝送信号との間のタイミングのずれを低減でき、誤動作を防止できる。
【０００９】
請求項２に記載した手段によれば、前記しきい値電圧の設定レベルを保持し、その設定レベルを持つしきい値電圧を出力する電圧出力回路を備えている。本手段によれば、第２レシーバに入力するしきい値電圧を変更できるので、第２レシーバから出力される伝送信号の遅れ量をしきい値電圧に応じて調整可能となる。
【００１０】
請求項３に記載した手段によれば、前記クロック信号と前記伝送信号とが同期した状態でそれぞれ前記第１レシーバと前記第２レシーバに入力されているときに、前記第１レシーバから出力されるクロック信号と前記第２レシーバから出力される伝送信号とのずれを検出する検出回路と、前記検出されたずれが低減するように前記しきい値電圧のレベルを調整し、その調整した設定レベルを前記電圧出力回路に保持させる補正回路とを備えている。本手段によれば、実際に検出したずれに基づいて、第１レシーバから出力されるクロック信号と第２レシーバから出力される伝送信号とのタイミングのずれを精度良く低減できる。
【００１１】
請求項８に記載した手段によれば、前記第１レシーバから出力されるクロック信号を遅延させる第１遅延回路と、前記第２レシーバから出力される伝送信号を遅延指令に応じて遅延させる第２遅延回路と、前記第２遅延回路の遅延量を指令する遅延指令を保持し、その遅延指令を前記第２遅延回路に対し出力する遅延指令回路とを備えている。
【００１２】
本手段によれば、遅延指令に応じて第２遅延回路の遅延量を変更できるので、同期回路に与えられる伝送信号の遅れ量を調整可能となる。第２遅延回路の遅延量を第１遅延回路の遅延量よりも大きくすることにより、クロック信号に対して伝送信号を遅れの方向に調整できる。逆に、第２遅延回路の遅延量を第１遅延回路の遅延量よりも小さくすることにより、クロック信号に対して伝送信号を進みの方向に調整できる。
【００１３】
請求項９に記載した手段によれば、前記クロック信号と前記伝送信号とが同期した状態でそれぞれ前記第１レシーバと前記第２レシーバに入力されているときに、前記第１遅延回路から出力されるクロック信号と前記第２遅延回路から出力される伝送信号とのずれを検出する検出回路と、前記検出されたずれが低減するように前記第２遅延回路の遅延量を調整し、その調整した遅延量を指令する遅延指令を前記遅延指令回路に保持させる補正回路とを備えている。本手段によれば、実際に検出したずれに基づいて、同期回路に与えられるクロック信号と伝送信号とのタイミングのずれを精度良く低減できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態を示す通信回路の構成図
【図２】レシーバに入力されるＣＬＫ信号およびＣＳ信号並びにレシーバから出力されるＣＳ信号の波形図
【図３】ＣＬＫ信号とＣＳ信号とＤＡＴＡ信号の関係を示すタイミングチャート
【図４】従来構成について（ａ）ＣＬＫ信号とＣＳ信号にずれがない場合、（ｂ）ＣＬＫ信号に対しＣＳ信号が遅れる場合のタイミングチャート
【図５】本発明の第２の実施形態を示す図１相当図
【図６】検出回路の構成図
【図７】検出回路の動作を説明するための波形図
【図８】ＣＳ信号の立ち上がりと立ち下がりが進みの場合の波形図
【図９】ＣＳ信号の立ち上がりと立ち下がりが遅れの場合の波形図
【図１０】ＣＳ信号の立ち上がりが進み、立ち下がりが遅れの場合の波形図
【図１１】ＣＳ信号の立ち上がりが遅れ、立ち下がりが進みの場合の波形図
【図１２】ＣＳ信号の立ち上がりと立ち下がりに進みも遅れもない場合の波形図
【図１３】補正回路の動作を説明するための波形図
【図１４】本発明の第３の実施形態を示す図１相当図
【図１５】図３相当図
【図１６】本発明の第４の実施形態を示す図１相当図
【図１７】本発明の第５の実施形態を示す図１相当図
【図１８】図１３相当図
【発明を実施するための形態】
【００１５】
各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１ないし図４を参照しながら説明する。例えば車両のエンジンＥＣＵ（Electronic Control Unit）には、マイコンの他にＡＳＩＣなどの周辺ＩＣが搭載されている。マイコンと周辺ＩＣは、互いにシリアル通信を行うための通信回路を備えている。
【００１６】
マイコンは、通信線ＣＬ１、ＣＬ２を通して差動のクロック信号（ＣＬＫ＋、ＣＬＫ−）を送信するとともに、通信線ＣＬ３、ＣＬ４を通してクロック信号に同期した差動のデータ信号（ＤＡＴＡ＋、ＤＡＴＡ−）を送信し、通信線ＣＬ５を通してクロック信号に同期したシングルエンドのチップセレクト信号（ＣＳ）を送信する。チップセレクト信号は、本発明でいう伝送信号に相当する。以下の説明では、クロック信号、データ信号、チップセレクト信号をそれぞれＣＬＫ信号、ＤＡＴＡ信号、ＣＳ信号と称す。
【００１７】
ＣＳ信号は、マイコンやＡＳＩＣの内部回路と同様にＬ：０Ｖ／Ｈ：３．３Ｖの電圧レベルを有している。これに対し、ＣＬＫ＋／−信号とＤＡＴＡ＋／−信号は、通信速度を高めるとともに消費電力を低減する目的から１．２Ｖ±０．１５Ｖ（１．０５Ｖ／１．３５Ｖ）の電圧レベルを有している。
【００１８】
図１に示すように、通信回路１（半導体装置に相当）は、ＣＬＫ信号、ＤＡＴＡ信号、ＣＳ信号を受信する差動入力形式のレシーバ２、３、４（それぞれ第１、第３、第２レシーバに相当）と、受信したＤＡＴＡ信号が１ビットずつ順次格納されるシフトレジスタ５を備えている。レシーバ４の非反転入力端子にはＣＳ信号が入力され、反転入力端子にはしきい値電圧Ｖthが入力されている。レシーバ２、３、４は、同一回路で同サイズに構成されており、チップ上に互いに接近して配置されている。
【００１９】
シフトレジスタ５は、レシーバ２から出力されるＣＬＫ信号に同期して動作する同期回路であり、受信するデータ長に応じてｎ段のＤフリップフロップＦ／Ｆ１、Ｆ／Ｆ２、…、Ｆ／Ｆｎが直列に接続されている。Ｆ／Ｆ１〜Ｆ／ＦｎのＣＫ端子にはレシーバ２から出力されるＣＬＫ信号が入力されており、ＲＢ（リセット）端子にはレシーバ４から出力されるＣＳ信号が入力されている。すなわち、ＣＳ信号は、シフトレジスタ５においてリセット解除信号として機能する信号である。
【００２０】
次に、本実施形態の作用について図２ないし図４も参照しながら説明する。本実施形態で説明するのは、通信線上の信号形式と電圧振幅が異なるＣＬＫ信号およびＣＳ信号のタイミングのずれである。ＣＬＫ信号とＤＡＴＡ信号は、通信線上の信号形式と電圧振幅が同じであるため、相互のタイミングのずれは十分に小さくなる。簡単化のため、送受信するビットデータはＤ１（ＬＳＢ）からＤｎ（ＭＳＢ）までのｎ個とする。実際には、スタートビット、パリティビット、ストップビットなども送受信されることは周知の通りである。
【００２１】
通信回路１のレシーバ２は、入力したＣＬＫ＋信号の電圧レベルがＣＬＫ−信号の電圧レベルよりも高いときにＨレベルのＣＬＫ信号を出力し、ＣＬＫ＋信号の電圧レベルがＣＬＫ−信号の電圧レベルよりも低いときにＬレベルのＣＬＫ信号を出力する。ＤＡＴＡ＋信号、ＤＡＴＡ−信号を入力するレシーバ３も同様である。これに対し、レシーバ４は、図２に示すように、入力したＣＳ信号の電圧レベルがしきい値電圧Ｖthよりも高いときにＨレベルのＣＳ信号を出力し、入力したＣＳ信号の電圧レベルがしきい値電圧Ｖthよりも低いときにＬレベルのＣＳ信号を出力する。しきい値電圧Ｖthのレベルを適切に設定することにより、レシーバ２が出力するＣＬＫ信号とレシーバ４が出力するＣＳ信号とのずれをゼロに近づけることができる（図２参照）。
【００２２】
マイコンは、ＣＬＫ信号のダウンエッジのタイミングでデータＤ１（ＬＳＢ）の送信を開始するとともにＣＳ信号をＨレベルにする。また、ＣＬＫ信号のダウンエッジのタイミングでデータＤｎ（ＭＳＢ）の送信を終了するとともにＣＳ信号をＬレベルに戻す。比較例として示す図４は、シュミットトリガの通信バッファを用いてＣＳ信号を受ける従来例のタイミングチャートである。
【００２３】
図４（ａ）は、レシーバが出力するＣＬＫ信号と通信バッファが出力するＣＳ信号との間にずれがなく、後述するレイアウト上の配線遅延も等しい理想的な場合を示している。Ｆ／Ｆ１〜Ｆ／Ｆｎは、ＣＳ信号がＨレベルになるとリセットが解除され、ＣＬＫ信号のアップエッジでデータを取り込む。Ｆ／Ｆ１〜Ｆ／Ｆｎには、ＣＬＫ信号のアップエッジに対するＤＡＴＡ信号とＣＳ信号についてセットアップ時間Ｔｓとホールド時間Ｔｈが規定されている。本理想的な場合には、セットアップ時間Ｔｓよりも前にＣＳ信号が確定している。
【００２４】
図４（ｂ）は、従来例において実際に生じるタイミングのずれを示している。信号形式と電圧レベルが異なるＣＬＫ信号とＣＳ信号をそれぞれレシーバと通信バッファを用いて受信すると、ＣＳ信号にＴd1だけの相対的な遅れが生じる。さらに、ＡＳＩＣのレイアウトに起因して、通信バッファの出力端子とＦ／Ｆ１〜Ｆ／Ｆｎの各ＲＢ端子との距離に応じてＣＳ信号に最大でＴd2だけの配線遅延が生じる。最悪ケースを想定するため、レシーバの出力端子からＦ／Ｆ１〜Ｆ／Ｆｎの各ＣＫ端子までのＣＬＫ信号の配線遅延はゼロとしている。このような場合には、ＣＳ信号についてセットアップ時間Ｔｓを確保できない虞があり、このことが従来生じていた通信エラーの原因であったと考えられる。
【００２５】
図３は、本実施形態のタイミングチャートを示している。ここでも、最悪ケースを想定するため、レシーバ２の出力端子から後のＣＬＫ信号の配線遅延はゼロとしている。上から順に、レシーバ４が出力する理想的な（ＣＬＫ信号とのずれがない）ＣＳ信号、レシーバ４が出力する実際のＣＳ信号、Ｆ／Ｆ１のＲＢ端子に入力されるＣＳ信号、Ｆ／Ｆ２のＲＢ端子に入力されるＣＳ信号、Ｆ／ＦｎのＲＢ端子に入力されるＣＳ信号、Ｆ／Ｆ１〜Ｆ／Ｆｎの各ＣＫ端子に入力されるＣＬＫ信号、Ｆ／Ｆ１のＤ端子に入力されるＤＡＴＡ信号を表している。
【００２６】
ＣＳ信号をＣＬＫ信号と同じ差動入力形式のレシーバ４で受け、図２に示すように適切なしきい値電圧Ｖthを設定したので、レシーバ２が出力するＣＬＫ信号とレシーバ４が出力するＣＳ信号とのタイミングのずれはＴd3（＜Ｔd1）にまで減少する。その結果、上述した配線遅延Ｔd2が存在しても、ＣＬＫ信号のアップエッジに対しセットアップ時間Ｔｓよりも余裕時間Ｔm1だけ前にＣＳ信号がＨレベルに確定する。また、最後のデータＤｎ（ＭＳＢ）を保持した次のＣＬＫ信号のアップエッジに対しセットアップ時間Ｔｓよりも前に、Ｆ／Ｆ１〜Ｆ／Ｆｎに入力されるＣＳ信号がＬレベルに確定する。
【００２７】
以上説明した本実施形態の通信回路１は、シングルエンドのＣＳ信号を、差動のＣＬＫ信号を受けるレシーバ２と同様に差動入力形式を持つレシーバ４で受ける。レシーバ２、４は、同一回路で同サイズに構成されており且つ互いに接近して配置されているので、入出力間の遅延特性がほぼ等しくなり、温度等による遅延量の変動すなわち公差ばらつきもほぼ等しくなる。
【００２８】
従って、ＣＬＫ信号とＣＳ信号の通信線上での電圧振幅の違いに応じてレシーバ４で用いるしきい値電圧Ｖthを適切に設定することにより、シュミットトリガの通信バッファを用いてＣＳ信号を受けていた従来構成に比べ、レシーバ２、４からそれぞれ出力されるＣＬＫ信号、ＣＳ信号のタイミングのずれを低減できる。その結果、レシーバ４とシフトレジスタ５との間の配線遅延が存在する場合でも、ＣＬＫ信号に対するＣＳ信号のセットアップ時間Ｔｓを確保することができ、通信エラーの発生を防止することができる。
【００２９】
（第２の実施形態）
次に、第２の実施形態について図５ないし図１３を参照しながら説明する。通信回路１１は、レシーバ４の反転入力端子に入力される第１しきい値電圧ＶthHと第２しきい値電圧ＶthLを調整する回路を備えている。電圧出力回路１２は、しきい値電圧ＶthH、ＶthLの各設定レベルを保持する記憶回路と、保持した設定レベルをＤ／Ａ変換してしきい値電圧ＶthH、ＶthLを出力するＤ／Ａ変換器とを備えている。電圧出力回路１２は、ＣＳ信号がＬレベルからＨレベルに立ち上がるときにしきい値電圧ＶthHを出力し、ＣＳ信号がＨレベルからＬレベルに立ち下がるときにしきい値電圧ＶthLを出力する。
【００３０】
検出回路１３は、レシーバ２から出力されるＣＬＫ信号とレシーバ４から出力されるＣＳ信号とのずれを検出する。検出回路１３は、図６に示すようにインバータ５１、５２、ＡＮＤゲート５３、５５、５６、５９〜６１、６５〜６８、ＮＡＮＤゲート５４、Ｄフリップフロップ５７、５８、６２〜６４および平均処理回路（図示せず）から構成されている。検出回路１３は、ＣＬＫ信号とＣＳ信号を入力し、進み位相差信号（立ち上がり）、進み位相差信号（立ち下がり）、遅れ位相差信号（立ち上がり）、遅れ位相差信号（立ち下がり）、進み／遅れ判定信号（立ち上がり）および進み／遅れ判定信号（立ち下がり）を出力する。
【００３１】
補正回路１４は、検出されたずれが低減するようにしきい値電圧ＶthH、ＶthLのレベルを調整し、その調整した設定レベルを電圧出力回路１２の記憶回路に記憶させる。これら検出回路１３と補正回路１４による調整動作は、モード信号がテストモードにある期間、すなわち電源投入直後やマイコンの指示によりマイコンと周辺ＩＣがテストモードに移行し、マイコンがＣＬＫ信号とＣＳ信号を同期した状態で繰り返し送信している期間に実行される。
【００３２】
図７は、検出回路１３の動作説明図である。（ａ）はＣＬＫ信号に対しＣＳ信号が遅れている場合、（ｂ）はＣＬＫ信号に対しＣＳ信号が進んでいる場合を示している。ずれを明確に示すため、両信号のずれをやや誇張して表している。検出回路１３は、ＣＬＫ信号の反転信号とＣＳ信号とのＡＮＤ信号（／ＣＬＫ・ＣＳ）がＨレベルとなるずれ期間に３．３Ｖ（第１電圧）となり、Ｌレベルとなる期間に０Ｖ（第２電圧）となる遅れ位相差信号（立ち上がり）を生成してその平均電圧を出力する。平均処理は、積分回路（デューティー電圧変換）などを用いればよい。
【００３３】
同様にして、検出回路１３は、ＣＬＫ信号の反転信号とＣＳ信号の反転信号とのＡＮＤ信号（／ＣＬＫ・／ＣＳ）により遅れ位相差信号（立ち下がり）を生成し、ＣＬＫ信号とＣＳ信号とのＡＮＤ信号（ＣＬＫ・ＣＳ）により進み位相差信号（立ち上がり）を生成し、ＣＬＫ信号とＣＳ信号の反転信号とのＡＮＤ信号（ＣＬＫ・／ＣＳ）により進み位相差信号（立ち下がり）を生成し、これらの各平均電圧を出力する。ＣＬＫ信号とＣＳ信号とのずれに関係しない期間は、各位相差信号は０Ｖにマスクされている。これらデューティ信号である位相差信号の平均電圧は、ＣＬＫ信号とＣＳ信号との位相のずれ量に応じた値となる。
【００３４】
図８から図１２は、ＣＬＫ信号に対しＣＳ信号が進んでいる場合／遅れている場合の進み／遅れ判定信号および位相差信号を示している。Ｈレベルが３．３Ｖ、Ｌレベルが０Ｖであり、ＣＬＫ信号の周期Ｔは１００ｎｓである。図８は、ＣＳ信号の立ち上がりと立ち下がりがともに１５ｎｓ進んでいる場合である。図９は、ＣＳ信号の立ち上がりと立ち下がりがともに１５ｎｓ遅れている場合である。図１０は、ＣＳ信号の立ち上がりが１５ｎｓ進んでおり、立ち下がりが１５ｎｓ遅れている場合である。図１１は、ＣＳ信号の立ち上がりが１５ｎｓ遅れており、立ち下がりが１５ｎｓ進んでいる場合である。図１２は、ＣＳ信号の立ち上がりと立ち下がりに進みも遅れもない場合である。
【００３５】
検出回路１３は、ＣＬＫ信号に対しＣＳ信号の立ち上がりが進んでいる場合には、ＣＳ信号が立ち上がるときに進み時間（１５ｎｓ）だけ０Ｖから３．３Ｖになる進み位相差信号（立ち上がり）を生成する。このとき、進み／遅れ判定信号（立ち上がり）を３．３Ｖにする。検出回路１３は、ＣＬＫ信号に対しＣＳ信号の立ち下がりが進んでいる場合にも、ＣＳ信号が立ち下がるときに進み時間（１５ｎｓ）だけ０Ｖから３．３Ｖになる進み位相差信号（立ち下がり）を生成する。このとき、進み／遅れ判定信号（立ち下がり）を３．３Ｖにする。
【００３６】
検出回路１３は、ＣＬＫ信号に対しＣＳ信号の立ち上がりが遅れている場合には、ＣＳ信号が立ち上がるときに（Ｔ／２−遅れ時間）（３５ｎｓ）だけ０Ｖから３．３Ｖになる遅れ位相差信号（立ち上がり）を生成する。このとき、進み／遅れ判定信号（立ち上がり）を０Ｖにする。検出回路１３は、ＣＬＫ信号に対しＣＳ信号の立ち下がりが遅れている場合には、ＣＳ信号が立ち下がるときに（Ｔ／２−遅れ時間）（３５ｎｓ）だけ０Ｖから３．３Ｖになる遅れ位相差信号（立ち下がり）を生成する。このとき、進み／遅れ判定信号（立ち下がり）を０Ｖにする。
【００３７】
検出回路１３は、ＣＬＫ信号に対しＣＳ信号の立ち上がりに進みも遅れもない場合には、０Ｖ一定の進み位相差信号（立ち上がり）と、Ｔ／２（５０ｎｓ）だけ０Ｖから３．３Ｖになる遅れ位相差信号（立ち上がり）を生成する。ＣＳ信号の立ち下がりも同様である。検出回路１３は、生成した進み位相差信号（立ち上がり／立ち下がり）と遅れ位相差信号（立ち上がり／立ち下がり）の各平均値を出力する。
【００３８】
補正回路１４は、ＣＳ信号が立ち上がるときに、遅れ位相差信号（立ち上がり）と進み位相差信号（立ち上がり）と進み／遅れ判定信号（立ち上がり）とに基づいて位相の進み／遅れと位相差（ずれ量）を把握し、ずれがゼロに収束するようにしきい値電圧ＶthHのレベルを調整する。すなわち、進み位相差信号（立ち上がり）の平均値がゼロになり、遅れ位相差信号（立ち上がり）の平均値が最大になるように、しきい値電圧ＶthHのレベルを調整する。ここでの最大値は、ＣＳ信号が周期的に立ち上がる間隔（クロック数）とＨレベルの電圧とにより定まる電圧である。
【００３９】
同様に、補正回路１４は、ＣＳ信号が立ち下がるときに、遅れ位相差信号（立ち下がり）と進み位相差信号（立ち下がり）と進み／遅れ判定信号（立ち下がり）とに基づいて位相の進み／遅れと位相差（ずれ量）を把握し、ずれがゼロに収束するようにしきい値電圧ＶthLのレベルを調整する。すなわち、進み位相差信号（立ち下がり）の平均値がゼロになり、遅れ位相差信号（立ち下がり）の平均値が最大になるようにしきい値電圧ＶthLのレベルを調整する。ここでの最大値は、上記した通りである。
【００４０】
図１３は、しきい値電圧ＶthH、ＶthLのレベル調整の前後におけるＣＳ信号の変化を示している。図１３（ａ）に示すＣＳ信号の立ち上がりの例ではＣＳ信号が遅れているので、補正回路１４は、しきい値電圧ＶthHのレベルを下げることによりＣＳ信号の遅れを減らすように調整する。図１３（ｂ）に示すＣＳ信号の立ち下がりの例ではＣＳ信号が進んでいるので、補正回路１４は、しきい値電圧ＶthLのレベルを下げることによりＣＳ信号の遅れを増やすように調整する。同期したＣＬＫ信号とＣＳ信号に対し上記調整を１回または複数回繰り返すことにより、レシーバ２、４からそれぞれ出力されるＣＬＫ信号とＣＳ信号とのタイミングのずれを低減できる。
【００４１】
本実施形態によれば、電圧出力回路１２は、ＣＳ信号の立ち上がり、立ち下がりに対し別々にしきい値電圧ＶthH、ＶthLを設定できるので、それら設定レベルを調整してＣＬＫ信号とＣＳ信号とのずれを正確に調整することができる。検出回路１３と補正回路１４は、テストモードにおいてＣＬＫ信号とＣＳ信号とのずれを検出してずれがゼロになるようにしきい値電圧ＶthH、ＶthLを調整するので、ＥＣＵの動作中であってもテストモードを実行することにより上記ずれをキャリブレートすることができる。その他、第１の実施形態と同様の作用および効果が得られる。
【００４２】
（第３の実施形態）
次に、第３の実施形態について図１４および図１５を参照しながら説明する。通信回路２１は、レシーバ３、４からそれぞれ出力されたＤＡＴＡ信号、ＣＳ信号を、レシーバ２から出力されたＣＬＫ信号で同期化するためのＤフリップフロップＦ／Ｆ２２、Ｆ／Ｆ２３を備えている。Ｆ／Ｆ２２、Ｆ／Ｆ２３は、それぞれＣＬＫ信号のアップエッジでＤＡＴＡ信号、ＣＳ信号を取り込む。同期化に伴い、シフトレジスタ５のＦ／Ｆ１〜Ｆ／Ｆｎは、ＣＬＫ信号のアップエッジの取り込みからダウンエッジの取り込みに変更されている。
【００４３】
図１５は、本実施形態のタイミングチャートを示している。図３と同様に最悪ケースを想定するため、レシーバ２の出力端子から後のＣＬＫ信号の配線遅延はゼロとしている。上から順に、レシーバ４が出力する理想的な（ＣＬＫ信号とのずれがない）ＣＳ信号、レシーバ４が出力する実際のＣＳ信号、Ｆ／Ｆ２３が出力するＣＳ信号、Ｆ／Ｆ１のＲＢ端子に入力されるＣＳ信号、Ｆ／Ｆ２のＲＢ端子に入力されるＣＳ信号、Ｆ／ＦｎのＲＢ端子に入力されるＣＳ信号、Ｆ／Ｆ１〜Ｆ／Ｆｎの各ＣＫ端子に入力されるＣＬＫ信号、レシーバ３が出力するＤＡＴＡ信号、Ｆ／Ｆ２２が出力する（Ｆ／Ｆ１のＤ端子に入力される）ＤＡＴＡ信号を表している。
【００４４】
Ｆ／Ｆ２３を設けたことにより、レシーバ２、４で生じたＣＳ信号とＣＬＫ信号とのずれは一旦解消される。第２の実施形態で説明した調整動作により、レシーバ２が出力するＣＬＫ信号とレシーバ４が出力するＣＳ信号とのずれはＴd3にまで減少している。このため、Ｆ／Ｆ２３について、ＣＬＫ信号のアップエッジに対するセットアップ時間Ｔｓよりも前にＣＳ信号がＨレベルに確定する。
【００４５】
Ｆ／Ｆ２３のＱ端子とＦ／Ｆ１〜Ｆ／Ｆｎの各ＲＢ端子との間には、ＣＳ信号に最大でＴd2だけの配線遅延が生じる。しかし、同期化したことにより、Ｆ／Ｆ１〜Ｆ／Ｆｎについて、ＣＬＫ信号のダウンエッジに対するセットアップ時間Ｔｓよりも余裕時間Ｔm2（＞Ｔm1）だけ前にＣＳ信号がＨレベルに確定する。また、最後のデータＤｎ（ＭＳＢ）を保持した次のＣＬＫ信号のダウンエッジに対するセットアップ時間Ｔｓよりも前に、Ｆ／Ｆ１〜Ｆ／Ｆｎに入力されるＣＳ信号がＬレベルに戻る。
【００４６】
本実施形態の通信回路２１は、ＤＡＴＡ信号とＣＳ信号をＣＬＫ信号に同期化するためのＦ／Ｆ２２、Ｆ／Ｆ２３を備えている。Ｆ／Ｆ２３をチップ上でレシーバ４に接近させて配置することにより、Ｆ／Ｆ２３、Ｆ／Ｆ１〜Ｆ／Ｆｎの何れに対してもセットアップ時間Ｔｓよりも前にＣＳ信号のレベルを確定することができる。その結果、第１、第２の実施形態よりもセットアップ時間Ｔｓに対する余裕度が向上し、一層確実に通信エラーを防止することができる。
【００４７】
（第４の実施形態）
次に、第４の実施形態について図１６を参照しながら説明する。ＡＳＩＣなどの周辺ＩＣの通信回路３１は、第３の実施形態で説明した通信回路２１から検出回路１３と補正回路１４を除いた構成を備えている。出荷検査装置３２は、例えばＩＣテスタから構成されており、通信回路３３、検出回路１３および補正回路１４を備えている。
【００４８】
出荷前の検査工程では、出荷検査装置３２に上記周辺ＩＣが接続される。通信回路３３は、通信回路３１に対しＣＬＫ信号とそれに同期したＣＳ信号を送信する。出荷検査装置３２の検出回路１３は、レシーバ２から出力されるＣＬＫ信号とレシーバ４から出力されるＣＳ信号とのずれを検出する。補正回路１４は、検出されたずれが低減するようにしきい値電圧ＶthH、ＶthLのレベルを調整する。出荷検査装置３２は、その調整した設定レベルを周辺ＩＣに出力し、電圧出力回路１２の記憶回路に記憶させる。
【００４９】
本実施形態によっても第３の実施形態と同様の作用および効果が得られる。また、周辺ＩＣの通信回路３１は、検出回路１３と補正回路１４を備える必要がないので、これらの回路の分だけチップ面積を低減することができる。
【００５０】
（第５の実施形態）
次に、第５の実施形態について図１７および図１８を参照しながら説明する。本実施形態の通信回路４１は、一定のしきい値電圧ＶthH、ＶthLを用いる替わりに、各レシーバ２、３、４の出力信号を遅延させる遅延回路４２、４３、４４を備えている。遅延回路４２、４４は第１遅延回路、第２遅延回路に相当する。
【００５１】
ＣＬＫ信号、ＤＡＴＡ信号を遅延させる遅延回路４２、４３は、それぞれ直列に接続された一定数のバッファ回路から構成されている。ＣＳ信号を遅延させる遅延回路４４は、遅延量を指令する遅延指令に応じてバッファ回路の直列接続数を１または複数に変更可能に構成されている。
【００５２】
遅延指令回路４５は、遅延回路４４におけるバッファ回路の直列接続数ＮＨ、ＮＬを記憶回路に保持しており、ＣＳ信号がＬレベルからＨレベルに立ち上がるときにＮＨの遅延指令を出力し、ＣＳ信号がＨレベルからＬレベルに立ち下がるときにＮＬの遅延指令を出力する。直列接続数ＮＨ、ＮＬは、それぞれ第１遅延量、第２遅延量に相当する。レシーバ４のみならずレシーバ２、３に対しても遅延回路４２、４３を備えるのは、ＣＬＫ信号とＤＡＴＡ信号に対しＣＳ信号を進みと遅れの両方向に調整可能とするためである。
【００５３】
検出回路１３は、第２の実施形態で説明したように、伝送信号が立ち上がるときおよび立ち下がるときに、それぞれ遅延回路４２から出力されるＣＬＫ信号と遅延回路４４から出力されるＣＳ信号とのずれを検出する。補正回路４６は、ＣＳ信号が立ち上がるときに位相の進み／遅れと位相差（ずれ量）を把握し、ずれがゼロに収束するように直列接続数ＮＨを調整する。すなわち、進み位相差信号（立ち上がり）の平均値がゼロになり、遅れ位相差信号（立ち上がり）が最大になるように直列接続数ＮＨを調整する。
【００５４】
同様に、補正回路４６は、ＣＳ信号が立ち下がるときに位相の進み／遅れと位相差（ずれ量）を把握し、ずれがゼロに収束するように直列接続数ＮＬを調整する。すなわち、進み位相差信号（立ち下がり）の平均値がゼロになり、遅れ位相差信号（立ち下がり）が最大になるように直列接続数ＮＬを調整する。補正回路４６は、その調整した直列接続数ＮＨ、ＮＬを遅延指令回路４５の記憶回路に記憶させる。
【００５５】
これら検出回路１３と補正回路４６による調整動作は、モード信号がテストモードにある期間に実行される。なお、補正回路４６は、テストモードにおいて直列接続数ＮＨを１つずつ増減していき、通信エラーが発生し始める下限値と通信エラーが発生し始める上限値とを求め、この下限値と上限値との中央値を直列接続数ＮＨとして決定してもよい。直列接続数ＮＬも同様に決定できる。
【００５６】
図１８は、直列接続数ＮＨ、ＮＬの調整の前後におけるＣＳ信号の変化を示している。図１８（ａ）に示すＣＳ信号の立ち上がりの例ではＣＳ信号が遅れているので、補正回路４６は、直列接続数ＮＨを少なくすることによりＣＳ信号の遅れを減らすように調整する。図１８（ｂ）に示すＣＳ信号の立ち下がりの例ではＣＳ信号が進んでいるので、補正回路４６は、直列接続数ＮＬを多くすることによりＣＳ信号の遅れを増やすように調整する。上記調整を１回または複数回繰り返すことにより、Ｆ／Ｆ１〜Ｆ／Ｆｎに入力されるＣＬＫ信号とＣＳ信号とのずれがゼロに近付くように調整することができる。本実施形態によっても第３の実施形態と同様の効果が得られる。
【００５７】
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
【００５８】
同期回路は、レシーバ２から出力されるＣＬＫ信号に同期して動作し、レシーバ４から出力される伝送信号（上記実施形態ではＣＳ信号）が同期動作における機能信号として用いられる回路であれば、シフトレジスタ５に限られない。伝送信号もＣＳ信号に限られない。本発明に係る半導体装置は、通信回路以外の種々の回路に適用できる。
【００５９】
第１の実施形態を以下のように変形してもよい。すなわち、Ｆ／Ｆ２２およびＦ／Ｆ２３を追加して同期化するとともに、シフトレジスタ５のＦ／Ｆ１〜Ｆ／ＦｎをＣＬＫ信号のダウンエッジの取り込みに変更してもよい。電圧出力回路１２を追加し、その記憶回路にしきい値電圧Ｖthの設定レベルを保持するようにしてもよい。また、その保持するしきい値電圧Ｖthの設定レベルを書き換え可能に構成してもよい。
【００６０】
第２、第３、第４、第５の実施形態において、第１の実施形態と同様に、ＣＳ信号がＬレベルからＨレベルに立ち上がるときのしきい値電圧と、ＣＳ信号がＨレベルからＬレベルに立ち下がるときにしきい値電圧とを共通の値Ｖthにしてもよい。
【００６１】
第５の実施形態を以下のように変形してもよい。すなわち、Ｆ／Ｆ２２およびＦ／Ｆ２３を削除するとともに、シフトレジスタ５のＦ／Ｆ１〜Ｆ／ＦｎをＣＬＫ信号のアップエッジの取り込みに変更してもよい。また、検出回路１３と補正回路４６を省略してもよい。この場合、第４の実施形態と同様に、出荷前の検査工程において検出回路１３と補正回路４６と通信回路３３を備えた出荷検査装置を接続し、検出されたずれが低減するように遅延回路４４におけるバッファ回路の直列接続数ＮＨ、ＮＬを調整してもよい。出荷検査装置は、その調整した直列接続数ＮＨ、ＮＬを周辺ＩＣに出力し、遅延指令回路４５の記憶回路に記憶させる。さらに、直列接続数ＮＨと直列接続数ＮＬを区別せず共通の値にしてもよい。
【００６２】
上記各実施形態および変形例のうちＦ／Ｆ２２およびＦ／Ｆ２３を設けた構成において、シフトレジスタ５のＦ／Ｆ１〜Ｆ／ＦｎをＣＬＫ信号のアップエッジの取り込みに変更してもよい。この場合には、Ｆ／Ｆ２２、Ｆ／Ｆ２３の取り込みタイミングとＦ／Ｆ１〜Ｆ／Ｆｎの取り込みタイミングとは１クロック周期だけ異なる。
【００６３】
第２ないし第４の実施形態においても、補正回路１４は、テストモードにおいてしきい値電圧ＶthHを徐々に増減していき、通信エラーが発生し始める下限値と通信エラーが発生し始める上限値とを求め、この下限値と上限値との中央値をしきい値電圧ＶthHとして決定してもよい。しきい値電圧ＶthLも同様にして決定できる。
【００６４】
上記各実施形態および変形例において、しきい値電圧Ｖth、ＶthH、ＶthLまたは直列接続数ＮＨ、ＮＬを調整しても、Ｆ／Ｆ１〜Ｆ／Ｆｎに入力されるＣＬＫ信号とＣＳ信号とのずれがセットアップ時間Ｔｓを確保できる範囲内にまで縮小できない場合には、マイコンにエラーフラグを送信するように構成してもよい。
【符号の説明】
【００６５】
図面中、１、１１、２１、３１、４１は通信回路（半導体装置）、２はレシーバ（第１レシーバ）、３はレシーバ（第３レシーバ）、４はレシーバ（第２レシーバ）、５はシフトレジスタ（同期回路）、１２は電圧出力回路、１３は検出回路、１４、４６は補正回路、２３はＤフリップフロップ（同期化回路）、４２は遅延回路（第１遅延回路）、４４は遅延回路（第２遅延回路）、４５は遅延指令回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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