(57)【要約】【課題】バッテリ電圧の変動に起因したアイドル電流の変動を抑制することができる電力増幅器を得る。【解決手段】増幅素子Ｔｒ３は、外部から入力された入力信号を増幅する。バイアス回路は、バッテリからバッテリ電圧が印加される参照電圧端子Ｖｒｅｆと、参照電圧端子Ｖｒｅｆに印加された電圧から一定の電流を生成する定電流源４とを有する。バイアス回路は、定電流源４の出力電流からバイアス電流を生成して増幅素子Ｔｒ３の入力に供給する。【選択図】図５
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【特許請求の範囲】
【請求項１】
外部から入力された入力信号を増幅する増幅素子と、
バイアス電流を前記増幅素子の入力に供給するバイアス回路とを備え、
前記バイアス回路は、
バッテリからバッテリ電圧が印加される参照電圧端子と、
前記参照電圧端子に印加された電圧から一定の電流を生成する定電流源とを有し、
前記バイアス回路は、前記定電流源の出力電流から前記バイアス電流を生成することを特徴とする電力増幅器。
【請求項２】
外部から入力された入力信号を増幅する第１の増幅素子と、
前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、
前記入力信号を増幅する第３の増幅素子と、
前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、
前記第１の増幅素子の出力と前記第３の増幅素子の出力との間に接続された第２のスイッチと、
前記第１の増幅素子の出力と前記第２の増幅素子の出力との間に接続された第３のスイッチと、
参照電圧を発生する参照電圧発生回路と、
前記参照電圧に基づいたバイアス電流を前記第１、第２、及び第３の増幅素子の入力に供給するバイアス回路と、
前記第１、第２、及び第３のスイッチと前記参照電圧発生回路を制御する制御回路とを備え、
前記制御回路は、前記第１のスイッチをオフ、前記第２及び第３のスイッチをオンにした場合に、前記参照電圧発生回路を停止させ、
前記バイアス回路は、
前記参照電圧発生回路が動作している場合は前記参照電圧が印加され、前記参照電圧発生回路が停止している場合はバッテリからバッテリ電圧が印加される参照電圧端子と、
前記参照電圧端子に印加された電圧から一定の電流を生成する定電流源とを有し、
前記バイアス回路は、前記定電流源の出力電流からバイアス電流を生成して前記第３の増幅素子の入力に供給することを特徴とする電力増幅器。
【請求項３】
前記定電流源は、
抵抗と、
前記参照電圧端子に接続された第１の端子と、前記抵抗の一端に接続された第２の端子と、前記抵抗の他端に接続された制御端子とを持つトランジスタとを有することを特徴とする請求項１又は２に記載の電力増幅器。
【請求項４】
前記抵抗は、直列に接続され、異なる温度係数を持つ第１及び第２の抵抗を有することを特徴とする請求項３に記載の電力増幅器。
【請求項５】
前記バイアス回路は、前記参照電圧端子と前記定電流源との間に接続されたスイッチを更に有することを特徴とする請求項１〜４の何れか１項に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に携帯電話等の移動体通信用の電力増幅器に関する。
【背景技術】
【０００２】
ＣＤＭＡをはじめとする携帯電話用電力増幅器として、ＧａＡｓ−ＨＢＴ電力増幅器が広く用いられている（例えば、特許文献１参照）。従来の電力増幅器には外部から参照電圧を入力する必要があった。この参照電圧は、電力増幅器のアイドル電流を決定するため、電源電圧の変動に対して強く高い精度で一定に保つ（例えば、２．８５Ｖ±０．１Ｖ程度）必要がある。
【０００３】
近年、電力増幅器内部で参照電圧を発生させることが求められている。この場合、外部から与えられたイネーブル信号（電力増幅器をオン／オフするためのデジタル信号）に応じて、増幅器内部で参照電圧を発生させ、電力増幅器を動作させる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４３２４４号公報
【特許文献２】特開２０１０−１２４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
最近では、高出力動作（２７ｄＢｍ程度）時に加えて中低出力動作（〜１８ｄＢｍ程度）時での効率向上が重要となってきている。これは、基地局が比較的密集している都市部では主に中低出力で動作しており、中低出力動作時の効率向上が携帯電話機の通話時間にとって重要だからである。特に低出力時において、更なる効率向上が求められている。ＲＦ部の回路構成は既に最適化されているので、更なる効率向上にはバイアス回路を含む制御部の消費電流を減らす必要がある。
【０００６】
低出力時の効率向上のために低出力時のみ参照電圧発生回路を停止し消費電流を削減することが考えられる。しかし、参照電圧発生回路を停止すると、バイアス回路に供給される参照電圧はバッテリ直結のバッテリ電圧となることが多い。従来のバイアス回路ではバッテリ電圧が印加される場合に、バッテリ電圧の変動によって増幅素子のアイドル電流が変動する。例えば、バッテリ電圧の変動量が３〜５Ｖの場合、３．４Ｖで３ｍＡに設定されたアイドル電流の変動量が６ｍＡに達することを発明者らは発見した。このようなアイドル電流の大きな変動により増幅素子の利得が大きく変動するという問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的はバッテリ電圧の変動に起因したアイドル電流の変動を抑制することができる電力増幅器を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る電力増幅器は、外部から入力された入力信号を増幅する増幅素子と、バイアス電流を前記増幅素子の入力に供給するバイアス回路とを備え、前記バイアス回路は、バッテリからバッテリ電圧が印加される参照電圧端子と、前記参照電圧端子に印加された電圧から一定の電流を生成する定電流源とを有し、前記バイアス回路は、前記定電流源の出力電流から前記バイアス電流を生成することを特徴とする。
【発明の効果】
【０００９】
本発明により、バッテリ電圧の変動に起因したアイドル電流の変動を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る電力増幅器を示すブロック図である。
【図２】本発明の実施の形態１に係る電力増幅器の一部を示す回路図である。
【図３】本発明の実施の形態１に係るＴｒ２用のバイアス回路を示す回路図である。
【図４】本発明の実施の形態１に係る参照電圧発生回路を示す回路図である。
【図５】本発明の実施の形態１に係るＴｒ３用のバイアス回路を示す回路図である。
【図６】比較例に係るバイアス回路を示す回路図である。
【図７】実施の形態１と比較例のアイドル電流と利得を示す図である。
【図８】本発明の実施の形態２に係るＴｒ３用のバイアス回路を示す回路図である。
【図９】本発明の実施の形態３に係るＴｒ３用のバイアス回路を示す回路図である。
【図１０】本発明の実施の形態４に係るＴｒ３用のバイアス回路を示す回路図である。
【図１１】本発明の実施の形態５に係るＴｒ３用のバイアス回路を示す回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示すブロック図である。この電力増幅器は、ＨＢＴとＦＥＴを同一基板上に形成するＢｉＦＥＴプロセスにより形成される。
【００１３】
増幅素子Ｔｒ１は、外部から入力された入力信号を増幅する。増幅素子Ｔｒ２は増幅素子Ｔｒ１の出力信号を増幅する。増幅素子Ｔｒ３は入力信号を増幅する。スイッチＳＷ１が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の入力との間に接続されている。スイッチＳＷ２が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ３の出力との間に接続されている。スイッチＳＷ３が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の出力との間に接続されている。
【００１４】
参照電圧発生回路１は参照電圧を発生する。バイアス回路２は、参照電圧に基づいたバイアス電流をＴｒ１，Ｔｒ２，Ｔｒ３の入力に供給する。制御回路３は、ＳＷ１，ＳＷ２，ＳＷ３と参照電圧発生回路１を制御する。参照電圧発生回路１やバイアス回路２は、ＧａＡｓ系ＢｉＦＥＴ（ＨＢＴ＋ＦＥＴ）プロセスを用いて同一ＧａＡｓチップ上に集積化されている。
【００１５】
続いて、本実施の形態に係る電力増幅器の動作を説明する。１７ｄＢｍ以上の大電力出力を得る場合は、制御回路３がＳＷ１をオン、ＳＷ２，ＳＷ３をオフにし、高出力用経路Ａが有効になる。Ｔｒ３はオフされる。入力端子ＩＮに入力された信号をＴｒ１が増幅し、Ｔｒ１の出力信号をＴｒ２が増幅して、出力端子ＯＵＴから出力させる。
【００１６】
７〜１７ｄＢｍの中電力出力を得る場合は、制御回路３がＳＷ１，ＳＷ２をオフ、ＳＷ３をオンにし、中出力用経路Ｂが有効になる。Ｔｒ２，Ｔｒ３はオフされる。入力端子ＩＮに入力された信号をＴｒ１が増幅して、出力端子ＯＵＴから出力させる。
【００１７】
７ｄＢｍ以下の小電力出力を得る場合は、制御回路３がＳＷ１をオフ、ＳＷ２，ＳＷ３をオンにし、低出力用経路Ｃが有効になる。Ｔｒ１，Ｔｒ２はオフされる。入力端子ＩＮに入力された信号をＴｒ３が増幅して、出力端子ＯＵＴから出力させる。また、本実施の形態の特徴として、この低出力時に制御回路３は参照電圧発生回路１を停止させる。
【００１８】
図２は、本発明の実施の形態１に係る電力増幅器の一部を示す回路図である。Ｔｒ３やＳＷ１，ＳＷ２，ＳＷ３等は省略している。ＧａＡｓ−ＨＢＴ電力増幅器とバイアス回路が同一ＧａＡｓチップ上に集積化されている。点線枠内がＧａＡｓチップであり、点線枠外の回路素子はモジュール基板上にチップ部品や線路によって形成されている。
【００１９】
入力信号を増幅する初段増幅素子であるＴｒ１と、Ｔｒ１の出力信号を増幅する後段増幅素子であるＴｒ２とが同一のＧａＡｓ基板上に形成されている。Ｔｒ１，Ｔｒ２はＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）である。Ｔｒ１のベースには入力信号が入力され、コレクタにはコレクタ電圧が印加され、エミッタは接地されている。Ｂｉａｓ１はＴｒ１のベースにバイアス電流を供給する初段バイアス回路であり、Ｂｉａｓ２はＴｒ２のベースにバイアス電流を供給する後段バイアス回路である。
【００２０】
ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ出力信号端子、Ｒ２〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路であり、インダクタとして作用する。Ｖｃはコレクタ電源端子、Ｖｃ１はＴｒ１用のコレクタ電源端子、Ｖｃ２はＴｒ２用のコレクタ電源端子、ＶｃｂはＢｉａｓ１，Ｂｉａｓ２の電源端子、ＶｒｅｆはＢｉａｓ１，Ｂｉａｓ２に参照電圧を印加する端子である。
【００２１】
図３は、本発明の実施の形態１に係るＴｒ２用のバイアス回路を示す回路図である。この回路はＴｒ２用のバイアス回路Ｂｉａｓ２に該当するエミッタフォロワ型のバイアス回路である。Ｔｒ１用のバイアス回路Ｂｉａｓ１の構成も同様である。Ｖｒｅｆは参照電圧が印加される端子、Ｔｒｂ１〜Ｔｒｂ５はＧａＡｓ−ＨＢＴ、Ｒｂ１〜Ｒｂ７は抵抗である。このバイアス回路はＴｒ１及びＴｒ２のアイドル電流を温度変化に対して一定に保つように動作する。ここで、アイドル電流とは、ＲＦ入力電力が無い場合の電力増幅器のバイアス電流である。
【００２２】
図４は、本発明の実施の形態１に係る参照電圧発生回路を示す回路図である。ＦＥＴｖ１１〜ＦＥＴｖ４はデプレションモードＦＥＴ、Ｔｒｖ１〜Ｔｒｖ６はＨＢＴ、Ｒｖ１〜Ｒｖ９は抵抗、Ｖｃｂは電源端子、Ｖｅｎはイネーブル電圧が印加されるイネーブル端子、Ｖｒｅｆは参照電圧が出力される出力端子である。ＶｘはＦＥＴｖ５を制御するための信号端子である。
【００２３】
ＦＥＴｖ１のゲートはＲｖ１を介して端子Ｖｅｎに接続され、ＦＥＴｖ１のドレインは電源端子Ｖｃｂに接続されている。ＦＥＴｖ２のドレインはＦＥＴｖ１のソースに接続されている。Ｒｖ２の一端はＦＥＴｖ２のソースに接続され、Ｒｖ２の他端はＴｒｖ１のゲートに接続されている。Ｔｒｖ１のコレクタはＦＥＴｖ１のソースに接続されている。Ｒｖ３の一端はＦＥＴｖ２のゲートとＴｒｖ２のコレクタに接続されている。Ｔｒｖ２のベースはＲｖ４を介してＴｒｖ１のエミッタに接続されている。Ｔｒｖ３のベース及びコレクタは、Ｔｒｖ２のベース及びＲｖ４に接続されている。Ｒｖ６がＴｒｖ２のエミッタとＴｒｖ６のコレクタの間に接続されている。Ｒｖ７がＴｒｖ３のエミッタとＴｒｖ６のコレクタの間に接続されている。この参照電圧発生回路は、ＦＥＴｖ２のソース電圧を参照電圧として出力端子Ｖｒｅｆから出力する。
【００２４】
ＦＥＴｖ３，Ｒｖ５，Ｔｒｖ４は、デプレションモードＦＥＴであるＦＥＴｖ２の閾値電圧のバラツキを補償する回路を構成する。ＦＥＴｖ３のドレインはＲｖ３の一端及びＴｒｖ２のコレクタに接続されている。Ｔｒｖ４のベース及びコレクタはＦＥＴｖ３のゲートに接続され、かつＲｖ５を介してＦＥＴｖ３のソースに接続されている。Ｔｒｖ４のエミッタはＴｒｖ６のコレクタに接続されている。なお、設計によっては抵抗Ｒｖ５を省略することができる。
【００２５】
ＦＥＴｖ４、Ｔｒｖ５、Ｔｒｖ６、Ｒｖ８、Ｒｖ９は、リークを防止する回路を構成する。ＦＥＴｖ４のゲートはＲｖ８を介して端子Ｖｅｎに接続され、ドレインは電源端子Ｖｃｂに接続され、エミッタはＲｖ９を介してＴｒｖ５のベース及びコレクタに接続されている。Ｔｒｖ５のエミッタはＴｒｖ６のベースに接続され、Ｔｒｖ６のエミッタは接地されている。
【００２６】
出力端子ＶｒｅｆとＲｖ３の間にスイッチＦＥＴｖ５が接続されている。即ち、出力端子Ｖｒｅｆと接地点の間にＦＥＴｖ５が接続されている。ＦＥＴｖ５のゲートはＲｖ１０及び端子Ｖｘを介して制御回路３に接続されている。制御回路３は、ＦＥＴｖ５のオン・オフを制御する。
【００２７】
続いて、参照電圧発生回路１の動作を説明する。制御回路３から端子ＶｘにＨｉｇｈレベル（参照電圧）の制御信号が入力されると、ＦＥＴｖ５はオンするため、参照電圧発生回路１は通常動作する。一方、制御回路３から端子ＶｘにＬｏｗレベル（約０．３Ｖ以下）の制御信号が入力されると、ＦＥＴｖ５はオフするため、ＦＥＴｖ２のドレイン電流は流れなくなる。また、参照電圧が動作時よりも下がるため、Ｔｒｖ１のコレクタ電流も流れなくなる。すなわち、電源端子Ｖｃｂから参照電圧発生回路１に電流が流れ込まず、参照電圧発生回路１は停止する。
【００２８】
図５は、本発明の実施の形態１に係るＴｒ３用のバイアス回路を示す回路図である。ＦＥＴｂ１はデプレションモードＦＥＴ、Ｔｒｂ６〜Ｔｒｂ８はＨＢＴ、Ｒｂ８，Ｒｂ９は抵抗、Ｖｃｂは電源端子、Ｖｒｅｆは参照電圧端子、Ｖｃ３はＴｒ３用のコレクタ電源端子である。参照電圧端子Ｖｒｅｆは常にバッテリに直結される。
【００２９】
ＦＥＴｂ１のコレクタが参照電圧端子Ｖｒｅｆに接続され、エミッタがＲｂ８の一端に接続され、ゲートがＲｂ８の他端に接続されている。Ｒｂ８の他端と接地点との間にダイオード接続されたＴｒｂ６，Ｔｒｂ７が直列に接続されている。Ｔｒｂ８のベースがＲｂ８の他端に接続され、コレクタが電源端子Ｖｃｂに接続され、エミッタがＲｂ９を介して低出力用のＴｒ３のベースに接続されている。
【００３０】
ＦＥＴｂ１とＲｂ８は定電流源４を構成する。この定電流源４は、参照電圧端子Ｖｒｅｆに印加された電圧から一定の電流を生成する。この定電流源４の出力電流からＴｒｂ８やＲｂ９がバイアス電流を生成し、そのバイアス電流をＴｒ３のベースに供給する。
【００３１】
続いて、本実施の形態の効果を比較例と比較して説明する。図６は、比較例に係るバイアス回路を示す回路図である。比較例では、実施の形態１のＦＥＴｂ１とＲｂ８をＲｂ８だけに置き換えたものである。即ち、比較例には定電流源４が存在しない。
【００３２】
比較例では参照電圧端子Ｖｒｅｆにバッテリ電圧が印加される場合、バッテリ電圧の変動に起因してＴｒ３のアイドル電流が変動する。一方、本実施の形態では、参照電圧端子Ｖｒｅｆに接続されるバッテリ電圧が変動しても、バッテリ電圧が十分高ければ定電流源４の出力電流（Ｔｒｂ８のベース電流）は変動しない。このため、バッテリ電圧の変動に起因したＴｒ３のアイドル電流の変動を抑制することができる。この結果、バッテリ電圧の変動に起因した利得変動を抑制することもできる。
【００３３】
図７は、実施の形態１と比較例のアイドル電流と利得を示す図である。バッテリ電圧が３．４Ｖ以上であれば、実施の形態１は比較例に比べてバッテリ電圧の変動に対してアイドル電流や利得の変動を大幅に抑制することができる。なお、バッテリ電圧が３．４Ｖより小さいと、定電流源の出力電流が十分に立ち上がらず一定とならないため、アイドル電流や利得が若干変動する。
【００３４】
実施の形態２．
図８は、本発明の実施の形態２に係るＴｒ３用のバイアス回路を示す回路図である。本実施の形態では、実施の形態１のバイアス回路の参照電圧端子Ｖｒｅｆと定電流源４との間にスイッチとしてデプレションモードＦＥＴであるＦＥＴｂ２を追加している。
【００３５】
ＦＥＴｂ２のゲートにＨｉｇｈレベルの電圧を印加してＦＥＴｂ２のソースドレイン間をオンさせると、参照電圧端子ＶｒｅｆからＦＥＴｂ１のドレインに電流が供給されバイアス回路が動作することによりＴｒ３にアイドル電流が流れる。一方、ＦＥＴｂ２のゲートにＬｏｗレベルの電圧を印加してＦＥＴｂ２のソースドレイン間をオフさせると、ＦＥＴｂ１に電流が供給されないためバイアス回路が動作せず、Ｔｒ３のアイドル電流は流れない。
【００３６】
実施の形態１では参照電圧端子Ｖｒｅｆにバッテリ電圧が供給されている間は常にバイアス回路が動作してＴｒ３のアイドル電流が流れてしまう。一方、本実施の形態ではＦＥＴｂ２のゲートに印加する電圧を制御することによりアイドル電流のオン／オフを任意に設定することができる。
【００３７】
実施の形態３．
図９は、本発明の実施の形態３に係るＴｒ３用のバイアス回路を示す回路図である。実施の形態１のバイアス回路はエミッタフォロワ型であるが、本実施の形態ではカレントミラー型である。この場合でも実施の形態１と同様にバッテリ電圧の変動に対してアイドル電流の変動を抑制することができる。なお、実施の形態１ではアイドル電流が一定になるバッテリ電圧が約３．４Ｖ以上であるが、本実施の形態では約２．２Ｖ以上であればよく、より広いバッテリ電圧範囲に対応することができる。
【００３８】
実施の形態４．
図１０は、本発明の実施の形態４に係るＴｒ３用のバイアス回路を示す回路図である。本実施の形態では、実施の形態３のバイアス回路の参照電圧端子Ｖｒｅｆと定電流源４との間にＦＥＴｂ２を追加している。これにより、ＦＥＴｂ２のゲートに印加する電圧を制御することによりアイドル電流のオン／オフを任意に設定することができる。
【００３９】
実施の形態５．
図１１は、本発明の実施の形態５に係るＴｒ３用のバイアス回路を示す回路図である。本実施の形態では、実施の形態１の抵抗Ｒｂ８の代わりに、直列に接続された抵抗Ｒｂ１０，Ｒｂ１１を用いている。この抵抗Ｒｂ１０は例えばＮｉＣｒなどの薄膜抵抗であり、抵抗Ｒｂ１１は例えばベース層などの半導体抵抗であり、両者は異なる温度係数を持つ。例えばＮｉＣｒ薄膜抵抗の温度係数はほぼフラットであり、ベース層を用いた抵抗の温度係数は正（温度が高くなると抵抗値が大きくなる）である。このように異なる温度係数を持つ抵抗Ｒｂ１０，Ｒｂ１１を組み合わせることにより、定電流源４の電流値の温度特性を制御できるため、Ｔｒ３のアイドル電流の温度特性も制御できる。
【符号の説明】
【００４０】
１  参照電圧発生回路
２  バイアス回路
３  制御回路
４  定電流源
ＦＥＴｂ１  トランジスタ
ＦＥＴｂ２  スイッチ
Ｒｂ８  抵抗
Ｒｂ１０  第１の抵抗
Ｒｂ１１  第２の抵抗
ＳＷ１  スイッチ（第１のスイッチ）
ＳＷ２  スイッチ（第２のスイッチ）
ＳＷ３  スイッチ（第３のスイッチ）
Ｔｒ１  増幅素子（第１の増幅素子）
Ｔｒ２  増幅素子（第２の増幅素子）
Ｔｒ３  増幅素子（第３の増幅素子）
Ｖｒｅｆ  参照電圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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