(57)【要約】【課題】少ない素子数追加で出力バッファ回路のトランジスタを保護でき、またリーク電流による入力オフセット電圧変動が生じないようにした演算増幅器を提供する。【解決手段】入力電圧を電圧／電流変換するＧｍ増幅器１１と、該Ｇｍ増幅器１１の能動負荷として接続されたＰＮＰ型のラテラルのトランジスタＱ１，Ｑ２を有するカレントミラー回路１２と、該カレントミラー回路１２の出力を入力するＮＰＮ型のトランジスタＱ３および電流源Ｉ１をもつ出力バッファ回路１３とを備えた演算増幅器において、コレクタとベースをトランジスタＱ３のベースに接続し、エミッタをトランジスタＱ３のエミッタに接続したトランジスタＱ４を設けた。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧を電圧／電流変換するＧｍ増幅器と、該Ｇｍ増幅器の能動負荷として接続された第１の導電型のラテラルの第１および第２のトランジスタを有するカレントミラー回路と、該カレントミラー回路の出力を入力する第２の導電型の第３のトランジスタおよび該第３のトランジスタのエミッタに接続された電流源をもつ出力バッファ回路と、を備えた演算増幅器において、
コレクタとベースを前記第３のトランジスタのベースに接続し、エミッタを前記第３のトランジスタのエミッタに接続した第１の導電型のラテラルの第４のトランジスタを設けたことを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラテラルバイポーラトランジスタを少なくとも一部に使用した演算増幅器に関するものである。
【背景技術】
【０００２】
バイポーラトランジスタＱＡ１のベース・エミッタ間に逆バイアスが印加された際の保護手法として、図５に示すように、そのバイポーラトランジスタＱＡ１のベース・エミッタ間にダイオードＤ１を接続することが行われる。このダイオードＤ１によって、ベース・エミッタ間に印加した逆バイアスをバイパスさせることができる。
【０００３】
一方、ラテラルＰＮＰトランジスタは、高温になるとベースと基板との間にリーク電流が流れ出し、特に低消費電流用の半導体装置では、このリーク電流が回路特性に影響を及ぼす。図６はラテラルＰＮＰトランジスタの断面構造を示す図であり、５１はｐ型基板、５２はｎ型エピタキシャル層、５３は高濃度ｎ型埋め込み層、５４は高濃度ｎ型のベース拡散領域、５５，５６はｐ型コレクタ拡散領域、５７はｐ型エミッタ拡散領域である。
【０００４】
このラテラルＰＮＰトランジスタが高温になると、ｎ型エピタキシャル層５２とｐ型基板５１との間のｐｎ接続面にリーク電流ＩＬが流れる。ｎ型エピタキシャル層５２はｎ型ベース拡散領域５４に接続されているため、このリーク電流ＩＬは、回路上、ベースから基板に流出する電流となる。
【０００５】
このリーク電流の補償方法として、特許文献１に記載がある。これは、図７に示すように、ラテラルＰＮＰトランジスタＱＢ２，ＱＢ３によるカレントミラー回路６１を構成し、そのカレントミラー回路６１のリーク電流ＩＬ４をトランジスタＱＢ１のベースに供給するようにしたものである。
【０００６】
その動作は、トランジスタＱＢ２，ＱＢ３のベースから基板に向けてリーク電流ＩＬ４が発生すると、そのリーク電流ＩＬ４はトランジスタＱＢ２のコレクタ電流となり、この電流がトランジスタＱＢ３のコレクタ電流にミラーされて、トランジスタＱＢ１のベースに供給される。そこで、トランジスタＱＢ２，ＱＢ３をトランジスタＱＢ１の半分のサイズ比で構成し、トランジスタＱＢ１のベース電流を無視すれば、トランジスタＱＢ３のコレクタ電流（＝リーク電流ＩＬ４）がトランジスタＱＢ１のリーク電流ＩＬ３と等しくなるので、トランジスタＱＢ１のリーク電流ＩＬ３がリーク電流ＩＬ４によって相殺されることになる。
【０００７】
図８に、ラテラルＰＮＰカレントミラーによる差動−シングルエンド変換部とラテラルＮＰＮトランジスタによるバッファ回路を構成した演算増幅器を示す。１１は電圧／電流変換を行うＧｍ増幅器（トランスコンダクタンス増幅器）、１２はラテラルのＰＮＰトランジスタＱ１，Ｑ２により構成されたＧｍ増幅器１１の能動負荷としてのカレントミラー回路、１３はＮＰＮトランジスタＱ３と電流源Ｉ１による出力バッファ回路である。
【０００８】
この演算増幅器では、トランジスタＱ３の出力側に接続される回路構成によって、そのトランジスタＱ３のエミッタの電位が上昇して、ベース・エミッタ間に大きな逆バイアスが印加することがある。そこで、これを防止するためには、図５で説明したようなダイオードを接続すればよい。また、高温になると、トランジスタＱ１，Ｑ２のベースから基板にリーク電流ＩＬ１が流れ、トランジスタＱ１のコレクタ電流Ｉｃ１は、トランジスタＱ１，Ｑ２のベース電流が小さいとして無視しすると、
Ｉｃ１＝Ｉｏｇｍ１＋ＩＬ                        ・・・（１）
となる。一方、トランジスタＱ２のコレクタ電流Ｉｃ２は、トランジスタＱ３のベース電流が小さいとして無視すると、
Ｉｃ２＝Ｉｏｇｍ２                              ・・・（２）
となる。ただし、Ｉｏｇｍ１，Ｉｏｇｍ２はＧｍ増幅器１１の出力端子に流入する電流である。
【０００９】
トランジスタＱ１，Ｑ２のサイズ比が１：１であるとすると、
Ｉｃ１＝Ｉｃ２                                  ・・・（３）
であるため、
Ｉｏｇｍ１≠Ｉｏｇｍ２                          ・・・（４）
となり、電流Ｉｏｇｍ１，Ｉｏｇｍ２にリーク電流ＩＬ１分の差分が発生してＧｍ増幅器１１のバランスが崩れ、その入力オフセット電圧が変動してしまう。そこで、この特性変動を抑えるためには、図７で説明したような対策を採ればよい。
【００１０】
図８で説明した演算増幅器において、上記した対策を施すと、図９に示すような回路構成となる。この回路では、ダイオードＤ１によってトランジスタＱ３のベース・エミッタ間の逆バイアス対策を行うことができる。
【００１１】
また、トランジスタＱ１，Ｑ２，ＱＢ２，ＱＢ３のサイズ比を１：１：１：１とし、トランジスタＱ１，Ｑ２，ＱＢ２，ＱＢ３のベース電流が小さいとして無視すると、トランジスタＱＢ３のコレクタ電流（＝リーク電流ＩＬ４）がリーク電流ＩＬ１に等しくなるので、リーク電流ＩＬ１がリーク電流ＩＬ４によって補償され、
Ｉｏｇｍ１＝Ｉｃ１                                ・・・（５）
となり、トランジスタＱ３のベース電流が小さいとして無視すると、
Ｉｏｇｍ２＝Ｉｃ２                                ・・・（６）
となる。ここで、前記した式（３）のように、
Ｉｃ１＝Ｉｃ２                                    ・・・（７）
であるので、
Ｉｏｇｍ１＝Ｉｏｇｍ２                            ・・・（８）
となって、カレントミラー回路１２のリーク電流ＩＬ１をカレントミラー回路６１のリーク電流ＩＬ４によって補償することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特公平５−８７１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、これによれば、トランジスタＱＢ２，ＱＢ３、およびダイオードＤ１を追加する必要があり、素子数が増大する問題がある。
【００１４】
本発明の目的は、少ない素子数追加によって、出力バッファ回路のトランジスタを保護でき、同時にリーク電流による入力オフセット電圧変動が生じないようにした演算増幅器を提供することである。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、請求項１にかかる発明は、入力電圧を電圧／電流変換するＧｍ増幅器と、該Ｇｍ増幅器の能動負荷として接続された第１の導電型のラテラルの第１および第２のトランジスタを有するカレントミラー回路と、該カレントミラー回路の出力を入力する第２の導電型の第３のトランジスタおよび該第３のトランジスタのエミッタに接続された電流源をもつ出力バッファ回路と、を備えた演算増幅器において、コレクタとベースを前記第３のトランジスタのベースに接続し、エミッタを前記第３のトランジスタのエミッタに接続した第１の導電型のラテラルの第４のトランジスタを設けたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、図８で説明した従来回路に対して１個のトランジスタを追加するのみで、出力バッファ回路のトランジスタの逆バイアス保護とリーク電流による入力オフセット電圧変動防止を同時に達成することができ、また、チップ面積削減が可能となり回路の製作費用を削減できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例の演算増幅器の回路図である。
【図２】演算増幅器の温度に対する入力オフセット電圧変動の特性図である。
【図３】図１の演算増幅器の一部の回路構造を断面で表した回路図である。
【図４】図３の回路構造の平面図である。
【図５】ベース・エミッタ間逆バイアス保護対策を施したトランジスタの回路図である。
【図６】ラテラルＰＮＰトランジスタの回路構造を示す断面図である。
【図７】図３のラテラルＰＮＰトランジスタのリーク電流補償対策を施した回路図である。
【図８】従来のラテラルＰＮＰトランジスタを使用した演算増幅器の回路図である。
【図９】図８の演算増幅器に出力バッファ回路のトランジスタの逆バイアス保護およびリーク電流補償を施した回路図である。
【発明を実施するための形態】
【００１８】
図１に本発明の実施例の演算増幅器を示す。本実施例では、Ｇｍ増幅器１１がＮＰＮトランジスタＱ５，Ｑ６と電流源Ｉ２で構成されている。カレントミラー回路１２はＧｍ増幅器１１の能動負荷として、ラテラルＰＮＰトランジスタＱ１，Ｑ２で構成されている。そして、Ｇｍ増幅器１１とカレントミラー回路１２とで差動−シングルエンド変換部が構成されている。出力バッファ回路１３は、トランジスタＱ３と電流源Ｉ１で構成されている。そのトランジスタＱ３には、そのベースにラテラルＰＮＰトランジスタＱ４のベースとコレクタが、そのエミッタにラテラルＰＮＰトランジスタＱ４のエミッタが接続されている。
【００１９】
本実施例では、トランジスタＱ４によってダイオードが構成されているので、出力電圧Ｖoutの電位がトランジスタＱ３のベース電位よりも高くなりかけると、トランジスタＱ４によってトランジスタＱ３のベース・エミッタ間に印加する逆方向電圧に制限がかかり、トランジスタＱ３が保護される。
【００２０】
また、高温になると、トランジスタＱ１，Ｑ２のベースと基板との間にリーク電ＩＬ１が流れ、トランジスタＱ１のコレクタ電流Ｉｃ１は、
Ｉｃ１＝Ｉｏｇｍ１＋ＩＬ１                        ・・・（１１）
となる。このとき、トランジスタＱ４においてもそのベースと基板との間にリーク電流ＩＬ２が流れるので、トランジスタＱ２のコレクタ電流Ｉｃ２は、トランジスタＱ３のベース電流を無視すると、
Ｉｃ２＝Ｉｏｇｍ２＋ＩＬ２                        ・・・（１２）
となる。
【００２１】
そして、トランジスタＱ４のサイズ比をトランジスタＱ１，Ｑ２の２倍に設定しておけば、
ＩＬ１＝ＩＬ２                                    ・・・（１３）
となる。また、
Ｉｃ１＝Ｉｃ２                                    ・・・（１４）
である。したがって、
Ｉｏｇｍ１＝Ｉｏｇｍ２                              ・・・（１５）
となり、トランジスタＱ５，Ｑ６のコレクタ電流Ｉｏｇｍ１，Ｉｏｇｍ２のバランスが保たれ、高温での入力オフセット電圧の変動が抑えられる。
【００２２】
図２に、温度に対する入力オフセット電圧の変化のシミュレーション結果を示した。図８で説明した演算増幅器では、特性Ｐ２に示すように、温度が１００℃をこえると急激に入力オフセット電圧が高くなっていたが、図１に示す演算増幅器では、特性Ｐ１に示すように、温度が１００℃を超えても入力オフセット電圧の変動が抑えられていることが分かる。
【００２３】
図３はラテラルＰＮＰトランジスタＱ１，Ｑ２，Ｑ４の半導体構造を示す断面図である。２１はｐ型基板、２２，２３はｎ型エピタキシャル層、２４，２５は高濃度ｎ型の埋め込み層、２６はトランジスタＱ１，Ｑ２の共通の高濃度ｎ型拡散のベース拡散領域、２７はトランジスタＱ１のｐ型のコレクタ拡散領域、２８はトランジスタＱ１，Ｑ２の共通のｐ型のエミッタ拡散領域、２９はトランジスタＱ２のｐ型のコレクタ拡散領域、３０はトランジスタＱ４の高濃度ｎ型のベース拡散領域、３１，３２はトランジスタＱ４のｐ型のコレクタ拡散領域、３３はトランジスタＱ４のｐ型のエミッタ拡散領域である。このように、トランジスタＱ１，Ｑ２とトランジスタＱ４は同じサイズ比、つまりトランジスタＱ４はトランジスタＱ１又はＱ２のサイズ比の２倍のサイズ比で構成されている。
【００２４】
図４はラテラルＰＮＰトランジスタＱ１，Ｑ２，Ｑ４の表面図である。４１はトランジスタＱ１、Ｑ２の共通のベース電極、４２はトランジスタＱ１のコレクタ電極、４３はトランジスタＱ１，Ｑ２の共通のエミッタ電極、４４はトランジスタＱ２のコレクタ電極、４５はトランジスタＱ４のベース電極、４６，４７はトランジスタＱ４のコレクタ電極、４８はトランジスタＱ４のエミッタ電極である。
【００２５】
なお、カレントミラー回路１２は、リーク電流が流れる一対のトランジスタがラテラル構造であれば、エミッタ帰還抵抗を有するカレントミラー回路、電流ゲイン補助トランジスタを有するカレントミラー回路、カスコードカレントミラー回路、ウイルソンカレントミラー回路であってもよい。
【符号の説明】
【００２６】
１１：Ｇｍ増幅器、１２：カレントミラー回路、１３：出力バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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