(57)【要約】【課題】列並列ＡＤ変換器を有する撮像素子において、扱う信号の信号振幅レンジが広い場合にも高速なＡＤ変換を提供する。【解決手段】画素からの出力信号を保持した後、固定電圧に向かって積分して、所定の値になるまでの時間をカウントすることによりＡＤ変換を行う列並列ＡＤ変換器を有する撮像素子において、画素からの出力信号の信号振幅レンジに応じて固定電圧へ向かう変化量の傾きの大きさを変えることで高速なＡＤ変換を実現する。【選択図】図１
2014017552.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に複数の画素が配置され、前記複数の画素の列毎にＡＤ変換器が設けられている撮像素子において、
前記ＡＤ変換器は、画素からの出力信号に対応した電圧を初期値として充電又は放電を行い、電圧が予め定められた参照電圧を上回る又は下回るまでの時間に対応した値を前記出力信号のデジタル値として出力し、前記出力信号が取り得る値に応じて単位時間当たりの充電量又は放電量が可変であることを特徴とする撮像素子。
【請求項２】
前記ＡＤ変換器が、前記充電又は放電の一方を開始し、前記参照電圧を最初に上回るか下回った後、前記充電又は放電の他方を行い、前記参照電圧を下回るか上回るまでの時間に対応した値を前記出力信号のデジタル値として出力することを特徴とする請求項１に記載の撮像素子。
【請求項３】
請求項１又は２に記載の撮像素子と、該撮像素子を駆動制御する制御手段とを有し、
前記制御手段は、前記出力信号が取り得る最大値が大きくなるほど前記ＡＤ変換器における単位時間当たりの充電量又は放電量を大きくするように駆動制御することを特徴とする撮像システム。
【請求項４】
画素加算して読み出しを行う画素加算読み出しモードと、画素加算なしで読み出しを行う通常読み出しモードとを有し、
前記制御手段は、前記画素加算読み出しモードでは、前記通常読み出しモードよりも前記単位時間当たりの充電量又は放電量が大きくなるように制御することを特徴とする請求項３に記載の撮像システム。
【請求項５】
前記制御手段は、前記撮像素子の感度が高いほど、前記単位時間当たりの充電量又は放電量が大きくなるように制御することを特徴とする請求項３又は４に記載の撮像システム。
【請求項６】
前記制御手段は、前記撮像素子からの出力を増幅する利得を大きくするほど前記出力信号が取り得る最大値が小さくなるように制御することを特徴とする請求項３又は４に記載の撮像システム。
【請求項７】
前記制御手段は、充電又は放電の終了電圧の設定及び充電又は放電の時定数の設定の少なくともいずれかを制御することにより前記単位時間当たりの充電量又は放電量を制御することを特徴とする請求項３乃至６のいずれか１項に記載の撮像システム。
【請求項８】
前記撮像素子へ光を結像する光学系と、前記撮像素子からの出力信号を処理する信号処理回路とをさらに有することを特徴とする請求項３乃至７のいずれか１項に記載の撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及び撮像システムに関する。
【背景技術】
【０００２】
近年、ＣＭＯＳロジック製造プロセスと撮像素子製造プロセスの融合により、複雑なアナログ回路やデジタル回路、および信号処理回路などを搭載した撮像素子が開発されている。例えば、行方向及び列方向に複数の画素が２次元状に配列された撮像素子にアナログ・デジタル変換器（ＡＤ変換器）を搭載したものが知られている。
【０００３】
撮像素子の内部にＡＤ変換器を搭載する場合、画素列ごとにＡＤ変換器を設ける構成が知られている（列並列ＡＤ変換）。この構成によれば、ＡＤ変換器の変換レートを一行の読み出しレートまで落とすことができるため、撮像素子の外部にＡＤ変換器を設けた場合と比較してＡＤ変換器の動作スピードを落とすことができる。そのため、消費電力を下げることができ、さらに撮像素子からの読み出しレートを高速化し易いという利点がある。
【０００４】
このような列並列ＡＤ変換器を搭載した撮像素子として、画素の出力電圧を放電または充電させたときに参照電圧に至るまでの時間をカウントすることにより、画素値をデジタル値へ変換するものが知られている（特許文献１）。
【０００５】
この従来技術を図１３、図１４を用いて説明する。図１３は、列並列ＡＤ変換器を搭載した撮像素子の回路構成例を示す図である。また、図１４は、図１３の積分器１０１８の出力レベルの経時変化を示すタイミングチャートである。
【０００６】
図１３において、画素１００１ は光電変換素子を含む。画素１００１からの信号出力は、相関二重サンプリング（ＣＤＳ）回路１００２、サンプルホールド（Ｓ／Ｈ）回路１００３、列アンプ１００４、スイッチ１０１６を経由して積分器１０１８の出力端子１００８に接続される。積分器１０１８の入力端子（−）には、端子１００６から固定電圧Ｖ＿ＤＥがスイッチ１００５、抵抗１０１９及びスイッチ１０１７を介して印加される。また、積分器１０１８のもう一方の入力端子（＋）には、端子１００７から参照電圧Ｖ＿ＲＥＦが印加される。固定電圧Ｖ＿ＤＥは、参照電圧Ｖ＿ＲＥＦよりも低い電位とする。
【０００７】
積分器１０１８は、抵抗１０１９とコンデンサ１０２０による時定数を持つ。出力端子１００８の電圧は、比較器１００９にて参照電圧Ｖ＿ＲＥＦと比較される。比較器１００９のトリガ出力１０１０は、順序回路１０１１を介してメモリユニット１０１２のデータ取り込みタイミングを制御する。メモリユニット１０１２の入力端子には、共通カウンタ１０１３のカウント出力が接続されている。
【０００８】
図１４のタイミングチャートを参照しながら、図１３の撮像素子の動作について説明する。スイッチ１０１６をオン（ＯＮ）し、時刻t0に積分器１０１８の出力端子１００８に列アンプ１００４からの信号電圧Ｖｓｉｇ１を保持する。次にスイッチ１０１６をオフ（ＯＦＦ）し、スイッチ１００５とスイッチ１０１７をＯＮする。スイッチ１０１７をＯＮしたときに共通カウンタ１０１３がカウントを開始する。
【０００９】
スイッチ１００５とスイッチ１０１７を介して参照電圧Ｖ＿ＲＥＦより低い固定電圧Ｖ＿ＤＥが抵抗１０１９に与えられる。この結果、積分器１０１８は抵抗１０１９とコンデンサ１０２０による時定数で決まる負の傾きで放電の終了電圧である固定電圧Ｖ＿ＤＥへ向けて放電を開始する。積分器１０１８の出力端子１００８の電圧は、時刻t1に参照電圧Ｖ_ＲＥＦを下回り、比較器１００９はトリガ出力１０１０を発生する。このとき、トリガ出力によりメモリユニット１０１２が選択され、共通カウンタ１０１３の値がメモリユニット１０１２に取り込まれる。またこのとき、トリガ出力１０１０により順序回路１０１１が動作して、スイッチ１０１７をオフにして放電は終了される。メモリユニット１０１２の出力信号は、共通水平信号線１０１４に接続されている。メモリユニット１０１２の一つが選択されると、選択されたメモリユニット１０１２からの出力信号は、アンプ１０１５を介して外部にデジタル出力される。また、画素信号の大小に応じて列並列ＡＤ変換器に与える基準電圧を変更することにより、ダイナミックレンジを切換え可能とすることが提案されている。（特許文献２）
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−３４８３２５号公報
【特許文献２】特開２００１−３４６１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来技術では、最初の信号電圧が高いほど参照電圧になるまでに要する時間が長くなるため、ＡＤ変換にかかる時間が長くなる。このことを、図１４を参照して説明する。信号電圧がVsig1の場合、太い点線に示すようにＡＤ変換にかかる時間はt1−t0だが、信号電圧がより高いVsig0の場合、ＡＤ変換にかかる時間はt2−t0であり、t2−t1だけ多く時間がかかる。
【００１２】
例えば、撮像素子の読み出しモードに画素加算読み出しモードがある場合、画素加算無しの読み出しモードの場合よりも信号電圧は高くなる。そのため、画素加算読み出しモードの場合は、画素加算のない通常読み出しモードの場合よりもＡＤ変換にかかる時間が長くなる。
【００１３】
本発明はこのような従来技術の課題に鑑みてなされたもので、列並列ＡＤ変換器を有する撮像素子において、画素加算時のように信号の電圧が高くなる場合でも、ＡＤ変換に要する時間の増加を抑制することにある。
【課題を解決するための手段】
【００１４】
本発明の撮像素子は、行方向及び列方向に複数の画素が配置され、前記複数の画素の列毎にＡＤ変換器が設けられている撮像素子において、前記ＡＤ変換器は、画素からの出力信号に対応した電圧を初期値として充電又は放電を行い、電圧が予め定められた参照電圧を上回る又は下回るまでの時間に対応した値を前記出力信号のデジタル値として出力し、前記出力信号が取り得る値に応じて単位時間当たりの充電量又は放電量が可変であることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、列並列ＡＤ変換器を有する撮像素子において、画素出力信号の信号電圧にかかわらず、ＡＤ変換に要する時間の増加を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態における撮像素子の構成を示した図。
【図２】本発明の第１の実施形態において撮像素子の動作の一例を示した図。
【図３】本発明の画素の構成を示した図。
【図４】本発明の実施形態における撮像装置のシステム構成を示す図。
【図５】本発明の第２の実施形態における撮像素子の構成を示した図。
【図６】本発明の第２の実施形態において撮像素子の動作の一例を示した図。
【図７】本発明の第２の実施形態において各感度設定にて使用する信号振幅レンジを示した図。
【図８】発明の第２の実施形態において各感度設定にて使用する信号振幅レンジを示した図。
【図９】発明の第２の実施形態において各感度設定にて使用する固定信号値、抵抗値を示した図。
【図１０】発明の第２の実施形態において各感度設定にて使用する固定信号値、抵抗値を示した図。
【図１１】本発明の第３の実施形態における撮像素子の構成を示した図。
【図１２】本発明の第３の実施形態において撮像素子の動作の一例を示した図。
【図１３】従来例における撮像素子の構成を示した図。
【図１４】従来例において撮像素子の動作の一例を示した図。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
以下、図面を参照して本発明の第１の実施形態について説明する。なお、本実施形態およびこれ以降の実施形態では、特に必要のない限り、スイッチやオペアンプなどをモデル化して図示することとする。また、周辺の動作に必要なスイッチなども、特に必要のない限り省略している。本発明は以下に説明する実施形態に限定されないことは言うまでもない。
【００１８】
図４は、撮像素子を用いた撮像システムの概要を示したものである。撮像システムは、レンズ部４０１、レンズ駆動部４０２、シャッタ４０３、シャッタ・絞り駆動部４０４、絞り４０５などの光学系と撮像素子４０６を備える。撮像素子４０６には、相関２重サンプリング、利得調整、Ａ／Ｄ変換を行う回路が搭載される。さらに、撮像信号処理回路４０７、タイミング発生部４０８、メモリ部I４０９、全体制御演算部４１０、記録媒体制御Ｉ/Ｆ部４１１、表示部４１２、記録媒体４１３，外部Ｉ/Ｆ部４１４、メモリ部II４１５、操作部４１６を備える。
【００１９】
レンズ部４０１を通った被写体像は、絞り４０５にて適切な光量に調整され、撮像素子４０６に結像させる。被写体像として撮像素子４０６に入射した光は、撮像素子４０６内で光電変換され電気信号に変換される。さらに撮像素子４０６内に搭載されたＣＤＳ回路及びＡ／Ｄ変換回路にて相関２重サンプリング、利得調整、アナログ信号からデジタル信号への変換が行われ、デジタル信号として撮像信号処理回路４０７に出力される。撮像信号処理回路４０７では、ノイズを軽減するローパスフィルタ処理やシェーディング補正処理、ホワイトバランス（ＷＢ）処理などの各種の画像信号処理、さらに各種の補正、画像データの圧縮等を行う。
【００２０】
レンズ部４０１は、レンズ駆動部４０２によってズーム、フォーカス等が駆動制御される。シャッタ４０３、絞り４０５はシャッタ・絞り駆動部４０４によって駆動制御される。タイミング発生部４０８は、全体制御演算部４１０からの制御信号を基に撮像素子４０６、撮像信号処理回路４０７に対し、撮像素子４０６の駆動タイミング制御や利得設定などを行う制御信号を出力する。全体制御演算部４１０は、撮像装置全体の制御と各種演算を行う。メモリ部Ｉ４０９は、画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部４１１では、記録媒体４１３に画像データの記録または読み出しを行う。表示部４１２は、画像データの表示を行う。記録媒体４１３は、半導体メモリ等の着脱可能記憶媒体であり、画像データの記録または読み出しを行う。外部Ｉ／Ｆ部４１４は、外部コンピュータ等と通信を行う為のインターフェースである。メモリ部II４１５は、全体制御演算部４１０での演算結果を記憶する。操作部４１６にてユーザーが設定した撮像装置の駆動条件に関する情報は、全体制御演算部４１０に送られ、これらの情報に基づいて撮像装置全体の制御が行われる。
【００２１】
図３は、撮像素子４０６の画素の構造を示している。フォトダイオード（ＰＤ）３０１において入射した光が信号電荷に変換される。ＰＤ３０１で発生した信号電荷は、転送スイッチ３０２によりフローティングディフージョン（ＦＤ）３０４に転送されて、一時的に蓄積される。ＦＤ３０４、アンプ３０５、及び定電流源３０７は、フローティングディフュージョンアンプを構成する。選択スイッチ３０６のゲートに与えられる選択パルスで選択されたＦＤ３０４に蓄積された信号電荷は、電圧に変換されて信号出力線、読み出し回路、アンプを経てＣＤＳ回路１０１へと出力される。画素は行方向及び列方向に複数配置されて撮像素子を構成する。
【００２２】
本実施形態の撮像素子においては、ＦＤ３０４を複数のＰＤ３０１で共有できる構成を有している。画素加算を行う読み出しモード（画素加算読み出しモード）では、複数のＰＤ３０１からの電荷を転送スイッチ３０２で同時にＦＤ３０４に読み出すことで、複数のＰＤ３０１からの電荷をＦＤ３０４において加算する画素加算を行うことができる。
【００２３】
次に、撮像素子のＣＤＳ回路以降の構成について図１を参照して説明する。各画素からの信号は、列毎に設けられたＣＤＳ（相関二重サンプリング）回路１０１、サンプルホールド（Ｓ／Ｈ）回路１０２、列アンプ１０３、スイッチ１１７を経由して積分器１１９の出力端子１０９に接続される。スイッチ１１８には、スイッチ１２２の切り換えにより、端子１０６又は１０７から異なる固定電圧Ｖ＿ＤＥ０又はＶ＿ＤＥ１が異なる抵抗値を持つ抵抗Ｒ０又はＲ１を介して印加されるようになっている。スイッチ１１８及び抵抗１２０を介して積分器１１９の入力端子（−）に固定電圧Ｖ＿ＤＥ０又はＶ＿ＤＥ１が入力される。また、積分器１１９のもう一方の入力端子（＋）には、端子１０８から参照電圧Ｖ＿ＲＥＦが印加される。固定電圧Ｖ＿ＤＥ０、Ｖ＿ＤＥ１は、いずれも積分器の参照電圧Ｖ＿ＲＥＦよりも低い電位にし、Ｖ＿ＤＥ０≦Ｖ＿ＤＥ１の関係にする。また、抵抗Ｒ０、抵抗Ｒ１はＲ０≦Ｒ１の関係にする。ただし、Ｖ＿ＤＥ０＝Ｖ＿ＤＥ１でありかつＲ０＝Ｒ１とはならないようにＶ＿ＤＥ０、Ｖ＿ＤＥ１、Ｒ０、Ｒ１を設定する。
【００２４】
積分器１１９は、抵抗Ｒ０又はＲ１、抵抗１２０及びコンデンサ１２１とからなる時定数を持ち、積分器１１９の出力端子１０９の電圧は、比較器１１０にて参照電圧Ｖ＿ＲＥＦと比較される。比較器１１０からのトリガ出力１１１は、順序回路１１２を介してメモリユニット１１３のデータ取り込みタイミングを制御する。メモリユニット１１３の入力には、共通カウンタ１１４のカウント出力が接続されている。トリガ出力１１１の発生によりメモリユニット１１３が選択され、選択されたメモリユニット１１３に共通カウンタ１１４のカウント値が取り込まれる。
【００２５】
メモリユニット１１３の出力信号は、共通水平信号線１１５に接続されており、メモリユニットの一つが選択されると、選択されたメモリユニット１１３の出力はアンプ１１６を介して外部にデジタル出力される。
【００２６】
メモリユニット１１３から共通水平信号線１１５へ選択的に出力を行う実現手段は様々ある。例えば、メモリユニットを選択する端子を撮像素子側に設けておき、外部から選択したいメモリユニットの端子にオン信号を与える方法がある。選択のための端子数を減らすために、エンコードした選択信号をシリアルに撮像素子へ与え、撮像素子側でデコードしてメモリユニットを選択する方法もある。さらに、タイミング信号を外部から与えて、オン信号を一列ずつシフトさせてメモリユニットを選択する方法などがある。
【００２７】
次に、図１で示す本実施形態の動作を図２を参照しながら説明する。図２において、縦軸は積分器１１９の出力レベル、横軸は時間を示している。太い点線は画素加算無しの読み出しモード（通常読み出しモード）時、実線は２画素ずつ加算して読み出す画素加算読み出しモード時の動作例を示している。なお、画素加算読み出しモードにおける画素加算は、３画素以上のＰＤ３０１で発生した電荷をＦＤ３０４で加算してもよい。また、撮像素子４０６における一連のＡＤ変換動作は、全体制御演算部４１０からタイミング発生部４０８に送られた制御信号に基づき、タイミング発生部４０８から撮像素子４０６に送られる駆動タイミング制御信号をもとに行われる。
【００２８】
はじめに、撮像素子４０６が通常読み出しモードで駆動される場合について説明する。最初にスイッチ１１７がオン（ＯＮ）になり、時刻ｔ０における積分器１１９の出力端子１０９に画素の信号電圧Ｖｓｉｇ１を初期値として保持する。次に、スイッチ１１７をオフ（ＯＦＦ）し、スイッチ１２２により端子１０５を選択し、かつスイッチ１１８をＯＮする。スイッチ１１８をＯＮしたときに共通カウンタ１１４のカウントが開始され、積分器１１９は、固定電圧Ｖ＿ＤＥ１へ向かって負の傾きの放電を開始する。ある時刻ｔ１に積分器１１９の出力は比較器１１０の参照電圧を下回り、この時点でメモリユニット１１３に共通カウンタ１１４のカウント値が取り込まれる。カウント値が取り込まれると、順序回路１１２の出力によりスイッチ１１８がオフにされて放電を終了する。以上のようにして、列並列にＡＤ変換された値がそれぞれのメモリユニット１１３に格納される。その後、各メモリユニット１１３が順次選択されて、メモリユニット１１３からデジタル化された画素からの信号が読み出される。以上、放電による動作を説明したが、負の画素信号に対して参照電圧を上回るまで正の傾きで充電を行うよう構成してもよい。
【００２９】
次に、撮像素子４０６が画素加算読み出しモードで駆動される場合について２画素の加算を例に説明する。画素加算読み出しモードでは、図３に示される転送スイッチ３０２を一度に２画素分ＯＮにすることにより、２つのＰＤ３０１の電荷がＦＤ３０４に蓄積され、蓄積された電荷に対応した電圧信号がアンプ３０５を介して出力される。出力された２画素分の信号電圧は、ＣＤＳ１０１、サンプルホールド回路１０２、列アンプ１０３を介してスイッチ１１７に印加される。このときにスイッチ１１７をＯＮすると、初期値として、時刻ｔ０における積分器１１９の出力端子１０９の電圧は、２画素分の信号電圧Ｖｓｉｇ０に保持される。次に、スイッチ１１７をＯＦＦし、スイッチ１２２により端子１０４を選択し、スイッチ１１８をＯＮする。スイッチ１１８をＯＮしたときに共通カウンタ１１４のカウントが開始され、積分器１１９は、固定電圧Ｖ＿ＤＥ０へ向かって負の傾きの放電を開始する。時刻ｔ１に積分器１１９の出力は比較器１１０の参照電圧を下回り、この時点でメモリユニット１１３に共通カウンタ１１４のカウント値が取り込まれＡＤ変換が終了する。終了した時点で順序回路１１２の出力でスイッチ１１８がオフされて放電を終了する。共通カウンタ１１４は、１行分のＡＤ変換が終了する迄またはフルカウントに達するまでカウントをする。
【００３０】
積分器の時定数とスイッチ１２２で選択される放電の終了電圧である固定電圧が画素加算時と加算無しで同じであれば、放電の傾きも同じようになるから、画素加算をしたときの放電の終了時刻はｔ２になる。しかし、この例では抵抗Ｒ０、抵抗１２０及びコンデンサ１２１からなる積分時定数及び固定電圧Ｖ＿ＤＥ０を、抵抗Ｒ１、抵抗１２０、コンデンサ１２１からなる時定数及び固定電圧Ｖ＿ＤＥ１と異なる値にする。そして、画素加算読み出しモードでの放電の傾きを、画素加算をしないときよりも急峻になるようにする。画素加算読み出しモードであっても、画素加算を行わない通常読み出しモードの場合と同様にＡＤ変換の終了時刻をｔ１にでき、ＡＤ変換に要する時間をｔ２−ｔ１だけ短縮できる。しかし、通常読み出しモードと画素加算読み出しモードではカウント値の持つ重みが変わってくるので、必要に応じてモードの切換に応じて撮像素子から出力されるデジタル値を撮像信号処理回路で補正する。
【００３１】
このように、読み出し時の画素加算数が多くなるほど単位時間当たりの充電量または放電量が大きくなるように積分回路に設定する固定電圧の値と時定数回路の抵抗の値を切り換える。画素からの出力信号の取り得る電圧値の範囲に応じて単位時間当たりの充電量または放電量を可変にし、画素加算読み出し時のＡＤ変換に要する時間を短縮することができる。なお、本実施形態では、画素加算を行うモードと画素加算を行わないモードとでＡＤ変換に要する時間が同じになるよう固定電圧Ｖ＿ＤＥ０、Ｖ＿ＤＥ１、抵抗Ｒ０、Ｒ１を設定した。しかし、必ずしも同じ時間でＡＤ変換が完了するように設定する必要はないことは言うまでもない。許容できるＡＤ変換精度の範囲内で、ＡＤ変換時間が高速化できるよう適切な固定電圧Ｖ＿ＤＥ０、Ｖ＿ＤＥ１と抵抗Ｒ０、Ｒ１を設定すればよい。
【００３２】
（第２の実施形態）
次に、撮影感度を変更できるようにした場合にＡＤ変換を行う例について説明する。撮影感度を変更する方法として、撮像素子内でＡＤ変換されたデジタル信号が出力された後、後段の撮像信号処理回路４０７にて設定された感度に応じてデジタル的に増幅するものがある。この場合、感度を高くするとデジタル的な利得アップ量が大きくなる。デジタル処理で扱えるデジタル値の最大値を考慮すると、感度を高くしたときは、列アンプ１０３から出力されてＡＤ変換器へ入力される信号の振幅を小さくする必要がある。そのために感度設定に応じて積分器に入力される信号振幅を変化させる。操作部４１６にてユーザーが感度を設定し、全体制御演算部４１０は、設定された感度に応じた設定信号をタイミング発生部４０８を経て撮像信号処理回路４０７に送って設定する。
【００３３】
図７に撮像素子のＰＤ３０１から得る信号振幅レンジと感度設定との関係を示す。縦軸は撮像素子における信号出力値、横軸は蓄積時間である。ここで、ＰＤ３０１の飽和出力をＹmaxとする。感度設定１では、撮像信号処理回路４０７での増幅量をαとし、信号振幅の最大値をＹ１とする。このとき撮像信号処理回路４０７での増幅量が２×αである感度設定２の信号振幅の最大値は、Ｙ１の半分であるＹ２までとなる。同様に撮像信号処理回路４０７での増幅量が４×αである感度設定３の信号振幅の最大値はＹ２の半分であるＹ３、撮像信号処理回路４０７での増幅量が８×αである感度設定４の信号振幅の最大値は、Ｙ３の半分であるＹ４となる。このように信号振幅レンジは、感度設定の種類を増やすほど増えるため、同じ傾きの積分回路を使ってＡＤ変換を行う場合、ＡＤ変換に要する時間のばらつきが広がる。そこで、本実施形態では、使用する感度設定によらずＡＤ変換に要する時間がばらつかないＡＤ変換を行う方法について、図５〜１０を用いて説明する。なお、撮像素子の構成、撮像装置のシステム構成等は、第１の実施形態の図１〜図４と同様であるため、ここでは省略する。
【００３４】
図５において、各画素からの信号は、ＣＤＳ（相関二重サンプリング）回路５０１、サンプルホールド（Ｓ／Ｈ）回路５０２、列アンプ５０３、スイッチ５２１を経由して積分器５２３の出力端子５１３に接続される。スイッチ５２６の切り換えにより、スイッチ５２２に端子５０８、５０９、５１０、５１１から異なる固定電圧Ｖ＿ＤＥ２、ＶＤＥ＿３、Ｖ＿ＤＥ４、ＶＤＥ＿５が異なる抵抗値を持つ抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５を介して印加される。そして、スイッチ５２２がＯＮされると、積分器５２３の入力端子（−）には、抵抗Ｒ２〜Ｒ５のいずれか及び抵抗５２４を介して、異なる固定電圧Ｖ＿ＤＥ２からＶ＿ＤＥ５のいずれかの電圧が印加される。また、積分器５２３のもう一方の入力端子（＋）には、端子５１２から参照電圧Ｖ＿ＲＥＦが印加されるようになっている。
【００３５】
固定電圧Ｖ＿ＤＥ２、Ｖ＿ＤＥ３、Ｖ＿ＤＥ４、Ｖ＿ＤＥ５は、いずれも積分器の参照電圧Ｖ＿ＲＥＦよりも低い電位であり、Ｖ＿ＤＥ２≦Ｖ＿ＤＥ３≦Ｖ＿ＤＥ４≦Ｖ＿ＤＥ５の関係とする。また、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４、抵抗Ｒ５は、Ｒ５≧Ｒ４≧Ｒ３≧Ｒ２とする。ただし、Ｖ＿ＤＥ２＝Ｖ＿ＤＥ３＝Ｖ＿ＤＥ４＝Ｖ＿ＤＥ５であり、かつ、Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５とはならないように、Ｖ＿ＤＥ２、Ｖ＿ＤＥ３、Ｖ＿ＤＥ４、Ｖ＿ＤＥ５、Ｒ２、Ｒ３、Ｒ４、Ｒ５をそれぞれ設定する。
【００３６】
積分器５２３は、固定の抵抗５２４と抵抗Ｒ２〜Ｒ５のうち、選択されたいずれかの抵抗との合計の抵抗値とコンデンサ５２５の容量値に基づく時定数を持つ。積分器５２３の出力端子５１３の電圧は、比較器５１４にて参照電圧Ｖ＿ＲＥＦと比較される。比較器５１４からのトリガ出力５１５は、順序回路５１６を介してメモリユニット５１７のデータ取り込みタイミングを制御する。メモリユニット５１７の入力端子には、共通カウンタ５１８のカウント出力が接続されている。メモリユニット５１７の出力信号は、共通水平信号線５１９に接続されており、メモリユニットの一つが選択されると、選択されたメモリユニット５１７の出力はアンプ５２０を介して外部にデジタル出力される。メモリユニット５１７から共通水平信号線５１９へ選択的に出力を行う手段は、第１の実施形態に述べたように様々の手段をとることができる。
【００３７】
次に、図５で示す回路の動作を図６と併せて説明する。図６において、縦軸は積分器の出力レベル、横軸は時間を示している。なお、撮像素子４０６における一連のＡＤ変換動作は、全体制御演算部４１０からタイミング発生部４０８に送られた制御信号に基づき、タイミング発生部４０８から撮像素子４０６に送られる駆動タイミング制御信号をもとに行われる。
【００３８】
撮影感度が感度設定１に設定されている場合、スイッチ５２１をＯＮし、時刻ｔ０における積分器５２３の出力端子５１３を画素からの信号電圧Ｖｓｉｇ２に保持する。次に、スイッチ５２１をＯＦＦし、スイッチ５２６により固定電圧Ｖ＿ＤＥ２を選択し、スイッチ５２２をＯＮする。スイッチ５２２をＯＮしたときにカウンタ５１８のカウントが開始される。積分器５２３は、固定電圧Ｖ＿ＤＥ２へ向かって抵抗Ｒ２，抵抗５２４及びコンデンサ５２５からなる時定数に基づいた負の傾きの放電を開始する。ある時刻ｔ１に積分器５２３の出力は比較器５１４の参照電圧Ｖ＿ＲＥＦを下回り、この時点でメモリユニット５１７に共通カウンタ５１８のカウント値が取り込まれ、ＡＤ変換が終了する。終了した時点で、順序回路５１６の出力によってスイッチ５２２がオフにされて放電を終了する。
【００３９】
撮影感度が感度設定２に設定されている場合、スイッチ５２１をＯＮし、時刻ｔ０における積分器５２３の出力端子５１３を画素からの信号電圧Ｖｓｉｇ３に保持する。次に、スイッチ５２１をＯＦＦし、スイッチ５２６により固定電圧Ｖ＿ＤＥ３を選択する。スイッチ５２２をＯＮすると、積分器５２３に固定電圧Ｖ＿ＤＥ３が印加され、共通カウンタ５１８のカウントが開始される。これにより、固定電圧Ｖ＿ＤＥ３へ向かって負の傾きの放電を開始する。ある時刻ｔ１に積分器５２３の出力は比較器５１４の参照電圧Ｖ＿ＲＥＦを下回り、この時点でメモリユニット５１７にカウンタ５１８のカウント値が取り込まれ、ＡＤ変換が終了する。終了した時点で、順序回路５１６の出力によってスイッチ５２２がＯＦＦされて放電を終了する。
【００４０】
以下、同様に撮影感度が感度設定３に設定されている場合は、スイッチ５２６は固定電圧Ｖ＿ＤＥ４を選択する。撮影感度が感度設定４に設定されている場合は、スイッチ５２６は固定電圧Ｖ＿ＤＥ５を選択してＡ／Ｄ変換を行う。上記スイッチ５２６の操作により設定される各撮影感度における固定電圧と抵抗Ｒ２〜Ｒ５との対応を図９に示す。抵抗Ｒ２〜５、抵抗５２４及びコンデンサ５２５による時定数、固定電圧Ｖ＿ＤＥ２〜５を、設定される撮影感度に応じて変更することにより、撮影感度に応じてＡＤ変換を高速にすることができる。
【００４１】
感度設定１〜３において、感度設定４と同じ時定数でＡＤ変換を行った場合、ＡＤ変換の終了時刻はそれぞれｔ４、ｔ３、ｔ２となる。しかし、本実施形態では、撮像システムで設定される撮影感度が低感度の設定であっても、高感度の設定である場合と同様に、ＡＤ変換に要する時間をｔ１−ｔ０にできる。これによって、ｔ２−ｔ１〜ｔ４−ｔ１の時間だけＡＤ変換に要する時間を短縮できたことになる。
【００４２】
本実施形態では、設定される撮影感度が異なる場合であっても、ＡＤ変換に要する時間が同じになるよう固定電圧Ｖ＿ＤＥ２、Ｖ＿ＤＥ３、Ｖ＿ＤＥ４、Ｖ＿ＤＥ５、抵抗Ｒ２、Ｒ３、Ｒ４、Ｒ５を設定している。しかし、必ずしも同じ時間になるように合わせる必要はないことは言うまでもない。許容できるＡＤ変換精度の範囲内でＡＤ変換時間が高速化できるように、適切な固定電圧値と抵抗値を設定すればよい。
【００４３】
本実施形態では、撮像素子からの出力信号がＡＤ変換された後に、後段の撮像信号処理回路４０７にてデジタル的に増幅をする増幅率を変えることで設定された撮影感度になるように構成している。しかし、ＡＤ変換より前段のアンプ、例えば、列アンプ５０３にて利得を制御することにより、設定された撮影感度になるように構成しても良い。列アンプ５０３での利得設定は、操作部４１６にてユーザーが設定した撮影感度を全体制御演算部４１０にて取得し、この設定を全体制御演算部４１０からタイミング発生部４０８を経て撮像素子４０６内の列アンプ５０３に出力して設定する。
【００４４】
図８にＡＤ変換の前段にて利得を制御した場合のセンサ出力と各撮影感度で使用する信号振幅レンジの例を示す。縦軸は撮像素子におけるＡＤ変換を行う直前の信号出力値、横軸は蓄積時間である。また、感度設定１では、列アンプ５０３での増幅量をβ、信号振幅の最大値をＹ１とする。このときアンプ５０３での増幅量が２×βである感度設定２の信号振幅の最大値は、Ｙ１の２倍であるＹ２となる。同様に、列アンプ５０３での増幅量が４×βである感度設定３の信号振幅の最大値は、Ｙ２の２倍であるＹ３、列アンプ５０３での増幅量が８×βである感度設定４の信号振幅の最大値は、Ｙ３の２倍であるＹ４となる。
【００４５】
この場合は、撮像素子からのデジタル信号を、撮像信号処理回路４０７にてデジタル的に増幅することで撮影感度を設定するように構成した実施形態と同様に、感度設定４、感度設定３、感度設定２、感度設定１の順に高感度の設定となる。しかし、上記実施形態例とは逆に、感度設定４、感度設定３、感度設定２、感度設定１の順に、ＡＤ変換する信号の信号振幅レンジが広くなる。このとき、設定された撮影感度が、感度設定４の場合はＶ＿ＤＥ２を選択し、感度設定３の場合はＶ＿ＤＥ３を選択し、感度設定２の場合はＶ＿ＤＥ４を選択し、感度設定１の場合はＶ＿ＤＥ５を選択してＡＤ変換を行う。上記設定される各撮影感度における固定電圧と抵抗Ｒ２〜Ｒ５との対応を図１０に示す。
以上のように本実施形態では、撮像システムで設定される撮影感度に応じて固定電圧と抵抗を切り換えることで、列並列ＡＤ変換器を有する撮像システムにおいて異なる撮影感度に設定した場合であっても、ＡＤ変換に要する時間の変化を小さくすることが可能となる。
【００４６】
（第３の実施形態）
一般に列並列ＡＤ変換器を有する撮像システムにおいて、同じ信号に対するＡＤ変換に要する変換時間とＡＤ変換精度とはトレードオフの関係にある。つまり、ＡＤ変換時間が短いほどＡＤ変換精度は低下する傾向にある。
【００４７】
第１、第２の実施形態においては、ＡＤ変換で扱う信号振幅レンジが大きい場合であっても、扱う信号振幅レンジが小さい場合と同等に高速にＡＤ変換を行うことが出来る。しかし、ＡＤ変換精度は扱う信号振幅レンジが大きい（出力信号の最大電圧が大きいか、感度が高い）場合は、通常時よりも単位時間当たりのデジタル値（＝分解能）が大きく、ＡＤ変換の精度が低下する。そこで第３の実施形態では、扱う信号振幅レンジが大きい場合であっても高速に、かつＡＤ変換精度は扱う信号振幅レンジが小さい場合と同様にする方法を説明する。第３の実施形態では、第１の実施形態と同様に画素加算を行わないモードで駆動される場合と、２画素加算を行うモードで駆動する場合を例に示す。なお、撮像素子の構成、撮像装置のシステム構成等は第１の実施形態の図３、図４と同様であるため、ここでは省略する。
【００４８】
第３の実施形態における撮像素子のＣＤＳ回路以降の構成について、図１１を参照して説明する。図１１において、各画素からの出力は、ＣＤＳ（相関二重サンプリング）回路７０１、サンプルホールド（Ｓ／Ｈ）回路７０２、列アンプ７０３、スイッチ７２４を経由して積分器７２１の出力端子７１１に接続される。
【００４９】
スイッチ７２３の切り換えにより、スイッチ７２０に端子７０４、７０５、７０６から異なる固定電圧Ｖ＿ＤＥ６、ＶＤＥ＿７、ＶＤＥ＿８が異なる抵抗値を持つ抵抗Ｒ６、Ｒ７、Ｒ８を介して印加される。そして、スイッチ７２０がＯＮされると、積分器７２１の入力端子（−）には、抵抗Ｒ６〜Ｒ８のいずれか及び抵抗７２２を介して、異なる固定電圧Ｖ＿ＤＥ６、ＶＤＥ＿７、ＶＤＥ＿８のいずれかの電圧が印加される。また、積分器７２１のもう一方の入力端子（＋）には、端子７１０から参照電圧Ｖ＿ＲＥＦが印加されるようになっている。固定電圧Ｖ＿ＤＥ６、Ｖ＿ＤＥ７は、積分器７２１の参照電圧Ｖ＿ＲＥＦよりも低い電位に設定され、固定電圧Ｖ＿ＤＥ８は参照電圧Ｖ＿ＲＥＦよりも高い電位に設定される。
【００５０】
積分器７２１は、抵抗Ｒ６〜８のいずれかと抵抗７２２及びコンデンサ７２５による時定数を持つ。積分器７２１の出力端子７１１の出力電圧は、比較器７１２にて参照電圧Ｖ＿ＲＥＦと比較される。比較器７１２からのトリガ出力７１３は、順序回路７１４を介して上位ｎビットを保持するメモリユニット７１５、もしくは下位ｍビットを保持するメモリユニット７１９のデータ取り込みタイミングを制御する。それぞれのメモリユニットの入力には、共通カウンタ７１６が接続されている。また、メモリユニット７１５、７１９の出力信号は、共通水平信号線７１７に接続され、選択されたメモリユニット７１５、７１９の出力がアンプ７１８を介して外部にデジタル出力される。メモリユニット７１５、７１９から共通水平信号線７１７へ選択的に出力を行う手段は、第１の実施形態に述べたように様々の手段がある。
【００５１】
次に、本回路の動作を図１２と併せて説明する。図１２において、縦軸は積分器の出力レベル、横軸は時間を示している。太い点線は画素加算無モード時、実線は２画素加算モード時の動作例を示している。なお、撮像素子４０６における一連のＡＤ変換動作は、全体制御演算部４１０からタイミング発生部４０８に送られた制御信号に基づき、タイミング発生部４０８から撮像素子４０６へ送られる駆動タイミング制御信号をもとに行われる。
【００５２】
はじめに、画素加算を行わないモードについて説明する。最初に上位ｎビットにあたるＡＤ変換を行う。スイッチ７２４をＯＮし、時刻ｔ0における積分器７２１の出力端子７１１を画素の信号電圧Ｖsig1に保持する。次に、スイッチ７２４をＯＦＦし、スイッチ７２３により端子７０５を選択し、スイッチ７２０をＯＮすると、固定電圧Ｖ＿ＤＥ７が抵抗Ｒ７、スイッチ７２０、抵抗７２２を介して積分器７２１の入力端子（−）に印加される。また、スイッチ７２０をＯＮしたときに共通カウンタ７１６のカウントが開始される。
【００５３】
積分器７２１は、図８の太い点線で示されるように、固定電圧Ｖ＿ＤＥ７へ向けて負の傾きの放電を開始する。時刻ｔ3に積分器の入力（−）は参照電圧Ｖ＿ＲＥＦを下回る。この時点でメモリユニット７１５に共通カウンタ７１６のカウント値が取り込まれる。これにより上位ｎビットのＡＤ変換が終了する。終了した時点で順序回路７１４の出力でスイッチ７２０がＯＦＦされて放電が一度中断される。スイッチは離散時間で制御されている（デジタル的に設定された時間で制御される）ために、実際には時刻t3を過ぎた時刻t4で放電が中断される。そのため、積分器の出力と比較電圧の間には電位差ΔＶが存在する。
【００５４】
次のステップで、電位差ΔＶを積分器７２１により充電することで下位ｍビットの変換を行う。具体的にはスイッチ７２３により端子７０６を選択し、スイッチ７２０をＯＮして固定電圧Ｖ＿ＤＥ８を積分器７２１に印加する。固定電圧Ｖ＿ＤＥ８は積分器７２１の参照電圧Ｖ＿ＲＥＦよりも高い電位にあるので、時間に対して正の傾きの充電が進行する。t5に再度比較器７１２の参照電圧と積分器７２１の出力が交わり、積分器７２１が出力を発生し、トリガがメモリユニット７１９に送られて、カウンタ７１６のカウント値が下位ｍビットのメモリユニット７１９に取り込まれて、ΔＶのＡＤ変換が終了する。その後、メモリユニット７１５、７１９が順次選択されて上位ビットの信号と下位ビットの信号が共通水平信号線７１７に接続され、アンプ７１８を介して外部にデジタル出力される。ΔＶのＡＤ変換を行うとき、必要なＡＤ変換の精度に応じて充電・放電の変化量の傾きや充電・放電の終了電圧である固定電圧を設計する。
【００５５】
次に、撮像素子４０６が画素加算読み出しモードで駆動される場合について説明する。転送スイッチ３０２を一度に２画素分ＯＮにすることにより、２つのＰＤ３０１の信号電圧が出力される。次に、１画素分と同様の制御により積分器７２１の出力端子７１１を２画素分の信号電圧Ｖsig０に保持する。２画素加算モードでは、スイッチ７２３により固定電圧Ｖ＿ＤＥ６を選択して放電を開始する。時刻ｔ１に積分器の出力は参照電圧を下回り、この時点で上位ｎビットのメモリユニット７１５にカウンタ７１６のカウント値が取り込まれ、上位ｎビットのＡＤ変換が終了する。スイッチは離散時間で制御されている（デジタル的に設定された時間で制御される）ために実際には時刻t1を過ぎた、時刻t2にＡＤ変換が終了する。そのため、積分器の出力と比較電圧の差は0にならず、両者の間には電位差ΔＶ’が存在する。
【００５６】
次のステップで、電位差ΔＶ’を積分器７２１により充電することで下位ｍビットの変換を行う。これも１画素分と同様に、固定電圧Ｖ＿ＤＥ８を積分器７２１に印加して行う。固定電圧Ｖ＿ＤＥ８は積分器７２１の参照電圧Ｖ＿ＲＥＦよりも高い電位にあるので、時間に対して正の傾きの充電が進行する。t5に再度比較器７１２の参照電圧と積分器７２１の出力が交わり、トリガがメモリユニット７１９に送られて、カウンタ７１６のカウント値がメモリユニット７１９に取り込まれ、下位ｍビットのＡＤ変換が終了する。その後、メモリユニット７１５、７１９を選択的に共通水平信号線７１７に接続して、メモリユニットに記憶されたカウント値をアンプ７１８を介して外部にデジタル出力する。以上、放電を先にする例を説明したが、放電又は充電の一方を行った後で、放電又は充電の他方を行うことでも実現することができる。
【００５７】
２画素加算を行うモードにおいて、画素加算を行わないモードと同様に、積分器７２１に固定電圧Ｖ＿ＤＥ７と抵抗Ｒ７とを接続したとき、ＡＤ変換の終了時刻は時刻t６となる。本実施形態では、固定電圧Ｖ＿ＤＥ６と抵抗Ｒ６を接続して積分の時定数及び充電・放電の変化量の傾きを変更することにより、時刻ｔ５にＡＤ変換を終了できるようにした。また、画素加算を行うモードでも下位ｍビットのＡＤ変換を行う際の充電の変化量の傾き（時刻ｔ２→ｔ５、もしくは時刻ｔ４→ｔ５の間に描かれる充電線）は１画素をＡＤ変換するときと同じになるように、固定電圧、抵抗値を選ぶ。こうすることで、画素加算を行うモードで駆動する場合であっても、画素加算無しと同様の精度を保って高速にＡＤ変換を完了させることが出来る。
【００５８】
本実施形態ではＮビットの変換を上位ｎビット、下位ｍビットと分けて行い、Ｎ＝ｎ＋ｍとなるようにしたが、たとえば３回にわけて、Ｎ＝ｌ＋ｎ＋ｍになるように上位ビット、中位ビット、下位ビットの振り分けを行っても良い。その際は新しい積分用の固定電圧を増やし、それぞれの固定電圧や抵抗を適宜変更すればよい。上記の説明では、上位ビットの変換が終了した後、すぐ下位ビットの変換を開始していた。しかし、Ａ／Ｄ変換にかかる時間には画素からの信号電圧によるばらつきがある。そこで、変換中の列の全ての上位ビットの変換終了を待ってから、下位ビットの変換に移行することにより、一斉に下位ビットの変換を開始できる。以上、本発明によれば撮像装置の画素加算数の変更や感度設定の変更などの駆動モード変更によらず、高精度・高速のＡＤ変換を実現することができる。
【００５９】
上記実施形態１〜３では、ＣＤＳで画素のノイズを除去しているが、仕様や画素の種類によっては必要ない場合もあり、その場合はＣＤＳ回路は取り去ることができる。またＣＤＳの手法も様々あるが、いかなるものを用いても良い。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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