(57)【要約】【課題】画素に欠陥が生じた場合においても透過率の低下を抑制しつつ画素欠陥を修正する。【解決手段】複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、前記複数の画素のうち一部または全部の画素は、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された共通電極と、前記共通電極の一部で形成されるとともに可視光に対して透過であるゲート電極部と、可視光に対して透過である半導体活性部と、ドレイン電極を形成するドレイン電極部、及び、ソース電極を形成するソース電極部と、を含む修正用トランジスタ部と、を含む。【選択図】図３
2014017456.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、
前記複数の画素のうち一部または全部の画素は、
トランジスタと、
前記トランジスタに接続された画素電極と、
該画素電極に対向して配置された共通電極と、
前記共通電極の一部で形成されるとともに可視光に対して透過であるゲート電極部と、可視光に対して透過である半導体活性部と、ドレイン電極を形成するドレイン電極部、及び、ソース電極を形成するソース電極部と、を含む修正用トランジスタ部と、
を含むことを特徴とする表示装置。
【請求項２】
対応する前記データ線を前記画素電極から切り離し、
前記各修正用トランジスタ部は、前記ゲート電極部を前記共通電極から切り離すとともに、対応する前記ゲート線と接続し、かつ、前記ソース電極部及びドレイン電極部をそれぞれ対応する前記複数のデータ線及び画素電極と接続することにより、前記画素を駆動する修正用トランジスタを形成することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記修正用トランジスタ部は、更に、
前記ソース電極部を対応する前記データ線に接続するソース接続パッドと、
前記ゲート電極部を対応する前記ゲート線に接続するゲート接続パッドと、
を含むことを特徴とする請求項２記載の表示装置。
【請求項４】
前記ソース接続パッドは、前記ゲート線と同一の層で形成されるとともに、前記ゲート接続パッドは、前記ドレイン電極部及び前記ソース電極部と同一の層で形成されることを特徴とする請求項３記載の表示装置。
【請求項５】
前記修正用トランジスタは、
前記ゲート電極部を対応する前記ゲート線と接続するゲート配線部と、
前記ソース電極部を対応する前記データ線に接続するデータ配線部と、
を含むことを特徴とする請求項２記載の表示装置。
【請求項６】
前記画素電極は、複数の開口部を有し、
前記修正用トランジスタ部の電極部は、前記開口部に沿って配置されていることを特徴とする請求項１乃至５のいずれかに記載の表示装置。
【請求項７】
前記各トランジスタは、対応する前記各ゲート配線に重ねて設けられていることを特徴とする請求項１乃至６のいずれかに記載の表示装置。
【請求項８】
前記半導体活性部は、アモルファス酸化物半導体で形成されていることを特徴とする請求項１乃至７のいずれかに記載の表示装置。
【請求項９】
複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、前記複数の画素のうち一部又は全部の画素が、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された共通電極と、前記共通電極の一部で形成されるとともに可視光に対して透過であるゲート電極部と、可視光に対して透過である半導体活性部と、ドレイン電極を形成するドレイン電極部、及び、ソース電極を形成するソース電極部と、を含む修正用トランジスタ部と、を含む表示装置の画素欠陥修正方法において、
対応する前記データ線を前記画素電極から切り離すステップと、
前記ゲート電極部を前記共通電極から切り離すステップと、
前記ゲート電極部を前記ゲート線と接続するステップと、
前記ソース電極部をそれぞれ対応する前記複数のデータ線と接続するステップと、
前記ドレイン電極部をそれぞれ対応する前記画素電極と接続するステップと、
を含むことを特徴とする画素欠陥修正方法。
【請求項１０】
複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、
前記複数の画素のうち一部または全部の画素は、
トランジスタと、
前記トランジスタに接続された画素電極と、
該画素電極に対向して配置された共通電極と、
前記共通電極と前記画素電極の間の一部に形成された可視光に対して透過である半導体層と、
前記半導体層上に形成された２の導電層と、
を含むことを特徴とする表示装置。
【請求項１１】
複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、
前記複数の画素のうち一部の画素は、
画素電極と、
前記画素電極に対向して配置された共通電極と、
前記画素電極に接続された修正用トランジスタと、を含み、
前記修正用トランジスタは、
前記共通電極と同一層および同一材料で形成されたゲート電極と、
可視光に対して透過である半導体活性部と、
ドレイン電極と、
ソース電極と、
を含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び画素欠陥修正方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置においては、複数の画素によって表示領域が形成され、画素毎に１のＴＦＴが設けられる。しかしながら、当該画素の形成過程において、微細加工を行う必要があることから、一部の画素に欠陥が生じる場合がある。
【０００３】
そこで、例えば、１画素内に２のＴＦＴを設け、一方のＴＦＴ（通常のＴＦＴ）が短絡して輝点となった場合には、当該ＴＦＴを切り離して、他方のＴＦＴ（予備のＴＦＴ）を用いて対応する画素を使用する画素欠陥修正方法が知られている（特許文献１参照）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３４１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のように１つの画素に、通常のＴＦＴに加えて予備のＴＦＴを設ける場合、当該予備のＴＦＴの活性層を遮光する必要があり、ゲートメタルを画素中に配置する必要が生じる。結果として、画素における透過率が低下する。また、通常のＴＦＴとともに予備のＴＦＴについてもゲート配線上に設けることも考えられるが、特に高精細化された表示装置においては、ゲート配線上への配置が困難な場合もある。
【０００６】
そこで、本発明は、透過率の低下を抑制しつつ、画素に欠陥が生じた場合であっても当該画素欠陥を修正することのできる表示装置及び画素欠陥修正方法を提供することを主な目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の表示装置は、複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、前記複数の画素のうち一部または全部の画素は、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された共通電極と、前記共通電極の一部で形成されるとともに可視光に対して透過であるゲート電極部と、可視光に対して透過である半導体活性部と、ドレイン電極を形成するドレイン電極部、及び、ソース電極を形成するソース電極部と、を含む修正用トランジスタ部と、を含むことを特徴とする。
【０００８】
（２）上記（１）に記載の表示装置において、対応する前記データ線を前記画素電極から切り離し、前記各修正用トランジスタ部は、前記ゲート電極部を前記共通電極から切り離すとともに、対応する前記ゲート線と接続し、かつ、前記ソース電極部及びドレイン電極部をそれぞれ対応する前記複数のデータ線及び画素電極と接続することにより、前記画素を駆動する修正用トランジスタを形成することを特徴とする。
【０００９】
（３）上記（２）に記載の表示装置において、前記修正用トランジスタ部は、更に、前記ソース電極部を対応する前記データ線に接続するソース接続パッドと、前記ゲート電極部を対応する前記ゲート線に接続するゲート接続パッドと、を含むことを特徴とする。
【００１０】
（４）上記（３）に記載の表示装置において、前記ソース接続パッドは、前記ゲート線と同一の層で形成されるとともに、前記ゲート接続パッドは、前記ドレイン電極部及び前記ソース電極部と同一の層で形成されることを特徴とする。
【００１１】
（５）上記（２）に記載の表示装置において、前記修正用トランジスタは、前記ゲート電極部を対応する前記ゲート線と接続するゲート配線部と、前記ソース電極部を対応する前記データ線に接続するデータ配線部と、を含むことを特徴とする。
【００１２】
（６）上記（１）乃至（５）のいずれかに記載の表示装置において、前記画素電極は、複数の開口部を有し、前記修正用トランジスタ部の電極部は、前記開口部に沿って配置されていることを特徴とする。
【００１３】
（７）上記（１）乃至（６）のいずれかに記載の表示装置において、前記各トランジスタは、対応する前記各ゲート配線に重ねて設けられていることを特徴とする。
【００１４】
（８）上記（１）乃至（７）のいずれかに記載の表示装置において、前記半導体活性部は、アモルファス酸化物半導体で形成されていることを特徴とする。
【００１５】
（９）本発明の画素欠陥修正方法は、複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、前記複数の画素のうち一部又は全部の画素が、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された共通電極と、前記共通電極の一部で形成されるとともに可視光に対して透過であるゲート電極部と、可視光に対して透過である半導体活性部と、ドレイン電極を形成するドレイン電極部、及び、ソース電極を形成するソース電極部と、を含む修正用トランジスタ部と、を含む表示装置の画素欠陥修正方法において、対応する前記データ線を前記画素電極から切り離すステップと、前記ゲート電極部を前記共通電極から切り離すステップと、前記ゲート電極部を前記ゲート線と接続するステップと、前記ソース電極部をそれぞれ対応する前記複数のデータ線と接続するステップと、前記ドレイン電極部をそれぞれ対応する前記画素電極と接続するステップと、を含むことを特徴とする。
【００１６】
（１０）本発明の表示装置は、複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、前記複数の画素のうち一部または全部の画素は、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された共通電極と、前記共通電極と前記画素電極の間の一部に形成された可視光に対して透過である半導体層と、前記半導体層上に形成された２の導電層と、を含むことを特徴とする。
【００１７】
（１１）本発明の表示装置は、複数のゲート線と複数のデータ線によりマトリクス状に区画されるとともに、前記複数のゲート線及び複数のデータ線に接続された複数の画素を含む表示装置であって、前記複数の画素のうち一部の画素は、画素電極と、前記画素電極に対向して配置された共通電極と、前記画素電極に接続された修正用トランジスタと、を含み、前記修正用トランジスタは、前記共通電極と同一層および同一材料で形成されたゲート電極と、可視光に対して透過である半導体活性部と、ドレイン電極と、ソース電極と、を含むことを特徴とする。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態に係る表示装置を示す概略図である。
【図２】図１に示したＴＦＴ基板上に形成された画素回路の概念図である。
【図３】修正用トランジスタ部について説明するための図である。
【図４】図３のＩＶ―ＩＶ断面の概略を示す図である。
【図５】図３のＶ−Ｖ断面の概略を示す図である。
【図６】図３のＶＩ−ＶＩ断面の概略を示す図である。
【図７】画素欠陥修正方法について説明するための図である。
【図８】画素欠陥修正方法について説明するための図である。
【図９】画素欠陥修正方法について説明するための図である。
【図１０】本発明の第１の変形例について説明するための図である。
【図１１】本発明の第２の変形例について説明するための図である。
【図１２】本発明の第２の変形例について説明するための図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【００２０】
図１は、本発明の実施の形態に係る表示装置を示す概略図である。図１に示すように、例えば、表示装置１００は、ＴＦＴ（Thin Film Transistor）等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。
【００２１】
図２は、図１に示したＴＦＴ基板上に形成された画素回路の概念図である。図２に示すように、ＴＦＴ基板１０２は、図２の横方向に略等間隔に配置した複数のゲート線１０５と、図２の縦方向に略等間隔に配置した複数のソース線１０７を有する。また、ゲート線１０５は、シフトレジスタ回路１０４に接続され、ソース線１０７は、ドライバ１０６に接続される。
【００２２】
シフトレジスタ回路１０４は、複数のゲート線１０５それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、複数のＴＦＴや容量を含んで構成され、ドライバ１０６からの制御信号１１５に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート線１０５に出力する。
【００２３】
ゲート線１０５及びソース線１０７によりマトリクス状に区画された各画素１３０は、それぞれ、ＴＦＴ１０９、画素電極１１０、及び、共通電極１１１を有する。ここで、ＴＦＴ１０９のゲートは、ゲート線１０５に接続され、ソース又はドレインの一方は、ソース線１０７に接続され、他方は、画素電極１１０に接続される。また、共通電極１１１は、コモン信号線１０８に接続される。また、画素電極１１０と共通電極１１１は、互いに対向するように配置される。
【００２４】
なお、後述するように、図２においては図示していないが、各画素１３０には、ＴＦＴ１０９に欠陥が生じた場合に当該ＴＦＴ１０９の予備のＴＦＴとしてあらかじめ準備された修正用トランジスタ部３０４が含まれる。当該修正用トランジスタ部３０４は後述する画素欠陥修正方法が施された場合に、修正用トランジスタ７００として機能するものである。また、修正用トランジスタ部３０４や修正用トランジスタ７００の詳細については後述する。
【００２５】
次に、上記のように構成された画素回路の動作の概要について説明する。ドライバ１０６は、コモン信号線１０８を介して、共通電極１１１に、基準電圧を印加する。また、ドライバ１０６により制御されるシフトレジスタ回路１０４は、ゲート線１０５を介して、ＴＦＴ１０９のゲートに、ゲート信号を出力する。更に、ドライバ１０６は、ゲート信号が出力されたＴＦＴ１０９に、ソース線１０７を介して、映像信号の電圧を供給し、当該映像信号の電圧は、ＴＦＴ１０９を介して、画素電極１１０に印加される。この際、画素電極１１０と共通電極１１１との間に電位差が生じる。
【００２６】
そして、ドライバ１０６が、当該電位差を制御することにより、画素電極１１０と共通電極１１１の間に挿入された液晶材料の液晶分子の配光を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。なお、ＴＦＴ１０９に代わって上記修正用トランジスタ７００を使用する場合の動作についても上記と同様であるので、説明を省略する。
【００２７】
図３は、修正用トランジスタ部について説明するための図である。具体的には、図３は図２に示した画素１３０周辺の概要を示す拡大図である。また、図４は、図３のＩＶ―ＩＶ断面の概略を示し。図５は、図３のＶ−Ｖ断面の概略を示し、図６は、図３のＶＩ−ＶＩ断面の概略を示す。なお、図３乃至５に示した構成は一例にすぎず、本実施の形態は当該図に示した構成に限られない。また、図３においては、説明を容易にするため、画素電極１１０については破線で示す。
【００２８】
図３に示すように、ゲート線１０５及びソース線１０７で囲まれた領域である画素領域内に、共通電極１１１及び画素電極１１０が配置されるとともに、後述する画素欠陥修正時に修正用トランジスタ７００を形成する修正用トランジスタ部３０４が配置される。
【００２９】
図３に示すようにゲート線１０５は、ソース線１０７と交差する部分において開口部３０１を有する。そして、当該開口部３０１が形成される領域において、ソース線１０７は図中横方向に延伸するように形成され、ＴＦＴ１０９のソース電極３０２と接続される。つまり、ソース電極３０２は、例えば、ソース線１０７の一部として形成される。
【００３０】
ＴＦＴ１０９は、ゲート線１０５上に形成される。具体的には、図４に示すように、ゲート線１０５上に、ゲート絶縁膜４０１を介して半導体活性層４０２が配置され、当該半導体活性層４０２の上部に上記ソース電極３０２及びドレイン電極３０３が配置される。つまり、例えば、ゲート線１０５の一部がＴＦＴ１０９のゲート電極に相当する。なお、図４、５に示すように、ゲート線１０５は、例えば、共通電極１１１と同一の層で形成される下部層４０３上に形成される。また、上記共通電極１１１等は、例えば基板４００上に形成される。
【００３１】
修正用トランジスタ部３０４は、ＴＦＴ１０９に異常が生じた場合に、予備のＴＦＴ（修正用トランジスタ７００）として機能させることができるように形成される。また、修正用トランジスタ部３０４は、図３に示すように、ゲート線１０５及びソース線１０７で囲まれた領域である画素領域内に配置される。また、図３及び図６に示すように、修正用トランジスタ部３０４は、主に、共通電極１１１の一部で形成されるゲート電極部６０１、半導体活性部６０２、ドレイン電極部６０３、ソース電極部６０４を含む。なお、図６に示すように、ソース電極部６０４は、後述するソース接続パッド６０５の上方まで延伸される。
【００３２】
修正用トランジスタ部３０４のゲート電極部６０１は、共通電極１１１の一部で形成される。言い換えれば、図３に示すように、ＴＦＴ１０９近傍の、共通電極１１１の端部の一部が、ゲート電極部６０１に相当する。したがって、ゲート電極部６０１は、可視光に対して透過であり、例えば、共通電極１１１と同様に透明導電膜を用いて形成される。
【００３３】
修正用トランジスタ部３０４の半導体活性部６０２は、ゲート絶縁膜４０１を介して、ゲート電極部６０１上に形成される。当該半導体活性部６０２も可視光に対して透過であり、例えば、アモルファス酸化物半導体（TAOS:Transparent Amorphous Oxide Semiconductor）で形成される。
【００３４】
当該半導体活性部６０２上には、ドレイン電極部６０３及びソース電極部６０４が、形成される。ソース電極部６０４は、図６に示すように、ソース線１０７側に延伸され、その一部が断面からみて、ソース接続パッド６０５と重なるように形成される。また、ソース接続パッド６０５は、断面からみて、ソース線１０７の一部とも重なるように配置される。なお、当該ソース接続パッド６０５は、例えば、ゲート線１０５が形成される層と同一の層に形成される。また、ドレイン電極部６０３及びソース電極部６０４は、それぞれ導電層であって、例えば、Ｃｕ等の金属で形成される。
【００３５】
修正用トランジスタ部３０４のドレイン電極部６０３は、図３に示すように、ＴＦＴ１０９側に延伸されるとともに、断面からみて、その一部が画素電極１１０から延伸して形成されたドレイン接続パッド３０５と重なるように配置される。なお、図３に示すように、当該ドレイン接続パッド３０５は、画素電極１１０の一部が延伸されて形成される。つまり、ドレイン接続パッド３０５は、画素電極１１０と電気的に接続される。また、ドレイン接続パッド３０５は、スルーホール３０６を介してＴＦＴ１０９のドレイン電極３０３と電気的に接続される。
【００３６】
画素領域においては、共通電極１１１と対向するように画素電極１１０が配置される。具体的には、図４に示すように画素電極１１０は、図４下方から順に、ゲート絶縁膜４０１及び保護膜４０２を介して、共通電極１１１上方に配置される。また、図３及び４に示すように、画素電極１１０には、複数の矩形形状のスリット３０７が形成される。なお、当該スリット３０７の配置、大きさ、形状は、一例であって、本実施の形態は当該配置、大きさ、形状に限定されるものではない。
【００３７】
共通電極１１１には、図５に示すように、共通電極１１１上の一部に第１のゲート接続パッド５０１が形成される。そして、当該第１のゲート接続パッド５０１上には、ゲート絶縁膜４０１を介して、第２のゲート接続パッド５０２が配置される。当該第１のゲート接続パッド５０１は、ゲート線１０５と同一の層に形成され、第２のゲート接続パッド５０２は、ソース電極３０２やドレイン電極３０３と同一の層に形成される。また、図５に示すように、第２のゲート接続パッド５０２は、一方の端部がゲート線１０５と重なるように配置される。
【００３８】
次に、図７乃至９を用いて、本実施の形態における画素欠陥修正方法について説明する。なお、ここでは、図７に示したＴＦＴ１０９に欠陥が生じた場合を想定する。また、図７乃至９は、画素欠陥修正後における図３、図５及び図６にそれぞれ対応する。つまり、図７は、図３に画素欠陥修正方法を施した後を示す。また、図８は、図７のＶＩＩＩ−ＶＩＩＩ断面の概略を示し、図９は、図７のＩＸ−ＩＸ断面の概略を示す。
【００３９】
ＴＦＴ１０９に欠陥が生じた場合、図７に示すように、修正用トランジスタ部３０４を共通電極１１１からレーザ加工により切り離す。具体的には、レーザ加工により修正用トランジスタ部３０４の周辺の共通電極１１１をレーザ加工により除去することにより、修正用トランジスタ部３０４を切り離す。
【００４０】
また、画素電極１１０とドレイン電極３０３とを接続する画素電極給電部３０８、ソース電極供給部３０９の一部をレーザ加工により除去する。ここで、画素電極供給部３０８とは、図７に示すように、画素電極１１０から延伸した部分で画素電極１１０とＴＦＴ１０９のドレイン電極３０３とを接続する部分に相当する。また、ソース電極供給部３０９とは、ソース線１０７からＴＦＴ１０９のソース電極３０２に延伸した部分で、下にゲート電極の開口部３０１が位置している部分に相当する。なお、図７においては、画素電極給電部３０８及びソース電極供給部３０９の一部について上記レーザ除去加工した部分を、それぞれ除去部７０１、７０２として示す。
【００４１】
これにより、ソース線１０７からの映像信号が、ＴＦＴ１０９に入力されなくなるとともに、ＴＦＴ１０９からの出力信号が、画素電極１１０に入力されなくなる。つまり、上記レーザ除去加工により、異常が発生したＴＦＴ１０９が画素電極１１０やソース線１０７から切り離される。なお、上記においては、ソース線１０７とＴＦＴ１０９との接続を除去部７０１にて切断すると共に、ＴＦＴ１０９と画素電極１１０との接続を除去部７０２にて切断する場合について説明したが、本実施の形態は、これに限定されものではない。例えば、除去部７０１または除去部７０２のいずれか一方のみで電気的に切断してもよい。
【００４２】
また、図８に示すように第２のゲート接続パッド５０２のうち、ゲート線１０５及び第１のゲート接続パッド５０１が形成されている部分についてもレーザ加工することにより、ゲート線１０５と第２のゲート接続パッド５０２、及び、第１のゲート接続パッド５０１と第２のゲート接続パッド５０２をそれぞれ溶着する。なお、図７及び図８においては、当該溶着された部分を順に溶着部８０１、８０２として示す。これにより、修正用トランジスタ部３０４のゲート電極部６０１がゲート線１０５と電気的に接続される。
【００４３】
更に、図９に示すように、ソース電極部６０４及びソース線１０７のうち、ソース接続パッド６０５と重なる部分についてもレーザ加工することにより、ソース接続パッド６０５と、ソース電極部６０４及びソース線１０７が溶着する。これにより、ソース線１０７と修正用トランジスタ部３０４のソース電極部６０４とが、電気的に接続される。なお、図７及び図９においては、当該溶着部分についても順に、溶着部９０１、９０２として示す。
【００４４】
更に、断面図は省略するが、同様に、修正用トランジスタ部３０４のドレイン電極部６０３から延伸した部分のうちドレイン接続パッド３０５と重なる部分についても、図７に示すように、レーザ加工により画素電極１１０と溶着する。なお、図７においては、当該溶着部分を溶着部７０３として示す。これにより、画素電極１１０と修正用トランジスタ部３０４のドレイン電極６０３とが電気的に接続される。
【００４５】
上記のようなレーザ加工により、修正用トランジスタ部３０４から、ＴＦＴ１０９の予備のＴＦＴ１０９として機能する修正用トランジスタ７００が形成される。具体的には、上記のようなレーザ加工により、修正用トランジスタ部３０４のゲート電極部６０１は、修正用トランジスタ７００のゲート電極（修正ゲート電極）となる。いいかえれば、修正ゲート電極は、上記修正方法を実施する前の共通電極１１１の一部に相当する。また、修正用トランジスタ部３０４のソース電極部６０４及びドレイン電極部６０３は、それぞれ、それぞれ修正用トランジスタ７００のソース電極（修正ソース電極）及びドレイン電極（修正ドレイン電極）となる。
【００４６】
本実施の形態によれば、表示装置１００の一部の画素のＴＦＴ１０９に欠陥が生じた場合であっても、当該欠陥が生じたＴＦＴ１０９を切り離し、修正用トランジスタ７００を形成することで、当該画素の欠陥を正常な画素に修正することができる。ここで、修正用トランジスタ７００及び修正用トランジスタ部３０４は、画素領域に形成される。しかしながら、当該修正用トランジスタ７００及び修正用トランジスタ部３０４を形成する修正ゲート電極やゲート電極部６０１、及び、半導体活性部６０２は、例えば、透明導電膜及びアモルファス酸化物半導体など、可視光を透過する透明材料で形成される。よって、画素領域における開口率の低下を防止することができる。
【００４７】
本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【００４８】
[第１の変形例]
次に、本発明の第１の変形例について説明する。本変形例においては、主に、修正用トランジスタ部３０４が形成される方向が、第１の実施形態と異なる。その他の点は、上記実施の形態と同様であり、同様である点については説明を省略する。
【００４９】
図１０は、上記実施の形態の変形例について説明するための図である。具体的には、図１０は、本変形例における修正用トランジスタ部３０４の周辺領域を拡大した上面の概略を示す。本変形例においては、図１０に示すように、修正用トランジスタ部３０４のソース電極部６０４及びドレイン電極部６０３が、画素電極１１０のスリット３０７に沿って配置される。
【００５０】
具体的には、図１０に示すように、例えば、画素電極１１０のスリット３０７が図１０の横方向に略等間隔に配置され、当該スリット３０７のうち、もっともＴＦＴ１０９に近い位置のスリット３０７に沿ってソース電極部６０４及びドレイン電極部６０３が配置される。本実施の形態によれば、上記実施の形態と比べ、修正用トランジスタ部３０４を画素領域に配置した場合における影響を低減することができる。
【００５１】
本発明は、上記実施の形態及び本変形例に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【００５２】
[第２の変形例]
次に、本発明の第２の変形例について説明する。本変形例においては、主に、修正用トランジスタ部３０４のゲート電極部６０１とゲート線１０５、ソース電極部６０４とソース線１０７との接続につき、修正用配線１２１、１２４を用いる点が上記第１の変形例と異なる。その他の点は、上記第１の変形例や上記第１の実施形態と同様であり、同様である点については説明を省略する。
【００５３】
図１１及び図１２は、本発明の第２の変形例について説明するための図である。具体的には、図１１は、本実施の形態における修正用トランジスタ部３０４周辺の一部の上面の概略を示す。また、図１２は、図１１において本変形例における画素欠陥修正方法を施した後の様子を示す。
【００５４】
図１１に示すように、本変形例においては、第１の変形例と異なり、第１のゲート接続パッド５０１及び第２のゲート接続パッド５０２を設けず、また、ソース接続パッド６０５についても設けない。代わりに、ＴＦＴ１０９に欠陥が生じた場合には、図１２に示すように修正用配線１２１、１２４を用いて、ゲート電極部６０１とゲート線１０５、及び、ソース電極部６０４とソース線１０７を接続する。
【００５５】
具体的には、図１２に示すように、ゲート線１０５及び共通電極１１１上に積層されたゲート絶縁膜４０１及び保護膜４０２にそれぞれコンタクトホール１２２を設ける。そして、当該コンタクトホール１２２が形成された部分を含めて、当該ゲート線１０５と当該共通電極１１１を接続する修正用配線１２１を積層する。
【００５６】
同様に、ソース線１０７上に積層された保護膜４０２及び修正用トランジスタ部３０４のソース電極部６０４に積層された保護膜４０２にそれぞれコンタクトホール１２３を設け、当該コンタクトホール１２３が形成された部分を含めて、当該ソース電極部６０４と当該ソース線１０７を接続する修正用配線１２４を積層する。修正用トランジスタ部３０４の共通電極１１１からの切り離しやＴＦＴ１０９の画素電極給電部３０８及びソース電極供給部３０９のレーザ除去等その他の画素欠陥修正方法については上記第１の実施形態と同様であるので説明を省略する。
【００５７】
本変形例によれば、上記実施の形態や第１の変形例と比較して、あらかじめ第１及び第２のゲート接続パッド５０１、５０２やソース接続パッド６０５を設けておく必要はない。つまり、画素欠陥が生じた場合に、ＴＦＴ１０９を切り離すとともに、修正用配線１２１、１２２を用いて修正用トランジスタ７００を形成し、当該修正用トランジスタ７００を用いて当該画素を正常に動作させることができる。
【００５８】
本発明は、上記実施の形態及び第１及び第２の変形例に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。例えば、上記第２の変形例においては、修正用トランジスタ部３０４の配置方向を上記第１の変形例と同様としたが、上記実施の形態で示したような配置やその他の配置を用いてもよい。
【００５９】
また、上記実施の形態及び第１及び第２の変形例においては、修正用トランジスタ部３０４のソース電極部６０４（修正ソース電極）及びドレイン電極部６０３（修正ドレイン電極）については、例えばＣｕ等の透明でない金属で形成する場合を想定したが、ソース電極部６０４及びドレイン電極部６０３についても透明導電膜など透明な材料を用いて形成してもよい。また、ＴＦＴ１０９のソース電極３０２及びドレイン電極３０３についても透明導電膜など透明な材料を用いて形成してもよいし、ＴＦＴ１０９の半導体活性層４０２についても上記可視光を透過する材料（例えば、アモルファス酸化物半導体）を用いてもよい。更に、上記においては、一例として液晶表示装置について説明したが、例えば、有機ＥＬ素子、無機ＥＬ素子、ＦＥＤ（Field-Emission Device）等、その他の発光素子を用いた表示装置に適用してもよい。また、上記においては、修正用トランジスタ７００のゲート電極部６０１とゲート線１０９との接続が容易になるように、修正用トランジスタ部３０４が形成される共通電極１１１の端部がゲート線１０９に向かって延伸した矩形領域を設けたが、当該矩形領域の形状は上記に限られず、ゲート電極部６０１とゲート線１０９が接続される限り、当該矩形領域を設けなくてもよいし、異なる形状の領域であってもよい。なお、特許請求の範囲における半導体層は、例えば半導体活性部６０２に相当し、２の導電層は、例えばドレイン電極部６０３及びソース電極部６０４に相当する。また、特許請求の範囲におけるデータ線は、例えばソース線１０７に相当する。
【符号の説明】
【００６０】
１００  表示装置、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、１０４  シフトレジスタ回路、１０５  ゲート線、１０６  ドライバ、１０７  ソース線、１０８  コモン信号線、１０９  ＴＦＴ、１１０  画素電極、１１１  コモン電極、１２１、１２４  修正用配線、１２２、１２３  コンタクトホール、１３０  画素、３０１  開口部、３０２  ソース電極、３０３  ドレイン電極、３０４  修正用トランジスタ部、３０５  ドレイン接続パッド、３０６  スルーホール、３０７  スリット、３０８  画素電極給電部、３０９  ソース電極供給部、４０１  ゲート絶縁膜、４０２  保護膜、５０１  第１のゲート接続パッド、５０２  第２のゲート接続パッド、６０１  ゲート電極部、６０２  半導体活性部、６０３  ドレイン電極部、６０４  ソース電極部、６０５  ソース接続パッド、７００  修正用トランジスタ、７０１、７０２  除去部、８０１、８０２、９０１、９０２  溶着部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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