(57)【要約】【課題】平坦性の向上と、マークの認識しやすさを両立する。【解決手段】第１領域ＡＲ１は、アライメントマークＡＭとして認識される領域であり、第２領域ＡＲ２は、アライメントマークＡＭの周囲に位置する領域である。第１領域ＡＲ１の面積に対する第１領域ＡＲ１内の第１層ＬＡＹ１の面積の比率である第１データ率は、０％超１００％未満である。また、第２領域ＡＲ２の面積に対する第２領域ＡＲ２内の第１層ＬＡＹ１の面積の比率である第２データ率は、第１データ率よりも低く、かつ０％超である。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１層、及び前記第１層の表面の一部に露出している第２層を有している第１領域と、
前記第１領域の周囲に位置しており、前記第１層及び前記第２層を有している第２領域と、
を備え、
前記第１領域及び前記第２領域において、前記第１層及び前記第２層の一方はダミーパターンであり、
前記第１領域の面積に対する前記第１領域内の前記第１層の面積の比率である第１データ率、及び前記第２領域の面積に対する前記第２領域内の前記第１層の面積の比率である第２データ率は、いずれも０％超１００％未満であり、かつ、互いに異なる半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１領域及び前記第２領域の一方において、前記第２層は、前記第１層内にドット状に設けられており、
前記第１領域及び前記第２領域の他方において、前記第１層は、前記第２層内にドット状に設けられている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記一方におけるドット状の前記第２層の幅は、隣り合う前記第２層の間に位置する前記第１層の幅と同じか、それよりも小さく、
前記他方におけるドット状の前記第１層の幅は、隣り合う前記第１層の間に位置する前記第２層の幅と同じか、それよりも小さい半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記一方におけるドット状の前記第２層の幅は３μｍ以下であり
前記他方におけるドット状の前記第１層の幅は３μｍ以下である半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記一方におけるドット状の前記第２層の配列方向と、前記他方におけるドット状の前記第１層の配列方向は異なる半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記一方におけるドット状の前記第２層の配列方向と、前記他方におけるドット状の前記第１層の配列方向との差は１５°以上３０°以下である半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１データ率及び前記第２データ率の一方は６０％以上８０％以下であり、
前記第１データ率及び前記第２データ率の他方は２０％以上４０％以下である半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１データ率と前記第２データ率の差は、２０％以上６０％以下である半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１領域及び前記第２領域は、スクライブラインに位置している半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１層及び前記第２層の一方は半導体基板であり、前記第１層及び前記第２層の他方は素子分離膜である半導体装置。
【請求項１１】
第１層、及び前記第１層の表面の一部に露出している第２層を有している第１領域と、
前記第１領域の周囲に位置しており、前記第１層及び前記第２層を有している第２領域と、
を備え、
前記第１領域及び前記第２領域において、前記第１層及び前記第２層の一方はダミーパターンであり、
前記第１領域の面積に対する前記第１領域内の前記第１層の面積の比率である第１データ率は、０％超１００％未満であり、
前記第２領域の面積に対する前記第２領域内の前記第１層の面積の比率である第２データ率は、前記第１データ率よりも低く、かつ０％超である半導体基板を準備する工程と、
前記第１領域を基準として位置あわせを行って処理を行う工程と、
を備える半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第１領域及び前記第２領域の一方において、前記第２層は、前記第１層内にドット状に設けられており、
前記第１領域及び前記第２領域の他方において、前記第１層は、前記第２層内にドット状に設けられている半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において
前記一方におけるドット状の前記第２層の幅及び配置間隔、並びに前記他方におけるドット状の前記第１層の幅及び配置間隔は、前記第１領域を基準として位置あわせを行う工程で用いる光の分解能以下である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にマーク及びダミーパターンを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程で用いられる処理の一つに、ＣＭＰ（Chemical Mechanical Polishing）がある。ＣＭＰ処理に求められる特性の一つに、平坦性がある。平坦性を向上させるためには、パターンを設ける必要がない領域に、ダミーパターンを設ける必要がある。
【０００３】
一方、半導体装置の製造工程においては、レチクルの位置あわせを行うためのマークが形成される。このマークは、通常、パターンを設ける必要がない領域に配置される。マークの周囲にダミーパターンを配置すると、マークを認識しにくくなる。このため、一般的に、ダミーパターンの周囲には、マークは配置されない（例えば特許文献１）。
【０００４】
なお、特許文献１及び特許文献２には、マークをドットの集合体で形成することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３０６８２２号公報
【特許文献２】特開２０００−１０２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年は、ＣＭＰ処理後の平坦性の要求水準が高まっている。このため、マークの周囲にもダミーパターンを設けることが好ましい。しかし、マークの周囲にダミーパターンを設けると、マークが認識しにくくなる。このように、平坦性の向上と、マークの認識しやすさを両立することは難しかった。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、第１領域及び第２領域を有している。第１領域及び第２領域は、いずれも第１層及び第２層を有している。第２領域は、第１領域の周囲に位置している。第１領域及び第２領域において、第１層及び第２層の一方はダミーパターンである。第１領域及び第２領域のデータ率は、いずれも０％超１００％未満である。そして第１領域のデータ率と、第２領域のデータ率は互いに異なる。
【発明の効果】
【０００８】
前記一実施の形態によれば、平坦性の向上と、マークの認識しやすさを両立することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】半導体装置に個片化される前の基板の平面図である。
【図３】図２の変形例を示す図である。
【図４】アライメントマーク及びその周囲の拡大図である。
【図５】図４のＡ−Ａ´断面図である。
【図６】図４の拡大図である。
【図７】重ね測定マークの構成を示す平面図である。
【図８】図７の変形例を示す図である。
【図９】図７のＢ−Ｂ´断面図である。
【図１０】アライメントマーク及び重ね測定マークを用いた半導体装置の製造方法を説明するフローチャートである。
【図１１】アライメントマーク（又は重ね測定マーク）の位置を検出するときの、第１層及び第２層の光の反射強度を示す図である。
【図１２】（ａ）は回路領域が有するトランジスタの平面図であり、（ｂ）は図１２（ａ）のＣ−Ｃ´断面図である。
【図１３】第２の実施形態に係るアライメントマーク及びその周囲の構成を示す平面図である。
【図１４】第３の実施形態に係るアライメントマーク及びその周囲の構成を示す平面図である。
【図１５】図４の変形例を示す平面図である。
【図１６】図１５のＡ−Ａ´断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、半導体チップであり、矩形である。半導体装置ＳＤは、ガードリングＧＤＬを有している。ガードリングＧＤＬは、平面視で半導体装置ＳＤの４辺に沿って隙間無く形成されており、半導体装置ＳＤが有する回路領域ＣＲを囲んでいる。ガードリングＧＤＬの外側は、スクライブラインＳＣＬとなっている。スクライブラインＳＣＬには、アライメントマークＡＭ及び位置合わせマークＰＭが形成されている。アライメントマークＡＭは、レチクルの位置あわせに使用される。また位置合わせマークＰＭは、基板に形成されたパターンの相対位置が基準を満たしているか否かを判断するために用いられる。重ね測定マークＰＭは、パターンが形成される２つの層のそれぞれに形成される。これら２つの層の一方の層は、他方の層の直ぐ上に形成されている場合が多い。
【００１２】
アライメントマークＡＭ及び位置合わせマークＰＭは、互いに同一の層に形成されていても良いし、互いに異なる層に形成されていても良い。また、アライメントマークＡＭは、一つの層にのみ形成されていても良いし、複数の層に形成されていても良い。さらに重ね測定マークＰＭが形成されている２つの層の組み合わせも、複数組あっても良い。
【００１３】
アライメントマークＡＭが形成される層（又は位置合わせマークＰＭが形成される層）は、ＣＭＰ法を用いて形成されている。このため、スクライブラインＳＣＬには、複数のダミーパターンが形成されている。ダミーパターンは、例えばドット状のパターンである。そして、本実施形態では、ダミーパターンは、アライメントマークＡＭ（又は位置合わせマークＰＭ）自身及びその周囲にも形成されている。
【００１４】
図２は、半導体装置ＳＤに個片化される前の基板の平面図である。この基板は、複数の半導体装置ＳＤを有している。複数の半導体装置ＳＤは、マトリクス状に並んでいる。そして隣接する２つの半導体装置ＳＤの間には、スクライブラインＳＣＬが設けられている。上記したように、スクライブラインＳＣＬには、アライメントマークＡＭ、位置合わせマークＰＭ、及びダミーパターンが配置されている。ただし、基板を複数の半導体装置ＳＤに個片化するとき、スクライブラインＳＣＬの一部は除去される。このため、上記した図１に示す状態において、半導体装置ＳＤの縁に残るアライメントマークＡＭ及び位置合わせマークＰＭは、多くの場合は一部のみである。
【００１５】
本図に示す例において、アライメントマークＡＭはストライプ状のパターンである。ただし、アライメントマークＡＭの形状はこれに限定されない。また、アライメントマークＡＭ及び重ね測定マークＰＭの位置は、図２に示す例に限定されない。例えば図３に示すように、アライメントマークＡＭは、ｘ方向に伸びるスクライブラインＳＣＬ及びｙ方向に伸びるスクライブラインＳＣＬの双方に設けられても良い。
【００１６】
図４は、アライメントマークＡＭ及びその周囲の拡大図である。半導体装置ＳＤは第１領域ＡＲ１及び第２領域ＡＲ２を有している。第１領域ＡＲ１及び第２領域ＡＲ２は、いずれもスクライブラインＳＣＬに位置している。第１領域ＡＲ１は、アライメントマークＡＭとして認識される領域であり、第２領域ＡＲ２は、アライメントマークＡＭの周囲に位置する領域である。第１領域ＡＲ１及び第２領域ＡＲ２は、いずれも第１層ＬＡＹ１及び第２層ＬＡＹ２を有している。第２層ＬＡＹ２は、第１層ＬＡＹ１の表面の一部に露出している。第１領域ＡＲ１及び第２領域ＡＲ２において、第１層ＬＡＹ１及び第２層ＬＡＹ２の一方はダミーパターンである。本図に示す例では、第１領域ＡＲ１におけるダミーパターンは、第２層ＬＡＹ２である。また、第２領域ＡＲ２におけるダミーパターンは、第１層ＬＡＹ１である。第１領域ＡＲ１において、第２層ＬＡＹ２はドット状に形成されている。ここでドット状とは、各ドットに相当する部分が円形である必要はなく、例えば矩形などの多角形であっても良い。また、第２領域ＡＲ２においては、第２層ＬＡＹ２の中に第１層ＬＡＹ１がドット状に形成されている。
【００１７】
また、第１領域ＡＲ１において、アライメントマークＡＭの外形は、第１層ＬＡＹ１によって規定されている。第１領域ＡＲ１において、第２層ＬＡＹ２はダミーパターンであり、第１層ＬＡＹ１内にドット状に形成されている。第１領域ＡＲ１内における第２層ＬＡＹ２の配列方向は、第２領域ＡＲ２内における第１層ＬＡＹ１の配列方向と同じである。
【００１８】
そして、第１領域ＡＲ１の面積に対する第１領域ＡＲ１内の第１層ＬＡＹ１の面積の比率である第１データ率と、第２領域ＡＲ２の面積に対する第２領域ＡＲ２内の第１層ＬＡＹ１の面積の比率である第２データ率は、いずれも０％超１００％未満であり、かつ、互いに異なる。例えば、第１データ率及び第２データ率の一方は、０％超１００％未満、好ましくは１０％超９０％未満である。また、第１データ率及び第２データ率の他方は、一方よりも低く、かつ０％超（好ましくは１０％超）である。特に、第１データ率及び第２データ率の一方が６０％以上８０％以下であり、他方が２０％以上４０％以下であるのが好ましい。また、第１データ率と第２データ率の差は、２０％以上６０％以下であるのが好ましい。
【００１９】
図５は、図４のＡ−Ａ´断面図である。本図に示す例において、第２層ＬＡＹ２は、第１層ＬＡＹ１の表面に埋め込まれている。第１層ＬＡＹ１は、例えば半導体基板（例えばシリコン基板）であり、第２層ＬＡＹ２は、例えばＳＴＩなどの素子分離膜である。なお、図１５の平面図及び図１６の断面図に示すように、第１層ＬＡＹ１と第２層ＬＡＹ２の平面レイアウトが逆であっても良い。また、第１層ＬＡＹ１は層間絶縁膜であり、第２層ＬＡＹ２はダマシン構造を有する金属パターン（例えば銅膜）であってもよい。
【００２０】
図６は、図４の拡大図である。本図に示す例では、第１領域ＡＲ１の第２層ＬＡＹ２と、第２領域ＡＲ２の第１層ＬＡＹ１は、いずれも矩形であり、互いに同一の形状を有している。ただし、これらは互いに異なる形状であってもよい。
【００２１】
第１領域ＡＲ１において、第１領域ＡＲ１の第２層ＬＡＹ２のｘ方向の幅ｗ１は、隣り合う第２層ＬＡＹ２の間に位置する第１層ＬＡＹ１のｘ方向の幅ｓ１と同じか、それよりも小さい。同様に、第１領域ＡＲ１の第２層ＬＡＹ２のｙ方向の幅ｗ２は、隣り合う第２層ＬＡＹ２の間に位置する第１層ＬＡＹ１のｙ方向の幅ｓ２と同じか、それよりも小さい。例えば幅ｓ１は、幅ｗ１の１倍以上であり、幅ｓ２は、幅ｗ２の１倍以上である。
【００２２】
また、第２領域ＡＲ２において、第２領域ＡＲ２の第１層ＬＡＹ１のｘ方向の幅ｗ３は、隣り合う第１層ＬＡＹ１の間に位置する第２層ＬＡＹ２のｘ方向の幅ｓ３と同じか、それよりも小さい。同様に、第２領域ＡＲ２の第１層ＬＡＹ１のｙ方向の幅ｗ４は、隣り合う第１層ＬＡＹ１の間に位置する第２層ＬＡＹ２のｙ方向の幅ｓ４と同じか、それよりも小さい。幅ｗ１，ｗ２，ｗ３，ｗ４は、いずれも１μｍ以下、好ましくは０．５μｍ以下である。
【００２３】
本図に示す例では、第１領域ＡＲ１の第２層ＬＡＹ２と、第２領域ＡＲ２の第１層ＬＡＹ１は、いずれも正方形である。このため、第１領域ＡＲ１の第２層ＬＡＹ２のｘ方向の幅ｗ１及びｙ方向の幅ｗ２、並びに第２領域ＡＲ２の第１層ＬＡＹ１のｘ方向の幅ｗ３及びｙ方向の幅ｗ４は、いずれも同じである。ただし、これらの角が丸まり、円形に近くなることもある。
【００２４】
また、第１領域ＡＲ１における第２層ＬＡＹ２のｘ方向の配置間隔ｓ１及びｙ方向の配置間隔ｓ２と、第２領域ＡＲ２における第１層ＬＡＹ１のｘ方向の配置間隔ｓ３及びｙ方向の配置間隔ｓ４は、いずれも同じである。特に本図に示す例では、幅ｗ１，ｗ２，ｗ３，ｗ４と、配置間隔ｓ１，ｓ２，ｓ３，ｓ４は、いずれも同じである。また、ｘ方向及びｙ方向の双方において、第１領域ＡＲ１における第２層ＬＡＹ２と、第２領域ＡＲ２における第１層ＬＡＹ１は、互い違いとなるように配置されている。また、第１領域ＡＲ１の第１層ＬＡＹ１と、第２領域ＡＲ２のうち最も第１領域ＡＲ１の近くに位置する第１層ＬＡＹ１の間隔ｓ５，ｓ６は、いずれもｓ１に等しい。そして幅ｗ１，ｗ２，ｗ３，ｗ４と、配置間隔ｓ１，ｓ２，ｓ３，ｓ４，ｓ３，ｓ４を調節することにより、第１データ率および第２データ率を調節することができる。
【００２５】
図７は、重ね測定マークＰＭの構成を示す平面図である。重ね測定マークＰＭは、第１層ＬＡＹ１又は第２層ＬＡＹ２のどちらか一方と、第１層ＬＡＹ１及び第２層ＬＡＹ２上に形成される第３層ＬＡＹ３とのずれ量が基準以内であるか否かを判断するために用いられる。重ね測定マークＰＭの構成は、外周の平面形状を除いて、アライメントマークＡＭの構成と同様である。そしてアライメントマークＡＭと同様に、重ね測定マークＰＭ（第１領域ＡＲ１）とその周囲（第２領域ＡＲ２）には、複数のダミーパターンが形成されている。
【００２６】
なお、重ね測定マークＰＭの形状は図７に示す例に限定されない。例えば図８に示すように、重ね測定マークＰＭ（第１領域ＡＲ１）は、矩形（例えば正方形）の４辺のそれぞれに沿って設けられていても良い。この場合、第３層ＬＡＹ３も、矩形（例えば正方形）の４辺のそれぞれに沿って設けられる。なお、重ね測定マークＰＭが描く矩形と、第３層ＬＡＹ３が描く矩形は、互いに相似であるが、大きさは異なる。また、同様に、第１領域ＡＲ１の周囲は第２領域ＡＲ２となる。
【００２７】
図９は、図７のＢ−Ｂ´断面図である。上記したように、第２層ＬＡＹ２は、第１層ＬＡＹ１の表面に埋め込まれている。そして、第３層ＬＡＹ３は、第１領域ＡＲ１の上に形成されている。第１層ＬＡＹ１が半導体基板であり、第２層ＬＡＹ２が素子分離膜である場合、第３層ＬＡＹ３は、ゲート電極となる層（例えばポリシリコン層）である。
【００２８】
図１０は、アライメントマークＡＭ及び重ね測定マークＰＭを用いた半導体装置ＳＤの製造方法を説明するフローチャートである。まず、第１層ＬＡＹ１に、第２層ＬＡＹ２を埋め込むための溝を形成する。次いで、この溝上及び第１層ＬＡＹ１上に、第２層ＬＡＹ２を形成する。次いで、第２層ＬＡＹ２のうち第１層ＬＡＹ１上に位置する部分を、ＣＭＰ法を用いて除去する。これにより、第１層ＬＡＹ１には、第２層ＬＡＹ２が埋め込まれる（ステップＳ１０）。このとき、アライメントマークＡＭ、重ね測定マークＰＭ、及びダミーパターンが形成される。
【００２９】
次いで、第１層ＬＡＹ１及び第２層ＬＡＹ２上に、第３層ＬＡＹ３を形成する。次いで、第３層ＬＡＹ３上にレジスト膜を形成する（ステップＳ２０）。
【００３０】
次いで、レチクルを用いて、レジスト膜を露光する。このとき、アライメントマークＡＭを用いて、レチクルの位置あわせを行う。その後、レジスト膜を現像する（ステップＳ３０）。
【００３１】
次いで、重ね測定マークＰＭ及び第３層ＬＡＹ３の上に形成されたレジスト膜を用いて、第１層ＬＡＹ１又は第２層ＬＡＹ２に対する第３層ＬＡＹ３の位置精度（重ね合わせ精度）を判断する（ステップＳ４０）。
【００３２】
次いで、レジスト膜をマスクとして第３層ＬＡＹ３をエッチングする。これにより、第３層ＬＡＹ３は選択的に除去される（ステップＳ５０）。このとき、重ね測定マークＰＭ上の第３層ＬＡＹ３は残る。最後に、レジスト膜を除去する（ステップＳ６０）。
【００３３】
図１１は、アライメントマークＡＭ（又は重ね測定マークＰＭ）の位置を検出するときの、第１層ＬＡＹ１及び第２層ＬＡＹ２の光の反射強度を示す図である。本図に示す例において、第１領域ＡＲ１及び第２領域ＡＲ２の（矩形）ドットピッチ（ｓ１，ｓ２，ｓ３，ｓ４）は０．４μｍであり、（矩形）ドットサイズ（ｗ１，ｗ２，ｗ３，ｗ４）は０．２μｍである。上記したように、第１領域ＡＲ１においては、第１層ＬＡＹ１内に第２層ＬＡＹ２が（矩形）ドット状に配置されている。また第２領域ＡＲ２においては、第２層ＬＡＹ２内に第１層ＬＡＹ１が（矩形）ドット状に配置されている。そしてこれら（矩形）ドットの配置間隔は、アライメントマークＡＭ（又は重ね測定マークＰＭ）の位置を検出するときに用いられる光の分解能以下である。このため、本図に示すように、第１領域ＡＲ１及び第２領域ＡＲ２の双方において、（矩形）ドットは見えず、第１領域ＡＲ１及び第２領域ＡＲ２は、いずれも一つのパターンとして認識される。なお、この光の波長は、例えば０．５μｍ以上１μｍ以下である。なお、第１領域ＡＲ１の幅（図１１における横方向の幅）は、例えば３μｍ以上１０μｍ以下であり、第１領域ＡＲ１の間のスペースの幅は、第１領域ＡＲ１の幅以上である。
【００３４】
図１２（ａ）は、回路領域ＣＲが有するトランジスタの平面図である。図１２（ｂ）は、図１２（ａ）のＣ−Ｃ´断面図である。本図に示す例において、第１層ＬＡＹ１は基板ＳＵＢであり、第２層ＬＡＹ２は素子分離膜ＥＩである。このトランジスタは、ゲート絶縁膜ＧＩ、ゲート電極ＧＴ、サイドウォールＳＷ、エクステンション領域ＥＸ、ソース領域ＳＯＵ、及びドレイン領域ＤＲを有している。ゲート電極ＧＴは、第３層ＬＡＹ３に相当している。また、素子分離膜ＥＩ及びトランジスタの上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、コンタクトＣＯＮが埋め込まれている。層間絶縁膜ＩＬの表層には、配線ＩＮＣが形成されている。配線ＩＮＣは、コンタクトＣＯＮを介して、ソース領域ＳＯＵ（又はドレイン領域ＤＲ）に接続している。
【００３５】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１領域ＡＲ１は、アライメントマークＡＭ（又は重ね測定マークＰＭ）として機能する。そして、第１領域ＡＲ１及びその周囲に位置する第２領域ＡＲ２には、ダミーパターンが形成されている。このため、ＣＭＰ法を用いて第１層ＬＡＹ１に第２層ＬＡＹ２を埋め込んだ後における、第１層ＬＡＹ１及び第２層ＬＡＹ２の平坦性は向上する。
【００３６】
また、第１領域ＡＲ１のデータ率である第１データ率は０％超１００％未満であり、第２領域ＡＲ２のデータ率である第２データ率は、第１データ率よりも低く、かつ０％超である。このため、第１領域ＡＲ１をアライメントマークＡＭ（又は重ね測定マークＰＭ）として使用しても、アライメントマークＡＭ（又は重ね測定マークＰＭ）を高い精度で認識することができる。
【００３７】
上記したように、本実施形態によれば、アライメントマークＡＭの視認性と、第１層ＬＡＹ１及び第２層ＬＡＹ２の平坦性を両立できる。この効果は、第１データ率が６０％以上８０％以下であり、第２データ率は２０％以上４０％以下であるとき、又は第１データ率と第２データ率の差が２０％以上６０％以下であるときに、特に顕著になる。
【００３８】
また、第１領域ＡＲ１及び第２領域ＡＲ２における（矩形）ドットの大きさ及びその配置間隔は、アライメントマークＡＭ（又は重ね測定マークＰＭ）の位置を検出するときに用いられる光の分解能以下である。このため、アライメントマークＡＭは視認されやすい。とくに本実施形態では、（矩形）ドットの幅は、（矩形）ドットの配置間隔と同じか、それよりも狭い。このようにすると、アライメントマークＡＭ（又は重ね測定マークＰＭ）を検出するとき、（矩形）ドットは特に認識されにくくなり、アライメントマークＡＭが一つのマークとして認識されやすくなる。
【００３９】
（第２の実施形態）
図１３は、第２の実施形態に係るアライメントマークＡＭ及びその周囲の構成を示す平面図であり、第１の実施形態における図６に対応している。本実施形態に係る半導体装置ＳＤは、第１領域ＡＲ１と、第２領域ＡＲ２に位置する第１層ＬＡＹ１との間に、スペースＳＰＣが設けられている点、すなわち図６に示したｓ５，ｓ６がｓ１〜ｓ４よりも大きい点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。本図に示す例では、スペースＳＰＣは、第１の実施形態に示した第２領域ＡＲ２のうち最も第１領域ＡＲ１の近くに位置する第１層ＬＡＹ１を一列（又は１行）取り除くことにより、形成されている。
【００４０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１領域ＡＲ１と、第２領域ＡＲ２に位置する第１層ＬＡＹ１との間に、スペースＳＰＣが設けられている。このため、第１領域ＡＲ１はさらに認識されやすい。
【００４１】
（第３の実施形態）
図１４は、第３の実施形態に係るアライメントマークＡＭ及びその周囲の構成を示す平面図であり、第１の実施形態における図６に対応している。本実施形態に係る半導体装置ＳＤは、第２領域ＡＲ２における第１層ＬＡＹ１の配列方向が、第１領域ＡＲ１における第２層ＬＡＹ２の配列方向と異なる点を除いて、第１の実施形態又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。なお、本図は、第１の実施形態と同様の場合を示している。第１領域ＡＲ１における第２層ＬＡＹ２の配列方向と、第２領域ＡＲ２における第１層ＬＡＹ１の配列方向が成す角度θは、例えば１５°以上３０°以下である。
【００４２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２領域ＡＲ２における第１層ＬＡＹ１の配列方向が、第１領域ＡＲ１における第２層ＬＡＹ２の配列方向と異なる。このため、第１領域ＡＲ１はさらに認識されやすい。
【００４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４４】
ＡＭ アライメントマーク
ＡＲ１ 第１領域
ＡＲ２ 第２領域
ＣＯＮ コンタクト
ＣＲ 回路領域
ＤＲ ドレイン領域
ＥＩ 素子分離膜
ＥＸ エクステンション領域
ＧＤＬ ガードリング
ＧＩ ゲート絶縁膜
ＧＴ ゲート電極
ＩＬ 層間絶縁膜
ＩＮＣ 配線
ＬＡＹ１ 第１層
ＬＡＹ２ 第２層
ＬＡＹ３ 第３層
ＰＭ 位置あわせマーク
ＳＣＬ スクライブライン
ＳＤ 半導体装置
ＳＯＵ ソース領域
ＳＰＣ スペース
ＳＵＢ 基板
ＳＷ サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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