(57)【要約】      （修正有）【課題】アナログセグメント数を増大させずに、簡易にＤＡＣの帯域外ノイズを抑制できるＡＦＩＲ回路を提供する。【解決手段】Ｎタップ（Ｎは２以上の整数）のフィルタ回路１３０であって、直列接続されたＮ−１個の遅延素子ｚ−１と、前記遅延素子の入力端子及び出力端子に接続されたＮ本の信号線と、前記Ｎ本の信号線のうち任意に選択されたＭ本（ＭはＮ＞Ｍの整数）の信号線にそれぞれ接続された複数の容量素子１３１、１３２，１３３，１３４を含むアナログセグメント部とを備える。【選択図】図５
2014017550.tif 000002
【特許請求の範囲】
【請求項１】
Ｎタップ（Ｎは２以上の整数）のフィルタ回路であって、
直列接続されたＮ−１個の遅延素子と、
前記遅延素子の入力端子及び出力端子に接続されたＮ本の信号線と、
前記Ｎ本の信号線のうち任意に選択されたＭ本（ＭはＮ＞Ｍの整数）の信号線にそれぞれ接続された複数の容量素子を含むアナログセグメント部と
を備えることを特徴とするフィルタ回路。
【請求項２】
Ｎタップ（Ｎは２以上の整数）のフィルタ回路であって、
前記ＮタップのうちＭタップ（ＭはＮ＞Ｍの整数）を用いることを特徴とするフィルタ回路。
【請求項３】
前記Ｎタップの各々は、重み付けされたインパルス係数を有することを特徴とする請求項１又は２に記載のフィルタ回路。
【請求項４】
前記Ｎタップの各々が有する前記インパルス係数のうち（Ｎ−Ｍ）個のインパルス係数を略ゼロであることを特徴とする請求項３に記載のフィルタ回路。
【請求項５】
デジタルデルタシグマ変調器と、
前記デジタルデルタシグマ変調器の後段に設けられる請求項１乃至４のいずれかに記載のフィルタ回路と、
前記フィルタ回路の後段に設けられるスイッチドキャパシタ回路と
を備えることを特徴とするＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログＦＩＲ（ＡＦＩＲ）回路に関し、アナログＦＩＲ（ＡＦＩＲ）回路を用いたオーディオＤ／Ａコンバータ（ＤＡＣ）の帯域外ノイズを抑制するＡＦＩＲ回路に関する。
【背景技術】
【０００２】
ＤＡＣにおける音声帯域外のノイズを低減するためには、ＤＡＣの後段でノイズをフィルタリングすることが１つの方法としてある。基本的には、ＤＡＣの後段にスイッチドキャパシタフィルタ（ＳＣＦ）及びスムージングフィルタを設け、ＳＣＦ及びスムージングフィルタのローパスフィルタ特性を利用することにより、ノイズシェーピング特性をキャンセルさせ、ノイズを低減することができる。
【０００３】
しかしながら、これらのアナログフィルタでノイズシェーピング特性を完全にキャンセルさせるには、低域に極を配置しなければならず、アナログフィルタへの要求が厳しくなる。
【０００４】
図１に、ＤＡＣ帯域外ノイズのスペクトラムを例示する。アナログフィルタの零点が低域に入っていないため、３００ｋＨｚ付近に帯域外ノイズのピークを有する。
【０００５】
また、図２は、従来のＤＡＣのブロック図である。図２に示されるように、従来のＤＡＣ１０は、デジタルデルタシグマ変調器（ΔΣ）１と、Data weighted averaging（ＤＷＡ）２と、ＡＦＩＲ３と、ＳＣＦ４と、スムージングフィルタ５とを備える。
【０００６】
帯域外ノイズは変調により帯域内に折り返し、帯域内ノイズとなる場合がある。そこで、従来のＤＡＣ１０は、ＤＷＡ２とＳＣＦ４の間にＡＦＩＲ３を挿入することにより、ｆｓ／２、ｆｓ／４等の特定の周波数を落とす対策を行っている。ＡＦＩＲ３は、タップ数をＮ個有するＮタップＡＦＩＲとしている。
【０００７】
図３は、簡単な例として、従来の４タップＡＦＩＲ２０の構成を模式的に示す図である。図３に示されるように、従来の４タップＡＦＩＲ２０は、従来の４タップＡＦＩＲ２０は、直列接続された３個の遅延素子ｚ−１と、各遅延素子ｚ−１間の各パスに対応した４個のサンプリングキャパシタ（ＣＡＰ）２１〜２４とを備える。４タップＡＦＩＲ２０では、初段の遅延素子ｚ−１にはＤＷＡ２からのデジタルデータが入力され、ＤＷＡ２からのデジタルデータ及び各遅延素子ｚ−１の各パスから出力されたデジタルデータは、各サンプリングＣＡＰ２１〜２４にサンプリングされ、アナログデータに変換される。ここで、サンプリングＣＡＰ２１〜２４はＡＦＩＲ３の後段に接続されたＳＣＦ４のサンプリングＣＡＰも兼ねている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】David K. Su and Bruce A. Wooley, "A CMOS Oversampling D/A Converter with a Current-Mode Semidigital Reconstruction Filter", IEEE J. Solid-State Circuits, 1993年12月, vol. 28, p. 1224-1233.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば、非特許文献１に示される技術では、フィルタ効果が強くかかるようにして帯域外ノイズを抑制するために、ＮタップＡＦＩＲのタップ数Ｎを増やしている。
【００１０】
しかしながら、１タップＡＦＩＲと比較して、ＮタップＡＦＩＲはＡＦＩＲの後段に接続されたアナログセグメント数がＮ倍に増える。そのため、非特許文献１に示される技術のようにＮタップＡＦＩＲのタップ数Ｎを増やす場合、アナログセグメントはサンプリングＣＡＰのほかにスイッチ等で構成されていることから、面積の増大は避けられない。
【００１１】
そこで、本発明は、上記の点に鑑み、アナログセグメント数を増大させずに、簡易にＤＡＣの帯域外ノイズを抑制できるＡＦＩＲ回路を提供することを課題とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するために、本発明の請求項１に記載のフィルタ回路は、Ｎタップ（Ｎは２以上の整数）のフィルタ回路であって、直列接続されたＮ−１個の遅延素子と、前記遅延素子の入力端子及び出力端子に接続されたＮ本の信号線と、前記Ｎ本の信号線のうち任意に選択されたＭ本（ＭはＮ＞Ｍの整数）の信号線にそれぞれ接続された複数の容量素子を含むアナログセグメント部とを備えることを特徴とする。
【００１３】
本発明の請求項２に記載のフィルタ回路は、Ｎタップ（Ｎは２以上の整数）のフィルタ回路であって、前記ＮタップのうちＭタップ（ＭはＮ＞Ｍの整数）を用いることを特徴とする。
【００１４】
本発明の請求項３に記載のフィルタ回路は、本発明の請求項１又は２に記載のフィルタ回路であって、前記Ｎタップの各々は、重み付けされたインパルス係数を有することを特徴とする。
【００１５】
本発明の請求項４に記載のフィルタ回路は、本発明の請求項３に記載のフィルタ回路であって、前記Ｎタップの各々が有する前記インパルス係数のうち（Ｎ−Ｍ）個のインパルス係数を略ゼロであることを特徴とする。
【００１６】
本発明の請求項５に記載のＤＡ変換器は、デジタルデルタシグマ変調器と、前記デジタルデルタシグマ変調器の後段に設けられる請求項１乃至４のいずれかに記載のフィルタ回路と、前記フィルタ回路の後段に設けられるスイッチドキャパシタ回路とを備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ＮタップＡＦＩＲにおいて、ＮタップのうちＭタップのみしかを使わないようにすることで（Ｎ＞Ｍ）、より低域に零点を挿入することができるため、後段のアナログエリアの増加なく低域を落とすことができるＡＦＩＲ回路を得ることができる。すなわち、（Ｎ−Ｍ）タップのパスを使わないことで、アナログセグメント数は低い次数であるＭタップＡＦＩＲと同等となり、アナログエリアを増加させないことができる。このように、本発明によると、次数の低いＭタップＡＦＩＲ程度のアナログセグメント数で、次数の高いＮタップＡＦＩＲと同等の精度の零点配置を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】オーディオＤＡＣの帯域外ノイズスペクトラム波形を示す図である。
【図２】従来のオーディオＤＡＣのブロック図である。
【図３】従来のＡＦＩＲ回路のブロック図である。
【図４】本発明に係るオーディオＤＡＣのブロック図である。
【図５】本発明に係るＡＦＩＲ回路のブロック図である。
【図６】本発明に係るＡＦＩＲとＳＣＦとのブロック図である。
【図７】所定の重み付けされたインパルス係数を有するＮタップＦＩＲ回路のフィルタ特性を示す図である。
【図８】図７とは別の重み付けされたインパルス係数を有する本発明に係る１６タップＦＩＲ回路のフィルタ特性を示す図である。
【図９】本発明に係るＦＩＲ回路が多段接続されたＤＡＣのブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
図４は、本発明に係るＤＡＣ１００のブロック図である。図４に示されるように、本発明に係るＤＡＣ１００は、ΔΣ１１０と、ＤＷＡ１２０と、ＡＦＩＲ１３０と、ＳＣＦ１４０と、スムージングフィルタ１５０とを備える。本発明に係るＡＦＩＲ１３０をＤＷＡ１２０とＳＣＦ１４０との間に挿入することにより、図１に示すような低域にあるノイズピークを落とし、後段のアナログフィルタ特性への要求を緩和させることができる。
【００２１】
図５は、本発明に係るＡＦＩＲ１３０の構成を模式的に示す図である。以下では、本発明に係るＡＦＩＲ１３０の例示の構成として、簡単のために１６タップＡＦＩＲの構成を示している。
【００２２】
図５に示されるように、本発明に係るＡＦＩＲ１３０は、直列接続された１５個の遅延素子ｚ−１と、１６本のパスＰ０〜Ｐ１５のうちの４本のパスに接続された４個のサンプリングＣＡＰ１３１〜１３４とを備える。具体的には、サンプリングＣＡＰ１３１は遅延素子ｚ−１とサンプリングＣＡＰ１３１との間のパスＰ１５に接続され、サンプリングＣＡＰ１３２は各遅延素子ｚ−１間のパスＰ１〜Ｐ１４のいずれかのパスＰＹＹに接続され、サンプリングＣＡＰ１３３は各遅延素子ｚ−１間のパスＰ１〜Ｐ１４のいずれかのパスＰＸＸに接続され、サンプリングＣＡＰ１３４はＤＷＡ１２０と遅延素子ｚ−１と間のパスＰ０に接続されている。遅延素子ｚ−１はＦＦ（フリップフロップ）を用いて実現することができる。フリップフロップを直列に接続することにより、シフトレジスタとして遅延ラインを形成する。
【００２３】
初段の遅延素子ｚ−１にはＤＷＡ１２０からのデジタルデータが入力され、ＤＷＡ１２０からのデジタルデータ及び４本のパスＰ０、ＰＸＸ、ＰＹＹ、Ｐ１５から出力されたデジタルデータは、各サンプリングＣＡＰ１３１〜１３４にサンプリングされ、アナログデータに変換される。ここで、サンプリングＣＡＰ１３１〜１３４はＡＦＩＲ１３０の後段に接続されたＳＣＦ１４０のサンプリングＣＡＰも兼ねている。
【００２４】
図６は、本発明のＡＦＩＲ１３０と後段に接続されたＳＣＦ１４０の回路図の一例を示す。図６に示されるように、ＡＦＩＲ１３０は、直列接続された１５個の遅延素子ｚ−１と、１６本のパスＰ０〜Ｐ１５のうちの４本のパスＰ０、ＰＸＸ、ＰＹＹ、Ｐ１５に接続された４個のサンプリングＣＡＰ１３１〜１３４と、サンプリングＣＡＰ１３１〜１３４にそれぞれ接続された４個のスイッチＳＷ１とを備える。サンプリングＣＡＰ１３１〜１３４及び４個のスイッチＳＷ１により、サンプリング部１４１〜１４４がそれぞれ構成される。上記と同様に、サンプリングＣＡＰ１３１〜１３４はＡＦＩＲ１３０の後段に接続されたＳＣＦ１４０のサンプリングＣＡＰも兼ねている。
【００２５】
また、図６に示されるように、ＳＣＦ１４０は、サンプリング部１４１〜１４４と、１個のサンプリングスイッチＳＷ２と、演算増幅器１４５と、フィードバックＣＡＰ１４６とを備える。サンプリングスイッチＳＷ２はサンプリング部１４１〜１４４にそれぞれ接続されており、演算増幅器１４５はマイナス側入力端子がサンプリングスイッチＳＷ２に接続され、フィードバックＣＡＰ１４６は演算増幅器１４５のマイナス側入力端子と演算増幅器１４５の出力端子とに並列接続されている。
【００２６】
ここで、図５、６等に示された本発明に係るＡＦＩＲ１３０では、１６タップＡＦＩＲの１６本のパスのうち４本のパスを使用しているが、これに限定されず、本発明においては、Ｎ（Ｎは２以上の整数）タップＡＦＩＲにおいてＭ（Ｍは、Ｎ＞Ｍの整数）本のパスを使用することができる。この場合、Ｎ−１個の遅延素子の入力端子及び出力端子に接続されたＮ本のパスのうち任意に選択されたＭ本のパスをＭ個のサンプリング部に接続することとなる。
【００２７】
図６に示されるＡＦＩＲ１３０では、初段の遅延素子ｚ−１にはＤＷＡ１２０からのデジタルデータが入力され、ＤＷＡ１２０からのデジタルデータ及び４本のパスＰ０、ＰＸＸ、ＰＹＹ、Ｐ１５から出力されたデジタルデータは各ＣＡＰにサンプリングされ、アナログデータに変換される。
【００２８】
アナログセグメントは、サンプリング部１４１〜１４４で構成される。実際には、アナログのノイズはｋＴ／Ｃで決まるため、サンプリングＣＡＰ１３１〜１３４のトータルの面積は変わらないが、本発明に係るＡＦＩＲ１３０は、Ｎタップのうちの数タップ分しか用いないようにしてタップ数を減らすことにより、アナログセグメントの中のスイッチＳＷ１の数を減らすことができる。
【００２９】
また、図６に示すように、例えば１６タップＡＦＩＲのうち４タップ分しか使わないようにインパルス列に重み付けを行うと、４タップと同等のアナログセグメント数で、１６タップＡＦＩＲ精度の零点配置をすることができる。
【００３０】
図７は、ＮタップＡＦＩＲのフィルタ特性を示す。図７には、従来の重み付けなしの４タップＡＦＩＲのフィルタ特性と、従来の重み付けなしの１６タップＡＦＩＲのフィルタ特性と、本発明に係る任意に重み付けした１６タップＡＦＩＲのフィルタ特性とが示されている。
【００３１】
ここで、図７においては、重み付けされたインパルス係数は、［1/4, 0, 0, 0, 0, 0, 1/4, 0, 0, 1/4, 0, 0, 0, 0, 0, 1/4］としたが、これに限定されない。インパルス係数を略ゼロにすることは、そのパスを使わないことと等価になる。このように重み付けされたインパルス係数を選択することで、落としたい帯域（図１より３００ｋＨｚ付近）を２０ｄＢ程カットできる。このときの伝達関数Ｔは、以下の（式１）で示される。
【００３２】
【数１】
2014017550.tif 000003
【００３３】
零点の位置は、上記伝達関数Ｔがゼロとなる高次方程式を解くことで得られる。この場合、以下の１５点に零点がある。
-1.0000,  -0.8660±0.5000i,  -0.7660±0.6428i,  -0.1736±0.9848i,  0.0000±1.0000i,  0.5000±0.8660i,  0.9397±0.3420i,  0.8660±0.5000i
【００３４】
伝達関数Ｔから零点位置を求めることにより、任意の周波数帯域をフィルタリングすることができる。
【００３５】
インパルス係数の決定法については、ＤＣゲインが１になるようにするには、インパルス係数の和は合計で１にすればよい。また、インパルス係数の配置はできるだけ対称に挿入した方がよい。さらに、最終タップに必ずインパルス係数を入れることで式（１）から伝達関数Ｔ上ｚ−１５の項が残るので、零点の数が１５タップ確保することができる。
【００３６】
図８に、別の重み付けインパルス係数［1/4, 0, 0, 1/4, 0, 0, 0, 0, 0, 0, 0, 0, 1/4, 0, 0, 1/4］を有するＡＦＩＲのフィルタ特性を示す。図８に示されるように、このように重み付けされたインパルス係数を選択することで、およそ１ＭＨｚ付近を約２０ｄＢ落とすことができる。以上のように、落としたい帯域に合わせて、インパルス係数をもたせるタップを選択すればよく、それら以外のパスを使わないようにすればよい。もちろん、１６タップのうち４タップではなく８タップを選択してもよい。それにより、フィルタ特性をより急峻にすることができる。８タップを選択する場合は、選択するパス数及び当該パスに接続するサンプリング部も８つに増えることとなり、同様にしてＮタップのうちＭタップを選択することができる。
【００３７】
また、デジタルフィルタ設計において、Ｍａｔｌａｂ（商標）等を用いてフィルタ特性から係数を求める方法が一般的であるが、本発明に係るＡＦＩＲ１３０では、できるだけインパルス係数がゼロとなるように、係数の決定をするだけでよい。
【００３８】
図９は、本発明に係るＦＩＲ回路が多段接続されたＤＡＣのブロック図を示す。図９には、ΔΣ２１０と、ＤＷＡ２２０と、デジタルＦＩＲ２３０と、ＡＦＩＲ１３０と、ＳＣＦ２４０と、スムージングフィルタ２５０とを備えるＤＡＣ２００が示されている。
【００３９】
例えば、図９に示されるＤＡＣ２００のように、同じ伝達関数をもつＦＩＲ回路を２段接続した場合、零点の個数が２倍に増えるため、より急峻なフィルタ特性を実現することができる。そのとき、１段目のＦＩＲはデジタルＦＩＲで構成し、２段目を本発明に係るＡＦＩＲ１３０で構成すればよい。また、多段接続した場合は、１段目以降のＦＩＲはデジタルＦＩＲで構成し、最終段のＦＩＲのみを、本発明に係るＡＦＩＲ１３０で構成すればよい。
【００４０】
フィルタ特性として、ローパス特性以外にも、例えばデジタルＦＩＲ２３０でハイパス特性、ＡＦＩＲ１３０でローパス特性を持たせて、全体でバンドパスフィルタ特性を実現させてもよい。
【００４１】
以上説明したように、本発明に係るＡＦＩＲ回路１３０は、高い次数であるＮタップのうちの数タップを使用することにより、より低域に零点を挿入することができ、低域のノイズを落とすことができる。また、本発明に係るＡＦＩＲ１３０においては、（Ｎ−Ｍ）タップのパスを使わないことにより、アナログセグメント数が低い次数であるＭタップＡＦＩＲと同等となり、アナログエリアを増加させないことができる。なお、本発明に係るＡＦＩＲ１３０においては、副次的な効果として、低域をＡＦＩＲで落とすことで、アナログフィルタのフィルタ特性を緩和することができる。
【００４２】
さらに、本発明に係るＡＦＩＲ１３０によると、Ｎタップのうち使うタップ（Ｍパス分）を任意に選択することにより、零点をシフトさせることができる。また、本発明に係るＡＦＩＲ１３０によると、これまでのＡＦＩＲと同様に、ｆｓ／２、ｆｓ／４の帯域を落とすことができる。
【符号の説明】
【００４３】
１、１１０、２１０  ΔΣ
２、１２０、２２０  ＤＷＡ
３  従来のＡＦＩＲ
４、１４０、２４０  ＳＣＦ
５、１５０、２５０  スムージングフィルタ
１０、１００、２００  ＤＡＣ
２０  従来の４タップＡＦＩＲ
２１〜２４、１３１〜１３４  サンプリングＣＡＰ
１３０  本発明のＡＦＩＲ
１４１〜１４４  サンプリング部
１４５  演算増幅器
１４６  フィードバックＣＡＰ
２３０  デジタルＦＩＲ
【図１】
2014017550.tif 000004
【図２】
2014017550.tif 000005
【図３】
2014017550.tif 000006
【図４】
2014017550.tif 000007
【図５】
2014017550.tif 000008
【図６】
2014017550.tif 000009
【図７】
2014017550.tif 000010
【図８】
2014017550.tif 000011
【図９】
2014017550.tif 000012