(57)【要約】【課題】製造歩留まりを向上させること。【解決手段】半導体装置の製造方法は、サポート窒化膜を覆うようにＭＬＤ酸化膜を形成する工程と；スクライブ線領域のアクセサリパターンを覆うように、ウェットエッチング耐性の高い保護膜を形成する工程と；ＭＬＤ酸化膜とサポート窒化膜とをエッチバックして、メモリセル領域およびスクライブ線領域にサポート窒化膜を残す工程と；ウェットエッチングにて、メモリセル領域および周辺回路領域では、ＭＬＤ酸化膜、第２シリンダ犠牲膜、および第１シリンダ犠牲膜を除去するが、スクライブ線領域では、ＭＬＤ酸化膜のみを除去して、第２シリンダ犠牲膜および第１シリンダ犠牲膜を残存させる工程と；を含む。【選択図】図７
2014192451.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域と周辺回路領域とスクライブ線領域とを持つ半導体基板を準備する準備工程と、
前記半導体基板上に、第１シリンダ犠牲膜、第２シリンダ犠牲膜、サポート窒化膜、および犠牲酸化膜を順次形成する犠牲膜形成工程と、
前記メモリセル領域内にシリンダホールを形成すると同時に、前記スクライブ線領域内にアクセサリホールを形成するホール形成工程と、
全面に導体膜を形成した後、前記犠牲酸化膜上に形成された前記導体膜を除去することにより、前記シリンダホール内にキャパシタ下部電極を形成すると同時に、前記アクセサリホール内にアクセサリパターンを形成する電極／パターン形成工程と、
前記犠牲酸化膜を除去して、前記キャパシタ下部電極の先端部分を前記サポート窒化膜の上面より突出させる突出工程と、
前記サポート窒化膜を覆うようにＭＬＤ（Molecular Layer Deposition）酸化膜を形成する酸化膜形成工程と、
前記スクライブ線領域の前記アクセサリパターンを覆うように、ウェットエッチング耐性の高い保護膜を形成する保護膜形成工程と、
前記ＭＬＤ酸化膜と前記サポート窒化膜とをエッチバックして、前記メモリセル領域および前記スクライブ線領域に前記サポート窒化膜を残すエッチバック工程と、
ウェットエッチングにて、前記メモリセル領域および前記周辺回路領域では、前記ＭＬＤ酸化膜、前記第２シリンダ犠牲膜、および前記第１シリンダ犠牲膜を除去するが、前記スクライブ線領域では、前記ＭＬＤ酸化膜のみを除去して、前記第２シリンダ犠牲膜および前記第１シリンダ犠牲膜を残存させるウェットエッチング工程と、
を含む半導体装置の製造方法。
【請求項２】
前記メモリセル領域には、前記半導体基板内にメモリセルを構成する半導体素子が形成されており、
前記周辺回路領域には、前記半導体基板内に前記メモリセルを駆動するための周辺回路を構成する半導体素子が形成されている、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１シリンダ犠牲膜は、不純物を含有するシリコン酸化膜からなり、
前記第２シリンダ犠牲膜は、不純物を含有しないシリコン酸化膜からなる、
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記不純物は、ボロンおよびリンの少なくとも１つからなる、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１シリンダ犠牲膜はＢＰＳＧ（Boron Phosphor Silicate Glass）膜からなり、
前記第２シリンダ犠牲膜はプラズマ酸化膜からなる、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記犠牲膜形成工程の前に、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記メモリセル領域で、前記層間絶縁膜を貫通する容量コンタクトホールを形成する工程と、
前記容量コンタクトホールを埋め込むように、容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグを覆うように、前記層間絶縁膜上に、ストッパシリコン窒化膜を形成する工程と、
を含む、請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記容量コンタクトプラグがポリシリコンからなる、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ホール形成工程は、
前記犠牲酸化膜上にシリンダ開口用ハードマスクをパターニングする工程と、
前記シリンダ開口用ハードマスクをマスクとしてドライエッチングして、前記メモリセル領域に、前記犠牲酸化膜、前記サポート窒化膜、前記第２シリンダ犠牲膜、前記第１シリンダ犠牲膜、および前記ストッパシリコン窒化膜を貫通する前記シリンダホールを形成すると共に、前記スクライブ線領域に、前記犠牲酸化膜および前記サポート窒化膜を貫通するが、前記第１シリンダ犠牲膜の途中でストップする前記アクセサリホールを形成する工程と、
前記シリンダ開口用ハードマスクを除去する工程と、
から成る、請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記電極／パターン形成工程は、
前記シリンダホール内および前記アクセサリホール内の開口部内壁を覆うように前記導体膜を形成する工程と、
前記導体膜を覆うようにキャップ酸化膜を形成する工程と、
前記導体膜と前記キャップ酸化膜を全面エッチバックして、前記導体膜を分離することにより、前記キャパシタ下部電極と前記アクセサリパターンとを形成する工程と、
から成る、請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記導体膜は窒化チタンからなる、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記突出工程は、ウェットエッチングにて、残存している前記キャップ酸化膜および前記犠牲酸化膜を除去する工程からなる、請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記保護膜形成工程は、前記スクライブ線領域の前記アクセサリパターンを覆うように、前記保護膜としてレジストを塗布する工程からなる、請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、メモリ領域と周辺回路領域とを有するＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
製造段階におけるＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、複数のＤＲＡＭチップが半導体基板上に配置される。各ＤＲＡＭチップは、メモリセル領域と、メモリセルを駆動するための周辺回路領域と、からなる。例えば、特開２００３−２９７９５２号公報（特許文献１）は、メモリセル領域と周辺回路領域とを有するＤＲＡＭの構成を開示している。
【０００３】
複数のＤＲＡＭチップは、最終段階で個々のチップに切断するためのスクライブ線領域で囲まれ、各々分離される構成となっている。したがって。メモリセル領域に構造物を形成するための処理は、周辺回路領域およびスクライブ線領域にも同じく施されることとなる。
【０００４】
スクライブ線領域には、製造途中で必要となるリソグラフィ用の合わせマーク他の検査用パターンなどのアクセサリパターンが種々配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スクライブ線領域に検査用パターンが形成された状態で、メモリセル領域にキャパシタ形成工程に必要な層間絶縁膜のウェットエッチングを施すと、スクライブ線領域に形成されていたアクセサリパターンがリフトオフされてしまう。リフトオフされたアクセサリパターンは、メモリセル領域あるいは周辺回路領域まで浮遊し、異物となって製造歩留まりを低下させる問題がある。
【課題を解決するための手段】
【０００７】
本発明による半導体装置の製造方法は、キャパシタ形成工程において、層間絶縁膜のウェットエッチング工程を実施する前に、スクライブ線領域に形成されているアクセサリパターンを覆う保護膜を形成する工程を有する。
【発明の効果】
【０００８】
本発明では、アクセサリパターンをウェットエッチング耐性の高い保護膜で保護しているので、アクセサリパターンのリフトオフを回避できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施例に係る半導体装置である、ＤＲＡＭのメモリセル領域と周辺回路領域とスクライブ線領域とのシリンダ形成後の平面図である。
【図２】図１の線Ｂ−Ｂ’についての断面図である。
【図３】図１および図２に示した半導体装置の製造方法における、層間絶縁膜を形成してからシリンダ開口用ハードマスクをパターニングするまでの工程を示す断面図である。
【図４】図１および図２に示した半導体装置の製造方法における、シリンダホールとアクセサリホールとを形成する工程を示す断面図である。
【図５】図１および図２に示した半導体装置の製造方法における、導体膜とキャップ酸化膜とを形成する工程を示す断面図である。
【図６】図１および図２に示した半導体装置の製造方法における、キャパシタ下部電極とアクセサリパターンとを形成する工程を示す断面図である。
【図７】図１および図２に示した半導体装置の製造方法における、ＭＬＤ酸化膜と保護膜（レジスト）とを形成する工程を示す断面図である。
【図８】図１および図２に示した半導体装置の製造方法における、ＭＬＤ酸化膜とサポート窒化膜とエッチバックする工程を示す断面図である。
【図９】実験例による、層間絶縁膜を形成してからＭＬＤ酸化膜を形成するまでの工程を示す断面図である。
【図１０】実験例による、ＭＬＤ酸化膜とサポート窒化膜とをドライエッチング法により全面エッチバックする工程を示す断面図である。
【図１１】実験例による、ウェットエッチングにより、ＭＬＤ酸化膜、第２シリンダ犠牲膜、および第１シリンダ犠牲膜を除去する工程を示す断面図である。
【発明を実施するための形態】
【００１０】
［実験例］
本発明の実施例について説明する前に、本発明の理解を容易にするために、本発明者らが実施した実験例について説明する。
【００１１】
図９乃至図１１は、本発明者らが実験検討した、ＤＲＡＭの一部の製造工程を説明するための断面図を示している。
【００１２】
図９に示すように、半導体装置は、ＤＲＡＭのメモリセル領域２と、周辺回路領域３とからなるＤＲＡＭチップで構成される。ＤＲＡＭチップの周囲には、最終的に半導体基板からＤＲＡＭチップを分断するためのスクライブ線領域４を備えている。
【００１３】
まず、図９に示すように、半導体基板１上に、第１シリンダ犠牲膜８、第２シリンダ犠牲膜９、サポート窒化膜１０、および図示しない犠牲酸化膜を順次形成する。次に、メモリセル領域２内にシリンダホール１３ａを形成すると同時に、スクライブ線領域４にアクセサリホール１３ｂを形成する。
【００１４】
次に、全面に導体膜を形成した後、犠牲酸化膜上に形成された導体膜を除去することにより、シリンダホール１３ａ内にキャパシタ下部電極１４ａを形成する。同時に、アクセサリホール１３ｂ内にアライメントマークを構成するアクセサリパターン１４ｂが形成される。
【００１５】
次に、犠牲酸化膜を除去してキャパシタ下部電極１４ａの先端部分１４ｃをサポート窒化膜１０の上面より上方に突出させる。次に、サポート窒化膜１０を覆うようにＭＬＤ（Molecular Layer Deposition）酸化膜１５を形成する。
【００１６】
この時、キャパシタ下部電極１４ａの先端部分１４ｃがサポート窒化膜１０上面より、突出しているので、メモリセル領域２のサポート窒化膜１０上に形成されたＭＬＤ酸化膜１５は、周辺回路領域３およびスクライブ線領域４に位置するサポート窒化膜１０上に形成されたＭＬＤ酸化膜１５に比べて膜厚が厚くなるように形成される。
【００１７】
次に、図１０に示すように、ＭＬＤ酸化膜１５とサポート窒化膜１０とをドライエッチング法により全面エッチバックする。メモリセル領域２では、ＭＬＤ酸化膜１５の膜厚が、周辺回路領域３、スクライブ線領域４に比べて厚くなっているので、キャパシタ下部電極１４ａを保持するためのサポート窒化膜１０が、エッチバックされずに残る。周辺回路領域３、およびスクライブ線領域４では、ＭＬＤ酸化膜１５といっしょにサポート窒化膜１０がエッチバックされて消滅する。
【００１８】
次に、図１１に示すように、ウェットエッチングにより、ＭＬＤ酸化膜１５、第２シリンダ犠牲膜９および第１シリンダ犠牲膜８を除去する。この時、周辺回路領域３、スクライブ線領域４では、サポート窒化膜１０が残存していないため、ウェットエッチングによりアクセサリパターン１４ｂの下に位置する第２シリンダ犠牲膜９および第１シリンダ犠牲膜８が完全に除去される。そのため、スクライブ線領域４に位置するアクセサリパターン１４ｂがリフトオフされる。
【００１９】
その結果、アクセサリパターン１４ｂが異物となって周囲に飛散し、製造歩留まりを低下させるという問題が発生する。
【実施例１】
【００２０】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向は半導体基板の表面に垂直な方向であり、Ｘ方向は半導体基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向は半導体基板の表面と水平な面においてＸ方向と直交する方向である。このように、Ｙ方向とＸ方向とは、互いに直交している。
【００２１】
図１乃至図８は、本発明の第１の実施例による半導体装置１００の構造を示す図である。図１はＤＲＡＭのメモリセル領域２と周辺回路領域３とスクライブ線領域４とのシリンダ形成工程後の平面図である。図２は図１の線Ｂ−Ｂ’についての断面図である。図３乃至図８は一連の製造工程断面図を示している。
【００２２】
以下、図１乃至図８を用いて、本発明の第１の実施例に係る半導体装置の製造方法のうちのシリンダ形成方法について説明する。
【００２３】
最初に、図１の平面図と図２の断面図とを参照して、本第１の実施例の半導体装置１００について説明する。
【００２４】
半導体装置１００は、ＤＲＡＭのメモリセル領域２と、周辺回路領域３とからなるＤＲＡＭチップで構成される。ＤＲＡＭチップの周囲には、最終的に半導体基板１からＤＲＡＭチップを分断するためのスクライブ線領域４を備えている。スクライブ線領域４には、半導体基板１上にＤＲＡＭを製造するために必要な、リソグラフィ用のアライメントマークなどのアクセサリパターン１４ｂが形成される。
【００２５】
メモリセル領域２では、メモリセルを構成するトランジスタ等の半導体素子が形成された半導体基板１の上に、層間絶縁膜５が設けられている。層間絶縁膜５を貫通して、半導体基板１に接続する容量コンタクトホール７ａが設けられている。容量コンタクトホール７ａを埋設し、半導体基板１に接続する容量コンタクトプラグ７が配置される。そして、容量コンタクトプラグ７を覆うように、層間絶縁膜５上にストッパシリコン窒化膜６が設けられる。容量コンタクトプラグ７の上には、キャパシタ下部電極１４ａが設けられる。キャパシタ下部電極１４ａは、倒れ防止のため、サポート窒化膜１０で保持されている。サポート窒化膜１０は、例えば、サポートシリコン窒化膜からなる。
【００２６】
周辺回路領域３では、メモリセルを駆動するための図示しない周辺回路を構成するトランジスタ等の半導体素子が形成された半導体基板１の上に、層間絶縁膜５が設けられている。層間絶縁膜５を覆うように、ストッパシリコン窒化膜６が設けられている。
【００２７】
スクライブ線領域４では、半導体基板１の上に、層間絶縁膜５を設けられている。層間絶縁膜５を覆うように、ストッパシリコン窒化膜６が設けられる。ストッパシリコン窒化膜６上には、ボロンやリンなどの不純物を含有するシリコン酸化膜からなる第１シリンダ犠牲膜８と、ボロンやリンなどの不純物を含有しないシリコン酸化膜からなる第２シリンダ犠牲膜９とが積層形成されている。第２シリンダ犠牲膜９にはアクセサリホール１３ｂが設けられ、そのアクセサリホール１３ｂ内にアクセサリパターン１４ｂが配置されている。第２シリンダ犠牲膜９の上面にはアクセサリパターン１４ｂを囲むサポート窒化膜１０が設けられている。したがって、アクセサリパターン１４ｂおよびサポート窒化膜１０は、第２シリンダ犠牲膜９、第１シリンダ犠牲膜８を介してストッパシリコン窒化膜６に接触しており、アクセサリパターン１４ｂがリフトオフしない構成となっている。
【００２８】
以下、図３乃至図８を用いて、図１および図２に示した半導体装置１００の製造方法について説明する。図３乃至図８の各々は、図１における線Ｂ−Ｂ’についての断面図を示している。
【００２９】
まず、図３を参照すると、トランジスタ等の半導体素子が形成された半導体基板１の上に、層間絶縁膜５を形成し、層間絶縁膜５を貫通して、半導体基板１に接続する容量コンタクトホール７ａを形成する。その後、容量コンタクトホール７ａを埋め込むように、層間絶縁膜５上にポリシリコン等を堆積し、エッチバックし、容量コンタクトプラグ７を形成する。
【００３０】
そして、容量コンタクトプラグ７を覆うように、層間絶縁膜５上にストッパシリコン窒化膜６を形成する。
【００３１】
さらに、ストッパシリコン窒化膜６上に、第１シリンダ犠牲膜８、第２シリンダ犠牲膜９、サポートシリコン窒化膜１０、および犠牲酸化膜１１を順次堆積し、シリンダ開口用ハードマスク１２をパターニングする。図示の例では、第１シリンダ犠牲膜８はＢＰＳＧ（Boron Phosphor Silicate Glass）膜からなり、第２シリンダ犠牲膜９はプラズマ酸化膜からなる。犠牲酸化膜１１はトップ酸化膜とも呼ばれる。また、第１シリンダ犠牲膜８と第２シリンダ犠牲膜９とは、総称して、層間絶縁膜（８，９）とも呼ばれる。
【００３２】
次に、図４に示すように、シリンダ開口用ハードマスク１２をマスクに、ストッパシリコン窒化膜６、第１シリンダ犠牲膜８、第２シリンダ犠牲膜９、サポート窒化膜１０、犠牲酸化膜１１を貫通して、ドライエッチングし、メモリセル領域２にシリンダホール１３ａを形成する。
【００３３】
また、スクライブ線領域４にアクセサリホール１３ｂを同時に形成する。このアクセサリホール１３ｂのパターンは、大面積であるため、犠牲酸化膜１１およびサポート窒化膜１０を貫通するが、第２シリンダ犠牲膜９の途中でエッチングがストップする。その後、シリンダ開口用ハードマスク１２を除去する。
【００３４】
次に、図５に示すように、このシリンダホール１３ａ、アクセサリホール１３ｂの開口部内壁を覆うように、窒化チタン等で導体膜１４を形成する。その後、導体膜１４を覆うようにキャップ酸化膜１８を形成する。
【００３５】
次に、図６に示すように、導体膜１４とキャップ酸化膜１８を全面エッチバックし、つながっている導体膜１４を分離する。これで、メモリセル領域２にキャパシタ下部電極１４ａが、スクライブ線領域４にアクセサリパターン１４ｂが形成される。その後、ウェットエッチングにて、残存しているキャップ酸化膜１８、および犠牲酸化膜１１を除去する。
【００３６】
次に、図７に示すように、セルフアラインでサポート窒化膜１０のパターンを形成するために、サポート窒化膜１０を覆うようにＭＬＤ（Molecular Layer Deposition）酸化膜１５を形成する。ＭＬＤ酸化膜１５は流動性が高く、メモリセル領域２のシリンダホール１３ａ内を完全に埋設する。また、キャパシタ下部電極１４ａの先端部分１４ｃがサポート窒化膜１０表面より、突出しているので、メモリセル領域２のＭＬＤ酸化膜１５の膜厚は、周辺回路領域３、スクライブ線領域４に比べて厚くなる。その後、スクライブ線領域４のアクセサリパターン１４ｂを覆うようにレジスト１６を塗布する。このレジスト１６は、ウェットエッチング耐性の高い保護膜として働く。
【００３７】
次に、図８に示すように、ＭＬＤ酸化膜１５とサポート窒化膜１０とをエッチバックする。メモリセル領域２では、ＭＬＤ酸化膜１５の膜厚が、周辺回路領域３、スクライブ線領域４に比べて厚くなっているので、キャパシタ下部電極１４ａを保持するためのサポート窒化膜１０が、エッチバックされずに残る。また、スクライブ線領域２では、アクセサリパターン１４ｂがレジスト１６で覆われているため、サポート窒化膜１０が、エッチバックされずに残る。周辺回路領域３では、ＭＬＤ酸化膜１５といっしょにサポート窒化膜１０がエッチバックされてなくなってしまう。
【００３８】
次に、図２に示すように、ウェットエッチングにて、ＭＬＤ酸化膜１５と、第２シリンダ犠牲膜９と、第１シリンダ犠牲膜８とを除去する。
【００３９】
この時、スクライブ線領域２では、アクセサリパターン１４ｂがサポート窒化膜１０で大面積が覆われているため、ウェットエッチングで第２シリンダ犠牲膜９、第１シリンダ犠牲膜８を除去しても、サポート窒化膜１０下の第２シリンダ犠牲膜９、第１シリンダ犠牲膜８が残存する。
【００４０】
そのため、本第１の実施例では、従来技術のように、アクセサリパターン１４ｂが第１シリンダ犠牲膜８、第２シリンダ犠牲膜９のウェットエッチング中にリフトオフされる形で支えを失い、周囲に飛散し、歩留まりを落としたり、ウェットエッチング装置を汚染してしまうという問題がなくなる。
【００４１】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４２】
１    半導体基板
２    メモリセル領域
３    周辺回路領域
４    スクライブ線領域
５    層間絶縁膜
６    ストッパシリコン窒化膜
７    容量コンタクトプラグ
７ａ    容量コンタクトホール
８    第１シリンダ犠牲膜（ＢＰＳＧ膜）
９    第２シリンダ犠牲膜（プラズマ酸化膜）
１０    サポート窒化膜（サポートシリコン窒化膜）
１１    犠牲酸化膜
１２    シリンダ開口用ハードマスク
１３ａ    シリンダホール
１３ｂ    アクセサリホール
１４    導体膜（窒化チタン）
１４ａ    キャパシタ下部電極
１４ｂ    アクセサリパターン
１４ｃ    先端部分
１５    ＭＬＤ酸化膜
１６    保護膜（レジスト）
１８    キャップ酸化膜
１００    半導体装置
【図１】
2014192451.tif 000003
【図２】
2014192451.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014192451.tif 000009
【図８】
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【図９】
2014192451.tif 000011
【図１０】
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【図１１】
2014192451.tif 000013