(57)【要約】【課題】ＳＤＲＡＭへの読み書きで副走査方向の位置をシフトさせてスキュー／ボウ等を補正する際のバースト転送においてバースト長を短くしてもプリチャージ待ち等のオーバーヘッドを抑えられるメモリ制御装置および画像形成装置を提供する。【解決手段】画像内での主走査方向の画素位置を示す主走査アドレスと副走査方向の画素位置を示す副走査アドレスをＳＤＲＡＭのカラムアドレスとロウアドレスとバンクアドレスに割り当てる際に、主走査アドレスのうちバースト転送サイズ分の下位のＮ（例えば２）ビットはカラムアドレスの下位ビットに割り当て、その上位側に続く所定数のビット（例えば３ビット）はバンクアドレスに割り当ててアドレスマッピングし、バースト転送の切れ目で副走査アドレスを変更しながらマルチバンクオペレーションによってバースト転送を複数回連続的に実行することで、主走査方向１ライン分の読み出しまたは書き込みを行う。【選択図】図１１
2014178745.tif 000002
【特許請求の範囲】
【請求項１】
主走査方向とこれに直交する副走査方向とに画素が行列状に配列された二次元画像の主走査方向の画素位置を指し示す主走査アドレスと副走査方向の画素位置を指し示す副走査アドレスを、ＳＤＲＡＭのカラムアドレスと、ロウアドレスと、バンクアドレスに割り当てると共に、少なくとも主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のＮ（Ｎは正の整数）ビットはカラムアドレスの下位ビットに割り当て、主走査アドレスのうち前記下位のＮビットの上位側に続く所定数のビットはバンクアドレスに割り当てるアドレスマッピング部と、
前記バースト転送の切れ目で副走査アドレスを変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向１ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。
【請求項２】
画像のスキューまたはボウまたはスキューとボウの双方を、副走査方向に画素をシフトさせて補正する機能を備え、
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記Ｎの値を設定変更し得る
ことを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項４】
読み出し時のバースト転送サイズと書き込み時のバースト転送サイズが同一である
ことを特徴とする請求項１乃至３のいずれか１つに記載のメモリ制御装置。
【請求項５】
読み出し時のバースト転送サイズと、書き込み時のバースト転送サイズが相違する
ことを特徴とする請求項１乃至３のいずれか１つに記載のメモリ制御装置。
【請求項６】
主走査アドレスのうち書き込み時のバースト転送サイズ分のアドレスに対応する下位のｎ（ｎは正の整数）ビットの上位側に続くビットをバンクアドレスの一部のビットに割り当て、
読み出し時のバースト転送サイズ分のアドレスに対応する下位のｍ（ｎと異なる正の整数）ビットの上位側に続くビットをバンクアドレスの他の一部のビットに割り当てる
ことを特徴とする請求項５に記載のメモリ制御装置。
【請求項７】
主走査方向とこれに直交する副走査方向とに画素が行列状に配列された二次元画像の主走査方向の画素位置を指し示す主走査アドレスと副走査方向の画素位置を指し示す副走査アドレスを、ＳＤＲＡＭのカラムアドレスと、ロウアドレスと、バンクアドレスに割り当てると共に、少なくとも主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のＮ（Ｎは正の整数）ビットはカラムアドレスの下位ビットに割り当て、副走査アドレスの下位ビットはバンクアドレスに割り当てるアドレスマッピング部と、
前記バースト転送の切れ目で前記副走査アドレスの下位ビットの値を変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向１ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。
【請求項８】
二次元画像のスキューまたはボウまたはスキューとボウの双方を、副走査方向に画素をシフトさせて補正する機能を備え、
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする請求項７に記載のメモリ制御装置。
【請求項９】
前記ＳＤＲＡＭは、タンデム方式の画像出力装置が有する、ドラム間遅延メモリである
ことを特徴とする請求項１乃至８のいずれか１つに記載のメモリ制御装置。
【請求項１０】
主走査方向１ライン分の画像形成動作を、副走査方向に画像形成位置を移動させながら繰り返すことで二次元画像を形成するタンデム方式の画像形成部と、
前記画像形成部のドラム間遅延メモリとして使用されるＳＤＲＡＭと、
前記ＳＤＲＡＭに対する画像データの読み書きを制御する請求項２または請求項８または請求項２を引用する請求項３乃至６のいずれか１つ、に記載のメモリ制御装置と、
を備え、
出力対象の画像データを、前記ＳＤＲＡＭを経由させて前記画像形成部へ出力すると共に、前記画像形成部から出力される画像に表れるスキューまたはボウまたはスキューとボウの双方が相殺されるように、前記画像データを、前記ＳＤＲＡＭを経由する間に前記メモリ制御装置によって副走査方向に画素位置をシフトさせて、補正する
ことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを経由させる間に画像のスキューやボウを補正可能なメモリ制御装置および画像形成装置に関する。
【背景技術】
【０００２】
主走査方向１ライン分の画像形成動作を、副走査方向に画像形成位置を移動させながら繰り返すことで二次元画像を出力する画像形成装置では、記録紙などの搬送方向である副走査方向と露光装置などのスキャン方向である主走査方向とが直交している状態が正しい状態である。しかし、機械的精度や組み立て精度などから厳密に直交させることは難しく、画像が副走査方向に僅かに傾斜するスキュー（Ｓｋｅｗ）や画像が副走査方向に僅かに凹凸するボウ（Ｂｏｗ）と呼ばれる歪みが生じる。
【０００３】
図１５は、スキューを画像処理によって補正する例を示している。同図（ａ）は補正しない場合を示している。この例では、感光体ドラムの軸方向に対して作像ユニットの走査方向が右斜め上に傾斜（スキュー）しているために、出力画像は右斜め上に傾斜している。同図（ｂ）は画像処理による補正の工程を示している。元画像５００を画像メモリへ書き込む際に、画像形成部で生じるスキューが相殺されるように画像（各ライン）を斜めに傾斜させて書き込み（図中の破線Ａ参照）、読み出し時は、通常通り、各ラインを主走査方向に沿って読み出すようになっている。このように画像メモリ上で画像を斜めに傾斜させるためには、各画素の書き込み位置を副走査方向にシフトさせることになる。
【０００４】
画像メモリとしてＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）を使用する場合、処理の高速化のためにバースト転送が利用される。図１６は、バースト長を「８」に設定した場合のバースト転送におけるＤＤＲ−ＳＤＲＡＭの動作タイミングを示している。同図に示すように、１回のリードコマンドもしくはライトコマンドの入力により、８カラム分のデータを連続して読み出す、もしくは書き込むことができる。バースト転送は、カラムアドレス方向にのみ可能で、ロウアドレスやバンクアドレスには対応していない。
【０００５】
そのため、一般には、元画像上の主走査方向の画素位置を示す主走査アドレスはメモリのカラム(Colum)アドレスに割り当て、元画像上の副走査方向の画素位置を示す副走査アドレスはメモリのロウ(Row)アドレスに割り当てる。そして、主走査方向の１ライン分の画像データの読み書きを、ロウアドレスを固定したままカラムアドレスを連続的に変化させるバースト転送で行うように構成される。
【０００６】
図１７は、画像の副走査アドレスをＳＤＲＡＭのロウアドレスに割り当て、主走査アドレスの下位１０ビットをカラムアドレスに、主走査アドレスの上位３ビットをバンクアドレスに割り当てた場合のアドレスマッピングを示している。図１８は、図１７のアドレスマップにおいて、副走査アドレス（副走査方向の画素位置）を変えずに主走査方向に１ライン分の画像データを書き込む様子を示している。図中の各ブロック（ひとマス）は、副走査方向が１画素、主走査方向が３２画素の矩形エリアに対応しており、１回のバースト転送での最小単位を示している。この例では、主走査方向に１ライン分の画像データの書き込みはｎ回のバースト転送で実施される。
【０００７】
図１７のアドレスマッピングで副走査アドレスを固定して主走査方向に１ライン分の画像データを書き込む場合、主走査方向に１ライン分の画像データを書き込む間、メモリに与えるカラムアドレスは変更されない。カラムアドレスが変更されなければ、１回のバースト転送が終了してから次のバースト転送を開始するまでにプリチャージ待ち等のオーバーヘッドは発生しない。したがって、主走査方向１ライン分の画像データの読み書きを、連続的なｎ回のバースト転送によって短時間で行うことができる。
【０００８】
図１９は、図１８のように副走査アドレスを変更せずに主走査方向１ライン分の画像データをＳＤＲＡＭに書き込む場合におけるメモリの駆動タイミングを示すタイムチャートである。ロウアドレスを変更しないので、主走査方向１ライン分のデータの書き込みの初めに１回だけＡＣＴ（アクティブ）コマンドを発行すれば、その後は、ライトコマンドによるバースト転送を当該ラインの書き込み終了まで連続して行うことができる。プリチャージはこのラインの書き込み終了後に１回のみ発生する。
【０００９】
スキュー補正等のために画像を傾斜させる場合には、前述したように、元画像上の主走査方向の１ラインを書き込む際に、メモリ上で副走査方向の書き込み位置をシフトさせなければならない。たとえば、特許文献１には、元画像上の主走査方向のある１ラインを書き込む際に、そのラインのうち、書き込み先のメモリ上で主走査方向の同一ライン上に連続する画素数を算出し、この画素数をバースト長に設定してバースト転送を行う画像処理方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１３５８８７号公報
【特許文献２】特開２０１０−２０５００２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図２０は、ブロックの切れ目で副走査方向の書き込み位置をシフトさせながら主走査方向に１ライン分の画像データを書き込む例を示している。このような書き込みを図１７に示すアドレスマッピングで行うと、副走査方向の書き込み位置が変化する毎にメモリに与えるロウアドレスが変更される。ロウアドレスを変更するためにはプリチャージが必要なので、バースト転送と次のバースト転送との間にオーバーヘッドが発生し、その分だけ、主走査方向１ライン分の画像データの書き込みに要する処理時間が長くなってしまう。図２１は、このような場合におけるメモリの駆動タイミングを示している。スキュー補正等のために副走査方向の書き込み位置を変更する際にプリチャージが必要となり、オーバーヘッドが発生している。
【００１２】
ところで、タンデム方式のカラーレーザープリンタでは、周回する中間転写ベルトに沿って、Ｃ（シアン）Ｍ（マゼンタ）Ｙ（イエロ）Ｋ（ブラック）各色の作像ユニットを所定間隔で配置し、各作像ユニットの感光体ドラムの表面に形成したトナー像を、中間転写ベルト上で重ね合わせてフルカラー画像を形成するようになっている。このため、色別の作像ユニットが有する感光体ドラムの配置間距離に対応して、各作像ユニットでの作像タイミングに時間差が生じる。この時間差に対応するため、各作像ユニットの前段に画像データを一時的に蓄積するための画像メモリ（ドラム間遅延メモリ）をそれぞれ設け、読み出しタイミングを調整することが行われる。
【００１３】
ドラム間遅延メモリを備えるプリンタでは、画像データがこのドラム間遅延メモリを経由する際にスキュー／ボウ補正を同時に行うことができる。しかし、ドラム間遅延メモリへの画像データの読み書きには、プリンタのパフォーマンスを確保するために、一定の時間制限がある。そのため、副走査方向の読み書き位置が変化する毎にメモリに与えるロウアドレスの変更を要する前述したアドレスマッピングでスキュー／ボウ補正を行い、かつ上記の時間制限を守るためには、ロウアドレスの変更回数を少なくすることになる。すなわち、時間制限を守るためには、バースト転送の最小単位となる最小バースト長を長くしてバースト転送の回数を少なくしなければならないが、最小バースト長を長くすると、高精細のスキュー／ボウ補正ができなくなるという問題が生じる。
【００１４】
本発明は、上記の問題を解決しようとするものであり、ＳＤＲＡＭへの読み書きで副走査方向の位置をシフトさせてスキュー／ボウ等を補正する際のバースト転送において、バースト長を短くしてもプリチャージ待ち等のオーバーヘッドを少なく抑えることのできるメモリ制御装置および画像形成装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
かかる目的を達成するための本発明の要旨とするところは、次の各項の発明に存する。
【００１６】
［１］主走査方向とこれに直交する副走査方向とに画素が行列状に配列された二次元画像の主走査方向の画素位置を指し示す主走査アドレスと副走査方向の画素位置を指し示す副走査アドレスを、ＳＤＲＡＭのカラムアドレスと、ロウアドレスと、バンクアドレスに割り当てると共に、少なくとも主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のＮ（Ｎは正の整数）ビットはカラムアドレスの下位ビットに割り当て、主走査アドレスのうち前記下位のＮビットの上位側に続く所定数のビットはバンクアドレスに割り当てるアドレスマッピング部と、
前記バースト転送の切れ目で副走査アドレスを変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向１ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。
【００１７】
上記発明では、主走査方向に１ライン分の画像データを読み出す、もしくは書き込む際に、バースト転送毎にバンクアドレスが変更される。マルチバンクオペレーションによってバースト転送を連続的に実行すれば、バースト転送と次のバースト転送との間でプリチャージ待ちを発生させずに、バースト転送毎にロウアドレスを変更することができる。このため、副走査アドレスをメモリのロウアドレスに割り当てても、プリチャージ待ちを発生させることなく、バースト転送毎に副走査アドレスを切り替えることができる。これにより、メモリへのアクセスパフォーマンスを低下させることなく、メモリの読み書きを通じて、画像をわずかに傾斜させたり、画像のスキュー／ボウを補正したりすることができる。
【００１８】
［２］画像のスキューまたはボウまたはスキューとボウの双方を、副走査方向に画素をシフトさせて補正する機能を備え、
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする［１］に記載のメモリ制御装置。
【００１９】
上記発明および下記［８］に記載の発明では、副走査方向に画素をシフトさせて画像のスキュー／ボウを補正する機能を備える。また、バースト転送サイズ（バースト長）は、補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される。たとえば、１アドレスに４画素分の画像データを書き込むデータ幅を持ったＳＤＲＡＭを使用する場合に、上記の最小画素数が１６画素ならば、バースト転送サイズ（バースト長）は４になり、これに対応するビット数Ｎは２になる。
【００２０】
［３］前記Ｎの値を設定変更し得る
ことを特徴とする［１］または［２］に記載のメモリ制御装置。
【００２１】
上記発明では、要求される補正の粒度に応じて、Ｎの値を設定変更することができる。
【００２２】
［４］読み出し時のバースト転送サイズと書き込み時のバースト転送サイズが同一である
ことを特徴とする［１］乃至［３］のいずれか１つに記載のメモリ制御装置。
【００２３】
［５］読み出し時のバースト転送サイズと、書き込み時のバースト転送サイズが相違する
ことを特徴とする［１］乃至［３］のいずれか１つに記載のメモリ制御装置。
【００２４】
［６］主走査アドレスのうち書き込み時のバースト転送サイズ分のアドレスに対応する下位のｎ（ｎは正の整数）ビットの上位側に続くビットをバンクアドレスの一部のビットに割り当て、
読み出し時のバースト転送サイズ分のアドレスに対応する下位のｍ（ｎと異なる正の整数）ビットの上位側に続くビットをバンクアドレスの他の一部のビットに割り当てる
ことを特徴とする［５］に記載のメモリ制御装置。
【００２５】
上記発明では、バンクアドレスを、読み出し時のバースト転送サイズに対応するビット位置と、書き込み時のバースト転送サイズに対応するビット位置に振り分ける。なお、ｍ（読み出し時のバースト長）はｎ（書き込み時のバースト長）より大きくされても、小さくされてもよい。
【００２６】
［７］主走査方向とこれに直交する副走査方向とに画素が行列状に配列された二次元画像の主走査方向の画素位置を指し示す主走査アドレスと副走査方向の画素位置を指し示す副走査アドレスを、ＳＤＲＡＭのカラムアドレスと、ロウアドレスと、バンクアドレスに割り当てると共に、少なくとも主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のＮ（Ｎは正の整数）ビットはカラムアドレスの下位ビットに割り当て、副走査アドレスの下位ビットはバンクアドレスに割り当てるアドレスマッピング部と、
前記バースト転送の切れ目で前記副走査アドレスの下位ビットの値を変更しながらマルチバンクオペレーションによって前記バースト転送を複数回連続的に実行することで、主走査方向１ライン分の読み出しまたは書き込みを行うアクセス実行部と、
を有する
ことを特徴とするメモリ制御装置。
【００２７】
上記発明では、副走査アドレスの下位ビットをバンクアドレスに割り当てるので、バンクアドレスに割り当てられている範囲であれば、バースト転送毎に副走査アドレスを変更しても、マルチバンクオペレーションによってバースト転送を連続させて、プリチャージ待ちのオーバーヘッドの発生を防ぐことができる。これにより、メモリへの読み書きを通じて、画像をわずかに傾斜させたり、画像のスキュー／ボウを補正したりすることができる。
【００２８】
［８］二次元画像のスキューまたはボウまたはスキューとボウの双方を、副走査方向に画素をシフトさせて補正する機能を備え、
前記バースト転送サイズは、前記補正の際に同じシフト量で主走査方向に連続させる最小画素数に基づいて設定される
ことを特徴とする［７］に記載のメモリ制御装置。
【００２９】
［９］前記ＳＤＲＡＭは、タンデム方式の画像出力装置が有する、ドラム間遅延メモリである
ことを特徴とする［１］乃至［８］のいずれか１つに記載のメモリ制御装置。
【００３０】
上記発明では、副走査アドレスを変更してもプリチャージ待ち等のオーバーヘッドの発生が少ないので、スキュー／ボウ補正など副走査方向に画像をシフトさせるための画像メモリとして、パフォーマンスが要求されるドラム間遅延メモリを利用することができる。
【００３１】
［１０］主走査方向１ライン分の画像形成動作を、副走査方向に画像形成位置を移動させながら繰り返すことで二次元画像を形成するタンデム方式の画像形成部と、
前記画像形成部のドラム間遅延メモリとして使用されるＳＤＲＡＭと、
前記ＳＤＲＡＭに対する画像データの読み書きを制御する［２］または［８］または［２］を引用する［３］乃至［６］のいずれか１つ、に記載のメモリ制御装置と、
を備え、
出力対象の画像データを、前記ＳＤＲＡＭを経由させて前記画像形成部へ出力すると共に、前記画像形成部から出力される画像に表れるスキューまたはボウまたはスキューとボウの双方が相殺されるように、前記画像データを、前記ＳＤＲＡＭを経由する間に前記メモリ制御装置によって副走査方向に画素位置をシフトさせて、補正する
ことを特徴とする画像形成装置。
【００３２】
上記発明では、パフォーマンスを確保しつつ、画像形成部で生じるスキュー／ボウをドラム間遅延メモリを利用して補正することができる。
【発明の効果】
【００３３】
本発明に係るメモリ制御装置および画像形成装置によれば、メモリへの読み書きで画像のスキュー／ボウ等を補正する場合のバースト長を短くしても、プリチャージ待ち等のオーバーヘッドの少ないバースト転送が可能なので、処理時間が制限されている場合でも、バースト長を短くして高精細のスキュー／ボウ補正が可能になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る画像形成装置の概略構成例を示す図である。
【図２】画像形成装置のエンジン部（画像形成部）の主要構成を示す図である。
【図３】ＰＣ間遅延メモリへの画像データの書き込みタイミングと、ＰＣ間遅延メモリからの各色画像データの読み出しタイミングの一例を示す図である。
【図４】画像処理回路とこれに接続されたＰＣ間遅延メモリを示す図である。
【図５】画像処理回路のうち、Ｙ色のＰＣ間遅延メモリへの読み書き制御を行う部分の抜粋を示す図である。
【図６】ＰＣ間遅延制御回路の詳細構成を示す図である。
【図７】アドレス制御回路の内部構成およびその周辺回路を示す図である。
【図８】ＰＣ間遅延制御回路に係る各信号のタイミングチャートを示す図である。
【図９】第１方式のアドレスマッピングを示す図である。
【図１０】図９のアドレスマッピングの状態で、スキュー／ボウ補正のために副走査方向のライン位置を移動させながら主走査方向に１ライン分の画像データをメモリに書き込む場合における、画像上の位置と、メモリ側へのバースト転送の内容とを示す図である。
【図１１】マルチバンクオペレーションでメモリにアクセスする場合のメモリの駆動タイミングを示す図である。
【図１２】第２方式のアドレスマッピングを示す図である。
【図１３】図１２のアドレスマッピングの状態で、スキュー／ボウ補正のために副走査方向のライン位置を移動させながら主走査方向に１ライン分の画像データをメモリに書き込む場合における、画像上の位置と、メモリ側へのバースト転送の内容とを示す図である。
【図１４】第３方式のアドレスマッピングを示している。
【図１５】スキューやボウを画像処理によって補正する例を示す図である。
【図１６】バースト長を「８」に設定した場合のバースト転送におけるＤＤＲ−ＳＤＲＡＭの動作タイミングを示す図である。
【図１７】画像の副走査アドレスをＳＤＲＡＭのロウアドレスに、主走査アドレスの下位をカラムアドレスに、主走査アドレスの上位をバンクアドレスに割り当てた場合のアドレスマップを示す図である。
【図１８】図１７のアドレスマップにおいて、副走査アドレス（副走査方向の画素位置）を変えずに主走査方向に１ライン分の画像データを読み書きする様子を示す図である。
【図１９】図１８のように副走査アドレスを変更せずに主走査方向１ライン分の画像データをＳＤＲＡＭに書き込む場合におけるメモリの駆動タイミングを示すタイムチャートを示す図である。
【図２０】ブロックの切れ目で副走査方向の書き込み位置をシフトさせながら主走査方向に１ライン分の画像データを読み書きする例を示す図である。
【図２１】図２０の場合におけるメモリの駆動タイミングを示す図である。
【発明を実施するための形態】
【００３５】
以下、図面に基づき本発明の実施の形態を説明する。
【００３６】
図１は、本発明の実施の形態に係る画像形成装置１０の概略構成を示している。画像形成装置１０は、スキャナ１６で原稿を光学的に読み取って得た画像データや、印刷データをプリンタコントローラ１８でラスタライズして得た画像データに基づいて記録紙上に画像を形成して印刷出力する、所謂、複合機として構成されている。
【００３７】
画像形成装置１０は、当該画像形成装置１０の動作全体を制御する制御部としてのＣＰＵ１１を備えている。ＣＰＵ１１は図示省略したＲＯＭ（Read Only Memory）および後述する記憶部１３に記憶されているプログラムに従って処理を実行する。
【００３８】
ＣＰＵ１１には、ＣＰＵ用ワークメモリ１２、ＨＤＤ（Hard Disk Drive）やＳＳＤ(Solid State Drive)などで構成された記憶部１３が接続される。また、ＣＰＵ１１には、ＣＰＵバスを介して、メモリ制御／画像編集回路１４、画像処理回路２１、書き込み制御回路２２、２３、ＰＷＭ変調回路２４〜２７が接続されている。
【００３９】
メモリ制御／画像編集回路１４には、スキャナ１６から画像データを取り込むためのスキャナＩ／Ｆ１７、プリンタコントローラ１８から画像データを取り込むためのコントローラＩ／Ｆ１９が接続されており、画像データが取り込まれる。また、スキャナ１６やプリンタコントローラ１８から取り込んだ画像データを編集する際の編集エリアとなる画像編集用メモリ１５が接続されている。編集された画像データは画像処理回路２１へ出力される。
【００４０】
スキャナＩ／Ｆ１７から取り込む画像データは、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）の色成分と属性情報Ａを備えたデータ構成のカラー画像データであり、コントローラＩ／Ｆ１９から取り込む画像データは、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の色成分と属性情報Ａを備えたデータ構成のカラー画像データである。いずれの画像データも、主走査方向およびこれに直交する副走査方向に画素を行列状に配列したビットマップ形式の画像データである。
【００４１】
メモリ制御／画像編集回路１４は、画像編集用メモリ１５とＣＰＵ用ワークメモリ１２との間のデータ転送を行う機能を備える。詳細には、スキャナ１６やプリンタコントローラ１８などから取得した画像データを、一度、画像編集用メモリ１５へ圧縮格納し、それをＣＰＵ用ワークメモリ１２経由で記憶部１３のＨＤＤへ格納する。さらに、ＨＤＤに格納されているデータを読み出してＣＰＵ用ワークメモリ１２経由で画像編集用メモリ１５へ戻す機能を果たす。
【００４２】
また、メモリ制御／画像編集回路１４は、画像編集用メモリ１５に格納する画像データの編集および画像データを画像処理回路２１へ出力する機能を備える。詳細には、画像編集用メモリ１５へ格納する際に圧縮、拡大縮小、サムネイル画像生成、画像格納形式変換（面点変換）、ＲＧＢ／ＹＭＣＫ変換などを行う。画像編集用メモリ１５から画像処理回路２１へはＹＭＣＫ＋Ａの形式で画像データが出力される。
【００４３】
画像処理回路２１にはＰＣ間遅延メモリ２０と書き込み制御回路２２、２３が接続されている。画像処理回路２１は、メモリ制御／画像編集回路１４から入力される画像データを、一旦、ＰＣ間遅延メモリ（ドラム間遅延メモリに相当）２０に書き込み、これを各色成分の出力タイミングに合わせて読み出し、書き込み制御回路２２、２３へ出力する機能を果たす。なお、ＰＣ間遅延メモリ２０のＰＣは感光体ドラムユニットの略である。
【００４４】
ＹＭＣＫの各色成分の画像データは、画像処理回路２１から書き込み制御回路２２、２３を介して、色成分別のＰＷＭ変調回路２４〜２７へ入力される。ＰＷＭ変調回路２４〜２７は入力された画像データに応じて、対応する色成分の感光体ドラムユニットが有するレーザーダイオード（ＬＤ）３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋを駆動する。
【００４５】
画像処理回路２１は、ＰＣ間遅延メモリ２０へ画像データを書き込み、これを読み出す一連の過程の中でスキュー／ボウ補正を行う。ＰＣ間遅延メモリ２０はＤＤＲ―ＳＤＲＡＭである。
【００４６】
図２は、画像形成装置１０のエンジン部（画像形成部）３０の主要構成を示している。エンジン部３０は、無端で環状に掛け渡された所定幅の中間転写ベルト３１と、この中間転写ベルト３１上にそれぞれ単一色のトナー像を形成するＹ、Ｍ、Ｃ、Ｋの４つの作像ユニット、記録紙を給紙する給紙部、給紙された記録紙を搬送する搬送部、定着装置などを備えている（図２では、中間転写ベルト３１、感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋ、レーザーダイオード３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋのみ記してある）。
【００４７】
各作像ユニットは、表面に静電潜像が形成される円筒状の静電潜像担持体としての感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋと、各感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋの周囲に配置された帯電装置、現像装置、クリーニング装置、レーザーダイオード３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋなどで構成される。
【００４８】
各色の感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋは、その軸方向を中間転写ベルト３１が周回して移動する方向と直交する方向にして、中間転写ベルト３１に沿って所定間隔をあけて配列されている。感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋは、中間転写ベルト３１と接する箇所で中間転写ベルト３１と同一方向に移動するように一定方向に回転する。帯電装置は、感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋをそれぞれ一様に帯電させる。帯電装置によって一様に帯電された感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋの表面を、画素毎の発光ダイオードを画像データに応じてオン／オフさせるレーザーダイオード３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋで露光走査することで、感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋ上に静電潜像が形成される。
【００４９】
現像装置は、感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋ上の静電潜像を各色トナーによって顕像化する。このトナー像は、中間転写ベルト３１と接触する箇所で中間転写ベルト３１に転写される。上記の動作をＹ、Ｍ、Ｃ、Ｋ用の各作像ユニットが行うことで、周回する中間転写ベルト３１上に各色のトナー像が重ねられてフルカラーのトナー画像が合成される。
【００５０】
記録紙上の同一箇所に印刷するＹ、Ｍ、Ｃ、Ｋのドットを中間転写ベルト３１上の同一箇所に重ね合わせるためには、中間転写ベルト３１の同一箇所が各感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋを通るときの時間差（図２の遅延量ＴＤＹＭ、ＴＤＹＣ、ＴＤＹＫ）に応じて、下流側の感光体ドラム３２ほど、画像データをレーザーダイオード３３へ出力するタイミングを遅らせる必要がある。この遅延のために、図１のＰＣ間遅延メモリ２０は使用される。ＰＣ間遅延メモリ２０には、主走査方向およびこれに直交する副走査方向に画素を配列して記憶する二次元の画像記憶領域となっており、該画像記憶領域にビットマップ形式の二次元画像が格納される。
【００５１】
図３は、ＰＣ間遅延メモリ２０への画像データの書き込みタイミングと、ＰＣ間遅延メモリ２０からの各色画像データの読み出しタイミングの一例を示している。一のページの各色の画像データをＰＣ間遅延メモリ２０へ書き込む処理は、時刻Ｔ１からＴ２にかけてＹ、Ｍ、Ｃ、Ｋの全色同時に行われる。ＰＣ間遅延メモリ２０からの読み出しは、Ｙ色の読み出しタイミングＴＹに対してＭ色を遅延時間ＴＤＹＭ、Ｃ色を遅延時間ＴＤＹＣ、Ｋ色を遅延時間ＴＤＹＫだけそれぞれ遅延させて行われる。これにより、一の画素の各色成分のトナーが中間転写ベルト３１上の同一位置に重なるように画像形成される。
【００５２】
画像形成装置１０では、図２に示すように、中間転写ベルト３１上に形成されたフルカラーのトナー画像は、二次転写位置Ｇで中間転写ベルトから記録紙に転写され、記録紙上のトナー画像が定着装置を通過する際に定着されてから、排紙トレイに排紙される。
【００５３】
図４は、画像処理回路２１とこれに接続されたＰＣ間遅延メモリ２０を示している。Ｙ色の画像データを格納するＰＣ間遅延メモリ２０Ｙ、Ｍ色の画像データを格納するＰＣ間遅延メモリ２０Ｍ、Ｃ色の画像データを格納するＰＣ間遅延メモリ２０Ｃは、それぞれ１Ｇビットの容量のＤＤＲ−ＳＤＲＡＭで構成されたバンドバッファであり、Ｋ色の画像データを格納するＰＣ間遅延メモリ２０Ｋは、その２倍の容量（２Ｇビット）のＤＤＲ−ＳＤＲＡＭで構成されたバンドバッファである。Ｋ色は遅延時間ＴＤＹＫが他の色成分に比べて長いので、その分、容量を大きくしてある。
【００５４】
図５は、画像処理回路２１のうち、Ｙ色のＰＣ間遅延メモリ２０Ｙへの読み書き制御を行う部分を抜粋して示している。画像処理回路２１には、図５と同様の回路が各色成分について設けられている。各色成分に対応する回路は、読み出しタイミングが異なるだけで、その他は同様の動作を行うので、説明の便宜上、ここでは、Ｙ色の回路について説明する。ただし、符号の後にＹ色を示す「Ｙ」の文字は省略する。なお、ＰＣ間遅延メモリ２０へ書き込む側を「フロント側」と呼び、ＰＣ間遅延メモリ２０から読み出す側を「リア側」と呼ぶものとする。
【００５５】
図５の抜粋回路は、画像処理クロックとメモリクロックとの周波数変換を行うためのＦＩＦＯメモリである周波数変換ＦＩＦＯ（フロント）４１と周波数変換ＦＩＦＯ（リア）４２を備えている。周波数変換ＦＩＦＯ（フロント）４１には、メモリ制御／画像編集回路１４側から画像処理クロックに同期して画像データが順次書き込まれる。
【００５６】
ＰＣ間遅延制御回路４３はメモリクロックに同期して周波数変換ＦＩＦＯ（フロント）４１から画像データを順次読み出すと共に、この読み出した画像データをＰＣ間遅延メモリ２０に書き込む際のアドレスを生成してメモリコントローラ４４へ出力する。メモリコントローラ４４はＰＣ間遅延メモリ２０に対して制御用のコマンドやアドレス信号などを出力して、ＰＣ間遅延メモリ２０Ｙに対する画像データの読み書きを実行する。
【００５７】
ＰＣ間遅延制御回路４３は、ＰＣ間遅延メモリ２０から画像データを読み出す際のアドレスを生成してメモリコントローラ４４へ出力する機能、ＰＣ間遅延メモリ２０Ｙから読み出された画像データを周波数変換ＦＩＦＯ（リア）４２に書き込む機能をさらに果たす。
【００５８】
周波数変換ＦＩＦＯ（リア）４２に書き込まれた画像データは、リア側の読み出しタイミングに合わせて順次読み出されて書き込み制御回路２２へ出力される。
【００５９】
図６は、ＰＣ間遅延制御回路４３の詳細構成を示している。ＰＣ間遅延制御回路４３は、タイミング調整回路５１、フロント側のＦＩＦＯ制御回路５２、リア側のＦＩＦＯ制御回路５３、出力セレクタ５４、リアＶ-Ｖａｌｉｄ制御回路５５、リアＨ-Ｖａｌｉｄ制御回路５６、リアＨ-Ｓｙｎｃ制御回路５７、アドレス制御回路５８を備えて構成される。なお、図６では、図５に示したメモリコントローラ４４をＰＣ間遅延制御回路４３が内蔵する構成を示しているが、図５のように、メモリコントローラ４４はＰＣ間遅延制御回路４３の外部に設けられてもよい。
【００６０】
ＰＣ間遅延制御回路４３には、画像データ、Skew補正データ、フロントＶ−valid、フロントＨ−valid、フロントＨ−Sync、リアＶ−validトリガ、リアＨ−Syncトリガの各信号が入力される。
【００６１】
フロントＶ−validは、ＰＣ間遅延メモリ２０を経由させるために入力される画像データの副走査方向の有効期間を示す信号である。フロントＨ−validは、ＰＣ間遅延メモリ２０を経由させるために入力される画像データの主走査方向の有効期間を示す信号である。フロントＨ−Syncは、ＰＣ間遅延メモリ２０を経由させるために入力される画像データの主走査方向の各ラインの先頭位置を認識するための同期信号である。Skew補正データは、スキュー／ボウの補正量を示すデータである。たとえば、副走査方向のシフト量を示す。
【００６２】
リアＶ−validトリガは、リアＶ-validを生成するための同期信号である。リアＨ−Syncトリガは、リアＨ−Syncを生成するための同期信号である。
【００６３】
ＰＣ間遅延制御回路４３からは、画像データ、リアＶ-valid、リアＨ-valid、リアＨ−Syncの各信号が出力される。リアＶ-validはＰＣ間遅延制御回路４３から書き込み制御回路２２へ出力される画像データの副走査方向の有効期間を示す信号である。リアＨ-validはＰＣ間遅延制御回路４３から書き込み制御回路２２へ出力される画像データの主走査方向の有効期間を示す信号である。リアＨ−SyncはＰＣ間遅延制御回路４３から書き込み制御回路２２へ出力される画像データの主走査方向の各ラインの先頭位置を認識するための同期信号である。
【００６４】
ＰＣ間遅延制御回路４３は、上記の信号に基づいて、フロント側から入力される画像データを周波数変換ＦＩＦＯ（フロント）４１を経由してＰＣ間遅延メモリ２０に書き込む処理、および所定の時間差を持ってＰＣ間遅延メモリ２０から画像データを読み出し、周波数変換ＦＩＦＯ（リア）４２を経由させて書き込み制御回路２２へ出力する処理を実行する。
【００６５】
図７は、アドレス制御回路５８の内部構成およびその周辺回路を示している。フロントＨＶカウントＶＶカウント６２は、データイネーブルとフロントＶ−Valid、フロントＨ−Validから、フロントデータ制御６１へ入力される画像データのページ内での画素位置を示す主走査アドレスおよび副走査アドレスを生成する。この際、外部から入力されているSkew補正データ（ライト用）に従って副走査アドレスを加減算して、シフト後の画素位置を示す副走査アドレスを出力するようになっている。
【００６６】
アドレスセレクタ６３は、フロントＨＶカウントＶＶカウント６２から入力されるアドレスを変換する（各ビットの並び順を変更する）機能を果たす。すなわち、後述するアドレスマッピングを行う機能を果たす。
【００６７】
リアＨＶカウントＶＶカウント６５は、データイネーブルとリアＶ−Valid、リアＨ−Validとからリアデータ制御回路６４から出力される画像データのページ内での画素位置を示す主走査アドレスおよび副走査アドレスを生成する。この際、外部から入力されているSkew補正データ（リード用）に従って副走査アドレスを加減算して、シフト後の画素位置を示す副走査アドレスを出力するようになっている。なお、リア側でのスキュー／ボウ補正は後述する第３方式の場合のみでよい。アドレスセレクタ６６は、リアＨＶカウントＶＶカウント６５から入力されるアドレスを変換する（各ビットの並び順を変更する）機能、すなわち、後述するアドレスマッピングを行う機能を果たす。
【００６８】
なお、Skew補正データは、予め作成されて記憶部１３に保存されており、これをＣＰＵ１１が読み出して画像処理回路２１へ設定あるいは通知するようになっている。また、アドレス制御回路５８は、後述するマルチバンクオペレーションを行って連続的にバースト転送するか否かなどを、メモリコントローラ４４に対して指示する。アドレス制御回路５８とメモリコントローラ４４は、マルチバンクオペレーションによってバースト転送を複数回連続的に実行することで主走査方向１ライン分の読み出しまたは書き込みを実行させるアクセス実行部としての機能を担っている。
【００６９】
図８は、ＰＣ間遅延制御回路４３に係る各信号のタイミングチャートである。周波数変換ＦＩＦＯ（フロント）４１への書き込み動作では、フロントＶ−validが有効な期間中のフロントＨvalidが有効な期間に、画像データが周波数変換ＦＩＦＯ（フロント）４１に書き込まれる。周波数変換ＦＩＦＯ（フロント）４１からの読み出し動作では、ＰＣ間遅延メモリ２０のリフレッシュ期間（図中のＲＥＦ）を避けて、周波数変換ＦＩＦＯ（フロント）４１からデータが読み出され、該読み出されたデータがＰＣ間遅延メモリ２０に書き込まれる。
【００７０】
リアＶ−Validは、ドラム間遅延させるべき時間だけフロントＶ−Validから遅延されている。リアＶ−Valid、リアＨ−Validに対応するタイミングでＰＣ間遅延メモリ２０から画像データが、リフレッシュ期間を避けて読み出されて周波数変換ＦＩＦＯ（リア）４２に書き込まれる。周波数変換ＦＩＦＯ（リア）４２からはリアＶ−Valid、リアＨ−Validが有効な期間に画像処理クロックに合わせて連続的に画像データが読み出される。
【００７１】
画像形成装置１０では、たとえば、感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋの回転軸の方向とこれに対応するレーザーダイオード３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋの主走査方向（発光ダイオードの配列方向）とが平行からずれると、画像が斜めに歪むスキューが生じる。言い換えると、感光体ドラム３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋに形成される画像の副走査方向とレーザーダイオード３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋの主走査方向の並びとが直交する位置関係からずれると、そのずれがスキューとなって現れる。
【００７２】
ＰＣ間遅延制御回路４３は、ドラム間遅延を吸収するために画像データをＰＣ間遅延メモリ２０に書き込む処理と読み出す処理とを行うが、この際同時に、スキュー／ボウ補正も行うようになっている。たとえば、書き込み処理において、元画像の各画素の画像データを、その画素の元画像上の副走査方向の位置に対して、その画素の元画像上の主走査方向の位置に応じたスキュー補正量だけ副走査方向にシフトさせた位置に書き込む。読み出し処理では、主走査方向１ライン分の画像データを、副走査方向の位置を固定して行う。これにより、副走査方向に変形した画像がＰＣ間遅延メモリ２０から読み出され、該画像を画像形成部で印刷するとスキュー／ボウが相殺される。
【００７３】
次に、画像形成装置１０のＰＣ間遅延制御回路４３のアドレスセレクタ６３、６６で行われるアドレスマッピングについて説明する。
【００７４】
ここでは、マルチバンクオペレーションを利用して、副走査アドレスを変更し得るようにアドレスマッピングする。
【００７５】
ＳＤＲＡＭでは、複数のバンクは独立に動作可能である。そこで、バンク１のバースト転送（リードまたはライト）実行中に、アクティブコマンドを用いてバンク２を活性化してバンク２のバースト転送（リードまたはライト）が開始されるようなマルチバンクオペレーションを行えば、バンクの切り替えによるオーバーヘッドは抑制される。特にバンク１のバースト転送完了後に続けてバンク２のバースト転送が始まるようなタイミングでコマンドを発行すればバンクの切り替えによるオーバーヘッドは最小になる。
【００７６】
また、上記のように一のバンクに対するバースト転送中に別のバンクを活性化させてバンクを切り替える場合には、切り替え前のバンクへのリードライト動作と切り替え後のバンクへのリードライト動作においてロウアドレスを変更することができる。言い換えれば、上述したようなマルチバンクオペレーションの際にロウアドレスを変更すれば、プリチャージ待ちのオーバーヘッドを発生させずにロウアドレスを変更することができる。
【００７７】
そこで、本実施の形態に係る画像形成装置１０では、スキュー／ボウ補正のために副走査アドレスの変更を要するタイミングで必ずバンク切り替えが生じるようにアドレスマッピングする。アドレスマッピングには、第１方式から第３方式があり、以下それぞれについて説明する。
【００７８】
＜第１方式＞
図９は、第１方式のアドレスマッピングを示している。上段は、図７のフロントＨＶカウントＶＶカウント６２あるいはリアＨＶカウントＶＶカウント６５が発生する副走査アドレスおよび主走査アドレスを示し、下段は上段のアドレスをメモリに与える信号のどのビットに割り当てるかを示している。図９では、副走査アドレスの下位３ビットがバンクアドレスに割り当てられている。
【００７９】
詳細には、主走査アドレスの下位側のビット［０〜９］は、メモリ側のカラムアドレスのビット［０〜９］に割り当てられ、主走査アドレスの上位側のビット［１０〜１２］は、メモリ側のロウアドレスのビット［０〜２］に割り当てられている。また、副走査アドレスの下位３ビット［０〜２］は、バンクアドレスのビット［０〜２］に割り当てられ、副走査アドレスのビット［３〜１２］は、ロウアドレスのビット［３〜１２］に割り当てられ、副走査アドレスのビット［１３］はチップセレクトに割り当てられている。なお、副走査アドレスのビット［１４］は、１ページの副走査ライン数を超えるため実質的に不要で不使用になっている。
【００８０】
このようなアドレス割り当て（マッピング）を行うと、副走査方向のライン位置が基準の位置からプラス方向へ７ラインの範囲で変化した場合に、メモリ側のバンクアドレスが変更されることになる。そして、前述したように、マルチバンクオペレーションでバンクを切り替えてもオーバーヘッドは少ない。したがって、スキュー／ボウ補正のために副走査方向のライン位置を僅かにシフトさせても、マルチバンクオペレーションで対応できるので、オーバーヘッドの増加を抑えてスキュー／ボウ補正を行うことができる。
【００８１】
図１０は、図９のアドレスマッピングで、スキュー／ボウ補正のために副走査方向のライン位置を移動させながら主走査方向に１ライン分の画像データをメモリに書き込む場合における、画像上の位置と、メモリ側へのバースト転送の内容とを示している。図中の各矩形（ブロック）は、副走査方向が１画素で主走査方向が最小バースト長（ここでは１６画素）の領域であり、バースト転送の最小単位となっている。
【００８２】
この例では、ブロック１からブロック５にかけて副走査アドレスが１ずつ増加し、ブロック５からブロック７にかけて副走査アドレスが１ずつ減少し、ブロック７以降では副走査アドレスは変化していない。ブロック１〜ブロック７の各バースト転送ではバンクアドレスが変化するので、副走査アドレスが変化しても、マルチバンクオペレーションによりオーバーヘッドは少なく抑えられる。
【００８３】
第１方式では、副走査アドレスに変更がない場合はバースト長を大きくしてバースト転送が可能になる。図１０の例では、ブロック７以降はすべて同じ副走査アドレスなので、連続する複数ブロック分をバースト長に設定してバースト転送を起動することができる。
【００８４】
一方、第１方式では、主走査方向の次のブロックを書き込む際に副走査アドレスに変更があるかどうかを判定する回路や処理が必要になる。すなわち、副走査アドレスが変更される場合は、現在のブロックのバースト転送中に次のブロックの書き込み先となる別のバンクを活性化する必要があるので、該活性化の要否を判断し、活性化の要否に応じて処理を切り替える必要がある。この処理はアドレス制御回路５８が行い、メモリコントローラ４４に対して動作を指示するようになっている。
【００８５】
また、主走査アドレスの上位の３ビットがメモリのロウアドレスに割り当てられているので、主走査方向に１ライン分の画像データを書き込む間にロウアドレスを８回（最初の設定を除くと７回）切り替える必要が生じる。ロウアドレスが変更されるタイミングで丁度、副走査アドレスが変化してバンクが切り替わる場合にはオーバーヘッドはほとんど生じない。しかし、そのタイミングでバンクが変更されない可能性は高いので、７回以内ではあるが、同じバンク内でロウアドレスの切り替えが生じてオーバーヘッドが発生するケースがある。
【００８６】
なお、図１０の上部に示すようなスキュー補正の内容がSkew補正データとして設定される。たとえば、Skew補正データとして、主走査方向の先頭から末尾へ並ぶ各ブロックについて副走査方向のシフト量が登録されたSkew補正データが使用される。このSkew補正データに従ってフロントＨＶカウントＶＶカウント６２は副走査アドレスをシフトさせる。また、同じ副走査位置で連続するブロック数を登録するようにすれば、これを参照してバースト長を設定したり、現在のブロックのバースト転送中に次のブロックの書き込み先となる別のバンクを活性化する必要があるか否かを判断したりすることができる。
【００８７】
図１１は、マルチバンクオペレーションでメモリにアクセスする場合のメモリの駆動タイミングを例示している。一のバンクのバースト転送中に別のバンクに対するＡＣＴコマンドを発行して活性化を行っている。スキュー補正のために副走査ライン上の次のラインへ書き込むとき、次のラインを異なるロウアドレスではなく、別のバンクアドレスに格納することで、余分なオーバーヘッド時間が吸収されている。
【００８８】
なお、第１方式では、メモリへの読み出し時のバースト転送サイズと書き込み時のバースト転送サイズは同一にされる。
【００８９】
＜第２方式＞
図１２は、第２方式のアドレスマッピングを示している。上段は、図７のフロントＨＶカウントＶＶカウント６２あるいはリアＨＶカウントＶＶカウント６５が発生する副走査アドレスおよび主走査アドレスを示し、下段は上段のアドレスをメモリに与える信号のどのビットに割り当てるかを示している。図１２では、主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のＮ（Ｎは正の整数、この例では２）ビットはカラムアドレスの下位ビットに割り当てられ、主走査アドレスのうち上記の下位Ｎビットの上位側に続く所定数のビット（ここでは３ビット）はバンクアドレスに割り当てられている。副走査アドレスはロウアドレスに割り当てられている。
【００９０】
詳細には、主走査アドレスのビット［０〜１］はメモリ側のカラムアドレスのビット［０〜１］に割り当てられ、主走査アドレスのビット［２〜４］はバンクアドレスのビット［０〜２］に割り当てられ、主走査アドレスのビット［５〜１２］はメモリ側のカラムアドレスのビット［２〜９］に割り当てられている。また、副走査アドレスのビット［０〜１２］はロウアドレスのビット［０〜１２］に割り当てられ、副走査アドレスのビット［１３］はチップセレクトに割り当てられている。副走査アドレスのビット［１４］は不使用となっている。
【００９１】
このようなアドレス割り当て（マッピング）を行うと、主走査アドレスが「４」増加する毎に、バンクアドレスが変更される。前述したように、マルチバンクオペレーションでバンクを切り替えてもオーバーヘッドはほとんど生じないと共に、このとき同時にロウアドレスを変更することができる。したがって、スキュー／ボウ補正のために副走査方向のライン位置（ロウアドレス）をバースト転送毎に変更しても、オーバーヘッドを少なく抑えてスキュー／ボウ補正を行うことができる。
【００９２】
バースト転送サイズは、スキュー／ボウ補正の際に副走査方向へのシフト量が同じままで主走査方向に連続させる最小画素数（これをアライメント量とする）に基づいて設定される。本例では、１アドレスに対して４画素分（２×２画素パッキング）のデータを格納するデータ幅を有するため、アライメント量は１６画素であり、主走査方向に連続する１６画素単位に副走査方向の位置を変更してスキュー／ボウ補正をすることができる。
【００９３】
なお、図１２の上部に示すようなスキュー補正の内容がSkew補正データとして設定される。たとえば、Skew補正データとして、主走査方向の先頭から末尾へ並ぶ各ブロックについて副走査方向のシフト量が登録される。これに従ってフロントＨＶカウントＶＶカウント６２が副走査アドレスをシフトさせる。
【００９４】
図１３は、図１２のアドレスマッピングで、スキュー／ボウ補正のために副走査方向のライン位置を移動させながら主走査方向に１ライン分の画像データをメモリに書き込む場合における、画像上の位置と、メモリ側へのバースト転送の内容とを示している。図中の各矩形（ブロック）は、副走査方向が１画素で主走査方向がバースト長（ここでは１６画素）の領域であり、バースト転送の最小単位となっている。
【００９５】
副走査方向へのシフトの状態は図１０と同様である。バンクアドレスはすべてのブロックで毎回変更される。この例では、ブロック１からブロック７にかけては副走査アドレスが変化するので、ロウアドレスが変更される。しかし、バースト転送毎にマルチバンクオペレーションによってバンクアドレスが変更されるので、副走査アドレスが変化してもオーバーヘッドはほとんど生じない。
【００９６】
第２方式では、アライメント量に相当するバースト長のバースト転送毎にバンク切り替えが必ず発生するので、第１方式と異なり、主走査方向の次のブロックを書き込む際に副走査アドレスに変更があるかどうかを判定する回路や処理は不要である。一方、主走査方向に連続したバースト転送ができないので、パフォーマンスの向上には限界がある。
【００９７】
なお、第２方式では、メモリへの読み出し時のバースト転送サイズと書き込み時のバースト転送サイズは同一にされる。
【００９８】
＜第３方式＞
図１４は、第３方式のアドレスマッピングを示している。上段は、図７のフロントＨＶカウントＶＶカウント６２あるいはリアＨＶカウントＶＶカウント６５が発生する副走査アドレスおよび主走査アドレスを示し、下段は上段のアドレスをメモリに与える信号のどのビットに割り当てるかを示している。図１４では、第２方式と同様に、主走査方ラインアドレスをバンクアドレスに割り当てるが、バンクアドレスを２箇所に分割して割り当てている。第３方式は、書き込み側と読み出し側でバースト長が異なる場合に対応する。
【００９９】
すなわち、主走査アドレスのうち書き込み時のバースト転送サイズ分のアドレスに対応する下位のｎ（ｎは正の整数）ビットの上位側に続く所定数のビット（たとえば２ビット）をバンクアドレスの一部のビットに割り当て、読み出し時のバースト転送サイズ分のアドレスに対応する下位のｍ（ｎと異なる正の整数）ビットの上位側に続く所定数のビット（たとえば１ビット）をバンクアドレスの他の一部のビットに割り当てる。
【０１００】
この例では、ｎ＝４、ｍ＝１０とし、３ビットのバンクアドレスを２ビットと１ビットに分けて使用する。詳細には、主走査アドレスのビット［０〜３］はメモリ側のカラムアドレスのビット［０〜３］に割り当てられ、主走査アドレスのビット［４〜５］はバンクアドレスのビット［０〜１］に割り当てられ、主走査アドレスのビット［６〜９］はメモリ側のカラムアドレスのビット［４〜７］に割り当てられ、主走査アドレスのビット［１０］はバンクアドレスのビット［２］に割り当てられ、主走査アドレスのビット［１１〜１２］はメモリ側のカラムアドレスのビット［８〜９］に割り当てられている。また、副走査アドレスのビット［０〜１２］はロウアドレスのビット［０〜１２］に割り当てられ、副走査アドレスのビット［１３］はチップセレクトに割り当てられている。副走査アドレスのビット［１４］は不使用となっている。
【０１０１】
このようなアドレス割り当て（マッピング）を行うと、主走査アドレスが「１６」増加する毎にバンクアドレスが変更される。また、主走査アドレスの１０ビット目が変化する毎にバンクアドレスが変更される。たとえば、前者を書き込み側のバースト転送サイズとし、後者を読み出し側のバースト転送サイズとする、といった利用が可能になる。
【０１０２】
前述したように、マルチバンクオペレーションでバンクを切り替えてもオーバーヘッドは少ないと共に、このとき同時にロウアドレスを変更することができる。したがって、スキュー／ボウ補正のために副走査方向のライン位置（ロウアドレス）をバースト転送毎に変更しても、オーバーヘッドを少なく抑えてスキュー／ボウ補正を行うことができる。
【０１０３】
第３方式は、第２方式と同様の特性を備えると共に、書き込み側と読み出し側で個別のバースト長を設定できるという利点を有する。
【０１０４】
以上のように、本実施の形態の画像形成装置１０では、ＰＣ間遅延メモリ２０へ画像データを読み書きする際のアドレスマッピングを、スキュー／ボウ補正の際に副走査アドレスの変更が必要となるタイミングでバンク切り替えが必ず発生するように設定した上で、マルチバンクオペレーションによってバンク切り替えを行うので、プリチャージ待ちのオーバーヘッドを発生させることなく、副走査アドレスを変更して、スキュー／ボウ補正を行うことができる。
【０１０５】
これにより、画像形成のパフォーマンスを確保するために１ライン分の画像データの読み書きに時間制限のあるＰＣ間遅延メモリ２０を利用してスキュー／ボウ補正を行っても、その時間制限を守りつつ、アライメント量を小さくすることができ、高精細なスキュー／ボウ補正を行うことができる。
【０１０６】
なお、どのようなアドレスマッピングにするかはアドレスセレクタ６３、６６への設定によって適宜に変更可能になっている。また、主走査アドレスのうち、バースト転送サイズ分のアドレスに対応する下位のＮビットをカラムアドレスの下位ビットに割り当てる際の、Ｎのサイズは、任意に設定変更可能に構成されている。設定したＮの値に応じて、実際のバースト転送サイズも変更される。これらの設定は、ＰＣ間遅延制御回路４３を含む画像処理回路２１に対してＣＰＵ１１がパラメータをセットすることで行われる。
【０１０７】
以上、本発明の実施の形態を図面によって説明してきたが、具体的な構成は実施の形態に示したものに限られるものではなく、本発明の要旨を逸脱しない範囲における変更や追加があっても本発明に含まれる。
【０１０８】
実施の形態で示したアドレスマッピングは例示であり、これに限定されるものではない。たとえば、第２方式では、必要なアライメント量に応じてバースト長を決定し、これに合わせて、バンクアドレスを割り当てるビット位置を設定すればよい。たとえば、バースト長が「８」ならば、主走査アドレスの下位４ビット目から１または数ビットをバンクアドレスに割り当てればよい。
【０１０９】
本発明で利用可能なＳＤＲＡＭはＤＤＲ−ＳＤＲＡＭに限定されず、一のバンクに対するバースト転送中に別のバンクを活性化することのできるメモリであればよい。
【０１１０】
実施の形態に示した第１方式から第３方式のうちの少なくとも１つの方式が実施できれば、これらを切り替え可能に具備することを要さない。
【０１１１】
実施の形態では、露光装置としてＬＤ（レーザーダイオード３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋ）を使用する場合を例示したが、ＬＥＤアレイで走査させる方式でもよい。また、電子写真方式の画像形成装置に限定されず、インクジェットなど他の方式の画像形成装置にも本発明は適用することができる。
【０１１２】
また、実施の形態で示した回路は一例であり、本発明に必要な機能が実現されれば他の回路構成でもかまわない。
【０１１３】
実施の形態では、ＰＣ間遅延メモリ２０をスキュー／ボウ補正に利用する例を示したが、別途用意された画像メモリへの書き込みおよび読み出しによってスキュー／ボウ補正を行ってもよい。たとえば、ページメモリ上でスキュー補正してもよい。
【符号の説明】
【０１１４】
１０…画像形成装置
１１…ＣＰＵ
１２…ＣＰＵ用ワークメモリ
１３…記憶部
１４…メモリ制御／画像編集回路
１５…画像編集用メモリ
１６…スキャナ
１７…スキャナＩ／Ｆ
１８…プリンタコントローラ
１９…コントローラＩ／Ｆ
２０、２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋ…ＰＣ間遅延メモリ
２１…画像処理回路
２２、２３…書き込み制御回路
２４〜２７…ＰＷＭ変調回路
３０…エンジン部（画像形成部）
３１…中間転写ベルト
３２、３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋ…感光体ドラム
３３、３３Ｙ、３３Ｍ、３３Ｃ、３３Ｋ…レーザーダイオード
４１…周波数変換ＦＩＦＯ（フロント）
４２…周波数変換ＦＩＦＯ（リア）
４３…ＰＣ間遅延制御回路
４４…メモリコントローラ
５１…タイミング調整回路
５２…フロント側のＦＩＦＯ制御回路  
５３…リア側のＦＩＦＯ制御回路
５４…出力セレクタ
５５…リアＶ-Ｖａｌｉｄ制御回路
５６…リアＨ-Ｖａｌｉｄ制御回路
５７…リアＨ-Ｓｙｎｃ制御回路
５８…アドレス制御回路
６１…フロントデータ制御回路
６２…フロントＨＶカウントＶＶカウント
６３…アドレスセレクタ
６４…リアデータ制御回路
６５…リアＨＶカウントＶＶカウント
６６…アドレスセレクタ
Ｇ…二次転写位置
【図１】
2014178745.tif 000003
【図２】
2014178745.tif 000004
【図３】
2014178745.tif 000005
【図４】
2014178745.tif 000006
【図５】
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【図７】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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