(57)【要約】【課題】  シャロートレンチアイソレーション（ＳＴＩ）領域と対応する半導体装置との間に向上された界面特性を具備する電子装置及びその製造方法を提供する。【解決手段】  電子装置は、基板と、該基板上側の埋込型酸化物（ＢＯＸ）層と、該ＢＯＸ層の上側の少なくとも１個の半導体装置と、該少なくとも１個の半導体装置に隣接し該基板内の少なくとも１個のＳＴＩ領域と、を包含することが可能である。該少なくとも１個のＳＴＩ領域は、該基板との側壁表面を画定し、且つ該側壁表面の底部部分をライニングする窒化物層と、該底部部分上方の該側壁表面の上部部分をライニングする酸化物層と、該窒化物層及び該酸化物層内の絶縁物質と、を包含することが可能である。【選択図】  図１
2014042020.tif 000002
【特許請求の範囲】
【請求項１】
電子装置において、
基板、
前記基板の上側にある埋込型酸化物（ＢＯＸ）層、
前記ＢＯＸ層の上側にある少なくとも１個の半導体装置、
前記少なくとも１個の半導体装置に隣接し且つ前記基板内の少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）領域、
を有しており、前記少なくとも１個のＳＴＩ領域が、前記基板との側壁表面を画定しており、且つ、
前記側壁表面の底部部分をライニングする窒化物層と、
前記底部部分上方の前記側壁表面の上部部分をライニングする酸化物層と、
前記窒化物層及び前記酸化物層内の絶縁物質と、
を有している、
電子装置。
【請求項２】
請求項１において、前記窒化物層が窒化シリコン（ＳｉＮ）層を有している電子装置。
【請求項３】
請求項１において、前記酸化物層がハフニウム酸化物（ＨｆＯ２）層を有している電子装置。
【請求項４】
請求項１において、前記酸化物層が前記ＢＯＸ層の上方を延在している電子装置。
【請求項５】
請求項１において、前記窒化物層が前記ＢＯＸ層の下側で終端している電子装置。
【請求項６】
請求項１において、前記絶縁物質が前記窒化物層及び前記酸化物層とは異なっている電子装置。
【請求項７】
請求項１において、前記少なくとも１個のＳＴＩ領域の上部表面が前記ＢＯＸ層の垂直上方である電子装置。
【請求項８】
請求項１において、前記絶縁物質が二酸化シリコン（ＳｉＯ２）を包含している電子装置。
【請求項９】
請求項１において、前記少なくとも１個の半導体装置が少なくとも１個の電界効果トランジスタ（ＦＥＴ）を有している電子装置。
【請求項１０】
請求項９において、前記少なくとも１個のＦＥＴが、隆起型ソース及びドレイン領域と、それらの間のチャンネル領域とを包含している電子装置。
【請求項１１】
請求項１において、前記少なくとも１個のＳＴＩ領域が前記少なくとも１個の半導体装置の両側に複数個のＳＴＩ領域を包含している電子装置。
【請求項１２】
電子装置において、
基板、
前記基板の上側にある埋込型酸化物（ＢＯＸ）層、
前記ＢＯＸ層の上側にある少なくとも１個の半導体装置、
前記少なくとも１個の半導体装置に隣接し且つ前記基板内の少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）領域、
を有しており、前記少なくとも１個のＳＴＩ領域が、前記基板との側壁表面を画定しており、且つ、
前記側壁表面の底部部分をライニングする窒化シリコン（ＳｉＮ）層と、
前記底部部分上方の前記側壁表面の上部部分をライニングするハフニウム（ＨｆＯ２）酸化物層と、
前記ＳｉＮ層及び前記ＨｆＯ２層内の絶縁物質と、
を有している、
電子装置。
【請求項１３】
請求項１２において、前記ＨｆＯ２層が前記ＢＯＸ層の上方に延在している電子装置。
【請求項１４】
請求項１２において、前記ＳｉＮ層が前記ＢＯＸ層下側で終端している電子装置。
【請求項１５】
請求項１２において、前記絶縁物質が前記窒化物層及び前記酸化物層とは異なっている電子装置。
【請求項１６】
電子装置を製造する方法において、
上側に埋込型酸化物（ＢＯＸ）層を具備する基板内に少なくとも１個のシャロートレンチアイソレーション（ＳＴＩ）領域を形成し、その場合に、少なくとも、
前記基板との側壁表面を画定するトレンチを前記基板内に形成し、
前記側壁表面の底部部分を窒化物層でライニングし、
前記底部部分上方の前記側壁表面の上部部分を酸化物層でライニングし、
前記窒化物層及び前記酸化物層内に絶縁物質を付着させ、
前記少なくとも１個のＳＴＩ領域に隣接して前記ＢＯＸ層の上側に少なくとも１個の半導体装置を形成する、
ことを包含している方法。
【請求項１７】
請求項１６において、前記側壁表面の前記底部部分をライニングする場合に、
前記トレンチを前記窒化物層でライニングし、
前記窒化物層を前記底部部分までエッチング除去する、
方法。
【請求項１８】
請求項１６において、更に、
前記側壁表面の前記上部部分を前記酸化物層でライニングする前に化学的機械的平坦化（ＣＭＰ）を実施する、
方法。
【請求項１９】
請求項１６において、前記窒化物層が窒化シリコン（ＳｉＮ）層を有している方法。
【請求項２０】
請求項１６において、前記酸化物層がハフニウム酸化物（ＨｆＯ２）層を有している方法。
【請求項２１】
請求項１６において、前記酸化物層が前記ＢＯＸ層の上方を延在する方法。
【請求項２２】
請求項１６において、前記窒化物層が前記ＢＯＸ層の下側で終端する方法。
【請求項２３】
請求項１６において、前記絶縁物質が前記窒化物層及び前記酸化物層とは異なる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関するものであって、更に詳細には、半導体装置及び関連方法に関するものである。
【背景技術】
【０００２】
極薄ボディ及び埋込型酸化物（ＢＯＸ）装置（ＵＴＢＢ）は、改善した半導体装置スケーリングを可能とする場合があるという点において魅力的な装置構成である。ＵＴＢＢは、典型的に、チャンネル領域として極薄のＳｉボディを包含しており、それは完全に空乏化され且つ短チャンネル効果（ＳＣＥ）制御のために有益的である。又、一層薄いＢＯＸ（約２５ｎｍ又はそれより一層薄い）の場合、一層厚いＢＯＸ（５０ｎｍを越える）を有するＥＴＳＯＩ（非常に薄いシリコン・オン・インシュレータ）装置の場合と比較して、ＵＴＢＢは、より良好なスケーリング能力及び妥当なバックバイアスを印加することによるスレッシュホールド電圧（Ｖｔ）を調整する能力を提供する。
【０００３】
半導体装置（例えば、電界効果トランジスタ（ＦＥＴ））を互いに電気的に分離するためにＵＴＢＢ装置においてシャロートレンチアイソレーション（ＳＴＩ）領域が典型的に使用される。しかしながら、極薄層の場合には、典型的な処理操作はＳＴＩ領域の界面においてディボット（divot）、即ち窪み、を発生させる場合があり、それが装置ソース／ドレイン領域からＳｉ基板への短絡を発生させる場合がある。
【０００４】
ＳＴＩ分離構成を向上させるために種々のアプローチが使用されている。その様な一つの例は、米国特許公開番号２０１２／０１１９２９６号（Anderson et al.）に記載されており、それはトレンチを発生したトランジスタ構成に関するものであり、そのトランジスタのソース及びドレインは、半導体・オン・インシュレータ（ＳＯＩ）ウエハのハンドル基板の半導体物質におけるドープした領域によって画定される。そのゲート電極は、絶縁層によって該ハンドルウエハから分離されている該ＳＯＩウエハの半導体層から画定することが可能である。
【０００５】
この様な形態が存在するにも拘らず、特にＵＴＢＢ装置におけるような比較的小さな寸法が使用されるＳＴＩ領域に対して望ましいものである場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開番号２０１２／０１１９２９６号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述したことに鑑み、本発明の目的とするところは、シャロートレンチアイソレーション（ＳＴＩ）領域間に向上された界面特性を具備する電子装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明によれば、基板と、該基板の上側の埋込型酸化物（ＢＯＸ）層と、該ＢＯＸ層の上側の少なくとも１個の半導体装置と、該基板内で且つ該少なくとも１個の半導体装置に隣接した少なくとも１個のＳＴＩ領域と、を包含する電子装置が提供される。該少なくとも１個のＳＴＩ領域は、該基板と側壁表面を画定し、且つ該側壁表面の底部部分をライニングする窒化物層と、該底部部分上方の該側壁表面の上部部分をライニングする酸化物層と、該窒化物層及び酸化物層内の絶縁物質と、を包含することが可能である。従って、該ＳＴＩ領域は、該ＳＴＩ領域と対応する半導体装置との間の界面における電気的短絡を効果的に減少させることが可能である。
【０００９】
より詳細に説明すると、例えば、該窒化物層は、窒化シリコン（ＳｉＮ）層を包含することが可能であり、且つ該酸化物層は、ハフニウム酸化物（ＨｆＯ２）層を包含することが可能である。例えば、該酸化物層は、該ＢＯＸ層の上方を延在することが可能であり、且つ該窒化物層は該ＢＯＸ層の下側で終端することが可能である。更に、該少なくとも１個のＳＴＩ領域の上部表面は該ＢＯＸ層の垂直上方とすることが可能である。更に、該絶縁物質は該窒化物及び酸化物層とは異なるものとすることが可能である。例示として、該絶縁物質は二酸化シリコン（ＳｉＯ２）を包含することが可能である。
【００１０】
該少なくとも１個の半導体装置は、例えば、少なくとも１個の電界効果トランジスタ（ＦＥＴ）を包含することが可能である。より詳細に説明すると、該少なくとも１個のＦＥＴは、隆起型ソース及びドレイン領域とそれらの間のチャンネル領域とを包含することが可能である。更に、該少なくとも１個のＳＴＩ領域は、該少なくとも１個の半導体装置の両側に複数個のＳＴＩ領域を包含することが可能である。
【００１１】
本発明の関連方法は、その上側にＢＯＸ層を具備している基板内に少なくとも１個のＳＴＩ領域を形成することを包含している電子装置を製造する方法である。このことは、少なくとも、基板との側壁表面を画定するトレンチを該基板内に形成し、該側壁表面の底部部分を窒化物層でライニングし、該底部部分上方の該側壁表面の上部部分を酸化物層でライニングし、且つ該窒化物層及び酸化物層内に絶縁物質を付着させる、ことによって行われる。本方法は、更に、該少なくとも１個のＳＴＩ領域に隣接して該ＢＯＸ層の上側に少なくとも１個の半導体装置を形成することを包含している。
【図面の簡単な説明】
【００１２】
【図１】本発明に基いた向上させたＳＴＩ領域を包含する電子装置の概略断面図。
【図２】図１の電子装置を製造する方法を例示したフローチャート。
【図３】図１の電子装置を製造する方法における或るステップを例示した概略断面図。
【図４】図１の電子装置を製造する方法におけるその次のステップを例示した概略断面図。
【図５】図１の電子装置を製造する方法におけるその次のステップを例示した概略断面図。
【図６】図１の電子装置を製造する方法におけるその次のステップを例示した概略断面図。
【図７】図１の電子装置を製造する方法におけるその次のステップを例示した概略断面図。
【図８】図１の電子装置を製造する方法におけるその次のステップを例示した概略断面図。
【図９】図３〜８に示した方法ステップに対応するフローチャート。
【発明を実施するための形態】
【００１３】
以下、本発明をその好適実施例を示した添付の図面を参照してより詳細に説明する。しかしながら、本発明は、多くの異なる形態で実現することが可能なものであって、以下に説明する実施例に制限されるべきものとして解釈されるべきものではない。そうではなく、これらの実施例は、本開示が完璧且つ完全なものであって当業者に対して本発明の範囲を充分に伝達するように提供されているものである。全体にわたり、同様の参照数字は同様の要素を参照するものである。
【００１４】
最初に図１を参照して、電子装置３０について説明する。図示例において、電子装置３０はＵＴＢＢ構成であり、それは、図示されているように、基板３１と、該基板上側の埋込型酸化物層３２と、該ＢＯＸ層上側の１個又はそれ以上の半導体装置３３と、を包含している。図示例においては、基板３１はシリコン基板であるが、別の実施例においてはその他の適宜の基板（例えば、ゲルマニウム等）を使用することも可能である。又、本例における半導体装置３３は、隆起型ソース及びドレイン領域３４，３５と、ゲート３６とを包含している電界効果トランジスタ（ＦＥＴ）である。典型的な実現例においては、ＵＴＢＢウエハ上に複数個の半導体装置３３（例えば、ＦＥＴ）を形成することが可能であり、それらは、後に更に説明するように、ＳＴＩ領域３７によって互いに分離されている。隆起型ソース及びドレイン領域３４，３５は、イントリンシックシリコン、インシチュでボロンをドープしたＳｉＧｅ、インシチュで燐をドープしたＳｉ／ＳｉＣ、等の種々のタイプのものとすることが可能である。
【００１５】
ゲート３６は、図示例においては、チャンネル層４１の上側にあるゲート絶縁層４０、及び該ゲート絶縁層の上側にあるゲート電極４２、を包含している。ゲートコンタクト４３がゲート電極層４２の上側に存在している。誘電性側壁スペーサ４４が、図示した如くに、ゲートコンタクト層４３に隣接している。夫々のソース及びドレインシリサイド領域７０，７１及びコンタクト４６，４７が隆起型ソース及びドレイン領域３４，３５の上側に存在している。
【００１６】
背景について説明すると、ＢＯＸ層３２は比較的薄いために、ＵＴＢＢ装置は、ＣＭＯＳ装置製造において使用されるＨＦクリーニングによって影響を受ける場合がある。より詳細に説明すると、ＳＴＩ領域３７は二酸化シリコン（ＳｉＯ２）等の絶縁体３８で充填されており、それは、ＨＦクリーニング等の期間中に凹所が形成される場合があり、ＳＴＩ領域とソース／ドレイン領域３４，３５の界面においてディボット、即ち窪み、を形成する場合がある。これはソース／ドレイン領域３４，３５から基板３１への短絡を発生させる場合がある。例えば、ソース及びドレインコンタクト４６，４７のためのシリサイド領域７０，７１をデポジット、即ち付着、させる場合に、該ディボット内においてシリサイドの集塊が発生する場合があり、それが短絡を発生させる場合がある。短絡の潜在的な別の原因としては、隆起型ソース及びドレイン領域３４，３５の形成から該ディボットにおけるエピタキシャルシリコンの過剰成長がある。短絡の更なる別の潜在的な原因としては、該ディボット内に運ばれることとなるコンタクト４６，４７のためのソース／ドレインコンタクト物質の過剰エッチ／付着である場合がある。
【００１７】
このタイプの短絡を減少させるべく試行されている一つの技術は、ロバストなＳＴＩライナーを形成することである。結晶化したハフニウム酸化物（ＨｆＯ２）ＳＴＩライナーが使用されている一つの物質である。この物質は、多くのウエットエッチャントに対して強力な耐性を有しており、且つ，又、アニーリングにあたってのコンタクトエッチプロセス期間中にドライ反応性イオンエッチング（ＲＩＥ）物質を阻止するのに充分に強力である。しかしながら、従来のアプローチは、ＨｆＯ２ライナーを付着し、次いで、単に、ＳＴＩ領域３７をＳｉＯ２等の絶縁体で充填するに過ぎないものである。更に、このプロセスは安定ではない場合があり、更に又、爾後の化学的機械的研磨／平坦化（ＣＭＰ）ステップに対して非常に敏感である場合がある。
【００１８】
更に、図２を参照して、ＵＴＢＢ電子装置３０を製造する例示的なアプローチの形態について説明する。フローチャート１００を参照すると、ブロック１０１において開始し、本方法は、概略的には、ブロック１０２において、基板３１内に基板３１及びＢＯＸ層３２との側壁表面を画定するトレンチ６２（図４参照）を形成することによってＳＴＩ領域３７を形成し、且つブロック１０３において、該側壁表面の底部部分５０を窒化物層５１（例えば、ＳｉＮ）でライニングする、ことを包含している。本方法は、更に、図示例においては、ブロック１０４において、該底部部分５０上方の該側壁表面の上部部分５２を酸化物層５３（例えば、ＨｆＯ２）でライニングし、且つブロック１０５において、該窒化物層及び酸化物層内に絶縁物質３８を付着させる、ことを包含している。本方法は、更に、ブロック１０６において、ＳＴＩ領域３７に隣接してＢＯＸ層３２の上側に半導体装置３３を形成することを包含しており、それにより図２に例示した方法は終了する（ブロック１０７）。
【００１９】
次に、電子装置３０に対する製造プロセスについて、図３−８及び図９のフローチャートを参照してより詳細に説明する。ブロック１１１において開始して、基板３１、ＢＯＸ層３２、及び極薄シリコン層４１（これは後にパターニングされてチャンネルを提供する）を幾つかの実施例におけるＵＴＢＢウエハとして提供することが可能である。ブロック１１２において、パッド酸化物層６０をシリコン層４１の上側に形成することが可能であり、且つＳｉＮ膜６１を該パッド酸化物層の上に付着させる（図３）。例として、ＳｉＮ膜６１は、約５０乃至８０ｎｍの範囲内の厚さを有することが可能であり、パッド酸化物層６０は、約５ｎｍの厚さを有することが可能であり、且つシリコン層４１は約１０ｎｍ以下の厚さを有することが可能であるが、別の実施例においては別の寸法を使用することが可能である。
【００２０】
次いで、ブロック１１３において、リソグラフィを実施してアクティブ（ＲＸ）領域を画定し且つ保護することが可能であり、従ってＳＴＩ領域３７に対してトレンチ６２をエッチング形成することが可能である。次いで、ブロック１１４において、コンフォーマルＳｉＮライナー５１をトレンチ６２内及びＳｉＮ膜６１上に付着させることが可能である（図４）。次いで、ライニングしたトレンチ６２を絶縁体３８で充填する（ブロック１１５）。この場合に高アスペクト比プロセス（ＨＡＲＰ）ＳｉＯ２付着を使用することが可能であるが、別の実施例においては別の適宜な絶縁体を使用することが可能である。ブロック１１６において、アニールステップを実施するが、それは、ＨＡＲＰ  ＳｉＯ２に対しての比較的高温アニール（例えば、１０５０−１１５０℃）とすることが可能である。次いで、ブロック１１７において、ＳｉＮ膜６１のレベルへ平坦化させるためにＣＭＰステップを実施することが可能である（図５）。次いで、ブロック１１８において、ディグレージング（deglazing）のためにＨＦ酸を使用することが可能であり、そのことはＳｉＮ層６１上に残存する全ての残留物を除去し、次いで、ブロック１１９において、高温燐酸エッチ（例えば、Ｈ２ＰＯ４）を実施してＳｉＮ層を除去する（図６）。該ＨＦディグレージングは、又、ＳＴＩ領域３７をエッチし且つ絶縁性物質３８を幾分減少させる。更に、高温燐酸はＳｉＮライナー３７内に浸透し且つトレンチ６２の上部部分５２からＳｉＮを除去する。このことは、図６に示されている如く、該アクティブ領域とＳＴＩ領域３７との間の側壁界面においてギャップを残存させる。その結果、トレンチ６２の上部部分（従って、ＨｆＯ２層６３）はＢＯＸ層３２の垂直上方となり、且つＳｉＮ層５１は該ＢＯＸ層の下側で終端することが可能である（即ち、該ＨｆＯ２層は該ＢＯＸ層の下側から該ＢＯＸ層の上方へ延在して短絡に対する向上された保護を与える）。
【００２１】
次いで、ブロック１２０において、コンフォーマルＨｆＯ２層５３を付着させてＳｉＮライナー５１のエッチによって発生されたギャップを充填する（図７）。理解されるように、ＨｆＯ２ライナー５３は、ブロック１１７において上述したＣＭＰ処理の前ではなくその後に付着され、そのことは該ＨｆＯ２ライナーにおけるＣＭＰ変動を減少させる。即ち、ＣＭＰ処理はＨｆＯ２ライナー５３の形成前に実施されるので、上述した如く、ＣＭＰ処理によって発生されるディボット、即ち窪み、は該ＨｆＯ２ライナー内には存在しない。
【００２２】
次いで、ブロック１２１において、パッド酸化物層６０の表面からＨｆＯ２を除去するために選択的ＲＩＥエッチ（即ち、ＳｉＯ２に対して選択的）を使用することが可能である（図８）。トレンチ６２内側のＨｆＯ２層５３は殆ど不変であるように該ＲＩＥエッチを実施することが可能である。次いで、ブロック１２３において、トレンチ６２内のＨｆＯ２層５３をシールするために、ＳｉＮシーリング膜（不図示）を付着させることが可能であり、次いで、ブロック１２４において、該ＨｆＯ２を結晶化させ且つウエット及びドライの両方のエッチ耐性の点でロバストなライナーを与えるために、高温アニールを実施することが可能である。より詳細に説明すると、基板界面におけるＨｆＯ２層５３の結晶化は典型的に実施される従来のウエルアニーリングステップで実施することが可能であり、従って、この様な実施例においては、何らエキストラなアニーリングステップを実施することは必要ではない。
【００２３】
次いで、ブロック１２５において、該ＳｉＮシーリング膜を除去するために別の高温燐酸等を使用することが可能であり、次いで、ブロック１２７において、パッド酸化物層６０を除去するためにＨＦエッチを実施することが可能である。再度、この時点において、ＨｆＯ２ライナー５３はＨＦ酸に対して非常に耐性があり、従って、ディボット、即ち窪み、の形成が発生する蓋然性は一層低い。次いで、ブロック１２８において、ゲート３６と、隆起型ソース／ドレイン領域３４，３５と、シリサイド領域７０，７１と、コンタクト４６，４７とを形成し且つ図１に示した半導体装置を完成するために更なる従来の処理ステップを実施することが可能であり、それにより図９に例示した方法を終了する（ブロック１２９）。
【００２４】
従って、上述したアプローチは、ウエハを横断して、且つウエハ毎の、ＳＴＩ表面の所望の制御を与え、且つ標準のＳＴＩ形成プロセスと同等のものとすることが可能である。更に、標準のＳＴＩ形成プロセスに対して必要とされる変化は比較的小さく、上述した僅かな付加的なステップが付加されるに過ぎない。更に、注意すべきことであるが、ＳＴＩ領域３７の上部表面はアクティブ領域の上方（即ち、ＢＯＸ層３２の上方）とすることが可能であり、そのことは、上述した如く、従来のＨｆＯ２ライナー形成プロセスにおいては制御することが困難な場合がある。
【００２５】
以上、本発明の具体的な実施例について詳細に説明したが、本発明はこれらの特定の実施例に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形が可能であることは勿論である。
【符号の説明】
【００２６】
３０：  電子装置
３１：  基板
３２：  埋込型酸化物層
３３：  半導体装置
３４，３５：  ソース／ドレイン領域
３６：  ゲート
３７：  ＳＴＩ領域
３８：  絶縁体
４０：  絶縁層
４１：  チャンネル層
４２：  ゲート電極
４３：  ゲートコンタクト
４４：  側壁スペーサ
４６，４７：  コンタクト
７０，７１：  ソース／ドレインシリサイド領域
【図１】
2014042020.tif 000003
【図２】
2014042020.tif 000004
【図３】
2014042020.tif 000005
【図４】
2014042020.tif 000006
【図５】
2014042020.tif 000007
【図６】
2014042020.tif 000008
【図７】
2014042020.tif 000009
【図８】
2014042020.tif 000010
【図９】
2014042020.tif 000011