(57)【要約】 【課題】表示品位が良好な液晶表示装置を提供する。【解決手段】第１方向Ｘに沿って配置したゲート配線ＧＬと、第２方向Ｙに沿って配置したソース配線ＳＬと、ゲート配線ＧＬから供給される駆動信号に応じて画素電極ＰＥとソース配線ＳＬとの接続を切り替える画素スイッチＳＷと、ゲート配線ＧＬの一端と接続した第１ゲートドライバＬＧＤと、ゲート配線ＧＬの他端と接続した第２ゲートドライバＲＧＤと、ソース配線ＳＬの一端と接続するとともに、ソース制御信号が入力される制御配線ＷＲ、ＷＧ、ＷＢと、映像信号を供給する映像信号送信配線ＶＤとソース配線ＳＬとの接続をソース制御信号に応じて切り替えるスイッチＡＳＷと、を備え、ソース配線ＳＬへ映像信号を出力するソースドライバＳＤと、を備え、スイッチＡＳＷは行方向Ｘに並んで配置され、制御配線ＷＲ、ＷＧ、ＷＢにはソース制御信号が行方向Ｘにおけるゲート配線ＧＬの略中央の位置に入力される。【選択図】図１
2014134685.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置した画素電極と、
前記画素電極が配列する行に沿って配置したゲート配線と、
前記画素電極が配列する列に沿って配置したソース配線と、
前記ゲート配線から供給される駆動信号に応じて前記画素電極と前記ソース配線との接続を切り替える画素スイッチと、
前記ゲート配線の一端と接続し、前記ゲート配線へ駆動信号を出力する第１ゲートドライバと、
前記ゲート配線の他端と接続し、前記ゲート配線へ駆動信号を出力する第２ゲートドライバと、
前記ソース配線の一端と接続するとともに、ソース制御信号が入力される制御配線と、映像信号を供給する映像信号送信配線と前記ソース配線との接続を前記ソース制御信号に応じて切り替えるスイッチと、前記ソース配線へ映像信号を出力するソースドライバと、を備え、
前記スイッチは前記行方向に並んで配置され、前記ソース制御信号は前記行方向における前記ゲート配線の略中央の位置において前記制御配線に入力される液晶表示装置。
【請求項２】
前記ソースドライバは前記ソース制御信号が入力される第２制御配線を更に備え、
前記制御配線は、前記行方向における前記ゲート配線の略中央において前記第２制御配線と電気的に接続している請求項１記載の液晶表示装置。
【請求項３】
マトリクス状に配置した画素電極と、
前記画素電極が配列する行に沿って配置したゲート配線と、
前記画素電極が配列する列に沿って配置したソース配線と、
前記ゲート配線から供給される駆動信号に応じて前記画素電極と前記ソース配線との接続を切り替える画素スイッチと、
前記ゲート配線の一端と接続し、前記ゲート配線へ駆動信号を出力するゲートドライバと、
前記ソース配線の一端と接続するとともに、ソース制御信号が入力される制御配線と、映像信号を供給する映像信号送信配線と前記ソース配線との接続を前記ソース制御信号に応じて切り替えるスイッチと、前記ソース配線へ映像信号を出力するソースドライバと、を備え、
前記スイッチは前記行方向に並んで配置され、前記ソース制御信号は前記行方向における前記ゲート配線の他端側において前記制御配線に入力される液晶表示装置。
【請求項４】
前記映像信号送信配線は、複数の前記スイッチを介して複数の前記ソース配線と並列に接続している請求項１乃至請求項３のいずれか１項記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から様々な電子機器に搭載されている。
【０００３】
液晶表示装置は対向して配置された一対の基板と、一対の基板間に保持された液晶層とを備えている。液晶の配向状態を制御する方法として、例えば、ＴＮモードやＯＣＢモードなどの縦電界を利用して液晶の配向状態を制御する方法を用いた表示装置や、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用して液晶の配向状態を制御する方法を用いた表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１５４８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、表示品位が良好な液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態によれば、マトリクス状に配置した画素電極と、前記画素電極が配列する行に沿って配置したゲート配線と、前記画素電極が配列する列に沿って配置したソース配線と、前記ゲート配線から供給される駆動信号に応じて前記画素電極と前記ソース配線との接続を切り替える画素スイッチと、前記ゲート配線の一端と接続し、前記ゲート配線へ駆動信号を出力する第１ゲートドライバと、前記ゲート配線の他端と接続し、前記ゲート配線へ駆動信号を出力する第２ゲートドライバと、前記ソース配線の一端と接続するとともに、ソース制御信号が入力される制御配線と、映像信号を供給する映像信号送信配線と前記ソース配線との接続を前記ソース制御信号に応じて切り替えるスイッチと、を備え、前記ソース配線へ映像信号を出力するソースドライバと、を備え、前記スイッチは前記行方向に並んで配置され、前記制御配線には前記ソース制御信号が前記行方向における前記ゲート配線の略中央の位置に入力される液晶表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、一実施形態の液晶表示装置の一構成例を概略的に示す図である。
【図２】図２は、図１に示すソースドライバの一構成例を説明するための図である。
【図３】図３は、本実施形態の液晶表示装置の駆動方法の一例を説明するための図である。
【図４】図４は、一実施形態の液晶表示装置の一構成例を概略的に示す図である。
【図５】図５は、図４に示すソースドライバの一構成例を説明するための図である。
【発明を実施するための形態】
【０００８】
以下、実施形態の液晶表示装置について、図面を参照して説明する。
【０００９】
図１は、第１実施形態の液晶表示装置の一構成例を概略的に示す図である。本実施形態の液晶表示装置はカラー表示タイプの表示装置であって、例えば画素数が縦８００であって、横４８０×３（ＲＧＢ）のＷＶＧＡである。
【００１０】
本実施形態の液晶表示装置は、アレイ基板ＡＲと、アレイ基板ＡＲと対向した対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層（図示せず）とを有している。
【００１１】
アレイ基板ＡＲは、ガラス等により形成された透明絶縁性基板（図示せず）と、透明絶縁性基板の上層においてマトリクス状に配置された画素電極ＰＥと、画素電極ＰＥが配列する行に沿って延びたゲート配線ＧＬ（ＧＬ１、ＧＬ２、…、ＧＬ８００）および補助容量線Ｃ（Ｃ１、Ｃ２、…）と、画素電極ＰＥが配列する列に沿って延びたソース配線ＳＬ（ＳＬ１、ＳＬ２、…、ＳＬ１４４０（＝４８０×３））と、ゲート配線ＧＬとソース配線ＳＬとが交差する位置近傍に配置された画素スイッチＳＷと、画素電極ＰＥが配列する表示領域ＤＹＰの周囲に配置された駆動回路と、コントロールＩＣ１０と、接続部ＣＮと、を備えている。
【００１２】
画素電極ＰＥは、各画素ＰＸ、すなわち、ゲート配線ＧＬとソース配線ＳＬとに囲まれた領域のそれぞれに配置されている。画素電極ＰＥは、例えば、ＩＴＯ（indium tin oxide）やＩＺＯ（indium zinc oxide）等の透明電極材料により形成されている。
【００１３】
画素スイッチＳＷはスイッチング素子として例えばｎ型の薄膜トランジスタ（ＴＦＴ：thin film transistor）を有している。画素スイッチＳＷのゲート電極は、対応するゲート配線ＧＬと電気的に接続している（あるいは一体に形成されている）。画素スイッチＳＷのソース電極は、対応するソース配線ＳＬと電気的に接続している（あるいは一体に形成されている）。画素スイッチＳＷのドレイン電極は、対応する画素電極ＰＥと電気的に接続している（あるいは一体に形成されている）。
【００１４】
駆動回路は、ゲートドライバＬＧＤ、ＲＧＤと、ソースドライバＳＤと、を備えている。  
ゲートドライバＬＧＤはゲート配線ＧＬが延びた方向（第１方向Ｘ）における表示領域ＤＹＰの一方側に配置され、ゲートドライバＲＧＤはゲート配線ＧＬが延びた方向（第２方向）における表示領域ＤＹＰの他方側に配置されている。ゲートドライバＬＧＤにはゲート配線ＧＬの一端および補助容量線Ｃの一端が電気的に接続されている。ゲートドライバＲＧＤにはゲート配線ＧＬの他端および補助容量線Ｃの他端が電気的に接続されている。ゲートドライバＬＧＤとゲートドライバＲＧＤとは、ゲート配線ＧＬへ順次駆動信号を出力するとともに、補助容量線Ｃへ順次補助容量電圧を印加する。ゲートドライバＬＧＤとゲートドライバＲＧＤとは、それぞれのゲート配線ＧＬおよび補助容量線Ｃへ同じ信号を出力する。
【００１５】
なお、図１ではゲートドライバがゲート配線と補助容量線との両方を駆動しているが、ゲート配線を駆動するドライバと補助容量線を駆動するドライバとを別々に設けてもよい。
【００１６】
ソースドライバＳＤは、ソース配線ＳＬが延びた方向における表示領域ＤＹＰの一方側に配置されている。ソースドライバＳＤにはソース配線ＳＬの一端が電気的に接続されている。
【００１７】
接続部ＣＮは例えばフレキシブル基板を介して外部信号源と接続する複数の接続端子（例えばＯＬＢ：outer lead bonding）を有している。接続部ＣＮの接続端子は、アレイ基板ＡＲのいずれかの層に設けられた配線によりコントロールＩＣと電気的に接続している。
【００１８】
コントロールＩＣは、接続部とソースドライバＳＤとの間において、透明絶縁性基板に圧着されている。コントロールＩＣは、接続部ＣＮを介して外部信号源から制御信号および映像信号を受信する。コントロールＩＣは、外部信号源から受信した制御信号および映像信号に応じて、ゲートドライバ制御信号をゲートドライバＬＧＤ、ＲＧＤへ出力するとともに、ソースドライバ制御信号および映像信号をソースドライバＳＤへ出力する。なお、コントロールＩＣと駆動回路とを接続する配線は本来複数本存在するが、図面上では簡単のため１本ないし数本に簡略化して記載している。
【００１９】
対向基板ＣＴは、複数の画素電極ＰＥと対向して配置された共通電極ＣＥを有している。共通電極ＣＥは、例えばＩＴＯやＩＺＯ等の透明電極材料により形成され、図示しない共通電極駆動回路からコモン電圧が印加される。コモン電圧は、フレーム期間毎に正極性、負極性と反転して書き込まれる画素電極電位に対して、突き抜け電圧によるオフセットを含めて丁度中央になるように設定される。
【００２０】
また、対向基板ＣＴは図示しないカラーフィルタおよびブラックマトリクスを備えている。ブラックマトリクスは、カラーフィルタの下層において、ゲート配線ＧＬ、補助容量線Ｃ、および、ソース配線ＳＬと対向するように格子状に配置され、各画素ＰＸの開口領域を規定している。
【００２１】
カラーフィルタは、共通電極ＣＥの下層に配置されるとともに、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタは、その一部がブラックマトリクスに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタは、互いに色が異なる。すなわち、各色カラーフィルタは表示領域ＤＹＰにおいてストライプ状に配置されている。
【００２２】
例えば、カラーフィルタは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタ同士の境界は、ブラックマトリクスと重なる位置にある。カラーフィルタ上にはオーバーコート層が配置され、表面の凹凸を緩和している。共通電極ＣＥは、オーバーコート層上に配置される。
【００２３】
アレイ基板ＡＲと対向基板ＣＴとの表面には、一対の配向膜（図示せず）が配置されている。一対の配向膜には、液晶層の液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。
【００２４】
液晶層には、画素電極ＰＥと共通電極ＣＥとの電位差により液晶容量Ｃｌｃが形成される。液晶容量Ｃｌｃには画素電極ＰＥと補助容量線Ｃと電位差により生じる補助容量Ｃｓ結合する。補助容量Ｃｓにより、画素スイッチＳＷがオフした後の寄生容量による液晶容量Ｃｌｃの減少分を補填している。
【００２５】
アレイ基板ＡＲと対向基板ＣＴとの外面には、偏光板が取り付けられている。一方の偏光板の偏光軸（あるいは吸収軸）と、他方の偏光板の偏光軸（あるいは吸収軸）とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまりと平行または直交するように配置されている。
【００２６】
図２は、図１に示すソースドライバＳＤの一構成例を説明するための図である。  
ソースドライバＳＤは、ソース制御信号が入力される制御配線と、アナログスイッチＡＳＷとを備えている。制御配線は、第１制御配線ＷＲ１、ＷＧ１、ＷＢ１と、第２制御配線ＷＲ２、ＷＧ２、ＷＢ２と、を含む。
【００２７】
第２制御配線ＷＲ２、ＷＧ２、ＷＢ２は、コントロールＩＣ１０からループ状に延びている。すなわち、第２制御配線ＷＲ２、ＷＧ２、ＷＢ２は両端がコントロールＩＣと接続している。コントロールＩＣ１０は第２制御配線ＷＲ２、ＷＧ２、ＷＢ２の両端からソース制御信号を印加する。
【００２８】
第１制御配線ＷＲ１、ＷＧ１、ＷＢ１は、表示領域ＤＹＰと第２制御配線ＷＲ２、ＷＧ２、ＷＢ２との間において、互いに離間して配置されている。図２に示す例では、第１制御配線ＷＲ１、ＷＧ１、ＷＢ１は、ゲート配線ＧＬと略平行（第１方向Ｘと略平行）に延びている。
【００２９】
第１制御配線ＷＲ１と第２制御配線ＷＲ２とは、第１方向Ｘにおける表示領域ＤＹＰの略中央の位置で電気的に接続している。第１制御配線ＷＧ１と第２制御配線ＷＧ２とは、第１方向Ｘにおける表示領域ＤＹＰの略中央の位置で電気的に接続している。第１制御配線ＷＢ１と第２制御配線ＷＢ２とは、第１方向Ｘにおける表示領域ＤＹＰの略中央の位置で電気的に接続している。
【００３０】
アナログスイッチは、第１方向Ｘに沿って並んで配置している。アナログスイッチＡＳＷは例えばｎ型の薄膜トランジスタであって、ソース配線ＳＬと映像信号送信配線ＶＤとの接続を切り替える。すなわち、アナログスイッチＡＳＷのソース電極は映像信号送信配線ＶＤと電気的に接続し、アナログスイッチＡＳＷのドレイン電極は対応するソース配線ＳＬと電気的に接続している。
【００３１】
各映像信号送信配線ＶＤは、第１方向Ｘに隣接して配置された複数のアナログスイッチＡＳＷのソース電極と電気的に接続している。各映像信号送信配線ＶＤは、アナログスイッチＡＳＷを介して複数のソース配線ＳＬと並列に接続している。図２に示す例では、１本の映像信号送信配線ＶＤは、隣接する３つのアナログスイッチＡＳＷのソース電極と電気的に接続している。各映像信号送信配線ＶＤには、赤色画素に対応する映像信号と、緑色画素に対応する映像信号と、青色画素に対応する映像信号とが順次入力される。
【００３２】
アナログスイッチＡＳＷのゲート電極は、第１制御配線ＷＲ１、ＷＧ１、ＷＢ１と電気的に接続している。具体的には、赤色画素に対応するソース配線ＳＬ（Ｒ１〜Ｒ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのゲート電極は、第１制御配線ＷＲ１と電気的に接続している。緑色画素に対応するソース配線ＳＬ（Ｇ１〜Ｇ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのゲート電極は、第１制御配線ＷＧ１と電気的に接続している。青色画素に対応するソース配線ＳＬ（Ｂ１〜Ｂ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのゲート電極は、第１制御配線ＷＢ１と電気的に接続している。
【００３３】
図３は、本実施形態の液晶表示装置の駆動方法の一例を説明するための図である。ここでは、ゲートドライバＬＧＤ、ＲＧＤがゲート配線ＧＬ１〜ＧＬ８００へ供給する駆動信号と、コントロールＩＣ１０が第２制御配線ＷＲ２、ＷＧ２、ＷＢ２へ供給するソース制御信号との波形の一例を示している。なお、画素スイッチＳＷおよびアナログスイッチＡＳＷは、例えばｎ型の薄膜トランジスタであって、ゲート電位がハイレベルとなるときにソース―ドレイン間が導通する。
【００３４】
ゲートドライバＬＧＤ、ＲＧＤは、ゲート配線ＧＬ１〜ＧＬ８００へ順次駆動信号を出力する。ゲート配線ＧＬ１〜ＧＬ８００のそれぞれは、両端から印加される駆動信号により１水平期間（１Ｈ）だけ駆動される。ゲート配線ＧＬ１〜ＧＬ８００が駆動されている期間では、対応する画素スイッチＳＷのソース―ドレイン間が導通し、ソース配線ＳＬから映像信号が画素電極ＰＥへ供給される。
【００３５】
コントロールＩＣ１０は、各水平期間において第２制御配線ＷＲ２、ＷＧ２、ＷＢ２へ順次ソース制御信号を出力する。第２制御配線ＷＲ２、ＷＧ２、ＷＢ２へ供給されたソース制御信号は、第１制御配線ＷＲ１、ＷＧ１、ＷＢ１を介してアナログスイッチＡＳＷのゲート電極に印加される。すなわち、コントロールＩＣ１０から第２制御配線ＷＲ２、ＷＧ２、ＷＢ２へ出力されるソース制御信号は、アナログスイッチＡＳＷのゲート電位を制御する。
【００３６】
１水平期間の最初に、第２制御配線ＷＲ２へソース制御信号が出力されると、赤色画素に対応するソース配線ＳＬ（Ｒ１〜Ｒ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのソース―ドレイン間が導通し、映像信号送信配線ＶＤからソース配線ＳＬ（Ｒ１〜Ｒ４８０）へ映像信号が供給される。
【００３７】
次に、第２制御配線ＷＧ２へソース制御信号が出力されると、緑色画素に対応するソース配線ＳＬ（Ｇ１〜Ｇ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのソース―ドレイン間が導通し、映像信号送信配線ＶＤからソース配線ＳＬ（Ｒ１〜Ｒ４８０）へ映像信号が供給される。
【００３８】
次に、第２制御配線ＷＢ２へソース制御信号が出力されると、青色画素に対応するソース配線ＳＬ（Ｂ１〜Ｂ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのソース―ドレイン間が導通し、映像信号送信配線ＶＤからソース配線ＳＬ（Ｂ１〜Ｂ４８０）へ映像信号が供給される。
【００３９】
上記のように、１水平期間においてすべてのソース配線ＳＬへ映像信号が供給され、画素スイッチＳＷを介して映像信号は画素電極ＰＥへ書き込まれる。
【００４０】
ここで、映像信号の書き込みが終了した画素ＰＸにおいて、アナログスイッチＡＳＷのオフ時に画素スイッチＳＷがオンしているため、ソース配線ＳＬを経由してアナログスイッチＡＳＷの突き抜け電圧が画素電極ＰＥの電位に重畳し、またゲート配線ＧＬのオフ時に画素スイッチＳＷの突き抜け電圧が画素電極ＰＥの電位に重畳する。
【００４１】
なお、スイッチング素子の突き抜け電圧は、ゲート電極に印加される信号波形が急峻なほど大きくなる。本実施形態では、ゲート配線ＧＬには両端から駆動信号が供給されるため、第１方向Ｘにおける表示領域ＤＹＰの端部に配置された画素スイッチＳＷのゲート電極には急峻な波形で信号が印加され、表示領域ＤＹＰの中央に配置された画素スイッチＳＷのゲート電極には比較的鈍った波形で信号が印加される。したがって、第１方向Ｘにおける表示領域ＤＹＰの端部で画素スイッチＳＷの突き抜け電圧が大きく、表示領域ＤＹＰの中央で画素スイッチＳＷの突き抜け電圧が小さくなる。
【００４２】
一方、第１制御配線ＷＲ１、ＷＧ１、ＷＢ１は、第１方向Ｘにおける表示領域ＤＹＰの中央において第２制御配線ＷＲ２、ＷＧ２、ＷＢ２と接続しているため、第１方向Ｘにおける表示領域ＤＹＰの中央において第１制御配線ＷＲ１、ＷＧ１、ＷＢ１の信号波形は急峻となり、表示領域ＤＹＰの端部で信号波形が鈍る。このことにより、第１方向Ｘにおける表示領域ＤＹＰの中央でアナログスイッチＡＳＷの突き抜け電圧が大きくなり、表示領域ＤＹＰの端部でアナログスイッチＡＳＷの突き抜け電圧が小さくなる。
【００４３】
したがって、第１方向Ｘにおける端部の画素ＰＸにおいては、画素スイッチＳＷによる突き抜け電圧が大きくなり、アナログスイッチＡＳＷによる突き抜け電圧が小さくなる。第１方向Ｘにおける中央の画素ＰＸにおいては、画素スイッチＳＷによる突き抜け電圧が小さくなり、アナログスイッチＡＳＷによる突き抜け電圧が大きくなる。
【００４４】
すなわち、画素スイッチＳＷによる突き抜け電圧が大きくなる画素ＰＸでは、アナログスイッチＡＳＷによる突き抜け電圧が小さくなり、画素スイッチＳＷによる突き抜け電圧が小さくなる画素ＰＸではアナログスイッチＡＳＷによる突き抜け電圧が大きくなる。その結果、表示領域ＤＹＰ全体に渡って突き抜け電圧による対向電極電位に対するオフセットのばらつきを軽減することができる。
【００４５】
対向電極電位は、フレーム毎に正極性、負極性と反転して書き込まれる画素電極電位に対して、突き抜け電圧によるオフセットを含めて丁度中央になるように設定される。対向電極電位が、画素電極電位の中央からずれた場合、奇数フレームと偶数フレームとで液晶に印加される電圧が異なることとなる。この電圧差が大きくなるとちらつきとして視認されるようになる。また、液晶に直流（ＤＣ）成分が印加されるため、焼き付き等により表示品位の劣化の原因となることがある。
【００４６】
これに対し、本実施形態の液晶表示装置によれば、表示領域ＤＹＰ全体に渡って突き抜け電圧によるオフセットのばらつきを軽減することができるため、設定した対向電極電位に対して、奇数フレームと偶数フレームとで液晶に印加される電圧が異なることを回避することができる。その結果、本実施形態によれば、ちらつきや焼き付きの発生を抑制することができ、表示品位の良好な液晶表示装置を提供することができる。
【００４７】
なお、本実施形態では、冗長性に配慮して、第２制御配線ＷＲ２、ＷＧ２、ＷＢ２にはコントロールＩＣ１０の左右端から全く同じ信号を出力しているが、第２制御配線ＷＲ２、ＷＧ２、ＷＢ２の一方側にコントロールＩＣ１０からソース制御信号を出力しても構わない。第２制御配線ＷＲ２、ＷＧ２、ＷＢ２と第１制御配線ＷＲ１、ＷＧ１、ＷＢ１との接続位置が上述の実施形態と同様であれば、同様の効果を得ることができる。例えば、第１方向Ｘにおける表示領域ＤＹＰの略中央において、コントロールＩＣ１０から直接第１制御配線ＷＲ１、ＷＧ１、ＷＢ１へソース制御信号を出力するときには、第２制御配線ＷＲ２、ＷＧ２、ＷＢ２を省略することが可能である。
【００４８】
次に、第２実施形態の液晶表示装置について図面を参照して説明する。なお、以下の説明において上述の第１実施形態と同様の構成については同一の符号を付して説明を省略する。
【００４９】
図４は、第２実施形態の液晶表示装置の一構成例を概略的に示す図である。  
本実施形態の液晶表示装置は、駆動回路の構成が上述の第１実施形態の液晶表示装置と異なっている。
【００５０】
駆動回路は、ゲートドライバＧＤと、ソースドライバＳＤとを備えている。ゲートドライバＧＤは、第１方向Ｘにおける表示領域ＤＹＰの一方側に配置されている。ソースドライバＳＤは、第２方向Ｙにおける表示領域ＤＹＰの一方側に配置されている。
【００５１】
ゲートドライバＧＤには、ゲート配線ＧＬの一端が電気的に接続されているとともに、補助容量線Ｃの一端が電気的に接続されている。ゲートドライバＧＤは、ゲート配線ＧＬへ順次駆動信号を出力するとともに、補助容量線Ｃへ順次補助容量電圧を印加する。
【００５２】
コントロールＩＣ１０は、第１方向Ｘにおける他方側からソースドライバＳＤへソース制御信号を出力する。
【００５３】
図５は、図４に示すソースドライバＳＤの一構成例を説明するための図である。  
ソースドライバＳＤは、制御配線ＷＲ、ＷＧ、ＷＢと、アナログスイッチＡＳＷと、を備えている。すなわち、本実施形態の制御配線ＷＲ、ＷＧ、ＷＢは、第１実施形態における第１制御配線ＷＲ１、ＷＧ１、ＷＢ１と第２制御配線ＷＲ２、ＷＧ２、ＷＢ２との両方と同等の機能を有する。
【００５４】
制御配線ＷＲ、ＷＧ、ＷＢは、その一端が第１方向ＸにおけるコントロールＩＣ１０の他方側（ゲートドライバＧＤと反対側）に接続し、第１方向Ｘに沿って一方側に延びている。コントロールＩＣ１０は制御配線ＷＲ、ＷＧ、ＷＢの第１方向Ｘにおける他方側からソース制御信号を印加する。
【００５５】
アナログスイッチＡＳＷは例えば薄膜トランジスタであって、ソース配線ＳＬと映像信号送信配線ＶＤとの接続を切り替える。すなわち、アナログスイッチＡＳＷのソース電極は映像信号送信配線ＶＤと電気的に接続し、アナログスイッチＡＳＷのドレイン電極は対応するソース配線ＳＬと電気的に接続している。
【００５６】
各映像信号送信配線ＶＤは、隣接して配置された複数のアナログスイッチＡＳＷのソース電極と電気的に接続している。各映像信号送信配線ＶＤは、アナログスイッチＡＳＷを介して複数のソース配線ＳＬと並列に接続している。図２に示す例では、１本の映像信号送信配線ＶＤは、隣接する３つのアナログスイッチＡＳＷのソース電極と電気的に接続している。各映像信号送信配線ＶＤには、赤色画素に対応する映像信号と、緑色画素に対応する映像信号と、青色画素に対応する映像信号とが順次入力される。
【００５７】
アナログスイッチＡＳＷのゲート電極は、制御配線ＷＲ、ＷＧ、ＷＢと電気的に接続している。具体的には、赤色画素に対応するソース配線ＳＬ（Ｒ１〜Ｒ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのゲート電極は、制御配線ＷＲと電気的に接続している。緑色画素に対応するソース配線ＳＬ（Ｇ１〜Ｇ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのゲート電極は、制御配線ＷＧと電気的に接続している。青色画素に対応するソース配線ＳＬ（Ｂ１〜Ｂ４８０）と映像信号送信配線ＶＤとの接続を切り替えるアナログスイッチＡＳＷのゲート電極は、制御配線ＷＢと電気的に接続している。
【００５８】
本実施形態の液晶表示装置において、ゲートドライバＧＤがゲート配線ＧＬ１〜ＧＬ８００へ供給する駆動信号と、コントロールＩＣ１０が制御配線ＷＲ、ＷＧ、ＷＢへ供給するソース制御信号との波形とは、図３に示す場合と同様である。
【００５９】
本実施形態の液晶表示装置では、ゲート配線ＧＬには第１方向Ｘの一方側（図４では右側）から駆動信号が供給されるため、第１方向Ｘにおける表示領域ＤＹＰの第１方向Ｘにおける一方側の端部で画素スイッチＳＷの突き抜け電圧が大きく、表示領域ＤＹＰの第１方向Ｘにおける他方側の端部で画素スイッチＳＷの突き抜け電圧が小さくなる。
【００６０】
一方、制御配線ＷＲ、ＷＧ、ＷＢには、第１方向Ｘにおける他方側（図５では左側）からソース駆動信号が供給されるため、制御配線ＷＲ、ＷＧ、ＷＢの信号波形は、第１方向Ｘにおける他方側で急峻となる。このことにより、第１方向Ｘにおける表示領域ＤＹＰの他方側の端部でアナログスイッチＡＳＷの突き抜け電圧が大きくなり、表示領域ＤＹＰの一方側の端部でアナログスイッチＡＳＷの突き抜け電圧が小さくなる。
【００６１】
したがって、第１方向Ｘにおける他方側（左側）の端部の画素ＰＸにおいては、画素スイッチＳＷによる突き抜け電圧が小さく、アナログスイッチＡＳＷによる突き抜け電圧が大きく。第１方向Ｘにおける一方側（右側）の端部の画素ＰＸにおいては、画素スイッチＳＷによる突き抜け電圧が大きく、アナログスイッチＡＳＷによる突き抜け電圧が小さくなる。
【００６２】
すなわち、上述の第１実施形態と同様に、画素スイッチＳＷによる突き抜け電圧が大きくなる画素ＰＸでは、アナログスイッチＡＳＷによる突き抜け電圧が小さくなり、画素スイッチＳＷによる突き抜け電圧が小さくなる画素ＰＸではアナログスイッチＡＳＷによる突き抜け電圧が大きくなる。その結果、本実施形態の液晶表示装置においても、表示領域ＤＹＰ全体に渡って突き抜け電圧によるオフセットのばらつきを軽減することができる。
【００６３】
したがって、本実施形態によれば、表示品位が良好な液晶表示装置を提供することができる。
【００６４】
なお、第１実施形態と同様に、例えばコントロールＩＣ１０の左右両端から制御配線ＷＲ、ＷＧ、ＷＢへソース制御信号を並列して出力する場合でも、一旦左端まで引き回してから右端へ延びるように制御配線ＷＲ、ＷＧ、ＷＢを配置し、図５に示すようにアナログスイッチＡＳＷのゲート電位を入力することにより、同様の効果を得ることができる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
ＡＲ…アレイ基板、ＰＥ…画素電極、ＧＬ…ゲート配線、Ｃ…補助容量線、ＳＬ…ソース配線、ＳＷ…画素スイッチ、ＤＹＰ…表示領域、ＧＤ、ＬＧＤ、ＲＧＤ…ゲートドライバ、ＳＤ…ソースドライバ、ＣＥ…共通電極、ＡＳＷ…アナログスイッチ、ＶＤ…映像信号送信配線、ＷＲ、ＷＧ、ＷＢ…制御配線、ＷＲ１、ＷＧ１、ＷＢ１…第１制御配線、ＷＲ２、ＷＧ２、ＷＢ２…第２制御配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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