(57)【要約】【課題】軽負荷時に出力コンデンサから出力側コイルに電流が逆流しないＤＣ−ＤＣコンバータを提供すること。【解決手段】同期整流型ＳＥＰＩＣであるＤＣ−ＤＣコンバータにおいて、ＭＯＳトランジスタＮｃｈ、Ｐｃｈにオンオフを制御する制御信号を出力する制御回路ＣＣが、コイルＬＳに流れる電流ｉＬＳの電流値と、コイルＬＬに流れる電流の電流値ｉＬＬとの総和を表す電圧値が、所定の基準電圧Ｖｒｅｆ１より小さくなったときに、小さくなったことを示す判定信号を出力する判定部を備えており、判定信号に応じて、整流動作時においてＭＯＳトランジスタＰｃｈをオフにする。所定の基準電圧Ｖｒｅｆ１は、基準電圧源ＲＶＳ１で実現されており、逆流しない限界の負荷に応じた電圧である。【選択図】図１
2014017930.tif 000002
【特許請求の範囲】
【請求項１】
同期整流型ＳＥＰＩＣであるＤＣ−ＤＣコンバータにおいて、
入力側コイルに流れる第１の電流の電流値と、出力側コイルに流れる第２の電流の電流値とに基づいて、整流動作時に同期整流用ＭＯＳトランジスタをオフにする期間を調整する制御回路を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記制御回路は、前記第１の電流の電流値と、前記第２の電流の電流値との総和が、所定の値より小さくなったときに、前記同期整流用ＭＯＳトランジスタをオフにすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、
前記第１の電流を第１の電圧に変換する第１の電流電圧変換部と、
前記第２の電流を第２の電圧に変換する第２の電流電圧変換部と、
前記第１の電圧と前記第２の電圧とを加算する加算部と、
前記加算部の出力と前記所定の値に応じた基準電圧とを比較して判定信号を出力する判定部と、
を有し、前記判定信号に応じて前記同期整流用ＭＯＳトランジスタをオフにすることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、第１のスイッチングサイクルにおいて、同期整流が行われたかどうかを記憶する記憶部をさらに備え、
前記記憶部は、同期整流が行われたことを記憶している場合に、前記第１のスイッチングサイクルよりも後の第２のスイッチングサイクルにおいて、前記所定の値をより小さな値に設定し、前記同期整流が行われなかったことを記憶している場合に、前記第２のスイッチングサイクルにおいて、前記所定の値をより大きな値に設定することを特徴とする請求項１乃至３のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記記憶部は、前記第１のスイッチングサイクルにおいて、入力側ＭＯＳトランジスタに入力される第１の論理値と、前記同期整流型ＭＯＳトランジスタに入力される第２の論理値とをラッチすることで前記同期整流が行われたかどうかを記憶することを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記同期整流型ＳＥＰＩＣは、
入力端子からグラウンドまで順に直列接続された第１のコイルとコンデンサと第２のコイル、前記第１のコイルと前記コンデンサとの接続部と前記グラウンドとの間に接続された第１のＭＯＳトランジスタ、前記コンデンサと前記第２のコイルとの接続部と出力端子との間に接続された第２のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタに並列接続されたダイオードを有し、
前記第１のコイルは、前記入力側コイルであり、
前記第２のコイルは、前記出力側コイルであり、
前記第１のＭＯＳトランジスタは、前記入力側ＭＯＳトランジスタであり、
前記第２のＭＯＳトランジスタは、前記同期整流用ＭＯＳトランジスタであることを特徴とする請求項１乃至５のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記制御回路は、前記ＤＣ−ＤＣコンバータの出力端子より出力される出力電圧に応じて、前記入力側ＭＯＳトランジスタ及び前記同期整流用ＭＯＳトランジスタのオンオフを制御する制御信号を出力することを特徴とする請求項１乃至６のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器の電源に使用されるＤＣ−ＤＣコンバータに関し、特にＳＥＰＩＣ同期整流型のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
携帯電話やパソコンなどの電子機器は、リチウムイオン電池などの２次電池から電圧が供給される。２次電池は、その残量や負荷状況によって、出力電圧が変動する。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などのプロセッサは、単位時間あたりの命令処理数ＭＩＰＳ（Ｍｉｌｌｉｏｎ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｐｅｒ  Ｓｅｃｏｎｄ）によって、消費電力が変動する。つまり、プロセッサの電源を２次電池などから直接供給を行うと、負荷変動により電源電圧が変動する。そこで、プロセッサなどの電子機器の分野では、安定した電力供給が重要な課題となる。
【０００３】
２次電池の電圧を安定した電圧に変換する回路として、ＤＣ−ＤＣコンバータが知られている。
【０００４】
ＤＣ−ＤＣコンバータは、電池等の電源電圧を電子機器等の負荷を駆動するための所要の電圧に変換するための回路であり、降圧型と昇圧型と昇降圧型に大別される。
【０００５】
降圧型のＤＣ−ＤＣコンバータは、例えば、パソコンにおいて、相対的に高電圧である電池の出力電圧を、相対的に低電圧で駆動され大電流を消費するＣＰＵ等の集積回路用の電源電圧に変換するために利用される。
【０００６】
昇圧型のＤＣ−ＤＣコンバータは、例えば、太陽電池を用いた発電システムにおいて、相対的に低電圧である太陽電池の出力電圧を、相対的に高電圧である家庭用電源等の電源電圧に変換するために利用される。
【０００７】
昇降圧型のＤＣ−ＤＣコンバータは、例えば、アイドリングストップシステムを搭載した低燃費環境対応車において利用される。アイドリングストップ車では、内部の電装部品が動作している状態でエンジンを始動させることになり、エンジンの始動に使用するセルモーターのイニシャルラッシュカレント（初期突入電流）の発生によりバッテリーの電圧低下が発生する。このバッテリー電圧低下の状態に置かれても電装部品の動作に必要な電圧・電流を供給させるために、昇降圧型のＤＣ−ＤＣコンバータは利用される。昇降圧型のＤＣ−ＤＣコンバータは、アイドリングストップ時やエンジン始動後の安定したときには、バッテリーの電圧を降圧して安定した電源電圧を内部の電装部品に供給し、エンジン始動時にバッテリーが低下したときには、昇圧して安定した電源電圧を内部の電装部品に供給する。
【０００８】
図１０は、特許文献１に記載された従来のＤＣ−ＤＣコンバータの回路図である。
【０００９】
従来のＤＣ−ＤＣコンバータは、ＳＥＰＩＣと呼ばれるＤＣ−ＤＣコンバータである。ＳＥＰＩＣは、Ｓｉｎｇｌｅ−Ｅｎｄｅｄ  Ｐｒｉｍａｒｙ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｏｎｖｅｒｔｅｒの頭文字をとったもので、昇降圧型のＤＣ−ＤＣコンバータである。
【００１０】
従来のＤＣ−ＤＣコンバータは、入力電源ＶＩＮからグラウンドまで直列接続されたコイルＬＳ、コンデンサＣＣ、コイルＬＬ、コンデンサＣＣとコイルＬＬとの共通接続部と出力端子との間に接続されたダイオードＤ１、コイルＬＳとコンデンサＣＣとの共通接続部とグラウンドとの間に接続されたＮチャネルＭＯＳトランジスタＮｃｈ、でＳＥＰＩＣを構成している。また、ダイオードＤ１に同期整流を行うためのＰチャネルＭＯＳトランジスタＰｃｈが並列接続されている。
【００１１】
同期整流用ＭＯＳトランジスタＰｃｈは、昇降圧動作を行う際、ダイオードＤ１の順方向抵抗による損失を低減するために配置されている。同期整流用ＭＯＳトランジスタＰｃｈは、ＭＯＳトランジスタＮｃｈと相補的にオンオフし、出力コンデンサＣＬに電流を流すときにオンする。
【００１２】
従来のＤＣ−ＤＣコンバータは、出力電圧ＶＯを抵抗Ｒ１、Ｒ２で分圧した帰還電圧ＦＢを制御回路ＣＣに入力し、出力電圧ＶＯの大きさに応じたパルス幅のＰＷＭ信号を制御回路ＣＣよりＭＯＳトランジスタＰｃｈ、Ｎｃｈに出力する。まず、ＮｃｈがオンしてＭＯＳトランジスタＰｃｈがオフする。このとき、コイルＬＳに入力電圧ＶＩＮが印加されてコイルＬＳからＭＯＳトランジスタＮｃｈを介してグラウンドに電流ｉＬＳが流れ、ＬＬに電圧ＶＣが印加されてコイルＬＬとコンデンサＣＣからＭＯＳトランジスタＮｃｈを介して電流ｉＬＬが流れ、コイルＬＳ、ＬＬにエネルギーが蓄積される。
【００１３】
そして、ＭＯＳトランジスタＮｃｈがオフしてＭＯＳトランジスタＰｃｈがオンすると、コイルＬＳとコンデンサＣCからＭＯＳトランジスタＰｃｈを介して電流ｉＬＳが流れ、コイルＬＬからＭＯＳトランジスタＰｃｈを介して電流ｉＬＬが流れる。これらの動作を繰り返して出力コンデンサＣＬに入力電圧ＶＩＮを昇降圧した電圧ＶＯが出力されると共に、負荷ＲＬが駆動される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許出願公開第２００６／０２５０８２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１に示した従来のＳＥＰＩＣ同期整流型のＤＣ−ＤＣコンバータは、負荷ＲＬが軽いとき、つまり軽負荷時に出力コンデンサＣＬから出力側コイルＬＬに電流が逆流するという課題がある。
【００１６】
負荷ＲＬが重い重負荷のとき、入力側コイルＬＳと出力側コイルＬＬに蓄えた各充電電流が出力電流としてＭＯＳトランジスタＰｃｈから出力コンデンサＣＬに供給され、負荷ＲＬに供給され、負荷ＲＬには大きな負荷電流が流れる。
【００１７】
しかし、負荷ＲＬが軽い軽負荷のとき、負荷ＲＬには小さな負荷電流しか流れないため、各充電電流の多くが出力電流として出力コンデンサＣＬに供給され、負荷ＲＬにはほとんど供給されなくなる。すると、出力コンデンサＣＬには多くの電荷が蓄えられ、出力電圧ＶＯが高くなる。出力電圧ＶＯが高くなり、出力電圧ＶＯが出力側コイルＬＬの電圧を上回ると、ＭＯＳトランジスタＰｃｈがオンしている間、出力端子から出力側コイルＬＬに電流が逆流する。電流が逆流することは、電力損失や負荷が軽負荷から重負荷に変化したときの適応時間の長期化を招く。
【００１８】
本発明は、上記した点に鑑みて行われたものであり、軽負荷時に出力コンデンサから出力側コイルに電流が逆流しないＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、請求項１に記載の発明は、同期整流型ＳＥＰＩＣであるＤＣ−ＤＣコンバータにおいて、入力側コイルに流れる第１の電流の電流値と、出力側コイルに流れる第２の電流の電流値とに基づいて、整流動作時に同期整流用ＭＯＳトランジスタをオフにする期間を調整する制御回路を備えたことを特徴とする。
【００２０】
請求項２に記載の発明は、請求項１に記載のＤＣ−ＤＣコンバータにおいて、前記制御回路は、前記第１の電流の電流値と、前記第２の電流の電流値との総和が、所定の値より小さくなったときに、前記同期整流用ＭＯＳトランジスタをオフにすることを特徴とする。
【００２１】
請求項３に記載の発明は、請求項２に記載のＤＣ−ＤＣコンバータにおいて、前記制御回路が、前記第１の電流を第１の電圧に変換する第１の電流電圧変換部と、前記第２の電流を第２の電圧に変換する第２の電流電圧変換部と、前記第１の電圧と前記第２の電圧とを加算する加算部と、前記加算部の出力と前記所定の値に応じた基準電圧とを比較して判定信号を出力する判定部と、を有し、前記判定信号に応じて前記同期整流用ＭＯＳトランジスタをオフにすることを特徴とする。
【００２２】
請求項４に記載の発明は、請求項１乃至３のいずれか１項に記載のＤＣ−ＤＣコンバータにおいて、前記制御回路が、第１のスイッチングサイクルにおいて、同期整流が行われたかどうかを記憶する記憶部をさらに備え、前記記憶部が、同期整流が行われたことを記憶している場合に、前記第１のスイッチングサイクルよりも後の第２のスイッチングサイクルにおいて、前記所定の値をより小さな値に設定し、前記同期整流が行われなかったことを記憶している場合に、前記第２のスイッチングサイクルにおいて、前記所定の値をより大きな値に設定することを特徴とする。
【００２３】
請求項５に記載の発明は、請求項４に記載のＤＣ−ＤＣコンバータにおいて、前記記憶部が、前記第１のスイッチングサイクルにおいて、入力側ＭＯＳトランジスタに入力される第１の論理値と、前記同期整流型ＭＯＳトランジスタに入力される第２の論理値とをラッチすることで前記同期整流が行われたかどうかを記憶することを特徴とする。
【００２４】
請求項６に記載の発明は、請求項１乃至５のいずれか１項に記載のＤＣ−ＤＣコンバータにおいて、前記同期整流型ＳＥＰＩＣが、入力端子からグラウンドまで順に直列接続された第１のコイルとコンデンサと第２のコイル、前記第１のコイルと前記コンデンサとの接続部と前記グラウンドとの間に接続された第１のＭＯＳトランジスタ、前記コンデンサと前記第２のコイルとの接続部と出力端子との間に接続された第２のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタに並列接続されたダイオードを有し、前記第１のコイルは、前記入力側コイルであり、前記第２のコイルは、前記出力側コイルであり、前記第１のＭＯＳトランジスタは、前記入力側ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタは、前記同期整流用ＭＯＳトランジスタであることを特徴とする。
【００２５】
請求項７に記載の発明は、請求項１乃至６のいずれか１項に記載のＤＣ−ＤＣコンバータにおいて、前記制御回路が、前記ＤＣ−ＤＣコンバータの出力端子より出力される出力電圧に応じて、前記入力側ＭＯＳトランジスタ及び前記同期整流用ＭＯＳトランジスタのオンオフを制御する制御信号を出力することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、入力側コイルと出力側コイルに流れる電流に基づいて、同期整流用トランジスタをオフすることにより、軽負荷時に出力コンデンサから出力側コイルに電流が逆流することを防止する効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態１に係るＤＣ−ＤＣコンバータの回路図である。
【図２】本発明の実施形態１に係るＤＣ−ＤＣコンバータの電流電圧変換部を具体化した回路図である。
【図３】本発明の実施形態１に係るＤＣ−ＤＣコンバータの制御回路を具体化した回路図である。
【図４】本発明の実施形態１に係るＤＣ−ＤＣコンバータの通常動作時のタイミングチャートである。
【図５】本発明の実施形態１に係るＤＣ−ＤＣコンバータの逆流防止時のタイミングチャートである。
【図６】本発明の実施形態２のＤＣ−ＤＣコンバータの回路図である。
【図７】本発明の実施形態２に係るＤＣ−ＤＣコンバータの制御回路を具体化した回路図である。
【図８】本発明の実施形態２に係るＤＣ−ＤＣコンバータの各コイル電流の総和の値と比較する閾値が高く変化したときのタイミングチャートである。
【図９】本発明の実施形態２に係るＤＣ−ＤＣコンバータの各コイル電流の総和の値と比較する閾値が低く変化したときのタイミングチャートである。
【図１０】従来のＤＣ−ＤＣコンバータの回路図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明のＤＣ−ＤＣコンバータの実施形態１、２を説明する。
【００２９】
（実施形態１）
（構成）
図１は、本発明の実施形態１に係るＤＣ−ＤＣコンバータの回路図である。
【００３０】
本実施形態のＤＣ−ＤＣコンバータは、入力端子からグラウンドまで順に直列接続されたコイルＬＳ（入力側コイル）とコンデンサＣＣとコイルＬＬ（出力側コイル）、コイルＬＳとコンデンサＣＣとの接続部とグラウンドとの間に接続されたダイオードＤ１およびダイオードＤ１に並列接続されたＭＯＳトランジスタＮｃｈ（入力側ＭＯＳトランジスタ）、コンデンサＣＣとコイルＬＬとの接続部と出力端子との間に接続されたＭＯＳトランジスタＰｃｈ（同期整流用ＭＯＳトランジスタ）、ＭＯＳトランジスタＮｃｈ、Ｐｃｈにオンオフを制御する制御信号を出力する制御回路ＣＣを有する。つまり、コイルＬＳ、ＬＬ、コンデンサＣＣ、ダイオードＤ１、ＭＯＳトランジスタＮｃｈ、Ｐｃｈ、制御回路ＣＣで同期整流型ＳＥＰＩＣであるＤＣ−ＤＣコンバータを構成している。
【００３１】
そして、制御回路ＣＣは、コイルＬＳに流れる電流ｉＬＳの電流値と、コイルＬＬに流れる電流の電流値ｉＬＬとの総和を表す電圧値が、所定の基準電圧Ｖｒｅｆ１より小さくなったときに、小さくなったことを示す判定信号を出力する判定部を備えており、判定信号に応じて、整流動作時においてＭＯＳトランジスタＰｃｈをオフにする。
【００３２】
ここで、ＭＯＳトランジスタＮｃｈは、ＮチャネルＭＯＳトランジスタで構成され、ＭＯＳトランジスタＰｃｈは、ＰチャネルＭＯＳトランジスタで構成される。また、ＭＯＳトランジスタＰｃｈは、いわゆる同期整流用ＭＯＳトランジスタである。
【００３３】
所定の基準電圧Ｖｒｅｆ１は、基準電圧源ＲＶＳ１で実現されており、逆流しない限界の負荷に応じた電圧である。負荷ＲＬが重い重負荷であるとき、負荷ＲＬには大きな負荷電流が流れるため、電流ｉＬＳと電流ｉＬＬの総和は大きくなる。一方、負荷ＲＬが軽い軽負荷であるとき、負荷ＲＬには小さな負荷電流が流れるため、電流ｉＬＳと電流ｉＬＬの総和は小さくなる。つまり、基準電圧Ｖｒｅｆ１をこれ以上軽負荷になると逆流してしまう負荷の値に応じた電圧にすることで、電流ｉＬＳと電流ｉＬＬの総和を表す電圧値が基準電圧Ｖｒｅｆ１を下回ったときに、負荷が逆流する限界の値であることを判定することができる。
【００３４】
ＭＯＳトランジスタＰｃｈには、ＭＯＳトランジスタＰｃｈがオフしたときにコイルＬＬの余剰電流を出力コンデンサＣＬと負荷ＲＬに供給できるようにダイオードＤ１が並列接続されている。また、ＭＯＳトランジスタＰｃｈは、オフ時にソースからドレインに電流が流れないように、バルクとソースが接続されて、ドレインからソースへの向きが順方向となるボディダイオードが形成されている。つまり、ダイオードＤ１は、ＭＯＳトランジスタＰｃｈのボディダイオードで代替えしてもよい。
【００３５】
また、電流ｉＬＳは電流電圧変換部ＳＳにより、電流ｉＬＳに応じた電圧値に変換され、電流ｉＬＬは電流電圧変換部ＳＬにより、電流ｉＬＬに応じた電圧値に変換される。そして、電流電圧変換部ＳＳ、ＳＬの出力が加算器Ａｄｄｅｒ１で加算され、コンパレータＣＭＰ１により基準電圧Ｖｒｅｆ１と比較される。電流電圧変換部ＳＳ、ＳＬは、センス抵抗やカレントミラー回路などで実現される。電流電圧変換部ＳＳ、ＳＬ、加算器Ａｄｄｅｒ１、基準電圧Ｖｒｅｆ１を実現する基準電圧源ＲＶＳ１、コンパレータＣＭＰ１により判定部が構成される。
【００３６】
制御回路ＣＣは、逆流防止を行わない通常動作時（電流ｉＬＳ、ｉＬＬの総和が所定の基準電圧Ｖｒｅｆ１よりも大きいとき）に、ＰＷＭ信号生成回路ＰＷＭＳＧよりＭＯＳトランジスタＮｃｈ、Ｐｃｈにオンオフを制御するＰＷＭ信号を出力する。なお、ＭＯＳトランジスタＮｃｈ、Ｐｃｈのオンオフを制御する制御信号を出力する制御回路ＣＣは、ＰＷＭ信号を出力するＰＷＭ信号生成回路ＰＷＭＳＧに限らず、ＰＦＭ信号を出力するＰＦＭ信号生成回路でもよいし、ΔΣ変調信号を出力するΔΣ変調器でもよい。ＰＷＭ信号生成回路ＰＷＭＳＧは、直列接続された抵抗Ｒ１、Ｒ２からなる抵抗分割回路により出力電圧ＶＯを監視して、出力電圧ＶＯに応じたデューティのＰＷＭ信号をＭＯＳトランジスタＮｃｈ、Ｐｃｈにそれぞれ出力する。
【００３７】
ここで、制御回路ＣＣは、逆流防止を行う逆流防止動作時に、コンパレータＣＭＰ１が出力する判定信号に応じてＭＯＳトランジスタＰｃｈを強制的にオフする。つまり、負荷ＲＬが軽い軽負荷のときには、加算器Ａｄｄｅｒ１の出力は基準電圧Ｖｒｅｆ１を下回ってコンパレータＣＭＰ１はローをＰＷＭ信号生成回路ＰＷＭＳＧに出力する。すると、ＰＷＭ信号生成回路ＰＷＭＳＧは、ＭＯＳトランジスタＰｃｈにハイを出力してＭＯＳトランジスタＰｃｈをオフする。
【００３８】
このように、本実施形態のＤＣ−ＤＣコンバータは、入力側コイルＬＳと出力側のコイルＬＬに流れる電流を監視して、これら電流の総和が所定の値より小さくなったときに、同期整流用ＭＯＳトランジスタＰｃｈをオフするようにしたため、軽負荷時に出力コンデンサＣＬから出力側コイルＬＬに電流が逆流することを防止できる。つまり、本実施形態は、入力側コイルＬＳと出力側コイルＬＬに流れる電流に基づいて、同期整流用ＭＯＳトランジスタＰｃｈをオフするようにしたため、軽負荷時に出力コンデンサＣＬから出力側コイルＬＬに電流が逆流することを防止できる。
【００３９】
また、出力端子に流れる電流を監視するものではなく、入力側コイルＬＳと出力側コイルＬＬの電流を監視するだけであるので、電力損失も少なく、構成も簡易である。
【００４０】
（電流電圧変換部の具体例）
図２は、電流電圧変換部ＳＳ、ＳＬを具体化した回路図である。
【００４１】
電流電圧変換部ＳＳは、センス抵抗ＳＲと差動増幅器ＳＡＭＰとで構成されている。センス抵抗ＳＲには、コイルＬＳに流れる電流ｉＬＳが流れ、センス抵抗ＳＲの両端には電流ｉＬＳに応じた電圧が発生する。そして、差動増幅器ＳＡＭＰは、センス抵抗ＳＲの両端の電圧を増幅して出力する。
【００４２】
電流電圧変換部ＳＬは、センス抵抗ＬＲと差動増幅器ＬＡＭＰとで構成されている。センス抵抗ＬＲには、コイルＬＬに流れる電流ｉＬＬが流れ、センス抵抗ＬＲの両端には電流ｉＬＬに応じた電圧が発生する。そして、差動増幅器ＬＡＭＰは、センス抵抗ＬＲの両端の電圧を増幅して出力する。
【００４３】
このように、電流を電圧に変換することで、簡単な構成で信号処理を行うことができる。
【００４４】
（制御回路の具体例）
次に、本実施形態の制御回路の具体例を説明する。
【００４５】
図３は、制御回路を具体的にした回路図である。
【００４６】
ＰＷＭ信号生成回路ＰＷＭＳＧは、誤差増幅器Ｅｒｒｏｒ  ＡＭＰ、基準電圧源ＲＶＳ２、インピーダンス素子Ｚ、加算器Ａｄｄｅｒ２、鋸波生成回路ＲＡＭＰ、コンパレータＣＭＰ２、フリップフロップＦＦ１、ＦＦ２、ＦＦ３、インバータＩＮＶ、ＮＯＲ回路ＮＯＲ、ＯＲ回路ＯＲ、バッファＢＵＦ１、ＢＵＦ２で構成される。
【００４７】
判定部の出力であるコンパレータＣＭＰ１の出力端子は、フリップフロップＦＦ２、ＦＦ３のリセット端子に接続されており、ローが入力されるとリセットされる。すると、フリップフロップＦＦ２、ＦＦ３からロー信号がＮＯＲ回路ＮＯＲに出力され、ＮＯＲ回路ＮＯＲでハイに変換されて、ＯＲ回路ＯＲを通じてＭＯＳトランジスタＰｃｈに入力される。そして、ＭＯＳトランジスタＰｃｈはオフして逆流が防止される。
【００４８】
（動作）
以下、具体的な動作説明をする。
【００４９】
＜通常動作時＞
出力電圧ＶＯを分圧した、分圧電圧ＦＢが誤差増幅器Ｅｒｒｏｒ  ＡＭＰの負入力端子に入力され、基準電圧源ＲＶＳ２の基準電圧Ｖｒｅｆ２からの誤差に応じた電流がインピーダンス素子Ｚに出力されて、誤差電圧に変換される。基準電圧Ｖｒｅｆ２は、所望の出力電圧に対応した電圧である。
【００５０】
誤差電圧は、鋸波生成回路ＲＡＭＰが出力する鋸波と加算器Ａｄｄｅｒ２で加算され、コンパレータＣＭＰ２で電流ｉＬＳに応じた電圧と比較されて、フリップフロップＦＦ１に誤差電圧に応じたデューティの信号が出力され、クロック信号ＣＬＫにより同期化されてフリップフロップＦＦ１よりＰＷＭ信号が出力される。このＰＷＭ信号はバッファＢＵＦ１を介してＭＯＳトランジスタＮｃｈに入力され、ＯＲ回路ＯＲ、バッファＢＵＦ２を介してＭＯＳトランジスタＰｃｈに入力される。なお、通常動作時は、加算器Ａｄｄｅｒ１の出力が基準電圧Ｖｒｅｆ１より大きいためコンパレータＣＭＰ１はハイを出力する。つまり、フリップフロップＦＦ２、ＦＦ３はそれぞれハイを出力し、ＮＯＲ回路ＮＯＲはＯＲ回路ＯＲにローを出力するため、コンパレータＣＭＰ１の出力はディスエーブルとなる。
【００５１】
図４に、この通常動作時のノードａ〜ｆまでの波形を示す。
【００５２】
図４に示すように、ａはクロック信号ＣＬＫの立ち上がりのタイミングで下がって行き、ｂはクロック信号ＣＬＫの立ち上がりに同期して、下降と上昇を繰り返す三角波となる。そして、ａが下がって行き、ｂが上昇し、ａとｂが接するとａは下降前のレベルに戻る。また、ｂとｅが加算されたｆは、基準電圧Ｖｒｅｆ１よりも大きく、ｃ、ｄにはコンパレータＣＭＰ２から出力された誤差電圧に応じたデューティのＰＷＭ信号が出力され、ＭＯＳトランジスタＮｃｈ、Ｐｃｈは通常のスイッチング動作を行う。
【００５３】
＜逆流防止時＞
負荷ＲＬが軽負荷となり、電流ｉＬＳと電流ｉＬＬの総和が小さくなって加算器Ａｄｄｅｒ１からｂとｅの加算信号が出力されたｆが基準電圧Ｖｒｅｆ１を下回ったとき、コンパレータＣＭＰ１はローを出力し、フリップフロップＦＦ２、ＦＦ３はリセットされる。フリップフロップＦＦ２、ＦＦ３からはローが出力されてＮＯＲ回路ＮＯＲに入力される。ＮＯＲ回路ＮＯＲは、ハイを出力してＯＲ回路ＯＲに入力される。そして、ＯＲ回路ＯＲは、ハイを出力してＭＯＳトランジスタＰｃｈに入力され、ＭＯＳトランジスタＰｃｈはオフする。つまり、ＰＷＭ信号生成回路ＰＷＭＳＧが出力するＰＷＭ信号に関わらず、ＭＯＳトランジスタＰｃｈには逆流防止信号であるハイが入力され、ＭＯＳトランジスタＰｃｈはオフする。
【００５４】
図５に、この逆流防止時のノードａ〜ｆまでの波形を示す。
【００５５】
図５に示すように、ａは通常動作と同等の概形の波形となっているが、軽負荷であるため帰還電圧ＦＢが低くなってａも低くなる。ｂは通常動作時よりも早くａと接して下降し、クロック信号ＣＬＫの立ち上がりのときのレベルに到達すると、一定値を維持する。つまり、軽負荷であるため、ｃのデューティは小さくなり、ｂは不連続モードとなる。そして、ｂとｅの加算信号が出力されたｆが基準電圧Ｖｒｅｆ１を下回ったときに、ｃにハイを加算してハイとなるｄを生成してｄがＭＯＳトランジスタＰｃｈに与えられる。つまり、ｃのＰＷＭ信号に関わらず、ｄにはＭＯＳトランジスタＰｃｈをオフする信号である逆流防止信号が入力され、ＭＯＳトランジスタＰｃｈをオフすることができる。
【００５６】
このようにして、何も制御をしなければ逆流をする期間において、ｄをハイとすることで軽負荷時に逆流を防止することができる。
【００５７】
上述した構成及び動作により、本実施形態のＤＣ−ＤＣコンバータは、入力側コイルＬＳと出力側コイルＬＬに流れる電流を監視して、これら電流の総和が所定の値より小さくなったときに、同期整流用ＭＯＳトランジスタＰｃｈをオフするようにしたため、軽負荷時に出力コンデンサＣＬから出力側コイルＬＬに電流が逆流することを防止できる。つまり、本実施形態は、入力側コイルＬＳと出力側コイルＬＬに流れる電流に基づいて、同期整流用ＭＯＳトランジスタＰｃｈをオフするようにしたため、軽負荷時に出力コンデンサＣＬから出力側コイルＬＬに電流が逆流することを防止できる。
【００５８】
また、出力端子に流れる電流を監視するものではなく、入力側コイルＬＳと出力側コイルＬＬの電流を監視するだけであるので、電力損失も少なく、構成も簡易である。
【００５９】
（実施形態２）
（構成）
図６は、本発明の実施形態２に係るＤＣ−ＤＣコンバータの回路図である。
【００６０】
本実施形態のＤＣ−ＤＣコンバータは、実施形態１の制御回路ＣＣが、過去のスイッチングサイクルで同期整流が行われたかどうかを記憶する記憶部ＭＣを、さらに備えたものである。
【００６１】
記憶部ＭＣは、同期整流が行われたことを記憶している場合に、過去のスイッチングサイクルよりも後の現在のスイッチングサイクルにおいて、基準電圧Ｖｒｅｆ１を小さな値に設定し、同期整流が行われなかったことを記憶している場合に、現在のスイッチングサイクルにおいて、基準電圧Ｖｒｅｆ１を大きな値に設定する。
【００６２】
具体的には、記憶部ＭＣは、過去のスイッチングサイクルにおいて、ＭＯＳトランジスタＰｃｈがオンして同期整流動作を行ったときに、オン状態（同期整流状態）であることを示し、ＭＯＳトランジスタＰｃｈがオンせずに非同期整流動作を行ったときに、オフ状態（非同期整流状態）であることを示す状態信号を記憶する。
【００６３】
基準電圧Ｖｒｅｆ１を生成する基準電圧源ＲＶＳ１は、電圧値の異なる基準電圧を生成する複数の基準電圧生成回路とセレクタとで構成できる。セレクタは、状態信号の値に応じて複数の基準電圧生成回路のうちの１つを選択して、状態信号に応じた基準電圧Ｖｒｅｆ１を出力できるようにする。基準電圧Ｖｒｅｆ１を生成する基準電圧源ＲＶＳ１は、基準電圧とグラウンド電圧とを分圧する抵抗分割回路とセレクタとで構成することもできる。
【００６４】
ここで、スイッチングサイクルとは、ＭＯＳトランジスタＮｃｈ、Ｐｃｈを１回ずつオンオフする周期であり、ＰＷＭ信号、クロック信号ＣＬＫの周期を意味する。
【００６５】
また、記憶部ＭＣは、ラッチＬＣとフリップフロップＦＦ４から構成され、現在のスイッチングサイクルにおいて、ＭＯＳトランジスタＮｃｈ、Ｐｃｈにそれぞれ与える信号を状態信号としてラッチＬＣで記憶し、次のスイッチングサイクルにおいて、フリップフロップＦＦ４が状態信号を基準電圧源ＲＶＳ１に出力する。そして、基準電圧Ｖｒｅｆ１は状態信号に応じて変化する。
【００６６】
ＭＯＳトランジスタＰｃｈがオンするとき、つまりローのとき、ラッチの出力はローとなり、フリップフロップＦＦ４は次のスイッチングサイクルでローを基準電圧源ＲＶＳ１に出力する。フリップフロップＦＦ４の出力がローであるとき、基準電圧Ｖｒｅｆ１の値は小さく設定され、ハイであるとき大きく設定される。基準電圧源ＲＶＳ１は、異なる電圧値をそれぞれ有する２以上の基準電圧Ｖｒｅｆ１をフリップフロップＦＦ４の出力に応じて切り替えることで実現している。
【００６７】
つまり、ＭＯＳトランジスタＮｃｈがオフしてＭＯＳトランジスタＰｃｈがオンするとき、つまりＭＯＳトランジスタＮｃｈにロー、ＭＯＳトランジスタＰｃｈにローが入力されるとき、この信号は同期整流動作を行ったことを示している。同期整流動作を行ったことを示す状態信号としてラッチＬＣはローを出力し、次のスイッチングサイクルでフリップフロップＦＦ４はローを出力する。そして、基準電圧Ｖｒｅｆ１は小さな値に設定される。
【００６８】
ＭＯＳトランジスタＮｃｈがオフしてＭＯＳトランジスタＰｃｈがオンしないとき、つまりＭＯＳトランジスタＮｃｈにロー、ＭＯＳトランジスタＰｃｈにハイが入力されるとき、これらの信号は非同期整流動作を行ったこと（同期整流を行わなかったこと）を示している。非同期整流動作を行ったことを示す状態信号としてラッチＬＣはハイを出力し、次のスイッチングサイクルでフリップフロップＦＦ４はハイを出力する。そして、基準電圧Ｖｒｅｆ１は大きな値に設定される。
【００６９】
ところで、軽負荷時に順方向に電流が流れている間に、ＭＯＳトランジスタＰｃｈがオンする場合（軽負荷時でＭＯＳトランジスタＰｃｈにより同期整流を行う場合）と、オンしない場合（軽負荷時でダイオードＤ１だけで整流を行う場合）を比較すると、ＭＯＳトランジスタＰｃｈがオンする場合のほうが、ダイオードＤ１の順方向電圧よりもＭＯＳトランジスタＰｃｈのオン電圧が小さいために損失が小さくなる。
【００７０】
損失が小さくなると、その分の電力を出力に供給できる。損失が小さいときと大きいときとで、入力する電力が同じであれば、損失が小さいときの方が出力の電力が大きくなる。損失が小さければ、出力に供給する電力を負荷ＲＬが一定に使用する場合、入力される電力が小さくなるように、ＭＯＳトランジスタＮｃｈに入力されるＰＷＭ信号のデューティは小さくなる。一方、損失が大きければ、入力される電力が大きくなるように、ＰＷＭ信号のデューティは大きくなる。
【００７１】
つまり、軽負荷時でＭＯＳトランジスタＰｃｈにより同期整流を行う場合、ＭＯＳトランジスタＮｃｈをオンする時間を短くすることで出力電圧ＶＯが維持され、軽負荷時でダイオードＤ１だけで整流を行う場合、ＭＯＳトランジスタＮｃｈをオンする時間を長くすることで出力電圧ＶＯが維持される。ＭＯＳトランジスタＰｃｈにより同期整流を行う状態（同期整流状態）と、ダイオードＤ１だけで整流を行う状態（非同期整流状態）とでは、それぞれＰＷＭ信号のデューティが異なるため、ＭＯＳトランジスタＮｃｈがオンしてコイルＬＳ、ＬＬに充電される充電電流の量は、同期整流状態と非同期整流状態とでは異なる。そのため、同期整流状態と非同期整流状態の境界付近で負荷変動が起こると、交互に同期整流状態、非同期整流状態となり、負荷ＲＬに供給される電流量が変化する。つまり、同期整流状態と逆流防止状態が混在することで、同期整流状態のＰＷＭ信号のデューティと非同期整流状態のＰＷＭ信号のデューティの差に応じた分だけ出力電圧ＶＯが変動する。
【００７２】
現在のスイッチングサイクルにおいて、ＭＯＳトランジスタＰｃｈがオンするとき、つまり軽負荷でないときは、出力電圧ＶＯが安定しており、負荷ＲＬに負荷電流が適切に供給されている状態にある。つまり、次のスイッチングサイクルでも軽負荷でなくＶＯが安定している可能性がある。
【００７３】
実施形態２に係るＤＣ−ＤＣコンバータは、ＭＯＳトランジスタＰｃｈに入力される信号がローであるとき、次のスイッチングサイクルで基準電圧Ｖｒｅｆ１を下げることで、より通常動作を維持することができる。
【００７４】
また、軽負荷であるとき出力コンデンサＣＬの出力電圧ＶＯが高く、次のスイッチングサイクルでも軽負荷で出力電圧ＶＯが下がり切っていない可能性があり逆流しやすい状態にある。
【００７５】
そこで、ＭＯＳトランジスタＮｃｈ、Ｐｃｈに入力される信号がともにハイのとき次のスイッチングサイクルで基準電圧Ｖｒｅｆ１を上げることで、より非同期整流動作を維持することができる。
【００７６】
すなわち、実施形態２に係るＤＣ−ＤＣコンバータは、過去のスイッチングサイクルにおいて、同期整流用ＭＯＳトランジスタＰｃｈをオンして同期整流を行ったときに、過去のスイッチングサイクルよりも後の現在のスイッチングサイクルにおいて、基準電圧Ｖｒｅｆ１を小さく設定し、過去のスイッチングサイクルで同期整流用ＭＯＳトランジスタＰｃｈがオンせずに非同期整流動作を行ったときに、現在のスイッチングサイクルにおいて、基準電圧Ｖｒｅｆ１を大きく設定する。
【００７７】
これにより、同期整流状態と非同期整流状態の境界付近での負荷変動が起こっても、安定したＶＯに応じたデューティのＰＷＭ信号をＭＯＳトランジスタＮｃｈ、Ｐｃｈにそれぞれ出力することができるため、同期整流状態のＰＷＭ信号のデューティと非同期整流状態のＰＷＭ信号のデューティの差に応じた分の出力電圧の変動を抑制することができる。
【００７８】
言い換えれば、同期整流状態と非同期整流状態との間を交互にまたぐような負荷変動が起こったとき、同期整流状態のＰＷＭ信号のデューティと非同期整流状態のＰＷＭ信号のデューティの差に応じた分の出力電圧の変動による出力電圧の適応時間を省略できるため、出力電圧が変化してから安定するまでの時間を短くすることができる。
【００７９】
本実施形態のＤＣ−ＤＣコンバータは、実施形態１の効果に加えて、同期整流状態のＰＷＭ信号のデューティと非同期整流状態のＰＷＭ信号のデューティの差に応じた分の出力電圧の変動を抑制することができるという効果を奏する。
【００８０】
（制御回路の具体例）
以下、制御回路の具体例を説明する。
【００８１】
図７は、制御回路を具体的にした回路図である。
【００８２】
実施形態１の制御回路ＣＣにおいて、バッファＢＵＦ１、ＢＵＦ２の出力がラッチＬＣに入力され、ラッチＬＣの出力がフリップフロップＦＦ４に入力され、フリップフロップＦＦ４の出力が、基準電圧源ＲＶＳ１に入力されたものである。クロック信号ＣＬＫは、フリップフロップＦＦ１、ＦＦ２と共用している。尚、ここではラッチＬＣは、１組のたすきがけになったＮＯＲ回路とインバータから構成されている。
【００８３】
（動作）
以下、実施形態２の動作説明をする。
【００８４】
＜通常動作時＞
実施形態１と同様である。
【００８５】
＜逆流防止時＞
図８は、各コイル電流の総和の値と比較する基準電圧Ｖｒｅｆ１が高く変化するときの非同期整流動作時のタイミングチャートである。
【００８６】
図８の第２周期目に示すように、fがクロック信号ＣＬＫの１周期のスイッチングサイクルの間基準電圧Ｖｒｅｆ１を上回らなかった場合、次の周期では基準電圧Ｖｒｅｆ１を高く設定する。
【００８７】
最初のスイッチングサイクルで、ｂとｅの和であるｆが基準電圧Ｖｒｅｆ１を上回り、再び下回ることでＰＷＭ信号のデューティが変化してコイルＬＳ、ＬＬに充電される充電電流の量が減少し、２周期目のスイッチングサイクルでは、ｆが基準電圧Ｖｒｅｆ１より常に低くなる。２周期目のクロック信号ＣＬＫの立ち上がりでは、ｃとｄがともにハイになり、ｄは２周期目のスイッチングサイクルの間ハイを維持する。そして、２周期目のスイッチングサイクル以降では、フリップフロップＦＦ４の入力端子Ｄがハイになり、３周期目のスイッチングサイクルでフリップフロップＦＦ４のＱ端子はハイとなる。これにより、基準電圧Ｖｒｅｆ１も上がり、ＭＯＳトランジスタＰｃｈがオンしない周期を連続的に発生しやすくすることができる。
【００８８】
図９は、各コイル電流の総和の値と比較する基準電圧Ｖｒｅｆ１が低く変化するときの非同期整流時のタイミングチャートである。
【００８９】
図９の第２周期目に示すように、fがクロック信号ＣＬＫの１周期の間基準電圧Ｖｒｅｆ１を上回った場合、次の周期では基準電圧Ｖｒｅｆ１の電圧を低く設定する。
【００９０】
最初のスイッチングサイクルでは、ｂとｅの和であるｆが基準電圧Ｖｒｅｆ１を常に下回ることでＰＷＭ信号のデューティが変化してコイルＬＳ、ＬＬに充電される充電電流の量が増加し、２周期目のスイッチングサイクルでは、一部区間でｆが基準電圧Ｖｒｅｆ１を上回る。コンパレータＣＭＰ２の誤差電圧が切り替わると、ｃとｄがともにローとなるため、フリップフロップＦＦ４の入力Ｄはローとなる。そして、３周期目のスイッチングサイクルのクロック信号ＣＬＫの立ち上がりでフリップフロップＦＦ４のＱ端子はローとなる。これにより、基準電圧Ｖｒｅｆ１も下がり、ＭＯＳトランジスタＰｃｈがオンする周期を連続的に発生しやすくすることができる。
【００９１】
本実施形態では、基準電圧Ｖｒｅｆ１は２値であり、基準電圧Ｖｒｅｆ１が低い値に設定されているときに、１周期のスイッチングサイクルの間、ｆが基準電圧Ｖｒｅｆ１を上回らなかった場合、次の周期のスイッチングサイクルの間、基準電圧Ｖｒｅｆ１を高い値に設定する。１周期のスイッチングサイクルの間、ｆが基準電圧Ｖｒｅｆ１を上回った場合、次の周期のスイッチングサイクルの間、基準電圧Ｖｒｅｆ１を低い値に維持する。
【００９２】
また、基準電圧Ｖｒｅｆ１が高い値に設定されているときに、１周期のスイッチングサイクルの間、ｆが基準電圧Ｖｒｅｆ１を上回らなかった場合、次の周期のスイッチングサイクルの間、基準電圧Ｖｒｅｆ１を高い値に維持する。１周期のスイッチングサイクルの間、ｆが基準電圧Ｖｒｅｆ１を上回った場合、次の周期のスイッチングサイクルの間、基準電圧Ｖｒｅｆ１を低い値に設定する。
【００９３】
つまり、記憶部ＭＣが、ステートマシンを構成して、連続するスイッチングサイクルで基準電圧Ｖｒｅｆ１をまたがないように、ヒステリシス制御を行っている。
【００９４】
このように、ＭＯＳトランジスタＰｃｈがオンしない周期が入った場合に基準電圧Ｖｒｅｆ１を高くすることによりＭＯＳトランジスタＰｃｈのオフが継続できる。また、ＭＯＳトランジスタＰｃｈがオンした場合、基準電圧Ｖｒｅｆ１を低くすることによりＭＯＳトランジスタＰｃｈのオフの周期が入りにくくなり、ＭＯＳトランジスタＰｃｈオンの周期が継続しやすくなるため、境界付近での負荷変動に対して、同期整流状態のＰＷＭ信号のデューティと逆流防止状態のＰＷＭ信号のデューティの差に応じた分の出力電圧の変動を抑制することができる。すなわち、出力電圧ＶＯが安定するまでの時間を短くすることができる。
【００９５】
上述した構成及び動作により、本実施形態のＤＣ−ＤＣコンバータは、実施形態１の効果に加えて、同期整流状態のＰＷＭ信号のデューティと非同期整流状態のＰＷＭ信号のデューティの差に応じた分の出力電圧の変動を抑制することができるという効果を奏する。
【００９６】
なお、本実施形態では、ＭＯＳトランジスタＮｃｈに入力される論理値とＭＯＳトランジスタＰｃｈに入力される論理値とをラッチして、過去のスイッチングサイクルにおいて、同期整流を行ったかどうかを記憶するようにしたが、コンパレータＣＭＰ１が出力する判定信号をラッチするようにしてもよい。しかし、ＭＯＳトランジスタＮｃｈに入力される論理値とＭＯＳトランジスタＰｃｈに入力される論理値とをラッチする構成の方が、判定信号が瞬間的に変動しても（ハイから一瞬ローになり、再びハイになっても）、クロックＣＬＫに同期して１スイッチングサイクルの間、論理値が維持されるため、安定してラッチできる。
【産業上の利用可能性】
【００９７】
本発明は、電源システムの分野で好適に利用できる。
【符号の説明】
【００９８】
ＣＣ  制御回路
ＰＷＭＳＧ  ＰＷＭ信号生成回路
ＣＭＰ  コンパレータ
ＲＶＳ  基準電圧源
Ｎｃｈ、Ｐｃｈ  ＭＯＳトランジスタ
ＲＬ  負荷
ＲＡＭＰ  鋸波生成回路
Ｚ  インピーダンス素子
ＭＣ  記憶部
ＬＣ  ラッチ
Ｓ  電流電圧変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014017930.tif 000009
【図８】
2014017930.tif 000010
【図９】
2014017930.tif 000011
【図１０】
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