(57)【要約】      （修正有）【課題】光電変換素子から取り出す電力の低下を抑制することが可能な集光型光電変換装置を提供する。【解決手段】ｐ型シリコン基板４およびｐ型シリコン基板４上に形成された、シリコンの伝導帯のエネルギー準位との差が０．１ｅＶ以上０．３５ｅＶ以下である伝導帯のエネルギー準位を持つ材料からなり、ｐ型シリコン基板４よりも厚みが薄いｎ型半導体層を有する第１光電変換体５と、第１光電変換体５上に積層された、シリコンのバンドギャップよりも大きいバンドギャップを持つ光電変換領域を有する第２光電変換体３とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ｐ型シリコン基板および該ｐ型シリコン基板上に形成された、シリコンの伝導帯のエネルギー準位との差が０．１ｅＶ以上０．３５ｅＶ以下である伝導帯のエネルギー準位を持つ材料からなり、前記ｐ型シリコン基板よりも厚みが薄いｎ型半導体層を有する第１光電変換体と、
該第１光電変換体上に積層された、シリコンのバンドギャップよりも大きいバンドギャップを持つ光電変換領域を有する第２光電変換体と
を備えた光電変換素子。
【請求項２】
前記ｎ型半導体層は、シリコンの伝導帯のエネルギー準位との差が０．２ｅＶ以上０．３ｅＶ以下である伝導帯のエネルギー準位を持つ材料からなる請求項１に記載の光電変換素子。
【請求項３】
前記ｐ型シリコン基板は、表面の転位密度が、１×１０１１ｃｍ−２以上２×１０１２ｃｍ−２以下である請求項１または２に記載の光電変換素子。
【請求項４】
前記ｎ型半導体層は、ガリウムリン、ガリウムインジウムリンまたはシリコンカーバイドからなる請求項１〜３のいずれかに記載の光電変換素子。
【請求項５】
前記第２光電変換体は、一導電型の第１半導体層および該第１半導体層上に積層された、該第１半導体層よりも厚みが薄く、且つシリコンのバンドギャップよりも大きいバンドギャップを持つ逆導電型の第２半導体層からなり、前記光電変換領域が前記第１半導体層の前記第２半導体層との接触界面付近に位置する請求項１〜４のいずれかに記載の光電変換素子。
【請求項６】
前記第２光電変換体は、一導電型の第１半導体層、前記光電変換領域であって３次元周期構造からなる量子ドット層および逆導電型の第２半導体層からなる請求項１〜４のいずれかに記載の光電変換素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子に関するものである。
【背景技術】
【０００２】
現在、光を電気に変換する光電変換素子として、バンドギャップの異なる光電変換層を複数積層した光電変換素子が種々提案されている。このような光電変換素子においては、バンドギャップに対応する波長の光が、それぞれの光電変換層で吸収されるようになっている。これまで、光電変換層の一つとしてｐ型シリコン基板を用いた光電変換素子が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2002−222973号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された光電変換素子によれば、ｐ型シリコン基板にシリコンがｎ型となるドーパント材料を拡散させてｎ型層をｐ型シリコン基板内に形成していたため、工程が複雑化していた。また、このように拡散によって光電変換層が形成されていることから、長期信頼性が問題となることがあった。
【０００５】
本発明は上記課題に鑑みてなされたものであり、その目的は、ｐ型シリコン基板上にｎ型半導体層を積層させてヘテロ接合させることによって設計の自由度を高めることが可能な光電変換素子を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の光電変換素子は、ｐ型シリコン基板および該ｐ型シリコン基板上に形成された、シリコンの伝導帯のエネルギー準位との差が０．１ｅＶ以上０．３５ｅＶ以下である伝導帯のエネルギー準位を持つ材料からなり、前記ｐ型シリコン基板よりも厚みが薄いｎ型半導体層を有する第１光電変換体と、該第１光電変換体上に積層された、シリコンのバンドギャップよりも大きいバンドギャップを持つ光電変換領域を有する第２光電変換体とを有する。
【発明の効果】
【０００７】
本発明の光電変換素子は、ｐ型シリコン基板上にｎ型半導体層を成膜して光電変換層を形成することから、ｐ型シリコン基板にｎ型ドーパントを拡散することを不要にすることができる。このように光電変換層をヘテロ接合によって形成することから、長期信頼性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の光電変換素子の実施形態の一例を示す斜視図である。
【図２】本発明の光電変換素子の実施形態の一例を示す断面図であり、図１のＡ−Ａ’線で切断したときの断面に相当する。
【図３】図２に示す光電変換素子において、ｐ型半導体（ｐ型シリコン基板）とｎ型半導体（ｎ型半導体層）との接合界面付近においてエネルギーバンドを模式的に示した模式図である。
【図４】本発明の光電変換素子に相当する計算モデルを用いて計算した結果である。
【図５】本発明の光電変換素子の変形例を示す断面図であり、図１のＡ−Ａ’線で切断したときの断面に相当する。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態の一例について図を参照しながら説明する。なお、本発明は以下の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を施すことができる。
【００１０】
＜光電変換素子＞
本発明の一実施形態に係る光電変換素子１は、図１に示すように、第１光電変換体２および第２光電変換体３を有している。
【００１１】
第１光電変換体２は、図２に示すように、主としてｐ型半導体４およびｎ型半導体５によって構成されている。ｐ型半導体４としては、ホールをキャリアとする半導体によって構成されていればよく、ｎ型半導体５としては、電子をキャリアとする半導体によって構成されていればよい。
【００１２】
具体的には、ｐ型半導体４として例えばシリコンまたはゲルマニウムなどにｐ型の導電型を付与したものを用いることができる。ｎ型半導体５としてｐ型半導体４の格子定数に近い格子定数を持つ材料にｎ型の導電型を付与したものを用いることができる。本実施形態ではｐ型半導体４としてｐ型シリコン基板を用い、ｎ型半導体５としてｎ型半導体層を用いた場合について説明する。以降の説明において、ｐ型シリコン基板４およびｎ型半導体層５と示すことがある。
【００１３】
ｐ型シリコン基板４は、例えば多結晶シリコンからなる基板を用いることができる。多結晶シリコンからなるｐ型シリコン基板４は、多結晶シリコンのインゴットから切り出すことで準備することができる。多結晶シリコンをｐ型化するためには、例えばホウ素などのドーパントを用いればよい。ドーパント濃度は、例えば1016ｃｍ−３となるように設定することができる。ｐ型シリコン基板４の厚みは、例えば、250μｍ以下に設定すること
ができる。ｐ型シリコン基板４の形状は、特に限定されるものではないが、製法上の観点から平面視で四角形状としてもよい。
【００１４】
ｎ型半導体層５は、ｐ型シリコン基板４に入射する光の方向に積層すればよい。本実施形態ではｐ型シリコン基板４の上方向から光が入射するため、ｎ型半導体層５はｐ型シリコン基板４上に形成されている。ｎ型半導体層５は、ｐ型シリコン基板４の厚みに対して薄くなるように形成されている。ｎ型半導体層５は、厚みが、例えば100ｎｍ以上５μｍ
以下となるように設定することができる。このように光が入射する方向に配置された半導体の厚みを薄くすることによって、光が半導体によって吸収されることを抑制することができる。
【００１５】
ここで、ｎ型半導体層５の厚みをｐ型シリコン基板４の厚みに対して薄くなるように形成した場合、ｎ型半導体層５がｐ型シリコン基板４にヘテロ接合された際に、光電変換されることとなる空乏層がｐ型シリコン基板４の接合界面付近に形成されることとなる。
【００１６】
ｎ型半導体層５は、ｐ型シリコン基板４を構成するシリコンよりもバンドギャップが大きく、且つシリコンの伝導帯のエネルギー準位との差が0.1ｅＶ以上0.35ｅＶ以下である
伝導帯のエネルギー準位を持つ材料によって構成されている。ｎ型半導体層５の材料としては、例えば、ガリウム、インジウムおよびリンの混晶（ＧａｘＩｎｙＰ（１−ｘ―ｙ））またはシリコンカーバイドを用いることができる。
【００１７】
ガリウム、インジウムおよびリンの混晶（ＧａｘＩｎｙＰ（１−ｘ―ｙ））のバンドギャップは、インジウムリンのバンドギャップが1.29ｅＶであり、ガリウムリンのバンドギャップが2.3ｅＶであることから、1.29ｅＶ以上2.3ｅＶ以下に設定される。なお、ＧａＩｎｘＰ（１−ｘ）の混晶比は、シリコンの伝導帯のエネルギー準位との差が0.1ｅＶ以上0.35ｅＶ以下である伝導帯のエネルギー準位を持つように設定すればよい。シリコンカー
バイドのバンドギャップは、結晶構造によって、例えば2.8ｅＶ以上3.1ｅＶ以下に設定される。
【００１８】
このようにｐ型シリコン基板４上にｎ型半導体層５が積層され、両者がヘテロ接合した場合、図３に示すように、接合界面付近の両者のバンドが曲がり、ｐ型シリコン基板４側に空乏層が形成されることとなる。ここで、図３において、Ｅｃは伝導帯のエネルギー準位、Ｅｆはフェルミ準位およびＥｖは価電子帯のエネルギー準位をそれぞれ示している。
【００１９】
このように形成された第１光電変換体２は、ｐ型シリコン基板４側に空乏層が形成されることとなるため、シリコンのバンドギャップに応じた光を光電変換することができる。すなわち、シリコンのバンドギャップエネルギーが1.1ｅＶであることから、1200ｎｍよ
り短い波長の光を光電変換することができる。
【００２０】
ｎ型半導体層５は、ｐ型シリコン基板４上に気相成長法などを用いて成膜させることができる。結晶を気相成長させる方法としては、例えば分子線エピタキシャル法、有機金属気相成長法、ハイドライド気相成長法またはパルスレーザデポジション法などを用いることができる。
【００２１】
ｎ型半導体層５を成長させる際に、ｐ型シリコン基板４上にまずバッファ層を形成してもよい。バッファ層を形成する方法としては、ｐ型シリコン基板４の基板温度を、ｎ型半導体層５の成長温度に対して、例えば300℃以上700℃以下の低温にすることでアモルファスからなるバッファ層を形成することができる。
【００２２】
このようにバッファ層を形成した後、ｎ型半導体層５を成膜することによって、ｐ型シリコン基板４とｎ型半導体層５との熱膨張係数の違いに起因する熱応力を緩和することができ、ｎ型半導体層５の結晶性を向上させることができる。バッファ層は、厚みが、例えば１ｎｍ以上100ｎｍ以下となるように設定することができる。
【００２３】
第２光電変換体３は、第１光電変換体２上に積層されて設けられている。第２光電変換体３は、第１光電変換体２のバンドギャップよりも大きいバンドギャップを持つ光電変換領域を有している。
【００２４】
ここで本実施形態の場合、ｎ型半導体層５がｐ型シリコン基板４よりも薄いことから光電変換層である空乏層がｐ型シリコン基板４内に配置されるため、第１光電変換体２のバンドギャップとしてｐ型シリコン基板４を構成するシリコンのバンドギャップを用いればよい。すなわち、シリコンのバンドギャップは１．１ｅＶであるため、第２光電変換体３の光電変換領域のバンドギャップを１．１ｅＶよりも大きくなるように設定すればよい。
【００２５】
第２光電変換体３としては、一導電型の第１半導体層６および逆導電型の第２半導体層７を有するように構成されている。第１半導体層６は、ｎ型半導体層５上に積層されている。第２半導体層７は、第１半導体層６上に積層されており、第１半導体層よりも厚みが薄く、且つ第１光電変換体２のバンドギャップよりも大きなバンドギャップを持つように設定されている。
【００２６】
第１半導体層６および第２半導体層７は、ｎ型半導体層５の格子定数を考慮して材料を
選択すればよい。具体的に、第１半導体層６および第２半導体層７は、例えば、ガリウム、リン、シリコン、アルミニウム、ヒ素、ニオブ、インジウム、セレン、亜鉛、リンまたは炭素などのうち２種類以上を含む混晶などから選択される。
【００２７】
第１半導体層６の導電型によっては、ｎ型半導体層５との間にキャリアが流れるようにするトンネル層を配置してもよく、その場合には第１半導体層６および第２半導体層７の材料をトンネル層の格子定数によって選択すればよい。トンネル層は、例えばアルミニウム、ガリウム、インジウム、ヒ素またはリンなどのうち２種類以上を含む混晶を用いることができる。トンネル層として、具体的に、例えばｎ型アルミニウムインジウムリン、ｎ＋＋型インジウムガリウムリン、ｐ＋＋型アルミニウムガリウムヒ素およびｐ型アルミニウムインジウムリンを順次積層したダブルヘテロ構造の導電半導体層を用いることができる。
【００２８】
トンネル層を構成するそれぞれの層は、数10ｎｍ程度に設定されている。このように設けられたトンネル層は、それぞれの層がトンネル接合されることとなり、かかるトンネル接合により設けられたトンネル障壁で少数キャリアを閉じ込めるとともに、多数キャリアを通過させることができ、トンネル層全体を低抵抗とすることができる。なお、このようなトンネル層の厚みは、例えば100ｎｍ以下に設定することが望ましい。
【００２９】
第２半導体層７が、第１半導体層６よりも薄く形成されていることから、光電変換領域である空乏層が、第１半導体層６の第２半導体層７との接触界面付近に位置するようになる。そのため、第２半導体層７のバンドギャップとしては、第１半導体層６を構成する材料のバンドギャップよりも大きくなるように設定すればよい。
【００３０】
第２光電変換体３を構成する２つの半導体層は、ｎ型半導体層５と同様に気相成長法によって成膜することができる。すなわち、ｎ型半導体層５を成膜した後、成長容器に流す原料ガスを変えることによって、第２光電変換体３を成膜することができる。そのため、ｐ型シリコン基板４を成長容器から取り出す必要がなく、生産性を向上させることができる。
【００３１】
このような光電変換素子１には、第２光電変換体３の上面３Ａに第１電極８と、第１光電変換体２の下面２Ｂに第２電極９が設けられている。第１電極８は、第２光電変換体３の上面３Ａに光を入射しやすくするように設定される。第１電極８の形状は、平面視したときに、第２光電変換体３の上面３Ａに対して占める割合が小さくなるように設定すればよい。第１電極８の形状としては、例えば櫛歯状の形状を用いることができる。
【００３２】
第１電極８の形状は櫛歯状電極に限らず、光が第２光電変換体３の上面３Ａに入射しやすい形状であればよい。第２電極９は、第１光電変換体２の下面２Ｂの全体に設けられている。第２電極９が第１光電変換体２の下面２Ｂの全体に設けられていることにより、第１光電変換体２で発生したキャリアを効率良く第２電極９に導くことができる。本実施形態では、第１電極８が２つの櫛歯状電極が向かい合うように配置された場合について説明する。このように第１電極８が２つの櫛歯状電極が向かい合うように配置されていることによって、電極指間隔を狭くすることができ、表面再結合されることを抑制することができる。
【００３３】
第１電極８および第２電極９は、例えばアルミニウム、チタン、ニッケル、クロム、インジウム、錫、モリブデン、銀、金、タンタルまたは白金などの金属材料や、酸化錫、酸化インジウムまたは酸化インジウム錫などの金属酸化物材料や、銀−アルミニウム合金、金−亜鉛合金または金−ベリリウム合金などの合金材料を用いることができる。
【００３４】
第１電極８および第２電極９は、例えばスパッタリング法、真空蒸着法または厚膜印刷法などにより形成することができる。第１電極８および第２電極９は、金属材料を例えば厚みを0.5μｍ以上５μｍ以下とすることができる。第１電極８は、例えば酸化インジウ
ムまたは酸化スズなどのいずれかの金属酸化物材料を含む透明電極などを用いることにより、第２光電変換体３に入射する光が当該電極を透過しやすくなることから、光電変換素子１の発電量を向上させることができる。
【００３５】
本実施形態の光電変換素子では、ｐ型シリコン基板４を構成するシリコンの伝導帯のエネルギー準位との差が0.1ｅＶ以上0.35ｅＶ以下である伝導帯のエネルギー準位を持つ材
料でｎ型半導体層５を形成している。このように、ｐ型シリコン基板４上にｎ型半導体層５を形成して、両者をヘテロ接合させることによって光電変換領域を持つ第１光電変換体２を形成することから、例えば材料選択などの設計の自由度を高めることができる。
【００３６】
従来の光電変換素子では、ｐ型シリコン基板にｎ型の導電型を付与するドーパントを熱または電子ビームによって拡散させることによりｐ型シリコン基板内にｐｎ接合を形成して第１光電変換体を形成していた。そのため、ｐ型シリコン基板上に、例えば第２光電変換体として半導体を成膜する場合には成膜温度が高いことから熱の影響を受けて、第１光電変換体の特性が劣化しやすいという問題があった。
【００３７】
本実施形態ではｐ型シリコン基板４上にｎ型半導体層５を成膜して第１光電変換体２を形成することから、ｐ型シリコン基板４にドーパントを拡散させて形成する場合と比較して、ｎ型半導体層５の上に第２光電変換体５を形成した際に、第１光電変換体３が熱によって特性が劣化されにくくすることができる。
【実施例】
【００３８】
次に、ｐ型シリコン基板４およびｎ型半導体層５を有する第１光電変換体２について、ｐ型シリコン基板４およびｎ型半導体層５の特性によって第１光電変換体２の光電変換効率がどのように変化するか計算を行なった。
【００３９】
計算モデルとして、ｐ型アモルファスシリコン層、ｐ型シリコン層、ｎ型半導体層および酸化亜鉛を順次積層したものを用いた。ｐ型アモルファスシリコンは厚みが５ｎｍであり、ｐ型ドーパント（ホウ素）のドープ量を３×1019ｃｍ−３に設定した。ｐ型シリコン層は厚みが180μｍであり、ｐ型ドーパント（ホウ素）のドープ量を1.5×1016ｃｍ−３に設定した。また、ｎ型半導体層は厚みが５ｎｍであり、ｎ型ドーパント（硫黄）のドープ量を１×1018ｃｍ−３に設定した。さらに、酸化亜鉛は、80ｎｍに設定した。なお、ｐ型アモルファスシリコン層およびｐ型シリコン層はｐ型シリコン基板４に相当するものである。
【００４０】
図４は、上記計算モデルに対して、太陽光（ＡＭ１．５Ｇ）を入射した場合の計算結果である。図４において、Ｄｉｔはｐ型シリコン層の表面（ｎ型ガリウムリン層との界面）付近に存在する界面準位密度を示している。また図４において、ΔＥｃは、シリコンの伝導帯のエネルギー準位と、ｎ型半導体層のエネルギー準位との差を示すものである。
【００４１】
この結果から、ΔＥｃが0.1ｅＶ以上0.35ｅＶ以下となるようにｎ型半導体層５の材料
を設定した場合、第１光電変換体２の光電変換効率の低下を招きにくいことがわかる。すなわち、シリコンの伝導帯のエネルギー準位との差が0.1ｅＶ以上0.35ｅＶ以下である伝
導帯のエネルギー準位を持つ材料でｎ型半導体層５を構成することによって、光電変換効率の低下を招きにくいことがわかる。
【００４２】
さらに、ΔＥｃが0.2ｅＶ以上0.3ｅＶ以下となるようにｎ型半導体層５の材料を設定す
ることによって、ｐ型シリコン層の界面準位密度が変動した場合でも、光電変換効率の低下を招きにくいことがわかる。ここで界面準位密度は、界面付近に存在する転位の数に比例することから、上述のようにΔＥｃを設定することによって、ｐ型シリコン層の界面付近に存在する転位の数で光電変換効率が変動しにくくすることができる。ΔＥｃが0.2ｅ
Ｖ以上0.3ｅＶ以下となるようなｎ型半導体層５の材料としては、例えばガリウムリンお
よびシリコンカーバイドを用いることができる。
【００４３】
（光電変換素子の変形例１）
ｎ型半導体層５は、第２光電変換体３を構成する材料のバンドギャップよりも大きく設定してもよい。換言すると、第２光電変換体３を構成する材料のバンドギャップを、ｎ型半導体層５を構成する材料のバンドギャップよりも大きくなるように設定してもよい。このようにｎ型半導体層５の材料を設定することによって、ｎ型半導体層５で吸収される光の量を減らすことができる。
【００４４】
（光電変換素子の変形例２）
上述の実施形態では、第２光電変換体３として第１半導体層６および第２半導体層７をヘテロ接合したものを用いたが、図５に示すように、量子ドット層10を利用したものを用いてもよい。
【００４５】
量子ドット層10は、第１半導体層６と第２半導体層７との間に配置すればよい。量子ドット層10は、例えば３次元周記構造を用いることができる。３次元周期構造は、例えばナノメートルサイズの微細構造を用いることができる。量子ドット層10を３次元周期構造とすることによって、電子の移動が３次元方向に抑制されることとなる。その結果、ミニバンドと呼ばれるエネルギー準位を形成することができる。
【００４６】
このように量子ドット層10を形成する場合、中間バンドで光電変換されることとなるため、光電変換領域は量子ドット層10となる。量子ドット層10は３次元周期構造の設計によってミニバンドのエネルギー準位を変えることができるため、光電変換素子の設計の自由度をさらに高めることができる。
【００４７】
上述の実施形態では、２つの光電変換体を用いて光電変換する光電変換素子について説明したが、光電変換体で光電変換できる光の波長を考慮して３つの光電変換体を用いて光電変換素子を構成してもよい。その場合、例えば、第１光電変換体２、第２光電変換体３および第３光電変換体を順次積層したものを用いることができる。第１光電変換体２は1200ｎｍよりも短いピーク波長の光、第２光電変換体３は700ｎｍよりも短いピーク波長の光、および第３光電変換体は550ｎｍよりも短いピーク波長の光をそれぞれ吸収するように設定すればよい。
【符号の説明】
【００４８】
１  光電変換素子
２  第１光電変換体
２Ｂ  下面
３  第２光電変換体
３Ａ  上面
４  ｐ型半導体（ｐ型シリコン基板）
５  ｎ型半導体（ｎ型半導体層）
６  第１半導体層
７  第２半導体層
８  第１電極
９  第２電極
１０  量子ドット層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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