(57)【要約】【課題】オン電圧と電力損失のトレードオフを維持したまま、高耐圧化を可能とし、高温環境下の耐圧劣化が抑制可能な半導体装置を得るものである。【解決手段】一方の面側にゲート部１６と第１導電型のベース層７とが形成された第２導電型のドリフト層１と、ドリフト層１の他方の面側に形成され、第１のコレクタ層３と第１のコレクタ層３よりも不純物濃度が低い第２のコレクタ層１１とを有する第１導電型のコレクタ層と、ドリフト層１内の第１導電型のコレクタ層３に近接する領域を流れる電流の経路を制限する電流経路制限層１０とを備えたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の面側にゲート部と第１導電型のベース層とが形成された第２導電型のドリフト層と、
前記ドリフト層の他方の面側に形成され、第１のコレクタ層と前記第１のコレクタ層よりも不純物濃度が低い第２のコレクタ層とを有する第１導電型のコレクタ層と、
前記ドリフト層内に形成され、前記ドリフト層内の前記第１導電型のコレクタ層に近接する領域を流れる電流の経路を制限する電流経路制限層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ドリフト層中の電子のライフタイムを制御し、前記電流経路制限層に接して配置されたライフタイム制御層を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のコレクタ層は、前記電流経路制限層の下部まで延長されて形成されたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１のコレクタ層は、前記電流経路制限層の下部にあり、前記電流経路制限層よりも幅が短いことを特徴とする請求項３記載の半導体装置。
【請求項５】
一方の面側にゲート部と第１導電型のベース層とが形成された第２導電型のドリフト層と、
前記ドリフト層の他方の面側に形成された第１導電型のコレクタ層と、
前記ドリフト層内に形成され、前記ドリフト層内の前記第１導電型のコレクタ層に近接する領域を流れる電流の経路を制限する電流経路制限層と、
前記ドリフト層中の電子のライフタイムを制御し、前記電流経路制限層に接して配置されたライフタイム制御層と、
を備えたことを特徴とする半導体装置。
【請求項６】
前記電流経路制限層は、外周部を円弧状としたことを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記電流経路制限層は、絶縁材料で構成されたことを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記ドリフト層内に、前記ベース層と前記ゲート部とに接する第２導電型のキャリア蓄積層を備えたことを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート部は、トレンチ型ゲートであることを特徴とする請求項１ないし請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート部は、平面型ゲートであることを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置。
【請求項１１】
前記ドリフト層中に、前記第１導電型のコレクタ層に接して配置された第２導電型のバッファ層を備えたことを特徴とする請求項１ないし請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記電流が通過し、前記電流経路制限層の側面に接する領域に前記ライフタイム制御層を備えたことを特徴とする請求項１ないし請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記ドリフト層の前記他方の面から前記電流経路制限層の対向する面までの領域に前記ライフタイム制御層を備えたことを特徴とする請求項１ないし請求項１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主に数百ボルト以上の耐圧、数アンペア以上の電流を有するパワーエレクトロニクス用のバイポーラ型スイッチング半導体装置に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクスに用いられるバイポーラ型スイッチング半導体装置(パワー半導体デバイス)の代表的なものとして、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が挙げられる。ＩＧＢＴは、半導体表面に対して垂直に高電圧を保持、あるいは大電流を流すことができ、ゲート電極に周期的に１５Ｖ程度の電圧を印加することで、上述の高電圧を保持する(ＩＧＢＴオフ)状態と大電流を流す(ＩＧＢＴオン)状態とを交互に存在させることのできるスイッチング半導体装置(縦型デバイス)である。
【０００３】
また、パワーエレクトロニクスに用いられるスイッチング装置は、高温(１２５℃前後)環境下に置かれることが多く、そういった環境でも適正なデバイス寿命(高信頼性)を得るためには、ＩＧＢＴオフ状態において、リーク電流を出来るだけ低く抑える必要がある。これは、高温環境下において、キャリア発生確率が高くなることによる局所的な熱の発生をできるだけ抑え、熱暴走によるデバイス破壊を防止するためである。
【０００４】
従来の半導体装置においては、ｎ-ドリフト層内に、キャリアをトラップすることが可能な層を形成していた（特許文献１）。また、別の従来の半導体装置では、裏面コレクタ層の濃度を部分的に変更した層を形成していた（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２-５３０８６９号公報（第８頁、第２図）
【特許文献２】特許第３６２３５２９号公報（第５頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バイポーラ素子であるＩＧＢＴの特性として、低オン電圧化とスイッチングオフ時の電力損失低減とはトレードオフの関係にあり、かつ、高温環境下でも正常に動作することが望ましい。
【０００７】
従来の半導体装置では、ｎ-ドリフト層内に、キャリアをトラップすることが可能な層を形成していたため、ｎ-ドリフト層内のキャリア数が相対的に減少し、オン電圧が増加する問題点があった（特許文献１）。また、別の従来の半導体装置では、裏面コレクタ層の濃度を部分的に変更した層を形成していたため、高温環境下で素子耐圧が減少するという問題点があった（特許文献２）。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、オン電圧と電力損失のトレードオフを維持したまま、高耐圧化を可能とし、高温環境下の耐圧劣化が抑制可能な半導体装置を得るものである。
【課題を解決するための手段】
【０００９】
この発明に係る半導体装置においては、一方の面側にゲート部と第１導電型のベース層とが形成された第２導電型のドリフト層と、前記ドリフト層の他方の面側に形成され、第１のコレクタ層と前記第１のコレクタ層よりも不純物濃度が低い第２のコレクタ層とを有する第１導電型のコレクタ層と、前記ドリフト層内の前記第１導電型のコレクタ層に近接する領域を流れる電流の経路を制限する電流経路制限層とを備えたことを特徴とする。
【発明の効果】
【００１０】
この発明は、ｎ-ドリフト層内に電流経路を制限する層とｐコレクタ層に低濃度領域とを設けたことで、オン電圧と電力損失のトレードオフを維持したまま、高耐圧化を可能としたので、高温環境下の耐圧劣化を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】この発明の実施の形態1（コレクタ低濃度化層なし）におけるスイッチングオフ時のキャリアの流れを示す断面図である。
【図３】この発明の実施の形態1（コレクタ低濃度化層あり）におけるスイッチングオフ時のキャリアの流れを示す断面図である。
【図４】この発明の実施の形態１における順方向Ｉ-Ｖ特性シミュレーション結果の図である。
【図５】この発明の実施の形態１における逆方向Ｉ-Ｖ特性シミュレーション結果の図である。
【図６】この発明の実施の形態１におけるスイッチングオフ時の特性シミュレーション結果の図である。
【図７】この発明の実施の形態１における半導体装置(変形例)を示す断面図である。
【図８】この発明の実施の形態１における半導体装置(変形例)を示す断面図である。
【図９】この発明の実施の形態１における半導体装置(変形例)を示す断面図である。
【図１０】この発明の実施の形態１における半導体装置(変形例)を示す断面図である。
【図１１】この発明の実施の形態１における半導体装置(変形例)を示す断面図である。
【図１２】この発明の実施の形態１における半導体装置(変形例)を示す断面図である。
【図１３】この発明の実施の形態２における半導体装置を示す断面図である。
【図１４】この発明の実施の形態２における半導体装置(変形例)を示す断面図である。
【図１５】この発明の実施の形態２における半導体装置(変形例)を示す断面図である。
【図１６】この発明の実施の形態２における半導体装置(変形例)を示す断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置の断面模式図である。はじめに、この発明の実施の形態１における半導体装置の構成について説明する。第１導電型をｐ型、第２導電型をｎ型として説明する。図１に示すように、半導体装置１００は、第２導電型のドリフト層であるｎ-ドリフト層１、第２導電型のバッファ層であるｎバッファ層２、第１導電型のコレクタ層であり第１のコレクタ層であるｐコレクタ層３、ゲート部であるトレンチゲート４、ゲート部であるダミートレンチゲート５、第２導電型のキャリア蓄積層であるｎキャリア蓄積層６、第１導電型のベース層であるｐベース層７、ｐ+拡散層８、ｎ＋ソース層９、電流経路制御層１０、第１電導型で第１のコレクタ層３より不純物濃度が低濃度である第２のコレクタ層であるｐコレクタ低濃度化層１１、ゲート絶縁膜１５、ゲート電極１６を備えている。
【００１３】
図１に示した半導体装置１００は、ＣＳＴＢＴＴＭ（Ｃａｒｒｉｅｒ  Ｓｔｏｒｅｄ  Ｔｒｅｎｃｈ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。一般的に言われているトレンチＩＧＢＴとの違いは、キャリア蓄積層６が設けられている点である。このキャリア蓄積層６を設けたことで、ホールを蓄積する効果が得られ、伝導度変調効果を促進することができ、ＩＧＢＴよりも低オン電圧化が可能となる。ただし、ＣＳＴＢＴＴＭとＩＧＢＴとはデバイス構造としては異なるが、デバイス動作としては、基本的にほぼ同様の動作をする。そのため、特に断りの無い場合は、ＩＧＢＴとＣＳＴＢＴＴＭとの共通のデバイス動作として説明する。また、デバイス構造としては、便宜上特性を模擬できる領域のみを示している。
【００１４】
ｎ-ドリフト層１は、一方の面と他方の面の２つの面を有しており、一方の面側を表面、他方の面側を裏面とする。
【００１５】
ｎ-ドリフト層１の表面側からｐベース層７とキャリア蓄積層６とが順次形成されている。トレンチゲート４は、ゲート酸化膜１５とゲート電極１６とを有し、ｐベース層７とキャリア蓄積層６とを貫通して形成される。さらに、ｎ＋ソース層９とｐ＋拡散層８とがトレンチゲート４の両側に形成される。ゲート電圧の印加が無効となるトレンチ構造であるダミートレンチゲート５は、トレンチゲート４と同様に、ゲート酸化膜１５とゲート電極１６とを備え、ｐベース層７とキャリア蓄積層６とを貫通して形成される。
【００１６】
また、ｎ-ドリフト層１の裏面側からｐコレクタ層３とｐコレクタ層３と接してｐコレクタ層３よりも不純物濃度が低濃度であるｐコレクタ低濃度化層１１とｎバッファ層２とが形成されている。さらに、ドリフト層内を流れる電流（電子電流、ホール電流）の経路を制限する電流経路制限層１０は、ｎバッファ層２に対向してｎ-ドリフト層１内に形成される。このとき電流経路制限層１０は、ｎバッファ層２の全面に対向して形成されるのではなく、制限した電流経路に沿う範囲内で、ｐコレクタ低濃度化層１１に対応する部分の一部を開口して形成される。
【００１７】
次に、各構成要素の機能・役割について説明する。ｎ-ドリフト層１はバルク部（半導体基板中あるいは半導体基板全て）にあり、デバイスのオフ状態において印加される電圧に応じて、空乏層がｎ-ドリフト層１中をｐベース層７からｐコレクタ層３へ向かって伸びることで電圧を保持する。ｎ-ドリフト層１の厚さは、デバイスの使用電圧により決定される。例えば、高耐圧が必要な場合であれば、このｎ-ドリフト層１の厚さを厚くすれば良い。
【００１８】
一方、このｎ-ドリフト層１中を電流が流れるために、ｎ-ドリフト層１は抵抗としても働き、オン電圧として抵抗の指標とされる。そして、耐圧とオン電圧はトレードオフの関係にあるため、高耐圧化のためにｎ-ドリフト層１を厚くすると抵抗成分が増加し、オン電圧は上昇するのでデバイスに要求される特性により、このｎ-ドリフト層１の厚さを適宜設定する必要がある。
【００１９】
また、ｎバッファ層２はデバイスの耐圧値を制御する手段である。ｎバッファ層２は、ｎ-ドリフト層１内のｐコレクタ層３側に形成され、ｎ-ドリフト層１の厚さを補償する目的で用いられ、耐圧値の向上（高耐圧化）を可能とする。
【００２０】
ｐコレクタ層３は、ｎ-ドリフト層１の裏面側に形成され、オン状態ではｎ-ドリフト層１中にキャリアの１つであるホールを供給し、オフ状態ではｎ-ドリフト層１中から電子を引き抜く。
【００２１】
また、ｐコレクタ低濃度化層１１は、ｐコレクタ層３よりも不純物濃度が低くなるように設定され、ｎ-ドリフト層１からｎ-ドリフト層１内から外部への電子の引き抜きを促進するためのものである。このｐコレクタ低濃度化層１１の働きにより、オフ状態の電力損失の低減が可能となる。
【００２２】
デバイスのオン状態では、バイポーラ素子特有の効果である伝導度変調効果が現れ、ｎ-ドリフト層１(バルク)部分の見かけ上の抵抗を下げることができ、デバイスの低オン電圧化を実現できる。これは、モノポーラ型スイッチングデバイスであるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にはない特徴である。
【００２３】
一方で、この伝導度変調効果を効率良く発現するためには、ｎ-ドリフト層１内に、キャリアである電子およびホールが、多量に必要となる。スイッチングオフ(デバイスオン→オフ)時の過渡状態においては、これら多量のキャリアをすばやくデバイス内から追い出す、あるいはデバイス内で消滅させる(ライフタイム制御技術)ことにより、スイッチングオフ時(過渡状態)の電力損失の低減を図る必要がある。
【００２４】
以上のことから、低オン電圧化のためにはデバイス内に多量のキャリア(電子、ホール)が必要であるが、電力損失低減のためには、デバイス内にあまりキャリアが存在しない方が好ましく、両者にはトレードオフ関係が成り立つ。
【００２５】
キャリア蓄積層６は、キャリアの１つであるホールを蓄積する効果があり伝導度変調効果を促進することができ、キャリア蓄積層６のない場合と比較して、より低オン電圧化を実現できる。
【００２６】
なお、デバイスのオン状態における電流を絞りたい場合は、ダミートレンチ５を形成し、電流のパス数を意図的に制限する場合がある。電流をどれだけ絞るかに応じて、ダミートレンチ５の配置箇所、およびダミートレンチ５の配置数は任意に変更可能である。
【００２７】
電流経路制限層１０は、できるだけ伝導度変調効果が高まるように電流経路を制限することが望ましい。すなわち、図１のように、デバイス表面側の左端からトレンチゲート４までの幅(数μｍ程度)に、電流経路が制限されることが望ましい。このように電流経路制限層１０を備えることで、デバイスのオン状態時には、キャリアの濃度が局所的に高まり、伝導度変調効果が促進される。その結果、デバイスのオン状態時の低オン電圧化を実現できる。また、この電流経路制限層１０には、図１における横方向へのキャリアの流れを堰き止める役目をする障壁（突出部）が存在しない。そのため、電流経路制限層１０によって、実効的なキャリア数の減少は発生しない。
【００２８】
また、デバイスのオフ状態では、デバイスの表面側から空乏層が伸びてきて、裏面ｎバッファ層２にパンチスルーすることで、高電圧を保持するが、電流経路制限層１０の影響により、従来では縦方向にしか伸びない空乏層が、横方向に対しても伸びることが可能となり、より高電圧を保持できるようになる。
【００２９】
一方で、スイッチングオフ時の過渡状態においては、電流経路制限層１０により高濃度化したキャリアを、何らかの手段ですばやく消滅させる必要がある。図２は、この発明の実施の形態１（ｐコレクタ低濃度化層なし）におけるスイッチングオフ時のキャリアの流れを示す断面図である。図３は、この発明の実施の形態１（ｐコレクタ低濃度化層あり）におけるスイッチングオフ時のキャリアの流れを示す断面図である。ここで、矢印の太さはキャリア量の大小を示す。図２に示すように、特に、ｐコレクタ層３は、デバイスオフ時に電子の抜け口(通り道)となるが、ｐ型半導体と電子との相性が良くない(ｐ型半導体にとって、電子は少数キャリアとなる)ため、電子電流１３は少なく、電子は、なかなか抜けることができない。
【００３０】
そこで、図３のように本実施の形態１のようなｐコレクタ低濃度化層１１を備えることで、電子の抜けを良くしている。そのため、電子電流１３が増加している。また、電子電流１３は、電流経路制限層１０を過ぎると、ある程度の拡がりを持つため(図２、図３参照)、ｐコレクタ低濃度化層１１の幅は、電流経路を制限している幅(数μｍ程度)より1μｍ以上広いことが望ましい。
【００３１】
ただし、デバイスのオン状態時でも、ｐコレクタ低濃度化層１１の効果は変わらないため、電流経路制限層１０とコレクタ低濃度化層１１との両方を備えたデバイスにおいて、電流経路制限層１０による低オン電圧化の効果は、ｐコレクタ低濃度化層１１の効果により補償される。
【００３２】
以上を電気的特性として言い替えると、電流経路制限層１０のみを備えた構造(図２)では、低オン電圧化が実現できるものの、スイッチングオフ時の過渡状態における電力損失が増大し、従来構造である電流経路制限層１０とｐコレクタ低濃度化層１１とを備えた構造と比較して、特性が劣化する。
【００３３】
しかし、デバイスのオン状態時には、本実施の形態１の構造である電流経路制限層１０とｐコレクタ低濃度化層１１とをセットで備えたことで、電気的特性の劣化が抑制される構造となる。さらに、デバイスのオフ状態時には、電流経路制限層１０の存在により、ｎ-ドリフト層１中での空乏層の伸び方にマージンができ、電流経路制限層１０がない場合と比較して、より高電圧を保持できる(より高温環境下の動作に適した)特性が得られる。
【００３４】
電流経路制限層１０とｐコレクタ低濃度化層１１との両方を形成した場合と、これら両方とも形成しない場合とについて、両者の特性をシミュレーションで比較評価した。図４に順方向特性、図５に逆方向特性、図６にスイッチングオフ特性をそれぞれ示す。例えば、このシミュレーションに用いたデバイス構造パラメータは、デバイス構造の断面横方向における幅６μｍ、ｐコレクタ低濃度化層１１の断面横方向における幅２μｍ、ｐコレクタ低濃度化層１１のキャリア濃度５×１０１７ｃｍ-３、ｐコレクタ層３の断面横方向における幅４μｍ、ｐコレクタ層３のキャリア濃度１×１０１８ｃｍ-３、電流経路制限層１０の断面横方向における開口幅（間隔）１μｍ、電流経路制限層１０の断面横方向における幅５μｍ、電流経路制限層１０からｐコレクタ層３までの隙間０.７μｍである。今回は、この数値パラメータを用いて検討を行ったが、この数値に限定されるものではなく、上記構造パラメータを適宜設定して特性を得ることができる。電流経路制限層１０からｐコレクタ層３までの隙間（間隔）は、伝導度変調を発生しやすい位置に配置する必要があり、伝導度変調効果とオフ時の電力損失低減のための電流経路制限層１０の配置位置としては、コレクタ層３の対向する面からの距離として、０〜３μｍが必要である。
【００３５】
電流経路制限層１０があることで、キャリアの経路が限定され、伝導度変調効果が発生するのでコレクタ層３に接して配置（距離０μｍ）されても電流経路制限による伝導度変調効果は得られる。一方、コレクタ層３と電流経路制限層１０との間隔が３μｍ以上離れるとコレクタ層側へ流れる電子電流がコレクタ層領域全体に対して拡がりすぎ、コレクタ低濃度化層１１だけでは、電子電流を吸収できなくなりオフ時の電力損失が増大する。この電子電流の拡がりに対応してコレクタ低濃度化層を拡げると、電子電流の外部への排出には効果があるが、相対的にホールの供給を担うコレクタ層が減少するためホール電流が減少する。その結果として伝導度変調効果が減少する。このため、電流経路制限層１０を設けた本来の効果が得られなくなってしまう。
【００３６】
電流経路制限層１０の寸法、およびｐコレクタ低濃度化層１１の形成の程度にもよるが、図４〜６において、電気特性的に明らかに異なっているのは図５のみである。図５より、本発明を適用した構造の方が、本発明を適用していない構造と比べて、リーク電流は低く、高電圧を保持できることが分かる。このことから、本発明を適用した構造は、実用上、ＩＧＢＴあるいはＣＳＴＢＴＴＭの主要な特性を維持したまま、高温環境下に適したものであることが言える。
【００３７】
図７〜１２は、本実施の形態１における変形例である。図７は、この発明の実施の形態１における半導体装置(変形例)を示す断面模式図である。図７に示すように、ダミートレンチ５が存在しない変形例である。図７において、半導体装置２００は、第２導電型のドリフト層であるｎ-ドリフト層１、第２導電型のバッファ層であるｎバッファ層２、第１導電型のコレクタ層であり第１のコレクタ層であるｐコレクタ層３、ゲート部であるトレンチゲート４、第１導電型のキャリア蓄積層であるｐキャリア蓄積層６、第１導電型のベース層であるｐベース層７、ｐ＋拡散層８、ｎ＋ソース層９、電流経路制御層１０、第１電導型で第１のコレクタ層３より不純物濃度が低濃度である第２のコレクタ層であるｐコレクタ低濃度化層１１、ゲート絶縁膜１５、ゲート電極１６を備えている。
【００３８】
電流経路制限層１０の断面横方向における幅は、図１と同様に数μｍ程度とする。この理由は、図７のように電流のパス数が多い場合、電流経路制限層１０の断面方向における幅をあまりにも狭くすると、キャリアの極端な高濃度化が局所的に起こり、デバイスの熱破壊に至る可能性が生じるためである。
【００３９】
図８は、この発明の実施の形態１における別の半導体装置(変形例)を示す断面模式図である。図８は、電流経路制限層１０の端の形状を変更した変形例である。図７に示すように、半導体装置３００は、第２導電型のドリフト層であるｎ-ドリフト層１、第２導電型のバッファ層であるｎバッファ層２、第１導電型のコレクタ層であり第１のコレクタ層であるｐコレクタ層３、ゲート部であるトレンチゲート４、ゲート部であるダミートレンチゲート５、第１導電型のキャリア蓄積層であるｐキャリア蓄積層６、第１導電型のベース層であるｐベース層７、ｐ＋拡散層８、ｎ＋ソース層９、電流経路制御層１０、第１電導型で第１のコレクタ層３より不純物濃度が低濃度である第２のコレクタ層であるｐコレクタ低濃度化層１１、ゲート絶縁膜１５、ゲート電極１６を備えている。ここで、電流経路制御層１０は電流経路となる領域に接する外周部を円弧状の形状としている。このように、電流経路となる領域に接する外周部を円弧状の形状とすることで、電流経路制限層１０の端での局所的な電界集中を緩和することが可能となる。電流経路を制限することが電流経路制限層１０の本来の目的であるため、電流がスムーズに流れ、かつその経路を制限することができれば、電流経路制限層１０は、どのような形状でも問題ない。
【００４０】
図９は、この発明の実施の形態１における半導体装置(変形例)を示す断面模式図である。図９は、電流経路制限層１０の材質を、例えば、酸化膜から窒化膜などに変更した変形例である。図９に示すように、半導体装置４００は、第２導電型のドリフト層であるｎ-ドリフト層１、第２導電型のバッファ層であるｎバッファ層２、第１導電型のコレクタ層であり第１のコレクタ層であるｐコレクタ層３、ゲート部であるトレンチゲート４、ゲート部であるダミートレンチゲート５、第１導電型のキャリア蓄積層であるｐキャリア蓄積層６、第１導電型のベース層であるｐベース層７、ｐ＋拡散層８、ｎ＋ソース層９、電流経路制御層１０、第１電導型で第１のコレクタ層３より不純物濃度が低濃度である第２のコレクタ層であるｐコレクタ低濃度化層１１、ゲート絶縁膜１５、ゲート電極１６を備えている。図８と同様に、電流経路を制限できる材質であれば、どのような材質を用いても構わない。
【００４１】
以上、図７〜９の変形例においては、いずれの場合でも、「電流経路を制限する」という本質は変わらない。よって、図１に示した本実施の形態１と同様の効果を得ることができる。また、図８、図９の変形例は組み合わせても良い。
【００４２】
図１０は、この発明の実施の形態１における半導体装置(変形例)を示す断面模式図である。図１０に示すように、半導体装置５００は、第２導電型のドリフト層であるｎ-ドリフト層１、第２導電型のバッファ層であるｎバッファ層２、第１導電型のコレクタ層であり第１のコレクタ層であるｐコレクタ層３、ゲート部であるトレンチゲート４、ゲート部であるダミートレンチゲート５、第１導電型のベース層であるｐベース層７、ｐ＋拡散層８、ｎ＋ソース層９、電流経路制御層１０、第１電導型で第１のコレクタ層３より不純物濃度が低濃度である第２のコレクタ層であるｐコレクタ低濃度化層１１、ゲート絶縁膜１５、ゲート電極１６を備えている。
【００４３】
図１１は、この発明の実施の形態１における半導体装置(変形例)を示す断面模式図である。図１１に示すように、半導体装置６００は、第２導電型のドリフト層であるｎ-ドリフト層１、第１導電型のコレクタ層であり第１のコレクタ層であるｐコレクタ層３、ゲート部であるトレンチゲート４、ゲート部であるダミートレンチゲート５、第１導電型のキャリア蓄積層であるｐキャリア蓄積層６、第１導電型のベース層であるｐベース層７、ｐ+拡散層８、ｎ＋ソース層９、電流経路制御層１０、第１電導型で第１のコレクタ層３より不純物濃度が低濃度である第２のコレクタ層であるｐコレクタ低濃度化層１１、ゲート絶縁膜１５、ゲート電極１６を備えている。
【００４４】
図１０および図１１は、それぞれ、キャリア蓄積層６あるいはｎバッファ層２を省略した場合の変形例である。図１０が、ｎバッファ層を備えたトレンチゲートＩＧＢＴに相当する。図１１が、ｎバッファ層を省略したＣＳＴＢＴＴＭに相当する。図１０、図１１に示した変形例においても、電流経路を制限するという本発明の本質は変わらない。そのため、図１に示した本実施の形態１と同様の効果を得ることができる。
【００４５】
一方、図１１の変形例では、ＣＳＴＢＴＴＭオフ状態時、ｐコレクタ層３に空乏層をパンチスルーさせないようにするため、必要な耐圧値に合わせてｎ-ドリフト層１を厚くする必要がある。
【００４６】
図１２は、この発明の実施の形態１における半導体装置(変形例)を示す断面図である。図１２は、ＣＳＴＢＴＴＭ構造１００を平面ゲートＩＧＢＴに、構造変更した変形例である。図１２に示すように、半導体装置７００は、第２導電型のドリフト層であるｎ-ドリフト層１、第２導電型のバッファ層であるｎバッファ層２、第１導電型のコレクタ層であり第１のコレクタ層であるｐコレクタ層３、第１導電型のベース層であるｐベース層７、ｐ＋拡散層８、ｎ＋ソース層９、電流経路制御層１０、第１電導型で第１のコレクタ層３より不純物濃度が低濃度である第２のコレクタ層であるｐコレクタ低濃度化層１１、平面ゲート部を形成するゲート絶縁膜１５、平面ゲート部を形成するゲート電極１６を備えている。この場合でも、得られる効果は前述と同様であり、ゲート構造には依存せず良好な特性が得られる。
【００４７】
以上のように構成された半導体装置においては、ｎ-ドリフト層１中のｐコレクタ層３側に電流経路制限層１０を設け、電流経路を制限したことで、ｎ-ドリフト層１中での伝導度変調効果を高め低オン電圧化が可能となる。また、電流経路制限層１０によりｎ-ドリフト層内の空乏層の伸びを制御したことで高耐圧化が可能となる。さらに、ｐコレクタ層３を部分的に低濃度化しｐコレクタ低濃度化層１１を形成したことで、伝導度変調効果による低オン電圧化に伴う増加したｎ-ドリフト層１中のキャリアを効率よく外部へ引き抜けるようにしたことで、オフ状態の電力損失の増加を抑制することが可能となる。
【００４８】
実施の形態２．
本実施の形態２においては、実施の形態１で用いた半導体装置１００のコレクタ層側にライフタイム制御層１２を設けた点が異なる。このように、ライフタイム制御層１２を設けても、半導体装置には電流経路制限層１０とｐコレクタ低濃度化層１１を設けているので、低オン電圧化と高耐圧化の両立が可能となる。
【００４９】
図１３は、この発明の実施の形態２における半導体装置を示す断面模式図である。基本的な構造は実施の形態１に示した構造とほぼ変わらないが、ライフタイム制御層１２を付加した点が異なる。ライフタイム制御層１２を付加することによって、実施の形態１のｐコレクタ層３の部分的な低濃度化（ｐコレクタ低濃度化層１１の形成）と同様の効果を得ることができる。例えば、デバイス特性の変動が無い状態に戻す程度の低濃度化（ｐコレクタ低濃度化層１１の形成）が困難な場合、本実施の形態により、それを補うことができる。
【００５０】
図１４は、この発明の実施の形態２における半導体装置の変形例を示す断面模式図である。図１４に示すように、ライフタイム制御層１２の有効範囲を変更した変形例であり、その効果は図１３に示した半導体装置８００と変わらない。また、このライフタイム制御層１２の形成は、実施の形態１のいずれの変形例に対して形成した場合でも、同様のデバイス特性を得ることが可能である。
【００５１】
図１５は、この発明の実施の形態２における半導体装置の変形例を示す断面模式図である。図１６は、この発明の実施の形態２における半導体装置の変形例を示す断面模式図である。図１５、図１６のいずれの変形例でも、図１３、図１４に示したｐコレクタ低濃度化層１１を設けていない。第１導電型のコレクタ層はｐコレクタ層３で構成される。デバイスの動作領域として、２０ｋＨｚ以上の高周波領域での動作を想定した場合、デバイスの動作周波数が高くなるほど、オフ時に発生する損失が支配的になる。そのため、伝導度変調効果をある程度犠牲にしても、ｎ-ドリフト層１内のキャリアの絶対量を減らす必要がある。そこで、高周波領域での動作へ対応させるために、元からｎ-ドリフト層１内キャリアの絶対量が少ない状態では、ｐコレクタ低濃度化層１１によるデバイス外部への電子放出促進は効果が薄く、ライフタイム制御層１２によりデバイス内部で電子を消滅させる方がより効果的である。このように、図１５、図１６のいずれの場合でも、ｐコレクタ低濃度化層１１を形成せずにライフタイム制御層１２を形成したので、電流経路制限層１０の形成による伝導度変調効果は有効に機能させて低オン電圧化を実現できる。
【００５２】
以上のように構成された半導体装置においては、ライフタイム制御層１２を設けたことで、ｐコレクタ層３の部分的な低濃度化(ｐコレクタ低濃度化層１１の形成)と同様の効果を得ることができる。すなわち、オフ状態におけるｎ-ドリフト層内のキャリアである電子が外部へ引き抜かれたことと同等の効果を得ることができる。そのため、オフ状態の電力損失の増加を抑制することが可能となる。
【００５３】
また、ｎ-ドリフト層１中のｐコレクタ層３側に電流経路制限層１０を設け、電流経路を制限したことで、ｎ-ドリフト層１中での伝導度変調効果を高め低オン電圧化が可能となる。さらに、電流経路制限層１０によりｎ-ドリフト層１内の空乏層の伸びを制御したことで高耐圧化が可能となる。
【００５４】
さらに、高周波動作時においては、ｐコレクタ低濃度化層１１を形成せずに、ライフタイム制御層１２を形成したことで、キャリアの絶対量減少により効果は小さくなるものの、伝導度変調効果による低オン電圧化を維持したまま、デバイスオフ時の電力損失の低減が可能となる。
【符号の説明】
【００５５】
１００，２００，３００，４００，６００，８００，９００，１０００，１１００  ＣＳＴＢＴＴＭ、５００，７００  ＩＧＢＴ、１  n-ドリフト層、２  nバッファ層、３  ｐコレクタ層、４  トレンチゲート、５  ダミートレンチ、６  キャリア蓄積層、７  ｐベース層、８  ｐ+拡散層、９  ソース(n+拡散)層、１０  電流経路制限層、１１  ｐコレクタ低濃度化層、１２  ライフタイム制御層、１３  電子電流、１４  ホール電流、１５ゲート絶縁膜、  １６ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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