(57)【要約】【課題】セルトランジスタの特性に影響を与えることなく、クラウンウェットエッチング時の反応生成物に起因する容量絶縁膜の劣化を防止し、容量膜リークによるキャパシタのホールド特性の悪化を防止する。【解決手段】半導体基板上にトランジスタを形成する工程と、トランジスタの上層にクラウン型キャパシタを形成する工程とを備え、クラウン型キャパシタを形成する工程は、層間絶縁膜を貫通するシリンダホールを形成する工程と、シリンダホール内に下部電極となる金属膜を成膜する工程と、下部電極２２に接続されたサポートパターン２１を形成する工程と、ウェットエッチングにより層間絶縁膜を除去する工程と、下部電極２２の表面に付着するウェットエッチング時の反応生成物４０が蒸発するように熱処理する工程と、下部電極２２を覆う容量絶縁膜を成膜する工程と、容量絶縁膜を覆う上部電極を形成する工程とを備える。【選択図】図５
2014049680.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが形成された半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するシリンダホールを形成する工程と、
前記シリンダホール内に下部電極を成膜する工程と、
ウェットエッチングにより前記層間絶縁膜を除去する工程と、
前記下部電極の表面に付着する前記ウェットエッチング時の反応生成物を熱処理によって蒸発させる工程と、
前記下部電極を覆う容量絶縁膜を成膜する工程と、
前記容量絶縁膜を覆う上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜は酸化シリコンからなり、前記ウェットエッチングはフッ酸により行う請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理の温度は、常圧下での到達温度が１０８．５℃以上である、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理の温度は、常圧下での到達温度が３００℃以上である、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記熱処理の時間は、１０〜３００秒である、請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とするプラズマＣＶＤ法によって形成されるシリコン酸化膜である、請求項２乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記層間絶縁膜を除去する工程は、枚葉式のウェットエッチングにより行う、請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に酸化シリコンからなる層間絶縁膜を形成する工程と、
前記層間絶縁膜をパターニングすることにより前記層間絶縁膜の側壁を露出させる工程と、
前記側壁を導電膜で覆った後、フッ酸を用いたウェットエッチングによって前記層間絶縁膜を除去する工程と、
前記ウェットエッチングによって生じたケイフッ化水素酸を蒸発させる工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、キャパシタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルはセルトランジスタとセルキャパシタとで構成されるが、メモリセルの微細化に伴い、セルキャパシタの電荷蓄積量の確保が問題となっている。近年、キャパシタのアスペクト比を高くしてその表面積をかせぐことにより電荷蓄積量の減少を改善する方法が取られてきたが、微細加工の限界が見え始めている。そこで、いわゆるクラウン型キャパシタが提案されている（特許文献１、２参照）。クラウン型キャパシタは、シリンダホール内に形成された円筒状の下部電極の内表面のみならず外表面にも容量絶縁膜を形成して、より広い電極面積を確保するものであり、これによりアスペクト比を低減することができる。
【０００３】
クラウン型キャパシタは以下の方法で形成される。まずキャパシタ形成用の層間絶縁膜を形成し、層間絶縁膜を貫通するシリンダホールを形成し、シリンダホールの内部に下部電極としての金属膜を成膜し、さらにウェットエッチング時に下部電極が倒壊しないように支持するサポートパターンを形成する。次に、ウェットエッチングにより層間絶縁膜を除去して下部電極の外表面を露出させた後、下部電極の内表面と外表面の両方に容量絶縁膜を成膜し、これにより大きな表面積を確保する。その後、層間絶縁膜の表面を覆う上部電極を形成することにより、クラウン型キャパシタが完成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４１０７３号公報
【特許文献２】特開２０１１−７７１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、層間絶縁膜のウェットエッチング（クラウンウェットエッチング）時に下部電極に付着する有機物やケイフッ化水素酸により容量絶縁膜が劣化し、容量膜リークによりキャパシタのホールド特性が悪化するという問題がある。特に、枚葉式のウェットエッチングを採用する場合、少量の薬液と少量の純水で処理するため、有機物やケイフッ化水素酸の付着量が増加し、容量絶縁膜の劣化が顕著である。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明による半導体装置の製造方法は、トランジスタが形成された半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通するシリンダホールを形成する工程と、前記シリンダホール内に下部電極を成膜する工程と、ウェットエッチングにより前記層間絶縁膜を除去する工程と、前記下部電極の表面に付着する前記ウェットエッチング時の反応生成物を熱処理によって蒸発させる工程と、前記下部電極を覆う容量絶縁膜を成膜する工程と、前記容量絶縁膜を覆う上部電極を形成する工程とを備えることを特徴とする。
【０００７】
また、本発明による半導体装置の製造方法は、半導体基板上に酸化シリコンからなる層間絶縁膜を形成する工程と、前記層間絶縁膜をパターニングすることにより前記層間絶縁膜の側壁を露出させる工程と、前記側壁を導電膜で覆った後、フッ酸を用いたウェットエッチングによって前記層間絶縁膜を除去する工程と、前記ウェットエッチングによって生じたケイフッ化水素酸を蒸発させる工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、クラウンウェットエッチング後であって容量絶縁膜を成膜する前に熱処理を加えることにより、セルトランジスタの特性に影響を与えることなく、容量絶縁膜の劣化を防止することができ、容量膜リークによるキャパシタのホールド特性の悪化を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態によるＤＲＡＭ１００（半導体装置）の構造を示す略断面図である。
【図２】本発明の好ましい実施の形態によるＤＲＡＭ１００の製造方法を説明するための図であって、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。
【図３】本発明の好ましい実施の形態によるＤＲＡＭ１００の製造方法を説明するための図であって、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。
【図４】本発明の好ましい実施の形態によるＤＲＡＭ１００の製造方法を説明するための図であって、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。
【図５】本発明の好ましい実施の形態によるＤＲＡＭ１００の製造方法を説明するための図であって、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。
【図６】本発明の好ましい実施の形態によるＤＲＡＭ１００の製造方法を説明するための図であって、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。
【図７】本発明の好ましい実施の形態によるＤＲＡＭ１００の製造方法を説明するための図であって、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。
【図８】本発明の好ましい実施の形態によるＤＲＡＭ１００の製造方法を説明するための図であって、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。
【図９】利用ヒューズ本数と加熱温度との相関を示すグラフである。
【図１０】利用ヒューズ本数と処理時間との相関を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてＤＲＡＭを対象として説明するが、本発明はＤＲＡＭに限定されるものではない。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と縮尺や数等が異なっている。
【００１１】
図１は、本発明の好ましい実施形態によるＤＲＡＭの構造を示す略断面図であり、（ａ）はＤＲＡＭの周辺回路領域とメモリセル領域の端部を示しており、（ｂ）はＤＲＡＭのメモリセル領域の中央部を示している。なお、メモリセル領域の端部と中央部を合わせて、メモリセル領域と称する。
【００１２】
図１に示すように、本実施形態によるＤＲＡＭ１００は、代表的な半導体基板であるシリコン基板１上にメモリセル領域１ａと周辺回路領域１ｂが設けられており、各領域にはプレーナ型ＭＯＳトランジスタが設けられている。
【００１３】
プレーナ型ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）２に囲まれた活性領域３内に位置しており、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下部周辺に設けられたソース／ドレインとなる拡散層８で構成されている。さらにゲート電極５は、その上面部と側面部が夫々絶縁膜６とサイドウォール絶縁膜７で覆われている。なお、拡散層８は、ゲート絶縁膜４の真下の領域ではなく、ゲート絶縁膜４が形成されていないシリコン基板１に位置している。図１（ｂ）の活性領域３では、説明の便宜上２個のＭＯＳトランジスタを記載しているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されているものである。拡散層８は、第１の層間絶縁膜９によって覆われたシリコン基板１の上部に位置しており、シリコン基板１における不純物とは反対の導電型を有するように設けられている。
【００１４】
メモリセル領域１ａにおいて、拡散層８に接続している第１のコンタクトプラグ１０は、第１の層間絶縁膜９を貫通するように設けられて、隣接したプレーナ型ＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置している。ここで、拡散層８ａに接続されている第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通するように設けられた第２のコンタクトプラグ１２と接続しており、拡散層８ｂに接続されている第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１と第３の層間絶縁膜１６を貫通するように設けられた第３のコンタクトプラグ１７と接続されている。また、第２の層間絶縁膜１１上には、ビットラインとなる第１の配線１３が絶縁膜１４とサイドウォール絶縁膜１５で覆われて位置しており、第２のコンタクトプラグ１２と接続されている。
【００１５】
第３の層間絶縁膜１６上には、後述するクラウン型キャパシタ２５と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのコンタクトパッド１８が設けられており、その下方に位置している第３のコンタクトプラグ１７と接続されている。コンタクトパッド１８上では、下部電極２２と容量絶縁膜２３と上部電極２４で構成されたクラウン型キャパシタ２５が設けられており、第３の層間絶縁膜１６を保護するカバー膜１９を貫通している下部電極２２とコンタクトパッド１８が接続している。
【００１６】
さらにクラウン型キャパシタ２５の側面部は、クラウン型キャパシタ２５の倒壊を防止するために配置されたサポート膜２１に接続されて、隣接したクラウン型キャパシタ２５が相互に支持する構造となっている。クラウン型キャパシタ２５上では、メモリセル領域１ａ端部の上部電極２４に接続した第４のコンタクトプラグ２７が、キャパシタ２５を覆う第５の層間絶縁膜２６中に設けられており、第５の層間絶縁膜２６上に位置している第２の配線２８と接続されている。
【００１７】
周辺回路領域１ｂにおいては、拡散層８に接続している第５のコンタクトプラグ２９が、第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通するように設けられている。また、第２の層間絶縁膜１１上には、第３の配線３０が絶縁膜３１とサイドウォール絶縁膜３２で覆われて位置しており、第５のコンタクトプラグ２９と接続されている。第３の配線３０上は、カバー膜１９で覆われており、さらにカバー膜１９上には第５の層間絶縁膜２６が設けられており、第６のコンタクトプラグ３３が第５の層間絶縁膜２６を貫通するように配置されて、第２の配線２８と第３の配線３０を接続している。
【００１８】
以上のような構造を有するＤＲＡＭに対し、本発明による半導体装置の製造方法は、主にコンタクトパッド１８上に設けるキャパシタ２５の製造工程で用いられるものである。以下、図２〜図７を参照しながら、本発明の好ましい実施の形態による半導体装置の製造方法について詳細に説明する。各図において、（ａ）は周辺回路領域１ｂとメモリセル領域１ａの端部、（ｂ）はメモリセル領域１ａの中央部であり、上段が平面図、下段が平面図におけるＡ−Ａ部の断面図である。また、（ａ）、（ｂ）の平面図は、夫々の製造工程に応じた表面の構成要素を示しており、表面より下方における主な構成要素は、破線によって配置された位置を示している。
【００１９】
まず図２に示すように、シリコン基板１に、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）で構成された素子分離領域となるＳＴＩ２を形成すると共に、ＳＴＩ２に囲まれた活性領域３を形成する。次に、シリコン基板１上へ、熱酸化法によるシリコン酸化膜であるゲート絶縁膜４と、熱ＣＶＤ（Chemical Vapor Deposition）法によるポリシリコンやＣＶＤ法によるタングステン（Ｗ）であるゲート電極５と、プラズマＣＶＤ法によるシリコン窒化膜である絶縁膜６を順次成膜する。
【００２０】
次に、絶縁膜６をマスクとしたエッチングを行って、プレーナ型ＭＯＳトランジスタを形成し、その側面部を熱ＣＶＤ法によるシリコン窒化膜であるサイドウォール絶縁膜７で覆う。次に、トランジスタ周辺のシリコン基板１に、イオン注入法によって拡散層８を形成し、さらにトランジスタを埋め込むように、ＳＯＤ（Spin On Dielectrics）と呼ばれる塗布絶縁材料からなる第１の層間絶縁膜９を回転塗布法によって形成し、さらにＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。
【００２１】
次に、第１の層間絶縁膜９上へフォトレジストを塗布し、フォトリソグラフィによって、所望の拡散層８上のフォトレジストに開孔（ホール）パターンを形成し、さらにホールパターンをマスクにしてドライエッチングを行うことで、第１のホール（図示せず）を形成する。次に、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を第１のホールの内部に埋め込み、第１の層間絶縁膜９上の余剰な導電膜をＣＭＰにより除去して、第１のコンタクトプラグ１０を形成する。ここで、第１のコンタクトプラグ１０は、拡散層８と接続している。
【００２２】
第１の層間絶縁膜９上に、シリコン酸化膜からなる第２の層間絶縁膜１１をプラズマＣＶＤ法により成膜する。さらに前記と同様に、第２の層間絶縁膜１１へフォトリソグラフィとドライエッチングと導電膜成膜とＣＭＰ処理を行って、タングステン等の導電膜で埋め込まれたメモリセル領域における第２のコンタクトプラグ１２と、周辺回路領域１ｂにおける第５のコンタクトプラグ２９を形成する。ここで、第２のコンタクトプラグ１２は、第１のコンタクトプラグ１０と接続しており、第５のコンタクトプラグ２９は、拡散層８と接続している。また第２の層間絶縁膜１１上にスパッタ法によるタングステン膜（Ｗ）とプラズマＣＶＤ法によるシリコン窒化膜を成膜し、フォトリソグラフィとドライエッチングにより分離（パターニング）して、メモリセル領域において絶縁膜１４が積層された第１の配線１３と、周辺回路領域１ｂにおいて絶縁膜３１が積層された第３の配線３０を形成する。このとき第１の配線は、第２のコンタクトプラグ１２と接続しており、第３の配線３０は第５のコンタクトプラグ２９と接続している。
【００２３】
次に、第１の配線１３の側面部を熱ＣＶＤ法によるシリコン窒化膜などのサイドウォール絶縁膜１５で覆うと同時に、第３の配線３０の側面部をサイドウォール絶縁膜３２で覆い、ＳＯＤである第３の層間絶縁膜１６で夫々の配線を埋め込んでから、ＣＭＰ法で第３の層間絶縁膜１６を平坦化する。
【００２４】
次に、第３の層間絶縁膜１６上へフォトレジストを塗布し、フォトリソグラフィによって所望の第１のコンタクトプラグ１０上のフォトレジストにホールパターンを形成し、さらにホールパターンをマスクにしてドライエッチングを行うことで、第２のホール（図示せず）を形成する。次に熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を第２のホールの内部に埋め込んでから、第３の層間絶縁膜１６上の余剰な導電膜をＣＭＰにより除去して、第３のコンタクトプラグ１７を形成する。ここで、第３のコンタクトプラグ１７は、第１のコンタクトプラグ１０と接続している。
【００２５】
次に、第３の層間絶縁膜１６上にコンタクトパッド１８を形成する。コンタクトパッド１８は、不純物を導入した熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を成膜し、フォトリソグラフィとドライエッチングによって導電膜をパターニングすることにより形成することができる。
【００２６】
次に、図３に示すように、第３の層間絶縁膜１６上に、ウェットエッチングの保護膜として、シリコン窒化膜であるカバー膜１９を熱ＣＶＤ法により成膜する。次に、カバー膜１９上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とするプラズマＣＶＤ法によって、１５００ｎｍ厚のシリコン酸化膜（プラズマＴＥＯＳ酸化膜）である第４の層間絶縁膜２０を成膜する。第４の層間絶縁膜２０を覆うように、プラズマＣＶＤ法によって、５０ｎｍ厚のシリコン窒化膜であるサポート膜２１を成膜する。サポート膜２１を覆うように、プラズマＣＶＤ法によって、１００ｎｍ厚のシリコン酸化膜であるマスク膜３５を成膜する。
【００２７】
次に、フォトリソグラフィとドライエッチングによって、マスク膜３５とサポート膜２１に直径Ｘ１が５０ｎｍであるホール状の開口部３５Ａを形成する。このとき開口部３５Ａは、平面視においてコンタクトパッド１８と重なる位置に配置されており、開口部３５Ａによって、第４の層間絶縁膜２０の一部が露出されている。
【００２８】
次に、図４に示すように、開口部３５Ａをマスクにしたドライエッチングによって、開口部３５Ａの底部に露出している第４の層間絶縁膜２０を除去して、マスク膜３５からサポート膜２１を通って第４の層間絶縁膜２０まで貫通するシリンダホール３６を形成する。シリンダホール３６の底面には、カバー膜１９の一部が露出している。次に、ドライエッチングによって、シリンダホール３６の底面に残留しているカバー膜１９を除去して、コンタクトパッド１８の少なくとも一部を露出させる。シリンダホール３６の内壁を覆うように、ＣＶＤ法によって、１０ｎｍ厚の窒化チタン（ＴｉＮ）であって導電膜となる下部電極２２を形成する。下部電極２２は、窒化チタンに限定されるのではなく、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属も使用することができる。なお下部電極２２は、マスク膜３５の上面も覆うので、マスク膜３５の上面の下部電極２２はＣＭＰ法によって除去する。
【００２９】
次に、図５に示すように、フォトリソグラフィとドライエッチングによって、メモリセル領域内のマスク膜３５とサポート膜２１に開口部３５Ｂを形成して、第４の層間絶縁膜２０の一部を露出させる。周辺回路領域内のマスク膜３５とサポート膜２１は全面的に除去される。開口部３５Ｂは、平面視においてＹ方向に延在しており、Ｘ方向に隣接する一対の下部電極２２のＹ方向への配列からなるグループをカバーするように設けられている。また、下部電極２２の少なくともＸ方向の一方の側面は、ドライエッチングによって除去されなかった第４の層間絶縁膜２０と接しており、Ｘ方向に隣接する２つの下部電極２２が第４の層間絶縁膜２０を介して相互に連結した状態となっている。
【００３０】
次に、図６に示すように、フッ酸（ＨＦ）を用いたウェットエッチングによって、マスク膜３５と第４の層間絶縁膜２０を完全に除去する。ここで、前記開口部３５Ｂよりサポート膜２１の下方へフッ酸が侵入するので、マスク膜３５と同じシリコン酸化膜である第４の層間絶縁膜２０も除去されて、下部電極２２の側面部が露出する。なお下部電極２２とカバー膜１９はウェットエッチング前と同じ状態で残留しており、さらに下部電極２２の側面部は、サポート膜２１が残留して下部電極２２の倒壊を防止している。
【００３１】
シリコン酸化膜がフッ酸（ＨＦ）で除去される際には、以下の化学反応式の通り、ケイフッ化水素酸（Ｈ２ＳｉＦ６）である反応生成物４０が形成される。
【００３２】
ＳｉＯ２  ＋  ６ＨＦ  →  Ｈ２ＳｉＦ６  ＋  ２Ｈ２Ｏ
【００３３】
ケイフッ化水素酸は、融点が１９℃、沸点が１０８．５℃であるため、常温下では液体として存在するものである。このような反応生成物４０は、後処理となる水洗と乾燥処理によって除去するが、完全に除去されずに一部が残留することがある。反応生成物４０の残留量は、シリコン基板１の上面におけるパターン形状や除去方式によって異なっており、特に下部電極２２において顕著となっている。さらに詳細に説明すると、枚葉式による除去では、ＩＰＡ（Isopropyl Alcohol）で置換後に乾燥処理を行うので、アスペクト比の大きい下部電極領域までＩＰＡが到達し難いために、スピン乾燥を行っているバッチ式よりも、反応生成物４０が液体として残留し易い状況となっている。
【００３４】
そこで、図７に示すように、シリコン基板１の上面に残留している反応生成物４０を熱処理によって蒸発させて除去する。ここで、加熱温度は、ケイフッ化水素酸の常圧下での蒸発下限である１０８．５℃以上であることが必要であり、３００℃以上であることが好ましい。また、上限温度については、高温すぎるとコンタクト抵抗の増加等、トランジスタ特性に影響を及ぼすため、容量膜リークへの効果がある範囲内でできるだけ低い温度であることが好ましい。また、処理圧力に関しては、特に制限はなく、真空から常圧まで使用可能である。ただし、減圧下で熱処理する場合、熱処理装置内にウェーハが搬送された瞬間に反応生成物４０の蒸発が瞬時に発生し、ウェーハ外側とシリンダ内部の圧力差が生じ、シリンダ構造、特にシリンダの支えとなっている下部電極２２の破壊を誘発するおそれがある。したがって、常圧下で熱処理することが好ましい。また、処理時間は、トランジスタ特性への影響のない範囲で設定することが好ましく、１０〜３００秒であることが好ましい。使用する熱処理装置は、昇降温レートを高速に行えるランプアニール装置が好適である。以上の条件を満たす加熱条件の一例をあげると、処理圧力を常圧とし、加熱温度を３００℃とし、処理時間を１０秒とすることが好ましい。
【００３５】
図９は、利用ヒューズ本数と加熱温度との相関を示すグラフであり、図１０は、利用ヒューズ本数と処理時間との相関を示すグラフであり、いずれも発明者によって明らかにされたものである。図９の測定において、処理時間は約１０秒とし、圧力は常圧としている。また、図１０の測定において、加熱温度は５５０℃〜７００℃の範囲内とし、圧力は常圧としている。ここで、利用ヒューズ本数とは、ＤＲＡＭの不良メモリセルを冗長回路へ切り替える際に用いるヒューズ数であり、不良発生数に比例するため、この本数が少ないほど不良の発生が少ないことになる。
【００３６】
図９に示すように、加熱温度が３００℃未満では利用ヒューズ本数が増加しており、図１０に示した１０秒未満の処理時間でも同様である。これらはいずれも加熱不足によって反応生成物４０が下部電極２２上に残留していることに起因している。つまり、反応生成物４０が残留した状態で容量絶縁膜２３を成膜すると、成膜中に反応生成物４０が蒸発して容量絶縁膜２３が薄膜化したりピンホールが生じたりするので、容量絶縁膜２３の絶縁性が劣化して不良となる。なお、加熱温度は３００℃以上であればよく、処理時間も１０秒以上であればよい。
【００３７】
次に、図８に示すように、下部電極２２の露出している表面を覆うように、容量絶縁膜２３をＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法で形成した後に、さらに容量絶縁膜２３の表面を覆うように窒化チタン膜を堆積して上部電極２４を形成する。ここで、下部電極２２と上部電極２４が容量絶縁膜２３を介して対向することにより、キャパシタとして機能する。容量絶縁膜２３としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体膜や、それらの積層膜が使用できる。また、上部電極２４は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極２２間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜も使用することができる。
【００３８】
次に、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域１ｂ上の不要な膜（上部電極２４、容量絶縁膜２３、サポート膜２１）を除去することで、キャパシタ２５を形成する。なお、周辺回路領域１ｂにおけるサポート膜２１を除去しておくことにより、周辺回路領域１ｂの第４の層間絶縁膜２０を貫通する深いコンタクトプラグを容易に形成することができる。
【００３９】
次に、図１に示すように、シリコン酸化膜等を用いた第５の層間絶縁膜２６でキャパシタ２５上を覆い、ＣＭＰによって第５の層間絶縁膜２６上を平坦化する。次に、上部電極２４に所定の電位を与えるための第４のコンタクトプラグ２７と第２の配線２８を形成する。この後に表面保護膜等を形成すれば、図１に示したＤＲＡＭ１００が完成する。
【００４０】
以上説明したように、本実施形態の半導体装置の製造方法によれば、ウェットエッチングによって第４の層間絶縁膜２０を除去し、クラウン型キャパシタの下部電極２２の側面部を露出させた後、下部電極２２の表面に残留している反応生成物４０を熱処理によって蒸発させて除去するので、下部電極２２の表面に形成する容量絶縁膜の膜質の劣化を防止することができる。したがって、容量膜リークによるキャパシタのホールド特性の悪化を防止することができる。
【００４１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４２】
例えば、上記実施形態においては、半導体装置としてＤＲＡＭを例に挙げたが、本発明はＤＲＡＭに限定されるものではなく、クラウン型キャパシタを有する種々の半導体装置を対象とすることができる。
【符号の説明】
【００４３】
１    シリコン基板
２    ＳＴＩ
３    活性領域
４    ゲート絶縁膜
５    ゲート電極
６    絶縁膜
７    サイドウォール絶縁膜
８，８ａ，８ｂ    拡散層
９    層間絶縁膜
１０，１０ａ，１０ｂ    コンタクトプラグ
１１    層間絶縁膜
１２    コンタクトプラグ
１３    配線
１４    絶縁膜
１５    サイドウォール絶縁膜
１６    層間絶縁膜
１７    コンタクトプラグ
１８    コンタクトパッド
１９    カバー膜
２０    層間絶縁膜
２１    サポート膜（サポートパターン）
２２    下部電極
２３    容量絶縁膜
２４    上部電極
２５    キャパシタ（クラウン型キャパシタ）
２６    層間絶縁膜
２７    コンタクトプラグ
２８    配線
２９    コンタクトプラグ
３０    配線
３１    絶縁膜
３２    サイドウォール絶縁膜
３３    コンタクトプラグ
３５    マスク膜
３５Ａ，３５Ｂ    開口部
３６    シリンダホール
４０    反応生成物
１００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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