(57)【要約】【課題】シングルエンド信号に混入する差動信号の同相成分を削減できる電子回路及びその駆動方法を提供する。【解決手段】電子回路２０は、増幅回路２２と、制御信号Ctrlに同期したタイミングで増幅回路２２の入力端子Ｔ１３に差動信号Ｖin+，Ｖin-を交互に供給するクロススイッチ２１と、増幅回路２２から出力される信号をデジタル信号に変換する変換器２３と、変換器２３からデジタル信号が入力される相関二重サンプリング回路２６とを有する。【選択図】図３
2014238272.tif 000002
【特許請求の範囲】
【請求項１】
増幅回路と、
制御信号に同期したタイミングで前記増幅回路の所定の入力端子に一対の差動信号を交互に供給するクロススイッチと、
前記増幅回路から出力される信号をデジタル信号に変換する変換器と、
前記変換器により変換されたデジタル信号が入力される相関二重サンプリング回路と
を有することを特徴とする電子回路。
【請求項２】
前記相関二重サンプリング回路は、第１のレジスタと、第２のレジスタと、演算器とを備え、前記変換器から出力される前記デジタル信号を前記制御信号に同期したタイミングで前記第１のレジスタ及び前記第２のレジスタに交互に書き込み、前記演算器により前記第１のレジスタ及び前記第２のレジスタに書き込まれたデジタル信号の差を演算することを特徴とする請求項１に記載の電子回路。
【請求項３】
前記増幅回路は、前記差動信号を受信し、一方の極性の第１アナログ信号を出力する第１のＯＰアンプと、他方の極性の第２アナログ信号を出力する第２のＯＰアンプとを有し、前記第１アナログ信号及び前記第２アナログ信号のいずれか一方が前記変換器に入力されることを特徴とする請求項１又は２に記載の電子回路。
【請求項４】
前記制御信号が、前記変換器から出力されるＥＯＣ（End-of-Conversion）信号を１／２分周した信号であることを特徴とする請求項１乃至３のいずれか１項に記載の電子回路。
【請求項５】
前記変換器と前記相関二重サンプリング回路との間に、ハイパスフィルタが接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の電子回路。
【請求項６】
増幅回路、変換器及び相関二重サンプリング回路を備えた電子回路の駆動方法であって、
前記増幅回路の所定の入力端子に差動信号を制御信号に同期したタイミングで交互に入力し、
前記増幅回路から出力される信号を前記変換器によりデジタル信号に変換し、
前記変換器から出力されるデジタル信号を前記制御信号に同期したタイミングで前記相関二重サンプリング回路の第１のレジスタ及び第２のレジスタに交互に書き込み、前記第１のレジスタに書き込まれた信号と前記第２のレジスタに書き込まれた信号との差を演算して出力する
ことを特徴とする電子回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路及びその駆動方法に関する。
【背景技術】
【０００２】
磁気センサや歪みセンサ等のように微小な物理量やその変化量を検出するセンサには、差動信号を出力するものが多い。
【０００３】
この種のセンサは、計装アンプと呼ばれる電子回路に接続される場合がある。計装アンプは、センサから出力される一対の差動信号を増幅する非反転アンプと、非反転アンプから出力される差動信号をシングルエンド信号に変換する差電圧アンプとを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２０４３７７号公報
【特許文献２】特開２０１０−９８６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シングルエンド信号に混入する差動信号の同相成分を削減できる電子回路及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
開示の技術の一観点によれば、増幅回路と、制御信号に同期したタイミングで前記増幅回路の所定の入力端子に一対の差動信号を交互に供給するクロススイッチと、前記増幅回路から出力される信号をデジタル信号に変換する変換器と、前記変換器により変換されたデジタル信号が入力される相関二重サンプリング回路とを有する電子回路が提供される。
【０００７】
開示の技術の他の一観点によれば、増幅回路、変換器及び相関二重サンプリング回路を備えた電子回路の駆動方法であって、前記増幅回路の所定の入力端子に差動信号を制御信号に同期したタイミングで交互に入力し、前記増幅回路から出力される信号を前記変換器によりデジタル信号に変換し、前記変換器から出力されるデジタル信号を前記制御信号に同期したタイミングで前記相関二重サンプリング回路の第１のレジスタ及び第２のレジスタに交互に書き込み、前記第１のレジスタに書き込まれた信号と前記第２のレジスタに書き込まれた信号との差を演算して出力する電子回路の駆動方法が提供される。
【発明の効果】
【０００８】
前記一観点に係る電子回路及び電子回路の駆動方法によれば、シングルエンド信号に混入する差動信号の同相成分を削減できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、磁気センサの一例を示す回路図である。
【図２】図２は、磁気センサに接続する計装アンプの一例を示す回路図である。
【図３】図３は、実施形態に係る電子回路の構成を示す回路図である。
【図４】図４は、ＥＯＣ信号及びCtrl信号のタイミングチャートである。
【図５】図５は、Ctrl信号が“Ｈ”のときのクロススイッチの状態を示す回路図である。
【図６】図６は、Ctrl信号が“Ｌ”のときのクロススイッチの状態を示す回路図である。
【図７】図７は、ＡＤＣに入力される信号の経時的変化の一例を示す図である。
【図８】図８は、相関二重サンプリング回路から出力される信号の経時的変化を模式的に示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１１】
図１は磁気センサの一例を示す回路図である。この図１に例示した磁気センサは、フルブリッジ接続した４個の磁気抵抗素子ＳＭＲＥ１〜ＳＭＲＥ４を有する。この磁気センサには電源Ｖｃから電力が供給され、２つの出力端子Ｔａ，Ｔｂから磁界の方向に応じた差動信号が出力される。
【００１２】
図２は、図１の磁気センサに接続する計装アンプの一例を示す回路図である。この計装アンプ１０は、非反転アンプ１１と、差電圧アンプ１２と、ＡＤＣ（アナログ−デジタル変換器）１３とを有する。
【００１３】
非反転アンプ１１は、ＯＰアンプ１１ａ，１１ｂと、抵抗Ｒ５，Ｒ６，ＲＧとにより形成されている。
【００１４】
抵抗Ｒ５はＯＰアンプ１１ａの出力端子と反転入力端子（−）との間に接続されており、抵抗Ｒ６はＯＰアンプ１１ｂの出力端子と反転入力端子（−）との間に接続されている。また、抵抗ＲＧはＯＰアンプ１１ａの反転入力端子（−）とＯＰアンプ１１ｂの反転入力端子（−）との間に接続されている。
【００１５】
ＯＰアンプ１１ａの非反転入力端子（＋）は、端子Ｔ１に接続されている。この端子Ｔ１には、磁気センサから出力される差動信号のうちの一方の信号Ｖin-が供給される。また、ＯＰアンプ１１ｂの非反転入力端子（＋）は、端子Ｔ２に接続されている。この端子Ｔ２には、磁気センサから出力される差動信号のうちの他方の信号Ｖin+が供給される。
【００１６】
ＯＰアンプ１１ａからは、信号Ｖin-を増幅した信号Ｖin-'が出力される。この信号Ｖin-'は、端子Ｔ３を介して差電圧アンプ１２に供給される。また、ＯＰアンプ１１ｂからは、信号Ｖin+を増幅した信号Ｖin+'が出力される。この信号Ｖin+'は、端子Ｔ４を介して差電圧アンプ１２に供給される。
【００１７】
差電圧アンプ１２は、ＯＰアンプ１２ａと、抵抗Ｒ１〜Ｒ４とにより形成されている。
【００１８】
抵抗Ｒ１は端子Ｔ３とＯＰアンプ１２ａの反転入力端子（−）との間に接続されており、抵抗Ｒ３は端子Ｔ４とＯＰアンプ１２ａの非反転入力端子（＋）との間に接続されている。また、抵抗Ｒ２はＯＰアンプ１２ａの出力端子と反転入力端子（−）との間に接続されており、抵抗Ｒ４は基準電圧Ｖrefが供給される端子１４とＯＰアンプ１２ａの非反転入力端子（＋）との間に接続されている。基準電圧Ｖrefの電位は、端子Ｔ１，Ｔ２の電位が同じときに、差電圧アンプ１２から出力したい電位に設定する。
【００１９】
ＯＰアンプ１２ａからは、差動信号Ｖin+'，Ｖin-'に応じたシングルエンド信号Ｖoutが出力される。このシングルエンド信号Ｖoutは、端子Ｔ５を介してＡＤＣ１３に供給される。差電圧アンプ１２により差動−シングル変換するときに、差動信号Ｖin+'，Ｖin-'の同相成分が除去される。
【００２０】
ＡＤＣ１３は、ＯＰアンプ１２ａから出力されるシングルエンド信号（アナログ信号）Ｖoutをデジタル信号に変換する。ＡＤＣ１３から出力されるデジタル信号は、例えばコンピュータを含んで構成された信号処理装置に送られる。
【００２１】
図２に示すように、一般的な計装アンプ１０は、差動信号Ｖin+，Vin-の増幅のために２個のＯＰアンプ１１ａ，１１ｂを使用し、差動信号Ｖin+，Vin-の同相成分を除去するために１個のＯＰアンプ１２ａを使用している。
【００２２】
ところで、端子Ｔ３を一定電位に固定し、端子Ｔ４に信号Ｖin+'を入力したときの差電圧アンプ１２のゲイン（ΔＶout/ΔＶin+'）は、下記（１）式で表わされる。但し、Δは変化分を表す。
【００２３】
【数１】
2014238272.tif 000003
また、端子Ｔ４を一定電位に固定し、端子Ｔ３に信号Ｖin-'を入力したときの差電圧アンプ１２のゲイン（Ｖout/Ｖin-'）は、下記（２）式で表わされる。
【００２４】
【数２】
2014238272.tif 000004
端子Ｔ４に信号Vin+'を入力し、端子Ｔ３に信号Ｖin-'を入力したときのゲイン（ΔＶout/Δ（Ｖin+'−Ｖin-'））は、（１）式と（２）式との和として表わされる。
【００２５】
上記（１）式及び（２）式からわかるように、差電圧アンプ１２に入力される差動信号のうちの一方の信号Ｖin+'のゲインは抵抗Ｒ１〜４により決定され、他方の信号Ｖin-'のゲインは抵抗Ｒ１，Ｒ２によって決定される。
【００２６】
従って、差電圧アンプ１２の抵抗Ｒ１〜Ｒ４の抵抗値は、信号Ｖin+'のゲインと信号Ｖin-'のゲインの絶対値が等しくなるように設定される。
【００２７】
しかし、これらの抵抗Ｒ１〜Ｒ４の抵抗値を設定値の通りに作製することは難しく、実際の抵抗値と設定値との間に誤差が発生する。これにより、差動信号の同相成分を十分に除去することができなくなり、その結果ＡＤＣ１３から出力されるデジタル信号の変換精度が低下してしまう。
【００２８】
以下の実施形態では、シングルエンド信号に混入する差動信号の同相成分を削減できる電子回路について説明する。
【００２９】
（実施形態）
図３は、実施形態に係る電子回路の構成を示す回路図である。本実施形態では、磁気センサ等に接続する計装アンプに適用した例を説明している。
【００３０】
本実施形態に係る電子回路２０は、クロススイッチ２１と、非反転アンプ２２と、ＡＤＣ（アナログ−デジタル変換器）２３と、分周器２４と、ハイパスフィルタ（ＨＰＦ）２５と、相関二重サンプリング回路２６とを有する。
【００３１】
クロススイッチ２１は、差動信号Ｖin-，Ｖin+が入力される端子Ｔ１１，Ｔ１２と、非反転アンプ２２の入力端子Ｔ１３，Ｔ１４との間に接続されている。このクロススイッチ２１は、分周器２４から出力される信号Ctrlが“Ｈ”のときには信号Ｖin-を端子Ｔ１３に伝達し、信号Ｖin+を端子Ｔ１４に伝達する。また、クロススイッチ２１は、分周器２４から出力される信号Ctrlが“Ｌ”のときには信号Ｖin-を端子Ｔ１４に伝達し、信号Ｖin+を端子Ｔ１３に伝達する。
【００３２】
非反転アンプ２２は、ＯＰアンプ３１ａ，３１ｂと、抵抗Ｒ５，Ｒ６，ＲＧとにより形成されている。非反転アンプ２２は、増幅回路の一例である。
【００３３】
ＯＰアンプ３１ａの非反転入力端子（＋）は端子Ｔ１３に接続されており、ＯＰアンプ３１ｂの非反転入力端子（＋）は端子１４に接続されている。
【００３４】
抵抗Ｒ５はＯＰアンプ３１ａの出力端子と反転入力端子（−）との間に接続されており、抵抗Ｒ６はＯＰアンプ３１ｂの出力端子と反転入力端子（−）との間に接続されている。また、抵抗ＲＧは、ＯＰアンプ３１ａの反転入力端子（−）とＯＰアンプ３１ｂの反転入力端子（−）との間に接続されている。更に、ＯＰアンプ３１ａの出力端子は、端子Ｔ１５に接続されている。
【００３５】
ＡＤＣ２３は、端子Ｔ１５を介して入力されるＯＰアンプ３１ａの出力（アナログ信号）をクロック信号に同期したタイミングでサンプリングし、デジタル信号（デジタルコード）に変換して出力する。また、ＡＤＣ２３は、デジタル信号への変換が終了するごとに“Ｈ”となるＥＯＣ（End-of-Conversion）信号を出力する。
【００３６】
なお、ＡＤＣ２３に入力されるクロック信号は、図示を省略したクロック信号発生回路から供給される。また、本実施形態では、ＡＤＣ２３としてナイキスト型ＡＤＣを使用する。ナイキスト型ＡＤＣには、例えばフラッシュ型ＡＤＣ、ＳＡＲ（Successive Approximation Register）型ＡＤＣ、及びスロープ型ＡＤＣ等がある。
【００３７】
ＡＤＣ２３にＥＯＣ信号を出力する機能がない場合は、ＡＤＣ２３に供給されるクロック信号をカウントし、デジタル信号への変換が終了するタイミングで“Ｈ”となる信号を生成する回路を設けてもよい。
【００３８】
分周器２４は、ＡＤＣ２３から出力されるＥＯＣ信号を１／２に分周し、Ctrl信号として出力する。このCtrl信号は、クロススイッチ２１と相関二重サンプリング回路２６とに供給される。Ctrl信号は、制御信号の一例である。
【００３９】
ハイパスフィルタ（ＨＰＦ）２５は、ＡＤＣ２３から出力される信号を、その信号に含まれる低周波成分をカットして端子Ｔ１６に伝達する。
【００４０】
相関二重サンプリング回路２６は、ＰＩＰＯ（並列入力並列出力）型シフトレジスタ２６ａ，２６ｂと、演算器２６ｃとを有する。シフトレジスタ２６ａ，２６ｂのＤ端子はいずれも端子Ｔ１６に接続されている。また、シフトレジスタ２６ａのクロック入力端子にはCtrl信号が入力され、シフトレジスタ２６ｂのクロック入力端子にはCtrl信号を反転した信号が入力される。
【００４１】
演算器２６ｃは、シフトレジスタ２６ａから出力される信号と、シフトレジスタ２６ｂから出力される信号との差を演算して出力する。
【００４２】
以下、本実施形態に係る電子回路２０の動作について説明する。
【００４３】
前述したように、ＡＤＣ２３は、クロック信号に同期したタイミングで非反転アンプ２２から出力される信号（アナログ信号）をサンプリングしてデジタル信号（デジタルコード）に変換する。また、ＡＤＣ２３からは、デジタル信号への変換が終了するごとにＥＯＣ信号が出力され、分周器２４からはＥＯＣ信号を１／２の周波数に分周したCtrl信号が出力される。そして、このCtrl信号により、クロススイッチ２１及び相関二重サンプリング回路２６が動作する。
【００４４】
図４は、ＥＯＣ信号及びCtrl信号のタイミングチャートである。図４のように、Ctrl信号は、時間ｔ１，ｔ３，ｔ５，…のときに“Ｈ”から“Ｌ”に変化し、時間ｔ２，ｔ４，ｔ６…のときに“Ｌ”から“Ｈ”に変化する。
【００４５】
クロススイッチ２１は、Ctrl信号が“Ｈ”のときに、図５に示すように端子Ｔ１１に供給された信号Ｖin-を端子Ｔ１３に伝達し、端子Ｔ１２に供給された信号Ｖin+を端子Ｔ１４に伝達する。従って、Ctrl信号が“Ｈ”のときには、非反転アンプ２２から、同相入力電圧と、増幅された差動信号のうちＶin-に対応する成分との和が出力される。
【００４６】
また、クロススイッチ２１は、信号Ctrlが“Ｌ”のときに、図６に示すように端子Ｔ１１に供給された信号Ｖin-を端子Ｔ１４に伝達し、端子Ｔ１２に供給された信号Ｖin+を端子Ｔ１３に伝達する。従って、Ctrl信号が“Ｌ”のときには、非反転アンプ２２から、同相入力電圧と、増幅された差動信号のうちＶin+に対応する成分との和が出力される。
【００４７】
つまり、非反転アンプ２２からは、図７に示すように、同相入力電圧に等しい電圧（図７中に一点鎖線で示す）を中心として交互に反転する信号が出力される。なお、図７は、横軸に時間をとり、縦軸に電圧（アナログ値）をとって、ＡＤＣ２３に入力される信号の経時的変化の一例を示している。
【００４８】
ＡＤＣ２３は、非反転アンプ２２から出力される信号をサンプリングし、デジタル信号（デジタルコード）に変換して出力する。ＡＤＣ２３から出力されたデジタル信号は、ハイパスフィルタ（ＨＰＦ）２５により低周波成分が除去され、相関二重サンプリング回路２６に伝達される。
【００４９】
相関二重サンプリング回路２６のシフトレジスタ２６ａには、時間ｔ１，ｔ３，ｔ５，…のときに、非反転アンプ２２から出力される信号Ｖin-'に応じたデジタルコードが書き込まれる。また、相関二重サンプリング回路２６のシフトレジスタ２６ｂには、時間ｔ２，ｔ４，ｔ６、…のときに、非反転アンプ２２から出力される信号Ｖin+'に応じたデジタルコードが書き込まれる。
【００５０】
演算器２６ｃは、時間ｔ１，ｔ２，ｔ３，ｔ４，…毎に、シフトレジスタ２６ａに書き込まれたデジタルコードからシフトレジスタ２６ｂに書き込まれたデジタルコードを引き算し、その結果を出力する。この引き算により、デジタルコードに含まれる同相成分が除去される。
【００５１】
例えば、時間ｔ１，ｔ３，ｔ５，…のときの非反転アンプ２２の出力電圧をＶ（ｔ2n-1）とし、時間ｔ２，ｔ４，ｔ６，…のときの非反転アンプ２２の出力電圧をＶ（ｔ2n）とする（但し、ｎは整数）。この場合、演算器２６ｃは、Ctrl信号に同期したタイミングでＶ（ｔ2n-1）−Ｖ（ｔ2n）、又はＶ（ｔ2n+1）−Ｖ（ｔ2n）を演算する。
【００５２】
その結果、相関二重サンプリング回路２６（演算器２６ｃ）からは、図８に示すように差動信号Ｖin+，Ｖin-に対応するデジタル信号が出力される。なお、図８は、横軸に時間をとり、縦軸に電圧（デジタル値）をとって、相関二重サンプリング回路（ＣＤＳ）２６から出力される信号の経時的変化を模式的に示している。
【００５３】
上述したように、本実施形態では、差動信号Ｖin+，Ｖin-が供給される端子Ｔ１１，Ｔ１２と非反転アンプ２２の入力側の端子Ｔ１３，Ｔ１４との間に、信号Ctrlにより切り替え動作するクロススイッチ２１を配置している。そして、端子Ｔ１３，Ｔ１４に差動信号Ｖin+，Ｖin-を交互に供給し、ＡＤＣ２３から出力されるデジタルコードを相関二重サンプリング回路２６のシフトレジスタ２６ａ，２６ｂに書き込む。その後、それらのシフトレジスタ２６ａ，２６ｂに書き込まれたデジタルコードを引き算し、入力信号Ｖin+とＶin-との差に対応するデジタル信号を得る。
【００５４】
本実施形態では、アナログ信号をデジタル信号に変換する際に、図２に示す差電圧アンプ１２は不要である。従って、本実施形態に係る電子回路２０では、差電圧アンプ内の抵抗の誤差に起因する同相成分の影響がなく、デジタル信号の変換精度が向上する。
【００５５】
また、本実施形態では、図２に示す計装アンプ１０に比べてＯＰアンプの数が少なくてすむ。そのため、半導体チップ上における回路の占有面積が少なくてすむと同時に、消費電力も削減される。
【００５６】
更に、本実施形態に係る電子回路２０には、以下に示す利点もある。すなわち、ＯＰアンプ３１ａ，３１ｂ及びＡＤＣ２３の出力には、オフセット電圧が含まれる。しかし、本実施形態に係る電子回路２０では、相関二重サンプリング回路２６内でシフトレジスタ２６ａ，２６ｂに書き込まれたデジタル信号を引き算するときに、ＯＰアンプ３１ａ，３１ｂのオフセット電圧の影響が相殺される。このため、デジタル信号の変換精度がより一層向上する。同様の理由により、ＯＰアンプ３１ａ，３１ｂで発生する１／ｆノイズの影響も除去される。
【００５７】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００５８】
（付記１）増幅回路と、
制御信号に同期したタイミングで前記増幅回路の所定の入力端子に一対の差動信号を交互に供給するクロススイッチと、
前記増幅回路から出力される信号をデジタル信号に変換する変換器と、
前記変換器により変換されたデジタル信号が入力される相関二重サンプリング回路と
を有することを特徴とする電子回路。
【００５９】
（付記２）前記相関二重サンプリング回路は、第１のレジスタと、第２のレジスタと、演算器とを備え、前記変換器から出力される前記デジタル信号を前記制御信号に同期したタイミングで前記第１のレジスタ及び前記第２のレジスタに交互に書き込み、前記演算器により前記第１のレジスタ及び前記第２のレジスタに書き込まれたデジタル信号の差を演算することを特徴とする付記１に記載の電子回路。
【００６０】
（付記３）前記制御信号は、前記変換器でデジタル信号への変換が終了するごとに状態変化する信号を１／２分周した信号であることを特徴とする付記１又は２に記載の電子回路。
【００６１】
（付記４）前記増幅回路は、前記差動信号を受信し、一方の極性の第１アナログ信号を出力する第１のＯＰアンプと、他方の極性の第２アナログ信号を出力する第２のＯＰアンプとを有し、前記第１アナログ信号及び前記第２アナログ信号のうちのいずれか一方が前記変換器に入力されることを特徴とする付記１乃至３のいずれか１項に記載の電子回路。
【００６２】
（付記５）前記変換器が、ナイキスト型アナログ−デジタル変換器であることを特徴とする付記１乃至４のいずれか１項に記載の電子回路。
【００６３】
（付記６）前記制御信号が、前記変換器から出力されるＥＯＣ（End-of-Conversion）信号を１／２分周した信号であることを特徴とする付記１乃至５のいずれか１項に記載の電子回路。
【００６４】
（付記７）前記変換器と前記相関二重サンプリング回路との間に、ハイパスフィルタが接続されていることを特徴とする付記１乃至６のいずれか１項に記載の電子回路。
【００６５】
（付記８）前記差動信号が、センサから出力された信号であることを特徴とする付記１乃至７のいずれか１項に記載の電子回路。
【００６６】
（付記９）増幅回路、変換器及び相関二重サンプリング回路を備えた電子回路の駆動方法であって、
前記増幅回路の所定の入力端子に差動信号を制御信号に同期したタイミングで交互に入力し、
前記増幅回路から出力される信号を前記変換器によりデジタル信号に変換し、
前記変換器から出力されるデジタル信号を前記制御信号に同期したタイミングで前記相関二重サンプリング回路の第１のレジスタ及び第２のレジスタに交互に書き込み、前記第１のレジスタに書き込まれた信号と前記第２のレジスタに書き込まれた信号との差を演算して出力する
ことを特徴とする電子回路の駆動方法。
【符号の説明】
【００６７】
１０…計装アンプ、１１…非反転アンプ、１１ａ，１１ｂ，１２ａ…ＯＰアンプ、１２…差電圧アンプ、１３…ＡＤＣ（アナログ−デジタル変換器）、２０…電子回路、２１…クロススイッチ、２２…非反転アンプ、２３…ＡＤＣ（アナログ−デジタル変換器）、２４…分周器、２５…ハイパスフィルタ、２６…相関二重サンプリング回路、２６ａ，２６ｂ…シフトレジスタ、２６ｃ…演算器、３１ａ，３１ｂ…ＯＰアンプ。
【図１】
2014238272.tif 000005
【図２】
2014238272.tif 000006
【図３】
2014238272.tif 000007
【図４】
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【図５】
2014238272.tif 000009
【図６】
2014238272.tif 000010
【図７】
2014238272.tif 000011
【図８】
2014238272.tif 000012