(57)【要約】【課題】選択トランジスタの閾値電圧を最適化する。【解決手段】半導体記憶装置１０は、複数のメモリユニットＭＵと、複数のメモリユニットＭＵの電圧制御を行う制御回路５とを含む。制御回路５は、第１のメモリユニットに含まれる選択トランジスタのソース及びドレイン間に第１の電位差を与えることで生じたホットキャリアを用いて、該選択トランジスタをプログラムする。制御回路５は、第１のメモリユニットと同じ選択ゲート線に共通接続された第２のメモリユニットに含まれる選択トランジスタのソース及びドレイン間の第２の電位差を第１の電位差より小さくすることで、該選択トランジスタのプログラムを禁止する。【選択図】図７
2014063552.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の選択トランジスタと、前記第１及び第２の選択トランジスタ間に直列接続された複数のメモリセルとをそれぞれが有する複数のメモリユニットと、
前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、
前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、
前記第１の選択トランジスタに接続されたビット線と、
前記第２の選択トランジスタに接続されたソース線と、
前記複数のメモリユニットの電圧制御を行う制御回路と、
を具備し、
前記制御回路は、第１のメモリユニット内において、前記第１及び第２の選択トランジスタのいずれか一方のソース及びドレイン間に第１の電位差を与えることで前記第１及び第２の選択トランジスタのいずれか一方をプログラムし、
前記第１のメモリユニットと同じ選択ゲート線に共通接続された第２のメモリユニット内において、前記第１及び第２の選択トランジスタのいずれか一方のソース及びドレイン間に前記第１の電位差より小さい第２の電位差を与えることで、前記第１及び第２の選択トランジスタのいずれか一方のプログラムを禁止する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は前記第１の選択トランジスタをプログラムし、
前記制御回路は、前記第１の選択トランジスタに隣接するメモリセルがピンチオフした状態で、前記ビット線に第１の電圧を、前記第１の選択トランジスタのゲートに第２の電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は前記第２の選択トランジスタをプログラムし、
前記制御回路は、前記第２の選択トランジスタに隣接するメモリセルがピンチオフした状態で、前記ソース線に第１の電圧を、前記第２の選択トランジスタのゲートに第２の電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１及び第２の選択トランジスタのいずれか一方をプログラムする際に、前記第１のメモリユニットと前記ワード線を共有しない第３のメモリユニットにおいて、前記ワード線に印加された電圧による容量結合を用いて第３のメモリユニットのボディ電位を昇圧し、この昇圧されたボディ電位を前記ビット線に転送することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記ビット線に転送された電位を用いて、前記第１または第２の電位差を生じさせることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。このような積層型のＮＡＮＤ型フラッシュメモリにおいて、例えば、プロセスコストを低減するために、選択トランジスタ部分には、メモリセル部と同様のメモリ膜（電荷蓄積膜）が形成される。また、チャネル材料にもメモリセル部と同じ多結晶半導体層を用いることが望ましいが、多結晶粒や粒界準位の影響で、本来、均一であるべき選択トランジスタの閾値電圧がばらつきやすいという懸念がある。
【０００３】
メモリセルが二次元に配列された平面型のＮＡＮＤ型フラッシュメモリの場合、チャネル材料には単結晶半導体基板を用いることがほとんどであり、チャネル膜質によるばらつきは小さく、また、その閾値電圧の調整は、チャネル部分に不純物をイオン注入することにより制御可能である。ところが、積層型メモリの場合、チャネル材料が多結晶膜であることに加えて、チャネル膜厚が薄く、一般に極薄膜ＳＯＩデバイスで閾値調整が困難であるのと同様の理由から、不純物注入による閾値電圧の調整が困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、選択トランジスタの閾値電圧を最適化することで、高速動作及び高信頼性を実現可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、第１及び第２の選択トランジスタと、前記第１及び第２の選択トランジスタ間に直列接続された複数のメモリセルとをそれぞれが有する複数のメモリユニットと、前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、前記複数のメモリセルのゲートにそれぞれ接続された複数のワード線と、前記第１の選択トランジスタに接続されたビット線と、前記第２の選択トランジスタに接続されたソース線と、前記複数のメモリユニットの電圧制御を行う制御回路とを具備する。前記制御回路は、第１のメモリユニット内において、前記第１及び第２の選択トランジスタのいずれか一方のソース及びドレイン間に第１の電位差を与えることで前記第１及び第２の選択トランジスタのいずれか一方をプログラムする。前記制御回路は、前記第１のメモリユニットと同じ選択ゲート線に共通接続された第２のメモリユニット内において、前記第１及び第２の選択トランジスタのいずれか一方のソース及びドレイン間に前記第１の電位差より小さい第２の電位差を与えることで、前記第１及び第２の選択トランジスタのいずれか一方のプログラムを禁止する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置のブロック図。
【図２】メモリセルアレイの一部の斜視図。
【図３】メモリセルアレイの一部の回路図。
【図４】メモリセルアレイの断面図。
【図５】１つのメモリユニットの回路図。
【図６】選択トランジスタの閾値調整動作を示すフローチャート。
【図７】ドレイン側選択トランジスタのプログラム動作を説明する図。
【図８】ドレイン側選択トランジスタのプログラム禁止動作を説明する図。
【図９】選択トランジスタのプログラムにおける電圧関係を説明する図。
【図１０】ソース側選択トランジスタのプログラム動作を説明する図。
【図１１】ソース側選択トランジスタのプログラム禁止動作を説明する図。
【図１２】第２の実施形態に係るドレイン側選択トランジスタのプログラム動作の第１のステップを説明する図。
【図１３】ドレイン側選択トランジスタのプログラム動作の第２のステップを説明する図。
【図１４】ドレイン側選択トランジスタのプログラム動作の第３のステップを説明する図。
【図１５】ソース側選択トランジスタのプログラム動作の第１のステップを説明する図。
【図１６】ソース側選択トランジスタのプログラム動作の第２のステップを説明する図。
【図１７】ソース側選択トランジスタのプログラム動作の第３のステップを説明する図。
【図１８】第３の実施形態に係るドレイン側選択トランジスタのプログラム動作の第１のステップを説明する図。
【図１９】ドレイン側選択トランジスタのプログラム動作における第２のステップを説明する図。
【図２０】ドレイン側選択トランジスタのプログラム動作における第３のステップを説明する図。
【図２１】第４の実施形態に係る選択トランジスタの閾値調整動作を示すフローチャート。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的又は概念的なものであり、各図面の寸法及び比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置及び方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［第１の実施形態］
［１．半導体記憶装置の構成］
図１は、第１の実施形態に係る半導体記憶装置１０のブロック図である。図１及び他のいずれの図においても、各機能ブロックが、図示のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【００１０】
半導体記憶装置１０は、複数のメモリセルが三次元に配列された積層型のＮＡＮＤ型フラッシュメモリから構成される。図１に示されるように、半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、センス回路３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、及びコアドライバ９を備えている。メモリセルアレイ１は、複数のブロック（メモリブロック）を含んでいる。各ブロックは、複数のメモリセル（メモリセルトランジスタ）、複数のワード線ＷＬ、複数のビット線ＢＬ等を含んでいる。特定の複数のメモリセル又はその記憶空間はページを構成する。データはページ単位で読み出され、また書き込まれ、ブロック単位で消去される。メモリセルアレイ１の詳細は後述する。
【００１１】
ロウデコーダ２は、転送ゲート２ａ及びセルソース線制御回路２ｂを含んでいる。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、コアドライバ９からワード線制御信号や選択ゲート制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、及び選択ゲート制御信号に基づいて、特定のブロックやワード線ＷＬを選択する。ロウデコーダ２は、メモリセルアレイ１の両側に設けられていてもよい。
【００１２】
センス回路３は、メモリセルアレイ１からデータを読み出し、読み出されたデータを一時的に保持する。また、センス回路３は、半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。センス回路３は、複数のセンスモジュール（センスアンプモジュール）３ａを含んでいる。センスモジュール３ａは、複数のビット線とそれぞれ接続され、対応するビット線の電圧を増幅する。カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４は、デコードされたアドレス信号に基づいて、センス回路３のデータの入出力を制御する。
【００１３】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドに基づいて、所定のシーケンスに従って電圧発生回路８及びコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、コア動作に必要な本明細書で言及される後述のあらゆる電圧を生成する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬ及びビット線ＢＬの制御を行うためにロウデコーダ２及びセンス回路３を制御する。入出力回路６は、コマンド、アドレス、データの半導体記憶装置１０の外部からの入力又は半導体記憶装置１０の外部への出力を制御する。制御回路５は、コアドライバ９、ロウデコーダ２、センス回路３、カラムデコーダ４の制御を通じて、以下の動作及び各実施形態に示す動作（書き込み等）を行う。
【００１４】
メモリセルアレイ１は、図２及び図３に示される構造を有する。図２は、メモリセルアレイ１の一部の斜視図である。図３は、メモリセルアレイ１の一部の回路図である。
【００１５】
メモリセルアレイ１は、データを電気的に記憶するメモリセルトランジスタＭＴを三次元マトリクス状に配列して構成される。すなわち、メモリセルトランジスタＭＴは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にもマトリクス状に配列される。
【００１６】
図２及び図３に示されるように、メモリセルアレイ１は、複数のビット線ＢＬ、複数のソース線ＳＬ、及び複数のメモリブロック（ブロック）ＭＢを有する。ソース線ＳＬはロウ方向に延びる。ビット線ＢＬは、カラム方向に延びる。カラム方向はロウ方向に直交する。複数のブロックＭＢは、所定のピッチをもってカラム方向に沿って並んでいる。ブロックＭＢは、ロウ方向及びカラム方向に沿ってマトリクス状に配列された複数のメモリユニットＭＵを有する。ブロックＭＢにおいて、１本のビット線ＢＬには、複数のメモリユニットＭＵが接続されている。
【００１７】
各メモリユニットＭＵは、メモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴ、及びソース側選択トランジスタＳＳＴを備えている。メモリストリングＭＳは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及びバックゲートトランジスタＢＴを備えている。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。なお、各メモリユニットＭＵに含まれるメモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は任意に設定可能である。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備えている。バックゲートトランジスタＢＴは、データを記憶するためのものでは無く、データの書き込み、及び読み出し時にはオン状態とされる。
【００１８】
メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＤＴ及びＳＳＴ間に、その電流経路が直列接続されるようにして配置されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられている。
【００１９】
また、本実施形態では、各メモリユニットＭＵにおいて、選択トランジスタＳＤＴとメモリセルトランジスタＭＴ７との間にその電流経路が直列接続されるようにして、ダミートランジスタＤＴＤが設けられている。さらに、選択トランジスタＳＳＴとメモリセルトランジスタＭＴ０との間には、その電流経路が直列接続されるようにして、ダミートランジスタＤＴＳが設けられている。ダミートランジスタＤＴＤ、ＤＴＳは、メモリセルトランジスタＭＴと同様の構成を有しているが、データの記憶用には用いられず、データの書き込み、及び読み出し時にはオン状態とされる。なお、ダミートランジスタＤＴＤの数は１個に限らず、複数個であってもよい。ダミートランジスタＤＴＳについても同様である。或いは、後述のように、ダミートランジスタＤＴＤ、ＤＴＳを設けずに、選択トランジスタＳＤＴ、ＳＳＴに隣接するメモリセルを利用することも可能である。
【００２０】
選択トランジスタＳＤＴ、ＳＳＴはそれぞれ、ダミートランジスタＤＴＤ、ＤＴＳの積層方向に沿った上方に位置する。選択トランジスタＳＤＴのソースは、メモリストリングＭＳの一端（ダミートランジスタＤＴＤのドレイン）に接続されている。選択トランジスタＳＳＴのドレインは、メモリストリングＭＳの他端（ダミートランジスタＤＴＳのソース）に接続されている。選択トランジスタＳＤＴの電流経路の一端は、ビット線ＢＬに接続される。選択トランジスタＳＳＴの電流経路の一端は、ソース線ＳＬに接続される。
【００２１】
１つのブロックＭＢ内のロウ方向に沿って並ぶ複数メモリユニットＭＵの各メモリセルトランジスタＭＴ０の制御ゲートは、ワード線ＷＬ０に共通接続されている。同様に、１つのブロックＭＢ内のロウ方向に沿って並ぶ複数メモリユニットＭＵのメモリセルトランジスタＭＴ１〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ１〜ＷＬ７に共通接続されている。１つのブロックＭＢ内のロウ方向に沿って並ぶ複数メモリユニットＭＵのダミートランジスタＤＴＤ、ＤＴＳの制御ゲートはそれぞれ、ダミーワード線ＷＬＤＤ、ＷＬＤＳに共通接続されている。ワード線ＷＬ、及びダミーワード線ＷＬＤＤ、ＷＬＤＳは、ロウ方向に延びる。バックゲートトランジスタＢＴのゲートは、バックゲート線ＢＧに共通接続されている。
【００２２】
１つのブロックＭＢ内のロウ方向に沿って並ぶ複数メモリユニットＭＵの各ドレイン側選択トランジスタＳＤＴのゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。選択ゲート線ＳＧＤはロウ方向に延びる。カラム方向に沿って並ぶ複数のメモリユニットＭＵの各選択トランジスタＳＤＴのドレインは、ビット線ＢＬに共通接続されている。すなわち、ビット線ＢＬは、複数のブロックＭＢ間で、カラム方向に沿って並ぶ複数のメモリユニットＭＵを共通接続する。
【００２３】
１つのブロックＭＢ内のロウ方向に沿って並ぶ複数メモリユニットＭＵの各ソース側選択トランジスタＳＳＴのゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。カラム方向に沿って並ぶ２つのメモリユニットＭＵの選択トランジスタＳＳＴのソースは、同じソース線ＳＬに接続されている。１つのブロックＭＢ内のロウ方向に沿って並ぶ複数メモリユニットＭＵの各選択トランジスタＳＳＴのソースは、同じソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のブロックＭＢ間で、メモリユニットＭＵを共通接続する。選択ゲート線ＳＧＤ、ＳＧＳ、及びソース線ＳＬは、ロウ方向に延びる。
【００２４】
すなわち、ワード線ＷＬ０〜ＷＬ７と、バックゲート線ＢＧと、ダミーワード線ＷＬＤＤ、ＷＬＤＳとは、同一ブロックＭＢ内で共通接続されているのに対し、選択ゲート線ＳＧＤ、ＳＧＳは、同一ブロックＭＢ内であってもロウ方向に沿って並ぶ複数のメモリユニットＭＵごとに独立している。
【００２５】
同一のブロックＭＢ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、１つのブロックＭＢ内で１本のワード線ＷＬに共通接続された全てのメモリセルトランジスタＭＴのうちロウ方向に沿って並ぶ複数のメモリセルトランジスタＭＴ（１対の選択ゲート線ＳＧＤ、ＳＧＳによって選択された複数のメモリセルトランジスタＭＴ）につき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２６】
次に、メモリセルアレイ１の断面構造について説明する。図４は、メモリセルアレイ１の断面図である。
【００２７】
メモリセルアレイ１は、半導体基板２０上に絶縁層（図示せず）を介して順次積層されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を備えている。バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７、及びダミートランジスタＤＴＤ、ＤＴＳとして機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＤＴ、ＳＳＴとして機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２８】
バックゲートトランジスタ層Ｌ１は、バックゲート線ＢＧとして機能するバックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に二次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＭＢ毎に分断されている。バックゲート導電層２１は、例えば導電性を有する多結晶シリコンから構成される。また、バックゲート導電層２１は、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成される。バックゲートホール２２は、上面から見てカラム方向を長手方向とする略矩形状に形成される。
【００２９】
メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄ及びダミーワード線導電層２３ｅを有する。導電層２３ａ〜２３ｅはそれぞれ、層間絶縁層（図示せず）を挟んで積層されている。導電層２３ａ〜２３ｅは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。導電層２３ａ〜２３ｅは、例えば導電性を有する多結晶シリコンから構成される。導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。また、導電層２３ｅは、ダミートランジスタＤＴＤ、ＤＴＳの制御ゲート（ダミーワード線ＷＬＤＤ、ＷＬＤＳ）として機能する。
【００３０】
メモリセルトランジスタ層Ｌ２は、メモリホール２４を有する。メモリホール２４は、導電層２３ａ〜２３ｅを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部に整合するように形成されている。
【００３１】
選択トランジスタ層Ｌ３は、導電層２７ａ、２７ｂを有する。導電層２７ａ、２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａ、２７ｂは、例えば導電性を有する多結晶シリコンから構成される。導電層２７ａは、選択トランジスタＳＳＴのゲート（選択ゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＤＴのゲート（選択ゲート線ＳＧＤ）として機能する。
【００３２】
選択トランジスタ層Ｌ３は、ホール２８ａ、２８ｂを有する。ホール２８ａ、２８ｂはそれぞれ、導電層２７ａ、２７ｂを貫通する。また、ホール２８ａ、２８ｂはそれぞれ、メモリホール２４と整合する。
【００３３】
バックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、及び選択トランジスタ層Ｌ３は、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、メモリユニットＭＵのボディ（チャネル形成部）として機能する。
【００３４】
ブロック絶縁層２５ａは、バックゲートホール２２、メモリホール２４、及びホール２８ａ、２８ｂに面する側壁に、所定の厚みをもって形成される。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成される。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成される。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成される。半導体層２６は、バックゲートホール２２、メモリホール２４、及びホール２８ａ、２８ｂを埋めるように形成されている。
【００３５】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち、半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３６】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）から構成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）から構成される。半導体層２６は、例えば多結晶シリコンから構成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴ、ダミートランジスタＤＴＤ、ＤＴＳ、及び選択トランジスタＳＤＴ、ＳＳＴとして機能するＭＯＮＯＳ型トランジスタを構成する。
【００３７】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。バックゲート導電層２１は、ブロック絶縁層２５ａを取り囲むように形成されている。
【００３８】
また、上記メモリトランジスタ層Ｌ２及び選択トランジスタ層Ｌ３の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄ及び導電層２７ａ、２７ｂは、ブロック絶縁層２５ａを取り囲むように形成されている。
【００３９】
配線層Ｌ４は、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、一方の半導体層２６ａの上面に接するように形成されている。プラグ層３２は、他方の半導体層２６ａの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、ソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００４０】
［２．動作］
まず、メモリユニットＭＵに印加される電圧を定義する。図５は、１つのメモリユニットＭＵの回路図である。前述したように、１つのメモリユニットＭＵは、ビット線ＢＬとソース線ＳＬとの間に、ドレイン側選択トランジスタＳＤＴ、ドレイン側ダミートランジスタＤＴＤ、メモリセルトランジスタＭＴ０〜ＭＴ３、バックゲートトランジスタＢＴ、メモリセルトランジスタＭＴ４〜ＭＴ７、ソース側ダミートランジスタＤＴＳ、及びソース側選択トランジスタＳＳＴが順に、これらの電流経路が直列接続されるように配置されている。なお、図５では、メモリセルトランジスタＭＴ０〜ＭＴ７のうち１つのメモリセルトランジスタＭＴを抽出して示しており、またバックゲートトランジスタＢＴの図示を省略している。
【００４１】
図５に示すように、ＶＢＬはビット線電圧、ＶＳＧＤは選択トランジスタＳＤＴのゲート電圧、ＶＤＵＭＤはダミートランジスタＤＴＤの制御ゲート電圧、ＶＣＧｘｘはメモリセルトランジスタＭＴの制御ゲート電圧、ＶＤＵＭＳはダミートランジスタＤＴＳの制御ゲート電圧、ＶＳＧＳは選択トランジスタＳＳＴのゲート電圧、ＶＳＬはソース線電圧である。ビット線電圧ＶＢＬはビット線ＢＬを用いて制御される。ゲート電圧ＶＳＧＤ、ＶＳＧＳはそれぞれ、選択ゲート線ＳＧＤ、ＳＧＳを用いて制御される。制御ゲート電圧ＶＤＵＭＤ、ＶＤＵＭＳはそれぞれ、ダミーワード線ＷＬＤＤ、ＷＬＤＳを用いて制御される。制御ゲート電圧ＶＣＧｘｘはワード線ＷＬを用いて制御される。ソース線電圧ＶＳＬはソース線ＳＬを用いて制御される。
【００４２】
［２−１．ドレイン側選択トランジスタＳＤＴの閾値調整］
まず、ドレイン側選択トランジスタＳＤＴの閾値調整について説明する。図６は、制御回路５による選択トランジスタの閾値調整動作を示すフローチャートである。
【００４３】
まず、選択トランジスタの閾値電圧をベリファイする（ステップＳ１００）。この選択トランジスタのベリファイ動作では、所定のＶＢＬ（例えば０．５Ｖ）をビット線ＢＬに印加し、ＶＳＬをＶＳＳ（０Ｖ）、ベリファイしたい選択トランジスタ（ここでは、ドレイン側選択トランジスタＳＤＴ）を含むブロックＭＢのうちＶＳＧＤ以外のゲート電圧をＶread（例えば５Ｖ）、ＶＳＧＤをＶth_target（例えば１Ｖ）とする。Ｖreadは、メモリセルトランジスタＭＴが記憶しているデータに関わらず、メモリセルトランジスタＭＴをオンさせることができる電圧である。この時、メモリユニットＭＵを貫通する電流をセンスすることで、共通の選択ゲート線ＳＧＤに接続された選択トランジスタＳＤＴの閾値電圧がＶth_target以上であるか否かを判定することができる（ステップＳ１０１）。すなわち、Ｖreadが印加されたトランジスタが全てオンしているので、ビット線ＢＬが放電されるか否かによって、選択トランジスタＳＤＴの閾値電圧が判定できる。
【００４４】
続いて、選択トランジスタＳＤＴの閾値電圧がＶth_targetより低い場合、制御回路５は、当該選択トランジスタＳＤＴを含むメモリユニット（選択メモリユニット）に対して、選択トランジスタＳＤＴの閾値電圧を調整、すなわち選択トランジスタＳＤＴに書き込み（プログラム）を行う（ステップＳ１０２）。図７は、ドレイン側選択トランジスタＳＤＴのプログラムにおいて選択メモリユニットに印加する電圧を説明する図である。図７に示すように、制御回路５は、選択メモリユニットに対して、ＶＢＬ，ＶＳＬ＝Ｖｓｓ（０Ｖ）とし、ＶＳＧＤ＝ＶＳＧ_Ｗ（例えば１２Ｖ）、ＶＤＵＭＤ＝ＶＤＵＭ_Ｗ（例えば１Ｖ）、ＶＣＧｘｘ，ＶＤＵＭＳ，ＶＳＧＳ＝Ｖread（５Ｖ）にする。
【００４５】
一方、選択トランジスタＳＤＴのプログラムが必要でない非選択メモリユニットに関しては、選択トランジスタＳＤＴの閾値電圧が上昇しないように制御する。よって、選択ブロック（選択メモリユニットを含むブロック）に含まれる複数のメモリユニットのうち選択メモリユニットと異なる選択ゲート線ＳＧＤに接続された非選択メモリユニットに関しては、制御回路５は、ＶＳＧＤ＝ＶＳＧ_Wstby（３Ｖ）にする。
【００４６】
続いて、制御回路５は、プログラム対象である選択トランジスタＳＤＴに接続するビット線ＢＬのＶＢＬをＶＢＬ_Ｗ（例えば９Ｖ）に上昇させる。この電圧制御によって、ドレイン側ダミートランジスタＤＴＤとドレイン側選択トランジスタＳＤＴとの間で、選択メモリユニットの反転層（チャネル）がピンチオフし、生じたホットキャリア（ホットエレクトロン）は高効率で高電位のドレイン側選択トランジスタＳＤＴの電荷蓄積層に捕獲され、これにより、選択トランジスタＳＤＴの閾値電圧が上昇する。
【００４７】
この間、選択メモリユニットに接続された選択ゲート線ＳＧＤに共通接続された非選択メモリユニットにも、選択メモリユニットと同じゲート電圧が印加される。図８は、選択メモリユニットに接続された選択ゲート線ＳＧＤに共通接続された非選択メモリユニットに印加される電圧を説明する図である。非選択メモリユニットに接続するビット線ＢＬのＶＢＬはＶｓｓ（０Ｖ）のままである。
【００４８】
非選択メモリユニットに含まれる選択トランジスタＳＤＴは、Ｖth_target以上の閾値電圧を有している。よって、既に十分に高い閾値電圧を有する選択トランジスタＳＤＴに関しては、この選択トランジスタＳＤＴを含む非選択メモリユニットの半導体層全体に渡って反転層が形成されるが、ホットキャリアを生じる条件でないために、それぞれのゲート電圧に応じた電界がチャネル−ゲート間に印加される。しかし、十分なＦＮトンネリングを生じるほど大きな電界とはならず、電荷蓄積層に電荷はほとんど注入されない。このため、選択トランジスタＳＤＴの閾値電圧は大きく変化せず、誤書き込みを防止することができる。
【００４９】
選択トランジスタＳＤＴをプログラムした後、選択トランジスタＳＤＴの閾値電圧をベリファイし（ステップＳ１０３、Ｓ１０４）、閾値電圧がまだＶth_targetに達していない場合には、さらにプログラムを実行する。このとき、よりホットキャリアを生じ易い条件とするため、プログラムの回数を増す毎に、ＶＳＧ_Ｗを段階的に上昇させることが望ましい（ステップＳ１０５）。又は、ＶＤＵＭ_Ｗを段階的に低下させたり、ＶＢＬ_Ｗを段階的に上昇させるようにしてもよい。そして、全ての選択トランジスタＳＤＴの閾値電圧がＶth_target以上となるように、ベリファイ動作及びプログラム動作からなるループを繰り返す。
【００５０】
メモリセルアレイに含まれる選択トランジスタＳＤＴの閾値調整が全て完了した場合、以後、制御回路５は、通常動作（書き込み動作や消去動作など）を行う（ステップＳ１０６）。
【００５１】
以上説明した電圧関係を纏めた表が図９である。図９には、ドレイン側選択トランジスタＳＤＴをプログラムする際の電圧関係（ＳＤＴプログラム）の他に、後述するソース側選択トランジスタＳＳＴをプログラムする際の電圧関係（ＳＳＴプログラムを載せている。図９の非選択ＭＵは、選択ブロック（選択メモリユニットを含むブロック）に含まれる複数のメモリユニットのうち選択メモリユニットと異なる選択ゲート線ＳＧＤに接続された非選択メモリユニットに対応する。図９の“VBL for PROG”は、選択メモリユニットに接続されたビット線のＶＢＬであり、“VBL for INHIBIT” は、非選択メモリユニットに接続されたビット線のＶＢＬである。
【００５２】
非選択ブロックに関しては、図９の電圧を印加することで、非選択ブロックに含まれる選択トランジスタＳＤＴがプログラムされるのを防ぐことができる。
【００５３】
［２−２．ソース側選択トランジスタＳＳＴの閾値調整］
次に、ソース側選択トランジスタＳＳＴの閾値調整について説明する。閾値調整動作を示すフローチャートは、図６と同じである。まず、選択トランジスタＳＳＴの閾値電圧をベリファイする（ステップＳ１００）。この選択トランジスタＳＳＴのベリファイ動作では、所定のＶＢＬ（例えば０．５Ｖ）をビット線ＢＬに印加し、ＶＳＬをＶｓｓ（０Ｖ）、ベリファイしたい選択トランジスタＳＳＴを含むブロックのうちＶＳＧＳ以外のゲート電圧をＶread（例えば５Ｖ）、ＶＳＧＳをＶth_targetとする。この時、メモリユニットＭＵを貫通する電流をセンスすることで、共通の選択ゲート線ＳＧＳに接続された選択トランジスタＳＳＴの閾値電圧がＶth_target以上であるか否かを判定することができる（ステップＳ１０１）。
【００５４】
続いて、選択トランジスタＳＳＴの閾値電圧がＶth_targetより低い場合、制御回路５は、当該選択トランジスタＳＳＴを含むメモリユニット（選択メモリユニット）に対して、選択トランジスタＳＳＴの閾値電圧を調整、すなわち選択トランジスタＳＳＴにプログラムを行う（ステップＳ１０２）。図１０は、ソース側選択トランジスタＳＳＴのプログラムにおいて選択メモリユニットに印加する電圧を説明する図である。図１０に示すように、制御回路５は、選択メモリユニットに対して、ＶＢＬ＝ＶＢＬ_Ｗ（例えば９Ｖ）、ＶＳＬ＝ＶＳＬ_Ｗ（例えば９Ｖ）とし、ＶＳＧＳ＝ＶＳＧ_Ｗ（例えば１２Ｖ）、ＶＤＵＭＳ＝ＶＤＵＭ_Ｗ（例えば１Ｖ）、ＶＣＧｘｘ，ＶＤＵＭＳ，ＶＳＧＳ＝Ｖread（５Ｖ）にする。
【００５５】
一方、選択トランジスタＳＳＴのプログラムが必要でない非選択メモリユニットに関しては、選択トランジスタＳＳＴの閾値電圧が上昇しないように制御する。よって、選択ブロックに含まれる複数のメモリユニットのうち選択メモリユニットと異なる選択ゲート線ＳＧＳに接続された非選択メモリユニットに関しては、制御回路５は、ＶＳＧＳ＝ＶＳＧ_Wstby（３Ｖ）にする。
【００５６】
続いて、制御回路５は、プログラム対象である選択トランジスタＳＳＴに接続するビット線ＢＬのＶＢＬをＶｓｓ（０Ｖ）にする。この電圧制御によって、ソース側ダミートランジスタＤＴＳとソース側選択トランジスタＳＳＴとの間で、選択メモリユニットの反転層（チャネル）がピンチオフし、生じたホットキャリア（ホットエレクトロン）は高効率で高電位の選択トランジスタＳＳＴの電荷蓄積層に捕獲され、これにより、選択トランジスタＳＳＴの閾値電圧が上昇する。
【００５７】
この間、選択メモリユニットに接続された選択ゲート線ＳＧＳに共通接続された非選択メモリユニットにも、選択メモリユニットと同じゲート電圧が印加される。図１１は、選択メモリユニットに接続された選択ゲート線ＳＧＳに共通接続された非選択メモリユニットに印加される電圧を説明する図である。非選択メモリユニットに接続するビット線ＢＬのＶＢＬはＶＢＬ_Ｗ（例えば９Ｖ）が維持される。
【００５８】
非選択メモリユニットに含まれる選択トランジスタＳＳＴは、Ｖth_target以上の閾値電圧を有している。よって、既に十分に高い閾値電圧を有する選択トランジスタＳＳＴに関しては、ホットキャリアを生じる条件でないために、選択トランジスタＳＳＴの閾値電圧は大きく変化せず、誤書き込みを防止することができる。
【００５９】
選択トランジスタＳＤＴの場合と同様に、選択トランジスタＳＳＴをプログラムした後、選択トランジスタＳＳＴの閾値電圧をベリファイし（ステップＳ１０３、Ｓ１０４）、閾値電圧がまだＶth_targetに達していない場合には、さらにプログラムを実行する。この時、よりホットキャリアを生じ易い条件とするため、プログラムの回数を増す毎に、ＶＳＧ_Ｗを段階的に上昇させることが望ましい（ステップＳ１０５）。又は、ＶＤＵＭ_Ｗを段階的に低下させたり、ＶＳＬ_Ｗを段階的に上昇させるようにしてもよい。そして、全ての選択トランジスタＳＳＴの閾値電圧がＶth_target以上となるように、ベリファイ動作及びプログラム動作からなるループを繰り返す。
【００６０】
［３．効果］
以上詳述したように第１の実施形態では、制御回路５は、プログラム対象である選択メモリユニットに含まれる選択トランジスタＳＤＴのソース及びドレイン間に第１の電位差を与えることで生じたホットキャリアを用いて、該選択トランジスタＳＤＴの閾値電圧を調整（プログラム）する。また、制御回路５は、選択メモリユニットと同じ選択ゲート線ＳＧＤ及びＳＧＳに共通接続された非選択メモリユニットに含まれる選択トランジスタＳＤＴのソース及びドレイン間の第２の電位差を上記第１の電位差より小さくすることで、該選択トランジスタＳＤＴのプログラムを禁止するようにしている。選択トランジスタＳＳＴの閾値電圧の調整についても選択トランジスタＳＤＴの場合と同様である。
【００６１】
従って第１の実施形態によれば、メモリユニットＭＵの端部に設けられた選択トランジスタＳＤＴ、ＳＳＴに対して、選択的にプログラムを行なうことが可能となり、選択トランジスタＳＤＴ、ＳＳＴの閾値電圧を、正値でかつばらつきの小さい状態に制御可能となる。これにより、選択トランジスタＳＤＴ、ＳＳＴの閾値電圧を最適化することが可能となり、高速動作が可能でかつ高信頼性を有する半導体記憶装置１０を実現できる。
【００６２】
また、選択トランジスタＳＤＴ（又はＳＳＴ）をプログラムするに際して、選択トランジスタＳＤＴ（又はＳＳＴ）とビット線ＢＬ（又はソース線ＳＬ）との間に、メモリユニットのチャネルをカットオフするための新たなトランジスタを設ける必要がない。これにより、プロセスコストを増加させることなく、選択トランジスタＳＤＴ、ＳＳＴのプログラム動作を実現することができる。
【００６３】
［第２の実施形態］
第１の実施形態では、ビット線ＢＬに高電圧（９Ｖ）を印加しながら選択トランジスタのプログラムを行い、さらに、プログラム動作において複数のビット線ＢＬに選択的に０〜９Ｖを印加している。ビット線ＢＬごとに０〜９Ｖの電圧を印加するには、高耐圧（高電圧）トランジスタをビット線ＢＬごとに設けることが必要となる。
【００６４】
ビット線ＢＬとセンス回路３（低耐圧（低電圧）トランジスタから構成される）との間には、消去動作時にビット線ＢＬが消去電圧Ｖeraseまで昇圧された際にビット線ＢＬとセンス回路３とを電気的に切り離すための高耐圧（高電圧）トランジスタが設けられている。この高耐圧トランジスタは、全てのビット線ＢＬとセンス回路３との接続を同時に開閉するものである。第２の実施形態では、ビット線ＢＬに接続された高耐圧トランジスタを利用することにより、現状のコア回路のトランジスタ構成を利用しつつ、選択トランジスタの閾値調整に必要な電圧（０Ｖ〜９Ｖ）をビット線ＢＬごとに印加するようにしている。
【００６５】
以下の説明では、選択トランジスタの閾値調整に関する動作のみを説明するが、選択トランジスタの閾値電圧をベリファイする動作などは、第１の実施形態と同じである。
【００６６】
［１．ドレイン側選択トランジスタＳＤＴの閾値調整］
まず、ドレイン側選択トランジスタＳＤＴの閾値調整（プログラム）について説明する。最初に初期設定として、制御回路５は、全てのワード線ＷＬ及び全てのダミーワード線ＷＬＤＤ、ＷＬＤＳを０Ｖにする。また、制御回路５は、選択ブロック及び非選択ブロックの選択ゲート線ＳＧＳを０Ｖにし、ソース線ＳＬを０Ｖにする。
【００６７】
続いて、制御回路５は、選択トランジスタＳＤＴをプログラムする。図１２は、ドレイン側選択トランジスタＳＤＴのプログラム動作の第１のステップを説明する図である。図１２（ａ）は、プログラム対象の選択トランジスタを含む選択メモリユニットが接続された選択ビット線に接続された複数のメモリユニットを示しており、図１２（ｂ）は、非選択ビット線に接続された（プログラム禁止である）複数のメモリユニットを示している。図１２（ａ）に示すように、選択ビット線ＢＬには、選択ブロックに含まれる選択メモリユニット及び非選択メモリユニットと、非選択ブロックに含まれる非選択メモリユニットが接続されている。図１２（ａ）と図１２（ｂ）とを比較して、同じ列のメモリユニットは、同一の選択ゲート線に接続されている。
【００６８】
制御回路５は、選択ブロック内の選択された選択ゲート線ＳＧＤにＶＳＧ_Ｗ（例えば１２Ｖ）を印加し、非選択の選択ゲート線ＳＧＤにＶＳＧ_Wstby（例えば３Ｖ）を印加する。また、非選択ブロック内のＳＧＤに電源電圧Ｖｄｄ（例えば３Ｖ）を印加する。続いて、制御回路５は、ビット線ＢＬに接続された高耐圧トランジスタＨＶをオンにした状態で、選択ＢＬにＶｄｄを、非選択ＢＬにＶｓｓ（０Ｖ）を印加する。この時、選択ＢＬに接続する、非選択ブロック内のメモリユニットは、ビット線ＢＬから電気的に切り離され、フローティング状態となっている。高耐圧トランジスタＨＶは、例えばＮチャネルＭＯＳＦＥＴから構成される。高耐圧トランジスタＨＶは、ビット線ＢＬごとに設けられ、図１のセンスモジュール３ａに含まれる。高耐圧トランジスタＨＶのゲート電圧を制御することで、ビット線ＢＬとセンス回路３（ビット線ＢＬの電圧を制御する回路部分）との電気的な接続を制御することができる。
【００６９】
続いて、制御回路５は、選択ブロック内のワード線ＷＬ及びダミーワード線ＷＬＤＳに５Ｖを印加し、ダミーワード線ＷＬＤＤに１Ｖを印加する。また、非選択ブロック内のワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに１０Ｖを印加する。この時、選択ＢＬに接続する非選択ブロック内のメモリユニットのボディ電位は、ワード線ＷＬとのカップリングにより１０Ｖ付近に昇圧される。一方、非選択ＢＬに接続する非選択ブロック内のメモリユニットのボディ電位は、非選択ＢＬ経由で０Ｖに固定されたままとなる。
【００７０】
図１３は、ドレイン側選択トランジスタＳＤＴのプログラム動作における第２のステップを説明する図である。制御回路５は、高耐圧トランジスタＨＶをオフする。続いて、非選択ブロック内の選択ゲート線ＳＧＤに、昇圧されたボディ電位を転送するのに十分な電圧、例えば１２Ｖを印加する。これにより、多数の非選択ブロックのメモリユニットのボディ電位がＢＬ容量との間で分割され、選択ＢＬは約９Ｖに、非選択ＢＬは０Ｖになる。このように、ビット線ＢＬの高耐圧トランジスタＨＶを用いるのみで、各ビット線ＢＬに０〜９Ｖを選択的に印加することが可能となる。
【００７１】
図１４は、ドレイン側選択トランジスタＳＤＴのプログラム動作における第３のステップを説明する図である。制御回路５は、選択された（選択メモリユニットに接続された）選択ゲート線ＳＧＳのみに５Ｖを印加する。これにより、選択メモリユニットでは、ドレイン側ダミートランジスタＤＴＤとドレイン側選択トランジスタＳＤＴとの間で、選択メモリユニットの反転層（チャネル）がピンチオフし、生じたホットキャリア（ホットエレクトロン）は高効率で高電位のドレイン側選択トランジスタＳＤＴの電荷蓄積層に捕獲され、これにより、選択トランジスタＳＤＴの閾値電圧が上昇する。一方、非選択メモリユニットでは、ホットキャリアを生じる条件でないため、選択トランジスタＳＤＴのプログラムが禁止される。
【００７２】
このように、ビット線ＢＬに接続された高耐圧トランジスタＨＶを用いることで、各ビット線ＢＬに０Ｖ〜９Ｖを選択的に印加することが可能となる。よって、コア回路面積を増すことなく、上記の書き込み方式を実現できる。
【００７３】
また、ビット線ＢＬには多数の非選択ブロックのメモリユニット容量が接続しており、大きな容量に充電された電荷を用いてプログラムを行うことができる。これにより、ホットキャリア書き込み動作中のＢＬ電位の変動が小さく、安定した書き込み特性が得られる。
【００７４】
［２．ソース側選択トランジスタＳＳＴの閾値調整］
次に、ソース側選択トランジスタＳＳＴの閾値調整（プログラム）について説明する。最初に初期設定として、制御回路５は、全てのワード線ＷＬ及び全てのダミーワード線ＷＬＤＤ、ＷＬＤＳを０Ｖにする。また、制御回路５は、選択ブロック及び非選択ブロックの選択ゲート線ＳＧＳを０Ｖにし、ソース線ＳＬを９Ｖにする。
【００７５】
続いて、制御回路５は、選択トランジスタＳＳＴをプログラムする。図１５は、ソース側選択トランジスタＳＳＴのプログラム動作の第１のステップを説明する図である。図１５（ａ）は、プログラム対象の選択トランジスタを含む選択メモリユニットが接続された選択ビット線に接続された複数のメモリユニットを示しており、図１５（ｂ）は、非選択ビット線に接続された（プログラム禁止である）複数のメモリユニットを示している。
【００７６】
制御回路５は、選択ブロック内の選択された選択ゲート線ＳＧＤに５Ｖを印加する。非選択ブロック内の選択ゲート線ＳＧＤにＶｄｄを印加する。続いて、制御回路５は、ビット線ＢＬに接続された高耐圧トランジスタＨＶをオンにした状態で、選択ＢＬに０Ｖを、非選択ＢＬにＶｄｄを印加する。この時、非選択ＢＬに接続する、非選択ブロック内のメモリユニットは、ビット線ＢＬから電気的に切り離され、フローティング状態となっている。
【００７７】
続いて、制御回路５は、選択ブロック内のワード線ＷＬ及びダミーワード線ＷＬＤＤに５Ｖを印加し、ダミーワード線ＷＬＤＳに１Ｖを印加する。また、非選択ブロック内のワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに１０Ｖを印加する。この時、非選択ＢＬに接続する非選択ブロック内のメモリユニットのボディ電位は、ワード線ＷＬとのカップリングにより９Ｖ付近に昇圧される。一方、選択ＢＬに接続する非選択ブロック内のメモリスユニットのボディ電位は、選択ＢＬ経由で０Ｖに固定されたままとなる。
【００７８】
図１６は、選択トランジスタＳＳＴのプログラム動作における第２のステップを説明する図である。制御回路５は、高耐圧トランジスタＨＶをオフする。続いて、非選択ブロック内の選択ゲート線ＳＧＤに、昇圧されたボディ電位を転送するのに十分な電圧、例えば１２Ｖを印加する。これにより、多数の非選択ブロックに含まれるメモリユニットのボディ電位がＢＬ容量との間で分割され、選択ＢＬは０Ｖに、非選択ＢＬは約９Ｖになる。このように、ビット線ＢＬの高耐圧トランジスタＨＶを用いるのみで、各ビット線ＢＬに０Ｖ〜９Ｖを選択的に印加することが可能となる。
【００７９】
図１７は、選択トランジスタＳＳＴのプログラム動作における第３のステップを説明する図である。制御回路５は、選択された（選択メモリユニットに接続された）選択ゲート線ＳＧＳのみに１２Ｖを印加する。これにより、選択メモリユニットでは、ソース側ダミートランジスタＤＴＳとソース側選択トランジスタＳＳＴとの間で、選択メモリユニットの反転層（チャネル）がピンチオフし、生じたホットキャリア（ホットエレクトロン）は高効率で高電位の選択トランジスタＳＳＴの電荷蓄積層に捕獲され、これにより、選択トランジスタＳＳＴの閾値電圧が上昇する。一方、非選択メモリユニットでは、ホットキャリアを生じる条件でないため、選択トランジスタＳＳＴのプログラムが禁止される。
【００８０】
このように、ビット線ＢＬに接続された高耐圧トランジスタＨＶを用いることで、各ビット線ＢＬに０Ｖ〜９Ｖを選択的に印加することが可能となる。よって、コア回路面積を増すことなく、上記の書き込み方式を実現できる。
【００８１】
また，高耐圧トランジスタＨＶをオフにする際、ゲート電圧を０Ｖではなく、例えばＶｄｄなどの中間的な電圧とすることで、０Ｖは転送するがＶｄｄは転送しない状態とすることができる。この場合、非選択ＢＬは、センス回路３と電気的に切り離され、９Ｖを維持するが、選択ＢＬの０Ｖは、ホットキャリア書き込み中にセンス回路３と電気的に接続されており、安定的に０Ｖを維持できる。これにより、より信頼性の高い選択トランジスタＳＳＴのプログラム動作が可能となる。
【００８２】
［第３の実施形態］
第３の実施形態は、第１の実施形態における選択トランジスタのプログラム動作と異なる電圧制御を用いた実施例であり、ＦＮトンネル電流を利用して選択トランジスタをプログラムするようにしている。以下の説明では、選択トランジスタの閾値調整に関する動作のみを説明するが、選択トランジスタの閾値電圧をベリファイする動作などは、第１の実施形態と同じである。
【００８３】
最初に初期設定として、制御回路５は、全てのワード線ＷＬ、及び全てのダミーワード線ＷＬＤＤ、ＷＬＤＳを０Ｖにする。また、制御回路５は、選択ブロック及び非選択ブロックの選択ゲート線ＳＧＳを０Ｖにし、ソース線ＳＬを０Ｖにする。
【００８４】
続いて、制御回路５は、選択トランジスタＳＤＴをプログラムする。図１８は、ドレイン側選択トランジスタＳＤＴのプログラム動作の第１のステップを説明する図である。図１８（ａ）は、プログラム対象の選択トランジスタを含む選択メモリユニットが接続された選択ビット線に接続された複数のメモリユニットを示しており、図１８（ｂ）は、非選択ビット線に接続された（プログラム禁止である）複数のメモリユニットを示している。
【００８５】
制御回路５は、選択ブロック内の全ての選択ゲート線ＳＧＤにＶpass（例えば１０Ｖ）を印加する。Ｖpassは、プログラム時の非選択ワード線電圧である。続いて、制御回路５は、ビット線ＢＬに接続された高耐圧トランジスタＨＶをオンにした状態で、選択ＢＬに０Ｖを、非選択ＢＬにＶｄｄを印加する。この時、非選択ＢＬに接続する、非選択ブロック内のメモリユニットは、ビット線ＢＬから電気的に切り離され、フローティング状態となっている。
【００８６】
続いて、制御回路５は、選択ブロック及び非選択ブロック内のワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに１０Ｖを印加する。この時、非選択ＢＬに接続する非選択ブロック内のメモリユニットのボディ電位は、ワード線ＷＬとのカップリングにより１０Ｖ付近に昇圧される。一方、選択ＢＬに接続する非選択ブロック内のメモリユニットのボディ電位は、選択ＢＬ経由で０Ｖに固定されたままとなる。
【００８７】
図１９は、ドレイン側選択トランジスタＳＤＴのプログラム動作における第２のステップを説明する図である。制御回路５は、高耐圧トランジスタＨＶをオフする。続いて、非選択ブロック内の選択ゲート線ＳＧＤに、昇圧されたボディ電位を転送するのに十分な電圧、例えば１２Ｖを印加する。これにより、多数の非選択ブロックのメモリユニットのボディ電位がＢＬ容量との間で分割され、選択ＢＬは０Ｖに、非選択ＢＬは約９Ｖになる。
【００８８】
図２０は、ドレイン側選択トランジスタＳＤＴのプログラム動作における第３のステップを説明する図である。制御回路５は、選択された（選択メモリユニットに接続された）選択ゲート線ＳＧＤのみに書き込み電圧Ｖpgm（例えば２０Ｖ）を印加する。これにより、選択ＢＬに接続する選択メモリユニットの選択トランジスタＳＤＴにおいて、ゲート電圧がＶpgmとなり、プログラムが行われる。非選択ＢＬに接続された選択トランジスタＳＤＴにおいては、ビット線電圧ＶＢＬが９Ｖに昇圧されており、ゲート−チャネル間の電位差が“Ｖpgm−９Ｖ”となり電界が緩和され、プログラムが禁止される。
【００８９】
このように、ビット線ＢＬに接続された高耐圧トランジスタＨＶを用いるのみで、各ビット線ＢＬに０Ｖ〜９Ｖを選択的に印加することが可能となる。よって、コア回路面積を増すことなく、上記の書き込み方式を実現できる。
【００９０】
また、高耐圧トランジスタＨＶをオフにする際、ゲート電圧を０Ｖではなく、例えばＶｄｄなどの中間的な電位とすることで、０Ｖは転送するが、Ｖｄｄは転送しない状態とすることができる。この場合、非選択ＢＬは、センス回路３と電気的に切り離され、９Ｖを維持するが、選択ＢＬの０Ｖは、ＦＮトンネル電流による書き込み中にセンス回路３と電気的に接続されており、安定的に０Ｖを維持できる。これにより、より信頼性の高い選択トランジスタＳＤＴのプログラム動作が可能となる。
【００９１】
選択トランジスタＳＤＴをプログラムした後、選択トランジスタＳＤＴの閾値電圧をベリファイし（ステップＳ１０３、Ｓ１０４）、閾値電圧がまだＶth_targetに達していない場合には、さらにプログラムを実行する。このとき、プログラムの回数を増す毎に、書き込み電圧Ｖpgmを段階的に上昇させることが望ましい。そして、全ての選択トランジスタＳＤＴの閾値電圧がＶth_target以上となるように、ベリファイ動作及びプログラム動作からなるループを繰り返す。
【００９２】
以上詳述したように第３の実施形態によれば、選択トランジスタのゲートに書き込み電圧Ｖpgmを印加することで、ＦＮトンネル電流を利用して選択トランジスタをプログラムすることができる。よって、第３の実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００９３】
［第４の実施形態］
初期状態（製品出荷前）の半導体記憶装置において、選択トランジスタＳＤＴ、ＳＳＴの閾値電圧がＶth_targetに対して相当に低い場合、非選択ブロックに含まれるメモリユニットからのリーク電流により、ベリファイ対象である選択トランジスタの閾値電圧を正確に把握できない場合がある。この場合、予め、メモリセルアレイ全体に亘り、メモリユニット内の１個又は数個のメモリセルトランジスタの閾値電圧を正値にプログラムしておくことが有効である。この時、プログラムされるメモリセルトランジスタを正確にベリファイする必要はない。
【００９４】
図２１は、第４の実施形態に係る制御回路５による選択トランジスタの閾値調整動作を示すフローチャートである。図２１では、最初のステップ（ステップＳ１０７）において、メモリセルアレイ１に含まれる各メモリユニットＭＵに対して、１個又は数個のメモリセルトランジスタＭＴの閾値電圧を正値にプログラムする。
【００９５】
制御回路５は、選択トランジスタのベリファイ動作時（ステップＳ１００、Ｓ１０３）に、非選択ブロックのワード線ＷＬのうちステップＳ１０７でプログラムしたメモリセルトランジスタＭＴに接続するワード線ＷＬを０Ｖにする。これにより、非選択ブロック内のメモリユニットを流れる電流は、プログラム前の選択トランジスタＳＤＴ、ＳＳＴの閾値電圧に依らず、メモリストリングによりカットオフされる。このため、より正確な選択トランジスタのベリファイが実現できる。なお、選択トランジスタの閾値電圧の調整が終了した後、プログラムされたメモリセルトランジスタのデータを消去することが望ましい。或いは、ステップＳ１０７においてプログラムされる対象として、ダミートランジスタＤＴＤ、ＤＴＳを用いることも可能である。
【００９６】
次に、プログラム対象の選択トランジスタを含む選択ブロック内の非選択メモリユニットからのリーク電流を低減する第１の手法について説明する。
【００９７】
第１の手法は、選択トランジスタの閾値電圧をベリファイする工程と選択トランジスタをプログラムする工程とからなる１つのループを、同一ブロックに含まれる複数の選択トランジスタに対して、１回ずつ実施する。より具体的には、１つのブロックに選択ゲート線ＳＧＤ０〜ＳＧＤ１５、ＳＧＳ０〜ＳＧＳ１５が含まれる場合、まず、全ての選択ゲート線ＳＧＤ０〜ＳＧＤ１５、ＳＧＳ０〜ＳＧＳ１５に接続される選択トランジスタに対して１回目のループを実行する。
【００９８】
続いて、選択トランジスタの閾値電圧をベリファイした後、選択ゲート線ＳＧＤ０〜ＳＧＤ１５、ＳＧＳ０〜ＳＧＳ１５に接続される選択トランジスタのうち閾値電圧がＶth_targetより低いと判定された選択トランジスタに対して、２回目のプログラムを実行する。続いて、選択トランジスタの閾値電圧をベリファイした後、選択ゲート線ＳＧＤ０〜ＳＧＤ１５、ＳＧＳ０〜ＳＧＳ１５に接続される選択トランジスタのうち閾値電圧がＶth_targetより低いと判定された選択トランジスタに対して、３回目のプログラムを実行する。以後、同様に、同一ブロック内の全ての選択トランジスタの閾値電圧がＶth_target以上となるまでループを繰り返す。このような動作により、同一ブロック内の全ての選択トランジスタのうち閾値電圧がＶth_targetより低い複数の選択トランジスタに対して、均等に（段階的に）閾値電圧を上昇させることができる。
【００９９】
これにより、極端に低い閾値電圧を有する選択トランジスタがブロックに含まれた場合に、そのメモリユニットからのリーク電流のために、プログラム対象である選択トランジスタの閾値電圧を誤って低く判定し、過度のプログラムを実施してしまう誤動作を低減できる。
【０１００】
次に、プログラム対象の選択トランジスタを含む選択ブロック内の非選択メモリユニットからのリーク電流を低減する第２の手法について説明する。
【０１０１】
第２の手法は、選択トランジスタの閾値電圧をベリファイする際に、ＶＳＬを若干正にバイアスし、全体の電圧をオフセットして動作させる。例えば、選択トランジスタＳＤＴ、ＳＳＴの閾値電圧が、最低の場合で−１Ｖまで低下する可能性があるとすると、ＶＳＬ＝１Ｖ、ＶＢＬ＝１．５Ｖとし、必要に応じてＶＳＧＤ、ＶＤＵＭＤ、ＶＣＧ、ＶＤＵＭＳ、ＶＳＧＳ、Ｖth_targetも＋１Ｖだけオフセットさせる。これにより、閾値電圧が負値の選択トランジスタがブロックに含まれていたとしても、リーク電流を抑制し、適切なベリファイが可能となる。一旦、全ての選択トランジスタの閾値電圧が正値であることが保証されれば、ＶＳＬのオフセットを終了し、ＶＳＬ＝０Ｖとして本来の読み出し条件に近いベリファイを行なうことができる。
【０１０２】
以上詳述したように第４の実施形態によれば、選択トランジスタのベリファイ動作時に、非選択メモリユニットからのリーク電流を低減することができる。これにより、初期状態の閾値電圧が負値の選択トランジスタが存在していたとしても、プログラム対象の選択トランジスタの閾値電圧を正確に判定できる。この結果、選択トランジスタの閾値電圧をより最適化することができる。
【０１０３】
上記各実施形態において、前述したように、必ずしもダミーセルを用いる必要はない。ダミーセルをメモリセルとして使用した場合は、選択トランジスタに隣接するメモリセルの電圧制御を上記説明したダミーセルの電圧制御に置き換えればよい。
【０１０４】
また、上記各実施形態では、三次元状にメモリセルが配置された積層型のＮＡＮＤ型フラッシュメモリを用いて説明しているが、これに限定されるものではなく、二次元状にメモリセルが配置された平面型のＮＡＮＤ型フラッシュメモリに適用することも可能である。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
１…メモリセルアレイ、２…ロウデコーダ、２ａ…転送ゲート、２ｂ…セルソース線制御回路、３…センス回路、３ａ…センスモジュール、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、１０…半導体記憶装置、２０…半導体基板、２１…バックゲート導電層、２２…バックゲートホール、２３…導電層、２４…メモリホール、２５ａ…ブロック絶縁層、２５ｂ…電荷蓄積層、２５ｃ…トンネル絶縁層、２６…半導体層、２７…導電層、２８…ホール、３１…ソース線層、３２…プラグ層、３３…ビット線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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