(57)【要約】【課題】種類の異なるメモリチップを配線基板に実装する場合においても、配線基板の配線トポロジーに影響を及ぼさずに、信号波形の品質確保と信号遅延の抑制を両立できる技術を提供する。【解決手段】メモリチップを有する半導体パッケージと、配線基板と、配線基板および半導体パッケージの間に挿入される挿入用台座を備える配線基板ユニットの製造方法であって、配線基板の基板側パッドと半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つメモリチップの種類に応じて択一的に使用される接続部群を基材に複数形成し、各接続部群に含まれる接続部の抵抗値を対象とするメモリチップの種類に合わせて調整することで挿入用台座を形成し、形成した挿入用台座における複数の接続部群のうち、メモリチップの種類に応じて選択した接続部群を使用して外部端子と基板側パッドとを接続する。【選択図】図１
2014212215.tif 000002
【特許請求の範囲】
【請求項１】
メモリチップを有する半導体パッケージと、該半導体パッケージを実装する配線基板と、該配線基板および該半導体パッケージの間に挿入される挿入用台座を備える配線基板ユニットの製造方法であって、
前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される接続部群を基材に複数形成し、各接続部群に含まれる接続部の抵抗値を対象とするメモリチップの種類に合わせて調整することで前記挿入用台座を形成し、
形成した前記挿入用台座における前記複数の接続部群のうち、前記メモリチップの種類に応じて選択した接続部群を使用して、前記外部端子と前記基板側パッドとを接続する、
配線基板ユニットの製造方法。
【請求項２】
前記基材の平面内において、各接続部群に含まれる接続部が他の接続部群に含まれる接続部と互い違いに配置されており、前記複数の接続部が全体として千鳥配置されている、
請求項１に記載の配線基板ユニットの製造方法。
【請求項３】
メモリチップを有する半導体パッケージと、該半導体パッケージを実装する配線基板との間に挿入される挿入用台座の製造方法であって、
前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される接合部群を基材に複数形成し、各接続部群に含まれる接続部の抵抗値を対象とするメモリチップの種類に合わせて調整する、
挿入用台座の製造方法。
【請求項４】
メモリチップを有する半導体パッケージと、
前記半導体パッケージを実装する配線基板と、
前記配線基板および前記半導体パッケージの間に挿入される挿入用台座と、
を備え、
前記挿入用台座は、
基材と、
前記基材に設けられ、前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される、複数の接合部群と、
を有し、
各接合部群に含まれる接続部の抵抗値が、対象とするメモリチップの種類に合わせて調整されている、
配線基板ユニット。
【請求項５】
メモリチップを有する半導体パッケージと該半導体パッケージを実装する配線基板との間に挿入される挿入用台座であって、
基材と、
前記基材に設けられ、前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される、複数の接合部群と、
を備え、
各接合部群に含まれる接続部の抵抗値が、前記メモリチップの種類に合わせて調整されている、
挿入用台座。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板ユニットの製造方法、挿入用台座の製造方法、配線基板ユニット、および挿入用台座に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）間の信号伝送、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）等のロジックチップ（メモリコントローラ）とＤＲＡＭ（Dynamic Random Access Memory）等のメモリチップとの間の信号伝送の更なる高速化が求められている。また、ＬＳＩ間の信号伝送システムにおいて、ロジックチップに対して複数のメモリチップをディジーチェイン（daisy chain）方式で接続する場合がある
。ディジーチェイン方式は、芋づる方式、Ｆｌｙ−ｂｙ（フライバイ）方式、Ｔブランチ方式とも呼ばれる場合がある。
【０００３】
図１は、従来の信号伝送システム（バスシステム）の一例を概略的に示すブロック図である。図１において、符号１０１はロジックチップ、１０２は信号伝送路（バス）、１０３はメモリチップ、１０４はスタブ抵抗である。ロジックチップ１０１に対して、複数のメモリチップ１０３が信号伝送路１０２を介してディジーチェイン方式により接続されている。ここで、信号伝送路１０２は、主線１０２Ａと、この主線１０２Ａから分岐する分岐線１０２Ｂを含んでいる。
【０００４】
図１に示したディジーチェイン方式の信号伝送システムでは、ロジックチップ１０１からの信号が各メモリチップ１０３において多重的に反射する多重反射が起こり、その反射波が重畳して信号の波形割れを起こす要因となる。そこで、従来より、分岐線１０２Ｂにスタブ抵抗１０４を挿入する技術が知られている。各分岐線１０２Ｂにスタブ抵抗１０４を挿入することにより、信号の多重反射が抑制され、信号の波形割れの抑制を図ることができる。
【０００５】
例えば、複数のメモリチップが実装される基板上に、各メモリチップに形成されたチップ用パッドに直列に抵抗を接続することで、各メモリチップのノイズ対策を行う技術が提案されている。その他、信号伝送路により伝送される信号の波形品質を改善する方法として、分岐線同士の反射波が重ならないように各分岐線の線長を調整する方法や、分岐部分のインピーダンスを調整する方法等が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−７４４４９号公報
【特許文献２】特開２００８−１０３４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の何れの方法においても、伝送信号の波形品質を改善するために、配線基板への付加的な実装領域を必要とする。例えば、配線基板上に実装される各メモリチップに接続される分岐線にスタブ抵抗を設ける場合には、スタブ抵抗用の実装領域が必要となるため、分岐線の配線エリアを拡大することが余儀なくされる場合がある。
【０００８】
各メモリチップに繋がる分岐線にスタブ抵抗を挿入すると、例えば図２に示すように信
号波形が緩やかになるため、たしかに波形品質は改善される。しかしながら、場合によっては、信号遅延が改善されなかったり、スタブ抵抗の挿入によって信号遅延がかえって悪化する場合がある。ここで、メモリチップに伝送される信号の種類としては、アドレス信号、クロック信号、コマンド信号、データ信号等、他種にわたっている。図３は、メモリチップに入力される信号の種類と、伝搬遅延時間との関係を例示する図である。図示の例では、複数のベンダー（製造メーカー）が供給するメモリチップ毎に、入力信号の種類と伝搬遅延時間との関係を例示している。図示のように、ベンダー（製造メーカー）が異なる等、メモリチップの種類（特性）が相違すると、信号の種類が同一であっても伝搬遅延時間が大きく相違する場合がある。
【０００９】
従来のように、配線基板にスタブ抵抗を直接設置する場合には、スタブ抵抗が一意の値になってしまう。このため、複数のベンダーにより供給される種類の異なるメモリチップを選択して実装したり、種類の異なるメモリチップを組み合わせて基板に実装する場合、メモリチップの特性毎にスタブ抵抗を調整することはできず、信号遅延を招く虞がある。また、例えば、ベンダーが同じであっても、既存のメモリチップを型番の異なるチップにリワークする場合も上記同様、信号波形の品質確保と信号遅延の抑制とを両立することが難しくなる場合がある。そして、種類の異なるメモリチップを配線基板に実装する場合、従来では、信号波形の品質確保と信号遅延の抑制を両立するために、配線基板の配線トポロジー自体の変更を余儀なくされてしまうのが実情であった。
【００１０】
本件は、上記の課題に鑑みてなされたものであり、種類の異なるメモリチップを配線基板に実装する場合においても、配線基板の配線トポロジーに影響を及ぼさずに、信号波形の品質確保と信号遅延の抑制を両立できる技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本件の一観点によると、メモリチップを有する半導体パッケージと、該半導体パッケージを実装する配線基板と、該配線基板および該半導体パッケージの間に挿入される挿入用台座を備える配線基板ユニットの製造方法であって、前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される接続部群を基材に複数形成し、各接続部群に含まれる接続部の抵抗値を対象とするメモリチップの種類に合わせて調整することで前記挿入用台座を形成し、形成した前記挿入用台座における前記複数の接続部群のうち、前記メモリチップの種類に応じて選択した接続部群を使用して、前記外部端子と前記基板側パッドとを接続する、配線基板ユニットの製造方法が提供される。
【００１２】
また、本件の他の観点によると、メモリチップを有する半導体パッケージと、該半導体パッケージを実装する配線基板との間に挿入される挿入用台座の製造方法であって、前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される接合部群を基材に複数形成し、各接続部群に含まれる接続部の抵抗値を対象とするメモリチップの種類に合わせて調整する、挿入用台座の製造方法が提供される。
【００１３】
また、本件の他の観点によると、メモリチップを有する半導体パッケージと、前記半導体パッケージを実装する配線基板と、前記配線基板および前記半導体パッケージの間に挿入される挿入用台座と、を備え、前記挿入用台座は、基材と、前記基材に設けられ、前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される、複数の接合部群と、を有し、各接合部群に含まれる接続部の抵抗値が、対象とするメモリチップの種類に合わせて調整されている、配線基板ユニットが提供される。
【００１４】
また、本件の他の観点によると、メモリチップを有する半導体パッケージと該半導体パッケージを実装する配線基板との間に挿入される挿入用台座であって、基材と、前記基材に設けられ、前記配線基板の基板側パッドと前記半導体パッケージの外部端子とを電気的に接続する複数の接続部を含み且つ前記メモリチップの種類に応じて択一的に使用される、複数の接合部群と、を備え、各接合部群に含まれる接続部の抵抗値が、前記メモリチップの種類に合わせて調整されている、挿入用台座が提供される。
【発明の効果】
【００１５】
本件によれば、種類の異なるメモリチップを配線基板に実装する場合においても、配線基板の配線トポロジーに影響を及ぼさずに、信号波形の品質確保と信号遅延の抑制を両立できる技術を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】従来の信号伝送システムの一例を概略的に示すブロック図である。
【図２】スタブ抵抗の有無による信号波形の違いを説明する図である。
【図３】メモリチップに入力される信号の種類と伝搬遅延時間との関係を例示する図である。
【図４】実施形態に係る配線基板ユニットを概略的に示す図である。
【図５】実施形態に係るメモリコントローラの詳細構成を示す図である。
【図６】実施形態に係るメモリパッケージおよび挿入用台座の詳細構造を示す図である。
【図７】実施形態に係る各メモリパッケージにおける半田ボールの配置パターンを示す図である。
【図８】実施形態に係る挿入用台座における接続部の配置パターンを示す図である。
【図９】実施形態に係る挿入用台座の製造工程を示す図である（１）。
【図１０】実施形態に係る挿入用台座の製造工程を示す図である（２）。
【図１１】実施形態に係る基材の上面の一部を拡大して模式的に示す図である。
【図１２】実施形態に係る挿入用台座の製造工程を示す図である（３）。
【図１３】実施形態に係る挿入用台座の製造工程を示す図である（４）。
【図１４】実施形態に係る挿入用台座の製造工程を示す図である（５）。
【図１５】実施形態に係る挿入用台座の製造工程を示す図である（６）。
【図１６】実施形態に係る挿入用台座の製造工程を示す図である（７）。
【図１７】実施形態に係る挿入用台座の製造工程を示す図である（８）。
【図１８】実施形態に係る挿入用台座の製造工程を示す図である（９）。
【図１９】実施形態に係る挿入用台座の製造工程を示す図である（１０）。
【図２０】実施形態に係る挿入用台座の製造工程を示す図である（１１）。
【図２１】実施形態に係る配線基板ユニットの製造工程を示す図である（１）。
【図２２】実施形態に係る配線基板ユニットの製造工程を示す図である（２）。
【図２３】実施形態に係る挿入用台座４０に形成するパッド形状の変形例を示す図である。
【図２４】実施形態に係る挿入用台座の識別マーカーを説明する図である（１）。
【図２５】実施形態に係る挿入用台座の識別マーカーを説明する図である（２）。
【図２６】実施形態に係る１６ｂｉｔ用のメモリパッケージを示す図である。
【図２７】実施形態に係る８ｂｉｔ用のメモリパッケージを示す図である。
【図２８】実施形態に係る１６ｂｉｔ用および８ｂｉｔ用のメモリパッケージに共通する挿入用台座を説明する図である。
【図２９】変形例に係る配線基板ユニットを概略的に示す図である。
【図３０】変形例に係る配線基板ユニットの製造工程を示す図である。
【発明を実施するための形態】
【００１７】
＜第１実施形態＞
以下、配線基板ユニットおよびその製造方法に係る実施形態について、図面を参照しながら詳細に説明する。
【００１８】
＜＜配線基板ユニット＞＞
図４は、実施形態に係る配線基板ユニット１を概略的に示す図である。図４は、配線基板ユニット１の断面構造を概略的に示している。配線基板ユニット１は、プリント配線基板１０、メモリコントローラ（プロセッサ）２０、複数のメモリパッケージ３０（図示の例では、２つのメモリパッケージ３０Ａ，３０Ｂ）、挿入用台座４０等を備える。
【００１９】
配線基板ユニット１は、例えばコンピュータ装置等といった電子機器の筐体に収容されている。プリント配線基板１０は、例えばＦＲ４（ガラス布基材エポキシ樹脂基板）等で形成された、マザーボード（システムボード）である。図４に示す例では、プリント配線基板１０は多層プリント基板として形成されており、Ｌ１〜Ｌ６は、各層の配線層を示したものである。配線層Ｌ１〜Ｌ６は、例えば、電子機器の駆動に必要な各種信号の伝送経路となるものである。配線層Ｌ１〜Ｌ６は、例えば、銅箔をパターニングして形成されている。
【００２０】
メモリパッケージ３０（３０Ａ，３０Ｂ）は、メモリチップ（記憶素子）３００を内蔵する半導体パッケージである。メモリチップ（記憶素子）３００は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等といった、システムバスに同期して動作するメモリチップである。
【００２１】
以下では、符号３０Ａで示されるメモリパッケージを「第１メモリパッケージ」と呼び、３０Ｂで示されるメモリパッケージを「第２メモリパッケージ」と呼ぶ。ここで、第１メモリパッケージ３０Ａと第２メモリパッケージ３０Ｂとに内蔵されるメモリチップ３００は、互いに種類（特性）が相違している。本実施形態では、第１メモリパッケージ３０Ａと、第２メモリパッケージ３０Ｂとを製造するベンダー（製造メーカー）が異なっている。つまり、本実施形態の配線基板ユニット１は、マルチベンダー製品として、複数の製造メーカーが製造するメモリパッケージ３０（第１メモリパッケージ３０Ａ、第２メモリパッケージ３０Ｂ）をプリント配線基板１０に実装している。
【００２２】
メモリコントローラ（プロセッサ）２０は、ＡＳＩＣ（Application Specific Integrated Circuit）等といったロジックチップ２００を内蔵する半導体パッケージである。メ
モリコントローラ２０に内蔵されるロジックチップ２００に対して、各メモリチップ３００は、信号伝送路１０２を介して接続されている。図４に示すように、信号伝送路１０２は、主線１０２Ａと、この主線１０２Ａから分岐する分岐線１０２Ｂによって形成されている。このような信号伝送路１０２では、メモリコントローラ２０におけるロジックチップ２００からの信号は、時間差をおいて順次複数のメモリチップ３００に伝送されるようになっており、ディジーチェイン方式と呼ばれている。このディジーチェイン方式は、芋づる方式、Ｆｌｙ−ｂｙ（フライバイ）方式、Ｔブランチ方式とも呼ばれることがある。
【００２３】
本実施形態における配線基板ユニット１では、メモリコントローラ２０（ロジックチップ２００）からの各種信号は、第１メモリパッケージ３０Ａに内蔵される第１メモリチップ３００、第２メモリパッケージ３０Ｂに内蔵される第２メモリチップ３００の順に、順次、伝送される。
【００２４】
ディジーチェイン方式による信号伝送を行う場合、図１において説明したように、信号の多重反射が重畳することによって信号波形が乱れる要因となる。信号波形の乱れを低減する方法として、配線基板の分岐線１０２Ｂにスタブ抵抗１０４を挿入する技術が知られ
ている（図１を参照）。しかしながら、本実施形態のように、配線基板ユニット１をマルチベンダー製品として構築する場合、メモリコントローラ２０からメモリチップ３００に伝送される信号の波形品質の向上および信号遅延の抑制を両立することが難しいとされていた。そこで、本実施形態に係る配線基板ユニット１では、かかる課題を解決するために、メモリコントローラ２０とディジーチェイン方式で電気的に接続される各メモリパッケージ３０Ａ，３０Ｂとプリント配線基板１０との間に、挿入用台座４０を介在させるようにした。以下、配線基板ユニット１の詳細構造について説明する。
【００２５】
図５は、実施形態に係るメモリコントローラ２０の詳細構成を示す図である。メモリコントローラ２０は、パッケージ基板（支持基板）であるインターポーザ２１０を有し、このインターポーザ２１０にロジックチップ２００を実装している。インターポーザ２１０は、上面２１０ａにロジックチップ２００を実装しており、その下面２１０ｂには、外部接続端子としての半田ボール２２０が複数設けられている。
【００２６】
メモリコントローラ２０は、更に、ボンディングワイヤ２３０、封止用樹脂２４０等を備えている。ボンディングワイヤ２３０は、例えば、ロジックチップ２００の表面に形成された電極パッド（図示せず）と、インターポーザ２１０の上面２１０ａに形成された電極パッド２１１とを接続している。また、インターポーザ２１０の電極パッド２１１は、インターポーザ２１０を貫通するスルーホール等を介して、下面１１０ｂ側に形成された半田ボール１２０と電気的に接続されている。また、封止用樹脂２４０は、インターポーザ２１０に実装されたロジックチップ２００を覆うように封止している。封止用樹脂２４０としては、例えば、熱硬化性を有するエポキシ樹脂等を用いてもよい。
【００２７】
プリント配線基板１０の上面１０ａには、銅箔をパターニングした基板側パッド１１を含んで、配線層Ｌ１が形成されている。基板側パッド１１は、メモリコントローラ２０の半田ボール２２０の配置パターンに対応してパターニングされており、半田ボール２２０と半田接合されている。
【００２８】
図６は、メモリパッケージ３０（３０Ａ，３０Ｂ）および挿入用台座４０の詳細構造を示す図である。メモリパッケージ３０（３０Ａ，３０Ｂ）は、パッケージ基板（支持基板）であるインターポーザ３１０を有し、このインターポーザ３１０にメモリチップ３００を実装している。インターポーザ３１０は、上面３１０ａにメモリチップ３００を実装しており、その下面３１０ｂには、外部接続端子としての半田ボール３２０が複数設けられている。
【００２９】
メモリパッケージ３０（３０Ａ，３０Ｂ）は、更に、ボンディングワイヤ３３０、封止用樹脂３４０等を備えている。ボンディングワイヤ３３０は、例えば、メモリチップ３０の表面に形成された電極パッド（図示せず）と、インターポーザ３１０の上面３１０ａに形成された電極パッド３１１とを接続している。また、インターポーザ３１０の電極パッド３１１は、インターポーザ３１０を貫通するスルーホール等を介して、下面３１０ｂ側に形成された半田ボール３２０と電気的に接続されている。半田ボール３２０は、半導体パッケージの外部端子の一例である。また、封止用樹脂３４０は、インターポーザ３１０に実装されたメモリチップ３００を覆うように封止している。封止用樹脂３４０としては、例えば、熱硬化性のあるエポキシ樹脂等を用いてもよい。
【００３０】
プリント配線基板１０の基板側パッド１１は、メモリパッケージ３０（３０Ａ，３０Ｂ）に形成されている半田ボール３２０の配置パターンに合わせてパターニングされている。つまり、プリント配線基板１０の基板側パッド１１は、メモリパッケージ３０（３０Ａ，３０Ｂ）側の半田ボール３２０と上下に重なるようにパターン形成されている。そして、プリント配線基板１０の基板側パッド１１は、半田ボール３２０と半田接合されている
。
【００３１】
図７（ａ）および（ｂ）は、各メモリパッケージ３０Ａ，３０Ｂにおける半田ボール３２０の配置パターンを示す図である。図７（ａ）に、第１メモリパッケージ３０Ａの下面３１０ｂを表し、図７（ｂ）に、第２メモリパッケージ３０Ｂの下面３１０ｂを表す。図７（ａ）および（ｂ）に示すように、第１のメモリパッケージ３０Ａおよび第２のメモリパッケージ３０Ｂにおいて、半田ボール３２０の配置パターン（平面レイアウト）は互いに等しくなっている。
【００３２】
次に、挿入用台座４０の詳細構造について説明する。図６を参照すると、プリント配線基板１０とメモリパッケージ３０（３０Ａ，３０Ｂ）との間には、挿入用台座４０が挿入されている。挿入用台座４０は、基材４１と、当該基材４１に設けられた複数の接続部４２とを有している。挿入用台座４０の基材４１は、例えばＦＲ４（ガラス布基材エポキシ樹脂基板）等で形成されている。そして、各接続部４２は、基材４１を貫通する貫通孔４２１と、貫通孔４２１の内部に充填された抵抗材４２２Ａ（或いは、低抵抗材４２２Ｂ）を含んでいる。後述するように、抵抗材４２２Ａおよび低抵抗材４２２Ｂは共に導電性材料であり、抵抗材４２２Ａは低抵抗材４２２Ｂに比べて大きな抵抗値を有している。
【００３３】
基材４１の上面４１ａには、貫通孔４２１毎に対応してパッケージ接合用パッド４２３が形成されている。また、基材４１の下面４１ｂには、貫通孔４２１毎に対応して基板接合用パッド４２４が形成されている。パッケージ接合用パッド４２３は、抵抗材４２２Ａ（或いは、低抵抗材４２２Ｂ）の上面と電気的に接続されている。また、基板接合用パッド４２４は、抵抗材４２２Ａ（或いは、低抵抗材４２２Ｂ）の下面と電気的に接続されている。また、挿入用台座４０における各基板接合用パッド４２４には、プリント配線基板１０の基板側パッド１１に接続するための外部端子である半田ボール４２５が形成されており、各半田ボール４２５は対応する基板側パッド１１と接合されている。挿入用台座４０における複数の接続部４２（抵抗材４２２Ａ又は低抵抗材４２２Ｂ）は、それぞれ対応するプリント配線基板１０の基板側パッド１１とメモリパッケージ３０（３０Ａ，３０Ｂ）の半田ボール３２０とを電気的に接続している。
【００３４】
図８は、挿入用台座４０における接続部４２の配置パターン（平面レイアウト）を示す図であり、挿入用台座４０の上面４１ａを表している。図８に示されるように、挿入用台座４０に形成された複数の接続部４２は、黒塗り表示された一群（グループ）と、ハッチング表示された一群（グループ）との何れかに属している。以下では、黒塗り表示された複数の接続部４２の一群を「第１接続部群Ｇ１」と呼び、ハッチング表示された複数の接続部４２の一群を「第２接続部群Ｇ２」と呼ぶ。挿入用台座４０には、接続部４２における複数のグループ（第１接続部群Ｇ１および第２接続部群Ｇ２）がレイアウトされている。
【００３５】
第１接続部群Ｇ１および第２接続部群Ｇ２は、メモリパッケージ３０（３０Ａ，３０Ｂ）に内蔵されるメモリチップ３００の種類（特性）に応じて（合わせて）、基板側パッド１１および半田ボール３２０を接続する際に、択一的に使用される。ここで、便宜上、第１メモリパッケージ３０Ａのベンダー（製造メーカー）をＡ社、第２メモリパッケージ３０ＢのベンダーをＣ社とする。第１接続部群Ｇ１の配置パターン（平面レイアウト）は、Ａ社が製造する第１メモリパッケージ３０Ａにおける半田ボール３２０の配置パターン（平面レイアウト）と対応付けられている。一方、第２接続部群Ｇ２の配置パターン（平面レイアウト）は、Ｃ社が製造する第２メモリパッケージ３０Ｂにおける半田ボール３２０の配置パターン（平面レイアウト）と対応付けられている。もっとも、本実施形態では、第１メモリパッケージ３０Ａと第２メモリパッケージ３０Ｂにおいて、半田ボール３２０の配置パターンが互いに一致していることから、第１接続部群Ｇ１および第２接続部群Ｇ
２も配置パターンは一致している。なお、第１接続部群Ｇ１および第２接続部群Ｇ２を特に区別しない場合には、「接続部群Ｇ」と総称する場合がある。
【００３６】
挿入用台座４０において、Ａ社が製造する第１メモリパッケージ３０Ａをプリント配線基板１０に実装する場合、第１接続部群Ｇ１が択一的に使用される。つまり、第１接続部群Ｇ１を介して、プリント配線基板１０の基板側パッド１１およびメモリパッケージ３０の半田ボール３２０を電気的に接続する。より詳しくは、第１接続部群Ｇ１に含まれる（属する）各接続部４２（黒塗り）における半田ボール４２５およびパッケージ接合用パッド４２３を、基板側パッド１１および半田ボール３２０にそれぞれ半田接合する。なお、この場合には、第１メモリパッケージ３０Ａおよびプリント配線基板１０の間に挿入する（介在させる）挿入用台座４０の第２接続部群Ｇ２は使用されない。
【００３７】
一方、Ｃ社が製造する第２メモリパッケージ３０Ｂをプリント配線基板１０に実装する場合には、第２接続部群Ｇ２が択一的に使用される。つまり、第２接続部群Ｇ２を介して、プリント配線基板１０の基板側パッド１１およびメモリパッケージ３０の半田ボール３２０を電気的に接続する。より詳しくは、第２接続部群Ｇ２に含まれる（属する）各接続部４２（ハッチング）における半田ボール４２５およびパッケージ接合用パッド４２３を、基板側パッド１１および半田ボール３２０にそれぞれ半田接合する。なお、この場合には、第２メモリパッケージ３０Ｂおよびプリント配線基板１０の間に挿入する（介在させる）挿入用台座４０の第１接続部群Ｇ１は使用されない。
【００３８】
本実施形態においては、挿入用台座４０における第１接続部群Ｇ１および第２接続部群Ｇ２に含まれる接続部４２の抵抗値Ｒが、対象とするメモリチップ３００の種類に応じて調整されている。以下、第１メモリパッケージ３０Ａに内蔵されるメモリチップ３００を「第１メモリチップ３００Ａ」と呼び、第２メモリパッケージ３０Ｂに内蔵されるメモリチップ３００を「第２メモリチップ３００Ｂ」と呼ぶ。
【００３９】
図３を参照するに、符号Ｖｓ１で示されるラインは判定基準値（閾値）を表す。図中、縦軸に伝搬遅延時間を示す。また、横軸には、メモリコントローラ２０から信号伝送路１０２を介して伝送される信号の種類を示す。図中の判定基準値Ｖｓ１は、各ベンダーによって製造されるメモリパッケージ３０（メモリチップ３００）に伝送される信号毎に、分岐線１０２Ｂにスタブ抵抗を挿入する必要が有るか否かを判断する閾値となる伝搬遅延時間である。
【００４０】
本実施形態では、メモリチップ３００に伝送される信号の種類毎に、伝搬遅延時間が判定基準値Ｖｓ１を超えるか否かを予め調べておく。そして、例えば、伝搬遅延時間が判定基準値Ｖｓ１を超える信号については、信号の波形品質および信号遅延を改善する必要があると判断することができる。よって、伝搬遅延時間が判定基準値Ｖｓ１を超える信号については、挿入用台座４０において対応する接続部４２に抵抗材４２２Ａを配置する。抵抗材４２２Ａは、いわゆるスタブ抵抗として利用される抵抗材料である。そして、その他の接続部４２、すなわち伝搬遅延時間が判定基準値Ｖｓ１以下となる信号に対応する接続部４２については低抵抗材４２２Ｂを配置する。なお、低抵抗材４２２Ｂを接続部４２に配置する代わりに、当該接続部４２をスルーホールとして形成してもよい。このスルーホールは、例えば、基材４１に穿設された貫通孔４２１の内壁面にメッキ処理を施したものであり、このメッキ面を介して基板接合用パッド４２４およびパッケージ接合用パッド４２３が電気的に接続される。
【００４１】
次に、図３を参照して、Ａ社およびＣ社について具体例を挙げて説明する。まず、Ａ社の第１メモリチップ３００Ａについては、信号Ａ１，Ａ４，Ａ６〜Ａ８，Ａ１１，Ａ１３に対応する伝搬遅延時間が判定基準値Ｖｓ１を超えている。そこで、挿入用台座４０の第
１接続部群Ｇ１に含まれる接続部４２のうち、信号Ａ１，Ａ４，Ａ６〜Ａ８，Ａ１１，Ａ１３に対応する信号を伝送する接続部４２に抵抗材４２２Ａを配置し、他の接続部４２には低抵抗材４２２Ｂを配置する。抵抗材４２２Ａおよび低抵抗材４２２Ｂは導電性材料であり、抵抗材４２２Ａは低抵抗材４２２Ｂに比べて抵抗値Ｒが高く調整されている。本実施形態では、後述するように、固化させたカーボンペーストを用いて抵抗材４２２Ａを形成し、固化した銀ペーストを用いて低抵抗材４２２Ｂを形成するが、これには限られない。また、抵抗材４２２Ａを形成する導電性ペーストとして、カーボンペーストの代わりにニッケルペーストを用いてもよい。一般に、カーボンペーストの体積抵抗率ρは、概ね０．１３[Ω・ｃｍ]、ニッケルペーストの体積抵抗率ρは概ね０．２７[Ω・ｃｍ]である。一般に、上記抵抗材料をチューニング(粒径・形状・含有率の調整)により、その体積抵抗率ρを上掲値の０．５倍〜２．０倍程度の範囲で調整することが可能である。
【００４２】
ここで、図３に示した例では、Ｃ社の第２メモリチップ３００Ｂについては、信号Ａ３，Ａ８，Ａ１３に対応する伝搬遅延時間が判定基準値Ｖｓ１を超えている。そこで、挿入用台座４０の第２接続部群Ｇ２に含まれる接続部４２のうち、信号Ａ３，Ａ８，Ａ１３に対応する接続部４２に抵抗材４２２Ａを配置し、その他の接続部４２には低抵抗材４２２Ｂを配置する。
【００４３】
次に、挿入用台座４０の接続部４２に配置する抵抗材４２２の抵抗値Ｒについて説明する。接続部４２に配置する抵抗材４２２Ａの抵抗値Ｒは、信号伝送路１０２における主線１０２Ａの配線インピーダンス（Ｚｏ）の半分（Ｒ＝Ｚｏ／２）に設定している。例えば、信号Ａ１を伝送するための主線１０２Ａがプリント配線基板１０の配線層Ｌ１に形成され、配線層Ｌ１に形成される主線１０２Ａの配線インピーダンス（Ｚｏ）が６０Ω（オーム）であると仮定する。この場合、挿入用台座４０のうち、第１接続部群Ｇ１に属する接続部４２（抵抗接続部）のうち、信号Ａ１に対応する接続部４２に配置される抵抗材４２２Ａの抵抗値Ｒを３０Ωに調整する。
【００４４】
また、例えば、信号Ａ８を伝送するための主線１０２Ａがプリント配線基板１０の配線層Ｌ３に形成され、配線層Ｌ３に形成される主線１０２Ａの配線インピーダンス（Ｚｏ）が４０Ωであると仮定する。この場合、挿入用台座４０のうち、第１接続部群Ｇ１および第２接続部群Ｇ２に属する接続部４２のうち、信号Ａ８に対応する接続部４２に配置される抵抗材４２２Ａの抵抗値Ｒを２０Ωに調整する。
【００４５】
なお、第１接続部群Ｇ１に関しては、伝搬遅延時間が判定基準値Ｖｓ１を超える他の信号Ａ４，Ａ６，Ａ７，Ａ１１，Ａ１３に対応する接続部４２についても、抵抗材４２２Ａの抵抗値Ｒが対応する主線１０２Ａの配線インピーダンス（Ｚｏ）の半分となるように調整する。また、第２接続部群Ｇ２に関しても同様に、信号Ａ３，Ａ１３に対応する接続部４２についても、抵抗材４２２Ａの抵抗値Ｒが対応する主線１０２Ａの配線インピーダンス（Ｚｏ）の半分となるように調整する。以上のように、挿入用台座４０における第１接続部群Ｇ１および第２接続部群Ｇ２のそれぞれについて、抵抗接続部４２における抵抗材４２２Ａの抵抗値Ｒが、主線１０２Ａの配線インピーダンスの大きさに合わせて調整されている。
【００４６】
ここで、抵抗材４２２Ａの抵抗値Ｒは、抵抗材４２２Ａの体積抵抗率ρ[Ω・ｃｍ]、抵抗材４２２Ａの厚さＬ[ｃｍ]、抵抗材４２２Ａの断面積Ａ[ｃｍ2]をパラメータとして、
下記（１）式によって算出することができる。
抵抗値Ｒ＝ρ×Ｌ／Ａ・・・（１）
【００４７】
ここで、抵抗材４２２Ａの厚さＬは基材４１の厚さと一致し、抵抗材４２２Ａの断面積Ａは貫通孔４２１の断面積と一致する。そこで、基材４１の厚さを固定とするならば、抵
抗材４２２Ａとして用いる材料の体積抵抗率ρおよび基材４１に穿設する貫通孔４２１の断面積を調節することで、抵抗材４２２Ａの抵抗値Ｒを調整することができる。例えば、基材４１の厚さを２００[μｍ]、貫通孔４２１の直径を２００[μｍ]とした場合、使用する抵抗材４２２Ａの体積抵抗率ρを０．４７[Ω・ｃｍ]とすることで抵抗値Ｒを３０[Ω]に調整することができる。また、基材４１側の条件を等しくして、抵抗材４２２Ａの体積抵抗率ρを０．３１[Ω・ｃｍ]とすることで、抵抗値Ｒを２０[Ω]に調整することができる。もっとも、抵抗材４２２Ａの体積抵抗率ρを変更せず、貫通孔４２１の直径を変更することによっても抵抗値Ｒを調整することができる。基材４１に穿設する貫通孔４２１の直径を小さくすることで抵抗値Ｒが高くすることができ、貫通孔４２１の直径を大きくすることで抵抗値Ｒを低くすることができる。
【００４８】
＜＜製造方法＞＞
次に、本実施形態における挿入用台座４０、および、配線基板ユニット１の製造方法について説明する。まず、図９に示すように、挿入用台座４０の基材４１を準備し、その両面にＰＥＴフィルム５０を貼り付ける。そして、図１０に示すように、ＰＥＴフィルム５０を貼り付けた基材４１に貫通孔４２１を穿設する。基材４１は、ガラス布基材エポキシ樹脂のプリプレグなどであってもよい。また、基材４１に対する貫通孔４２１の穿設は、例えばレーザー加工等によって行うようにしてもよい。基材４１平面において、貫通孔４２１は、第１メモリパッケージ３０Ａの半田ボール３２０と、第２メモリパッケージ３０Ｂの半田ボール３２０の配置パターンに合わせて形成される。
【００４９】
図１１に示すように、第１メモリパッケージ３０Ａの半田ボール３２０に対応する貫通孔４２１（図１１中、黒塗り表示）と、第１メモリパッケージ３０Ａの半田ボール３２０に対応する貫通孔４２１（図１１中、ハッチング表示）とを互いに違いに配置する。これにより、基材４１に穿設される貫通孔４２１が全体として、千鳥配置のパターンで形成されることになる。なお、図１１は、基材４１の上面４１ａの一部を拡大して模式的に示している。
【００５０】
基材４１に形成された複数の貫通孔４２１のうち、抵抗材４２２Ａが配置される接続部４２に対応する貫通孔を「第１貫通孔４２１Ａ」と呼び、低抵抗材４２２Ｂが配置される接続部４２に対応する貫通孔を「第２貫通孔４２１Ｂ」と呼ぶ。図１２に示すように、基材４１の上に第１メタルマスク５１を設置する。第１メタルマスク５１には、第１貫通孔４２１Ａに対応する位置に開口部５１Ａがパターン形成されている。第１メタルマスク５１上に抵抗材４２２Ａを形成するためのカーボンペーストを供給し、スキージによってカーボンペースト５１０を開口部５１Ａに流し込む。その結果、第１メタルマスク５１に形成された開口部５１Ａを通じてカーボンペーストが第１貫通孔４２１Ａに充填される（図１３を参照）。
【００５１】
次に、第１メタルマスク５１を基材４１から取り外し、図１４に示すように、第２メタルマスク５２を基材４１上に設置する。第２メタルマスク５２は、第２貫通孔４２１Ｂの配置パターンに合わせて、開口部５２Ａがパターニングされている。そして、第２メタルマスク５２上に、低抵抗材４２２Ｂを形成するための銀ペースト５２０を供給し、スキージによって銀ペースト５２０を開口部５２Ａに流し込む。その結果、第２メタルマスク５２に形成された開口部５２Ａを通じて銀ペースト５２０が第２貫通孔４２１Ｂに充填される（図１５を参照）。
【００５２】
次いで、基材４１から第２メタルマスク５２を取り外し、図１６に示すように、基材４１からＰＥＴフィルム５０を剥離する。次に、図１７に示すように、基材４１の両面に銅箔５３を積層し、真空熱プレス処理を行う。このように、第１貫通孔４２１Ａに充填されたカーボンペースト５１０および第２貫通孔４２１Ｂに充填された銀ペースト５２０に真
空熱プレスを行うことにより、これらが固化する。なお、カーボンペースト５１０および銀ペースト５２０は、いずれも導電性ペーストである。また、カーボンペースト５１０は銀ペースト５２０に比べて体積抵抗率ρが大きい。その結果、図１８に示すように、固化したカーボンペースト５１０によって抵抗材４２２Ａが形成され、固化した銀ペースト５２０によって低抵抗材４２２Ｂが形成される。
【００５３】
次に、基材４１の表面に積層された銅箔をエッチング等によってパターニングする。すなわち、図１９に示すように、基材４１の上面４１ａにパッケージ接合用パッド４２３をパターン形成し、基材４１の下面４１ｂに基板接合用パッド４２４をパターン形成する。次に、図２０に示すように、基板接合用パッド４２４に半田ボール４２５を取り付ける。これによって、パッケージ接合用パッド４２３、抵抗材４２２Ａ（又は低抵抗材４２２Ｂ）、基板接合用パッド４２４、および半田ボール４２５を含む接続部４２が形成される。そして、以上の工程により、本実施形態に係る挿入用台座４０が得られる。
【００５４】
次に、上記のように形成した挿入用台座４０を用いた配線基板ユニット１の製造方法について説明する。プリント配線基板１０およびこのプリント配線基板１０に実装するメモリコントローラ２０、第１メモリパッケージ３０Ａ、第２メモリパッケージ３０Ｂを準備する。プリント配線基板１０については、一般的な多層プリント配線基板であるため、詳細な製造工程について割愛する。そして、プリント配線基板１０の上面１０ａに形成された基板側パッド１１にクリーム半田（半田ペースト）を転写した後、基板側パッド１１にメモリコントローラ２０、挿入用台座４０を搭載し、リフロー炉にて加熱する。これにより、図２１に示すように、プリント配線基板１０に対するメモリコントローラ２０および挿入用台座４０の実装が完了する。
【００５５】
また、挿入用台座４０の半田ボール４２５とプリント配線基板１０の基板側パッド１１とが半田接合され、プリント配線基板１０に挿入用台座４０が実装される。ここで、第１メモリパッケージ３０Ａとプリント配線基板１０との間に挿入される挿入用台座を「第１挿入用台座４０Ａ」と呼ぶ。第１挿入用台座４０Ａは、第１接続部群Ｇ１および第２接続部群Ｇ２から第１接続部群Ｇ１が選択され、使用される（図８を参照）。つまり、第１挿入用台座４０Ａにおいては、第１接続部群Ｇ１に属する接続部４２の半田ボール４２５が、基板側パッド１１に半田接合される。一方、第２メモリパッケージ３０Ｂとプリント配線基板１０との間に挿入される挿入用台座を「第２挿入用台座４０Ｂ」と呼ぶ。第２挿入用台座４０Ｂは、第１接続部群Ｇ１および第２接続部群Ｇ２から第２接続部群Ｇ２が選択され、使用される（図８を参照）。つまり、第２挿入用台座４０Ｂにおいては、第２接続部群Ｇ２に属する接続部４２の半田ボール４２５が、基板側パッド１１に半田接合される。
【００５６】
次に、第１挿入用台座４０Ａにおける第１接続部群Ｇ１に対応するパッケージ接合用パッド４２３と、第２挿入用台座４０Ｂにおける第２接続部群Ｇ２に対応するパッケージ接合用パッド４２３に、クリーム半田５３を供給する。次に、図２２に示すように、クリーム半田が転写された第１挿入用台座４０Ａおよび第２挿入用台座４０Ｂのパッケージ接合用パッド４２３に第１メモリパッケージ３０Ａおよび第２メモリパッケージ３０Ｂを搭載し、リフロー炉にて加熱する。
【００５７】
その結果、第１メモリパッケージ３０Ａの半田ボール３２０は、第１挿入用台座４０Ａにおける第１接続部群Ｇ１（図８を参照）に対応する接続部４２のパッケージ接合用パッド４２３と半田接合される。同様に、第２メモリパッケージ３０Ｂの半田ボール３２０は、第２挿入用台座４０Ｂにおける第２接続部群Ｇ２（図８を参照）に対応する接続部４２のパッケージ接合用パッド４２３と半田接合される。以上より、プリント配線基板１０に対する第１メモリパッケージ３０Ａおよび第２メモリパッケージ３０Ｂの実装が完了し、
配線基板ユニット１の製造工程が完了する（図２２を参照）。
【００５８】
以上のように、本実施形態に係る挿入用台座４０は、種類（特性）の異なるメモリチップ３００を内蔵するメモリパッケージ３０に適合する複数の接続部群Ｇ１，Ｇ２を備える。そして、実装するメモリパッケージ３０（メモリチップ３００）の種類に応じて適合接続部群Ｇ１，Ｇ２を選択し、選択した方の接続部群を介してプリント配線基板１０の基板側パッド１１とメモリパッケージ３０の半田ボール３２０とを接続するようにした。
【００５９】
本実施形態に係る挿入用台座４０および配線基板ユニット１によれば、以下の効果を奏する。例えば、Ａ社が製造する第１メモリパッケージ３０Ａを実装する第１挿入用台座４０Ａについては、第１メモリチップ３００Ａの特性に適合する第１接続部群Ｇ１を選択することができる。これによれば、第１メモリチップ３００Ａの特性に合わせて、第１メモリチップ３００Ａに伝送される各信号に対応する接続部４２の抵抗値Ｒを好適に調整することができるため、各信号の波形品質の向上および信号遅延の抑制を両立することができる。また、Ｃ社が製造する第２メモリパッケージ３０Ｂを実装する第２挿入用台座４０Ｂについては、第２メモリチップ３００Ｂの特性に適合する第２接続部群Ｇ２を選択することができる。これによれば、第２メモリチップ３００Ｂの特性に合わせて、第２メモリチップ３００Ｂに伝送される各信号に対応する接続部４２の抵抗値Ｒを好適に調整することができるため、各信号の波形品質の向上および信号遅延の抑制を両立することができる。
【００６０】
挿入用台座４０によれば、特性の異なる複数のメモリチップ３００に適合するように抵抗値が調整された複数の接続部群Ｇを有するため、メモリチップ３００を製造するベンダーに依存せずに、信号遅延を抑制しつつ良好な信号波形の品質確保を実現できる。つまり、配線基板ユニット１に搭載するメモリチップ３００をマルチベンダー製品として構築する際に、信号波形の品質確保および信号遅延の抑制を容易に両立することができる。その際、スタブ抵抗が配線基板に直接配設されていないため、配線基板の配線トポロジーに影響を及ぼすことがない。
【００６１】
例えば、第１挿入用台座４０Ａに接合されている第１メモリパッケージ３０Ａを、第２メモリパッケージ３０Ｂにリワーク（部品交換）する場合、プリント配線基板１０の配線トポロジーに影響を及ぼさずに容易にリワークを行うことができる。この場合、第１挿入用台座４０Ａから第１メモリパッケージ３０Ａを取り外し、第２接続部群Ｇ２を使用して第２メモリパッケージ３０Ｂを半田接合すればよい。第２接続部群Ｇ２に対応する（属する）接続部４２の抵抗値は、第２メモリチップ３００Ｂの特性に合わせて調整されているため、リワーク後においても信号の良好な波形品質および信号遅延の抑制を両立することができる。
【００６２】
なお、本実施形態では、特性が互いに異なるメモリチップ３００として、ベンダーが異なる場合を例に説明したが、ベンダーが同一であっても型番（型格）が異なることでメモリチップの特性が異なる場合がある。このような型番（型格）違いのメモリチップ３００を混載する場合においても、本実施形態に係る挿入用台座４０を採用するとよい。例えば、互いに型番（型格）が異なるメモリチップ３００に適合するように、挿入用台座４０に第１接続部群Ｇ１および第２接続部群Ｇ２を形成しておくとよい。これにより、配線基板ユニット１に型番が異なるメモリチップ３００を混載したり、型番違いのメモリチップ３００にリワークを行う際にも、プリント配線基板１０における配線トポロジーを変更せずに、信号波形の品質改善および信号遅延の抑制を両立できる。
【００６３】
また、挿入用台座４０によれば、基材４１の平面内において、第１接続部群Ｇ１に含まれる接続部４２と、第２接続部群Ｇ２に含まれる接続部４２が互い違いに配置されており、複数の接続部４２が全体として千鳥状に配置されている（図８、１１等を参照）。これ
によれば、挿入用台座４０の実装領域を過度に拡張することなく、種類の異なるメモリチップに対応（適合）する複数の接続部群Ｇを基材４１平面上に形成することができる。つまり、挿入用台座４０をコンパクトにすることができる。
【００６４】
また、本実施形態では、挿入用台座４０に形成するパッケージ接合用パッド４２３（基板接合用パッド４２４）の平面形状（パッド形状）を菱形としているが、これには限られず、図２３に示すように種々の形状を採用することができる。つまり、図２３の（ａ）に示す菱形の他、（ｂ）に示すように円形としてもよいし、（ｃ）に示すように六角形としてもよい。なお、図２３の各図には、挿入用台座４０の上面４１ａの一部が示されている。また、第１接続部群Ｇ１に対応するパッケージ接合用パッド４２３を「第１パッド」と呼び、白抜き表示とする。また、第２接続部群Ｇ２に対応するパッケージ接合用パッド４２３を「第２パッド」と呼び、ハッチング表示とする。
【００６５】
各図において、第１パッド同士のピッチおよび第２パッド同士のピッチが０．８ｍｍに設定されている。そして、（ａ）に示す菱形パッドでは、各パッドの対角寸法が０．３ｍｍに設定されている。このような菱形パッドの場合、第１パッドと第２パッドとの隙間が０．３５ｍｍ確保されている。次に、（ｂ）に示す円形パッドでは、各パッドの直径φが０．３ｍｍに設定されている。このような円形パッドの場合、第１パッドと第２パッドとの隙間が０．２６５ｍｍ確保されている。次に、（ｃ）に示す六角形パッドでは、対向する頂点間の寸法が０．３ｍｍに設定されている。このような六角形パッドの場合、第１パッドと第２パッドとの隙間が０．３０５ｍｍ確保されている。以上のように、（ｂ）に示す円形パッドを採用する場合に比べて、（ａ）に示す菱形パッドや（ｃ）に示す六角形パッドを採用することで、第１パッドおよび第２パッド間により大きなクリアランスを確保することができる。上記の例では、パッド形状を菱形にすることで、第１パッドと第２パッドとの間のクリアランスを最も大きく確保することができることがわかる。但し、パッド形状は、上記バリエーションに限られず、種々の形状を採用することができる。
【００６６】
また、本実施形態に係る挿入用台座４０は、メモリチップ３００の種類に応じて択一的に使用される２つの接続部群Ｇ（第１接続部群Ｇ１，第２接続部群Ｇ２）を基材４１に形成しているが、３つ以上の接続部群Ｇを形成してもよい。
【００６７】
また、図２４および図２５に示すように、挿入用台座４０の基材４１には、複数の接続部群が対称とするメモリチップの種類を識別するための識別マーカー（識別手段）６０Ａ，６０Ｂが設けられていてもよい。識別マーカー６０Ａ，６０Ｂは、メモリチップ３００の種類（特性）に応じて形成される接続部群Ｇに対応する数だけ、基材４１の上面４１ａに表示される。すなわち、図示の例では、第１接続部群Ｇ１（黒塗り表示）と第２接続部群Ｇ２（ハッチング表示）にそれぞれ対応する２種類の第１識別マーカー６０Ａおよび第２識別マーカー６０Ｂが設けられている。
【００６８】
例えば、第１識別マーカー６０Ａは「Ａ_ａａＸＸＸＸＸＸ」と示され、第２識別マー
カー６０Ｂは、「Ｂ_ｂｂＸＸＸＸＸＸ」と示されている。「Ａ」、「Ｂ」は、製造メー
カー名（ベンダー名）を識別するための文字情報である。また、「ａａＸＸＸＸＸＸ」、「ｂｂＸＸＸＸＸＸ」は、型格（型番）を識別するための文字情報である。また、挿入用台座４０に搭載するメモリパッケージ３０の向き（上下方向）と、各識別マーカー６０Ａ，６０Ｂの上下方向の向きを対応付けて、各識別マーカー６０Ａ，６０Ｂを基材４１の上面４１ａに表記するとよい。これによれば、各識別マーカー６０Ａ，６０Ｂの向きに基づいて、挿入用台座４０に搭載するメモリパッケージ３０の向き（姿勢）を認識することができる。
【００６９】
また、図２６は、９６個の半田ボール３２０を有する１６ｂｉｔ用のメモリパッケージ
３０Ｃを示す図である。図２７は、７８個の半田ボール３２０を有する８ｂｉｔ用のメモリパッケージ３０Ｄを示す図である。ここで、１６ｂｉｔ用のメモリパッケージ３０Ｃと８ｂｉｔ用のメモリパッケージ３０Ｄは、半田ボール３２０のボールピッチは同一である。そこで、例えば、図２８（ａ）および（ｂ）に示す挿入用台座４０のように、第１接続部群Ｇ１（黒塗り表示）を１６ｂｉｔ用のメモリパッケージ３０Ｃに搭載されるメモリチップの特性に適合するように形成してもよい。そして、第２接続部群Ｇ２（ハッチング表示＋白塗り表示）を、８ｂｉｔ用のメモリパッケージ３０Ｄに搭載されるメモリチップの特性に適合するように形成してもよい。図２８（ａ）および（ｂ）は、１６ｂｉｔ用および８ｂｉｔ用のメモリパッケージに共通する挿入用台座４０を説明する図である。
【００７０】
図２８（ａ）および（ｂ）に示す挿入用台座４０の上面４１ａには、メモリパッケージ３０Ｃ，３０Ｄの実装に使用する接続部４２の使用領域を示す第１マーカー６１Ａおよび第２マーカー６１Ｂが配置されている。図２８（ａ）および（ｂ）に示す例では、三角マークが基材４１の長辺近傍に表示されており、当該三角マークよりも上に位置する接続部４２を使用する設定としている。但し、第１マーカー６１Ａおよび第２マーカー６１Ｂの具体的態様や配置方法については、適宜変更することができる。図２８（ａ）および（ｂ）に示す第１マーカー６１Ａは、１６ｂｉｔ用のメモリパッケージ３０Ｃを搭載する際の接続部４２の使用領域を示しており、第１接続部群Ｇ１（黒塗り表示）に属する全ての接続部４２を使用する設定になっていることがわかる。また、第２マーカー６１Ｂは、８ｂｉｔ用のメモリパッケージ３０Ｄを搭載する際の接続部４２の使用領域を示している。図２８に示す例では、第２接続部群Ｇ２（ハッチング＋白塗り）に属する接続部４２のうち、ハッチング表示された接続部４２を使用し、白塗り表示された接続部４２を使用しない設定となっていることがわかる。なお、第２マーカー６１Ｂの位置は、適宜変更することができ、メモリパッケージ３０Ｄを搭載する際に使用しない接続部４２の範囲を自由に変更することができる。
【００７１】
また、上記実施形態に係る配線基板ユニット１Ａは、マザーボードとしてのプリント配線基板１０に、メモリコントローラ２０および複数のメモリパッケージ３０を直接実装しているが、図２９に示すような変形例を適宜採用することができる。図２９に示す変形例では、マザーボードとしてプリント配線基板１０上に、中継基板としてインターポーザ７０を実装し、このインターポーザ７０上に前述のメモリコントローラ２０および複数のメモリパッケージ３０を実装している。インターポーザ７０は、例えばＦＲ４（ガラス布基材エポキシ樹脂基板）等によって形成することができる。インターポーザ７０の下面には半田ボールが設けられており、この半田ボールがプリント配線基板１０の基板側パッド１１に接合されている。但し、プリント配線基板１０およびインターポーザ７０の接合方法は、適宜変更することができる。
【００７２】
本変形例に係る配線基板ユニット１Ａは、メモリコントローラ２０および挿入用台座４０が、基板側パッド１１の代わりにインターポーザ７０の上面７０ａに形成されている基板側パッド７１と接合されている点で上記実施形態と相違するが、他の部分は共通である。次に、配線基板ユニット１Ａの製造方法について説明する。まず、プリント配線基板１０、インターポーザ７０、メモリコントローラ２０、メモリパッケージ３０（第１メモリパッケージ３０Ａ、第２メモリパッケージ３０Ｂ）、および挿入用台座４０（第１挿入用台座４０Ａおよび第２挿入用台座４０Ｂ）等を準備する。挿入用台座４０の製造方法は、既述のため、詳しい説明を省略する。
【００７３】
配線基板ユニット１Ａの製造に際して、予めプリント配線基板１０にインターポーザ７０を接合しておく。その後、インターポーザ７０の上面７０ａに形成された基板側パッド７１上に、クリーム半田を供給する。その後、基板側パッド７１にメモリコントローラ２０、挿入用台座４０を搭載し、リフロー炉にて加熱する。これにより、図３０に示すよう
に、インターポーザ７０に対するメモリコントローラ２０および挿入用台座４０の実装が完了する。
【００７４】
すなわち、メモリコントローラ２０の半田ボール２２０と、インターポーザ７０の基板側パッド７１とが半田接合され、インターポーザ７０へのメモリコントローラ２０の実装が完了する。また、挿入用台座４０の半田ボール４２５とインターポーザ７０の基板側パッド７１とが半田接合され、インターポーザ７０に挿入用台座４０（第１挿入用台座４０Ａおよび第２挿入用台座４０Ｂ）が実装される。ここで、第１メモリパッケージ３０Ａとインターポーザ７０との間に挿入される第１挿入用台座４０Ａは、第１接続部群Ｇ１（図８を参照）に属する接続部４２の半田ボール４２５が、基板側パッド７１に半田接合される。また、第２メモリパッケージ３０Ｂとインターポーザ７０との間に挿入される第２挿入用台座４０Ｂは、第２接続部群Ｇ２（図８を参照）に属する接続部４２の半田ボール４２５が、基板側パッド７１に半田接合される。
【００７５】
次に、第１挿入用台座４０Ａにおける第１接続部群Ｇ１に対応するパッケージ接合用パッド４２３と、第２挿入用台座４０Ｂにおける第２接続部群Ｇ２に対応するパッケージ接合用パッド４２３に、クリーム半田を供給する。そして、クリーム半田が転写された第１挿入用台座４０Ａおよび第２挿入用台座４０Ｂのパッケージ接合用パッド４２３に第１メモリパッケージ３０Ａおよび第２メモリパッケージ３０Ｂを搭載し、リフロー炉にて加熱する。その結果、インターポーザ７０に対する第１メモリパッケージ３０Ａおよび第２メモリパッケージ３０Ｂの実装が完了し、図２９に示した配線基板ユニット１Ａが完成する。なお、配線基板ユニット１Ａの製造に際して、インターポーザ７０にメモリコントローラ２０およびメモリパッケージ３０を実装した後、インターポーザ７０をプリント配線基板１０に接合するようにしてもよい。本変形例では、インターポーザ７０が半導体パッケージを実装する配線基板の一例である。
【００７６】
以上、実施形態に沿って本件に係る挿入用台座、配線基板ユニット、およびこれらの製造方法について説明したが、本件はこれらに制限されるものではない。そして、上記実施形態について、種々の変更、改良、組み合わせ等が可能なことは当業者にとって自明である。
【符号の説明】
【００７７】
１・・・配線基板ユニット
１０・・・プリント配線基板
２０・・・メモリコントローラ
３０・・・メモリパッケージ
４０・・・挿入用台座
４１・・・基材
４２・・・接続部
２００・・・ロジックチップ
３００・・・メモリチップ
４２１・・・貫通孔
４２２Ａ・・・抵抗材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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