(57)【要約】【課題】積層数の増加により厚さが幅に比べて大きくなっても積層セラミック電子部品を印刷回路基板等に実装するときに倒れる問題が発生しない積層セラミック電子部品及びその実装基板を提供する。【解決手段】本発明の積層セラミック電子部品は、複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側に凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面から上記溝部が形成された一つの主面まで形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含み、上記セラミック本体を全厚さの７０〜９０％の上部領域Ａｔと１０〜３０％の下部領域Ａｂに区分したときに、（Ａｂの共材の平均粒径／Ａｔの共材の平均粒径）＜０．５である。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側に凹んだ長さ方向の溝部を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように配置され、前記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、
前記セラミック本体の両端面から前記溝部が形成された一つの主面まで形成され、前記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、
を含み、
前記セラミック本体を全厚さの７０〜９０％の上部領域Ａｔと１０〜３０％の下部領域Ａｂに区分したときに、（Ａｂの共材の平均粒径／Ａｔの共材の平均粒径）＜０．５である、積層セラミック電子部品。
【請求項２】
前記第１及び第２の内部電極の厚さｔｅは、０．２μｍ≦ｔｅ≦０．８５μｍの範囲を満たす、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記セラミック本体の下部領域に配置された第１及び第２の内部電極の厚さが前記セラミック本体の上部領域に配置された第１及び第２の内部電極の厚さより厚く形成される、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記セラミック本体のＴ／Ｗは、１．２＜Ｔ／Ｗ＜３．０の範囲を満たす、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記セラミック本体の端面のエッジの厚さをＴｅ、中央部の厚さをＴｃとしたとき、０．９１０≦Ｔｃ／Ｔｅ＜０．９９５の範囲を満たす、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記セラミック本体の上部領域の電極連結性は８０％以上である、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記セラミック本体の下部領域の電極連結性は９０％以上である、請求項１に記載の積層セラミック電子部品。
【請求項８】
前記セラミック本体の下部領域と上部領域との電極連結性の差が５％以上である、請求項１に記載の積層セラミック電子部品。
【請求項９】
前記セラミック本体は誘電体層が厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
【請求項１０】
前記セラミック本体は誘電体層が幅方向に積層される、請求項１に記載の積層セラミック電子部品。
【請求項１１】
前記溝部は前記セラミック本体の両主面に対向するようにそれぞれ形成される、請求項１に記載の積層セラミック電子部品。
【請求項１２】
上部に第１及び第２の電極パッドを有する印刷回路基板と、
前記第１及び第２の電極パッド上に設置された請求項１から１１のいずれか一項に記載の積層セラミック電子部品と、
を含む、積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその実装基板に関する。
【背景技術】
【０００２】
最近、電子製品の小型化につれ、このような電子製品に用いられる積層セラミック電子部品の小型化及び高容量化も求められている。
【０００３】
これにより、誘電体層と内部電極の薄膜化及び多層化が多様な方法で試みられており、近来では、誘電体層の厚さを薄くし且つその積層数を増加させた積層セラミック電子部品が製造されている。
【０００４】
上記積層セラミック電子部品の小型化、及び誘電体層と内部電極の薄膜化が可能となるにつれ、高容量化の具現のために積層数を増加させることができるようになった。
【０００５】
しかしながら、上記のように誘電体層及び内部電極の厚さを薄くし且つ積層数を増加させると、積層セラミック電子部品の高容量の具現は可能になるが、積層数の増加によって積層セラミック電子部品の厚さが幅に比べて大きくなる。
【０００６】
上記のように積層セラミック電子部品の厚さが幅に比べて大きくなると、通常、積層セラミック電子部品の両端面に形成された外部電極の周りの面はラウンド形になる。
【０００７】
これにより、積層セラミック電子部品を印刷回路基板等に実装するときに積層セラミック電子部品がうまく実装されずに倒れる問題が発生し、積層セラミック電子部品の実装不良率が増加するという問題がある。
【０００８】
下記特許文献１は、小型化及び高容量化を求める積層セラミックコンデンサーを開示しているが、積層セラミックコンデンサーを印刷回路基板に実装したときに倒れる問題を解決するための手段は開示していない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−１２９８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、積層数の増加により厚さが幅に比べて大きくなっても、高容量を具現し、且つ積層セラミック電子部品を印刷回路基板等に実装するときに倒れる問題を解決することにより実装不良及び短絡発生を減らすことができる積層セラミック電子部品を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施形態によれば、複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側に凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面から上記溝部が形成された一つの主面まで形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含み、上記セラミック本体を全厚さの７０〜９０％の上部領域Ａｔと１０〜３０％の下部領域Ａｂに区分したときに、（Ａｂの共材の平均粒径／Ａｔの共材の平均粒径）＜０．５である積層セラミック電子部品を提供する。
【００１２】
本発明の一実施例において、上記第１及び第２の内部電極の厚さｔｅは、０．２μｍ≦ｔｅ≦０．８５μｍの範囲を満たすことができる。
【００１３】
本発明の一実施例において、上記セラミック本体の下部領域に配置された第１及び第２の内部電極の厚さが上記セラミック本体の上部領域に配置された第１及び第２の内部電極の厚さより厚く形成されることができる。
【００１４】
本発明の一実施例において、上記セラミック本体のＴ／Ｗは、１．２＜Ｔ／Ｗ＜３．０の範囲を満たすことができる。
【００１５】
本発明の一実施例において、上記セラミック本体の端面のエッジの厚さをＴｅ、中央部の厚さをＴｃとしたとき、０．９１０≦Ｔｃ／Ｔｅ＜０．９９５の範囲を満たすことができる。
【００１６】
本発明の一実施例において、上記セラミック本体の上部領域の電極連結性は８０％以上であることができる。
【００１７】
本発明の一実施例において、上記セラミック本体の下部領域の電極連結性は９０％以上であることができる。
【００１８】
本発明の一実施例において、上記セラミック本体の下部領域と上部領域との電極連結性の差が５％以上であることができる。
【００１９】
本発明の一実施例において、上記セラミック本体は、誘電体層が厚さ方向に積層されるか、又は幅方向に積層されることができる。
【００２０】
本発明の一実施例において、上記溝部は、上記セラミック本体の両主面に対向するようにそれぞれ形成されることができる。
【発明の効果】
【００２１】
本発明の一実施形態によれば、積層数の増加により高容量を具現し、且つセラミック本体の下部領域に厚さ方向の収縮率が大きくなるように微粒共材を適用してセラミック本体の実装面に内側に凹んだ長さ方向の溝部を形成することにより、印刷回路基板等に実装するときに倒れる現象を防止して積層セラミック電子部品の実装不良率及び短絡発生を減らすことができる効果がある。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図２】本発明の他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
【図３】本発明のさらに他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図４】本発明のさらに他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
【図５】本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【発明を実施するための形態】
【００２３】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２４】
以下、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されるものではない。
【００２５】
積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は本発明の他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
【００２６】
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０、複数の第１及び第２の内部電極１２１、１２２及び第１及び第２の外部電極１３１、１３２を含む。
【００２７】
セラミック本体１１０は複数の誘電体層１１１を厚さ方向に積層した後に焼成したものであり、隣接する誘電体層１１１の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化されることができる。このようなセラミック本体１１０の形状は、特に制限されず、例えば、六面体形状であることができる。
【００２８】
本発明の実施形態を明確に説明するためにセラミック本体１１０の六面体方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向である。
【００２９】
また、本実施形態では、説明の便宜のためにセラミック本体１１０の対向する厚さ方向の端面を第１及び第２の主面、第１及び第２の主面を連結し対向する長さ方向の端面を第１及び第２の端面、対向する幅方向の端面を第１及び第２の側面と定義する。
【００３０】
セラミック本体１１０は、高容量の具現のために誘電体層１１１の積層数を増加させた形態であり、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たしてセラミック本体１１０の幅に比べて厚さがより大きく形成される。この際、上記Ｔ／Ｗは、好ましくは、１．２＜Ｔ／Ｗ＜３．０の範囲を満たすことができる。
【００３１】
この際、誘電体層１１１の積層数は、特に制限されないが、基板に実装するときに十分な空間確保及び高容量具現のために、例えば、５００層以上である。
【００３２】
また、セラミック本体１１０は、第２の主面を実装面としたとき、第２の主面に内側に凹んだ長さ方向の溝部１１５が形成される。セラミック本体１１０の第２の主面には溝部１１５を基準としてその両側に所定面積を有する支持部１１３が設けられ、この支持部１１３は積層セラミックキャパシタ１００を印刷回路基板等に実装したときに積層セラミックキャパシタ１００が倒れることを防止する支持台の役割を行う。
【００３３】
また、図１を参照すると、セラミック本体１１０の第２の主面と対向する第１の主面には、必要に応じて、第２の主面に形成された溝部１１５と対向するように内側に凹んだ長さ方向の溝部１１４が形成されることができる。
【００３４】
このように、セラミック本体１１０の第１及び第２の主面を対称構造で形成することは、積層セラミックキャパシタ１００が印刷回路基板に上下反対に実装されたときに備えるためである。この場合、セラミック本体１１０の第１の主面には、溝部１１４を基準としてその両側に支持部１１３と対応する支持部１１２が設けられることができる。
【００３５】
誘電体層１１１は、高誘電率のセラミック材料を含み、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末等を含むことができるが、十分な静電容量が得られるものであれば特に限定されない。
【００３６】
また、誘電体層１１１には、上記セラミック粉末と一緒に、必要に応じて、遷移金属酸化物又は炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）等のような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤等がさらに添加されることができる。
【００３７】
この際、セラミック本体１１０を全厚さの７０〜９０％の上部領域Ａｔと１０〜３０％の下部領域Ａｂに区分したとき、（Ａｂの共材の平均粒径／Ａｔの共材の平均粒径）＜０．５であることができる。即ち、下部領域Ａｂの共材の平均粒径が小さいほど高い電極連結性を具現するのに有利であり、上部領域Ａｔの共材の平均粒径が下部領域Ａｂの共材の平均粒径の２倍以上のときにこのような効果が大きくなる。
【００３８】
また、セラミック本体１１０の端面のエッジの厚さをＴｅ、中央部の厚さをＴｃとしたとき、０．９１０≦Ｔｃ／Ｔｅ＜０．９９５の範囲を満たすことができる。Ｔｃ／Ｔｅ値は溝部１１５の深さに応じて変わり、上記Ｔｃ／Ｔｅ値が０．９１０未満の場合はセラミック本体１１０にクラックが発生し、上記Ｔｃ／Ｔｅ値が０．９９５を超える場合は実装時に問題が発生する可能性がある。
【００３９】
この際、セラミック本体１１０の上部領域Ａｔの電極連結性は８０％以上であり、セラミック本体１１０の下部領域Ａｂの電極連結性は９０％以上であることができる。また、セラミック本体１１０の下部領域Ａｂと上部領域Ａｔとの電極連結性の差は５％であることができる。即ち、下部領域Ａｂに、上部領域Ａｔより微粒の共材を適用することにより、電極連結性をより高くすることができる。
【００４０】
第１及び第２の内部電極１２１、１２２は、互いに異なる極性を有する電極であり、誘電体層１１１を形成するセラミックシートを介して対向するように配置され、セラミック本体１１０内でセラミック本体１１０の第１及び第２の端面からそれぞれ露出するように形成されることができる。
【００４１】
この際、第１及び第２の内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００４２】
また、第１及び第２の内部電極１２１、１２２は導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ又はこれらの合金等からなるものを用いることができるが、本発明はこれに限定されるものではない。
【００４３】
また、第１及び第２の内部電極１２１、１２２の平均厚さは、静電容量を形成できれば特に制限されず、例えば、０．２μｍ≦ｔｅ≦０．８５μｍの範囲を満たすことができる。
【００４４】
但し、第１及び第２の内部電極１２１、１２２の平均厚さが０．８５μｍを超えて厚すぎる場合は、セラミック本体１１０の内部にクラックが発生する可能性がある。
【００４５】
第１及び第２の内部電極１２１、１２２の平均厚さは、セラミック本体１１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００４６】
例えば、セラミック本体１１０の長さ（Ｌ）方向の中央部に沿う幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、幅方向に等間隔の３０個の地点での厚さを測定して平均値を測定することができる。
【００４７】
上記等間隔の３０個の地点は、第１及び第２の内部電極１２１、１２２が重なる領域を意味する容量形成部で測定されることができる。
【００４８】
また、このような平均値測定を１０個以上の内部電極に拡張して平均値を測定すると、内部電極の平均厚さをより一般化することができる。
【００４９】
また、セラミック本体１１０の下部領域Ａｂに配置された第１及び第２の内部電極１２１、１２２の厚さはセラミック本体１１０の上部領域Ａｔに配置された第１及び第２の内部電極１２１、１２２の厚さより厚くても良い。
【００５０】
第１及び第２の外部電極１３１、１３２は、セラミック本体１１０の両端面から上下溝部１１４、１１５が形成された第１及び第２の主面まで伸びて形成され、セラミック本体１１０の両端面からそれぞれ露出した複数の第１及び第２の内部電極１２１、１２２の露出した部分を覆ってそれぞれ電気的に連結する。
【００５１】
また、第１及び第２の外部電極１３１、１３２は、導電性金属で形成され、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）等で形成されることができる。このような第１及び第２の外部電極１３１、１３２は、上記導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成して形成されることができるが、本発明はこれに限定されるものではない。
【００５２】
一方、第１及び第２の外部電極１３１、１３２上には、必要に応じて、第１及び第２のメッキ層（図示せず）が形成されることができる。
【００５３】
上記第１及び第２のメッキ層は、積層セラミックキャパシタ１００を印刷回路基板にハンダで実装するときに相互間の接着強度を高くするためのものである。
【００５４】
上記第１及び第２のメッキ層は、例えば、第１及び第２の外部電極１３１、１３２上に形成されたニッケル（Ｎｉ）メッキ層と、上記ニッケルメッキ層上に形成されたスズ（Ｓｎ）メッキ層と、を含むことができるが、本発明はこれに限定されるものではない。
【００５５】
下記表１は、セラミック本体の下部領域の厚さ及びセラミック本体１１０の端面のエッジの厚さＴｅと中央部の厚さＴｃとの比による積層セラミックキャパシタの印刷回路基板への実装成功の有無、容量満足の有無及び信頼性満足の有無を示したものである。
【００５６】
【表１】
2014220477.tif 000003
【００５７】
上記表１を参照すると、サンプル１及び２は、セラミック本体の実装面、即ち、第２の主面が下側に膨らんだか又は平らな形状であり、積層セラミックキャパシタを印刷回路基板上に２０回実装したときに数回倒れる実装不良が発生することが確認できる。特に、サンプル１は、容量の面においても基準値を満たしていない。
【００５８】
サンプル３〜７は、セラミック本体１１０の実装面、即ち、第２の主面が内側に凹んだ長さ方向の溝部１１５を有するものであり、積層セラミックキャパシタ１００を印刷回路基板上に２０回実装したときに倒れが発生しないことが確認できる。また、容量の面において基準値を満たし、信頼性の面においてもクラックが発生しないことが確認できる。
【００５９】
サンプル８及び１２は、セラミック本体の実装面、即ち、第２の主面が内側に凹んだ長さ方向の溝部を有するものであり、積層セラミックキャパシタを印刷回路基板上に２０回実装したときに倒れが発生しないことが確認できる。しかしながら、溝部が凹みすぎて容量不良が発生すると共にセラミック本体の厚さ方向のマージン部が薄くなりすぎて耐湿に対する信頼性が悪化する問題が発生することが確認できる。
【００６０】
変形例
図３は本発明のさらに他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図４は本発明のさらに他の実施形態による積層セラミックキャパシタの厚さ−幅方向の断面図である。
【００６１】
ここで、第１及び第２の外部電極１３１、１３２が形成された構造については前述した一実施形態と同じであるため重複を避けるためにその具体的な説明を省略し、前述した実施形態と異なる構造を有する第１及び第２の内部電極１２１’、１２２’を中心に具体的に説明する。
【００６２】
図３及び図４を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０を含む。
【００６３】
したがって、第１及び第２の内部電極１２１’、１２２’は、誘電体層１１１を形成するセラミックシートを介して対向するように幅方向に配置され、セラミック本体１１０内でセラミック本体１１０の第１及び第２の端面からそれぞれ露出するように形成されることができる。この際、第１及び第２の内部電極１２１’、１２２’は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００６４】
また、図３を参照すると、セラミック本体１１０の第２の主面と対向する第１の主面には、必要に応じて、第２の主面に形成された溝部１１５と対向するように内側に凹んだ長さ方向の溝部１１４が形成されることができる。
【００６５】
積層セラミックキャパシタの実装基板
図５は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【００６６】
図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に又は垂直に実装された印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。
【００６７】
この際、積層セラミックキャパシタ１００は、溝部１１５が形成されたセラミック本体１１０の厚さ方向の第２の主面が実装面として下側に配置され、第１及び第２の外部電極１３１、１３２の第２の主面がそれぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態でハンダ２３０によって印刷回路基板２１０と電気的に連結されることができる。
【００６８】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００６９】
１００、１００’  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２、１１３  支持部
１１４、１１５  溝部
１２１、１２２、１２１’、１２２’  第１及び第２の内部電極
１３１、１３２  第１及び第２の外部電極
【図１】
2014220477.tif 000004
【図２】
2014220477.tif 000005
【図３】
2014220477.tif 000006
【図４】
2014220477.tif 000007
【図５】
2014220477.tif 000008