(57)【要約】【課題】システムＬＳＩなど複数のメモリマクロを含むＬＳＩにおいて、隣接するメモリマクロ間のダミーセル列とスペーシングを減らし、チップ面積を低減する。【解決手段】行または列方向に同数のメモリセルが配列されたメモリマットどうしを、行または列の数が同数の辺においてダミーセルを配置せず、繋ぎセルを介して隣接して配置する。繋ぎセルは、メモリセルとほぼ同一のレイアウトパターンを有し、行方向または列方向の両側にメモリセルを隣接配置することができる。レイアウトパターンの連続性、周期性を維持してメモリマット周辺部における解像パターンの乱れを抑えながら、ワード線またはビット線を電気的に分離する。ＬＳＩ設計装置は、行方向と列方向の繋ぎセルをライブラリに備え、入力されたネットリストから行または列方向に同数のメモリセルが配列されるメモリマットを抽出し、適切な繋ぎセルを介して隣接配置したレイアウト情報を出力する。【選択図】図１
2014029903.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがＬ行×Ｍ列（ただし、ＬとＭは正の整数）に配列された第１メモリマットを含む第１メモリマクロと、前記第１メモリマクロとは別のアドレス線とデータ線とを有し、前記メモリセルと同一のレイアウトを有するメモリセルがＮ行（ただし、Ｎは正の整数）×前記Ｍ列に配列された第２メモリマットを含む第２メモリマクロとを備え、
前記第１メモリマットの前記Ｍ列の辺のうちの１辺と、前記第２メモリマットの前記Ｍ列の辺のうちの１辺とは、前記メモリセルと同一のレイアウトサイズを有する繋ぎセルの１行×前記Ｍ列を、前記第１メモリマットの前記１辺と前記第２メモリマットの前記１辺の双方に接して配置し、
前記繋ぎセルは、ウェル層と不純物拡散層とゲート配線層が前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える、半導体装置。
【請求項２】
請求項１において、前記第１メモリマクロの前記列ごとに含まれる複数のメモリセルが第１ワード線と第１電源配線または第１接地線をそれぞれ共有し、前記第２メモリマクロの前記列ごとに含まれる複数のメモリセルが第２ワード線と前記第１メモリマクロに対応する第２電源配線または第２接地線をそれぞれ共有し、前記繋ぎセルは前記第１ワード線と前記第２ワード線を電気的に分離し、前記第１電源配線または前記第１接地線とそれに対応する前記第２電源配線または前記第２接地線を電気的に接続する、半導体装置。
【請求項３】
請求項２において、前記繋ぎセルは、前記第１ワード線または前記第２ワード線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える、半導体装置。
【請求項４】
請求項１において、前記第１メモリマクロが前記列ごとに第１ビット線と第１電源配線または第１接地線をそれぞれ共有し、前記第２メモリマクロが前記列ごとに第２ビット線と前記第１メモリマクロに対応する第２電源配線または第２接地線をそれぞれ共有し、前記繋ぎセルは前記第１ビット線と前記第２ビット線を電気的に分離し、前記第１電源配線または前記第１接地線とそれに対応する前記第２電源配線または前記第２接地線を電気的に接続する、半導体装置。
【請求項５】
請求項４において、前記繋ぎセルは、前記第１ビット線または前記第２ビット線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える、半導体装置。
【請求項６】
請求項１において、前記メモリセルと同一のレイアウトを有するメモリセルが前記Ｌ行に配列された第３メモリマットを含む第３メモリマクロをさらに備え、前記繋ぎセルを第１繋ぎセルとし、
前記第１メモリマットの前記Ｌ行の辺のうちの１辺と、前記第３メモリマットの前記Ｌ行の辺のうちの１辺とは、前記メモリセルと同一のレイアウトサイズを有する第２繋ぎセルの前記Ｌ行×１列を、前記第１メモリマットの前記１辺と前記第３メモリマットの前記１辺の双方に接して配置し、
前記第２繋ぎセルは、ウェル層と不純物拡散層とゲート配線層が前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える、半導体装置。
【請求項７】
請求項６において、前記第１メモリマクロが前記列ごとに第１ワード線を共有し、前記第２メモリマクロが前記列ごとに第２ワード線を共有し、前記第１繋ぎセルは前記第１ワード線と前記第２ワード線が電気的に分離し、
前記第１メモリマクロが前記行ごとに第１ビット線を共有し、前記第３メモリマクロが前記行ごとに第３ビット線を共有し、前記第２繋ぎセルは前記第１ビット線と前記第３ビット線が電気的に分離する、半導体装置。
【請求項８】
請求項７において、前記第１繋ぎセルは、前記第１ワード線または前記第２ワード線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備え、前記第２繋ぎセルは、前記第１ビット線または前記第３ビット線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える、半導体装置。
【請求項９】
複数のセルを含むセルライブラリを備え、複数のメモリマクロを含むネットリストが入力され、前記セルライブラリから複数のセルを選んで配置及び配線を行うことによって、前記ネットリストに対応するレイアウト情報を出力する、設計装置であって、
前記セルライブラリは、メモリセルと、第１繋ぎセルと、第２繋ぎセルとを含み、
前記メモリセルは、２次元に隣接して配置されることにより、第１方向で隣接するメモリセルどうしのワード線を互いに接続し、前記第１方向と直交する第２方向で隣接するメモリセルどうしのビット線を互いに接続する、レイアウト情報を有し、
前記第１繋ぎセルは、前記第１方向で両側に隣接するメモリセル間のワード線を電気的に分離する、レイアウト情報を有し、
前記第２繋ぎセルは、前記第２方向で両側に隣接するメモリセル間のビット線を電気的に分離する、レイアウト情報を有し、
入力される前記ネットリストは、前記複数のメモリマクロのそれぞれのメモリマクロごとにワード数とビット数を規定する情報を含んでおり、
前記設計装置は、前記複数のメモリマクロからワード数が同数のメモリマクロ群及び／またはビット数が同数のメモリマクロ群を抽出し、
前記ワード数が同数の前記メモリマクロ群に含まれる２個のメモリマクロを、前記ワード数と同数の前記第１繋ぎセルを前記第２方向に互いに隣接して配列し、第１方向に隣接する両側に、前記ワード数が同数の前記２個のメモリマクロを隣接配置し、及び／または、前記ビット数が同数の前記メモリマクロ群に含まれる２個のメモリマクロを、前記ビット数と同数の前記第２繋ぎセルを前記第１方向に互いに隣接して配列し、第２方向に隣接する両側に、前記ビット数が同数の前記２個のメモリマクロを隣接配置する、設計装置。
【請求項１０】
請求項９において、前記第１繋ぎセルは、前記メモリセルのワード線に対応する配線を除く全てのレイアウト層が前記メモリセルと同一であり、前記第２繋ぎセルは、前記メモリセルのビット線に対応する配線を除く全てのレイアウト層が前記メモリセルと同一である、設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリマクロを含む半導体集積回路装置及びその設計装置に関し、特にチップ面積の低減に好適に利用できるものである。
【背景技術】
【０００２】
近年のシステムＬＳＩ (Large Scale Integrated Circuit) などの半導体製品の高機能化・処理データの大規模化に伴い、チップに占めるSRAM (Static Random Access Memory) などのメモリ容量及び面積は増加の一途を辿っている。これに対しては、メモリセルサイズの縮小及び、メモリ周辺回路の縮小、バンク化による縮小などが行われてきた。しかしながら、これら施策もそれぞれ極限にまでチューニングが施されている状態であり、今後前記各部分における更なる面積削減は期待できない。
【０００３】
メモリマクロと、その周辺に配置された標準セルで構成される論理回路領域を始めとする、他の回路領域との間には幾らかのスペーシングが必要である。さらに、メモリマクロを、メモリセルを２次元に配列したメモリマットと、アドレスデコーダとワード線駆動回路、センスアンプとビット線駆動回路などからなる周辺回路に分けると、メモリマットと周辺回路との間にも、スペーシングが必要である。このスペーシングは、レイアウトルールに則って規定される。例えば、ウェル構造の異なる回路どうしを隣接させる場合、両者のウェルを絶縁するために、ウェルの間にSTI (Shallow Trench Isolation) などの絶縁層を形成する必要があるため、一定以上のスペーシングが必要となる。
【０００４】
メモリマットは、メモリセルを２次元に配列して構成するが、実際に記憶素子として機能するメモリセルの周囲に、メモリセルとほぼ同じレイアウトを有しながら記憶素子としては機能しない、ダミーセルが配置されている。メモリマットではメモリセルが周期的に配列されているため、各ホトリソグラフィ工程において、レイアウトパターン、即ちマスクパターンが周期的に配列されるが、メモリマットの周辺部分では、この周期性が絶たれるので、解像に乱れが生じることが知られている。ダミーパターンは、このようなメモリマット周辺の解像の乱れが、メモリの回路動作に影響することを防止する目的で、メモリマットの周辺に配列される。特許文献１には、「単位セル（メモリセル）と略同一のパターンで構成され、回路動作をしないダミーセルを設けることにより、単位セルの連続性を保持し、単位セルアレイにおける写真蝕刻条件等を略均一にできるので、単位セルの欠陥の発生を防止することができる」技術が開示されている。さらに、特許文献２には、ダミーセルに含まれるトランジスタにおいて、パターンの乱れに起因して発生する絶縁不良を、防止することができる技術が開示されている。ダミーセルに含まれるトランジスタは、本来何ら機能しないので、オフ状態になるように終端されているが、特許文献２では、解像パターンの乱れによっては、電流のリークを生じさらには短絡させてしまう恐れがあることを指摘し、このような不良の発生を予防する発明が開示されている。
【０００５】
特許文献１の図１には、４個のメモリマットからなるＳＲＡＭのレイアウトが示されている。それぞれのメモリマット（３Ａ〜３Ｄ）の周辺部には４辺にダミーセル（４Ａ〜４Ｄ）が配置されている。メモリマット（３Ａ〜３Ｄ）とＸデコーダ（５Ａ，５Ｂ）、Ｙデコーダ（６Ａ〜６Ｄ）、周辺回路（７Ａ，７Ｂ）との間には、スペーシングが設けられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６１−２１４５５９号公報
【特許文献２】特開平０６−３１４７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年の半導体製品の高機能化・処理データの大規模化は、処理速度の向上を伴う高性能化も伴っており、搭載されるメモリマクロの数の増加につながっている。近年の半導体の高集積化によっては、メモリを十分に高速化することができないため、速度性能を満足しながら個々のメモリ容量を増やすことができない。そのため、小容量で高速のメモリが多数搭載される傾向にある。
【０００８】
このとき、メモリマットの周辺に配置されるダミーセルの面積と、メモリマクロとその周辺の論理回路領域とのスペーシングや、メモリマクロ内のメモリマットとデコーダ等の周辺回路とのスペーシングの面積の合計が、チップ面積に占める割合が増加してきている。
【０００９】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、下記の通りである。
【００１１】
すなわち、複数のメモリマクロを含む半導体集積回路装置において、行方向または列方向に同数のメモリセルが配列されたメモリマットの行または列の数が同数の辺においてダミーセルを配置せず、繋ぎセルを介してメモリマットどうしを隣接して配置する。繋ぎセルは、メモリセルとほぼ同一のレイアウトパターンを有し、行方向または列方向の両側にメモリセルを隣接配置することができ、そのときのレイアウトパターンの連続性、周期性が維持される。これにより、メモリマット周辺部における解像の乱れを抑えながら、ワード線またはビット線を電気的に分離する。
【００１２】
ＬＳＩ設計装置は、行方向と列方向の繋ぎセルをセルライブラリに備え、入力されたネットリストから行方向または列方向に同数のメモリセルが配列されているメモリマットを抽出し、適切な繋ぎセルを介してメモリマットを隣接配置したレイアウト情報を出力する。
【発明の効果】
【００１３】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、メモリマット間のダミーセルとスペーシングをなくすことができ、チップ面積を抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施形態１におけるメモリマクロのレイアウト配置を表す説明図である。
【図２】図２は、実施形態２におけるメモリマクロのレイアウト配置を表す説明図である。
【図３】図３は、繋ぎセルの設計例を詳細に示すレイアウト図（不純物拡散層Ｌ、ゲート配線層ＦＧ、コンタクト層ＣＯＮＴ、及び第１金属配線層Ｍ１）である。
【図４】図４は、繋ぎセルの設計例を詳細に示すレイアウト図（コンタクト層ＣＯＮＴ及び第１金属配線層Ｍ１）である。
【図５】図５は、繋ぎセルの設計例を詳細に示すレイアウト図（第１ビア層Ｖ１及び第２金属配線層Ｍ２）である。
【図６】図６は、繋ぎセルの設計例を詳細に示すレイアウト図（第２ビア層Ｖ２及び第３金属配線層Ｍ３）である。
【図７】図７は、繋ぎセルの設計例を詳細に示す等価回路図である。
【図８】図８は、実施形態２におけるメモリマクロを含む半導体チップ全体のレイアウトを表す説明図である。
【図９】図９は、実施形態４の設計装置の動作を表すフローチャートである。
【図１０】図１０は、RTL wrapperによるメモリの分割を説明する模式図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕＜繋ぎセルによる２マットの隣接＞
第１メモリマクロ（２０＿１）と第２メモリマクロ（２０＿２）とを備える半導体装置であって、以下のように構成される。
【００１８】
第１メモリマクロ（２０＿１）は、メモリセル（１０）がＬ行×Ｍ列（ただし、ＬとＭは正の整数）に配列された第１メモリマット（２１＿１）を含む。第２メモリマクロ（２０＿２）は、前記第１メモリマクロとは別のアドレス線（２５＿２）とデータ線（２６＿２）とを有し、前記メモリセルと同一のレイアウトを有するメモリセル（１０）がＮ行（ただし、Ｎは正の整数）×前記Ｍ列に配列された第２メモリマット（２１＿２）を含む。
【００１９】
前記第１メモリマットの前記Ｍ列の辺のうちの１辺と、前記第２メモリマットの前記Ｍ列の辺のうちの１辺とは、前記メモリセルと同一のレイアウトサイズを有する繋ぎセルの１行×前記Ｍ列（１１＿１〜１１＿Ｍ）を、前記第１メモリマットの前記１辺と前記第２メモリマットの前記１辺の双方に接して配置する。
【００２０】
前記繋ぎセルは、ウェル層と不純物拡散層とゲート配線層が前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える。
【００２１】
これにより、メモリマット間のダミーセルとスペーシングをなくすことができ、チップ面積を抑えることができる。
【００２２】
〔２〕＜繋ぎセルにおけるワード線の分離＞
項１において、半導体装置は以下のように構成される。前記第１メモリマクロの前記列ごとに含まれる複数のメモリセルが第１ワード線と第１電源配線または第１接地線をそれぞれ共有する。前記第２メモリマクロの前記列ごとに含まれる複数のメモリセルが第２ワード線と前記第１メモリマクロに対応する第２電源配線または第２接地線をそれぞれ共有する。前記繋ぎセルは前記第１ワード線と前記第２ワード線を電気的に分離し、前記第１電源配線または前記第１接地線とそれに対応する前記第２電源配線または前記第２接地線を電気的に接続する。
【００２３】
これにより、隣接するメモリマット間でワード線を分離して、独立なメモリ動作を可能とし、隣接するメモリマット間でも電源線及び／または接地線を接続して、電源電圧を安定化させることができる。
【００２４】
〔３〕＜レイアウトパターンの連続性＞
項２において、半導体装置は以下のように構成される。前記繋ぎセルは、前記第１ワード線または前記第２ワード線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える。
【００２５】
これにより、電気的に分離が必要な層以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００２６】
〔４〕＜繋ぎセルにおけるビット線の分離＞
項１において、半導体装置は以下のように構成される。前記第１メモリマクロが前記列ごとに第１ビット線と第１電源配線または第１接地線をそれぞれ共有する。前記第２メモリマクロが前記列ごとに第２ビット線と前記第１メモリマクロに対応する第２電源配線または第２接地線をそれぞれ共有する。前記繋ぎセルは前記第１ビット線と前記第２ビット線を電気的に分離し、前記第１電源配線または前記第１接地線とそれに対応する前記第２電源配線または前記第２接地線を電気的に接続する。
【００２７】
これにより、隣接するメモリマット間でビット線を分離して、独立なメモリ動作を可能とし、隣接するメモリマット間でも電源線及び／または接地線を接続して、電源電圧を安定化させることができる。
【００２８】
〔５〕＜レイアウトパターンの連続性＞
項４において、半導体装置は以下のように構成される。前記繋ぎセルは、前記第１ビット線または前記第２ビット線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える。
【００２９】
これにより、電気的に分離が必要な層以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００３０】
〔６〕＜繋ぎセルによる４マットの隣接＞
項１において、半導体装置は以下のように構成される。前記メモリセルと同一のレイアウトを有するメモリセルが前記Ｌ行に配列された第３メモリマット（２１＿３）を含む第３メモリマクロ（２０＿３）をさらに備える。前記繋ぎセルを第１繋ぎセル（１１＿１＿１〜１１＿１＿Ｍ）とする。
【００３１】
前記第１メモリマットの前記Ｌ行の辺のうちの１辺と、前記第３メモリマットの前記Ｌ行の辺のうちの１辺とは、前記メモリセルと同一のレイアウトサイズを有する第２繋ぎセルの前記Ｌ行×１列（１１＿２＿１〜１１＿２＿Ｌ）が、前記第１メモリマットの前記１辺と前記第３メモリマットの前記１辺の双方に接して配置される。
【００３２】
前記第２繋ぎセルは、ウェル層と不純物拡散層とゲート配線層が前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える。
【００３３】
これにより、メモリマット間のダミーセルとスペーシングを、２次元の両方の方向でなくすことができ、チップ面積をさらに抑えることができる。
【００３４】
〔７〕＜繋ぎセルにおけるワード線とビット線の分離＞
項６において、半導体装置は以下のように構成される。前記第１メモリマクロが前記列ごとに第１ワード線を共有し、前記第２メモリマクロが前記列ごとに第２ワード線を共有し、前記第１繋ぎセルは前記第１ワード線と前記第２ワード線が電気的に分離する。前記第１メモリマクロが前記行ごとに第１ビット線を共有し、前記第３メモリマクロが前記行ごとに第３ビット線を共有する。前記第２繋ぎセルは前記第１ビット線と前記第３ビット線が電気的に分離する。
【００３５】
これにより、ワード線とビット線のそれぞれを分離して、隣接するメモリマット間で独立なメモリ動作を可能とすることができる。
【００３６】
〔８〕＜レイアウトパターンの連続性＞
項７において、半導体装置は以下のように構成される。前記第１繋ぎセルは、前記第１ワード線または前記第２ワード線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える。前記第２繋ぎセルは、前記第１ビット線または前記第３ビット線に対応する配線以外の全てのレイアウト層が、前記メモリセルと同一またはセル境界線を軸として対称のレイアウトを備える。
【００３７】
これにより、電気的に分離が必要な層以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００３８】
〔９〕＜設計装置＞
複数のセルを含むセルライブラリ（４０）を備え、複数のメモリマクロを含むネットリスト（４２）が入力され、前記セルライブラリから複数のセルを選んで配置及び配線（５７）を行うことによって、前記ネットリストに対応するレイアウト情報（４４）を出力する、設計装置であって、以下のように構成される。
【００３９】
前記セルライブラリは、メモリセルと、第１繋ぎセル（１２）と、第２繋ぎセル（１３）とを含む。前記メモリセルは、２次元に隣接して配置されることにより、第１方向で隣接するメモリセルどうしのワード線を互いに接続し、前記第１方向と直交する第２方向で隣接するメモリセルどうしのビット線を互いに接続する、レイアウト情報を有する。前記第１繋ぎセルは、前記第１方向で両側に隣接するメモリセル間のワード線を電気的に分離する、レイアウト情報を有する。前記第２繋ぎセルは、前記第２方向で両側に隣接するメモリセル間のビット線を電気的に分離する、レイアウト情報を有する。
【００４０】
入力される前記ネットリストは、前記複数のメモリマクロのそれぞれのメモリマクロごとにワード数とビット数を規定する情報を含んでいる。
【００４１】
前記設計装置は、前記複数のメモリマクロからワード数が同数のメモリマクロ群及び／またはビット数が同数のメモリマクロ群を抽出する（ステップ５２）。
【００４２】
ワード数が同数か、ビット数が同数か、ワード数とビット数のそれぞれが同数かによって、以下の処理ステップのうちの一方または両方を実施する。
【００４３】
前記ワード数が同数の前記メモリマクロ群に含まれる２個のメモリマクロ（２０＿１と２０＿２）を、前記ワード数と同数の前記第１繋ぎセルを前記第２方向に互いに隣接して配列し（１１＿１＿１〜１１＿１＿Ｍ）、第１方向に隣接する両側に、前記ワード数が同数の前記２個のメモリマクロを隣接配置する。前記ビット数が同数の前記メモリマクロ群に含まれる２個のメモリマクロ（２０＿１と２０＿３）を、前記ビット数と同数の前記第２繋ぎセルを前記第１方向に互いに隣接して配列し（１１＿２＿１〜１１＿２＿Ｌ）、第２方向に隣接する両側に、前記ビット数が同数の前記２個のメモリマクロを隣接配置する。
【００４４】
これにより、メモリマット間のダミーセルとスペーシングをなくし、チップ面積を抑えた半導体集積回路装置を設計するための設計装置を提供することができる。
【００４５】
〔１０〕＜レイアウトパターンの連続性＞
項９において、設計装置は以下のように構成される。前記第１繋ぎセルは、前記メモリセルのワード線に対応する配線を除くすべてのレイアウト層が前記メモリセルと同一であり、前記第２繋ぎセルは、前記メモリセルのビット線に対応する配線を除くすべてのレイアウト層が前記メモリセルと同一である。
【００４６】
これにより、電気的に分離が必要な層以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００４７】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４８】
〔実施形態１〕
図１は、実施形態１におけるメモリマクロのレイアウト配置を表す説明図である。Ｌ行×Ｍ列の第１のメモリマクロ２０＿１と、Ｎ行×Ｍ列の第２のメモリマクロ２０＿２とを、繋ぎセル１１＿１〜１１＿Ｍを介して隣接して配置したレイアウトを、模式的に表したものである（Ｌ，Ｍ，Ｎはそれぞれ正の整数）。
【００４９】
第１のメモリマクロ２０＿１は、メモリセルＭＣをＬ行×Ｍ列に２次元配列したメモリマット２１＿１と、周辺回路２２＿１を備える。周辺回路２２＿１には、アドレス線２５＿１とデータ線２６＿１とを含む信号が外部から入力されあるいは外部へ出力されており、図示されないアドレスデコーダ、ワード線ドライバ、データ入出力回路、ビット線ドライバ、センスアンプ、制御回路などを含んで構成されている。メモリマット２１＿１は、例えば、行方向に同じアドレスのメモリセルが配列され、同じワード線に接続され、列方向には同じビット位置のメモリセルが配列され、同じビット線に接続されている。ＳＲＡＭでは、ワード線は１本の配線層で形成され、ビット線は相補的な２本１組の信号線が、同じ配線層の２本１組の配線で形成され、互いに直交してレイアウトされるのが一般的である。この例に従えば、ワード線は、行方向（紙面左右方向）にレイアウトされ、その延長上の周辺回路２２＿１内に配置されたワード線ドライバによって駆動される。ビット線は、列方向（紙面上下方向）にレイアウトされ、その延長上の周辺回路２２＿１内に配置されたビット線ドライバによって駆動され、また、センスアンプに接続されている。
【００５０】
第１のメモリマクロ２０＿１は、メモリマット２１＿１の周囲にダミーセル１５が隣接して配置されている。ただし、後述のように、第２のメモリマクロ２０＿２と隣接する部分には、ダミーセル１５に代えて繋ぎセル１１が配置される。ダミーセル１５は、メモリセルとほぼ同じレイアウト構造を有しており、メモリマットのレイアウトパターンの周期性・連続性を維持している。メモリセルと同様のトランジスタを含むが、電気的にメモリマクロに悪影響を与えないように、回路上の終端処理が施されている。このために、メモリセルと全く同一のレイアウト構造とはなっていない。ダミーセル１５のレイアウトは、メモリセルＭＣと接続されない側には、どのようなレイアウト構造の素子が配置されても、所定のスペーシングを確保すればレイアウトルール違反が発生しないように配慮して設計されている。第１のメモリマクロ２０＿１においても、周辺回路２２＿１とメモリマット２１＿１の周囲に配置されたダミーセルとの間には、所定のスペーシングが設けられている。
【００５１】
第２のメモリマクロ２０＿２も、行方向のサイズの違いを除けば、第１のメモリマクロ２０＿１と同様に構成されている。例えば、システムＬＳＩなどの設計装置においては、複数のメモリマクロ（多くの場合、同じＬＳＩに搭載される全てのＳＲＡＭマクロ）は、同じセルライブラリを参照して、同じメモリセル、同じダミーセル、周辺回路を構成するための同じ単位セルを使って構成される。周辺回路２２＿２には、アドレス線２５＿２とデータ線２６＿２とを含む、第１のメモリマクロ２０＿１に入力された信号とは独立の信号が外部から入力されており、第２のメモリマクロ２０＿２は第１のメモリマクロ２０＿１と独立に非同期の動作をさせることも、また、第１のメモリマクロ２０＿１と同期して動作させることも、任意である。
【００５２】
第２のメモリマクロ２０＿２も、メモリマット２１＿２の周囲にダミーセル１５が隣接して配置されている。ただし、第１のメモリマクロ２０＿１と隣接する部分には、ダミーセル１５に代えて繋ぎセル１１が配置されている。ワード線が行方向（紙面左右方向）にレイアウトされているものとした例においては、繋ぎセル１１は、第１のメモリマクロ２０＿１のワード線と第２のメモリマクロ２０＿２のワード線とを分断する。これにより、第１のメモリマクロ２０＿１と第２のメモリマクロ２０＿２とは、独立して動作させることができる。繋ぎセル１１は、このワード線を分断するために、メモリセルＭＣと異なるレイアウト構造となる以外は、メモリセルと同一のレイアウトとすることができる。これにより、メモリマット２１＿１と２１＿２にレイアウトパターンの周期性・連続性を維持することができる。このとき、ワード線と同じ行方向にレイアウトされている電源線または接地線があれば、これを分断する必要はない。これにより、電源配線のインピーダンスを低く抑え、電源電圧変動を抑えることができる。
【００５３】
上述の例においては、ワード線が行方向（紙面左右方向）にレイアウトされているものとしたが、ビット線が行方向にレイアウトされている場合には、繋ぎセル１１は、ビット線を分断するレイアウト構造とすればよい。
【００５４】
以上により、メモリマット間のダミーセルとスペーシングをなくすことができ、チップ面積を抑えることができる。
【００５５】
〔実施形態２〕
図２は、実施形態２におけるメモリマクロのレイアウト配置を表す説明図である。図１に示した、第１及び第２のメモリマクロ２０＿１と２０＿２の上側に、さらに、Ｌ行×Ｋ列の第３のメモリマクロ２０＿３と、Ｎ行×Ｋ列の第４のメモリマクロ２０＿４とを、繋ぎセル１１を介して２次元的に隣接して配置したレイアウトを、模式的に表したものである（Ｌ，Ｍ，Ｎ，Ｋはそれぞれ正の整数）。行方向には、同じ列サイズのメモリマクロどうしを隣接させ、列方向には同じ行サイズのメモリマクロどうしを隣接して配置したものである。
【００５６】
第３及び第４のメモリマクロ２０＿３、２０＿４も、サイズの違いを除けば、第１及び第２のメモリマクロ２０＿１、２０＿２と同様に構成されている。
【００５７】
以下本実施形態２では、ワード線が行方向（紙面左右方向）に、ビット線が列方向（紙面上下方向）に、それぞれレイアウトされているものとして説明するが、これは例示に過ぎない。
【００５８】
第１のメモリマクロ２０＿１と第２のメモリマクロ２０＿２とが隣接する部分には、ダミーセル１５に代えて繋ぎセル１１＿１＿１〜１１＿１＿Ｍが配置され、第３のメモリマクロ２０＿３と第４のメモリマクロ２０＿４とが隣接する部分には、ダミーセル１５に代えて繋ぎセル１１＿３＿１〜１１＿３＿Ｋが配置されている。繋ぎセル１１＿１＿１〜１１＿１＿Ｍは、第１のメモリマクロ２０＿１のワード線と第２のメモリマクロ２０＿２のワード線とを分断し、繋ぎセル１１＿３＿１〜１１＿３＿Ｋは、第３のメモリマクロ２０＿３のワード線と第４のメモリマクロ２０＿４のワード線とを分断する。
【００５９】
第１のメモリマクロ２０＿１と第３のメモリマクロ２０＿３とが隣接する部分には、ダミーセル１５に代えて繋ぎセル１１＿２＿１〜１１＿２＿Ｌが配置され、第２のメモリマクロ２０＿２と第４のメモリマクロ２０＿４とが隣接する部分には、ダミーセル１５に代えて繋ぎセル１１＿４＿１〜１１＿４＿Ｎが配置されている。繋ぎセル１１＿２＿１〜１１＿２＿Ｌは、第１のメモリマクロ２０＿１のビット線と第３のメモリマクロ２０＿３のビット線とを分断し、繋ぎセル１１＿４＿１〜１１＿４＿Ｎは、第２のメモリマクロ２０＿２のビット線と第４のメモリマクロ２０＿４のビット線とを分断する。
【００６０】
これにより、第１、第２、第３及び第４のメモリマクロ２０＿１、２０＿２、２０＿３及び２０＿４は、それぞれ独立して動作させることができる。４個のメモリマクロの全てを同じクロックに同期して動作させ、例えば並列動作させることも、全てまたは一部を非同期で動作させることも、いずれも任意である。繋ぎセル１１は、ワード線を分断する繋ぎセル１２とビット線を分断する繋ぎセル１３の少なくとも２種類を準備して使い分けると良い。これらの繋ぎセルは、このワード線またはビット線を分断するために、メモリセルＭＣと異なるレイアウト構造となる以外は、メモリセルと同一のレイアウトとすることができる。これにより、メモリマット２１＿１、２１＿２、２１＿３及び２１＿４のレイアウトパターンの周期性・連続性を維持することができる。このとき、電源線や接地線は、これを分断する必要はない。これにより、電源配線のインピーダンスを低く抑え、電源電圧変動を抑えることができる。
【００６１】
これにより、メモリマット間のダミーセルとスペーシングを、２次元の両方の方向でなくすことができ、チップ面積をさらに抑えることができる。
【００６２】
図８は、実施形態２におけるメモリマクロを含む半導体チップ全体のレイアウトを表す説明図である。（ａ）は、標準セルによる論理回路領域３１の中に、４個のメモリマクロ２０＿１〜２０＿４を、従来の方法でレイアウトして設計した、半導体チップのレイアウトを表す模式図である。それぞれのメモリマクロ２０＿１〜２０＿４は、メモリマット２１＿１〜２１＿４と周辺回路２２＿１〜２２＿４を含み、メモリマット２１＿１〜２１＿４の周囲にはダミーセル１５＿１〜１５＿４が配置されている。（ｂ）は、（ａ）の一部である領域Ｘ付近を拡大したものである。ダミーセル１５と周辺回路２２＿４、ダミーセル１５と論理回路領域３１の、それぞれの間には、スペーシング３９が設けられている。（ｂ）には図示されてはいないが、メモリの周辺回路２２＿１〜２２＿４と論理回路領域３１の間にも、同様のスペーシングが設けられている。（ｃ）は、標準セルによる論理回路領域３１の中に、４個のメモリマクロ２０＿１〜２０＿４を、本実施形態の方法でレイアウトして設計した、半導体チップのレイアウトを表す模式図である。メモリマット２１＿１〜２１＿４は、繋ぎセル１１を介して隣接して配置され、繋ぎセル１１のない辺にはダミーセル１５が配置される。メモリマット２１＿１〜２１＿４の外側には、周辺回路２２＿１〜２２＿４が配置される。周辺回路２２＿１〜２２＿４は、メモリマット２１＿１〜２１＿４を隣接させたのに伴って、適宜、上下または左右に反転して配置する。（ａ）に示した従来の方法によるチップレイアウトでは、メモリマクロを横断する部分で、チップの横方向の長さが５ケ所のスペーシングと４個のダミーセルを含み、縦方向の長さも５ケ所のスペーシングと４個のダミーセルを含む。一方、（ｂ）に示した本実施形態の方法によるチップレイアウトでは、メモリマクロを横断する部分で、チップの横方向の長さが４ケ所のスペーシングと２個のダミーセルと１個の繋ぎセルを含み、縦方向の長さも４ケ所のスペーシングと２個のダミーセルと１個の繋ぎセルを含む。ダミーセル１５と繋ぎセル１１はメモリセル１０と同じサイズとするのが好適であり、この例では、本実施形態のレイアウトを採用したことにより、縦方向にメモリセルの高さ１個分とスペーシング１ケ所分の長さが短縮され、横方向にメモリセルの幅１個分とスペーシング１ケ所分の長さが短縮される。
【００６３】
この例では、４個のメモリマクロ２０＿１〜２０＿４を２次元に隣接させるものとして説明したが、チップ内に存在する、同様のメモリマクロの組合せが多数になるほど、本実施形態のレイアウトを採用したことによるチップ面積の削減効果は、より大きくなる。
【００６４】
〔実施形態３〕
図３〜６は、繋ぎセルの設計例を詳細に示すレイアウト図である。メモリセル１０と３種類の繋ぎセル１２、１３、１４が示されている。図７は、メモリセルと繋ぎセルの等価回路図である。
【００６５】
図３には、不純物拡散層（Ｌ）、ゲート配線層（ＦＧ）、コンタクト層（ＣＯＮＴ）、及び第１金属配線層（Ｍ１）を示し、図４にはコンタクト層（ＣＯＮＴ）と第１金属配線層（Ｍ１）を、図５には第１ビア層（Ｖ１）と第２金属配線層（Ｍ２）、図６には第２ビア層（Ｖ２）と第３金属配線層（Ｍ３）を示す。
【００６６】
図３〜７は、メモリセル１０を、６トランジスタのＣＭＯＳ−ＳＲＡＭのメモリセルとした場合の設計例である。メモリセル１０の横にはワード線を断絶した繋ぎセル１２が、メモリセル１０の上側にはビット線を断絶した繋ぎセル１３が、それぞれ隣接して配置されている。
【００６７】
メモリセル１０では、互いに相補の関係にあるビット線６１が第２配線層Ｍ２で縦方向に配線され、それに挟まれる位置に電源（ＶＤＤ）配線６６が同じ第２配線層Ｍ２で縦方向に配線されている。これらはメモリセル１０の上端から下端まで垂直に配線されており、同じメモリセルを上下に隣接して配置したときに、それぞれ互いに接続されて導通することにより、メモリマットの上端から下端までの配線を形成する。また、ワード線６４が第３配線層Ｍ３で横方向に配線され、その両側に接地（ＶＳＳ）配線６７が同じ第３配線層Ｍ３で横方向に配線されている。これらはメモリセル１０の左端から右端まで水平に配線されており、同じメモリセルを左右に隣接して配置したときに、それぞれ互いに接続されて導通することにより、メモリマットの左端から右端までの配線を形成する。一般のＳＲＡＭで多く採用されているように、上下に隣接して配置される２個のメモリセル１０は、メモリ境界を軸として上下に反転するレイアウトパターンを備え、左右に隣接して配置される２個のメモリセル１０は、メモリ境界を軸として左右に反転するレイアウトパターンを備える。ただし、隣接配置したときにワード線、ビット線、電源線、接地線の配線がずれることなく接続されることが重要であって、必ずしも上下左右に反転する必要はない。
【００６８】
メモリセル１０の横に隣接して配置される繋ぎセル１２は、他方の端（図では右端）で他のメモリマットを構成するメモリセルと隣接している。他のメモリマットのメモリセルであっても、メモリセル１０と同じレイアウトパターンを有する。繋ぎセル１２は、下方向には同じ繋ぎセル１２が隣接して配置される。
【００６９】
隣接するメモリセル１０のワード線６４は、繋ぎセル１２との境界線上の第２ビアＶ２、第２配線層Ｍ２、第１ビアＶ１及び第１配線層Ｍ１を介して、メモリセル１０の右側のアクセストランジスタと、繋ぎセル１２の左側のアクセストランジスタのゲートに接続されている。このワード線６４は、繋ぎセル１２では分断されている。このため、繋ぎセル１２の他方、右側のアクセストランジスタのゲートは、このワード線６４ではなく、右側に隣接配置される他のメモリマットに属するメモリセルのワード線に接続されている。ここで、繋ぎセル１２を挟んでその両側に隣接配置される２個のメモリマットは、ワード線が分断されているので、独立したタイミングで独立したワードを選択する動作をさせることができる。
【００７０】
図７に示すように、繋ぎセル１２は、基本的にはメモリセル１０と同じ回路構成を備えるが、左右のアクセストランジスタは、それぞれ別のメモリマットのワード線に接続されているので、メモリとしては機能しない。誤動作や無用な電流を消費させないため、繋ぎセル１２のダミーのビット線６２と６３は、メモリマットの下端もしくは接続される周辺回路内で、それぞれ電源（ＶＤＤ）と接地（ＶＳＳ）に固定され、内部のクロスカップルされたインバータによる記憶素子も、同様に両端をそれぞれ電源（ＶＤＤ）と接地（ＶＳＳ）に固定される。
【００７１】
繋ぎセル１２は、ワード線６４を分断する第３配線層Ｍ３と、上記の電位固定のための配線を形成する第１配線層Ｍ１で、メモリセル１０とは異なるレイアウトパターンを持つが、他の配線層では、メモリセル１０と同一または、セル境界で左右に反転した対称のレイアウトパターンを持つ。これにより、電気的に分離が必要な第３配線層Ｍ３と電位固定を形成する第１配線層Ｍ１以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００７２】
図７とは異なり、クロスカップルされたインバータによる記憶素子の記憶ノードを、内部では電位固定しない、繋ぎセルを使用することもできる。このとき、記憶素子に保持される値は、予測することはできないが、ハイレベルまたはローレベルに確定しているので、無駄な電力を消費することはない。ワード線６４が選択され活性化されて、アクセストランジスタを介してダミーのビット線６２と導通することにより、ダミーのビット線６２が電源（ＶＤＤ）に電位固定されているので、記憶ノードにはハイが書き込まれ、それ以後ハイレベルが保持される。逆側のワード線が選択され活性化されても、ダミーのビット線６３は接地（ＶＳＳ）に電位固定されているので、記憶素子の相補側（反転側）に書き込まれる値はローであるから、データが競合することはない。
【００７３】
これにより、第１配線層Ｍ１もメモリセル１０と同じレイアウトパターンを持たせることができ、電気的に分離が必要な第３配線層Ｍ３以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００７４】
メモリセル１０の上に隣接して配置される繋ぎセル１３は、他方の端（図では上端）で他のメモリマットを構成するメモリセルと隣接している。他のメモリマットのメモリセルであっても、メモリセル１０と同じレイアウトパターンを有する。繋ぎセル１３は、左方向には同じ繋ぎセル１３が隣接して配置される。
【００７５】
隣接するメモリセル１０の相補ビット線６１は、繋ぎセル１３との境界線上の第１ビアＶ１及び第１配線層Ｍ１を介して、メモリセル１０の左右のアクセストランジスタと、繋ぎセル１３の左右のアクセストランジスタのゲートに接続されている。この相補ビット線６１は、繋ぎセル１３では分断されている。このため、繋ぎセル１３の他方、上側のアクセストランジスタのゲートは、この相補ビット線６１ではなく、上側に隣接配置される他のメモリマットに属するメモリセルの相補ビット線に接続されている。ここで、繋ぎセル１３を挟んでその上下に隣接配置される２個のメモリマットは、ビット線が分断されているので、独立したタイミングで独立したデータの入出力動作をさせることができる。
【００７６】
図７に示すように、繋ぎセル１３は、基本的にはメモリセル１０と同じ回路構成を備えるが、ワード線が接地（ＶＳＳ）電位に固定されているので、メモリとしては機能しない。
【００７７】
繋ぎセル１３は、ビット線６１を分断する第２配線層Ｍ２と、上記の電位固定のための配線を形成する第１配線層Ｍ１で、メモリセル１０とは異なるレイアウトパターンを持つが、他の配線層では、メモリセル１０と同一またはセル境界で上下に反転した対称のレイアウトパターンを持つ。これにより、電気的に分離が必要な第２配線層Ｍ２と電位固定を形成する第１配線層Ｍ１以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００７８】
図７とは異なり、クロスカップルされたインバータによる記憶素子の記憶ノードを、内部では電位固定しない、繋ぎセルを使用することもできる。このとき、記憶素子に保持される値は、予測することはできないが、ハイレベルまたはローレベルに確定しているので、無駄な電力を消費することはない。ダミーのワード線６５は接地（ＶＳＳ）電位に固定されているので、活性化されることはない。これにより、第１配線層Ｍ１もメモリセル１０と同じレイアウトパターンを持たせることができ、電気的に分離が必要な第２配線層Ｍ２以外の全てのレイアウト層において、パターンの連続性、周期性が維持される。
【００７９】
〔実施形態４〕
図９は、本実施形態の設計装置の動作を表すフローチャートである。
【００８０】
ビヘイビアレベル、RTL (Register Transfer Level) などで記述されたネットリストが入力される（ステップ４１）と、論理合成、RAM compiler、RTL wrapperなどを使って、メモリマクロその他のマクロセルを含むゲートレベルのネットリストを生成する（ステップ５１）。ビヘイビアレベル、RTLなどで記述されたネットリストのうちの論理回路部分は、論理合成によって、ライブラリ４０を参照して標準セルを使って機能的に等価なゲートレベルのネットリストを合成し、メモリは、RAM compilerを使ってライブラリ４０を参照して合成するメモリマクロに置き換える。
【００８１】
次に、ワード数とビット数のそれぞれが等しいメモリマクロのグループを抽出し（ステップ５２）、隣接して配置させるべきメモリマクロの組合せを選定する（ステップ５３）。ここで、チップ面積に与える影響を評価して優先度を判断すれば、より好適である。例えば、実施形態１に示した２個ようにメモリマクロ２個を隣接配置するよりも、実施形態２に示したようにメモリマクロ４個を隣接配置する方が、チップ面積を小さく抑えることができる。隣接して配置させるべきメモリマクロの組合せごとに、隣接させる方向に応じて第１繋ぎセルか第２繋ぎセルかのいずれかを選んで（ステップ５４）、レイアウトデータを合成し（ステップ５５）、結合されたメモリマクロのレイアウトデータを生成する（ステップ４３）。
【００８２】
その後、結合されたメモリマクロのレイアウトデータを含め、チップ全体のレイアウトのフロアプラン（ステップ５６）、標準セルの配置・配線を行ない（ステップ５７）、レイアウトデータの検証（ステップ５８）を経てチップ全体のレイアウトデータを出力する（ステップ４４）。
【００８３】
RTL wrapperは、ビヘイビアレベル、RTLなどで記述されたネットリストに含まれるメモリが大きく、RAM compilerで合成することができるサイズを超えているときに、RAM compilerで合成することができるサイズの複数のメモリマクロを含んで、当該メモリと論理的に等価の回路記述を構成する際に用いられるものである。図１０は、RTL wrapperによるメモリの分割を説明する模式図である。ビヘイビアレベルで記述されたネットリストに含まれるメモリのサイズが、５６ビット×３０Ｋワードである一方、RAM compilerで合成することができるメモリマクロのサイズが、最大１６ビット４Ｋワードである場合を例に採って説明する。５６ビットは、１６ビット×３＋８ビットにビット分割され、３０Ｋワードは、４Ｋワード×７＋２Ｋワードにワード分割される。ビヘイビアレベルで５６ビット×３０Ｋワードに記述されたメモリは、１６ビット４Ｋワードのメモリマクロ（７１）２１個、８ビット４Ｋワードのメモリマクロ（７２）７個、１６ビット２Ｋワードのメモリマクロ（７３）３個、及び、８ビット２Ｋワードのメモリマクロ（７４）１個を使って表すことができる。RTL wrapperは、これら複数のメモリマクロを含み、クロック、アドレス、データ入力、データ出力、チップイネーブル、ライトイネーブルなどの信号の入出力端子を備えた、５６ビット×３０ｋワードメモリと論理的に等価な回路として記述される。このメモリの回路記述には、複数のメモリマクロを、全体として５６ビット×３０ｋワードメモリとして動作させるための制御回路とメモリマクロ間の結線が含まれる。制御回路は、ビヘイビアまたはRTLで記述されて、通常の論理合成を経てゲート論理回路を生成してもよい。
【００８４】
ここで、RTL wrapperは、同一ビット数、同一ワード数のメモリマクロを多数含むメモリ記述となることが多く、上述の実施形態１または実施形態２を効率よく適用することができる。図１０の例に戻れば、まず実施形態２のように４個のメモリマクロを組合せることを考える。構成Ａの部分は、１６ビット４Ｋワードのメモリマクロ（７１）が、ワード線方向に６個、ビット線方向に２個で構成されるので、実施形態２のような４個のメモリマクロの組合せを３個作ることができる。構成Ｂの部分は、１６ビット４Ｋワードのメモリマクロ（７１）と８ビット４Ｋワードのメモリマクロ（７２）がワード線方向に６行並んで構成されている。１６ビット４Ｋワードのメモリマクロ（７１）２個と８ビット４Ｋワードのメモリマクロ（７２）２個による実施形態２のような組合せを作ることができる。構成Ｃの部分は、１６ビット４Ｋワードのメモリマクロ（７１）と１６ビット２Ｋワードのメモリマクロ（７３）がビット線方向に２列並んで構成されている。この４個のメモリマクロにより、実施形態２のような組合せを作ることができる。構成Ｃの部分は、１６ビット４Ｋワードのメモリマクロ（７１）と８ビット４Ｋワードのメモリマクロ（７２）と１６ビット２Ｋワードのメモリマクロ（７３）と８ビット２Ｋワードのメモリマクロ（７４）とで構成されており、この４個のメモリマクロにより、実施形態２のような組合せを作ることができる。
【００８５】
この例では、全てを実施形態２のような４個のメモリマクロの組合せにすることができたが、実施形態１のような２個のメモリマクロの組合せを混在させてもよい。また、この説明で構成Ｂに含めた６個の１６ビット４Ｋワードのメモリマクロ（７１）と構成Ｃに含めた２個の１６ビット４Ｋワードのメモリマクロ（７１）とを合計した８個について、構成Ａに含め、実施形態２のような４個の組合せをさらに２組増やしてもよい。このとき、構成Ｂに残った８ビット４Ｋワードのメモリマクロ（７２）６個は、そのうちの４個を実施形態２のように組合せ、残り２個を実施形態１のように組み合わせ、構成Ｂに残った１６ビット２Ｋワードのメモリマクロ（７３）２個は、を実施形態１のように組み合わせればよい。さらに、実施形態１または２のようなメモリマクロの組合せは、RTL wrapperでまとめられた一群のメモリマクロの範囲内にとどめて構成する必要はない。しかし、RTL wrapperでまとめられた一群のメモリマクロは、クロックやアドレスなどの信号線が共通である場合が多いので、この範囲を優先することで、制御回路の配置や制御信号の配線が複雑にならず、チップ面積の増加を招かない。
【００８６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８７】
例えば、以上の実施形態では、周辺回路を左と下の２辺に備えるメモリマクロについて説明したが、メモリマット間を隣接させることができる辺があれば、その辺について一般に適用することができる。したがって、上下２辺に周辺回路を備えるメモリマクロであれば、左右方向に何個でも連結して隣接配置することができ、周辺回路を内側に備えて周囲全てがメモリマットであるようなメモリマクロであれば、４辺全ての方向に何個でも連結して隣接配置することができる。
【００８８】
また、以上の実施形態では、主にＳＲＡＭを想定して説明したが、如何なる種類のメモリにも同様に適用することができる。マスクＲＯＭなどの不揮発性メモリであってもよく、相変化メモリ、強誘電体メモリなどの電気的に書き換え可能な不揮発性メモリであっても良い。
【符号の説明】
【００８９】
１０  メモリセル
１１  繋ぎセル
１２  繋ぎセル（ワード線断絶）
１３  繋ぎセル（ビット線断絶）
１４  繋ぎセル（コーナー）
１５  ダミーセル
１６  ダミーセル（ワード線終端）
１７  ダミーセル（ビット線終端）
１８  ダミーセル（コーナー）
２０  メモリマクロ
２１  メモリマット
２２  周辺回路
２３  ワード線ドライバ
２４  ビット線ドライバ＋センスアンプ
２５  アドレス線
２６  データ線
３０  ＬＳＩ (Large Scale Integrated Circuit)
３１  標準セル領域
３９  スペーシング
４０  セルライブラリ
４１  ネットリスト（ビヘイビアレベルまたはＲＴＬレベル）
４２  ネットリスト（ゲートレベル＋メモリマクロ＋他）
４３  結合メモリマクロのレイアウトデータ
４４  チップ全体のレイアウトデータ
５１  論理合成 (logic synthesis)、RTL wrapper、RAM compiler
５２  ワード数またはビット数がそれぞれ同数のメモリマクロ群を抽出
５３  隣接配置するメモリマクロの組合せを選定
５４  隣接させる方向に応じて、第１繋ぎセルまたは第２繋ぎセルを選択
５５  レイアウトデータの合成
５６  チップのフロアプラン
５７  配置・配線
５８  検証
６１  相補のビット線
６２、６３  ダミーのビット線
６４  ワード線
６５  ダミーのワード線
７１〜７４  メモリマクロ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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