(57)【要約】【課題】デバイスばらつきおよびプロセス特性ばらつきの発生を抑制できる半導体装置を提供すること。【解決手段】実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたバックゲート層と、前記バックゲート層上に設けられ、複数の絶縁層と複数の電極層とを交互に積層してなる積層体とを含む。前記複数の電極層のうち最も下層の電極層は金属を含み、前記複数の電極層のうち前記最も下層の電極層を除いた残りの電極層は前記金属層を含まない。さらに、前記積層体を貫通する一対の柱状の半導体層と、前記一対の柱状の半導体層の下部を連結する、前記バックゲート層の表面に埋め込まれた半導体層とを含む。【選択図】      図１
2014063926.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたバックゲート層と、
前記バックゲート層上に設けられ、複数の絶縁層と複数の電極層とを交互に積層してなる積層体であって、前記複数の電極層のうち最も下層の電極層は金属を含み、前記複数の電極層のうち前記最も下層の電極層を除いた残りの電極層は前記金属層を含まない前記積層体と、
前記積層体を貫通する一対の柱状の半導体層と、
前記一対の柱状の半導体層の下部を連結する、前記バックゲート層の表面に埋め込まれた半導体層とを具備してなり、
前記複数の絶縁層の材料はシリコン酸化物を含み、前記最も下層の電極層の材料はタングステンまたはタングステンシリサイドを含み、前記残りの電極層の材料はシリコンを含むことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられたバックゲート層と、
前記バックゲート層上に設けられ、複数の絶縁層と複数の電極層とを交互に積層してなる積層体であって、前記複数の電極層のうち最も下層の電極層は金属を含み、前記複数の電極層のうち前記最も下層の電極層を除いた残りの電極層は前記金属層を含まない前記積層体と、
前記積層体を貫通する一対の柱状の半導体層と、
前記一対の柱状の半導体層の下部を連結する、前記バックゲート層の表面に埋め込まれた半導体層と
を具備してなることを特徴とする半導体装置。
【請求項３】
前記複数の絶縁層のエッチングレートが前記最も下層の電極層のエッチングレートよりも高く、かつ、前記残りの電極層のエッチングレートが前記最も下層の電極層のエッチングレートよりも高くなるように、前記複数の絶縁層の材料、前記最も下層の電極層の材料および前記残りの電極層の材料が選択されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の絶縁層の材料はシリコン酸化物を含み、前記最も下層の電極層の材料はタングステンまたはタングステンシリサイドを含み、前記残りの電極層の材料はシリコンを含むことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
半導体基板上にバックゲート層を形成する工程と、
前記バックゲート層の表面に凹部を形成する工程と、
前記凹部内を犠牲膜で埋め込む工程と、
前記バックゲート層上に、複数の絶縁層と複数の電極層とを交互に積層してなる積層体を形成する工程であって、前記複数の電極層のうち最も下層の電極層は金属を含み、前記複数の電極層のうち前記最も下層の電極層を除いた残りの電極層は前記金属層を含まない前記工程と、
前記最も下層の電極層をエッチングストッパに用いて、前記積層体をエッチングすることにより、前記積層体の途中の深さまで達する一対のホールを形成する工程と、
前記一対のホールよりも下の部分の前記積層体をエッチングすることにより、前記犠牲膜に達するように前記一対のホールを深くする工程と、
前記一対のホールを通じて前記犠牲膜を除去して、前記一対のホールおよび前記凹部を繋げる工程と、
前記一対のホール内に一対の柱状の半導体層を形成し、前記凹部内に前記一対の柱状の半導体層の下部を連結する半導体層を形成する工程と
を具備してなることを特徴とする半導体装置の製造方法。
【請求項６】
前記積層体の途中の深さまで達する一対のホールを形成する工程は、前記複数の絶縁層および前記残りの電極層を同じガスを用いて一括してエッチングすることを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記複数の絶縁層の材料がシリコン酸化物を含み、前記最も下層の電極層の材料がタングステンまたはタングステンシリサイドを含み、前記残りの電極層の材料がシリコンを含む場合、前記同じガスは、臭素を含むガスとフッ素を含むガスとの混合ガスであることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置のメモリセルアレイは、一般に、シリコン基板上の２次元平面内に複数のメモリセルを集積した構成を有する。このため、記憶容量を増加させるために、メモリセルの微細化が行われている。しかし、近年、その微細化はコスト的、技術的に困難になってきている。
【０００３】
上記問題を解決するために、複数のメモリ層を３次元的に積層し、これらの複数のメモリ層を一括加工することにより、３次元積層メモリを製造する技術が提案されている。
【０００４】
この一括加工型３次元積層メモリの一つとして、積層方向にＵ字型にＮＡＮＤストリングが複数形成されたパイプ型のＮＡＮＤ型フラッシュメモリが提案されている。このパイプ型のＮＡＮＤ型フラッシュメモリにおいては、一対のシリコンピラー（一対の柱状部）とこれらを下端において連結するパイプ（連結部）とで１つのＮＡＮＤストリングが構成されている。ＮＡＮＤストリングのパイプ部はバックゲート層に接続される。
【０００５】
一括加工型３次元積層メモリを形成するためのプロセスは、例えば、コントロールゲート電極として機能する電極層と、絶縁層とを交互に複数積層してなる積層体を形成し、この積層体にメモリホールを形成し、メモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にシリコンピラーを形成することを含む。
【０００６】
しかし、積層体を構成する電極層および絶縁層の数（積層数）が増大すると、ホールを形成するための積層体の加工が難しくなり、その結果として、プロセスばらつき、デバイス特性ばらつきが発生しやすくなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１６５８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、プロセスばらつき、デバイス特性ばらつきの発生を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたバックゲート層と、前記バックゲート層上に設けられ、複数の絶縁層と複数の電極層とを交互に積層してなる積層体とを含む。前記複数の電極層のうち最も下層の電極層は金属を含み、前記複数の電極層のうち前記最も下層の電極層を除いた残りの電極層は前記金属層を含まない。さらに、前記積層体を貫通する一対の柱状の半導体層と、前記一対の柱状の半導体層の下部を連結する、前記バックゲート層の表面に埋め込まれた半導体層とを含む。
【００１０】
実施形態の半導体装置の製造方法は、半導体基板上にバックゲート層を形成する工程と、前記バックゲート層の表面に凹部を形成する工程と、前記凹部内を犠牲膜で埋め込む工程とを含む。さらに、前記バックゲート層上に、複数の絶縁層と複数の電極層とを交互に積層してなる積層体を形成する工程を含む。ここで、前記複数の電極層のうち最も下層の電極層は金属を含み、前記複数の電極層のうち前記最も下層の電極層を除いた残りの電極層は前記金属層を含まない。さらに、前記最も下層の電極層をエッチングストッパに用いて、前記積層体をエッチングすることにより、前記積層体の途中の深さまで達する一対のホールを形成する工程と、前記一対のホールよりも下の部分の前記積層体をエッチングすることにより、前記犠牲膜に達するように前記一対のホールを深くする工程とを含む。さらに、前記一対のホールを通じて前記犠牲膜を除去して、前記一対のホールおよび前記凹部を繋げる工程と、前記一対のホールおよび前記凹部内に、前記一対の柱状の半導体層の下部を連結する半導体層を形成する工程とを含む。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に係る半導体装置のメモリセルアレイを模式的に示す斜視図である。
【図２】図１のメモリセルアレイにおける１つのメモリストリングを模式的に示す断面図である。
【図３】図１のメモリセルが設けられた部分を拡大して示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】図４に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】図５に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】図６に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】図７に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】図８に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】図９に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】図１０に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】図１１に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１３】図１２に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１４】図１３に続く一実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】比較例に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら本発明の実施形態を説明する。なお、以下の実施形態は、半導体がシリコンの場合であるが、シリコン以外の半導体を用いても構わない。
【００１３】
（第１の実施形態）
図１は、実施形態の半導体装置のメモリセルアレイを模式的に示す斜視図である。図１では、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部材は、簡単のため、省略してある。図２は、図１のメモリセルアレイにおける１つのメモリストリングＭＳを模式的に示す断面図である。図３は、図１のメモリセルＭＣが設けられた部分を拡大して示す断面図である。
【００１４】
シリコン基板１０上には、図３に示される絶縁層１１を介して、バックゲート層ＢＧが設けられている。バックゲート層ＢＧは、例えば、不純物を含み、導電性を有するシリコン層である。
【００１５】
バックゲート層ＢＧ上には、絶縁層１４を介して、電極層ＷＬＭが設けられている。電極層ＷＬＭは、例えば、タングステンを含むメタル層である。電極層ＷＬＭ上には、複数の絶縁層２５と、複数の電極層ＷＬとがそれぞれ交互に積層されている。それらの層数は任意である。電極層ＷＬＭと電極層ＷＬとの間には絶縁層２５が介在している。
【００１６】
すなわち、バックゲート層ＢＧ上には、絶縁層１４，２５と、電極層ＷＬＭ，ＷＬとによって、複数の絶縁層と複数の電極層とがそれぞれ交互に積層されてなる積層体が構成されている。積層体の最上層は、電極層ＷＬおよび絶縁層２５のどちらでも構わない。
【００１７】
電極層ＷＬは、例えば、不純物を含み、導電性を有するシリコン層である。絶縁層２５は、例えば、シリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００１８】
電極層ＷＬの厚さは、図では、電極層ＷＬの厚さよりも薄くなっているが、電極層ＷＬの厚さと電極層ＷＬの厚さとの大小関係は、特に限定はない。
【００１９】
メモリセルアレイ領域における電極層ＷＬ，ＷＬＭ、絶縁層１４，２５を含む積層体は、ビット線ＢＬの長手方向に沿って複数のブロックに分断され、各ブロック間には絶縁物４１が埋め込まれている。
【００２０】
あるブロックにおける最上層の電極層ＷＬ上には、絶縁層４２を介して、ドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば、不純物を含み、導電性を有するシリコン層である。そのブロックに隣接するブロックにおける最上層の電極層ＷＬ上には、絶縁層４２を介して、ソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば、不純物を含み、導電性を有するシリコン層である。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４３が介在している。
【００２１】
ドレイン側選択ゲートＤＳＧおよびソース側選択ゲートＳＳＧ上には、絶縁層４４が設けられている。ソース側選択ゲートＳＳＧ上には、その絶縁層４４を介して、図１に示すソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。ソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。
【００２２】
バックゲート層ＢＧおよびこのバックゲート層ＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。
【００２３】
ドレイン側選択ゲートＤＳＧを含むブロックには、絶縁層４４、ドレイン側選択ゲートＤＳＧ、絶縁層４２、複数の電極層ＷＬ、複数の絶縁層２５、電極層ＷＬＭおよび絶縁層１４を貫通し、積層体を構成する複数の層の積層方向に延在するホールが形成されている。
【００２４】
ソース側選択ゲートＳＳＧを含むブロックには、絶縁層４４、ソース側選択ゲートＳＳＧ、絶縁層４２、複数の電極層ＷＬ、複数の絶縁層２５、電極層ＷＬＭおよび絶縁層１４を貫通し、積層体を構成する複数の層の積層方向に延在するホールが形成されている。
【００２５】
上記の一対のホールは、後述するように、バックゲート層ＢＧ内に形成された凹部を介してつながり、Ｕ字状のメモリホールＭＨが得られる。
【００２６】
メモリホールＭＨの内部には、Ｕ字状のチャネルボディ２０，４５が設けられている。チャネルボディ２０，４５は、例えば、シリコン膜である。複数の電極層ＷＬ、複数の絶縁層２５、電極層ＷＬＭおよび絶縁層１４を貫通する部分、およびバックゲート層ＢＧ内にはチャネルボディ２０が設けられている。
【００２７】
チャネルボディ２０とメモリホールＭＨの内壁との間には、絶縁膜３０が設けられている。絶縁膜３０は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００２８】
ドレイン側選択ゲートＤＳＧを貫通する部分、およびソース側選択ゲートＳＳＧを貫通する部分には、チャネルボディ４５が設けられている。チャネルボディ４５とドレイン側選択ゲートＤＳＧとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ４５とソース側選択ゲートＳＳＧとの間には、ゲート絶縁膜３６が設けられている。
【００２９】
なお、メモリホールＭＨ内の全てをチャネルボディ２０，４５で埋める構造には限定されず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０，４５を形成し、その内側の空洞部に絶縁物を埋め込んだ構造を採用しても構わない。
【００３０】
図２に示すように、電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２および第２の絶縁膜３３が設けられている。
【００３１】
第１の絶縁膜３１は電極層ＷＬ，ＷＬＭに接する。第２の絶縁膜３３はチャネルボディ２０に接する。第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。電極層ＷＬＭとチャネルボディ２０との間も同様な構成（絶縁膜３１、電荷蓄積膜３２、第２の絶縁膜３３）を有する。
【００３２】
チャネルボディ２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３３】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。
【００３４】
電荷蓄積膜３２は、電荷（電子）を閉じ込めるトラップを多数有し、例えば、シリコン窒化膜である。
【００３５】
第２の絶縁膜３３は、例えば、シリコン酸化膜（トンネル絶縁膜）であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００３６】
第１の絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３７】
ドレイン側選択ゲートＤＳＧ、チャネルボディ４５およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。ドレイン側選択トランジスタＤＳＴを含むブロックのチャネルボディ２０とチャネルボディ４５は電気的に接続され、そのチャネルボディ４５の上端部は、図１に示すビット線ＢＬと接続されている。
【００３８】
ソース側選択ゲートＳＳＧ、チャネルボディ４５およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。ソース側選択トランジスタＳＳＴを含むブロックのチャネルボディ２０とチャネルボディ４５は電気的に接続され、そのチャネルボディ４５の上端部は、図１に示すソース線ＳＬと接続されている。
【００３９】
バックゲート層ＢＧ、このバックゲート層ＢＧ内に設けられたチャネルボディ２０および絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００４０】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが、電極層ＷＬの層数に対応して複数設けられている。
【００４１】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各電極層ＷＬをコントロールゲートとするメモリセルＭＣが、電極層ＷＬの層数に対応して複数設けられている。
【００４２】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４３】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲート層ＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがメモリセルアレイのカラム方向およびロウ方向に複数配列されていることにより、複数のメモリセルＭＣがカラム方向、ロウ方向および積層方向に３次元的に設けられている。
【００４４】
本実施形態では、電極層ＷＬＭは、電荷蓄積膜３２を含む絶縁膜３０を介してチャネルボディ２０を囲むトランジスタ（ダミーセルとする）のコントロールゲートとして機能する。このダミーセルにおける電荷蓄積膜３２にはデータの書き込みが行われず、ダミーセルはデータの記憶・保持を行うメモリセルとしては機能しない。
【００４５】
電極層ＷＬと電極層ＷＬＭとは材料が異なり、電極層ＷＬをコントロールゲートするトランジスタと、電極層ＷＬＭをコントロールゲートするトランジスタとの間には、特性ばらつきが存在するからである。
【００４６】
ただし、上記の特性ばらつきが十分に小さい場合には、電極層ＷＬＭをコントロールゲートするトランジスタをメモリセルとして用いることも可能である。
【００４７】
電極層ＷＬＭは、積層体をエッチングしてメモリホールを形成する時に、犠牲酸化膜のエッチングを防止するためのエッチングストッパ層として機能する。以下、この点について、さらに説明する。
【００４８】
図４−図１４は、実施形態の半導体装置の製造方法を説明するための断面図である。図４−図１４は、カラム方向の断面図である。
【００４９】
まず、図４に示すように、シリコン基板１０上に絶縁層１１を形成し、その後、絶縁層１１上にバックゲート層ＢＧを形成する。
【００５０】
次に、図５に示すように、バックゲート層ＢＧの表面に凹部１２を形成する。
【００５１】
次に、図６に示すように、凹部１２内を犠牲膜１３で埋め込む。この犠牲膜１３による凹部１２の埋込みは、例えば、ＣＭＰ（Chemical Mechanical Polishing）プロセスを用いて行われる。犠牲膜１３としては、例えば、シリコン窒化膜またはカーボン膜を用いることができる。
【００５２】
次に、図７に示すように、バックゲート層ＢＧおよび犠牲膜１３の上に絶縁層１４を形成し、その後、絶縁層１４上に電極層ＷＬＭを形成する。さらに、電極層ＷＬＭ上に、絶縁層２５と電極層ＷＬとをそれぞれ交互に複数積層する。
【００５３】
絶縁層１４、電極層ＷＬＭ、絶縁層２５および電極層ＷＬの形成は、例えば、ＣＶＤ（chemical vapor deposition）プロセスを用いて行われる。電極層ＷＬＭの材料は、犠牲膜１３の材料とは異なる。例えば、電極層ＷＬＭの材料は、例えば、タングステンまたはタングステンシリサイドである。各電極層ＷＬは略同じ厚さに形成される。電極層ＷＬＭは、例えば、電極層ＷＬよりも薄く形成される。これにより、金属を含む電極層ＷＬＭのエッチングを容易に行うことが可能となる。
【００５４】
次に、図８に示すように、電極層ＷＬ，ＷＬＭ、絶縁層１４，２５を含む積層体の最上層（ここでは、電極層ＷＬ）上に、マスク層１５、中間膜１６およびレジストパターン１７を順次形成する。マスク層１５は、例えば、カーボン層である。中間膜１６は、例えば、シリコン酸化物層である。レジストパターン１７は複数の開口部（開口パターン）を有する。上記開口部の下方には犠牲膜１３が位置する。
【００５５】
次に、図９に示すように、レジストパターン１７をマスクに用いて、中間膜１６およびマスク層１５を例えばＲＩＥ（Reactive Ion Etching）プロセスにより選択的にエッチングし、中間膜１６およびマスク層１５に複数のホール１８を形成する。ホール１８はマスク層１５を貫通して最上層の電極層ＷＬに達する。
【００５６】
次に、レジストパターン１７および中間膜１６を除去した後、図１０に示すように、マスク層１５をマスクにして、その下の複数の電極層ＷＬおよび絶縁層２５を例えばＲＩＥプロセスによりエッチングすることにより、複数の電極層ＷＬおよび絶縁層２５を貫通する複数のホール２１を選択的に形成する。ホール２１の下方には犠牲膜１３が位置する。
【００５７】
この時（電極層ＷＬおよび絶縁層２５のエッチング時）のＲＩＥプロセスで用いるガスは、電極層ＷＬの主成分および絶縁層２５の主成分の両方を効率よくエッチングでき、かつ、電極層ＷＬの主成分および絶縁層２５の主成分に対するエッチングレートが、電極層ＷＬＭの主成分のエッチングレートよりも十分に高くなるガスである。
【００５８】
例えば、電極層ＷＬの主成分がシリコン、絶縁層２５の主成分がシリコン酸化物、電極層ＷＬＭの主成分がタングステンの場合、Ｂｒ（臭素）を含むガスと、Ｆ（フッ素）を含むガスとの混合ガスを用いることができる。
【００５９】
このようなガスを用いることにより、電極層ＷＬのエッチング時と絶縁層２５のエッチング時とでガスは切り替えずに、複数の電極層ＷＬと複数の絶縁層２５とを同じガスを用いた同じ条件で続けて一括してエッチングすることが可能となる。これにより、効率的なＲＩＥプロセスとなり、コストの低減を図れるようになる。
【００６０】
上記のガスを用いることにより、さらに、以下のような効果も得られる。
【００６１】
ホール２１の孔径が小さく、また、複数の電極層ＷＬの層数が多く積層体が厚い場合、つまり、ホール２１のアスペクト比（孔径に対する深さの比）が高くなると、孔径の変化（ばらつき）に対してエッチングレートの変化が敏感になる。
【００６２】
例えば、ホール２１の孔径が５０ｎｍ程度で、ホール２１が形成される積層体の厚さが１〜２μｍで、ホール２１のアスペクト比が２０〜４０程度の場合、孔径が１０〜２０％程度ずれるだけで、深さ方向に１〜２μｍ程度加工する間に、２００〜４００ｎｍ程度の深さのばらつきが生じることがある。
【００６３】
ホール２１の下方には、バックゲート層ＢＧ内に埋め込まれた犠牲膜１３が存在し、その犠牲膜１３は、例えば、１００ｎｍ程度の薄い膜である。犠牲膜１３の主成分（シリコン窒化物またはカーボン）は、電極層ＷＬおよび絶縁層２５の両方を効率よくエッチングできる前述したガスに対するエッチング耐性がそれほど高くない。
【００６４】
そのため、電極層ＷＬＭを形成せずに、複数の電極層ＷＬおよび絶縁層２５を一括してエッチングする条件で、そのままホール２１の加工を続けると、エッチングを犠牲膜１３で停止することができず、また、犠牲膜１３が薄いこともあって、図１６に示すように、ホール２１が犠牲膜１３を突き抜けてしまうという加工不良（プロセスばらつき）が起こり得る。このようなプロセスばらつきの発生は、チャネルボディ（Ｕ字状シリコンピラー）２０の形状不良を招き、デバイス特性ばらつきの発生を招く。
【００６５】
特に、ホール２１のアスペクト比が高い場合に、複数のホール２１間で孔径がばらつくと、それら孔径差がわずかであっても、複数のホール２１間のエッチングレートに差が生じ、相対的にエッチングレートが遅いホール２１が犠牲膜１３に達した時には、相対的にエッチングレートが速いホール２１がすでに犠牲膜１３を突き抜けているということも起こり得る。
【００６６】
しかし、本実施形態の場合、犠牲膜１３（バックゲート層ＢＧ）上に、電極層ＷＬＭを介して、複数の電極層ＷＬおよび絶縁層２５を形成し、そして、電極層ＷＬおよび絶縁層２５のエッチングレートが、電極層ＷＬＭのエッチングレートよりも高くなるガスを用いているので、エッチングは電極層ＷＬＭで停止し、その下の犠牲膜１３はエッチングされずに済む。これにより、積層体の関してのプロセスばらつき、積層体に起因するデバイス特性ばらつきの発生を抑制できるようになる。
【００６７】
次に、図１１に示すように、ホール２１の底部に犠牲膜１３の表面が露出するように、マスク層１５をマスクに用いて、電極層ＷＬＭおよびその下の絶縁層２５をＲＩＥプロセスによりエッチングする。
【００６８】
このときのＲＩＥプロセスに用いるガスとしては、例えば、電極層ＷＬＭの主成分および絶縁層２５の主成分の両方を効率よくエッチングできるガスを用いる。例えば、電極層ＷＬＭの主成分がタングステン、絶縁層２５の主成分がシリコン酸化物の場合、上記エッチングガスとしては、Ｃｌ(塩素)もしくはＦ(フッ素)もしくはその両方を含むガスを用いることができる。
【００６９】
次に、図１２に示すように、ホール２１を通じて犠牲膜１３をウエットエッチングにより除去する。これにより、隣接する一対のホール２１とその下の凹部１２とがつながり、Ｕ字状のメモリホールＭＨが得られる。
【００７０】
次に、図１３に示すように、メモリホールＭＨの内壁に絶縁膜３０を例えばＣＶＤプロセスを用いて形成する。その後、メモリホールＭＨ内に絶縁膜３０を介して例えばＣＶＤプロセスを用いてＵ字状のチャネルボディ２０（一対の柱状部、連結部）を形成する。
【００７１】
言い換えれば、メモリホールＭＨのうち一対のホール２２に対応する空間内に一対の柱状のシリコン層（柱状シリコンピラー）からなるチャネルボディを形成し、メモリホールＭＨのうち凹部１２に対応する空間内には上記一対の柱状シリコンピラーの下端部を連結するシリコン層からなるチャネルボディ（連結部）を形成する。
【００７２】
その後、電極層ＷＬＭ、複数の電極層ＷＬおよび複数の絶縁層２５を含む積層体を複数のブロックに分断し、各ブロック間に絶縁物４１を埋め込む。
【００７３】
次に、図１４に示すように、絶縁層４２を介して上部ゲート層ＳＧを形成する。その後、上部ゲート層ＳＧはパターニングされ、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧに分断される。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、絶縁層４３が設けられる。その後、ドレイン側選択ゲートＤＳＧおよびソース側選択ゲートＳＳＧ上に絶縁層４４が形成される。
【００７４】
その後、周知の工程を行うことで図１に示した構造が得られる。
【００７５】
すなわち、絶縁層４４、ドレイン側選択ゲートＤＳＧおよび絶縁層４２を貫通し、Ｕ字状のチャネルボディ２０における一方の上端部に達するホールを形成した後、そのホールの側壁にゲート絶縁膜３５を形成し、さらにその内側にチャネルボディ４５を形成する。
【００７６】
同様に、絶縁層４４、ソース側選択ゲートＳＳＧおよび絶縁層４２を貫通し、Ｕ字状のチャネルボディ２０における他方の上端部に達するホールを形成した後、そのホールの側壁にゲート絶縁膜３６を形成し、さらにその内側にチャネルボディ４５を形成する。
【００７７】
その後、ソース線ＳＬ、ビット線ＢＬ、その他の上層配線などの形成が行われる。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１０…シリコン基板、１１…絶縁層、１２…凹部、１３…犠牲膜、１４…絶縁層、１８…ホール、２０…チャネルボディ、２１…ホール、２５…絶縁層、３０…絶縁膜、３１…第１の絶縁膜、３２…電荷蓄積層、３３…第２の絶縁膜、３５，３６…ゲート絶縁膜、４１…絶縁物、４２，４３，４４…絶縁層、４５…チャネルボディ、ＭＨ…メモリホール、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…電極層、ＢＧ…バックゲート層、ＷＬＭ…電極層（最も下層の電極層）、ＤＳＧ…ドレイン側選択ゲート、ＳＳＧ…ソース側選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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