(57)【要約】【課題】通過配線の寄生成分を考慮したシミュレーションを行う。【解決手段】本発明のシミュレーション装置は、複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、回路ブロックの回路データに基づいて、回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、特定のセルを通過する通過配線の接続関係を示す制御データに基づいて作成されたネットリストおよび実負荷情報を修正する修正部と、修正後のネットリストにおける特定のセルに、修正後の実負荷情報に示される寄生成分を追加して、シミュレーションを行うシミュレーション部と、を有する。【選択図】図１
2014126897.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、
前記回路ブロックの回路データが入力されると、該回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータが入力されると、該レイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、
前記特定のセルを通過する通過配線の接続関係を示す制御データが入力されると、該制御データに基づいて前記ネットリスト作成部により作成されたネットリストおよび前記抽出部により抽出された実負荷情報を修正する修正部と、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行うシミュレーション部と、を有することを特徴とするシミュレーション装置。
【請求項２】
請求項１記載のシミュレーション装置において、
前記制御データは、前記特定のセル内の前記通過配線の寄生成分に対応する寄生素子を挿入する位置と、前記特定のセルの入出力ピンと、前記通過配線の接続先とを示し、
前記修正部は、前記実負荷情報に対して、前記制御データに示される位置に前記寄生素子を挿入し、前記ネットリストに対して、前記制御データに示される前記入出力ピンと前記寄生素子とを接続し、前記制御データに示される前記入出力ピンと前記接続先とを接続するとともに、前記通過配線に対応して設けられていた配線を削除することを特徴とするシミュレーション装置。
【請求項３】
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置におけるシミュレーション方法であって、
前記回路ブロックの回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成し、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出し、
前記特定のセルを通過する通過配線の接続関係を示す制御データに基づいて前記作成したネットリストおよび前記抽出した実負荷情報を修正し、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行うことを特徴とするシミュレーション方法。
【請求項４】
請求項３記載のシミュレーション方法において、
前記制御データは、前記特定のセル内の前記通過配線の寄生成分に対応する寄生素子を挿入する位置と、前記特定のセルの入出力ピンと、前記通過配線の接続先とを示し、
前記実負荷情報に対して、前記制御データに示される位置に前記寄生素子を挿入し、前記ネットリストに対して、前記制御データに示される前記入出力ピンと前記寄生素子とを接続し、前記制御データに示される前記入出力ピンと前記接続先とを接続するとともに、前記通過配線に対応して設けられていた配線を削除することを特徴とするシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シミュレーション装置およびシミュレーション方法に関する。
【背景技術】
【０００２】
半導体チップの設計時には通常、基本的な機能ブロックであるセルを複数含む回路ブロックの特性評価のためのシミュレーションが行われる。近年の製造プロセスの微細化や回路動作の高速化に伴って、このようなシミュレーションにおいて、配線部分の寄生成分（寄生抵抗や寄生容量）を考慮することが重要になってきている。図９は、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）および寄生成分抽出ツールを用いた配線負荷を考慮した一般的なシミュレーションのフローを示す図である。
【０００３】
まず、回路ブロックの回路データおよび回路ブロックに含まれるセルの形成パターンを示すレイアウトデータが入力される（ステップＳ１，Ｓ２）。
【０００４】
ここで、配線負荷を考慮したシミュレーションを行うためには、回路データとレイアウトデータとが、階層的に対応付けられている（包含する回路部分が対応しており、また、接続端子が階層間で対応付けられている）必要がある。
【０００５】
半導体チップの設計は、ボトムアップで行われ、階層的に下位の回路ブロックの回路データやセルのレイアウトデータから作成されていくことが多い。そのため、設計の初期段階では、回路データとレイアウトデータとが全て階層的に対応可能な状態で存在するとは限らない。
【０００６】
そこで、設計の初期段階では、回路ブロックに含まれる複数のセルのうち、その段階で作成済みのセルのレイアウトデータと回路データとに基づいてシミュレーションが行われる。
【０００７】
次に、入力された回路データとレイアウトデータとの整合性の検証（ＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）検証）が行われる（ステップＳ３）。
【０００８】
次に、回路データに基づいて、回路ブロックに含まれる複数のセルの接続関係を示すネットリスト（ＳＰＩＣＥネットリスト）が作成される（ステップＳ４）。
【０００９】
次に、セルのレイアウトデータから、そのセル内の配線部分の寄生成分（実負荷）が、ＤＳＰＦ（Ｄｅｔａｉｌｅｄ  Ｓｔａｎｄａｒｄ  Ｐａｒａｓｉｔｉｃ  Ｆｏｒｍａｔ）などの寄生素子表現用フォーマットで抽出される（ステップＳ５）。以下、寄生素子表現用フォーマットとして、ＤＳＰＦを利用するものとする。また、レイアウトデータからＤＳＰＦが抽出されたセルを抽出サブサーキットと称する。
【００１０】
次に、ＳＰＩＣＥネットリスト内の抽出サブサーキットに、ＤＳＰＦに示される寄生成分（実負荷）に対応する寄生素子（寄生抵抗や寄生容量）が追加される（ステップＳ６）。このような処理は、バックアノテーションと称される（例えば、特許文献１（特開２００３−８５２３１号公報）参照）。
【００１１】
次に、バックアノテーション後のＳＰＩＣＥネットリストを用いてシミュレーション（早期仮負荷／実負荷シミュレーション）が行われる（ステップＳ７）。バックアノテーション後のＳＰＩＣＥネットリストを用いてシミュレーションを行うことで、配線部分の寄生成分を考慮したシミュレーション結果を得ることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−８５２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
回路ブロックにおけるセルの配置などによっては、配線が、あるセルを通過し、別のセルと接続されることがある。以下では、このような配線を通過配線と称する。
【００１４】
上述したような、一般的なシミュレータにおいては、通過配線の寄生成分を考慮したシミュレーションを行うことができないという問題があることを本願発明者は見出した。
【００１５】
回路構成上、通過配線は単一ノードとみなされる。しかし、物理的状態を考慮すると、通過配線の寄生成分が存在することから、実際には単一ノードではない。
【００１６】
一般的なシミュレータにおいては通常、寄生素子の一端が接続されるノードと寄生素子の他端が接続されるノードとを指定することで寄生素子の追加が可能な仕様となっている。この仕様では、寄生素子の一端が接続されるノードと他端が接続されるノードとに同じノードを指定することができないため、回路構成上は単一ノードとみなされる通過配線の寄生成分に対応する寄生素子を追加することができない。そのため、一般的なシミュレータにおいては、通過配線の寄生成分を考慮したシミュレーションを行うことができない。
【００１７】
なお、回路データおよびレイアウトデータの作成にあたっては、通過配線の寄生成分も考慮する必要がある。しかし、通過配線となるかどうかは、レイアウト形状や各セルの配置などに依存するため、通過配線の寄生成分を考慮したシミュレーションを行うことができないと、回路データやレイアウトデータを繰り返し修正する必要が生じる可能性があり、工数の増大を招いてしまう。
【課題を解決するための手段】
【００１８】
本発明の一側面によるシミュレーション装置は、
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、
前記回路ブロックの回路データが入力されると、該回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータが入力されると、該レイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、
前記特定のセルを通過する通過配線の接続関係を示す制御データが入力されると、該制御データに基づいて前記ネットリスト作成部により作成されたネットリストおよび前記抽出部により抽出された実負荷情報を修正する修正部と、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行うシミュレーション部と、を有する。
【００１９】
本発明の一側面によるシミュレーション方法は、
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置におけるシミュレーション方法であって、
前記回路ブロックの回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成し、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出し、
前記特定のセルを通過する通過配線の接続関係を示す制御データに基づいて前記作成したネットリストおよび前記抽出した実負荷情報を修正し、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行う。
【発明の効果】
【００２０】
本発明によれば、通過配線の寄生成分を考慮したシミュレーションを行うことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態のシミュレーション装置の構成を示すブロック図である。
【図２】図１に示すシミュレーション装置によるシミュレーションのフローを示す図である。
【図３】図２に示すステップＳ４で作成されるＳＰＩＣＥネットリストのイメージ図である。
【図４】図２に示すステップＳ５で抽出されるＤＳＰＦのイメージ図である。
【図５】図９に示すステップＳ６におけるバックアノテーション後のＳＰＩＣＥネットリストのイメージ図である。
【図６】図２に示すステップＳ２１における修正後のＳＰＩＣＥネットリストのイメージ図である。
【図７】図２に示すステップＳ２１における修正後のＤＳＰＦのイメージ図である。
【図８】図２に示すステップＳ２２におけるバックアノテーション後のＳＰＩＣＥネットリストのイメージ図である。
【図９】一般的なシミュレータによるシミュレーションのフローを示す図である。
【発明を実施するための形態】
【００２２】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００２３】
図１は、本発明の一実施形態のシミュレーション装置１０の構成を示すブロック図である。
【００２４】
図１に示すシミュレーション装置１０は、検証部１１と、ネットリスト作成部１２と、抽出部１３と、修正部１４と、シミュレーション部１５と、を有する。
【００２５】
検証部１１は、不図示の入力部を介して、シミュレーションの対象である回路ブロック（以下、対象回路ブロックと称する）の回路データ（回路図）、および、対象回路ブロックの含まれるセルの形成パターンを示すレイアウトデータが入力されると、入力された回路データとレイアウトデータとの整合性の検証（ＬＶＳ検証）を行う。検証部１１は、回路データとレイアウトデータとの整合が取れていると判定した場合には、回路データをネットリスト作成部１２に出力し、レイアウトデータを抽出部１３に出力する。なお、検証部１１は、回路データとレイアウトデータとの整合が取れていないと判定した場合には、例えば、その旨をユーザに通知する。
【００２６】
ネットリスト作成部１２は、検証部１１から入力された回路データに基づいて、対象回路ブロックに含まれるセルの接続関係を示すネットリスト（ＳＰＩＣＥネットリスト）を作成し、修正部１４に出力する。
【００２７】
抽出部１３は、検証部１１から入力されたセルのレイアウトデータから、そのセル内の配線部分の寄生成分（実負荷）を示す実負荷情報であるＤＳＰＦを抽出し、修正部１４に出力する。以下では、ＤＳＰＦが抽出されたセルを抽出サブサーキットと称する。
【００２８】
修正部１４は、抽出サブサーキットを通過する通過配線の接続関係を示す制御データが入力されると、その制御データに基づいて、ネットリスト作成部１２から入力されたＳＰＩＣＥネットリスト、および、抽出部１３から入力されたＤＳＰＦを修正し、修正後のＳＰＩＣＥネットリストおよびＤＳＰＦをシミュレーション部１５に出力する。
【００２９】
シミュレーション部１５は、修正部１４から入力されたＳＰＩＣＥネットリストおよびＤＳＰＦに基づいて対象回路ブロックのシミュレーション（早期仮負荷／実負荷シミュレーション）を行う。具体的には、シミュレーション部１５は、ＳＰＩＣＥネットリストにおける抽出サブサーキットに対して、ＤＳＰＦに示される寄生成分に対応する寄生素子（寄生抵抗や寄生容量）を追加し（バックアノテーション）、バックアノテーション後のＳＰＩＣＥネットリストに基づいてシミュレーションを行う。
【００３０】
次に、本実施形態のシミュレーション装置１０の動作について説明する。
【００３１】
図２は、シミュレーション装置１０によるシミュレーションのフローを示す図である。なお、図２において、図９と同様の処理については同じ符号を付している。
【００３２】
まず、対象回路ブロックの回路データ、および、対象回路ブロックに含まれるセルのレイアウトデータが、検証部１１に入力される（ステップＳ１，Ｓ２）。
【００３３】
検証部１１は、入力された回路データとレイアウトデータとの整合性の検証（ＬＶＳ検証）を行った後（ステップＳ３）、回路データをネットリスト作成部１２に出力し、レイアウトデータを抽出部１３に出力する。
【００３４】
ネットリスト作成部１２は、検証部１１から入力された回路データに基づいてネットリスト（ＳＰＩＣＥネットリスト）を作成する（ステップＳ４）。
【００３５】
図３は、ネットリスト作成部１２により作成されるＳＰＩＣＥネットリストのイメージ図である。
【００３６】
以下では、対象回路ブロックは、図３に示すように、３つのセル（Ｃｅｌｌ＿Ａ，Ｃｅｌｌ＿Ｂ，Ｃｅｌｌ＿Ｃ）からなるものとする。また、Ｃｅｌｌ＿ＡとＣｅｌｌ＿Ｃとの間にＣｅｌｌ＿Ｂが設けられ、Ｃｅｌｌ＿ＡとＣｅｌｌ＿Ｂとが配線により接続されるとともに、その配線がＣｅｌｌ＿Ｂを通過し、Ｃｅｌｌ＿Ｃと接続されているものとする。したがって、対象回路ブロックにおいては、Ｃｅｌｌ＿Ｂを通過する通過配線が存在している。
【００３７】
ＳＰＩＣＥネットリストにおいては、各セルの接続関係に応じて、各セルの入出力ピンが接続されている。上述したように、一般的なシミュレータにおいては、通過配線を取り扱うことができない。そのため、Ｃｅｌｌ＿Ｂを通過する通過配線は、図３に示すように、Ｃｅｌｌ＿Ａの入出力ピンＡに接続された配線Ｎｅｔ０がノード３１において２つに分岐し、分岐した配線のうち、一方がＣｅｌｌ＿Ｂの入出力ピンＢと接続され、他方がＣｅｌｌ＿Ｃの入出力ピンＣと接続されたものとして表現せざるを得ない。
【００３８】
図２を再び参照すると、抽出部１３は、検証部１１から入力されたセルのレイアウトデータからＤＳＰＦを抽出する（ステップＳ５）。なお、本実施形態においては、Ｃｅｌｌ＿Ｂのレイアウトデータが入力されたものとする。
【００３９】
図４は、抽出部１３により抽出されるＤＳＰＦのイメージ図である。
【００４０】
以下では、Ｃｅｌｌ＿Ｂは、３つのトランジスタ（トランジスタＭ１，Ｍ２，Ｍ３）からなるものとする。トランジスタＭ１，Ｍ２，Ｍ３はそれぞれ、Ｃｅｌｌ＿Ｂの入出力ピンＢに接続され、Ｃｅｌｌ＿Ｂを通過する通過配線に並列に接続されている。
【００４１】
ＤＳＰＦにおいては、例えば、通過配線からトランジスタＭ１までの配線部分というように、Ｃｅｌｌ＿Ｂ内の各配線部分における寄生成分に応じた寄生抵抗や寄生容量が示される。
【００４２】
一般的なシミュレータによるシミュレーションにおいては、図９に示すように、ステップＳ４で作成されたＳＰＩＣＥネットリスト内の抽出サブサーキットに、ステップＳ５で抽出されたＤＳＰＦに示される寄生成分が追加（バックアノテーション）される（ステップＳ６）。ステップＳ６における、バックアノテーション後のＳＰＩＣＥネットリストのイメージ図を図５に示す。
【００４３】
図５に示すように、バックアノテーション後のＳＰＩＣＥネットリストにおいては、Ｃｅｌｌ＿Ｂに対して、Ｃｅｌｌ＿Ｂ内の各配線部分の寄生成分に応じた寄生抵抗や寄生容量が追加されている。しかし、このＳＰＩＣＥネットリストにおいては、通過配線の寄生成分に対応する寄生素子がＣｅｌｌ＿ＡからＣｅｌｌ＿Ｃに至るＣｅｌｌ＿Ｂの通過配線負荷としては追加されていないため、このＳＰＩＣＥネットリストに基づいてシミュレーションを行っても、精度の高いシミュレーション結果を得ることができない。
【００４４】
図２を再び参照すると、修正部１４は、制御データが入力されると、ステップＳ４で作成されたＳＰＩＣＥネットリスト、および、ステップＳ５で抽出されたＤＳＰＦを修正する（ステップＳ２１）。具体的には、修正部１４は、ＳＰＩＣＥネットリストにおいて、抽出サブサーキットであるＣｅｌｌ＿Ｂ内の通過配線に対応するノードを２つのサブノード（サブノードＳＮ１，ＳＮ２）に分離し、サブノードＳＮ１とサブノードＳＮ２との間に通過配線の寄生成分に対応する寄生素子である配線分離用ダミー抵抗Ｒを挿入し、また、通過配線が通過するセルに入出力ピンを追加し、また、通過配線に対応する配線を追加する。こうすることで、通過配線の寄生成分に対応する寄生素子を追加することが可能となる。
【００４５】
ここで、制御データには、抽出サブサーキット内において、一方のサブノードに接続される素子名（インスタンス名）およびＣｅｌｌ＿Ｂに追加する入出力ピンのピン名と、サブノード（ＳＮ１，ＳＮ２）の位置（座標）と、通過配線の接続先（他のセル内の素子名（インスタンス名）あるいは他のセルの入出力ピン名）と、が含まれる。このように制御データは、通過配線が接続するＣｅｌｌ＿Ｂの入出力ピンおよび通過配線の接続先を示す情報が含み、通過配線の接続関係を示している。なお、制御データは通常、ユーザにより入力される。
【００４６】
本実施形態においては、制御データにおいて、一方のサブノード（ＳＮ１）に接続されるＣｅｌｌ＿Ｂ内のインスタンス名として、図５に示すＣｅｌｌ＿Ｂ内の右端に位置する寄生容量の名前が指定され、Ｃｅｌｌ＿Ｂに追加する入出力ピンとして入出力ピンＢ’が指定され、通過配線の接続先としてＣｅｌｌ＿Ｃの入出力ピンＣが指定されているものとする。
【００４７】
修正部１４は、制御データに基づき、図６に示すように、回路データとしてのサブサーキットとして、Ｃｅｌｌ＿Ｂ内において、サブノードＳＮ１とサブノードＳＮ２との間に配線分離用ダミー抵抗Ｒを挿入する。また、修正部１４は、サブノードＳＮ２と入出力ピンＢ’とを接続するとともに、入出力ピンＢ’と入出力ピンＣとを新たに追加した配線Ｎｅｔ１により接続する。また、修正部１４は、図３に示すＳＰＩＣＥネットリストにおいて、ノード３１から入出力ピンＣに接続される配線を削除する。
【００４８】
また、修正部１４は、制御データに基づき、図７に示すように、抽出サブサーキットとしても、Ｃｅｌｌ＿Ｂ内の右端に位置する寄生容量と接続されるピンとの間に配線分離用ダミー抵抗Ｒを挿入することにより、新たな入出力ピンＢ’を設ける。これら処理により、回路データ側のサブサーキットと抽出サブサーキットのピン情報とを正しく対応付けるとともに、配線分離により、一般的なＳＰＩＣＥなどのシミュレータで取り扱うことが可能となる。
【００４９】
以下では、修正部１４により修正されたＳＰＩＣＥネットリストを修正後ＳＰＩＣＥネットリストと称し、修正部１４により修正されたＤＳＰＦを修正後ＤＳＰＦと称する。
【００５０】
図２を再び参照すると、シミュレーション部１５は、修正後ＳＰＩＣＥネットリスト内の抽出サブサーキットに、修正後ＤＳＰＦに示される寄生成分を追加（バックアノテーション）する（ステップＳ２２）。
【００５１】
図８は、ステップＳ２２におけるバックアノテーション後のＳＰＩＣＥネットリストのイメージ図である。
【００５２】
図８に示すように、Ｃｅｌｌ＿Ｂにおいて、サブノードＳＮ１，ＳＮ２が追加されるとともに、サブノードＳＮ１とサブノードＳＮ２との間に配線分離用ダミー抵抗Ｒが挿入されている。また、サブノードＳＮ１は、制御データに示される寄生容量の一端と接続され、サブノードＳＮ２は、入出力ピンＢ’と接続され、入出力ピンＢ’は、入出力ピンＣと配線Ｎｅｔ１により接続されている。このように配線分離用ダミー抵抗Ｒが挿入され、また、入出力ピンＢ’と入出力ピンＣとが配線Ｎｅｔ１により接続されることで、ＳＰＩＣＥネットリストに、通過配線の寄生成分も反映される。
【００５３】
図２を再び参照すると、シミュレーション部１５は、バックアノテーション後のＳＰＩＣＥネットリストを用いてシミュレーションを行う（ステップＳ２３）。このＳＰＩＣＥネットリストには、通過配線の寄生成分も反映されているため、精度の高いシミュレーション結果を得ることができる。
【００５４】
このように本実施形態によれば、シミュレーション装置１０は、入力された回路データに基づいてネットリストを作成するとともに、入力されたセルのレイアウトデータから実負荷情報であるＤＳＰＦを抽出し、ＤＳＰＦを抽出したセルを通過する通過配線の接続関係を示す制御データが入力されると、制御データに基づいてＳＰＩＣＥネットリストおよびＤＳＰＦを修正し、修正後のＳＰＩＣＥネットリストおよびＤＳＰＦに基づいてシミュレーションを行う。
【００５５】
そのため、通過配線の寄生成分も考慮した、精度の高いシミュレーション結果を得ることができる。また、精度の高いシミュレーション結果を得ることができるため、回路データやレイアウトデータを繰り返し修正する必要が生じる可能性が減り、工数の増大を抑制することができる。また、回路データやレイアウトデータ自体は変更していないため（回路データやレイアウトデータに通過配線を２つのサブノードの分離するための素子（配線分離用ダミー抵抗Ｒ）を挿入している訳ではない）ため、設計上不要な素子が回路内に残ったり、その素子を削除する必要は生じたりすることもない。
【００５６】
なお、本発明のシミュレーション装置１０にて行われる方法は、コンピュータに実行させるためのプログラムに適用してもよい。また、そのプログラムを記憶媒体に格納することも可能であり、ネットワークを介して外部に提供することも可能である。
【符号の説明】
【００５７】
１０    シミュレーション装置
１１    検証部
１２    ネットリスト作成部
１３    抽出部
１４    修正部
１５    シミュレーション部
【図１】
2014126897.tif 000003
【図２】
2014126897.tif 000004
【図３】
2014126897.tif 000005
【図４】
2014126897.tif 000006
【図５】
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【図６】
2014126897.tif 000008
【図７】
2014126897.tif 000009
【図８】
2014126897.tif 000010
【図９】
2014126897.tif 000011