(57)【要約】【課題】ドレイン領域とゲート電極の間の耐圧を高くする。【解決手段】ゲート電極ＧＥとドレイン領域ＤＲＮの間隔は、ゲート電極ＧＥとソース領域ＳＯＵの間隔よりも広い。分離絶縁膜ＳＩＮＳ１は半導体基板ＳＵＢに設けられており、ゲート電極ＧＥとドレイン領域ＤＲＮの間に位置している。埋込導電層ＣＮＬは、分離絶縁膜ＳＩＮＳ１に埋め込まれている。埋込導電層ＣＮＬの底部は分離絶縁膜ＳＩＮＳ１の底部よりも上側に位置している。層間絶縁膜ＩＮＳＬは半導体基板ＳＵＢ上に形成されている。そして第１コンタクトＣＯＮ１は層間絶縁膜ＩＮＳＬに埋め込まれており、埋込導電層ＣＮＬに接続している。【選択図】図１
2014212203.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されており、平面視で前記ゲート電極を挟んでいる第１導電型のソース領域及び第１導電型のドレイン領域と、
を備え、
前記ゲート電極と前記ドレイン領域の間隔は、前記ゲート電極と前記ソース領域の間隔よりも広く、
さらに、
前記半導体基板に設けられ、前記ゲート電極と前記ドレイン領域の間に位置する分離絶縁膜と、
前記分離絶縁膜に埋め込まれており、底部が前記分離絶縁膜の底部よりも上に位置している埋込導電層と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれ、前記埋込導電層に接続する第１コンタクトと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記埋込導電層は、第２導電型の半導体層であり、
前記埋込導電層は前記ドレイン領域に接している半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記分離絶縁膜は前記ドレイン領域に接しており、
前記埋込導電層は前記ドレイン領域に接していない半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記層間絶縁膜に埋め込まれ、前記ソース領域に接続する第２コンタクトと、
前記第１コンタクトと前記第２コンタクトを電気的に接続する配線と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばトランジスタのドレイン領域とゲート電極の間に分離絶縁膜を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
電力を制御するトランジスタのドレイン領域には、高い電圧が印加される。このため、ドレイン領域とゲート電極の間の耐圧を高める必要がある。この耐圧を高めるための技術の一つに、ドレイン領域をゲート電極から離し、これらの間に分離絶縁膜を配置したトランジスタがある。このようなトランジスタに関する技術としては、例えば特許文献１に記載の構造がある。
【０００３】
特許文献１に記載の構造では、さらに、分離絶縁膜にフローティング状態の電極（フローティングプレート）を埋め込んでいる。この技術によれば、フローティングプレートはドレイン領域と容量カップリングし、さらにゲート電極とも容量カップリングする。このため、基板のうちドレイン領域とゲート電極の間に位置する領域において、電界の分布に偏りが生じることを抑制できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８０８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、ドレイン領域とゲート電極の間の耐圧をさらに高めることを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、ドレイン領域はゲート電極から離れている。そして、半導体基板のうちドレイン領域とゲート電極の間に位置する部分には、分離絶縁膜が設けられている。分離絶縁膜には、埋込導電層が設けられている。この埋込導電層は、第１コンタクトに接続している。
【発明の効果】
【０００７】
前記一実施の形態によれば、ドレイン領域とゲート電極の間の耐圧を高めることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】半導体装置の平面図である。
【図３】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図４】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図５】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図６】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図７】（ａ）は半導体装置における不純物プロファイルのシミュレーション結果を示す図であり、（ｂ）は半導体装置が（ａ）の不純物プロファイルを有する場合における、電位分布のシミュレーション結果を示す図である。
【図８】ドレイン−ゲート電極間の耐圧と、トランジスタのオン抵抗の相関を示すグラフである。
【図９】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１１】図１０に示した半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構造を示す断面図である。図２は、半導体装置ＳＤの平面図である。図１は、図２のＡ−Ａ´断面に対応している。ただし図２において、説明のため、ゲート電極ＧＥは点線で示しており、かつ、層間絶縁膜ＩＮＳＬを省略している。
【００１１】
本実施形態に係る半導体装置ＳＤは、半導体基板ＳＵＢ、ゲート絶縁膜ＧＩＮＳ、ゲート電極ＧＥ、ソース領域ＳＯＵ、ドレイン領域ＤＲＮ、分離絶縁膜ＳＩＮＳ１、埋込導電層ＣＮＬ、層間絶縁膜ＩＮＳＬ、及び第１コンタクトＣＯＮ１を備えている。ゲート絶縁膜ＧＩＮＳは半導体基板ＳＵＢ上に形成されており、ゲート電極ＧＥはゲート絶縁膜ＧＩＮＳ上に形成されている。ドレイン領域ＤＲＮ及びソース領域ＳＯＵは半導体基板ＳＵＢに形成されており、平面視でゲート電極ＧＥを挟んでいる。ゲート電極ＧＥとドレイン領域ＤＲＮの間隔は、ゲート電極ＧＥとソース領域ＳＯＵの間隔よりも広い。分離絶縁膜ＳＩＮＳ１は半導体基板ＳＵＢに設けられており、ゲート電極ＧＥとドレイン領域ＤＲＮの間に位置している。埋込導電層ＣＮＬは、分離絶縁膜ＳＩＮＳ１に埋め込まれている。埋込導電層ＣＮＬの底部は分離絶縁膜ＳＩＮＳ１の底部よりも上側に位置している。層間絶縁膜ＩＮＳＬは半導体基板ＳＵＢ上に形成されている。そして第１コンタクトＣＯＮ１は層間絶縁膜ＩＮＳＬに埋め込まれており、埋込導電層ＣＮＬに接続している。
【００１２】
本実施形態によれば、埋込導電層ＣＮＬには第１コンタクトＣＯＮ１が接続しているため、埋込導電層ＣＮＬに固定電位を印加することができる。これにより、半導体基板ＳＵＢの表層のうち平面視で埋込導電層ＣＮＬと重なる部分には、空乏層が形成される。そしてこの空乏層が形成されることによって、ドレイン領域ＤＲＮとゲート電極ＧＥの間の耐圧を高くすることができる。以下、詳細に説明する。
【００１３】
半導体基板ＳＵＢは、例えば第１導電型のシリコン基板である。ただし半導体基板ＳＵＢは、他の半導体基板である。なお、以下の説明において、第１導電型をｐ型として、第２導電型をｎ型とする。ただし第１導電型はｎ型であり、第２導電型はｐ型であってもよい。
【００１４】
半導体基板ＳＵＢの表層には、素子分離膜ＳＩＮＳが形成されている。本図に示す例において、素子分離膜ＳＩＮＳはＳＴＩ（Shallow Trench Isolation）構造を有している。素子分離膜ＳＩＮＳは、図２に示すように、トランジスタのソース領域ＳＯＵ及びチャネルが形成されるべき領域（チャネル領域）を他の領域から分離するとともに、トランジスタのドレイン領域ＤＲＮが形成されるべき領域を他の領域から分離している。言い換えると、ドレイン領域ＤＲＮは、ソース領域ＳＯＵ及びチャネル領域と、素子分離膜ＳＩＮＳの一部（分離絶縁膜ＳＩＮＳ１）によって分離されている。
【００１５】
分離絶縁膜ＳＩＮＳ１には凹部ＤＥＰが形成されている。凹部ＤＥＰには、埋込導電層ＣＮＬが埋め込まれている。本図に示す例において埋込導電層ＣＮＬは、ｐ型の半導体層（例えばポリシリコン層）である。埋込導電層ＣＮＬの不純物濃度は、後述する高濃度領域ＤＩＦの不純物濃度よりも低い。また本図に示す例において、平面視において凹部ＤＥＰはドレイン領域ＤＲＮに繋がっている。このため、埋込導電層ＣＮＬのうちドレイン領域ＤＲＮ側の側面は、ドレイン領域ＤＲＮに接しており、ドレイン領域ＤＲＮとの間でＰＮ接合を形成している。
【００１６】
半導体基板ＳＵＢには、ｐ型のウェルＷＬが形成されている。ウェルＷＬの不純物濃度は、半導体基板ＳＵＢの不純物濃度よりも高い。ウェルＷＬは、深さ方向及び平面視の双方において、ソース領域ＳＯＵ及びチャネル領域が形成されるべき領域及びその周囲に設けられている。そしてウェルＷＬの表層の一部には、ｎ型のソース領域ＳＯＵ及びｐ型の高濃度領域ＤＩＦが設けられている。高濃度領域ＤＩＦの不純物濃度はウェルＷＬの不純物濃度よりも高い。本図に示す例において、ソース領域ＳＯＵ及び高濃度領域ＤＩＦは互いに隣り合っている。
【００１７】
なお、平面視において、ソース領域ＳＯＵと分離絶縁膜ＳＩＮＳ１は互いに離間している。そして、ウェルＷＬの表層のうちソース領域ＳＯＵと分離絶縁膜ＳＩＮＳ１の間に位置する部分がチャネル領域となっている。
【００１８】
また、半導体基板ＳＵＢには、ｎ型のドリフト領域ＤＦＴが形成されている。ドリフト領域ＤＦＴは、深さ方向及び平面視の双方において、ドレイン領域ＤＲＮが形成されるべき領域及びその周囲に設けられている。そしてドリフト領域ＤＦＴは、ウェルＷＬに繋がっている。言い換えると、ドリフト領域ＤＦＴの一部は分離絶縁膜ＳＩＮＳ１の下方にも設けられており、かつ、平面視におけるウェルＷＬ側の端部は、分離絶縁膜ＳＩＮＳ１よりもソース領域ＳＯＵ側に位置している。
【００１９】
なお、本図に示す例において、ドリフト領域ＤＦＴとウェルＷＬの深さを同一にしているが、このようにしなくても良い。例えば、ドリフト領域ＤＦＴはウェルＷＬの下にも形成されていても良い。この場合、ドリフト領域ＤＦＴの表層の一部にウェルＷＬが形成されることになる。
【００２０】
また、半導体基板ＳＵＢの表層のうち、分離絶縁膜ＳＩＮＳ１を挟んでソース領域ＳＯＵの反対側には、ｎ型のドレイン領域ＤＲＮが形成されている
【００２１】
そして、半導体基板ＳＵＢの表面のうちソース領域ＳＯＵと分離絶縁膜ＳＩＮＳ１の間に位置する領域には、ゲート絶縁膜ＧＩＮＳが形成されている。ゲート絶縁膜ＧＩＮＳは、例えば半導体基板ＳＵＢを熱酸化することにより形成されている。ゲート絶縁膜ＧＩＮＳ上には、ゲート電極ＧＥが形成されている。ゲート電極ＧＥは、例えばポリシリコンによって形成されている。
【００２２】
素子分離膜ＳＩＮＳ及び半導体基板ＳＵＢ上には、層間絶縁膜ＩＮＳＬが形成されている。層間絶縁膜ＩＮＳＬは、例えば酸化シリコン膜である。そして層間絶縁膜ＩＮＳＬには、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、及び第３コンタクトＣＯＮ３が形成されている。第１コンタクトＣＯＮ１は埋込導電層ＣＮＬに接続しており、第２コンタクトＣＯＮ２はソース領域ＳＯＵに接続しており、第３コンタクトＣＯＮ３はドレイン領域ＤＲＮに接続している。また、第２コンタクトＣＯＮ２は高濃度領域ＤＩＦにも接続している。
【００２３】
なお、第１コンタクトＣＯＮ１は、第３コンタクトＣＯＮ３との間の耐圧を確保するために、平面視において、埋込導電層ＣＮＬの中心よりも第１コンタクトＣＯＮ１から離れている。
【００２４】
また、層間絶縁膜ＩＮＳＬよりも上層には、配線ＩＮＣが形成されている。配線ＩＮＣは、第２コンタクトＣＯＮ２と第１コンタクトＣＯＮ１を電気的に接続している。配線ＩＮＣは、層間絶縁膜ＩＮＳＬの上（又は表層）に形成されていても良いし、層間絶縁膜ＩＮＳＬよりも上の層間絶縁膜の上（又は表層）に形成されていても良い。
【００２５】
図３〜図６は、図１及び図２に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図３に示すように、半導体基板ＳＵＢを準備する。次いで、半導体基板ＳＵＢに素子分離膜ＳＩＮＳを形成する。このとき、分離絶縁膜ＳＩＮＳ１も形成される。
【００２６】
次いで、半導体基板ＳＵＢ上及び素子分離膜ＳＩＮＳ上に、レジストパターン（図示せず）を形成し、このレジストパターンをマスクとして半導体基板ＳＵＢにｐ型の不純物を導入する。これにより、ウェルＷＬが形成される。その後、レジストパターンを除去する。次いで、半導体基板ＳＵＢ上及び素子分離膜ＳＩＮＳ上に、レジストパターン（図示せず）を形成し、このレジストパターンをマスクとして半導体基板ＳＵＢにｎ型の不純物を導入する。これにより、ドリフト領域ＤＦＴが形成される。その後、レジストパターンを除去する。
【００２７】
次いで、図４に示すように、半導体基板ＳＵＢ上及び素子分離膜ＳＩＮＳ上にレジストパターンＰＲを形成する。レジストパターンＰＲは、凹部ＤＥＰが形成されるべき領域に開口を有している。そして、レジストパターンＰＲをマスクとして分離絶縁膜ＳＩＮＳ１をエッチングする。これにより、凹部ＤＥＰが形成される。
【００２８】
その後、図５に示すように、レジストパターンＰＲを除去する。次いで、凹部ＤＥＰ内、半導体基板ＳＵＢ上、及び素子分離膜ＳＩＮＳ上に、埋込導電層ＣＮＬとなる導電膜（例えばｐ型のポリシリコン膜）をＣＶＤ法により形成する。次いで、この導電膜のうち素子分離膜ＳＩＮＳ上及び半導体基板ＳＵＢ上に位置する部分を、ＣＭＰ法又はエッチバック法により除去する。これにより、凹部ＤＥＰ内には埋込導電層ＣＮＬが埋め込まれる。
【００２９】
次いで、図６に示すように、半導体基板ＳＵＢにゲート絶縁膜ＧＩＮＳを形成する。ゲート絶縁膜ＧＩＮＳは、例えば熱酸化法により形成されるが、他の方法によって形成されても良い。ついで、ゲート絶縁膜ＧＩＮＳ上、半導体基板ＳＵＢ上、素子分離膜ＳＩＮＳ上、及び埋込導電層ＣＮＬ上に、ゲート電極ＧＥとなる導電膜（例えばポリシリコン膜）を形成する。次いで、このポリシリコン膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ポリシリコン膜をエッチングする。これにより、ゲート絶縁膜ＧＩＮＳ上にはゲート電極ＧＥが形成される。その後、レジストパターンを除去する。
【００３０】
次いで、半導体基板ＳＵＢ上、埋込導電層ＣＮＬ上、素子分離膜ＳＩＮＳ上、及びゲート電極ＧＥ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして半導体基板ＳＵＢにｎ型の不純物をイオン注入する。これにより、ソース領域ＳＯＵ及びドレイン領域ＤＲＮが形成される。その後、レジストパターンを除去する。
【００３１】
次いで、半導体基板ＳＵＢ上、埋込導電層ＣＮＬ上、素子分離膜ＳＩＮＳ上、及びゲート電極ＧＥ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして半導体基板ＳＵＢにｐ型の不純物をイオン注入する。これにより、高濃度領域ＤＩＦが形成される。その後、レジストパターンを除去する。
【００３２】
次いで、半導体基板ＳＵＢ上、埋込導電層ＣＮＬ上、素子分離膜ＳＩＮＳ上、及びゲート電極ＧＥ上に、層間絶縁膜ＩＮＳＬを、例えばＣＶＤ法を用いて形成する。次いで、層間絶縁膜ＩＮＳＬに接続孔を形成し、この接続孔内に導体を埋め込む。これにより、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、及び第３コンタクトＣＯＮ３を形成する。
【００３３】
その後、層間絶縁膜ＩＮＳＬ上に、必要な数の配線層を形成する。これらの配線層内には、配線ＩＮＣが含まれる。また、最上層の配線層には、電極パッドが形成される。
【００３４】
図７（ａ）は、半導体装置ＳＤにおける不純物プロファイルのシミュレーション結果を示す図であり、図７（ｂ）は、半導体装置ＳＤが図７（ａ）の不純物プロファイルを有する場合における、電位分布のシミュレーション結果を示す図である。図７（ｂ）に示すシミュレーションにお知恵、埋込導電層ＣＮＬには固定電位、例えばソース電位（接地電位）が印加されている。図７（ｂ）に示す結果から、埋込導電層ＣＮＬを設け、かつ埋込導電層ＣＮＬに固定電位を印加することにより、半導体基板ＳＵＢに電界が集中する部分は存在しなくなっている。従って、半導体装置ＳＤにおいて、ドレイン領域ＤＲＮとゲート電極ＧＥの間の耐圧を高めることができる。
【００３５】
なお、本実施形態においてドレイン領域ＤＲＮとゲート電極ＧＥの間の耐圧が高まるのは、埋込導電層ＣＮＬに固定電位が印加されることにより、ドリフト領域ＤＦＴ内に空乏層が形成されるためである。このような空乏層は、埋込導電層ＣＮＬがフローティング電位になっている場合には形成されない。
【００３６】
図８は、ドレイン−ゲート電極間の耐圧と、トランジスタのオン抵抗の相関を示すグラフである。点線は、埋込導電層ＣＮＬを設けない場合（比較例）の相関を示している。電力を制御するトランジスタにおいて、ドレイン領域とゲート電極の間の耐圧を高めることの他に、オン抵抗を低くすることも必要である。しかし、本図において点線で示すように、ドレイン領域とゲート電極の間の耐圧と、オン抵抗はトレードオフの関係にあるため、これらを両立することは難しい。これに対して実施形態に係る半導体装置ＳＤは、比較例と比較して、ドレイン領域とゲート電極の間の耐圧を維持しつつ、オン抵抗を低くすることができる。
【００３７】
以上、本実施形態によれば、素子分離膜ＳＩＮＳのうちゲート電極ＧＥとドレイン領域ＤＲＮの間に位置する部分（分離絶縁膜ＳＩＮＳ１）には、埋込導電層ＣＮＬが埋め込まれている。そして埋込導電層ＣＮＬには固定電位が印加されている。このため、ドリフト領域ＤＦＴには空乏層が形成されるため、ドレイン領域ＤＲＮとゲート電極ＧＥの間の耐圧は高くなる。
【００３８】
また、キャリアがドリフト領域ＤＦＴ内を移動する際、ドリフト領域ＤＦＴにはホットキャリアが発生する。このホットキャリアの一部は分離絶縁膜ＳＩＮＳ１にトラップされる。ホットキャリアが分離絶縁膜ＳＩＮＳ１にトラップされると、分離絶縁膜ＳＩＮＳ１がドリフト領域ＤＦＴ内の電界分布に影響を与えてしまい、その結果、トランジスタの特性が変化してしまう。
【００３９】
これに対して本実施形態では、埋込導電層ＣＮＬはｐ型の半導体層であり、ｎ型のドレイン領域ＤＲＮに接している。このため、分離絶縁膜ＳＩＮＳ１にトラップされたキャリアが電子の場合、このキャリアはドレイン領域ＤＲＮを介して第３コンタクトＣＯＮ３に引き抜かれる。また、分離絶縁膜ＳＩＮＳ１にトラップされたキャリアが正孔の場合、このキャリアは第１コンタクトＣＯＮ１に引き抜かれる。従って、上記したトランジスタの特性変動を抑制できる。
【００４０】
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、素子分離膜ＳＩＮＳがＬＯＣＯＳ法を用いて形成されている点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果が得られる。
【００４１】
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。図１１は図１０に示した半導体装置ＳＤの平面図である。本実施形態に係る半導体装置ＳＤは、埋込導電層ＣＮＬがドレイン領域ＤＲＮから離れており、分離絶縁膜ＳＩＮＳ１の側面がドレイン領域ＤＲＮに接している点を除いて、第１の実施形態又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４２】
本実施形態によっても、ドリフト領域ＤＦＴには空乏層が形成されるため、ドレイン領域ＤＲＮとゲート電極ＧＥの間の耐圧を高めることができる。なお、本実施形態においては、埋込導電層ＣＮＬはｎ型の半導体層であっても良い。
【００４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４４】
ＣＯＮ１ 第１コンタクト
ＣＯＮ２ 第２コンタクト
ＣＯＮ３ 第３コンタクト
ＣＮＬ 埋込導電層
ＤＥＰ 凹部
ＤＦＴ ドリフト領域
ＤＩＦ 高濃度領域
ＤＲＮ ドレイン領域
ＧＥ ゲート電極
ＧＩＮＳ ゲート絶縁膜
ＩＮＣ 配線
ＩＮＳＬ 層間絶縁膜
ＰＲ レジストパターン
ＳＤ 半導体装置
ＳＩＮＳ 素子分離膜
ＳＯＵ ソース領域
ＳＵＢ 半導体基板
ＷＬ ウェル
【図１】
2014212203.tif 000003
【図２】
2014212203.tif 000004
【図３】
2014212203.tif 000005
【図４】
2014212203.tif 000006
【図５】
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【図６】
2014212203.tif 000008
【図７】
2014212203.tif 000009
【図８】
2014212203.tif 000010
【図９】
2014212203.tif 000011
【図１０】
2014212203.tif 000012
【図１１】
2014212203.tif 000013