(57)【要約】【課題】ヘテロ構造型の電界効果型トランジスタにおける高周波特性の維持および耐圧向上が、両立できるようにする。【解決手段】基板１０１の上に形成されたバッファ層１０２，チャネル層１０３，キャリア供給層，障壁層１０４，ゲート電極１０９，第１キャップ層１０６ａおよび第２キャップ層１０６ｂ，ソース電極１０７およびドレイン電極１０８を備えたリセス構造を有するヘテロ接合ＦＥＴにおいて、ゲート・ドレイン間の第２リセス領域１１１に設けられたチャネル層１０３の上の層が除去された除去領域１２１を備える。【選択図】  図１
2014160695.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された化合物半導体からなるチャネル層と、
前記基板の上に形成された化合物半導体からなるキャリア供給層と、
前記チャネル層の上に形成された化合物半導体からなる障壁層と、
前記障壁層の上に形成されたゲート電極と、
前記ゲート電極を挟んで形成されて前記チャネル層に前記障壁層を介して接続するソース電極およびドレイン電極と、
前記ソース電極と前記障壁層との間に配置されて前記ゲート電極と第１リセス領域で離間して形成された化合物半導体からなる第１キャップ層と、
前記ドレイン電極と前記障壁層との間に配置されて前記ゲート電極と第２リセス領域で離間して形成された化合物半導体からなる第２キャップ層と、
前記第２リセス領域に設けられた前記チャネル層の上の層が除去された除去領域と
を少なくとも備え、
前記除去領域は、平面視で前記ゲート電極の前記ドレイン側の辺に接してゲート幅方向に延在して設けられていることを特徴とする電界効果型トランジスタ。
【請求項２】
請求項１記載の電界効果型トランジスタにおいて、
前記キャリア供給層は、前記チャネル層と前記ゲート電極との間に設けられていることを特徴とする電界効果型トランジスタ。
【請求項３】
請求項１記載の電界効果型トランジスタにおいて、
前記キャリア供給層は、前記チャネル層と前記基板との間に設けられていることを特徴とする電界効果型トランジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載の電界効果型トランジスタにおいて、
前記ゲート電極，前記第１キャップ層，および前記第２キャップ層と前記障壁層との間に形成された化合物半導体からなるパッシベーション層を備え、
前記除去領域では、前記パッシベーション層が除去されていることを特徴とする電界効果型トランジスタ。
【請求項５】
請求項１〜４のいずれか１項に記載の電界効果型トランジスタにおいて、
前記除去領域では、前記障壁層が除去されていることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、優れた静特性・高周波特性と耐圧特性を示す電界効果型トランジスタに関するものである。
【背景技術】
【０００２】
電界効果型トランジスタでは、ソース・ドレイン間に電圧を印加すると、ソース・ドレイン間のチャネル中を電子などのキャリアが移動する。このとき、チャネルの電界強度の増大に伴いイオン化したドナーが生じるようになり、トランジスタに印加されるドレイン電圧に対して、ドレイン電流が変調されるキンク現象が生じる。このキンク現象はトランジスタの耐圧の制限要因の一つである。
【０００３】
上述した電界効果型トランジスタのうち、代表的なヘテロ接合型の構造の１例を図５に示す。この電界効果型トランジスタは、例えば、基板５０１上に、バッファ層５０２，チャネル層５０３，障壁層（キャリア供給層を含む）５０４，パッシベーション層５０５，ｎ型の化合物半導体からなるオーミックキャップ層５０６が、有機金属気相成長法などにより結晶成長されて順次積層されている。また、オーミックキャップ層５０６上には、ソース電極５０７，ドレイン電極５０８が形成され、各々オーミックキャップ層５０６とオーミック接合されている。
【０００４】
また、ソース電極５０７とドレイン電極５０８との間のオーミックキャップ層５０６には、図５の紙面の法線方向に延在するストライプ状の溝部（リセス領域）を備えてパッシベーション層５０５が露出し、ここに、ゲート電極５０９が形成され、リセスゲート構造としている。
【０００５】
以上のようにして作製された電界効果型トランジスタは、ゲート電極５０９に印加した電圧により、チャネル層５０３の２次元電子ガスの濃度を変化させ、ソース電極５０７とドレイン電極５０８との間に流れる電流を制御することにより、トランジスタ動作を得る。また、図５に示す電界効果型トランジスタは、リセスゲート構造とすることで寄生抵抗の低減と、ゲートリーク電流の低減を両立させ、また、断面視「Ｔ」字形のゲート電極５０９とすることで、ゲート電極の抵抗を低減させている。
【０００６】
ところで、一般に、電界効果型トランジスタ（ＦＥＴ）の静特性（伝達コンダクタンスｇｍ）と高周波特性（電流利得遮断周波数ｆＴ、最大発振周波数ｆｍａｘ）の向上には、ゲート長の短縮・ゲート−チャネル間距離の縮小といった真性ＦＥＴ部分のスケーリングに加え、寄生成分の１つであるオーミック抵抗の低減が重要となる。
【０００７】
このオーミック抵抗低減の手段の１つとして、ゲート電極とソース電極との距離およびゲート電極とドレイン電極との距離を短縮し、オーミックキャップ層の除去領域（リセス領域）を縮小する方法が用いられている（非特許文献１参照：)。しかしながら、ドレイン電極がゲート電極に近接し、ドレイン側のリセス領域が狭い場合、ＦＥＴの耐圧が低下し、高周波性能の向上と耐圧の向上の両立が困難になることが知られている。
【０００８】
この問題を解決するために、いわゆる非対称リセス構造が用いられている（非特許文献２，３参照）。これは、ゲート電極とソース電極との間の距離は維持し、ゲート電極とドレイン電極との間の距離を拡大し、更にゲート電極とドレイン電極との間のリセス領域をゲート電極とソース電極との間のリセス領域よりも大きくした構造である。
【０００９】
この非対称リセス構造によれば、ゲート電極直下ドレイン側領域のチャネルの空乏化を促し、チャネル電界強度を緩和する効果を得て、ｇｍの劣化を抑止し、加えて耐圧を向上させることができる。上述した非対称リセス構造のＦＥＴは、耐圧向上に加え、ドレインコンダクタンスｇｄが低減されるため、ＦＥＴの電圧増幅能力が向上するという利点がある。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Tae-Woo Kim et al. ,"60 nm Self-Aligned-Gate InGaAs HEMTs with Record High-Frequency Characteristics", Tech. Dig. in International Electron Devices Meeting (IEEE IEDM), pp.30.7.1-30.7.4, 2010.
【非特許文献２】K. Shinohara et al. , "Novel Asymmetric Gate-Recess Engineering for Sub-Millimeter-Wave InP-based HEMTs",IEEE MlT-S Digest, vol.3, pp.2159-2162, 2001.
【非特許文献３】F. Robin et al. , "A NOVELA SYMMETRIGC ATER ECESSP ROCESS FOR INP HEMTs", Indium Phosphide and Related Materials Conference (IPRM), pp.221-224, 2002.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、非対称リセス構造では、ドレイン抵抗Ｒｄが増大するため電流利得遮断周波数ｆＴ、最大発振周波数ｆｍａｘの劣化が生じるという課題がある。ドレインコンダクタンスｇｄの低減は、電流利得遮断周波数ｆＴ、最大発振周波数ｆｍａｘの向上に資するため、構造設計を適切に行うことでＲｄ増大の影響を相殺し、電流利得遮断周波数ｆＴ、最大発振周波数ｆｍａｘの低下を緩和することができるものの、高周波特性の向上と耐圧向上はトレードオフの関係にある。
【００１２】
更に、一般に用いられている非対称リセス構造で得られるチャネル電界強度の緩和効果には限界があり、このため、耐圧向上の効果に制限が生じることが問題となっている。これらのように、ＦＥＴの高周波特性の維持と耐圧向上を両立させるためには、上述した非対称リセス構造の適用では充分ではない。
【００１３】
本発明は、以上のような問題点を解消するためになされたものであり、ヘテロ構造型の電界効果型トランジスタにおける高周波特性の維持および耐圧向上が、両立できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る電界効果型トランジスタは、基板の上に形成された化合物半導体からなるチャネル層と、基板の上に形成された化合物半導体からなるキャリア供給層と、チャネル層の上に形成された化合物半導体からなる障壁層と、障壁層の上に形成されたゲート電極と、ゲート電極を挟んで形成されて障壁層を介してチャネル層に接続するソース電極およびドレイン電極と、ソース電極と障壁層との間に配置されてゲート電極と第１リセス領域で離間して形成された化合物半導体からなる第１キャップ層と、ドレイン電極と障壁層との間に配置されてゲート電極と第２リセス領域で離間して形成された化合物半導体からなる第２キャップ層と、第２リセス領域に設けられたチャネル層の上の層が除去された除去領域とを少なくとも備え、除去領域は、平面視でゲート電極のドレイン側の辺に接してゲート幅方向に延在して設けられている。
【００１５】
上記電界効果型トランジスタにおいて、キャリア供給層は、チャネル層とゲート電極との間に設けられていればよい。また、キャリア供給層は、チャネル層と基板との間に設けられているようにしてもよい。
【００１６】
上記電界効果型トランジスタにおいて、ゲート電極，第１キャップ層，および第２キャップ層と障壁層との間に形成された化合物半導体からなるパッシベーション層を備え、除去領域では、パッシベーション層が積層方向に一部もしくは全て除去されているようにすればよい。
【００１７】
上記電界効果型トランジスタにおいて、除去領域では、障壁層が積層方向に一部もしくは全て除去されているようにすればよい。
【発明の効果】
【００１８】
以上説明したことにより、本発明によれば、ヘテロ構造型の電界効果型トランジスタにおける高周波特性の維持および耐圧向上が、両立できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施の形態１における電界効果型トランジスタの構成を模式的に示す断面図である。
【図２】図２は、本発明の実施の形態２における電界効果型トランジスタの構成を模式的に示す断面図である。
【図３】図３は、本発明の実施の形態３における電界効果型トランジスタの構成を模式的に示す断面図である。
【図４】図４は、本発明の実施の形態４における電界効果型トランジスタの構成を模式的に示す断面図である。
【図５】図５は、ヘテロ構造型の電界効果型トランジスタの代表的な構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図を参照して説明する。
【００２１】
［実施の形態１］
はじめに、本発明の実施の形態１について、図１を用いて説明する。図１は、本発明の実施の形態１における電界効果型トランジスタ（ＦＥＴ）の構成を模式的に示す断面図である。このＦＥＴは、まず、基板１０１の上に形成された化合物半導体からなるバッファ層１０２と，バッファ層１０２の上に形成された化合物半導体からなるチャネル層１０３と、チャネル層１０３の上に形成された化合物半導体からなる障壁層１０４とを備える。実施の形態１では、例えば、シートドープ層を形成することで、障壁層１０４にキャリア供給層（不図示）を形成している。
【００２２】
また、このＦＥＴは、障壁層１０４の上に形成されたゲート電極１０９と、ゲート電極１０９を挟んで形成されてチャネル層１０３に障壁層１０４を介して接続するソース電極１０７およびドレイン電極１０８とを備える。断面視「Ｔ」字形のゲート電極１０９とすることで、ゲート電極１０９の抵抗を低減させている。また、実施の形態１では、キャリア供給層は、チャネル層１０３とゲート電極１０９との間に設けられている構成となる。
【００２３】
また、ソース電極１０７と障壁層１０４との間には、ゲート電極１０９と第１リセス領域１１０で離間して形成された化合物半導体からなる第１キャップ層１０６ａを備える。一方、ドレイン電極１０８と障壁層１０４との間には、ゲート電極１０９と第２リセス領域１１１で離間して形成された化合物半導体からなる第２キャップ層１０６ｂを備える。第１キャップ層１０６ａは、ソース電極１０７とオーミック接触し、第２キャップ層１０６ｂは、ドレイン電極１０８とオーミック接触する。
【００２４】
ここで、ドレイン電極１０８とゲート電極１０９とは、ソース電極１０７とドレイン電極１０８との間より離れて形成されている。なお、同じ間隔としてもよい。また、ソース電極１０７，ゲート電極１０９，ドレイン電極１０８が配列された方向において、第２リセス領域１１１は、第１リセス領域１１０より広く形成されている。なお、同じ広さとしてもよい。
【００２５】
加えて、実施の形態１では、第２リセス領域１１１に設けられたチャネル層１０３の上の層が除去された除去領域１２１を備える。除去領域１２１は、平面視でゲート電極１０９のドレイン側の辺に接してゲート幅方向に延在して設けられている。なお、除去領域１２１のゲート長方向の長さは、第２リセス領域１１１の範囲内で適宜に設定すればよい。
【００２６】
また、実施の形態１では、ゲート電極１０９，第１キャップ層１０６ａ，および第２キャップ層１０６ｂと障壁層１０４との間に形成された化合物半導体からなるパッシベーション層１０５を備え、除去領域１２１では、パッシベーション層１０５が除去されている。実施の形態１では、障壁層１０４の上にパッシベーション層１０５を備え、この表面上にゲート電極１０９が接して形成されている。なお、除去領域１２１において、パッシベーション層１０５は、積層方向に全てが除去されていてもよく、一部が除去されているようにしてもよい。
【００２７】
例えば、除去領域１２１は、ゲート電極１０９のドレイン側のゲート幅の部分を１辺とする平面視長方形の領域である。例えば、公知のリソグラフィー技術でマスクパターンを形成し、形成したマスクパターンを用いて公知のエッチング技術により選択的にパッシベーション層１０５をエッチング除去して開口部を形成することで、除去領域１２１が形成できる。開口部を形成した段階では、開口部の底部に障壁層１０４が露出する状態とすればよい。なお、除去領域１２１に形成する開口部は、ゲート幅方向に連続して形成されている必要はない。
【００２８】
上述した実施の形態１における特徴は、ゲート電極１０９を中心にしてソース側とドレイ側の素子構造を比較すると、ドレイン側の第２リセス領域１１１直下のチャネル層１０３上に残る半導体層の厚さが、ソース側の第１リセス領域１１０のチャネル層１０３上に残る半導体層の厚さより薄い点にある。これによって、ソース側では、チャネル空乏化を抑え、充分なキャリア密度を確保することでソース抵抗を低減しつつ、ドレイン側では、チャネル空乏化を促進することでドレインコンダクタンス（ｇｄ）が低減でき、かつゲートリーク電流（Ｉgdleak）が低減できるとともに、チャネル電界強度緩和とＩgdleak低減による耐圧向上効果を得ることができる。
【００２９】
また、ドレイン側リセス領域直下のチャネル空乏化は、ＦＥＴのフィードバック容量の低下にもつながるため、実施の形態１によれば、高耐圧化を実現するとともに、ｇｄ低減・Ｉgdleak低減の寄与に加え、ＲＦ特性を向上させることができる。
【００３０】
ここで、パッシベーション層１０５は、第１キャップ層１０６ａ，第２キャップ層１０６ｂを形成するときのエッチング処理において、エッチングされない（され難い）材料から構成する。また、障壁層１０４は、パッシベーション層１０５に除去領域１２１を形成するときのエッチング処理の際に、エッチングされない材料から構成する。これらのことにより、各エッチング処理時における素子の縦方向へのエッチング進行を制御することができる。また、パッシベーション層１０５における除去領域１２１の範囲は、例えば公知のリソグラフィー技術により形成したレジストマスクパターンにより、容易に規定することができる。
【００３１】
［実施の形態２］
次に、本発明の実施の形態２について図２を用いて説明する。図２は、本発明の実施の形態２における電界効果型トランジスタ（ＦＥＴ）の構成を模式的に示す断面図である。このＦＥＴは、まず、基板１０１の上に形成された化合物半導体からなるバッファ層１０２と，バッファ層１０２の上に形成された化合物半導体からなるチャネル層１０３と、チャネル層１０３の上に形成された化合物半導体からなる障壁層１０４とを備える。実施の形態２では、例えば、シートドープ層を形成することで、障壁層１０４にキャリア供給層（不図示）を形成している。
【００３２】
また、このＦＥＴは、障壁層１０４の上に形成されたゲート電極２０９と、ゲート電極２０９を挟んで形成されてチャネル層１０３に障壁層１０４を介して接続するソース電極１０７およびドレイン電極１０８とを備える。実施の形態２においても、断面視「Ｔ」字形のゲート電極２０９とすることで、ゲート電極２０９の抵抗を低減させている。また、実施の形態２においても、キャリア供給層は、チャネル層１０３とゲート電極２０９との間に設けられている構成となる。
【００３３】
また、ソース電極１０７と障壁層１０４（パッシベーション層１０５）との間には、ゲート電極２０９と第１リセス領域１１０で離間して形成された化合物半導体からなる第１キャップ層１０６ａを備える。一方、ドレイン電極１０８と障壁層１０４（パッシベーション層１０５）との間には、ゲート電極２０９と第２リセス領域１１１で離間して形成された化合物半導体からなる第２キャップ層１０６ｂを備える。第１キャップ層１０６ａは、ソース電極１０７とオーミック接触し、第２キャップ層１０６ｂは、ドレイン電極１０８とオーミック接触する。
【００３４】
ここで、ドレイン電極１０８とゲート電極２０９とは、ソース電極１０７とドレイン電極１０８との間より離れて形成されている。また、ソース電極１０７，ゲート電極２０９，ドレイン電極１０８が配列された方向において、第２リセス領域１１１は、第１リセス領域１１０より広く形成されている。
【００３５】
加えて、実施の形態２においても実施の形態１と同様に、第２リセス領域１１１に設けられたチャネル層１０３の上の層が除去された除去領域１２１を備える。除去領域１２１は、平面視でゲート電極１０９のドレイン側の辺に接してゲート幅方向に延在して設けられている。
【００３６】
なお、実施の形態２においても、ゲート電極２０９，第１キャップ層１０６ａ，および第２キャップ層１０６ｂと障壁層１０４との間に形成された化合物半導体からなるパッシベーション層１０５を備え、除去領域１２１では、パッシベーション層１０５が除去されている。なお、除去領域１２１において、パッシベーション層１０５は、積層方向に全てが除去されていてもよく、一部が除去されているようにしてもよい。ここで、実施の形態２においても、障壁層１０４の上にパッシベーション層１０５を備えるが、ゲート電極２０９は、パッシベーション層１０５を貫通し、障壁層１０４の層厚方向の途中まで入り込んで形成されている。
【００３７】
例えば、除去領域１２１は、ゲート電極２０９のドレイン側のゲート幅の部分を１辺とする平面視長方形の領域である。例えば、公知のリソグラフィー技術でマスクパターンを形成し、形成したマスクパターンを用いて公知のエッチング技術により選択的にパッシベーション層１０５をエッチング除去して開口部を形成することで、除去領域１２１が形成できる。開口部を形成した段階では、開口部の底部に障壁層１０４が露出する状態とすればよい。なお、除去領域１２１に形成する開口部は、ゲート幅方向に連続して形成されている必要はない。
【００３８】
上述した実施の形態２における特徴は、ゲート電極２０９を中心にしてソース側とドレイ側の素子構造を比較すると、ドレイン側の第２リセス領域１１１直下のチャネル層１０３上に残る半導体層の厚さが、ソース側の第１リセス領域１１０のチャネル層１０３上に残る半導体層の厚さより薄い点にある。これによって、ソース側では、チャネル空乏化を抑え、充分なキャリア密度を確保することでソース抵抗を低減しつつ、ドレイン側では、チャネル空乏化を促進することでドレインコンダクタンス（ｇｄ）低減・ゲートリーク電流（Ｉgdleak）が低減できるとともに、チャネル電界強度緩和とＩgdleak低減による耐圧向上効果を得ることができる。
【００３９】
また、ドレイン側リセス領域直下のチャネル空乏化は、ＦＥＴのフィードバック容量の低下にもつながるため、実施の形態２によれば、高耐圧化を実現するとともに、ｇｄ低減・Ｉgdleak低減の寄与に加え、ＲＦ特性を向上させることができる。これらは、実施の形態１と同様である。
【００４０】
実施の形態２では、ゲート電極２０９がパッシベーション層１０５の直上ではなく、パッシベーション層１０５を貫通し、障壁層１０４の層厚方向の途中まで入り込んで形成されているところが、実施の形態１と異なっている。例えば、公知のリソグラフィー技術およびエッチング技術により、パッシベーション層１０５のゲート電極形成領域に貫通する開口部を形成し、障壁層１０４のゲート電極形成領域に凹部を形成しておき、この領域にゲート電極２０９を形成する。このような素子構造を用いることで、いわゆる微細化（スケーリング）が施されたＦＥＴを形成することができる。
【００４１】
［実施の形態３］
次に、本発明の実施の形態３について、図３を用いて説明する。図３は、本発明の実施の形態３における電界効果型トランジスタ（ＦＥＴ）の構成を模式的に示す断面図である。このＦＥＴは、まず、基板１０１の上に形成された化合物半導体からなるバッファ層１０２と，バッファ層１０２の上に形成された化合物半導体からなるチャネル層１０３と、チャネル層１０３の上に形成された化合物半導体からなる障壁層１０４とを備える。実施の形態３においても、例えば、シートドープ層を形成することで、障壁層１０４にキャリア供給層（不図示）を形成している。
【００４２】
また、このＦＥＴは、障壁層１０４の上に形成されたゲート電極１０９と、ゲート電極１０９を挟んで形成されてチャネル層１０３に障壁層１０４を介して接続するソース電極１０７およびドレイン電極１０８とを備える。断面視「Ｔ」字形のゲート電極１０９とすることで、ゲート電極１０９の抵抗を低減させている。また、実施の形態３においても、キャリア供給層は、チャネル層１０３とゲート電極１０９との間に設けられている構成となる。
【００４３】
また、ソース電極１０７と障壁層１０４（パッシベーション層１０５）との間には、ゲート電極１０９と第１リセス領域１１０で離間して形成された化合物半導体からなる第１キャップ層１０６ａを備える。一方、ドレイン電極１０８と障壁層１０４（パッシベーション層１０５）との間には、ゲート電極１０９と第２リセス領域１１１で離間して形成された化合物半導体からなる第２キャップ層１０６ｂを備える。第１キャップ層１０６ａは、ソース電極１０７とオーミック接触し、第２キャップ層１０６ｂは、ドレイン電極１０８とオーミック接触する。
【００４４】
ここで、ドレイン電極１０８とゲート電極１０９とは、ソース電極１０７とドレイン電極１０８との間より離れて形成されている。また、ソース電極１０７，ゲート電極１０９，ドレイン電極１０８が配列された方向において、第２リセス領域１１１は、第１リセス領域１１０より広く形成されている。
【００４５】
加えて、実施の形態３では、第２リセス領域１１１に設けられたチャネル層１０３の上の層が除去された除去領域２２１を備える。除去領域２２１は、平面視でゲート電極１０９のドレイン側の辺に接してゲート幅方向に延在して設けられている。なお、除去領域２２１のゲート長方向の長さは、第２リセス領域１１１の範囲内で適宜に設定すればよい。
【００４６】
ここで、実施の形態３においても、前述した実施の形態１，２と同様に、ゲート電極１０９，第１キャップ層１０６ａ，および第２キャップ層１０６ｂと障壁層１０４との間に形成された化合物半導体からなるパッシベーション層１０５を備える。また、パッシベーション層１０５の表面上にゲート電極１０９が接して形成されている。上述した構成において、実施の形態３では、除去領域２２１において、パッシベーション層１０５および障壁層１０４が除去されている。
【００４７】
なお、除去領域２２１は、前述した実施の形態１，２と同様であり、ゲート電極１０９のドレイン側のゲート幅の部分を１辺とする平面視長方形の領域である。実施の形態３では、除去領域２２１において、パッシベーション層１０５に貫通する開口部が形成され、加えて、障壁層１０４に層厚方向の一部を除去することで凹部が形成されている。また、除去領域２２１において、障壁層１０４は、積層方向に全てが除去されていてもよい。
【００４８】
例えば、公知のリソグラフィー技術でマスクパターンを形成し、形成したマスクパターンを用いて公知のエッチング技術により選択的にパッシベーション層１０５をエッチング除去することで、貫通する開口部を形成する。次いで、上述したマスクパターンを除去した後、同様にして新たなマスクパターンを形成し、公知のエッチング技術により選択的に障壁層１０４をエッチング除去して凹部を形成する。これらのことにより、実施の形態３では、前述した実施の形態１，２に比較して、チャネル層１０３の上のより多くの層が除去された除去領域２２１が形成されるようになる。なお、除去領域２２１に形成する開口部および凹部は、ゲート幅方向に連続して形成されている必要はない。
【００４９】
上述した実施の形態３における特徴は、ゲート電極１０９を中心にしてソース側とドレイ側の素子構造を比較すると、ドレイン側の第２リセス領域１１１直下のチャネル層１０３上に残る半導体層の厚さが、ソース側の第１リセス領域１１０のチャネル層１０３上に残る半導体層の厚さより薄い点にある。これによって、実施の形態１，２と同様に、ソース側では、チャネル空乏化を抑え、充分なキャリア密度を確保することでソース抵抗を低減しつつ、ドレイン側では、チャネル空乏化を促進することでｇｄ低減・Ｉgdleakが低減できるとともに、チャネル電界強度緩和とＩgdleak低減による耐圧向上効果を得ることができる。
【００５０】
また、ドレイン側リセス領域直下のチャネル空乏化は、ＦＥＴのフィードバック容量の低下にもつながるため、実施の形態３においても、高耐圧化を実現するとともに、ｇｄ低減・Ｉgdleak低減の寄与に加え、ＲＦ特性を向上させることができる。
【００５１】
加えて、実施の形態３では、除去領域２２１が、チャネル層１０３の上のより多くの層が除去されているので、実施の形態１、２よりもより顕著な高耐圧化の効果を得ることができる。また、除去領域２２１において、障壁層１０４に設けているキャリア供給層までを除去する構成とすることで、より大きなＩgdleak低減効果を得ることができる。
【００５２】
［実施の形態４］
次に、本発明の実施の形態４について、図４を用いて説明する。図４は、本発明の実施の形態４における電界効果型トランジスタ（ＦＥＴ）の構成を模式的に示す断面図である。このＦＥＴは、まず、基板１０１の上に形成された化合物半導体からなるバッファ層１０２と，バッファ層１０２の上に形成された化合物半導体からなるチャネル層１０３と、チャネル層１０３の上に形成された化合物半導体からなる障壁層１０４とを備える。ここで、実施の形態４では、障壁層１０４にキャリア供給層を設けず、バッファ層１０２に、キャリア供給層１１２を設ける。例えば、キャリア供給層１１２は、バッファ層１０２に形成したシートドープ層である。
【００５３】
また、このＦＥＴは、障壁層１０４の上に形成されたゲート電極３０９と、ゲート電極３０９を挟んで形成されてチャネル層１０３に障壁層１０４を介して接続するソース電極１０７およびドレイン電極１０８とを備える。断面視「Ｔ」字形のゲート電極３０９とすることで、ゲート電極３０９の抵抗を低減させている。実施の形態４においては、チャネル層１０３と基板１０１との間に、キャリア供給層１１２を設ける構成となる。
【００５４】
また、ソース電極１０７と障壁層１０４との間には、ゲート電極３０９と第１リセス領域１１０で離間して形成された化合物半導体からなる第１キャップ層１０６ａを備える。一方、ドレイン電極１０８と障壁層１０４との間には、ゲート電極３０９と第２リセス領域１１１で離間して形成された化合物半導体からなる第２キャップ層１０６ｂを備える。第１キャップ層１０６ａは、ソース電極１０７とオーミック接触し、第２キャップ層１０６ｂは、ドレイン電極１０８とオーミック接触する。
【００５５】
ここで、ドレイン電極１０８とゲート電極３０９とは、ソース電極１０７とドレイン電極１０８との間より離れて形成されている。また、ソース電極１０７，ゲート電極３０９，ドレイン電極１０８が配列された方向において、第２リセス領域１１１は、第１リセス領域１１０より広く形成されている。
【００５６】
加えて、実施の形態４においても前述した実施の形態３と同様に、第２リセス領域１１１に設けられたチャネル層１０３の上の層が除去された除去領域２２１を備える。除去領域２２１は、平面視でゲート電極１０９のドレイン側の辺に接してゲート幅方向に延在して設けられている。
【００５７】
ここで、実施の形態４においても、障壁層１０４の上にパッシベーション層１０５を備えるが、ゲート電極３０９は、パッシベーション層１０５の層厚方向の途中まで入り込んで形成されている。上述した構成において、実施の形態４では、前述した実施の形態３と同様に、除去領域２２１において、パッシベーション層１０５および障壁層１０４が除去されている。
【００５８】
なお、除去領域２２１は、前述した実施の形態３と同様であり、ゲート電極３０９のドレイン側のゲート幅の部分を１辺とする平面視長方形の領域である。また、実施の形態４では、実施の形態３と同様に、除去領域２２１において、パッシベーション層１０５に貫通する開口部が形成され、加えて、障壁層１０４に層厚方向の一部を除去することで凹部が形成されている。また、除去領域２２１において、障壁層１０４は、積層方向に全てが除去されていてもよい。
【００５９】
上述した実施の形態４においても、ゲート電極３０９を中心にしてソース側とドレイ側の素子構造を比較すると、ドレイン側の第２リセス領域１１１直下のチャネル層１０３上に残る半導体層の厚さが、ソース側の第１リセス領域１１０のチャネル層１０３上に残る半導体層の厚さより薄いところが特徴である。これによって、実施の形態３と同様に、ソース側では、チャネル空乏化を抑え、充分なキャリア密度を確保することでソース抵抗を低減しつつ、ドレイン側では、チャネル空乏化を促進することでｇｄ低減・Ｉgdleakが低減できるとともに、チャネル電界強度緩和とＩgdleak低減による耐圧向上効果を得ることができる。
【００６０】
また、ドレイン側リセス領域直下のチャネル空乏化は、ＦＥＴのフィードバック容量の低下にもつながるため、実施の形態４においても、高耐圧化を実現するとともに、ｇｄ低減・Ｉgdleak低減の寄与に加え、ＲＦ特性を向上させることができる。
【００６１】
また、実施の形態４では、実施の形態３と同様に、除去領域２２１が、チャネル層１０３の上のより多くの層が除去されているので、実施の形態１、２よりもより顕著な高耐圧化の効果を得ることができる。また、実施の形態４においても、除去領域２２１において、障壁層１０４に設けているキャリア供給層までを除去する構成とすることで、より大きなＩgdleak低減効果を得ることができる。
【００６２】
以上に説明したように、本発明では、基板の上に形成されたチャネル層，キャリア供給層，障壁層，ゲート電極，第１キャップ層および第２キャップ層，ソース電極およびドレイン電極を備え、ゲート・ドレイン間の方がゲート・ソース間より離間しているリセス構造のヘテロ接合型の電界効果型トランジスタにおいて、ゲート・ドレイン間の第２リセス領域に、チャネル層の上の層が除去された除去領域を設けるようにしたところに特徴がある。
【００６３】
このように、本発明では、ゲート・ドレイン間のチャネル領域における任意部分のチャネル層の上層を薄くすることで、当該領域を従来の構成より空乏化している。一方で、ゲート・ソース間のチャネル領域では、従来の構成と同様としている。言い換えると、ゲート・ドレイン間のチャネル領域における任意部分のチャネル層の上層を、ゲート・ソース間のチャネル領域におけるチャネル層の上層より薄くしている。
【００６４】
上述した構成によって、ソース側ではチャネル空乏化を抑え、充分なキャリア密度を確保することでソース抵抗を低減し、ドレイン側では、チャネル空乏化を促進することでｇｄ低減・Ｉgdleak低減効果を得ることができ、チャネル電界強度緩和とＩgdleak低減による耐圧向上効果を得ることができる。ドレイン側リセス領域直下のチャネル空乏化は、ＦＥＴのフィードバック容量の低下にもつながるため、本発明の構成により、高耐圧化の効果を得ながら、ｇｄ低減・Ｉgdleak低減の寄与と合わせてＲＦ特性の向上効果を得ることができる。
【００６５】
また、除去領域は、エッチングにより形成でき、この対象とする位置および形状を適宜調整することで、空乏化の度合いと空乏化の領域を、容易に制御することができ、電界強度の緩和効果を所望のものに容易に調整することができる。加えて、空乏化によってゲート・ドレイン間の寄生容量Ｃgdpの低減効果を得ることができる。チャネル電界強度の緩和はｇｄの低減と耐圧向上に資するものであり、ＩgdleakとＣgdpの低減はｇｄの低減と同様に高周波特性の向上に資するものである。これにより、優れた静特性・高周波特性を維持しながら、従来よりも耐圧特性の優れたＦＥＴを提供することができる。
【００６６】
また、障壁層の上にパッシベーション層を設ける構成においては、除去領域でパッシベーション層に加えて障壁層を除去することで、より大きなチャネル領域の電界強度緩和効果とＩgdleak低減効果を得ることができる。
【００６７】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した実施の形態では、パッシベーション層を備える場合について説明したが、これに限るものではなく、例えば、パッシベーション層を形成しなくてもよい。この場合、除去領域においては、障壁層を除去（薄層化）すればよい。
【００６８】
また、各層には、様々な化合物半導体を用いることができる。例えば、基板は、半絶縁性のＩｎＰから構成することができる。また、例えば、パッシベーション層は、ＩｎＰ、ＩｎＡｌＰ、ＩｎＡｌＳｂ等から構成することができる。また、チャネル層は、ＩｎＧａＡｓの単層構造、ＩｎＧａＡｓおよびＩｎＡｓからなる積層構造、ＩｎＧａＡｓおよびＩｎＳｂからなる積層構造、ＩｎＧａＡｓおよびＩｎＰからなる積層構造などであってもよい。
【００６９】
また、障壁層，キャリア供給層は、ＩｎＡｌＡｓ、ＩｎＡｌＰ、ＩｎＰ、ＩｎＡｌＳｂなどから構成することができる。また、バッファ層は、例えば、ＩｎＡｌＡｓから構成すればよい。なお、上述した各化合物半導体の組成比は、必ずしも半導体結晶基板に格子整合するよう調整されている必要はなく、例えばチャネル層は、より高い電子移動度が得られるＩｎの混晶比を高くした組成としてもよく、また、障壁層は、より高い障壁が得られるＡｌの混晶比を高くした組成としてもよい。
【００７０】
また、ゲート電極と、ゲート電極が形成される半導体層との間に、Ａｌ，Ｈｆ，Ｔａの酸化物や他の絶縁物からなる絶縁層が挿入された、いわゆるＭＯＳ構造、ＭＩＳ構造においても、前述した実施の形態と同様であり、本発明の効果を得ることができる。
【符号の説明】
【００７１】
１０１…基板、１０２…バッファ層、１０３…チャネル層、１０４…障壁層、１０５…パッシベーション層、１０６ａ…第１キャップ層、１０６ｂ…第２キャップ層、１０７…ソース電極、１０８…ドレイン電極、１０９…ゲート電極、１１０…第１リセス領域、１１１…第２リセス領域、１２１…除去領域。
【図１】
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【図２】
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【図３】
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【図５】
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【図４】
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