(57)【要約】      （修正有）【課題】閾値電圧のより優れた制御を可能にする。【解決手段】ゲート誘電体層２とダミーゲート電極層とを備え且つスペーサ組３１１，３２１の内側側壁３２２により横方向に画定されるダミーゲート構造を基板上に設け、ダミーゲート構造を横方向に埋め込み、ダミーゲート電極層を除去し、スペーサ組の内側側壁間でダミーゲート電極層に置き換わる最終ゲート電極層を設ける。最終ゲート電極層を設ける工程では、連結拡散層（少なくともゲート誘電体層上、スペーサ組の内側側壁上、および少なくともダミー構造のための埋め込み層の前面の一部の上に延在しまたは存在する）を設け、拡散層４上に金属を含む金属層５を設け、金属の拡散層内への拡散を付勢するように且つゲート誘電体領域に対応する領域における拡散層部分に拡散層内の金属を拡散させるように調製されたアニールステップを施し、最終ゲート金属充填層を用いてスペーサ組の内側側壁間の領域を充填する。【選択図】図３
2014220496.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを製造する方法であって、
基板の上にダミーゲート構造を設ける工程、ここで前記ダミーゲート構造は、ゲート誘電体層とダミーゲート電極層とを備え、かつ、スペーサ組の内側側壁により画定されるゲートトレンチにより横方向に画定されるものであり、
１つまたは複数の埋め込み層により、前記ダミーゲート構造を横方向に埋め込む工程、ここで前記１つまたは複数の埋め込み層は、前面を画定するものであり、
前記スペーサ組の内側側壁の間で、前記ダミーゲート電極層を除去する工程、
前記スペーサ組の内側側壁の間で、前記ダミーゲート電極層に置き換わる最終ゲート電極層を設ける工程を含み、
最終ゲート電極層を設ける工程は、
連結した拡散層を設ける工程、ここで前記拡散層は、少なくとも前記ゲート誘電体層の上、前記スペーサ組の内側側壁の上、および少なくとも前記前面の一部の上に延在するものであり、
前記拡散層の上と前記前面の上に金属を含む金属層を設ける工程、ここで前記金属は、前記ゲートトレンチには入らず、
アニールステップを施す工程、ここで前記アニールステップは、前記金属層の金属の前記拡散層内への拡散を付勢するように、かつ、前記拡散層内の金属を、ゲート誘電体領域に対応する領域における拡散層部分に拡散させるように調製されており、
最終ゲート金属充填層を用いて前記スペーサ組の内側側壁の間の領域を充填する工程を含む
方法。
【請求項２】
前記拡散層は、シリコンを含む、
請求項１に記載の方法。
【請求項３】
前記拡散層は、２ｎｍから１０ｎｍの厚さを有する、
請求項１または２に記載の方法。
【請求項４】
前記金属層は、アルミニウム、インジウム、ガリウムまたはニッケルを含む、
請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記アニールステップは、４００℃から６００℃の温度で実施する、
請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記アニールステップは、１分から１０分の継続時間を有する、
請求項１から５のいずれか１項に記載の方法。
【請求項７】
前記スペーサの内側側壁の間の水平距離は、２０ｎｍより小さい、
請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記拡散層は、化学気相成長法（ＣＶＤ）により堆積させる、
請求項１から７のいずれか１項に記載の方法。
【請求項９】
前記アニールステップは、
前記拡散層と前記金属層が完全に融合して複合構造を有する単一の融合層となるように施される、
請求項１から８のいずれか１項に記載の方法。
【請求項１０】
前記アニールステップを施す工程の後に化学機械研磨（ＣＭＰ）を実施する工程、
最終ゲート金属充填層を用いて、前記スペーサ組の内側側壁の間の領域を充填する工程を含む、
請求項１から９のいずれか１項に記載の方法。
【請求項１１】
前記電界効果トランジスタは、前記基板の前面から突出する少なくとも１つのＦＩＮ構造を備えた非プレーナ型であり、
前記ダミーゲート構造は、前記ＦＩＮ構造の上に少なくとも部分的に、かつ、前記ＦＩＮ構造に近接して少なくとも部分的に設けられた、
請求項１から１０のいずれか１項に記載の方法。
【請求項１２】
前面の上の金属層と、ゲート誘電体層の上の領域における拡散層の上面との間の垂直距離は、１７０ｎｍより小さい、
請求項１から１１のいずれか１項に記載の方法。
【請求項１３】
基板の上にゲート構造を備えた電界効果トランジスタであって、
前記ゲート構造は、前記基板に面するゲート誘電体層と、前記ゲート誘電体層の上のゲート電極層とを有し、かつ、スペーサ組の内側側壁により横方向に画定され、
前記ゲート電極層は、前記スペーサ組の内側側壁に沿って延在する、
電界効果トランジスタ。
【請求項１４】
前記ゲート電極層は、５ｎｍから２０ｎｍの厚さを有する、
請求項１３に記載の電界効果トランジスタ。
【請求項１５】
前記ゲート電極層は、ＳｉＡｌ、ＳｉＩｎ、ＳｉＧａまたはＳｉＮｉを含む、
請求項１３または１４に記載の電界効果トランジスタ。
【請求項１６】
前記スペーサの内側側壁の間の水平距離は、２０ｎｍより小さい、
請求項１３から１５のいずれか１項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、トランジスタデバイス内にゲート金属層を設ける方法に関する。より具体的に言うと、比較的小さいゲート寸法（例えば比較的小さいゲート幅）を有するトランジスタデバイス内にゲート金属層を設ける方法に関する。
【背景技術】
【０００２】
ＭＯＳ半導体トランジスタを製造するプロセスは、いわゆるゲートラストアプローチに基づくことがある。ゲートラストアプローチ（置換ゲート（ＲＭＧ）アプローチとも称される）では、幾つかの活性化アニールステップ（すなわち、接合部の活性化、ソース／ドレインの活性化）とシリサイド化工程の後に金属ゲートの堆積が生じる。代替のアプローチであるゲートファーストアプローチでは、活性化アニールステップの前にｈｉｇｈ−ｋ（高誘電率）ゲート誘電体を堆積させ、その結果、金属ゲートを高温（最大１１００℃またはこれより高い温度）に曝露する。これは、デバイスの正確な動作には有害である可能性がある。ゲートラストアプローチでは、金属ゲートの金属は、こうした高温に曝露されない。
【０００３】
ゲートラストアプローチでは、ゲート誘電体層とダミーゲート電極層とが基板の上に設けられてパターニングされ、これによりダミーゲートスタックが形成される。その後、ダミーゲートスタックの傍にスペーサが設けられ、ソース／ドレイン領域の活性化が行われる。追加のシリサイド化プロセスが実施されてもよい。これは当業者に既知のものであってよい。次に、パターニングされたダミーゲートスタックが完全にまたは部分的に除去され、さらに最終ゲート(final gate)スタックにより置換される。
【０００４】
電界効果トランジスタ（ＦＥＴ）デバイスでは、チャネルに導電性を付与するために、ゲートはしきい値電圧を要する。相補型ＭＯＳ（ＣＭＯＳ）プロセスにより、ｎ型チャネルとｐ型チャネル（それぞれＮＭＯＳとＰＭＯＳ）のトランジスタの両方が製造される。しきい値電圧Ｖｔは、いわゆる有効仕事関数差（ΔＷＦｅｆｆ)に影響を受ける。しきい値電圧の値（Ｖｔ）を確立するために、ＰＭＯＳとＮＭＯＳのそれぞれのゲート材料（ゲートスタック）とこれらに対応するチャネル領域との有効仕事関数差は、チャネル加工とゲート加工を通じて別個に確立されるのが一般的である。言い換えると、ゲート誘電体（すなわち、ホスト誘電体と、場合によっては種々のキャップ層とで構成される）とゲート電極（すなわち、少なくとも１つの金属層で構成される）の両方により、ゲートスタック（デバイス）の有効仕事関数（ＷＦｅｆｆ）が決定する。さらに、ゲート加工自体（すなわち、種々のプロセスおよび／または施される熱処理のシーケンス）が、ゲートスタック（デバイス）の有効仕事関数（ＷＦｅｆｆ）に影響を与えることもある。
【０００５】
置換金属ゲートＦＥＴでは、ＴｉＡｌが、しきい値電圧を制御するのに好適な金属として知られている。一般に、ＴｉＡｌ金属は、物理気相成長法（ＰＶＤ）や化学気相成長法（ＣＶＤ）により形成される。小さいゲート幅（例えば、ダミーゲート構造が作るスペーサ間のギャップを充填する）を有する最終ゲートスタックを設け、Ｖｔの優れた制御にバイアスをかけることは、不可能とは言えないまでも困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
こうしたしきい値電圧についてのより優れた制御を可能にするプロセスに対するニーズが存在する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によれば、
電界効果トランジスタを製造する方法であって、
基板の上にダミーゲート構造（ゲート誘電体層とダミーゲート電極層とを備え、かつ、スペーサ組の内側側壁により横方向に画定される）を設ける工程
１つまたは複数の埋め込み層（前面を画定する）により、ダミーゲート構造を横方向に埋め込む工程、
スペーサ組の内側側壁の間で、ダミーゲート電極層を除去する工程、
スペーサ組の内側側壁の間で、ダミーゲート電極層に置き換わる(replace)最終ゲート電極層を設ける工程を含み、
最終ゲート電極層を設ける工程は、
連結した拡散層（少なくともゲート誘電体層の上、スペーサ組の内側側壁の上、および少なくとも前面の一部の上に延在する）を設ける工程、
拡散層の上に金属を含む金属層を設ける工程、
アニールステップ（金属の拡散層内への拡散を付勢するように、かつ、拡散層内の金属を、ゲート誘電体領域に対応する領域における拡散層部分に拡散させるように調製されている）を施す工程、
最終ゲート金属充填層を用いてスペーサ組の内側側壁の間の領域を充填する工程を含む
方法が提供される。
【０００８】
前面の一部は、スペーサ組(a set of spacers)の上面に相当してもよい。スペーサ組の上面と１つまたは複数の埋め込み層の前面は、単一平面内にあってもよい。この単一平面は、平坦化プロセス、例えばＣＭＰプロセスにより規定されてもよい。平坦化プロセスは、ダミーゲート構造と、このダミーゲート構造を包囲する１つまたは複数のトランジスタ埋め込み層とを備えた中間構造(intermediate structure)の上で実施されてもよい。
【０００９】
好ましくは、拡散層は連結している。好ましくは、拡散層は連続的である。好ましくは、拡散層は下位の幾何形状(topology)の表面に実質的に追随すると共に均一な厚さを有するコンフォーマル層である。こうしたコンフォーマル層は、下位の幾何形状、すなわち下位の面の形状を実質的に変化させない。「連結した(connected)」とは、数学でも知られた概念である。層であってそれ自体が任意の二点を当該層内で連結しているような層が連結した層であると理解されるだろう。ある観点では、それは途切れない(uninterrupted)層である。当業者が認識ことになるように、本開示の態様を考慮すると、層は連結して、前面からゲート誘電体領域に対応する領域における拡散層部分に向けて金属層にわたる拡散を可能とするべきである。
【００１０】
好ましい実施形態によれば、拡散層はシリコンを含み、またはシリコンから成る。拡散層は、多結晶(polycrystalline, multicrystalline)もしくは単結晶シリコンを含んでもよく、またはこれらで構成されてもよい。
【００１１】
好ましい実施形態によれば、拡散層は２ｎｍから１０ｎｍの厚さを有する。
【００１２】
好ましい実施形態によれば、金属層はアルミニウム、インジウム、ガリウムまたはニッケルを含む。
【００１３】
好ましい実施形態によれば、アニールステップは４００℃から６００℃の温度で実施する。
【００１４】
好ましい実施形態によれば、アニールステップは１分から１０分の継続時間(duration)を有する。
【００１５】
好ましい実施形態によれば、スペーサの内側側壁の間の水平距離は２０ｎｍより小さい。
【００１６】
好ましい実施形態によれば、スペーサ組の上面に対応する領域における金属層と、ゲート誘電体層の上の領域における拡散層の上面との間の垂直距離は１７０ｎｍより小さい。これは、拡散層内への金属の拡散をうまく付勢し、さらにゲート誘電体領域に対応する領域内の拡散層部分に向けて拡散層内の金属を拡散させるための時間を低下させるので好都合である。
【００１７】
好ましい実施形態によれば、スペーサ組の上面に対応する領域における金属層と、ゲート誘電体層の上の領域における拡散層の上面との間の垂直距離は６０ｎｍより大きい。本発明の態様に係る方法は、スペーサ組の上面に対応する領域における金属層と、ゲート誘電体層の上の領域における拡散層の上面との間の比較的大きい垂直距離に対して適用可能であることが当業者に理解されるだろう。
【００１８】
好ましい実施形態によれば、拡散層は化学気相成長法（ＣＶＤ）により堆積させる。
【００１９】
好ましい実施形態によれば、アニールステップは、拡散層と金属層が完全に融合して複合構造(mixed constitution)を有する単一の融合層となる（言い換えると、均質である、すなわち一定の組成を有する単一の融合層となる）ように施される。
【００２０】
好ましい実施形態によれば、方法は、
アニールステップを施す工程の後に化学機械研磨（ＣＭＰ）を実施する工程、
最終ゲート金属充填層を用いて、スペーサ組の内側側壁の間の領域を充填する工程を含む。
【００２１】
好ましい実施形態によれば、電界効果トランジスタは、基板の前面から突出する少なくとも１つのＦＩＮ構造を備えた非プレーナ型であり、
ダミーゲート構造は、ＦＩＮ構造の上に少なくとも部分的に、かつ、ＦＩＮ構造に近接して少なくとも部分的に設けられている。
【００２２】
本発明の第２の態様によれば、
基板の上にゲート構造を備えた電界効果トランジスタであって、
ゲート構造は、基板に面するゲート誘電体層と、ゲート誘電体層の上のゲート電極層とを有し、かつ、スペーサ組の内側側壁により横方向に画定され、
ゲート電極層は、スペーサ組の内側側壁に沿って延在し（その内側側壁に沿って達し、その内側側壁に存在し、またはその内側側壁を覆う）
電界効果トランジスタが開示される。
【００２３】
好ましい実施形態によれば、ゲート電極層は５ｎｍから２０ｎｍの厚さを有する。
【００２４】
好ましい実施形態によれば、ゲート電極層はＳｉＡｌ、ＳｉＩｎ、ＳｉＧａまたはＳｉＮｉを含む。
【００２５】
好ましい実施形態によれば、スペーサの内側側壁の間の水平距離は、２０ｎｍより小さい。
【図面の簡単な説明】
【００２６】
以下の説明と添付の図面により、本開示をさらに説明する。
【００２７】
【図１】本開示の好ましい実施形態を示す。
【図２】本開示の好ましい実施形態を示す。
【図３】本開示の好ましい実施形態を示す。
【図４】本開示の好ましい実施形態を示す。
【図５】本開示の好ましい実施形態を示す。
【図６】本開示の好ましい実施形態を示す。
【発明を実施するための形態】
【００２８】
特定の実施形態に関して特定の図面を参照して本開示について説明するが、本開示はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的であって非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張していることがあり、また縮尺どおり描写していないことがある。寸法と相対寸法は、本開示を実施する上での実際の縮尺に必ずしも対応していない。
【００２９】
さらに、説明および請求項での用語「第１」、「第２」、「第３」などは、類似の要素を区別するために使用しており、必ずしもシーケンス順、時系列を記述するために使用しているわけではない。用語は適切な状況下で交換可能であり、本開示の実施形態は、本明細書で説明し、あるいは図示したものとは別のシーケンスで動作可能である。
【００３０】
さらに、説明と請求項での用語「上(top)」、「下、底(bottom)」、「〜の上に(over)」、「〜の下に(under)」などは、説明目的で使用しており、必ずしも相対的な位置を記述するために使用しているわけではない。使用する用語は、適切な状況下で交換可能であり、本明細書で説明する本開示の実施形態は、本明細書で説明または図示したものとは異なる向きで動作可能である。
【００３１】
さらに、種々の実施形態を「好ましい」と称しているが、これは例示的な方法として解釈すべきであり、本開示は、本開示の範囲を限定することなく実施できる。
【００３２】
請求項で使用する用語「備える、含む、有する(comprising)」は、それ以降に列挙された要素または工程に限定するものと解釈すべきでなく、他の要素または工程を除外しない。記述した特徴、整数、工程またはコンポーネントの存在を、参照したように特定するよう解釈する必要があるが、１つまたは複数の他の特徴、整数、工程またはコンポーネント、あるいはこれらのグループの存在または追加は除外されない。したがって、「ＡとＢとを備えたデバイス」という表現の範囲は、コンポーネントＡとＢのみから成るデバイスに限定されるべきでなく、本開示に関して、単にＡとＢが列挙したデバイスのコンポーネントであって、請求項はこれらの構成要素の等価物を含むものとして解釈すべきである。
【００３３】
以下、本発明の特定の実施形態について、シリコン（Ｓｉ）基板に関して説明することになるが、これらの実施形態は、他の半導体基板にも同様に当てはまると理解すべきである。実施形態で「基板」は、半導体基板（例えば、シリコン基板、ガリウムヒ素（ＧａＡｓ）基板、ガリウム砒素リン（ＧａＡｓＰ）基板、インジウムリン（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板またはシリコンゲルマニウム（ＳｉＧｅ）基板）を含んでもよい。「基板」は、例えば、半導体基板部分に加えてＳｉＯ２層またはＳｉ３Ｎ４層のような絶縁層を含んでもよい。したがって、用語「基板」は、シリコンオンガラス基板、シリコンオンサファイア基板も含む。また、一般的に用語「基板」は、関心ある層または部分の下位にある層に関する要素を定義するのに使用される。また、「基板」は、上に層が形成される他の任意のベース（例えばガラスや金属層）であってもよい。したがって、基板は、ウエハ（例えばブランケットウエハ）であってもよいし、他のベース材料に付加された層（例えば下位層の上に成長したエピタキシャル層）であってもよい。
【００３４】
図１は、半導体基板１（例えばシリコン基板）を示す。基板は、複数の個別領域(distinct region)を有してもよい。より好ましくは、基板１内に２つの個別領域（第１領域と第２領域）が規定されてもよい。第１領域をデバイスの第１活性領域（ＮＭＯＳ領域またはＰＭＯＳ領域）と称してもよく、第２領域をデバイスの第２活性領域（ＮＭＯＳ領域またはＰＭＯＳ領域）と称してもよい。第１領域と第２領域は、絶縁層により互いに電気的に分離されてもよい。第１領域と第２領域とを互いに分離可能な１つの方法は、これらの間でシャロートレンチアイソレーション（ＳＴＩ）を利用することである。通常、ＳＴＩは、集積回路内の隣接するデバイス間で半導体基板内にエッチング形成された深く狭いトレンチであり、デバイスの間に電気的絶縁を設けるように酸化物で充填される。あるいは、シリコン局所酸化法（ＬＯＣＯＳ）を利用してもよい。
【００３５】
簡単にするために、図１にはこれら複数の領域のうち１つの領域のみを示しており、絶縁領域については示していない。本発明の実施形態は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方に適用可能なことが理解されるであろう。
【００３６】
活性領域を設けた後、基板の上にゲート誘電体層２が設けられる。誘電体層２は、絶縁材料、例えば、二酸化ケイ素（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）またはシリコン酸窒化物（ＳｉｘＯｙＮ１−ｘ−ｙ）、より好ましくは任意のｈｉｇｈ−ｋ誘電体材料（すなわちｋ＞３．９）、例えばＨｆＯ２、ＴａＯｘ、Ａｌ２Ｏｙまたはその任意の組み合わせの層であってもよい。ゲート誘電体層は、熱酸化法、原子層堆積法（ＡＬＤ）、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、または当業者に既知の他の任意の好適な方法により形成されてよい。ゲート誘電体層は、誘電体材料のスタックを含んでもよい。このスタックは、例えば、ｈｉｇｈ−ｋ材料（例えばＨｆＯ２）が、基板１とｈｉｇｈ−ｋ材料との間の（選択的）界面誘電体層（例えばＳｉＯ２、図示せず）の上に形成された構造を有する。
【００３７】
ゲート誘電体層が設けられた後、ゲート誘電体層２の上にダミーゲート電極層が設けられる。スペーサが形成される。
【００３８】
更なるプロセスで、パターニングされたダミーゲート電極層が除去され、これにより図１に示すデバイスが得られる。パターニングされたダミーゲート電極の除去は、例えばウェットエッチングプロセス、または当業者に既知の他のエッチングプロセスにより行われてもよい。
【００３９】
従来の加工工程、材料および装置を使用して、図１に示すデバイス（プレーナ型を有する）を作り出すことができる。すなわち、加工工程は、ゲート誘電体層２とダミーゲート電極層をパターニング（例えば従来のリソグラフィを利用して）してダミーゲートスタックを形成すること、１つまたは複数のスペーサ３（３１，３２）をダミーゲートスタックの傍に設けること、第１領域内でのソース（Ｓ）／ドレイン（Ｄ）領域（拡張領域／接合領域）の活性化、および追加のシリサイド化を含む。ソース／ドレイン領域の活性化のために、さらに、ソース／ドレイン領域にシリサイド領域を形成するために、アニールプロセスが必要となる。このアニールプロセスは、高温プロセスを含む。これは、高温負荷プロセスである。アニールプロセスの温度は、一般的には５００℃より高く、好ましくは８００℃より高く、より好ましくは８００℃から１２００℃である。スパイクアニールまたは高速熱アニール（ＲＴＡ）を利用してもよい。
【００４０】
好ましくは、スペーサ３（３１，３２）は、絶縁材料、例えば二酸化ケイ素（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）またはシリコン酸窒化物（ＳｉＯＮ）を含む。スペーサ３は、例えばＳｉＮ／ＳｉＯのようなスタック構造を含んでもよい。スペーサ３（３１，３２）は、ＡＬＤまたはＣＶＤにより堆積させてもよく、異方性エッチングによりパターニングしてもよい。当業者に既知の他の任意の方法が用いられてもよい。
【００４１】
ダミーゲート電極材料を除去した後、下位のゲート誘電体層２が露出する。ダミーゲート電極材料の除去は、下位のゲート誘電体材料に対して選択的であるエッチングプロセスを利用して行われてもよい。より具体的に言うと、１つまたは複数の第１埋め込み層８（例えば誘電体層８）が形成されてもよい。誘電体層８（例えばプリメタル(premetal)誘電体層）の形成は、例として、ＣＶＤを利用して誘電体層８を堆積させ、続いて研磨して誘電体８（または、埋め込み層もしくは埋め込み層のスタック、または誘電体埋め込み層のスタック）の前面８１，３２１，３１１に一致するレベルとして（例えばＣＭＰを利用して）、ゲート領域内のダミーゲート電極材料を露出させることにより行われてもよい。誘電体層８は、後続のダミーゲート電極材料を除去するエッチングプロセス中に、下位のソース／ドレイン領域、シリサイド領域およびスペーサ３を保護する保護層を形成する。あるいは、ソース／ドレイン領域とシリサイド領域の上、およびスペーサ３のそばに、保護誘電体ライナが形成されてもよい。ダミーゲート電極材料は、ＣＭＰなしのハードマスク開口プロセスを利用して除去されてもよい。ダミーゲート電極材料を除去すると、側壁スペーサ３の間にトレンチ（深さｄ）が形成される。トレンチは、ゲート誘電体２の上面と、スペーサ構造３（３２２）の内側側壁とにより画定される。ダミーゲート電極材料の除去後、ゲート誘電体層２は依然としてゲートスタック内に存在する。
【００４２】
次に、前記スペーサ組の内側側壁間に、最終ゲート電極層が付加される。本発明の好ましい実施形態に従って、これは以下のように達成できる。
【００４３】
連結したコンフォーマルな拡散層４（例えばシリコン層）が付加される。拡散層は、少なくともゲート誘電体層の上、スペーサ組の内側側壁の上、さらにスペーサ組（３１１および／または３２１）の上面８１１の上（または前面の上）に、例えば図２に示すように延在し、少なくとも部分的に覆い、または存在する。提示した例で、スペーサ構造３はそれぞれ、第１スペーサ３１と第２スペーサ３２（選択的である）を含むことに留意されたい。スペーサ３２（より一般的にはスペーサ構造３）の内側側壁３２２は、ゲートトレンチを横方向に(laterally)画定する。
【００４４】
拡散層は、例えばシリコンを含んでもよく、またはシリコンから成ってもよく、例えばＣＶＤプロセスにより付加されてもよい。拡散層４の厚さは、好ましくは２ｎｍから１０ｎｍであり、例えば５ｎｍである。ＣＶＤ堆積したこのシリコン層は、例えば６００℃で堆積させることができる。好ましくは、拡散層は、基板の前面の上方と、ゲートトレンチの内側（すなわちゲート誘電体２とスペーサ構造３の内側側壁３２２の上）に、実質的にコンフォーマルな方法で適用可能であるべきである。
【００４５】
次に、金属を含む金属層５が、拡散層４の上であって、少なくともスペーサ組の上面（または前面）に対応する領域に、あるいは当該領域のみに設けられる（図３を参照）。金属層は、例えば、室温でのプラズマ気相成長（ＰＶＤ）またはＣＶＤによりアルミニウム層を堆積させたアルミニウム層であってもよく、例えば厚さ２０ｎｍであってもよい。場合によっては、特定の状況下で、金属層５の或る金属がゲートトレンチの中に入ってもよいが、これは必須ではない。例えば、金属層は、コンフォーマルであるという条件と同様の条件を有する必要はない。実際、以下のことが示されてきた。すなわち、拡散層４の上（したがって、好ましくは物理的に直接接触する）、ゲートトレンチの外側、前面８１の上、および／またはスペーサ組の上面８１１の上にある金属層５の金属は、拡散層に沿って、ゲート誘電体領域に対応する領域における拡散層部分に向けて、その位置まで、ゲートトレンチ内に拡散することがある。
【００４６】
次に、アニールステップが施される。アニールステップは、金属の拡散層４内への拡散を付勢する(drive)ように、かつ、拡散層内の金属を、ゲート誘電体領域に対応する領域における拡散層部分に向けて拡散させるように調製される。図４に示すように、アニールステップは、拡散層４と金属層５が完全に融合して複合構造を有する単一の融合層６（例えば、シリコンアルミニウム合金などの合金層）となるように施されてもよい。好ましくは、アニールステップは４５０℃から５５０℃（例えば約５００℃）で施される。アニールステップは、フォーミングガスの存在下（例えばＮ２雰囲気下）で実施されてもよい。アニール時間を調節して所望の効果を達成できる。また、アニール時間は、例えば温度と距離（垂直距離で近似してもよい）に依存することがあり、金属は拡散してゲート電極領域に達する必要がある。アニール時間は、例えば１分から６０分（例えば５分）であってもよい。垂直距離は、下位の基板の主面に垂直な方向に沿った距離に一致してもよい。
【００４７】
スペーサ組の上面（３１１，３２１）および／または前面８１に対応する領域における金属層と、ゲート誘電体層の上の領域における拡散層の上面との間の垂直距離は、６０ｎｍから１７０ｎｍ、例えば６０ｎｍから１２０ｎｍであってもよい。例えば拡散アニールステップを５００℃で実施する場合、好ましくは、当該距離は１７０ｎｍより小さくてもよい。
【００４８】
好ましくは、拡散層はシリコン層またはシリコン含有層であるが、同様の方法で付加でき、当業者に理解されるだろう以下のような層も使用可能である。すなわち、拡散および／または融合して、前述のように結びついた金属（層）と相互作用することにより、ゲート電極層として動作可能な合金になるような層である。
【００４９】
最後に、スペーサ組３の内側側壁３２２間で残っている開口領域７０が、当業者に既知の最先端の技術による最終ゲート金属充填層７（例えば、Ｗ層、Ａｌ層またはＣｕ層）で充填される（図５を参照）。例えば、基板の前面の上方に、ゲートトレンチを充填し、場合によってはトレンチに隣接する領域を覆う金属層を堆積させてもよい。次に、ＣＭＰ工程を施し、例えば、前面８１またはスペーサ３の上面（３１１，３２１）のレベルに一致するレベル、またはこのレベルに平行であってより低いレベルまで、ゲート領域の外側の金属層を除去できる。複合構造を有する層６が最終のデバイス内に残ることに留意されたい。
【００５０】
小さいゲートトレンチ寸法に対応する小さいゲート寸法（例えば２０ｎｍ以下のゲート長）に対して、最終のトランジスタデバイスのしきい値電圧のさらに良好な制御を達成できることは、本発明の実施形態の利点である。
【００５１】
上記実施形態は、プレーナ型の活性領域または活性層を有するトランジスタデバイスに関する。活性領域または活性層の上面は、周囲の基板前面と一体で平坦である。図６は、非プレーナ型デバイス（例えばＦＩＮＦＥＴデバイス、または、活性層もしくは領域９が基板の前面から突出した他のデバイス）の場合であっても本発明の実施形態を適用可能であることを示す。活性層は、例えば、基板１の前面の上にＦＩＮ構造９として設けられてもよい。そして、ダミーゲート構造または最終ゲート構造は、活性領域の上に少なくとも部分的に設けられてもよく、さらに、第１領域で、突出領域（例えばＦＩＮ構造）の周りに、特定の方向から見てＦＩＮ構造を「包む」ように設けられてもよい。第２領域で、同じダミーゲート構造または最終ゲート構造が、ＦＩＮ構造の近傍で延在しつつ、例えば基板の上のさらに遠くで隣接するＦＩＮ構造に向かって基板１の上に設けられてもよい。１つまたは複数の突出活性領域（例えばＦＩＮ構造）を有する実施形態では、以下のことが理解されるだろう。すなわち、ダミーゲート構造により画定されるトレンチ内、例えばＦＩＮ構造に近接した基板上の領域に金属電極層を設けることはさらに困難であり、これは、中間基板(intermediate substrate)の前面の上での高さ変動の増加に起因する。高さ変動は図６に矢印ｄ’で表されるところ、矢印ｄ’の下端は、ＦＩＮに近接した（例えば近接し、密集した２つのＦＩＮ(closely spaced)の間の）領域における誘電体層の上面のレベル（それ自体は図示せず）である。その結果、本発明の実施形態は、さらに好都合であろう。
【００５２】
次のプロセスパラメータの組み合わせでうまくいくことが判っている。
・厚さ約５ｎｍの多結晶シリコンの拡散層を、６００℃でＣＶＤにより堆積させる。
・拡散層の上に、厚さ約２０ｎｍのアルミニウム層をＰＶＤまたはＣＶＤにより堆積させる。
・Ｎ２雰囲気下、５００℃で約５分間熱アニールを施す。
【００５３】
さらに、スペーサ組の内側側壁の間の水平距離に対応するゲート長さの典型的な寸法に対する当業者に知られた種々の「技術ノード」について、拡散層の種々の最適厚さが存在してもよいことが理解されるであろう。例えば、２０ｎｍノードと１４ｎｍノードの場合、最適厚さは約５ｎｍである。１０ｎｍノードの場合、この最適厚さはより小さいと予測され、例えば４ｎｍでありうる。７ｎｍノードの場合、最適な厚さは３ｎｍでありうる。金属層（金属ソースとも称される）の厚さは、全ノードについて約２０ｎｍでありうる。一般化すると、拡散層／金属層の一般的な組み合わせ（例えばシリコン層／金属層）は、５ｎｍ／２０ｎｍの組み合わせ厚さを有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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