(57)【要約】【課題】簡易な構成によって各画素の寄生容量を抑制し、かつ、キャパシタの保持容量を大きくすること可能で、簡易なプロセスによって製造可能な表示パネル等を提供する。【解決手段】本実施形態の各ピクセル２０は、基板５０上に積層され、ゲート電極５１、ソース電極５２及びドレイン電極５３を有する有機ＴＦＴ２１と、データ線Ｘと有機ＴＦＴ２１を介して接続されるとともに、基板５０上に積層される基準電極６１と、基準電極６１上に、かつ、ゲート電極５１の非形成領域上に積層されるコモン電極７０と、コモン電極７０上で、かつ、ゲート電極５１の非形成領域上に積層されつつ、異なる走査線Ｙに属する隣接するピクセル２０の、ゲート電極５１の形成領域上に形成される画素電極８１と、を有し、各ピクセル２０のコモン電極７０が、隣接する他のピクセル２０のコモン電極７０と電気的かつ物理的に接続される構成を有している。【選択図】図２
2014010435.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線の各交点に設けられた複数のピクセルであって、前記走査線及び前記データ線からの制御信号に基づいて、画素表示が制御される複数のピクセルと、
を備え、
前記複数のピクセルの各ピクセルが、
基板上に積層され、ゲート電極、ソース電極及びドレイン電極を有する薄膜トランジスタと、
前記データ線と前記薄膜トランジスタを介して接続されるとともに、前記基板上に積層される基準電極と、
前記基準電極上に、かつ、前記ゲート電極の非形成領域上に積層されるコモン電極と、
前記コモン電極上で、かつ、前記ゲート電極の非形成領域上に積層される画素電極であって、異なる前記走査線に属し、隣接するピクセルの前記ゲート電極の形成領域上に形成される画素電極と、
を有することを特徴とする表示パネル。
【請求項２】
前記各ピクセルでは、前記基準電極と前記コモン電極によって第１キャパシタが形成されるとともに、前記コモン電極と前記画素電極及び前記ゲート電極と前記画素電極によって第２キャパシタが形成され、
前記各ピクセルが、前記第１キャパシタと前記第２キャパシタが電気的に並列接続する構造を備える、請求項１に記載の表示パネル。
【請求項３】
前記各ピクセルのコモン電極が、該当するピクセルが属するデータ線上に形成されている、請求項１又は２に記載の表示パネル。
【請求項４】
前記各ピクセルのコモン電極が、
前記基準電極上に、かつ、前記ゲート電極の非形成領域上に積層される第１領域と、    前記該当するピクセルが属するデータ線上に形成されている第２領域と、
前記第１領域と前記第２領域とを接続する第１接続部と、
前記第１領域と隣接するピクセルのコモン電極と接続する第２接続部と、
を有している、請求項３に記載の表示パネル。
【請求項５】
前記薄膜トランジスタのチャネルを形成する半導体層上であって前記ゲート電極下に形成されるとともに、前記基準電極と前記コモン電極との間に形成される第１誘電体層と、
前記コモン電極又は前記ゲート電極と前記画素電極との間に形成される第２誘電体層と、
を更に備える、請求項１〜４のいずれか１項に記載の表示パネル。
【請求項６】
請求項１〜５のいずれか１項に記載の表示パネルと、
複数の走査線を駆動する走査線駆動回路と、
複数のデータ線を駆動するデータ線駆動回路と、
を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル及びその表示素子パネルを備えた表示装置に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイ、有機ＥＬディスプレイ及び電子ペーパー等の表示装置は、より一層の薄型化、フレキシブル化、及び、大画面化とともに、その製造コストを抑制しつつ、高階調の表示機能が求められている。特に、これらの表示装置においては、パッシブマトリクス駆動方式とアクティブマトリクス駆動方式の２つの駆動方式があり、双方にそれぞれの利点がある。また、アクティブマトリクス駆動方式は、パッシブマトリクス駆動方式より、高階調実現が可能であるが、薄膜トランジスタ（ＴＦＴ）及び保持容量を画素内に形成する必要があることから、製造コストが高い。
【０００３】
一方、アクティブマトリクス駆動型表示装置を比較的安価に製造する製造方法として、表示装置に用いるＴＦＴを含めた複数の画素から構成される表示パネルを、スクリーン印刷又はグラビア印刷等の印刷によって形成する手法が検討されている。
【０００４】
また、アクティブマトリクス駆動型表示装置は、各画素の構造上発生する寄生容量に対して十分に大きな保持容量を確保する必要がある。しかしながら、このような印刷によって生成される表示パネルにおいては、一般的なＴＦＴ作成法であるフォトリソグラフィ法に比べ、高精細なパターン作製が困難であることから、寄生容量が増加し、保持容量が減少する傾向にある。
【０００５】
そこで、このようなアクティブマトリクス駆動型表示装置にあっては、例えば、各画素のキャパシタ構造部の絶縁膜の膜厚のみを薄くすることによって当該保持容量を確保するもの（例えば、特許文献１、２）が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２０７７４号公報
【特許文献２】特開２０１０−２６２００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記各特許文献であっては、キャパシタ構造部の絶縁膜の膜厚のみを薄くする構成を実現するために、各画素における構造が複雑になり、かつ、製造工程におけるプロセスも増加してしまう。
【０００８】
本発明は、上記課題を解決するためになされたものであって、その目的は、各画素の構造を変化させること無く、各画素の寄生容量を抑制しつつ、かつ、キャパシタの保持容量を大きくすること可能であり、簡易なプロセスによって製造可能な表示パネル等を提供することにある。
【課題を解決するための手段】
【０００９】
（１）上記課題を解決するための本発明に係る表示パネルは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線の各交点に設けられた複数のピクセルであって、前記走査線及び前記データ線からの制御信号に基づいて、画素表示が制御される複数のピクセルと、を備え、各ピクセルが、基板上に積層され、ゲート電極、ソース電極及びドレイン電極を有する薄膜トランジスタと、前記データ線と前記薄膜トランジスタを介して接続されるとともに、前記基板上に積層される基準電極と、前記基準電極上に、かつ、前記ゲート電極の非形成領域上に積層されるコモン電極と、前記コモン電極上で、かつ、前記ゲート電極の非形成領域上に積層されつつ、異なる前記走査線に属する隣接するピクセルの前記ゲート電極の形成領域上に形成される画素電極と、を有することを特徴とする。
【００１０】
本発明によれば、各ピクセルが、薄膜トランジスタと、データ線と薄膜トランジスタを介して接続されるとともに、基板上に薄膜トランジスタが形成された面と同一平面上に形成される基準電極と、基準電極上に、かつ、ゲート電極の非形成領域上に積層されるコモン電極と、コモン電極上で、かつ、ゲート電極の非形成領域上に積層されつつ、異なる前記走査線に属する隣接するピクセルの前記ゲート電極の形成領域上に形成される画素電極とを有し、各ピクセルのコモン電極が、隣接する他のピクセルのコモン電極と電気的かつ物理的に接続される。
【００１１】
すなわち、本発明に係る表示パネルは、基準電極上と画素電極との間にコモン電極又は他のピクセルのコモン電極が形成されることになるので、画素電極を、該当する薄膜トランジスタのゲート電極上を避けて形成することができる。
【００１２】
したがって、本発明に係る表示パネルは、画素電極とコモン電極及間の膜厚を基準電極とコモン電極間の膜厚に対して薄くした場合であっても、各画素において、ゲート電極と画素電極のオーバーラップ、又は、データ線と画素電極のオーバーラップによって発生する寄生容量が大きくならず、キャパシタを構成する電極間の距離を短くすることができるので、キャパシタの保持容量を大きくすることができる。
【００１３】
また、本発明に係る表示パネルは、基準電極とコモン電極によってキャパシタを形成すること、及び、コモン電極と画素電極によってキャパシタを形成することができるので、これらのキャパシタを電気的に並列に接続する構造を有することによって各ピクセルの保持容量を大きくすることができる。
【００１４】
この結果、本発明に係る表示パネルは、簡易な構成によって各画素の寄生容量を抑制しつつ、キャパシタの保持容量を大きくすることができるとともに、寄生容量に対するデザインのフレキシブル性を維持し、かつ、簡易なプロセスによって製造することができる。
【００１５】
（２）また、本発明に係る表示パネルは、前記各ピクセルでは、前記基準電極と前記コモン電極によって第１キャパシタが形成されるとともに、前記コモン電極と前記画素電極及び前記ゲート電極と前記画素電極によって第２キャパシタが形成され、前記各ピクセルが、前記第１キャパシタと前記第２キャパシタが電気的に並列接続する構造を備える構成を有している。
【００１６】
本発明によれば、各ピクセルにおいて、基準電極とコモン電極によって第１キャパシタが形成されるとともに、コモン電極と画素電極によって第２キャパシタが形成され、各ピクセルが、第１キャパシタと第２キャパシタが電気的に並列接続する構造を備えるので、本発明に係る表示パネルは、各ピクセルにおける保持容量を大きくすることができる。
【００１７】
（３）また、本発明に係る表示パネルは、前記各ピクセルのコモン電極が、該当するピクセルが属するデータ線上に形成されている構成を有している。
【００１８】
本発明によれば、各ピクセルのコモン電極が、該当するピクセルが属するデータ線上に形成されているので、本発明に係る表示パネルは、データ線と画素電極によって生じる寄生容量をも抑制することができる。したがって、本発明に係る表示パネルは、簡易な構成によって各ピクセルの寄生容量を小さくすることができる。
【００１９】
（４）また、本発明に係る表示パネルは、前記各ピクセルのコモン電極が、前記基準電極上に、かつ、前記ゲート電極の非形成領域上に積層される第１領域と、前記該当するピクセルが属するデータ線上に形成されている第２領域と、前記第１領域と前記第２領域とを接続する第１接続部と、前記第１領域と隣接するピクセルのコモン電極と接続する第２接続部と、を有している構成をしている。
【００２０】
この発明によれば、前記各ピクセルのコモン電極が、前記基準電極上に、かつ、前記ゲート電極の非形成領域上に積層される第１領域と、前記該当するピクセルが属するデータ線上に形成されている第２領域と、前記第１領域と前記第２領域とを接続する第１接続部と、前記第１領域と隣接するピクセルのコモン電極と接続する第２接続部と、を有しているので、本発明に係る表示パネルは、たとえ、データ線上におけるコモン電極が当該データ線と短絡した場合であっても、第１接続部のみ後処理すれば、当該データ線からピクセルデータが供給される他のピクセルが欠陥画素になるなどの当該他のピクセルに与える不具合を防止することができる。
【００２１】
（５）また、本発明に係る表示パネルは、前記薄膜トランジスタのチャネルを形成する半導体層上であって前記ゲート電極下に形成されるとともに、前記基準電極と前記コモン電極との間に形成される第１誘電体層と、前記コモン電極又は前記ゲート電極と前記画素電極との間に形成される第２誘電体層と、を更に備える、構成を有している。
【００２２】
この発明によれば、薄膜トランジスタのチャネルを形成する半導体層上であってゲート電極下に形成されるとともに、基準電極と前記コモン電極との間に形成される第１誘電体層と、コモン電極又はゲート電極と画素電極との間に形成される第２誘電体層と、を更に備えるので、本発明に係る表示パネルは、単一のコモン電極を用いて第１キャパシタと第２キャパシタを構成することができるとともに、ゲート絶縁膜と基準電極と前記コモン電極との間に形成されるキャパシタの誘電体及びゲート電極と画素電極との間に形成されるキャパシタとコモン電極と画素電極との間に形成されるキャパシタの誘電体をそれぞれ共用することができる。
【００２３】
したがって、本発明に係る表示パネルは、簡易な構成によって各画素の寄生容量を抑制しつつ、かつ、キャパシタの保持容量を大きくすること可能であり、簡易なプロセスによって製造することができる。
【００２４】
（６）上記課題を解決するための本発明に係る表示装置は、（１）〜（５）のいずれかのアクティブマトリクス駆動型の表示パネルと、複数の走査線を駆動する走査線駆動回路と、複数のデータ線を駆動するデータ線駆動回路と、を備えることを特徴とする。
【００２５】
本発明によれば、表示パネルの各ピクセルが、薄膜トランジスタと、データ線と薄膜トランジスタを介して接続されるとともに、基板上に薄膜トランジスタが形成された面と同一平面上に形成される基準電極と、基準電極上に、かつ、ゲート電極の非形成領域上に誘電体層等を介して積層されるコモン電極と、コモン電極上で、かつ、ゲート電極の非形成領域上に誘電体層等を介して積層されつつ、異なる前記走査線に属する隣接するピクセルの前記ゲート電極の形成領域上に形成される画素電極とを有し、各ピクセルのコモン電極が、隣接する他のピクセルのコモン電極と電気的かつ物理的に接続される。
【００２６】
したがって、本発明に係る表示装置は、画素電極を該当する薄膜トランジスタのゲート電極上を避けて形成することができるので、例えば、当該ゲート電極と画素電極で挟まれた誘電体層によって生じる寄生容量を抑制することができる。
【００２７】
また、本発明に係る表示装置は、例えば、基準電極とコモン電極に挟まれた誘電体層によってキャパシタを形成すること、及び、コモン電極と画素電極によって挟まれた誘電体層によってキャパシタを形成することができるので、これらのキャパシタを電気的に並列に接続する構造を有することによって保持容量を大きくすることができる。
【００２８】
特に、本発明に係る表示装置は、画素電極とコモン電極間に存在する誘電体層を基準電極とコモン電極に存在する誘電体層に対して厚さを薄くしても、各画素において、ゲート電極と画素電極及びデータ線と画素電極間のオーバーラップなどによって発生する寄生容量が一般的な画素構成に比べて非常に少なくなることから、キャパシタを構成する各電極の線幅やアライメントズレ等により発生する寄生容量の影響を小さくすることができる。
【００２９】
この結果、本発明に係る表示装置は、簡易な構成によって各画素の寄生容量を抑制しつつ、かつ、キャパシタの保持容量を大きくすること可能であり、寄生容量に対するデザインのフレキシブル性を維持しつつ、簡易なプロセスによって製造することができる。
【発明の効果】
【００３０】
本発明に係る表示パネル及び表示装置は、簡易な構成によって各画素の寄生容量を抑制しつつ、かつ、キャパシタの保持容量を大きくすること可能であり、寄生容量に対するデザインのフレキシブル性を維持しつつ、簡易なプロセスによって製造することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る表示装置の構成を示す構成図であって、各ピクセルについて等価回路を用いて示す構成図である。
【図２】一実施形態における一のピクセルの構成を示す上面図である。
【図３】一実施形態における画素電極を省略した場合の一のピクセルの構成を示す上面図である。
【図４】一実施形態におけるピクセルの構成を示す断面図であって、データ線の配列方向（図２のＡ−Ａ’）から観察されたピクセル構成を示す断面図である。
【図５】一実施形態におけるピクセルの構成を示す断面図であって、走査線の配列方向（図２のＢ−Ｂ’）から観察されたピクセル構成を示す断面図である。
【図６】一実施形態のピクセルの構成原理を説明するために用いる当該ピクセルの等価回路図である。
【図７】従来のピクセルの等価回路図である。
【図８】本発明のピクセルの構成原理を説明するための図（その１）である。
【図９】本発明のピクセルの構成原理を説明するための図（その２）である。
【図１０】比較例のピクセルの構成を示す上面図（その１）である。
【図１１】比較例のピクセルの構成を示す上面図（その２）である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、有機半導体を用いた薄膜トランジスタ（ＴＦＴ）を有するピクセル回路によって各画素が構成されるアクティブマトリクス駆動型の表示パネル及び表示装置に対して、本発明に係る表示パネル及びそれを用いた表示装置を適用した場合の実施形態である。ただし、本発明は、その技術的思想を含む範囲内で以下の実施形態に限定されない。
【００３３】
［１］表示装置
まず、図１を用いて本実施形態の表示装置１００について説明する。なお、図１は、各画素について等価回路を用いて示す本実施形態の表示装置１００の構成を示す構成図である。
【００３４】
本実施形態においては、電気泳動媒体素子又は電子粉流体などの電気表示材料をピクセル２０毎に制御する表示パネル１０を用いて本実施形態の表示装置を説明する。なお、電気泳動媒体素子又は電子粉流体などの電気表示材料は、一般的に電子ペーパーの用途に用いるものである。また、本実施形態の表示装置１００は、各画素の液晶表示素子を駆動する表示パネルを有する表示装置であっても、各画素の有機ＥＬ素子を駆動する表示パネルを有する表示装置であってもよい。
【００３５】
本実施形態の表示装置（以下、「バックプレーン」ともいう。）１００は、図１に示すように、電気表示材料を個々に制御する複数のピクセル２０を有し、所定の画像を表示する表示パネル１０と、複数のデータ線Ｘを介して各ピクセル２０を制御するデータ線駆動回路３０と、複数の走査線Ｙを介して各ピクセル２０を制御する走査線駆動回路４０と、を備えている。
【００３６】
表示パネル１０は、図１に示すように、列方向に沿って延伸するｍ列のデータ線Ｘ１〜Ｘｍ（ｍは整数）と、行方向に沿って延伸するｎ行の走査線Ｙ１〜Ｙｎ（ｎは整数）との交差部に対応する位置に、ｎ行ｍ列に配列された複数の（ｎ×ｍ個の）ピクセル２０を有している。
【００３７】
各ピクセル２０は、電気泳動媒体素子又は電子粉流体などの図示しない電気表示材料を制御するために用いる有機ＴＦＴ２１及びキャパシタＣｓを有し、各ピクセル２０に供給された該当する走査線Ｙ及びデータ線Ｘからの信号（以下、「ピクセルデータ」という。）に基づいて、電気表示材料を制御するための構造を有している。
【００３８】
特に、有機ＴＦＴ２１は、ゲート電極５１、ソース電極５２、ドレイン電極５３、有機半導体層５４及びゲート絶縁膜５５から構成されていればよく、構造形態としては、トップゲートボトムコンタクト構造、又は、トップゲートトップコンタクト構造のいずれの構造であってもよい。
【００３９】
また、各ピクセル２０のキャパシタ（保持容量）Ｃｓとしては、第１キャパシタ２２、第２キャパシタ２３及び画素の情報を保持する情報保持用キャパシタ２４が形成され、第１キャパシタ２２、第２キャパシタ２３及び情報保持用キャパシタ２４は、有機ＴＦＴ２１とコモン電極（Ｖｃｏｍ）７０に接続されている。
【００４０】
なお、本実施形態の有機ＴＦＴ２１及びキャパシタＣｓを含む本実施形態のピクセル２０の構造の詳細については後述する。
【００４１】
データ線駆動回路３０は、図示しない制御回路の制御の下、複数のデータ線Ｘ１〜Ｘｍを有し、この各データ線Ｘ１〜Ｘｍを介し各ピクセル２０にピクセルデータをそれぞれ供給する。特に、データ線Ｘ１〜Ｘｍは、各ピクセル２０の有機ＴＦＴ２１のソース電極５２に接続される。
【００４２】
なお、ピクセルデータは、階調表示を行うための多値のデータに相当する信号であって、例えば、複数通りの電圧値の信号を各ピクセル２０に供給する。
【００４３】
走査線駆動回路４０は、図示しない制御回路の制御の下、図１に示すように、ｎ行の複数の走査線Ｙ１〜Ｙｎを有し、所定のタイミングでｎ行の走査線Ｙ１〜Ｙｎを順に一つずつ選択する垂直走査を行うように構成されている。特に、走査線Ｙ１〜Ｙｎは、各ピクセル２０の有機ＴＦＴ２１のゲート電極５１に接続される。また、走査線駆動回路４０は、ｎ×ｍ個のピクセル２０のうち選択された一つの走査線Ｙに接続された各ピクセル２０（一行分の画素）の有機ＴＦＴ２１をオン状態に設定する。
【００４４】
［２］ピクセル
次に、図２〜図８の各図を用いて本実施形態のピクセル２０について説明する。なお、図２は、本実施形態の一のピクセル２０の構成を示す上面図であり、図３は、図２において画素電極８１を省略した場合の一のピクセル２０の構成を示す上面図である。また、図４は、データ線Ｘの配列方向（図２のＡ−Ａ’）から観察された本実施形態のピクセル２０の構成を示す断面図であり、図５は、走査線Ｙの配列方向（図２のＢ−Ｂ’）から観察された本実施形態のピクセル２０の構成を示す断面図である。さらに、図６は、本実施形態のピクセル２０の構成原理を説明するために用いる当該ピクセル２０の等価回路図、図７は、従来のピクセルの等価回路図、並びに、図８及び図９は、本発明のピクセル２０の構成原理を説明するための図である。
【００４５】
［２．１］ピクセルの構成
（ピクセルの基本構成）
本実施形態の各ピクセル２０は、図２〜図５に示すように、基板５０上に積層され、ゲート電極５１、ソース電極５２及びドレイン電極５３を有する有機ＴＦＴ２１と、データ線Ｘと有機ＴＦＴ２１を介して接続されるとともに、基板５０上に積層される基準電極６１と、基準電極６１上に、かつ、ゲート電極５１の非形成領域上に積層されるコモン電極７０と、コモン電極７０上で、かつ、ゲート電極５１の非形成領域上に積層されつつ、異なる走査線Ｙに属する隣接するピクセル２０の、ゲート電極５１の形成領域上に形成される画素電極８１と、を有し、各ピクセル２０のコモン電極７０が、隣接する他のピクセル２０のコモン電極７０と電気的かつ物理的に接続される構成を有している。
【００４６】
そして、本実施形態の各ピクセル２０おいて、図６の等価回路に示すように、このような構成を有することによって、基準電極６１とコモン電極７０によって第１キャパシタ２２が形成されるとともに、コモン電極７０と画素電極８１とによって、及び、ゲート電極５１画素電極８１とによって第２キャパシタ２３が形成され、第１キャパシタ２２と第２キャパシタ２３が電気的に並列接続される。したがって、各ピクセル２０は、各ピクセル２０の保持容量を大きくすることができるようになっている。
【００４７】
また、本実施形態の各ピクセル２０は、例えば、図７に示す従来のピクセル構造によって発生する寄生容量Ｃｐ１及びＣｐ２を抑制し、又は、キャンセルすることができるので、簡易な構成によって各画素の寄生容量を抑制しつつ、かつ、各ピクセル２０のキャパシタＣｓの保持容量を大きくすること可能であり、簡易なプロセスによって製造することができるようになっている。
【００４８】
なお、図６及び図７に示す寄生容量Ｃｐ０は、有機半導体層５４とゲート電極５１との間に発生する寄生容量である。
【００４９】
通常、各ピクセルにおいて、有機ＴＦＴのゲート電極上に当該有機ＴＦＴの駆動によって制御される画素電極（すなわち、同一のピクセルに属する画素電極）が形成されている場合には、図８に示すように、その構造上、ゲート電極と画素電極との間において寄生容量Ｃｐ１が発生し、画素間の階調のバラツキや画素表示性能の劣化など寄生容量Ｃｐ１によるフィードスルー電圧の影響が大きくなる。
【００５０】
また、寄生容量Ｃｐ１は、有機ＴＦＴのサイズに比例して大きくなり、有機ＴＦＴを印刷など微細に形成することができない場合には、その影響は少なくない。なお、図８は、データ線Ｘの配列方向から観察された、ゲート電極５１上に画素電極が形成さている場合のピクセルの構成を示す断面図である。
【００５１】
一方、寄生容量Ｃｐ１を小さくするためには、又は、抑制するためには、当該寄生容量Ｃｐ１が発生する電極同士を厚膜化した絶縁層によって十分に離隔する必要がある。しかしながら、絶縁膜を厚膜化した場合には、コンタクトホール等によってピクセル電極と基準電極間の導通の確保することが困難となる場合も多い。
【００５２】
また、このような構造において、各ピクセルにおける保持容量を確保するためには、上記したように、当該保持容量を確保するための構造（すなわち、キャパシタの構造）を複雑にする必要があり、簡易な構成及び簡易なプロセスによって形成することは難しい。
【００５３】
そこで、本実施形態のピクセル２０は、上記のような構成を有することによって、画素電極８１を、当該画素電極８１を駆動する同一のピクセル２０に属する有機ＴＦＴ２１のゲート電極５１上に積層することを避けて形成するので、当該ゲート電極５１と画素電極８１によって生じる寄生容量Ｃｐ１を抑制することができるようになっている。
【００５４】
すなわち、本実施形態においては、図４及び図６に示すように、有機ＴＦＴ２１のゲート電極５１上には、隣接する他のピクセル２０に属する画素電極８１’（隣接する他の走査線Ｙによって制御される画素電極）が形成されるので、画素電極８１のサイズを確保しつつ（画素の開口率を維持しつつ）、当該ゲート電極５１と画素電極８１によって生じる寄生容量を抑制することができるようになっている。
【００５５】
また、本実施形態のピクセル２０は、図４及び図５に示すように、基準電極６１とコモン電極７０によって第１キャパシタ２２を形成すること、及び、コモン電極７０と画素電極８１によって、かつ、ゲート電極５１と隣接する画素電極８１’とによって第２キャパシタ２３を形成することができるので、これらのキャパシタを電気的に並列に接続する構造を有することによって各ピクセル２０における保持容量を大きくすることができるようになっている。
【００５６】
特に、本実施形態においては、図４に示すように、ゲート電極５１と隣接する他の走査線Ｙによって制御される画素電極８１’とによっても第２キャパシタ２３を形成することができる。すなわち、該当するピクセルが駆動する際には、他の走査線Ｙによって制御される画素電極８１’は、駆動していないので、この関係から、ゲート電極５１と隣接する他の走査線Ｙによって制御される画素電極８１’とによっても第２キャパシタ２３を形成することができる。したがって、各ピクセル２０における保持容量を大きくすることができるようになっている。
【００５７】
すなわち、従来のピクセル構造であればゲート電極と画素電極との間で寄生容量となる寄生容量Ｃｐ１が、各ピクセル２０においては、図６に示すように、電位変動の無い他の走査線Ｙ（ｊ−１）と接続されるので、当該寄生容量Ｃｐ１を保持容量Ｃｓとして用いることができるようになる。したがって、本実施形態のピクセル２０においては、寄生容量Ｃｐ１そのものを抑制することができるので、当該ゲート電極５１と画素電極８１と間の距離、具体的には、ゲート電極５１と画素電極８１間に形成される誘電体層として機能する絶縁層（後述の第２絶縁層６３）の厚さを考慮する必要はない。
【００５８】
したがって、本実施形態においては、画素電極８１とコモン電極７０及び基準電極６１とコモン電極７０との厚さを薄くしても、各画素において、ゲート電極５１と画素電極８１にオーバーラップなどによって発生する寄生容量Ｃｐ１を大きくすることなく、キャパシタＣｓを構成する各電極の距離を短くすることができるので、各ピクセル２０におけるキャパシタＣｓの保持容量を大きくすることができるようになっている。
【００５９】
特に、本実施形態のピクセル２０では、有機ＴＦＴ２１のチャネルを形成する有機半導体層５４上であってゲート電極５１下に形成されるとともに、基準電極６１とコモン電極７０間に形成され、誘電体層として機能する第１絶縁層６２と、コモン電極７０と画素電極８１との間に形成され、誘電体層として機能する第２絶縁層６３と、備える構成を有している。
【００６０】
この構成により、各ピクセル２０は、単一のコモン電極７０を用いて第１キャパシタ２２と第２キャパシタ２３を構成することができるとともに、有機ＴＦＴ２１のゲート絶縁膜５５と、基準電極６１とコモン電極７０との間に形成される第１キャパシタ２２の誘電体とを共用することができるようになっている。
【００６１】
この結果、本実施形態のピクセル２０は、簡易な構成によって各画素の寄生容量Ｃｐ１を抑制しつつ、かつ、キャパシタＣｓの保持容量を大きくすること可能であるので、印刷などによって有機ＴＦＴ２１を微細に形成することができない場合であっても、寄生容量を抑制するための絶縁層を厚くする等のピクセル２０全体の構造を厚くすることなく、寄生容量に対するデザインのフレキシブル性を維持しつつ、簡易なプロセスによって製造することができるようになっている。
【００６２】
なお、例えば、本実施形態の第１絶縁層６２は、本発明の第１誘電体層を構成し、第２絶縁層６３は、本発明の第２誘電体層を構成する。
【００６３】
（ピクセルとデータ線Ｘとの構成上の関係）
本実施形態においては、図５に示すように、各ピクセル２０のコモン電極７０が、該当するピクセル２０が属するデータ線Ｘ上に形成されている構成を有している。特に、各ピクセル２０のコモン電極７０が、基準電極６１上に、かつ、ゲート電極５１の非形成領域上に積層される第１領域７１と、該当するピクセル２０が属するデータ線Ｘ上に形成されている第２領域７２と、第１領域７１と第２領域７２とを接続する第１接続部と、第１領域７１と隣接するピクセル２０のコモン電極７０と接続する第２接続部と、を有している。
【００６４】
なお、「該当するピクセル」とは、コモン電極が形成されているピクセルをいい、「該当するピクセルが属するデータ線」とは、当該ピクセルにピクセルデータを供給するデータ線をいう。
【００６５】
通常、各ピクセルにおいては、開口率を高めるために画素電極を大きくする必要があり、画素電極をデータ線上まで拡大することも想定される。また、プロセスによっては画素電極のアライメントの調整が的確にできない場合も多く、データ線が、当該データ線によってピクセルデータを供給するピクセルの画素電極に結果的に覆われることも多い。このため、図７及び図９に示すように、データ線Ｘと画素電極８１によって寄生容量Ｃｐ２（＝寄生容量Ｃｐ２Ａ＋Ｃｐ２Ｂ）が発生し、上述と同様に、画素間の階調のバラツキや画素表示性能の劣化など寄生容量によるフィードスルー電圧の影響が大きくなる。なお、図９は、走査線Ｙの配列方向から観察された、データ線Ｘ上に画素電極８１が形成さている場合のピクセル２０の構成を示す断面図である。
【００６６】
そこで、本実施形態のピクセル２０は、上記のような構成を有することによって、図５に示すように、コモン電極７０をデータ線Ｘ上に覆うように形成することができるので、図６に示すように、データ線Ｘと画素電極８１との間に発生する寄生容量Ｃｐ２の一部（すなわち、図６に示すＣｐ２Ｂ）の寄生容量Ｃｐ２Ｂを保持容量Ｃｓとして用いることができるようになり、寄生容量Ｃｐ２を抑制することができるので、簡易な構成によって各ピクセル２０の寄生容量を小さくすることができるようになっている。
【００６７】
特に、本実施形態のピクセル２０は、たとえ、データ線Ｘ上におけるコモン電極７０が当該データ線Ｘと短絡した場合であっても、第１接続部７３のみ切断する後処理を実行すれば、当該データ線Ｘからピクセルデータが供給される他のピクセル２０が欠陥画素になるなどの当該他のピクセル２０に与える不具合を防止することができるようになっている。
【００６８】
なお、平面視上における基準電極６１とデータ線Ｘとの間には、所定の幅のスペースが形成されており、その幅は、５μｍ〜２０μｍ程度であり、表示パネル１０におけるピクセル２０のドット密度（単位ｄｐｉ）によって決定される。
【００６９】
また、寄生容量Ｃｐ２Ａ及び保持容量Ｃｐ２Ｂは、データ線Ｘがコモン電極７０によって被覆される範囲で決定される。すなわち、寄生容量Ｃｐ２Ａは、データ線Ｘと画素電極とによって発生するものであり、保持容量Ｃｐ２Ｂは、データ線Ｘがコモン電極７０によって被覆されることによっての走査線Ｙによって制御される画素電極８１’とコモン電極７０とによって発生するものである。
【００７０】
［２．２］基板
基板５０は、有機ＴＦＴ２１及び基準電極６１を含め各ピクセル２０の支持基板をなす絶縁性のものである。基板５０としては、無機基板又は有機基板を用いることができる。
【００７１】
無機基板としては、画像表示装置のＴＦＴ基板として一般に用いられているガラス基板を好ましく挙げることができる。また、耐熱性の点ではやや劣るとされる安価な無アルカリガラス基板等であってもよい。ガラス基板の厚さは特に限定されないが、通常、０．１ｍｍ以上、２ｍｍ以下程度である。
【００７２】
有機基板としては、例えば、ポリエーテルサルホン、ポリエチレンナフタレート、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド、等からなる有機基板、又はそれらの複合基板を挙げることができる。このような有機基板は、剛性を有するものであってもよいし、厚さが５μｍ以上５００μｍ以下程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルな有機基板（プラスチック基板ともいう。）の使用は、有機ＴＦＴをフレキシブル基板とすることができるので、フレキシブルな表示装置等に適用できる。
【００７３】
［２．３］有機ＴＦＴ
（全体構成）
本実施形態有機ＴＦＴ２１は、図２〜図５に示すように、例えば、トップゲートボトムコンタクト構造の有し、基板５０上に形成されるソース電極５２及びドレイン電極５３と、ソース電極５２及びドレイン電極５３に両側で接触し、かつ、ソース電極５２及びドレイン電極５３を跨ぐように形成された有機半導体層５４と、ソース電極５２とドレイン電極５３と有機半導体層５４とを覆うように形成されたゲート絶縁膜５５と、ゲート絶縁膜５５上に形成されたゲート電極５１と、を少なくとも有している。
【００７４】
（ゲート電極）
ゲート電極５１は、有機半導体層５４のチャネル領域に平面視で対向するように設けられる。また、ゲート電極５１は、第２絶縁層６３及び隣接する他の走査線Ｙによって制御される画素電極８１’とによっても第２キャパシタ２３を形成することができるようになっている。
【００７５】
ゲート電極５１の形成材料としては、金、銀、銅、チタン、クロム、コバルト、ニッケル、アルミニウム、ニオブ、タンタル、モリブデン等の単金属及びその合金、ＩＴＯ等の遷移金属酸化物、金属ナノ粒子、導電性高分子等を挙げることができる。
【００７６】
また、ゲート電極５１は、蒸着（マスク蒸着も含む。）、スパッタリング等の方法で成膜され、その後にフォトリソグラフィ等でパターニングして形成される。ゲート電極５１の厚さは特に限定されないが、通常、２０ｎｍ〜２μｍ程度である。
【００７７】
（ゲート絶縁膜）
ゲート絶縁膜５５は、ゲート電極５１と有機半導体層５４との間を絶縁するための絶縁膜である。また、本実施形態においては、ゲート絶縁膜５５は、第１絶縁層６２によって形成される。
【００７８】
（有機半導体層）
有機半導体層５４は、図２に示すように、厚さ方向（図面の上下方向）においてはゲート電極５１とゲート絶縁膜５５との間に設けられ、面内方向（図面の左右方向）においてはソース電極５２とドレイン電極５３との間に両者を跨いで層状に設けられている。ソース電極５２とドレイン電極５３との間の有機半導体層５４はチャネル領域を含む。また、有機半導体層５４は、種々の電荷輸送性の有機半導体層５４材料によって形成することができる。例えば、有機半導体層５４を１種又は２種以上の材料で形成してもよい。
【００７９】
有機半導体層５４の形成材料としては、本態様の有機ＴＦＴ２１の用途等に応じて、所望の半導体特性を備える有機半導体層５４を形成できる材料であれば特に限定されるものではなく、一般的に有機ＴＦＴ２１に用いられる有機半導体層５４材料を用いることができる。このような有機半導体層材料としては、例えば、π電子共役系の芳香族化合物、鎖式化合物、有機顔料、有機ケイ素化合物等を挙げることができる。より具体的には、ペンタセン等の低分子系有機半導体層材料、及び、ポリピロール、ポリ（Ｎ−置換ピロール）、ポリ（３−置換ピロール）、ポリ（３，４−二置換ピロール）等のポリピロール類、ポリチオフェン、ポリ（３−置換チオフェン）、ポリ（３，４−二置換チオフェン）、ポリベンゾチオフェン等のポリチオフェン類、ポリイソチアナフテン等のポリイソチアナフテン類、ポリチェニレンビニレン等のポリチェニレンビニレン類、ポリ（ｐ−フェニレンビニレン）等のポリ（ｐ−フェニレンビニレン）類、ポリアニリン、ポリ（Ｎ−置換アニリン）等のポリアニリン類、ポリアセチレン等のポリアセチレン類、ポリジアセチレン、ポリアズレン等のポリアズレン類等の高分子系有機半導体層材料を挙げることができる。なかでも本態様においては、ペンタセン又はポリチオフェン類を好適に用いることができる。
【００８０】
有機半導体層５４の電荷移動度は、なるべく高いことが望ましく、少なくとも、０．００１ｃｍ２／Ｖｓ以上であることが望ましい。有機半導体層５４は、マスク蒸着法、スピンコート法、グラビア印刷法、ダイコート法等によって形成することできる。有機半導体層５４の厚さは特に限定されないが、通常、１０ｎｍ〜１μｍ程度である。
【００８１】
（ソース電極及びドレイン電極）
ソース電極５２とドレイン電極５３は、その間に設けられる有機半導体層５４のチャネル領域を画定するように形成される。通常、ソース電極５２のチャネル領域側の端部と、ドレイン電極５３のチャネル領域側の端部とが向かい合い、両端部間がチャネル領域となる。
【００８２】
ソース電極５２とドレイン電極５３の形成材料として、例えば、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電膜、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような導電性高分子、また、アルミニウム、銀等の単体金属及びその合金、金属ナノ粒子、ＭｇＡｇ等のマグネシウム合金、ＡｌＬｉ、ＡｌＣａ、ＡｌＭｇ等のアルミニウム合金、Ｌｉ、Ｃａをはじめとするアルカリ金属類、を挙げることができる。
【００８３】
また、ソース電極５２とドレイン電極５３は、蒸着（マスク蒸着も含む。）、ソース電極５２とドレイン電極５３と同様に、スパッタリング等の方法で成膜され、その後にフォトリソグラフィ等でパターニングして形成される。ソース電極５２とドレイン電極５３の厚さは特に限定されないが、通常、１０ｎｍ〜１μｍ程度である。
【００８４】
［２．４］基準電極
基準電極６１は、基板５０上に積層されて形成されるとともに、ドレイン電極５３と電気的に及び物理的に接続される。具体的には、基準電極６１は、ドレイン電極５３と一体的に形成されるとともに、ソース電極５２及びドレイン電極５３と基板５０上の同一平面上に形成される。そして、基準電極６１は、このような構造を有しているため、データ線Ｘと有機ＴＦＴ２１を介して電気的に接続されるようになっている。
【００８５】
また、基準電極６１上には、第１絶縁層６２によって形成される第１誘電体膜及びコモン電極７０が積層されており、当該基準電極６１は、第１絶縁層６２及びコモン電極７０とともに第１キャパシタ２２を構成する。
【００８６】
一方、基準電極６１は、当該基準電極６１が属するピクセル２０が取得するピクセルデータを供給するデータ線Ｘに同一平面上に隣接して形成され、コンタクトホール９１を介して画素電極８１に接続される。
【００８７】
具体的には、基準電極６１の形成材料として、ソース電極５２とドレイン電極５３の形成材料と同様に、例えば、ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電膜、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような導電性高分子、また、アルミニウム、銀等の単体金属及びその合金、金属ナノ粒子、ＭｇＡｇ等のマグネシウム合金、ＡｌＬｉ、ＡｌＣａ、ＡｌＭｇ等のアルミニウム合金、Ｌｉ、Ｃａをはじめとするアルカリ金属類、を挙げることができる。
【００８８】
また、基準電極６１は、ソース電極５２及びドレイン電極５３の形成時において、蒸着（マスク蒸着も含む。）、スパッタリング等の方法で成膜され、その後にフォトリソグラフィ等でパターニングして形成されることによって、ドレイン電極５３と一体的に形成される。基準電極６１の厚さは特に限定されないが、ドレイン電極５３と同様に、通常、１０ｎｍ〜１μｍ程度である。
【００８９】
［２．５］コモン電極
コモン電極７０は、図２〜図５に示すように、各ピクセル２０のコモン電極７０が、該当するピクセル２０が属するデータ線Ｘ上に形成されている構成を有している。そして、コモン電極７０は、上述したように、基準電極６１上に、かつ、ゲート電極５１の非形成領域上に積層される第１領域７１と、該当するピクセル２０が属するデータ線Ｘ上に形成されている第２領域７２と、第１領域７１と第２領域７２とを接続する第１接続部７３と、第１領域７１と隣接するピクセル２０のコモン電極７０と接続する第２接続部７４と、を有している構成をしている。
【００９０】
第１領域７１は、有機ＴＦＴ２１が形成された領域、及び、基準電極６１と画素電極８１を接続するコンタクトホール９１が形成された領域を避けつつ、基準電極６１上に第１絶縁層６２を介して積層されて形成されている。そして、第１領域７１の形状は、基準電極６１上に、かつ、ゲート電極５１の非形成領域上に積層されていれば特に限定されない。例えば、第１領域７１は、複数の四角形形状を組み合わせて形状を有している。
【００９１】
また、第１領域７１は、走査線Ｙの延伸方向に隣接する他のピクセル２０のコモン電極７０と接続するための２つの第２接続部７４を有している。具体的には、第２接続部７４は、所定の幅を有するライン形状によって形成され、データ線Ｘを跨ぐように走査線Ｙに平行に延伸し、隣接する他のピクセル２０のコモン電極７０の第１領域７１と電気的にかつ物理的に接続されている。
【００９２】
第２領域７２は、該当するピクセル２０が属するデータ線Ｘを被覆するように矩形形状によって形成されており、データ線Ｘの延伸方向において、当該データ線Ｘのピクセル２０に隣接する全ての領域が被覆されるように形成されてもよいし、当該データ線Ｘの一部が被覆されず、第１領域７１の長さに合わせて形成されていてもよい。
【００９３】
また、第２領域７２は、走査線Ｙの延伸方向に延伸し、第１領域７１と接続する隣接するための２つの第１接続部７３を有している。具体的には、第１接続部７３は、第２接続部７４と同様に、所定の幅を有するライン形状によって形成され、走査線Ｙに平行に延伸し、第１領域７１と電気的にかつ物理的に接続されている。そして、製造工程の後処理において、検査によってデータ線Ｘとコモン電極７０が短絡していると判定された場合には、第１接続部７３は、レーザ等によって切断可能に形成されている。
【００９４】
コモン電極７０の形成材料としては、Ａｌ、Ｔｉ、Ａｇ等の単金属及びその合金、金属ナノ粒子、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等を挙げることができる。コモン電極７０の形成方法としては、ＤＣマグネトロンスパッタリング法等が好ましく適用され、形成されたコモン電極７０の厚さは、１０ｎｍ〜１μｍ程度が好ましい。
【００９５】
［２．６］画素電極
画素電極８１は、コモン電極７０上に第２絶縁層６３を介して積層されて構成される。特に、本実施形態の画素電極８１は、コモン電極７０上で、かつ、ゲート電極５１が平面視において形成されていない非形成領域上に積層されて構成される。そして、画素電極８１の一部が異なる走査線Ｙに属する隣接するピクセル２０のゲート電極５１の形成領域上に形成される。また、画素電極８１の形状は、特に限定されないが、例えば、四角形形状の矩形形状によって形成される。
【００９６】
画素電極８１は、コンタクトホール９１を介して基準電極６１と接続される。また、画素電極８１の電位は、走査線Ｙ及びデータ線Ｘから供給されたピクセルデータに基づいて制御される。なお、電気泳動媒体素子又は電子粉流体などの電気表示材料は、画素電極８１と図示しない対向電極とによって形成される情報保持用キャパシタ２４を用いて制御される。
【００９７】
画素電極８１の形成材料としては、Ａｌ、Ｔｉ、Ａｇ等の単金属及びその合金、金属ナノ粒子、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等を挙げることができる。画素電極８１の形成方法としては、ＤＣマグネトロンスパッタリング法等が好ましく適用され、形成された画素電極８１の厚さは、１０ｎｍ〜１μｍが好ましい。
【００９８】
［２．７］第１絶縁層
第１絶縁層６２は、ゲート絶縁膜５５及び誘電体層として機能し、ソース電極５２、ドレイン電極５３及び基準電極６１上に、有機半導体層５４を覆うように積層されて形成される。第１絶縁層６２の形成材料としては、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜５５及び誘電体層として適しているものであれば各種の材料を用いることができる。好ましくは、第１絶縁層６２の形成材料としては、ポリビニルフェノール、ポリビニルピロリドン、ポリ塩化ビフェニル、ポリビニルアルコール、ポリメタクリル酸メチル等の絶縁性ポリマーを挙げることができる。
【００９９】
なお、第１絶縁層６２の形成材料としては、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等であってもよい。また、例えば、酸化イットリウム、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオブ、酸化スカンジウムのうち少なくとも１種又は２種以上によって形成されたものであってもよい。さらに、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物、チタン酸バリウムストロンチウム等の複合酸化物であってもよい。
【０１００】
そして、このような材料からなる第１絶縁層６２は、は、蒸着、スパッタリング、スピンコート法等の方法で形成することができる。第１絶縁層６２の厚さは特に限定されないが、通常、１００ｎｍ〜５μｍ程度である。
【０１０１】
［２．８］第２絶縁層
第２絶縁層６３は、パッシベーション層及び誘電体層として機能し、ゲート電極５１及びコモン電極７０上に積層されて形成される。第２絶縁層６３の形成材料としては、第１絶縁層６２と同様に、絶縁性が高く、誘電率が比較的高く、誘電体層として適しているものであれば各種の材料を用いることができる。好ましくは、第２絶縁層６３の形成材料としては、ポリビニルフェノール、ポリビニルピロリドン、ポリ塩化ビフェニル、ポリビニルアルコール、ポリメタクリル酸メチル等の絶縁性ポリマーを挙げることができる。
【０１０２】
なお、第２絶縁層６３の形成材料としては、例えば、酸化イットリウム、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオブ、酸化スカンジウムのうち少なくとも１種又は２種以上によって形成されたものであってもよい。さらに、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物、チタン酸バリウムストロンチウム等の複合酸化物であってもよい。
【０１０３】
そして、このような材料からなる第２絶縁層６３は、蒸着、スパッタリング、スピンコート法等の方法で形成することができる。第２絶縁層６３の厚さは特に限定されないが、通常、１００ｎｍ〜１００μｍ程度である。
【０１０４】
［３］シミュレーション結果
次に、図１０及び図１１本実施形態のピクセル２０の構成に基づくシミュレーション結果について比較を参照しつつ説明する。なお、図１０は、比較例１のピクセル２０の構成を示す上面図であり、図１１は、比較例２のピクセル２０の構成を示す上面図である。
【０１０５】
本シミュレーションは、比較例と本実施形態におけるピクセル２０の開口率と、各ピクセル２０が有する寄生容量と保持容量の差に基づく階調表示性能と、を評価する上で実施したものである。
【０１０６】
［３．１］開口率
本実施形態のようなピクセル２０に含まれる有機ＴＦＴ２１を印刷などの微細に形成することができないプロセスを用いて製造する場合には、画素電極８１のアライメントが５μｍ〜２０μｍ程度適した位置からずれることが想定される。そこで、本シミュレーションについては、データ線Ｘの幅Ｌ及びデータ線Ｘと基準電極６１との間のスペースＳをこの範囲で変化させつつ、表示パネル１０の解像度の指標であるピクセル２０のドット密度（単位ｄｐｉ）毎に開口率を算出した。なお、電子ペーパーなどの表示装置１００においては、開口率としては、８５％程度以上が適正の値となる。
【０１０７】
【表１】
2014010435.tif 000003
【０１０８】
【表２】
2014010435.tif 000004
【０１０９】
【表３】
2014010435.tif 000005
【０１１０】
［３．２］保持容量及び寄生容量
電子ペーパーなどの表示装置１００においては、フィードスルー電圧の影響の低減など適正な階調表示性能を有するためには、保持容量／寄生容量が２０倍−５０倍程度必要となる。そこで、本シミュレーションについては、階調表示性能については、開口率と同様に、データ線Ｘの幅Ｌ及びデータ線Ｘと基準電極６１との間のスペースＳを上記範囲で変化させつつ、第２絶縁層６３の厚さを変化させた場合の保持容量Ｃ／寄生容量Ｃｐについて算出した。
【０１１１】
【表４】
2014010435.tif 000006
【０１１２】
【表５】
2014010435.tif 000007
【０１１３】
【表６】
2014010435.tif 000008
【０１１４】
【表７】
2014010435.tif 000009
【０１１５】
【表８】
2014010435.tif 000010
【０１１６】
【表９】
2014010435.tif 000011
【０１１７】
［３．３］評価
開口率については、データ線Ｘの幅Ｌ及びスペースＳが小さく、アライメントによるずれも小さい場合には、比較例１及び２においても適正な開口率が確保されているが、データ線Ｘの幅Ｌ及びスペースＳが大きくなるに従って、比較例１及び２については、適正な開口率を確保することが難しくなっている。特に、比較例２にあっては、データ線Ｘの幅Ｌ及びスペースＳが１０μｍでアライメントによるずれが１０μｍであると、解像度が低くても適用することができないことがわかる。また、本実施形態は、データ線Ｘの幅Ｌ及びスペースＳが２０μｍでアライメントによるずれが１０μｍであっても、比較的低い解像度あれば、適正な開口率を確保することができることがわかった。
【０１１８】
また、階調表示性能については、データ線Ｘの幅Ｌ及びスペースＳが小さく、アライメントによるずれも小さい場合には、適正な階調表示が可能な値を示すが、データ線Ｘの幅Ｌ及びスペースＳが大きくなるに従って、保持容量Ｃ／寄生容量Ｃｐの値が小さくなり、使用に適さないことがわかった。特に、第２絶縁層６３の厚さを薄くすると、実施例では値が良くなるが、比較例１については悪化している。第２絶縁層６３を第１絶縁層６２に対して薄くした場合に、本実施形態がより効果的に機能することがわかった。
【０１１９】
したがって、本実施形態のピクセル２０は、高い開口率を確保しつつ、十分な保持容量を有することができるので、有機ＴＦＴ２１などを印刷等の微細なパターニングによって形成しなくても、適切な表示性能を有していることがわかった。
【符号の説明】
【０１２０】
Ｘ  データ線
Ｙ  走査線
１０  表示パネル
２０  ピクセル
２１  有機ＴＦＴ
２２  第１キャパシタ
２３  第２キャパシタ
２４  情報保持用キャパシタ
３０  水平駆動回路
４０  垂直駆動回路
５１  ゲート電極
５２  ソース電極
５３  ドレイン電極
６１  基準電極
６２  第１絶縁層
６３  第２絶縁層
７０  コモン電極
７１  第１領域
７２  第２領域
７３  第１接続部
７４  第２接続部
８１  画素電極
９１  コンタクトホール
１００  表示装置
【図１】
2014010435.tif 000012
【図２】
2014010435.tif 000013
【図３】
2014010435.tif 000014
【図４】
2014010435.tif 000015
【図５】
2014010435.tif 000016
【図６】
2014010435.tif 000017
【図７】
2014010435.tif 000018
【図８】
2014010435.tif 000019
【図９】
2014010435.tif 000020
【図１０】
2014010435.tif 000021
【図１１】
2014010435.tif 000022