(57)【要約】    【課題】  半導体素子の実装歩留まりの向上    【解決手段】  環状のインダクタパターン５８ＢＩの中央に配置された導体５８ＢＰにより、インダクタパターン１００の設けられる第２ビルドアップ層５５Ｓの導体層の面積が増え、設けられない第１ビルドアップ層５５Ｆの導体層との差が小さくなり、反りの発生を低減させ、実装歩留まりを向上させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１面と該第１面とは反対側の第２面とを有する絶縁性基材と、前記絶縁性基材の第１面側に形成されている第１導体層と、
前記絶縁性基材の第２面側に形成されている第２導体層と、
前記絶縁性基材の第１面上及び第１導体層上に設けられ、第１絶縁層と該第１絶縁層上の第３導体層とが交互に積層されている第１ビルドアップ層と、
前記絶縁性基材の第２面上及び第２導体層上に設けられ、第２絶縁層と該第２絶縁層上の第４導体層とが交互に積層されている第２ビルドアップ層と、
を有するプリント配線板であって、
前記第４導体層は、平面視略環状をなすインダクタパターンと、
該インダクタパターンの内側に露出される前記第２絶縁層上に形成されている導体とを有している。
【請求項２】
請求項１のプリント配線板であって：
前記第１ビルドアップ層を形成する最外層の第４導体層は、半導体素子が接続されるパッドを有しており、該パッドの形成領域の直下に前記インダクタパターンが設けられている。
【請求項３】
請求項１のプリント配線板であって：
前記インダクタパターンは、ダミー導体である。
【請求項４】
請求項１のプリント配線板であって：
前記第１ビルドアップ層を形成する最下層の第１絶縁層は、無機繊維を含有する。
【請求項５】
請求項１のプリント配線板であって：
前記第４導体層の厚みは、前記第３導体層の厚みよりも厚い。
【請求項６】
請求項１のプリント配線板であって：
前記インダクタパターンの内周部と前記導体との間の距離は、前記インダクタパターンの幅よりも大きい。
【請求項７】
請求項１のプリント配線板であって：
前記半導体素子を投影した領域において、前記第２導体層と前記第４導体層との体積の和は、前記第１導体層と前記第３導体層との体積の和とほぼ同じである。
【請求項８】
請求項１のプリント配線板であって：
前記絶縁性基材の厚みは４００μｍ以下である。
【請求項９】
第１面と該第１面とは反対側の第２面とを有する絶縁性基材と、前記絶縁性基材の第１面側に形成されている第１導体層と、
前記絶縁性基材の第２面側に形成されている第２導体層と、
前記絶縁性基材の第１面上及び第１導体層上に設けられ、第１絶縁層と該第１絶縁層上の第３導体層とが交互に積層されている第１ビルドアップ層と、
前記絶縁性基材の第２面上及び第２導体層上に設けられ、第２絶縁層と該第２絶縁層上の第４導体層とが交互に積層されている第２ビルドアップ層と、
を有するプリント配線板の製造方法であって、
前記第４導体層は、平面視略環状をなすインダクタパターンと、
該インダクタパターンの内側に露出される前記第２絶縁層上に形成されている導体とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コア基板と上側のビルドアップ層と下側のビルドアップ層を有し、インダクタを内蔵するプリント配線板に関する。
【背景技術】
【０００２】
携帯電話やノートパソコンに代表されるバッテリー駆動電子機器には、駆動電圧が低く消費電力が小さな低電圧型のマイクロプロセッサが用いられる。低電圧型のマイクロプロセッサを用いることで、電子機器からの発熱を抑え、容量の限られたバッテリーで、電子機器の長時間稼働を可能にしている。電源とマイクロプロセッサ間の配線が長いと、比較的低周波数で配線のインピーダンスが上がり易くなり、電源の供給障害が生じる。このため、特許文献１に、配線のインピーダンスの上昇を抑制するため、インダクタをビルドアップ層に内蔵させる技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１６５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ビルドアップ層にインダクタを内蔵すると、該インダクタとの干渉を避けるためにインダクタの近くに配線を設け難くなり、コア基板の上側のビルドアップ層と、下側のビルドアップ層とで、インダクタを収容する側の導体層の面積が小さくなり、上側のビルドアップ層と下側のビルドアップ層とで導体割合の差が大きくなり、その結果、プリント配線板に反りが発生し易くなる。
【０００５】
電子機器の薄型化に伴い、電子機器に使われる半導体装置も薄型化が要求され、プリント配線板の厚みも薄くなり、プリント配線板の剛性が低下している。通常、半導体素子は半田バンプを介してプリント配線板にリフローで実装される。リフロー時の熱でプリント配線板に反りが生じると、半導体素子とプリント配線板とで未接続が発生すると考えられる。また、使用時に発生する熱で、半導体素子とプリント配線板との間で断線が発生することも考えられる。
【０００６】
本発明の目的は、ＩＣチップを高い歩留まりで実装可能なプリント配線板を提供することである。別の目的は、ＩＣチップとプリント配線板間の接続信頼性を高くすることである。
【課題を解決するための手段】
【０００７】
請求項１に係る発明は、第１面と該第１面とは反対側の第２面とを有する絶縁性基材と、前記絶縁性基材の第１面側に形成されている第１導体層と、前記絶縁性基材の第２面側に形成されている第２導体層とから成るコア基板と、
前記絶縁性基材の第１面上に形成されている第１層間樹脂絶縁層と、該第１層間樹脂絶縁層上に形成されている第３導体層と、前記絶縁性基材の第２面上に形成されている第２層間樹脂絶縁層と、該第２層間樹脂絶縁層上に形成されている第４導体層と、を有するプリント配線板であって、
前記第３導体層及び前記第４導体層の一方は、環状に形成されたインダクタパターンと、該インダクタパターンの環状中央に配置され前記インダクタパターンから隔絶された導体とを有することを技術的特徴とする。
【発明の効果】
【０００８】
プリント配線板内にインダクタを収容するためにインダクタパターンを設けると、該インダクタパターンからの磁束に干渉しないように、導体層をインダクタパターンから離して設ける必要があり、インダクタパターンの設けられる側のビルドアップ層の導体層の面積が、設けられない側のビルドアップ層の導体層よりも狭くなり、上下のビルドアップ層で剛性差が出来て反りの原因となる。本願の構成では、環状のインダクタパターンの中央に配置された導体により、該インダクタパターンの設けられるビルドアップ層の導体層の面積が増え、設けられない側のビルドアップ層の導体層との差が小さくなり、反りの発生を低減させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係るプリント配線板の導体層の平面図。
【図２】第１実施形態に係るプリント配線板の断面図。
【図３】ＩＣチップが実装された第１実施形態に係るプリント配線板の断面図。
【図４】第１実施形態のプリント配線板の製造方法を示す工程図。
【図５】第１実施形態のプリント配線板の製造方法を示す工程図。
【図６】第１実施形態のプリント配線板の製造方法を示す工程図。
【図７】第１実施形態のプリント配線板の製造方法を示す工程図。
【図８】第１実施形態のプリント配線板の製造方法を示す工程図。
【図９】第１実施形態のプリント配線板の製造方法を示す工程図。
【図１０】シミュレーションモデルの説明図。
【図１１】シミュレーション結果を示す図表。
【発明を実施するための形態】
【００１０】
[第１実施形態]
図２は第１実施形態のプリント配線板の断面図である。
プリント配線板１０は、半導体素子（図示せず）が実装される側の第１面Ｆと該第１面の反対側の第２面Ｓとを有するコア基板３０を備える。コア基板３０は、絶縁性基材２０Ｚから成る。コア基板の第１面と第２面とを接続するスルーホール導体３６が構成される。コア基板３０の第１面側には第１導体層３４Ｆが、第２面側には第２導体層３４Ｓが形成されている。
コア基板３０を形成する絶縁性基材２０Ｚは厚みが４００μｍ以下で、無機繊維補強材を含んでいる。この無機繊維補強材としては特に限定されないが、例えばガラスクロス、ガラス不織布、アラミドクロス、アラミド不織布等が挙げられる。
【００１１】
コア基板３０の第１面側には第１ビルドアップ層５５Ｆが形成され、第２面側には第２ビルドアップ層５５Ｓが形成されている。ビルドアップ層５５Ｆ，５５Ｓを形成する層間樹脂絶縁層のうち、最下層の絶縁層は無機繊維補強材を含んでいる。その他の層間樹脂絶縁層は無機繊維補強材を含んでいない。
コア基板３０の第１面上の第１ビルドアップ層５５Ｆを形成する第１層間樹脂絶縁層５０Ａ上には第３導体層５８Ａが設けられている。第３導体層５８Ａと第１導体層３４Ｆとは第１ビア導体６０Ａにより接続されている。第１層間樹脂絶縁層５０Ａ及び第３導体層５８Ａ上には、第１層間樹脂絶縁層５０Ｃ，５０Ｅ，５０Ｇ、、５０Ｉ、５０Ｋ、５０Ｍが順次積層されている。第１層間樹脂絶縁層５０Ｃ，５０Ｅ，５０Ｇ、５０Ｉ、５０Ｋ、５Ｍ上には、それぞれ第３導体層５８Ｃ，５８Ｅ，５８Ｇ、５８Ｉ、５８Ｋ、５８Ｍが形成されている。そして、上下の第３導体層同士は、各層間樹脂絶縁層の内部に設けられている第１ビア導体６０Ｃ，６０Ｅ，６０Ｇ、６０Ｉ、６０Ｋ、６０Ｍによりそれぞれ接続されている。
【００１２】
一方、コア基板３０の第２面上の第２ビルドアップ層５５Ｓを形成する第２層間樹脂絶縁層５０Ｂ上には第４導体層５８Ｂが設けられている。第４導体層５８Ｂと第２導体層３４Ｓとは第２ビア導体６０Ｂにより接続されている。第２層間樹脂絶縁層５０Ｂ及び第４導体層５８Ｂ上には、第２層間樹脂絶縁層５０Ｄ，５０Ｆ，５０Ｈ、５０Ｊ、５０Ｌ、５０Ｎが順次積層されている。第２層間樹脂絶縁層５０Ｄ，５０Ｆ，５０Ｈ、５０Ｊ、５０Ｌ、５０Ｎ上には、それぞれ第４導体層５８Ｄ，５８Ｆ，５８Ｈ、５８Ｊ、５８Ｌ、５８Ｎが形成されている。そして、上下の第４導体層同士は、各層間樹脂絶縁層の内部に設けられている第２ビア導体６０Ｄ，６０Ｆ，６０Ｈ、６０Ｊ、６０Ｌ、６０Ｎによりそれぞれ接続されている。第２ビルドアップ層には、第４導体層５８Ｄ，５８Ｆ，５８Ｈ、５８Ｊ、５８Ｌ、５８Ｎから構成されるインダクタ１００が設けられている。
【００１３】
上面側の最外層の層間樹脂絶縁層５０Ｍ上には開口７１Ｆを有するソルダーレジスト層７０Ｆが設けられている。開口７１Ｆの内部には半導体素子を接続するための半田バンプ７６Ｆが形成されている。下面側の最外層の層間樹脂絶縁層５０Ｎ上には開口７１Ｓを有するソルダーレジスト層７０Ｓが設けられている。この開口７１Ｓの内部には、外部基板であるマザーボード等との接続用の半田バンプ７６Ｓが形成されている。
【００１４】
図１は、図２中の下面側の第２ビルドアップ層５５Ｓの第２層間樹脂絶縁層５０Ｂ上に形成された導体層５８Ｂ中のインダクタパターン５８ＢＩの平面図である。図中では６個の環状に形成されたインダクタパターン５８ＢＩが示され、該インダクタパターン５８ＢＩは、コア基板側の第１導体層３４Ｓと、第２層間樹脂絶縁層５０Ｂを貫通するビア導体６０Ｂのランド６０ＢＴ、ライン線５８ＢＬを介して接続されている。各インダクタパターン５８ＢＩの先端部は、第２層間樹脂絶縁層５０Ｄを貫通するビア導体６０Ｄの底部６０ＤＢが接続しており、該ビア導体６０Ｄを介して、第４導体層５８Ｄのインダクタパターンに接続されている。各第４導体層５８Ｂ、５８Ｄ、５８Ｆ、５８Ｈ、５８Ｊ、５８Ｌ、５８Ｎには、図１中に示される導体層５８Ｂのインダクタパターンと同様なインダクタパターンが形成されている。
【００１５】
環状に形成されたインダクタパターン５８ＢＩの環状中央に、インダクタパターンから隔絶された矩形形状の導体５８ＢＰが配置されている。導体５８ＢＰは、他の配線から分離させたダミー導体であり、図中にあるように縦３５０μｍ、横３００μｍに形成されている。
【００１６】
プリント配線板内にインダクタを収容するために下層の第２ビルドアップ層５５Ｓにインダクタパターン１００を設けると、該インダクタパターン１００からの磁束に干渉しないように、第４導体層をインダクタパターンから離して設ける必要があり、インダクタパターンの設けられる第２ビルドアップ層５５Ｓの導体層の面積が、設けられない第１ビルドアップ層５５Ｓの導体層よりも狭くなり、上下のビルドアップ層で剛性差が出来て反りの原因となり得る。第１実施形態の構成では、環状のインダクタパターン５８ＢＩの中央に配置された導体５８ＢＰにより、インダクタパターン１００の設けられる第２ビルドアップ層５５Ｓの導体層の面積が増え、設けられない側の第１ビルドアップ層５５Ｆの導体層との差が小さくなり、反りの発生を低減させ、実装歩留まりを向上させることができる。
【００１７】
インダクタパターン５８ＢＩの内周部と導体５８ＢＰとの間の距離ｄ１は、インダクタパターンの幅ｗ１よりも大きい。これにより、インダクタの磁束を阻害しない程度の距離が確保される。
【００１８】
第４導体層５８Ｂ、５８Ｄ、５８Ｆ、５８Ｈ、５８Ｊ、５８Ｌ、５８Ｎの厚みは、第３導体層５８Ａ、５８Ｃ、５８Ｅ、５８Ｇ、５８Ｉ、５８Ｋ、５８Ｍよりも厚いことが好ましい。この場合、第１ビルドアップ層５５Ｆ中の導体の体積と、第２ビルドアップ層５５Ｓ中の導体の体積との差を小さくすることが可能で、プリント配線板の反りを抑制することが容易となる。
上側の第１ビルドアップ層５５Ｆ側の第１導体層３４Ｆと第３導体層５８Ａ、５８Ｃ、５８Ｅ、５８Ｇ、５８Ｉ、５８Ｋ、５８Ｍの体積の和Ｓ１と、下側の第２ビルドアップ層５５Ｓ側の第２導体層３４Ｓと第４導体層５８Ｂ、５８Ｄ、５８Ｆ、５８Ｈ、５８Ｊ、５８Ｌ、５８Ｎの体積の和Ｓ２とが等しいことが望ましい。コア基板の第１面側と第２面側とで導体層による熱応力が等しくなり、プリント配線板に反りが生じ難くなる。
【００１９】
図３は、図２に示すプリント配線板にＩＣチップが実装された状態を示す。ＩＣチップ９０は、パッド９２を介してプリント配線板の半田バンプ７６Ｆにより実装されている。ここで、インダクタパターン及び前記導体を備えるインダクタ１００は、搭載されるＩＣチップの直下に配置されることが好ましい。ＩＣチップとインダクタとの距離を短くし、電源強化の効果を高めることができる。
【００２０】
[第１実施形態のプリント配線板の製造方法]
図４〜図８は第１実施形態のプリント配線板の製造方法を示す。
ガラスクロス芯材にエポキシ系樹脂を含浸させたプリプレグを積層してなる絶縁性基材２０Ｚに銅箔３２が積層された両面銅張積層板を出発材料とする（図４（Ａ））。
【００２１】
第１面側及び第２面側からのレーザにより、絶縁性基材２０Ｚを貫通するスルーホール用貫通孔３１が形成される（図４（Ｂ））。次いで、無電解めっき膜３３が形成される（図４（Ｃ））。
【００２２】
導体膜上に所定パターンのめっきレジスト３５が形成される（図５（Ａ））。めっきレジスト非形成部に電解めっきで電解めっき膜３５が形成される（図５（Ｂ））。めっきレジストが剥離され、電解めっき膜３５間の無電解めっき膜３３及び銅箔３２が除去され、スルーホール導体３６、第１導体層３４Ｆ、第２導体層３４Ｓが形成され、本実施形態のコア基板３０が完成する（図５（Ｃ））。
【００２３】
コア基板３０の第１面上及び第２面上に、無機繊維補強材（ガラスクロス芯材など）を含む層間絶縁層用樹脂フィルムが積層され、熱硬化により第１層間樹脂絶縁層５０Ａ、第２層間樹脂絶縁層５０Ｂが形成される（図６（Ａ））。
【００２４】
ＣＯ２ガスレーザにて第１層間樹脂絶縁層５０Ａの内部に開口５１Ａが設けられ、第２層間樹脂絶縁層５０Ｂの内部に開口５１Ｂが設けられる（図６（Ｂ））。クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層５０Ａ、５０Ｂの表面が粗化される（図示せず）。
【００２５】
第１層間樹脂絶縁層５０Ａ、第２層間樹脂絶縁層５０Ｂの表層にパラジウムなどの触媒が付与されて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲で無電解めっき膜５２Ａ、５２Ｂが設けられる（図６（Ｃ））。
【００２６】
上記処理を終えた積層体に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムを載置して露光した後、炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５７Ａ、５７Ｂが設けられる（図７（Ａ））。電解めっき処理により電解めっき膜５５Ａ、５５Ｂが形成される（図７（Ｂ））。
【００２７】
めっきレジストが５％ＮａＯＨで剥離除去された後、そのめっきレジスト下の無電解めっき膜５２Ａ、５２Ｂがエッチングにて溶解除去される。これにより、無電解めっき膜５２Ａ、５２Ｂと電解めっき膜５５Ａ、５５Ｂとからなる、厚さ約１５μｍの第３導体層５８Ａ、第４導体層５８Ｂと第１ビア導体６０Ａ、第２ビア導体６０Ｂとが形成される（図７（Ｃ））。第二銅錯体と有機酸とを含有するエッチング液によって、第３導体層５８Ａ、第４導体層５８Ｂ及びビア導体６０Ａ、６０Ｂ表面が粗化される（図示せず）。
【００２８】
図６（Ａ）〜図７（Ｃ）の処理が繰り返され、コア基板３０の第１面上に第１ビルドアップ層５５Ｆが設けられ、第２面上に第２ビルドアップ層５５Ｓが設けられる（図８）。
【００２９】
次に、市販のソルダーレジスト組成物が塗布され、これを露光・現像することで、第１ビルドアップ層５５Ｆ上に開口部７１Ｆを備えるソルダーレジスト層７０Ｆが形成され、第２ビルドアップ層５５Ｓ上に開口部７１Ｓを備えるソルダーレジスト層７０Ｓが形成される（図９（Ａ））。
【００３０】
積層体が無電解ニッケルめっき液に浸漬され、開口部７１Ｆ、７１Ｓ内にニッケルめっき層７２が形成される。さらに、その積層体が無電解金めっき液に浸漬され、ニッケルめっき層７２上に、金めっき層７４が形成される（図９（Ｂ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００３１】
開口部７１の内部に半田ボールが搭載され、リフローを行うことで、上面側に半田バンプ７６Ｆが、裏面側に半田バンプ７６Ｓが形成される。これにより、プリント配線板１０が完成する（図２）。
【００３２】
実施形態の構成をシミュレーションした結果を図１０、図１１に示す。
図１０（Ａ）は、インダクタをコア基板３０内に収容したプリント配線板の説明図であり、図１０（Ｂ）は、インダクタを第２ビルドアップ層５５Ｓ側に収容したプリント配線板の説明図である。
【００３３】
図１１（Ａ）は、導体５８ＢＰの有無によるインダクタンス値の違いを示している。図中、左側が図１０（Ａ）のインダクタをコア基板に収容した場合を示し、導体５８ＢＰが無い場合のインダクタンス値が０．２２ｎＨ、有る場合が０．２１ｎＨでほとんど差が無かった。右側は、図１０（Ｂ）のインダクタを第２ビルドアップ層に収容した場合を示し、導体層が無い場合のインダクタンス値が０．６１ｎＨ、有る場合が０．６１ｎＨで差が無かった。
【００３４】
図１１（Ｂ）は、導体５８ＢＰの有無によるＱ値（Ｑ＝２πｆＬ／Ｒ）の違いを示している。図中、左側が図１０（Ａ）のインダクタをコア基板に収容した場合を示し、導体５８ＢＰが無い場合のＱ値が７．３３、有る場合が７．７０で余り差が無かった。右側は、図１０（Ｂ）のインダクタを第２ビルドアップ層に収容した場合を示し、導体５８ＢＰが無い場合のＱ値が１２．６７、有る場合が１２．６５でほとんど差が無かった。
【００３５】
図１１（Ｃ）は、導体５８ＢＰの面積によるインダクタンス値の違いを示している。図中、左側が図１０（Ａ）のインダクタをコア基板に収容した場合を示し、２８４．７×３３２．１５μｍ、３００×３５０μｍ、３１４．７×３６７．１５μｍで、インダクタンス値が全て０．２１ｎＨで差が全く無かった。右側は、図１０（Ｂ）のインダクタを第２ビルドアップ層に収容した場合を示し、２８４．７×３３２．１５μｍ、３００×３５０μｍ、３１４．７×３６７．１５μｍで、インダクタンス値が全て０．６１ｎＨで差が全く無かった。
【００３６】
図１１（Ｄ）は、導体５８ＢＰの面積によるＱ値の違いを示している。図中、左側が図１０（Ａ）のインダクタをコア基板に収容した場合を示し、２８４．７×３３２．１５μｍ、３００×３５０μｍ、３１４．７×３６７．１５μｍで、Ｑ値が７．７１、７．７０、７．７４で余り差が無かった。右側は、図１０（Ｂ）のインダクタを第２ビルドアップ層に収容した場合を示し、２８４．７×３３２．１５μｍ、３００×３５０μｍ、３１４．７×３６７．１５μｍで、１２．６６，１２．６５，１２．６５で余り差がなかった。
【符号の説明】
【００３７】
１０  プリント配線板
２０Ｚ  絶縁性基材
３０  コア基板
３４Ｆ  第１導体層
３４Ｓ  第２導体層
３６  スルーホール導体
５０Ａ、５０Ｃ、５０Ｅ  第１層間樹脂絶縁層
５０Ｂ、５０Ｄ、５０Ｆ  第２層間樹脂絶縁層
５５Ｆ  第１ビルドアップ層
５５Ｓ  第２ビルドアップ層
５８Ａ、５８Ｃ、５８Ｅ  第３導体層
５８Ｂ、５８Ｄ、５８Ｆ  第４導体層
５８ＢＩ  インダクタパターン
５８ＢＰ  導体
１００  インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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