(57)【要約】【課題】入力電圧を昇圧した場合における多量の電流の流れ込みの防止と、容易な動作の制御とを行うことができ、接続に軽くて安価な電線を使用することができ、配置が制約されない昇圧装置、及び、該昇圧装置を備える電源装置の提供。【解決手段】昇圧装置１２では、ドレインがコイルＬ１の一端に接続されてスイッチとして機能するＦＥＴ２１のオン／オフを繰り返すことによって、コイルＬ１の他端及びＦＥＴ２１のソース間に印加された電圧を昇圧する。生成回路２２は、昇圧装置１２で昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成し、制限回路２３は生成するパルス信号のデューティを所定値以下に制限する。昇圧装置１２では、制限回路２３によってデューティが制限されるパルス信号を用いてＦＥＴ２１がオン／オフされる。【選択図】図２
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【特許請求の範囲】
【請求項１】
一端がコイルの一端に接続される第１スイッチのオン／オフを繰り返すことによって、前記コイルの他端及び前記第１スイッチの他端間に印加された電圧を昇圧する昇圧装置において、
昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成する生成回路と、
該生成回路が生成するパルス信号のデューティを所定値以下に制限する制限回路と
を備え、
該制限回路によってデューティが制限されるパルス信号を用いて前記第１スイッチをオン／オフするように構成してあること
を特徴とする昇圧装置。
【請求項２】
前記生成回路は、
前記昇圧された電圧の高低に応じて低高となる閾値を生成する閾値生成部と、
周期が一定である三角波が入力され、入力された三角波が前記閾値生成部によって生成された閾値以上である期間に第１電圧を出力し、入力された三角波が前記閾値生成部によって生成された閾値未満である期間に、前記第１電圧よりも高い第２電圧を出力することによって前記パルス信号を生成する信号生成部と
を有し、
前記制限回路は、前記閾値生成部が生成する閾値を、前記信号生成部に入力された三角波の最大電圧未満である所定値以下に制限するように構成してあること
を特徴とする請求項１に記載の昇圧装置。
【請求項３】
一端がコイルの一端に接続される第１スイッチのオン／オフを繰り返すことによって、前記コイルの他端及び前記第１スイッチの他端間に印加された電圧を昇圧する昇圧装置において、
昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成する第１生成回路と、
前記コイルに流れる電流に係る値の大小に応じて低高となるデューティのパルス信号を生成する第２生成回路と
を備え、
前記第１及び第２生成回路夫々が生成するパルス信号の中でデューティが低いパルス信号を用いて前記第１スイッチをオン／オフするように構成してあること
を特徴とする昇圧装置。
【請求項４】
一端が前記コイルの他端に接続される抵抗を更に備え、
前記電流に係る値は前記抵抗の両端間に印加されている電圧であり、
前記第２生成回路は、
前記抵抗の両端間に印加されている電圧の高低に応じて低高となる閾値を生成する閾値生成部と、
周期が一定である三角波が入力され、入力された三角波が前記閾値生成部によって生成された閾値以上である期間に第３電圧を出力し、入力された三角波が前記閾値生成部によって生成された閾値未満である期間に、前記第３電圧よりも高い第４電圧を出力することによってパルス信号を生成する信号生成部と
を有することを特徴とする請求項３に記載の昇圧装置。
【請求項５】
バッテリと、
該バッテリによって給電される負荷と、
前記バッテリから前記負荷への第１給電経路に設けられた第２スイッチと、
前記バッテリから前記負荷への第２給電経路に設けられた請求項１から請求項４のいずれか１つに記載の昇圧装置と、
前記第２スイッチがオンである場合に前記昇圧装置の昇圧を停止する停止手段と、
前記第２スイッチがオフである場合に前記昇圧装置を駆動する駆動手段と
を備え、
前記バッテリは前記コイルの他端及び前記第１スイッチの他端間に電圧を印加し、
前記昇圧装置は、昇圧した電圧を前記負荷に印加するように構成してあること
を特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加された電圧を昇圧する昇圧装置、及び、該昇圧装置を備える電源装置に関する。
【背景技術】
【０００２】
現在、走行を停止した場合にエンジンを停止し、走行を再開する場合にスタータによってエンジンを再始動して燃費を効率的に消費するアイドリングストップ機能付の車両が普及している。このような車両に搭載される電源装置では、バッテリは、スタータのような作動中に多量の電流を必要とする第１負荷と、ライト又はワイパー等の第２負荷とに給電している。
【０００３】
この電源装置では、バッテリが第２負荷を給電している間に第１負荷が作動した場合、バッテリから流れ出る電流の量が増加し、多量の電流がバッテリの内部抵抗を流れる。この場合、内部抵抗での電圧降下が大きくなり、バッテリが第２負荷に印加する電圧が低下し、第２負荷の動作が不安定となる虞がある。
【０００４】
特許文献１には、安定した電圧を継続的に第２負荷に供給することができる電源装置が開示されている。特許文献１に記載の電源装置では、バッテリから第２負荷への第１給電経路にスイッチが設けられており、バッテリから第２負荷への第２給電経路に昇圧装置が設けられている。
【０００５】
特許文献１に記載の電源装置では、バッテリが第１及び第２負荷に給電する場合、スイッチをオフにし、昇圧装置を作動させる。昇圧装置は、バッテリによって印加された電圧を目標電圧に昇圧し、昇圧した電圧を第２負荷に印加する。
バッテリが第２負荷のみに給電する場合には、昇圧装置の動作が停止され、第２負荷はスイッチを介して給電される。
【０００６】
以上のように構成された特許文献１に記載の電源装置では、第２負荷に安定した電圧を印加し続けることができ、第２負荷を安定的に動作させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１８３７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に示すような従来の電源装置では、昇圧装置内での電力の損失がないと仮定した場合、昇圧装置が入力電圧を昇圧したとき、入力側の入力電力と、出力側の出力電力とは一致する。
【０００９】
従って、昇圧装置がバッテリによって印加された電圧を目標電圧に昇圧し、昇圧した電圧を第２負荷に印加して所定電流が第２負荷に流れた場合、入力電力と出力電力とは一致し、更に入力電圧は昇圧されるので、バッテリから昇圧装置に流れ込む電流の量が増加する。
更に、バッテリによって昇圧装置に印加された電圧が低い程、即ち、入力電圧の昇圧比が高い程、入力電圧を目標電圧に昇圧した場合にバッテリから昇圧装置に流れ込む電流の量は大きい。
【００１０】
従来の電源装置では、通常、バッテリによって印加された入力電圧が所定範囲内である場合にスイッチがオフとなって昇圧装置が作動し、入力電圧が所定範囲外である場合にスイッチがオンとなって昇圧装置の動作が停止する。
【００１１】
従来の電源装置において、入力電圧が所定範囲の下限電圧、又は、所定範囲内の下限電圧近傍である場合に昇圧装置が入力電圧を目標電圧に昇圧したとき、昇圧比が大きいため、バッテリから昇圧装置に多量の電流が流れ込む。このとき、バッテリ及び昇圧装置間を接続している電線の抵抗での電圧降下が無視できない大きさとなって入力電圧が下限電圧未満となる虞がある。
【００１２】
入力電圧が下限電圧未満となった場合、昇圧装置は入力電圧の昇圧を停止する。これにより、バッテリから昇圧装置に流れ込む電流の量が低下し、電線の抵抗における電圧降下が小さくなって入力電圧が下限電圧、又は、下限電圧近傍に戻り、昇圧装置は再び入力電圧を昇圧する。
以上のように、従来の昇圧装置には、入力電圧を昇圧した場合に多量の電流が流れ込むことによって、入力電圧の昇圧と昇圧の停止とを短時間に繰り返し、入力電圧が正しく昇圧されないという問題がある。
【００１３】
この問題を解決する電源装置として、入力電圧に基づいて、電線の抵抗での電圧降下を考慮した昇圧を行うように昇圧装置を制御する電源装置が考えられる。しかしながら、この電源装置では、昇圧装置の動作を制御する制御部の構成が複雑になり、電源装置の製造費用が嵩むという問題がある。
【００１４】
入力電圧の昇圧と昇圧の停止とを短時間に繰り返す問題を解決する他の電源装置として、断面積が大きくて長さが短い電線によってバッテリ及び昇圧装置間を接続する方法が考えられる。この場合、電線の抵抗が小さいため、多量の電流が電線を流れることによって生じる電圧降下が無視できる程度に小さく、入力電圧の昇圧と昇圧の停止とが短時間に繰り返される問題は解決される。しかしながら、バッテリに対する昇圧装置の配置が制約されるという問題がある。更に、電線が重いため、この電源装置が搭載された車両は重く、車両の燃費が悪いという問題と、電線の製造費用が嵩むという問題とがある。
【００１５】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、入力電圧を昇圧した場合における多量の電流の流れ込みの防止と、容易な動作の制御とを行うことができ、接続に軽くて安価な電線を使用することができ、配置が制約されない昇圧装置、及び、該昇圧装置を備える電源装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る昇圧装置は、一端がコイルの一端に接続される第１スイッチのオン／オフを繰り返すことによって、前記コイルの他端及び前記第１スイッチの他端間に印加された電圧を昇圧する昇圧装置において、昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成する生成回路と、該生成回路が生成するパルス信号のデューティを所定値以下に制限する制限回路とを備え、該制限回路によってデューティが制限されるパルス信号を用いて前記第１スイッチをオン／オフするように構成してあることを特徴とする。
【００１７】
本発明にあっては、コイルの一端に第１スイッチの一端が接続されており、第１スイッチのオン／オフを繰り返すことによって、コイルの他端と第１スイッチの他端との間に印加された電圧を昇圧する。
例えば、バッテリの正極端子及び負極端子夫々がコイルの他端及びスイッチの他端に接続されてコイルの一端と第１スイッチの他端との間に負荷が接続された場合、第１スイッチのオン／オフを繰り返すことによって、バッテリが印加した電圧が昇圧され、昇圧された電圧が負荷に印加される。昇圧比は第１スイッチにおけるオン／オフのデューティが高い程、即ち、第１スイッチのオン期間が長い程、大きい。
【００１８】
生成回路は、所定値以下であるデューティの範囲で昇圧された電圧の高低に応じてデューティが低高となるパルス信号を生成し、生成回路が生成したパルス電圧を用いて第１スイッチをオン／オフする。
【００１９】
パルス信号のデューティが所定値に制限されるため、コイルの他端と第１スイッチの他端との間に印加された入力電圧の昇圧比も制限される。これにより、入力電圧の低下に起因して、昇圧された電圧が低くなり、パルス信号のデューティが高くなった場合であっても、入力電圧の昇圧比は制限されるので、装置に多量の電流が流れ込むことはない。従って、入力電圧を昇圧した場合に多量の電流が装置に流れ込むことが防止されるため、入力電圧の昇圧と昇圧の停止とが短時間に繰り返されることはない。
【００２０】
更に、入力電圧を昇圧した場合に装置に多量の電流が流れ込むことはないため、装置の作動及び停止を従来通りに行うことが可能となって動作の制御が容易であり、接続に断面積が小さい電線、即ち、軽くて安価な電線を用いることが可能である。また、接続に長い電線を用いることが可能であるため装置の配置が制約されることはない。
【００２１】
本発明に係る昇圧装置は、前記生成回路は、前記昇圧された電圧の高低に応じて低高となる閾値を生成する閾値生成部と、周期が一定である三角波が入力され、入力された三角波が前記閾値生成部によって生成された閾値以上である期間に第１電圧を出力し、入力された三角波が前記閾値生成部によって生成された閾値未満である期間に、前記第１電圧よりも高い第２電圧を出力することによって前記パルス信号を生成する信号生成部とを有し、前記制限回路は、前記閾値生成部が生成する閾値を、前記信号生成部に入力された三角波の最大電圧未満である所定値以下に制限するように構成してあることを特徴とする。
【００２２】
本発明にあっては、閾値生成部は、信号生成部に入力されて周期が一定である三角波の最大電圧未満である所定値以下の範囲で、昇圧された電圧の高低に応じて低高となる閾値を生成する。そして、信号生成部は、入力された三角波が、閾値生成部によって生成された閾値未満である期間に第１電圧を出力し、入力された三角波が、閾値生成部によって生成された閾値以上である期間に第１電圧よりも高い第２電圧を出力することによって、デューティが所定値以下であるパルス信号を生成する。
【００２３】
本発明に係る昇圧装置は、一端がコイルの一端に接続される第１スイッチのオン／オフを繰り返すことによって、前記コイルの他端及び前記第１スイッチの他端間に印加された電圧を昇圧する昇圧装置において、昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成する第１生成回路と、前記コイルに流れる電流に係る値の大小に応じて低高となるデューティのパルス信号を生成する第２生成回路とを備え、前記第１及び第２生成回路夫々が生成するパルス信号の中でデューティが低いパルス信号を用いて前記第１スイッチをオン／オフするように構成してあることを特徴とする。
【００２４】
本発明にあっては、コイルの一端に第１スイッチの一端が接続されており、第１スイッチのオン／オフを繰り返すことによって、コイルの他端と第１スイッチの他端との間に印加された電圧を昇圧する。
例えば、バッテリの正極端子及び負極端子夫々がコイルの他端及び第１スイッチの他端に接続されてコイルの一端と第１スイッチの他端との間に負荷が接続された場合、第１スイッチのオン／オフを繰り返すことによって、バッテリが印加した電圧が昇圧され、昇圧された電圧が負荷に印加される。昇圧比は第１スイッチにおけるオン／オフのデューティが高い程、即ち、スイッチのオン期間が長い程、大きい。
【００２５】
昇圧された電圧の高低に応じてデューティが低高となるパルス信号と、コイルに流れる電流、即ち、装置に流れ込む電流に係る値の大小に応じてデューティが低高となるパルス信号とを生成し、生成する２つのパルス信号の中でデューティが低いパルス信号を用いて第１スイッチをオン／オフする。
【００２６】
従って、昇圧された電圧が低くて一方のパルス信号のデューティが高い場合であっても、コイルに流れる電流に係る値、例えば電流値が大きくて他方のパルス信号のデューティが低いとき、デューティが低いパルス信号を用いて第１スイッチをオン／オフする。このため、電流に係る値によって昇圧比が制限され、コイルの他端と第１スイッチの他端との間に印加された入力電圧を昇圧する場合に装置に多量の電流が流れ込むことが防止され、入力電圧の昇圧と昇圧の停止とが短時間に繰り返されることはない。
【００２７】
更に、入力電圧を昇圧した場合に装置に多量の電流が流れ込むことはないため、装置の作動及び停止を従来通りに行うことが可能となって動作の制御が容易であり、接続に断面積が小さい電線、即ち、軽くて安価な電線を使用することが可能である。また、接続に長い電線を用いることが可能であるため装置の配置が制約されることはない。
【００２８】
本発明に係る昇圧装置は、一端が前記コイルの他端に接続される抵抗を更に備え、前記電流に係る値は前記抵抗の両端間に印加されている電圧であり、前記第２生成回路は、前記抵抗の両端間に印加されている電圧の高低に応じて低高となる閾値を生成する閾値生成部と、周期が一定である三角波が入力され、入力された三角波が前記閾値生成部によって生成された閾値以上である期間に第３電圧を出力し、入力された三角波が前記閾値生成部によって生成された閾値未満である期間に、前記第３電圧よりも高い第４電圧を出力することによってパルス信号を生成する信号生成部とを有することを特徴とする。
【００２９】
本発明にあっては、コイルの他端に抵抗の一端が接続されており、コイルに流れる電流に係る値は、抵抗の両端間に印加されている電圧である。閾値生成部は、抵抗の両端間に印加された電圧の高低に応じて低高となる閾値とを生成する。信号生成部には周期が一定である三角波が入力される。信号生成部は、入力された三角波が閾値生成部によって生成された閾値以上である期間に第３電圧を出力し、入力された三角が閾値生成部によって生成された閾値未満である期間に第３電圧よりも高い第４電圧を出力することによって、電流に係る値の大小に応じてデューティが低高となるパルス信号を生成する。
【００３０】
本発明に係る電源装置は、バッテリと、該バッテリによって給電される負荷と、前記バッテリから前記負荷への第１給電経路に設けられた第２スイッチと、前記バッテリから前記負荷への第２給電経路に設けられた前述の昇圧装置と、前記第２スイッチがオンである場合に前記昇圧装置の昇圧を停止する停止手段と、前記第２スイッチがオフである場合に前記昇圧装置を駆動する駆動手段とを備え、前記バッテリは前記コイルの他端及び前記第１スイッチの他端間に電圧を印加し、前記昇圧装置は、昇圧した電圧を前記負荷に印加するように構成してあることを特徴とする。
【００３１】
本発明にあっては、バッテリから負荷への第１給電経路に第２スイッチが設けられており、バッテリから負荷への第２給電経路に前述の昇圧装置が設けられている。そして、第２スイッチがオンである場合、昇圧装置の昇圧が停止され、バッテリから第２スイッチを介して負荷に給電される。また、第２スイッチがオフである場合に昇圧装置を駆動し、昇圧装置では、バッテリによってコイルの他端及び第１スイッチの他端間に印加された電圧が昇圧され、昇圧された電圧が負荷に印加される。
【００３２】
このため、バッテリの出力電圧が低下した場合であっても、第２スイッチをオフにし、昇圧装置を駆動することによって安定した電圧を負荷に印加し続けることが可能となる。
【発明の効果】
【００３３】
本発明に係る昇圧装置によれば、入力電圧を昇圧した場合における多量の電流の流れ込みの防止と、容易な動作の制御とを行うことができ、接続に軽くて安価な電線を使用することができ、配置が制約されない。
本発明に係る電源装置によれば、入力電圧を昇圧した場合における多量の電流の流れ込みの防止と、容易な動作の制御とを行うことができ、接続に軽くて安価な電線を使用することができ、配置が制約されない昇圧装置を好適に備えることができる。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１における電源装置の回路図である。
【図２】昇圧装置の回路図である。
【図３】昇圧装置の動作を説明するためのタイミングチャートである。
【図４】実施の形態２における電源装置の回路図である。
【図５】昇圧装置の回路図である。
【図６】昇圧装置の動作を説明するためのタイミングチャートである。
【図７】昇圧装置の動作を説明するための他のタイミングチャートである。
【発明を実施するための形態】
【００３５】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は実施の形態１における電源装置の回路図である。この電源装置１は、バッテリ１１、昇圧装置１２、スイッチ１３、負荷１４，１５及び制御部１６を備える。
【００３６】
バッテリ１１の正極端子は、昇圧装置１２の一端と、スイッチ１３の一端と、負荷１４の一端とに接続されている。昇圧装置１２の他端は、スイッチ１３の他端と、負荷１５の一端とに接続されている。バッテリ１１の負極端子と、負荷１４，１５夫々の他端とは接地されている。
【００３７】
以上のように、バッテリ１１から負荷１５への第１給電経路にスイッチ１３が設けられており、バッテリ１１から負荷１５への第２給電回路に昇圧装置１２が設けられている。バッテリ１１は、昇圧装置１２又はスイッチ１３を介して負荷１５に給電する。バッテリ１１は負荷１４にも給電する。
【００３８】
負荷１４は、例えば、エンジンを始動する場合に用いられるスタータであり、作動した場合に多量の電流を必要とする。負荷１５は、ライト又はブロワモータ等の電気機器である。
【００３９】
昇圧装置１２には、バッテリ１１によって電圧が印加され、昇圧装置１２は、バッテリ１１によって印加された電圧を昇圧し、昇圧した電圧を負荷１５に印加し、負荷１５に給電する。
【００４０】
制御部１６は、昇圧装置１２のバッテリ１１側の一端における電圧を検出している。制御部１６は、検出している電圧が所定範囲外である場合、スイッチ１３をオンにし、昇圧装置１２の昇圧を停止する。更に、制御部１６は、検出している電圧が所定範囲内である場合、スイッチ１３をオフにし、昇圧装置１２を駆動する。
【００４１】
このように、制御部１６は、スイッチ１３がオンである場合に昇圧装置１２の昇圧を停止し、スイッチ１３がオフである場合に昇圧装置１２を駆動する。制御部１６は停止手段及び駆動手段として機能し、スイッチ１３は第２スイッチとして機能する。
【００４２】
以上のように構成された電源装置１においては、昇圧装置１２のバッテリ１１側の一端における電圧が所定範囲を超えている状態で負荷１４が作動した場合、多量の電流がバッテリ１１から負荷１４に流れ、バッテリ１１の図示しない内部抵抗での電圧降下が大きくなる。
【００４３】
これにより、昇圧装置１２のバッテリ１１側の一端における電圧が低下し、所定範囲内になった場合、制御部１６はスイッチ１３をオフにし、昇圧装置１２を駆動する。昇圧装置１２は、バッテリ１１によって印加された電圧を昇圧し、昇圧した電圧を負荷１５に印加する。このため、バッテリ１１の出力電圧が低下した場合であっても、負荷１５に安定した電圧を印加し続けることができる。
【００４４】
また、昇圧装置１２のバッテリ１１側の一端における電圧が更に低下し、所定範囲を下回った場合、昇圧装置１２は、バッテリ１１によって印加された電圧を十分に昇圧することができないため、制御部１６は、スイッチ１３をオンにし、昇圧装置１２の昇圧を停止する。このとき、バッテリ１１はスイッチ１３を介して負荷１５に給電する。
【００４５】
図２は昇圧装置１２の回路図である。昇圧装置１２は、Ｎチャネル型のＦＥＴ（Field Effect Transistor）２１、生成回路２２、制限回路２３、コンデンサＣ１、ダイオードＤ１、コイルＬ１及び抵抗Ｒ１，Ｒ２を有する。
【００４６】
コイルＬ１の一端は、バッテリ１１の正極端子と、スイッチ１３のバッテリ１１側の一端とに接続されている。コイルＬ１の他端には、ＦＥＴ２１のドレインと、ダイオードＤ１のアノードとが接続されている。ダイオードＤ１のカソードは、コンデンサＣ１の一端と、抵抗Ｒ１の一端と、スイッチ１３の負荷１５側の一端と、負荷１５の一端とに接続されている。抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続されている。ＦＥＴ２１のソースと、コンデンサＣ１の他端と、抵抗Ｒ２の他端とは接地されている。
【００４７】
抵抗Ｒ１の他端、及び、抵抗Ｒ２の一端は生成回路２２に接続されている。生成回路２２は、更に、制御部１６と、ＦＥＴ２１のゲートと、制限回路２３とに接続されている。制限回路２３は接地されている。
【００４８】
ＦＥＴ２１は、第１スイッチとして機能し、ゲートに所定電圧以上の電圧が印加された場合に電流がドレインからソースに流れてオンとなり、ゲートに印加されている電圧が所定電圧未満である場合に電流がドレインからソースに流れず、オフとなる。
【００４９】
昇圧装置１２では、ＦＥＴ２１のオン／オフを繰り返すことによって、バッテリ１１によって印加された電圧、即ち、コイルＬ１のバッテリ１１側の一端とＦＥＴ２１のソースとの間に印加された電圧を昇圧し、昇圧した電圧を負荷に印加する。
【００５０】
具体的には、ＦＥＴ２１がオンである場合、電流は、バッテリ１１の正極端子からコイルＬ１及びＦＥＴ２１の順に流れ、バッテリ１１の負極端子に戻る。この間、コイルＬ１にエネルギーが蓄積される。
【００５１】
ＦＥＴ２１がオンからオフに切り替えられた場合、電流は、バッテリ１１の正極端子からコイルＬ１、ダイオードＤ１及び負荷１５の順に流れ、バッテリ１１の負極端子に戻る。このとき、負荷１５を介して電流が流れるため、コイルＬ１に流れる電流が低下する。そして、コイルＬ１は、自身に流れる電流を維持すべく、エネルギーを放出し、コイルＬ１におけるバッテリ１１側の一端における電圧を基準として、コイルＬ１におけるダイオードＤ１側の一端における電圧を上昇させる。これにより、バッテリ１１によって印加された電圧を昇圧する。
【００５２】
昇圧された電圧は、コンデンサＣ１によって平滑された後、負荷１５に印加される。バッテリ１１によって印加された電圧の昇圧比は、ＦＥＴ２１におけるオン／オフのデューティが高い程、即ち、ＦＥＴ２１がオンである期間が長い程大きい。
【００５３】
昇圧された電圧は、抵抗Ｒ１，Ｒ２によって分圧され、分圧された電圧は生成回路２２に印加される。生成回路２２には、分圧された電圧の他に、制御部１６から周期が一定である三角波と参照電圧Ｖｒとが印加される。生成回路２２は、印加された三角波及び参照電圧Ｖｒを用いて、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成し、生成したパルス信号をＦＥＴ２１のゲートに入力する。
【００５４】
生成回路２２が生成するパルス信号は、ローレベルの電圧と、ローレベルの電圧よりも高いハイレベルの電圧とから構成されている。ＦＥＴ２１のゲートに入力されたパルス信号がローレベルの電圧である場合、ＦＥＴ２１のゲートに印加されている電圧が所定電圧未満となり、ＦＥＴ２１はオフとなる。ＦＥＴ２１のゲートに入力されたパルス信号がハイレベルの電圧である場合、ＦＥＴ２１のゲートに所定電圧以上の電圧が印加され、ＦＥＴ２１はオンとなる。
【００５５】
従って、昇圧装置１２では、生成回路２２が生成したパルス信号のハイレベル及びローレベル夫々の電圧に応じてＦＥＴ２１がオン／オフされる。
制限回路２３は、生成回路２２が生成するパルス信号のデューティを所定のデューティ以下に制限する。従って、ＦＥＴ２１は、制限回路２３によってデューティが制限されるパルス信号を用いてオン／オフされる。
【００５６】
生成回路２２は差動増幅器３１及びコンパレータ３２を有し、制限回路２３は直流電源４０及びダイオードＤ２を有する。差動増幅器３１について、マイナス端子は、抵抗Ｒ１，Ｒ２の接続ノードに接続され、プラス端子は制御部１６に接続され、出力端子はコンパレータ３２のプラス端子、及び、ダイオードＤ２のアノードに接続されている。
【００５７】
コンパレータ３２について、マイナス端子は制御部１６に接続され、出力端子はＦＥＴ２１のゲートに接続されている。ダイオードＤ２のカソードは直流電源４０の正極端子に接続され、直流電源４０の負極端子は接地されている。
【００５８】
制御部１６は、差動増幅器３１のプラス端子に参照電圧Ｖｒを印加しており、コンパレータ３２のマイナス端子に三角波を印加している。差動増幅器３１のマイナス端子には、抵抗Ｒ１，Ｒ２によって分圧された電圧が印加されており、差動増幅器３１は、抵抗Ｒ１，Ｒ２によって分圧された電圧が大きい場合、出力端子から高い閾値Ｖｔを出力し、抵抗Ｒ１，Ｒ２によって分圧された電圧が小さい場合、出力端子から低い閾値Ｖｔを出力する。
【００５９】
差動増幅器３１は、実施の形態１における閾値生成部として機能し、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧装置１２で昇圧された電圧の高低に応じて低高となる閾値Ｖｔを生成する。
【００６０】
差動増幅器３１は、抵抗Ｒ１，Ｒ２によって分圧された電圧がプラス端子に印加してある参照電圧Ｖｒよりも低ければ低い程、高い電圧を出力し、抵抗Ｒ１，Ｒ２によって分圧された電圧が参照電圧Ｖｒよりも高ければ高い程、低い電圧を出力する。
【００６１】
差動増幅器３１が出力端子から出力する閾値Ｖｔが、直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧よりも低い場合、ダイオードＤ２によって、電流が、直流電源４０から差動増幅器３１の出力端子に向けて流れることはない。このため、差動増幅器３１は、出力端子から抵抗Ｒ１，Ｒ２によって分圧された電圧の高低に応じて低高となる閾値Ｖｔを出力する。
【００６２】
差動増幅器３１が出力端子から出力する閾値Ｖｔが、直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧よりも高い場合、電流が差動増幅器３１の出力端子からダイオードＤ２を介して直流電源４０の正極端子に流れ、差動増幅器３１が出力端子から出力する閾値Ｖｔは直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧に制限される。
【００６３】
以上のように、制限回路２３は、差動増幅器３１が生成した閾値Ｖｔを、直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧以下に制限する。出力電圧Ｖｄと順方向電圧Ｖｆとの合計電圧は、コンパレータ３２のマイナス端子に入力される三角波の最大電圧未満であり、制御装置は、閾値Ｖｔをコンパレータ３２のマイナス端子に入力される三角波の最大電圧未満である所定値以下に制限する。
なお、ダイオードＤ２について、順方向電圧Ｖｆは、電流がアノードからカソードに流れた場合にカソードの電位を基準としたアノードの電圧である。
【００６４】
コンパレータ３２は、マイナス端子に入力された三角波がプラス端子に入力された閾値Ｖｔ以上である期間、出力端子からＦＥＴ２１のゲートにローレベルの電圧を出力する。また、コンパレータ３２は、マイナス端子に入力された三角波がプラス端子に入力された閾値Ｖｔ未満である期間、出力端子からＦＥＴ２１のゲートにハイレベルの電圧を出力する。コンパレータ３２は、以上のようにハイレベル及びローレベルの電圧を出力することによってパルス信号を生成し、実施の形態１における信号生成部として機能する。ローレベルの電圧は第１電圧に該当し、ハイレベルの電圧は第２電圧に該当する。
【００６５】
制御部１６は、コンパレータ３２のマイナス端子に三角波を印加することによって、昇圧装置１２を駆動する。また、制御部１６は、昇圧装置１２の昇圧を停止する場合、コンパレータ３２のマイナス端子に、三角波の代わりに、閾値Ｖｔの下限値よりも低い電圧を印加する。これにより、コンパレータ３２は、出力端子からローレベルの電圧をＦＥＴ２１のゲートに出力し、ＦＥＴ２１をオフにし続け、昇圧装置１２の昇圧が停止される。
【００６６】
図３は昇圧装置１２の動作を説明するためのタイミングチャートである。図３には、制御部１６からコンパレータ３２のマイナス端子に入力される三角波と、差動増幅器３１が出力する閾値Ｖｔが直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧未満である場合にＦＥＴ２１のゲートに出力されるパルス信号と、閾値Ｖｔが出力電圧Ｖｄと順方向電圧Ｖｆとの合計電圧に制限された場合にＦＥＴ２１のゲートに出力されるパルス信号とが示されている。図３では、ハイレベルの電圧を「Ｈ」で示し、ローレベルの電圧を「Ｌ」で示している。
【００６７】
制御部１６がコンパレータ３２のマイナス端子に出力する三角波は、図３に示すように、緩やかな電圧の上昇と急激な電圧の降下とを一定の周期で繰り返す波形であり、所謂、のこぎり波である。前述したように、コンパレータ３２は、マイナス端子に入力されている三角波が閾値Ｖｔ未満である期間にＦＥＴ２１のゲートにハイレベルの電圧を出力し、マイナス端子に入力されている三角波が閾値Ｖｔ以上である期間にＦＥＴ２１のゲートにローレベルの電圧を出力する。
【００６８】
閾値Ｖｔが直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧未満である場合、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧装置１２で昇圧された電圧が高い程、閾値Ｖｔは下降し、ＦＥＴ２１のゲートにハイレベルの電圧が印加されてＦＥＴ２１がオンである期間が短くなる。これにより、バッテリ１１によって印加された電圧の昇圧比が小さくなり、昇圧装置１２で昇圧された電圧は低くなる。
【００６９】
また、閾値Ｖｔが直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧未満である場合、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧装置１２で昇圧された電圧が低い程、閾値Ｖｔは上昇し、ＦＥＴ２１のゲートにハイレベルの電圧が印加されてＦＥＴ２１がオンである期間が長くなる。これにより、バッテリ１１によって印加された電圧の昇圧比が大きくなり、昇圧装置１２で昇圧された電圧は高くなる。
【００７０】
昇圧装置１２では、抵抗Ｒ１，Ｒ２が分圧した電圧が参照電圧Ｖｒに一致するように調整され、昇圧された電圧は、参照電圧Ｖｒに抵抗Ｒ１，Ｒ２夫々の抵抗値の合計値を掛けて、抵抗Ｒ２の抵抗値で割った目標電圧に調整される。
【００７１】
昇圧された電圧が低下し、閾値Ｖｔが上昇して直流電源４０の出力電圧ＶｄとダイオードＤ２の順方向電圧Ｖｆとの合計電圧に到達した場合、閾値Ｖｔは、出力電圧Ｖｄと順方向電圧Ｖｆとの合計電圧に制限され、出力電圧Ｖｄと順方向電圧Ｖｆとの合計電圧以上になることはない。これにより、ＦＥＴ２１のゲートに入力されるパルス信号のデューティは、閾値Ｖｔが出力電圧Ｖｄと順方向電圧Ｖｆとの合計電圧に一致している場合にコンパレータ３２が出力するパルス信号のデューティ以上となることはなく、所定値以下に制限される。
【００７２】
閾値Ｖｔが出力電圧Ｖｄと順方向電圧Ｖｆとの合計電圧に制限されている場合にコンパレータ３２が出力するパルス信号のデューティが例えば６０％である場合、バッテリ１１によって印加された電圧の昇圧比は、２．５倍以下に制限される。従って、例えば、昇圧された電圧を参照電圧Ｖｒによって決まる目標電圧にすべく、昇圧比を３倍にしなければならない場合であっても、昇圧比が２．５倍を超えることはない。
【００７３】
従って、バッテリ１１によって印加された電圧を昇圧する場合において、昇圧装置１２に多量の電流が流れることが防止される。これにより、コイルＬ１のバッテリ１１側の一端における電圧が所定範囲の下限電圧、又は、所定範囲内の下限電圧近傍であって、バッテリ１１が印加した電圧を目標電圧に昇圧するための昇圧比が所定の昇圧比を超える場合においても、昇圧比が制限されるため、多量の電流が流れることはない。このため、バッテリ１１によって印加された電圧の昇圧と、昇圧の停止とを短時間に繰り返されることはない。
【００７４】
更に、バッテリ１１によって印加された電圧を昇圧する場合に昇圧装置１２に多量の電流が流れ込むことはないため、制御部１６は、コイルＬ１のバッテリ１１側の一端における電圧が所定範囲にある場合に昇圧装置１２を作動し、該電圧が所定範囲外である場合に昇圧装置１２を停止すればよい。このため、制御部１６は、昇圧装置１２を従来通りに制御することができ、昇圧装置１２の動作を容易に制御することができる。
【００７５】
また、バッテリ１１によって印加された電圧を昇圧する場合に昇圧装置１２に多量の電流が流れ込むことはないため、バッテリ１１と昇圧装置１２とを接続する電線に断面積が小さい電線、即ち、軽くて安価な電線を用いることができる。また、バッテリ１１と昇圧装置１２との接続に長い電線を用いることが可能であるため、電源装置１においてバッテリ１１に対する昇圧装置１２の配置が制約されない。
【００７６】
なお、制限回路２３は、生成回路２２が生成するパルス信号のデューティを所定値以下に制限する回路であればよく、直流電源４０及びダイオードＤ２を備える構成に限定されない。制限回路２３は、カソードが差動増幅器３１の出力端子に接続されてアノードが接地されたツェナーダイオードであってもよい。
【００７７】
ツェナーダイオードでは、アノードを基準としたカソードの電圧が降伏電圧を超えた場合に、カソードからアノードに電流が流れて閾値Ｖｔが降伏電圧に一致し、アノードを基準としたカソードの電圧が降伏電圧未満である場合に、カソードからアノードに電流が流れない。従って、制限回路２３がツェナーダイオードで構成される場合、閾値Ｖｔはツェナーダイオードの降伏電圧以下に制限され、生成回路２２が生成するパルス信号のデューティは所定値以下に制限される。
【００７８】
また、生成回路２２は、昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成する回路であればよく、差動増幅器３１及びコンパレータ３２を備える構成に限定されない。
【００７９】
（実施の形態２）
図４は実施の形態２における電源装置の回路図である。この電源装置５は、実施の形態１における電源装置１と同様に、バッテリ１１、スイッチ１３、負荷１４，１５及び制御部１６を備え、これらの接続関係は実施の形態１と同様である。電源装置５は、実施の形態１における昇圧装置１２の代わりに昇圧装置５１を備える。
【００８０】
昇圧装置５１の一端は、バッテリ１１の正極端子及び制御部１６に接続されており、昇圧装置５１の他端は、負荷１５のスイッチ１３側の一端に接続されている。
電源装置５においても、バッテリ１１から負荷１５への第１給電経路にスイッチ１３が設けられており、バッテリ１１から負荷１５への第２給電経路に昇圧装置５１が設けられている。バッテリ１１は昇圧装置５１又はスイッチ１３を介して負荷１５に給電する。
【００８１】
昇圧装置５１には、実施の形態１における昇圧装置１２と同様に、バッテリ１１によって電圧が印加され、昇圧装置５１は、バッテリ１１によって印加された電圧を昇圧し、昇圧した電圧を負荷１５に印加し、負荷１５に給電する。
【００８２】
制御部１６は、昇圧装置５１のバッテリ１１側の一端における電圧を検出している。制御部１６は、検出している電圧が所定範囲外である場合、スイッチ１３をオンにし、昇圧装置５１の昇圧を停止する。更に、制御部１６は、検出している電圧が所定範囲内である場合、スイッチ１３をオフにし、昇圧装置５１を駆動する。
【００８３】
このように、制御部１６は、スイッチ１３がオンである場合に昇圧装置５１の昇圧を停止し、スイッチ１３がオフである場合に昇圧装置５１を駆動する。実施の形態１と同様に、制御部１６は停止手段及び駆動手段として機能し、スイッチ１３は第２スイッチとして機能する。
このため、電源装置５では、実施の形態１と同様に、バッテリ１１の出力電圧が低下した場合であっても、負荷１５に安定した電圧を印加し続けることができる。
【００８４】
昇圧装置５１において、バッテリ１１によって印加された電圧の昇圧比が、昇圧された電圧だけではなく、昇圧装置５１に流れ込む電流の量によっても制限される点が、実施の形態１における昇圧装置１２と異なる。
【００８５】
実施の形態２では、電源装置５及び昇圧装置５１夫々について、実施の形態１における電源装置１及び昇圧装置１２と異なる点を説明する。実施の形態１と共通する実施の形態２の構成には同様の符号を付してその詳細な説明を省略する。
【００８６】
図５は昇圧装置５１の回路図である。昇圧装置５１は、実施の形態１における昇圧装置１２と同様に、ＦＥＴ２１、コンデンサＣ１、ダイオードＤ１、コイルＬ１及び抵抗Ｒ１，Ｒ２を有し、これらの接続関係は、実施の形態１と同様である。
昇圧装置５１は、更に、生成回路６１，６２、ＡＮＤ回路６３及び抵抗Ｒ３を有する。
【００８７】
抵抗Ｒ３の一端は、バッテリ１１の正極端子と、スイッチ１３のバッテリ１１側の一端とに接続され、抵抗Ｒ３の他端は、コイルＬ１の一端に接続され、コイルＬ１を介してＦＥＴ２１のドレインに接続されている。抵抗Ｒ３の両端は各別に生成回路６１に接続されている。抵抗Ｒ１，Ｒ２の接続ノードは、生成回路６２に接続されている。
【００８８】
生成回路６２は、抵抗Ｒ１，Ｒ２の接続ノードの他に、制御部１６と、ＡＮＤ回路６３の一方の入力端子とに接続されている。生成回路６１は、抵抗Ｒ３の両端の他に、制御部１６とＡＮＤ回路６３の他方の入力端子とに接続されている。ＡＮＤ回路６３の出力端子はＦＥＴ２１のゲートに接続されている。
【００８９】
昇圧装置５１においても、昇圧装置１２と同様に、ドレインがコイルＬ１の一端に接続されたＦＥＴ２１のオン／オフを繰り返すことによって、バッテリ１１によって印加された電圧、即ち、コイルＬ１の抵抗Ｒ３側の一端とＦＥＴ２１のソースとの間に印加された電圧を昇圧し、昇圧した電圧を負荷に印加する。ＦＥＴ２１は、実施の形態１と同様に第１スイッチとして機能する。
【００９０】
具体的には、ＦＥＴ２１がオンである場合、電流は、バッテリ１１の正極端子から抵抗Ｒ３、コイルＬ１及びＦＥＴ２１の順に流れ、バッテリ１１の負極端子に戻る。この間、コイルＬ１にエネルギーが蓄積される。
【００９１】
ＦＥＴ２１がオンからオフに切り替えられた場合、電流は、バッテリ１１の正極端子から抵抗Ｒ３、コイルＬ１、ダイオードＤ１及び負荷１５の順に流れ、バッテリ１１の負極端子に戻る。このとき、負荷１５を介して電流が流れるため、コイルＬ１に流れる電流が低下する。そして、コイルＬ１は、自身に流れる電流を維持すべく、エネルギーを放出し、コイルＬ１におけるバッテリ１１側の一端における電圧を基準として、コイルＬ１におけるダイオードＤ１側の一端における電圧を上昇させる。これにより、バッテリ１１によって印加された電圧を昇圧する。
【００９２】
昇圧された電圧は、コンデンサＣ１によって平滑された後、負荷１５に印加される。バッテリ１１によって印加された電圧の昇圧比は、ＦＥＴ２１におけるオン／オフのデューティ、即ち、ＦＥＴ２１がオンである期間が長い程大きい。
【００９３】
昇圧された電圧は、抵抗Ｒ１，Ｒ２によって分圧され、分圧された電圧は生成回路６２に印加される。生成回路６２には、分圧された電圧の他に、制御部１６から周期が一定である三角波と参照電圧Ｖｒとが印加される。生成回路６２は、印加された三角波及び参照電圧Ｖｒを用いて、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成し、生成したパルス信号をＡＮＤ回路６３の一方の入力端子に入力する。生成回路６２は第１生成回路として機能する。
【００９４】
生成回路６１は、制御部１６から、生成回路６２に印加される三角波と同じ三角波を印加される。生成回路６１は、印加された三角波を用いて、抵抗Ｒ３の両端間に印加された電圧の高低に応じて低高となるデューティのパルス信号を生成し、生成したパルス信号をＡＮＤ回路６３の他方の入力端子に入力する。
【００９５】
抵抗Ｒ３の両端間に印加された電圧は、バッテリ１１からコイルＬ１に流れる電流に比例し、コイルＬ１に流れる電流に係る値に該当する。コイルＬ１に流れる電流に係る値の大小は、抵抗Ｒ３の両端間に印加された電圧の高低に対応する。生成回路６１は第２生成回路として機能する。生成回路６１，６２夫々が生成するパルス信号は、ローレベル及びハイレベル夫々の電圧によって構成されている。
【００９６】
ＡＮＤ回路６３は、生成回路６１，６２が共にハイレベルの電圧を出力した場合にハイレベルの電圧をＦＥＴ２１のゲート出力し、生成回路６１，６２の中の少なくとも１つがローレベルの電圧を出力した場合にローレベルの電圧をＦＥＴ２１のゲートに出力する。
【００９７】
ＡＮＤ回路６３がハイレベルの電圧をＦＥＴ２１のゲートに出力した場合、ゲートに所定電圧以上の電圧が印加されてＦＥＴ２１はオンとなる。また、ＡＮＤ回路６３がローレベルの電圧をＦＥＴ２１のゲートに出力した場合、ゲートに印加されている電圧が所定電圧未満となり、ＦＥＴ２１はオフとなる。
【００９８】
生成回路６２は、差動増幅器８１及びコンパレータ８２を有する。差動増幅器８１について、マイナス端子は、抵抗Ｒ１，Ｒ２の接続ノードに接続され、プラス端子は制御部１６に接続され、出力端子はコンパレータ８２のプラス端子に接続されている。コンパレータ８２について、マイナス端子は制御部１６に接続され、出力端子はＡＮＤ回路６３の一方の端子に接続されている。
【００９９】
制御部１６は、差動増幅器８１のプラス端子に参照電圧Ｖｒを印加しており、コンパレータ３２のマイナス端子に三角波を印加している。差動増幅器８１のマイナス端子には、抵抗Ｒ１，Ｒ２によって分圧された電圧が印加されており、差動増幅器８１は、抵抗Ｒ１，Ｒ２によって分圧された電圧が大きい場合、出力端子から高い閾値Ｖｔを出力し、抵抗Ｒ１，Ｒ２によって分圧された電圧が小さい場合、出力端子から低い閾値を出力する。
【０１００】
差動増幅器８１は、抵抗Ｒ１，Ｒ２によって分圧された電圧がプラス端子に印加してある参照電圧Ｖｒよりも低ければ低い程、高い電圧を出力し、抵抗Ｒ１，Ｒ２によって分圧された電圧が参照電圧Ｖｒよりも高ければ高い程、低い電圧を出力する。
【０１０１】
コンパレータ８２は、マイナス端子に入力された三角波がプラス端子に入力された閾値Ｖｔ以上である期間、出力端子からＡＮＤ回路６３の一方の入力端子にローレベルの電圧を出力する。また、コンパレータ８２は、マイナス端子に入力された三角波がプラス端子に入力された閾値Ｖｔ未満である期間、出力端子からＡＮＤ回路６３の一方の入力端子にハイレベルの電圧を出力する。
【０１０２】
生成回路６１は、差動増幅器７１、ＰＮＰ型のバイポーラトランジスタ７２、抵抗Ｒ４，Ｒ５、反転増幅器７３及びコンパレータ７４を有する。抵抗Ｒ４の一端は抵抗Ｒ３のバッテリ１１側の一端に接続されており、抵抗Ｒ４の他端は、差動増幅器７１のマイナス端子と、バイポーラトランジスタ７２のエミッタとに接続されている。差動増幅器７１のプラス端子は、抵抗Ｒ３のコイルＬ１側の一端に接続されており、差動増幅器７１の出力端子はバイポーラトランジスタ７２のベースに接続されている。
【０１０３】
バイポーラトランジスタ７２のコレクタは、抵抗Ｒ５の一端と、反転増幅器７３の入力端子とに接続されている。反転増幅器７３の出力端子はコンパレータ７４のプラス端子に接続されている。コンパレータ７４のマイナス端子は制御部１６に接続され、コンパレータ７４の出力端子はＡＮＤ回路６３の他方の入力端子に接続されている。
【０１０４】
差動増幅器７１、バイポーラトランジスタ７２及び抵抗Ｒ４，Ｒ５は、抵抗Ｒ３の両端子間に印加された電圧を増幅する増幅器として機能し、増幅した電圧は抵抗Ｒ５の両端間に印加され、反転増幅器７３の入力端子に入力される。差動増幅器７１、バイポーラトランジスタ７２及び抵抗Ｒ４，Ｒ５からなる増幅器によって増幅された電圧は、抵抗Ｒ３の両端間に印加された電圧、即ち、バッテリ１１から抵抗Ｒ３を介してコイルＬ１に流れる電流に比例する。
【０１０５】
反転増幅器７３は、入力端子に入力された電圧を、一定の電圧を基準として反転し、反転した閾値ＶｃをＡＮＤ回路６３の他方の入力端子に出力する。例えば、基準となる一定の電圧が１ボルトである場合、入力端子に０．５ボルトの電圧が入力されたとき、１．５ボルトの閾値Ｖｃを出力し、入力端子に１．５ボルトの電圧が入力されたとき、０．５ボルトの閾値Ｖｃを出力する。従って、反転増幅器７３は、入力端子に入力された電圧の高低に応じて低高となる電圧を出力端子から出力する。
【０１０６】
以上のように構成された差動増幅器７１、バイポーラトランジスタ７２及び抵抗Ｒ４，Ｒ５からなる増幅器と、反転増幅器７３とは、抵抗Ｒ３の両端間に印加されている電圧の高低に応じて低高となる閾値Ｖｃを生成し、実施の形態２における閾値生成部として機能する。
【０１０７】
コンパレータ７４のマイナス端子には、制御部１６から、コンパレータ８２のマイナス端子に入力される三角波と同じ三角波が入力される。コンパレータ７４は、マイナス端子に入力された三角波がプラス端子に入力された閾値Ｖｃ以上である期間、出力端子からＡＮＤ回路６３の他端にローレベルの電圧を出力する。また、コンパレータ７４は、マイナス端子に入力された三角波がプラス端子に入力された閾値Ｖｃ未満である期間、出力端子からＡＮＤ回路６３の他端に、ローレベルの電圧よりも高いハイレベルの電圧を出力する。
【０１０８】
コンパレータ７４は、以上のようにローレベル及びハイレベルの電圧を出力することによってパルス信号を生成し、実施の形態２における信号生成部として機能する。ここで、コンパレータ７４が出力するローレベル及びハイレベル夫々の電圧は第３及び第４電圧に該当する。
【０１０９】
制御部１６は、コンパレータ８２，７４夫々のマイナス端子に三角波を印加することによって、昇圧装置１２を駆動する。また、制御部１６は、昇圧装置１２の昇圧を停止する場合、コンパレータ８２，７４夫々のマイナス端子に、三角波の代わりに、閾値Ｖｔ，Ｖｃの下限値よりも低い電圧を印加する。これにより、コンパレータ８２，７４夫々は、出力端子からローレベルの電圧をＡＮＤ回路６３の２つの入力端子に出力し、ＡＮＤ回路６３はローレベルの電圧をＦＥＴ２１のゲートに出力し、ＦＥＴ２１をオフにし続け、昇圧装置１２の昇圧が停止される。
【０１１０】
図６は昇圧装置５１の動作を説明するためのタイミングチャートである。図６には、制御部１６からコンパレータ８２，７４夫々のマイナス端子に入力される１つの三角波と、コンパレータ８２，７４夫々の出力端子から出力される２つのパルス信号と、ＡＮＤ回路６３が出力端子から出力するパルス信号とが示されている。図６では、ハイレベルの電圧を「Ｈ」で示し、ローレベルの電圧を「Ｌ」で示している。
【０１１１】
制御部１６がコンパレータ８２，７４夫々のマイナス端子に入力する三角波は、図６に示すように、緩やかな電圧の上昇と急激な電圧の降下とを一定の周期で繰り返す波形であり、所謂、のこぎり波である。前述したように、コンパレータ８２，７４夫々は、マイナス端子に入力されている三角波が閾値Ｖｔ，Ｖｃ未満である期間にハイレベルの電圧を出力し、マイナス端子に入力されている三角波が閾値Ｖｔ，Ｖｃ以上である期間にローレベルの電圧を出力する。
【０１１２】
コンパレータ８２が出力するパルス信号について、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧装置５１で昇圧された電圧が高い程、閾値Ｖｔは下降し、コンパレータ８２がハイレベルの電圧を出力する期間が短くなり、デューティが低下する。また、抵抗Ｒ１，Ｒ２によって分圧された電圧、昇圧装置５１で昇圧された電圧が低い程、閾値Ｖｔが上昇し、コンパレータ８２がハイレベルの電圧を出力する期間が長くなり、デューティが上昇する。
【０１１３】
コンパレータ７４が出力するパルス信号について、コイルＬ１に流れる電流が少なくて抵抗Ｒ３の両端間に印加された電圧が低い場合、閾値Ｖｃは高く、コンパレータ７４がハイレベルの電圧を出力する期間が長く、デューティは高い。また、コイルＬ１に流れる電流が多くて抵抗Ｒ３の両端間に印加された電圧が高い場合、閾値Ｖｃは低く、コンパレータ７４がハイレベルの電圧を出力する期間が短く、デューティは低い。
【０１１４】
ＡＮＤ回路６３は、前述したように、２つの入力端子両方にハイレベルの電圧が入力された場合にハイレベルの電圧を出力し、２つの入力端子中の少なくとも１つの入力端子にローレベルの電圧が入力された場合にローレベルの電圧を出力する。従って、ＡＮＤ回路６３は、コンパレータ８２，７４が出力するパルス信号中のデューティが低いパルス信号をＦＥＴ２１のゲートに出力する。
以上のように、昇圧装置５１では、生成回路６１，６２夫々が生成するパルス信号の中でデューティが低いパルス信号を用いてＦＥＴ２１をオン／オフする。
【０１１５】
図６に示すように、バッテリ１１からコイルＬ１に流れる電流の量が十分に小さくて抵抗Ｒ３の両端間に印加された電圧が低く、閾値Ｖｃが閾値Ｖｔよりも十分に高い場合、ＡＮＤ回路６３は、コンパレータ８２が出力するパルス信号をＦＥＴ２１のゲートに入力する。従って、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧装置５１で昇圧された電圧が高い場合、閾値Ｖｔが下降し、ＦＥＴ２１のゲートにはデューティが低いパルス信号が入力され、昇圧比が低下する。
【０１１６】
また、抵抗Ｒ１，Ｒ２によって分圧された電圧、即ち、昇圧装置５１で昇圧された電圧が低い場合、閾値Ｖｔが上昇し、ＦＥＴ２１のゲートにはデューティが高いパルス信号が入力され、昇圧比が上昇する。
昇圧比は、抵抗Ｒ１，Ｒ２によって分圧された電圧が参照電圧Ｖｒになるように調整され、昇圧装置５１で昇圧された電圧は、参照電圧Ｖｒに抵抗Ｒ１，Ｒ２の合計値を掛けて抵抗Ｒ２の抵抗値で割った目標電圧に調整される。
【０１１７】
図７は昇圧装置５１の動作を示す他のタイミングチャートである。図７には、図６と同様に、制御部１６からコンパレータ８２，７４夫々のマイナス端子に入力される１つの三角波と、コンパレータ８２，７４夫々の出力端子から出力される２つのパルス信号と、ＡＮＤ回路６３が出力端子から出力するパルス信号とが示されている。図７でも、図６と同様に、ハイレベルの電圧を「Ｈ」で示し、ローレベルの電圧を「Ｌ」で示している。
【０１１８】
図７に示すように、抵抗Ｒ３の両端間に印加された電圧が高くて閾値Ｖｃが閾値Ｖｔよりも低い場合、ＡＮＤ回路６３は、コンパレータ８２が出力するパルス信号をＦＥＴ２１のゲートに入力する。従って、バッテリ１１から抵抗Ｒ３を介してコイルＬ１に流れる電流の量が多い場合、抵抗Ｒ３の両端間に印加されている電圧は上昇して閾値Ｖｃは低下し、ＦＥＴ２１のゲートにはデューティが低いパルス信号が入力され、昇圧比が抑制される。
【０１１９】
そして、バッテリ１１から抵抗Ｒ３を介してコイルＬ１に流れる電流の量が減った場合、抵抗Ｒ３の両端間に印加されている電圧は低下して閾値Ｖｃと共にＦＥＴ２１のゲートに入力されるパルス信号のデューティが上昇し、昇圧比の抑制が緩和される。
【０１２０】
以上のように昇圧装置５１では、昇圧された電圧が低くてコンパレータ８２が出力するパルス信号のデューティが高い場合であっても、コイルＬ１に流れる電流に係る値、即ち、抵抗Ｒ３の両端間の電圧が高くてコンパレータ７４が出力するパルス信号のデューティが低いとき、コンパレータ７４が出力するパルス信号を用いてＦＥＴ２１をオン／オフする。このため、コイルＬ１に流れる電流に係る値によって昇圧比が制限され、コイルＬ１に流れる電流の量が所定量以下に抑えられる。
【０１２１】
従って、バッテリ１１が抵抗Ｒ３を介してコイルＬ１の一端とＦＥＴ２１のソースに印加された電圧を昇圧する場合に、昇圧装置５１に多量の電流が流れ込むことが防止され、バッテリ１１によって印加された電圧の昇圧と昇圧の停止とが短時間に繰り返されることはない。
【０１２２】
また、バッテリ１１によって印加された電圧を昇圧する場合に昇圧装置１２に多量の電流が流れ込むことはないため、バッテリ１１と昇圧装置１２とを接続する電線に断面積が小さい電線、即ち、軽くて安価な電線を用いることができる。また、バッテリ１１と昇圧装置１２との接続に長い電線を用いることが可能であるため、電源装置１においてバッテリ１１に対する昇圧装置１２の配置が制約されない。
【０１２３】
実施の形態２において、コイルＬ１に流れる電流に係る値は、抵抗Ｒ３の両端間に印加された電圧に限定されず、例えば、コイルＬ１に流れる電流の値であってもよい。
【０１２４】
生成回路６１は、コイルＬ１に流れる電流に係る値の大小に応じて低高となるデューティのパルス信号を生成する回路であればよく、差動増幅器７１、バイポーラトランジスタ７２、反転増幅器７３、コンパレータ７４及び抵抗Ｒ４，Ｒ５を備える回路に限定されない。
【０１２５】
また、生成回路６２も、昇圧装置５１で昇圧された電圧の高低に応じて低高となるデューティのパルス信号を生成する回路であればよく、差動増幅器８１及びコンパレータ８２を備える回路に限定されない。
【０１２６】
実施の形態１及び２において、ＦＥＴ２１はスイッチとして機能すればよく、Ｎチャネル型のＦＥＴに限定されない。例えば、ＦＥＴ２１の代わりに、Ｐチャネル型のＦＥＴ又はバイポーラトランジスタ等を用いても良い。また、制御部１６が出力する三角波は、のこぎり波に限定されず、緩やかな電圧の上昇及び下降を一定の周期で繰り返す波形であってもよく、急激な上昇と緩やかな下降とを一定の周期で繰り返す波形、所謂、逆のこぎり波であってもよい。
【０１２７】
開示された実施の形態１及び２は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述の説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【０１２８】
１，５  電源装置
１１  バッテリ
１２，５１  昇圧装置
１３  スイッチ（第２スイッチに相当）
１５  負荷
１６  制御部
２１  ＦＥＴ（第１スイッチに相当）
２２  生成回路
２３  制限回路
３１  差動増幅器（請求項２における閾値生成部に相当）
３２  コンパレータ（請求項２における信号生成部に相当）
６１  生成回路（第２生成回路に相当）
６２  生成回路（第１生成回路に相当）
６３  ＡＮＤ回路
７１  差動増幅器（請求項４における閾値生成部の一部に相当）
７２  バイポーラトランジスタ（請求項４における閾値生成部の一部に相当）
７３  反転増幅器（請求項４における閾値生成部の一部に相当）
７４  コンパレータ（請求項４における信号生成部に相当）
Ｌ１  コイル
Ｒ３  抵抗
Ｒ４，Ｒ５  抵抗（請求項４における閾値生成部の一部に相当）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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