(57)【要約】【課題】不純物導入による半導体層の結晶欠陥の回復を図る。【解決手段】実施形態による半導体装置の製造方法は、半導体層１２１にイオン注入を行い、半導体層の表面にアモルファス層１２２を形成する工程と、マイクロ波アニールを用いて、２００℃以上７００℃以下の温度で、アモルファス層を単結晶化する熱処理工程と、を具備する。【選択図】図１６
2014063897.tif 000002
【特許請求の範囲】
【請求項１】
半導体層にイオン注入を行い、前記半導体層の表面にアモルファス層を形成する工程と、
マイクロ波アニールを用いて、２００℃以上６００℃以下の第１の温度で、前記アモルファス層を単結晶化する第１の熱処理工程と、
前記第１の熱処理工程の後に、前記第１の温度より高い第２の温度で、前記半導体層と前記アモルファス層との界面の結晶欠陥を回復させる第２の熱処理工程と、
前記第１の熱処理工程と前記第２の熱処理工程との間に、前記半導体層にイオン注入を行う工程と、
を具備し、
前記アモルファス層の幅をＬ、前記アモルファス層の高さをＨとした場合、Ｌ／Ｈ＜４の関係を満たし、
前記第２の熱処理は、マイクロ波アニール、ＲＴＡ、ＦＬＡ、ＬＳＡのいずれかで行われ、
前記イオン注入は、プラズマ処理を用いる、半導体装置の製造方法。
【請求項２】
半導体層にイオン注入を行い、前記半導体層の表面にアモルファス層を形成する工程と、
マイクロ波アニールを用いて、２００℃以上７００℃以下の第１の温度で、前記アモルファス層を単結晶化する第１の熱処理工程と、
を具備し、
前記アモルファス層の幅をＬ、前記アモルファス層の高さをＨとした場合、Ｌ／Ｈ＜４の関係を満たす、半導体装置の製造方法。
【請求項３】
前記第１の熱処理工程の後に、前記第１の温度より高い第２の温度で、前記半導体層と前記アモルファス層との界面の結晶欠陥を回復させる第２の熱処理工程をさらに具備する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の温度は、２００℃以上６００℃以下である、請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２の熱処理は、マイクロ波アニール、ＲＴＡ、ＦＬＡ、ＬＳＡのいずれかで行われる、請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第１の熱処理工程と前記第２の熱処理工程との間に、前記半導体層にイオン注入を行う工程をさらに具備する、請求項３に記載の半導体装置の製造方法。
【請求項７】
前記イオン注入は、プラズマ処理を用いる、請求項２に記載の半導体装置の製造方法。
【請求項８】
マイクロ波を吸収し、誘導加熱による発熱体として機能し、磁性材料を含んで形成された補助加熱部を具備する、マイクロ波を用いた半導体装置のアニール装置。
【請求項９】
マイクロ波を用いて、補助加熱部を誘導加熱により発熱させ、被加熱物を加熱し、
前記補助加熱部は、磁性材料を含んで形成されている、マイクロ波を用いた半導体装置のアニール方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、マイクロ波アニールを用いた半導体装置の製造方法、アニール装置及びアニール方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化により、その基本構成要素であるトランジスタの代表的寸法は、数１０ｎｍ以下のレベルに達している。また、高密度化や素子性能向上のために、従来のプレーナ（平面）構造でなく、３次元（立体）構造を採用することも行われている。
【０００３】
トランジスタのソース／ドレイン形成においては、一般的に、まず、イオン注入により半導体層の所望深さに不純物を導入し、その後に、熱処理（活性化アニール）が行われる。つまり、不純物導入によって、単結晶半導体層の表面がアモルファス化するが、活性化アニールによって、アモルファス領域を単結晶化させ、結晶欠陥の回復を図る。この活性化アニールに一般的に用いられるのは、１０００℃程度、数秒のＲＴＡ（Rapid Thermal Annealing）である。
【０００４】
一方、微細化の観点から、３次元構造を有する半導体素子の加工幅は、縮小しなければならない。このため、アモルファス領域を単結晶に戻す際の結晶核となるアモルファス／単結晶の界面の面積が相対的に小さくなる。このような状況下では、アモルファス領域全体が単結晶に戻るよりも先に、ランダムな位置に熱により微小な結晶核が生じ、その結晶核を起点として結晶成長が起こってしまう。
【０００５】
従って、特に、微細な３次元構造の場合、活性化アニールにより、アモルファス化した領域は、単結晶でなく多結晶半導体に成長してしまう。多結晶化した場合、それ自身の抵抗率が上昇するとともに、多結晶層と金属配線とのコンタクト抵抗が３桁以上も上昇することにより、半導体デバイスに直列に形成される寄生抵抗が増加し、デバイス特性の劣化を招いてしまう。
【０００６】
このように、従来の活性化アニールでは、半導体素子の微細化により、不純物導入による半導体層の結晶欠陥を十分に回復することができなかった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−１８９４７３号公報
【特許文献２】特開２０１１−６１０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
不純物導入による半導体層の結晶欠陥の回復を図る半導体装置の製造方法、アニール装置及びアニール方法を提供する。
【課題を解決するための手段】
【０００９】
実施形態による半導体装置の製造方法は、半導体層にイオン注入を行い、前記半導体層の表面にアモルファス層を形成する工程と、マイクロ波アニールを用いて、２００℃以上７００℃以下の温度で、前記アモルファス層を単結晶化する熱処理工程と、を具備する。
【図面の簡単な説明】
【００１０】
【図１】各実施形態に関する単結晶層及びアモルファス層の理想的な結晶成長の様子を示す図。
【図２】各実施形態に関する単結晶層及びアモルファス層の現実的な結晶成長の様子を示す図。
【図３】各実施形態に関する多結晶化の定義を説明するための図。
【図４】各実施形態に関する狭い領域の単結晶化の様子を示す図。
【図５】各実施形態に関する広い領域の単結晶化の様子を示す図。
【図６】各実施形態に関する素子の加工幅（アモルファス層の高さと幅の比Ｌ／Ｈ）を説明するための図。
【図７】第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１６】図１５に続く、第１の実施形態に係るフラッシュメモリの製造工程を示す断面図。
【図１７】各実施形態に関するＴＥＭ（Transmission Electron Microscope）によるアニール後の基板の断面図。
【図１８】各実施形態に関するＴＥＭによるマイクロ波アニール後の基板の断面図。
【図１９】第２の実施形態に係る半導体装置の製造方法を説明するための図。
【図２０】第２の実施形態に係るフィンＦＥＴを示す模式図。
【図２１】第２の実施形態に係るフィンＦＥＴの製造工程を示す断面図。
【図２２】図２１に続く、第２の実施形態に係るフィンＦＥＴの製造工程を示す断面図。
【図２３】第２の実施形態に係る第１及び第２の熱処理の例を説明するための図。
【図２４】第３の実施形態に係る磁気特性の温度依存性を示す図。
【図２５】第３の実施形態に係る磁性材料のマイクロ波加熱特性を示す図。
【図２６】第３の実施形態に係るマイクロ波アニール装置を示す概略図。
【発明を実施するための形態】
【００１１】
［１］素子の加工幅に関する考察
図１乃至図６を用いて、半導体素子の加工幅の微細化と結晶成長の関係について説明する。この説明にあたり、単結晶層とアモルファス化した層（アモルファス層）が接している構造を用いる。
【００１２】
各種半導体デバイスでは、主にソース／ドレイン領域の形成にあたり、イオン注入により単結晶半導体層に不純物を導入した後、活性化アニールが行われる。この活性化アニールにより、注入された不純物原子を単結晶半導体層の格子位置に移動させ、不純物を電気的に活性化させる。例えば、電気的な活性化には、１Ｅ２０ｃｍ−３程度の不純物が望ましい。ここで、リン及びヒ素等の比較的質量が大きいイオンを注入した場合には、単結晶半導体層の表面がアモルファス状態に変化する。アモルファス半導体は、抵抗が大きく、デバイス動作の妨げとなる。このため、活性化アニール時に、このアモルファス化した領域を単結晶に戻すことが重要となる。
【００１３】
上述するように、理想的には、図１（ａ）乃至（ｄ）に示すように、活性化のための熱処理により、単結晶層１と接している部分のアモルファス層２は、時間とともに単結晶に成長していく。
【００１４】
しかし、近年の微細な加工幅を有する半導体素子では、現実的には、図２（ａ）乃至（ｄ）に示すように、高温の熱処理の要求により、ある時点で、アモルファス層２内に結晶核３が生成される。この結晶核３は、アモルファス層２の側面（例えば、素子分離用の酸化膜等と接している部分）で生じることが多い。そして、この結晶核３を起点に結晶化を始めるため、最終的に半導体層の上側は下地の結晶性を反映しない多結晶層４となってしまう。つまり、微細な加工幅を有する半導体素子では、アモルファス層２を単結晶に戻す際の結晶核となるアモルファス／単結晶の界面の面積が相対的に小さくなり、アモルファス層２の全体が単結晶に戻るよりも先に、熱により生じた微小な結晶核３を起点として結晶成長が起こってしまう。従って、微細な構造の場合、熱処理によって、アモルファス化した領域は、単結晶でなく多結晶層４に成長してしまう。
【００１５】
このような状況を、以下の仮定に基づきモデル化する。
【００１６】
仮定（１）  結晶核３は、アモルファス層２の側面のみに生成するものとする。これは、結晶核３の生成確率は、アモルファス層２の側面よりも内部が低いと考えられるからである。
【００１７】
仮定（２）  熱処理と同時に、アモルファス層２の側面に結晶核３が生成するものとする。これは、結晶核３が生成するまでのタイムラグまで考慮するのは煩雑であるからである。
【００１８】
仮定（３）  アモルファス層２の底面からの結晶成長とアモルファス層２の側面からの結晶成長は、同じ速さで進むものとする。
【００１９】
また、簡略化のため、多結晶層４は、図３（ａ）及び（ｂ）に示すように定義する。つまり、仮定（１）で説明したように、結晶核３はアモルファス層２の側面のみに生成すると仮定した場合、結晶核３を中心に成長した複数の多結晶を含む領域Ａをまとめて多結晶層４とする。
【００２０】
上記のようなモデル化を行うと、素子の加工幅が狭い領域（例えば、セルトランジスタ、フィン型トランジスタ等）及び広い領域（例えば、周辺トランジスタ、プレーナ型トランジスタ等）では、熱処理によるアモルファス領域の単結晶化の様子は、次のようになる。
【００２１】
図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）に示すように、熱処理を行うと、アモルファス層２の側面から多結晶層４が広がるとともに、単結晶層１が上方へ成長する。ここで、素子の加工幅が狭い領域の場合、図４（ｃ）に示すように、単結晶層１がアモルファス層２の表面まで成長するよりも、アモルファス層２の幅方向への多結晶化が早く進むため、半導体層の表面まで単結晶化しない。一方、素子の加工幅が広い領域の場合、図５（ｃ）に示すように、アモルファス層２の幅方向への多結晶化よりも、単結晶層１がアモルファス層２の表面まで早く成長するため、半導体層の表面まで単結晶化が可能となる。
【００２２】
このような考察に基づくと、本モデルは、次のように定量化を図ることができる。つまり、図６（ａ）に示すように、不純物導入により半導体層の表面に生じたアモルファス層２の幅をＬ、高さをＨとし、熱処理により単結晶化が進んだ後の単結晶層１の表面における幅をＬＴＯＰとする。この単結晶層１の表面における幅ＬＴＯＰは、アモルファス層２の幅Ｌと高さＨによって決まる。アモルファス層２の高さと幅の比Ｌ／Ｈに対するＬＴＯＰ／Ｌは、図６（ｂ）に示す通りである。つまり、アモルファス層２の高さと幅の比Ｌ／Ｈが大きくなるほど、ＬＴＯＰ／Ｌは大きくなる。
【００２３】
ここで、例えば、ＬＴＯＰはＬの半分（０．５Ｌ）、つまり、ＬＴＯＰ／Ｌは０．５が望ましい。この場合、Ｌ／Ｈ≧４は、ＲＴＡを用いた従来技術でも、表面まで単結晶化が可能な領域である。このため、本実施形態は、ＲＴＡを用いた従来技術では表面までの単結晶化が困難である領域、つまり、Ｌ／Ｈ＜４の関係を満たす加工幅を有する素子に特に有効であると考えられる。但し、本実施形態は、Ｌ／Ｈ≧４の関係である加工幅を有する素子に適用することも勿論可能である。
【００２４】
以下、具体的な実施形態について、図面を参照して説明する。
【００２５】
［２］第１の実施形態
第１の実施形態では、不純物導入後、２００℃以上７００℃以下の温度で、マイクロ波を用いたアニールを行うことにより、アモルファス化した領域を単結晶化させ、結晶欠陥を回復させる。
【００２６】
［２−１］製造方法
図７乃至図１６を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。尚、図７乃至図１５は、メモリセルのワード線方向のＧＣ断面を示し、図１６は、メモリセルのビット線方向のＡＡ断面の概略図を示す。ここでは、半導体装置の例としてＮＡＮＤ型フラッシュメモリを例に挙げるが、これに限定されるものではない。
【００２７】
まず、図７に示すように、シリコン基板１００上にゲート絶縁膜１０１が形成される。このゲート絶縁膜１０１上に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、第１のフローティングゲート電極（ＦＧ１：アンドープアモルファスシリコン）１０２が４０ｎｍ程度で形成される。この第１のフローティングゲート電極１０２上に、第２のフローティングゲート電極（ＦＧ２：Ｐドープアモルファスシリコン）１０３が１３０ｎｍ程度で形成される。次に、第２のフローティングゲート電極１０３上に、ＬＰ−ＣＶＤ法により、７００℃程度で、酸化膜／窒化膜／酸化膜からなるＯＮＯ（Oxide Nitride Oxide）膜１０４が成膜される。続いて、ＯＮＯ膜１０４上に、ＣＶＤ法により、５２５℃で、第１のコントロールゲート電極（ＧＣ１：ポリシリコン）１０５が４０ｎｍ程度で成膜される。次に、第１のコントロールゲート電極１０５上に、ＬＰＣＶＤ法により、７００℃で、マスク材としてＢＳＧ（boron silicate glass）１０６が２００ｎｍ程度で成膜される。ここで、このマスク材のみを後のＲＩＥ（Reactive Ion Etching）工程後に選択的に剥離する場合には、ボロンを高濃度にドープしたＢＳＧを用いるとよい。さらに、ＢＳＧ膜１０６上に、ＬＰＣＶＤ法により、７００℃程度で、ＡＡマスク材としてＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１０７が１００ｎｍ程度で成膜される。
【００２８】
次に、図８に示すように、ＴＥＯＳ膜１０７上にレジスト材１０８が塗布され、パターニングされる。このパターニングされたレジスト材１０８を用いて、第１のコントロールゲート電極１０５の表面が露出するまで、ＴＥＯＳ膜１０７及びＢＳＧ膜１０６がＲＩＥでエッチングされる。
【００２９】
次に、図９に示すように、ＴＥＯＳ膜１０７及びＢＳＧ膜１０６をマスクとして用いて、第１のコントロールゲート電極１０５、ＯＮＯ膜１０４及び第２のフローティングゲート電極１０３の一部が加工され、その後、ＨＦにより、マスク材のＴＥＯＳ膜１０７及びＢＳＧ膜１０６が除去される。
【００３０】
次に、図１０に示すように、第２のフローティングゲート電極１０３及び第１のコントロールゲート電極１０５上に、５５０℃程度で、第２のコントロールゲート電極（ＧＣ２：Ｐドープアモルファスシリコン）１０９が２００ｎｍ程度で形成される。この第２のコントロールゲート電極１０９上に、ＤＣＳ（ジクロロシラン）ガスを用い、８００℃で、ＲＩＥ加工時のストッパとして機能するパッドＳｉＮ膜１１０が７０ｎｍ程度で成膜される。
【００３１】
次に、図１１に示すように、ＳｉＮ膜１１０上に、マスク材のＢＳＧ膜１１１、ＴＥＯＳ膜１１２が順に成膜される。
【００３２】
次に、図１２に示すように、ＰＥＰ（Photo Engraving Process）工程により、ＳｉＮ膜１１０、ＢＳＧ膜１１１及びＴＥＯＳ膜１１２がマスク用に加工される。
【００３３】
次に、図１３に示すように、加工されたマスクを用いて、第２のコントロールゲート電極１０９、第１のコントロールゲート電極１０５、ＯＮＯ膜１０４、第２のフローティングゲート電極１０３及び第１のフローティングゲート電極１０２が加工され、ゲートスタック構造が形成される。その後、ＨＦにより、ＢＳＧ膜１１１及びＴＥＯＳ膜１１２が除去される。
【００３４】
次に、図１４に示すように、Ａｓ、Ｂのイオン注入が行われ、シリコン基板１００の表面に不純物領域１１３が形成される。その後、シリコン基板１００及びＳｉＮ膜１１０上に、スペーサのＴＥＯＳ膜１１４が成膜され、ＲＩＥ加工が行われる。
【００３５】
次に、図１５に示すように、シリコン基板１００及びＴＥＯＳ膜１１４上に、ＧＣライナーのＳｉＮ膜１１５が３０ｎｍ程度で成膜される。
【００３６】
次に、図１６（ａ）に示すように、イオン注入によって、シリコン基板１００の表面の不純物領域１１３はアモルファス層１２２となっている。例えば、このアモルファス層１２２の高さＨと幅ＬはＬ／Ｈ＜４の関係を満たし、アモルファス層１２２の幅Ｌは３０ｎｍ未満である。
【００３７】
そして、図１６（ｂ）に示すように、不純物の活性化及び基板の結晶欠陥の回復を行うために、例えば５．８０ＧＨｚのマイクロ波が照射される。これにより、単結晶層１２１と接している部分のアモルファス層１２２は、固層エピタキシャル成長によって時間とともに単結晶化し、図１６（ｃ）に示すように、アモルファス層１２２は単結晶層１２１に変化する。このように、熱処理によって単結晶化した領域に含まれる活性化不純物密度は、１Ｅ２０ｃｍ−３以上である。
【００３８】
ここで、マイクロ波アニールの温度は、２００℃以上７００℃以下に設定することが望ましい。理由は、以下の通りである。
【００３９】
マイクロ波アニールの処理温度が高いと、その高温の影響でアモルファス層１２２中に結晶核が生じ、それを起点に結晶成長が進み、アモルファス層１２２が多結晶化する。また、マイクロ波アニールの特徴は、低温で結晶成長が進むことであることを鑑みると、設定温度には上限が必要となる。上述の結晶核が生成され始める温度は、７４０℃程度と考えられ、さらに、不純物の影響等も考慮すると、マイクロ波アニールの温度は７００℃以下が望ましいと考えられる。
【００４０】
一方、マイクロ波アニールの温度が２００℃よりも低いと、シリコンに吸収され難くなり、マイクロ波の吸収効率が低下する。このため、マイクロ波アニールの温度は２００℃以上が望ましいと考えられる。
【００４１】
［２−２］効果
ＲＴＡを用いた従来技術では、微細化が進むと、シリコン基板上のシードとなる面積（アモルファスと単結晶との界面の面積）が狭いため、ＲＴＡでのシリコンの活性化には限界がある。さらに、従来の熱処理は高温のため、不純物拡散の問題から、長時間アニールをすることは難しく、結晶欠陥が残ってしまう（図１７）。
【００４２】
これに対し、第１の実施形態によれば、不純物の活性化の際、従来よりも低温のマイクロ波アニールを用いる。このマイクロ波アニールの場合、従来のＲＴＡ等と違い、回転振動を誘発し、不純物の活性化を進めるとともに、アモルファス領域を単結晶化させることができる。このように、第１の実施形態によれば、不純物導入後に低温のマイクロ波アニールを用いることで、不純物の活性化とともに、基板の結晶欠陥の回復を図ることができる。
【００４３】
［２−３］他の製造方法
上記第１の実施形態において、シリコン基板１００にイオン注入する際、プラズマドーピング処理を用いることも可能である。この場合、シリコン基板１００の結晶欠陥を低減できる。その後、Ｈ２やＮ２やＡｒを含む雰囲気中、１０Ｗ／ｃｍ２から１０００Ｗ／ｃｍ２のパワーで５．８０ＧＨｚのマイクロ波を照射し、ウェハ温度を７００℃以下になるよう制御し、不純物の活性化を行うことにより、上記第１の実施形態と同様に、結晶欠陥を回復することができる。
【００４４】
［３］第２の実施形態
第２の実施形態では、マイクロ波アニールを用いてアモルファス化した領域を単結晶化した後、さらに熱処理を行うことで、アモルファス／単結晶界面近傍に生じた結晶欠陥を低減する。
【００４５】
［３−１］低温アニールと結晶欠陥に関する考察
上記第１の実施形態では、不純物拡散およびアモルファス領域の単結晶化を図るために、低温（２００〜７００℃程度）のマイクロ波アニールが用いられている。ここで、上記第１の実施形態で説明したように、低温アニールであっても、単結晶半導体層の表面がアモルファス化している場合には、単結晶半導体層とアモルファス層との界面を起点として、アモルファス層が再結晶化する「固層エピタキシャル成長」が起こり、その過程において、不純物原子は、単結晶半導体の格子位置に移動し、電気的に活性化することが分かっている。この手法により、低温アニールでも１Ｅ２０ｃｍ−３以上の不純物を電気的に活性化することができる。
【００４６】
このような低温アニールを用いるためには、イオン注入された領域がアモルファス化されていることが必要であるが、イオン注入により形成されたアモルファス層と単結晶半導体層との界面には、比較的損傷の小さい遷移層が生じる場合がある。そして、低温アニール時に、この遷移層に点欠陥が集まって成長し、より大きな欠陥を形成することがある（図１８）。このような結晶欠陥は、ｐｎ接合に生じる空乏層内で電子・正孔対の発生源となる。また、結晶欠陥は、電子デバイスのリーク電流を増加させる要因となるため、極力生成を抑える必要がある。尚、高温アニール時の場合、このような欠陥は消滅するため、リーク電流増加は問題とならない。
【００４７】
以上を要約すると、従来のような高温活性化アニールを適用すると、単結晶化されるべき領域が多結晶化してしまうこと、第１の実施形態のような低温活性化アニールを適用すると、アモルファス／単結晶界面近傍の結晶欠陥を除去できない場合があり得ることが考えられる。
【００４８】
そこで、第２の実施形態では、低温のマイクロ波アニールを用いた第１の熱処理によってアモルファス化した領域を単結晶化し、その後、第１の熱処理よりも高温の第２の熱処理を行い、アモルファス／単結晶界面近傍の結晶欠陥の回復を図る。
【００４９】
尚、第１の実施形態のような低温アニールを行った場合、必ずしもアモルファス／単結晶界面近傍の結晶欠陥を除去できないわけではなく、第１の実施形態の製造方法によれば、不純物導入による半導体層の結晶欠陥の回復を図るという課題を解決することは可能である。この第２の実施形態では、低温アニールによってアモルファス／単結晶界面近傍に結晶欠陥が生じたような場合に対して、有効な例を挙げているだけである。
【００５０】
［３−２］熱処理条件
第２の実施形態では、イオン注入後に第１の熱処理を行い、この第１の熱処理後に第２の熱処理を行う。ここで、第１の熱処理では、アモルファス層を固層エピタキシャル成長により単結晶化させ、第２の熱処理では、アモルファス層と単結晶層との界面に生じた結晶欠陥の回復を図る。このような第２の実施形態による第１及び第２の熱処理の条件について、図１９を用いて説明する。
【００５１】
第１の熱処理時の温度は、２００℃以上７００℃以下の低温が望ましい。さらに、不純物拡散と熱による結晶核２０９の核発生頻度を考慮すると、第１の熱処理時の上限温度は、６００℃以下、さらには５５０℃以下が望ましい。約６００℃以下であれば、熱により結晶核２０９が生成され難く、約５５０℃以下であれば、不純物の異常な拡散をより抑制できるからである。
【００５２】
前述のように、イオン注入時にアモルファス層２０６の直下には多数の点欠陥が生じる恐れがあるが、固層エピタキシャル成長時の温度が高い場合、この点欠陥が成長し巨大化することが考えられる。この成長した結晶欠陥２０８を除去するためには、第２の熱処理の温度や時間を増加させる、すなわち熱負荷を増やす必要があるが、これは不純物拡散の面から望ましくない。しかし、単純に熱処理温度を下げた場合には、指数関数的に固層エピタキシャル成長の速度が減少するため、ＲＴＡ等で５００℃を下回るような熱処理を行った場合は、アニール時間が増大し、著しく生産性を損なうこととなる。
【００５３】
そこで、第１の熱処理の方法としては、マイクロ波アニールを用いることが望ましい。マイクロ波アニールは、固層エピタキシャル成長の速度が速いため、例えば４００℃程度の温度においてアモルファス層２０６の直下の点欠陥を極力成長させることなく、アモルファス層２０６を完全に単結晶化することが可能となる。
【００５４】
第２の熱処理の温度としては、結晶欠陥２０８の回復のために、第１の熱処理時の温度より高い温度を用いることが望ましい。また、第２の熱処理の方法としては、例えば、マイクロ波アニール、ＲＴＡ、ＦＬＡ（Flash Lamp Annealing）、ＬＳＡ（Laser Spike Annealing）等を用いることが可能である。
【００５５】
例えば、第２の熱処理として、１０００℃程度のＲＴＡを用いることも可能である。但し、本実施形態では、第１の熱処理として十分に低温のマイクロ波アニールを用いることにより、点欠陥の成長を抑制しているため、結晶欠陥回復のための第２の熱処理の温度を１０００℃よりもさらに低下させることが可能である。第２の熱処理の温度は、トランジスタのスペックや不純物濃度により異なるため、リーク電流が所望のスペックを満たすように設定する必要があるが、熱処理温度を低下することにより、不純物の拡散を極力防止することが可能となる。
【００５６】
尚、本実施形態においては、第１の熱処理によりアモルファス領域は既に単結晶化しているため、第２の熱処理によって微細領域が多結晶化する問題は起こらない。
【００５７】
［３−３］製造方法
第２の実施形態では、図２０に示すように、フィンＦＥＴのような立体構造を有したデバイスに適用した例を用いる。尚、本実施形態は、プレーナ型のトランジスタに適用することも勿論可能である。但し、プレーナ型よりも立体構造に適用した方が、本実施形態による効果が大きいと考えられる。また、以下では、説明を簡単にするために、ｎ型チャネルを有するフィンＦＥＴのみを単結晶シリコン基板上に形成する例を示すが、ｎ型及びｐ型の両方のトランジスタを含むＣＭＯＳ構成の場合に適用も勿論可能である。また、本実施形態を適用する対象は、ロジックＬＳＩであっても、ＤＲＡＭ、ＮＡＮＤ／ＮＯＲフラッッシュメモリ等のメモリデバイスであってもよい。
【００５８】
図２１を用いて、第２の実施形態に係るフィンＦＥＴの製造方法について説明する。この図２１は、図２０のＡ−Ａ線に沿った断面図である。
【００５９】
まず、図２１（ａ）に示すように、シリコン基板２００を準備し、所望の基板濃度の調整が行われる。次に、シリコン基板２００上に、２ｎｍ程度の熱酸化膜（図示せず）が形成される。次に、熱酸化膜上に、フィン加工用のハードマスクとして、ＳｉＮ膜（図示せず）が８０ｎｍ程度形成される。その後、フォトリソグラフィとドライエッチングを用いて、シリコン基板２００内に溝２０１が形成され、シリコン基板２００のフィン部２０２が形成される。このフィン部２０２において、幅は例えば１５ｎｍ、深さは１５０ｎｍ程度である。
【００６０】
次に、図２１（ｂ）に示すように、素子分離領域となる絶縁膜２０３で溝２０１が６０ｎｍ程度埋め込まれ、ＳＴＩ（Shallow Trench Isolation）が形成される。この絶縁膜２０３としては、例えば、ポリシラザンのような塗布膜が用いられる。
【００６１】
次に、図２１（ｃ）に示すように、フィン部２０２の底部にパンチスルーストッパ等のために必要なイオン注入が行われる。次に、フィン部２０２の露出面にゲート絶縁膜２０４が形成され、ゲート絶縁膜２０４及び絶縁膜２０３上にゲート電極２０５が形成される。ここで、ゲート絶縁膜２０４は、例えば、熱酸化法により形成した３ｎｍ程度のＳｉＯ２膜であり、ゲート電極２０５は、適当な濃度に調整された１５０ｎｍ程度の多結晶シリコン膜である。もちろん、ゲート絶縁膜２０４は、高誘電率（ｈｉｇｈ−ｋ）膜でもよいし、ゲート電極２０５は、金属又はポリシリコンと金属との積層膜でもよい。その後、ハードマスク（図示せず）が形成された後、フォトリソグラフィとドライエッチングにより、所望形状にゲート電極２０５がパターニングされる。
【００６２】
次に、ソース／ドレイン領域の形成工程へと移る。微細トランジスタのソース／ドレインは、通常、２回のイオン注入によって形成される。つまり、浅いエクステンション領域形成のための第１のイオン注入と、深いソース／ドレイン領域形成のための第２のイオン注入とである。尚、この後の工程図においては、ゲート電極２０５及びゲート絶縁膜２０４は省略する。
【００６３】
まず、図２１（ｄ）に示すように、ゲート電極２０５に近い部分の比較的浅いエクステンション領域の形成のために、第１のイオン注入が行われる。この第１のイオン注入は、例えば、ヒ素イオンを１ｋｅＶ、５Ｅ１４ｃｍ−２程度の条件で、２０℃程度のチルトをかけて行われる。ヒ素イオンは、リンイオンとすることも可能である。また、ビームライン注入に代えて、ＡｓＨ３やＰＨ３ガスの放電を用いたプラズマドーピング法を適用することも可能である。
【００６４】
このような第１のイオン注入においては、フィン部２０２の幅が微細であるため、フィン部２０２の側壁は、左右からイオンの照射を受ける。これにより、フィン部２０２の突出部は、ほぼ全てがアモルファス化し、アモルファス層２０６が形成される。例えば、このアモルファス層２０６の高さＨと幅ＬはＬ／Ｈ＜４の関係を満たす。
【００６５】
次に、図２１（ｅ）に示すように、第１の熱処理として、マイクロ波アニールを行い、アモルファス層２０６を単結晶シリコン層２０７に戻す。つまり、アモルファス層２０６と基板２００とが接している微小な面積の部分を起点として、固層エピタキシャル成長をさせることにより、アモルファス層２０６を単結晶シリコン層２０７に成長させる。この第１の熱処理時の条件は、例えば、２．４５ＧＨｚ〜２５ＧＨｚのマイクロ波を１．５ｋＷ〜２ｋＷ程度照射し、３５０℃〜５５０℃程度の温度で５ｍｉｎ〜３０ｍｉｎ程度の処理を行う。処理雰囲気は、例えば、Ｎ２、１００％である。圧力は、マイクロ波による放電を防止するために、０．９ｋＰａ程度の高圧がよい。また、マイクロ波照射時に、基板２００にＮ２ガスを吹き付けることにより、強制的に基板冷却を行うことも考えられる。
【００６６】
次に、図２１（ｆ）に示すように、マイクロ波アニールで除去できなかった結晶欠陥２０８の回復のための第２の熱処理を行う。例えば、第２の熱処理としてＲＴＡを用いて、Ｎ２雰囲気、７８０Ｔｏｒｒにおいて、９００℃、５ｓｅｃ程度の処理を行うことにより、接合付近に形成された結晶欠陥２０８を消失させる。これにより、低リークのｐｎ接合が完成する。
【００６７】
尚、第２の熱処理は、ＲＴＡに限定されるものではなく、例えば、第１の熱処理よりもマイクロ波の照射パワーを３ｋＷ程度に増加し、マイクロ波アニールを適用してもよいし、１２００℃以上、数ｍｓｅｃで処理を行うＦＬＡ（Flash Lamp Annealing）、ＬＳＡ（Laser Spike Annealing）等の新規なアニール方法を適用してもよい。いずれの場合にも、接合リーク電流がデバイスの所望のスペックを満たすように設定することが重要である。また、ＦＬＡやＬＳＡは、ＲＴＡより高温であるが、極短時間の処理となるため不純物拡散は問題とならない。
【００６８】
このような工程により、フィン部２０２に形成されたエクステンション領域は、高アスペクト比の形状でありながら、最上部まで完全に単結晶化し、１Ｅ２０ｃｍ−３台の高い不純物活性化率を有する。さらに、アモルファス／単結晶シリコン界面の結晶欠陥が少なく、リーク電流も減少できる。
【００６９】
続いて、ゲート電極２０５上にＳｉＮ／ＳｉＯ２の積層膜（図示せず）が形成され、ドライエッチングによるエッチバックを用いたゲート電極２０５のサイドウォール（図示せず）が形成される。
【００７０】
次に、図２２（ａ）に示すように、８００℃程度で、シリコンの選択エピタキシャル成長が行われる。これにより、ソース／ドレイン領域となるフィン部２０２のシリコン露出部分（単結晶層２０７）に、エピタキシャル層２１０が３０ｎｍ程度選択的に成長する。このようにフィン部２０２を太くすることにより、直列抵抗を低減することができる。
【００７１】
次に、図２２（ｂ）に示すように、深いソース／ドレイン形成のための第２のイオン注入が行われる。この第２のイオン注入は、例えば、ヒ素イオンを３ｋｅＶ、３Ｅ１５ｃｍ−２程度の条件で、第１のイオン注入と同じく２０℃程度のチルトをかけて行われる。この場合も、イオン種として、ヒ素の代わりにリンを用いることが可能である。その後、熱処理が行われ、不純物が活性化したソース／ドレイン領域２１１が完成する。
【００７２】
次に、図２２（ｃ）に示すように、ソース／ドレイン領域２１１のシリコン露出部分に、例えばＮｉからなるシリサイド層２１２が選択的に形成される。その後、配線工程へと移る。配線工程以降は、標準的なＬＳＩ製造プロセスをそのまま適用することが可能である。
【００７３】
尚、図２２（ｂ）の工程における第２のイオン注入後の熱処理は、例えば図２３（ａ）乃至（ｃ）に示すような種々の方法が考えられる。
【００７４】
図２３（ａ）に示すように、第２のイオン注入後、第１のイオン注入後と同様、第１の熱処理条件のマイクロ波アニールを行い、その後、第２の熱処理条件のＲＴＡ等を行ってもよい。
【００７５】
図２３（ｂ）に示すように、第２のイオン注入後、マイクロ波アニールは行わずに、ＲＴＡだけを行ってもよい。この理由は、以下の通りである。第２のイオン注入前には、図２２（ａ）に示すようなシリコンの選択エピタキシャル層２１０を形成し、フィン幅が比較的太くなっているため、第１のイオン注入におけるエクステンション形成時よりは単結晶回復は容易である。従って、第２のイオン注入後の熱処理は、ＲＴＡのみにしてもよい。
【００７６】
図２３（ｃ）に示すように、第１のイオン注入後、エクステンション領域の単結晶化のために第１の熱処理条件のマイクロ波アニールを行い、その後に結晶欠陥除去のためのＲＴＡは行わず、第２のイオン注入を行う。その後、第２のイオン注入による不純物活性化のための第２の熱処理条件のＲＴＡによって、結晶欠陥の回復を行ってもよい。従って、本実施形態における第１の熱処理と第２の熱処理は、第１の熱処理後に第２の熱処理を行うという順序で行うことが望ましいが、第１の熱処理と第２の熱処理が必ずしも連続している必要はない。
【００７７】
尚、上記図２３の説明において、第１の熱処理条件における処理温度は、２００℃以上７００℃以下であり、６００℃以下、さらには５５０℃以下が望ましい。また、第２の熱処理条件における処理温度は、第１の熱処理時の温度より高く設定される。
【００７８】
［３−４］効果
上記第２の実施形態によれば、イオン注入によって単結晶層がアモルファス化した場合、低温のマイクロ波アニールを用いた第１の熱処理を行い、その後、第１の熱処理よりも高温の第２の熱処理を行う。これにより、第１の熱処理によって、アモルファス化した微細領域の半導体を多結晶化することなく、単結晶層２０７に再結晶化させ、第２の熱処理によって、アモルファス層２０６と単結晶層２０７との界面に生じた結晶欠陥２０８を回復させることができる。
【００７９】
よって、立体構造トランジスタの微細なソース／ドレイン領域に導入された不純物の拡散を抑制しつつ、１Ｅ２０ｃｍ−３程度活性化することが可能となり、低抵抗でリーク電流の少ないデバイスの形成が可能となる。従って、本実施形態によれば、半導体デバイスの高性能化及び低消費電力化を図ることができる。
【００８０】
［４］第３の実施形態
まず、上記第１及び第２の実施形態で用いられるマイクロ波アニールに関する考察を行う。
【００８１】
半導体装置の製造工程において、活性化、結晶化、酸化・拡散、成膜等の加熱（アニール）を要する工程は、一般的にFurnace等が用いられている。この場合、加熱は、ウェハ外部より行われる外部加熱である。一方、高効率の加熱方法であるマイクロ波に代表される電磁波加熱では、照射された電磁波を吸収した被加熱体そのものが発熱する内部過熱である。
【００８２】
電磁波加熱の問題点として、ウェハ面内の温度均一性の確保が難しいことが挙げられる。シリコンウェハの場合、マイクロ波の吸収効率には、温度依存性があることが知られている。室温付近での吸収効率は、温度が高いほど急峻に高くなる。このため、加熱の初期段階でウェハ面内に温度差が生じると、温度の高い箇所ほど吸収効率が高くなり、その結果、他の箇所との温度差が加速度的に大きくなってしまう。
【００８３】
電磁波加熱の別の問題点として、温度上昇の立ち上がりが遅いことが挙げられる。先にも述べたように、シリコンのマイクロ波吸収効率は、室温から２００℃程度までは、温度が高いほど高く、逆に、温度が低いと、ほとんどマイクロ波を吸収しない。このため、室温からマイクロ波を印加して加熱しようとしても、初期過程では、温度上昇が極めてゆっくりにしか行われない。従って、処理時間を短縮し、生産性を向上することが困難であった。
【００８４】
そこで、第３の実施形態では、マイクロ波アニールにおいて、ウェハ面内における加熱の均一性を向上し、処理時間を短縮することが可能なマイクロ波を用いた半導体装置のアニール方法およびその装置を提案する。
【００８５】
［４−１］磁気特性の温度依存性
図２４及び図２５を用いて、磁気特性の温度依存性について説明する。
【００８６】
導体をマイクロ波印加雰囲気に晒すと、交番磁束が導体を貫通し、この交番磁束を打ち消すように、導体中に高密度の渦電流（Eddy Current）が発生する。この渦電流によるジュール熱が、マイクロ波による誘導加熱と呼ばれるものである。
【００８７】
ここで、導体が強磁性を有する（すなわち、有限の透磁率μを有する）場合、磁力線が導体を貫通し、渦電流が生じ、誘導過熱が起こる。一方、導体が強磁性を失う（すなわち、透磁率が０になる）場合、磁力線は導体を貫通できず、渦電流が生じないため、加熱も起こらなくなる。このように、強磁性体が、ある温度以上で強磁性を失う温度を、キュリー温度という。
【００８８】
図２４は、キュリー温度Ｔｃが２２０℃の磁性合金（例えば、      ）の磁気特性を示している。図２４に示すように、磁性合金をマイクロ波により加熱し、この磁性合金のキュリー温度Ｔｃ（２２０℃）近傍で透磁率が急峻に上昇し、キュリー温度Ｔｃ（２２０℃）に達すると、磁性合金の強磁性特性は失われることが分かる。また、図２５に示すように、磁性合金の加熱温度は、キュリー温度（２２０℃）より上昇せず、一定温度が保たれていることが分かる。
【００８９】
そこで、第３の実施形態では、このような磁性特性を利用して、マイクロ波アニール装置の補助加熱部として、磁性材料からなる発熱体を用いる。
【００９０】
［４−２］マイクロ波アニール装置
図２６を用いて、本実施形態に係るマイクロ波アニール装置について説明する。
【００９１】
図２６に示すように、マイクロ波アニール装置３００は、マイクロ波を発振するマイクロ波発振器３０１と、マイクロ波が導入されるチャンバ３０２と、マイクロ波発振器３０１からチャンバ３０２へマイクロ波を導入する導波管３０３と、チャンバ３０２内に設けられた補助加熱部３０４とを含んで構成されている。補助加熱部３０４は、例えば、処理ウェハ（被加熱物）３０５に接触する又は近傍に配置されるホットプレート、サセプタ等の並行平板の加熱部から構成される。補助加熱部（例えば、ホットプレート）３０４は、例えば、支持基盤と発熱体層とを有している。発熱体層は、支持基盤上に配置され、マイクロ波を吸収し自身が発熱することで処理ウェハを加熱する。
【００９２】
支持基盤は、高強度かつ耐熱性の高い非磁性材料で形成されている。非磁性材料としては、例えば、Ａｌ２Ｏ３、ＳｉＣ等が挙げられる。
【００９３】
発熱体層は、マイクロ波を吸収し、誘導加熱による発熱体として機能する磁性材料で形成されている。磁性材料は、補助加熱部３０４による所望の補助加熱温度に対応したキュリー温度を有する単体磁性金属や、組成比を適切に調整された所望のキュリー温度を有する磁性合金で構成される。つまり、補助加熱部（例えば、ホットプレート）３０４の設計加熱温度に応じて、磁性材料の磁気的特性（透磁率）が適切に選択される。磁性材料としては、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の単体金属や、これらの合金（例えば、パーマロイ等）が挙げられる。例えば、温感磁性合金として、キュリー温度を室温から４５０℃程度まで任意に調整することも可能である。尚、発熱体層は、磁性材料のみで構成されることに限定されず、磁性材料を含んでいればよい。
【００９４】
［４−３］マイクロ波アニール方法
本実施形態では、マイクロ波アニール装置３００のチャンバ３０２内において、ウェハ３０５を補助加熱部（例えば、ホットプレート）３０４で補助的に加熱する。この際、補助加熱部３０４は誘導加熱により発熱し、この発熱によってウェハを加熱する。
【００９５】
ここで、マイクロ波アニールの加熱の均一性向上のためには、加熱初期の温度均一性を向上することが重要である。本実施形態では、キュリー温度Ｔｃ近傍での透磁率の急峻な変化を利用し、マイクロ波アニールにおける補助加熱をSelf-Limitingに行う。
【００９６】
例えば、補助加熱部３０４として鉄（Ｆｅ）を用いる場合を考える。鉄のキュリー温度は、７７０℃である。マイクロ波を印加することで、誘導加熱により、補助加熱部（Ｆｅ）３０４は、７７０℃まで加熱されるが、７７０℃以上の温度になることはなく、７７０℃で発熱温度が保たれる。
【００９７】
このように、所望の補助加熱温度に対応したキュリー温度を有する磁性材料を補助加熱部３０４の発熱体として採用することで、一定の温度で、非常に正確に均一性良く、マイクロ波印加雰囲気で補助加熱を行うことができる。
【００９８】
［４−４］効果
上記第３の実施形態によれば、マイクロ波を用いた半導体装置のアニール装置は、補助加熱部３０４を有し、この補助加熱部３０４は、所望の補助加熱温度に対応したキュリー温度を有する磁性材料で構成されている。この磁性材料からなる補助加熱部３０４は、マイクロ波印加による誘導加熱によって、キュリー温度まで加熱されるが、キュリー温度以上に加熱されることはない。このため、マイクロ波印加雰囲気において、所望の温度で、非常に正確に均一性良く、補助加熱を行うことができる。よって、マイクロ波アニールにおいて、ウェハ面内の初期の温度均一性が向上し、これにより、ウェハによるマイクロ波の吸収効率の面内均一性が向上するため、結果的にマイクロ波アニールの面内均一性が向上する。
【００９９】
また、磁性材料からなる補助加熱部３０４は、キュリー温度近傍で、透磁率が急峻に上昇する。このため、室温からマイクロ波を印加して加熱した場合であっても、初期段階で、マイクロ波の吸収効率が高く、温度上昇の立ち上がりが早い。よって、処理時間を短縮し、生産性を向上することが可能である。
【０１００】
第３の実施形態を第１の実施形態に適用することによって、ウェハ面内の初期の温度均一性が向上し、これにより、ウェハによるマイクロ波の吸収効率の面内均一性を向上させながら、不純物の活性化とともに、基板の結晶欠陥の回復を図ることができ、より高性能な半導体デバイスを製造することができる。また、同時に、処理時間を短縮し、生産性を向上することができる。
【０１０１】
第３の実施形態を第２の実施形態に適用することによって、ウェハ面内の初期の温度均一性が向上し、これにより、ウェハによるマイクロ波の吸収効率の面内均一性を向上させながら、立体構造トランジスタの微細なソース／ドレイン領域に導入された不純物の拡散を抑制しつつ、１Ｅ２０ｃｍ−３程度活性化することが可能となり、低抵抗でリーク電流の少ない、より高性能な半導体デバイスを形成することができる。また、同時に、処理時間を短縮し、生産性を向上することができる。
【０１０２】
以上のように、第３の実施形態によれば、ウェハ面内における温度均一性が向上するとともに、処理時間を短縮することが可能である。
【０１０３】
尚、第３の実施形態に係るアニール方法及び装置を、上記第１及び第２の実施形態に利用することも可能である。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１，１２１，２０７…単結晶層、２，１２２，２０６…アモルファス層、３，２０９…結晶核、４…多結晶層、１００，２００…シリコン基板、１０１，２０４…ゲート絶縁膜、１０２，１０３…フローティングゲート電極、１０４…ＯＮＯ膜、１０５，１０９…コントロールゲート電極、１０６，１１１…ＢＳＧ膜、１０７，１１２，１１４…ＴＥＯＳ膜、１０８…レジスト材、１１０，１１５…ＳｉＮ膜、１１３…不純物領域、１２３，２０３…素子分離領域、２０８…結晶欠陥、２０１…溝、２０２…フィン部、２０５…ゲート電極、２１０…エピタキシャル層、２１１…ソース／ドレイン領域、２１２…シリサイド層、３００…マイクロ波アニール装置、３０１…マイクロ波発振器、３０２…チャンバ、３０３…導波管、３０４…補助加熱部、３０５…ウェハ。
【図１】
2014063897.tif 000003
【図２】
2014063897.tif 000004
【図３】
2014063897.tif 000005
【図４】
2014063897.tif 000006
【図５】
2014063897.tif 000007
【図６】
2014063897.tif 000008
【図７】
2014063897.tif 000009
【図８】
2014063897.tif 000010
【図９】
2014063897.tif 000011
【図１０】
2014063897.tif 000012
【図１１】
2014063897.tif 000013
【図１２】
2014063897.tif 000014
【図１３】
2014063897.tif 000015
【図１４】
2014063897.tif 000016
【図１５】
2014063897.tif 000017
【図１６】
2014063897.tif 000018
【図１７】
2014063897.tif 000019
【図１８】
2014063897.tif 000020
【図１９】
2014063897.tif 000021
【図２０】
2014063897.tif 000022
【図２１】
2014063897.tif 000023
【図２２】
2014063897.tif 000024
【図２３】
2014063897.tif 000025
【図２４】
2014063897.tif 000026
【図２５】
2014063897.tif 000027
【図２６】
2014063897.tif 000028