(57)【要約】【課題】隣接するバンプ電極間でフラックスがブリッジしてしまうと、リフローでの加熱中にバンプ電極の半田が、隣接するバンプ電極間でブリッジしてしまい、バンプ電極間のショートを発生させる恐れがある。【解決手段】半導体チップ１５ｂにおける裏面バンプ２２の端面に半田層（Ｓｎ／Ａｇメッキ層２９）が形成され、該半田層上にフラックス３３を転写して該半田層を溶融したことにより、半導体チップ１５ｂの各裏面バンプ２２が半導体チップ１５ａの各表面バンプ１６に接合されている。半導体チップ１５ｂの裏面において、多数の裏面バンプ２２の中で隣接する２つの裏面バンプ２２の間に、フラックス３３をせき止める凸部２４（段差部）が設けられている。【選択図】図６
2014029929.tif 000002
【特許請求の範囲】
【請求項１】
一面に形成された多数の第１のバンプ電極を有する第１の半導体チップと、
一面に形成された多数の第２のバンプ電極及び他面に形成された多数の第３のバンプ電極を有し、前記多数の第３のバンプ電極を前記多数の第１のバンプ電極にそれぞれ電気的に接続するように、前記第１の半導体チップ上に積層された第２の半導体チップと、を備えた半導体装置であって、
前記第３のバンプ電極の端面にそれぞれ半田層が形成され、該半田層を介して各前記第３のバンプ電極が各前記第１のバンプ電極に接合されており、
前記第２の半導体チップの前記他面において、前記多数の第３のバンプ電極の中で隣接する２つのバンプ電極の間に、前記第２の半導体チップの前記他面から突出する段差部が設けられている、半導体装置。
【請求項２】
一面に形成された多数の第１のバンプ電極を有する第１の半導体チップと、
一面に形成された多数の第２のバンプ電極及び他面に形成された多数の第３のバンプ電極を有し、前記多数の第３のバンプ電極を前記多数の第１のバンプ電極にそれぞれ電気的に接続するように、前記第１の半導体チップ上に積層された複数の第２の半導体チップと、を備えた半導体装置であって、
前記第１の半導体チップ上に積層された一の前記第２の半導体チップについては、前記第３のバンプ電極の端面にそれぞれ半田層が形成され、該半田層を介して各前記第３のバンプ電極が各前記第１のバンプ電極に接合されており、
他の複数の前記第２の半導体チップについては、前記第３のバンプ電極の端面にそれぞれ半田層が形成され、該半田層を介して各前記第３のバンプ電極が各前記第２のバンプ電極に接合されており、
それぞれの前記第２の半導体チップの前記他面において、前記多数の第３のバンプ電極の中で隣接する２つのバンプ電極の間に、前記第２の半導体チップの前記他面から突出する段差部が設けられている、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第２の半導体チップの前記他面において、複数の前記第３のバンプ電極からなる２つ以上のバンプ列が隣接して配置されており、隣接する前記バンプ列の間の領域に前記段差部が配置されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記段差部は２つ以上の前記第３のバンプ電極に跨って延在している、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記バンプ列をなす前記第３のバンプ電極の配置が千鳥配置になっている、半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置であって、
前記段差部は、前記第２の半導体チップの前記他面に形成された凸部からなる、半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置であって、
前記第２の半導体チップの前記他面に絶縁膜が形成されており、隣接する前記第３のバンプ電極の間の前記絶縁膜に凸部が出来るように開口を設けることで、前記段差部が形成されている、半導体装置。
【請求項８】
請求項６または７に記載の半導体装置であって、
前記第２の半導体チップの前記他面からの前記凸部の高さが、前記第２の半導体チップの前記他面からの前記第３のバンプ電極の高さよりも低い、半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
少なくとも前記第１の半導体チップと前記第２の半導体チップを積層してなるチップ積層体と、前記チップ積層体における前記第２の半導体チップの前記一面が接合された配線基板と、を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを積層してなる積層型半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを積層してチップ積層体を形成し、チップ積層体の半導体チップ間にアンダーフィルを充填し、封止されたチップ積層体を配線基板に実装する技術が、特許文献１に開示されている。
【０００３】
上記のようなChip on Chip（以下、ＣｏＣという）型の半導体装置において、チップ積層体の隣接するチップのバンプ同士の半田接合に対する信頼性を向上するために、フラックスを介して、バンプ間を接合することが検討されている。
【０００４】
また特許文献２には、バンプが形成された半導体チップを基板にフリップチップ実装方式で接続するフリップチップ実装方法が開示されている。この文献には、半導体チップのバンプに半田及びフラックスを順次転写し、該半導体チップを基板上に位置合わせし、それらをリフロー処理で加熱することにより、該バンプに転写した半田を溶融させて該半導体チップを該基板に接合する技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２５１３４７号公報
【特許文献２】特開平１１−０２６５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＣｏＣ型の半導体装置に用いる半導体チップのバンプ電極は、例えばバンプ径が２０μｍでバンプ高さが１５μｍと小さい為、バンプ電極上にのみフラックスを供給するのが困難であった。さらにフラックスは粘性が高く、バンプ電極間に溜まり易いため、隣接するバンプ電極間が例えば３５μｍピッチと狭い場合には、半導体チップのバンプ電極が形成された面へ供給されたフラックスが、隣接するバンプ電極間でブリッジしてしまう。
【０００７】
このように、隣接するバンプ電極間でフラックスがブリッジしてしまうと、リフローでの加熱中にバンプ電極の半田が、バンプ電極間に溜まっているフラックスに沿って移動してしまう。結果、隣接するバンプ電極間で半田がブリッジしてしまい、バンプ電極間のショートを発生させる恐れがある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、一面に形成された多数の第１のバンプ電極を有する第１の半導体チップと、一面に形成された多数の第２のバンプ電極及び他面に形成された多数の第３のバンプ電極を有し、多数の第３のバンプ電極を多数の第１のバンプ電極にそれぞれ電気的に接続するように、第１の半導体チップ上に積層された第２の半導体チップと、を備えた半導体装置に係る。
【０００９】
この態様において、第３のバンプ電極の端面にそれぞれ半田層が形成され、該半田層を介して各第３のバンプ電極が各第１のバンプ電極に接合されている。さらに、前記第２の半導体チップの前記他面において、多数の第３のバンプ電極の中で隣接する２つのバンプ電極の間に、前記第２の半導体チップの前記他面から突出する段差部が設けられている。
【００１０】
上記の態様では、第３のバンプ電極の端面の半田にフラックスが転写され、該フラックスが転写された半田が溶融されて、第２の半導体チップの第３のバンプ電極と第１の半導体チップの第１のバンプ電極とが接合される。このとき、溶融した半田はフラックスに沿って移動されるが、隣接するバンプ電極間では段差部により該フラックスのブリッジが抑制されているので、隣接するバンプ電極間で半田のブリッジが発生されにくい。つまり、隣接するバンプ間の短絡（ショート）が起きにくくなるので、製造された半導体装置の信頼性を向上できる。
【発明の効果】
【００１１】
したがって本発明によれば、隣接するバンプ間での半田ブリッジの発生を低減でき、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施例のＣｏＣ型半導体装置の概略構成を示す断面図。
【図２】（ａ）は第１の実施例の半導体チップの概略構成を示す裏面側平面図、（ｂ）は（ａ）のＡ−Ａ’での断面図。
【図３】第１の実施例の半導体チップの要部断面図。
【図４】第１の実施例におけるチップ積層体の形成フローを示す断面図。
【図５】第１の実施例におけるチップ積層工程を示す断面図。
【図６】図５（ｃ）の要部拡大図です。
【図７】第１の実施例のＣｏＣ型半導体装置の組立工程を示す断面図。
【図８】第２の実施例の半導体チップの概略構成を示す要部断面図。
【図９】第２の実施例の半導体チップの概略構成を示す要部断面図。
【図１０】第３の実施例の半導体チップのバンプ配置を示す平面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
［第１の実施例］
図１に、本発明の第１の実施例であるＣｏＣ型半導体装置の構成例の断面図を示す。図１に示すように、第１の実施例の半導体装置１は、所定の配線が形成された略四角形状の配線基板１０を有している。配線基板１０は、例えば厚さ０．２ｍｍのガラスエポキシ基板である。配線基板１０は、絶縁基材１１の両面に所定の配線（不図示）が形成され、これら配線が部分的に絶縁膜、例えばソルダーレジスト膜１２で覆われている。配線基板１０は、一面上に形成された複数の接続パッド１３と、他面上に形成された複数のランド１４と、を有している。接続パッド１３と、この接続パッド１３に対応するランド１４とは、配線基板１０の配線によってそれぞれ電気的に接続されている。
【００１５】
配線基板１０の一面には、チップ積層体１５が搭載されている。チップ積層体１５は、所定の回路が形成された例えば略四角形をなす板状の半導体チップ（例えばメモリチップ）が複数積層されて構成されている。本実施例のチップ積層体１５は、一面に電極が形成された１つの第１の半導体チップ１５ａに、両面にそれぞれ電極が形成された３つの第２の半導体チップ１５ｂを、電極が形成された面どうしが対向するように積層してなる。チップ積層体１５の隣接する半導体チップ同士は、チップ面のバンプ電極とチップの貫通電極によって電気的に接続されている。なお、チップ積層体１５は第２の半導体チップ１５ｂだけを用いて構成されていてもよい。
【００１６】
チップ積層体１５は、最下段の半導体チップ１５ｂの一面に設けられた表面バンプ１６が、配線基板１０の接続パッド１３にワイヤバンプ１７を介して電気的に接続されている。
【００１７】
チップ積層体１５には、アンダーフィル材１８等によって第１の封止樹脂部が形成されている。アンダーフィル材１８は、第１の半導体チップ１５ａと第２の半導体チップ１５ｂの間及び、隣接する第２の半導体チップ１５ｂの間の隙間に充填されると共に、チップ積層体１５の外周部の一辺側の側面に、チップ積層方向に沿ってテーパ状の第１の封止樹脂部を形成する。
【００１８】
チップ積層体１５と配線基板１０を電気的に接続している電気接続部には、接着部材としてのＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）１９が配置されており、それにより、その電気接続部が保護されると共に、チップ積層体１５と配線基板１０とが接着固定されている。
【００１９】
さらに、配線基板１０の一面上には、エポキシ樹脂等の熱硬化性樹脂である封止樹脂２０によって、第２の封止樹脂部が形成されている。第２の封止樹脂部は、配線基板１０に実装されたチップ積層体１５を覆うように形成されている。
【００２０】
配線基板１０の他面に設けられた複数のランド１４には、半田ボール２１がそれぞれ搭載されており、半田ボール２１によって、半導体装置１の複数の外部端子が構成されている。複数の外部端子は、配線基板１０の他面上に、所定の間隔で格子状に配置されている。
【００２１】
図２（ａ）は上記した第２の半導体チップ１５ｂの裏面側の概略構成を示す平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ’での断面図である。図３は、第１の実施例の半導体装置の特徴を表している要部断面図である。
【００２２】
チップ積層体１５を構成している夫々の第２の半導体チップ１５ｂは例えば厚さ５０μｍのシリコン基板２５により形成されている。図２（ｂ）に示すように半導体チップ１５ｂは、一面側の中央領域に設けられた複数の表面バンプ１６と、他面側の中央領域に設けられた複数の裏面バンプ２２と、を有している。裏面バンプ２２は、それぞれ対応する表面バンプ１６と重なる位置に配置される。つまり、図２（ａ）は裏面のバンプ配置を示しているが、表面バンプ１６も同様の配置となる。表面バンプ１６とこれに対応する裏面バンプ２２とは、貫通電極２３によって電気的に接続されている。
【００２３】
裏面バンプ２２に関しては、図２（ａ）に示すように半導体チップ１５ｂの中央領域に、信号用、電源用、ＧＮＤ用接続端子として使用される複数の裏面バンプ２２ａが３列で配置されている。さらに、半導体チップ１５ｂの該バンプ列に平行な辺に沿って、ダミーの裏面バンプ２２ｂの列が配置されている。ダミーの裏面バンプは信号の入出力には使用されず、チップの実装強度を補う為に配置されるが、電源やＧＮＤの強化を目的とするバンプとして利用しても良い。
【００２４】
第１の半導体チップ１５ａの一面については、図２（ａ）に示す裏面バンプ２２ａ，２２ｂと同様に表面バンプ１６が配置されているものとする。
【００２５】
図３に示すように、第２の半導体チップ１５ｂを成すシリコン基板２５の一面には所定の配線パターンが形成され、該配線パターンが絶縁膜２６で覆われるとともに、該配線パターンの一部に電極パッド２７が形成されていて絶縁膜２６から露出している。さらに電極パッド２７上にＣｕからなる表面バンプ１６が形成され、表面バンプ１６の端面にＮｉ／Ａｕメッキ層２８が形成されている。一方、電極パッド２７からシリコン基板２５を貫通してシリコン基板２５の他面へ延びる貫通電極２３が形成されており、シリコン基板２５の他面に延出した貫通電極２２の一部分が裏面バンプ２２を構成している。貫通電極２３と裏面バンプ２２はＣｕからなる。そして、裏面バンプ２２の端面に半田層（Ｓｎ／Ａｇメッキ層２９）が形成されている。
【００２６】
さらに本実施例では、前記中央領域のバンプ列を構成するバンプ間のピッチよりも、前記中央領域における３列のバンプ列の間のピッチが狭いため、バンプ列の間の領域にバンプ列に沿って凸部２４が配置されている。凸部２４は半導体チップ１５ｂの裏面から突出する段差部であり、例えばポリイミド等の絶縁膜で構成される。凸部２４は、チップ裏面にフラックスを供給したときに、隣接する２つのバンプ間がフラックスでブリッジされないように、フラックスのストッパーとして機能する。言い換えれば、チップ裏面にフラックスを供給したときに、隣接する２つのバンプの中間でフラックスをせき止めるダム部として機能する。
【００２７】
尚、半導体チップ１５ｂの他面に対する凸部２４の高さはその他面に対する裏面バンプ２２（２２ａ，２２ｂ）の高さよりも低くされていることが好ましい。後述するフラックス転写時に、凸部の先端がフラックスに接触しないようにするためである。
【００２８】
また本実施例では、図３のように裏面バンプ２２に半田層（Ｓｎ／Ａｕメッキ層２９）を設けているため、半導体チップ１５ｂの裏面側にフラックスストッパーとしての凸部２４を配置した。しかし、表面バンプ１６に半田層を設ける場合には、チップ表面側の隣接するバンプ１６間に凸部２４を配置しても良い。
【００２９】
さらに本実施例では、図２（ａ）のように隣り合うバンプ列の間の領域に凸部２４を配置しているが、バンプ列の中の隣接バンプ間においてもフラックスブリッジの課題が生じる場合は、バンプ列の中の隣接するバンプ間の領域に凸部２４をさらに追加しても良い。
次に、チップ積層体１５の形成について述べる。図４の（ａ）〜（ｄ）は、チップ積層体１５の形成フローを示す断面図である。図５は、図４（ｂ）のチップ積層工程をさらに詳しく示した断面図である。図６は、図５（ｃ）と図５（ｄ）の要部拡大図である。
【００３０】
一面に表面バンプ１６を含む回路が形成された半導体チップ１５ａが用意され、図４（ａ）に示すように半導体チップ１５ａが、当該チップの一面を上方に向けてボンディングステージ３０上に載置される。ボンディングステージ３０の上面には吸着孔が形成されており、該吸着孔に接続された図示しない真空装置によって、ボンディングステージ３０上の半導体チップ１５ａが吸着及び固定される。
【００３１】
続いて、図４（ｂ）に示すようにボンディングツール３１によって別の半導体チップ１５ｂが保持され、ボンディングステージ３０上の半導体チップ１５ａの上に積層される。こうした半導体チップの積み上げがボンディングツール３１を使って繰り返される。本実施例では半導体チップを４段積層した。ボンディングツール３１には吸着孔３１ａが形成されており、吸気孔３１ａに接続された図示しない真空装置によって、ボンディングツール３１に半導体チップ１５ｂが吸着及び保持される。
【００３２】
このような半導体チップの積層工程では、まず、図５（ａ）に示すようにフラックス供給ステージ３２においてフラックスの平坦化が行われる。つまり、フラックス供給ステージ３２には凹部３２ａが形成されており、凹部３２ａ内にフラックス３３が溜められている。フラックス供給ステージ３２の、凹部３２ａが形成された面にスキージ３４を摺動させることで、フラックス３３の液面を平坦にすることが出来る。
【００３３】
次に、ボンディングツール３１が、表面バンプ１６が形成されている半導体チップ１５ｂの一面を吸着保持し、その半導体チップ１５ｂをフラックス供給ステージ３２の上方に搬送する。そして、ボンディングツール３１が下降し、図５（ｂ）に示すように、半導体チップ１５ｂの他面側のバンプ電極（裏面バンプ２２）が、平坦化されたフラックスの液面に接触する。このとき、フラックス３３に凸部２４が接触しないようにボンディングツール３１の下降量が制御される。その後、ボンディングツール３１が上昇する。これにより、図５（ｃ）に示されるように半導体チップ１５ｂの裏面バンプ２２にフラックス３３が転写される。
【００３４】
ここで、半導体チップ１５ｂの裏面バンプ２２に転写されたフラックス３３は、チップ裏面の隣接するバンプ２２間に溜まるようにバンプ２２の端面から広がる。しかし本発明では、隣接するバンプ２２間に凸部（フラックスストッパー）２４を設けているため、図６（ａ）に示すように、チップ裏面の隣接するバンプ２２間でフラックス３３が繋がること（すなわちフラックスブリッジ）を抑制できる。
【００３５】
次に、フラックス３３が転写された半導体チップ１５ｂは、図５（ｄ）に示すように、ボンディングステージ３０に固定されている１段目の半導体チップ１５ａの上に積層される。積層された半導体チップ１５ａ及び１５ｂのバンプ１６，２２間はフラックス３３によって仮接続される。
【００３６】
以上のような操作が２段目の半導体チップ１５ｂ、さらには３段目の半導体チップ１５ｂに対して同様に実施されて、図４（ｂ）に示すように４つの半導体チップがフラックスを介して積層される。
【００３７】
その後、前記４つの半導体チップを積層してなる積層体が所定の温度でリフロー処理される。この事により、図６（ｂ）に示されるように、それぞれの半導体チップ１５ｂの裏面バンプ２２上の半田（（Ｓｎ／Ａｇメッキ層２９）が溶融され、その裏面バンプ２２にて濡れ広がり、半導体チップ１５ｂの裏面バンプ２２が当該チップの直下の他のチップの表面バンプ１６と電気的に接合される。このとき、溶融した半田はフラックス３３に沿って移動されるが、隣接するバンプ２２間では凸部（フラックスストッパー）２４によりフラックス３３のブリッジが抑制されているので、隣接するバンプ２２間で半田のブリッジが発生されにくい。つまりバンプ２２間の短絡（ショート）が起きにくくなるので、製造された半導体装置の信頼性を向上できる。
【００３８】
尚、チップ積層体１５の隣接するチップ間は比較的狭く、フラックス洗浄によるフラックスの除去は困難であるが、前述したリフロー処理での熱によりフラックスが揮発され、除去される。また、一の半導体チップの裏面バンプ２２と当該半導体チップの直下にある他の半導体チップの表面バンプ１６とをフラックスで仮接続するように複数の半導体チップを積層した後、それらの半導体チップを一括してリフローにより相互接続したことにより、半導体チップにかかる熱履歴を減らせるので、半導体チップの信頼性を向上できる。
【００３９】
続いて、上記リフローの完了したチップ積層体はアンダーフィル工程に移行される。この工程では図４（ｃ）に示すように、チップ積層体１５が、塗布ステージ３２上に貼り渡した塗布用シート３３上に載置される。塗布用シート３３としては、例えばフッ素系シート、またはシリコーン系接着材が付けられたシート等の、アンダーフィル材１８（第１の封止樹脂部）との濡れ性が乏しい材料によって形成されている。
【００４０】
そして、塗布用シート３３に載置されたチップ積層体１５に対し、チップ積層体１５の外周部の一辺側に配置されたディスペンサ３５からチップ積層体１５の端部近傍位置に、アルダーフィル材１８が供給される。このように供給されたアンダーフィル材１８は、毛細管現象により、隣接する半導体チップ間の隙間に充填される。ここで、塗布用シート３３として、アンダーフィル材１８との濡れ性の乏しい材料からなるシートが用いられていることで、アンダーフィル材１８の広がりが抑制されて、チップ積層体１５の周囲に形成されるフィレットの幅を縮小することができる。
【００４１】
上記したようにチップ積層体１５へのアンダーフィル材１８の充填が完了した後、塗布用シート３３と共にチップ積層体１５を所定温度、例えば１５０℃程度でキュア処理することで、アンダーフィル材１８（第１の封止樹脂部）が硬化される。そして、図４（ｄ）に示すように、チップ積層体１５の周囲及び半導体チップ間にアンダーフィル材１８の層が形成される。尚、前述したリフローによって、チップ積層体１５の半導体チップ間におけるフラックス３３の残渣を減らしているため、アンダーフィル材１８のチップ積層体１５への充填は比較的スムーズに行える。
【００４２】
次に、チップ積層体１５を備えた本実施例のＣｏＣ型半導体装置を作製する方法例について述べる。図７は、本実施例によるＣｏＣ型半導体装置の組立工程を示す断面図である。
【００４３】
まず、次に説明するような配線基板１０を準備する。配線基板１０は、例えば厚さ０．１４ｍｍのガラスエポキシ配線基板であり、図７（ａ）に示される複数の製品形成部３６がマトリックス状に配置されている。配線基板１０の複数の製品形成部３６には、それぞれ所定の配線パターンが形成されており、配線が部分的に絶縁膜、例えばソルダーレジスト膜１２で覆われている。また、配線基板１０には、各製品形成部２６の間に沿ってダイシングライン３７が設けられている。
【００４４】
製品形成部３６の一面側の絶縁膜１２の中央領域には、開口部３８が形成されており、
複数の接続パッド１３が開口部３８から露出されている。また、製品形成部３６の他面の配線の、絶縁膜１２から露出された部位には、複数のランド１４が形成されている。そして、接続パッド１３と、この接続パッド１３に対応するランド１４とは、配線基板１０の配線によってそれぞれ電気的に接続されている。
【００４５】
次に、図７（ａ）に示すように、配線基板１０が有するそれぞれの製品形成部３６の接続パッド１３上に、ワイヤバンプ１７が形成される。ワイヤバンプ１７は、例えばＡｕまたはＣｕ等からなり、図示しないワイヤボンディング装置によって、溶融された先端にボールが形成されたワイヤを、接続パッド１３上に超音波熱圧着することで接続し、その後、ワイヤの後端を引き切ることで形成される。
【００４６】
なお、ワイヤバンプ１７は、接続パッド１３上に凸状に小さく形成されるので、配線基板１０上に実装されるチップ積層体１５の表面バンプ１６及び貫通電極１４を小径化できる。貫通電極２３の小径化により、貫通電極２３を起点としたチップクラックの発生を抑制できる。
【００４７】
次に、図７（ａ）に示すように、配線基板１０の製品形成部３６に、絶縁性の接着部材であるＮＣＰ１７が塗布される。
【００４８】
続いて、配線基板１０のそれぞれの製品形成部３６に、チップ積層体１５が実装される。図４（ｄ）に示したチップ積層体１５の最上段の半導体チップが下になるように、チップ積層体１５の他面側がボンディングツール３１によって吸着保持される。ボンディングツール３１の加熱機構により、チップ積層体１５は所定の温度まで加熱される。その後、ボンディングツール３１により、チップ積層体１５の最上段に配置された半導体チップ１５ｂの表面バンプ１６が、対応する配線基板１０の一面の接続パッド１３上に圧着される。この圧着は所定温度、例えば３００℃程度で行われる。これによって、図７（ｂ）に示すように、配線基板１０にチップ積層体１５が接合される。
【００４９】
この接合によりＮＣＰ１９が広がり、ＮＣＰ１９は、チップ積層体１５と配線基板１０との間に充填される。
【００５０】
次に、チップ積層体１５が実装された配線基板１０は、モールド工程に移行される。
【００５１】
モールド工程では、配線基板１０は、図示しないトランスファモールド装置の上型と下型からなる成型金型にセットされる。成型金型の上型には、配線基板１０における複数のチップ搭載部を一括的に覆うようにキャビティが形成されており、キャビティ内に、配線基板１０上のチップ積層体１５が配置される。そして、ゲート部からキャビティ内へ、溶融された封止樹脂２０が注入され、これによって、配線基板１０のチップ積層体１５が搭載された面全体が覆われる。
【００５２】
そして、前記キャビティ内が封止樹脂２０で充填された状態で、所定の温度、例えば１８０℃程度で成型金型をキュアすることで、封止樹脂２０が熱硬化される。この結果、図７（ｃ）に示すように、配線基板１０の複数の製品形成部３６を一括的に覆う第２の封止樹脂部（封止樹脂２０）が形成される。その後、該第２の封止樹脂部が形成された配線基板１０は、所定の温度でベーク処理することで、該第２の封止樹脂材が完全に硬化される。
【００５３】
また、配線基板１０に搭載されたチップ積層体１５の半導体チップ間にアンダーフィル材１８を充填した後、配線基板１０上を一括的に覆う第２の封止樹脂部（封止樹脂２０）を形成したことにより、隣接する半導体チップ間においてモールド時にボイドが発生することを防止できる。
【００５４】
次に、前記第２の封止樹脂部が形成された配線基板１０は、ボールマウント工程に移行され、図７（ｄ）に示すように配線基板１０の他面に形成されたランド３０に外部端子が設けられる。外部端子としては、導電性の金属ボール、例えば半田ボール２１が使用されている。
【００５５】
ボールマウント工程では、配線基板１０上に配置された複数のランド１４の位置に合せて、複数の吸着孔が形成されたボールマウンターのマウントツール（不図示）が用いられる。複数の半田ボール２１がマウントツールで吸着され、吸着した半田ボール２１にフラックスが転写される。その後、配線基板１０上の複数のランド１４に一括して半田ボール２１が搭載される。全ての製品形成部３６へ半田ボール２１を搭載した後、配線基板１０をリフロー処理することで外部端子が形成される。
【００５６】
次に、半田ボール２１が搭載された配線基板１０は、基板ダイシング工程に移行され、図７（ｅ）に示すように、ダイシングライン３７に沿って切断され、個々の製品形成部３６毎に分離される。
【００５７】
この基板ダイシング工程では、第２の封止樹脂部（封止樹脂２０）の配線基板１０側の面がダイシングテープ（不図示）上に貼り付けられる。その後、ダイシング装置のダイシングブレード（不図示）によって配線基板１０が縦横方向に切断されて製品形成部３６毎に分離される。配線基板１０の切断で個片化された半導体装置１をダイシングテープからピックアップすることで、図１に示したようなＣｏＣ型の半導体装置１が得られる。
【００５８】
［第２の実施例］
図８は、第２の実施例のＣｏＣ型半導体装置を構成する半導体チップの概略構成を示す要部断面図である。図９は第２の実施例におけるチップ積層工程を詳しく示した要部断面図である。図８及び図９では前述した第１の実施例と同じ構成要素には同じ符号を付け、ここではその説明を省略し、第１の実施例に対して異なる点のみを述べる。
【００５９】
第２の実施例の半導体チップ１５ｂでは、シリコン基板２５の裏面側に絶縁膜３９、例えばポリイミド膜が形成されている。そして、シリコン基板２５の裏面の絶縁膜３９に、隣接する裏面バンプ２２の中間を通って直線的に延びる２つの開口４０が設けられている。これにより、２つの開口４０に残存している凸条の絶縁膜３９が、第１の実施例で述べたフラックスストッパーとして機能する段差部となる（図９参照）。
【００６０】
第２の実施例においては、フラックスストッパーにより第１の実施例と同様な効果が得られるだけでなく、次のような効果も奏する。すなわち、半導体チップ１５ｂの裏面に絶縁膜３９を設けたことにより、シリコン基板２５の上下面での応力のバランスを向上でき、半導体チップ１５ｂの反りを低減できる。半導体チップ１５ｂの反りを低減することで、バンプ電極へのフラックス転写の精度や、フリップチップ実装時の位置決め精度を向上できる。
【００６１】
［第３の実施例］
図１０は、第３の実施例による、ＣｏＣ型半導体装置を構成する半導体チップ１５ｂの裏面側の概略構成を示す平面図である。この図では前述した第１の実施例と同じ構成要素には同じ符号を付け、ここではその説明を省略し、第１の実施例に対して異なる点のみを述べる。
【００６２】
第３の実施例の半導体チップ１５ｂでは、半導体チップ１５ｂの中央領域に配置されたバンプ列を成すバンプ電極の位置が第１の実施例に対して異なっている。すなわち、図１０に示すように、中央領域の裏面バンプ２２ａの配置が千鳥配置になっており、複数の裏面バンプ２２ａの中で、最も狭い間隔で隣接する裏面バンプ２２ａの間にそれぞれ凸部２４が形成されている。
【００６３】
第３の実施例においては、フラックスストッパー（凸部２４）により第１の実施例と同様な効果が得られるだけでなく、次のような効果も奏する。すなわち、半導体チップに列状に設けるバンプ電極を千鳥配置にすることで、隣接するバンプ電極間の距離を確保しつつ、バンプ配置数を増やすことができる。
【００６４】
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上述した実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施例では、４つのメモリチップからなるチップ積層体１５を、配線基板１０上に搭載する半導体装置について説明したが、この構造に限定されるものものではない。複数の半導体チップのバンプ電極間を接合する構成であれば、メモリチップとロジックチップ等、どのような半導体チップに用いられても良い。また、半導体チップの積層数についても５段に限定されず、４段以下または６段以上であっても良いことは勿論である。
【符号の説明】
【００６５】
１    半導体装置
１０    配線基板
１１    絶縁基材
１２    ソルダーレジスト膜
１３    接続パッド
１４    ランド
１５    チップ積層体
１５ａ，１５ｂ    半導体チップ
１６    表面バンプ
１７    ワイヤバンプ
１８    アンダーフィル材
１９    ＮＣＰ
２０    封止樹脂
２１    半田ボール
２２，２２ａ，２２ｂ    裏面バンプ
２３    貫通電極
２４    フラックスストッパー（凸部）
２５    シリコン基板
２６、３９    絶縁膜
２８    Ｎｉ／Ａｕメッキ層
２９    Ｓｎ／Ａｇメッキ層
３０    ボンディングステージ
３１    ボンディングツール
３１ａ    吸着孔
３２    塗布ステージ
３２ａ    凹部
３３    塗布用シート
３５    ディスペンサ
３６    製品形成部
３７    ダイシングライン
３８、４０    開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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