(57)【要約】【課題】出力振幅を一定に保つ差動出力回路を提供する。【解決手段】  抵抗ばらつき検出回路１１を用いて出力抵抗Ｒ１，Ｒ２の製品ばらつきを検出し、その検出結果に応じて電流調整回路１２を用いてデータ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２の電流を制御することで、電流モードロジック方式の差動出力回路において内部抵抗の製品ばらつきによらず出力振幅を一定に保つことが可能となる。この差動出力回路を用いて高速シリアル・インターフェース及びこれを含む通信システムを提供することが可能になる。【選択図】図３
2014176040.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を差動信号に変換し、該差動信号を伝送して出力信号を出力する差動出力回路であって、
出力抵抗と、該出力抵抗に前記入力信号に応じて電流を供給する電流供給回路と、を有し、前記出力抵抗の一端から前記出力信号を出力する本体部と、
前記出力抵抗の抵抗値を検出する検出部と、
前記検出部の検出結果に従って前記電流供給回路を制御して、前記出力抵抗に供給される電流を調整する調整部と、
を備える差動出力回路。
【請求項２】
前記検出部は、前記出力抵抗と異なる第１抵抗の抵抗値を検出することにより、前記出力抵抗の抵抗値を検出することを特徴とする、請求項１に記載の差動出力回路。
【請求項３】
前記第１抵抗は前記出力抵抗に隣接して配置されることを特徴とする、請求項２に記載の差動出力回路。
【請求項４】
前記本体部は、前記出力信号を受信する受信回路をさらに有し、
前記検出部は、前記受信回路に含まれる第２抵抗の抵抗値をさらに検出することを特徴とする、請求項１〜３のいずれか一項に記載の差動出力回路。
【請求項５】
前記出力抵抗は、並列された複数の抵抗と該複数の抵抗を切替える切替器とを含んで構成されることを特徴とする、請求項１〜４のいずれか一項に記載の差動出力回路。
【請求項６】
前記電流供給回路は、並列された複数の電流源と該複数の電流源を切替える切替器とを含んで構成されることを特徴とする、請求項１〜５のいずれか一項に記載の差動出力回路。
【請求項７】
前記調整部は、並列された別の複数の電流源と該別の複数の電流源を切替える切替器とを含んで構成されることを特徴とする、請求項１〜６のいずれか一項に記載の差動出力回路。
【請求項８】
請求項１〜７のいずれか一項に記載の差動出力回路を使用する高速シリアル通信用半導体ＩＣ。
【請求項９】
請求項１〜７のいずれか一項に記載の差動出力回路を使用する高速シリアル通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動出力回路、並びに高速シリアル通信用半導体ＩＣ及び高速シリアル通信システムに係り、特に、電流モードロジック方式を採用したインターフェースを構成するのに用いられる差動出力回路、並びに該差動出力回路を使用する高速シリアル通信用半導体ＩＣ及び高速シリアル通信システムに関する。
【背景技術】
【０００２】
近年、パソコン、通信機器、デジタル家電製品等の製品間におけるインターフェース通信の高速化に伴い、高速シリアル・インターフェース及びこれを含む通信システムの開発が進められている。高速シリアル・インターフェースでは、例えば、電流モードロジック（Current Mode Logic: CML）方式の小振幅差動伝送が採用される。
【０００３】
電流モードロジック方式を採用したインターフェースは、ノイズ耐性の強い差動電流出力回路（単に差動出力回路とも呼ぶ）を用いて構成される。しかし、従来の差動出力回路では、半導体ＩＣの内部抵抗（出力抵抗）に例えば１５〜３０％の製造ばらつきが生ずるため、同様に終端抵抗にも製造ばらつきが生ずるため、終端抵抗から出力される出力信号の振幅（出力振幅）が変動するという問題があった。
【０００４】
特許文献１には、インターフェース規格に準拠した出力振幅を得るために、出力振幅を検出する検出部を備え、その検出結果に応じて差動出力部（出力抵抗）に供給する電流を制御する構成の差動出力回路が開示されている。しかし、上述の内部抵抗の製造ばらつきによって出力振幅が変動するという問題は解消されていない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上述の課題を解決するためになされたものであり、内部抵抗の製造ばらつきによらず出力振幅を一定に保つ差動出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る差動出力回路は、入力信号を差動信号に変換し、該差動信号を伝送して出力信号を出力する差動出力回路であって、出力抵抗と、該出力抵抗に前記入力信号に応じて電流を供給する電流供給回路と、を有し、前記出力抵抗の一端から前記出力信号を出力する本体部と、前記出力抵抗の抵抗値を検出する検出部と、前記検出部の検出結果に従って前記電流供給回路を制御して、前記出力抵抗に供給される電流を調整する調整部と、を備える。
【発明の効果】
【０００７】
本発明の差動出力回路によれば、出力抵抗の製造ばらつきによらずに出力信号の振幅（出力振幅）を一定に保つことが可能となる。
【図面の簡単な説明】
【０００８】
【図１】差動出力回路の一般的構成を示す図である。
【図２】データ、エンファシスデータ、及び出力振幅（出力電流）の波形を示す図である。
【図３】第１の実施形態に係る差動出力回路の基本構成を示す図である。
【図４】第２の実施形態に係る差動出力回路の構成を示す図である。
【図５】出力抵抗の配置を示す図である。
【図６】第３の実施形態に係る差動出力回路の構成を示す図である。
【図７】第４の実施形態に係る差動出力回路の構成を示す図である。
【図８】図７の差動出力回路に対する変形構成を示す図である。
【発明を実施するための形態】
【０００９】
≪第１実施形態≫
本発明の第１の実施形態を、図１〜図３を用いて説明する。
【００１０】
図１に、差動出力回路１０の一般的構成を示す。差動出力回路１０は、データ用電流源Ｉ１、エンファシスデータ用電流源Ｉ２、トランジスタ（ＦＥＴ）Ｐ１〜Ｐ４、及び出力抵抗Ｒ１，Ｒ２（例えば５０Ω）から構成される。
【００１１】
トランジスタＰ１，Ｐ２のソースはデータ用電流源Ｉ１に、トランジスタＰ３，Ｐ４のソースはエンファシスデータ用電流源Ｉ２に、トランジスタＰ１，Ｐ３のドレインは出力抵抗Ｒ１の一端に、トランジスタＰ２，Ｐ４のドレインは出力抵抗Ｒ２の一端に、それぞれ、接続されている。また、出力抵抗Ｒ１，Ｒ２の一端が終端抵抗Ｒ３を含む受信回路に接続されている。なお、受信回路は半導体ＩＣの外部に設けられている。終端抵抗Ｒ３は、出力抵抗Ｒ１，Ｒ２が５０Ωの場合、１００Ωである。一方、出力抵抗Ｒ１，Ｒ２の他端はシグナルグランドにクランプされている。
【００１２】
なお、差動出力回路１０は、終端抵抗Ｒ３を除いて１つの半導体ＩＣ内に構成され、終端抵抗Ｒ３は半導体ＩＣ外に設けられているとする。
【００１３】
上述の構成の差動出力回路１０において、トランジスタＰ１，Ｐ２のゲートにはそれぞれデータ（Ｄ）とその反転信号（ＤＢ）が入力され、トランジスタＰ３，Ｐ４のゲートにはそれぞれエンファシスデータ（Ｅ）とその反転信号（ＥＢ）が入力される。
【００１４】
差動出力回路１０の出力振幅は、終端抵抗Ｒ３の抵抗（Ｒ３）とこれに流れる電流（出力電流）Ｉｏｕｔとの積Ｉｏｕｔ・Ｒ３により与えられる。ここで、出力抵抗Ｒ１，Ｒ２の抵抗（Ｒ１，Ｒ２）が互いに等しいとして（Ｒ１＝Ｒ２）、出力電流Ｉｏｕｔは、データ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２の電流（Ｉ１，Ｉ２）を用いて、
Ｉｏｕｔ＝（Ｉ１＋Ｉ２）Ｒ１／（Ｒ１＋Ｒ３）  …（１）
と求められる。式（１）より、出力振幅は、出力抵抗Ｒ１，Ｒ２の抵抗が製造ばらつきによって設計より大きい（小さい）場合、大きく（小さく）なることがわかる。
【００１５】
図２に、データ（Ｄ）、エンファシスデータ（Ｅ）、及び出力電流（Ｉｏｕｔ）の波形の一例を示す。エンファシスデータは、データを１ビットシフトし、反転することで得られる。電流（Ｉ１，Ｉ２）はそれぞれデータ及びエンファシスデータと同じ波形を有することから、式（１）より、出力電流Ｉｏｕｔはデータ及びエンファシスデータを重ね合わせた波形を有することとなる。図２に示す例では、出力電流Ｉｏｕｔの波形は、エンファシスによって、データの波形に対して高い周波数が強調された波形となる。
【００１６】
図３に、第１の実施形態の差動出力回路２０の基本構成を示す。差動出力回路２０は、先述の差動出力回路（本体部と呼ぶ）１０、抵抗ばらつき検出回路１１、及び電流調整回路１２から構成される。
【００１７】
抵抗ばらつき検出回路１１は、出力抵抗Ｒ１，Ｒ２の抵抗、すなわちそれらの製造ばらつきを検出し、その検出結果を電流調整回路１２に送る。電流調整回路１２は、出力抵抗Ｒ１，Ｒ２の製造ばらつきの検出結果に従って、データ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２の電流を制御する。出力抵抗Ｒ１，Ｒ２の抵抗が設計より大きい（小さい）場合、電流（Ｉ１，Ｉ２）を小さく（大きく）する。これにより、終端抵抗Ｒ３に流れる電流Ｉｏｕｔが、すなわち出力振幅が、出力抵抗Ｒ１，Ｒ２の製造ばらつきに因らず一定に維持される。
【００１８】
≪第２実施形態≫
本発明の第２の実施形態を、図４及び図５を用いて説明する。なお、第１の実施形態と同様の構成部分については同じ符号を用いて表し、その説明を省略する。
【００１９】
出力抵抗Ｒ１，Ｒ２を直接検出すると受信回路に接続する出力抵抗Ｒ１，Ｒ２の一端に寄生容量が発生し、インターフェースの高速動作の障害となり得る。そこで、本実施形態では、出力抵抗Ｒ１，Ｒ２と独立の出力抵抗Ｒ４を用いて差動出力回路１０を模擬し、その出力抵抗Ｒ４を検出することで、寄生容量が発生することなしに出力抵抗Ｒ１，Ｒ２を検出することを考える。
【００２０】
図４に、第２の実施形態に係る差動出力回路３０の構成を示す。差動出力回路３０は、先述の差動出力回路（本体部）１０及び定電流回路３１から構成される。
【００２１】
本体部１０において、データ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２は、具体的に、それぞれトランジスタ（ＦＥＴ）Ｍ１，Ｍ２を用いて構成されている。トランジスタＭ１，Ｍ２のソースは、フレームグランドにクランプされている。
【００２２】
定電流回路３１は、先述の抵抗ばらつき検出回路１１及び電流調整回路１２を含み、トランジスタ（ＦＥＴ）Ｍ３、出力抵抗Ｒ４、及びアンプ（差動増幅回路）ＡＭＰから構成される。
【００２３】
トランジスタＭ３と出力抵抗Ｒ４とから本体部１０を模擬した回路が構成されている。この回路において、トランジスタＭ３と出力抵抗Ｒ４は直列される。すなわち、トランジスタＭ３のドレインと出力抵抗Ｒ４の一端とが接続される。さらに、トランジスタＭ３のソースはフレームグランドに、出力抵抗Ｒ４の他端はシグナルグランドにクランプされる。なお、出力抵抗Ｒ４の抵抗は出力抵抗Ｒ１，Ｒ２のそれより大きくするとよい。それにより、定電流回路３１（特に抵抗ばらつき検出回路１１に相当する部分）の消費電力が小さくなる。
【００２４】
図５に、出力抵抗Ｒ１，Ｒ２，Ｒ４の配置の一例を示す。出力抵抗Ｒ１，Ｒ２の間に出力抵抗Ｒ４を配置してこれらを隣接することで、半導体ＩＣの面内ばらつきによる出力抵抗Ｒ１，Ｒ２と出力抵抗Ｒ４との抵抗の差を小さくすることができる。さらに、出力抵抗Ｒ１，Ｒ２の両側にダミー抵抗を配置することで、抵抗の差をさらに小さくすることができる。
【００２５】
アンプＡＭＰはオペアンプを用いて構成される。オペアンプを用いることで定電流回路３１（特に抵抗ばらつき検出回路１１に相当する部分）による出力抵抗Ｒ４の製造ばらつきの検出結果を出力（電流出力）できるため、定電流回路３１（特に電流調整回路１２に相当する部分）によりデータ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２（トランジスタＭ１，Ｍ２）の電流を制御するのに好適である。
【００２６】
アンプＡＭＰの反転入力端子には、トランジスタＭ３に直列する出力抵抗Ｒ４の一端が接続し、その電位Ｖ４が入力される。アンプＡＭＰの非反転入力端子には基準電位ＶＲＥＦが入力される。これにより、アンプＡＭＰは、差動増幅回路として機能する。すなわち、アンプＡＭＰは、差動入力ＶＲＥＦ−Ｖ４を増幅してその電位（これに比例する電流（基準電流とも呼ぶ））を定電流回路３１の出力として出力し、トランジスタＭ３及びトランジスタＭ１，Ｍ２のゲートに入力する。
【００２７】
なお、基準電位ＶＲＥＦは、例えば、抵抗分圧回路３２により生成される。抵抗分圧回路３２は、直列に接続された２つの抵抗ｒ１，ｒ２から簡便に構成される。ここで、抵抗ｒ１，ｒ２の一端はそれぞれシグナルグランド及びフレームグランドにクランプされている。抵抗分圧回路３２は、シグナルグランドの電位Ｖｃｃに対して、基準電位ＶＲＥＦ＝Ｖｃｃ・ｒ２（ｒ１＋ｒ２）を生成する。なお、抵抗分圧回路３２を含んで定電流回路３１を構成することとしてもよい。
【００２８】
上述の構成の定電流回路３１において、アンプＡＭＰにより、電位Ｖ４が基準電位ＶＲＥＦに等しくなる量の電流Ｉ４（＝（Ｖｃｃ−ＶＲＥＦ）／Ｒ４）が出力抵抗Ｒ４に供給される。出力抵抗Ｒ４が大きい（小さい）場合に、電流Ｉ４は小さく（大きく）なる。トランジスタＭ３のゲートとトランジスタＭ１，Ｍ２のゲートが接続されていることから、トランジスタＭ１，Ｍ２が供給する電流Ｉ１，Ｉ２は、電流Ｉ４と同様に、出力抵抗Ｒ４が大きい（小さい）場合に小さく（大きく）なる。これにより、終端抵抗Ｒ３に流れる電流Ｉｏｕｔが、すなわち出力振幅が、出力抵抗Ｒ４、すなわち出力抵抗Ｒ１，Ｒ２の製造ばらつきに因らず、一定に維持される。
【００２９】
≪第３実施形態≫
本発明の第３の実施形態を、図６を用いて説明する。なお、第１及び第２の実施形態と同様の構成部分については同じ符号を用いて表し、その説明を省略する。
【００３０】
本実施形態では、定電流回路３１から出力される電流を基準電流とすることで、差動出力回路の出力抵抗、エンファシスゲイン、出力振幅を切り替えることを考える。
【００３１】
図６に、第３の実施形態に係る差動出力回路４０の構成を示す。差動出力回路４０は、先述の差動出力回路１０に類似する本体部１０’、定電流回路３１、及び出力振幅切替部４１から構成される。
【００３２】
本体部１０’の基本構成は、先述の差動出力回路１０のそれとほぼ同様である。ただし、出力抵抗Ｒ１，Ｒ２は、それぞれが２つの並列された抵抗を用いて構成されている。なお、２つに限らず、複数の並列された抵抗を用いて構成してもよい。ここで、出力抵抗Ｒ１，Ｒ２を構成する４つの抵抗のそれぞれに切替スイッチ（出力抵抗切替スイッチとも呼ぶ）ＳＷ１が直列に接続されている。切替スイッチＳＷ１を用いて抵抗を切替えて接続することで、出力抵抗Ｒ１，Ｒ２の抵抗を増減する。これにより、伝送線路の配線抵抗、終端抵抗Ｒ３等が異なる場合でも、それに応じて出力抵抗Ｒ１，Ｒ２の抵抗を増減することで、設計上の一定の出力振幅を得ることが可能になる。
【００３３】
また、エンファシスデータ用電流源Ｉ２は、並列されたトランジスタＭ２，Ｍ４を用いて構成されている。ここで、トランジスタＭ２，Ｍ４のそれぞれに切替スイッチ（エンファシスゲイン切替スイッチとも呼ぶ）ＳＷ２が直列に接続されている。切替スイッチＳＷ２を用いてトランジスタＭ２，Ｍ４を切替えて接続することで、エンファシスデータ用電流、すなわちエンファシスゲインを増減する。これにより、伝送線路が長い等、その伝送特性が悪い場合でも、それに応じてエンファシスゲインを増減することで、設計上の一定の出力振幅を得ることが可能になる。
【００３４】
定電流回路３１の構成は先と同様である。ただし、図６において、基準電位ＶＲＥＦを生成する抵抗分圧回路３２は省略されている。定電流回路３１の出力は、トランジスタＭ５，Ｍ６を介して出力振幅切替部４１に入力される。
【００３５】
出力振幅切替部４１は、３つの並列するトランジスタＭ７，Ｍ８，Ｍ９から構成されている。トランジスタＭ７，Ｍ８，Ｍ９のソースはシグナルグランドにクランプされている。トランジスタＭ７，Ｍ８，Ｍ９のゲートに定電流回路３１の出力が入力され、それらのドレインからの出力が合成されて出力振幅切替部４１の出力として、トランジスタＭ１０を介してトランジスタＭ１，Ｍ２，Ｍ４のゲート（データ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２）に入力される。
【００３６】
なお、トランジスタＭ６は、トランジスタＭ７，Ｍ８，Ｍ９のそれぞれとカレントミラー回路を構成する。ここで、トランジスタＭ７，Ｍ８，Ｍ９の電気的特性はトランジスタＭ６のそれに等しいものとする。これにより、トランジスタＭ７，Ｍ８，Ｍ９は、それぞれがトランジスタＭ６が出力する電流に等しい量の電流を出力する。
【００３７】
同様に、トランジスタＭ１０は、トランジスタＭ１，Ｍ２，Ｍ４のそれぞれとカレントミラー回路を構成する。ここで、トランジスタＭ１，Ｍ２，Ｍ４の電気的特性はトランジスタＭ１０のそれに等しいものとする。これにより、トランジスタＭ１，Ｍ２，Ｍ４は、それぞれがトランジスタＭ１０が出力する電流に等しい量の電流を出力する。
【００３８】
ここで、トランジスタＭ７，Ｍ８，Ｍ９のそれぞれに切替スイッチ（出力振幅切替スイッチとも呼ぶ）ＳＷ３が直列に接続されている。切替スイッチＳＷ３を用いてトランジスタＭ７，Ｍ８，Ｍ９を切替えて接続することで、定電流回路３１の出力を増幅してトランジスタＭ１，Ｍ２，Ｍ４（データ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２）に入力し、それにより出力振幅を増減する。これにより、例えば、伝送線路の損失が小さい場合には、それに応じて出力振幅を小さくして消費電力を減らすことが可能になる。
【００３９】
≪第４実施形態≫
本発明の第４の実施形態を、図７及び図８を用いて説明する。なお、第１〜第３の実施形態と同様の構成部分については同じ符号を用いて表し、その説明を省略する。
【００４０】
式（１）より、出力電流Ｉｏｕｔ（及び出力振幅）は出力抵抗Ｒ１，Ｒ２のみならず終端抵抗Ｒ３の製造ばらつきにも依存する。そこで、本実施形態では、終端抵抗Ｒ３の製造ばらつきも考慮することで、出力振幅をより一定に保つことを考える。
【００４１】
図７に、第４の実施形態に係る差動出力回路５０の構成を示す。差動出力回路５０は、先述の差動出力回路（本体部）１０及び２つの定電流回路３１，５１から構成される。
【００４２】
本体部１０と定電流回路３１の構成は先と同様である。
【００４３】
定電流回路５１は、定電流回路３１と同様に構成されている。ただし、出力抵抗Ｒ４に代えて抵抗Ｒ５を含んで構成されている。抵抗Ｒ５は、抵抗値が高精度に定められた高精度抵抗で、終端抵抗Ｒ３と同様に半導体ＩＣの外部に配置されている。これにより、抵抗Ｒ５を用いて終端抵抗Ｒ３を模擬し、抵抗Ｒ５を検出することで終端抵抗Ｒ３の製造ばらつきを検出することができる。
【００４４】
２つの定電流回路３１，５１の出力（出力電流）は、それぞれトランジスタＭ１２，Ｍ１３を介して合成され、基準電流として、トランジスタＭ１１を介してトランジスタＭ１，Ｍ２のゲート（データ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２）に入力される。
【００４５】
なお、トランジスタＭ１１は、トランジスタＭ１，Ｍ２のそれぞれとカレントミラー回路を構成する。ここで、トランジスタＭ１，Ｍ２の電気的特性はトランジスタＭ１１のそれに等しいものとする。これにより、トランジスタＭ１，Ｍ２は、それぞれがトランジスタＭ１１が出力する電流に等しい量の電流を出力する。
【００４６】
上述の構成の差動出力回路５０により、２つの定電流回路３１，５１の出力電流を合成して得られる電流を基準電流として用いることで、出力抵抗Ｒ１，Ｒ２だけでなく終端抵抗Ｒ３の製造ばらつきにもよらず出力振幅をより一定に保つことが可能となる。
【００４７】
なお、図８に示す変形例のように、本体部１０が終端抵抗Ｒ３を含む受信側とそれ以外の送信側とで異なる半導体ＩＣ内に構成されている場合（２つの半導体ＩＣは伝送線路により接続されている）、定電流回路５１に含まれる抵抗Ｒ５を終端抵抗Ｒ３が配置された受信側の半導体ＩＣ内に配置することとしてもよい。これにより、抵抗Ｒ５が終端抵抗Ｒ３と同様の製造ばらつきを示すことから、出力振幅をより一定に保つことが可能となる。
【００４８】
以上詳細に説明したように、第１〜第４の実施形態に係る差動出力回路１０〜６０により、出力抵抗Ｒ１，Ｒ２の製品ばらつきに応じてデータ用電流源Ｉ１及びエンファシスデータ用電流源Ｉ２の電流を制御するので、電流モードロジック方式の差動出力回路において内部抵抗の製品ばらつきによらず出力振幅を一定に保つことが可能となる。
【００４９】
また、上述の実施形態にかかる差動出力回路１０〜６０を含んで高速シリアル通信用半導体ＩＣ或いは高速シリアル通信システムを構成することで、出力振幅が変動することのない高速通信可能な半導体ＩＣ及び通信システムを構成することができる。
【００５０】
なお、定電流回路３１，５１において、基準電位ＶＲＥＦとしてバンドギャップリファレンス回路の出力を使用することもできる。これにより、さらに、半導体ＩＣの電源電圧、温度、プロセスばらつき等の影響を抑えることが可能となる。
【符号の説明】
【００５１】
Ｉ１…データ用電流源、Ｉ２…エンファシスデータ用電流源、Ｍ１〜Ｍ１４，Ｐ１〜Ｐ４…トランジスタ、Ｒ１，Ｒ２，Ｒ４…出力抵抗、Ｒ３…終端抵抗、Ｒ５…抵抗、ＳＷ１〜ＳＷ３…切替スイッチ、１０，１０’ …差動出力回路（本体部）、２０，３０，４０，５０，６０…差動出力回路、１１…抵抗ばらつき検出回路、１２…電流調整回路、３１，５１…定電流回路、３２…抵抗分圧回路、４１…出力振幅切替部。
【先行技術文献】
【特許文献】
【００５２】
【特許文献１】特許第４７９８６１８号公報
【図１】
2014176040.tif 000003
【図２】
2014176040.tif 000004
【図３】
2014176040.tif 000005
【図４】
2014176040.tif 000006
【図５】
2014176040.tif 000007
【図６】
2014176040.tif 000008
【図７】
2014176040.tif 000009
【図８】
2014176040.tif 000010