(57)【要約】【課題】素子面積の縮小化を可能とする。【解決手段】半導体装置は、第１の面を有する半導体基板と、半導体基板に位置し、且つ第１の面に接して位置するボディー領域と、第１の面の上にボディー領域と接して位置するゲート絶縁膜と、ゲート絶縁膜の上に位置するゲート電極と、ゲート電極の側面の少なくとも一部を覆う第１絶縁体膜と、ボディー領域内に、且つ、第１の面に対する平面視でゲート電極と異なる位置に、第１の面に接して位置するコンタクト領域と、第１絶縁体膜の材料と異なる材料を含み、ボディー領域、ゲート電極及び第１絶縁体膜の上に位置し、コンタクト領域の上にコンタクトホールを有する第２絶縁体膜と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の面を有する半導体基板と、
前記半導体基板に位置し、且つ前記第１の面に接して位置するボディー領域と、
前記第１の面の上に前記ボディー領域と接して位置するゲート絶縁膜と、
前記ゲート絶縁膜の上に位置するゲート電極と、
前記ゲート電極の側面の少なくとも一部を覆う第１絶縁体膜と、
前記ボディー領域内に、且つ、前記第１の面に対する平面視で前記ゲート電極と異なる位置に、前記第１の面に接して位置するコンタクト領域と、
前記第１絶縁体膜の材料と異なる材料を含み、前記ボディー領域、前記ゲート電極及び前記第１絶縁体膜の上に位置し、前記コンタクト領域の上にコンタクトホールを有する第２絶縁体膜と、
を含む半導体装置。
【請求項２】
前記コンタクトホールは、前記第１の面に対する平面視で前記ゲート電極と重ならないように位置する、請求項１記載の半導体装置。
【請求項３】
前記コンタクトホールは、前記コンタクト領域の少なくとも一部の上と前記第１絶縁体膜の少なくとも一部の上とにまたがって位置する、請求項１又は請求項２記載の半導体装置。
【請求項４】
第１導電型のウェルと、第２導電型のボディーコンタクト領域と、第１導電型のドレインコンタクト領域とをさらに含み、
前記半導体基板に、且つ前記第１の面に接して前記ウェルが位置し、
前記ウェル内に第２導電型の前記ボディー領域が位置し、
前記ボディー領域内に、且つ、前記第１の面に対する平面視で前記ゲート電極及び第１導電型の前記コンタクト領域と異なる位置に、前記第１の面に接して前記ボディーコンタクト領域が位置し、
前記ウェル内に、且つ前記ボディー領域から離れた位置に前記ドレインコンタクト領域が位置する、
請求項１乃至請求項３のいずれか一項記載の半導体装置。
【請求項５】
第１の面を有する半導体基板と、
前記半導体基板の前記第１の面に位置する第３絶縁体膜と、
前記第３絶縁体膜の平面視における一方側の端部の少なくとも一部の上に位置する第１絶縁体膜と、
前記半導体基板内に、且つ、前記第１の面に対する平面視で前記第３絶縁体膜と異なる位置に、前記第１の面に接して位置するコンタクト領域と、
前記第１絶縁体膜の材料と異なる材料を含み、前記第３絶縁体膜及び前記第１絶縁体膜の上に位置し、前記コンタクト領域の上にコンタクトホールを有する第２絶縁体膜と、
を含む半導体装置。
【請求項６】
前記第３絶縁体膜の一部の上に位置する導電層をさらに含み、
前記第１絶縁体膜は、前記導電層の側面の少なくとも一部を覆っている、
請求項５記載の半導体装置。
【請求項７】
前記コンタクトホールは、前記第１の面に対する平面視で前記導電層と重ならないように位置する、請求項６記載の半導体装置。
【請求項８】
前記コンタクトホールは、前記コンタクト領域の少なくとも一部の上と前記第１絶縁体膜の少なくとも一部の上とにまたがって位置する、請求項５乃至請求項７のいずれか一項記載の半導体装置。
【請求項９】
第１導電型のウェルと、第２導電型のボディー領域と、ゲート絶縁膜と、ゲート電極と、第１導電型のソースコンタクト領域と、第２導電型のボディーコンタクト領域とをさらに含み、
前記半導体基板に、且つ前記第１の面に接して前記ウェルが位置し、
前記ウェル内に、且つ前記第１の面に接して前記ボディー領域が位置し、
前記第１の面の上に前記ボディー領域と接して前記ゲート絶縁膜が位置し、
前記ゲート絶縁膜の上に前記ゲート電極が位置し、
前記ボディー領域内に、且つ、前記第１の面に対する平面視で前記ゲート電極と異なる位置に、前記第１の面に接して前記ソースコンタクト領域及び前記ボディーコンタクト領域が位置し、
前記ウェル内に、且つ前記ボディー領域から離れた位置に第１導電型の前記コンタクト領域が位置する、
請求項５乃至請求項８のいずれか一項記載の半導体装置。
【請求項１０】
半導体基板に、前記半導体基板の第１の面に接して位置するボディー領域を形成する工程と、
前記第１の面の上に前記ボディー領域と接して位置するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に位置するゲート電極を形成する工程と、
前記ゲート電極の側面の少なくとも一部を覆う第１絶縁体膜を形成する工程と、
前記ボディー領域内に、且つ、前記第１の面に対する平面視で前記ゲート電極と異なる位置に、前記第１の面に接して位置するコンタクト領域を形成する工程と、
前記第１絶縁体膜の材料と異なる材料を含み、前記ボディー領域、前記ゲート電極、前記第１絶縁体膜及び前記コンタクト領域の上に位置する第２絶縁体膜を形成する工程と、
前記コンタクト領域の上の前記第２絶縁体膜にコンタクトホールを形成する工程と、
を含む、半導体装置の製造方法。
【請求項１１】
半導体基板の第１の面に位置する第３絶縁体膜を形成する工程と、
前記第３絶縁体膜の平面視における一方側の端部の少なくとも一部の上に位置する第１絶縁体膜を形成する工程と、
前記半導体基板内に、且つ、前記第１の面に対する平面視で前記第３絶縁体膜と異なる位置に、前記第１の面に接して位置するコンタクト領域を形成する工程と、
前記第１絶縁体膜の材料と異なる材料を含み、前記第３絶縁体膜、前記第１絶縁体膜及び前記コンタクト領域の上に位置する第２絶縁体膜を形成する工程と、
前記コンタクト領域の上の前記第２絶縁体膜にコンタクトホールを形成する工程と、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
大電力を扱うＭＯＳトランジスターとして、ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスターが知られている。
【０００３】
下記の特許文献１には、半導体基板の第１の面の上に位置するゲート酸化膜及びゲート電極と、この半導体基板の第１の面に対する平面視でゲート電極と異なる位置に第１の面に接して位置するｎ型ソースコンタクト領域及びｐ型ボディーコンタクト領域とを有するＤＭＯＳトランジスターが記載されている。特許文献１においては、ゲート電極の側面にサイドウォール酸化膜が形成されている。半導体基板上及びゲート電極上を覆う層間絶縁膜には、ｎ型ソースコンタクト領域及びｐ型ボディーコンタクト領域に接続するためのコンタクトホールが形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８／００６１３６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された構造においては、ゲート電極とコンタクトホールとの間にリーク電流が生じないように、ゲート電極の加工精度と、コンタクトホールの加工精度とを加味して、ゲート電極及びコンタクトホールのレイアウト設計をすることが必要となる。このため、素子面積を縮小化することが困難であるという課題があった。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、ＤＭＯＳトランジスターの素子面積の縮小化を可能とすることに関連している。
【課題を解決するための手段】
【０００７】
本発明の幾つかの態様において、半導体装置は、第１の面を有する半導体基板と、半導体基板に位置し、且つ第１の面に接して位置するボディー領域と、第１の面の上にボディー領域と接して位置するゲート絶縁膜と、ゲート絶縁膜の上に位置するゲート電極と、ゲート電極の側面の少なくとも一部を覆う第１絶縁体膜と、ボディー領域内に、且つ、第１の面に対する平面視でゲート電極と異なる位置に、第１の面に接して位置するコンタクト領域と、第１絶縁体膜の材料と異なる材料を含み、ボディー領域、ゲート電極及び第１絶縁体膜の上に位置し、コンタクト領域の上にコンタクトホールを有する第２絶縁体膜と、を含む。
この態様によれば、第１絶縁体膜と第２絶縁体膜とが異なる材料を含むので、第２絶縁体膜にコンタクトホールを形成するときに第１絶縁体膜が削られることを抑制できる。これにより、ゲート電極の位置とコンタクトホールの位置との間の距離を低減でき、素子面積を縮小化することができる。
【０００８】
上述の態様において、コンタクトホールは、第１の面に対する平面視でゲート電極と重ならないように位置することが望ましい。
これによれば、第２絶縁体膜をエッチングして形成されるコンタクトホールがゲート電極に開口することを抑制できる。
【０００９】
上述の態様において、コンタクトホールは、コンタクト領域の少なくとも一部の上と第１絶縁体膜の少なくとも一部の上とにまたがって位置することが望ましい。
これによれば、コンタクトホールからゲート絶縁膜直下のボディー領域までの導電経路を短くして、素子の面積あたりのｏｎ抵抗を低減することができる。
【００１０】
上述の態様において、第１導電型のウェルと、第２導電型のボディーコンタクト領域と、第１導電型のドレインコンタクト領域とをさらに含み、半導体基板に、且つ第１の面に接してウェルが位置し、ウェル内に第２導電型のボディー領域が位置し、ボディー領域内に、且つ、第１の面に対する平面視でゲート電極及び第１導電型のコンタクト領域と異なる位置に、第１の面に接してボディーコンタクト領域が位置し、ウェル内に、且つボディー領域から離れた位置にドレインコンタクト領域が位置することが望ましい。
これによれば、ＤＭＯＳトランジスターの素子面積を縮小化することができる。
【００１１】
本発明の他の態様において、半導体装置は、第１の面を有する半導体基板と、半導体基板の第１の面に位置する第３絶縁体膜と、第３絶縁体膜の平面視における一方側の端部の少なくとも一部の上に位置する第１絶縁体膜と、半導体基板内に、且つ、第１の面に対する平面視で第３絶縁体膜と異なる位置に、第１の面に接して位置するコンタクト領域と、第１絶縁体膜の材料と異なる材料を含み、第３絶縁体膜及び第１絶縁体膜の上に位置し、コンタクト領域の上にコンタクトホールを有する第２絶縁体膜と、を含む。
この態様によれば、第１絶縁体膜と第２絶縁体膜とが異なる材料を含むので、第２絶縁体膜にコンタクトホールを形成するときに第１絶縁体膜及びその下の第３絶縁体膜が削られることを抑制できる。
【００１２】
上述の態様において、第３絶縁体膜の一部の上に位置する導電層をさらに含み、第１絶縁体膜は、導電層の側面の少なくとも一部を覆っていることが望ましい。
これによれば、トランジスターのゲート電極などの構成部分と同時に導電層を形成することができ、ゲート電極のサイドウォールと同時に第１絶縁体膜を形成することができる。
【００１３】
上述の態様において、コンタクトホールは、第１の面に対する平面視で導電層と重ならないように位置することが望ましい。
上述の態様において、コンタクトホールは、コンタクト領域の少なくとも一部の上と第１絶縁体膜の少なくとも一部の上とにまたがって位置することが望ましい。
【００１４】
上述の態様において、第１導電型のウェルと、第２導電型のボディー領域と、ゲート絶縁膜と、ゲート電極と、第１導電型のソースコンタクト領域と、第２導電型のボディーコンタクト領域とをさらに含み、半導体基板に、且つ第１の面に接してウェルが位置し、ウェル内に、且つ第１の面に接してボディー領域が位置し、第１の面の上にボディー領域と接してゲート絶縁膜が位置し、ゲート絶縁膜の上にゲート電極が位置し、ボディー領域内に、且つ、第１の面に対する平面視でゲート電極と異なる位置に、第１の面に接してソースコンタクト領域及びボディーコンタクト領域が位置し、ウェル内に、且つボディー領域から離れた位置に第１導電型のコンタクト領域が位置することが望ましい。
これによれば、ＤＭＯＳトランジスターの素子面積を縮小化することができる。
【００１５】
本発明の他の態様において、半導体装置の製造方法は、半導体基板に、半導体基板の第１の面に接して位置するボディー領域を形成する工程と、第１の面の上にボディー領域と接して位置するゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に位置するゲート電極を形成する工程と、ゲート電極の側面の少なくとも一部を覆う第１絶縁体膜を形成する工程と、ボディー領域内に、且つ、第１の面に対する平面視でゲート電極と異なる位置に、第１の面に接して位置するコンタクト領域を形成する工程と、第１絶縁体膜の材料と異なる材料を含み、ボディー領域、ゲート電極、第１絶縁体膜及びコンタクト領域の上に位置する第２絶縁体膜を形成する工程と、コンタクト領域の上の第２絶縁体膜にコンタクトホールを形成する工程と、を含む。
この態様によれば、第１絶縁体膜と第２絶縁体膜とを異なる材料で形成するので、第２絶縁体膜にコンタクトホールを形成するときに第１絶縁体膜が削られることを抑制できる。これにより、ゲート電極の位置とコンタクトホールの位置との間の距離を低減でき、素子面積を縮小化することができる。
【００１６】
本発明の他の態様において、半導体装置の製造方法は、半導体基板の第１の面に位置する第３絶縁体膜を形成する工程と、第３絶縁体膜の平面視における一方側の端部の少なくとも一部の上に位置する第１絶縁体膜を形成する工程と、半導体基板内に、且つ、第１の面に対する平面視で第３絶縁体膜と異なる位置に、第１の面に接して位置するコンタクト領域を形成する工程と、第１絶縁体膜の材料と異なる材料を含み、第３絶縁体膜、第１絶縁体膜及びコンタクト領域の上に位置する第２絶縁体膜を形成する工程と、コンタクト領域の上の第２絶縁体膜にコンタクトホールを形成する工程と、を含む。
この態様によれば、第１絶縁体膜と第２絶縁体膜とを異なる材料で形成するので、第２絶縁体膜にコンタクトホールを形成するときに第１絶縁体膜及びその下の第３絶縁体膜が削られることを抑制できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る半導体装置の平面図。
【図２】図１に示される半導体装置のII−II線における断面図。
【図３】図１に示される半導体装置のIII−III線における断面図。
【図４】図１に示される半導体装置のIV−IV線における断面図。
【図５】上記半導体装置を製造する方法を示す断面図。
【図６】上記半導体装置を製造する方法を示す断面図。
【図７】上記半導体装置を製造する方法を示す断面図。
【図８】本発明の第２の実施形態に係る半導体装置の断面図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１９】
＜１．第１の実施形態の構成＞
図１は、本発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１に示される半導体装置のII−II線における断面図である。図３は、図１に示される半導体装置のIII−III線における断面図である。図４は、図１に示される半導体装置のIV−IV線における断面図である。
【００２０】
第１の実施形態に係る半導体装置１は、ＤＭＯＳトランジスターであり、半導体基板３０に位置する第１導電型のウェル２１ｎに、第２導電型のボディー領域２６ｐが位置している。このボディー領域２６ｐに高濃度の第１導電型のソースコンタクト領域２７ｎ及び高濃度の第２導電型のボディーコンタクト領域２８ｐが位置している。ウェル２１ｎ内で且つボディー領域２６ｐから離れた位置に高濃度の第１導電型のドレインコンタクト領域２９ｎが位置している。
【００２１】
半導体装置１は、さらに、複数のゲート絶縁膜３３と、複数のゲート電極３４と、第１絶縁体膜３６及び３７と、第２絶縁体膜５０と、を有している。第２絶縁体膜５０には、コンタクトホール５７及び５８が位置している。
【００２２】
半導体装置１は、さらに、第３絶縁体膜３２及び４２と、複数の導電層３５と、第１絶縁体膜３８及び３９と、を有している。第２絶縁体膜５０には、さらにコンタクトホール５９が位置している。
【００２３】
本実施形態においては、半導体装置１の各部分の符号に、その導電型に応じた「ｎ」又は「ｐ」の文字を付加して説明する。本実施形態においては、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当するものとするが、ｎ型とｐ型とを逆にしてもよい。
【００２４】
半導体基板３０は、下地層１０ｐと、エピタキシャル層２０（図２参照）とを含んでいる。下地層１０ｐは、第２導電型の不純物を含む単結晶シリコンによって構成されている。エピタキシャル層２０は、下地層１０ｐの一方の面の上にエピタキシャル成長させたシリコンによって構成されている。本実施形態において、「上」とは、半導体基板３０の厚み方向に沿って、下地層１０ｐからエピタキシャル層２０へ向かう方向をいう。そして、エピタキシャル層２０の上面を、半導体基板３０の第１の面３１とする。
【００２５】
下地層１０ｐの一部とエピタキシャル層２０の一部とにまたがる領域に、埋め込み拡散層１１ｎが位置している。埋め込み拡散層１１ｎは、第１導電型の不純物を高濃度で含んでいる。エピタキシャル層２０には、比較的低濃度の第１導電型の不純物を含むウェル２１ｎが形成されている。
【００２６】
ボディー領域２６ｐは、ウェル２１ｎに、半導体基板３０の第１の面３１に接して位置している。ボディー領域２６ｐは、第２導電型の不純物を含んでいる。図２に示されるように、ボディー領域２６ｐは、図１における縦方向に長い形状を有している。
【００２７】
ボディー領域２６ｐには、高濃度の第２導電型のボディーコンタクト領域２８ｐと、高濃度の第１導電型のソースコンタクト領域２７ｎとが位置している。ボディーコンタクト領域２８ｐ及びソースコンタクト領域２７ｎは、いずれも半導体基板３０の第１の面３１に接している。図２に示されるように、ソースコンタクト領域２７ｎは、図１における縦方向に長い形状を有しており、２つのボディーコンタクト領域２８ｐが、図１における縦方向の両側からソースコンタクト領域２７ｎを挟むように配置されている。
【００２８】
複数のゲート絶縁膜３３は、図３の横方向におけるボディー領域２６ｐの両端付近において、ボディー領域２６ｐの一部と接して、半導体基板３０の第１の面３１に位置している。ゲート絶縁膜３３は、例えば酸化シリコンによって構成されている。
【００２９】
複数のゲート電極３４は、いずれも、ゲート絶縁膜３３の上と、第３絶縁体膜３２の一部の上とにまたがって位置している。複数のゲート電極３４は、例えば多結晶シリコンによって構成されている。
【００３０】
ゲート電極３４及びゲート絶縁膜３３の側面には、サイドウォールとして機能する第１絶縁体膜３６及び３７が位置している。第１絶縁体膜３６は、複数のゲート電極３４の、ソースコンタクト領域２７ｎ及びボディーコンタクト領域２８ｐから遠い側の側面に位置している。第１絶縁体膜３７は、複数のゲート電極３４の、ソースコンタクト領域２７ｎ及びボディーコンタクト領域２８ｐに近い側の側面（内側の側面）に位置している。第１絶縁体膜３７は、少なくとも一部に、窒化シリコンの層を含んでいる。
【００３１】
複数のゲート電極３４の内側の側面に位置する第１絶縁体膜３７の間において、導電性を有するシリサイド膜４７が、半導体基板３０の第１の面３１に位置している。図２に示されるように、シリサイド膜４７は、図１における縦方向に長い形状を有している。シリサイド膜４７は、ソースコンタクト領域２７ｎ及びボディーコンタクト領域２８ｐに接している。また、図３に示すように、ボディー領域２６ｐ内のソース領域２４ｎは、第１絶縁体膜３７の下方のオフセット拡散領域２２ｎとソースコンタクト領域２７ｎから構成されている。
【００３２】
第２絶縁体膜５０は、ボディー領域２６ｐ、複数のゲート電極３４、第１絶縁体膜３６及び３７の上に位置しており、第２絶縁体膜５０の上に形成される配線層７７、７９（後述）と、複数のゲート電極３４などとの間を絶縁する層間絶縁膜として機能する。第２絶縁体膜５０は、シリサイド膜４７の上に位置する複数のコンタクトホール５７及び５８を有している。図１及び図２に示されるように、複数のコンタクトホール５７及び５８は、図１における縦方向に一列に配列されている。第２絶縁体膜５０は、例えば、酸化シリコンによって構成されている。
【００３３】
コンタクトホール５７内には、シリサイド膜４７を介してソースコンタクト領域２７ｎと接続される埋め込み金属層６７が位置している。コンタクトホール５８内には、シリサイド膜４７を介してボディーコンタクト領域２８ｐと接続される埋め込み金属層６８が位置している。第２絶縁体膜５０の上には、埋め込み金属層６７及び６８と接続される配線層７７が位置している。
【００３４】
本実施形態においては、第１絶縁体膜３７が第２絶縁体膜５０と異なる材料（窒化シリコン）を含むようにしたことにより、第２絶縁体膜５０に対するコンタクトホール５７及び５８の形成の際に、第１絶縁体膜３７がエッチングされてしまうことを抑制できる。これにより、コンタクトホール５７及び５８内に位置する埋め込み金属層６７及び６８と、ゲート電極３４との間で、リーク電流が発生することを抑制できる。従って、コンタクトホール５７及び５８とゲート電極３４との位置合わせ精度は、図３の横方向における第１絶縁体膜３７の幅に相当する余裕を持ち得る。これにより、素子面積を縮小化することができる。第１絶縁体膜３７は、窒化シリコンを含む場合に限られず、第２絶縁体膜５０の材料との間で十分なエッチング選択比を有する他の材料、例えば酸窒化シリコンを含む場合でもよい。
【００３５】
また、図３に示されるように、コンタクトホール５７が第１絶縁体膜３７に接する位置に形成されるので、コンタクトホール５７に形成される埋め込み金属層６７から、ゲート絶縁膜３３直下のチャネルが形成される領域までの距離を短くすることができる。従って、ＤＭＯＳトランジスターの面積あたりのｏｎ抵抗（ＲｏｎＡ）を低減することができる。
【００３６】
ウェル２１ｎには、平面視でボディー領域２６ｐと異なる位置に、高濃度の第１導電型のドレインコンタクト領域２９ｎが位置している。なお、平面視とは、第１の面３１に垂直な方向からみた状態をいう。ドレインコンタクト領域２９ｎは、半導体基板３０の第１の面３１に接している。ドレインコンタクト領域２９ｎは、図１における縦方向に長い形状を有している。
【００３７】
第３絶縁体膜３２及び４２は、半導体基板３０の第１の面３１に位置している。第３絶縁体膜３２及び４２は、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコンによって構成されている。第３絶縁体膜３２及び４２は、ＳＴＩ（Silicon Trench Isolation）法で形成された絶縁体膜でもよい。ゲート絶縁膜３３とドレインコンタクト領域２９ｎとの間に位置する第３絶縁体膜３２は、ボディー領域２６ｐからドレインコンタクト領域２９ｎをオフセットさせることによってトランジスターの耐圧を向上する機能を有している。ボディー領域２６ｐからみてドレインコンタクト領域２９ｎよりもさらに遠くに位置する第３絶縁体膜４２は、半導体装置１を、半導体基板３０に形成された他の素子（図示せず）から分離する機能を有している。第３絶縁体膜４３（図２参照）も、半導体装置１を、半導体基板３０に形成された他の素子（図示せず）から分離する機能を有している。また、図３に示すように、ドレイン領域２５ｎは、第１絶縁体膜３９の下方のオフセット拡散領域２３ｎとドレインコンタクト領域２９ｎから構成されている。
【００３８】
複数の導電層３５は、それぞれ、第３絶縁体膜３２及び４２の上に位置している。複数の導電層３５は、複数のゲート電極３４と同じ材料によって構成されている。複数の導電層３５は、ゲート電極３４などとの電気的導通がとられなくてもよく、いわばダミー層でもよい。
【００３９】
導電層３５の側面には、第１絶縁体膜３８及び３９が位置している。第１絶縁体膜３８は、複数の導電層３５の、ドレインコンタクト領域２９ｎから遠い側の側面に位置している。第１絶縁体膜３９は、複数の導電層３５の、ドレインコンタクト領域２９ｎに近い側の側面（内側の側面）に位置している。第１絶縁体膜３９は、少なくとも一部に、窒化シリコンの層を含んでいる。第１絶縁体膜３９は、第３絶縁体膜３２及び４２の、ドレインコンタクト領域２９ｎに近い方の端部（内側の端部）の上に重なるように配置されている。なお、第１絶縁体膜３９の形成が可能であれば、導電層３５は省略されてもよい。
【００４０】
複数の導電層３５の内側の側面に位置する第１絶縁体膜３９の間において、導電性を有するシリサイド膜４９が、半導体基板３０の第１の面３１に位置している。シリサイド膜４９は、図１における縦方向に長い形状を有している。シリサイド膜４９は、ドレインコンタクト領域２９ｎに接している。
【００４１】
上述の第２絶縁体膜５０は、第３絶縁体膜３２及び４２や、第１絶縁体膜３８及び３９の上にも位置している。第２絶縁体膜５０は、シリサイド膜４９の上に位置する複数のコンタクトホール５９を有している。複数のコンタクトホール５９は、図１における縦方向に並んで配列されている。
【００４２】
コンタクトホール５９内には、シリサイド膜４９を介してドレインコンタクト領域２９ｎと接続される埋め込み金属層６９が位置している。第２絶縁体膜５０の上には、埋め込み金属層６９と接続される配線層７９が位置している。
【００４３】
本実施形態においては、第１絶縁体膜３９が第２絶縁体膜５０と異なる材料（窒化シリコン）を含むようにしたことにより、第２絶縁体膜５０に対するコンタクトホール５９の形成の際に、第１絶縁体膜３９の下に位置する第３絶縁体膜３２及び４２の内側の端部がエッチングされてしまうことを抑制できる。これにより、第３絶縁体膜３２によるドレインオフセットの機能や、第３絶縁体膜４２による素子分離の機能の低下を抑制できる。従って、コンタクトホール５９と第３絶縁体膜３２及び４２との位置合わせ精度は、図３の横方向における第１絶縁体膜３９の幅に相当する余裕を持ち得る。これにより、素子面積を縮小化することができる。第１絶縁体膜３９は、窒化シリコンを含む場合に限られず、第２絶縁体膜５０の材料との間で十分なエッチング選択比を有する他の材料、例えば酸窒化シリコンを含む場合でもよい。
【００４４】
＜２．製造方法＞
図５〜図７は、上記半導体装置の製造方法を示す断面図である。
まず、図５（Ａ）に示されるように、下地層１０ｐの一部とエピタキシャル層２０の一部とにまたがる領域に埋め込み拡散層１１ｎが形成された半導体基板３０にウェル２１ｎを形成する。さらに、半導体基板３０の第１の面３１に、複数の第３絶縁体膜３２及び４２を形成する。第３絶縁体膜３２及び４２は、例えば、ＬＯＣＯＳ法によって形成される。
【００４５】
次に、図５（Ｂ）に示されるように、半導体基板３０の第１の面３１に接して位置する第２導電型のボディー領域２６ｐを形成する。
【００４６】
次に、図５（Ｃ）に示されるように、半導体基板３０の第１の面３１の上に、ゲート絶縁膜３３となる酸化膜３３ａを形成する。酸化膜３３ａの少なくとも一部は、ボディー領域２６ｐと接している。
【００４７】
次に、酸化膜３３ａと第３絶縁体膜３２及び４２との上に、ゲート電極３４及び導電層３５となる導電層を形成する。この導電層と酸化膜３３ａとをパターニングすることにより、図６（Ｄ）に示されるように、ゲート電極３４、導電層３５及びゲート絶縁膜３３が形成される。ゲート電極３４は、ゲート絶縁膜３３の上及び第３絶縁体膜３２の上にまたがって位置し、導電層３５は、第３絶縁体膜３２の上と、第３絶縁体膜４２の上とにそれぞれ位置する。さらに、図示しないレジスト膜パターンをマスクとして、イオン打ち込み法により半導体基板３０の第１の面３１に、オフセット拡散領域２２ｎ及び２３ｎを形成する。
【００４８】
次に、CVD法等により絶縁体膜を形成し、この絶縁体膜を全面エッチングすることにより、図６（Ｅ）に示されるように、ゲート電極３４の側面にサイドウォールとして機能する第１絶縁体膜３６及び３７を形成するとともに、導電層３５の側面に第１絶縁体膜３８及び３９を形成する。第１絶縁体膜３７及び第１絶縁体膜３９は、少なくとも一部に窒化シリコン又は酸窒化シリコンの層を含むように形成される。第１絶縁体膜３９は、第３絶縁体膜３２及び４２の内側の端部の上に被せられるように形成される。
【００４９】
次に、図６（Ｆ）に示されるように、ボディー領域２６ｐに、半導体基板３０の第１の面３１に接して位置する第１導電型のソースコンタクト領域２７ｎを形成するとともに、ウェル２１ｎに、半導体基板３０の第１の面３１に接して位置する第１導電型のドレインコンタクト領域２９ｎを形成する。ソースコンタクト領域２７ｎは、第１絶縁体膜３７によるセルフアラインによって、第１の面３１に対する平面視でゲート電極３４と異なる位置に形成される。ドレインコンタクト領域２９ｎは、第１絶縁体膜３９によるセルフアラインによって、第１の面３１に対する平面視で第３絶縁体膜３２及び４２と異なる位置に形成される。
【００５０】
さらに、ボディー領域２６ｐに、半導体基板３０の第１の面３１に接して位置する第２導電型のボディーコンタクト領域２８ｐ（図１、図２及び図４参照）を形成する。
さらに、図６（Ｆ）に示されるように、ソースコンタクト領域２７ｎ及びボディーコンタクト領域２８ｐの上にシリサイド膜４７を形成するとともに、ドレインコンタクト領域２９ｎの上にシリサイド膜４９を形成する。
【００５１】
次に、図７（Ｇ）に示されるように、層間絶縁膜として機能する第２絶縁体膜５０を、ボディー領域２６ｐ、第３絶縁体膜３２及び４２、ゲート電極３４、第１絶縁体膜３６、３７、３８及び３９、ソースコンタクト領域２７ｎ、ボディーコンタクト領域２８ｐ及びドレインコンタクト領域２９ｎの上に形成する。第２絶縁体膜５０は、酸化シリコンで形成される。
【００５２】
次に、図７（Ｈ）に示されるように、ソースコンタクト領域２７ｎ、ボディーコンタクト領域２８ｐ及びドレインコンタクト領域２９ｎの上の第２絶縁体膜５０にそれぞれコンタクトホール５７、５８及び５９を形成する。本実施形態においては、第１絶縁体膜３７及び３９が、第２絶縁体膜５０と異なる材料で構成されているので、コンタクトホール５７、５８及び５９の形成時に第１絶縁体膜３７及び３９が削られることが抑制される。
【００５３】
さらに、コンタクトホール５７、５８及び５９にそれぞれ埋め込み金属層６７、６８及び６９（図２、図３及び図４参照）を形成する。さらに、第２絶縁体膜５０の上に、埋め込み金属層６７及び６８に接続される配線層７７（図２、図３及び図４参照）と、埋め込み金属層６９に接続される配線層７９（図３及び図４参照）とを形成する。
以上の工程により、第１の実施形態に係る半導体装置１が製造される。
【００５４】
＜３．第２の実施形態＞
図８は、本発明の第２の実施形態に係る半導体装置の断面図である。図８においては、複数のドレインコンタクト領域２９ｎのうち、図８における左側のドレインコンタクト領域２９ｎを示し、図８における右側のドレインコンタクト領域及びその周辺の構成については図示が省略されている。
【００５５】
第２の実施形態に係る半導体装置１ａは、ボディー領域２６ｐにソースコンタクト領域２７ｎが位置し、さらにソースコンタクト領域２７ｎの図８における横方向でみた中央に、ボディーコンタクト領域２８ｐが位置している点で、第１の実施形態と異なる。ボディーコンタクト領域２８ｐは、半導体基板３０の厚さ方向においてボディー領域２６ｐと接続されている。ソースコンタクト領域２７ｎ及びボディーコンタクト領域２８ｐの上にはシリサイド膜４７が位置し、このシリサイド膜４７の一部の上にコンタクトホール５７が位置することにより、コンタクトホール５７内の埋め込み金属層６７がソースコンタクト領域２７ｎ及びボディーコンタクト領域２８ｐの両者に接続される。
【００５６】
第２の実施形態の構成においても、図８（Ａ）に示されるように、複数のゲート電極３４の間の中心位置にコンタクトホール５７が形成され、第３絶縁体膜３２及び４２の間の中心位置にコンタクトホール５９が形成されるとは限らない。例えば、図８（Ｂ）に示されるように、複数のゲート電極３４とコンタクトホール５７との位置ずれや、第３絶縁体膜３２及び４２とコンタクトホール５９との位置ずれが生じる場合もあり得る。しかし、第１絶縁体膜３７及び３９を、第２絶縁体膜５０と異なる材料で構成することにより、コンタクトホール５７及び５９の形成時に第１絶縁体膜３７及び３９が削られることが抑制される。これにより、コンタクトホール５７内に位置する埋め込み金属層６７とゲート電極３４との間でリーク電流が発生することを抑制できる。また、第３絶縁体膜３２及び４２が削られて、ドレインオフセットの機能や素子分離の機能が害されることを抑制できる。
【００５７】
なお、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）が位置する（Ｂを有する）というとき、Ａの上（または下）に直接Ｂが位置する（Ｂを有する）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢが位置する（Ｂを有する）場合も含む。
【００５８】
また、本発明において、コンタクト領域とは、コンタクトホール内の埋め込み金属層に電気的に接続する不純物領域である。コンタクト領域と埋め込み金属層は直接接していてもよいし、シリサイド膜等の導電膜を介して電気的に接続していてもよい。ソース、ドレイン、ボディー領域のうち、上記のコンタクト領域に相当するものを、それぞれソースコンタクト領域、ドレインコンタクト領域、ボディーコンタクト領域とする。
【符号の説明】
【００５９】
１、１ａ…半導体装置、１０ｐ…下地層、１１ｎ…埋め込み拡散層、２０…エピタキシャル層、２１ｎ…ウェル、２２ｎ、２３ｎ…オフセット拡散領域、２４ｎ…ソース領域、２５ｎ…ドレイン領域、２６ｐ…ボディー領域、２７ｎ…ソースコンタクト領域、２８ｐ…ボディーコンタクト領域、２９ｎ…ドレインコンタクト領域、３０…半導体基板、３１…第１の面、３２…第３絶縁体膜、３３…ゲート絶縁膜、３３ａ…酸化膜、３４…ゲート電極、３５…導電層、３６、３７、３８、３９…第１絶縁体膜、４２、４３…第３絶縁体膜、４７、４９…シリサイド膜、５０…第２絶縁体膜、５７、５８、５９…コンタクトホール、６７、６８、６９…埋め込み金属層、７７、７９…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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