(57)【要約】【課題】ＩｎＰ系のヘテロ接合バイポーラトランジスタと接合型電界効果トランジスタとが同一基板上に形成できるようにする。【解決手段】ヘテロ接合バイポーラトランジスタのベース層１１３と、接合型電界効果トランジスタのゲート電極層１２１とを、同じ第３半導体層１０３により構成している。また、ヘテロ接合バイポーラトランジスタの第１エミッタキャップ層１１５と接合型電界効果トランジスタのチャネル層１２２とを、同じ第５半導体層１０５により構成している。【選択図】  図１
2014220442.tif 000002
【特許請求の範囲】
【請求項１】
ＩｎＰからなる基板の上の第１領域および第２領域の各々の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第１半導体層と、
前記第１領域および前記第２領域の各々において前記第１半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第２半導体層と、
前記第１領域および前記第２領域の各々において前記第２半導体層の上に形成された第２導電型のＩｎＰ系の化合物半導体からなる第３半導体層と、
前記第１領域および前記第２領域の各々において前記第３半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第４半導体層と、
前記第１領域および前記第２領域の各々において前記第４半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第５半導体層と、
前記第１領域および前記第２領域の各々において前記第５半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第６半導体層と、
前記第１領域の前記第１半導体層より構成されたサブコレクタ層と、
前記第１領域の前記第２半導体層より構成されたコレクタ層と、
前記第１領域の前記第３半導体層より構成されたベース層と、
前記第１領域の前記第４半導体層より構成されたエミッタ層と、
前記第１領域の前記第５半導体層より構成された第１エミッタキャップ層と、
前記第１領域の前記第６半導体層より構成された第２エミッタキャップ層と、
前記サブコレクタ層に接続するコレクタ電極と、
前記ベース層に接続するベース電極と、
前記第２エミッタキャップ層に接続するエミッタ電極と、
前記第２領域の前記第３半導体層より構成されたゲート電極層と、
前記第２領域の前記第５半導体層より構成されたチャネル層と、
前記第２領域の前記第６半導体層より構成されたソースコンタクト層およびドレインコンタクト層と、
前記ゲート電極層に接続するゲート電極と、
前記ソースコンタクト層および前記ドレインコンタクト層に接続するソース電極およびドレイン電極と
を備え、
前記サブコレクタ層，前記コレクタ層，前記ベース層，前記エミッタ層，前記第１エミッタキャップ層，前記第２エミッタキャップ層，前記コレクタ電極，前記ベース電極，前記エミッタ電極からなるバイポーラトランジスタと、
前記ゲート電極層，前記チャネル層，前記ソースコンタクト層，前記ドレインコンタクト層，前記ゲート電極，前記ソース電極，前記ドレイン電極からなる接合型電界効果トランジスタと
が前記基板の上に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１半導体層，前記第２半導体層，前記第３半導体層，前記第６半導体層は、第１化合物半導体から構成され、
前記第４半導体層および前記第５半導体層は、前記第１化合物半導体とは異なる第２化合物半導体から構成され、
前記第１半導体層と前記第２半導体層との間に、前記第２化合物半導体から構成された第１エッチングストップ層が形成され、
前記第４半導体層と前記第５半導体層との間に、前記第１化合物半導体から構成された第２エッチングストップ層が形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１半導体層，前記第２半導体層，前記第３半導体層，前記第５半導体層，前記第６半導体層は、第１化合物半導体から構成され、
前記第４半導体層は、前記第１化合物半導体とは異なる第２化合物半導体から構成され、
前記第１半導体層と前記第２半導体層との間に、前記第２化合物半導体から構成された第１エッチングストップ層が形成され、
前記第５半導体層と前記第６半導体層との間に、前記第２化合物半導体から構成された第２エッチングストップ層が形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項２または３記載の半導体装置において、
前記第１化合物半導体は、ＩｎＧａＡｓであり、
前記第２化合物半導体は、ＩｎＰである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＰ系のバイポーラトランジスタと電界効果トランジスタとが同一基板の上に形成された半導体装置に関するものである。
【背景技術】
【０００２】
ＩｎＰ基板上に形成されるいわゆるＩｎＰ系のトランジスタは、ＩｎＰ系の材料が持つ優れた電気特性により、超高速ＩＣへの適用が進んでいる。ＩｎＰ系トランジスタとしては、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）、および高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が、各々精力的に研究・開発されている。
【０００３】
ＨＢＴはバイポーラトランジスタ、ＨＥＭＴは電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）に分類され、各々異なる特徴を持つため、各々のトランジスタの特性に合った回路への応用が進んでいる。ここで、ＨＢＴとＨＥＭＴの両方を１つの回路の中で使えれば、設計の自由度が大幅に増大するため、ＨＢＴとＨＥＭＴを同一基板上に作製する研究も行われてきた（非特許文献１参照）。
【０００４】
しかしながら、上述した２種類のトランジスタを同一基板上に作製するには、どちらか一方のトランジスタを作製する場合と比べて、プロセス工程、結晶成長工程がともに増大し、また複雑化するため、広く用いられるには至っていない。
【０００５】
一方、ＩｎＰ系よりも動作速度は遅いが、一般的に広く用いられているＧａＡｓ基板上に形成されるいわゆるＧａＡｓ系ＩＣにおいては、ＨＢＴとＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）とを同一基板上へ集積化する技術が提案されている（特許文献１，特許文献２参照）。また、ＧａＡｓ系ＩＣにおいては、ＨＢＴと接合型電界効果トランジスタ（Junction Field Effect Transistor：ＪＦＥＴ）とを同一基板上へ集積する技術もある。ＭＥＳＦＥＴやＪＦＥＴは、ＨＥＭＴと比べて高周波特性は劣るが、ＨＢＴとの集積化がＨＥＭＴよりも比較的容易であるため、ＧａＡｓ系ＩＣでは実用化が進んでいる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２７８５４１号公報
【特許文献２】特許第４７６６４９３号公報
【非特許文献】
【０００７】
【非特許文献１】L. Tran, J. Cowles, R. Lai, T. Block, R. Liu, A. Oki and D. Streit, "Monolithic Integration of InP HBT and HEMT by Selective Molecular Beam Epitaxy", IEEE Indium Phosphide and Related Materials, pp. 76-78, 1996.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＩｎＰ系においては、上述したようなＨＢＴとＪＦＥＴとを同一基板上に搭載する技術についての提案がされていない。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＰ系のヘテロ接合バイポーラトランジスタと接合型電界効果トランジスタとが同一基板上に形成できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、ＩｎＰからなる基板の上の第１領域および第２領域の各々の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第１半導体層と、第１領域および第２領域の各々において第１半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第２半導体層と、第１領域および第２領域の各々において第２半導体層の上に形成された第２導電型のＩｎＰ系の化合物半導体からなる第３半導体層と、第１領域および第２領域の各々において第３半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第４半導体層と、第１領域および第２領域の各々において第４半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第５半導体層と、第１領域および第２領域の各々において第５半導体層の上に形成された第１導電型のＩｎＰ系の化合物半導体からなる第６半導体層と、第１領域の第１半導体層より構成されたサブコレクタ層と、第１領域の第２半導体層より構成されたコレクタ層と、第１領域の第３半導体層より構成されたベース層と、第１領域の第４半導体層より構成されたエミッタ層と、第１領域の第５半導体層より構成された第１エミッタキャップ層と、第１領域の第６半導体層より構成された第２エミッタキャップ層と、サブコレクタ層に接続するコレクタ電極と、ベース層に接続するベース電極と、第２エミッタキャップ層に接続するエミッタ電極と、第２領域の第３半導体層より構成されたゲート電極層と、第２領域の第５半導体層より構成されたチャネル層と、第２領域の第６半導体層より構成されたソースコンタクト層およびドレインコンタクト層と、ゲート電極層に接続するゲート電極と、ソースコンタクト層およびドレインコンタクト層に接続するソース電極およびドレイン電極とを備え、サブコレクタ層，コレクタ層，ベース層，エミッタ層，第１エミッタキャップ層，第２エミッタキャップ層，コレクタ電極，ベース電極，エミッタ電極からなるバイポーラトランジスタと、ゲート電極層，チャネル層，ソースコンタクト層，ドレインコンタクト層，ゲート電極，ソース電極，ドレイン電極からなる接合型電界効果トランジスタとが基板の上に形成されている。
【００１１】
上記半導体装置において、第１半導体層，第２半導体層，第３半導体層，第６半導体層は、第１化合物半導体から構成され、第４半導体層および第５半導体層は、第１化合物半導体とは異なる第２化合物半導体から構成され、第１半導体層と第２半導体層との間に、第２化合物半導体から構成された第１エッチングストップ層が形成され、第４半導体層と第５半導体層との間に、第１化合物半導体から構成された第２エッチングストップ層が形成されているようにしてもよい。
【００１２】
また、上記半導体装置において、第１半導体層，第２半導体層，第３半導体層，第５半導体層，第６半導体層は、第１化合物半導体から構成され、第４半導体層は、第１化合物半導体とは異なる第２化合物半導体から構成され、第１半導体層と第２半導体層との間に、第２化合物半導体から構成された第１エッチングストップ層が形成され、第５半導体層と第６半導体層との間に、第２化合物半導体から構成された第２エッチングストップ層が形成されているようにしてもよい。
【００１３】
なお、第１化合物半導体は、ＩｎＧａＡｓであり、第２化合物半導体は、ＩｎＰであればよい。
【発明の効果】
【００１４】
以上説明したことにより、本発明によれば、ＩｎＰ系のヘテロ接合バイポーラトランジスタと接合型電界効果トランジスタとが同一基板上に形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の実施の形態における半導体装置の構成を模式的に示す断面図である。
【図２】図２は、本発明の実施の形態の実施例１における半導体装置の構成を模式的に示す断面図である。
【図３】図３は、ヘテロ接合バイポーラトランジスタの構成を模式的に示す断面図である。
【図４】図４は、本発明の実施の形態の実施例２における半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における半導体装置の構成を模式的に示す断面図である。この半導体装置は、基板１００の第１領域１５１にヘテロ接合バイポーラトランジスタが形成され、第２領域１５２に接合型電界効果トランジスタが形成されている。
【００１７】
まず、ＩｎＰからなる基板１００の上の第１領域１５１および第２領域１５２の各々の上には、第１半導体層１０１，第２半導体層１０２，第３半導体層１０３，第４半導体層１０４，第５半導体層１０５，第６半導体層１０６が形成されている。各層は、第１領域１５１と第２領域１５２とで、空間的に分離されている。
【００１８】
第１半導体層１０１，第２半導体層１０２，第４半導体層１０４，第５半導体層１０５，第６半導体層１０６は、第１導電型のＩｎＰ系の化合物半導体から構成されている。一方、第３半導体層１０３は、第２導電型のＩｎＰ系の化合物半導体から構成されている。
【００１９】
例えば、第１半導体層１０１，第２半導体層１０２，第３半導体層１０３，第６半導体層１０６は、第１化合物半導体から構成され、第４半導体層１０４および第５半導体層１０５は、第１化合物半導体とは異なる第２化合物半導体から構成されている。また、第１半導体層１０１，第２半導体層１０２，第３半導体層１０３，第５半導体層１０５，第６半導体層１０６が、第１化合物半導体から構成され、第４半導体層１０４が第２化合物半導体から構成されているようにしてもよい。例えば、第１化合物半導体は、ＩｎＧａＡｓであり、第２化合物半導体は、ＩｎＰである。
【００２０】
ヘテロ接合バイポーラトランジスタが形成されている第１領域１５１では、第１半導体層１０１よりサブコレクタ層１１１が構成され、第２半導体層１０２よりコレクタ層１１２が構成され、第３半導体層１０３よりベース層１１３が構成され、第４半導体層１０４よりエミッタ層１１４が構成され、第５半導体層１０５より第１エミッタキャップ層１１５が構成され、第６半導体層１０６より第２エミッタキャップ層１１６が構成されている。
【００２１】
第１領域１５１では、サブコレクタ層１１１は第１メサとされ、コレクタ層１１２およびベース層１１３は、第２メサとされ、エミッタ層１１４は、第３メサとされ、第１エミッタキャップ層１１５および第２エミッタキャップ層１１６は、第４メサとされている。第２メサは、第１メサより小さい面積に形成され、第３メサは、第２メサより小さい面積に形成され、第４メサは、第３メサより小さい面積に形成されている。
【００２２】
また、第２メサの側方のサブコレクタ層１１１の上にコレクタ電極１１７が接続して形成され、第３メサの側方のベース層１１３の上にベース電極１１８が接続して形成されている。また、第２エミッタキャップ層１１６の上に、エミッタ電極１１９が接続して形成されている。
【００２３】
接合型電界効果トランジスタが形成されている第２領域１５２では、第３半導体層１０３よりゲート電極層１２１が構成され、第５半導体層１０５よりチャネル層１２２が構成され、第６半導体層１０６よりソースコンタクト層１２３およびドレインコンタクト層１２４が構成されている。
【００２４】
また、第２領域１５２では、第１半導体層１０１，第２半導体層１０２，ゲート電極層１２１（第３半導体層１０３）は、第５メサとされ、第４半導体層１０４およびチャネル層１２２（第５半導体層１０５）は、第６メサとされている。第６メサは、第５メサより小さい面積とされている。
【００２５】
また、第６メサの側方のゲート電極層１２１の上に、ゲート電極１２５が接続して形成されている。また、チャネル層１２２の上では、ソースコンタクト層１２３およびドレインコンタクト層１２４が、所定の距離離間して形成されている。また、ソースコンタクト層１２３の上にソース電極１２６が接続して形成され、ドレインコンタクト層１２４の上にドレイン電極１２７が接続して形成されている。
【００２６】
上述したように、第１領域１５１では、サブコレクタ層１１１，コレクタ層１１２，ベース層１１３，エミッタ層１１４，第１エミッタキャップ層１１５，第２エミッタキャップ層１１６，コレクタ電極１１７，ベース電極１１８，エミッタ電極１１９からバイポーラトランジスタが構成されている。
【００２７】
また、第２領域１５２では、ゲート電極層１２１，チャネル層１２２，ソースコンタクト層１２３，ドレインコンタクト層１２４，ゲート電極，ソース電極，ドレイン電極から接合型電界効果トランジスタが形成されている。この電界効果トランジスタでは、ゲート電極１２５によりゲート電極層１２１に負の電圧を加えた際に、チャネル層１２２（第５半導体層１０５）が空乏化することにより、ＦＥＴ動作する。
【００２８】
例えば、まず、基板１００の上に、よく知られた有機金属気相成長法もしくは分子線エピタキシー法により、第１半導体層１０１，第２半導体層１０２，第３半導体層１０３，第４半導体層１０４，第５半導体層１０５，第６半導体層１０６を順次にエピタキシャル成長する。
【００２９】
次に、エミッタ電極１１９，ソース電極１２６，ドレイン電極１２７を形成する。例えば真空蒸着法やスパッタ法などにより堆積した電極金属材料の膜を、よく知られたリフトオフ法やエッチングなどによりパターニングすることで、各電極を形成すればよい。このように各電極を形成した後、形成した各電極の位置に合わせて第６半導体層１０６をパターニングすることで、第２エミッタキャップ層１１６，ソースコンタクト層１２３，ドレインコンタクト層１２４を形成する。
【００３０】
引き続き、第５半導体層１０５をパターニングすることで、第１エミッタキャップ層１１５およびチャネル層１２２を形成する。これにより、第１領域１５１では、第２エミッタキャップ層１１６および第１エミッタキャップ層１１５からなる上述した第４メサが形成される。次いで、第４半導体層１０４をパターニングすることで、エミッタ層１１４を形成する。これにより、エミッタ層１１４からなる上述した第３メサが形成される。このとき、チャネル層１２２の形成領域の第４半導体層１０４もパターニングし、チャネル層１２２とパターニングした第４半導体層１０４とで、上述した第６メサとする。
【００３１】
次に、第３半導体層１０３および第２半導体層１０２をパターニングし、ベース層１１３およびコレクタ層１１２を形成するとともに、ゲート電極層１２１を形成する。このパターニングにより、第１領域１５１においては、上述した第２メサが形成される。このとき、ゲート電極層１２１の形成領域の第２半導体層１０２も、平面視同形状にパターニングする。
【００３２】
次いで、第１半導体層１０１をパターニングしてサブコレクタ層１１１を形成する。これにより、サブコレクタ層１１１からなる第１メサが形成される。このパターニングにおいては、ゲート電極層１２１の形成領域の第１半導体層１０２も、ゲート電極層１２１と平面視同形状にパターニングする。このパターニングにより、第２領域１５２においては、上述した第５メサが形成される。
【００３３】
上述したように、実施の形態では、ヘテロ接合バイポーラトランジスタのベース層１１３と、接合型電界効果トランジスタのゲート電極層１２１とを、第３半導体層１０３により構成している。また、ヘテロ接合バイポーラトランジスタの第１エミッタキャップ層１１５と接合型電界効果トランジスタのチャネル層１２２とを、第５半導体層１０５により構成している。これらのことにより、実施の形態によれば、ＩｎＰ系のヘテロ接合バイポーラトランジスタと接合型電界効果トランジスタとが同一基板上に形成できるようになる。
【００３４】
［実施例１］
以下、実施例を用いてより詳細に説明する。はじめに実施例１について図２を用いて説明する。図２は、本発明の実施の形態の実施例１における半導体装置の構成を模式的に示す断面図である。この半導体装置は、高抵抗なＩｎＰからなる基板２００の第１領域２５１にヘテロ接合バイポーラトランジスタが形成され、第２領域２５２に接合型電界効果トランジスタが形成されている。
【００３５】
まず、基板２００の上の第１領域２５１および第２領域２５２の各々の上には、第１半導体層２０１，第２半導体層２０２，第３半導体層２０３，第４半導体層２０４，第５半導体層２０５，第６半導体層２０６が形成されている。
【００３６】
第１半導体層２０１，第２半導体層２０２，第３半導体層２０３，第６半導体層２０６は、ＩｎＧａＡｓ（第１化合物半導体）から構成され、第４半導体層２０４および第５半導体層２０５は、ＩｎＰ（第２化合物半導体）から構成されている。
【００３７】
また、第１半導体層２０１は、高濃度にｎ型不純物が導入されたｎ+型とされ、第２半導体層２０２は、低濃度にｎ型不純物が導入されたｎ-型とされ、第３半導体層２０３は、高濃度にｐ型不純物が導入されたｐ+型とされ、第４半導体層２０４は、低濃度にｎ型不純物が導入されたｎ-型とされ、第５半導体層２０５は、低濃度にｎ型不純物が導入されたｎ-型とされ、第６半導体層２０６は、高濃度にｎ型不純物が導入されたｎ+型とされている。実施例１では、第１導電型をｎ型とし、第２導電型をｐ型としている。これらを入れ替えることも可能である。
【００３８】
加えて、実施例１では、ＩｎＰ（第２化合物半導体）から構成された第１エッチングストップ層２０７を第１半導体層２０１と第２半導体層２０２との間に備え、ＩｎＧａＡｓ（第１化合物半導体）から構成された第２エッチングストップ層２０８を第４半導体層２０４と第５半導体層２０５との間に備えている。
【００３９】
また、実施例１では、第１半導体層２０１の下に、高濃度にｎ型不純物が導入されたＩｎＰ（第２化合物半導体）からなる第７半導体層２０９を備える。
【００４０】
第７半導体層２０９，第１半導体層２０１，第１エッチングストップ層２０７，第２半導体層２０２，第３半導体層２０３，第４半導体層２０４，第２エッチングストップ層２０８，第５半導体層２０５，第６半導体層２０６の各層は、第１領域２５１と第２領域２５２とで、空間的に分離されている。
【００４１】
ヘテロ接合バイポーラトランジスタが形成されている第１領域２５１では、第７半導体層２０９および第１半導体層２０１よりサブコレクタ層２１１が構成され、第２半導体層２０２よりコレクタ層２１２が構成され、第３半導体層２０３よりベース層２１３が構成され、第４半導体層２０４よりエミッタ層２１４が構成され、第５半導体層２０５より第１エミッタキャップ層２１５が構成され、第６半導体層２０６より第２エミッタキャップ層２１６が構成されている。
【００４２】
また、第１領域２５１では、サブコレクタ層２１１は、第１メサとされ、第１エッチングストップ層２０７，コレクタ層２１２，ベース層２１３は、第２メサとされ、エミッタ層２１４は、第３メサとされ、第２エッチングストップ層２０８，第１エミッタキャップ層２１５，第２エミッタキャップ層２１６は、第４メサとされている。第２メサは、第１メサより小さい面積に形成され、第３メサは、第２メサより小さい面積に形成され、第４メサは、第３メサより小さい面積に形成されている。
【００４３】
また、第２メサの側方のサブコレクタ層２１１の上にコレクタ電極２１７が接続して形成され、第３メサの側方のベース層２１３の上にベース電極２１８が接続して形成されている。また、第２エミッタキャップ層２１６の上に、エミッタ電極２１９が接続して形成されている。
【００４４】
接合型電界効果トランジスタが形成されている第２領域２５２では、第３半導体層２０３よりゲート電極層２２１が構成され、第５半導体層２０５よりチャネル層２２２が構成され、第６半導体層２０６よりソースコンタクト層２２３およびドレインコンタクト層２２４が構成されている。
【００４５】
また、第２領域２５２では、第７半導体層２０９，第１半導体層２０１，第１エッチングストップ層２０７，第２半導体層２０２，ゲート電極層２２１（第３半導体層２０３）は、第５メサとされ、第４半導体層２０４，第２エッチングストップ層２０８，チャネル層２２２（第５半導体層２０５）は、第６メサとされている。第６メサは、第５メサより小さい面積とされている。
【００４６】
また、第６メサの側方のゲート電極層２２１の上に、ゲート電極２２５が接続して形成されている。また、チャネル層２２２の上では、ソースコンタクト層２２３およびドレインコンタクト層２２４が、所定の距離離間して形成されている。また、ソースコンタクト層２２３の上にソース電極２２６が接続して形成され、ドレインコンタクト層２２４の上にドレイン電極２２７が接続して形成されている。
【００４７】
上述したように、第１領域２５１では、サブコレクタ層２１１，コレクタ層２１２，ベース層２１３，エミッタ層２１４，第１エミッタキャップ層２１５，第２エミッタキャップ層２１６，コレクタ電極２１７，ベース電極２１８，エミッタ電極２１９からバイポーラトランジスタが構成されている。
【００４８】
また、第２領域２５２では、ゲート電極層２２１，チャネル層２２２，ソースコンタクト層２２３，ドレインコンタクト層２２４，ゲート電極，ソース電極，ドレイン電極から接合型電界効果トランジスタが形成されている。
【００４９】
例えば、まず、基板２００の上に、よく知られた有機金属気相成長法もしくは分子線エピタキシー法により、第７半導体層２０９，第１半導体層２０１，第１エッチングストップ層２０７，第２半導体層２０２，第３半導体層２０３，第４半導体層２０４，第２エッチングストップ層２０８，第５半導体層２０５，第６半導体層２０６を順次にエピタキシャル成長する。
【００５０】
次に、エミッタ電極２１９，ソース電極２２６，ドレイン電極２２７を形成する。例えば真空蒸着法やスパッタ法などにより堆積した電極金属材料の膜を、よく知られたリフトオフ法やエッチングなどによりパターニングすることで、各電極を形成すればよい。このように各電極を形成した後、形成した各電極の位置に合わせて第６半導体層２０６をパターニングすることで、第２エミッタキャップ層２１６，ソースコンタクト層２２３，ドレインコンタクト層２２４を形成する。
【００５１】
引き続き、第５半導体層２０５をパターニングすることで、第１エミッタキャップ層２１５およびチャネル層２２２を形成する。これにより、第１領域２５１では、第２エミッタキャップ層２１６および第１エミッタキャップ層２１５からなる上述した第４メサが形成される。ここで、第２エッチングストップ層２０８が存在しているため、第５半導体層２０５と同じ材料の第４半導体層２０４に影響を与えることなく、第５半導体層２０５のパターニングのためのエッチング処理が行える。
【００５２】
特に、エミッタ層２１４におけるエミッタレッジ構造を構成するためには、この構造の上には、上層の半導体層が完全に除去されていることが重要となる。これに対し、第２エッチングストップ層２０８を用いているので、この領域に第５半導体層２０５を残すことなく第１エミッタキャップ層２１５のパターニングのための選択的なウェットエッチングが行える。また、第２エッチングストップ層２０８は、第４半導体層２０４とは異なる材料から構成されているので、第２エッチングストップ層２０８についても、エミッタレッジ構造とする部分を残すことなく、選択的なウェットエッチングが行える。
【００５３】
次いで、第４半導体層２０４をパターニングすることで、エミッタ層２１４を形成する。これにより、エミッタ層２１４からなる上述した第３メサが形成される。このとき、チャネル層２２２の形成領域の第４半導体層２０４もパターニングし、チャネル層２２２，パターニングされている第２エッチングストップ層２０８，およびパターニングした第４半導体層２０４とで、上述した第６メサとする。
【００５４】
次に、第３半導体層２０３および第２半導体層２０２をパターニングし、ベース層２１３およびコレクタ層２１２を形成するとともに、ゲート電極層２２１を形成する。このパターニングでは、第１エッチングストップ層２０７を利用して、第３半導体層２０３および第２半導体層２０２を選択的にウェットエッチングする。このとき、ゲート電極層２２１の形成領域の第２半導体層２０２も、平面視同形状にパターニングする。次いで、第１領域２５１では、コレクタ層２１２に合わせ、また、第２領域２５２では、既に形成されている第２半導体層２０２の平面形状に合わせ、第１エッチングストップ層２０７を選択的にウェットエッチングしてパターニングする。これらのパターニングにより、第１領域２５１においては、上述した第２メサが形成される。
【００５５】
次いで、第１半導体層２０１および第７半導体層２０９をパターニングしてサブコレクタ層２１１を形成する。これにより、サブコレクタ層２１１からなる上述した第１メサが形成される。このパターニングにおいては、ゲート電極層２２１の形成領域の第１半導体層２０１および第７半導体層２０９も、平面視同形状にパターニングする。このパターニングにより、第２領域２５２においては、上述した第５メサが形成される。
【００５６】
なお、第１エッチングストップ層２０７および第２エッチングストップ層２０８は、エッチング停止のための機能が果たされればよく、可能な範囲で薄く形成する。特に、サブコレクタ層２１１の上の第１エッチングストップ層２０７，エミッタ層２１４の上の第２エッチングストップ層２０８は、厚く形成した場合、ヘテロ接合バイポーラトランジスタの特性を劣化させる。従って、エッチングストップ層は、層厚を１０ｎｍ以下とした方がよい。
【００５７】
上述したように、実施例１では、ヘテロ接合バイポーラトランジスタのベース層２１３と、接合型電界効果トランジスタのゲート電極層２２１とを、第３半導体層２０３により構成している。また、ヘテロ接合バイポーラトランジスタの第１エミッタキャップ層２１５と、接合型電界効果トランジスタのチャネル層２２２とを、第５半導体層２０５により構成している。これらのことにより、実施例１によれば、ＩｎＰ系のヘテロ接合バイポーラトランジスタと接合型電界効果トランジスタとが同一基板上に形成できるようになる。
【００５８】
ここで、ヘテロ接合バイポーラトランジスタを単独で形成した場合について図３を用いて簡単に説明する。このヘテロ接合バイポーラトランジスタは、図３に示すように、まず、高抵抗なＩｎＰからなる基板３００の上に形成された、ｎ+−ＩｎＰからなるサブコレクタ層３０１と、サブコレクタ層３０１の上に形成されたｎ+−ＩｎＧａＡｓからなるサブコレクタ層３０２とを備える。
【００５９】
また、このヘテロ接合バイポーラトランジスタは、サブコレクタ層３０２の上に形成されたｎ+−ＩｎＰからなる半導体層３０３と、半導体層３０３の上に形成されたｎ-−ＩｎＧａＡｓからなるコレクタ層３０４と、コレクタ層３０４の上に形成されたｐ+−ＩｎＧａＡｓからなるベース層３０５とを備える。半導体層３０３，コレクタ層３０４，ベース層３０５により、コレクタメサが形成されている。半導体層３０３は、コレクタメサ形成におけるエッチングストップ層として用いる。
【００６０】
また、このヘテロ接合バイポーラトランジスタは、ベース層３０５の上に形成されたｎ-−ＩｎＰからなるエミッタ層３０６と、エミッタ層３０６の上に形成されたｎ+−ＩｎＧａＡｓからなるエミッタキャップ層３０７とを備える。エミッタ層３０６は、平面視でコレクタメサより小さい面積に形成されている。また、エミッタキャップ層３０７は、平面視でエミッタ層３０６より小さい面積に形成され、エミッタレッジ構造とされている。
【００６１】
また、コレクタメサの側方のサブコレクタ層３０２には、コレクタ電極３１１が形成され、エミッタ層３０６の側方のベース層３０５の上にはベース電極３１２が形成され、エミッタキャップ層３０７の上にはエミッタ電極３１３が形成されている。
【００６２】
図３を用いて説明したヘテロ接合バイポーラトランジスタと、図２を用いて説明した実施例１の第１領域２５１に形成されたヘテロ接合バイポーラトランジスタと比較すると、実施例１では、第２エッチングストップ層２０８および第１エミッタキャップ層２１５（第５半導体層２０５）が追加されている点で異なる。
【００６３】
第５半導体層２０５は、第２領域２５２における接合型電界効果トランジスタのチャネル層を形成するために追加されている。この層は、ヘテロ接合バイポーラトランジスタにおいては、エミッタ抵抗が大きく増大しない程度にドーピングされている。第２エッチングストップ層２０８は、エミッタレッジ構造を均一性よく形成するために、選択的なウェットエッチングで第５半導体層２０５を除去できるように挿入されている。
【００６４】
このように、実施例１によれば、ヘテロ接合バイポーラトランジスタを単独で形成する場合に比較して、２つの層を追加すればよく、また、パターニングのプロセスでは、エミッタレッジ構造形成時の第２エッチングストップ層２０８のパターニング、および、ソースコンタクト層２２３，ドレインコンタクト層２２４の形成プロセスが追加されるだけである。従って、製造プロセスの大幅な追加をすることなく、実施例１の半導体装置が得られる。
【００６５】
［実施例２］
次に、実施例２について図４を用いて説明する。図４は、本発明の実施の形態の実施例２における半導体装置の構成を模式的に示す断面図である。この半導体装置は、高抵抗なＩｎＰからなる基板４００の第１領域４５１にヘテロ接合バイポーラトランジスタが形成され、第２領域４５２に接合型電界効果トランジスタが形成されている。
【００６６】
まず、基板４００の上の第１領域４５１および第２領域４５２の各々の上には、第１半導体層４０１，第２半導体層４０２，第３半導体層４０３，第４半導体層４０４，第５半導体層４０５，第６半導体層４０６が形成されている。
【００６７】
実施例２では、第１半導体層４０１，第２半導体層４０２，第３半導体層４０３，第５半導体層４０５，第６半導体層４０６は、ＩｎＧａＡｓ（第１化合物半導体）から構成され、第４半導体層４０４は、ＩｎＰ（第２化合物半導体）から構成されている。
【００６８】
また、第１半導体層４０１は、高濃度にｎ型不純物が導入されたｎ+型とされ、第２半導体層４０２は、低濃度にｎ型不純物が導入されたｎ-型とされ、第３半導体層４０３は、高濃度にｐ型不純物が導入されたｐ+型とされ、第４半導体層４０４は、低濃度にｎ型不純物が導入されたｎ-型とされ、第５半導体層４０５は、低濃度にｎ型不純物が導入されたｎ-型とされ、第６半導体層４０６は、高濃度にｎ型不純物が導入されたｎ+型とされている。実施例２では、第１導電型をｎ型とし、第２導電型をｐ型としている。
【００６９】
また、実施例２でも、ＩｎＰ（第２化合物半導体）から構成された第１エッチングストップ層４０７を第１半導体層４０１と第２半導体層４０２との間に備える。一方、実施例２では、ＩｎＰ（第２化合物半導体）から構成された第２エッチングストップ層４０８を第５半導体層４０５と第６半導体層４０６との間に備えている。
【００７０】
また、実施例２でも、第１半導体層４０１の下に、高濃度にｎ型不純物が導入されたＩｎＰ（第２化合物半導体）からなる第７半導体層４０９を備える。
【００７１】
第７半導体層４０９，第１半導体層４０１，第１エッチングストップ層４０７，第２半導体層４０２，第３半導体層４０３，第４半導体層４０４，第５半導体層４０５，第２エッチングストップ層４０８，第６半導体層４０６の各層は、第１領域４５１と第２領域４５２とで、空間的に分離されている。
【００７２】
ヘテロ接合バイポーラトランジスタが形成されている第１領域４５１では、第７半導体層４０９および第１半導体層４０１よりサブコレクタ層４１１が構成され、第２半導体層４０２よりコレクタ層４１２が構成され、第３半導体層４０３よりベース層４１３が構成され、第４半導体層４０４よりエミッタ層４１４が構成され、第５半導体層４０５より第１エミッタキャップ層４１５が構成され、第６半導体層４０６より第２エミッタキャップ層４１６が構成されている。
【００７３】
また、第１領域４５１では、サブコレクタ層４１１は、第１メサとされ、第１エッチングストップ層４０７，コレクタ層４１２，ベース層４１３は、第２メサとされ、エミッタ層４１４は、第３メサとされ、第１エミッタキャップ層４１５，第２エッチングストップ層４０８，第２エミッタキャップ層４１６は、第４メサとされている。第２メサは、第１メサより小さい面積に形成され、第３メサは、第２メサより小さい面積に形成され、第４メサは、第３メサより小さい面積に形成されている。
【００７４】
また、第２メサの側方のサブコレクタ層４１１の上にコレクタ電極４１７が接続して形成され、第３メサの側方のベース層４１３の上にベース電極４１８が接続して形成されている。また、第２エミッタキャップ層４１６の上に、エミッタ電極４１９が接続して形成されている。
【００７５】
接合型電界効果トランジスタが形成されている第２領域４５２では、第３半導体層４０３よりゲート電極層４２１が構成され、第５半導体層４０５よりチャネル層４２２が構成され、第６半導体層４０６よりソースコンタクト層４２３およびドレインコンタクト層４２４が構成されている。
【００７６】
また、第２領域４５２では、第７半導体層４０９，第１半導体層４０１，第１エッチングストップ層４０７，第２半導体層４０２，ゲート電極層４２１（第３半導体層４０３）は、第５メサとされ、第４半導体層４０４，チャネル層４２２（第５半導体層４０５），第２エッチングストップ層４０８は、第６メサとされている。第６メサは、第５メサより小さい面積とされている。
【００７７】
また、第６メサの側方のゲート電極層４２１の上に、ゲート電極４２５が接続して形成されている。また、チャネル層４２２の上では、ソースコンタクト層４２３およびドレインコンタクト層４２４が、所定の距離離間して形成されている。また、ソースコンタクト層４２３の上にソース電極４２６が接続して形成され、ドレインコンタクト層４２４の上にドレイン電極４２７が接続して形成されている。
【００７８】
上述したように、第１領域４５１では、サブコレクタ層４１１，コレクタ層４１２，ベース層４１３，エミッタ層４１４，第１エミッタキャップ層４１５，第２エミッタキャップ層４１６，コレクタ電極４１７，ベース電極４１８，エミッタ電極４１９からバイポーラトランジスタが構成されている。
【００７９】
また、第２領域４５２では、ゲート電極層４２１，チャネル層４２２，ソースコンタクト層４２３，ドレインコンタクト層４２４，ゲート電極，ソース電極，ドレイン電極から接合型電界効果トランジスタが形成されている。
【００８０】
例えば、まず、基板４００の上に、よく知られた有機金属気相成長法もしくは分子線エピタキシー法により、第７半導体層４０９、第１半導体層４０１，第１エッチングストップ層４０７、第２半導体層４０２，第３半導体層４０３，第４半導体層４０４，第５半導体層４０５，第２エッチングストップ層４０８、第６半導体層４０６を順次にエピタキシャル成長する。
【００８１】
次に、エミッタ電極４１９，ソース電極４２６，ドレイン電極４２７を形成する。例えば真空蒸着法やスパッタ法などにより堆積した電極金属材料の膜を、よく知られたリフトオフ法やエッチングなどによりパターニングすることで、各電極を形成すればよい。このように各電極を形成した後、形成した各電極の位置に合わせて第６半導体層４０６をパターニングすることで、第２エミッタキャップ層４１６，ソースコンタクト層４２３，ドレインコンタクト層４２４を形成する。
【００８２】
このパターニングにおける選択的なエッチングにおいて、第２エッチングストップ層４０８をエッチング停止層として用いる。次いで、同様の平面形状に、第２エッチングストップ層４０８をパターニングする。ここで、第２エッチングストップ層４０８が存在しているため、第６半導体層４０６と同じ材料の第５半導体層４０５に影響を与えることなく、第６半導体層４０６のパターニングのためのエッチング処理が行える。
【００８３】
引き続き、第５半導体層４０５をパターニングすることで、第１エミッタキャップ層４１５およびチャネル層４２２を形成する。これにより、第１領域４５１では、第２エミッタキャップ層４１６および第１エミッタキャップ層４１５からなる上述した第４メサが形成される。
【００８４】
ここで、実施例２では、第４半導体層４０４と第５半導体層４０５とが異なる材料から構成されており、これらの間の選択的なウェットエッチングが容易に実現できる。従って、エミッタ層４１４におけるエミッタレッジ構造を構成するためのこの構造の上の半導体層の完全な除去は、容易に実現できる。
【００８５】
次いで、第４半導体層４０４をパターニングすることで、エミッタ層４１４を形成する。これにより、エミッタ層４１４からなる上述した第３メサが形成される。このとき、チャネル層４２２の形成領域の第４半導体層４０４もパターニングし、パターニングされている第２エッチングストップ層４０８，チャネル層４２２，およびパターニングした第４半導体層４０４とで、上述した第６メサとする。
【００８６】
次に、第３半導体層４０３および第２半導体層４０２をパターニングし、ベース層４１３およびコレクタ層４１２を形成するとともに、ゲート電極層４２１を形成する。このパターニングでは、第１エッチングストップ層４０７を利用して、第３半導体層４０３および第２半導体層４０２を選択的にウェットエッチングする。このとき、ゲート電極層４２１の形成領域の第２半導体層４０２も、平面視同形状にパターニングする。次いで、第１領域４５１では、コレクタ層４１２に合わせ、また、第２領域４５２では、既に形成されている第２半導体層４０２の平面形状に合わせ、第１エッチングストップ層４０７を選択的にウェットエッチングしてパターニングする。これらのパターニングにより、第１領域４５１においては、上述した第２メサが形成される。
【００８７】
次いで、第１半導体層４０１および第７半導体層４０９をパターニングしてサブコレクタ層４１１を形成する。これにより、サブコレクタ層４１１からなる上述した第１メサが形成される。このパターニングにおいては、ゲート電極層４２１の形成領域の第１半導体層４０１および第７半導体層４０９も、平面視同形状にパターニングする。このパターニングにより、第２領域４５２においては、上述した第５メサが形成される。
【００８８】
なお、第１エッチングストップ層４０７および第２エッチングストップ層４０８は、エッチング停止のための機能が果たされればよく、可能な範囲で薄く形成する。特に、サブコレクタ層４１１の上の第１エッチングストップ層４０７，第１エミッタキャップ層４１５の上の第２エッチングストップ層４０８は、厚く形成した場合、ヘテロ接合バイポーラトランジスタの特性を劣化させる。従って、エッチングストップ層は、層厚を１０ｎｍ以下とした方がよい。
【００８９】
上述したように、実施例２でも、ヘテロ接合バイポーラトランジスタのベース層４１３と、接合型電界効果トランジスタのゲート電極層４２１とを、第３半導体層４０３により構成している。また、ヘテロ接合バイポーラトランジスタの第１エミッタキャップ層４１５と、接合型電界効果トランジスタのチャネル層４２２とを、第５半導体層４０５により構成している。これらのことにより、実施例２においても、ＩｎＰ系のヘテロ接合バイポーラトランジスタと接合型電界効果トランジスタとが同一基板上に形成できるようになる。
【００９０】
また、実施例２においても、実施例１と同様に、ヘテロ接合バイポーラトランジスタを単独で形成する場合に比較して、２つの層を追加すればよく、また、パターニングのプロセスでは、エミッタレッジ構造形成時の第２エッチングストップ層４０８のパターニング、および、ソースコンタクト層４２３，ドレインコンタクト層４２４の形成プロセスが追加されるだけである。従って、製造プロセスの大幅な追加をすることなく、実施例２の半導体装置が得られる。
【００９１】
以上に説明したように、本発明によれば、ヘテロ接合バイポーラトランジスタのベース層とする半導体層で接合型電界効果トランジスタのゲート電極層を構成し、ヘテロ接合バイポーラトランジスタにエミッタキャップ層を追加してこれを構成する半導体層でチャネル層を構成するようにしたので、ＩｎＰ系のヘテロ接合バイポーラトランジスタと接合型電界効果トランジスタとが同一基板上に形成できるようになる。
【００９２】
ところで、一般に、ＩｎＰ系ヘテロ接合バイポーラトランジスタとＨＥＭＴとを同一基板上に形成しようとすると、プロセス工程と結晶成長工程が大幅に増大してしまい、実現することが困難である。一方で、応用する回路によっては、ＦＥＴとしては、ＨＥＭＴまでの高周波特性を必要とせず、接合型電界効果トランジスタでも十分な場合もある。従って、ＩｎＰ系の接合型電界効果トランジスタとヘテロ接合バイポーラトランジスタとが同じ基板の上に形成できれば、この応用範囲は広い。
【００９３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、１つのヘテロ接合バイポーラトランジスタと１つの接合型電界効果トランジスタとを同一の基板上に形成する場合を例に説明したが、これに限るものではない。通常の回路においては、多数のヘテロ接合バイポーラトランジスタと多数の接合電界効果トランジスタが必要となるが、当然ながら、そのような形態にも適用可能である。
【符号の説明】
【００９４】
１００…基板、１０１…第１半導体層、１０２…第２半導体層、１０３…第３半導体層、１０４…第４半導体層、１０５…第５半導体層、１０６…第６半導体層、１１１…サブコレクタ層、１１２…コレクタ層、１１３…ベース層、１１４…エミッタ層、１１５…第１エミッタキャップ層、１１６…第２エミッタキャップ層、１１７…コレクタ電極、１１８…ベース電極、１１９…エミッタ電極、１２１…ゲート電極層、１２２…チャネル層、１２３…ソースコンタクト層、１２４…ドレインコンタクト層、１２５…ゲート電極、１２６…ソース電極、１２７…ドレイン電極、１５１…第１領域、１５２…第２領域。
【図１】
2014220442.tif 000003
【図２】
2014220442.tif 000004
【図３】
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【図４】
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