(57)【要約】【課題】ＴＦＴのリーク電流を小さくし、クロストークや表示ムラなどの表示不具合を抑制する。【解決手段】下地絶縁膜１０ｂで覆われた走査線３ａと、データ線６ａと、画素電極１５と、走査線３ａに下地絶縁膜１０ｂを介して対向配置されデータ線側ソース・ドレイン領域３０ｓと画素電極側ソース・ドレイン領域３０ｄとチャネル領域３０ｃとを有する半導体層３０ａと、半導体層３０ａを覆う第１絶縁膜１１ａと、半導体層３０ａに第１絶縁膜１１ａを介して対向配置されたゲート電極３０ｇと、を含み、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄは、ゲート電極３０ｇとの間に形成された第１の寄生容量ｃｄ１と走査線３ａとの間に形成された第２の寄生容量ｃｄ２とを有し、第２の寄生容量ｃｄ２は第１容量ＰＣ１と第２容量ＰＣ２とを有し、第１容量ＰＣ１の下地絶縁膜１０ｂの厚みは第２容量ＰＣ２の下地絶縁膜１０ｂの厚みより薄いことを特徴とする。【選択図】図４
2014157304.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿って配置され、誘電体層で覆われた走査線と、
前記第１の方向に交差する第２の方向に沿って配置されたデータ線と、
画素電極と、
前記走査線に前記誘電体層を介して対向配置され、前記データ線に電気的に接続されたデータ線側ソース・ドレイン領域と前記画素電極に電気的に接続された画素電極側ソース・ドレイン領域とチャネル領域とを有する半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記半導体層に前記ゲート絶縁膜を介して対向配置されたゲート電極と、
を含み、
前記画素電極側ソース・ドレイン領域は、前記ゲート電極との間に形成された第１の寄生容量と、前記走査線との間に形成された第２の寄生容量とを有し、前記第１の方向と前記第２の方向とに交差する第３の方向から見て、前記第２の寄生容量は第１の領域及び第２の領域を有し、前記第１の領域の前記誘電体層の厚みは前記第２の領域の前記誘電体層の厚みより薄いことを特徴とする電気光学装置。
【請求項２】
前記半導体層のチャネル領域、前記半導体層の画素電極側ソース・ドレイン領域と前記画素電極とが電気的に接続されたコンタクト領域、及び前記第２の領域は、この順で前記第１の方向に沿って配置されていることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記半導体層が配置された領域は、前記第３の方向から見て、前記走査線が配置された領域に含まれていることを特徴とする請求項１または２に記載の電気光学装置。
【請求項４】
前記半導体層の画素電極側ソース・ドレイン領域に電気的に接続された蓄積容量を有し、
前記第１の寄生容量の容量値及び第２の寄生容量の容量値の合計は、前記蓄積容量の容量値の１％から５％の範囲にあることを特徴とする請求項１乃至３のいずれか１項に記載の電気光学装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の電気光学装置を有していることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスターを備えた電気光学装置、電子機器に関する。
【背景技術】
【０００２】
電気光学装置としての薄膜トランジスター（Thin Film Transistor；以降、ＴＦＴと称す）を用いたアクティブ駆動型の液晶装置は、例えばプロジェクターのような投射型表示装置の光変調手段（ライトバルブ）に使用されている。ライトバルブ用途の液晶装置では、例えばフルハイビジョンの４倍以上の画素数を有する高精細液晶装置（４０９６×２１６０画素）が開発され、画素サイズも概略８μｍ〜９μｍ角とますます小さくなり、画素の高密度化や微細化などが進展している。
【０００３】
アクティブ駆動型の液晶装置は、ＴＦＴを有する素子基板と、対向電極を有する対向基板と、素子基板と対向基板との間に配置された液晶などを有している。素子基板には、ＴＦＴの他に、走査線、データ線、画素電極などが設けられ、走査線はＴＦＴのゲートに、データ線はＴＦＴのソースに、画素電極はＴＦＴのドレインに、それぞれ接続されている。各画素には、画素電極と対向電極との間で形成される液晶容量と並列に、蓄積容量が配置される。画素電極と対向電極との間で所定の電圧が液晶に印加され、液晶を通過する光が変調される。
【０００４】
走査線から供給される走査信号によってＴＦＴがオン状態（導通状態）になると、データ線から画像信号に対応する電位が、ＴＦＴを介して画素電極に印加される。その結果、画素電極の電位は画像信号に対応する電位となり、画素電極と対向電極との間で所望の電圧が液晶に印加され、液晶容量及び蓄積容量によって該所望の電圧が保持される。
例えば、ＴＦＴに光が入射すると、ソースとドレインとの間のリーク電流が大きくなり、ＴＦＴがオフ状態となった期間における画素電極の電位降下が大きくなり、クロストークや表示ムラなどの表示不良が生じる場合がある。このような表示不良を抑制するために、特許文献１にＴＦＴの光リーク電流を抑制する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−５３４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
蓄積容量は、ＴＦＴのソースとドレインとの間のリーク電流による画素電極電位の変化を抑制する役割を有している。ところが、液晶装置の高精細化（画素の高密度化や微細化など）に伴い、画素における蓄積容量の設置スペースや容量値が、ますます小さくなる傾向にある。蓄積容量の容量値が小さくなると、たとえ微小なリーク電流であっても画素電極電位の変化が大きくなり、クロストークや表示ムラという表示不良が生じる恐れがある。このため、特許文献１に記載されている方法だけでは充分と言えず、ＴＦＴのリーク電流の影響をさらに抑制する必要があるという課題があった。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］本適用例に係る電気光学装置は、第１の方向に沿って配置され誘電体層で覆われた走査線と、前記第１の方向に交差する第２の方向に沿って配置されたデータ線と、画素電極と、前記走査線に前記誘電体層を介して対向配置され前記データ線に電気的に接続されたデータ線側ソース・ドレイン領域と前記画素電極に電気的に接続された画素電極側ソース・ドレイン領域とチャネル領域とを有する半導体層と、前記半導体層を覆うゲート絶縁膜と、前記半導体層に前記ゲート絶縁膜を介して対向配置されたゲート電極と、を含み、前記画素電極側ソース・ドレイン領域は、前記ゲート電極との間に形成された第１の寄生容量と前記走査線との間に形成された第２の寄生容量とを有し、前記第１の方向と前記第２の方向とに交差する第３の方向から見て、前記第２の寄生容量は第１の領域及び第２の領域を有し、前記第１の領域の前記誘電体層の厚みは前記第２の領域の前記誘電体層の厚みより薄いことを特徴とする。
【０００９】
本適用例によれば、画素電極側ソース・ドレイン領域は、誘電体層を介して対向配置され走査線との間で、誘電体層の厚みが薄くなった第２の領域に寄生容量（第２の寄生容量）が形成されるので、寄生容量の容量値を大きくすることができる。一方、ゲート電極の信号によってチャネル領域の導通状態が変化すると、画素電極側ソース・ドレイン領域の寄生容量に蓄積された容量の再配分が生じ、画素電極側ソース・ドレイン領域の電位が変化する。画素電極側ソース・ドレイン領域の寄生容量の容量値が大きくなると、当該容量の再配分による画素電極側ソース・ドレイン領域の電位の変化が大きくなり、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間の電位差を小さくすることができる。データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間の電位差が小さくなると、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間のリーク電流が小さくなり、リーク電流による性能の変化（劣化）を抑制することができる。
すなわち、半導体層３０ａに入射する光を遮ることによってデータ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間のリーク電流を抑制する方法に加えて、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間の電位差を小さくすることによって、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間のリーク電流をさらに抑制することができる。従って、本適用例の電気光学装置では、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間のリーク電流による性能変化（劣化）が抑制され、高品位の表示を安定して提供することができる。
【００１０】
［適用例２］上記適用例に記載の電気光学装置において、前記半導体層のチャネル領域、前記半導体層の画素電極側ソース・ドレイン領域と前記画素電極とが電気的に接続されたコンタクト領域、及び前記第２の領域は、この順で前記第１の方向に沿って配置されていることが好ましい。
【００１１】
本適用例によれば、第２の寄生容量の構成要素である誘電体層は、第１の領域と第２の領域との間の境界で膜厚が変化し、段差が形成される。第１の方向に沿って、半導体層のチャネル領域と、半導体層の画素電極側ソース・ドレイン領域と画素電極とを電気的に接続させるコンタクト領域と、第２の領域とが配置されているので、チャネル領域とコンタクト領域との間には、当該誘電体層の段差が配置されない。よって、チャネル領域とコンタクト領域との間では、当該段差がない同じ厚さの誘電体層の上に半導体層が形成されるので、段差を覆って半導体層を形成した場合の不具合、例えば段差部で膜厚が薄くなることによる半導体層の抵抗増や、段切れによる半導体層の断線などを抑制することができる。その結果、ゲート信号によって半導体層のチャネル領域が導通状態になったときに、半導体層のデータ線側ソース・ドレイン領域から、半導体層のチャネル領域及び画素電極側ソース・ドレイン領域を経由して、画素電極に安定して画像信号が供給される。
【００１２】
［適用例３］上記適用例に記載の電気光学装置において、前記半導体層が配置された領域は、前記第３の方向から見て、前記走査線が配置された領域に含まれていることが好ましい。
【００１３】
本適用例によれば、半導体層が配置された領域は、第３の方向から見て走査線が配置された領域に含まれているので、第３の方向から半導体層に向かう光を走査線によって遮ることができる。
【００１４】
［適用例４］上記適用例に記載の電気光学装置において、前記半導体層の画素電極側ソース・ドレイン領域に電気的に接続された蓄積容量を有し、前記第１の寄生容量の容量値及び第２の寄生容量の容量値の合計は、前記蓄積容量の容量値の１％から５％の範囲にあることが好ましい。
【００１５】
本適用例によれば、上述したように、ゲート電極の信号によってチャネル領域の導通状態が変化した場合に生じる画素電極側ソース・ドレイン領域の寄生容量の容量再配分によって、画素電極側ソース・ドレイン領域の電位を変化させ、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間の電位差を小さくし、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間のリーク電流を小さくしている。データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間のリーク電流を小さくするためには、画素電極側ソース・ドレイン領域の寄生容量の容量値を、所定値以上に大きくする必要がある。すなわち、画素電極側ソース・ドレイン領域の寄生容量の容量値には、リーク電流を小さくするという効果を得るために必要な容量の下限値が存在する。画素電極側ソース・ドレイン領域の寄生容量の容量値が大きくなり、画素電極側ソース・ドレイン領域の電位変化が大きくなりすぎると、当該電位変化による悪影響を抑制する調整が難しくなる。すなわち、画素電極側ソース・ドレイン領域の寄生容量の容量値には、画素電極側ソース・ドレイン領域の電位変化が悪影響を及ぼさないように調整できる上限値が存在する。従って、画素電極側ソース・ドレイン領域の寄生容量の容量値（第１の寄生容量の容量値及び第２の寄生容量の容量値の合計）は、蓄積容量の容量値の１％から５％の範囲にあることが好ましい。
【００１６】
［適用例５］本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えていることを特徴とする。
【００１７】
本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備え、当該電気光学装置では、データ線側ソース・ドレイン領域と画素電極側ソース・ドレイン領域との間のリーク電流による性能変化（劣化）が抑制され、高品位の表示を安定して提供することができる。例えば、投射型表示装置、投射型のＨＵＤ（ヘッドアップディスプレイ）、直視型のＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、上記適用例に記載の電気光学装置を適用させることで、高品位の表示を安定して提供することができる。
【図面の簡単な説明】
【００１８】
【図１】（ａ）は実施形態１に係る液晶装置の構成を示す概略平面図、（ｂ）は（ａ）のＨ−Ｈ’線で切った概略断面図。
【図２】（ａ）は実施形態１に係る液晶装置の電気的な構成を示す等価回路図、（ｂ）は画素の電気的な構成を示す等価回路図。
【図３】（ａ）は走査線とデータ線との交差部付近の画素の拡大平面図、（ｂ）は蓄積容量と画素電極とのコンタクト部付近の画素の拡大平面図。
【図４】図３（ａ）のＡ−Ａ’線に沿った画素の概略断面図。
【図５】１フレーム期間におけるゲート電極及びドレイン電極の電位状態を示す模式図。
【図６】データ線側接合領域において光励起が生じた場合のキャリアの振る舞いを示す概念図。
【図７】画素電極側接合領域において光励起が生じた場合のキャリアの振る舞いを示す概念図。
【図８】＋フィールドにおけるソース電極とドレイン電極との間の電位差の状態を示す模式図。
【図９】ＴＦＴの容量比、対向電極のオフセット量、及びソース電極とドレイン電極との間の最大電圧を示す表。
【図１０】ＴＦＴの容量比と対向電極のオフセット量との関係を示す図。
【図１１】投射型表示装置の構成を示す概略図。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。
【００２０】
（実施形態１）
「液晶装置の概要」
実施形態１に係る液晶装置１００は、電気光学装置の一例であり、ＴＦＴ３０を備えた透過型の液晶装置である。本実施形態に係る液晶装置１００は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子として好適に使用することができるものである。
【００２１】
まず、本実施形態に係る液晶装置１００の全体構成について、図１及び図２を参照して説明する。
図１（ａ）は液晶装置の構成を示す概略平面図、図１（ｂ）は同図（ａ）のＨ−Ｈ’線で切った概略断面図である。図２（ａ）は液晶装置の電気的な構成を示す等価回路図であり、図２（ｂ）は画素の電気的な構成を示す等価回路図である。
【００２２】
図１（ａ）及び（ｂ）に示すように、液晶装置１００は、素子基板１０、対向基板２０、及び素子基板１０と対向基板２０とで挟持された液晶層５０などを有する。
【００２３】
素子基板１０は、対向基板２０よりも一回り大きい。素子基板１０と対向基板２０とは、額縁状に配置されたシール材４０を介して接着され、これら基板の間隙に正または負の誘電異方性を有する液晶層５０が封入されている。シール材４０は、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤であり、一定の間隙を形成するためのスペーサー（図示省略）が混入されている。
【００２４】
額縁状に配置されたシール材４０の内側には、同じく額縁状の遮光膜２１が設けられている。遮光膜２１は、例えば遮光性の金属あるいは金属酸化物などからなり、遮光膜２１の内側が表示領域Ｅとなる。表示領域Ｅには、マトリックス状に画素Ｐが複数配置されている。
【００２５】
素子基板１０の複数の外部接続用端子１０４が配列された１辺部と該１辺部に沿ったシール材４０との間には、データ線駆動回路１０１が設けられている。該１辺部に沿ったシール材４０と表示領域Ｅとの間には、サンプリング回路７０が設けられている。該１辺部と直交し互いに対向する他の２辺部に沿ったシール材４０と表示領域Ｅとの間には、走査線駆動回路１０２が設けられている。該１辺部と対向する他の１辺部のシール材４０と表示領域Ｅとの間には、検査回路１０３や２つの走査線駆動回路１０２を繋ぐ複数の配線１０５が設けられている。これらデータ線駆動回路１０１、サンプリング回路７０、及び走査線駆動回路１０２に繋がる配線は、該１辺部に沿って配列された複数の外部接続用端子１０４に接続されている。
以降、該１辺部に沿った方向をＸ方向、該１辺部と交差し（直交し）互いに対向する他の２辺部に沿った方向をＹ方向、及び素子基板１０から対向基板２０に向かう方向をＺ方向として説明する。
なお、Ｘ方向は本発明における「第１の方向」の一例であり、Ｙ方向は本発明における「第２の方向」の一例であり、Ｚ方向は本発明における「第３の方向」の一例である。また、以降の説明ではＺ方向から見ることを、平面視と表現する場合がある。
【００２６】
図１（ｂ）に示すように、素子基板１０は、素子基板本体１０ａ、並びに素子基板本体１０ａの液晶層５０側の面に形成されたＴＦＴ３０や画素電極１５、及び画素電極１５を覆う配向膜１８などを有している。素子基板本体１０ａは、例えば石英やガラスなどの透明材料で構成されている。また、ＴＦＴ３０や画素電極１５は、画素Ｐの構成要素である。画素Ｐの詳細は後述する。
【００２７】
対向基板２０は、対向基板本体２０ａ、並びに対向基板本体２０ａの液晶層５０側の面に順に積層された遮光膜２１、層間絶縁膜２２、対向電極２３、及び配向膜２４などを有している。
対向基板本体２０ａは、例えば石英やガラスなどの透明材料で構成されている。
【００２８】
遮光膜２１は、図１（ａ）に示すように平面視で、走査線駆動回路１０２、検査回路１０３、及びサンプリング回路７０と重なるように額縁状に設けられている。これにより対向基板２０側から入射する光を遮り、これら周辺回路の光による誤動作を防止している。また、不必要な迷光が表示領域Ｅに入射しないように遮光して、表示領域Ｅの表示における高いコントラストを確保している。
【００２９】
層間絶縁膜２２は、例えばシリコン酸化膜などの無機材料からなり、光透過性を有して遮光膜２１を覆うように設けられている。また、層間絶縁膜２２は、遮光膜２１によって基板上に生ずる凹凸を緩和する平坦化層としても機能している。
【００３０】
対向電極２３は、例えばＩＴＯなどの透明導電膜からなり、層間絶縁膜２２を覆うと共に、表示領域Ｅに亘って形成される。対向電極２３は、図１（ａ）に示すように対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の配線に電気的に接続されている。
対向電極２３には、共通電位Ｖｃｏｍが供給されている。
【００３１】
画素電極１５を覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、シリコン酸化膜などの無機材料の斜め蒸着膜（無機配向膜）で構成されている。また、配向膜１８，２４は、ポリイミドなどの有機配向膜を使用してもよい。
【００３２】
図２に示すように、液晶装置１００は、Ｘ方向に沿って配置された走査線３ａと、Ｙ方向に沿って配置されたデータ線６ａとを有する。画素Ｐは、走査線３ａとデータ線６ａとで区画された領域にマトリックス状に配置される。画素Ｐには、ＴＦＴ３０、画素電極１５、及び蓄積容量１６などが設けられ、これらが画素Ｐの画素回路を構成している。詳細は後述するが、蓄積容量１６は、第１電極１６ａ、第２電極１６ｃ、及び第１電極１６ａと第２電極１６ｃとで挟持された誘電体層１６ｂで構成されている。
【００３３】
走査線３ａは、ＴＦＴ３０のゲート及び走査線駆動回路１０２に電気的に接続されている。データ線６ａは、ＴＦＴ３０のソース及びサンプリング回路７０に電気的に接続されている。画素電極１５は、ＴＦＴ３０のドレインに電気的に接続されている。
【００３４】
走査線駆動回路１０２から、各画素Ｐを選択する走査信号Ｇ１、Ｇ２、…、Ｇｍが供給され、各画素Ｐが線順次に選択される。データ線駆動回路１０１及びサンプリング回路７０から、走査信号による各画素の選択と同期して、画像信号（Ｖｄ１〜Ｖｄ６）が各データ線６ａに供給され、ＴＦＴ３０を介して選択された画素Ｐの画素電極１５に書き込まれる。
【００３５】
詳しくは、サンプリング回路７０は、Ｎチャネル型のＴＦＴ、もしくは相補型のＴＦＴから構成されたサンプリングトランジスター（以降、Ｓ−ＴＦＴと称する）７１を複数備えている。６個のＳ−ＴＦＴ７１のゲートは１つに纏められ、１本の選択信号供給線６１に接続されている。データ線駆動回路１０１から、選択信号Ｓ１，Ｓ２，…，Ｓｎが、選択信号供給線６１を介して６個を１つの単位としたＳ−ＴＦＴ７１のゲートに供給される。１つの単位を構成する６個のＳ−ＴＦＴ７１のソースには、６本の画像信号線６２のいずれかが接続されている。６本の画像信号線６２は、画像信号（Ｖｄ１〜Ｖｄ６）が供給される信号線６５に接続されている。Ｓ−ＴＦＴ７１のドレインには、データ線６ａが接続されている。サンプリング回路７０に選択信号Ｓ１，Ｓ２，…，Ｓｎが入力されると、１つの単位を構成する６個のＳ−ＴＦＴ７１に対応するデータ線６ａに、画像信号（Ｖｄ１〜Ｖｄ６）が、順次供給される。
【００３６】
このように、選択信号Ｓ１，Ｓ２，・・・，Ｓｎによって、６相に相展開された画像信号（Ｖｄ１〜Ｖｄ６）が、６本のデータ線６ａを一群の組として、一群のデータ線６ａ毎に供給される。一群のデータ線６ａ毎に駆動するため、駆動周波数を抑えることができる。なお、画像信号（Ｖｄ１〜Ｖｄ６）の相展開数は、６相に限られるものでなく、例えば９相、１２相、２４相などの複数相に展開された構成であっても良い。
以降、画像信号（Ｖｄ１〜Ｖｄ６）を、画像信号Ｖｄと符号を付して説明する。また、画像信号Ｖｄの電位は、ビデオセンターＶｃを基準電位（０Ｖ）として−５Ｖ〜５Ｖの範囲で変化するようになっている。
【００３７】
このように、走査線駆動回路１０２からＴＦＴ３０をオン状態（導通状態）とするゲートオン信号ＶＨ（走査信号）が供給され、このゲートオン信号ＶＨが供給されるタイミングに同期して画像信号Ｖｄが画素電極１５に書き込まれる。次に、走査線駆動回路１０２からＴＦＴ３０をオフ状態（非導通状態）とするゲートオフ信号ＶＬが供給され、このゲートオフ信号ＶＬが供給された期間、画素電極１５に書き込まれた画像信号Ｖｄが保持される。また、各画素Ｐには、画素電極１５と対向電極２３との間に形成される液晶容量と並列に、蓄積容量１６が付加され、ＴＦＴ３０のリークによる各画素Ｐに蓄積された画像信号Ｖｄの劣化が抑制されている。
【００３８】
画素電極１５と対向電極２３との間に画像信号Ｖｄに対応した電圧が印加されると、液晶層５０の配向状態が変化し、液晶層５０を透過する光が変調される。液晶装置１００は透過型であって、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きくて明表示となるノーマリーホワイトモードの光学設計が採用されている。換言すれば、液晶装置１００では、画素電極１５と対向電極２３との間に印加された電圧に応じて光の透過率が減少し、例えば画像信号Ｖｄ＝０Ｖで白表示（明表示）、画像信号Ｖｄ＝±５Ｖで黒表示（暗表示）となる。
なお、液晶装置１００は、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さくて暗表示となるノーマリーブラックモードの光学設計を採用しても良い。
【００３９】
画素電極１５と対向電極２３との間で直流成分の電圧が印加されると、液晶層５０に混入したイオン成分の偏りや液晶層５０を構成する液晶分子の劣化などが生じるので、液晶装置１００では、画素電極１５と対向電極２３との間で、直流成分の電圧が最小となるように交流駆動されている。すなわち、液晶層５０には、対向電極２３の電位Ｖｃｏｍを基準電位（０Ｖ）として、画素電極１５の電位が正極性となるフィールド（以降、＋フィールドと称す）の電圧波形と、画素電極１５の電位が負極性となるフィールド（以降、−フィールドと称す）の電圧波形とが対称となった電圧が印加されている。
【００４０】
液晶装置１００の１画面はフレーム単位で構成され、１フレームは＋フィールドと−フィールドとで交互に書き込まれる。フレーム周波数は、例えば１２０Ｈｚであり、１フレーム期間は概略８．３ミリ秒（ｍｓ）である。また、前記期間のうちの各フィールドにおいて、ゲートオン信号ＶＨが供給されている期間（以降、ゲートオン期間と称す）は、おおよそ１フレーム期間を垂直方向の解像度で割った時間となり、概略１０マイクロ秒（μｓ）である。よって、１フレームのほとんどの期間は、ゲートオフ信号ＶＬが供給されている期間（以降、ゲートオフ期間と称す）となる。
【００４１】
また、図１（ａ）に示す検査回路１０３には、データ線６ａが接続されており、液晶装置１００の製造過程において、上記画像信号Ｖｄを検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図２の等価回路では図示を省略している。
【００４２】
「画素の具体的な構成」
次に、図３と図４とを参照して、画素Ｐの構成を詳細に説明する。
図３（ａ）は、走査線３ａとデータ線６ａとの交差部付近の画素Ｐの拡大平面図である。図３（ｂ）は、蓄積容量１６と画素電極１５とのコンタクト部付近の画素Ｐの拡大平面図である。図４は、図３（ａ）のＡ−Ａ’線に沿った画素Ｐの概略断面図である。
【００４３】
図３（ａ）に示すように、画素Ｐは、走査線３ａとデータ線６ａの交差部付近に形成されたＴＦＴ３０を有している。ＴＦＴ３０は、データ線側ソース・ドレイン領域３０ｓと、チャネル領域３０ｃと、画素電極側ソース・ドレイン領域３０ｄと、データ線側ソース・ドレイン領域３０ｓとチャネル領域３０ｃとの間に形成されたデータ線側接合領域３０ｅと、チャネル領域３０ｃと画素電極側ソース・ドレイン領域３０ｄとの間に形成された画素電極側接合領域３０ｆとを有するＬＤＤ（Lightly  Doped  Drain）構造の半導体層３０ａを有している。Ｚ方向から見て、半導体層３０ａと走査線３ａとは重なり、半導体層３０ａが配置された領域は、走査線３ａが配置された領域に含まれている。
【００４４】
半導体層３０ａの下に配置された下地絶縁膜１０ｂ（図４参照）は、膜厚が小さくなった（薄くなった）凹部１７を有している。凹部１７は、Ｙ方向に長くなった矩形状であり、Ｚ方向から見て、凹部１７と走査線３ａとは重なり、凹部１７が配置された領域は、走査線３ａが配置された領域に含まれている。
【００４５】
半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄは、データ線側ソース・ドレイン領域３０ｓと比べてＸ方向に長く、平面視で凹部１７の少なくとも一部と重なるように配置されている。
【００４６】
走査線３ａは、Ｘ方向に沿って配置され、データ線６ａとの交差部において、Ｘ方向、Ｙ方向に拡張された平面視で四角形の拡張部を有している。当該拡張部と平面的に重なると共に、画素電極側接合領域３０ｆ及び画素電極側ソース・ドレイン領域３０ｄと重ならないように折れ曲がった形状のゲート電極３０ｇが形成されている。
【００４７】
ゲート電極３０ｇは、Ｙ方向に延在した部分が平面的にチャネル領域３０ｃと重なっている。また、ゲート電極３０ｇは、チャネル領域３０ｃと重なった部分から折り曲げられてＸ方向に延在した部分と走査線３ａの拡張部との間に形成されたコンタクトホールＣＮＴ３，ＣＮＴ４によって、走査線３ａと電気的に接続されている。
【００４８】
コンタクトホールＣＮＴ３、ＣＮＴ４は、平面視でＸ方向が長い矩形状であって、半導体層３０ａのチャネル領域３０ｃと画素電極側接合領域３０ｆと画素電極側ソース・ドレイン領域３０ｄの一部とを挟むように、両側に形成されている。
【００４９】
データ線６ａは、Ｙ方向に配置され、走査線３ａとの交差部において同じく四角形の拡張部を有し、当該拡張部からＸ方向に突出した突出部６ｃに形成されたコンタクトホールＣＮＴ１によって、データ線側ソース・ドレイン領域３０ｓと電気的に接続している。コンタクトホールＣＮＴ１を含む部分がソース電極３１となっている。一方、画素電極側ソース・ドレイン領域３０ｄには、チャネル領域３０ｃを挟んで、コンタクトホールＣＮＴ１と対向するコンタクトホールＣＮＴ２が形成されており、コンタクトホールＣＮＴ２を含む部分がドレイン電極３２となっている。
【００５０】
コンタクトホールＣＮＴ２が配置された領域は、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄと画素電極１５とを電気的に接続するためのコンタクト領域であり、本発明における「画素電極側ソース・ドレイン領域と画素電極１５とが電気的に接続されたコンタクト領域」の一例である。
【００５１】
走査線３ａの配置方向（Ｘ方向）に沿って、コンタクトホールＣＮＴ２、凹部１７、コンタクトホールＣＮＴ６、コンタクトホールＣＮＴ５、及びコンタクトホールＣＮＴ７が、この順に形成されている。コンタクトホールＣＮＴ２とコンタクトホールＣＮＴ５とは、島状に形成された第１中継電極６ｂを介して電気的に接続されている。コンタクトホールＣＮＴ６とコンタクトホールＣＮＴ７とは、同じく島状に形成された第２中継電極７ｂを介して電気的に接続されている。
また、半導体層３０ａのチャネル領域３０ｃ、コンタクトホールＣＮＴ２、及び凹部１７は、この順でＸ方向に沿って配置されている。
【００５２】
詳細は後述するが、走査線３ａ、データ線６ａ及び配線７ａ（図４参照）は遮光性材料で構成され、画素Ｐ（表示領域Ｅ）における遮光領域を形成する。この遮光領域で囲まれた領域が、光を透過する開口領域となる。
【００５３】
図３（ｂ）において、画素電極１５は、略四角形の島状の形状を有し、上述した開口領域を覆い、外縁部が遮光領域に掛かるように配置されている。画素電極１５は、コンタクトホールＣＮＴ７を介して第１中継電極６ｂと電気的な接続を図るための突出部１５ａを有している。
【００５４】
上述したように、蓄積容量１６は、一対の透光性を有する第１電極１６ａ及び第２電極１６ｃと、一対の透光性電極（第１電極１６ａ、第２電極１６ｃ）で挟持された誘電体層１６ｂとで構成されている。
第１電極１６ａは、画素電極１５と平面的に重なるように、島状に形成されている。第１電極１６ａは、コンタクトホールＣＮＴ６を介して第１中継電極６ｂと電気的な接続を図るための突出部１６ａａを有している。コンタクトホールＣＮＴ６と第１中継電極６ｂとコンタクトホールＣＮＴ７とによって、第１電極１６ａと画素電極１５とは電気的に接続され、画像信号Ｖｄが供給されている。
【００５５】
これに対して、第２電極１６ｃは、Ｘ方向及びＹ方向にマトリクス状に配置された複数の画素Ｐに跨り、表示領域Ｅを覆って形成されている。第２電極１６ｃは、画素Ｐごとに開口部１６ｃｈを有し、第１電極１６ａが電気的に接続されるコンタクトホールＣＮＴ６と、画素電極１５が電気的に接続されるコンタクトホールＣＮＴ７とに重ならないようになっている。第１電極１６ａと第２電極１６ｃとが平面的に重なった領域で、蓄積容量１６が形成される。
第２電極１６ｃは、表示領域Ｅの周辺にも配置され、第２電極１６ｃの外周縁部でコモン電位源と電気的に接続され、共通電位Ｖｃｏｍが供給されている。
【００５６】
次に、図４を参照して画素Ｐの層構造の詳細を説明する。
図４に示すように、素子基板本体１０ａの液晶層５０側の面に、走査線３ａが設けられている。走査線３ａは、半導体層３０ａを遮光する遮光膜を兼ねており、例えばＡｌ、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏなどの金属のうちの少なくとも１つを含む金属単体、合金、金属シリサイド、ポリシリサイド、ナイトライド、あるいはこれらが積層されたものを用いることができ、遮光性を有している。
上述したように、Ｚ方向から見て、半導体層３０ａが配置された領域は走査線３ａが配置された領域に含まれるので、素子基板本体１０ａ側から半導体層３０ａに向かう光は、走査線３ａによって遮られる。
【００５７】
走査線３ａを覆って、下地絶縁膜１０ｂが設けられる。下地絶縁膜１０ｂは、例えばシリコン酸化膜で構成され、下地絶縁膜１０ｂの膜厚は概略４５０ｎｍである。そして、下地絶縁膜１０ｂには、膜厚が小さくなった（薄くなった）凹部１７を有している。凹部１７は、公知技術（ドライエッチングなど）によって、局所的に下地絶縁膜１０ｂの膜厚を薄くすることによって形成される。また、下地絶縁膜１０ｂを第１の誘電体膜と第２の誘電体膜とで構成し、凹部１７に対応する領域の第１誘電体膜をエッチング除去した後に、第２の誘電体膜を堆積するという方法によっても、凹部１７を形成することができる。なお、凹部１７における下地絶縁膜１０ｂの膜厚は概略５０ｎｍである。
下地絶縁膜１０ｂは、本発明における「誘電体層」の一例である。
【００５８】
下地絶縁膜１０ｂ上には、島状に半導体層３０ａが設けられている。半導体層３０ａは、例えば多結晶シリコン膜で構成され、下地絶縁膜１０ｂを介して走査線３ａに対向配置される。半導体層３０ａには、不純物イオンが注入され、上述したデータ線側ソース・ドレイン領域３０ｓ、データ線側接合領域３０ｅ、チャネル領域３０ｃ、画素電極側接合領域３０ｆ、及び画素電極側ソース・ドレイン領域３０ｄが形成される。データ線側ソース・ドレイン領域３０ｓ及び画素電極側ソース・ドレイン領域３０ｄでは、データ線側接合領域３０ｅ及び画素電極側接合領域３０ｆと比べて不純物濃度が高くなっている。
【００５９】
半導体層３０ａを覆って、第１絶縁膜１１ａが設けられている。第１絶縁膜１１ａは、例えばシリコン酸化膜で構成される。さらに、ゲート電極３０ｇが、第１絶縁膜１１ａを介して半導体層３０ａのチャネル領域３０ｃに対向配置される。ゲート電極３０ｇは、例えば多結晶シリコン膜を用いて形成される。ゲート電極３０ｇは、下地絶縁膜１０ｂと第１絶縁膜１１ａとを貫通して形成されたコンタクトホールＣＮＴ３，ＣＮＴ４（図３（ａ）参照）を介して、走査線３ａに電気的に接続されている。
第１絶縁膜１１ａは、本発明における「ゲート絶縁膜」の一例である。
【００６０】
半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄと、ゲート電極３０ｇとの間に、第１の寄生容量ｃｄ１が形成される（図４参照）。
【００６１】
さらに、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄと、下地絶縁膜１０ｂを介して対向配置された走査線３ａとの間に、第２の寄生容量ｃｄ２が形成される（図４参照）。具体的には、図３（ａ）に示す破線で囲まれた領域Ｃ、すなわち画素電極側ソース・ドレイン領域３０ｄと走査線３ａとが平面的に重なった領域に、第２の寄生容量ｃｄ２が形成される。
【００６２】
図４に示すように、第２の寄生容量ｃｄ２は、第１容量ＰＣ１と第２容量ＰＣ２とで構成される。第１容量ＰＣ１は、凹部１７の中で、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄと走査線３ａとが平面的に重なった領域に形成される。第２容量ＰＣ２は、凹部１７以外で、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄと走査線３ａとが平面的に重なった領域に形成される。
【００６３】
第１容量ＰＣ１が形成された領域における下地絶縁膜１０ｂの膜厚は、第２容量ＰＣ２が形成された領域における下地絶縁膜１０ｂの膜厚よりも小さく（薄く）なっている。第１容量ＰＣ１や第２容量ＰＣ２の容量値は、容量を形成する電極の面積（画素電極側ソース・ドレイン領域３０ｄと走査線３ａとが平面的に重なった領域の面積）に比例し、容量を形成する電極の間隔（下地絶縁膜１０ｂの膜厚）に反比例する。上述したように、第１容量ＰＣ１が形成された領域の下地絶縁膜１０ｂの膜厚（凹部１７の下地絶縁膜１０ｂの膜厚）は概略５０ｎｍであり、第２容量ＰＣ２が形成された領域の下地絶縁膜１０ｂの膜厚は概略４５０ｎｍである。第１容量ＰＣ１が形成された領域の下地絶縁膜１０ｂの膜厚は、第２容量ＰＣ２が形成された領域の下地絶縁膜１０ｂの膜厚の概略１／９と非常に小さくなっているので、第１容量ＰＣ１の容量値は、第２容量ＰＣ２の容量値よりも大きくなる。すなわち、下地絶縁膜１０ｂが薄くなった凹部１７の中に第１容量ＰＣ１を設けることによって、凹部１７（第１容量ＰＣ１）を形成せず第２容量ＰＣ２だけで第２の寄生容量を構成する場合と比べて、第２の寄生容量ｃｄ２の容量値を大きくすることができる。
なお、第１容量ＰＣ１が形成された領域は、本発明における「第１の領域」の一例である。第２容量ＰＣ２が形成された領域は、本発明における「第２の領域」の一例である。
【００６４】
ゲート電極３０ｇと第１絶縁膜１１ａとを覆って、例えばシリコン酸化膜などからなる第２絶縁膜１１ｂが設けられている。半導体層３０ａのデータ線側ソース・ドレイン領域３０ｓに重なる第１絶縁膜１１ａと第２絶縁膜１１ｂとを貫通するコンタクトホールＣＮＴ１が設けられている。同じく、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄに重なる第１絶縁膜１１ａと第２絶縁膜１１ｂとを貫通するコンタクトホールＣＮＴ２が設けられている。続いて、第２絶縁膜１１ｂの上に、例えばＡｌなどの遮光性の金属からなるデータ線６ａ及び第１中継電極６ｂが設けられている。データ線６ａは、コンタクトホールＣＮＴ１を介してデータ線側ソース・ドレイン領域３０ｓに電気的に接続される。第１中継電極６ｂは、コンタクトホールＣＮＴ２を介して画素電極側ソース・ドレイン領域３０ｄに電気的に接続される。
【００６５】
上述したように、半導体層３０ａのチャネル領域３０ｃ、コンタクトホールＣＮＴ２、及び凹部１７は、この順でＸ方向に沿って配置されている。仮に、半導体層３０ａのチャネル領域３０ｃとコンタクトホールＣＮＴ２との間に凹部１７が配置されると、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄは凹部１７を跨いで形成され、データ線側ソース・ドレイン領域３０ｓからの画像信号Ｖｄは、凹部１７を跨いで形成された半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄを経由して、第１中継電極６ｂ（画素電極１５）に供給されることになる。このとき、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄの段差被覆性が悪いと、凹部１７の段差部において、膜厚が薄くなったことによる画素電極側ソース・ドレイン領域３０ｄの抵抗増や、段切れによる画素電極側ソース・ドレイン領域３０ｄの断線などの不具合が発生する恐れがある。その結果、チャネル領域３０ｃが導通状態になったときに、データ線側ソース・ドレイン領域３０ｓから画素電極側ソース・ドレイン領域３０ｄを経由して供給される画像信号Ｖｄが劣化するという不具合が発生する。半導体層３０ａのチャネル領域３０ｃと凹部１７との間にコンタクトホールＣＮＴ２を配置すると、このような不具合を抑制することができる。すなわち、半導体層３０ａのチャネル領域３０ｃ、コンタクトホールＣＮＴ２、及び凹部１７を、この順でＸ方向に沿って配置することが好ましい。
【００６６】
続いて、データ線６ａ及び第１中継電極６ｂを覆うように第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、例えばシリコンの酸化物や窒化物あるいは酸窒化物からなり、ＴＦＴ３０が形成された領域を覆うことによって生ずる表面の凹凸を平坦化する平坦化処理が施される。具体的には、第１層間絶縁膜１２は、化学的機械的研磨（Chemical Mechanical Polishing、以下ＣＭＰと略す）によって、平坦化処理が施されている。
【００６７】
第１中継電極６ｂと重なる位置に第１層間絶縁膜１２を貫通するコンタクトホールＣＮＴ５が設けられている。このコンタクトホールＣＮＴ５を被覆すると共に、第１層間絶縁膜１２の上に、例えばＡｌなどの遮光性の金属からなる配線７ａ及び第２中継電極７ｂが設けられている。第２中継電極７ｂは、コンタクトホールＣＮＴ５を介して第１中継電極６ｂに電気的に接続される。配線７ａは、平面的にＴＦＴ３０の半導体層３０ａやデータ線６ａと重なるように形成され、固定電位（例えば、共通電位Ｖｃｏｍ）が与えられてシールド層として機能するものである。
【００６８】
配線７ａと第２中継電極７ｂとを覆うように第２層間絶縁膜１３が設けられている。第２層間絶縁膜１３は、例えばボロンシリケートガラスで構成される。第２層間絶縁膜１３はＣＭＰによって、平坦化処理が施されている。
【００６９】
第２中継電極７ｂと重なる位置に第２層間絶縁膜１３を貫通するコンタクトホールＣＮＴ６が設けられている。このコンタクトホールＣＮＴ６を被覆すると共に第２層間絶縁膜１３を覆うように、例えばＩＴＯなどの透明導電膜が成膜され、これをパターニングすることにより、突出部１６ａａを有する第１電極１６ａが形成される。第１電極１６ａは突出部１６ａａ及びコンタクトホールＣＮＴ６を介して第２中継電極７ｂと電気的に接続される。
【００７０】
第１電極１６ａのうち少なくとも第２電極１６ｃと対向する部分に誘電体膜１６ｂが設けられている。誘電体膜１６ｂは、例えばアルミナ（Ａｌ2Ｏ3）で構成される。誘電体膜１６ｂとしては、アルミナ（Ａｌ2Ｏ3）の他に、シリコン酸化膜、シリコン窒化膜、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）などの単層膜、またはこれらの単層膜のうち少なくとも２種の単層膜を積層した多層膜を用いることができる。
【００７１】
誘電体膜１６ｂを覆うように例えばＩＴＯなどの透明導電膜が成膜され、これをパターニングすることにより、表示領域Ｅを覆う第２電極１６ｃが形成される。これによって、誘電体膜１６ｂを挟んで第１電極１６ａと第２電極１６ｃとが対向配置され、透明な蓄積容量１６が構成される。
【００７２】
蓄積容量１６を覆って第３層間絶縁膜１４が設けられている。第３層間絶縁膜１４は、例えばシリコン酸化膜で構成される。第３層間絶縁膜１４には、ＣＭＰによって平坦化処理が施されている。
【００７３】
次に、第２中継電極７ｂと重なる位置に第２層間絶縁膜１３と第３層間絶縁膜１４とを貫通するコンタクトホールＣＮＴ７が設けられている。コンタクトホールＣＮＴ７を被覆すると共に、第３層間絶縁膜１４を覆う例えばＩＴＯなどの透明導電膜が成膜され、これをパターニングすることにより、コンタクトホールＣＮＴ７を介して第２中継電極７ｂに電気的に接続される画素電極１５が設けられている。
【００７４】
このような素子基板１０の配線構造によれば、ＴＦＴ３０のドレイン電極３２は、第１中継電極６ｂ、コンタクトホールＣＮＴ５、第２中継電極７ｂ、コンタクトホールＣＮＴ７を介して画素電極１５と電気的に接続される。さらに、ＴＦＴ３０のドレイン電極３２は、第１中継電極６ｂ、コンタクトホールＣＮＴ５、第２中継電極７ｂ、コンタクトホールＣＮＴ６を介して蓄積容量１６の第１電極１６ａと電気的に接続される。
【００７５】
「ＴＦＴを構成する電極の電位状態」
図５は、１フレーム期間におけるゲート電極及びドレイン電極の電位状態を示す模式図である。縦軸は、ビデオセンターＶｃを基準電位（０Ｖ）としたときの電位であり、横軸は時間である。また、画像信号Ｖｄは、黒表示に対応する電位（±５Ｖ）であるとする。
図中の△Ｖ１は、サンプリング回路７０のＳ−ＴＦＴ７１がオフ状態となった時に発生するフィードスルー電圧を示している。△Ｖ２は、表示領域ＥのＴＦＴ３０がオフ状態となった時のフィールスルー電圧を示している。また、△Ｖ３は、＋フィールドのゲートオフ期間におけるドレイン電極電位の最大変化量を示し、△Ｖ４は−フィールドのゲートオフ期間におけるドレイン電極電位の最大変化量を示している。図中のＶｓ１は、ゲートオフ期間におけるソース電極３１の最小電位を示し、Ｖｓ２はゲートオフ期間におけるソース電極３１の最大電位を示している。
以下、図５を参照して、黒表示におけるＴＦＴ３０の電極の電位状態を説明する。また、説明を分かりやすくするために、電位の単位を省略する場合がある。
【００７６】
最初に、ドレイン電極３２（画素電極１５）の電位状態を説明する。
上述したように、液晶装置１００の１フレーム期間は約８．３ｍｓであり、１フレームは＋フィールドと−フィールドとで交互に書き込まれる。ＴＦＴ３０が導通状態となるゲートオン期間において、サンプリング回路７０からデータ線６ａとＴＦＴ３０とを介して画像信号Ｖｄがドレイン電極３２（画素電極１５）に供給され、蓄積容量１６に所定の電荷が蓄積される。ＴＦＴ３０を非導通状態となるゲートオフ期間において、画素電極１５に書き込まれた画像信号Ｖｄが保持される。
【００７７】
ゲートオン期間では、＋フィールドで５Ｖの画像信号Ｖｄが、及び−フィールドで−５Ｖの画像信号Ｖｄが、サンプリング回路７０のＳ−ＴＦＴ７１を介してドレイン電極３２に供給される。詳しくは、データ線駆動回路１０１からの選択信号によってＳ−ＴＦＴ７１が導通状態となった期間に、黒表示対応する画像信号Ｖｄがドレイン電極３２に供給される。Ｓ−ＴＦＴ７１が非導通状態になると、Ｓ−ＴＦＴ７１の寄生容量に蓄積された電荷の再配分によってフィードスルー電圧△Ｖ１が生じ、ドレイン電極３２の電位が△Ｖ１降下する。すなわち、ゲートオン期間のドレイン電極３２の電位は、＋フィールドで５Ｖから５−△Ｖ１に変化し、−フィールドで−５Ｖから−５−△Ｖ１に変化する。
【００７８】
ゲートオフ期間では、ＴＦＴ３０が非導通状態になると、ＴＦＴ３０の寄生容量（第１の寄生容量ｃｄ１、第２の寄生容量ｃｄ２）に蓄積された電荷の再配分によってフィードスルー電圧△Ｖ２が生じ、ドレイン電極３２の電位が△Ｖ２降下する。その結果、ＴＦＴ３０が非導通状態になった直後のドレイン電極３２の電位は、＋フィールドで５−△Ｖ１−△Ｖ２となり、−フィールドで−５−△Ｖ１−△Ｖ２となる。ＴＦＴ３０の微小なリーク電流によって、蓄積容量１６に蓄積された電荷は徐々に放電され、ドレイン電極３２の電位が徐々に降下する。すなわち、＋フィールドで最大△Ｖ３の電位降下、−フィールドで最大△Ｖ４の電位降下が生じる。その結果、ゲートオフ期間のドレイン電極の電位は、＋フィールドで５−△Ｖ１−△Ｖ２から５−△Ｖ１−△Ｖ２−△Ｖ３まで変化し、−フィールドで−５−△Ｖ１−△Ｖ２から−５−△Ｖ１−△Ｖ２−△Ｖ４まで変化する。
【００７９】
次に、ソース電極３１の電位について説明する。
ゲートオン期間のソース電極３１には、サンプリング回路７０を介して黒表示の画像信号Ｖｄが供給される。サンプリング回路７０のＳ−ＴＦＴ７１が導通状態となる期間は短いので、実質的にソース電極３１の電位は、画像信号Ｖｄからフィードスルー電圧△Ｖ１を差し引いた電位となる。すなわち、ソース電極３１の電位は、＋フィールドで５−△Ｖ１、−フィールドで−５−△Ｖ１となる。
【００８０】
上述したように、各画素Ｐを選択する走査信号Ｇ１、Ｇ２、…、Ｇｍ、すなわちゲートオン信号ＶＨは、走査線３ａに線順次で供給されている。このため、ゲートオン期間において、複数の走査線３ａの中の一の走査線３ａにゲートオン信号ＶＨが供給され、当該一の走査線３ａに対応する画素電極１５に画像信号Ｖｄが書き込まれる。ゲートオフ期間において、当該一の走査線３ａと異なる走査線３ａにゲートオン信号ＶＨが供給され、当該一の走査線３ａと異なる走査線３ａに対応する画素電極１５に画像信号Ｖｄが書き込まれる。
【００８１】
その結果、ゲートオフ期間のソース電極３１には、当該一の走査線３ａと異なる走査線３ａに対応する画素電極１５を書き込むための画像信号Ｖｄが供給される。例えば、中間調表示であれば±２．５Ｖ、白表示であれば０Ｖなどの画像信号Ｖｄが、ソース電極３１に供給される。このため、ソース電極３１には、＋フィールドで０Ｖ〜５Ｖの範囲の画像信号Ｖｄが、−フィールドで−５Ｖ〜０Ｖの範囲の画像信号Ｖｄが供給される。よって、ゲートオフ期間のソース電極３１の電位は、＋フィールドで５−△Ｖ１から−△Ｖ１の範囲の電位となり、−フィールドで−△Ｖ１から−５−△Ｖ１の範囲の電位となる。従って、ゲートオフ期間のソース電極３１の電位は、−５−△Ｖ１〜５−△Ｖ１の範囲で変化することになる。そして、ゲートオフ期間におけるソース電極３１の最小電位Ｖｓ１は−５−△Ｖ１であり、ソース電極３１の最大電位Ｖｓ２は５−△Ｖ１となる。
【００８２】
次に、ゲート電極３０ｇの電位について説明する。
ゲート電極３０ｇの電位は、ゲートオン期間でゲートオン信号ＶＨに対応する電位（８．５Ｖ）となり、ゲートオフ期間でゲートオフ信号ＶＬに対応する電位（−７Ｖ）となる。
【００８３】
上述したように、液晶層５０は対向電極２３と画素電極１５（ドレイン電極３２）との間で交流駆動され、常に同一方向の電圧が印加されないようにする必要がある。ドレイン電極３２は、ゲートオフ期間においてフィードスルー電圧（△Ｖ１＋△Ｖ２）に対応する電位降下が生じる。このため、対向電極２３に対して当該フィードスルー電圧（△Ｖ１＋△Ｖ２）に対応した電位調整を行う。具体的には、対向電極２３の電位Ｖｃｏｍが、Ｖｃ−（△Ｖ１＋△Ｖ２）となるように調整する。この電位調整によって、もし後述するリーク電流△Ｖ３、△Ｖ４が殆どない場合は、対向電極２３の電位Ｖｃｏｍを基準電位として、＋フィールドの画素電極１５の電位波形と−フィールドの画素電極１５の電位波形とが対称となった交流駆動が実現される。
【００８４】
以降、対向電極２３の電位Ｖｃｏｍの電位調整量をオフセット量Ｖｏと称す。Ｓ−ＴＦＴ７１のオフセット量Ｖｏは、Ｓ−ＴＦＴ７１のフィードスルー電圧△Ｖ１とＴＦＴ３０のフィードスルー電圧△Ｖ２との和（△Ｖ１＋△Ｖ２）となる。このような対向電極２３の電位Ｖｃｏｍの調整は、外部回路（図示省略）によって行われる。なお、本実施形態ではゲートオフ信号ＶＬが−７Ｖであるため、−フィールドの書き込み電圧がそれを下回らないよう、オフセット量Ｖｏを１Ｖ以下に設定する必要がある。
【００８５】
上述したように、ゲートオフ期間において、ＴＦＴ３０の微小なリーク電流によってドレイン電極３２（画素電極１５）の電位が変化し、＋フィールドで最大△Ｖ３の電位降下が生じ、−フィールドで最大△Ｖ４の電位降下が生じる。ところが、＋フィールドにおけるＴＦＴ３０のリーク電流は、−フィールドにおけるＴＦＴ３０のリーク電流よりも大きいため、＋フィールドの最大降下電位△Ｖ３は、−フィールドの最大降下電位△Ｖ４よりも大きくなり、−フィールドに比べて＋フィールドでドレイン電極３２の急激な電位降下が生じる。このように、ゲートオフ期間におけるドレイン電極３２の電位降下は、−フィールドと＋フィールドとで異なるという非対称性を有する。
【００８６】
この非対称性のため、オフセット量Ｖｏ（△Ｖ１＋△Ｖ２）で対向電極の電位Ｖｃｏｍの電位調整を行っても、＋フィールドの画素電極１５の電位波形と−フィールドの画素電極１５の電位波形とは、対向電極２３の電位Ｖｃｏｍを基準電位として対称にならない。このため、非対称性が最小となるオフセットを加えて、対向電極の電位Ｖｃｏｍの電位を調整する必要がある。また、＋フィールドの最大降下電位△Ｖ３と−フィールドの最大降下電位△Ｖ４との間の差が大きくなると、液晶層５０に印加される非対称性を調整できず、フリッカーなどの表示不具合となる場合がある。また、リーク電流そのものによるクロストークや表示ムラなどの表示不具合が発生する場合がある。
【００８７】
「ＴＦＴのリーク電流」
液晶装置１００は、後述する液晶プロジェクターなどの電子機器に組み込まれて使用される。ＴＦＴ３０は遮光構造を有しているが、ＴＦＴ３０の半導体層３０ａへの光の入射を完全に抑制することは難しく、半導体層３０ａは電子機器の光源から発した光の影響を受け、光励起に基づくキャリアが発生し、光リーク電流が流れる。また、−フィールドに比べて＋フィールドにおいて光リーク電流が大きくなる。
以下、図６及び図７を参照して、ＴＦＴ３０に流れるリーク電流（光リーク電流）の違いが生じる理由を説明する。
【００８８】
図６は、データ線側接合領域において光励起が生じた場合のキャリアの振る舞いを示す概念図である。図７は、画素電極側接合領域において光励起が生じた場合のキャリアの振る舞いを示す概念図である。縦軸は電子のポテンシャル、横軸は距離（半導体層３０ａ）である。図中の符号ｅは電子を示し、符号ｈはホール（正孔）を示している。電子ｅはポテンシャルの高い側から低い側（電位の低い側から高い側）に移動する。ホールｈはポテンシャルの低い側から高い側（電位の高い側から低い側）に移動する。
【００８９】
図６及び図７の縦軸の電位は、ビデオセンターＶｃを基準電位（０Ｖ）として示されている。また、中間階調の表示を想定して、画素電極１５は−フィールドで−２．５Ｖ、＋フィールドで２．５Ｖの電位に保持され、チャネル領域３０ｃはゲートオフ信号ＶＬに対応する電位（−７Ｖ）に保持されているとする。換言すれば、ソース電位（すなわち、ソース領域の電位）を−２．５Ｖ、ゲート電位（すなわち、チャネル領域の電位）を−７Ｖ、ドレイン電位（すなわち、ドレイン領域の電位）を２．５Ｖとしている。さらに、画素電極１５が−フィールドの電位に保持される場合（図６）、画素電極側ソース・ドレイン領域３０ｄはソースとなる。画素電極１５に＋フィールドの電荷が保持される場合（図７）、画素電極側ソース・ドレイン領域３０ｄはドレインとなる。
【００９０】
図６において、画素電極１５が−フィールドの電位に保持される場合には、画素電極側ソース・ドレイン領域３０ｄがソース（あるいはエミッタ）となり、データ線側ソース・ドレイン領域３０ｓがドレイン（あるいはコレクタ）となる。
ドレイン側接合領域であるデータ線側接合領域３０ｅにおいて光励起が生じた場合、２つの電流成分からなる光リーク電流が発生する。第１の電流成分は、光励起によって生じた電子ｅが、ポテンシャルのより低いデータ線側ソース・ドレイン領域３０ｓに移動することによる電流成分である。第２の電流成分は、光励起によって生じたホールｈが、データ線側接合領域３０ｅからエネルギーのより高いチャネル領域３０ｃへ移動することによって発生するバイポーラ効果に起因する電流成分である。
【００９１】
バイポーラ効果に起因する第２の電流成分が生じ、チャネル領域３０ｃのベースポテンシャルがポテンシャルＬｃ１からポテンシャルＬｃ２に引き下げられると、ソースである画素電極側ソース・ドレイン領域３０ｄからドレインであるデータ線側ソース・ドレイン領域３０ｓへ電子ｅが移動する。このときフローティング状態にある画素電極側ソース・ドレイン領域３０ｄから電子ｅが抜き取られることになり、エミッタとしての画素電極側ソース・ドレイン領域３０ｄのポテンシャルが、ポテンシャルＬｓ１からポテンシャルＬｓ２へと低下する（電位は、上昇する）。
【００９２】
すなわち、ドレイン側接合領域であるデータ線側接合領域３０ｅにおいて光励起が生じた場合、ベースポテンシャルが低下すると共にエミッタとしての画素電極側ソース・ドレイン領域３０ｄのポテンシャルも低下する。言い換えれば、データ線側接合領域３０ｅにおいて光励起が生じた場合、ベース電位の上昇に伴ってエミッタ電位も上昇する。このため、ドレイン電流（即ち、コレクタ電流）が、抑制されることになる。
【００９３】
図７において、画素電極１５が＋フィールドの電位に保持される場合には、データ線側ソース・ドレイン領域３０ｓがソース（あるいはエミッタ）となり、画素電極側ソース・ドレイン領域３０ｄが、ドレイン（あるいはコレクタ）となる。
【００９４】
ドレイン側接合領域である画素電極側接合領域３０ｆにおいて光励起が生じた場合、上述したように、光励起によって生じた電子ｅの移動による第１の電流成分と、バイポーラ効果に起因する第２の電流成分とが発生する。ここで、ソースとなるデータ線側ソース・ドレイン領域３０ｓは、データ線６ａと接続されているため、画素電極側ソース・ドレイン領域３０ｄと異なりフローティング状態になく、電位の変化は生じない。
【００９５】
バイポーラ効果に起因する第２の電流成分が生じ、チャネル領域３０ｃのベースポテンシャルがポテンシャルＬｃ１からポテンシャルＬｃ２に引き下げられ、ソースであるデータ線側ソース・ドレイン領域３０ｓからドレインである画素電極側ソース・ドレイン領域３０ｄへ電子ｅが移動すると、フローティング状態である画素電極側ソース・ドレイン領域３０ｄに電子ｅが流れ込むことになり、コレクタとしての画素電極側ソース・ドレイン領域３０ｄのポテンシャルが、ポテンシャルＬｄ１からポテンシャルＬｄ２へと上昇する（電位は、低下する）。しかし、コレクタとしての画素電極側ソース・ドレイン領域３０ｄのポテンシャルの上昇は、上述したソースとしての画素電極側ソース・ドレイン領域３０ｄのポテンシャルの低下とは異なり、ドレイン電流を抑制する働きは殆どない。ドレイン電流（即ち、コレクタ電流）は、エミッタ電位に対するベース電位の大きさよって殆ど決まるため、コレクタ電位が低下してもドレイン電流を抑制する働きは殆ど生じない。
【００９６】
このような現象は、特許文献１（特開２００９─５３４７７号公報）に記載されている。
従って、画素電極１５が＋フィールドの電位に保持される場合の方が、画素電極１５が−フィールドの電位が保持される場合よりもドレイン電流（コレクタ電流）が流れやすく、光リーク電流が大きくなる。このため、＋フィールドで蓄積容量１６に蓄積された電荷は、−フィールドで蓄積容量１６に蓄積された電荷よりも保持されにくく、ゲートオフ期間において−フィールドに比べて＋フィールドでドレイン電極３２の電位の大きな変化（降下）が生じる。
【００９７】
「＋フィールドにおけるＴＦＴのリーク電流の抑制」
上述したように、＋フィールドにおけるＴＦＴ３０のリーク電流は、−フィールドにおけるＴＦＴ３０のリーク電流よりも大きいため、ゲートオフ期間におけるドレイン電極３２の電位変化が＋フィールドと−フィールドとで異なるという非対称性が生じ、この非対称性によって液晶層５０に直流成分の電圧が印加される。さらに、非対称性が大きくなると、クロストークや表示ムラなどの表示不具合が発生する恐れがある。このような表示不具合を抑制するためには、＋フィールドにおけるＴＦＴ３０のリーク電流を抑制（低減）することが重要である。
【００９８】
図６及び図７において、ＴＦＴ３０の光リーク電流は、光励起で発生するキャリア濃度、及び画素電極側ソース・ドレイン領域３０ｄ（ドレイン電極３２）とデータ線側ソース・ドレイン領域３０ｓ（ソース電極３１）との間のポテンシャル差（ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄ）に依存する。このため、以下の対策を講じることによって、ＴＦＴ３０の光リーク電流、すなわち＋フィールド側のＴＦＴ３０のリーク電流を抑制することができる。
【００９９】
１）ＴＦＴ３０に入射する光を抑制し、光励起によって発生するキャリア濃度を小さくする（対策１）。
【０１００】
２）ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄを小さくする（対策２）。
【０１０１】
特許文献１は、上記対策１を講じるために好適な構成、すなわちＴＦＴ３０の光リーク電流を抑制するために好適な構成を有している。特許文献１に記載の方法（対策１）に加えて、上記対策２を講じることによって、ＴＦＴ３０の光リーク電流をさらに抑制することができる。
【０１０２】
本発明は、上記対策２を講じるために好適な構成を有している。すなわち、特許文献１に記載の方法に加えて、本発明の構成を適用させることによって、＋フィールドにおけるＴＦＴ３０のリーク電流をさらに抑制することができる。以下に、その概要を説明する。
【０１０３】
図８は、＋フィールドにおけるドレイン電極及びソース電極の電位の状態を示す模式図であり、図５に対応している。図８において、＋フィールドのゲートオフ期間におけるドレイン電極３２及びソース電極３１の電位の状態が実線で示され、それ以外の期間におけるドレイン電極３２及びソース電極３１の電位の状態は二点鎖線で示されている。図中の符号Ｖｓｄは、ソース電極３１とドレイン電極３２との間の電位差を示している。また、画像信号Ｖｄは黒表示に対応する電位（Ｖｄ＝±５Ｖ）であり、ソース電極３１は最低電位（Ｖｓ１）に維持されているものとする。
【０１０４】
図８に示すように、ドレイン電極３２の電位は５−Ｖｏ（オフセット量）であり、ソース電極３１の電位はＶｓ１であるので、ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄは、以下に示す式（１）で表される。
Ｖｓｄ＝５−Ｖｏ−Ｖｓ１…（１）
【０１０５】
Ｖｓ１は−５−△Ｖ１であるので、Ｖｓｄは以下の式（２）で表される。
Ｖｓｄ＝１０＋△Ｖ１−Ｖｏ…（２）
【０１０６】
このように、ソース電極３１が最低電位（Ｖｓ１）である場合には、＋フィールドのゲートオフ期間におけるソース電極３１とドレイン電極３２との間の電位差Ｖｓｄは、１０＋△Ｖ１−Ｖｏとなる。
【０１０７】
ソース電極３１の電位をＶＳとし、画像信号の電位をＶｄとすると、ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄは、以下の式（３）で表される。
Ｖｓｄ＝Ｖｄ−Ｖｏ−ＶＳ…（３）
【０１０８】
上述したように、＋フィールドにおけるソース電極３１の電位は−５−△Ｖ１〜５−△Ｖ１の範囲にあり、画像信号Ｖｄは０Ｖ〜５Ｖの範囲にある。すなわち、−５−△Ｖ１≦ＶＳ≦５−△Ｖ１、０≦Ｖｄ≦５という関係にあるので、Ｖｓｄは以下の式（４）で表される。
−５＋△Ｖ１−Ｖｏ≦Ｖｓｄ≦１０＋△Ｖ１−Ｖｏ…（４）
詳細は後述するが、Ｖｏは概略０．３Ｖ〜０．９５Ｖの範囲にあり（図１０参照）、△Ｖ１（Ｓ−ＴＦＴ７１のフィードスルー電圧）は概略０．１Ｖ〜０．３Ｖの範囲にあるので、△Ｖ１−Ｖｏは概略−０．８５Ｖ〜０Ｖの範囲にある。よって、式（４）より、＋フィールドのゲートオフ期間におけるソース電極３１とドレイン電極３２との間の電位差Ｖｓｄの最大値は、１０＋△Ｖ１−Ｖｏとなる。
【０１０９】
従って、＋フィールドのゲートオフ期間において、ソース電極３１とドレイン電極３２との間に印加される電位差Ｖｓｄの最大値（１０＋△Ｖ１−Ｖｏ）を小さくすると、すなわち△Ｖ２を大きくすると、ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄが小さくなり、ＴＦＴ３０のリーク電流を抑制することができる。
画像信号Ｖｄは０Ｖ〜５Ｖの範囲で変化するので、ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄも画像信号Ｖｄに対応して変化する。このため、画像信号Ｖｄの電位レベルによって、ＴＦＴ３０のリーク電流が異なる。例えば、中間調表示（Ｖｄ＝±２．５Ｖ）に比べて黒表示（Ｖｄ＝±５Ｖ）では、画像信号Ｖｄの電位が大きく、ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄが大きくなり、＋フィールドにおけるＴＦＴ３０のリーク電流も大きくなる。
【０１１０】
図９は、ＴＦＴの容量比、対向電極の電位のオフセット量、及びソース電極とドレイン電極との間の最大電圧（ソース電極とドレイン電極との間の電位差の最大値）を示す表である。図１０は、ＴＦＴの容量比と対向電極の電位のオフセット量との関係を示す図である。ここで、ＴＦＴ３０の容量比とは、画素電極側ソース・ドレイン領域３０ｄの寄生容量の容量値を蓄積容量１６の容量値で除した指標であり、蓄積容量１６の容量値に対する画素電極側ソース・ドレイン領域３０ｄの寄生容量の容量値の割合に相当する。また、上述したように、画素電極側ソース・ドレイン領域３０ｄの寄生容量は、第１の寄生容量ｃｄ１と第２の寄生容量ｃｄ２とで構成されるので、ＴＦＴ３０の容量比は、蓄積容量１６の容量値に対する第１の寄生容量ｃｄ１の容量値及び第２の寄生容量ｃｄ２の容量値の合計値の割合に相当する。
【０１１１】
図９及び図１０の条件Ｌ及び条件Ｍは本実施形態に対応し、条件Ｌ及び条件Ｍの画素電極側ソース・ドレイン領域３０ｄの第２の寄生容量ｃｄ２は、第１容量ＰＣ１と第２容量ＰＣ２とで構成される（図４参照）。さらに、条件Ｌの第２容量ＰＣ２の容量値は、条件Ｍの第２容量ＰＣ２の容量値よりも大きくなっている。より詳しくは、第１容量ＰＣ１が形成された領域、すなわち凹部１７の中で画素電極側ソース・ドレイン領域３０ｄと走査線３ａとが平面的に重なった領域は、Ｚ方向から見て条件Ｍよりも条件Ｌの方が広くなっている。
図９及び図１０の条件Ｎは比較例に対応し、条件Ｎの画素電極側ソース・ドレイン領域３０ｄの第２の寄生容量ｃｄ２は、第２容量ＰＣ２で構成され、第１容量ＰＣ１（すなわち凹部１７）が形成されていない。
【０１１２】
図９に示すように、ＴＦＴ３０の容量比は、条件Ｌが３．６％であり、条件Ｍが１．０％であり、条件Ｎが０．６％である。オフセット量Ｖｏは、条件Ｌが０．８Ｖであり、条件Ｍが０．３Ｖであり、条件Ｎが０．２Ｖである。＋フィールドにおけるソース電極３１とドレイン電極３２との間の最大電圧は、条件Ｌが９．２＋△Ｖ１であり、条件Ｍが９．７＋△Ｖ１であり、条件Ｎが９．８＋△Ｖ１である。ここで、△Ｖ１は、Ｓ−ＴＦＴ７１のフィードスルー電圧であり、概略０．１Ｖ〜０．３Ｖである。従って、＋フィールドにおけるソース電極３１とドレイン電極３２との間の最大電圧は、条件Ｌが９．３Ｖ〜９．５Ｖであり、条件Ｍが９．８Ｖ〜１０Ｖであり、条件Ｎが９．９Ｖ〜１０．１Ｖである。ソース電極３１とドレイン電極３２との間の最大電圧は、条件Ｎ、条件Ｍ、条件Ｌの順に小さくなっている。換言すれば、ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄは、条件Ｎ、条件Ｍ、条件Ｌの順に小さくなっている。その結果、＋フィールドにおけるＴＦＴ３０のリーク電流は、条件Ｎ、条件Ｍ、条件Ｌの順に小さくなる。
【０１１３】
液晶装置１００の表示領域Ｅにおいて、白色の背景に黒色のウインドウを表示させたときに、比較例の条件Ｎにおいて白色の表示であるべき領域に、光の透過率が低下した領域（すなわちクロストーク領域）が観測された。同じ条件で表示させた時に、本実施形態の条件Ｌ及び条件Ｍでは、そのようなクロストーク領域が観測されなかった。すなわち、本実施形態（条件Ｌ、条件Ｍ）では、＋フィールドにおけるＴＦＴ３０のリーク電流が抑制されているので、クロストークや表示ムラなどの表示不具合が抑制されていた。従って、ＴＦＴ３０の容量比、すなわち蓄積容量１６の容量値に対する画素電極側ソース・ドレイン領域３０ｄの寄生容量の容量値の割合は条件Ｍ以上であることが好ましい。具体的には、蓄積容量１６の容量値に対する画素電極側ソース・ドレイン領域３０ｄの寄生容量の容量値の割合は、１％以上であることが好ましい。
【０１１４】
図１０に示すように、ＴＦＴの容量比が大きくなるとオフセット量Ｖｏが大きくなり、例えばＴＦＴの容量比５％でオフセット量Ｖｏが概略０．９５Ｖとなる。
ソース電極３１とドレイン電極３２との間に印加される最大電圧は、１０＋△Ｖ１−Ｖｏであるので、オフセット量Ｖｏが大きい方が、ソース電極３１とドレイン電極３２との間の最大電圧を小さくすることができ、＋フィールドにおけるＴＦＴ３０のリーク電流を小さくすることができる。よって、オフセット量Ｖｏは大きい方が好ましい。
【０１１５】
上述したように、対向電極２３の電位Ｖｃｏｍは、外部回路によってオフセット量Ｖｏの電位調整が施される。ところが、外部回路の電位調整範囲は最大１Ｖであり、オフセット量Ｖｏが１Ｖを超えると、対向電極２３の電位Ｖｃｏｍを適正な電位に調整できなくなる。液晶装置１００や外部回路の性能バラツキを踏まえると、オフセット量Ｖｏは０．９５Ｖ以下が好ましい。従って、ＴＦＴ３０の容量比、すなわち蓄積容量１６の容量値に対する画素電極側ソース・ドレイン領域３０ｄの寄生容量の容量値の割合は、５％以下であることが好ましい。
【０１１６】
以上述べたように、本実施形態では、下地絶縁膜１０ｂが薄くなった凹部１７の中に第１容量ＰＣ１を設けることによって、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄの寄生容量（第１の寄生容量ｃｄ１、第２の寄生容量ｃｄ２）及び対向電極２３の電位Ｖｃｏｍのオフセット量Ｖｏを大きくし、ソース電極３１とドレイン電極３２との間の電位差Ｖｓｄを小さくすることができる。その結果、＋フィールドにおけるＴＦＴ３０のリーク電流が小さくなり、＋フィールドと−フィールドとにおける画素電極１５の電位波形の非対称性を小さくし、当該非対称性に起因するフリッカーや、リーク電流そのものによるクロストークや表示ムラなどの表示不具合を抑制することができる。
【０１１７】
（実施形態２）
「電子機器」
図１１は電子機器としての投射型表示装置（液晶プロジェクター）の構成を示す概略図である。図１１に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。
【０１１８】
偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。
【０１１９】
ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。
【０１２０】
ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。
【０１２１】
液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。
【０１２２】
液晶ライトバルブ１２１０，１２２０，１２３０に、上述した実施形態１の液晶装置１００を適用させることによって、クロストークや表示ムラなどの表示不具合が抑制された高品位の表示を提供することができる。
【０１２３】
本発明は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う液晶装置１００及び該液晶装置１００を適用する電子機器もまた本発明の技術的範囲に含まれるものである。
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【０１２４】
（変形例１）下地絶縁膜１０ｂが薄くなった凹部１７の中に第１容量ＰＣ１を設けることによって、半導体層３０ａの画素電極側ソース・ドレイン領域３０ｄの寄生容量を大きくするというトランジスターの構成は、液晶装置１００に適用させることに限定されず、例えば、有機エレクトロルミネッセンス素子を有する発光装置にも適用させることができる。これによれば、同様にソース電極とドレイン電極との間の最大電位差を小さくし、トランジスターのリーク電流を小さくするという実施形態１と同等の効果を得ることができる。
【０１２５】
（変形例２）上記液晶装置１００が適用される電子機器は、実施形態２の投射型表示装置１０００に限定されない。投射型表示装置１０００の他に、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディスプレイ）、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、実施形態１に係る液晶装置１００を適用させることができる。
【符号の説明】
【０１２６】
３ａ…走査線、６ａ…データ線、６ｂ…第１中継電極、６ｃ…突出した突出部、７ａ…配線、７ｂ…第２中継電極、１０…素子基板、１０ａ…素子基板本体、１０ｂ…下地絶縁膜、１１ａ…第１絶縁膜、１１ｂ…第２絶縁膜、１２…第１層間絶縁膜、１３…第２層間絶縁膜、１３…第３層間絶縁膜、１４…第３層間絶縁膜、１５…画素電極、１５ａ…突出部、１６…蓄積容量、１６ａ…第１電極、１６ｂ…誘電体膜、１６ｃ…第２電極、１６ｃｈ…開口部、１７…凹部、１８…配向膜、２０…対向基板、２０ａ…対向基板本体、２１…遮光膜、２２…層間絶縁膜、２３…対向電極、２４…配向膜、３０…ＴＦＴ、３０ａ…半導体層、３０ｃ…チャネル領域、３０ｄ…画素電極側ソース・ドレイン領域、３０ｅ…データ線側接合領域、３０ｆ…画素電極側接合領域、３０ｇ…ゲート電極、３０ｓ…データ線側ソース・ドレイン領域、３１…ソース電極、３２…ドレイン電極、４０…シール材、５０…液晶層、７０…サンプリング回路、７１…Ｓ−ＴＦＴ、１００…液晶装置、１０１…データ線駆動回路、１０２…走査線駆動回路、１０３…検査回路、１０３…示した検査回路、１０４…複数の外部接続用端子、１０５…複数の配線、１０６…上下導通部、ｃｄ１…第１の寄生容量、ｃｄ２…第２の寄生容量、ＰＣ１…第１容量、ＰＣ２…第２容量。
【図１】
2014157304.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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