(57)【要約】【課題】画素回路のレイアウトや、配線の引き回しが複雑になった場合であっても、画素ごとの特性をより均一にすることの可能な表示パネルと、そのような表示パネルを備えた表示装置および電子機器とを提供する。【解決手段】表示パネルは、第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線と、第１画素行と列方向において隣接する第２画素行に含まれる、前記第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線とを備える。ゲート電極、ソース電極およびドレイン電極の配列方向および並び順が、第１画素に含まれる画素回路における第１トランジスタと、第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている。【選択図】図６
2014029423.tif 000002
【特許請求の範囲】
【請求項１】
発光色の互いに異なる複数種類のサブピクセルを含み、かつマトリクス状に配置された複数の画素と、
第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線と、
第１画素行と列方向において隣接する第２画素行に含まれる、前記第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線と
を備え、
前記第１画素および前記第２画素は、それぞれ、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、ゲート電極、ソース電極およびドレイン電極を含む第１トランジスタを含んで構成され、
前記第１画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第１信号線および前記第２信号線のうち左側の信号線に接続され、
前記第２画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第３信号線および前記第４信号線のうち右側の信号線に接続され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている
表示パネル。
【請求項２】
前記画素回路は、
前記第１トランジスタと、
ゲート電極、ソース電極およびドレイン電極を含み、前記発光素子を駆動する第２トランジスタと、
前記第２トランジスタのゲート−ソース間電圧を保持する保持容量と
を含んで構成され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第２トランジスタと、前記第２画素に含まれる画素回路における第２トランジスタとで、互いに等しくなっている
請求項１に記載の表示パネル。
【請求項３】
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第１画素に含まれる画素回路における第２トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第２トランジスタとで、互いに等しくなっている
請求項２に記載の表示パネル。
【請求項４】
前記第１信号線と、前記第３信号線とは、同一の信号線であり、
前記第２信号線と、前記第４信号線とは、同一の信号線である
請求項１に記載の表示パネル。
【請求項５】
前記第１信号線および前記第２信号線は、それぞれ、本線の延在方向と交差する方向に延在する第１分枝を有し、
前記第１トランジスタのソース電極またはドレイン電極が、前記第１分枝に接続されている
請求項４に記載の表示パネル。
【請求項６】
前記第１トランジスタにおいて、前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１信号線および前記第２信号線の本線の延在方向と平行となっている
請求項５に記載の表示パネル。
【請求項７】
発光色の種類の数および各画素に含まれるサブピクセルの数は、ともに、４であり、
４つのサブピクセルは、田の字配列となっており、
前記４つのサブピクセルのうち左側または右側の２つのサブピクセルが、行方向から前記第１信号線と前記第２信号線とによって挟まれている
請求項６に記載の表示パネル。
【請求項８】
２本の画素行を１ユニットとしたときに１ユニットごとに２本ずつ割り当てられ、かつ各画素の選択に用いられる複数の走査線と、
１ユニットごとに１本ずつ割り当てられ、かつ各画素への駆動電流の供給に用いられる複数の電源線と
を備え、
各走査線は、１ユニット内で同一発光色の複数のサブピクセルに接続され、
各電源線は、１ユニット内の全てのサブピクセルに接続されている
請求項７に記載の表示パネル。
【請求項９】
各走査線は、２本の第２分枝を有し、
各第２分枝は、田の字配列の中央を横断している
請求項８に記載の表示パネル。
【請求項１０】
前記第１トランジスタのゲート電極は、前記第２分枝に接続されている
請求項９に記載の表示パネル。
【請求項１１】
各電源線は、２本の第３分枝を有し、
各第３分枝は、田の字配列の中央を横断している
請求項１０に記載の表示パネル。
【請求項１２】
前記画素回路は、
前記第１トランジスタと、
ゲート電極、ソース電極およびドレイン電極を含み、前記発光素子を駆動する第２トランジスタと、
前記第２トランジスタのゲート−ソース間電圧を保持する保持容量と
を含んで構成され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第１画素に含まれる画素回路における第２トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第２トランジスタとで、互いに等しくなっている
請求項１１に記載の表示パネル。
【請求項１３】
前記第１信号線、前記第２信号線、前記第３信号線、および前記第４信号線は、行方向において、この順に並んで配置されている
請求項１に記載の表示パネル。
【請求項１４】
前記第１信号線および前記第２信号線は、それぞれ、本線の延在方向と交差する方向に延在する分枝を有し、
前記第１トランジスタのソース電極またはドレイン電極が、前記分枝に接続されている
請求項１３に記載の表示パネル。
【請求項１５】
前記第１トランジスタにおいて、前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１信号線および前記第２信号線の本線の延在方向と平行となっている
請求項１４に記載の表示パネル。
【請求項１６】
発光色の種類の数および各画素に含まれるサブピクセルの数は、ともに、４であり、
４つのサブピクセルは、田の字配列となっており、
前記４つのサブピクセルのうち左側の２つのサブピクセルが、行方向から前記第１信号線と前記第２信号線とによって挟まれており、
前記４つのサブピクセルのうち右側の２つのサブピクセルが、行方向から前記第３信号線と前記第４信号線とによって挟まれている
請求項１５に記載の表示パネル。
【請求項１７】
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、
発光色の互いに異なる複数種類のサブピクセルを含み、かつマトリクス状に配置された複数の画素と、
第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線と、
第１画素行と列方向において隣接する第２画素行に含まれる、前記第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線と
を有し、
前記第１画素および前記第２画素は、それぞれ、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、ゲート電極、ソース電極およびドレイン電極を含む第１トランジスタを含んで構成され、
前記第１画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第１信号線および前記第２信号線のうち左側の信号線に接続され、
前記第２画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第３信号線および前記第４信号線のうち右側の信号線に接続され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている
表示装置。
【請求項１８】
表示装置を備え、
前記表示装置は、
表示パネルと、
前記表示パネルを駆動する駆動回路と
を有し、
前記表示パネルは、
発光色の互いに異なる複数種類のサブピクセルを含み、かつマトリクス状に配置された複数の画素と、
第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線と、
第１画素行と列方向において隣接する第２画素行に含まれる、前記第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線と
を有し、
前記第１画素および前記第２画素は、それぞれ、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、ゲート電極、ソース電極およびドレイン電極を含む第１トランジスタを含んで構成され、
前記第１画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第１信号線および前記第２信号線のうち左側の信号線に接続され、
前記第２画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第３信号線および前記第４信号線のうち右側の信号線に接続され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、例えば有機ＥＬ(Electro Luminescence)素子などの発光素子を画素ごとに備えた表示パネル、ならびに、その表示パネルを備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の発光素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて、薄型化、高輝度化することができる。
【０００３】
ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）する。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、有機ＥＬ素子と、有機ＥＬ素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧も変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機ＥＬ素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。
【０００４】
また、駆動トランジスタの閾値電圧（Ｖｔｈ）や移動度（μ）が経時的に変化したり、製造プロセスのばらつきによってＶｔｈやμが画素回路ごとに異なったりする場合がある。駆動トランジスタのＶｔｈやμが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。
【０００５】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタのＶｔｈやμが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能および駆動トランジスタのＶｔｈやμの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０８３２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、例えば、図１１に示したような従来の駆動方法では、駆動トランジスタのゲート−ソース間電圧を駆動トランジスタの閾値電圧に近づけるＶｔｈ補正と、映像信号に応じた信号電圧を駆動トランジスタのゲートに書き込む信号書き込みとが、１Ｈ期間ごとに行われる。そのため、この駆動方法では、１Ｈ期間を短くし、１Ｆ当たりの走査期間を短くする（つまり、高速駆動化する）ことが難しかった。そのため、例えば、図１２に示したように、Ｖｔｈ補正が共通の１Ｈ期間内に２ラインまとめて行われたのち、信号書き込みが次の１Ｈ期間内にラインごとに行われる。この駆動方法は、Ｖｔｈ補正が束ねられていることから、高速駆動に向いている。しかし、Ｖｔｈ補正が終わってから信号書き込みが始まるまでの待ち期間Δtがラインごとに異なる。そのため、同一階調の信号電圧がそれぞれのラインの駆動トランジスタのゲートに印加されたとしても、発光輝度がラインごとに異なってしまい、輝度ムラが生じるという問題があった。
【０００８】
そこで、例えば、画素回路のレイアウトや、配線の引き回し、さらには、駆動方法などを変更することが考えられる。しかし、それらを変更した場合には、画素回路のレイアウトや、配線の引き回しが複雑となる。その結果、製造過程で、画素回路や配線を形成する際に、マスクずれに起因して、画素ごとの特性を均一にすることが難しくなってしまうという問題があった。
【０００９】
なお、このような問題は、有機ＥＬ表示装置特有の問題ではなく、画素回路のレイアウトや、配線の引き回しの複雑な表示装置においても生じる問題である。
【００１０】
本技術はかかる問題点に鑑みてなされたものであり、その目的は、画素回路のレイアウトや、配線の引き回しが複雑になった場合であっても、画素ごとの特性をより均一にすることの可能な表示パネルと、そのような表示パネルを備えた表示装置および電子機器とを提供することにある。
【課題を解決するための手段】
【００１１】
本技術の表示パネルは、発光色の互いに異なる複数種類のサブピクセルを含み、かつマトリクス状に配置された複数の画素を備えている。この表示パネルは、また、第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線を備えている。この表示パネルは、さらに、第１画素行と列方向において隣接する第２画素行に含まれる、第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線を備えている。第１画素および第２画素は、それぞれ、発光素子と、発光素子を駆動する画素回路とを有している。画素回路は、ゲート電極、ソース電極およびドレイン電極を含む第１トランジスタを含んで構成されている。第１画素に含まれる画素回路において、第１トランジスタのソース電極またはドレイン電極は、第１信号線および第２信号線のうち左側の信号線に接続されている。第２画素に含まれる画素回路において、第１トランジスタのソース電極またはドレイン電極は、第３信号線および第４信号線のうち右側の信号線に接続されている。ゲート電極、ソース電極およびドレイン電極の配列方向および並び順が、第１画素に含まれる画素回路における第１トランジスタと、第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている。
【００１２】
本技術の表示装置は、表示パネルと、表示パネルを駆動する駆動回路とを備えている。この表示装置に設けられた表示パネルは、上記の表示パネルと同一の構成要素を有している。
【００１３】
本技術の電子機器は、上記の表示装置を備えている。
【００１４】
本技術の表示パネル、表示装置および電子機器では、ゲート電極、ソース電極およびドレイン電極の配列方向および並び順が、第１画素行の第１画素に含まれる画素回路における第１トランジスタと、第１画素行と列方向において隣接する第２画素行の第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている。これにより、例えば、製造過程で、ソースおよびドレインを形成する際に、マスクずれに起因して、ソースおよびドレインの、ゲートに対する相対位置がずれたときの影響が、第１画素に含まれる画素回路における第１トランジスタと、第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなる。その結果、マスクずれが生じたとしても、第１画素の発光輝度と、第２画素の発光輝度との輝度差を低減したり、なくしたりすることができる。
【発明の効果】
【００１５】
本技術の表示パネル、表示装置および電子機器によれば、第１画素の発光輝度と、第２画素の発光輝度との輝度差を低減したり、なくしたりすることができるようにしたので、輝度ムラが生じるのを低減したり、なくしたりすることができる。その結果、画素回路のレイアウトや、配線の引き回しが複雑になった場合であっても、画素ごとの特性をより均一にすることができる。
【図面の簡単な説明】
【００１６】
【図１】本技術による一実施の形態に係る表示装置の概略構成図である。
【図２】各画素（サブピクセル）の回路構成の一例を表す図である。
【図３】列方向に互いに隣接する２つの表示画素の回路構成の一例を表す図である。
【図４】列方向に互いに隣接する２つの表示画素の回路構成の他の例を表す図である。
【図５】画素回路のレイアウトの一例を表す図である。
【図６】列方向に互いに隣接する２つの表示画素における、各画素回路のレイアウトの一例を表す図である。
【図７】図３、図４のＤＴＬに印加される電圧の一例を表す図である。
【図８】１つの画素（サブピクセル）に着目したときのＷＳＬ，ＤＳＬ，ＤＴＬに印加される電圧、ゲート電圧、およびソース電圧の径時変化の一例を表す波形図である。
【図９】列方向に互いに隣接する２つの画素に着目したときのＷＳＬ，ＤＳＬ，ＤＴＬに印加される電圧の径時変化の一例を表す波形図である。
【図１０】比較例に係る表示パネルにおける各画素の回路構成の一例を表す図である。
【図１１】図１０のレイアウトを備えた表示装置において、列方向に互いに隣接する２つの画素に着目したときのＷＳＬ，ＤＳＬ，ＤＴＬに印加される電圧の径時変化の一例を表す波形図である。
【図１２】図１０のレイアウトを備えた表示装置において、列方向に互いに隣接する２つの画素に着目したときのＷＳＬ，ＤＳＬ，ＤＴＬに印加される電圧の径時変化の他の例を表す波形図である。
【図１３】比較例に係る表示パネルにおける各画素回路のレイアウトの一例を表す図である。
【図１４】マスクずれについて説明するための概念図である。
【図１５】マスクずれによって生じる輝度ムラの一例を表す図である。
【図１６】図６のレイアウトの他の例を表す図である。
【図１７】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図１８】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１９】適用例３の外観を表す斜視図である。
【図２０】適用例４の外観を表す斜視図である。
【図２１】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．変形例（表示装置）
３．適用例（電子機器）
【００１８】
＜１．実施の形態＞
[構成]
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、および電源線駆動回路２５を有している。
【００１９】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡ってマトリクス状に配置されたものである。表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。
【００２０】
図２は、画素１１の回路構成の一例を表したものである。各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２および保持容量Ｃｓによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号に対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によって書き込まれた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００２１】
駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（トップゲート型）であってもよい。また、駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。
【００２２】
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬとを有している。走査線ＷＳＬは、各画素１１の選択に用いられるものである。信号線ＤＴＬは、映像信号に応じた信号電圧の、各画素１１への供給に用いられるものである。電源線ＤＳＬは、各画素１１への駆動電流の供給に用いられるものである。各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。
【００２３】
書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続され、書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続され、駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続され、保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。なお、有機ＥＬ素子１３は、素子容量Ｃｏｌｅｄ（図示せず）を有している。
【００２４】
表示パネル１０は、さらに、図２に示したように、有機ＥＬ素子１３のカソードに接続されたグラウンド線ＧＮＤを有している。グラウンド線ＧＮＤは、グラウンド電位となっている外部回路（図示せず）と電気的に接続されるものである。グラウンド線ＧＮＤは、例えば、表示領域１０Ａ全体に渡って形成されたシート状の電極である。なお、グラウンド線ＧＮＤは、画素行または画素列に対応して短冊状に形成された帯状の電極であってもよい。表示パネル１０は、さらに、例えば、表示領域１０Ａの周縁に、映像を表示しないフレーム領域を有している。フレーム領域は、例えば、遮光部材によって覆われている。
【００２５】
図３、図４は、列方向に互いに隣接する２つの表示画素１４（後述）における回路構成の一例を表したものである。図３は、ｎ行目（１≦ｎ＜Ｎ、Ｎは画素行の総数（偶数））およびｎ＋１行目の画素行における各表示画素１４の回路構成の一例を表したものであり、図４は、ｎ＋２行目およびｎ＋３行目の画素行における各表示画素１４の回路構成の一例を表したものである。ここで、画素行とは、行方向に並んで配置された複数の画素１１によって形成されるラインを指しており、サブピクセル行に相当するものである。一方、後述する表示画素行とは、行方向に並んで配置された複数の表示画素１４によって形成されるラインを指している。以下では、画素行と表示画素行との混同を避けるために、画素行をサブピクセル行と称する。
【００２６】
各画素１１の回路レイアウトは、ｎ表示画素行と、ｎ＋２表示画素行とにおいて、互いに共通となっており、さらに、ｎ＋１表示画素行と、ｎ＋３表示画素行とにおいて、互いに共通となっている。以下では、説明の重複を避ける趣旨で、ｎ＋２表示画素行およびｎ＋３表示画素行における各画素１１の回路レイアウトについての説明を省略する。
【００２７】
各画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０は、カラー表示パネルとなっており、画素１１は、例えば赤、緑、青、または白などの単色の光を発するサブピクセルに相当する。なお、画素１１は、例えば赤、緑、青、または黄色などの単色の光を発するサブピクセルに相当していてもよい。
【００２８】
本実施の形態では、発光色の互いに異なる４つの画素１１によって表示画素１４が構成されている。つまり、発光色の種類の数は４であり、各表示画素１４に含まれる画素１１の数も４である。表示画素１４に含まれる４つの画素１１は、例えば、赤色光を発する画素１１Ｒ、緑色光を発する画素１１Ｇ、青色光を発する画素１１Ｂ、および白色光を発する画素１１Ｗで構成されている。各表示画素１４において、４つの画素１１は、いわゆる田の字配列（square4）となっており、２×２のマトリクスで配置されている。また、各表示画素１４において、４つの画素１１は共通の色配列となっている。例えば、図３に示したように、田の字配列の左上に画素１１Ｒが配置され、田の字配列の左下に画素１１Ｇが配置され、田の字配列の右下に画素１１Ｂが配置され、田の字配列の右上に画素１１Ｗが配置されている。
【００２９】
複数の走査線ＷＳＬは、ｋ本（ｋ≧２）の表示画素行を１ユニットとしたときに１ユニットごとにｋ本ずつ割り当てられている。１ユニットに含まれる表示画素行の数は２以上、発光色の種類の数以下である。具体的には、複数の走査線ＷＳＬは、２本の表示画素行を１ユニットとしたときに１ユニットごとに２本ずつ割り当てられている。従って、１ユニットに含まれる表示画素行の数は２であり、１ユニットに含まれる走査線ＷＳＬの数も２である。走査線ＷＳＬの総数は、表示画素行の総数と等しくなっており、Ｎ本となっている。なお、図３中のｎは、１以上、Ｎ／２以下の正の整数であり、図３中のＷＳＬ（ｎ）は、ｎ番目の走査線ＷＳＬを意味している。
【００３０】
各走査線ＷＳＬは、１ユニット内で同一発光色の複数の画素１１に接続されている。具体的には、１ユニットに含まれる２本の走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）において、走査線ＷＳＬ（ｎ）は、１ユニットに含まれる複数の画素１１Ｒおよび複数の画素１１Ｗに接続されており、走査線ＷＳＬ（ｎ＋１）は、１ユニットに含まれる複数の画素１１Ｇおよび複数の画素１１Ｂに接続されている。また、各走査線ＷＳＬは、１ユニット内で同一発光色の全ての画素１１に接続されている。具体的には、１ユニットに含まれる２本の走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）において、走査線ＷＳＬ（ｎ）は、１ユニット内の全ての画素１１Ｒおよび全ての画素１１Ｗに接続されており、走査線ＷＳＬ（ｎ＋１）は、１ユニット内の全ての画素１１Ｇおよび全ての画素１１Ｂに接続されている。１ユニット内で行が互いに異なり、かつ列方向において互いに隣接する２つの表示画素１４において、走査線ＷＳＬが共有される２種類の発光色の画素１１の発光色の組み合わせが互いに等しくなっている。
【００３１】
各走査線ＷＳＬ（ＷＳＬ（ｎ）〜ＷＳＬ（ｎ＋３））は、１表示画素行に含まれるサブピクセル行の数と同一の本数の分枝（つまり、２本の分枝）（第２分岐）を有している。一方の分枝は、１ユニット内の各表示画素行における上段のサブピクセル行に対して１本ずつ割り当てられている。一方の分枝は、１ユニット内で同一発光色の複数の画素１１に接続されている。他方の分枝は、１ユニット内の各表示画素行における下段のサブピクセル行に対して１本ずつ割り当てられている。他方の分枝は、一方の分枝に接続された画素１１の発光色とは異なる発光色であって、かつ１１ユニット内で同一発光色の複数の画素１１に接続されている。各走査線ＷＳＬ（ＷＳＬ（ｎ）〜ＷＳＬ（ｎ＋３））において、各第２分岐は、当該表示パネル１０内で互いに接続されている。分枝同士の接続点Ｃ１は、表示領域１０Ａ内にあってもよいし、表示領域１０Ａの周縁（フレーム領域）内にあってもよい。また、表示パネル１０の法線方向から見たときに、同一ユニット内において、各走査線ＷＳＬは、他の走査線ＷＳＬと交差している。各走査線ＷＳＬの第２分岐は、田の字配列の中央を横断している。書込トランジスタＴｒ２のゲート電極１４Ａは、第２分岐に接続されている。
【００３２】
複数の電源線ＤＳＬは、１ユニットごとに１本ずつ割り当てられている。従って、１ユニットに含まれる電源線ＤＳＬの数は１である。電源線ＤＳＬの総数は、表示画素行の総数の半分に相当しており、Ｊ（＝Ｎ／２）本となっている。なお、図３中のｊは、１以上、Ｎ／２以下の正の整数であり、図３中のＤＳＬ（ｊ）は、ｊ番目の電源線ＤＳＬを意味している。各電源線ＤＳＬは、１ユニット内の全ての画素１１に接続されている。具体的には、１ユニットに含まれる１本の電源線ＤＳＬは、１ユニットに含まれる全ての画素１１（１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗ）に接続されている。
【００３３】
さらに、図３、図４では、各電源線ＤＳＬ（ＤＳＬ（ｊ）、ＤＳＬ（ｊ＋１））についても、１ユニットに含まれる表示画素行の数と同一の本数の分枝（つまり、２本の分枝）を有している。各電源線ＤＳＬ（ＤＳＬ（ｊ）、ＤＳＬ（ｊ＋１））においても、各分枝は、当該表示パネル１０内で互いに接続されている。分枝同士の接続点Ｃ２は、表示領域１０Ａ内にあってもよいし、表示領域１０Ａの周縁（フレーム領域）内にあってもよい。このように、各走査線ＷＳＬや各電源線ＤＳＬに分枝を設けることにより、各走査線ＷＳＬの間隔や、各電源線ＤＳＬの間隔を広くすることができる。その結果、配線レイアウトが容易となる。各電源線ＤＳＬの分枝は、田の字配列の中央を横断している。
【００３４】
複数の信号線ＤＴＬは、各表示画素行において表示画素１４ごとに２本ずつ割り当てられている。各画素行において表示画素１４ごとに割り当てられた２本の信号線ＤＴＬにおいて、一方の信号線ＤＴＬは、走査線ＷＳＬが共有されていない２種類の発光色の画素１１に接続されており、他方の信号線ＤＴＬは、残りの２種類の発光色の画素１１に接続されている。以下では、ｎ行目およびｎ＋１行目の表示画素行に含まれる複数の表示画素１４のうち、列方向に互いに隣接する２つの表示画素１４に着目して、上記の接続態様について説明する。なお、上記の２つの表示画素１４は、１ユニット内で表示画素行が互いに異なり、かつ列方向に互いに隣接する２つの表示画素１４に相当する。
【００３５】
上記の２つの表示画素１４のうちｎ行目の表示画素行に含まれる表示画素１４には、２本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋２）が割り当てられている。さらに、上記の２つの表示画素１４のうちｎ＋１行目の画素行に含まれる表示画素１４には、２本の信号線ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）が割り当てられている。つまり、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、一方の表示画素１４に対しては偶数列目の２本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋２）が割り当てられ、他方の表示画素１４に対しては奇数列目の２本の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）が割り当てられている。これにより、信号線ＤＴＬの総数が最小限に抑えられている。
【００３６】
複数の信号線ＤＴＬは、列方向において互いに隣接する２つの表示画素１４ごとに４本ずつ割り当てられている。従って、信号線ＤＴＬの総本数は、Ｍ（Ｍは４の倍数）本となっている。図３において、ｍは、１以上、Ｍ−４以下の正の整数であり、１以外の場合には（４の倍数＋１）に相当する数である。従って、図３中のＤＴＬ（ｍ）は、ｍ番目の信号線ＤＴＬを意味している。列方向において互いに隣接する２つの表示画素１４には、例えば、４本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）が割り当てられている。４本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）は、行方向において、この順に並んで配置されている。各表示画素１４において、４つの画素１１のうち左側の２つの画素１１が、行方向から信号線ＤＴＬ（ｍ）と信号線ＤＴＬ（ｍ＋１）とによって挟まれている。また、各表示画素１４において、４つの画素１１のうち右側の２つの画素１１が、行方向から信号線ＤＴＬ（ｍ＋２）と信号線ＤＴＬ（ｍ＋３）とによって挟まれている。
【００３７】
また、１ユニット内で表示画素行が互いに異なり、かつ列方向において互いに隣接する２つの表示画素１４において、発光色の互いに等しい２つの画素１１が共通の２本の信号線ＤＴＬの間に配置されている。具体的には、１ユニット内で表示画素行が互いに異なり、かつ列方向において互いに隣接する２つの表示画素１４において、２つの画素１１Ｒが２本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１）の間に配置されている。同様に、１ユニット内で表示画素行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、２つの画素１１Ｇが２本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１）の間に配置されている。また、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、２つの画素１１Ｂが２本の信号線ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）の間に配置されている。また、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、２つの画素１１Ｗが２本の信号線ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）の間に配置されている。なお、信号線ＤＴＬ（ｍ）またはＤＴＬ（ｍ＋２）が、本技術の「第１信号線」、「第３信号線」の一具体例に相当する。また、信号線ＤＴＬ（ｍ＋１）またはＤＴＬ（ｍ＋３）が、本技術の「第２信号線」、「第４信号線」の一具体例に相当する。
【００３８】
上記の２本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋２）は、それぞれ、走査線ＷＳＬが互いに共有されていない２種類の発光色の画素１１に接続されている。具体的には、信号線ＤＴＬ（ｍ）は、走査線ＷＳＬが互いに共有されていない２種類の発光色の画素１１Ｒ，１１Ｇに接続されており、信号線ＤＴＬ（ｍ＋２）は、走査線ＷＳＬが互いに共有されていない２種類の発光色の画素１１Ｂ，１１Ｗに接続されている。さらに、上記２つの表示画素１４のうちｎ＋１行目の画素行に含まれる表示画素１４には、２本の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）が割り当てられている。その２本の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）は、走査線ＷＳＬが互いに共有されていない２種類の発光色の画素１１に接続されている。具体的には、信号線ＤＴＬ（ｍ＋１）は、走査線ＷＳＬが共有されていない２種類の発光色の画素１１Ｒ，１１Ｇに接続されており、信号線ＤＴＬ（ｍ＋３）は、残りの２種類の発光色の画素１１Ｂ，１１Ｗに接続されている。
【００３９】
図５は、画素回路１２のレイアウトの一例を表したものであり、具体的には、画素１１Ｒ，１１Ｗの画素回路１２のレイアウトの一例を表したものである。画素回路１２は、上述したように、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２および保持容量Ｃｓによって構成されている。
【００４０】
書込トランジスタＴｒ２は、例えば、ゲート電極１４Ａ、ソース電極１４Ｂおよびドレイン電極１４Ｃを有している。ソース電極１４Ｂおよびドレイン電極１４Ｃは、ゲート電極１４Ａの直上部分を間にして面内で互いに対向する位置に配置されている。ソース電極１４Ｂは、信号線ＤＴＬに接続されている。ソース電極１４Ｂは、例えば、図５に示したように、信号線ＤＴＬの本線からの分枝（第１分枝）に接続されている。第１分枝は、信号線ＤＴＬの本線の延在方向と交差する方向に延在している。ゲート電極１４Ａは、走査線ＷＳＬに接続されている。ゲート電極１４Ａは、ソース電極１４Ｂとドレイン電極１４Ｃとの間隙の直下から、走査線ＷＳＬに向かって延在している。ドレイン電極１４Ｃは、後述の駆動トランジスタＴｒ１のゲート電極１５Ａおよび容量素子Ｃｓに接続されている。
【００４１】
書込トランジスタＴｒ２において、ゲート電極１４Ａ、ソース電極１４Ｂおよびドレイン電極１４Ｃの配列方向が、面内において、信号線ＤＴＬの延在方向と平行となっている。なお、図５では、ゲート電極１４Ａ、ソース電極１４Ｂおよびドレイン電極１４Ｃは、走査線ＷＳＬ側から、ドレイン電極１４Ｃ、ゲート電極１４Ａ、ソース電極１４Ｂの順で配置されている場合が例示されている。なお、ゲート電極１４Ａ、ソース電極１４Ｂおよびドレイン電極１４Ｃは、図示しないが、走査線ＷＳＬ側から、ソース電極１４Ｂ、ゲート電極１４Ａ、ドレイン電極１４Ｃの順で配置されていてもよい。
【００４２】
駆動トランジスタＴｒ１は、例えば、ゲート電極１５Ａ、ソース電極１５Ｂおよびドレイン電極１５Ｃを有している。ソース電極１５Ｂおよびドレイン電極１５Ｃは、ゲート電極１５Ａの直上部分の一部を間にして面内で互いに対向する位置に配置されている。ソース電極１５Ｂは、コンタクト１５Ｄを介して有機ＥＬ素子１３のアノードに接続されている。ソース電極１５Ｂは、容量素子Ｃｓの一方の電極と連結されている。ゲート電極１５Ａは、ドレイン電極１４Ｃに接続されており、さらに、容量素子Ｃｓの一方の電極と連結されている。ドレイン電極１５Ｃは、電源線ＤＴＬに接続されている。
【００４３】
駆動トランジスタＴｒ１において、ゲート電極１５Ａ、ソース電極１５Ｂおよびドレイン電極１５Ｃの配列方向が、面内において、信号線ＤＴＬの延在方向と平行となっている。なお、図５では、ゲート電極１５Ａ、ソース電極１５Ｂおよびドレイン電極１５Ｃは、走査線ＷＳＬ側から、ドレイン電極１５Ｃ、ゲート電極１５Ａ、ソース電極１５Ｂの順で配置されている場合が例示されている。また、図５では、駆動トランジスタＴｒ１および書込トランジスタＴｒ２の双方において、ゲート、ソースおよびドレインの配列方向が、信号線ＤＴＬの延在方向と平行となっている。つまり、ゲート電極、ソース電極およびドレイン電極の配列方向が、１ユニット内の一方の画素行の表示画素１４に含まれる画素回路１２における書込トランジスタＴｒ２と、１ユニット内の一方の画素行の表示画素１４に含まれる画素回路１２における駆動トランジスタＴｒ１と、１ユニット内の他方の画素行の表示画素１４に含まれる画素回路１２における書込トランジスタＴｒ２と、１ユニット内の他方の画素行の表示画素１４に含まれる画素回路１２における駆動トランジスタＴｒ１とで、互いに等しくなっている。
【００４４】
図６は、列方向に互いに隣接する２つの表示画素１４における、各画素回路１２のレイアウトの一例を表したものである。１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、発光色の互いに等しい２つの画素１１内の書込トランジスタＴｒ２のレイアウト（特に、ゲート（Ｇ）、ソース（Ｓ）およびドレイン（Ｄ）の配列）が互いに等しくなっている。具体的には、これらの２つの画素１１において、書込トランジスタＴｒ２のゲート電極１４Ａ、ソース電極１４Ｂ、ドレイン電極１４Ｃの配列方向が、面内において、信号線ＤＴＬの延在方向と平行となっている。例えば、これらの２つの画素１１において、書込トランジスタＴｒ２のゲート電極１４Ａ、ソース電極１４Ｂ、ドレイン電極１４Ｃの配列が、面内において、走査線ＷＳＬ側から、ドレイン電極１４Ｃ、ゲート電極１４Ａ、ソース電極１４Ｂの順で配置されている。なお、図示しないが、これらの２つの画素１１において、書込トランジスタＴｒ２のゲート電極１４Ａ、ソース電極１４Ｂ、ドレイン電極１４Ｃの配列が、面内において、走査線ＷＳＬ側から、ソース電極１４Ｂ、ゲート電極１４Ａ、ドレイン電極１４Ｃの順で配置されていてもよい。
【００４５】
さらに、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、発光色の互いに等しい２つの画素１１内の駆動トランジスタＴｒ１のレイアウト（特に、ゲート（Ｇ）、ソース（Ｓ）およびドレイン（Ｄ）の配列）が互いに等しくなっている。具体的には、これらの２つの画素１１において、駆動トランジスタＴｒ１のゲート電極１５Ａ、ソース電極１５Ｂ、ドレイン電極１５Ｃの配列が、信号線ＤＴＬの延在方向と平行な方向に延在している。例えば、これらの２つの画素１１において、駆動トランジスタＴｒ１のゲート電極１５Ａ、ソース電極１５Ｂ、ドレイン電極１５Ｃの配列が、走査線ＷＳＬ側から、ドレイン電極１５Ｃ、ゲート電極１５Ａ、ソース電極１５Ｂの順で配置されている。
【００４６】
（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。
【００４７】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００４８】
信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電圧を、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給するようになっている。
【００４９】
図７は、列方向に互いに隣接する２つのユニットにおいて列方向に配列された４つの表示画素１４に接続された４本の信号線ＤＴＬ（ＤＴＬ（ｍ）、ＤＴＬ（ｍ＋１）、ＤＴＬ（ｍ＋２）、ＤＴＬ（ｍ＋３）に対して、走査線ＷＳＬの走査に応じて順次、印加される信号電圧Ｖ（ｎ）、Ｖ（ｎ＋１）、Ｖ（ｎ＋２）、Ｖ（ｎ＋３）の一例を表したものである。信号線駆動回路２３は、走査線ＷＳＬ（ｎ）の選択に対応して信号電圧Ｖ（ｎ）を出力し、走査線ＷＳＬ（ｎ＋１）の選択に対応して信号電圧Ｖ（ｎ＋１）を出力するようになっている。同様に、信号線駆動回路２３は、走査線ＷＳＬ（ｎ＋２）の選択に対応して信号電圧Ｖ（ｎ＋２）を出力し、走査線ＷＳＬ（ｎ＋３）の選択に対応して信号電圧Ｖ（ｎ＋３）を出力するようになっている。ここで、走査線駆動回路２４は、後述するように、信号電圧の書き込みに際して、走査線ＷＳＬを、ＷＳＬ（ｎ）、ＷＳＬ（ｎ＋１）、ＷＳＬ（ｎ＋２）、ＷＳＬ（ｎ＋３）の順に選択するようになっている。そのため、信号線駆動回路２３は、信号電圧の書き込みに際して、信号電圧Ｖｓｉｇを、Ｖ（ｎ）、Ｖ（ｎ＋１）、Ｖ（ｎ＋２）、Ｖ（ｎ＋３）の順に出力するようになっている。
【００５０】
信号線駆動回路２３は、例えば、図７に示したように、走査線駆動回路２４により同時に選択された複数の画素１１のうち、ｎ表示画素行に属する複数の画素１１に対しては、偶数番目の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋２）を介して、ｎ表示画素行に対応する電圧Ｖｓｉｇ（Ｖｓｉｇ（ｎ，ｍ），Ｖｓｉｇ（ｎ，ｍ＋２））を供給するようになっている。さらに、信号線駆動回路２３は、走査線駆動回路２４により同時に選択された複数の画素１１のうち、ｎ＋１表示画素行に属する複数の画素１１に対しては、奇数番目の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）を介して、ｎ＋１表示画素行に対応する電圧Ｖｓｉｇ（Ｖｓｉｇ（ｎ＋１，ｍ＋１），Ｖｓｉｇ（ｎ＋１，ｍ＋３））を供給するようになっている。
【００５１】
つまり、信号線駆動回路２３は、信号書き込み時に、走査線ＷＳＬ（ｎ）が選択されたときには、偶数番目の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋２）に対してｎ表示画素行に対応する電圧Ｖｓｉｇ（ｎ，ｍ），Ｖｓｉｇ（ｎ，ｍ＋２）を出力すると同時に、奇数番目の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）に対してｎ＋１表示画素行に対応する電圧Ｖｓｉｇ（ｎ，ｍ＋１），Ｖｓｉｇ（ｎ，ｍ＋３）を出力するようになっている。また、信号線駆動回路２３は、信号書き込み時に、走査線ＷＳＬ（ｎ＋１）が選択されたときには、偶数番目の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋２）に対してｎ＋１表示画素行に対応する電圧Ｖｓｉｇ（ｎ＋１，ｍ），Ｖｓｉｇ（ｎ＋１，ｍ＋２）を出力すると同時に、奇数番目の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）に対してｎ表示画素行に対応する電圧Ｖｓｉｇ（ｎ，ｍ＋１），Ｖｓｉｇ（ｎ，ｍ＋３）を出力するようになっている。なお、信号線駆動回路２３は、ｎ＋２画素行およびｎ＋３画素行についても、ｎ画素行およびｎ＋１画素行と同様にして、電圧を印加するようになっている。
【００５２】
Ｖｓｉｇは、映像信号２０Ａに対応する電圧値となっている。Ｖｏｆｓは、映像信号２０Ａとは無関係の一定電圧である。Ｖｓｉｇの最小電圧はＶｏｆｓよりも低い電圧値となっており、Ｖｓｉｇの最大電圧はＶｏｆｓよりも高い電圧値となっている。
【００５３】
走査線駆動回路２４により同時に選択された複数の画素１１のうち、偶数番目の信号線ＤＴＬ（ｍ）と、奇数番目の信号線ＤＴＬ（ｍ＋１）との間に配置された２つの画素１１は、発光色の互いに等しい画素である。同様に、走査線駆動回路２４により同時に選択された複数の画素１１のうち、偶数番目の信号線ＤＴＬ（ｍ＋２）と、奇数番目の信号線ＤＴＬ（ｍ＋３）との間に配置された２つの画素１１も、発光色の互いに等しい画素である。従って、信号線駆動回路２３は、走査線ＷＳＬ（ｎ）が選択されたときに、信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１）に対して、発光色の互いに等しい画素に対応する電圧Ｖｓｉｇを出力すると同時に、信号線ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）に対して、別の種類で発光色の互いに等しい画素に対応する電圧Ｖｓｉｇを出力するようになっている。例えば、信号線駆動回路２３は、走査線ＷＳＬ（ｎ）が選択されたときに、信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１）に対して、画素１１Ｒに対応する電圧Ｖｓｉｇを出力すると同時に、信号線ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）に対して、画素１１Ｗに対応する電圧Ｖｓｉｇを出力するようになっている。
【００５４】
走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定の単位ごとに順次選択するものである。走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、Ｖｔｈ補正や、信号電圧Ｖｓｉｇの書き込み、およびμ補正を所望の順番で実行させるものである。ここで、Ｖｔｈ補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタの閾値電圧に近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込みとは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。μ補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧Ｖｇｓを、駆動トランジスタＴｒ１の移動度μの大きさに応じて補正する動作を指している。信号電圧Ｖｓｉｇの書き込みと、μ補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、走査線駆動回路２４が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号電圧Ｖｓｉｇの書き込みと、μ補正とを同時に（もしくは間髪空けずに連続して）行うようになっている。
【００５５】
ところで、駆動回路２０は、Ｖｔｈ補正および信号書き込みをユニットごとに一括して実行するようになっている。具体的には、駆動回路２０は、図６に示したように、第１のユニットで、Ｖｔｈ補正および信号書き込みを実行した後に、第１のユニットと列方向において隣接する第２のユニットで、Ｖｔｈ補正および信号書き込みを実行するようになっている。つまり、駆動回路２０は、一連の動作（Ｖｔｈ補正および信号書き込み）を、ユニット単位で順次、実行するようになっている。
【００５６】
走査線駆動回路２４は、Ｖｔｈ補正に際しては、１ユニットに含まれる全ての走査線ＷＳＬを、同時に（または同時期に）選択するようになっている。具体的には、走査線駆動回路２４は、Ｖｔｈ補正に際しては、１ユニットに含まれる２本の走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）を、同時に（または同時期に）選択するようになっている。つまり、走査線駆動回路２４は、Ｖｔｈ補正に際しては、ｎ表示画素行の上段のサブピクセル行に含まれる複数の画素１１（例えば画素１１Ｒ，１１Ｗ）と、ｎ表示画素行の下段のサブピクセル行に含まれる複数の画素１１（例えば画素１１Ｇ，１１Ｂ）と、ｎ＋１表示画素行の上段のサブピクセル行に含まれる複数の画素１１（例えば画素１１Ｒ，１１Ｗ）と、ｎ＋１表示画素行の下段のサブピクセル行に含まれる複数の画素１１（例えば画素１１Ｇ，１１Ｂ）とを、同時に（または同時期に）選択するようになっている。
【００５７】
さらに、走査線駆動回路２４は、信号書き込みに際しては、１ユニットに含まれる複数の走査線ＷＳＬを、一連の動作（Ｖｔｈ補正および信号書き込み）をユニット単位で順次実行する際の走査方向（以下、「ユニット走査方向」と称する。）に順次、選択するようになっている。ユニット走査方向は、例えば、表示パネル１０の上端側から下端側に向かう方向と平行な方向である。なお、ユニット走査方向は、表示パネル１０の下端側から上端側に向かう方向と平行な方向であってもよい。
【００５８】
走査線駆動回路２４は、信号書き込みに際して、１ユニットに含まれる２つの走査線ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）を、走査線ＷＳＬ（ｎ）、走査線ＷＳＬ（ｎ＋１）の順に選択するようになっている。そのため、走査線駆動回路２４は、信号書き込みに際して、走査線ＷＳＬ（ｎ）を介して、ｎ表示画素行の上段のサブピクセル行に含まれる複数の画素１１と、ｎ＋１表示画素行の上段のサブピクセル行に含まれる複数の画素１１とを同時に選択したのち、走査線ＷＳＬ（ｎ＋１）を介して、ｎ表示画素行の下段のサブピクセル行に含まれる複数の画素１１と、ｎ＋１表示画素行の下段のサブピクセル行に含まれる複数の画素１１とを、同時に選択するようになっている。
【００５９】
走査線駆動回路２４は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書込トランジスタＴｒ２のオンオフ制御を行うようになっている。ここで、Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。Ｖｏｎは、後述の「Ｖｔｈ補正準備期間の後半部分」や、「Ｖｔｈ補正期間」、「信号書込・μ補正期間」などに走査線駆動回路２４から出力される書込パルスの波高値である。Ｖｏｆｆは、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。Ｖｏｆｆは、後述の「Ｖｔｈ補正準備期間の前半部分」や、「発光期間」などに走査線駆動回路２４から出力される書込パルスの波高値である。
【００６０】
電源線駆動回路２５は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択するものである。電源線駆動回路２５は、例えば、２種類の電圧（Ｖｃｃ、Ｖｓｓ）を出力可能となっている。具体的には、電源線駆動回路２５は、走査線駆動回路２４により選択された画素１１を含む１ユニット全体（つまり１ユニットに含まれる全ての画素１１）へ、電源線ＤＳＬを介して２種類の電圧（Ｖｃｃ、Ｖｓｓ）を供給するようになっている。ここで、Ｖｓｓは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａｔｈ）以上の電圧値である。
【００６１】
[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化したり、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作および駆動トランジスタＴｒ１の閾値電圧や移動度の変動に対する補正動作を組み込んでいる。
【００６２】
図８は、表示装置１における各種波形の一例を表したものである。図８には、走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬにおいて、時々刻々と２値の電圧変化が生じている様子が示されている。さらに、図８には、走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬの電圧変化に応じて、駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々と変化している様子が示されている。
【００６３】
（Ｖｔｈ補正準備期間）
まず、駆動回路２０は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づけるＶｔｈ補正の準備を行う。具体的には、走査線ＷＳＬの電圧がＶｏｆｆとなっており、信号線ＤＴＬの電圧がＶｏｆｓとなっており、電源線ＤＳＬの電圧がＶｃｃとなっている時（つまり有機ＥＬ素子１３が発光している時）に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｓｓまで下がり、有機ＥＬ素子１３が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。
【００６４】
次に、電源線ＤＳＬの電圧がＶｓｓとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。このとき、ゲート電圧Ｖｇとソース電圧Ｖｓとの電位差Ｖｇｓが駆動トランジスタＴｒ２の閾値電圧よりも小さくなっていてもよいし、それと等しいか、またはそれよりも大きくなっていてもよい。
【００６５】
（Ｖｔｈ補正期間）
次に、駆動回路２０は、Ｖｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、走査線ＷＳＬの電圧がＶｏｎとなっている間に、電源線駆動回路２５は、制御信号２１Ａに応じて電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（Ｔ３）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れる。これにより、ゲート電圧ＶｇがＶｏｆｓとなり、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなる。
【００６６】
その後、信号線駆動回路２３は、制御信号２１Ａに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、走査線駆動回路２４が制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ４）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度がばらつくのをなくすることができる。
【００６７】
（Ｖｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中に、信号線駆動回路２３は、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００６８】
（信号書込・μ補正期間）
Ｖｔｈ補正休止期間が終了した後（つまりＶｔｈ補正が完了した後）、駆動回路２０は、映像信号２０Ａに応じた信号電圧の書き込みと、μ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっており、かつ電源線ＤＳＬの電圧がＶｃｃとなっている間に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ５）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１３の素子容量Ｃｏｌｅｄに流れ、素子容量Ｃｏｌｅｄが充電されるので、ソース電圧ＶｓがΔＶｓだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｓとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ１の移動度μが大きい程、ΔＶｓも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素１１ごとの移動度μのばらつきを取り除くことができる。
【００６９】
（発光）
最後に、走査線駆動回路２４は、制御信号２１Ａに応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。
【００７０】
次に、図８、図９を参照しつつ、本実施の形態の表示装置１におけるＶｔｈ補正と信号書込み・μ補正の走査の一例について説明する。なお、図９は、ある連続した４つの画素行（ｎ画素行、ｎ＋１画素行、ｎ＋２画素行、ｎ＋３画素行）におけるＶｔｈ補正と信号書込み・μ補正の走査の一例を表したものである。
【００７１】
なお、以下では、１ユニット内の全ての画素１１を、接続された走査線ＷＳＬごとにグループに分けたものとして、説明を行う。本実施の形態では、１ユニット内の全ての画素１１Ｒおよび全ての画素１１Ｗが１つのグループとなり、１ユニット内の全ての画素１１Ｇおよび全ての画素１１Ｂが１つのグループとなる。そこで、以下では、走査線ＷＳＬ(ｎ)、ＷＳＬ（ｎ＋１）が接続されたユニット内の全ての画素１１Ｒおよび全ての画素１１Ｗが第１のグループとなっており、そのユニット内の全ての画素１１Ｇおよび全ての画素１１Ｂが第２のグループとなっているものとする。さらに、走査線ＷＳＬ(ｎ＋２)、ＷＳＬ（ｎ＋３）が接続されたユニット内の全ての画素１１Ｒおよび全ての画素１１Ｗが第３のグループとなっており、そのユニット内の全ての画素１１Ｇおよび全ての画素１１Ｂが第４のグループとなっているものとする。
【００７２】
駆動回路２０は、Ｖｔｈ補正を１ユニット内の全てのグループ（第１および第２のグループ）に対して同時期に行ったのち、信号電圧の書き込み（およびμ補正）を、そのユニット内の全てのグループ（第１および第２のグループ）に対して、グループごとに順番に行う。その後、駆動回路２０は、Ｖｔｈ補正を次のユニット内の全てのグループ（第３および第４のグループ）に対して同時期に行ったのち、信号電圧の書き込み（およびμ補正）を、そのユニット内の全てのグループ（第３および第４のグループ）に対して、グループごとに順番に行う。このとき、駆動回路２０は、１つのユニットに対して、１水平期間（１Ｈ）内でＶｔｈ補正を行ったのち、次の１水平期間（１Ｈ）内で、信号電圧の書き込み（およびμ補正）を行う。つまり、駆動回路２０は、１つのユニットに対して、２水平期間（２Ｈ）を連続して使って、Ｖｔｈ補正と、信号電圧の書き込み（およびμ補正）とを行う。
【００７３】
さらに、駆動回路２０は、グループごとに信号書き込みを行う際に、そのグループに含まれる全ての画素１１に対して信号書き込みを同時に行う。具体的には、駆動回路２０は、走査線ＷＳＬ（ｎ）が選択されたときには、各信号線ＤＴＬに対して、上述の電圧Ｖ（ｎ）を出力する。すなわち、駆動回路２０は、走査線ＷＳＬ（ｎ）が選択されたときには、偶数番目の信号線ＤＴＬ(ＤＴＬ（ｍ）、ＤＴＬ（ｍ＋２）)に対してｎ画素行目のＶｓｉｇ（Ｖｓｉｇ（ｎ，ｍ），Ｖｓｉｇ（ｎ，ｍ＋２））を出力すると同時に、奇数番目の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）に対してｎ＋１画素行に対応する電圧Ｖｓｉｇ（Ｖｓｉｇ（ｎ＋１，ｍ＋１），Ｖｓｉｇ（ｎ＋１，ｍ＋３））を出力する。さらに、駆動回路２０は、走査線ＷＳＬ（ｎ＋１）が選択されたときには、偶数番目の信号線ＤＴＬ(ＤＴＬ（ｍ）、ＤＴＬ（ｍ＋２）)に対してｎ＋１画素行目のＶｓｉｇ（Ｖｓｉｇ（ｎ＋１，ｍ），Ｖｓｉｇ（ｎ＋１，ｍ＋２））を出力すると同時に、奇数番目の信号線ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋３）に対してｎ画素行に対応する電圧Ｖｓｉｇ（Ｖｓｉｇ（ｎ，ｍ＋１），Ｖｓｉｇ（ｎ，ｍ＋３））を出力する。
【００７４】
そのようにした結果、同一色の各画素１１Ｒにおいて、Ｖｔｈ補正が終わってから信号電圧の書き込み（およびμ補正）が始まるまでの期間（いわゆる、待ち時間Δｔ１）が一致するので、複数の画素１１Ｒにおける待ち時間Δｔ１が画素行ごとに一致する。本実施の形態では、各画素１１Ｗの待ち時間Δｔ２は、各画素１１Ｒの待ち時間Δｔ１と等しい。そのため、同一色の各画素１１Ｗにおいても、待ち時間Δｔ２が一致するので、複数の画素１１Ｗにおける待ち時間Δｔ２が画素行ごとに一致する。さらに、同一色の各画素１１Ｇにおいても、待ち時間Δｔ３が一致するので、複数の画素１１Ｇにおける待ち時間Δｔ３が画素行ごとに一致する。本実施の形態では、各画素１１Ｂの待ち時間Δｔ４は、各画素１１Ｇの待ち時間Δｔ３と等しい。そのため、同一色の各画素１１Ｂにおいても、待ち時間Δｔ４が一致するので、複数の画素１１Ｂにおける待ち時間Δｔ４が画素行ごとに一致する。なお、画素１１Ｒ，１１Ｂの待ち時間Δｔ１，Δｔ２と、画素１１Ｇ，１１Ｂの待ち時間Δｔ３，Δｔ４とが互いに異なるが、これは色再現性に若干影響するだけであり、色むらに影響することはない。
【００７５】
[効果] 
次に、本実施の形態の表示装置１における効果について説明する。
【００７６】
図１０は、従来から一般的に用いられる画素配列の一例を表したものである。従来では、表示画素１４０に含まれる各画素１１０Ｒ，１１０Ｇ，１１０Ｂが共通の走査線ＷＳＬ(ｎ)および電源線ＤＳＬ（ｎ）に接続されている。このような画素配列となっている場合に、例えば、図１１に示したように、Ｖｔｈ補正および信号書き込みが１Ｈ期間ごとに行われるときには、１Ｈ期間を短くし、１Ｆ当たりの走査期間を短くする（つまり、高速駆動化する）ことが難しかった。そのため、例えば、図１２に示したように、Ｖｔｈ補正が共通の１Ｈ期間内に２ラインまとめて行われたのち、信号書き込みが次の１Ｈ期間内にラインごとに行われる。この駆動方法は、Ｖｔｈ補正が束ねられていることから、高速駆動に向いている。しかし、Ｖｔｈ補正が終わってから信号書き込みが始まるまでの待ち期間Δtがラインごとに異なる。そのため、同一階調の信号電圧がそれぞれのラインの駆動トランジスタのゲートに印加されたとしても、発光輝度がラインごとに異なってしまい、輝度ムラが生じるという問題があった。
【００７７】
一方、本実施の形態では、各画素１１の選択に用いられる各走査線ＷＳＬが、１ユニット内で同一発光色の複数の画素１１に接続されている。さらに、各画素１１への駆動電流の供給に用いられる各電源線ＤＳＬが、１ユニット内の全ての画素１１に接続されている。これにより、上述したように、Ｖｔｈ補正を、１ユニット内の全てのグループに対して同時期に行ったのち、信号電圧の書き込みを、１ユニット内の全てのグループに対してグループごとに行うことができる。その結果、同一色の各画素１１において、Ｖｔｈ補正が終わってからμ補正が始まるまでの待ち時間が一致するので、同一色の画素１１における待ち時間がラインごとに一致する。従って、Ｖｔｈ補正を束ねたことによる輝度ムラの発生を低減することができる。
【００７８】
図１３は、比較例に係る画素配列の一例を表したものである。本比較例では、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、発光色の互いに等しい２つの画素１１内の書込トランジスタＴｒ２のレイアウト（特に、ゲート（Ｇ）、ソース（Ｓ）およびドレイン（Ｄ）の配列）が互いに異なっている。例えば、図１３に示したように、画素１１Ｒの書込トランジスタＴｒ２のゲート、ソース、ドレインの配列方向が、ｎ画素行目の画素１１Ｒと、ｎ＋１画素行目の画素１１Ｒとで、互いに異なっている。そのため、製造過程で、ソースおよびドレインを形成する際に、マスクずれに起因して、ソースおよびドレインの、ゲートに対する相対位置がずれたときの影響が、ｎ画素行目の画素１１Ｒと、ｎ＋１画素行目の画素１１Ｒとで、互いに異なってしまう。
【００７９】
例えば、図１４Ｂに示したように、マスクが図中の右側に少しずれた場合、ｎ画素行目の画素回路１２０Ｒの書込トランジスタＴｒ２において、ゲートの直上に位置するドレインの面積が、ゲートの直上に位置するソースの面積よりも大きくなり、書込トランジスタＴｒ２のゲート・ソース間の寄生容量が大きくなる。その一方で、ｎ＋１画素行目の画素回路１２０Ｒの書込トランジスタＴｒ２において、ゲートの直上に位置するドレインの面積が、ゲートの直上に位置するソースの面積よりも小さくなり、書込トランジスタＴｒ２のゲート・ソース間の寄生容量が小さくなる。
【００８０】
ここで、書込トランジスタＴｒ２のゲート・ソース間の寄生容量は、信号書き込みの立ち下がり時（時刻Ｔ６）に、駆動トランジスタＴｒ１のゲート電極１５Ａに生じるマイナスのカップリングの大きさに影響を与える。具体的には、書込トランジスタＴｒ２のゲート・ソース間の寄生容量が大きい場合には、駆動トランジスタＴｒ１のゲート電極１５Ａに生じるマイナスのカップリングが大きくなり、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが小さくなる。一方、書込トランジスタＴｒ２のゲート・ソース間の寄生容量が小さい場合には、駆動トランジスタＴｒ１のゲート電極１５Ａに生じるマイナスのカップリングが小さくなり、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが大きくなる。このように、書込トランジスタＴｒ２のゲート・ソース間の寄生容量が変動することにより、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓが変動する。その結果、ｎ画素行目の画素１１Ｒの発光輝度が小さくなり、ｎ＋１画素行目の画素１１Ｒの発光輝度が大きくなるので、図１５に示したような筋状の輝度ムラが生じてしまう。
【００８１】
一方、本実施の形態では、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、発光色の互いに等しい２つの画素１１内の書込トランジスタＴｒ２のレイアウト（特に、ゲート（Ｇ）、ソース（Ｓ）およびドレイン（Ｄ）の配列）が互いに等しくなっている。そのため、例えば、製造過程で、ソースおよびドレインを形成する際に、マスクずれに起因して、ソースおよびドレインの、ゲートに対する相対位置がずれたときの影響が、ｎ画素行目の画素１１Ｒと、ｎ＋１画素行目の画素１１Ｒとで、互いに等しくなる。その結果、例えば、ｎ画素行目の画素１１Ｒの発光輝度と、ｎ＋１画素行目の画素１１Ｒの発光輝度とが互いに等しくなるので、図１５に示したような筋状の輝度ムラは生じない。
【００８２】
＜２．変形例＞
以下に、上記実施の形態の表示装置１の種々の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。
【００８３】
［変形例１］
上記実施の形態において、複数の走査ＷＳＬは、１ユニットごとに２本ずつ割り当てられ、１ユニットに含まれる走査ＷＳＬの数が２となっていた。しかし、図示しないが、複数の走査ＷＳＬが、１ユニットごとに、１ユニットに含まれる画素行の数と同じ数ずつ割り当てられ、１ユニットに含まれる走査ＷＳＬの数が、１ユニットに含まれる画素行の数と同じ数となっていてもよい。ただし、その場合には、複数の走査ＷＳＬは、２本ごとに同一の電圧が印加されるようになっている。
【００８４】
［変形例２］
上記実施の形態において、複数の電源線ＤＳＬは、１ユニットごとに１本ずつ割り当てられ、１ユニットに含まれる電源線ＤＳＬの数が１となっていた。しかし、図示しないが、複数の電源線ＤＳＬが、１ユニットごとに、１ユニットに含まれる画素行の数と同じ数ずつ割り当てられ、１ユニットに含まれる電源線ＤＳＬの数が、１ユニットに含まれる画素行の数と同じ数となっていてもよい。ただし、その場合には、複数の電源線ＤＳＬは、ユニットごとに同一の電圧が印加されるようになっている。
【００８５】
［変形例３］
上記実施の形態において、駆動トランジスタＴｒ１および書込トランジスタＴｒ２の双方において、ゲート、ソースおよびドレインの配列が、信号線ＤＴＬの延在方向と平行な方向に延在している場合が例示されていた。しかし、図示しないが、駆動トランジスタＴｒ１および書込トランジスタＴｒ２の双方において、ゲート、ソースおよびドレインの配列が、走査線ＷＳＬまたは電源線ＤＴＬの延在方向と平行な方向に延在していてもよい。このようにした場合であっても、図１５に示したような筋状の輝度ムラは生じない。
【００８６】
［変形例４］
上記実施の形態において、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、発光色の互いに等しい２つの画素１１が共通の２本の信号線ＤＴＬの間に配置されていた。しかし、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、発光色の互いに等しい２つの画素１１のうち一方の画素１１が、２本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１）の間に配置され，他方の画素１１が、２本の信号線ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）の間に配置されていてもよい。例えば、図１６に示したように、１ユニット内で行が互いに異なり、かつ互いに隣接する２つの表示画素１４において、２つの画素１１Ｒのうち一方の画素１１Ｒが、２本の信号線ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１）の間に配置され，他方の画素１１Ｒが、２本の信号線ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）の間に配置されていてもよい。
【００８７】
＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００８８】
（適用例１）
図１７は、上記実施の形態等の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置１により構成されている。
【００８９】
（適用例２）
図１８は、上記実施の形態等の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態等に係る表示装置１により構成されている。
【００９０】
（適用例３）
図１９は、上記実施の形態等の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態等に係る表示装置１により構成されている。
【００９１】
（適用例４）
図２０は、上記実施の形態等の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態等に係る表示装置１により構成されている。
【００９２】
（適用例５）
図２１は、上記実施の形態等の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係る表示装置１により構成されている。
【００９３】
以上、実施の形態および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００９４】
例えば、上記実施の形態等では、アクティブマトリクス駆動のための画素回路１２の構成は、上記各実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３や、走査線駆動回路２４、電源線駆動回路２５などの他に、必要な駆動回路を追加してもよい。
【００９５】
また、上記実施の形態等では、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５の駆動をタイミング生成回路２１および映像信号処理回路２２が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、走査線駆動回路２４および電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００９６】
また、上記実施の形態等では、書込トランジスタＴｒ２のソースおよびドレインや、駆動トランジスタＴｒ１のソースおよびドレインが固定されたものとして説明されていたが、いうまでもなく、電流の流れる向きによっては、ソースとドレインの対向関係が上記の説明とは逆になることがある。そのときは、上記実施の形態等において、ソースをドレインと読み替えるとともに、ドレインをソースと読み替えてもよい。
【００９７】
また、上記実施の形態等では、書込トランジスタＴｒ２および駆動トランジスタＴｒ１がｎチャネルＭＯＳ型のＴＦＴにより形成されているものとして説明されていたが、書込トランジスタＴｒ２および駆動トランジスタＴｒ１の少なくとも一方がｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。なお、駆動トランジスタＴｒ１がｐチャネルＭＯＳ型のＴＦＴにより形成されている場合には、上記実施の形態等において、有機ＥＬ素子１３のアノードがカソードとなり、有機ＥＬ素子１３のカソードがアノードとなる。また、上記実施の形態等において、書込トランジスタＴｒ２および駆動トランジスタＴｒ１は、常に、アモルファスシリコン型のＴＦＴやマイクロシリコン型のＴＦＴである必要はなく、例えば、低温ポリシリコン型のＴＦＴや、酸化物半導体ＴＦＴであってもよい。
【００９８】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
発光色の互いに異なる複数種類のサブピクセルを含み、かつマトリクス状に配置された複数の画素と、
第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線と、
第１画素行と列方向において隣接する第２画素行に含まれる、前記第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線と
を備え、
前記第１画素および前記第２画素は、それぞれ、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、ゲート電極、ソース電極およびドレイン電極を含む第１トランジスタを含んで構成され、
前記第１画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第１信号線および前記第２信号線のうち左側の信号線に接続され、
前記第２画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第３信号線および前記第４信号線のうち右側の信号線に接続され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている
表示パネル。
（２）
前記画素回路は、
前記第１トランジスタと、
ゲート電極、ソース電極およびドレイン電極を含み、前記発光素子を駆動する第２トランジスタと、
前記第２トランジスタのゲート−ソース間電圧を保持する保持容量と
を含んで構成され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第２トランジスタと、前記第２画素に含まれる画素回路における第２トランジスタとで、互いに等しくなっている
（１）に記載の表示パネル。
（３）
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第１画素に含まれる画素回路における第２トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第２トランジスタとで、互いに等しくなっている
（２）に記載の表示パネル。
（４）
前記第１信号線と、前記第３信号線とは、同一の信号線であり、
前記第２信号線と、前記第４信号線とは、同一の信号線である
（１）ないし（３）のいずれか１つに記載の表示パネル。
（５）
前記第１信号線および前記第２信号線は、それぞれ、本線の延在方向と交差する方向に延在する第１分枝を有し、
前記第１トランジスタのソース電極またはドレイン電極が、前記第１分枝に接続されている
（１）ないし（４）のいずれか１つに記載の表示パネル。
（６）
前記第１トランジスタにおいて、前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１信号線および前記第２信号線の本線の延在方向と平行となっている
（１）ないし（５）のいずれか１つに記載の表示パネル。
（７）
発光色の種類の数および各画素に含まれるサブピクセルの数は、ともに、４であり、
４つのサブピクセルは、田の字配列となっており、
前記４つのサブピクセルのうち左側または右側の２つのサブピクセルが、行方向から前記第１信号線と前記第２信号線とによって挟まれている
（４）ないし（６）のいずれか１つに記載の表示パネル。
（８）
２本の画素行を１ユニットとしたときに１ユニットごとに２本ずつ割り当てられ、かつ各画素の選択に用いられる複数の走査線と、
１ユニットごとに１本ずつ割り当てられ、かつ各画素への駆動電流の供給に用いられる複数の電源線と
を備え、
各走査線は、１ユニット内で同一発光色の複数のサブピクセルに接続され、
各電源線は、１ユニット内の全てのサブピクセルに接続されている
（１）ないし（７）のいずれか１つに記載の表示パネル。
（９）
各走査線は、２本の第２分枝を有し、
各第２分枝は、田の字配列の中央を横断している
（８）に記載の表示パネル。
（１０）
前記第１トランジスタのゲート電極は、前記第２分枝に接続されている
（９）に記載の表示パネル。
（１１）
各電源線は、２本の第３分枝を有し、
各第３分枝は、田の字配列の中央を横断している
（９）または（１０）に記載の表示パネル。
（１２）
前記画素回路は、
前記第１トランジスタと、
ゲート電極、ソース電極およびドレイン電極を含み、前記発光素子を駆動する第２トランジスタと、
前記第２トランジスタのゲート−ソース間電圧を保持する保持容量と
を含んで構成され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第１画素に含まれる画素回路における第２トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第２トランジスタとで、互いに等しくなっている
（４）ないし（１１）のいずれか１つに記載の表示パネル。
（１３）
前記第１信号線、前記第２信号線、前記第３信号線、および前記第４信号線は、行方向において、この順に並んで配置されている
（１）ないし（３）のいずれか１つに記載の表示パネル。
（１４）
前記第１信号線および前記第２信号線は、それぞれ、本線の延在方向と交差する方向に延在する分枝を有し、
前記第１トランジスタのソース電極またはドレイン電極が、前記分枝に接続されている
（１３）に記載の表示パネル。
（１５）
前記第１トランジスタにおいて、前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向が、前記第１信号線および前記第２信号線の本線の延在方向と平行となっている
（１４）に記載の表示パネル。
（１６）
発光色の種類の数および各画素に含まれるサブピクセルの数は、ともに、４であり、
４つのサブピクセルは、田の字配列となっており、
前記４つのサブピクセルのうち左側の２つのサブピクセルが、行方向から前記第１信号線と前記第２信号線とによって挟まれており、
前記４つのサブピクセルのうち右側の２つのサブピクセルが、行方向から前記第３信号線と前記第４信号線とによって挟まれている
（１３）ないし（１５）のいずれか１つに記載の表示パネル。
（１７）
表示パネルと、前記表示パネルを駆動する駆動回路とを備え、
前記表示パネルは、
発光色の互いに異なる複数種類のサブピクセルを含み、かつマトリクス状に配置された複数の画素と、
第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線と、
第１画素行と列方向において隣接する第２画素行に含まれる、前記第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線と
を有し、
前記第１画素および前記第２画素は、それぞれ、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、ゲート電極、ソース電極およびドレイン電極を含む第１トランジスタを含んで構成され、
前記第１画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第１信号線および前記第２信号線のうち左側の信号線に接続され、
前記第２画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第３信号線および前記第４信号線のうち右側の信号線に接続され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている
表示装置。
（１８）
表示装置を備え、
前記表示装置は、
表示パネルと、
前記表示パネルを駆動する駆動回路と
を有し、
前記表示パネルは、
発光色の互いに異なる複数種類のサブピクセルを含み、かつマトリクス状に配置された複数の画素と、
第１画素行に含まれる第１画素を行方向から挟み込む第１信号線および第２信号線と、
第１画素行と列方向において隣接する第２画素行に含まれる、前記第１画素と同色の発光色の第２画素を行方向から挟み込む第３信号線および第４信号線と
を有し、
前記第１画素および前記第２画素は、それぞれ、発光素子と、前記発光素子を駆動する画素回路とを有し、
前記画素回路は、ゲート電極、ソース電極およびドレイン電極を含む第１トランジスタを含んで構成され、
前記第１画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第１信号線および前記第２信号線のうち左側の信号線に接続され、
前記第２画素に含まれる画素回路において、前記第１トランジスタのソース電極またはドレイン電極は、前記第３信号線および前記第４信号線のうち右側の信号線に接続され、
前記ゲート電極、前記ソース電極および前記ドレイン電極の配列方向および並び順が、前記第１画素に含まれる画素回路における第１トランジスタと、前記第２画素に含まれる画素回路における第１トランジスタとで、互いに等しくなっている
電子機器。
【符号の説明】
【００９９】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１，１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗ…画素、１２，１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗ…画素回路、１３…有機ＥＬ素子、１４…表示画素、１４Ａ，１５Ａ…ゲート電極、１４Ｂ，１５Ｂ…ソース電極、１４Ｃ，１５Ｃ…ドレイン電極、１５Ｄ…コンタクト、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２２Ａ…映像信号、２３…信号線駆動回路、２４…走査線駆動回路、２５…電源線駆動回路、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃｓ…保持容量、ＤＴＬ，ＤＴＬ（ｍ），ＤＴＬ（ｍ＋１），ＤＴＬ（ｍ＋２），ＤＴＬ（ｍ＋３）…信号線、ＤＳＬ，ＤＳＬ（ｊ），ＤＳＬ（ｉ＋１）…電源線、ＧＮＤ…グラウンド線、Ｉｄｓ…電流、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｖｃｃ，Ｖｏｆｓ，Ｖｏｎ，Ｖｓｉｇ，Ｖｓｓ…電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｌｅｄ…有機ＥＬ素子の電圧、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ，ＷＳＬ（ｎ），ＷＳＬ（ｎ＋１）…走査線、Δｔ，Δｔ１，Δｔ２，Δｔ３…待ち時間。
【図１】
2014029423.tif 000003
【図２】
2014029423.tif 000004
【図３】
2014029423.tif 000005
【図４】
2014029423.tif 000006
【図５】
2014029423.tif 000007
【図６】
2014029423.tif 000008
【図７】
2014029423.tif 000009
【図８】
2014029423.tif 000010
【図９】
2014029423.tif 000011
【図１０】
2014029423.tif 000012
【図１１】
2014029423.tif 000013
【図１２】
2014029423.tif 000014
【図１３】
2014029423.tif 000015
【図１４】
2014029423.tif 000016
【図１５】
2014029423.tif 000017
【図１６】
2014029423.tif 000018
【図１７】
2014029423.tif 000019
【図１８】
2014029423.tif 000020
【図１９】
2014029423.tif 000021
【図２０】
2014029423.tif 000022
【図２１】
2014029423.tif 000023