(57)【要約】【課題】  複数の磁気記憶素子を高密度に配置しつつ、磁気記憶素子の誤書き込みを低減する。【解決手段】  磁気メモリは、複数の磁気記憶素子２０を含む。複数の磁気記憶素子２０の各々は、磁化方向が可変の記憶層３１と、磁化方向が不変の参照層３３と、記憶層３１及び参照層３３に挟まれた非磁性層３２とを含む。複数の磁気記憶素子２０は、高さが異なる複数のレベル層に分けて配置される。【選択図】  図１
2014063804.tif 000002
【特許請求の範囲】
【請求項１】
複数の磁気記憶素子と、
第１及び第２のビット線と、
前記第１及び第２のビット線に交差する複数のワード線と、
を具備し、
前記複数の磁気記憶素子の各々は、磁化方向が可変の記憶層と、磁化方向が不変の参照層と、前記記憶層及び前記参照層に挟まれた非磁性層とを含み、
前記複数の磁気記憶素子は、高さが異なる複数のレベル層に分けて配置され、
前記複数の磁気記憶素子は、千鳥配置を有し、
前記複数の磁気記憶素子は、第１及び第２のグループに分割され、
前記第１のグループは、第１のレベル層に配置され、
前記第２のグループは、前記第１のレベル層より高い第２のレベル層に配置され、
前記第１のグループは、前記第１のビット線の下方に配置され、
前記第２のグループは、前記第２のビット線の下方に配置され、
前記複数の磁気記憶素子は、前記複数のワード線間に１個置きに配置されることを特徴とする磁気メモリ。
【請求項２】
複数の磁気記憶素子を具備し、
前記複数の磁気記憶素子の各々は、磁化方向が可変の記憶層と、磁化方向が不変の参照層と、前記記憶層及び前記参照層に挟まれた非磁性層とを含み、
前記複数の磁気記憶素子は、高さが異なる複数のレベル層に分けて配置されることを特徴とする磁気メモリ。
【請求項３】
前記複数の磁気記憶素子は、千鳥配置を有することを特徴とする請求項２に記載の磁気メモリ。
【請求項４】
前記複数の磁気記憶素子は、第１及び第２のグループに分割され、
前記第１のグループは、第１のレベル層に配置され、
前記第２のグループは、前記第１のレベル層より高い第２のレベル層に配置されることを特徴とする請求項２又は３に記載の磁気メモリ。
【請求項５】
第１及び第２のビット線をさらに具備し、
前記第１のグループは、前記第１のビット線の下方に配置され、
前記第２のグループは、前記第２のビット線の下方に配置されることを特徴とする請求項４に記載の磁気メモリ。
【請求項６】
前記第１及び第２のビット線に交差する複数のワード線をさらに具備し、
前記複数の磁気記憶素子は、前記複数のワード線間に１個置きに配置されることを特徴とする請求項５に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁性層の磁化状態により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。
【０００３】
通常、複数のＭＴＪ素子は、同一レイヤ（同一レベル）に所定の規則に従って配置される。ＭＴＪ素子を所望の平面形状に加工するためのハードマスクは、例えば以下の２つの方法によって形成される。第１の方法は、リソグラフィを一回行ってレジストパターンを形成し、レジストパターンをマスクとしてハードマスク材をエッチングする。第２の方法は、まず一回目のリソグラフィで縦方向にライン状に延びる第１のレジストパターンを形成し、第１のレジストパターンをマスクとしてハードマスク材をエッチングする。続いて、二回目のリソグラフィで横方向にライン状に延びる第２のレジストパターンを形成し、第２のレジストパターンをマスクとしてハードマスク材を再度エッチングする。上記いずれの方法においても、ハードマスクを形成した後に、これをマスクとしてＭＴＪ素子を加工する。
【０００４】
ＭＲＡＭの大容量化によりＭＴＪ素子のサイズが微細化されると、上記第１の方法ではＭＴＪ素子の形成が困難になり、上記第２の方法が必要になる。しかし、上記第２の方法は、第１の方法と比較してＭＴＪ素子の形成に必要な工程数が大幅に増加（第２の方法の工程数は第１の方法の工程数の４倍程度）することが大きな課題となっている。
【０００５】
また、ハードマスク形成後に、例えばＩＢＥ（Ion Beam Etching）によりＭＴＪ素子を加工する。このとき、イオンビームを斜めからＭＴＪ膜に照射することでＭＴＪ素子がピラー状に加工される。ＭＲＡＭの大容量化によりＭＴＪ素子の配置が高密度になると、このような斜めイオン照射によるエッチングにおいて、隣接するＭＴＪ素子によるシャドーイング効果でＭＴＪ素子の加工不良が発生する。これにより、隣接するＭＴＪ素子がショートしてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１５４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、複数の磁気記憶素子を高密度に配置でき、かつ磁気記憶素子の誤書き込みを低減することが可能な磁気メモリを提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る磁気メモリは、複数の磁気記憶素子を具備し、前記複数の磁気記憶素子の各々は、磁化方向が可変の記憶層と、磁化方向が不変の参照層と、前記記憶層及び前記参照層に挟まれた非磁性層とを含み、前記複数の磁気記憶素子は、高さが異なる複数のレベル層に分けて配置される。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係るＭＲＡＭのレイアウト図。
【図２】図１に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図。
【図３】図１に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図。
【図４】図１に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図。
【図５】ＭＴＪ素子の断面図。
【図６】ＭＲＡＭの回路図。
【図７】非磁性体及び磁性体に電流を流した場合に発生する磁場の様子を説明する図。
【図８】比較例に係る誤書き込みの様子を説明する図。
【図９】本実施形態に係る書き込みの様子を説明する図。
【図１０】書き込み時におけるＭＴＪ素子の磁化状態の一例を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［１．ＭＲＡＭの構成］
図１は、本実施形態に係るＭＲＡＭ（磁気メモリ）のレイアウト図である。図２は、図１に示したＡ−Ａ´線に沿ったＭＲＡＭの断面図である。図３は、図１に示したＢ−Ｂ´線に沿ったＭＲＡＭの断面図である。図４は、図１に示したＣ−Ｃ´線に沿ったＭＲＡＭの断面図である。
【００１２】
Ｐ型半導体基板１０は、その表面領域に素子分離絶縁層１１が形成され、素子分離絶縁層１１が形成されていない領域が素子を形成する素子領域（アクティブ領域）ＡＡである。アクティブ領域ＡＡは、半導体基板１０に複数個設けられている。１本のビット線対ＢＬ，／ＢＬの下方に配置された複数のアクティブ領域ＡＡは、千鳥配置（ジグザグ配置）を有する。素子分離絶縁層１１は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。
【００１３】
各アクティブ領域ＡＡには、選択トランジスタ１２が設けられている。選択トランジスタ１２は、例えば、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなる。選択トランジスタ１２は、ソース領域１３、ドレイン領域１４、ゲート絶縁膜１５、ゲート電極ＧＣ、キャップ層１６、及び側壁１７から構成される。
【００１４】
ソース領域１３及びドレイン領域１４は、アクティブ領域ＡＡ内に互いに離間して設けられ、また、アクティブ領域ＡＡ内に高濃度のＮ型不純物を導入して形成されたＮ＋型拡散領域により構成される。ソース領域１３及びドレイン領域１４間のアクティブ領域ＡＡ上には、ゲート絶縁膜１５を介して、Ｙ方向に延在するゲート電極ＧＣが設けられている。ゲート電極ＧＣは、ワード線ＷＬとして機能する。ゲート電極ＧＣ上には、絶縁性のキャップ層１６が設けられている。ゲート電極ＧＣの側面には、絶縁性の側壁１７が設けられている。ソース領域１３上には、コンタクトプラグ（ＣＢ）１８が設けられている。ドレイン領域１４上には、コンタクトプラグ（ＣＢ）１９が設けられている。
【００１５】
以下では、ビット線対ＢＬ１，／ＢＬ１に接続されるメモリセルアレイの構造について説明するが、その他のビット線対ＢＬ，／ＢＬに接続されるメモリセルアレイの構造も同様である。
【００１６】
本実施形態では、ビット線ＢＬ１の下方に配置される複数のＭＴＪ素子（磁気記憶素子）と、ビット線／ＢＬ１の下方に配置される複数のＭＴＪ素子とは、異なるレベル層に配置される。以後、ビット線ＢＬ１の下方に配置されるＭＴＪ素子を２０−１と表記し、ビット線／ＢＬ１の下方に配置されるＭＴＪ素子を２０−２と表記するが、ＭＴＪ素子２０−１とＭＴＪ素子２０−２とは同じ構造である。また、ＭＴＪ素子２０−１とＭＴＪ素子２０−２とを特に区別する必要がない場合は、単にＭＴＪ素子２０を表記する。
【００１７】
図２及び図３に示すように、ビット線ＢＬ１の下方に配置される複数のＭＴＪ素子２０−１は、同一レベル層に配置される。ビット線／ＢＬ１の下方に配置される複数のＭＴＪ素子２０−２は、同一レベル層に配置される。さらに、ＭＴＪ素子２０−１とＭＴＪ素子２０−２とは、異なるレベル層に配置される。図２及び図３の例では、ＭＴＪ素子２０−１は、ＭＴＪ素子２０−２より上層に配置される。
【００１８】
複数のＭＴＪ素子２０−１は、複数のワード線ＷＬ間に１個置きに配置される。同様に、複数のＭＴＪ素子２０−２、複数のワード線ＷＬ間に１個置きに配置される。ビット線対ＢＬ１，／ＢＬ１の下方に配置された複数のＭＴＪ素子２０は、千鳥配置（ジグザグ配置）を有する。
【００１９】
ビット線ＢＬ１の下方のコンタクトプラグ１９上には、ビアプラグＶＡを介してＭＴＪ素子２０−１が設けられている。ビット線／ＢＬ１の下方のコンタクトプラグ１９上には、ＭＴＪ素子２０−２が設けられている。ＭＴＪ素子２０−２上には、ビアプラグＶＣが設けられている。コンタクトプラグ１８上には、ビアプラグＶＢが設けられている。
【００２０】
ＭＴＪ素子２０−１上には、Ｙ方向に延在する上部電極ＵＥが設けられ、この上部電極ＵＥは、ビット線／ＢＬ１の下方に配置されたビアプラグＶＢに電気的に接続される。ＭＴＪ素子２０−１上に設けられた上部電極ＵＥは、ビアプラグＶ１を介して、Ｘ方向に延在するビット線／ＢＬ１（Ｍ１）に電気的に接続される。
【００２１】
ビアプラグＶＣ上には、Ｙ方向に延在する上部電極ＵＥが設けられ、この上部電極ＵＥは、ビット線ＢＬ１の下方に配置されたビアプラグＶＢに電気的に接続される。ＭＴＪ素子２０−２の上方に設けられた上部電極ＵＥは、ビアプラグＶ１を介して、Ｘ方向に延在するビット線ＢＬ１（Ｍ１）に電気的に接続される。半導体基板１０とビット線との間は、層間絶縁層２１で満たされている。
【００２２】
次に、ＭＴＪ素子２０の構成について説明する。図５は、ＭＴＪ素子２０の断面図である。
【００２３】
ＭＴＪ素子２０は、下から順に、下地層３０、記憶層３１、非磁性層（トンネルバリア層）３２、参照層３３、非磁性層（スペーサ層）３４、シフト調整層３５、ハードマスク層３６が積層されて構成されている。図中の矢印は、磁化の様子を表している。ＭＴＪ素子２０の平面形状については特に制限はなく、例えば円や楕円である。
【００２４】
記憶層３１及び参照層３３はそれぞれ、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子２０は、記憶層３１及び参照層３３の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化ＭＴＪ素子である。なお、ＭＴＪ素子２０は、記憶層３１及び参照層３３の磁化方向がそれぞれ面内方向を向く、面内磁化ＭＴＪ素子であってもよい。
【００２５】
記憶層３１は、磁化方向が可変である（反転する）。参照層３３は、磁化方向が不変である（固着している）。参照層３３は、記憶層３１よりも十分大きな垂直磁気異方性エネルギーを持つように設計される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層３１の磁化反転電流を小さくし、参照層３３の磁化反転電流を記憶層３１のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層３１と磁化方向が不変の参照層３３とを備えたＭＴＪ素子２０を実現できる。
【００２６】
非磁性層３２は、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層３２として絶縁体を用いた場合はトンネルバリア層と呼ばれる。トンネルバリア層３２としては、酸化マグネシウム（ＭｇＯ）などが用いられる。
【００２７】
シフト調整層３５は、参照層３３からの漏れ磁場を低減し、この漏れ磁場が記憶層３１に印加されて記憶層３１の保磁力（或いは磁化曲線）がシフトするのを抑制する機能を有する。ＭＴＪ素子２０を構成する記憶層３１及び参照層３３は磁性材料から構成されているため、外部に対して磁場を発生している。一般に、垂直磁化ＭＴＪ素子では、参照層３３から発生する漏れ磁場が面内磁化ＭＴＪ素子のそれに比べて大きい。また、参照層３３に比べて保磁力の小さい記憶層３１は、参照層３３からの漏れ磁場の影響を強く受ける。具体的には、参照層３３からの漏れ磁場の影響により、記憶層３１の保磁力（或いは磁化曲線）がシフトし、磁化反転電流の増加や、熱安定性の低下を引き起こす。このため、本実施形態のＭＴＪ素子２０は、参照層３３から記憶層３１に印加される漏れ磁場を低減するシフト調整層３５を備えている。
【００２８】
シフト調整層３５は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。シフト調整層３５は、参照層３３と同様に、磁化方向が不変である。シフト調整層３５と参照層３３との磁化方向は反平行に設定される。
【００２９】
スペーサ層３４は、シフト調整層３５と参照層３３の磁化方向を反平行に設定するために設けられている。また、スペーサ層３４は、シフト調整層３５と参照層３３とが熱工程によって混ざらないための耐熱性を有し、かつシフト調整層３５を形成する際の結晶配向を制御する機能も有している。スペーサ層３４としては、ルテニウム（Ｒｕ）、銀（Ａｇ）、或いは銅（Ｃｕ）などの非磁性金属を用いることができる。
【００３０】
下地層３０は、非磁性材料からなり、記憶層３１の結晶配向を制御するために設けられている。ハードマスク層３６は、例えば金属からなり、ＭＴＪ素子２０を加工する際のマスクとして用いられる。ハードマスク層３６は、上部電極としての役割も果たすように構成してもよい。ハードマスク層３６としては、タンタル（Ｔａ）などを用いることができる。
【００３１】
本実施形態では、ＭＴＪ素子２０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２０の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子２０は、記憶層３１と参照層３３との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００３２】
ＭＴＪ素子２０に対して、記憶層３１から参照層３３へ向かう書き込み電流を流すと、記憶層３１と参照層３３との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２０の抵抗値は最も低くなり、ＭＴＪ素子２０は低抵抗状態に設定される。ＭＴＪ素子２０の低抵抗状態を、例えばデータ“０”と規定する。
【００３３】
一方、ＭＴＪ素子２０に対して、参照層３３から記憶層３１へ向かう書き込み電流を流すと、記憶層３１と参照層３３との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２０の抵抗値は最も高くなり、ＭＴＪ素子２０は高抵抗状態に設定される。ＭＴＪ素子２０の高抵抗状態を、例えばデータ“１”と規定する。
【００３４】
これにより、ＭＴＪ素子２０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子２０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００３５】
ＭＴＪ素子２０からデータを読み出す場合は、ＭＴＪ素子２０に読み出し電圧を印加し、この時にＭＴＪ素子２０に流れる読み出し電流に基づいてＭＴＪ素子２０の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００３６】
次に、ＭＲＡＭの回路構成について説明する。図６は、ＭＲＡＭの回路図である。ＭＲＡＭは、複数のメモリセルＭＣからなるメモリセルアレイを備えており、各メモリセルＭＣは、ＭＴＪ素子２０及び選択トランジスタ１２から構成される。
【００３７】
具体的には、ＭＴＪ素子２０−１の一端は、ビット線／ＢＬ１に電気的に接続され、その他端は、選択トランジスタ１２のドレインに電気的に接続されている。ＭＴＪ素子２０−１に接続された選択トランジスタ１２のソースは、ビット線ＢＬ１に電気的に接続されている。
【００３８】
また、ＭＴＪ素子２０−２の一端は、ビット線ＢＬ１に電気的に接続され、その他端は、選択トランジスタ１２のドレインに電気的に接続されている。ＭＴＪ素子２０−２に接続された選択トランジスタ１２のソースは、ビット線／ＢＬ１に電気的に接続されている。
【００３９】
［２．誤書き込みの改善］
次に、書き込み時に起こる誤書き込みについて説明する。図７は、非磁性体及び磁性体に電流を流した場合に発生する磁場の様子を説明する図である。図７（ａ）が非磁性体の磁場、図７（ｂ）が磁性体の磁場を表している。
【００４０】
磁性体から発生する磁場は、非磁性体から発生する磁場より大きい。すなわち、非磁性体に電流Ｉｗを流した場合の磁束密度をＢ、磁性体（ＭＴＪ素子）に電流Ｉｗを流した場合の磁束密度をＢ´とすると、“Ｂ＜Ｂ´”の関係を有する。従って、ＭＲＡＭのデータ書き込み動作では、磁性体を含むＭＴＪ素子から発生する磁場が隣接するＭＴＪ素子の磁化に影響を及ぼす可能性がある。
【００４１】
図８は、データ書き込み時に選択ＭＴＪ素子から発生した磁場によって、選択ＭＴＪ素子に隣接する非選択ＭＴＪ素子の磁化が反転してしまう、誤書き込みの様子を説明する図である。図８は、全てのＭＴＪ素子が同一レベル層に配置される比較例における誤書き込みの様子を示している。図８では、ＭＴＪ素子を簡略化して示しており、図８の矢印は、記憶層の磁化を表している。
【００４２】
選択ＭＴＪ素子に書き込み電流Ｉｗを流すと、選択ＭＴＪ素子から磁場が発生する。比較例では、選択ＭＴＪ素子と非選択ＭＴＪ素子とが同一レベル層に配置されているので、選択ＭＴＪ素子と非選択ＭＴＪ素子との距離が小さい。このため、選択ＭＴＪ素子からの磁場が非選択ＭＴＪ素子に多く印加される。これにより、選択ＭＴＪ素子の書き込み後に、非選択ＭＴＪ素子の磁化が反転してしまう可能性がある。複数のＭＴＪ素子が高密度に配置されると、誤書き込みが起こる可能性がより高くなる。
【００４３】
図９は、本実施形態に係る書き込みの様子を説明する図である。比較例と同様に、選択ＭＴＪ素子に電流Ｉｗを流すと、選択ＭＴＪ素子から磁場が発生する。しかし、本実施形態では、選択ＭＴＪ素子に隣接する非選択ＭＴＪ素子は、選択ＭＴＪ素子と異なるレベル層に配置されており、比較例と比べて、選択ＭＴＪ素子と非選択ＭＴＪ素子との距離が大きい。このため、選択ＭＴＪ素子から非選択ＭＴＪ素子に印加される磁場が小さくなる。これにより、選択ＭＴＪ素子の書き込み後に、非選択ＭＴＪ素子の磁化が反転するのを抑制することができる。
【００４４】
［３．書き込み不良の改善］
次に、書き込み時に起こる書き込み不良について説明する。図１０は、書き込み時におけるＭＴＪ素子の磁化状態の一例を示す図である。図１０の矢印は、記憶層の磁化を表している。
【００４５】
図１０に示すように、データ書き込み時に、選択ＭＴＪ素子の磁化方向が、選択ＭＴＪ素子の周囲に配置された非選択ＭＴＪ素子の磁化方向と同じである（或いは、より緩和したケースとして、非選択ＭＴＪ素子の磁化がランダムではなく、ある方向に向いたものが多い）ような状況があり得る。このような場合、複数の非選択ＭＴＪ素子からの漏れ磁場（主に記憶層からの漏れ磁場）が選択ＭＴＪ素子に印加されるので、選択ＭＴＪ素子の磁化が反転しにくくなる。これにより、選択ＭＴＪ素子へのデータ書き込みが困難になり、書き込み不良が発生する。
【００４６】
しかしながら、本実施形態では、隣接するＭＴＪ素子間の距離が大きくなるため、非選択ＭＴＪ素子から選択ＭＴＪ素子に印加される漏れ磁場が小さくなる。これにより、全てのＭＴＪ素子が同一レベル層に配置される比較例に比べて、書き込み不良を抑制することが可能となる。
【００４７】
［４．効果］
以上詳述したように本実施形態では、ＭＲＡＭ（磁気メモリ）は、複数のＭＴＪ素子（磁気記憶素子）２０を具備し、複数のＭＴＪ素子２０は、高さが異なる複数のレベル層に分けて配置される。
【００４８】
従って本実施形態によれば、隣接するＭＴＪ素子間の距離を大きくすることができる。これにより、漏れ磁場に起因した誤書き込み及び書き込み不良を低減することができる。また、誤書き込み及び書き込み不良を低減しつつ、複数のＭＴＪ素子２０を高密度に配置することができる。これにより、ＭＲＡＭの大容量化を実現できる。
【００４９】
また、同一レベルに配置されるＭＴＪ素子２０の密度を低減することができる。これにより、同一レベルに配置されるＭＴＪ素子２０をピラー状に加工する際の製造工程数が低減できる。また、同一レベルに配置されるＭＴＪ素子２０を例えばＩＢＥで加工する場合、加工工程が容易になり、ＭＴＪ素子２０を所望の形状に加工することができる。例えば斜めイオン照射によってＭＴＪ膜をエッチングする場合、隣接するＭＴＪ素子によるシャドーイング効果でＭＴＪ素子の加工不良が発生するのを抑制できる。これにより、隣接するＭＴＪ素子がショートするのを抑制することができる。
【００５０】
なお、本実施形態では、ＭＴＪ素子を２層（２つのレベル層）に配置しているが、これに限定されるものではなく、ＭＴＪ素子を３層（３つのレベル層）以上に配置するようにしてもよい。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
ＡＡ…アクティブ領域、ＧＣ…ゲート電極、ＷＬ…ワード線、ＢＬ…ビット線、ＶＡ，ＶＢ，ＶＣ，Ｖ１…ビアプラグ、ＵＥ…上部電極、ＭＣ…メモリセル、１０…半導体基板、１１…素子分離絶縁層、１２…選択トランジスタ、１３…ソース領域、１４…ドレイン領域、１５…ゲート絶縁膜、１６…キャップ層、１７…側壁、１８，１９…コンタクトプラグ、２０…ＭＴＪ素子、２１…層間絶縁層、３０…下地層、３１…記憶層、３２…トンネルバリア層、３３…参照層、３４…スペーサ層、３５…シフト調整層、３６…ハードマスク層。
【図１】
2014063804.tif 000003
【図２】
2014063804.tif 000004
【図３】
2014063804.tif 000005
【図４】
2014063804.tif 000006
【図５】
2014063804.tif 000007
【図６】
2014063804.tif 000008
【図７】
2014063804.tif 000009
【図８】
2014063804.tif 000010
【図９】
2014063804.tif 000011
【図１０】
2014063804.tif 000012