(57)【要約】【課題】ＳＯＩ構造を有する半導体装置を微細化する。【解決手段】本実施形態の半導体装置は、半導体基板のメモリセル領域の上に形成された第１の絶縁膜と、第１の絶縁膜の上に形成された第１のポリシリコン層とを備える。第１のポリシリコン層の上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜及び制御ゲート電極が積層形成されたメモリセルトランジスタを備える。半導体基板の周辺回路領域の上に形成され、第２の絶縁膜、第２のポリシリコン層、第３の絶縁膜、前記第１のポリシリコン層と同じ材料を有する第３のポリシリコン層、電極間絶縁膜と同じ材料を有する第４の絶縁膜及び前記制御ゲート電極と同じ材料を有する第１の電極が積層形成された積層構造を備える。更に、前記積層構造は、前記第３のポリシリコン層と前記第４の絶縁膜と前記第１の電極を有する第１の容量素子を有する。【選択図】図２８
2014220367.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板のメモリセル領域の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された第１のポリシリコン層と、
前記第１のポリシリコン層の上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜及び制御ゲート電極が積層形成されたメモリセルトランジスタと、
前記半導体基板の周辺回路領域の上に形成され、第２の絶縁膜、第２のポリシリコン層、第３の絶縁膜、前記第１のポリシリコン層と同じ材料を有する第３のポリシリコン層、前記電極間絶縁膜と同じ材料を有する第４の絶縁膜及び前記制御ゲート電極と同じ材料を有する第１の電極が積層形成された積層構造と、
を備え、
前記積層構造は、前記第３のポリシリコン層と前記第４の絶縁膜と前記第１の電極を有する第１の容量素子を有することを特徴とする半導体装置。
【請求項２】
前記積層構造は、記第２のポリシリコン層と前記第３の絶縁膜と前記第３のポリシリコン層を有する第２の容量素子を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記積層構造は、前記半導体基板と前記第２の絶縁膜と前記第２のポリシリコン層を有する第３の容量素子を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板のメモリセル領域の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された第１のポリシリコン層と、
前記第１のポリシリコン層の上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜及び制御ゲート電極が積層形成されたメモリセルトランジスタと、
前記半導体基板の周辺回路領域の上に形成され、第２の絶縁膜、第２のポリシリコン層、第３の絶縁膜、前記第１のポリシリコン層と同じ材料を有する第３のポリシリコン層、前記電極間絶縁膜と同じ材料を有する第４の絶縁膜及び前記制御ゲート電極と同じ材料を有する第１の電極が積層形成された積層構造と、
を備え、
前記積層構造は、前記第１のポリシリコン層を有する抵抗素子を有することを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板のメモリセル領域の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された第１のポリシリコン層と、
前記第１のポリシリコン層の上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜及び制御ゲート電極が積層形成されたメモリセルトランジスタとを備え、
前記第１のポリシリコン層の下端部のワード線に沿う方向の幅寸法を、前記第１のポリシリコン層の上端部のワード線に沿う方向の幅寸法よりも小さくすると共に、
前記第１のポリシリコン層の上端部のワード線に沿う方向の幅寸法を、前記電荷蓄積層の下端部のワード線に沿う方向の幅寸法よりも小さくするように構成したことを特徴とする半導体装置。
【請求項６】
前記電荷蓄積層を第３のポリシリコン層で構成し、
前記第１のポリシリコン層のグレインサイズを、前記第３のポリシリコン層のグレインサイズよりも大きくすると共に、
前記第１のポリシリコン層の不純物濃度を、前記第３のポリシリコン層の不純物濃度よりも小さくするように構成したことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１のポリシリコン層の下には、シリコン窒化膜またはシリコン酸化膜が形成されていることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
前記電荷蓄積層のワード線に沿う方向の断面構成において、前記電荷蓄積層のうちの素子分離絶縁膜の中に埋設された部分の側壁面の傾きは、前記電荷蓄積層のうちの前記素子分離絶縁膜から露出した部分の側壁面の傾きよりも大きいことを特徴とする請求項５から７のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
メモリセル領域がＳＯＩ（silicon on insulator）構造であり、メモリセル領域と周辺回路領域の酸化膜の上面を同一高さに形成したＮＡＮＤ型フラッシュメモリ装置が知られている。しかしながら、この構成では、メモリセル領域は領域が固相エピタキシャル成長によって作成される場合があるため、基板と活性領域の開口部が必要である。また、メモリセル領域と周辺回路領域はともにシリコン基板までＳＴＩ（shallow trench isolation）加工されており、メモリセル領域のＳＴＩが深いために、高集積化のために微細な幅（例えば３０ｎｍ以下）の活性領域を形成しようとすると、機械的強度が低下し、活性領域のパターンの倒壊やよれなどが発生しやすいという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８７１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＯＩ構造を有する半導体装置を微細化する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置は、半導体基板のメモリセル領域の上に形成された第１の絶縁膜と、第１の絶縁膜の上に形成された第１のポリシリコン層とを備える。第１のポリシリコン層の上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜及び制御ゲート電極が積層形成されたメモリセルトランジスタを備える。半導体基板の周辺回路領域の上に形成され、第２の絶縁膜、第２のポリシリコン層、第３の絶縁膜、前記第１のポリシリコン層と同じ材料を有する第３のポリシリコン層、前記電極間絶縁膜と同じ材料を有する第４の絶縁膜及び前記制御ゲート電極と同じ材料を有する第１の電極が積層形成された積層構造を備える。更に、前記積層構造は、前記第３のポリシリコン層と前記第４の絶縁膜と前記第１の電極を有する第１の容量素子を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図の一例
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図の一例
【図３】周辺回路領域の一部のレイアウトパターンを示す模式的な平面図の一例
【図４】（ａ）は図２のＡ−Ａ線に沿って示す模式的な断面図の一例、（ｂ）は図２のＢ−Ｂ線に沿って示す模式的な断面図の一例
【図５】周辺回路領域の低電圧系の周辺トランジスタのゲート電極構造を示すもので、（ａ）は図３のＣ−Ｃ線に沿って示す模式的な断面図の一例、（ｂ）は図３のＤ−Ｄ線に沿って示す模式的な断面図の一例
【図６】周辺回路領域の高電圧系の周辺トランジスタのゲート電極構造を示すもので、（ａ）は図３のＣ−Ｃ線に沿って示す模式的な断面図の一例、（ｂ）は図３のＤ−Ｄ線に沿って示す模式的な断面図の一例
【図７】（ａ）は製造途中における図４（ａ）相当図（その１）、（ｂ）は製造途中における図５（ａ）相当図（その１）、（ｃ）は製造途中における図６（ａ）相当図（その１）
【図８】（ａ）は製造途中における図４（ａ）相当図（その２）、（ｂ）は製造途中における図５（ａ）相当図（その２）、（ｃ）は製造途中における図６（ａ）相当図（その２）
【図９】（ａ）は製造途中における図４（ａ）相当図（その３）、（ｂ）は製造途中における図５（ａ）相当図（その３）、（ｃ）は製造途中における図６（ａ）相当図（その３）
【図１０】（ａ）は製造途中における図４（ａ）相当図（その４）、（ｂ）は製造途中における図５（ａ）相当図（その４）、（ｃ）は製造途中における図６（ａ）相当図（その４）
【図１１】（ａ）は製造途中における図４（ａ）相当図（その５）、（ｂ）は製造途中における図５（ａ）相当図（その５）、（ｃ）は製造途中における図６（ａ）相当図（その５）
【図１２】（ａ）は製造途中における図４（ａ）相当図（その６）、（ｂ）は製造途中における図５（ａ）相当図（その６）、（ｃ）は製造途中における図６（ａ）相当図（その６）
【図１３】（ａ）は製造途中における図４（ａ）相当図（その７）、（ｂ）は製造途中における図５（ａ）相当図（その７）、（ｃ）は製造途中における図６（ａ）相当図（その７）
【図１４】（ａ）は製造途中における図４（ａ）相当図（その８）、（ｂ）は製造途中における図５（ａ）相当図（その８）、（ｃ）は製造途中における図６（ａ）相当図（その８）
【図１５】（ａ）は製造途中における図４（ａ）相当図（その９）、（ｂ）は製造途中における図５（ａ）相当図（その９）、（ｃ）は製造途中における図６（ａ）相当図（その９）
【図１６】（ａ）は製造途中における図４（ａ）相当図（その１０）、（ｂ）は製造途中における図５（ａ）相当図（その１０）、（ｃ）は製造途中における図６（ａ）相当図（その１０）
【図１７】（ａ）は製造途中における図４（ａ）相当図（その１１）、（ｂ）は製造途中における図５（ａ）相当図（その１１）、（ｃ）は製造途中における図６（ａ）相当図（その１１）
【図１８】（ａ）は製造途中における図４（ａ）相当図（その１２）、（ｂ）は製造途中における図５（ａ）相当図（その１２）、（ｃ）は製造途中における図６（ａ）相当図（その１２）
【図１９】（ａ）は製造途中における図４（ａ）相当図（その１３）、（ｂ）は製造途中における図５（ａ）相当図（その１３）、（ｃ）は製造途中における図６（ａ）相当図（その１３）
【図２０】（ａ）は製造途中における図４（ａ）相当図（その１４）、（ｂ）は製造途中における図５（ａ）相当図（その１４）、（ｃ）は製造途中における図６（ａ）相当図（その１４）
【図２１】（ａ）は製造途中における図４（ａ）相当図（その１５）、（ｂ）は製造途中における図５（ａ）相当図（その１５）、（ｃ）は製造途中における図６（ａ）相当図（その１５）
【図２２】（ａ）は製造途中における図４（ａ）相当図（その１６）、（ｂ）は製造途中における図５（ａ）相当図（その１６）、（ｃ）は製造途中における図６（ａ）相当図（その１６）
【図２３】（ａ）は製造途中における図４（ａ）相当図（その１７）、（ｂ）は製造途中における図５（ａ）相当図（その１７）、（ｃ）は製造途中における図６（ａ）相当図（その１７）
【図２４】（ａ）は製造途中における図４（ｂ）相当図（その１８）、（ｂ）は製造途中における図５（ｂ）相当図（その１８）、（ｃ）は製造途中における図６（ｂ）相当図（その１８）
【図２５】（ａ）は製造途中における図４（ｂ）相当図（その１９）、（ｂ）は製造途中における図５（ｂ）相当図（その１９）、（ｃ）は製造途中における図６（ｂ）相当図（その１９）
【図２６】（ａ）は製造途中における図４（ｂ）相当図（その２０）、（ｂ）は製造途中における図５（ｂ）相当図（その２０）、（ｃ）は製造途中における図６（ｂ）相当図（その２０）
【図２７】（ａ）は製造途中における図４（ｂ）相当図（その２１）、（ｂ）は製造途中における図５（ｂ）相当図（その２１）、（ｃ）は製造途中における図６（ｂ）相当図（その２１）
【図２８】第２実施形態を示すものであり、（ａ）は図４（ａ）相当図、（ｂ）は容量素子の模式的な断面構成の一例であって図２９のＥ−Ｅ線に沿う模式的な断面図の一例
【図２９】容量素子のレイアウトパターンを示す平面図の一例
【図３０】コンタクトを形成した図２８（ｂ）相当図
【図３１】（ａ）は製造途中における図２８（ａ）相当図（その１）、（ｂ）は製造途中における図２８（ｂ）相当図（その１）
【図３２】（ａ）は製造途中における図２８（ａ）相当図（その２）、（ｂ）は製造途中における図２８（ｂ）相当図（その２）
【図３３】（ａ）は製造途中における図２８（ａ）相当図（その３）、（ｂ）は製造途中における図２８（ｂ）相当図（その３）
【図３４】（ａ）は製造途中における図２８（ａ）相当図（その４）、（ｂ）は製造途中における図２８（ｂ）相当図（その４）
【図３５】（ａ）は製造途中における図２８（ａ）相当図（その５）、（ｂ）は製造途中における図２８（ｂ）相当図（その５）
【図３６】（ａ）は製造途中における図２８（ａ）相当図（その６）、（ｂ）は製造途中における図２８（ｂ）相当図（その６）
【図３７】（ａ）は製造途中における図２８（ａ）相当図（その７）、（ｂ）は製造途中における図２８（ｂ）相当図（その７）
【図３８】（ａ）は製造途中における図２８（ａ）相当図（その８）、（ｂ）は製造途中における図２８（ｂ）相当図（その８）
【図３９】（ａ）は製造途中における図２８（ａ）相当図（その９）、（ｂ）は製造途中における図２８（ｂ）相当図（その９）
【図４０】（ａ）は製造途中における図２８（ａ）相当図（その１０）、（ｂ）は製造途中における図２８（ｂ）相当図（その１０）
【図４１】（ａ）は製造途中における図２８（ａ）相当図（その１１）、（ｂ）は製造途中における図２８（ｂ）相当図（その１１）
【図４２】（ａ）は製造途中における図２８（ａ）相当図（その１２）、（ｂ）は製造途中における図２８（ｂ）相当図（その１２）
【図４３】（ａ）は製造途中における図２８（ａ）相当図（その１３）、（ｂ）は製造途中における図２８（ｂ）相当図（その１３）
【図４４】（ａ）は製造途中における図２８（ａ）相当図（その１４）、（ｂ）は製造途中における図２８（ｂ）相当図（その１４）
【図４５】（ａ）は製造途中における図２８（ａ）相当図（その１５）、（ｂ）は製造途中における図２８（ｂ）相当図（その１５）
【図４６】（ａ）は製造途中における図２８（ａ）相当図（その１６）、（ｂ）は製造途中における図２８（ｂ）相当図（その１６）
【図４７】（ａ）は製造途中における図２８（ａ）相当図（その１７）、（ｂ）は製造途中における図２８（ｂ）相当図（その１７）
【図４８】（ａ）は製造途中における図２８（ａ）相当図（その１８）、（ｂ）は製造途中における図２８（ｂ）相当図（その１８）
【図４９】（ａ）は製造途中における図２８（ａ）相当図（その１９）、（ｂ）は製造途中における図２８（ｂ）相当図（その１９）
【図５０】（ａ）は製造途中における図２８（ａ）相当図（その２０）、（ｂ）は製造途中における図２８（ｂ）相当図（その２０）
【図５１】第３実施形態を示す抵抗素子の模式的な断面構成であって図５２のＦ−Ｆ線に沿う断面図の一例
【図５２】抵抗素子のレイアウトパターンを示す平面図の一例
【図５３Ａ】第４実施形態を示すもので、（ａ）は図４（ａ）相当図、（ｂ）は図４（ｂ）相当図
【図５３Ｂ】（ｃ）は図２相当図
【図５４】製造途中における図５３Ａ（ａ）相当図（その１）
【図５５】製造途中における図５３Ａ（ａ）相当図（その２）
【図５６】製造途中における図５３Ａ（ａ）相当図（その３）
【図５７】製造途中における図５３Ａ（ａ）相当図（その４）
【図５８】製造途中における図５３Ａ（ａ）相当図（その５）
【図５９】製造途中における図５３Ａ（ａ）相当図（その６）
【図６０】製造途中における図５３Ａ（ａ）相当図（その７）
【図６１】製造途中における図５３Ａ（ａ）相当図（その８）
【図６２】製造途中における図５３Ａ（ａ）相当図（その９）
【図６３】第５実施形態を示す図５３Ａ相当図
【図６４】第６実施形態を示す図５３Ａ相当図
【発明を実施するための形態】
【０００７】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００８】
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図の一例である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【０００９】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１０】
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図の一例である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる素子領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、素子領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１１】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の素子領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する素子領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する素子領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１２】
図３は、周辺回路領域の一部のレイアウトパターンを示す平面図の一例である。シリコン基板１には、素子領域３を囲うようにＳＴＩ２が形成されている。素子領域３の上部には、ゲート電極ＰＧが素子領域３を図３中上下方向に横切るように形成されている。素子領域３におけるゲート電極ＰＧの両側には、コンタクト４が形成されている。
【００１３】
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図４を参照しながら説明する。図４（ａ）は、図２のＡ−Ａ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図４（ｂ）は、図２のＢ−Ｂ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図である。
【００１４】
図４（ａ）、（ｂ）に示すように、シリコン基板１の上部には、絶縁膜８”（第１の絶縁膜）が形成され、絶縁膜８”上に素子領域３が素子分離溝６を介してＸ方向に離間して複数形成されている。素子領域３としては、例えばポリシリコン膜１８（第１のポリシリコン層）を用いている。素子分離溝６内には、素子分離絶縁膜７が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００１５】
メモリセルトランジスタＴｒｍは、素子領域３上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に設けられたゲート電極ＭＧと、素子領域３に形成された拡散層（図示しない）とを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層は、素子領域３の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１６】
ゲート絶縁膜８は、トンネル絶縁膜とも称する膜であり、例えばシリコン酸化膜を用いている。浮遊ゲート電極ＦＧとしては、例えばポリシリコン層（導電層）１０と、トラップ膜１１とを積層した膜を用いている。トラップ膜１１としては、シリコン窒化膜や、希土類酸化物を含む膜を用いている。電極間絶縁膜９は、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜、シリコン窒化膜または希土類酸化物を含む膜の単層膜や積層膜を用いている。本実施形態では、電極間絶縁膜９としては、シリコン酸化膜９ａ、シリコン窒化膜９ｂ、ハフニウム酸化膜９ｃを積層した積層膜を用いている。
【００１７】
制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１２で構成される。導電層１２としては、例えばタングステン（Ｗ）層を用いている。尚、導電層１２としては、ポリシリコン層と、タングステン（Ｗ）層を積層した積層膜を用いても良い。また、ポリシリコン層と、このポリシリコン層の上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造の膜を用いても良い。更に、導電層１２をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
【００１８】
また、図４（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、互いに電気的に分離されている。ゲート電極ＭＧ間にはメモリセル間絶縁膜（図示しない）が形成される。このメモリセル間絶縁膜としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いる。メモリセル間絶縁膜および制御ゲート電極ＣＧの上には、例えばシリコン窒化膜からなるライナー絶縁膜（図示しない）が形成され、このライナー絶縁膜上には、例えばシリコン酸化膜からなる層間絶縁膜（図示しない）が形成される。
【００１９】
また、本実施形態の周辺回路領域におけるゲート電極構造について、図５及び図６を参照しながら説明する。図５は低電圧系の周辺トランジスタのゲート電極構造を示し、図６は高電圧系の周辺トランジスタのゲート電極構造を示す。図５（ａ）及び図６（ａ）は、図３のＣ−Ｃ線に沿う断面を模式的に示す図であり、図５（ｂ）及び図６（ｂ）は、図３のＤ−Ｄ線に沿う断面を模式的に示す図である。
【００２０】
図５（ａ）、（ｂ）に示すように、低電圧系の周辺トランジスタのゲート電極構造は、シリコン基板１の素子領域３の上に形成されたゲート絶縁膜８’と、ゲート絶縁膜８’上に設けられたゲート電極ＰＧと、素子領域３に形成された拡散層（図示しない）とを含んで構成される。ゲート電極ＰＧは、ゲート絶縁膜８’の上に形成されたポリシリコン層１６と、このポリシリコン層１６の上に形成されたタングステン層１２とを有する。尚、ＳＴＩ２は、素子分離溝６と、この素子分離溝６内に埋め込まれた素子分離絶縁膜７とを有する。
【００２１】
また、図６（ａ）、（ｂ）に示すように、高電圧系の周辺トランジスタのゲート電極構造は、上記低電圧系の周辺トランジスタのゲート電極構造とほぼ同じであり、異なる点は、ゲート絶縁膜８”の膜厚が、低電圧系の周辺トランジスタのゲート絶縁膜８’の膜厚よりも厚いところである。
【００２２】
さて、上記した構成のＮＡＮＤ型フラッシュメモリ装置を製造する際において、本実施形態による製造方法を適用する加工工程について、図７〜図２７を参照して説明する。尚、図７（ａ）〜図２３（ａ）は、図２のＡ−Ａ線に沿う断面を模式的に示す図であり、図４（ａ）に対応する構造の断面である。図７（ｂ）〜図２３（ｂ）は、図３のＣ−Ｃ線に沿う断面を模式的に示す図であり、図５（ａ）に対応する構造の断面である。図７（ｃ）〜図２３（ｃ）は、図３のＣ−Ｃ線に沿う断面を模式的に示す図であり、図６（ａ）に対応する構造の断面である。また、図２４（ａ）〜図２７（ａ）は、図２のＢ−Ｂ線に沿う断面を模式的に示す図であり、図４（ｂ）に対応する構造の断面である。図２４（ｂ）〜図２７（ｂ）は、図３のＤ−Ｄ線に沿う断面を模式的に示す図であり、図５（ｂ）に対応する構造の断面である。図２４（ｃ）〜図２７（ｃ）は、図３のＤ−Ｄ線に沿う断面を模式的に示す図であり、図６（ｂ）に対応する構造の断面である。
【００２３】
まず、図７に示すシリコン基板１に対して、フォトリソグラフィを用いてメモリセル領域を開口させたフォトレジストマスクを形成した後、シリコン基板１のメモリセル領域をエッチングし、そして、フォトリソグラフィを用いて周辺回路領域の中の高電圧系領域を開口させたフォトレジストマスクを形成した後、シリコン基板１の周辺回路領域の中の高電圧系領域をエッチングする。これにより、図８に示すように、シリコン基板１のメモリセル領域の高さ、周辺回路領域の低電圧系領域の高さ、周辺回路領域の高電圧系領域の高さがそれぞれ異なるようにする。このとき、エッチングする（落とし込む）量は、図１６に示すように、メモリセル領域のゲート絶縁膜８の上面の高さと、低電圧系領域のゲート絶縁膜８’の上面の高さと、高電圧系領域のゲート絶縁膜８”の上面の高さとがほぼ同一になるように調整する。
【００２４】
次に、図９に示すように、シリコン基板１の上面に犠牲酸化としてシリコン酸化膜１５を形成する。この工程の後にウェル形成のための不純物導入を適宜行うことができる。続いて、シリコン酸化膜１５を剥離し、図１０に示すように、メモリセル領域の埋め込み酸化膜となると共に、高電圧系の周辺トランジスタ用のゲート絶縁膜８”となるゲート絶縁膜８”を形成する。このゲート絶縁膜８”としては、信頼性を考慮して、熱酸化膜を用いることが好ましい。尚、上記ゲート絶縁膜８”として、デポ系の酸化膜を用いても良い。また、上記ゲート絶縁膜８”の膜厚は、例えば３０〜４０ｎｍに設定されている。
【００２５】
次いで、フォトリソグラフィを用いて周辺回路領域の中の低電圧系領域を開口させたフォトレジストマスクを形成した後、例えば希フッ酸系のＷＥＴエッチングにより低電圧系領域のゲート絶縁膜８”をエッチングして剥離する。これにより、図１１に示す構成が得られる。続いて、図１２に示すように、熱酸化によりシリコン基板１の低電圧系領域の上に低電圧系のゲート酸化膜８’を形成する。
【００２６】
この後、図１３に示すように、ゲート絶縁膜８’、８”の上に周辺回路領域のゲート電極となるポリシリコン層１６を形成し、このポリシリコン層１６の上にシリコン窒化膜１７を形成する。この場合、上記ポリシリコン層１６は、例えばアモルファスシリコン層を成膜した後、このアモルファスシリコン層をアニールしてポリシリコン化するようにして形成することが好ましい。また、ポリシリコン層を直接成膜するようにしても良い。尚、ポリシリコン層１６に、ゲート電極が空乏化しない程度（例えば１×１０２０ｃｍ−３以上）のボロン、砒素またはリンなどを注入することができる。
【００２７】
次に、図１４に示すように、フォトリソグラフィを用いてメモリセル領域を開口させたフォトレジストマスクを形成した後、例えばＲＩＥ（reactive ion etching）を用いてメモリセル領域のシリコン窒化膜１７及びポリシリコン層１６をエッチングして除去する。そして、例えばＷＥＴエッチングにより、メモリセル領域の埋め込み酸化膜上部に入った上記ＲＩＥのダメージ除去を行う。このとき、周辺回路領域において、ポリシリコン１６上にシリコン酸化膜でなく、シリコン窒化膜１７を用いている理由を述べる。シリコン窒化膜１７の代わりにシリコン酸化膜を用いると、メモリセル領域の埋め込み酸化膜８’’上部に入るダメージを除去するＷＥＴエッチング（例えば、フッ酸処理）により、容量素子予定領域の周辺回路部分のポリシリコン間絶縁膜を酸化膜エッチングで削り取ることになり、後の説明する図３０の容量素子を形成できなくなるためである。ダメージ除去のRIEを行わない場合は、このシリコン窒化膜１７の代わりに、シリコン酸化膜を用いてもよい。
【００２８】
この後、図１５に示すように、メモリセル領域のチャネル領域となるポリシリコン層１８を形成する。このポリシリコン層１８は、例えばアモルファスシリコン層を成膜した後、このアモルファスシリコン層をアニールしてポリシリコン化するようにして形成することが好ましい。また、ポリシリコン層を直接成膜するようにしても良い。そして、電流駆動力を低下させないようにするために、上記ポリシリコン層１８の不純物濃度を、周辺回路領域のゲート電極として用いるポリシリコン層１６の不純物濃度よりも低く設定すると共に、上記ポリシリコン層１８のポリシリコン粒径を周辺回路領域のゲート電極として用いるポリシリコン層１６のポリシリコン粒径よりも大きく設定する。更に、メモリセル領域の素子分離溝の加工時のアスペクト比の低減、及び、メモリセルトランジスタのカットオフ特性の改善のために、ポリシリコン層１８の膜厚は例えば１００ｎｍ以下に設定することが望ましい。
【００２９】
次いで、図１６に示すように、ポリシリコン層１８の上にトンネル絶縁膜としてゲート絶縁膜８を形成する。ゲート絶縁膜８としては、例えばシリコン酸化膜を用いても良いし、シリコン窒化膜、ポリシリコン膜、若しくは希土類酸化膜を含む積層膜を用いても良い。続いて、図１７に示すように、ゲート絶縁膜８の上に電荷蓄積層（浮遊ゲート電極ＦＧ）１９を形成する。電荷蓄積膜１９としては、膜厚が例えば６〜８ｎｍ程度のポリシリコン層１０と、膜厚が例えば６〜７ｎｍ程度のトラップ膜１１を積層形成する。ポリシリコン層１０の代わりに、導電層として、Ｔｉ、Ｔａ、Ｍｏ、Ｗ等を含む金属層を用いても良いし、ポリシリコン層と、Ｔｉ、Ｔａ、Ｍｏ、Ｗ等を含む金属層とを積層した積層膜を用いてもよい。トラップ膜１１としては、シリコン窒化膜やハフニウム酸化膜等を用いることが好ましい。
【００３０】
この後、図１８に示すように、フォトリソグラフィを用いてメモリセル領域以外の領域を開口させたフォトレジストマスクを形成した後、例えばＲＩＥを用いてメモリセル領域以外の領域の電荷蓄積膜１９及びゲート絶縁膜８をエッチングして除去する。
【００３１】
次に、図１９に示すように、フォトリソグラフィを用いて周辺回路領域の低電圧領域及び高電圧領域を開口させたフォトレジストマスクを形成した後、低電圧領域及び高電圧領域のポリシリコン層１８を、例えば、ＲＩＥ法を用いてシリコン窒化膜１７をストッパとして除去することができる。その後、シリコン窒化膜１７をエッチングして除去する。なお、ポリシリコン層１８及びシリコン窒化膜１７を同時にエッチングすることも可能である。さらに、その後、フォトレジストマスクを除去する。これにより、全領域の高さがほぼ同じ高さに揃う構成となっている。
【００３２】
この後、図２０に示すように、素子分離溝６加工用のマスク材としてシリコン窒化膜２０を形成する。続いて、図２１に示すように、フォトリソグラフィを用いて素子分離溝６加工用のスペースパターンを開口させたフォトレジストマスクを形成した後、例えばＲＩＥを用いてエッチングし、素子分離溝６を形成する。尚、この素子分離溝６の加工時には、側壁転写加工を用いてもよい。
【００３３】
この構成の場合、メモリセル領域においては、シリコン窒化膜２０、電荷蓄積膜１９、ゲート絶縁膜８及びポリシリコン層１８を順次エッチングし、埋め込みの絶縁膜８”中でエッチングを停止させるようにする。このようにエッチングの加工（掘りこみ）量が比較的少ない構成であっても、埋め込み絶縁膜８”が存在するため、この素子分離溝６に素子分離絶縁膜７を埋め込めば、素子分離には十分な絶縁性が得られる。そして、この構成によれば、メモリセル領域の素子分離溝６の開口幅が微細化する構成であっても、エッチングの加工量が少なくなるから、アスペクト比を小さくすることができ、従って、パターンの倒れやより等の発生を防止することができる。
【００３４】
一方、周辺回路領域においては、図２１（ｂ）、（ｃ）に示すように、素子分離のために素子分離溝６の深さを絶縁膜８’、８”の下面よりも深くしており、素子分離に十分な絶縁性が得られている。
【００３５】
次に、素子分離溝６内に素子分離絶縁膜７を埋め込み、その後、ＣＭＰ(chemical mechanical polish)によってシリコン窒化膜２０をストッパにして平坦化を行うことにより、図２２に示す構成を得る。続いて、シリコン窒化膜２０を薬液等でエッチングして除去する。更に、素子分離絶縁膜７の上部をエッチバックして素子分離絶縁膜７の上面の高さとトラップ膜１１の上面の高さがほぼ同じになるようにする（図２３参照）。
【００３６】
この後、図２３に示すように、素子分離絶縁膜７及びトラップ膜１１の上に電極間絶縁膜（ブロック絶縁膜、インターポリ絶縁膜）９を形成する。本実施の形態では、電極間絶縁膜９に、例えば、３層の積層膜（シリコン酸化膜９ａ、シリコン窒化膜９ｂ、希土類酸化膜９ｃ）を用いた。
【００３７】
次いで、フォトリソグラフィを用いて周辺回路領域を開口させたフォトレジストマスクを形成した後、例えばＲＩＥ法を用いて周辺回路領域の電極間絶縁膜９をエッチングして除去する。これにより、図２４に示す構成が得られる。尚、図２４（ａ）（図２５（ａ）、図２６（ａ））は、図２のＢ−Ｂ線に沿う断面を模式的に示す図である。図２４（ｂ）（図２５（ｂ）、図２６（ｂ））は、図３のＤ−Ｄ線に沿う断面を模式的に示す図である。図２４（ｃ）（図２５（ｃ）、図２６（ｃ））は、図３のＤ−Ｄ線に沿う断面を模式的に示す図である。
【００３８】
続いて、図２５に示すように、電極間絶縁膜９及びポリシリコン層１６の上に、メモリセルトランジスタのワード線ＷＬとして機能する導電層１２を形成する。この導電層１２としては、例えばタングステン（Ｗ）層１２を用いている。この後、メモリセル領域のゲート加工を実行して電極分離用の溝２１を形成することにより、図２６に示す構成が得られる。続いて、周辺回路領域のゲート加工を実行することにより、図２７に示す構成が得られる。この後は、拡散層形成工程、層間絶縁膜形成工程、コンタクト形成工程、配線形成工程をそれぞれ実行することによりＮＡＮＤ型フラッシュメモリ装置が製造される。
【００３９】
尚、本実施形態におけるメモリセル領域のメモリセルトランジスタの構成は、ポリシリコン層１８で素子領域３が形成されている点を除けば、従来周知のＮＡＮＤ型フラッシュメモリ装置のメモリセルトランジスタと同様の構成である。
【００４０】
このような構成の本実施形態によれば、埋め込み絶縁膜としてのゲート絶縁膜８”の上に素子領域３（ポリシリコン層１８）を形成し、この素子領域３の上にゲート絶縁膜８を介してゲート電極ＭＧを形成するように構成し、素子分離溝６を浅溝化したので、高集積化のために微細な幅の活性領域を形成する構成であっても、機械的強度を高くすることができ、パターンの倒壊やよれなどの発生を防止することができる。また、本実施形態によれば、素子領域３としてポリシリコン層１８を用いたＳＯＩ構造のＮＡＮＤ型フラッシュメモリ装置において、ゲート電極（ＧＣ）加工以降の段差の発生を低減することができる。
【００４１】
（第２実施形態）
図２８ないし図５０は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第２実施形態では、メモリセル領域にメモリセルトランジスタ（第１実施形態と同じ構成のもの）を形成するプロセスにおいて、同時に周辺回路領域に容量素子を形成する。この容量素子の模式的な断面構成の一例を図２８（ｂ）に示す。尚、図２８（ａ）はメモリセルトランジスタ（第１実施形態と同じ構成のもの（図４（ａ）参照））の模式的な断面構成の一例を示す。
【００４２】
また、図２９は、容量素子のレイアウトパターンを示す平面図の一例である。尚、図２８（ｂ）は、図２９のＥ−Ｅ線に沿う断面図、図３０は図２９のＦ−Ｆ線に沿う断面図である。図２８（ｂ）及び図２９に示すように、シリコン基板１には、素子領域３を囲うようにＳＴＩ２が形成されている。ここで、ＳＴＩ２は、図２８に示すように、シリコン基板１中に至る素子分離溝６中に素子分離絶縁膜７を形成したものである。シリコン基板１の素子領域３の上に、ゲート絶縁膜８’（第２の絶縁膜）、ポリシリコン層１６（第２のポリシリコン層）、シリコン窒化膜１７、ポリシリコン層１８、電極間絶縁膜（例えば３層の積層膜）９及びタングステン層１２が順に形成されている。
【００４３】
そして、タングステン層１２の端部には、タングステン層１２を分断する溝２２が形成されている。溝２２により分断された端部タングステン層１２ａは、ポリシリコン層１８に接続されている。ポリシリコン層１６の端部の上面を露出させる溝２３が形成されている。そして、素子領域３の上面を露出させる溝２４が形成されている。ここで、溝２２、２３、２４には層間絶縁膜ＳＺが形成されている。
【００４４】
更に、図３０に示すように、中央部分のタングステン層１２の上面には、第１コンタクト２５が形成され、端部タングステン層１４ａの上面には、第２コンタクト２６が形成されている。更にまた、ポリシリコン層１６の端部の上面には、第３コンタクト２７が形成され、シリコン基板１（素子領域３）の端部の上面には、第４コンタクト２８が形成されている。
【００４５】
上記構成の容量素子の場合、第１コンタクト２５（タングステン層１２）と第２コンタクト２６（ポリシリコン層１８）と電極間絶縁膜９を有する第１容量素子が構成され、第２コンタクト２６（ポリシリコン層１８）と第３コンタクト２７（ポリシリコン層１６）とシリコン窒化膜を有する第２容量素子が構成され、第３コンタクト２７（ポリシリコン層１６）と第４コンタクト２８（シリコン基板１（素子領域３））とゲート酸化膜８‘を有する第３容量素子が構成されている。また、第１コンタクト２５と第３コンタクト２７を共通電極１とすると共に、第２コンタクト２６と第４コンタクト２８を共通電極２とすると、共通電極１と共通電極２との間に、第１容量素子の容量と第２容量素子の容量と第３容量素子の容量とを合成した容量を有する容量素子を構成することができる。
【００４６】
次に、上記構成の容量素子の製造方法を適用する加工工程について、図３１〜図５０を参照して説明する。尚、図３１（ａ）〜図５０（ａ）は、図２のＡ−Ａ線に沿う断面を模式的に示す図であり、図２８（ａ）に対応する構造の断面である。図３１（ｂ）〜図５０（ｂ）は、図２９のＥ−Ｅ線に沿う断面を模式的に示す図であり、図２８（ｂ）に対応する構造の断面を模式的に示す図である。
【００４７】
まず、図３１に示すシリコン基板１に対して、フォトリソグラフィを用いてメモリセル領域と周辺回路領域の中の容量素子形成領域を開口させたフォトレジストマスクを形成した後、シリコン基板１のメモリセル領域と容量素子形成領域をエッチングする。これにより、図３２に示す構成が得られる。
【００４８】
次に、図３３に示すように、シリコン基板１の上面に犠牲酸化としてシリコン酸化膜１５を形成する。その後、ウェル形成のための不純物導入を適宜行う。続いて、シリコン酸化膜１５を剥離し、図３４に示すように、メモリセル領域の埋め込み酸化膜８”となると共に、高電圧系の周辺トランジスタ用のゲート絶縁膜８”となるゲート絶縁膜８”を形成する。このゲート絶縁膜８”としては、信頼性を考慮して、熱酸化膜を用いている。尚、上記ゲート絶縁膜８”として、デポ系の酸化膜を用いても良い。また、上記ゲート絶縁膜８”の膜厚は、例えば３０〜４０ｎｍに設定されている。
【００４９】
次いで、フォトリソグラフィを用いて周辺回路領域の中の容量素子形成領域を開口させたフォトレジストマスクを形成した後、例えば希フッ酸系のＷＥＴエッチングにより容量素子形成領域のゲート絶縁膜８”をエッチングして剥離する。これにより、図３５に示す構成が得られる。続いて、図３６に示すように、熱酸化によりシリコン基板１の容量素子形成領域の上に低電圧系のゲート酸化膜８’を形成する。
【００５０】
この後、図３７に示すように、ゲート絶縁膜８’、８”の上に周辺回路領域のゲート電極となるポリシリコン層１６を形成し、このポリシリコン層１６の上にシリコン窒化膜１７を形成する。なお、このシリコン窒化膜１７は、図１９に示す工程のストッパとなるが、容量素子形成領域では容量素子の一部となる。この場合、上記ポリシリコン層１６は、例えばアモルファスシリコン層を成膜した後、このアモルファスシリコン層をアニールしてポリシリコン化するようにして形成することが好ましい。また、ポリシリコン層を直接成膜するようにしても良い。尚、ポリシリコン層１６に、ゲート電極が空乏化しない程度（例えば１×１０２０ｃｍ−３以上）のボロン、砒素またはリンなどを注入することができる。
【００５１】
次に、図３８に示すように、フォトリソグラフィを用いてメモリセル領域を開口させたフォトレジストマスクを形成した後、例えばＲＩＥ法を用いてメモリセル領域のシリコン窒化膜１７及びポリシリコン層１６をエッチングして除去する。そして、例えばＷＥＴエッチングにより、上記ＲＩＥのダメージ除去を行う。
【００５２】
この後、図３９に示すように、メモリセル領域のチャネル領域となるポリシリコン層１８を形成する。このポリシリコン層１８は、例えばアモルファスシリコン層を成膜した後、このアモルファスシリコン層をアニールしてポリシリコン化するようにして形成することが好ましい。また、ポリシリコン層を直接成膜するようにしても良い。そして、電流駆動力を低下させないようにするために、上記ポリシリコン層１８の不純物濃度を、周辺回路領域のゲート電極として用いるポリシリコン層１６の不純物濃度よりも低く設定すると共に、上記ポリシリコン層１８のポリシリコン粒径を周辺回路領域のゲート電極として用いるポリシリコン層１６のポリシリコン粒径よりも大きく設定する。更に、メモリセル領域の素子分離溝の加工時のアスペクト比の低減、及び、メモリセルトランジスタのカットオフ特性の改善のために、ポリシリコン層１８の膜厚は例えば１００ｎｍ以下に設定することが望ましい。尚、ポリシリコン層１８の上面の高さは、同一平面から例えば１０ｎｍ以下の範囲で揃っている。
【００５３】
次いで、図４０に示すように、ポリシリコン層１８の上にトンネル絶縁膜としてゲート絶縁膜８を形成する。ゲート絶縁膜８としては、例えばシリコン酸化膜を用いても良いし、シリコン窒化膜、ポリシリコン膜、若しくは希土類酸化膜を含む積層膜を用いても良い。続いて、図４１に示すように、ゲート絶縁膜８の上に電荷蓄積膜１９を形成する。電荷蓄積膜１９としては、膜厚が例えば６〜８ｎｍ程度のポリシリコン層１０と、膜厚が例えば６〜７ｎｍ程度のトラップ膜１１を積層形成する。ポリシリコン層１０の代わりに、導電層として、Ｔｉ、Ｔａ、Ｍｏ、Ｗ等を含む金属層を用いても良いし、ポリシリコン層と、Ｔｉ、Ｔａ、Ｍｏ、Ｗ等を含む金属層とを積層した積層膜を用いてもよい。トラップ膜１１としては、シリコン窒化膜やハフニウム酸化膜等を用いることが好ましい。
【００５４】
この後、図４２に示すように、フォトリソグラフィを用いて周辺回路領域の容量素子形成領域を開口させたフォトレジストマスクを形成した後、例えばＲＩＥ法を用いて容量素子形成領域の電荷蓄積膜１９及びゲート絶縁膜８をエッチングして除去する。
【００５５】
次に、図４３に示すように、素子分離溝６加工用のマスク材としてシリコン窒化膜２０を形成する。この後は、素子分離溝６を加工する工程（第１実施形態の図２１参照）と、素子分離溝６内に素子分離絶縁膜７を埋め込み、その後、ＣＭＰによってシリコン窒化膜２０をストッパにして平坦化を行う工程（第１実施形態の図２２参照）と、素子分離絶縁膜７の上部をエッチバックする工程等を実行する。続いて、シリコン窒化膜２０を薬液等でエッチングして除去することにより、図４４に示す構成が得られる。
【００５６】
この後、図４５に示すように、メモリセル領域の電荷蓄積膜１９及び容量素子形成領域のポリシリコン層１８の上に電極間絶縁膜（ブロック絶縁膜、インターポリ絶縁膜）９を形成する。この場合、電極間絶縁膜９としては、例えば３層の積層膜（シリコン酸化膜９ａ、シリコン窒化膜９ｂ、希土類酸化膜９ｃ）を用いる。
【００５７】
次に、図４６に示すように、フォトリソグラフィを用いて容量素子形成領域の中の一部の領域（符号Ａ１で示す領域）を開口させたフォトレジストマスクを形成した後、例えばＲＩＥ法を用いて容量素子形成領域の上記一部の領域の電極間絶縁膜９をエッチングして除去する。尚、この工程においては、周辺回路領域の低電圧系領域及び高電圧系領域の電極間絶縁膜９も除去する（図２４（ｂ）、（ｃ）参照）。
【００５８】
続いて、図４７に示すように、電極間絶縁膜９及びポリシリコン層１８の上に制御ゲート電極としてタングステン層１２を形成する。これにより、容量素子形成領域のＡ１領域において、タングステン層１２とポリシリコン層１８が接触するようになる。
【００５９】
次いで、図４８に示すように、メモリセル領域のゲート電極加工を実行し、ゲート絶縁膜８の上面までエッチングすることにより、電極分離用の溝２１を形成する。この後、図４９に示すように、フォトリソグラフィを用いて容量素子形成領域の一部の領域（符号Ａ２で示す領域）を開口させたフォトレジストマスクを形成した後、例えばＲＩＥ法を用いて容量素子形成領域の上記一部の領域についてポリシリコン層１６の上面までエッチングして溝２３を形成し、ポリシリコン層１６の端部の上面を露出させる。尚、この工程において、周辺回路領域の低電圧系領域及び高電圧系領域のゲート加工（図示しない）も同時に実行する。なお、この時、素子分離絶縁膜７の上面も同時にエッチングされる場合がある。
【００６０】
続いて、図５０に示すように、容量素子形成領域の電極を分離するために、フォトリソグラフィを用いて容量素子形成領域の一部の領域（符号Ａ３、Ａ４で示す領域）を開口させたフォトレジストマスクを形成した後、例えばＲＩＥを用いて容量素子形成領域の上記一部の領域をエッチングして溝２２、２４を形成し、タングステン層１２を分離する（即ち、少なくとも電極間絶縁膜９ａの上面に至るまでの溝を形成する）と共に、シリコン基板１（素子領域３）の端部の上面を露出させる。なお、この時、素子分離絶縁膜７の上面も同時にエッチングされる場合がある。この後は、イオンインプランテーション法などで拡散層導入を行い、層間膜を埋め込み、図３０に示すように、周知の方法を用いてコンタクト２４、２５、２６、２７を形成して、配線する。その結果、容量素子形成領域に積層された３種類の容量素子を形成することができる。なお、コンタクト２４、２５、２６、２７の形成領域や、電極分離するための領域は、容量素子形成領域全体と比べると非常に小さい面積であるため、これらの領域形成のための面積増は、ほとんど無視できる。
【００６１】
上述した以外の第２実施形態の構成は、第１実施形態と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、メモリセル領域にメモリセルトランジスタを形成するプロセスにおいて、同時に周辺回路領域に、ゲート絶縁膜８’（第２の絶縁膜）、ポリシリコン層１６（第２のポリシリコン層）、シリコン窒化膜１７、ポリシリコン層１８（第１のポリシリコン層）、電極間絶縁膜９及びタングステン層１２が積層形成された積層膜構造を形成し、ポリシリコン層１８と電極間絶縁膜９とタングステン層１２とから第１の容量素子を構成したので、素子領域３としてポリシリコン層１８を用いたＳＯＩ構造のＮＡＮＤ型フラッシュメモリ装置において、周辺回路領域に容量素子を形成することができる。
【００６２】
そして、第２実施形態によれば、ポリシリコン層１６とシリコン窒化膜１６とポリシリコン層１８とから第２の容量素子を構成し、シリコン基板１とゲート絶縁膜８’とポリシリコン層１６とから第３の容量素子を構成したので、３つの容量素子を積層することができ、容量素子の形成面積を低減することができる。そして、第２実施形態によれば、周辺回路領域に容量素子を形成する構成でありながら、工程数が増加することを抑制することができる。
【００６３】
（第３実施形態）
図５１及び図５２は、第３実施形態を示すものである。尚、第１実施形態または第２実施形態と同一構成には、同一符号を付している。第３実施形態では、メモリセル領域にメモリセルトランジスタ（第１実施形態と同じ構成のもの）を形成するプロセスにおいて、同時に周辺回路領域に抵抗素子を形成する。この抵抗素子の模式的な断面構成の一例を図５１に示す。そして、図５２は、抵抗素子のレイアウトパターンを示す平面図の一例である。尚、図５１は、図５２のＦ−Ｆ線に沿う断面図である。
【００６４】
図５１及び図５２に示すように、シリコン基板１には、素子領域３を囲うようにＳＴＩ２が形成されている。シリコン基板１の素子領域３の上に、ゲート絶縁膜８’、ポリシリコン層１６、シリコン窒化膜１７、ポリシリコン層１８、電極間絶縁膜（例えば３層の積層膜）９及びタングステン層１２が順に形成されている。
【００６５】
そして、タングステン層１２、電極間絶縁膜９、ポリシリコン層１８及びシリコン窒化膜１７の両端部には、溝２８が形成されており、ポリシリコン層１６の両端部の上面が露出している。また、ポリシリコン層１６及びゲート絶縁膜８’の一端部には、溝２９が形成されており、シリコン基板１（素子領域３）の上面が露出している。
【００６６】
更に、ポリシリコン層１６の両端部の上面には、第５コンタクト３０及び第６コンタクト３１が形成され、シリコン基板１の一端部の上面には、第７コンタクト３２が形成されている。上記構成の場合、第５コンタクト３０と第６コンタクト３１との間に、抵抗素子が構成される。尚、上記構成の抵抗素子の製造方法は、前述した容量素子の製造方法とほぼ同じであるから、説明を省略する。
【００６７】
上述した以外の第３実施形態の構成は、第１実施形態または第２実施形態と同じ構成となっている。従って、第３実施形態においても、第１実施形態または第２実施形態とほぼ同じ作用効果を得ることができる。特に、第３実施形態によれば、メモリセル領域にメモリセルトランジスタを形成するプロセスにおいて、同時に周辺回路領域に抵抗素子を形成することができる。この構成の抵抗素子では、ポリシリコン層１６にインプランテーションする不純物濃度を制御することにより、抵抗値の大きさを調整することができる。
【００６８】
（第４実施形態）
図５３ないし図６２は、第４実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。まず、第４実施形態のメモリセル領域におけるメモリセルトランジスタのゲート電極構造について、図５３Ａ及び図５３Ｂを参照しながら説明する。図５３Ａ（ａ）は、図５３Ｂ（ｃ）のＡ−Ａ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図５３Ａ（ｂ）は、図５３Ｂ（ｃ）のＢ−Ｂ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図５３Ｂ（ｃ）は、第４実施形態のメモリセル領域の一部のレイアウトパターンを示す模式的な平面図の一例である。
【００６９】
図５３Ａ（ａ）、（ｂ）に示すように、シリコン基板１の上部には、後述するダマシン加工のストッパとなるシリコン窒化膜（絶縁膜）３３が形成され、このシリコン窒化膜３３上に素子領域３が素子分離溝６を介してＸ方向に離間して複数形成されている。素子領域３としては、例えばポリシリコン膜を用いている。素子分離溝６内には、シリコン酸化膜を用いた素子分離絶縁膜７が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００７０】
メモリセルトランジスタＴｒｍは、素子領域３上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に設けられたゲート電極ＭＧと、素子領域３に形成された拡散層（図示しない）とを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層は、素子領域３の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００７１】
ゲート絶縁膜８は、トンネル絶縁膜とも称する膜であり、例えばシリコン酸化膜を用いている。浮遊ゲート電極ＦＧとしては、例えばポリシリコン層（導電層）１０を用いている。電極間絶縁膜９は、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜、シリコン窒化膜または希土類酸化物を含む膜の単層膜や積層膜を用いることが好ましい。制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１２で構成される。導電層１２としては、例えばポリシリコン層１２ａと、タングステン（Ｗ）層１２ｂを積層した積層膜を用いている。尚、導電層１２としては、例えば単層のタングステン（Ｗ）層を用いても良いし、また、ポリシリコン層と、このポリシリコン層の上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造の膜を用いても良い。更に、導電層１０をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
【００７２】
ここで、ワード線方向の断面において、上記ゲート電極構造においては、図５３Ａ（ａ）に示すように、素子領域３のポリシリコン層の上部の幅寸法を、下部の幅寸法よりも大きくすると共に、上部から下部へ向けてテーパ形状となるように構成した。これにより、チャネル領域の空乏層が伸びやすくなるため、非選択書込み時のチャネルブーストを改善させることができ、誤書き込みを抑制することができる。更に、ワード線方向の断面において、素子領域３のポリシリコン層の上端部の幅寸法を、浮遊ゲート電極ＦＧ（電荷蓄積層）の下端部の幅寸法よりも小さくするように構成した。これにより、ゲートからのチャネルの制御性を改善させることができる。このようにゲートの制御性を改善させることは、ゲート長が３０ｎｍ以下となっている近年のＮＡＮＤ型フラッシュメモリ装置においては、メモリセルのサブスレッショルド特性を改善させるうえで重要である。
【００７３】
また、ワード線方向の断面において、浮遊ゲート電極ＦＧのうちの素子分離絶縁膜７の中に埋設された部分の側壁面の傾きは、浮遊ゲート電極ＦＧのうちの素子分離絶縁膜７から露出した部分の側壁面の傾きよりも大きい。よって、浮遊ゲート電極ＦＧの上部の角部が鋭角にならない。その結果、浮遊ゲート電極ＦＧの上部の角部と制御ゲートＣＧ間の電極間絶縁膜９の電界集中を緩和することができ、電極間絶縁膜の電気的破壊を防止することができる。
【００７４】
また、図５３Ａ（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、互いに電気的に分離されている。ゲート電極ＭＧ間にはメモリセル間絶縁膜（図示しない）が形成される。このメモリセル間絶縁膜としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いる。尚、ゲート電極ＭＧ間に例えばエアギャップを設けても良い。メモリセル間絶縁膜および制御ゲート電極ＣＧの上には、例えばシリコン窒化膜からなるライナー絶縁膜（図示しない）が形成され、このライナー絶縁膜上には、例えばシリコン酸化膜からなる層間絶縁膜（図示しない）が形成される。
【００７５】
次に、上記した構成のＮＡＮＤ型フラッシュメモリ装置を製造する際において、本実施形態による製造方法を適用する加工工程について、図５４〜図６２を参照して説明する。尚、図５４〜図６２は、図５３Ｂ（ｃ）のＡ−Ａ線に沿う断面を模式的に示す図であり、図５３Ａ（ａ）に対応する構造の断面である。
【００７６】
まず、図５４に示すように、シリコン基板１上に、後のダマシン加工のストッパとなるシリコン窒化膜３３を形成し、その上に、後の素子分離絶縁膜７となるシリコン酸化膜３４を形成する。このシリコン酸化膜３４の膜厚は、素子領域３（チャネル領域）、ゲート絶縁膜８、電荷蓄積膜１９及び電極間絶縁膜９の合計膜厚（落とし込む予定の分の膜厚）とほぼ等しくなるように設定する。更に、シリコン酸化膜３４の上に、マスク材としてシリコン窒化膜３５及びシリコン酸化膜３６を形成する。
【００７７】
続いて、図５５に示すように、フォトリソグラフィを用いて素子領域３（チャネル領域）を形成するための開口部を開口させたフォトレジストマスクを形成した後、例えばＲＩＥを用いてマスク加工を行い、チャネル形成領域を一番下のシリコン窒化膜３３をストッパとして加工する。尚、シリコン基板１直上のシリコン窒化膜３３は、上記加工時のストッパとし用いているものであるから、必ずしもシリコン窒化膜である必要はなく、シリコン酸化膜の加工深さ制御性が許す範囲であれば、シリコン酸化膜を用いても良い。ここで、開口ＴＰは下から上に行くに従い幅が広くなる逆テーパ形状になるような条件で加工を行う。
【００７８】
この後、図５６に示すように、開口ＴＰ中にチャネル領域となるポリシリコン層３７を形成した後、アニールを行う。アニールは、ポリシリコン層３７のグレインを成長させて大きくするために行うものであり、ここでは、５００℃程度から８００℃程度のＮ２アニールを行う。チャネル領域の駆動電流を確保するために電子移動度が高いほうが望ましく、ポリシリコンの電子移動度を高くするためには、ポリシリコンのグレインサイズを大きくする必要があり、グレインサイズを大きくすることに適したアニール条件を用いることが好ましい。尚、電荷蓄積膜のポリシリコン層には、上記アニール条件は求められない。また、ポリシリコン層３７を形成する代わりに、アモルファスシリコン膜を形成しても良い。
【００７９】
次に、図５７に示すように、ポリシリコン層３７を、必要なチャネル層膜厚となるところまで、エッチバックする。その結果、ポリシリコン層３７の上部の幅寸法が、下部の幅寸法よりも大きいテーパ形状となる。そして、図５８に示すように、ポリシリコン層３７の上にゲート絶縁膜８を熱酸化やＳＰＡ酸化などの酸化プロセスを用いて形成する。
【００８０】
この後、図５９に示すように、開口ＴＰ中のゲート絶縁膜８上に電荷蓄積膜（浮遊ゲート電極ＦＧ）のポリシリコン層１０を形成する。開口ＴＰが逆テーパ形状になっているため、活性領域３のポリシリコン層の上端部の幅寸法がポリシリコン層の下端部の幅寸法よりも小さくなる。また、このポリシリコン層１０としては、不純物濃度を１０の２０乗以上と非常に高く設定すると共に、チャネル領域のポリシリコン層３７よりもグレインサイズを小さくするように構成する。このように構成することで、電荷蓄積層の空乏化によるカップリングロスを防ぐことができる。なお、電荷蓄積層のポリシリコン層１０は、チャネル領域のように高い電子移動度を求められないため、不純物濃度を高くすることができる。
【００８１】
次いで、図６０に示すように、シリコン窒化膜３５をストッパとしてＣＭＰを用いてポリシリコン膜１０を平坦化する。続いて、図６１に示すように、例えば熱燐酸を用いてシリコン窒化膜３５を剥離し、電荷蓄積膜のポリシリコン層１０の上面及び側面を露出させる。
【００８２】
この後、図６２に示すように、シリコン酸化膜３４、電荷蓄積層のポリシリコン層１０の上面及び側面の上に、電極間絶縁膜９を形成する。更に、図５３Ａ（ａ）に示すように、電極間絶縁膜９の上に制御ゲート電極ＣＧとして導電層１２（ポリシリコン層１２ａ及びタングステン層１２ｂ）を形成する。この後は、通常のゲート加工、拡散層形成、層間絶縁膜埋め込み、コンタクト形成、上部メタル配線等の各工程を経て、ＮＡＮＤ型フラッシュメモリ装置が製造される。
【００８３】
上述した以外の第４実施形態の構成は、第４実施形態と同じ構成となっている。従って、第４実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第４実施形態によれば、シリコン窒化膜３３（第１の絶縁膜）の上にチャネル領域となるポリシリコン層３７（第１のポリシリコン層）を形成し、ポリシリコン層３７の下端部のワード線に沿う方向の幅寸法を、ポリシリコン層３７の上端部のワード線に沿う方向の幅寸法よりも小さくするように構成したので、チャネル領域の空乏層が伸びやすくなるから、非選択書込み時のチャネルブーストを改善させることができ、誤書き込みを抑制することができる。また、ポリシリコン層３７の上端部のワード線に沿う方向の幅寸法を、ポリシリコン層１０（電荷蓄積層）の下端部のワード線に沿う方向の幅寸法よりも小さくするように構成したので、ゲートからのチャネルの制御性を改善することができる。
【００８４】
また、第４実施形態においては、加工してからチャネル領域（ポリシリコン層３７）及び電荷蓄積層（ポリシリコン層１０）埋め込むダマシンプロセスを用いたので、チャネル領域の上端の幅寸法よりも下端の幅寸法が小さく、そして、電荷蓄積層の下端の幅寸法がチャネル領域の上端の幅寸法よりも大きい構造を、セルフアラインで作成することができる。
【００８５】
また、上記第４実施形態では、ゲート絶縁膜８（トンネル酸化膜）の形成を、素子分離領域の加工後に行うように構成した。これにより、従来周知の電荷蓄積層先作り構成において、ゲート絶縁膜８（トンネル酸化膜）の形成後に電荷蓄積層を形成し、その後、素子分離溝の加工用のドライエッチングによりトンネル酸化膜へ入っていたダメージを抑制することができるから、電荷保持特性などの信頼性を向上させることができる。
【００８６】
更に、従来周知の構成においては、素子分離絶縁膜（ＳｉＯ２）の落とし込みをＲＩＥ法等を用いて行っている。そのため、エッチングばらつきに起因して、電極間絶縁膜の電荷蓄積層への接触面積がばらつき、書込み特性がばらつくという問題があった。これに対して、上記第４実施形態によれば、素子分離絶縁膜（ＳｉＯ２）のエッチバックがなく、シリコン窒化膜３５（ストッパ膜）の膜厚で決まるため、落とし込み量のばらつきを低減させることができ、書込み特性のばらつきを低減できる。
【００８７】
（第５実施形態）
図６３は、第５実施形態を示すものである。尚、第４実施形態と同一構成には、同一符号を付している。第５実施形態では、第４実施形態のゲート電極構造を、いわゆるフラットセル構造とした。具体的には、第４実施形態の浮遊ゲート電極ＦＧ（電荷蓄積層）としてのポリシリコン層１０に代えて、薄膜のポリシリコン層３９と薄膜のメタル層４０とを積層した積層膜を用いた。そして、メタル層４０の上面の高さと、シリコン酸化膜３４（素子分離絶縁膜７）の上面の高さがほぼ同じ高さになるように構成している。
【００８８】
上述した以外の第５実施形態の構成は、第４実施形態と同じ構成となっている。従って、第５実施形態においても、第４実施形態とほぼ同じ作用効果を得ることができる。特に、第５実施形態によれば、ゲート電極構造をフラットセル構造としたので、ゲート電極のアスペクト比を小さくすることができ、パターン倒れ等の発生をより一層防止することができる。
【００８９】
（第６実施形態）
図６４は、第６実施形態を示すものである。尚、第４実施形態と同一構成には、同一符号を付している。第６実施形態では、ダマシン加工のストッパとなるシリコン窒化膜３３を形成する代わりに、素子分離絶縁膜７となるシリコン酸化膜３４に素子領域３及び浮遊ゲート電極ＦＧ（ポリシリコン層１０）の下部を埋め込む溝を形成するように構成した。この構成のメモリセル構造は、第１実施形態のメモリセル構造を２層以上、シリコン基板の主平面と垂直方向に積層させるように構成する場合において、下から２層目より上のメモリセル構造として用いることができる。尚、上述した以外の第６実施形態の構成は、第４実施形態と同じ構成となっている。従って、第６実施形態においても、第４実施形態とほぼ同じ作用効果を得ることができる。
【００９０】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、ＮＡＮＤ型フラッシュメモリ装置に適用したが、これに限られるものではなく、他の半導体装置に適用しても良い。
【００９１】
以上のように、本実施形態の半導体装置によると、高集積化のために微細な幅の活性領域を形成する構成であって、機械的強度を高くして、活性領域のパターンの倒壊やよれなどを防止することができる。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
図面中、１はシリコン基板、２はＳＴＩ、３は素子領域、６は素子分離溝、７は素子分離絶縁膜、８、８’、８”はゲート絶縁膜、９は電極間絶縁膜、１０はポリシリコン層、１１はトラップ膜、１２は導電層、１３はポリシリコン層、１４はタングステン層、１５はシリコン酸化膜、１６はポリシリコン層、１７はシリコン窒化膜、１８はポリシリコン層、１９は電荷蓄積膜、２５は第１コンタクト、２６は第２コンタクト、２７は第３コンタクト、２８は第４コンタクト、３１は第５コンタクト、３２は第６コンタクト、３３は第７コンタクト、３４はシリコン酸化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３Ａ】
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【図５３Ｂ】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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