(57)【要約】【課題】チップサイズの増加や実装コストの増加を抑える。【解決手段】半導体基板上に形成されたＲＦ回路部１と、ＲＦ回路部１にＤＣバイアスを与える為に半導体基板上に形成されたＤＣ用パッド４−１〜４−３と、半導体基板上に形成され、ＤＣ用パッド４−１〜４−３とＲＦ回路部１の端子２−１〜２−３とを接続する配線とを備える。配線の一部あるいは全てに所望の周波数帯域において特性インピーダンスが略０の分布定数型の伝送線路５−１〜５−３を用いる。【選択図】  図９
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されるＲＦ回路と、
前記ＲＦ回路に直流バイアスを与える為に前記半導体基板上に形成される電源用パッドと、
前記半導体基板上に形成され、前記電源用パッドと前記ＲＦ回路の端子とを接続する配線とを備え、
前記配線の一部あるいは全てに所望の周波数帯域において特性インピーダンスが略０の分布定数型の伝送線路を用いることを特徴とする高周波ＲＦ回路。
【請求項２】
請求項１記載の高周波ＲＦ回路において、
前記伝送線路は、所望の周波数帯域において、前記ＲＦ回路の端子から見た反射特性がスミスチャート上のインピーダンス０付近に存在するように前記特性インピーダンスが設定されることを特徴とする高周波ＲＦ回路。
【請求項３】
請求項１または２に記載の高周波ＲＦ回路において、
前記伝送線路を前記電源用パッドと前記ＲＦ回路の端子との間に接続することを特徴とする高周波ＲＦ回路。
【請求項４】
請求項１または２に記載の高周波ＲＦ回路において、
前記伝送線路の一端を前記電源用パッドと前記ＲＦ回路の端子との間の配線に接続し、前記伝送線路の他端を電気的に開放することを特徴とする高周波ＲＦ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の高周波ＲＦ回路において、
前記伝送線路は、マイクロストリップ線路であることを特徴とする高周波ＲＦ回路。
【請求項６】
請求項１乃至４のいずれか１項に記載の高周波ＲＦ回路において、
前記伝送線路は、ＧＮＤ付コプレーナ線路であることを特徴とする高周波ＲＦ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ミリ波帯やそれ以上の周波数帯を扱うＲＦ（Radio Frequency）回路に直流バイアスを与える電源配線実装において、ワイヤボンディング等の簡易かつ低コストな実装を許容する高周波ＲＦ回路に関するものである。
【背景技術】
【０００２】
ＩＣ（Integrated Circuit）にＤＣ電圧を与える電源用パッドを実装する手法として、ワイヤボンディングが一般的である。高周波帯を扱うＲＦ回路では、実装時のワイヤボンディングによって電源用パッド外に寄生するインダクタンス成分が生じるので、このインダクタンス成分の影響を考慮した設計をしておくことが必要である。
【０００３】
従来技術では、ＩＣの電源用パッドに付着するワイヤによる寄生インダクタンスの影響を低減する為に、ＩＣ上の電源用パッド間にコンデンサ素子を挿入したり、同一レベルの直流バイアスを供給する電源用パッドを複数並列化して用いたりする事によって、実装による寄生インダクタンスの影響を低減する方法（非特許文献１参照）や、高周波帯でも良好な電気特性が得られる実装方法であるフリップチップ実装を用いる方法（非特許文献２、非特許文献３参照）などが知られている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ著，黒田忠広監訳，“アナログＣＭＯＳ集積回路の設計  応用編”，丸善株式会社，ｐ．８１６−８１９，２００３年
【非特許文献２】Ｗｉｌｌｉａｍ  Ｊ．Ｄａｌｌｙ，Ｊｏｈｎ  Ｗ．Ｐｏｕｌｔｏｎ著，黒田忠広監訳，“デジタルシステム工学  基礎編”，丸善株式会社，ｐ．３８−４０，２００３年
【非特許文献３】津留正臣，田中俊行，稲垣隆二，谷口英司，中山正敏，亀田卓，末松憲治，高木直，坪内和夫，“フリップチップ実装した６０ＧＨｚ受信フロントエンドＣＭＯＳ  ＩＣの試作”，２０１２年電子情報通信学会エレクトロニクスソサイエティ大会，Ｃ−２−８，ｐ．３４，２０１２年
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１に開示された方法では、パッド数増加によってチップ面積が大きくなるという問題点があり、また非特許文献２、非特許文献３に開示された方法では、実装コストが大きくなるという問題点があった。
【０００６】
本発明は、上記課題を解決するためになされたもので、チップサイズの増加や実装コストの増加を抑えることができる高周波ＲＦ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の高周波ＲＦ回路は、半導体基板上に形成されるＲＦ回路と、前記ＲＦ回路に直流バイアスを与える為に前記半導体基板上に形成される電源用パッドと、前記半導体基板上に形成され、前記電源用パッドと前記ＲＦ回路の端子とを接続する配線とを備え、前記配線の一部あるいは全てに所望の周波数帯域において特性インピーダンスが略０の分布定数型の伝送線路を用いることを特徴とするものである。
また、本発明の高周波ＲＦ回路の１構成例において、前記伝送線路は、所望の周波数帯域において、前記ＲＦ回路の端子から見た反射特性がスミスチャート上のインピーダンス０付近に存在するように前記特性インピーダンスが設定されることを特徴とするものである。
また、本発明の高周波ＲＦ回路の１構成例は、前記伝送線路を前記電源用パッドと前記ＲＦ回路の端子との間に接続することを特徴とするものである。
また、本発明の高周波ＲＦ回路の１構成例は、前記伝送線路の一端を前記電源用パッドと前記ＲＦ回路の端子との間の配線に接続し、前記伝送線路の他端を電気的に開放することを特徴とするものである。
また、本発明の高周波ＲＦ回路の１構成例において、前記伝送線路は、マイクロストリップ線路である。
また、本発明の高周波ＲＦ回路の１構成例において、前記伝送線路は、ＧＮＤ付コプレーナ線路である。
【発明の効果】
【０００８】
本発明によれば、同一の半導体基板上に形成された電源用パッドとＲＦ回路の端子とを接続する配線の一部あるいは全てに所望の周波数帯域において特性インピーダンスが略０の分布定数型の伝送線路を用いることにより、ミリ波帯やそれ以上の周波数帯を扱うＲＦ回路において、実装時に電源用パッドに寄生するインダクタンス成分の影響を受けにくい高周波ＲＦ回路の設計が可能となる為、電源用パッド数を増加する事によるチップサイズの増加や、寄生インダクタンスが生じにくいフリップチップ実装などの高コスト実装を不要とし、より低コストな高周波ＲＦ回路が実現可能となる。
【図面の簡単な説明】
【０００９】
【図１】理想電源と実装にて寄生するインダクタンスとを模擬した等価回路図である。
【図２】本発明にて提案する、電源パッドとＲＦ回路間に直列に伝送線路を挿入する回路構成を示す図である。
【図３】本発明にて提案する、電源パッドとＲＦ回路間に片端を開放した伝送線路を挿入する回路構成を示す図である。
【図４】本発明の伝送線路の１例を示す断面図である。
【図５】本発明の伝送線路の他の例を示す断面図である。
【図６】本発明に係るＲＦ回路の例を示す回路図である。
【図７】図６のＲＦ回路に接続する電源配線等価回路を示す図である。
【図８】図６のＲＦ回路の利得シミュレーション結果を示す図である。
【図９】本発明の第１の実施の形態に係るＩＣチップの構成を示すブロック図である。
【図１０】本発明の第２の実施の形態に係るＩＣチップの構成を示すブロック図である。
【図１１】本発明の第３の実施の形態に係るＩＣチップの構成を示すブロック図である。
【図１２】本発明の第４の実施の形態に係るＩＣチップの構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
［発明の原理］
本発明で提案する高周波ＲＦ回路では、電源電位、バイアス電位、ＧＮＤ電位等のＤＣバイアスを与えるＲＦ回路の端子と、電源用パッドとの間に数Ω以下という小さな特性インピーダンスを持つ伝送線路を挿入する事で、ＲＦ回路を含むＩＣチップをセラミック基板等に実装した時に電源用パッドに寄生するインダクタンス成分の影響を低減する事が可能となる。前記伝送線路において、特性インピーダンスが小さい（０Ωに近い）程、必要な線路長が短く、かつ広範囲の周波数帯において寄生するインダクタンスの影響を低減する事が可能となる。
【００１１】
本発明の原理を説明するため、内部抵抗が０Ωの理想電源１００とインダクタ素子１０１とを直列に接続した図１に示す回路構成において、ノード１０２から見た反射特性を考える。スミスチャート上で前記反射特性を描くと、周波数ｆが０→∞となるにつれて、インピーダンス＝０の点から半径１の円周上を時計回りに移動し、インピーダンス＝∞の点に収束する。内部抵抗が０Ωの理想電源１００は常にインピーダンス＝０であるので、高周波ＲＦ回路において理想電源接続時と同様の特性を得る為には、所望の周波数帯域において、ノード１０２から見た反射特性がスミスチャート上のインピーダンス＝０の点付近に存在する必要がある。しかし、ミリ波帯やそれ以上の高周波帯では、僅かなインダクタンスが寄生するだけでインピーダンス＝０の点から遠ざかってしまい、結果として回路の特性が変化する。
【００１２】
一方で、図２に示すようにインダクタ素子１０１と理想電源１００に更に伝送線路１０３を直列に接続した回路構成を用いた場合、ノード１０２から見た反射特性をスミスチャート上で描くと、周波数が０→∞となるにつれて、インピーダンス＝０の点から半径１の円周上を時計回りに（どこかの点に収束せずに）移動し続ける為、いずれかの周波数帯で再びインピーダンス＝０の点に近付く。また、図２中の伝送線路１０３の特性インピーダンスを０Ωに近づけるほど、この伝送線路１０３の影響でスミスチャート上を時計回りに周る基準点が０Ω付近にシフトする為、ノード１０２から見た反射特性がインピーダンス＝０の点付近に存在する周波数帯域が広がる。すなわち広い周波数帯域において、ＲＦ回路の特性を理想電源接続時に近づける事が出来る。
【００１３】
また、図３に示すようにノード１０２とインダクタ素子１０１との接続点に伝送線路１０４の一端を接続し、伝送線路１０４の他端を開放した回路構成を用いた場合、伝送線路長が１／４波長以下の周波数帯において、容量性に見える為、ノード１０２から見た反射特性をスミスチャート上で描くと、周波数が０→∞となるにつれて、インピーダンス＝０の点から半径１の円周上を時計回りに（どこかの点に収束せずに）移動し続け、伝送線路長＝１／４波長となる周波数帯で再びインピーダンス＝０の点に近付く。この際、用いる伝送線路１０４のインピーダンスが０Ωに近い程、この伝送線路１０４の影響でスミスチャート上を時計回りに周る基準点が０Ω付近にシフトする為、ノード１０２から見た反射特性がインピーダンス＝０の点付近に存在する周波数帯域が広がり、図２の時と同様に広い周波数帯域において、ＲＦ回路の特性を理想電源接続時に近づける事が出来る。
【００１４】
ここで、所望の周波数帯域において特性インピーダンスが０Ωに近い伝送線路１０３，１０４の例としては、例えば多層配線構造が可能な半導体基板上に伝送線路１０３，１０４を形成する場合、図４に示すように厚さが比較的小さい１層の層間絶縁膜のみを信号線２００とＧＮＤ２０１間の誘電体層２０２とし、信号線幅を数十μｍ〜１００μｍ程度としたマイクロストリップ線路がある。
【００１５】
また、所望の周波数帯域において特性インピーダンスが０Ωに近い伝送線路１０３，１０４の他の例としては、図５に示すように厚さが比較的小さい１層の層間絶縁膜のみを信号線３００とＧＮＤ３０１間の誘電体層３０２とし、かつ信号線３００の両側にもＧＮＤ３０１を形成したＧＮＤ付コプレーナ線路がある。こうして、マイクロストリップ線路またはＧＮＤ付コプレーナ線路を用いることにより、ＩＣ内に搭載可能なサイズにて、特性インピーダンスが０Ωに近い伝送線路を形成する事が可能である。また、配線層数が少ないプロセスにおいては、信号線３００とＧＮＤ３０１の隙間を小さく設計したコプレーナ線路構造を用いる事が有効となる。
【００１６】
図６にＲＦ回路の一例である狭帯域アンプ回路の構成を示す。狭帯域アンプ回路は、ソースが電源電圧端子ＶＳＳに接続されたトランジスタＱ１，Ｑ２と、一端がバイアス電圧端子ＢＩＡＳに接続され、他端がトランジスタＱ１のゲートに接続された抵抗Ｒ１と、一端が電源電圧端子ＶＤＤに接続され、他端がトランジスタＱ１のドレインに接続された抵抗Ｒ２と、一端がバイアス電圧端子ＢＩＡＳに接続され、他端がトランジスタＱ２のゲートに接続された抵抗Ｒ３と、一端が電源電圧端子ＶＤＤに接続され、他端がトランジスタＱ２のドレインに接続された抵抗Ｒ４と、一端が信号入力端子ＩＮに接続され、他端がトランジスタＱ１のゲートに接続された容量素子Ｃ１と、一端がトランジスタＱ１のドレインに接続され、他端がトランジスタＱ２のゲートに接続された容量素子Ｃ２と、一端がトランジスタＱ２のドレインに接続され、他端が信号出力端子ＯＵＴに接続された容量素子Ｃ３とから構成される。
【００１７】
図７（Ａ）に示すように理想電源１００のみを、図６に示した狭帯域アンプ回路のノード１０２（電源電圧端子ＶＤＤ、電源電圧端子ＶＳＳ、バイアス電圧端子ＢＩＡＳ）のそれぞれに接続した際の狭帯域アンプ回路の利得Ｙ０をシミュレーションした結果を図８（Ａ）に示す。また、図７（Ｂ）に示すように理想電源１００と狭帯域アンプ回路のノード１０２との間に、実装によって寄生するインダクタンスを模擬したインダクタ素子１０１（１ｎＨ）を付加した場合の狭帯域アンプ回路の利得Ｙ０をシミュレーションした結果を図８（Ｂ）に示す。また、図７（Ｃ）に示すように前記インダクタ素子１０１（１ｎＨ）と狭帯域アンプ回路のノード１０２との間に、特性インピーダンスＺ0＝０．５Ωで線路長Ｌ＝２００μｍの伝送線路１０３を直列に付加した場合の狭帯域アンプ回路の利得Ｙ０をシミュレーションした結果を図８（Ｃ）に示す。
【００１８】
図８（Ａ）と図８（Ｂ）を比較すると、ノード１０２に理想電源１００のみを接続した場合と、実装による寄生インダクタンスを想定した場合には、狭帯域アンプ回路の特性が大きく変化している事が分かる。一方で、図８（Ａ）と図８（Ｃ）を比較すると、狭帯域アンプ回路の特性はほぼ同様の値を示している。よって、本発明で提案する高周波ＲＦ回路を用いる事で、ミリ波帯やそれ以上の周波数帯の高周波ＲＦ回路を搭載するＩＣの電源用パッドに寄生するインダクタンスによる影響を大幅に低減することが可能である事が分かる。
【００１９】
［第１の実施の形態］
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。図９は本発明の第１の実施の形態に係るＩＣチップの構成を示すブロック図である。図９に示すＩＣチップ３では、ＲＦ回路部１（コア回路部）のＤＣバイアス用の端子２−１（例えば電源電圧端子ＶＤＤ）と、このＲＦ回路部１と同一の半導体基板上に形成されたＤＣ用パッド４−１（電源電圧ＶＤＤ供給用のパッド）との間に特性インピーダンスＺ0が略０の伝送線路５−１を挿入し、ＲＦ回路部１のＤＣバイアス用の端子２−２（例えば電源電圧端子ＶＳＳ）と、ＲＦ回路部１と同一の半導体基板上に形成されたＤＣ用パッド４−２（電源電圧ＶＳＳ供給用のパッド）との間に特性インピーダンスＺ0が略０の伝送線路５−２を挿入し、ＲＦ回路部１のＤＣバイアス用の端子２−３（例えばバイアス電圧端子ＢＩＡＳ）と、ＲＦ回路部１と同一の半導体基板上に形成されたＤＣ用パッド４−３（バイアス電圧ＢＩＡＳ供給用のパッド）との間に特性インピーダンスＺ0が略０の伝送線路５−３を挿入している。ＲＦ回路部１の構成は、図６に示したとおりである。図４、図５で説明したとおり、伝送線路５−１〜５−３は、ＲＦ回路部１と同一の半導体基板上に形成される。端子２−１と伝送線路５−１との間、端子２−２と伝送線路５−２との間、端子２−３と伝送線路５−３との間、伝送線路５−１とＤＣ用パッド４−１との間、伝送線路５−２とＤＣ用パッド４−２との間、伝送線路５−３とＤＣ用パッド４−３との間は、ＲＦ回路部１と同一の半導体基板上に形成された配線によって接続されている。
【００２０】
このような構成により、本実施の形態では、ＩＣチップ３をセラミック基板等に実装した時に各ＤＣ用パッド４−１〜４−３に寄生するインダクタンスの影響をそれぞれキャンセリングすることができる。本実施の形態では、ＩＣチップ３をセラミック基板等に実装する際にフリップチップ実装を用いる必要がなく、ワイヤボンディング等の簡単な実装方法を採用することができるので、ミリ波帯やそれ以上の周波数帯を扱うＲＦ回路において、ＲＦ回路の性能を低下させることなく、簡易かつ低コストで電源配線実装を行う事が可能となる。
【００２１】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図１０は本発明の第２の実施の形態に係るＩＣチップの構成を示すブロック図であり、図９と同一の構成には同一の符号を付してある。第１の実施の形態との差異として、第１の実施の形態では全てのＤＣ用パッド４−１〜４−３とＲＦ回路部１の端子２−１〜２−３との間に特性インピーダンスＺ0が略０の伝送線路５−１〜５−３を挿入していたのに対し、本実施の形態では一部のＤＣ用パッド４−１（例えば電源電圧ＶＤＤ供給用のパッド）とＲＦ回路部１のＤＣバイアス用の端子２−１（例えば電源電圧端子ＶＤＤ）との間に特性インピーダンスＺ0が略０の伝送線路５−１を挿入している。そして、この伝送線路５−１が接続された端子２−１と、伝送線路５−１が接続されたＤＣ用パッド４−１以外の他のＤＣ用パッド４−２，４−３との間に容量素子６−１，６−２を接続している。容量素子６−１，６−２は、ＲＦ回路部１と同一の半導体基板上に形成される。端子２−１と伝送線路５−１との間、伝送線路５−１とＤＣ用パッド４−１との間、端子２−２とＤＣ用パッド４−２との間、端子２−３とＤＣ用パッド４−３との間は、ＲＦ回路部１と同一の半導体基板上に形成された配線によって接続されている。
【００２２】
このような構成により、本実施の形態では、用いる伝送線路の数を低減しつつ、実装時に各ＤＣ用パッド４−１〜４−３に寄生するインダクタンスの影響をそれぞれキャンセリングすることができ、ミリ波帯やそれ以上の周波数帯を扱うＲＦ回路において、ＲＦ回路の性能を低下させることなく、簡易かつ低コストで電源配線実装を行う事が可能となる。
【００２３】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図１１は本発明の第３の実施の形態に係るＩＣチップの構成を示すブロック図であり、図９、図１０と同一の構成には同一の符号を付してある。図１１に示すＩＣチップ３では、ＲＦ回路部１のＤＣバイアス用の端子２−１とＤＣ用パッド４−１との間に、特性インピーダンスＺ0が略０で一端が開放状態の伝送線路７−１の他端を接続し、ＲＦ回路部１のＤＣバイアス用の端子２−２とＤＣ用パッド４−２との間に、特性インピーダンスＺ0が略０で一端が開放状態の伝送線路７−２の他端を接続し、ＲＦ回路部１のＤＣバイアス用の端子２−３とＤＣ用パッド４−３との間に、特性インピーダンスＺ0が略０で一端が開放状態の伝送線路７−３の他端を接続している。図４、図５で説明したとおり、伝送線路７−１〜７−３は、ＲＦ回路部１と同一の半導体基板上に形成される。端子２−１とＤＣ用パッド４−１との間、端子２−２とＤＣ用パッド４−２との間、端子２−３とＤＣ用パッド４−３との間は、ＲＦ回路部１と同一の半導体基板上に形成された配線によって接続されている。
【００２４】
このような構成により、本実施の形態では、実装時に各ＤＣ用パッド４−１〜４−３に寄生するインダクタンスの影響をそれぞれキャンセリングすることができ、ミリ波帯やそれ以上の周波数帯を扱うＲＦ回路において、ＲＦ回路の性能を低下させることなく、簡易かつ低コストで電源配線実装を行う事が可能となる。
【００２５】
［第４の実施の形態］
次に、第４の実施の形態について説明する。図１２は本発明の第４の実施の形態に係るＩＣチップの構成を示すブロック図であり、図９〜図１１と同一の構成には同一の符号を付してある。第３の実施の形態との差異として、第３の実施の形態では全てのＤＣ用パッド４−１〜４−３とＲＦ回路部１の端子２−１〜２−３との間に特性インピーダンスＺ0が略０の伝送線路７−１〜７−３を接続していたのに対し、本実施の形態では一部のＤＣ用パッド４−１（例えば電源電圧ＶＤＤ供給用のパッド）とＲＦ回路部１のＤＣバイアス用の端子２−１（例えば電源電圧端子ＶＤＤ）との間に、特性インピーダンスＺ0が略０で一端が開放状態の伝送線路７−１の他端を接続している。そして、この伝送線路７−１が接続された端子２−１と、伝送線路７−１が接続されたＤＣ用パッド４−１以外の他のＤＣ用パッド４−２，４−３との間に容量素子６−１，６−２を接続している。端子２−１とＤＣ用パッド４−１との間、端子２−２とＤＣ用パッド４−２との間、端子２−３とＤＣ用パッド４−３との間は、ＲＦ回路部１と同一の半導体基板上に形成された配線によって接続されている。
【００２６】
このような構成により、本実施の形態では、用いる伝送線路の数を低減しつつ、実装時に各ＤＣ用パッド４−１〜４−３に寄生するインダクタンスの影響をそれぞれキャンセリングすることができ、ミリ波帯やそれ以上の周波数帯を扱うＲＦ回路において、ＲＦ回路の性能を低下させることなく、簡易かつ低コストで電源配線実装を行う事が可能となる。
【産業上の利用可能性】
【００２７】
本発明は、ミリ波帯やそれ以上の周波数帯を扱う高周波ＲＦ回路に適用することができる。
【符号の説明】
【００２８】
１…ＲＦ回路部、２−１〜２−３…端子、３…ＩＣチップ、４−１〜４−３…ＤＣ用パッド、５−１〜５−３，７−１〜７−３…伝送線路、６−１〜６−２…容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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