(57)【要約】【課題】それぞれ複数のメモリセルからなるブロック間におけるディスターブ現象を防止する。【解決手段】Ｙ方向に並んで配置される１列のメモリセルＭＣを其々挟むようにＹ方向に延在し、Ｘ方向に並んで配置される複数のサブワード線ＳＷＬを其々含む複数のブロックＢＬＫがＸ方向に並んで配置される。ブロックＢＬＫ内においてＸ方向に互いに隣接するメモリセルＭＣの配列ピッチは第１のピッチであり、互いに隣接するブロックＢＬＫ間においてＸ方向に互いに隣接するメモリセルＭＣの配列ピッチは第１のピッチよりも大きい第２のピッチである。本発明によれば、ブロック間におけるディスターブ現象を防止することが可能となる。【選択図】図１６
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【特許請求の範囲】
【請求項１】
第１の方向及び前記第１の方向と交差する第２の方向にマトリクス状に配置された複数のメモリセルと、前記複数のメモリセルのうち前記第１の方向に並んで配置される１列のメモリセルを其々挟むように前記第１の方向に延在し前記第２の方向に並んで配置される複数のワード線と、を其々含む複数のブロックが前記第２の方向に並んで配置される半導体装置であって、
前記各々のブロック内において前記第２の方向に互いに隣接する前記メモリセルの配列ピッチは第１のピッチであり、互いに隣接する前記ブロック間において前記第２の方向に互いに隣接する前記メモリセルの配列ピッチは前記第１のピッチよりも大きい第２のピッチであることを特徴とする半導体装置。
【請求項２】
前記第２のピッチは、前記第１のピッチのＮ倍（Ｎは２以上の整数）であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎの値が２であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のメモリセルのそれぞれは、自身を挟む２本のワード線が活性化されることに応じてアクセスされることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数のメモリセルのそれぞれは、直列接続された選択回路及び記憶素子を含み、
前記選択回路は、並列接続された第１及び第２のセルトランジスタを含み、
前記第１のセルトランジスタの制御電極は、前記２本のワード線の一方に接続され、
前記第２のセルトランジスタの制御電極は、前記２本のワード線の他方に接続されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２のセルトランジスタは、いずれも縦型構造を有するＭＯＳトランジスタであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記記憶素子は、可変抵抗素子であることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
隣接する前記ブロック間に配置された複数のダミーセルをさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
ブロック消去コマンドに応じて、前記複数のメモリセルに記憶されたデータを前記ブロック単位で消去する制御回路をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記制御回路は、プログラムコマンドに応じて、前記１列のメモリセルの単位でデータの書き込みを行うことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
ビット線と、
ソース線と、
等間隔でこの順に配置された第１、第２、第３及び第４のワード線を含む複数のワード線と、
第１及び第２のメモリセルを含む複数のメモリセルと、
前記複数のワード線を制御するワード線制御回路と、を備え、
前記第１のメモリセルは、前記ビット線と前記ソース線との間に直列接続された第１の選択回路及び第１の記憶素子を含み、
前記第２のメモリセルは、前記ビット線と前記ソース線との間に直列接続された第２の選択回路及び第２の記憶素子を含み、
前記第１の選択回路は、並列接続された第１及び第２のセルトランジスタを含み、
前記第２の選択回路は、並列接続された第３及び第４のセルトランジスタを含み、
前記第１、第２、第３及び第４のセルトランジスタの制御電極は、前記第１、第２、第３及び第４のワード線にそれぞれ接続され、
前記ワード線制御回路は、第１のアドレスの入力に応答して前記第１及び第２のワード線の両方を活性化し、第２のアドレスの入力に応答して前記第３及び第４のワード線の両方を活性化し、いずれのアドレスの入力においても前記第２及び第３のワード線の両方を活性化しないことを特徴とする半導体装置。
【請求項１２】
前記複数のワード線は、第５及び第６のワード線をさらに含み、
前記複数のメモリセルは、第３及び第４のメモリセルをさらに含み、
前記第３のメモリセルは、前記ビット線と前記ソース線との間に直列接続された第３の選択回路及び第３の記憶素子を含み、
前記第４のメモリセルは、前記ビット線と前記ソース線との間に直列接続された第４の選択回路及び第４の記憶素子を含み、
前記第３の選択回路は、並列接続された第５及び第６のセルトランジスタを含み、
前記第４の選択回路は、並列接続された第７及び第８のセルトランジスタを含み、
前記第５、第６、第７及び第８のセルトランジスタの制御電極は、前記第１、第５、第４及び第６のワード線にそれぞれ接続され、
前記ワード線制御回路は、第３のアドレスの入力に応答して前記第１及び第５のワード線の両方を活性化し、第４のアドレスの入力に応答して前記第４及び第６のワード線の両方を活性化することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記複数のメモリセルは、少なくとも第１及び第２のブロックを含む複数のブロックに分割され、
前記第１及び第３のメモリセルは、前記第１のブロックに属し、
前記第２及び第４のメモリセルは、前記第２のブロックに属し、
前記ワード線制御回路は、ブロック消去コマンドに応答して、前記ブロック消去コマンドに対応する前記ブロックに含まれる前記複数のワード線を活性化して、前記ブロック消去コマンドに対応する前記ブロックに含まれる複数のメモリセルに記憶されたデータを消去することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ビット線と前記ソース線との間に直列接続されたダミー選択回路及びダミー記憶素子を含むダミーセルをさらに備え、
前記ダミー選択回路は、並列接続された第１及び第２のダミーセルトランジスタを含み、
前記第１及び第２のダミーセルトランジスタの制御電極は、前記第２及び第３のワード線にそれぞれ接続されることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１、第２、第３及び第４のセルトランジスタは、いずれも縦型構造を有するＭＯＳトランジスタであることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第１及び第２の記憶素子は、いずれも可変抵抗素子を含むことを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数のメモリセルからなるブロック単位でデータの消去が行われる半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、チップ面積の縮小を目的として、縦型構造を有するトランジスタが用いられることがある（特許文献１参照）。縦型構造を有するトランジスタは、一般的なプレーナ型のトランジスタとは異なり、シリコン基板の主面に対して垂直に延在するチャネル領域を有し、その周囲がゲート電極で覆われた構造を有している。このため、ソース領域、ドレイン領域及びゲート電極をシリコン基板上のほぼ同一平面上に配置することができるため、プレーナ型のトランジスタに比べて占有面積を縮小することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、縦型構造を有するトランジスタを高密度にアレイ状に配置すると、あるトランジスタのゲート電極が隣接する他のトランジスタに対して影響を与えるというディスターブ現象が生じることがあった。このような問題は、縦型構造を有するトランジスタを用いた半導体装置に限らず、隣接する他のトランジスタに対してディスターブ現象を生じさせ得る半導体装置において共通に生じる問題である。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、第１の方向及び前記第１の方向と交差する第２の方向にマトリクス状に配置された複数のメモリセルと、前記複数のメモリセルのうち前記第１の方向に並んで配置される１列のメモリセルを其々挟むように前記第１の方向に延在し前記第２の方向に並んで配置される複数のワード線と、を其々含む複数のブロックが前記第２の方向に並んで配置される半導体装置であって、前記各々のブロック内において前記第２の方向に互いに隣接する前記メモリセルの配列ピッチは第１のピッチであり、互いに隣接する前記ブロック間において前記第２の方向に互いに隣接する前記メモリセルの配列ピッチは前記第１のピッチよりも大きい第２のピッチであることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、ブロック間におけるディスターブ現象を防止することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】メモリセルアレイ１１の基本構成を説明するための模式図である。
【図３】ワード線及びビット線を階層化した例によるメモリセルアレイ１１の構造を説明するための模式図である。
【図４】ロウアドレスＲａｄｄのアドレス割り付けを説明するための図である。
【図５】本発明者が発明に至る過程で考えたプロトタイプによるメモリセルアレイ１１の回路構成を説明するための回路図である。
【図６】図５に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、（ａ）はＸ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図、（ｂ）はＹ方向（サブワード線ＳＷＬの延在方向）に切断した場合の断面図を示している。
【図７】ロウデコーダ２０の主要部の構成を示すブロック図である。
【図８】ＦＸ発生回路５１の回路図である。
【図９】ＦＸ発生回路５１の真理値表である。
【図１０】ロウプリデコーダ５２の回路図である。
【図１１】ロウプリデコーダ５２の真理値表である。
【図１２】サブワードドライバＳＷＤとサブワード線ＳＷＬとの関係を示すブロック図である。
【図１３】（ａ）はサブワードドライバＳＷＤＡ０の回路図であり、（ｂ）はサブワードドライバＳＷＤＭＡＸの回路図である。
【図１４】メモリセルアレイ１１の一部をより詳細に示す回路図である。
【図１５】半導体装置１０の動作を説明するためのタイミング図である。
【図１６】第１の実施形態によるメモリセルアレイ１１の回路構成を説明するための回路図である。
【図１７】図１６に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、Ｘ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図を示している。
【図１８】第２の実施形態によるメモリセルアレイ１１の回路構成を説明するための回路図である。
【図１９】図１８に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、Ｘ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図を示している。
【図２０】第３の実施形態によるメモリセルアレイ１１の回路構成を説明するための回路図である。
【図２１】図２０に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、Ｘ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図を示している。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１０】
本実施形態による半導体装置１０はＲｅＲＡＭ（Resistive RAM）であり、ＮＡＮＤ型フラッシュメモリとの互換性を確保すべく、ＮＡＮＤ型フラッシュメモリに準じたインターフェースを有している。但し、本発明の適用対象がＲｅＲＡＭに限定されるものではなく、ＰＣＲＡＭ（Phase Change RAM）、ＳＴＴＲＡＭ（Spin Transfer Torque RAM）など他の種類の抵抗変化型メモリデバイスに適用することも可能であるし、抵抗変化型メモリデバイス以外のメモリデバイスに適用することも可能である。また、本発明による半導体装置がＮＡＮＤ型フラッシュメモリのインターフェースを採用することも必須でない。
【００１１】
図１に示すように、本実施形態による半導体装置１０はメモリセルアレイ１１を備えている。メモリセルアレイ１１は複数のバンクに分割されていても構わない。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１２】
上述の通り、本実施形態による半導体装置１０はＮＡＮＤ型フラッシュメモリのインターフェースを有しているため、図１に示すように、チップイネーブル信号ＣＥＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ及びライトプロテクト信号ＷＰＢが入力されるコマンドディレクタ１２と、コマンド・アドレス・データＩ／Ｏ０〜Ｉ／Ｏ７の入出力を行うＩ／Ｏコントロール回路１３を備えている。尚、末尾がＢである信号は、ローアクティブな信号であることを意味する。
【００１３】
コマンドディレクタ１２は、入力された上記の信号をデコードすることによってコマンドの内容を解析し、その結果に基づいてＩ／Ｏコントロール回路１３及び制御ロジック回路１４を制御する。具体的には、コマンドディレクタ１２によって解析されたコマンドの内容がコマンド入力期間であることを示している場合には、Ｉ／Ｏコントロール回路１３に入力されたコマンド（Ｉ／Ｏ０〜Ｉ／Ｏ７）がコマンドレジスタ１５にラッチされ、制御ロジック回路１４に供給される。制御ロジック回路１４は、コマンドディレクタ１２及びコマンドレジスタ１５を介して入力されたコマンドに基づき、アレイコントロール回路１６及びステータスレジスタ１７を制御するとともに、トランジスタＴを制御することによって、レディ・ビジー信号ＲＹ／ＢＹを生成する。
【００１４】
一方、コマンドディレクタ１２によって解析されたコマンドの内容がアドレス入力期間であることを示している場合には、Ｉ／Ｏコントロール回路１３に入力されたアドレス（Ｉ／Ｏ０〜Ｉ／Ｏ７）がアドレスレジスタ１８にラッチされる。アドレスレジスタ１８にラッチされたアドレスのうち、ロウアドレスＲａｄｄについてはロウアドレスバッファ１９を介してロウデコーダ２０に供給され、カラムアドレスＣａｄｄについてはカラムアドレスバッファ２１を介してカラムデコーダ２２に供給される。
【００１５】
ロウデコーダ２０はメモリセルアレイ１１に対してロウアクセスを行う回路であり、カラムデコーダ２２はメモリセルアレイ１１に対してカラムアクセスを行う回路である。メモリセルアレイ１１に対するカラムアクセスには、カラムデコーダ２２の他、センスアンプ回路２３、ライトバッファ回路２４、ベリファイ判定回路２５及びデータレジスタ２６も用いられる。そして、リード動作時においては、メモリセルアレイ１１からデータレジスタ２６に読み出されたリードデータがＩ／Ｏコントロール回路１３を介して外部に出力され、ライト動作時においては、外部からＩ／Ｏコントロール回路１３を介して入力されたライトデータがデータレジスタ２６を介してメモリセルアレイ１１に書き込まれる。
【００１６】
図２は、メモリセルアレイ１１の基本構成を説明するための模式図である。
【００１７】
図２に示すように、メモリセルアレイ１１内においては複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にメモリセルＭＣが配置されている。１つのワード線ＷＬによって選択される複数のメモリセルＭＣは、いわゆる「ページ」を構成し、リード／ライト動作はページ単位で行われる。特に限定されるものではないが、１ページの容量は例えば５１２バイトである。また、いくつかのページは１つの「ブロック」を構成し、イレース動作はブロック単位で行われる。
【００１８】
図２に示す例では、メモリセルアレイ１１のＹ方向における全幅に亘ってワード線ＷＬが延在し、メモリセルアレイ１１のＸ方向における全幅に亘ってビット線ＢＬが延在している。このような構成を採用すると、ワード線ＷＬ及びビット線ＢＬの寄生容量が大きくなり、アクセス速度が低下するおそれがある。このため、実際にはワード線ＷＬ及びビット線ＢＬを階層化することにより、１本のワード線ＷＬ及び１本のビット線ＢＬに接続されるメモリセルＭＣの数を低減させることが好ましい。
【００１９】
図３は、ワード線及びビット線を階層化した例によるメモリセルアレイ１１の構造を説明するための模式図である。
【００２０】
図３に示す例では、ワード線が上位のメインワード線ＭＷＬと下位のサブワード線ＳＷＬに階層化されているとともに、ビット線が上位のグローバルビット線ＧＢＬと下位のローカルビット線ＬＢＬに階層化されている。メモリセルＭＣは、サブワード線ＳＷＬとローカルビット線ＬＢＬの交点に配置される。
【００２１】
詳細については後述するが、メインワード線ＭＷＬと下位のサブワード線ＳＷＬとの間にはサブワードドライバＳＷＤが介在しており、メインワード信号とサブワード選択信号との組み合わせに応じて、１又は２以上のサブワード線ＳＷＬが活性化される。また、グローバルビット線ＧＢＬと下位のローカルビット線ＬＢＬとの間には階層スイッチＳＥＬが介在しており、１つのグローバルビット線ＧＢＬに対して１つの下位のローカルビット線ＬＢＬが接続される。
【００２２】
また、図３に示す例では、いくつかのブロックが１つの「マット」を構成している。詳細については後述するが、マットの選択はロウアドレスＲａｄｄの上位ビットを用いて行われる。本実施形態では階層スイッチＳＥＬがマット単位で設けられており、したがって、階層スイッチＳＥＬの選択は、ロウアドレスＲａｄｄの上位ビットからなるマットアドレスＭＡに基づいて行われる。
【００２３】
図４は、ロウアドレスＲａｄｄのアドレス割り付けを説明するための図である。
【００２４】
図４に示すように、本実施形態においては、ロウアドレスＲａｄｄがビットＲａｄｄ０〜１１からなる１２ビット構成である。このうち、ビットＲａｄｄ９〜１１からなる３ビットはマットアドレスＭＡであり、図３に示したメモリマットの選択に用いられる。本実施形態では１つのメモリセルアレイ１１が８つのメモリマットＭＡＴ０〜ＭＡＴ７に分割されており、そのいずれかがマットアドレスＭＡに基づいて選択されることになる。
【００２５】
また、ビットＲａｄｄ５〜８からなる４ビットはブロックアドレスＢＡであり、選択されたメモリマット内におけるブロックの選択に用いられる。本実施形態では１つのメモリマットが１６個のブロックＢＬＫ０〜ＢＬＫ１５に分割されており、そのいずれかがブロックアドレスＢＡに基づいて選択されることになる。
【００２６】
さらに、ビットＲａｄｄ０〜４からなる５ビットはページアドレスＰＡであり、選択されたブロック内におけるページの選択に用いられる。本実施形態では１つのブロックが３２個のページに分割されており、そのいずれかがページアドレスＰＡに基づいて選択されることになる。尚、ビットＲａｄｄ０〜４のうち、上位のビットＲａｄｄ３，４はメインワード信号の生成に用いられ、下位のビットＲａｄｄ０〜２はサブワード選択信号（ＦＸ）の生成に用いられる。
【００２７】
次に、メモリセルアレイ１１の回路構成及びデバイス構造について詳細に説明する。
【００２８】
図５は、本発明者が発明に至る過程で考えたプロトタイプによるメモリセルアレイ１１の回路構成を説明するための回路図である。
【００２９】
図５に示すメモリセルアレイ１１は、１つのメモリセルＭＣ（ＭＣ２９，ＭＣ３０・・・）に２本のサブワード線ＳＷＬが割り当てられた構成を有している。メモリセルＭＣは、対応するローカルビット線ＬＢＬ（ＬＢＬ０，ＬＢＬ１・・・）とソース線ＳＬとの間に直列接続された可変抵抗素子Ｒ及び選択回路ＴＲからなり、選択回路ＴＲは並列接続された２つのセルトランジスタＴＲ１，ＴＲ２からなる。セルトランジスタＴＲ１，ＴＲ２はＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極は当該メモリセルＭＣを挟む２つのサブワード線ＳＷＬ（ＳＷＬ２９，ＳＷＬ３０・・・）にそれぞれ接続されている。
【００３０】
例えば、図５に示すメモリセルＭＣ２９は、サブワード線ＳＷＬ２９，ＳＷＬ３０に挟まれた位置に設けられ、一方のセルトランジスタＴＲ１のゲート電極はサブワード線ＳＷＬ２９に接続され、他方のセルトランジスタＴＲ２のゲート電極はサブワード線ＳＷＬ３０に接続されている。そして、メモリセルＭＣ２９に隣接するメモリセルＭＣ３０については、一方のセルトランジスタＴＲ１のゲート電極がサブワード線ＳＷＬ３０に接続され、他方のセルトランジスタＴＲ２のゲート電極がサブワード線ＳＷＬ３１に接続された構成を有している。
【００３１】
このように、各メモリセルＭＣは自身を挟む２本のサブワード線ＳＷＬによって選択される。そして、各サブワード線ＳＷＬは、両側に位置する２つのメモリセルＭＣに対して共有されることになる。
【００３２】
図６は、図５に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、（ａ）はＸ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図、（ｂ）はＹ方向（サブワード線ＳＷＬの延在方向）に切断した場合の断面図を示している。
【００３３】
図６（ａ）に示すように、メモリセルＭＣの選択回路ＴＲは、縦型構造のＭＯＳトランジスタによって構成される。縦型構造のＭＯＳトランジスタは、シリコン基板３０の主面に対して垂直に延在するシリコンピラー３１と、シリコンピラー３１の上部及び下部にそれぞれ設けられたソース／ドレイン領域３２，３３と、ゲート絶縁膜３４を介してシリコンピラー３１の側面を覆うゲート電極、すなわちサブワード線ＳＷＬによって構成されている。かかる構成により、シリコンピラー３１を挟む２つのサブワード線ＳＷＬが活性化すると、シリコンピラー３１の両側面にチャネルが形成されることになる。
【００３４】
上部のソース／ドレイン領域３２は、可変抵抗素子Ｒを介して対応するローカルビット線ＬＢＬに接続されている。図６（ａ），（ｂ）に示すように、可変抵抗素子Ｒは上部電極４１及び下部電極４２に挟まれており、上部電極４１はビット線コンタクト４３を介してローカルビット線ＬＢＬに接続され、下部電極４２はセルコンタクト４４を介してソース／ドレイン領域３２に接続されている。
【００３５】
一方、下部のソース／ドレイン領域３３は、シリコン基板３０に埋め込まれたソース線ＳＬに接続されている。図６（ａ），（ｂ）に示すように、ソース線ＳＬは、Ｘ方向及びＹ方向に配列された多数のメモリセルＭＣに対して共有されている。
【００３６】
可変抵抗素子Ｒは、順方向に電流を流すと、つまりローカルビット線ＬＢＬ側からソース線ＳＬ側に電流を流すと低抵抗化し、逆方向に電流を流すと、つまりソース線ＳＬ側からローカルビット線ＬＢＬ側に電流を流すと高抵抗化する特性を有している。可変抵抗素子Ｒが低抵抗化した状態は「セット状態」と呼ばれ、例えば論理値「１」が割り当てられる。逆に、可変抵抗素子Ｒが高抵抗化した状態は「リセット状態」と呼ばれ、例えば論理値「０」が割り当てられる。可変抵抗素子Ｒをリセット状態からセット状態（０→１）に遷移させる動作は「セットライト動作」と呼ばれ、可変抵抗素子Ｒをセット状態からリセット状態（１→０）に遷移させる動作は「リセットライト動作」と呼ばれる。
【００３７】
このような特性を得ることが可能な可変抵抗素子Ｒの材料としては、Ａｌ，Ｈｆ，Ｎｉ，Ｃｏ，Ｔａ，Ｚｒ，Ｗ，Ｔｉ，Ｃｕ，Ｖ，Ｚｎ，Ｎｂの少なくとも何れか１つの金属の酸化物あるいは酸窒化物が挙げられる。一例として、可変抵抗素子ＲとしてＨｆ酸化物の薄膜を用い、これをＴａからなる上部電極４１とＴｉＮからなる下部電極４２で挟み込んだ構成を採用することができる。
【００３８】
セットライト動作は、ローカルビット線ＬＢＬに高電位、ソース線ＳＬに低電位を与えるとともに、対象となるメモリセルＭＣを挟む２つのサブワード線ＳＷＬを選択することにより行う。これにより、可変抵抗素子Ｒには順方向に電流が流れることから、可変抵抗素子Ｒが低抵抗化する。一方、リセットライト動作は、ローカルビット線ＬＢＬに低電位、ソース線ＳＬに高電位を与えるとともに、対象となるメモリセルＭＣを挟む２つのサブワード線ＳＷＬを選択することにより行う。これにより、可変抵抗素子Ｒには逆方向に電流が流れることから、可変抵抗素子Ｒが高抵抗化する。
【００３９】
特に限定されるものではないが、本実施形態においてはリセットライト動作がブロック単位で行われる。これは、ＮＡＮＤ型のフラッシュメモリとの互換性を確保するためである。ブロック単位で行うリセットライト動作は、「ブロック消去」と呼ばれ、ブロック消去コマンドに応答して実行される。各ページに対するデータの書き込みは、当該ブロックをブロック消去することにより全てのメモリセルＭＣのデータを「０」とした後、「１」を書き込む必要のあるメモリセルＭＣに対して選択的にセットライト動作を行うことによって完了する。
【００４０】
一方、メモリセルＭＣに書き込まれたデータの読み出し（リード動作）は、セットライト動作と同様、ローカルビット線ＬＢＬに高電位、ソース線ＳＬに低電位を与えるとともに、対象となるメモリセルＭＣを挟む２つのサブワード線ＳＷＬを選択することにより行う。但し、リード動作においては、リード対象となるメモリセルＭＣの可変抵抗素子Ｒがセットライト（低抵抗化）されないよう、メモリセルＭＣに流れる電流量についてはセットライト動作時に比べて十分に小さく設定される。
【００４１】
ここで、図６（ａ）に示すメモリセルＭＣ３２に対してリード動作を行うケースを考えると、ローカルビット線ＬＢＬ０に高電位、ソース線ＳＬに低電位を与えた状態で、サブワード線ＳＷＬ３２，ＳＷＬ３３を選択することにより、メモリセルＭＣ３２にリード電流Ｉｒを流せばよい。しかしながら、サブワード線ＳＷＬ３２，ＳＷＬ３３が選択されると、隣接するメモリセルＭＣ３１，ＭＣ３３にも部分的にチャネルが形成されるため、これらメモリセルＭＣ３１，ＭＣ３３に不必要なリード電流Ｉｒ'が流れてしまう。このような不必要なリード電流Ｉｒ'は、本来必要な信号成分に対するノイズとなるが、サブワード線ＳＷＬの選択電位をある程度低く設定すれば、リード動作時におけるＳ／Ｎ比は十分に確保することが可能である。
【００４２】
しかしながら、ライト動作時においては、リード動作に比べて大きな電流が流れるため、隣接するメモリセルＭＣに対するディスターブ現象を考慮する必要がある。但し、ディスターブ現象は、同じブロックに属するメモリセルＭＣ間においてはほとんど問題とはならない。なぜならば、上述の通り、ライト動作を行う場合には一旦ブロック消去が行われ、その後、書き込むべきデータに応じてセットライト動作が実行されるからである。つまり、同じブロック内において特定のメモリセルＭＣに対してセットライト動作及びリセットライト動作が繰り返し実行されることはなく、ブロック消去後に最大１回だけセットライト動作が行われるに過ぎない。このため、同一ブロック内においては、ディスターブ現象によるデータの破壊などが生じることはない。
【００４３】
これに対し、ブロックの境界部分に位置するメモリセルＭＣについては、ディスターブ現象を考慮する必要がある。例えば、図５（ａ）及び図６（ａ）に示すメモリセルＭＣ３２に対してライト動作が行われる場合、まず、当該ブロックＢＬＫ（ｋ）がブロック消去、つまりリセットライトされる。その後、書き込むべきデータの論理レベルに応じて、メモリセルＭＣ３２に対してセットライト動作が行われる。このような動作は、隣接するブロックＢＬＫ（ｋ−１）とは無関係に繰り返し実行される可能性があるため、ブロックの境界部分に位置するメモリセルＭＣ３１が強いディスターブを受けることが考えられる。その結果、場合によっては、メモリセルＭＣ３１に保持されているデータが破壊される可能性が考えられる。
【００４４】
本実施形態による半導体装置１０は、上述した問題点に着目し、ブロックの境界部分に位置するメモリセルＭＣへのディスターブ現象を低減する点を特徴としている。以下、詳細に説明する。
【００４５】
図７は、ロウデコーダ２０の主要部の構成を示すブロック図である。
【００４６】
図７に示すように、ロウデコーダ２０は、ＦＸ発生回路５１、ロウプリデコーダ５２〜５４及びマット選択回路５５を含んでいる。ＦＸ発生回路５１は、ロウアドレスＲａｄｄのビットＲａｄｄ０〜２を受け、これに基づいてサブワード選択信号ＦＸＡ０〜３，ＦＸＢ０〜３及びマックス信号ＭＡＸ０を生成する回路である。サブワード選択信号ＦＸＡ０〜３，ＦＸＢ０〜３は後述するサブワードドライバに供給され、マックス信号ＭＡＸ０はロウプリデコーダ５２に供給される。
【００４７】
図８はＦＸ発生回路５１の回路図であり、図９はその真理値表である。
【００４８】
図８及び図９に示すように、ＦＸ発生回路５１は、ビットＲａｄｄ０〜２の値に応じて、サブワード選択信号ＦＸＡ０〜３，ＦＸＢ０〜３のいずれか２ビットを活性化させる。例えば、ビットＲａｄｄ０〜２の値が最小値である「０００ｂ」である場合はサブワード選択信号ＦＸＡ０，ＦＸＢ０が活性化し、ビットＲａｄｄ０〜２の値が「００１ｂ」である場合はサブワード選択信号ＦＸＢ０，ＦＸＡ１が活性化する。そして、ビットＲａｄｄ０〜２の値が最大値である「１１１ｂ」である場合はサブワード選択信号ＦＸＡ０，ＦＸＢ３が活性化するとともに、マックス信号ＭＡＸ０が活性化する。上述の通り、マックス信号ＭＡＸ０はロウプリデコーダ５２に供給される。
【００４９】
図１０はロウプリデコーダ５２の回路図であり、図１１はその真理値表である。
【００５０】
図１０及び図１１に示すように、ロウプリデコーダ５２は、ビットＲａｄｄ３，４の値及びマックス信号ＭＡＸ０に応じて、プリデコード信号Ｒ３Ａ０〜３，Ｒ３Ｂ０〜３及びマックス信号ＭＡＸ１のいずれか２ビットを活性化させる。具体的には、ビットＲａｄｄ３，４の値をｊとすると、マックス信号ＭＡＸ０がローレベル（＝０）である場合には、プリデコード信号Ｒ３Ａｊ，Ｒ３Ｂｊが活性化する。これに対し、マックス信号ＭＡＸ０がハイレベル（＝１）である場合には、プリデコード信号Ｒ３Ｂｊ，Ｒ３Ａ（ｊ＋１）が活性化する。但し、ビットＲａｄｄ３，４の値が最大値である「１１ｂ」であり、且つ、マックス信号ＭＡＸ０がハイレベル（＝１）である場合には、プリデコード信号Ｒ３Ｂ３及びマックス信号ＭＡＸ１が活性化する。
【００５１】
図７に戻って、ロウプリデコーダ５３はロウアドレスＲａｄｄのビットＲａｄｄ５，６を受け、これに基づいてプリデコード信号Ｒ５０〜Ｒ５３のいずれかを活性化させる。また、ロウプリデコーダ５４はロウアドレスＲａｄｄのビットＲａｄｄ７，８を受け、これに基づいてプリデコード信号Ｒ７０〜Ｒ７３のいずれかを活性化させる。そして、マット選択回路５５はロウアドレスＲａｄｄのビットＲａｄｄ９〜１１（マットアドレスＭＡ）を受け、これに基づいてマット選択信号ＭＡＴｅｎ０〜ＭＡＴｅｎ７のいずれかを活性化させる。
【００５２】
ロウプリデコーダ５２〜５４及びマット選択回路５５の出力信号は、図７に示すメインワードドライバ５６に供給される。メインワードドライバ５６は、これらの信号に基づき、複数のメインワード信号及び複数のマックス信号のうち２ビットを活性化させる。具体的に説明すると、マット選択信号ＭＡＴｅｎｐ（ｐ＝０〜７）に基づいて、メインワード信号ＭＷＬｐＡ０〜６３，ＭＷＬｐＢ０〜６３及びマックス信号ＭＡＸ２ｐ０〜ＭＡＸ２ｐ１５からなる１４４ビットの信号群が選択される。さらに、選択された１４４ビットの信号群の中から、プリデコード信号Ｒ５０〜Ｒ５３，Ｒ７０〜Ｒ７３に基づいて、対応するブロックに割り当てられた９ビットの信号が選択される。そして、選択された９ビットの信号群の中から、プリデコード信号Ｒ３Ａ０〜３，Ｒ３Ｂ０〜３及びマックス信号ＭＡＸ１に基づき２ビットが選択される。
【００５３】
ここで、プリデコード信号Ｒ５０〜Ｒ５３，Ｒ７０〜Ｒ７３はいわゆるブロックアドレスＢＡに基づいて生成される信号である。したがって、マットアドレスＭＡ（Ｒａｄｄ９〜１１）及びブロックアドレスＢＡ（Ｒａｄｄ５〜８）に基づいていずれか一つのブロックが選択され、選択されたブロックに含まれる３２本のサブワード線（ＳＷＬ０〜ＳＥＬ３１）のいずれかがページアドレスＰＡ（Ｒａｄｄ０〜４）に基づいて選択されることになる。サブワード線ＳＷＬの選択は、サブワードドライバによって行われる。
【００５４】
図１２は、サブワードドライバＳＷＤとサブワード線ＳＷＬとの関係を示すブロック図である。
【００５５】
図１２に示すように、所定のブロックＢＬＫ０には、サブワードドライバＳＷＤＡ０〜３，ＳＷＤＢ０〜３，ＳＷＤＭＡＸが割り当てられる。このうち、サブワードドライバＳＷＤＡ０〜３，ＳＷＤＭＡＸについては当該ブロックＢＬＫ０から見て一方側（図１２では下側）に配置され、サブワードドライバＳＷＤＢ０〜３については当該ブロックＢＬＫ０から見て他方側（図１２では上側）に配置される。
【００５６】
サブワードドライバＳＷＤＡ０〜３は、それぞれメインワード信号ＭＷＬ０Ａ０〜３によって活性化され、サブワード選択信号ＦＸＡ０〜３に基づいて対応するサブワード線ＳＷＬを駆動する。サブワードドライバＳＷＤＡ０〜３によって駆動されるサブワード線ＳＷＬには、末尾に偶数番の符号が付されている。同様に、サブワードドライバＳＷＤＢ０〜３は、それぞれメインワード信号ＭＷＬ０Ｂ０〜３によって活性化され、サブワード選択信号ＦＸＢ０〜３に基づいて対応するサブワード線ＳＷＬを駆動する。サブワードドライバＳＷＤＢ０〜３によって駆動されるサブワード線ＳＷＬには、末尾に奇数番の符号が付されている。
【００５７】
これに対し、サブワードドライバＳＷＤＭＡＸは、対応するマックス信号ＭＡＸ２００によって活性化され、ブロックＢＬＫ０に属する最後のサブワード線ＳＷＬ３２を駆動する。
【００５８】
図１２に示すように、隣接する２本のサブワード線ＳＷＬ間には、メモリセルＭＣが配置されている。これにより、例えばメモリセルＭＣ０を選択する場合にはサブワード線ＳＷＬ０，ＳＷＬ１が活性化され、メモリセルＭＣ３１を選択する場合にはサブワード線ＳＷＬ３１，ＳＷＬ３２が活性化される。このように、１つのブロックＢＬＫには、３３本のサブワード線ＳＷＬが割り当てられ、最後のサブワード線ＳＷＬ３２だけがサブワードドライバＳＷＤＭＡＸによって活性化される。
【００５９】
そして、本実施形態では、所定のブロックＢＬＫ０とこれに隣接するブロックＢＬＫ１との間にメモリセルＭＣが配置されていない。つまり、ブロックＢＬＫ０の最後のサブワード線ＳＷＬ３２と、ブロックＢＬＫ１の最初のサブワード線ＳＷＬ０との間にメモリセルＭＣが配置されていない。これは、上述したディスターブ現象を防止するためである。ブロック間の具体的なデバイス構成については後述する。
【００６０】
図１３（ａ）はサブワードドライバＳＷＤＡ０の回路図であり、図１３（ｂ）はサブワードドライバＳＷＤＭＡＸの回路図である。
【００６１】
図１３（ａ）に示すように、サブワードドライバＳＷＤＡ０は、一方の入力ノードにメインワード信号ＭＷＬ０Ａ０が共通に入力され、他方の入力ノードにそれぞれサブワード選択信号ＦＸＡ０〜ＦＸＡ３が入力されるＡＮＤゲート回路Ｇ０，２，４，６からなる。かかる構成により、メインワード信号ＭＷＬ０Ａ０が活性化すると、サブワード選択信号ＦＸＡ０〜ＦＸＡ３に基づいてサブワード線ＳＷＬ０，２，４，６のいずれかが選択される。
【００６２】
サブワードドライバＳＷＤＡ１〜３についても、メインワード信号ＭＷＬ０Ａ０の代わりにそれぞれ対応するメインワード信号ＭＷＬ０Ａ１〜３が入力される他は、図１３（ａ）に示すサブワードドライバＳＷＤＡ０と同じ回路構成を有している。また、サブワードドライバＳＷＤＢ０〜３については、メインワード信号ＭＷＬ０Ａ０の代わりにそれぞれ対応するメインワード信号ＭＷＬ０Ｂ０〜３が入力され、サブワード選択信号ＦＸＡ０〜ＦＸＡ３の代わりにサブワード選択信号ＦＸＢ０〜ＦＸＢ３が入力される他は、図１３（ａ）に示すサブワードドライバＳＷＤＡ０と同じ回路構成を有している。
【００６３】
また、図１３（ｂ）に示すように、サブワードドライバＳＷＤＭＡＸは、一方の入力ノードにマックス信号ＭＡＸ２００が入力され、他方の入力ノードが活性レベルに固定されたＡＮＤゲート回路Ｇ３２からなる。かかる構成により、これらの信号が活性化すると、サブワード線ＳＷＬ３２が選択される。
【００６４】
図１４は、メモリセルアレイ１１の一部をより詳細に示す回路図であり、サブワード線ＳＷＬ０〜ＳＷＬｎとローカルビット線ＬＢＬ０〜ＬＢＬｍが交差する領域が示されている。
【００６５】
図１４に示すように、各サブワード線ＳＷＬ０〜ＳＷＬｎは、サブワードドライバに含まれるゲート回路Ｇ０〜Ｇｎによって駆動される。各ゲート回路Ｇ０〜Ｇｎには、上述の通り、対応するメインワード信号ＭＷＬ０Ａ０，ＭＷＬ０Ｂ０・・・及び対応するサブワード選択信号ＦＸＡ０〜ＦＸＡ３，ＦＸＢ０〜ＦＸＢ３が供給される。一方、ローカルビット線ＬＢＬ０〜ＬＢＬｍは、階層スイッチＳＥＬを介してそれぞれ対応するグローバルビット線ＧＢＬ０〜ＧＢＬｍに接続される。
【００６６】
図１４には、サブワード線ＳＷＬ２，ＳＷＬ３によって選択されるいくつかのメモリセルＭＣが図示されている。そして、サブワード線ＳＷＬ２，ＳＷＬ３が選択されると、これらメモリセルＭＣはそれぞれ対応するローカルビット線ＬＢＬ０〜ＬＢＬｍに接続され、さらに、階層スイッチＳＥＬを介してそれぞれ対応するグローバルビット線ＧＢＬ０〜ＧＢＬｍに接続されることになる。グローバルビット線ＧＢＬ０〜ＧＢＬｍは、図１に示したセンスアンプ回路２３及びライトバッファ回路２４に接続されており、これによりメモリセルＭＣに対するリード動作及びライト動作が実行される。
【００６７】
図１５は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。
【００６８】
図１５に示す例では、外部からプログラムコマンドＰＲＯＧ及びロウアドレスＲａｄｄｋが入力されている。ロウアドレスＲａｄｄｋとは、サブワード線ＳＷＬｋを指定するアドレスである。また、プログラムコマンドＰＲＯＧとは、ロウアドレスＲａｄｄによって指定されるページを構成する任意のメモリセルＭＣに対してセットライト動作を行うためのコマンドであり、本例ではローカルビット線ＬＢＬ０に対応するメモリセルＭＣにはセットライト動作を実行し、ローカルビット線ＬＢＬ１に対応するメモリセルＭＣにはセットライト動作を実行しない例を示している。図１５に示すように、セットライト動作を実行するメモリセルＭＣに対しては、対応するローカルビット線ＬＢＬをハイレベルとし、セットライト動作を実行しないメモリセルＭＣに対しては、対応するローカルビット線ＬＢＬをローレベルとすればよい。セットライト動作時においては、ソース線ＳＬはローレベルである。
【００６９】
そして、本実施形態では、サブワード線ＳＷＬｋを指定するロウアドレスＲａｄｄｋが入力された場合、サブワード線ＳＷＬｋとサブワード線ＳＷＬｋ＋１が活性化する。これにより、これら２本のサブワード線ＳＷＬｋ，ＳＷＬｋ＋１に挟まれたメモリセルＭＣ（ＭＣｋ）に含まれるセルトランジスタがオンし、セットライト電流を流すことが可能となる。
【００７０】
例えばロウアドレスＲａｄｄのビットＲａｄｄ０〜４の値が「０００００ｂ」である場合（ｋ＝０）、メインワード信号ＭＷＬ０Ａ０，ＭＷＬ０Ｂ０及びサブワード選択信号ＦＸＡ０，ＦＸＢ０が活性化するため、図１２に示したサブワード線ＳＷＬ０，ＳＷＬ１がハイレベルに駆動され、これらに挟まれたメモリセルＭＣ０が選択される。
【００７１】
これに対し、ロウアドレスＲａｄｄのビットＲａｄｄ０〜４の値が「００１１１ｂ」である場合（ｋ＝７）には、マックス信号ＭＡＸ０が活性化するため、ビットＲａｄｄ３，４の値が「００ｂ」であっても、メインワード信号ＭＷＬ０Ａ１，ＭＷＬ０Ｂ０が活性化する。その結果、図１２に示したサブワード線ＳＷＬ７，ＳＷＬ８がハイレベルに駆動され、これらに挟まれたメモリセルＭＣ７が選択される。このように、サブワードドライバＳＷＤの境界に位置するメモリセルＭＣを選択する場合には、マックス信号ＭＡＸ０の活性化により、活性化するサブワードドライバＳＷＤのペアが切り替わる。
【００７２】
さらに、ロウアドレスＲａｄｄのビットＲａｄｄ０〜４の値が「１１１１１ｂ」である場合（ｋ＝３１）には、メインワード信号ＭＷＬ０Ｂ３とマックス信号ＭＡＸ２が活性化する。このため、図１２に示したサブワード線ＳＷＬ３１，ＳＷＬ３２がハイレベルに駆動され、これらに挟まれたメモリセルＭＣ３１が選択される。このように、ブロックの最後に位置するメモリセルＭＣを選択する場合には、サブワードドライバＳＷＤＭＡＸが使用される。
【００７３】
そして、本実施形態においては、所定のブロックＢＬＫ（ｋ−１）とこれに隣接するブロックＢＬＫ（ｋ）との間にメモリセルＭＣが配置されていないため、ブロック間におけるディスターブ現象が生じない。このため、あるブロックに対してブロック消去及びライト動作を繰り返し実行しても、隣接する他のブロックに含まれるメモリセルＭＣのデータが破壊されることがない。
【００７４】
図１６は、第１の実施形態によるメモリセルアレイ１１の回路構成を説明するための回路図である。また、図１７は、図１６に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、Ｘ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図を示している。図１６及び図１７において、図５及び図６に示した要素と同じ要素には同じ符号を付し、重複する説明は省略する。
【００７５】
図１６及び図１７に示すように、本実施形態では、所定のブロックＢＬＫ（ｋ−１）の最後のサブワード線ＳＷＬ３２と、これに隣接するブロックＢＬＫ（ｋ）の最初のサブワード線ＳＷＬ３３との間にメモリセルＭＣが設けられていない。つまり、ブロック間にスペースＳが設けられている。これにより、ブロック間におけるディスターブ現象を確実に防止することが可能となる。
【００７６】
ここで、サブワード線ＳＷＬ３２とサブワード線ＳＷＬ３３との間隔は、隣接する他のサブワード線ＳＷＬの間隔と同じであることが好ましい。これによれば、サブワード線ＳＷＬの配列ピッチがブロック間においても一定となることから、製造時において良好なプロセス条件を確保することが可能となる。この場合、ブロック内におけるメモリセルＭＣの配列ピッチをＰとすると、ブロック間においてはメモリセルＭＣの配列ピッチは２×Ｐとなる。
【００７７】
図１８は、第２の実施形態によるメモリセルアレイ１１の回路構成を説明するための回路図である。また、図１９は、図１８に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、Ｘ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図を示している。図１８及び図１９において、図５及び図６に示した要素と同じ要素には同じ符号を付し、重複する説明は省略する。
【００７８】
図１８及び図１９に示すように、本実施形態では、所定のブロックＢＬＫ（ｋ−１）の最後のサブワード線ＳＷＬ３２と、これに隣接するブロックＢＬＫ（ｋ）の最初のサブワード線ＳＷＬ３３との間にダミーメモリセルＤＭＣが設けられている。つまり、ブロック間にダミー領域Ｄが設けられている。ダミーメモリセルＤＭＣは、アクセスされないメモリセルであり、したがって有効なアドレスが割り当てられていない。
【００７９】
本実施形態においてはダミーメモリセルＤＭＣに正規のサブワード線ＳＷＬ（ＳＷＬ３２，ＳＷＬ３３）及び正規のローカルビット線ＬＢＬ（ＬＢＬ０，ＬＢＬ１・・・）が接続されているため、見かけ上は正規のメモリセルＭＣとは差がない。しかしながら、ダミーメモリセルＤＭＣに接続された２つのサブワード線ＳＷＬ３２，ＳＷＬ３３は、図１２を用いた説明から明らかなように、少なくともリード動作時においてはこれらが同時に活性化されることはない。つまり、リード動作時においてサブワード線ＳＷＬ３２，ＳＷＬ３３の両方が活性化する動作は、ロウデコーダ２０によって禁止される。
【００８０】
このように、本実施形態においては、ブロックの境界部分にダミーメモリセルＤＭＣが配置されていることから、ブロック間におけるディスターブ現象を確実に防止することが可能となる。本実施形態においても、サブワード線ＳＷＬ３２とサブワード線ＳＷＬ３３との間隔は、隣接する他のサブワード線ＳＷＬの間隔と同じであることが好ましい。その理由は、第１の実施形態と同じである。この場合、ブロック間におけるメモリセルＭＣの配列ピッチは２×Ｐとなるが、ブロックの境界部分に、メモリセルＭＣと同じ構成を有するダミーメモリセルＤＭＣが配置されることから、ダミーメモリセルＤＭＣを含めたメモリセルＭＣの配列ピッチについても一定とすることができ、製造時においてより良好なプロセス条件を確保することが可能となる。
【００８１】
図２０は、第３の実施形態によるメモリセルアレイ１１の回路構成を説明するための回路図である。また、図２１は、図２０に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、Ｘ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図を示している。図２０及び図２１において、図５及び図６に示した要素と同じ要素には同じ符号を付し、重複する説明は省略する。
【００８２】
図２０及び図２１に示すように、本実施形態では、隣接するメモリセルＭＣ間においてサブワード線ＳＷＬが共有されていない点において、第２の実施形態と相違している。したがって、メモリセルＭＣ間には２本のサブワード線ＳＷＬが設けられることになる。同じメモリセルＭＣに割り当てられた２本のサブワード線ＳＷＬは互いに短絡されている。
【００８３】
このような構成であっても、上述した第２の実施形態と同様の効果を得ることが可能となる。但し、メモリセルＭＣ間に２本のサブワード線ＳＷＬが配置されるため、これらがショートしないよう、両者の絶縁分離を確実に行う必要がある。また、第３の実施形態においては、隣接するメモリセルＭＣ間においてサブワード線ＳＷＬが共有されていないことから、ディスターブ現象が生じにくいという特徴を有している。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８５】
１０      半導体装置
１１      メモリセルアレイ
１２      コマンドディレクタ
１３      コントロール回路
１４      制御ロジック回路
１５      コマンドレジスタ
１６      アレイコントロール回路
１７      ステータスレジスタ
１８      アドレスレジスタ
１９      ロウアドレスバッファ
２０      ロウデコーダ
２１      カラムアドレスバッファ
２２      カラムデコーダ
２３      センスアンプ回路
２４      ライトバッファ回路
２５      ベリファイ判定回路
２６      データレジスタ
３０      シリコン基板
３１      シリコンピラー
３２，３３    ソース／ドレイン領域
３４      ゲート絶縁膜
４１      上部電極
４２      下部電極
４３      ビット線コンタクト
４４      セルコンタクト
５１      ＦＸ発生回路
５２〜５４    ロウプリデコーダ
５５      マット選択回路
５６      メインワードドライバ
ＢＬ      ビット線
ＢＬＫ    ブロック
Ｄ        ダミー領域
ＤＭＣ    ダミーメモリセル
ＧＢＬ    グローバルビット線
ＬＢＬ    ローカルビット線
ＭＡＴ    メモリマット
ＭＣ      メモリセル
ＭＷＬ    メインワード線
Ｒ        可変抵抗素子
Ｓ        スペース
ＳＥＬ    階層スイッチ
ＳＬ      ソース線
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
Ｔ        トランジスタ
ＴＲ      選択回路
ＴＲ１，ＴＲ２    セルトランジスタ
ＷＬ      ワード線
【図１】
2014220325.tif 000003
【図２】
2014220325.tif 000004
【図３】
2014220325.tif 000005
【図４】
2014220325.tif 000006
【図５】
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【図６】
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【図７】
2014220325.tif 000009
【図８】
2014220325.tif 000010
【図９】
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【図１０】
2014220325.tif 000012
【図１１】
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【図１２】
2014220325.tif 000014
【図１３】
2014220325.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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