(57)【要約】      （修正有）【課題】電荷溢れによる残像の発生を低減させることができる固体撮像素子および方法、並びに、電子機器を提供する。【解決手段】受光した光に応じた電荷を生成して蓄積する光電変換部２２１と、前記光電変換部２２１に蓄積された電荷が浮遊拡散領域（ＦＤ）に転送される前に、所定の時間保持する電荷保持部２２３と、前記光電変換部に蓄積された電荷を前記電荷保持部２２３に転送する第１転送ゲート２２２と、前記電荷保持部２２３に保持された電荷を前記浮遊拡散領域（ＦＤ）に転送する第２転送ゲート２２４と、前記光電変換部２２１の電荷を排出させる電荷排出ゲート２２９を備え、次フレームに向けた前記光電変換部２２１への電荷の蓄積が開始される前に、前記電荷保持部２２３に蓄積された電荷の一部が排出される。【選択図】図１３
2014063889.tif 000002
【特許請求の範囲】
【請求項１】
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
個体撮像素子。
【請求項２】
前記光電変換部に蓄積された電荷を前記電荷保持部に転送するために前記第１転送ゲートに駆動電圧が印加されているとき、前記電荷排出ゲートに駆動電圧が印加される
請求項１に記載の個体撮像素子。
【請求項３】
前記浮遊拡散領域に蓄積された電荷をリセットするリセットトランジスタをさらに備え、
前記リセットトランジスタの駆動パルスの立ち下げと同時に、前記電荷排出ゲートの駆動パルスを立ち上げる
請求項２に記載の固体撮像素子。
【請求項４】
前記第１転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第２転送ゲートに印加する電圧の値を、駆動時の電圧と、駆動停止時の電圧との間の中間の値に設定する
請求項１に記載の個体撮像素子。
【請求項５】
前記第１転送ゲートの駆動電圧の駆動パルスの立ち下げ時における前記第２転送ゲートに印加する電圧の値が、駆動時の電圧と、駆動停止時の電圧との間の中間の値とされる
請求項４に記載の固体撮像素子。
【請求項６】
前記第１転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第１転送ゲートに印加する電圧の値を、駆動停止時の電圧より低い値に設定する
請求項１に記載の個体撮像素子。
【請求項７】
前記光電変換部および前記電荷保持部の下層として配置されたＮ型基板をさらに備え、
前記第１の転送ゲートの駆動パルスを立ち下げるとき、前記Ｎ型基板の電位が高くなるように電圧が印加される
請求項１に記載の個体撮像素子。
【請求項８】
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートとを備える固体撮像素子の駆動方法であって、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
駆動方法。
【請求項９】
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子および方法、並びに、電子機器に関し、特に、電荷溢れによる残像の発生を低減させることができるようにする固体撮像素子および方法、並びに、電子機器に関する。
【背景技術】
【０００２】
固体撮像素子を有する固体撮像装置として、例えば、光電変換素子であるフォトダイオードのｐｎ接合容量に蓄積した光電荷を、ＭＯＳトランジスタを介して読み出すＣＭＯＳイメージセンサが用いられている。ＣＭＯＳイメージセンサでは、画素毎、行毎などでフォトダイオードに蓄積した光電荷の読み出し動作を実行する。そのため、光電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮影時に歪みが発生することがある。
【０００３】
ＣＭＯＳイメージセンサの単位画素は、フォトダイオード、転送ゲート、浮遊拡散領域(ＦＤ)、リセットトランジスタ、増幅トランジスタ、選択トランジスタを有する。
【０００４】
この単位画素において、フォトダイオードは、例えばＮ型基板上に形成されたＰ型ウェル層に対して、Ｐ型層を表面に形成してＮ型埋め込み層を埋め込むことによって形成された、埋め込み型フォトダイオードである。転送ゲートは、フォトダイオードのｐｎ接合で蓄積された電荷を、浮遊拡散領域(ＦＤ)に転送する。
【０００５】
全画素同一の露光期間で撮像を行うグローバル露光を実現する方法のひとつとして、機械的な遮光手段を用いるメカニカルシャッター方式が広く使われている。この機械的な遮光手段によって、全画素同時に露光を開始し、全画素同時に露光を終了することで、グローバル露光が行われる。
【０００６】
メカニカルシャッター方式は、機械的な露光時間を制御することで、フォトダイオードに光が入射し光電荷が発生する期間を全画素で一致させる。そして、メカニカルシャッターが閉じて実質的に光電荷が発生しない状態になってから、信号を順次読み出す方式である。
【０００７】
ただし、メカニカルシャッター方式では、機械的な遮光手段が必要となるため、小型化が難しく、また、機械駆動速度に限界があるためで電気的な方法よりも同時性に劣る。
【０００８】
そのため、電気的なグローバル露光が採用されている。電気的なグローバル露光方式では、まず、全画素同時に埋め込みフォトダイオードの蓄積電荷を空にする電荷排出動作を実行し、露光を開始する。これにより、フォトダイオードのｐｎ接合容量に光電荷が蓄積される。
【０００９】
露光期間終了時点で、転送ゲートを全画素同時にＯＮとし、蓄積された光電荷を全て浮遊拡散領域(容量)へと転送する。
【００１０】
転送ゲートを閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域で保持される。
【００１１】
この後、順次、信号レベルを垂直信号線に読み出し、次いで、浮遊拡散領域をリセットし、リセットレベルを垂直信号線に読み出す。
【００１２】
信号レベルおよびリセットレベルを垂直信号線に読み出した後、後段の信号処理でリセットレベルを用いて信号レベルのノイズ除去が行われる（例えば、特許文献１または特許文献２参照）。
【００１３】
このノイズ除去処理では、信号レベルの読み出し後に実行されるリセット動作のリセットレベルを読み出すことになるため、リセット動作におけるｋＴＣノイズ(熱雑音)を除去することができず、画質劣化となる。
【００１４】
リセット動作におけるｋＴＣノイズは、リセット動作時にリセットトランジスタのスイッチ動作で発生するランダムノイズであるため、浮遊拡散領域へ電荷転送する前のレベルを用いなければ、信号レベルのノイズを正確に除去できない。
【００１５】
上述のように、全画素同時に浮遊拡散領域へ電荷が転送される場合、信号レベルを読み出した後に再度リセット動作を実行してノイズ除去を行うことになる。そのため、オフセット誤差などのノイズは除去可能であるが、ｋＴＣノイズについては除去できない。
【００１６】
上述したｋＴＣノイズを除去できない問題点を解決する手法として、例えば、画素内に浮遊拡散領域とは別に、メモリ部を搭載した単位画素が提案されている。メモリ部は、埋め込みフォトダイオードで蓄積した光電荷を一時的に保持するようになされており、単位画素にはさらに、フォトダイオードで蓄積した光電荷をメモリ部に転送する転送ゲートが設けられる。
【００１７】
メモリ部を有する単位画素において、グローバル露光を実行する場合、まず、全画素同時にＰＤをリセットするＯＦＧをＯＮとし、ＰＤの電荷排出動作を実行する。
【００１８】
その後、ＯＦＧを立ち下げて同時露光を開始すると、発生した光電荷はＰＤに蓄積される。
【００１９】
露光終了時に全画素同時に転送ゲートを駆動して光電荷をＭＥＭへ転送し、転送ゲートをたち下げて電荷をメモリ部で保持する。
【００２０】
転送ゲートを立ち下げた後に、ＯＦＧを立ち上げ、保持中のメモリ部へＰＤから信号が溢れる(ブルーミング)ことを防止すると共に、次フレームに向けたＰＤリセットを行う。
【００２１】
メモリ部で保持している電荷は、この後、順次動作にてリセットレベルと信号レベルを読み出す。
【００２２】
まず、浮遊拡散領域(ＦＤ)をリセットし、次にリセットレベルを読み出す。
【００２３】
続いて、メモリ部の保持電荷を浮遊拡散領域(ＦＤ)へ転送し、信号レベルを読み出す。このとき、信号レベルに含まれるリセットノイズは、リセットレベルの読み出しで読み出されたリセットノイズと一致するため、ｋＴＣノイズも含めたノイズ低減処理が可能となる。
【００２４】
すなわち、浮遊拡散領域とは別に、埋め込み型フォトダイオードで蓄積した光電荷を一時的に保持するメモリ部を有する画素構造によれば、ｋＴＣノイズも含めたノイズ低減処理を実現できる。
【００２５】
このような構成を有するイメージセンサの例として、例えば、特許文献３、特許文献４などが挙げられる。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開平０１−２４３６７５号公報
【特許文献２】特開２００４−１４０１４９号公報
【特許文献３】特開２００４−１１１５９０号公報
【特許文献４】特開２００９−２７８２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、特許文献３，または特許文献４の技術には、以下のような課題がある。
【００２８】
例えば、信号を保持したメモリ部から、次のフレームの露光を行なっているＰＤに対して、信号電荷が溢れ(逆流して)、残像と同様のノイズが強く発生する。
【００２９】
なお、残像とは、従来イメージセンサにおいて、ＰＤからＦＤへ信号電荷を転送する際に、信号電荷が転送しきれずにＰＤに残ってしまうことで、その転送残り電荷が次のフレームに加算されるため、移動体などを撮影した際に、尾をひくような映像になる現象をいう。
【００３０】
電荷溢れにより発生する残像は、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差と相関があることが実験でわかっている。
【００３１】
電荷が溢れメモリ部からＰＤへ電荷が移動してしまうのは、熱により一定のエネルギーを得て、ある確率で電位差を飛び越えることで発生する。そのため、電位差（すなわち、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差）が小さいほど、電荷が飛び越えやすくなり、残像も増大する。その関係は、おおよそ電位差に対して電荷溢れは対数的に減少することがわかっている。
【００３２】
つまり、電荷溢れによる残像を減らすためには、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差を大きくすることが必要となる。
【００３３】
本技術はこのような状況に鑑みて開示するものであり、電荷溢れによる残像の発生を低減させることができるようにするものである。
【課題を解決するための手段】
【００３４】
本技術の第１の側面は、受光した光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、前記光電変換部の電荷を排出させる電荷排出ゲートを備え、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子である。
【００３５】
前記光電変換部に蓄積された電荷を前記電荷保持部に転送するために前記第１転送ゲートに駆動電圧が印加されているとき、前記電荷排出ゲートに駆動電圧が印加されるようにすることができる。
【００３６】
前記浮遊拡散領域に蓄積された電荷をリセットするリセットトランジスタをさらに備え、前記リセットトランジスタの駆動パルスの立ち下げと同時に、前記電荷排出ゲートの駆動パルスを立ち上げるようにすることができる。
【００３７】
前記第１転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第２転送ゲートに印加する電圧の値を、駆動時の電圧と、駆動停止時の電圧との間の中間の値に設定するようにすることができる。
【００３８】
前記第１転送ゲートの駆動電圧の駆動パルスの立ち下げ時における前記第２転送ゲートに印加する電圧の値が、駆動時の電圧と、駆動停止時の電圧との間の中間の値とされるようにすることができる。
【００３９】
前記第１転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第１転送ゲートに印加する電圧の値を、駆動停止時の電圧より低い値に設定するようにすることができる。
【００４０】
前記光電変換部および前記電荷保持部の下層として配置されたＮ型基板をさらに備え、前記第１の転送ゲートの駆動パルスを立ち下げるとき、前記Ｎ型基板の電位が高くなるように電圧が印加されるようにすることができる。
【００４１】
本技術の第１の側面は、受光した光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、前記光電変換部の電荷を排出させる電荷排出ゲートとを備える固体撮像素子の駆動方法であって、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される駆動方法である。
【００４２】
本技術の第２の側面は、受光した光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、前記光電変換部の電荷を排出させる電荷排出ゲートを備え、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子を備える電子機器である。
【００４３】
本技術の第１の側面および第２の側面においては、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される。
【発明の効果】
【００４４】
本技術によれば、電荷溢れによる残像の発生を低減させることができる。
【図面の簡単な説明】
【００４５】
【図１】画素内にメモリ部（ＭＥＭ）を搭載したＣＭＯＳイメージセンサの単位画素の構成例を示す図である。
【図２】図１の単位画素におけるグローバル露光動作時の各部のポテンシャルについて説明する図である。
【図３】グローバル露光動作時の各駆動パルスの波形を示すタイミングチャートである。
【図４】ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差を説明する図である。
【図５】電荷溢れで発生する残像とＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差の関係を説明するグラフである。
【図６】ＴＲＸ印加電圧と、ＰＤ-ＭＥＭ間の障壁電位およびＭＥＭ電位(空乏時)との関係を説明するグラフである。
【図７】図６におけるＴＲＸ印加電圧の値に応じた各部のポテンシャルを説明する図である。
【図８】図２Ｃに示される状態から、図２Ｄに示される状態に変化する際の電荷の移動を説明する図である。
【図９】露光量と単位画素の信号出力の関係を説明する図である。
【図１０】本技術が適用される固体撮像装置の概略を示すシステム構成図である。
【図１１】図１０の画素アレイ部に配置される単位画素の構成を示す平面図である。
【図１２】図１１と同様の平面図である。
【図１３】図１２の一点鎖線Ａ−Ａ´における断面図である。
【図１４】図１３と同様の断面図である。
【図１５】図１４の一点鎖線Ｂ−Ｂ´における断面のポテンシャルを説明する図である。
【図１６】図１４の一点鎖線Ｃ−Ｃ´における断面のポテンシャルを説明する図である。
【図１７】本技術を適用したＣＭＯＳイメージセンサにおける各駆動パルスの波形を示すタイミングチャートである。
【図１８】図１７の各時刻に対応する各部のポテンシャルを説明する図である。
【図１９】図１７の各時刻に対応する各部のポテンシャルを説明する図である。
【図２０】図１７の各時刻に対応する各部のポテンシャルを説明する図である。
【図２１】本技術を適用したＣＭＯＳイメージセンサにおける各駆動パルスの波形の別の例を示すタイミングチャートである。
【図２２】本技術を適用したＣＭＯＳイメージセンサにおける各駆動パルスの波形のさらに別の例を示すタイミングチャートである。
【図２３】図２２の各時刻に対応する各部のポテンシャルを説明する図である。
【図２４】本技術を適用したＣＭＯＳイメージセンサにおける各駆動パルスの波形のさらに別の例を示すタイミングチャートである。
【図２５】図２４の各時刻に対応する各部のポテンシャルを説明する図である。
【図２６】図２４の各時刻に対応する各部のポテンシャルを説明する図である。
【図２７】図２４の各時刻に対応する各部のポテンシャルを説明する図である。
【図２８】図２４の各時刻に対応する各部のポテンシャルを説明する図である。
【図２９】本技術を適用したＣＭＯＳイメージセンサにおける各駆動パルスの波形のさらに別の例を示すタイミングチャートである。
【図３０】図２９の各時刻に対応する各部のポテンシャルを説明する図である。
【図３１】図２９の各時刻に対応する各部のポテンシャルを説明する図である。
【図３２】本技術を適用したＣＭＯＳイメージセンサにおける各駆動パルスの波形のさらに別の例を示すタイミングチャートである。
【図３３】本技術が適用される固体撮像装置の別の構成例を示す図である。
【図３４】本技術が適用される固体撮像装置のさらに別の構成例を示す図である。
【図３５】本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００４６】
以下、図面を参照して、本技術の実施の形態について説明する。
【００４７】
最初に従来のグローバル露光について説明する。
【００４８】
固体撮像素子を有する固体撮像装置として、例えば、光電変換素子であるフォトダイオードのｐｎ接合容量に蓄積した光電荷を、ＭＯＳトランジスタを介して読み出すＣＭＯＳイメージセンサが用いられている。ＣＭＯＳイメージセンサでは、画素毎、行毎などでフォトダイオードに蓄積した光電荷の読み出し動作を実行する。そのため、光電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮影時に歪みが発生することがある。
【００４９】
そこで、全画素同一の露光期間で撮像を行うグローバル露光を実現する技術が開発されている。
【００５０】
また、ｋＴＣノイズ（熱雑音）を除去できるようにするため、例えば、画素内に浮遊拡散領域とは別に、メモリ部を搭載した単位画素が開発されている。
【００５１】
図１は、画素内にメモリ部（ＭＥＭ）を搭載したＣＭＯＳイメージセンサの単位画素の構成例を示す図である。
【００５２】
同図に示される単位画素１０は、光電変換素子として例えばフォトダイオード（ＰＤ）２１を有している。ＰＤ２１は、例えば、Ｎ型基板（Ｎ−Ｓｕｂ）３１に形成されたＰ型ウェル層（Ｐ−Ｗｅｌｌ）３２に対して、Ｐ型層（Ｐ＋）３３を基板表面側に形成してＮ型埋め込み層（Ｎ）３４を埋め込むことによって形成される埋め込み型フォトダイオードである。
【００５３】
単位画素１０は、ＰＤ２１に加えて、第１転送ゲート（ＴＲＸ）２２、メモリ部（ＭＥＭ）２３、第２転送ゲート（ＴＲＧ）２４および浮遊拡散領域（ＦＤ：Floating Diffusion）２５を有する。
【００５４】
ＴＲＸ２２は、ＰＤ２１で光電変換され、その内部に蓄積された電荷を、ゲート電極２２Ａに転送パルスＴＲＸが印加されることによって、転送する。ＭＥＭ２３は、ゲート電極２２Ａの下に形成されたＮ型の埋め込みチャネル３５（Ｎ＋）によって形成され、第１転送ゲート２２によってＰＤ２１から転送された電荷を保持する。
【００５５】
ＭＥＭ２３においては、その上部にゲート電極２２Ａが配置され、そのゲート電極２２Ａに転送パルスＴＲＸを印加することでＭＥＭ２３に変調をかけることができる。すなわち、ゲート電極２２Ａに転送パルスＴＲＸが印加されることで、ＭＥＭ２３のポテンシャルが深くなる。これにより、ＭＥＭ２３の飽和電荷量を、変調をかけない場合よりも増やすことができる。
【００５６】
ＴＲＧ２４は、ＭＥＭ２３に保持された電荷を、ゲート電極２４Ａに転送パルスＴＲＧが印加されることによって、転送する。ＦＤ２５は、Ｎ型層（Ｎ＋）からなる電荷電圧変換部であり、ＴＲＧ２４によってＭＥＭ２３から転送された電荷を電圧に変換する。
【００５７】
単位画素１０はさらに、リセットトランジスタ（ＲＳＴ）２６、増幅トランジスタ２７および選択トランジスタ（ＳＥＬ）２８を有している。
【００５８】
リセットトランジスタ２６は、電源ＶＤＤとＦＤ２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによってＦＤ２５をリセットする。増幅トランジスタ２７は、ドレイン電極が電源ＶＤＤに接続され、ゲート電極がＦＤ２５に接続されており、ＦＤ２５の電圧を読み出すようになされている。
【００５９】
選択トランジスタ２８は、例えば、ドレイン電極が増幅トランジスタ２７のソース電極に、ソース電極が垂直信号線１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１０を選択する。
【００６０】
なお、リセットトランジスタ２６、増幅トランジスタ２７および選択トランジスタ２８については、画素信号の読み出し方法に応じて、省略したり、複数の画素間で共有したりすることも可能である。
【００６１】
単位画素１０はさらに、ＰＤ２１の蓄積電荷を排出するための電荷排出ゲート（ＯＦＧ）２９を有している。ＯＦＧ２９は、露光開始時にゲート電極２９Ａに制御パルスＯＦＧが印加されることで、ＰＤ２１の電荷をＮ型層のドレイン部３６（Ｎ＋）に排出する。
【００６２】
図２は、単位画素１０におけるグローバル露光動作時の各部のポテンシャルについて説明する図である。
【００６３】
図２の上側には、ＯＦＧ、ＴＲＸ、およびＴＲＧのそれぞれのゲート電極が図中の横長の長方形として示されている。これらの長方形のうち、図中黒く表示されたものが、駆動電圧（パルス）が印加されたゲート電極を表している。また、図２の下側には、ＰＤおよびＭＥＭ間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。従って、電位が低いほど障壁が高くなり、電位が高いほど障壁が低くなる。
【００６４】
グローバル露光動作が実行される場合、まず、全画素同時にＰＤをリセットするため、図２Ａに示されるように、ＯＦＧをＯＮとし（駆動し）、ＰＤの電荷を排出する。図２Ａでは、ＯＦＧに駆動電圧が印加されてＯＮされたことにより、ＯＦＧ下の障壁が低くなり（電位が高くなり）、ＰＤの電荷が電源ＶＤＤ側に排出されるようになされている。
【００６５】
その後、図２Ｂに示されるように、ＯＦＧの駆動電圧（パルス）を立ち下げてＯＦＧをＯＦＦとし、同時露光を開始する。これにより、ＰＤでの光電変換により発生した電荷がＰＤに蓄積される。図２Ｂでは、ＯＦＧがＯＦＦされたことにより、ＯＦＧ下の障壁が高くなり、ＰＤの電荷の排出が阻止され、ＰＤ内に電荷が蓄積している。なお、図中の斜線により蓄積した電荷が示されている。
【００６６】
露光終了時には、図２Ｃに示されるように、全画素同時にＴＲＸに駆動電圧を印加してＴＲＸをＯＮとし、ＰＤに蓄積された電荷をＭＥＭに転送する。図２Ｃでは、ＴＲＸがＯＮされたことにより、ＴＲＸ下におけるＰＤとＭＥＭ間の障壁が低くなるとともに、ＭＥＭのポテンシャルが深くなっている。これにより、ＰＤ内に蓄積された電荷がＭＥＭに転送されている。
【００６７】
その後、図２Ｄに示されるように、ＴＲＸの駆動電圧（パルス）を立ち下げてＴＲＸをＯＦＦとし、ＰＤから転送された電荷をＭＥＭに保持する。図２Ｄでは、ＴＲＸがＯＦＦされたことにより、ＰＤとＭＥＭ間の障壁が高くなり、ＭＥＭ内に電荷が蓄積されて保持されている。なお、このとき、ＰＤ内には、ＭＥＭに転送しきれなかった電荷が残っている。
【００６８】
そして、図２Ｅに示されるように、ＯＦＧをＯＮとし（駆動し）、ＰＤの電荷を排出する。このようにすることで、電荷を保持しているＭＥＭに、ＰＤから電荷が溢れる(ブルーミング)ことを防止すると共に、次フレームに向けたＰＤのリセットが行われる。
【００６９】
この後、順次リセットレベルと信号レベルが読み出される。すなわち、ＦＤをリセットしてリセットレベルが読み出され、ＭＥＭに保持された電荷をＦＤに転送した後、信号レベルが読み出される。そして、信号レベルからリセットノイズを減じるＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理が行われ、ｋＴＣノイズも含めたノイズ除去処理が可能となる。
【００７０】
図３は、グローバル露光動作時の各駆動パルスの波形を示すタイミングチャートである。同図は、横軸が時間とされ、図１の選択トランジスタ２７に印加される駆動パルスＳＥＬ、リセットトランジスタ２６に印加される駆動パルスＲＳＴ、ゲート電極２２Ａに印加される駆動パルスＴＲＸ、ゲート電極２４Ａに印加される駆動パルスＴＲＧ、ゲート電極２９Ａに印加される駆動パルスＯＦＧ、および、Ｎ−Ｓｕｂ３１に印加されるパルスＳＵＢの波形が示されている。
【００７１】
なお、図３においては、行列状に配置された複数の単位画素のうち、第ｉ行目の単位画素に印加される駆動パルスの波形と、第ｉ＋１行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「ｉ」または「ｉ＋１」が付されている。
【００７２】
また、図３において、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、図３において「ＣＤＳ読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
【００７３】
図３において、時刻ｔａでしめされたタイミングにおける各部のポテンシャルが図２Ａに示されている。また、図３において、時刻ｔｂでしめされたタイミングにおける各部のポテンシャルが図２Ｂに示されている。同様に、図３において、時刻ｔｃ乃至時刻ｔｅで示されるタイミングにおける各部のポテンシャルが図２Ｃ乃至図２Ｅに示されている。
【００７４】
また、図３において時刻ｔｆで示されるタイミングでは、第ｉ行目の単位画素のＦＤがリセットされ、時刻ｔｇで示されるタイミングでリセットレベルが読み出される。また、図３において時刻ｔｈで示されるタイミングでは、第ｉ行目の単位画素のＭＥＭに保持されていた電荷がＦＤに転送され、時刻ｔｉで示されるタイミングで信号レベルが読み出される。これにより、ＣＤＳ処理が行われる。
【００７５】
ところで、従来のグローバル露光動作には、次のような問題があった。
【００７６】
例えば、信号を保持したＭＥＭから、次のフレームの露光を行なっているＰＤに対して、信号電荷が溢れ(逆流して)、残像と同様のノイズが強く発生する。
【００７７】
なお、残像とは、例えば、ＰＤからＦＤへ信号電荷を転送する際に、信号電荷が転送しきれずにＰＤに残ってしまうことで、その転送残り電荷が次のフレームに加算されるため、移動体などを撮影した際に、尾をひくような映像になる現象をいう。
【００７８】
電荷溢れにより発生する残像は、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差と相関があることが実験でわかっている。
【００７９】
すなわち、図３の時刻ｔｅと時刻ｔｆの間では、例えば、図４に示されるように、ＭＥＭに電荷が保持された状態で、ＰＤに電荷が蓄積されていく。この際、図４に示される、ＰＤとＭＥＭの間の高いポテンシャルの電位ｐａ（ＰＤ-ＭＥＭ間の障壁電位）と、ＭＥＭに保持された電荷の水面の電位ｐｂ（ＭＥＭ電位(蓄積時)）との差が小さいと、信号を保持したＭＥＭから、次のフレームの露光を行なっているＰＤに対して、信号電荷が溢れる現象が発生しやすい。なお、ここでは、図４において、ＭＥＭに蓄積される電荷を液体に例えて、電位ｐｂをＭＥＭに保持された電荷の水面と表現している。
【００８０】
電荷が溢れメモリ部からＰＤへ電荷が移動してしまうのは、熱により一定のエネルギーを得て、ある確率で電位差を飛び越えることで発生する。そのため、電位差（すなわち、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差）が小さいほど、電荷が飛び越えやすくなり、残像も増大する。その関係は、おおよそ電位差に対して電荷溢れは対数的に減少することがわかっている。
【００８１】
図５は、電荷溢れで発生する残像とＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差の関係を説明するグラフである。なお、同図において、縦軸の電荷溢れで発生する残像は、溢れる電荷の量（残像の量）を対数（ｌｏｇ）で表したものとされ、横軸のＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差は、図４の電位ｐａと電位ｐｂの差分絶対値を表す。
【００８２】
図５に示されるグラフは、図中左上から右下に向かって傾斜しており、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差が大きいほど、残像の量が小さくなることが分かる。
【００８３】
つまり、電荷溢れによる残像を減らすためには、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差を大きくすることが必要となる。例えば、ＭＥＭに保持された電荷の水面の電位を、より低くすることができれば、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差を大きくすることができる。
【００８４】
ここで、単位画素１０の各部のポテンシャルが図２Ｃに示される状態から、図２Ｄに示される状態に変化する様子をより詳細に説明する。
【００８５】
図２Ｃに示される状態では、ＴＲＸ２２のゲート電極２２Ａ（図１）に正バイアスの駆動電圧が印加されることになる。これにより、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)の変調が行われることになる。そして、図２Ｃに示される状態では、ＴＲＸ２２のゲート電極２２Ａに印加される駆動電圧の電圧を所定の負バイアスまで下げ、ＴＲＸ２２がＯＦＦされることになる。
【００８６】
ＴＲＸ２２のゲート電極２２Ａに所定の負バイアスを印加し、ＴＲＸ２２をＯＦＦにした状態から印加電圧を上げていくと、印加電圧に対応して、ＰＤ-ＭＥＭ間の障壁電位およびＭＥＭ電位(空乏時)のそれぞれにおいてポテンシャルが深くなっていく。
【００８７】
ただし、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)とでは、変化の度合が異なる。暗電流低減のため、ＭＥＭの表面にはＰ型不純物が形成されており、その結果、ＰＤ-ＭＥＭ間の障壁電位に対しＭＥＭ電位(空乏時)の変調度が低下してしまうからである。
【００８８】
図６は、ＴＲＸ２２のゲート電極２２Ａに印加される電圧（ＴＲＸ印加電圧）と、ＰＤ-ＭＥＭ間の障壁電位およびＭＥＭ電位(空乏時)との関係を説明するグラフである。同図は、横軸がＴＲＸ印加電圧とされ、図中の右側が正バイアスとされる。なお、ＣＭＯＳイメージセンサの単位画素に入力される通常の駆動パルスにおいては、ＯＮとされるときの印加電圧は＋３Ｖ程度とされ、ＯＦＦとされるときの印加電圧は−１Ｖ程度とされる。
【００８９】
また、縦軸はポテンシャル（電位の低さ）とされ、ＴＲＸ印加電圧の変化に応じたＰＤ-ＭＥＭ間の障壁電位の変化が線６１で示され、ＴＲＸ印加電圧の変化に応じたＭＥＭ電位(空乏時)の変化が線６２で示されている。
【００９０】
図６に示されるように、線６１および線６２はいずれも、図中左上から右下に向かって傾斜しているが、線６２と比較して、線６１の傾きが大きい。また、線６１では、ＴＲＸ印加電圧が所定の値（図中（ａ）で示される電圧）より低くなると、ＴＲＸ印加電圧の値に係らず一定のポテンシャルとなることが表されている。
【００９１】
また、図６における矢印７１、矢印７２、および矢印７３は、それぞれ図６におけるＴＲＸ印加電圧の値が（ａ）、（ｂ）、および（ｃ）のときのＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差を表している。
【００９２】
図７は、図６におけるＴＲＸ印加電圧の値が（ａ）、（ｂ）、および（ｃ）のそれぞれであるとき、単位画素１０における各部のポテンシャルについて説明する図である。
【００９３】
図７Ａは、図６におけるＴＲＸ印加電圧の値が（ａ）であるときの単位画素１０の各部のポテンシャルを示している。図６におけるＴＲＸ印加電圧の値が（ａ）であるときは、ＴＲＸ２２がＯＦＦされた状態から、駆動電圧の印加が開始されて間もないときである。すなわち、ＴＲＸ印加電圧はまだ低い状態である。この際、ＰＤ-ＭＥＭ間の障壁電位は電位ｐｘａとなり、ＭＥＭ電位(空乏時)は電位ｐｙａとなる。このときのＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が矢印７１で示されている。
【００９４】
図７Ｂは、図６におけるＴＲＸ印加電圧の値が（ｂ）であるときの単位画素１０の各部のポテンシャルを示している。図６におけるＴＲＸ印加電圧の値が（ｂ）であるときは、駆動電圧がさらに印加されたときである。すなわち、ＴＲＸ印加電圧はやや高い態である。この際、ＰＤ-ＭＥＭ間の障壁電位は電位ｐｘｂとなり、ＭＥＭ電位(空乏時)は電位ｐｙｂとなる。このときのＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が矢印７２で示されている。
【００９５】
図７Ｃは、図６におけるＴＲＸ印加電圧の値が（ｃ）であるときの単位画素１０の各部のポテンシャルを示している。図６におけるＴＲＸ印加電圧の値が（ｃ）であるときは、駆動電圧が十分に印加されたときである。すなわち、ＴＲＸ印加電圧はかなり高い態である。この際、ＰＤ-ＭＥＭ間の障壁電位は電位ｐｘｃとなり、ＭＥＭ電位(空乏時)は電位ｐｙｃとなる。このときのＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が矢印７３で示されている。
【００９６】
図６および図７から分かるように、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)とでは、変化の度合が異なるため、ＴＲＸ印加電圧が高くなるに従って、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が小さくなっている。このように、ＴＲＸ印加電圧が高くなるに従って、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が小さくなることで、ＭＥＭに保持される電荷に非線形成分が混入してしまう。
【００９７】
図８は、図２Ｃに示される状態から、図２Ｄに示される状態に変化する際の単位画素１０におけるＰＤからＭＥＭへの電荷の移動を説明する図である。なお、ＰＤで蓄積された電荷またはＭＥＭで保持される電荷は図中の斜線により示されている。
【００９８】
図８Ａは、図２Ｃと同じ状態であって、ＴＲＸ印加電圧が十分に高いときの電荷の移動を説明する図である。同図に示されるように、ＰＤ-ＭＥＭ間のポテンシャルが十分に低くなったことにより、ＰＤに蓄積された電荷がＭＥＭに移動している。
【００９９】
図８Ｂでは、図８Ａの状態よりＴＲＸ印加電圧が下がったことにより、ＰＤ-ＭＥＭ間のポテンシャルがやや高くなり、ＰＤ電位（空乏時）とほぼ等しくなっている。図８Ｂにおける単位画素１０の各部のポテンシャルは、図７Ｂに示される各部のポテンシャルと同様である。
【０１００】
図８Ｂにおける領域８１に対応する電荷量が、ＭＥＭが保持できる電荷量の最小値となる。従って、ＰＤに蓄積された電荷量が領域８１に対応する電荷量を超えない限り、ＰＤに蓄積された電荷量の増加に伴って、ＭＥＭに保持される電荷量が線形に増加することになる。なお、領域８１に対応する電荷量は、図７において矢印７２で示されるポテンシャルの深さに対応して定まる電荷量である。
【０１０１】
しかしながら、図８Ｂの場合のように、ＰＤに蓄積された電荷量が領域８１に対応する電荷量を超える場合、最終的にＭＥＭに保持される電荷量は、領域８１に対応する電荷量よりも多くなる。
【０１０２】
図８Ｃでは、図８Ｂの状態よりＴＲＸ印加電圧がさらに下がったことにより、ＰＤ-ＭＥＭ間の障壁が高くなっている。この際、ＭＥＭに保持される電荷量は、領域８１および領域８２によって構成されている。
【０１０３】
図８Ｄでは、図８Ｂの状態よりＴＲＸ印加電圧がさらに下がったことにより、ＰＤ-ＭＥＭ間の障壁がさらに高くなっている。図８Ｄにおける単位画素１０の各部のポテンシャルは、図７Ａに示される各部のポテンシャルと同様である。また、この際、ＭＥＭに保持される電荷量は、領域８１および領域８２によって構成されている。
【０１０４】
領域８２に対応する電荷量は、領域８１に対応する電荷量とは異なり、ＰＤに蓄積された電荷量の増加に伴って線形に増加することはない。今の場合、例えば、図８Ｃの状態におけるＰＤ-ＭＥＭ間の障壁の高さに対応して領域８２に対応する電荷量がＭＥＭに保持されることになる。また、ＭＥＭのポテンシャルの深さには限界があるため、領域８２に対応する電荷量は、ＰＤに蓄積された電荷量がさらに増加しても、ほとんど増えることはない。
【０１０５】
図８を参照して上述したように、ＭＥＭに保持される電荷に、領域８２に対応する非線形成分が混入してしまう。
【０１０６】
図９は、露光量と単位画素１０の信号出力の関係を説明する図である。同図は、横軸が露光量とされ、縦軸が信号出力とされ、露光量の変化に応じた信号出力の変化が実線９１により示されている。なお、信号出力は、ＭＥＭに保持された電荷がＦＤに転送され、そのＦＤの電圧値に対応する信号の出力値とされる。従って、ＭＥＭに保持された電荷量が大きいほど信号出力も大きくなる。
【０１０７】
図９に示されるように、実線９１は、信号出力がＶａとなる時点まで、露光量の増加に伴って線形に上昇している。しかし、実線９１は、信号出力がＶａを超えると傾きが緩やかになる。さらに、実線９１は、信号出力がＶｂを超えると、ほぼ水平線となる。
【０１０８】
すなわち、信号出力がＶａを超えると露光量の増加に伴って線形に上昇しなくなる。なお、図９には、参考のため、露光量の増加に伴って線形に上昇する信号出力の変化が点線９２により示されている。
【０１０９】
すなわち、ＭＥＭに保持された電荷量が図８に示される領域８１に対応する電荷量であった場合、信号出力はＶａとなる。また、ＭＥＭに保持された電荷量が図８に示される領域８１および領域８２に対応する電荷量であった場合、信号出力はＶｂとなる。
【０１１０】
このように、従来のグローバル露光動作が実行される際には、ＭＥＭに保持される電荷に非線形成分が含まれ、その結果、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(蓄積時)の差が小さくなり、電荷溢れにより残像が発生することがあった。
【０１１１】
例えば、ＭＥＭ表面のＰ型不純物の濃度を下げることで、変調度を上げれば、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)の変化の度合を等しくし、ＭＥＭに保持される電荷に非線形成分が混入することを防止することも可能である。しかし、このようにすると、ＭＥＭ表面のピンニングが弱くなってしまう。そのため、転送ゲートの負バイアスを強化して、ＭＥＭ表面のピンニングの弱さを補う必要があり、表面電界が強くなり、強電界起因のリーク成分の悪化や、ゲート酸化膜耐圧の信頼性の低下が生じる。
【０１１２】
また、ＰＤ-ＭＥＭ間の障壁電位の変調度をＭＥＭ電位(空乏時)に合わせて下げることで、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)の変化の度合を等しくすることも可能だが、ＰＤ-ＭＥＭ間の障壁電位の変調度を下げると、ＰＤとメモリ部との間での電荷の転送に影響するため採用し難い。
【０１１３】
そこで、本技術では、ＭＥＭに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できるようにする。
【０１１４】
図１０は、本技術が適用される固体撮像装置の概略を示すシステム構成図である。ここでは、本技術を適用したＣＭＯＳイメージセンサ１００の構成の概略を示すシステム構成図が示されている。
【０１１５】
図１０に示されるように、ＣＭＯＳイメージセンサ１００は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１１と、画素アレイ部１１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。この例では、周辺回路部が、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４およびシステム制御部１１５により構成されている。
【０１１６】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、本イメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、本イメージセンサ１００と同じ基板上に搭載しても構わない。
【０１１７】
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷（単に「電荷」と記述する場合もある）を発生して内部に蓄積する光電変換素子を有する単位画素（単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【０１１８】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１０では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【０１１９】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【０１２０】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【０１２１】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【０１２２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【０１２３】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【０１２４】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【０１２５】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に出力される。
【０１２６】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【０１２７】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【０１２８】
図１１は、図１０の画素アレイ部１１１に配置される単位画素の構成を示す平面図である。同図に示される単位画素２００は、ＰＤ２２１、第１転送ゲート（ＴＲＸ）２２２、メモリ部（ＭＥＭ）２２３、第２転送ゲート（ＴＲＧ）２２４、浮遊拡散領域（ＦＤ：Floating Diffusion）２２５、および電荷排出ゲート（ＯＦＧ）２２９を有する。単位画素２００はさらに、リセットトランジスタ（ＲＳＴ）２２６、増幅トランジスタ（ＡＭＰ）２２７および選択トランジスタ（ＳＥＬ）２２８を有している。
【０１２９】
なお、図中において、電源ＶＤＤに接続される端子がＶＤＤと示されており、垂直信号線１１７に接続される端子がＳＥＬＯＵＴと示されている。
【０１３０】
図１２は、図１１と同様の平面図であり、図１３は、図１２の一点鎖線Ａ−Ａ´における断面図である。
【０１３１】
図１３に示されるように、単位画素２００は、ＰＤ２２１の部分を除いて、その表面が遮光膜により覆われている。また、遮光膜の下には、反射防止膜兼絶縁膜が配置される。さらに、ＯＦＧ２２９、ＴＲＸ２２２、ＴＲＧ２２４、およびＲＳＴ２２６のゲート電極下には、ゲート絶縁膜が配置される。
【０１３２】
ＰＤ２２１は、例えば、Ｎ型基板（Ｎ−Ｓｕｂ）に形成されたＰ型ウェル層（Ｐ−Ｗｅｌｌ）に対して、Ｐ型層（Ｐ＋）を基板表面側に形成してＮ型埋め込み層（Ｎ）を埋め込むことによって形成される埋め込み型フォトダイオードである。
【０１３３】
ＴＲＸ２２２は、ＰＤ２２１で光電変換され、その内部に蓄積された電荷を、ゲート電極に転送パルスＴＲＸが印加されることによって、転送する。
【０１３４】
ＭＥＭ２２３は、ゲート電極の下に、Ｐ型不純物（Ｐ）とＮ型の埋め込みチャネル（Ｎ）によって形成され、ＴＲＸ２２２によってＰＤ２２１から転送された電荷を保持する。
【０１３５】
ＭＥＭ２２３において、その上部にゲート電極を配置し、そのゲート電極に転送パルスＴＲＸを印加することでＭＥＭ２２３に変調をかけることができる。すなわち、ゲート電極に転送パルスＴＲＸが印加されることで、ＭＥＭ２２３のポテンシャルが深くなる。これにより、ＭＥＭ２２３の飽和電荷量を、変調をかけない場合よりも増やすことができる。
【０１３６】
ＴＲＸ２２２はＭＥＭ２２３を覆うように形成される。ＴＲＸ２２２に正バイアスを印加するとＭＥＭ２２３のポテンシャルとＰＤ−ＭＥＭ間障壁が共に容量結合で変調され深くなり、ＰＤ２２１からＭＥＭ２２３へ電荷が転送され、その後ＴＲＸ２２２をＯＦＦすることで信号電荷をＭＥＭ２２３で保持する状態となる。ＭＥＭ２２３に転送された電荷は、順次読み出されるまで保持される。その際、ＴＲＸ２２２に負バイアスを印加し、ＭＥＭ２２３の表面をピンニングさせ暗電流を抑制する。
【０１３７】
なお、図示したＭＥＭ２２３は表面にＰ型不純物を形成し、ピンニングしやすくしている。この点を除いて、単位画素２００の構成は、図１の単位画素１０の場合と同様である。
【０１３８】
ＴＲＧ２２４は、ＭＥＭ２２３に保持された電荷を、ゲート電極に転送パルスＴＲＧが印加されることによって、転送する。
【０１３９】
ＦＤ２２５は、Ｎ型層（Ｎ＋）からなる電荷電圧変換部であり、ＴＲＧ２２４によってＭＥＭ２２３から転送された電荷を電圧に変換する。
【０１４０】
ＯＦＧ２２９は、露光開始時にゲート電極に制御パルスＯＦＧが印加されることで、ＰＤ２２１の電荷をＮ型層のドレイン部（Ｎ＋）に排出する。
【０１４１】
ＯＦＧ２２９をＯＮすることでＰＤ２２１を空乏化(リセット)することができる。グローバル露光動作時には、全画素一括で露光した信号電荷をＭＥＭ２２３へ転送することで蓄積の同時性を実現する。ＭＥＭ２２３で電荷を保持していても、ＯＦＧ２２９によりＰＤ２２１を任意のタイミングでリセットし、また、次のフレームの露光を開始することができる。
【０１４２】
ＯＦＧ２２９がないと、次のフレームの露光開始は、全画素のＭＥＭ２２３の保持電荷を読みだしてから、ＴＲＸ２２２とＴＲＧ２２４を駆動させてＰＤ２２１にある電荷をＦＤ２２５に排出する必要がある。このため、全画素のＭＥＭ２２３の保持電荷読みだしを待たなければならず、その分、フレームレートが低下してしまう。
【０１４３】
ＲＳＴ２２６は、電源ＶＤＤとＦＤ２２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによってＦＤ２２５をリセットする。
【０１４４】
ＡＭＰ２２７（ここでは図示せず）は、ドレイン電極が電源ＶＤＤに接続され、ゲート電極がＦＤ２２５に接続されており、ＦＤ２２５の電圧を読み出すようになされている。
【０１４５】
ＳＥＬ２２８（ここでは図示せず）は、例えば、ドレイン電極が増幅トランジスタ２２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素２００を選択する。
【０１４６】
なお、ＲＳＴ２２６、ＡＭＰ２２７およびＳＥＬ２２８については、画素信号の読み出し方法に応じて、省略したり、複数の画素間で共有したりすることも可能である。
【０１４７】
図１４は、図１３と同様の断面図である。図１５は、図１４の一点鎖線Ｂ−Ｂ´における断面のポテンシャルを説明する図であり、図１６は、図１４の一点鎖線Ｃ−Ｃ´における断面のポテンシャルを説明する図である。
【０１４８】
図１５の上側には、ＯＦＧ、ＴＲＸ、およびＴＲＧのそれぞれのゲート電極が図中の横長の長方形として示されている。また、図１５の下側には、ＰＤおよびＭＥＭ間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
【０１４９】
図１５は、ＰＤで露光がなされておらず、かつ、ＯＦＧ、ＴＲＸ、およびＴＲＧの各ゲート電極に所定の電圧が印加されておらず、ＯＦＦとなった状態を示しており、この状態におけるＯＦＧ下の障壁電位、ＰＤ電位（空乏時）、ＰＤ−ＭＥＭ間の障壁電位、ＭＥＭ電位（空乏時）、およびＴＲＧ下の障壁電位が示されている。
【０１５０】
図１６は、縦軸が電位（ポテンシャル）を表し、横軸がシリコン（Ｓｉ）基板内の深さを表している。同図に示されるように、シリコン基板の表面付近は障壁が高く（ポテンシャルが低く）、ＭＥＭが構成されるＮ型の埋め込みチャネル（Ｎ）部分においてポテンシャルが高くなり、Ｐ型ウェル層においては再び障壁が高く（ポテンシャルが低く）なる。さらに、Ｎ−Ｓｕｂの部分においてはポテンシャルが高くなる。
【０１５１】
図１７は、本技術を適用したＣＭＯＳイメージセンサ１００におけるグローバル露光動作時の各駆動パルスの波形を示すタイミングチャートである。同図は、横軸が時間とされ、図１１のＳＥＬ２２８に印加される駆動パルスＳＥＬ、ＲＳＴ２２６に印加される駆動パルスＲＳＴ、ＴＲＸ２２２のゲート電極に印加される駆動パルスＴＲＸ、ＴＲＧのゲート電極に印加される駆動パルスＴＲＧ、ＯＦＧ２２９のゲート電極に印加される駆動パルスＯＦＧ、および、Ｎ−Ｓｕｂ２３１に印加されるパルスＳＵＢの波形が示されている。
【０１５２】
なお、図１７においては、行列状に配置された複数の単位画素のうち、第ｉ行目の単位画素に印加される駆動パルスの波形と、第ｉ＋１行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「ｉ」または「ｉ＋１」が付されている。
【０１５３】
また、図１７において、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、図１７において「ＣＤＳ読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
【０１５４】
図１７に示されるタイミングチャートでは、例えば、図３に示される従来のタイミングチャートの場合と異なり、時刻ｔｃと時刻ｔｅの間の時間帯において駆動パルスＴＲＧが形成されている。すなわち、ほぼ時刻ｔｊにおいて駆動パルスＴＲＧが立ち上がり、ほぼ時刻ｔｌにおいて、駆動パルスＴＲＧが立ち下がっている。
【０１５５】
また、図１７のタイミングチャートにおける時刻ｔｊ乃至時刻ｔｌに形成された駆動パルスＴＲＧは、その前後に形成された駆動パルスよりも突出度合が低く、より低い駆動電圧とされている。つまり、図１７のタイミングチャートにおける時刻ｔｊ乃至時刻ｔｌに形成された駆動パルスＴＲＧにより印加されるＴＲＧの駆動電圧は、ＴＲＧの駆動時の電圧（例えば、＋３Ｖ）と、ＴＲＧの駆動停止時の電圧（例えば、−１Ｖ）の中間の電圧に設定されることになる。
【０１５６】
例えば、駆動パルスＴＲＧを立ち下げるときに、通常より弱い負バイアスの電圧を印加することにより、このような波形を形成することができる。
【０１５７】
図１７のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図３に示されるタイミングチャートの場合と同様である。
【０１５８】
図１８乃至図２０は、単位画素２００におけるグローバル露光動作時の各部のポテンシャルについて説明する図である。図１７において、時刻ｔａ、時刻ｔｂ、および時刻ｔｃで示されたタイミングにおける各部のポテンシャルが図１８Ａ乃至図１８Ｃに示されている。図１７において、時刻ｔｊ、時刻ｔｋ、および時刻ｔｌで示されたタイミングにおける各部のポテンシャルが図１９Ａ乃至図１９Ｃに示されている。図１７において、時刻ｔｅ、および時刻ｔａ´で示されたタイミングにおける各部のポテンシャルが図２０Ａおよび図２０Ｂに示されている。
【０１５９】
図１８乃至図２０の上側には、ＯＦＧ、ＴＲＸ、およびＴＲＧのそれぞれのゲート電極が図中の横長の長方形として示されている。これらの長方形のうち、図中黒く表示されたものが、駆動電圧（パルス）が印加されたゲート電極を表している。なお、図１９において、ＴＲＧのゲート電極に対応する長方形は、ハッチングされることにより、低い駆動電圧（パルス）が印加されたことを表している。
【０１６０】
また、図１８乃至図２０の下側には、ＰＤおよびＭＥＭ間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
【０１６１】
グローバル露光動作が実行される場合、まず、全画素同時にＰＤをリセットするため、図１８Ａに示されるように、ＯＦＧをＯＮとし（駆動し）、ＰＤの電荷を排出する。図１８Ａでは、ＯＦＧに駆動電圧が印加されてＯＮされたことにより、ＯＦＧ下の障壁が低くなり、ＰＤの電荷が電源ＶＤＤ側に排出されるようになされている。
【０１６２】
その後、図１８Ｂに示されるように、ＯＦＧの駆動電圧（パルス）を立ち下げてＯＦＧをＯＦＦとし、同時露光を開始する。これにより、ＰＤでの光電変換により発生した電荷がＰＤに蓄積される。図１８Ｂでは、ＯＦＧがＯＦＦされたことにより、ＯＦＧ下の障壁が高くなり、ＰＤの電荷の排出が阻止され、ＰＤ内に電荷が蓄積している。なお、図中の斜線により蓄積した電荷が示されている。
【０１６３】
露光終了時には、図１８Ｃに示されるように、全画素同時にＴＲＸに駆動電圧を印加してＴＲＸをＯＮとし、ＰＤに蓄積された電荷をＭＥＭに転送する。図１８Ｃでは、ＴＲＸがＯＮされたことにより、ＴＲＸ下におけるＰＤとＭＥＭ間の障壁が低くなるとともに、ＭＥＭのポテンシャルが深くなっている。これにより、ＰＤ内に蓄積された電荷がＭＥＭに転送されている。
【０１６４】
その後、図１９Ａに示されるように、ＴＲＧに弱いバイアスの駆動電圧を印加することにより、ＴＲＧ下の障壁が低くなる。
【０１６５】
この状態で、図１９Ｂに示されるように、ＴＲＸの駆動電圧（パルス）を立ち下げてＴＲＸをＯＦＦとし、ＰＤから転送された電荷をＭＥＭに保持する。図１９Ｂでは、ＴＲＸがＯＦＦされたことにより、ＰＤ−ＭＥＭ間の障壁が高くなり、ＭＥＭ内に電荷が蓄積されて保持されている。なお、このとき、ＰＤ内には、ＭＥＭに転送しきれなかった電荷が残っている。
【０１６６】
このとき、図６および図７を参照して上述したように、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)とでは、変化の度合が異なるため、ＴＲＸ印加電圧が高くなるに従って、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が小さくなる。しかし、本技術では、このとき、ＴＲＧに弱いバイアスの駆動電圧を印加することにより、ＴＲＧ下の障壁が低くなる。このため、ＭＥＭに保持される電荷に非線形成分が混入したとしても、その非線形成分のほとんどは、ＦＤ側に排出されることになる。従って、ＭＥＭに保持される電荷には、非線形成分がほとんど混入しないことになる。
【０１６７】
その後、図１９Ｃに示されるように、駆動パルスＴＲＧが立ち下げられてＴＲＧがＯＦＦとされる。これにより、ＴＲＧ下の障壁が高くなる。
【０１６８】
そして、図２０Ａに示されるように、ＯＦＧをＯＮとし（駆動し）、ＰＤの電荷を排出する。このようにすることで、電荷を保持しているＭＥＭに、ＰＤから電荷が溢れる(ブルーミング)ことを防止すると共に、次フレームに向けたＰＤのリセットが行われる。
【０１６９】
その後、図２０Ｂに示されるように、ＯＦＧをＯＦＦとすることで、次フレームに向けたＰＤの露光が開始される。
【０１７０】
この後、順次リセットレベルと信号レベルが読み出される。すなわち、ＦＤをリセットしてリセットレベルが読み出され、ＭＥＭに保持された電荷をＦＤに転送した後、信号レベルが読み出される。そして、信号レベルからリセットノイズを減じるＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理が行われ、ｋＴＣノイズも含めたノイズ除去処理が可能となる。
【０１７１】
図１７のタイミングチャートに示されるように、各駆動パルスを生成することにより、図１８乃至図２０を参照して説明したように、ＭＥＭに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
【０１７２】
なお、図１７に示されるタイミングチャートに代えて、図２１に示されるタイミングチャートで各駆動パルスが生成されるようにしてもよい。図２１のタイミングチャートでは、ＴＲＧに弱いバイアスの駆動電圧を印加する時間がより長くされている。要は、ＴＲＸがＯＦＦされる（駆動パルスＴＲＸが立ち下がる）タイミングで、ＴＲＧに弱いバイアスの駆動電圧が印加されているようにすればよい。
【０１７３】
図２２は、ＣＭＯＳイメージセンサ１００におけるグローバル露光動作時の各駆動パルスの波形の別の例を示すタイミングチャートである。同図は、図１７と同様に、横軸が時間とされ、図１１のＳＥＬ２２８に印加される駆動パルスＳＥＬ、ＲＳＴ２２６に印加される駆動パルスＲＳＴ、ＴＲＸ２２２のゲート電極に印加される駆動パルスＴＲＸ、ＴＲＧのゲート電極に印加される駆動パルスＴＲＧ、ＯＦＧ２２９のゲート電極に印加される駆動パルスＯＦＧ、および、Ｎ−Ｓｕｂ２３１に印加されるパルスＳＵＢの波形が示されている。
【０１７４】
また、行列状に配置された複数の単位画素のうち、第ｉ行目の単位画素に印加される駆動パルスの波形と、第ｉ＋１行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「ｉ」または「ｉ＋１」が付されている。
【０１７５】
さらに、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、「ＣＤＳ読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
【０１７６】
図２２に示されるタイミングチャートでは、例えば、図３に示される従来のタイミングチャートの場合と異なり、時刻ｔｃと時刻ｔｅの間の時間帯において駆動パルスＴＲＸの凹状の波形が形成されている。すなわち、駆動パルスＴＲＧの凸状の波形が立ち下げる際に、通常の負バイアスよりも強いバイアスを印加する。これにより、ＭＥＭのポテンシャルが通常レベルより浅い(電位的には低い)レベルまで変調される。そして、ほぼ時刻ｔｎにおいて、ＴＲＧに印加される電圧が通常のバイアスに戻っている。
【０１７７】
図２２のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図３に示されるタイミングチャートの場合と同様である。
【０１７８】
図２３は、単位画素２００におけるグローバル露光動作時の各部のポテンシャルの別の例について説明する図である。図２２において、時刻ｔｍ、および時刻ｔｎで示されたタイミングにおける各部のポテンシャルが図２３Ａおよび図２３Ｂに示されている。
【０１７９】
図２３の上側には、ＯＦＧ、ＴＲＸ、およびＴＲＧのそれぞれのゲート電極が図中の横長の長方形として示されている。なお、図２０において、ＴＲＸのゲート電極に対応する長方形は、ハッチングされることにより、通常の負バイアスよりも強いバイアスの駆動電圧（パルス）が印加されたことを表している。
【０１８０】
また、図２３の下側には、ＰＤおよびＭＥＭ間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
【０１８１】
図２２の時刻ｔｃでは、ＴＲＸがＯＮされたことにより、ＴＲＸ下におけるＰＤとＭＥＭ間の障壁が低くなるとともに、ＭＥＭのポテンシャルが深くなる。これにより、ＰＤ内に蓄積された電荷がＭＥＭに転送されている。
【０１８２】
そして、ＴＲＸがＯＦＦされることにより、ＰＤ−ＭＥＭ間の障壁が高くなり、ＭＥＭ内に電荷が蓄積されて保持される。
【０１８３】
このとき、図６および図７を参照して上述したように、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)とでは、変化の度合が異なるため、ＴＲＸ印加電圧が高くなるに従って、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が小さくなる。しかし、本技術では、このとき、ＴＲＸに通常の負バイアスよりも強いバイアスの駆動電圧が印加され、図２３Ａに示されるようにＭＥＭのポテンシャルがやや浅くなる。なお、図２３Ａでは、参考のため、ＴＲＸに通常の負バイアスの駆動電圧を印加した場合のＭＥＭ電位が点線により示されている。
【０１８４】
このようにすることで、ＭＥＭに保持される電荷に非線形成分が混入したとしても、その非線形成分のほとんどは、ＦＤ側に排出されることになる。従って、ＭＥＭに保持される電荷には、非線形成分がほとんど混入しないことになる。
【０１８５】
その後、ＴＲＸの駆動電圧を通常のバイアスに戻すことにより、図２３Ｂに示されるように、ＭＥＭのポテンシャルも深くなる。
【０１８６】
図２２のタイミングチャートに示されるように、各駆動パルスを生成することにより、図２３を参照して説明したように、やはり、ＭＥＭに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
【０１８７】
図２４は、ＣＭＯＳイメージセンサ１００におけるグローバル露光動作時の各駆動パルスの波形のさらに別の例を示すタイミングチャートである。同図は、図１７、図２２と同様に、横軸が時間とされ、図１１のＳＥＬ２２８に印加される駆動パルスＳＥＬ、ＲＳＴ２２６に印加される駆動パルスＲＳＴ、ＴＲＸ２２２のゲート電極に印加される駆動パルスＴＲＸ、ＴＲＧのゲート電極に印加される駆動パルスＴＲＧ、ＯＦＧ２２９のゲート電極に印加される駆動パルスＯＦＧ、および、Ｎ−Ｓｕｂ２３１に印加されるパルスＳＵＢの波形が示されている。
【０１８８】
また、行列状に配置された複数の単位画素のうち、第ｉ行目の単位画素に印加される駆動パルスの波形と、第ｉ＋１行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「ｉ」または「ｉ＋１」が付されている。
【０１８９】
さらに、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、「ＣＤＳ読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
【０１９０】
図２４に示されるタイミングチャートでは、例えば、図３に示される従来のタイミングチャートの場合と異なり、時刻ｔｃと時刻ｔｅの間の時間帯において駆動パルスＳＵＢの凸状の波形が形成されている。すなわち、駆動パルスＴＲＸの凸状の波形が立ち下がる直前の時刻ｔｏにおいて、駆動パルスＳＵＢの凸状の波形が立ち上がっており、時刻ｔｑにおいて駆動パルスＳＵＢの凸状の波形が立ち下がっている。
【０１９１】
すなわち、駆動パルスＳＵＢの凸状の波形が形成される間、Ｎ−Ｓｕｂの電位が高くなる。
【０１９２】
図２４のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図３に示されるタイミングチャートの場合と同様である。
【０１９３】
図２５乃至図２８は、単位画素２００におけるグローバル露光動作時の各部のポテンシャルのさらに別の例について説明する図である。図２４において、時刻ｔｃ、時刻ｔｏ、時刻ｔｐ、および時刻ｔｑで示されたタイミングにおける各部のポテンシャルが図２５、図２６、図２７、および図２８に示されている。
【０１９４】
なお、図２５Ａ、図２６Ａ、図２７Ａ、および図２８Ａは、図１４の一点鎖線Ｂ−Ｂ´における断面のポテンシャルを説明する図であり、図２５Ｂ、図２６Ｂ、図２７Ｂ、および図２８Ｂは、図１４の一点鎖線Ｃ−Ｃ´における断面のポテンシャルを説明する図である。
【０１９５】
図２５Ａ、図２６Ａ、図２７Ａ、および図２８Ａの上側には、ＯＦＧ、ＴＲＸ、およびＴＲＧのそれぞれのゲート電極が図中の横長の長方形として示されている。なお、図２５と図２６において、ＴＲＸのゲート電極に対応する長方形は、黒く表示されることによって駆動電圧（パルス）が印加されたことを表している。
【０１９６】
また、図２５Ａ、図２６Ａ、図２７Ａ、および図２８Ａの下側には、ＰＤおよびＭＥＭ間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
【０１９７】
また、図２５Ｂ、図２６Ｂ、図２７Ｂ、および図２８Ｂでも、図中下側において、電位が高く、図中上側において、電位が低いものとする。
【０１９８】
図２５Ａに示されるように、露光終了時には、全画素同時にＴＲＸに駆動電圧を印加してＴＲＸをＯＮとし、ＰＤに蓄積された電荷をＭＥＭに転送する。図２５Ａでは、ＴＲＸがＯＮされたことにより、ＴＲＸ下におけるＰＤとＭＥＭ間の障壁が低くなるとともに、ＭＥＭのポテンシャルが深くなっている。これにより、ＰＤ内に蓄積された電荷がＭＥＭに転送されている。
【０１９９】
また、このとき、図２５Ｂに示されるように、シリコン基板の表面付近は障壁が高く、ＭＥＭが構成されるＮ型の埋め込みチャネル（Ｎ）部分においてポテンシャルが高くなり、Ｐ型ウェル層においては再び障壁が高くなっている。さらに、Ｎ−Ｓｕｂの部分においてはポテンシャルが高くなっている。
【０２００】
この状態から駆動パルスＳＵＢが印加され、Ｎ−Ｓｕｂの電位が高くなると、図２６Ｂに示されるように、Ｐ型ウェル層の障壁が低くなり、Ｎ−Ｓｕｂの部分においてはポテンシャルがさらに高くなる。
【０２０１】
そして、ＴＲＸがＯＦＦされることにより、図２７Ａに示されるように、ＰＤ−ＭＥＭ間の障壁が高くなり、ＭＥＭ内に電荷が蓄積されて保持される。この際、図２７Ｂに示されるように、Ｐ型ウェル層の障壁が低く、Ｎ−Ｓｕｂの部分のポテンシャルが高くなった状態を維持したまま、ＭＥＭのポテンシャルが浅くなる。
【０２０２】
このとき、図６および図７を参照して上述したように、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)とでは、変化の度合が異なるため、ＴＲＸ印加電圧が高くなるに従って、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が小さくなる。しかし、本技術では、このとき、駆動パルスＳＵＢが印加されているので、図２７Ｂに示されるように、ＭＥＭに蓄積された電荷のうち、Ｐ型ウェル層のポテンシャルを超えて存在する電荷がＮ−Ｓｕｂに排出される。このため、ＭＥＭに保持される電荷に非線形成分が混入したとしても、その非線形成分のほとんどは、Ｎ−Ｓｕｂに排出されることになる。従って、ＭＥＭに保持される電荷には、非線形成分がほとんど混入しないことになる。
【０２０３】
その後、Ｎ−Ｓｕｂに駆動パルスＳＵＢが立ち下がることにより、図２８Ｂに示されるように、Ｐ型ウェル層の障壁が高くなり、Ｎ−Ｓｕｂの部分のポテンシャルもやや高くなる。
【０２０４】
図２４のタイミングチャートに示されるように、各駆動パルスを生成することにより、図２５乃至図２８を参照して説明したように、やはり、ＭＥＭに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
【０２０５】
なお、駆動パルスＳＵＢの立ち上げ立ち下げのタイミングは、図２４のタイミングチャートに示されるものに限られない。要は、駆動パルスＴＲＸの立ち下げ時に駆動パルスＳＵＢが立ち上がっていればよい。
【０２０６】
図２９は、ＣＭＯＳイメージセンサ１００におけるグローバル露光動作時の各駆動パルスの波形のさらに別の例を示すタイミングチャートである。同図は、図１７、図２２などと同様に、横軸が時間とされ、図１１のＳＥＬ２２８に印加される駆動パルスＳＥＬ、ＲＳＴ２２６に印加される駆動パルスＲＳＴ、ＴＲＸ２２２のゲート電極に印加される駆動パルスＴＲＸ、ＴＲＧのゲート電極に印加される駆動パルスＴＲＧ、ＯＦＧ２２９のゲート電極に印加される駆動パルスＯＦＧ、および、Ｎ−Ｓｕｂ２３１に印加されるパルスＳＵＢの波形が示されている。
【０２０７】
また、行列状に配置された複数の単位画素のうち、第ｉ行目の単位画素に印加される駆動パルスの波形と、第ｉ＋１行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「ｉ」または「ｉ＋１」が付されている。
【０２０８】
さらに、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、「ＣＤＳ読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
【０２０９】
図２９に示されるタイミングチャートでは、例えば、図３に示される従来のタイミングチャートの場合と異なり、時刻ｔｃと時刻ｔｅの間の時間帯において駆動パルスＴＲＸの凸状の波形が立ち下がる前に、駆動パルスＯＦＧが立ち上がっている。すなわち、駆動パルスＴＲＸの凸状の波形が立ち下がる直前の時刻ｔｒにおいて、駆動パルスＯＦＧが立ち上がっている。
【０２１０】
図２９のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図３に示されるタイミングチャートの場合と同様である。
【０２１１】
図３０および図３１は、単位画素２００におけるグローバル露光動作時の各部のポテンシャルのさらに別の例について説明する図である。図２９において、時刻ｔａ、時刻ｔｂ、および時刻ｔｃで示されたタイミングにおける各部のポテンシャルが図３０Ａ、図３０Ｂ、および図３０Ｃに示されている。また、図２９において、時刻ｔｒ、時刻ｔｅ、および時刻ｔａ´で示されたタイミングにおける各部のポテンシャルが図３１Ａ、図３１Ｂ、および図３１Ｃに示されている。
【０２１２】
図３０および図３１の上側には、ＯＦＧ、ＴＲＸ、およびＴＲＧのそれぞれのゲート電極が図中の横長の長方形として示されている。これらの長方形のうち、図中黒く表示されたものが、駆動電圧（パルス）が印加されたゲート電極を表している。
【０２１３】
また、図３０および図３１の下側には、ＰＤおよびＭＥＭ間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
【０２１４】
グローバル露光動作が実行される場合、まず、全画素同時にＰＤをリセットするため、図３０Ａに示されるように、ＯＦＧをＯＮとし（駆動し）、ＰＤの電荷を排出する。図３０Ａでは、ＯＦＧに駆動電圧が印加されてＯＮされたことにより、ＯＦＧ下の障壁が低くなり、ＰＤの電荷が電源ＶＤＤ側に排出されるようになされている。
【０２１５】
その後、図３０Ｂに示されるように、ＯＦＧの駆動電圧（パルス）を立ち下げてＯＦＧをＯＦＦとし、同時露光を開始する。これにより、ＰＤでの光電変換により発生した電荷がＰＤに蓄積される。図３０Ｂでは、ＯＦＧがＯＦＦされたことにより、ＯＦＧ下の障壁が高くなり、ＰＤの電荷の排出が阻止され、ＰＤ内に電荷が蓄積している。なお、図中の斜線により蓄積した電荷が示されている。
【０２１６】
露光終了時には、図３０Ｃに示されるように、全画素同時にＴＲＸに駆動電圧を印加してＴＲＸをＯＮとし、ＰＤに蓄積された電荷をＭＥＭに転送する。図３０Ｃでは、ＴＲＸがＯＮされたことにより、ＴＲＸ下におけるＰＤとＭＥＭ間の障壁が低くなるとともに、ＭＥＭのポテンシャルが深くなっている。これにより、ＰＤ内に蓄積された電荷がＭＥＭに転送されている。
【０２１７】
その後、図３１Ａに示されるように、駆動パルスＯＦＧを印加し、ＯＦＧをオンとする。これにより、ＯＦＧ下の障壁が低くなり、ＰＤの電荷が電源ＶＤＤ側に排出される。
【０２１８】
この状態で、図３１Ｂに示されるように、ＴＲＸの駆動電圧（パルス）を立ち下げてＴＲＸをＯＦＦとし、ＰＤから転送された電荷をＭＥＭに保持する。図３１Ｂでは、ＴＲＸがＯＦＦされたことにより、ＰＤ−ＭＥＭ間の障壁が高くなり、ＭＥＭ内に電荷が蓄積されて保持されている。
【０２１９】
このとき、図６および図７を参照して上述したように、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)とでは、変化の度合が異なるため、ＴＲＸ印加電圧が高くなるに従って、ＰＤ-ＭＥＭ間の障壁電位とＭＥＭ電位(空乏時)との差が小さくなる。しかし、本技術では、これに先立って、ＯＦＧをオンすることにより、ＯＦＧ下の障壁が低くなる。このため、ＭＥＭに保持される電荷に非線形成分が混入することはなく、非線形成分に対応する電荷は、ＶＤＤ側に排出されることになる。従って、ＭＥＭに保持される電荷には、非線形成分が混入しないことになる。
【０２２０】
その後、図３１Ｃに示されるように、ＯＦＧをＯＦＦし、次フレームに向けたＰＤの露光が開始される。
【０２２１】
図２９のタイミングチャートに示されるように、各駆動パルスを生成することにより、図３０および図３１を参照して説明したように、やはり、ＭＥＭに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
【０２２２】
なお、図２９に示されるタイミングチャートに代えて、図３２に示されるタイミングチャートで各駆動パルスが生成されるようにしてもよい。図３２のタイミングチャートでは、駆動パルスＯＦＧの立ち上がりのタイミングと駆動パルスＲＳＴの立下りのタイミングがほぼ一致している。
【０２２３】
グローバル露光動作では、全画素の露光時間をそろえるため、ＯＦＧは全画素同時に駆動させることになる。そのため、このＯＦＧの駆動とのカップリングによる他の信号線等への影響が懸念される。そこで、図３２に示されるように、駆動パルスＯＦＧの立ち上げと同時に駆動パルスＲＳＴを立ち下げることで、カップリング変動がキャンセルされることになる。これにより、カップリングによる不具合(例えば電源揺れによる横筋等)を軽減することができる。
【０２２４】
ところで、本技術を適用したＣＭＯＳイメージセンサの構成例として、図１０に代えて図３３の構成を採用するようにしてもよい。図３３は、本技術が適用される固体撮像素子を有する固体撮像装置の別の概略構成例を示すシステム構成図である。
【０２２５】
図３３の構成では、データ格納部１１９がカラム処理部１１３と並列的に設けられている。このようにすることで、水平駆動部１１４による水平走査によって同時に読み出して後段の信号処理部１１８で信号処理を実行することができる。
【０２２６】
さらに、本技術を適用したＣＭＯＳイメージセンサの構成例として、図１０に代えて図３４の構成を採用するようにしてもよい。図３４は、本技術が適用される固体撮像素子を有する固体撮像装置の別の概略構成例を示すシステム構成図である。
【０２２７】
図３４の構成では、画素アレイ部１１１の列ごと、または複数列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１１３に持たせるとともに、カラム処理部１１３に対してデータ格納部１１９および信号処理部１１８が並列的に設けられている。このようにすることで、信号処理部１１８においてアナログあるいはデジタルでノイズ除去処理を行った後、データ格納部１１９および信号処理部１１８での各処理を列ごと、または複数列ごと実行することも可能である。
【０２２８】
なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、複数チップを積層したり隣接させた形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０２２９】
図３５は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０２３０】
図３５の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０２３１】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０２３２】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０２３３】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２３４】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０２３５】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０２３６】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０２３７】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０２３８】
なお、本技術は以下のような構成も取ることができる。
【０２３９】
（１）
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
個体撮像素子。
（２）
前記光電変換部に蓄積された電荷を前記電荷保持部に転送するために前記第１転送ゲートに駆動電圧が印加されているとき、前記電荷排出ゲートに駆動電圧が印加される
（１）に記載の個体撮像素子。
（３）
前記浮遊拡散領域に蓄積された電荷をリセットするリセットトランジスタをさらに備え、
前記リセットトランジスタの駆動パルスの立ち下げと同時に、前記電荷排出ゲートの駆動パルスを立ち上げる
（２）に記載の固体撮像素子。
（４）
前記第１転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第２転送ゲートに印加する電圧の値を、駆動時の電圧と、駆動停止時の電圧との間の中間の値に設定する
（１）に記載の個体撮像素子。
（５）
前記第１転送ゲートの駆動電圧の駆動パルスの立ち下げ時における前記第２転送ゲートに印加する電圧の値が、駆動時の電圧と、駆動停止時の電圧との間の中間の値とされる
（４）に記載の固体撮像素子。
（６）
前記第１転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第１転送ゲートに印加する電圧の値を、駆動停止時の電圧より低い値に設定する
（１）に記載の個体撮像素子。
（７）
前記光電変換部および前記電荷保持部の下層として配置されたＮ型基板をさらに備え、
前記第１の転送ゲートの駆動パルスを立ち下げるとき、前記Ｎ型基板の電位が高くなるように電圧が印加される
（１）に記載の個体撮像素子。
（８）
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートとを備える固体撮像素子の駆動方法であって、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
駆動方法。
（９）
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第１転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第２転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子を備える
電子機器。
【符号の説明】
【０２４０】
１００  ＣＭＯＳイメージセンサ，  １１１  画素アレイ部，  １１２  垂直駆動部，  １１３  係数データ記憶部，  １１３  カラム処理部，  １１４  水平駆動部，  １１５システム制御部，  １１８  信号処理部，  １１９  データ格納部，  ２００  単位画素，  ２２１  ＰＤ，  ２２２  ＴＲＸ，  ２２３  ＭＥＭ  ２２４  ＴＲＧ，  ２２５  ＦＤ，  ２２６  ＲＳＴ，  ２２７  ＡＭＰ，  ２２８  ＳＥＬ，  ２２９  ＯＦＧ，  ２３１  Ｎ−Ｓｕｂ，  ２３２  Ｐ型ウェル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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