(57)【要約】【課題】  セラミック多層基板を階層的に積層して半導体パッケージを構成する場合、気密封止部に再溶融の起きない種類の限られたはんだを使用する必要があり、ＢＧＡ実装でバンプを形成する場合、はんだを塗布した後にはんだボールを載せるが、はんだ印刷の精度やボール径などにより、はんだボールの間隔を狭小して配置するには限界がある。【解決手段】  セラミック多層基板に形成するビアに、コネクタピンの挿入穴部を形成し、コネクタピンを圧入することによって、セラミック多層基板の間を物理的に接合する。【選択図】      図１
2014212149.tif 000002
【特許請求の範囲】
【請求項１】
一方面に複数のビアが形成され、端部が突出した複数のコネクタピンが当該それぞれのビアに挿入され固着された第１のセラミック多層基板と、
一方面に複数のビアが形成され、当該それぞれのビアに上記第１のセラミック多層基板の各コネクタピンが挿入されて、上記第１のセラミック多層基板に接合された第２のセラミック多層基板と、
を備えたセラミック多層基板の接合構造。
【請求項２】
第１のセラミック多層基板の一方面に複数のビアを形成し、当該それぞれのビアに、複数のコネクタピンを端部が突き出した状態で挿入し、固着する工程と、
第２のセラミック多層基板の一方面に複数のビアを形成し、当該それぞれのビアに上記各コネクタピンの端部を挿入し、固着することで、第２のセラミック多層基板を上記第１のセラミック多層基板に接合する工程と、
を備えたセラミック多層基板の接合方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、セラミック多層基板の接合構造、及びその接合方法に関するものである。
【背景技術】
【０００２】
セラミック多層基板からなる半導体パッケージ上に、更に別のセラミック多層基板からなる別の半導体パッケージを実装して、階層接合モジュールが構成される。この基板間の接合として、はんだ、接着剤等が一般的に利用されている。はんだ、接着剤等は、グランド（ＧＮＤ）への接続、金具、部品実装等の接合を主としているため、その接合面積が一般に大きくなる（例えば特許文献１参照）。
【０００３】
一方、基板間の接合は、上下の基板間でそれぞれの配線同士を繋ぐことが重要であるため、本来であれば基板間の接合は面ではなく、それぞれの回路間を点で接合しても良い。このような回路間を点で接合する方法として、ＢＧＡ（Ball grid array）実装、フリップチップ実装が知られている。これらの接合方法は、セラミック基板と樹脂基板（ＰＣＡ基板）間の接合、セラミック基板上へのチップ部品の実装に利用されている（例えば特許文献２、３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１９５４６４号公報
【特許文献２】特開２００７−３０５７４１号公報
【特許文献３】特開２００６−２６１２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
昨今、電子デバイス機器の更なる小型化、軽量化、高性能化、多機能化が望まれており、基板についても電極パッドのピッチ間隔の狭小化（ファインピッチ化）が進められている。ＢＧＡ実装では、基板裏面にはんだを塗布し、はんだボールを載せてバンプを形成するが、はんだの印刷精度、ボール径のサイズ等により、バンプのファインピッチ化には限界がある。また、セラミック基板間の接続とセラミック基板とＰＣＡ基板間の接続とで、同じはんだ材を使用した場合、加熱実装時にはんだの溶融が起きるため、複数枚積み重ねたセラミック基板とＰＣＡ基板の同時取り付けを行なうか、または実装温度の異なるはんだ材の選定が必要になるという問題がある。
【０００６】
また、部品実装し、気密封止した後に、セラミック基板間の接合とセラミック基板とＰＣＡ基板の接合を実施する。ここで、部品が破壊されない、且つ気密封止に使用したはんだが溶融しない等の制約があるため、はんだを用いたＢＧＡ実装には接合強度、基板サイズ、温度、振動等の使用環境条件に限界がある。
【０００７】
また、はんだではなく金バンプを使用して熱、振動等で圧着するフリップチップ実装方式もある。しかしながら、接合強度を確保したまま基板の実装面積を大きくするのが難しいという問題がある。
【０００８】
この発明は係る課題を解決するためになされたものであって、基板間の接合強度を維持したまま、接合部をファインピッチ化することのできる製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明によるセラミック多層基板の接合構造は、一方面に複数のビアが形成され、端部が突出した複数のコネクタピンが当該それぞれのビアに挿入され固着された第１のセラミック多層基板と、一方面に複数のビアが形成され、当該それぞれのビアに上記第１のセラミック多層基板の各コネクタピンが挿入されて、上記第１のセラミック多層基板に接合された第２のセラミック多層基板と、を備えたものである。
【００１０】
また、この発明によるセラミック多層基板の接合方法は、第１のセラミック多層基板の一方面に複数のビアを形成し、当該それぞれのビアに、複数のコネクタピンを端部が突き出した状態で挿入し、固着する工程と、第２のセラミック多層基板の一方面に複数のビアを形成し、当該それぞれのビアに上記各コネクタピンの端部を挿入し、固着することで、第２のセラミック多層基板を上記第１のセラミック多層基板に接合する工程と、を備えたものである。
【発明の効果】
【００１１】
この発明によれば、セラミック多層基板の接合部において、一方のセラミック多層基板のビアにコネクタピンを圧入して雄型を形成し、また他方のセラミック多層基板のビアにコネクタピンの挿入される雌型を形成して、コネクタピンにより基板間を接合することで、接合部を容易に形成することができるとともに、接合作業性の向上と、コネクタピンを用いた信号線の間隔の狭小化を図ることができるので、半導体パッケージを小型化することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１による半導体パッケージにおける、セラミック多層基板間の接合構造を示す断面図である。
【図２】実施の形態１による接合構造を形成するための製造手順を例示する図である。
【図３】実施の形態１によるコネクタピンの各種接合方法を例示する図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１は、この発明に係る実施の形態１による半導体パッケージにおける、セラミック多層基板間の接合構造を示す断面図であり、（ａ）は半導体パッケージの構造を示す図であり、（ｂ）はセラミック多層基板間の接合構造を拡大した図である。実施の形態１による半導体パッケージ５０は、第２のセラミック多層基板であるセラミック多層基板２１を、第１のセラミック多層基板であるセラミック多層基板３１の上に接合して構成される、階層接合モジュールである。セラミック多層基板２１とセラミック多層基板３１の上下接続部は、それぞれ直列ビア（ＶＩＡ）２０を形成し、当該上下の直列ＶＩＡ２０にそれぞれ金属棒１１を挿入して、金属棒１１を介してセラミック多層基板２１とセラミック多層基板３１の上下が接続している。セラミック多層基板２１とセラミック多層基板３１の間の基板接合界面１２は、アンダーフィル剤が塗布されている。半導体パッケージ５０は、バンプ３４を介して樹脂基板（ＰＣＡ）６０の上に接合される。
【００１４】
なお、セラミック多層基板２１とセラミック多層基板３１のそれぞれの直列ＶＩＡ２０は、何れか一方が凹部を有した雌型形状となり、他方が金属棒１１の挿入された状態で金属棒１１の端部が突出した雄型形状となる。図１の例では、セラミック多層基板２１が雌型の接合構造、セラミック多層基板３１が雄型の接合構造となっている。
【００１５】
セラミック多層基板２１は、複数の誘電体の積層体からなる多層誘電体２５と、多層誘電体２５の上面（表面）に接合された蓋体２３と、多層誘電体２５の上面に収容された半導体素子２２と、多層誘電体２５の表層に接合されたチップ部品２４から構成される。多層誘電体２５は、表層及び内層に導体パターン３及び導体ＶＩＡ２が形成される。多層誘電体２５は、上部に凹部が形成されており、この凹部内に半導体素子２２が収容される。蓋体２３は、半導体素子２２が凹部に収容された状態で気密を保持するように、半導体素子２２を覆っている。セラミック多層基板２１の下面（裏面）には直列ＶＩＡ２０が形成されており、当該直列ＶＩＡ２０に形成されるピン穴部内に、異種物質である金属棒１１が挿入され、固着されている。半導体素子２２及びチップ部品２４は、セラミック多層基板２１の導体パターン３及びＶＩＡ２、導電ワイヤ等を通じて、直列ＶＩＡ２０の一部に接続される。
【００１６】
セラミック多層基板３１は、複数枚の誘電体の積層体からなる多層誘電体３５と、多層誘電体３５に接合された蓋体３３と、多層誘電体３５の上面に収容された半導体素子３２から構成される。多層誘電体３５は、表層及び内層に導体層及び導体ＶＩＡが形成される。多層誘電体３５は、上部に凹部が形成されており、この凹部内に半導体素子３２が収容される。多層誘電体３５の凹部は、底面の上に中段が形成された段付き形状をなしている。蓋体３３は、半導体素子３２が凹部の底面に収容された状態で、凹部の中段に接合されて、気密を保持するように、半導体素子３２を覆っている。このとき、蓋体３３の上面はセラミック多層基板３１の上面から突出しないようになされている。セラミック多層基板３１の上面（表面）には直列ＶＩＡ２０が形成されており、当該直列ＶＩＡ２０に形成されるピン穴部内に金属棒１１が圧入されている。半導体素子３２は、セラミック多層基板３１内の導体層及びＶＩＡ、導電ワイヤ等を通じて、直列ＶＩＡ２０の一部に接続される。セラミック多層基板３１の裏面には、はんだボール、金バンプ等からなる複数のバンプ３４が形成されている。
【００１７】
次に、セラミック多層基板２１及びセラミック多層基板３１の接合構造の製造方法について説明する。図２は、実施の形態１による接合構造を形成するための製造手順を例示する図である。セラミック多層基板３１は雄型の接合構造を有し、セラミック多層基板２１は雌型の接合構造を有している。雄型は、直列ＶＩＡ部２０に金属棒１１を圧入している。
【００１８】
まず、図２（ａ）（ｂ）において、第一にセラミック多層基板２１及びセラミック多層基板３１の上下の基板を接続する部分に、それぞれ直列ＶＩＡ２０を形成する。直列ＶＩＡ２０において、直列する誘電体の層数（直列ＶＩＡ数）と層厚さとの積で得られるＶＩＡの長さは、圧入する金属棒１１によるピン（コネクタピン）長さよりも短くなるようにする。例えば上下の基板の安定性から、ＶＩＡの長さはピン長さの１／２程度でよい。
【００１９】
また、図２（ｂ）において、セラミック多層基板２１からなる雌型の接合構造は、セラミック多層基板３１からなる雄型の接合構造において、金属棒１１によるコネクタピンを圧入せずに除去した構造となっている。その他の点は雄型のセラミック多層基板３１と同じ構造になっている。図２（ｄ）に示すように、セラミック多層基板２１は、半導体素子２２を凹部に収容し、蓋体２３により気密を保持して半導体素子２２を封入する。
【００２０】
次に、図２（ｃ）において、セラミック多層基板３１に、金属棒１１によるコネクタピンを挿入する方法について説明する。工具１３をセラミック多層基板３１の上部に配置し、工具１３に形成されるピン穴１４に金属棒１１を挿入する。この状態で、工具１３の上部からプレス板１５を押し当てて、金属棒１１を直列ＶＩＡ２０により形成されるピン穴部に圧入する。図２（ｅ）は、この金属棒１１によるコネクタピンが、セラミック多層基板３１に圧入された状態を示している。その後、図２（ｅ）に示すように、半導体素子３２をセラミック多層基板３１の凹部に収容し、蓋体３３により気密を保持して半導体素子３２を封入する。
【００２１】
図３は、実施の形態１によるコネクタピンの各種形成方法を例示する図であり、（ａ）は強度の弱い金属棒１１によるコネクタピンを使用して圧入時の変形をアンカー効果として利用する方式を示し、（ｂ）は圧入時に一部セラミック部にめり込ませて固定力を上げる金属棒１１のピン挿入方式を示している。金属棒１１によるコネクタピンの長さと太さ、強度によっては、図３の（ａ）、（ｂ）に示す各種の圧入方式が考えられるので、使用条件にあわせて圧入方式を検討する必要がある。直列ＶＩＡを構成する誘電体の層数（直列ＶＩＡ数）が多いほど、金属棒１１によるコネクタピンの安定性が増すこととなる。
【００２２】
ここで、雄型のセラミック多層基板３１の接合構造の形成方法について、２つの方法を説明する。
第１の方法は、複数の誘電体による積層体の状態で、焼結前に金属棒１１を圧入する方法である。積層体の段階でコネクタピンを挿入するメリットは、焼成収縮がないため、コネクタピンの挿入治具のサイズ検討が容易であり、また多面付けされた状態で一括処理が可能なため、安価にコネクタピンの形成が可能な点である。
【００２３】
また、焼結を利用してコネクタピンを固定化するため、焼結後の圧入よりも強度が高いものが得られるというメリットがある。ただし、コネクタピンの同時焼成が必要になるため、８００〜９００℃で加熱しても変形せず、酸化して導電性が失われない安定性が必要である。この場合、セラミック多層基板３１用の導体パターン３と同材質が好ましい。または、コネクタピンを圧入後に、表面に導体ペーストを塗布するなどして表面を保護する必要がある。ただし、酸化しても、この後の工程でめっき工程があるため、その前処理の酸洗いにて除去可能であれば焼結時に変化しても使用は可能である。
【００２４】
もう一つのメリットとしては、焼結後のＶＩＡ径とコネクタピンの径がほぼ同じサイズになるように調節することで、コネクタピンの安定性を確保することができる点である。積層体への圧入であれば、ＶＩＡ導体を介さず、セラミック部分に突き刺すことも可能であるが、焼結した際にコネクタピン周りのセラミック部にクラック（亀裂）が入るため、ＶＩＡ導体部を介して固定する必要がある。コネクタピンを挿入した後はそのまま焼結し、コネクタピンと基板を一体化させる。
【００２５】
第２の方法は、焼結後の基板にコネクタピンを圧入する方法である。直列ＶＩＡ２０を形成するところまでは第１の方法と同じであるが、コネクタピンを圧入する前に焼結させる。焼結後にＶＩＡ部にコネクタピンを圧入することでコネクタピンを固定する。固定を補助するために、圧入するコネクタピンに導電性接着剤を使用しても良い。
【００２６】
次に、基板間の接合方法について説明する。
セラミック多層基板３１の上にセラミック多層基板２１を配置する。ここで、セラミック多層基板３１に形成された金属棒１１によるコネクタピン（雄型の接合構造）を、セラミック多層基板２１の直列ＶＩＡ２０に形成されるピン穴部内（雌型の接合構造）に圧入することによって、セラミック多層基板２１をセラミック多層基板３１に固定化し、半導体パッケージ５０を形成する。このとき、セラミック多層基板２１とセラミック多層基板３１の間の基板接合界面１２に、アンダーフィル剤を塗布して、基板間の接合強度を補強しても良い。
【００２７】
ここで、金属棒１１によるコネクタピンを圧入する際に、上下に連続した直列ＶＩＡ２０は、誘電体に設けられたＶＩＡをなすピン穴部に、導体を充填して形成される。導体を充填せずに穴部だけ形成して焼結した後、半導体素子３２の実装工程で、ＶＩＡをなすピン穴部に導電性接着剤、はんだ等を流しこみ、金属棒１１を挿入して固化する方法でも形成可能である。
【００２８】
セラミック多層基板２１、セラミック多層基板３１及び金属棒１１の各種接合時に、熱処理は必須である。使用する部品、接合剤等を選定する際に、熱劣化も考慮して選定する。実施の形態１によるセラミック多層基板２１及びセラミック多層基板３１は、基板製造過程で実装用の接合構造を形成することで、加熱不要な物理接合を可能としたことにより、これまでよりもより複雑な実装が可能となる。
【００２９】
特に、部品を実装した基板同士の接合では温度制約が厳しいので、実施の形態１による基板接合方法を選択肢の１つとして加えることで、半導体パッケージ全体の構成に多様性を持たせることができ、より小型、軽量、高性能、多機能な半導体パッケージを得ることが可能となる。
【００３０】
ＰＣＡと基板間、及び蓋体２３，３３の気密封止部に使用する接合剤は、部品の耐熱温度、接合順によって使用する種類が限られている。しかしながら、実施の形態１による基板の接合方法は金属棒１１によるコネクタピンを用いて、加熱の不要な物理的な圧入により基板間を接合することから、実装温度を気にすることなく使用可能である。したがって、実装順、部品の耐熱性にとらわれずに製造プロセスを構築できるため、より高性能な半導体パッケージを形成することができる。
【００３１】
以上説明した通り、実施の形態１によるセラミック多層基板の接合構造は、一方面に複数のビア（直列ＶＩＡ２０）が形成され、端部が突出した複数のコネクタピン（金属棒１１）が当該それぞれのビア（直列ＶＩＡ２０）に挿入され固着された第１のセラミック多層基板（３１）と、一方面に複数のビア（直列ＶＩＡ２０）が形成され、当該それぞれのビアに上記第１のセラミック多層基板（３１）の各コネクタピン（金属棒１１）が挿入されて、上記第１のセラミック多層基板（３１）に接合された第２のセラミック多層基板（２１）と、を備えたものである。
【００３２】
また、実施の形態１によるセラミック多層基板の接合方法は、第１のセラミック多層基板（３１）の一方面に複数のビア（直列ＶＩＡ２０）を形成し、当該それぞれのビアに、複数のコネクタピン（金属棒１１）を端部が突き出した状態で挿入し、固着する工程と、第２のセラミック多層基板（２１）の一方面に複数のビア（直列ＶＩＡ２０）を形成し、当該それぞれのビアに上記各コネクタピン（金属棒１１）の端部を挿入し、固着することで、第２のセラミック多層基板（２１）を上記第１のセラミック多層基板（３１）に接合する工程と、を備えたものである。
【００３３】
このように、セラミック多層基板３１とセラミック多層基板２１の接合部に雄型（コネクタピン）と雌型（ピン穴部）を形成し、コネクタピン（金属棒１１）により基板間の接合時の実装性を補助することで、接合作業性の向上とコネクタピンのファインピッチ化（ピン間隔の狭小化）を図ることができる。また、セラミック多層基板２１，３１のＶＩＡ導体部分をコネクタピンの挿入穴に使用することで、接合部を容易に形成することができるとともに、実装に必要な面積を少なく抑え、かつコネクタピンのファインピッチ化により半導体パッケージの小型化を図ることができる。
【符号の説明】
【００３４】
１  セラミック多層基板、２  ビア（ＶＩＡ）、３  導体パターン、１１  金属棒、１２  基板接合界面、２０  直列ＶＩＡ、２１  セラミック多層基板、２２  半導体素子、２３  蓋体、２４  チップ部品、２５  多層誘電体、３１  セラミック多層基板、３２  半導体素子、３３  蓋体、３４  バンプ、３５  多層誘電体、５０  半導体パッケージ、６０  樹脂基板（ＰＣＡ）。
【図１】
2014212149.tif 000003
【図２】
2014212149.tif 000004
【図３】
2014212149.tif 000005