(57)【要約】【課題】フォーミング電圧を低減することができ、消費電力を抑制する。  【解決手段】この実施の形態に係る不揮発性半導体装置は、複数層のメモリ層を含むメモリセルアレイと、前記メモリセルアレイに印加される電圧を制御する制御部とを備える。そのメモリ層の各々は、第１配線及び第２配線を備え、更に前記第１配線と前記第２配線のと間に配置され可変抵抗素子を含むメモリセルを含む。制御部は、メモリセルアレイに対しフォーミング動作を実行する場合において、複数層のメモリ層に対し順々にフォーミング動作を実行するように構成される。フォーミング動作は、フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行される。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のメモリ層を含むメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と
を備え、    
前記メモリ層の各々は、第１配線、第２配線、並びに前記第１配線と前記第２配線との間に配置され可変抵抗素子を含むメモリセルを含み、
前記制御部は、前記メモリセルアレイに対しフォーミング動作を実行する場合において、前記複数層のメモリ層に対し順々にフォーミング動作を実行するように構成され、
前記フォーミング動作は、前記フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行され、
複数の前記メモリ層は、積層方向に沿って積層され、
積層方向において隣接する２つのメモリ層は、前記第１配線又は前記第２配線を共有し、
前記複数のメモリ層のうち、少なくとも互いに隣接するメモリ層が互いに異なる積層構造を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリ層を含むメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と
を備え、    
前記メモリ層の各々は、第１配線、第２配線、並びに前記第１配線と前記第２配線との間に配置され可変抵抗素子を含むメモリセルを含み、
前記制御部は、前記メモリセルアレイに対しフォーミング動作を実行する場合において、前記複数層のメモリ層に対し順々にフォーミング動作を実行するように構成され、
前記フォーミング動作は、前記フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行される
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数の前記メモリ層は、積層方向に沿って積層されることを特徴とする請求項２記載の不揮発性半導体装置。
【請求項４】
積層方向において隣接する２つのメモリ層は、前記第１配線又は前記第２配線を共有する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
積層方向において隣接する２つのメモリ層の一方は、第１の方向を順方向とするダイオードを有し、他方は前記第１の方向とは反対方向の第２の方向を順方向とするダイオードを有する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリ層のうち、少なくとも互いに隣接するメモリ層が、互いに異なる積層構造を有することを特徴とする請求項２乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
不揮発性半導体記憶装置のフォーミング動作を実行する方法において、
前記不揮発性半導体装置は、複数層のメモリ層を含むメモリセルアレイを備え、
前記メモリ層の各々は、第１配線、第２配線、並びに前記第１配線と前記第２配線との間に配置され可変抵抗素子を含むメモリセルを含み、
前記方法は、
フォーミング動作が実行される場合において前記複数層のメモリ層の各々に流れる非選択電流の大きさに関するデータを取得し、
前記データに従って、前記フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順にフォーミング動作を実行する
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書に記載の実施の形態は、不揮発性半導体記憶装置、及びそのフォーミング方法に関する。
【背景技術】
【０００２】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００３】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。このような抵抗変化メモリでは、交差するビット線とワード線の交点にメモリセルを形成するクロスポイント型セル構造を採用することができ、従来のメモリセルに比べ微細化が容易であり、また縦方向に積層構造とすることもできるので、メモリセルアレイの集積度の向上が容易であるという利点がある。
【０００４】
いわゆるバイポーラ型の抵抗変化メモリに対するデータの書き込み動作（セット動作）は、可変抵抗素子に第１の極性のセット電圧を印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。一方、データの消去動作（リセット動作）は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時の第１の極性とは逆の第２の極性のリセット電圧を印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。
【０００５】
このようなセット動作やフォーミング動作（メモリセルを高抵抗状態と低抵抗状態との間で遷移可能な状態とする動作）を行う場合に、無用な回り込み電流を抑制することが重要である。回り込み電流が大きいと、必要なフォーミング電圧の値が増加し、フォーミング動作に支障が生じたり、消費電力が大きくなるなどの問題が生じるからである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１９８４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下に記載の実施の形態は、フォーミング電圧を低減することができ、消費電力を抑制することができる不揮発性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００８】
以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリ層を含むメモリセルアレイと、前記メモリセルアレイに印加される電圧を制御する制御部とを備える。そのメモリ層の各々は、第１配線及び第２配線を備え、更に前記第１配線と前記第２配線との間に配置され可変抵抗素子を含むメモリセルを含む。制御部は、メモリセルアレイに対しフォーミング動作を実行する場合において、複数層のメモリ層に対し順々にフォーミング動作を実行するように構成される。フォーミング動作は、フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行される。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】１つのメモリセルの構造を示す断面図である。
【図４】実施の形態に係る不揮発性半導体記憶装置のフォーミング動作の手順を示すフローチャートである。
【図５】図４のフローチャートのステップＳ１における動作を示す。
【図６】フォーミング動作の手順とフォーミング電圧との関係を示すグラフである。
【図７Ａ】フォーミング動作の手順とフォーミング動作時に流れる非選択電流Ｉｎｓとの関係を示すグラフである。
【図７Ｂ】フォーミング動作の手順とフォーミング動作時に流れる非選択電流Ｉｎｓとの関係を示すグラフである。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[第１の実施の形態] 
図１は、第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述する可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１は、後述するように複数のメモリ層を積層して構成されている。
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するカラム制御回路２が設けられている。
【００１１】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１２】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。
データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１３】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１４】
ステートマシン７は、この不揮発性メモリ全体の管理を行う制御回路であり、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００１５】
ステートマシン７は、メモリセルアレイ１に対しフォーミング動作を実行する。この場合においてステートマシン７は、複数層のメモリ層に対し順々にフォーミング動作を実行する。フォーミング動作は、フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行される。詳しくは後述する。
パルスジェネレータ９で形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１６】
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるメモリセル１つ分の断面図である。この例でのメモリセルアレイ１は、一例として２つのメモリ層ＭＡ０、ＭＡ１を備える。ただし、本実施の形態はこれに限定されるものではなく、３層以上のメモリ層を備えたメモリセルアレイにも拡張される。
【００１７】
この図２のメモリセルアレイ１では、複数本の第１の配線としてワード線ＷＬ００〜ＷＬ０２、ＷＬ１０〜ＷＬ１２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ００〜ＢＬ０２が平行に配設される。これらの各交差部に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ００〜ＷＬ０２、とビット線ＢＬ０１〜ＢＬ０２の交差部に複数のメモリセルＭＣがマトリクス状に配置されてメモリ層ＭＡ０が形成される。また、ワード線ＷＬ１０〜ＷＬ１２とビット線ＢＬ０１〜ＢＬ０２の交差部に複数のメモリセルＭＣがマトリクス状に配置されてメモリ層ＭＡ１が形成される。メモリ層ＭＡ０とＭＡ１は積層方向（上下方向）に積層され、ビット線ＢＬ０を共有している。ビット線ＢＬを共有する代りに、ワード線ＷＬを共有することも可能である。なお、ビット線ＢＬ及びワード線ＷＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。ここでは一例としてＷが用いられる場合を説明する。
【００１８】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩ（双方向ダイオード）の直列接続回路からなる。ダイオードＤＩは一例として、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。ダイオードＤＩは、この図３の例ではビット線ＢＬからワード線ＷＬに向かう方向を順方向として形成されている。すなわち、メモリ層ＭＡ０とＭＡ１とでは、ダイオードの極性が反対向きになっている。
【００１９】
可変抵抗素子ＶＲは、例えば遷移金属の酸化物（例えば酸化ハフニウム（ＨｆＯｘ））の薄膜から構成される。ハフニウム以外の他の遷移金属（クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ））の酸化物を用いることも可能である。またランタン（Ｌａ）からルテチウム（Ｌｕ）までの希土類元素の酸化物を用いることも可能である。ただし、酸化ハフニウムを可変抵抗素子ＶＲの材料とした場合、例えば酸化チタン（ＴｉＯｘ）や酸化アルミニウム（Ａｌ２Ｏ３）を可変抵抗素子ＶＲの材料とした場合と比べ、フォーミング電圧Ｖｆｏｒｍやセット電圧Ｖｓｅｔの値を小さくすることができる。また、酸化ハフニウムの中に窒素（Ｎ）が含有されていると、更にフォーミング電圧Ｖｆｏｒｍやセット電圧Ｖｓｅｔの値を小さくすることができる。
【００２０】
メモリセルＭＡ０とＭＡ１は、いずれも可変抵抗素子ＶＲとダイオードＤＩ、その他同様の電極等を備えているが、積層の順序が互いに異なっている。
【００２１】
メモリ層ＭＡ１においては、可変抵抗素子ＶＲとビット線ＢＬ０ｊとの間には、上から順に、第１電極ＥＬ１、Ｎ＋型ポリシリコン層Ｐ１、及びシリコン窒化膜Ｒ１（ＳｉＮ層）が形成されている。また、ダイオードＤＩの上下面には、第２電極ＥＬ２、第３電極ＥＬ３が形成されている。第１電極ＥＬ１、第２電極ＥＬ２及び第３電極ＥＬ３は、例えば窒化チタン（ＴｉＮ）により形成されている。
【００２２】
一方、メモリ層ＭＡ０においては、可変抵抗素子ＶＲとワード線線ＷＬ０ｊとの間には、金属電極ＥＬ１が形成されている。また、ダイオードＤＩと可変抵抗素子ＶＲとの間には、シリコン窒化膜Ｒ１、Ｎ＋型ポリシリコン層Ｐ１、及び第２電極ＥＬ２が形成されている。ダイオードＤ１とビット線ＢＬ０との間には、第３電極ＥＬ３が形成されている。このように、メモリ層ＭＡ０とＭＡ１の積層構造が異なるのは、各層間でのメモリセルの特性を均一化するためである。なお、図３の構造はあくまでも一例である。また、３層以上のメモリ層が形成される場合、少なくとも隣接するメモリ層が互いに異なる積層構造を有するのが好ましい。
【００２３】
本出願の発明者は、このような構造を有する不揮発性半導体記憶装置においてフォーミング動作を行う場合において、複数メモリチップ間においてフォーミング動作の完了までの時間にバラつきが大きく、また消費電力のバラツキも大きいという問題に着目し、この問題の解決を図るための研究を進めた。その結果、発明者らは、積層された複数のメモリ層の積層構造が異なる場合、フォーミング動作前の状態においては複数のメモリ層間で電気抵抗特性が大きく異なる傾向にあることを突き止めた。電気抵抗が大きく異なる理由は、複数のメモリ層における積層順序の違いに起因するものと推定されている。
【００２４】
そこで本発明者らは、複数のメモリ層に順にフォーミング動作を実行する場合において、フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行した。その結果、フォーミング動作の完了までの時間は短縮されると共に、非選択電流及びフォーミング動作に要するフォーミング電圧も低減することができ、結果として消費電力を低減することが可能となった。非選択電流が大きいメモリセルは、電気抵抗が少ないメモリセルであるので、本実施形態は、電気抵抗が大きいメモリ層から順にフォーミング動作を行うものであると言うこともできる。
【００２５】
本実施の形態のフォーミング動作の手順を、図４に示す。最初に、複数のメモリ層ＭＡの各々の非選択電流Ｉｎｓのデータを、シミュレーション又はその他の手法により取得する（Ｓ１）。シミュレーションは、例えば図５に示すように、複数のメモリ層ＭＡ０、ＭＡ１と同一の構造のメモリセルアレイを想定して行う。ただし、メモリ層ＭＡ０又はＭＡ１のいずれかの可変抵抗素子に、酸化シリコン膜（ＳｉＯ２）を挿入して想定を行う。これにより、メモリ層ＭＡ０又はＭＡ１のいずれか一方の非選択メモリセルにのみに流れる非選択電流Ｉｎｓを計算する。各メモリ層の非選択電流Ｉｎｓのデータが得られたら、ステートマシン７はこのデータを図示しない記憶部に記憶する。ステートマシン７は、この非選択電流Ｉｎｓのデータに基づき、非選択電流Ｉｎｓが小さいメモリ層ＭＡから順にフォーミング動作を実行する（Ｓ２）。
【００２６】
一例として、図３のような構造のメモリセルアレイの場合、図５に示す如く、メモリ層ＭＡ０の非選択電流Ｉｎｓが、メモリ層ＭＡ１の非選択電流の比べ小さいことが特定される。この場合、本実施の形態では、メモリ層ＭＡ０に対し最初にフォーミング動作を実行し、そのメモリ層ＭＡ０へのフォーミング動作の完了後メモリ層ＭＡ１に対するフォーミング動作を実行する。これにより、フォーミング電圧Ｖｆｏｒｍを小さくすることができ、また、非選択電流Ｉｎｓを全体として抑制することが可能になる。
【００２７】
図６は、図３のメモリセルアレイ１において、メモリ層ＭＡ０に対し最初にフォーミング動作を行い、続いてメモリ層ＭＡ１に対しフォーミング動作を行う場合のフォーミング電圧Ｖｆｏｒｍを示すグラフである。図６では、対比のため、逆にメモリ層ＭＡ１に対し最初にフォーミング動作を行い、続いてメモリ層ＭＡ０に対しフォーミング動作を行う場合のフォーミング電圧Ｖｆｏｒｍも示している。
【００２８】
前者の場合、最初に動作させるメモリ層ＭＡ０でのフォーミング電圧は５．６Ｖ付近に分布幅の狭いピークを有し、後から動作させるメモリ層ＭＡ１は５．４Ｖ付近に分布幅の広いピークを有している。これに対し、後者の場合は、先に動作させるメモリ層ＭＡ１は前者同様に５．４Ｖ付近に分布幅の広いピークを有しているが、後から動作させるメモリ層ＭＡ０では、前者と異なり５．９Ｖ付近に分布幅の広いピークを有している。このように、抵抗の高いメモリ層ＭＡ０においてフォーミング動作の順序によりフォーミング電圧に差が生じる。
【００２９】
図７Ａは、メモリ層ＭＡ１に対し最初にフォーミング動作を行い、続いてメモリ層ＭＡ０に対しフォーミング動作を行う場合において、フォーミング動作の開始から完了までの間における非選択電流Ｉｎｓの推移を示したグラフである。この場合、非選択電流Ｉｎｓは、メモリ層ＭＡ１に対するフォーミング動作の開始直後は３．４μＡ前後であるが、メモリ層ＭＡ１に対するフォーミング動作、書き込み動作及び消去動作の実行回数が増加するに従って徐々に非選択電流Ｉｎｓは増加し、メモリ層ＭＡ１に対する２００回の書き込み/消去動作が完了する頃には５．６μＡ付近まで増加する。これは、フォーミングおよび書き込み消去動作により、メモリセルが低抵抗化し電流が流れやすい状態になるからである。その後、抵抗の高いメモリ層ＭＡ０に対するフォーミングおよび書き込み/消去動作を行っても、非選択電流Ｉｎｓの値はほとんど変わらない。
【００３０】
図７Ｂは、メモリ層ＭＡ０に対し最初にフォーミング動作を行い、続いてメモリ層ＭＡ１に対しフォーミング動作を行う場合において、フォーミング動作の開始から完了までの間における非選択電流Ｉｎｓの推移を示したグラフである。この場合、図７Ａの場合とは逆に非選択電流Ｉｎｓは、メモリ層ＭＡ０に対するフォーミングおよび２００回の書き込み/消去動作前後で殆ど変わらない。その後メモリ層ＭＡ１に対するフォーミングおよび書き込み/消去動作が開始されると、非選択電流Ｉｎｓは徐々に上昇し、メモリ層ＭＡ１に対するフォーミング動作が完了する直前で５．５μＡ程度となり、前者と後者で同等になる。
【００３１】
メモリ層ＭＡ０のフォーミング動作直前の非選択電流Ｉｎｓおよびフォーミング電圧を比較すると、前者では、５．６μＡと５．９Ｖであり、後者では３．０μＡと５．６Ｖであった。非選択電流が大きいとフォーミング動作時にメモリセルに印加される電圧が低下してしまい、結果としてフォーミング電圧の上昇を引き起こす。
このように、フォーミング動作時に非選択電流Ｉｎｓの大きさが小さいメモリ層ＭＡ(図３ではＭＡ０）から順にフォーミング動作を開始することにより、非選択電流Ｉｎｓの影響を最低限に抑えることができ、フォーミング電圧Ｖｆｏｒｍを低減することができ、結果としてフォーミング動作に要する消費電力を抑制することができると共に、フォーミング動作に要する時間を短縮することができる。
【００３２】
図１〜図５では、説明の簡略化のために２つのメモリ層を有する不揮発性半導体記憶装置を例にとって説明したが、本発明はこれに限定されるものではなく、ｎ層（ｎ＞＝２）のメモリ層を有する不揮発性半導体記憶装置に適用され得る。
【００３３】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３４】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェイス、  ７・・・ステートマシン、  ８・・・パルスジェネレータ、  ９・・・ホスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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