(57)【要約】【課題】  単一の（同じ）導電型の能動素子を使用して構成することができ、製造に支障が生じない増幅回路を提供する。【解決手段】  Ａ級定電圧駆動増幅器として動作する第１増幅器５１と、Ａ級定電流駆動増幅器として動作する第２増幅器５２を備える。第１増幅器５１はオペアンプ１６とＮＰＮ型トランジスタ２０を含み、第２増幅器５２はオペアンプ１７とＮＰＮ型トランジスタ２１を含む。第１増幅器５１と第２増幅器５２は、第１増幅器５１の出力電流の増加・減少に応じて第２増幅器５２の出力電流が減少・増加するように協調動作する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１オペアンプを用いて構成された、Ａ級の定電圧駆動増幅器として動作する第１増幅器と、
第１能動素子と第２オペアンプを用いて構成された、Ａ級の定電流駆動増幅器として動作する第２増幅器とを備え、
前記第１増幅器と前記第２増幅器は互いに協調して動作することを特徴とする増幅回路。
【請求項２】
前記第１増幅器と前記第２増幅器が、前記第１増幅器の出力電流が増加または減少すると、それに応じて前記第２増幅器の出力電流が減少または増加するように、互いに逆相で動作することで協調動作する請求項１に記載の増幅回路。
【請求項３】
当該増幅回路への入力信号は、前記第１増幅器の前記第１オペアンプと前記第２増幅器の前記第２オペアンプに共通入力され、当該増幅回路の出力信号は、前記第１増幅器と前記第２増幅器から出力される請求項１または２に記載の増幅回路。
【請求項４】
前記第１増幅器の出力端と前記第２増幅器の出力端の間に、出力抵抗の少なくとも一部が配置されている請求項１〜３のいずれかに記載の増幅回路。
【請求項５】
前記第１増幅器と前記第２増幅器の少なくとも一方が、バイアス電圧で直流電位を与えた基準点を基準電位として動作する請求項１〜４のいずれかに記載の増幅回路。
【請求項６】
前記第１増幅器が、前記第１オペアンプの出力側に接続された、前記第１能動素子と同じ導電型の第２能動素子を備えている請求項１〜５のいずれかに記載の増幅回路。
【請求項７】
前記第１増幅器が、前記第１オペアンプに並列接続された少なくとも一つの第３オペアンプを備えている請求項１〜５のいずれかに記載の増幅回路。
【請求項８】
当該増幅回路の出力をその入力端に帰還するオーバーオール帰還部をさらに備えている請求項１〜７のいずれかに記載の増幅回路。
【請求項９】
前記第１能動素子としてＮＰＮ型またはＮチャネル型の能動素子が使用され、前記第１増幅器が正電源側に、前記第２増幅器が負電源側にそれぞれ配置されている請求項１〜８のいずれかに記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関し、さらに言えば、単一の導電型の能動素子を用いて構成される増幅回路に関するものである。
【背景技術】
【０００２】
従来、オペアンプ（Operational Amplifier、演算増幅器）と能動素子で構成される増幅回路において、ＮＰＮ型バイポーラトランジスタとＰＮＰ型バイポーラトランジスタの両方を能動素子として使用しているものが知られている（例えば、特許文献１の図３を参照）。このような増幅回路において、バイポーラトランジスタではなく、ＦＥＴ（Field Effect Transistor、電界効果トランジスタ）やＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲート型バイポーラトランジスタ）を能動素子として使用するときには、Ｎチャネル型の能動素子とＰチャネル型の能動素子の両方が使用される。つまり、従来のこの種の増幅回路では、二つの異なる導電型の能動素子が必須である。
【０００３】
特許文献１の図３に示された増幅回路では、オペアンプを含まない能動素子部が、正電源側、負電源側ともにエミッタフォロア（増幅率＝＋１弱）の回路構成を有しており、定電圧駆動（低インピーダンス出力）とされている。このような増幅回路の出力の最大出力振幅は、組み込まれているオペアンプの電源電圧と能動素子部のバイポーラトランジスタの電源電圧とによって制約される。
【０００４】
また、特許文献２の図１には、オペアンプと能動素子を組み合わせた構成の増幅器を二つ使用し、各々の増幅器に単一の導電型の能動素子を用いた電力増幅回路が示されている。この電力増幅回路では、オペアンプを含まない能動素子部の回路構成は、正電源側、負電源側ともにソース接地とされており、オペアンプに帰還をかけることによって、より正確な定電流駆動（高インピーダンス出力）を実現している。このように、正電源側の回路構成と負電源側の回路構成とを同等とすることで、Ｂ級動作やＡＢ級動作でも、正負非対称による歪が発生しないようにしているのである。また、この電力増幅回路では、オーバーオール帰還の方法によって、増幅回路全体として定電圧出力とすることが可能であることも示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−８６８４３号公報
【特許文献２】特開２００６−１２８９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上述した従来の増幅回路には、以下の様な問題がある。
【０００７】
第一に、特許文献１の図３に開示された増幅回路では、ＮＰＮ型とＰＮＰ型のように、異なる導電型の能動素子が必要であるが、近年、特に、ＰＮＰ型トランジスタやＰチャネル型ＦＥＴ等の入手が困難となっているため、このような構成の増幅回路は実現（製造）するのが難しくなっているという問題がある。これは、主として、異なる導電型の能動素子が使われていたＣＲＴテレビが衰退したため、使用量の少ないＰＮＰ型やＰチャネル型の能動素子が製造中止となっていることに起因する。
【０００８】
第二に、オペアンプと能動素子を組み合わせてなる増幅回路において、能動素子部がエミッタフォロアやソースフォロア（いずれも、増幅率がほぼ１の定電圧駆動）とされている場合、オペアンプの最大出力振幅と能動素子部の最大出力振幅は同等である必要がある。しかし、近年、高速で動作しかつ電源電圧が高い（つまり、最大出力振幅が大きい）オペアンプの入手が困難になっているため、この種の増幅回路の製造に支障を来すという問題がある。これは、主として、アナログ回路の低電圧化に伴って市販オペアンプが低電圧化されていることに起因する。
【０００９】
第三に、特許文献２の図１に開示された電力増幅回路では、正電源電圧側のオペアンプ及び能動素子が、この増幅回路全体の出力（図１のＡ点）を基準電位としているから、この基準電位はこの増幅回路全体の出力として大きく変化する。このため、この増幅回路は全体として高速に動作することが困難であるという問題がある。例えば、数百ｋＨｚ以上の広帯域を得ることは困難である。
【００１０】
本発明は、オペアンプと能動素子で構成される従来の増幅回路における以上述べたような問題を考慮してなされたものであり、その目的とするところは、単一の（つまり同じ）導電型の能動素子を使用して構成することができ、したがって、製造に支障が生じない増幅回路を提供することにある。
【００１１】
本発明の他の目的は、高速で動作し（例えば数百ｋＨｚ以上の広帯域が得られる）、使用するオペアンプよりも最大出力振幅が大きい増幅回路を提供することにある。
【００１２】
ここに明記しない本発明のさらに他の目的は、以下の説明及び添付図面から明らかである。
【課題を解決するための手段】
【００１３】
（１）  本発明の増幅回路は、
第１オペアンプを用いて構成された、Ａ級の定電圧駆動増幅器として動作する第１増幅器と、
第１能動素子と第２オペアンプを用いて構成された、Ａ級の定電流駆動増幅器として動作する第２増幅器とを備え、
前記第１増幅器と前記第２増幅器は互いに協調して動作することを特徴とするものである。
【００１４】
本発明の増幅回路は、上述したように、Ａ級定電圧駆動増幅器として動作する前記第１増幅器と、Ａ級定電流駆動増幅器として動作する前記第２増幅器とを備えており、前記第１増幅器は前記第１オペアンプを用いて構成され、前記第２増幅器は前記第１能動素子と前記第２オペアンプを用いて構成されているから、前記第２増幅器にのみ前記第１能動素子が必要である。つまり、一方の導電型の能動素子があれば足り、従来のように異なる導電型の能動素子は不要である。
【００１５】
よって、本発明の増幅回路は、入手の難しいＰＮＰ型トランジスタやＰチャネル型ＦＥＴ等を使用せずに製造することができ、その製造に支障を来すことがない。
【００１６】
また、前記第１増幅器と前記第２増幅器は、いずれも、変動しない接地点（あるいはバイアス電圧で直流電位を与えた基準点）を基準電位として動作させることができる。このため、前記第１増幅器と前記第２増幅器は、いずれも、高速で動作するから、本発明の増幅回路も高速（例えば数百ｋＨｚ以上の広帯域）で動作する。
【００１７】
（２）  本発明の増幅回路の好ましい例では、前記第１増幅器と前記第２増幅器が、前記第１増幅器の出力電流が増加または減少すると、それに応じて前記第２増幅器の出力電流が減少または増加するように、互いに逆相で動作することで協調動作する。
【００１８】
（３）  本発明の増幅回路の他の好ましい例では、当該増幅回路への入力信号は、前記第１増幅器の前記第１オペアンプと前記第２増幅器の前記第２オペアンプに共通入力され、当該増幅回路の出力信号は、前記第１増幅器と前記第２増幅器から出力される。
【００１９】
（４）  本発明の増幅回路の他の好ましい例では、前記第１増幅器の出力端と前記第２増幅器の出力端の間に、出力抵抗の少なくとも一部が配置される。この例では、前記第１オペアンプと前記第２オペアンプ共に、電源電圧が低いオペアンプを使用することができるという利点がある。
【００２０】
（５）  本発明の増幅回路のさらに他の好ましい例では、前記第１増幅器と前記第２増幅器の少なくとも一方が、バイアス電圧で直流電位を与えた基準点を基準電位として動作する。
【００２１】
（６）  本発明の増幅回路のさらに他の好ましい例では、前記第１増幅器が、前記第１オペアンプの出力側に接続された、前記第１能動素子と同じ導電型の第２能動素子を備える。この例では、前記第１能動素子と前記第２能動素子として同じ導電型の能動素子を使用できるので、入手の難しいＰＮＰ型トランジスタやＰチャネル型ＦＥＴ等を使用せずに製造することができ、その製造に支障を来すことがないという利点がある。またこの例では、前記第２能動素子によって、前記第１オペアンプに必要な電流駆動能力が少なくてもよいという利点がある。
【００２２】
（７）  本発明の増幅回路のさらに他の好ましい例では、前記第１増幅器が、前記第１オペアンプに並列接続された少なくとも一つの第３オペアンプを備える。この例では、各オペアンプが電流駆動能力を分担することができるので、前記第１オペアンプの電流駆動能力が少なくてもよく、また、前記第１増幅器に能動素子を使用しなくてよい、という利点がある。
【００２３】
（８）  本発明の増幅回路のさらに他の好ましい例では、当該増幅回路の出力をその入力端に帰還するオーバーオール帰還部をさらに備える。この例では、周囲温度の変化に起因する直流的な誤差（直流オフセット）が低減されるという効果がある。
【００２４】
（９）  本発明の増幅回路のさらに他の好ましい例では、前記第１能動素子としてＮＰＮ型またはＮチャネル型の能動素子が使用され、前記第１増幅器が正電源側に、前記第２増幅器が負電源側にそれぞれ配置される。この例では、入手困難となっているＰＮＰ型トランジスタやＰチャネル型ＦＥＴ等が不要であるため、実現（製造）が容易であるという効果がある。
【００２５】
なお、本発明において、「能動素子」とは増幅機能を持つ素子を意味し、例えばバイポーラトランジスタ、ＦＥＴ、ＩＧＢＴ等が含まれる。能動素子には通常、二つの導電型がある。例えば、バイポーラトランジスタでは、ＮＰＮ型とＰＮＰ型があり、ＦＥＴやＩＧＢＴではＮチャネル型とＰチャネル型がある。本発明では、いずれの導電型の能動素子でも使用可能であるが、いずれか一方の導電型の能動素子だけで構成することができる。
【００２６】
また、本発明において、「増幅器」とは、増幅機能を持つ素子である「能動素子」や、オペアンプ等を用いて構成された回路構成を意味する。具体的には、トランジスタ等の能動素子を用いてエミッタフォロア、エミッタ接地等の増幅機能を持つ回路構成や、ＦＥＴ等の能動素子を用いたソースフォロア、ソース接地等の増幅機能を持つ回路構成が含まれる。オペアンプは、増幅機能を持つので、「増幅器」に含まれる。能動素子とオペアンプを組み合わせて構成される回路構成も、「増幅器」に含まれる。
【００２７】
本発明において、「増幅回路」とは、複数の「増幅器」を組み合わせて構成されていると共に、全体として増幅機能を持つ回路を指す。
【発明の効果】
【００２８】
本発明の増幅回路によれば、（ａ）単一の（つまり同じ）導電型の能動素子を使用して構成することができ、したがって製造に支障が生じない、（ｂ）高速で動作する（例えば数百ｋＨｚ以上の広帯域が得られる）、（ｃ）使用するオペアンプよりも最大出力振幅が大きい増幅回路を実現できる、という効果がある。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係る増幅回路の構成を示す回路図である。
【図２】本発明の第１実施形態に係る増幅回路（図１）の各部における電位の例を示す回路図である。
【図３】本発明の第２実施形態に係る増幅回路の構成を示す回路図で、第１実施形態の増幅回路（図１）のＮＰＮ型トランジスタに代えてＰＮＰ型トランジスタを使用したものである。
【図４】本発明の第３実施形態に係る増幅回路の構成を示す回路図で、第１実施形態の増幅回路（図１）のバイアス電源の位置を変更したものである。
【図５】本発明の第４実施形態に係る増幅回路の構成を示す回路図で、第１実施形態の増幅回路（図１）の出力抵抗の位置を変更したものである。
【図６】本発明の第４実施形態に係る増幅回路（図５）の各部における電位の例を示す回路図である。
【図７】本発明の第４実施形態に係る増幅回路（図５）の周波数特性の一例を示すグラフである。
【図８】本発明の第４実施形態に係る増幅回路（図５）のパルス応答の一例を示すグラフである。
【図９】本発明の第５実施形態に係る増幅回路の構成を示す回路図で、第１実施形態の増幅回路（図１）の出力抵抗を二つに分割したものである。
【図１０】本発明の第６実施形態に係る増幅回路の構成を示す回路図で、第１実施形態の増幅回路（図１）にオーバーオール帰還部を追加した構成を持つ第１例に相当する。
【図１１】本発明の第７実施形態に係る増幅回路の構成を示す回路図で、第５実施形態の増幅回路（図９）にオーバーオール帰還部を追加した構成を持つ第２例に相当する。
【図１２】本発明の第８実施形態に係る増幅回路の構成を示す回路図で、図１１の第２例をより具体化したものに相当する。
【図１３】本発明の第９実施形態に係る増幅回路の構成を示す回路図で、第４実施形態の増幅回路（図５）にオーバーオール帰還部を追加した構成を持つ第３例に相当する。
【図１４】本発明の第１０実施形態に係る増幅回路の構成を示す回路図で、第４実施形態の増幅回路（図５）にオーバーオール帰還部を追加した構成を持つ第４例に相当する。
【図１５】本発明の第１１実施形態に係る増幅回路の構成を示す回路図で、第４実施形態の増幅回路（図５）において第１増幅器のトランジスタを省略したものである。
【図１６】本発明の第１２実施形態に係る増幅回路の構成を示す回路図で、第１１実施形態の増幅回路（図１５）において第１増幅器のオペアンプに他のオペアンプを接続した構成を持つ第１例に相当する。
【図１７】本発明の第１３実施形態に係る増幅回路の構成を示す回路図で、第１１実施形態の増幅回路（図１５）において第１増幅器のオペアンプに他のオペアンプを接続した構成を持つ第２例に相当する。
【図１８】本発明の第１４実施形態に係る増幅回路の構成を示す回路図で、第１１実施形態の増幅回路（図１５）において第１増幅器のオペアンプに他のオペアンプを接続した構成を持つ第３例に相当する。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照しながら、本発明の好適な実施形態について説明する。
【００３１】
（第１実施形態）
図１に、本発明の第１実施形態に係る増幅回路１０の全体構成を示す。
【００３２】
図１から分かるように、本第１実施形態に係る増幅回路１０は、正電源側に配置された第１増幅器５１と、負電源側に配置された第２増幅器５２と、出力抵抗２３とを備えている。入力電圧はＶｉｎで、一対の入力端子１１から入力される。一対の入力端子１１の一方は接地されているから、入力電圧Ｖｉｎは接地電位を基準として入力される。出力電圧はＶｏｕｔで、一対の出力端子２４から出力される。一対の出力端子２４の一方は接地されているから、出力電圧Ｖｏｕｔは接地電位を基準として出力される。一対の出力端子２４には、負荷２５（インピーダンス値＝ＺＬ）が接続される。増幅回路１０の出力インピーダンスは、出力抵抗２３（抵抗値＝Ｒｏｕｔ）によって決まる。出力抵抗２３を使用しない場合、つまりＲｏｕｔ＝０［Ω］の場合は、低出力インピーダンスの増幅回路になる。
【００３３】
第１増幅器５１は、オペアンプ１６とＮＰＮ型トランジスタ２０、そして帰還抵抗１８（抵抗値＝Ｒｆ１）と利得抵抗１２（抵抗値＝Ｒｇ１）を有している。帰還抵抗１８は、トランジスタ２０のエミッタとオペアンプ１６の反転入力端子の間に接続されている。利得抵抗１２は、オペアンプ１６の反転入力端子と接地点の間に接続されている。オペアンプ１６の非反転入力端子は、直接、一方の入力端子１１に接続されている。オペアンプ１６の反転入力端子は、帰還抵抗１８と利得抵抗１２の接続点Ｐ４に接続されており、利得抵抗１２を介して接地されている。オペアンプ１６の出力端子は、トランジスタ２０のベースに接続されている。トランジスタ２０のコレクタは、直接、正電源（電圧値＝＋Ｖ）に接続されている。トランジスタ２０のエミッタは、帰還抵抗１８の一端と第２増幅器５２のトランジスタ２１のコレクタの接続点Ｐ１に接続されている。
【００３４】
ＮＰＮ型トランジスタ２０は、Ａ級動作のエミッタフォロア回路（低インピーダンス出力）を形成しており、その出力をいっそう正確な低インピーダンス出力にするために、オペアンプ１６、帰還抵抗１８及び利得抵抗１２が組み込まれている。
【００３５】
第１増幅器５１は、以上のような構成により、接地電位を基準とする非反転増幅器として動作し、定電圧駆動出力すなわち低インピーダンス出力となっている。
【００３６】
第２増幅器５２は、オペアンプ１７と、第１増幅器５１のＮＰＮ型トランジスタ２０と同じ導電型のＮＰＮ型トランジスタ２１、そして帰還抵抗１９（抵抗値＝Ｒｆ２）と利得抵抗１３（抵抗値＝Ｒｇ２）と電流検出抵抗（電流−電圧変換抵抗）２２（抵抗値＝Ｒｉ）を有している。第２増幅器５２は、負の電圧を基準として動作するので、これを実現するために、オペアンプ１７の非反転入力端子と接地点の間にバイアス電源１５（電圧値＝Ｖｂ２ａ）が設けられ、利得抵抗１３と接地されていない側の入力端子１１の間にバイアス電源１４（電圧値＝Ｖｂ２ｂ）が設けられている。バイアス電源１５は、そのマイナス側端子をオペアンプ１７の非反転入力端子の側に向けて接続され、バイアス電源１４は、そのマイナス側端子を利得抵抗１３（オペアンプ１７の反転入力端子）の側に向けて接続されている。したがって、オペアンプ１７の非反転入力端子は、バイアス電源１５を介して接地点に接続され、その反転入力端子は、利得抵抗１３とバイアス電源１４を介して一方の入力端子１１に接続されている。
【００３７】
帰還抵抗１９は、トランジスタ２１のエミッタと電流検出抵抗２２の接続点Ｐ３と、オペアンプ１７の反転入力端子の間に接続されている。利得抵抗１３は、オペアンプ１７の反転入力端子と帰還抵抗１９の接続点Ｐ５と、バイアス電源１４のマイナス側端子の間に接続されている。オペアンプ１７の出力端子は、トランジスタ２１のベースに接続されている。トランジスタ２１のコレクタは、第１増幅器５１のトランジスタ２０のエミッタと帰還抵抗１８の接続点Ｐ１に接続されている。トランジスタ２１のエミッタは、帰還抵抗１９と電流検出抵抗２２の接続点Ｐ３に接続されている。トランジスタ２１のエミッタは、電流検出抵抗２２を介して負電源（電圧値＝−Ｖ）に接続されている。
【００３８】
ＮＰＮ型トランジスタ２１は、Ａ級動作のエミッタ接地回路（高インピーダンス出力）を形成しており、その出力をいっそう正確な高インピーダンスにするために、オペアンプ１７、帰還抵抗１９及び利得抵抗１３が組み込まれ、さらに、そのエミッタ電流を電圧に変換するために電流検出抵抗２２が組み込まれている。
【００３９】
第２増幅器５２は、以上のような構成により、負電圧を基準とする反転増幅器として動作し、定電流駆動出力すなわち高インピーダンス出力となっている。
【００４０】
出力抵抗２３は、一端が、第１増幅器５１のトランジスタ２０のエミッタと第２増幅器５２のトランジスタ２１のコレクタとの接続点Ｐ２に接続され、他端が、接地されてない側の出力端子２４に接続されている。
【００４１】
増幅回路１０の全体の出力電圧Ｖｏｕｔは、正電源側に配置された低インピーダンス出力・定電圧駆動の第１増幅器５１によって決まり、負電源側に配置された高インピーダンス出力・定電流駆動の第２増幅器５２は、出力電圧Ｖｏｕｔに影響を与えない。
【００４２】
負電源側に配置された第２増幅器５２は、正電源側に配置された第１増幅器５１とは逆相で動作する。このため、正電源側の第１増幅器５１の出力電流が増加する時には、負電源側の第２増幅器５２の出力電流が減少し、正電源側の第１増幅器５１の出力電流が減少する時には、負電源側の第２増幅器５２の出力電流が増加する。このように、第１増幅器５１と第２増幅器５２は、逆相で協調して動作する。以下、このような動作を「協調動作」と呼ぶ。
【００４３】
図１に示した本第１実施形態に係る増幅回路１０の各部の電位や電流の数値例を図２に示す。この数値例では、出力抵抗２３（抵抗値＝Ｒｏｕｔ）を省略することにより、低インピーダンス出力で、負荷としてのインピーダンス２５（インピーダンス値＝ＺＬ）が８［Ω］のスピーカを駆動する場合を取り上げている。なお、実際のスピーカでは、入力信号の周波数によってそのインピーダンスが変動するので、ここでは、インピーダンス８［Ω］を示す周波数でスピーカが駆動されている状態を想定している。
【００４４】
図２の数値例では、増幅回路１０の増幅率が８倍であり、また、入力電圧Ｖｉｎが＋１［Ｖ］〜−１［Ｖ］の範囲で変動し、それに応じて、出力電圧Ｖｏｕｔが、入力電圧Ｖｉｎと同相で＋８［Ｖ］〜−８［Ｖ］の範囲で変動する、換言すれば、インピーダンス８［Ω］のスピーカに流れる電流が、入力電圧Ｖｉｎと同相で＋１［Ａ］〜−１［Ａ］の範囲で変動することを示す。
【００４５】
なお、以下の説明では、一方の増幅器の電圧値が＋ａ［Ｖ］から−ａ［Ｖ］まで減少すると、それに応答して、他方の増幅器の電圧値が＋ｂ［Ｖ］から−ｂ［Ｖ］まで減少し、逆に、前記一方の増幅器の電圧値が−ａ［Ｖ］から＋ａ［Ｖ］まで増加すると、それに応答して、前記他方の増幅器の電圧値が−ｂ［Ｖ］から＋ｂ［Ｖ］まで増加する場合、換言すれば、前記他方の増幅器の電圧値が、前記一方の増幅器の電圧値の増減に協調して同相で変化する場合は、「前記一方の増幅器の電圧値は±ａ［Ｖ］で変動し、それに協調して、前記他方の増幅器の電圧値は±ｂ［Ｖ］で変動する」と表記する。
【００４６】
これとは異なり、前記一方の増幅器の電圧値が＋ａ［Ｖ］から−ａ［Ｖ］まで減少すると、それに応答して、前記他方の増幅器の電圧値が−ｂ［Ｖ］から＋ｂ［Ｖ］まで増加し、逆に、前記一方の増幅器の電圧値が−ａ［Ｖ］から＋ａ［Ｖ］まで増加すると、それに応答して、前記他方の増幅器の電圧値が＋ｂ［Ｖ］から−ｂ［Ｖ］まで減少する場合、換言すれば、前記他方の増幅器の電圧値が、前記一方の増幅器の電圧値の増減に協調して逆相で変化する場合は、「前記一方の増幅器の電圧値は±ａ［Ｖ］で変動し、それに協調して、前記他方の増幅器の電圧値は−／＋ｂ［Ｖ］で変動する」と表記する。電流値の場合も、これと同様である。
【００４７】
なお、「−／＋」の表記は、図中では、−の直下に＋を記した記号、換言すれば、「±」の上下を反転させた記号で示している。
【００４８】
したがって、入力電圧Ｖｉｎが＋１［Ｖ］から−１［Ｖ］までの範囲で変動する場合、Ｖｉｎ＝±１［Ｖ］と表される。この場合、入力電圧Ｖｉｎに応じて、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎと「同相」で＋８［Ｖ］から−８［Ｖ］まで変動する場合は、Ｖｏｕｔ＝±８［Ｖ］と表される。入力電圧Ｖｉｎとは「逆相」で−８［Ｖ］から＋８［Ｖ］まで変動する場合は、Ｖｏｕｔ＝−／＋８［Ｖ］と表される。また、負荷２５のインピーダンスＺＬ＝８［Ω］のスピーカに流れる電流Ｉｏｕｔが、入力電圧Ｖｉｎと「同相」で＋１［Ａ］〜−１［Ａ］の範囲で変動する場合は、Ｉｏｕｔ＝±１［Ａ］と表され、逆相で変動する場合は、Ｉｏｕｔ＝−／＋１［Ａ］と表される。
【００４９】
正電源側の第１増幅器５１のトランジスタ２０のコレクタには、正電源電圧（＋Ｖ）として＋１２［Ｖ］が与えられている。また、負電源側の第２増幅器５２の電流検出抵抗２２の一端には、負電源電圧（−Ｖ）として−１２［Ｖ］が与えられており、電流検出抵抗２２の他端は、トランジスタ２１のエミッタと帰還抵抗１９の接続点Ｐ３に接続されている。
【００５０】
まず、正電源側の第１増幅器５１に注目すると、オペアンプ１６の非反転入力端子には、入力電圧Ｖｉｎ＝０±１［Ｖ］が与えられる。帰還抵抗１８の抵抗値Ｒｆ１は、利得抵抗１２の抵抗値Ｒｇ１の７倍（Ｒｆ１＝７Ｒｇ１）となっていて、増幅率が８倍の非反転増幅器を形成しているため、トランジスタ２０のエミッタには、入力電圧Ｖｉｎと同相で±８［Ｖ］が出力され、これが増幅回路１０の出力電圧Ｖｏｕｔとなる。すなわち、Ｖｏｕｔ＝±８［Ｖ］となる。
【００５１】
トランジスタ２０のベース−エミッタ間電圧ＶＢＥが０．７［Ｖ］であるとき、そのベース電圧すなわちオペアンプ１６の出力電圧は、０．７±８［Ｖ］となる。すなわち、入力電圧Ｖｉｎが＋１［Ｖ］のときに０．７＋８［Ｖ］＝＋８．７［Ｖ］となり、入力電圧Ｖｉｎが０［Ｖ］のときに＋０．７［Ｖ］となり、入力電圧Ｖｉｎが−１［Ｖ］のときに０．７−８［Ｖ］＝−７．３［Ｖ］となる。
【００５２】
オペアンプ１６の電源としては、０．７±８［Ｖ］の出力電圧を得ることができるような電源電圧を与えれば良い。例えば、増幅回路１０全体の電源電圧となっている±１２［Ｖ］をそのまま、オペアンプ１６の電源として使用することができる。
【００５３】
次に、負電源側の第２増幅器５２に注目する。入力電圧Ｖｉｎは、Ｖｂ２ｂ＝−１０．６［Ｖ］のバイアス電源１４と、利得抵抗１３とを介して、オペアンプ１７の反転入力端子に与えられるので、入力電圧Ｖｉｎが±１［Ｖ］のとき、利得抵抗１３とバイアス電源１４の接続点での電圧は、−１０．６±１［Ｖ］となる。
【００５４】
オペアンプ１７の非反転入力端子には、バイアス電源１５によって、−１０．６［Ｖ］のバイアス電圧Ｖｂ２ａが印加されているから、オペアンプ１７は、その反転入力端子と利得抵抗１３との接続点Ｐ５の電圧が、バイアス電圧Ｖｂ２ａ＝−１０．６［Ｖ］に等しくなるように動作する。このため、帰還抵抗１９の抵抗値Ｒｆ２と利得抵抗１３の抵抗値Ｒｇ２を等しくする（Ｒｆ２＝Ｒｇ２）と、帰還抵抗１９とトランジスタ２１のエミッタと電流検出抵抗２２の接続点Ｐ３の電圧は、逆相で−１０．６−／＋１［Ｖ］となるように、オペアンプ１７は動作する。
【００５５】
Ｖｉｎ＝＋１［Ｖ］の時、つまり、入力電圧Ｖｉｎの変化量の絶対値が＋側で最大の時に、接続点Ｐ３の電圧の変化量の絶対値が−側で最大になり、逆に、Ｖｉｎ＝−１［Ｖ］の時、つまり、入力電圧Ｖｉｎの変化量の絶対値が−側で最大の時に、接続点Ｐ３の電圧の変化量の絶対値が＋側で最大になる。具体的に言うと、Ｖｉｎ＝＋１［Ｖ］の時、接続点Ｐ３の電圧は−１０．６−１＝−１１．６［Ｖ］となり、Ｖｉｎ＝−１［Ｖ］の時には、接続点Ｐ３の電圧は−１０．６＋１＝−９．６［Ｖ］となる。Ｖｉｎ＝０［Ｖ］の時には、接続点Ｐ３の電圧は−１０．６［Ｖ］となるのである。
【００５６】
電流検出抵抗２２の抵抗値Ｒｉは、２［Ω］に設定されている。電流検出抵抗２２の一端の電圧が−１２［Ｖ］の負電源電圧に等しく、他端の電圧が−１０．６−／＋１［Ｖ］となるように、第２増幅器５２が動作するということは、すなわち、電流検出抵抗２２を流れる電流ＩＲが、ＩＲ＝０．７−／＋０．５［Ａ］になるように動作するということである。
【００５７】
帰還抵抗１９の抵抗値Ｒｆ２が電流検出抵抗２２の抵抗値Ｒｉよりも十分に大きい場合（Ｒｆ２＞＞Ｒｉ）、トランジスタ２１のエミッタ電流も０．７−／＋０．５［Ａ］と考えて良い。さらに、トランジスタ２１の増幅率が十分に大きいとき、そのベース電流は十分に小さく、そのエミッタ電流はコレクタ電流に等しいと考えて良いので、トランジスタ２１のコレクタ電流が０．７−／＋０．５［Ａ］になるように、第２増幅器５２が動作すると考えて良い。
【００５８】
その結果、負電源側の第２増幅器５２は、入力電圧Ｖｉｎ＝０±１Ｖのとき、出力電流が０．７−／＋０．５［Ａ］となるような、電流出力（定電流動作＝高インピーダンス出力）の反転増幅器となる。
【００５９】
トランジスタ２１のベース−エミッタ間電圧（ＶＢＥ）が０．７［Ｖ］、そのエミッタ電圧が−１０．６−／＋１［Ｖ］のとき、そのベース電圧すなわちオペアンプ１７の出力電圧は、−９．９−／＋１［Ｖ］となる。
【００６０】
オペアンプ１７の電源としては、−９．９−／＋１［Ｖ］の出力電圧を得ることができる電源電圧を与えれば良い。例えば、基準電位の０［Ｖ］と、増幅回路１０全体の電源電圧となっている−１２［Ｖ］とを、使用することができる。また、オペアンプ１７として低電源電圧タイプ（例えば５［Ｖ］タイプ）を使用したい場合は、−７［Ｖ］と−１２［Ｖ］などを電源電圧として使用することもできる。
【００６１】
図２の増幅回路１０全体に注目すると、入力電圧Ｖｉｎが０±１［Ｖ］のとき、出力電圧Ｖｏｕｔは０±８［Ｖ］であり、８［Ω］のスピーカに流れる電流は０±１［Ａ］であるが、上記のように負電源側の第２増幅器５２の出力電流が０．７−／＋０．５［Ａ］となる結果、正電源側の第１増幅器５１の出力電流は０．７±０．５［Ａ］となる。
【００６２】
すなわち、入力電圧Ｖｉｎ＝＋１［Ｖ］のとき、正電源側の第１増幅器５１の出力電流は０．７＋０．５［Ａ］＝１．２［Ａ］、負電源側の第２増幅器５２の出力電流は０．７−０．５［Ａ］＝０．２［Ａ］となり、負荷である８［Ω］のスピーカに流れる電流は＋１［Ａ］となる。
【００６３】
入力電圧Ｖｉｎ＝０［Ｖ］のとき、正電源側の第１増幅器５１の出力電流と負電源側の第２増幅器５２の出力電流が、いずれも０．７［Ａ］となるから、負荷である８［Ω］のスピーカには電流は流れない。
【００６４】
入力電圧Ｖｉｎ＝−１［Ｖ］のとき、正電源側の第１増幅器５１の出力電流は０．７−０．５［Ａ］＝０．２［Ａ］、負電源側の第２増幅器５２の出力電流は０．７＋０．５［Ａ］＝１．２［Ａ］となり、負荷である８［Ω］のスピーカに流れる電流は−１［Ａ］となる。
【００６５】
いずれの場合も、第１増幅器５１及び第２増幅器５２の出力電流はカットオフせず、Ａ級動作となっている。
【００６６】
以上説明したように、本第１実施形態に係る増幅回路１０は、Ａ級定電圧駆動増幅器として動作する第１増幅器５１と、Ａ級定電流駆動増幅器として動作する第２増幅器５２とを備えており、第１増幅器５１はオペアンプ１６とＮＰＮ型トランジスタ２０を用いて構成され、第２増幅器５２はオペアンプ１７とＮＰＮ型トランジスタ２１を用いて構成されているから、一方の導電型のトランジスタ（能動素子）があれば足り、従来のように異なる導電型のトランジスタは不要である。
【００６７】
よって、増幅回路１０は、入手の難しいＰＮＰ型トランジスタやＰチャネル型ＦＥＴ等を使用せずに製造することができ、その製造に支障を来すことがない。
【００６８】
また、第１増幅器５１と第２増幅器５２は、いずれも、変動しない接地点を基準電位として動作するため、第１増幅器５１と第２増幅器５２は、いずれも、高速で動作する。よって、増幅回路１０も高速（例えば数百ｋＨｚ以上の広帯域）で動作する。
【００６９】
さらに、第１増幅器５１が、オペアンプ１６の出力側に接続されたＮＰＮ型トランジスタを備えているので、オペアンプ１６の電流駆動能力は増幅回路１０の最大出力電流よりも小さくてよい。
【００７０】
なお、図１と図２には、正電源側の第１増幅器５１が非反転増幅器とされ、負電源側の第２増幅器５２が反転増幅器である構成例が示されているが、正電源側の第１増幅器５１が反転増幅器とされ、負電源側の第２増幅器５２が非反転増幅器である構成としてもよい。この構成でも、第１及び第２増幅器５１、５２が協調動作するが、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが逆相となり、増幅回路全体としては反転増幅回路となる。
【００７１】
（第２実施形態）
図３は、本発明の第２実施形態に係る増幅回路１０ａの全体構成を示す。
【００７２】
本第２実施形態に係る増幅回路１０ａは、上述した第１実施形態の増幅回路１０の変形例に相当する。
【００７３】
ＰＮＰ型トランジスタやＰチャネルＦＥＴ、ＰチャネルＩＧＢＴ等の能動素子が容易に入手できる場合は、これらを能動素子として使用することも可能である。図３に示した本第２実施形態に係る増幅回路１０ａは、上述した第１実施形態の増幅回路１０において、ＮＰＮ型トランジスタ２０及び２１に代えて、ＰＮＰ型トランジスタ２０ａ及び２１ａを用いたものであり、それ以外の構成は、上述した第１実施形態の増幅回路１０と同じである。したがって、構成が同一の部分については、同一の構成要素には同一の符号を付してその説明を省略し、相違点のみについて説明する。
【００７４】
第２実施形態の増幅回路１０ａは、負電源側の第１増幅器５１ａが定電圧駆動の非反転増幅器として動作し、正電源側の第２増幅器５２ａが定電流駆動の反転増幅器として動作する。したがって、正電源側の第１増幅器５１が定電圧駆動の非反転増幅器として動作し、負電源側の第２増幅器５２がとして動作する第１実施形態の増幅回路１０とは、第１増幅器５１ａと第２増幅器５２ａの配置が上下逆になっている。
【００７５】
増幅回路１０ａの全体の出力電圧Ｖｏｕｔは、負電源側に配置された低インピーダンス出力・定電圧駆動の第１増幅器５１ａによって決まり、正電源側に配置された高インピーダンス出力・定電流駆動の第２増幅器５２ａは、出力電圧Ｖｏｕｔに影響を与えない。
【００７６】
本第２実施形態に係る増幅回路１０ａは、上述した第１実施形態の増幅回路１０と同じ効果が得られることが明らかである。
【００７７】
（第３実施形態）
図４は、本発明の第３実施形態に係る増幅回路１０ｂの全体構成を示す。
【００７８】
本第３実施形態に係る増幅回路１０ｂは、上述した第１実施形態の増幅回路１０の変形例に相当する。第１実施形態の増幅回路１０（図１を参照）では、定電流駆動の第２増幅器５２に用いられたオペアンプ１７の非反転入力端子と反転入力端子に、それぞれ、バイアス電源１５及び１４（バイアス電圧Ｖｂ２ａ及びＶｂ２ｂ）が設けられているが、本発明はこのような構成に限定されるわけではない。定電流駆動の増幅器として動作すれば足り、バイアス電源を付加する位置やその回路構成は任意である。
【００７９】
図４に示した第３実施形態の増幅回路１０ｂは、定電流駆動の第２増幅器５２に使用されているオペアンプ１７の出力端子にバイアス電源１５が設けられ、接続点Ｐ３と帰還抵抗１９の間にバイアス電源１４が設けられている。設置方向は、バイアス電源１５の−側端子がトランジスタ２１のエミッタ側に来るように設定され、バイアス電源１４の−側端子が接続点Ｐ３側に来るように設定されている。それ以外の構成は、上述した第１実施形態の増幅回路１０と同じである。
【００８０】
本第３実施形態に係る増幅回路１０ｂも、上述した第１実施形態の増幅回路１０と同じ効果が得られることが明らかである。
【００８１】
（第４実施形態）
図５は、本発明の第４実施形態に係る増幅回路１０ｃの全体構成を示す。この増幅回路１０ｃは、上述した第１実施形態の増幅回路１０の変形例に相当する。
【００８２】
増幅回路１０ｃは、出力抵抗２３の配置位置が接続点Ｐ１とＰ２の間に変わっている点と、バイアス電源２６（バイアス電圧Ｖｂ１ａ）とバイアス電源２７（バイアス電圧Ｖｂ１ｂ）が、オペアンプ１６の非反転入力端子と反転入力端子にそれぞれ付加されている点を除き、上述した第１実施形態の増幅回路１０と同じ構成である。したがって、構成が同一の部分については、同一の構成要素には同一の符号を付してその説明を省略し、相違点のみについて説明する。
【００８３】
図５に示すように、正電源側の第１増幅器５１ｂは、定電圧駆動出力すなわち低インピーダンス出力の非反転増幅器となっている点は、上述した第１実施形態の増幅回路１０の第１増幅器５１と同じであるが、上記第１実施形態の第１増幅器５１が接地電位を基準として動作するのに対し、本第４実施形態の第１増幅器５１ｂは正の電圧（バイアス電圧で直流電位を与えた電圧）を基準として動作する点で異なっている。バイアス電源２６及び２７は、そのために設けられたものである。
【００８４】
負電源側の第２増幅器５２は、上述した第１実施形態の第２増幅器５２と同じであり、定電流駆動出力すなわち高インピーダンス出力の反転増幅器となっている。
【００８５】
本第４実施形態に係る増幅回路１０ｃは、上述した第１実施形態の増幅回路１０と同じ効果に加えて、第１増幅器５１ｂのオペアンプ１６の電源電圧を下げることができるという効果も得られる。
【００８６】
なお、図５には、正電源側の第１増幅器５１ｂが非反転増幅器とされ、負電源側の第２増幅器５２が反転増幅器である構成例が示されているが、正電源側の第１増幅器５１ｂが反転増幅器とされ、負電源側の第２増幅器５２が非反転増幅器である構成としてもよい。この構成でも、第１及び第２増幅器５１ｂ、５２が協調動作するが、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが逆相となり、増幅回路全体としては反転増幅回路となる。これも、上記第１実施形態と同じである。
【００８７】
図５に示した本第４実施形態に係る増幅回路１０ｃの各部の電位や電流の数値例を図６に示す。この数値例では、出力インピーダンスが５０［Ω］の増幅回路を例示している。正電源側の第１増幅器５１ｂは低インピーダンス出力なので、出力抵抗２３の抵抗値をＲｏｕｔ＝５０［Ω］とすることによって、増幅回路１０ｃ全体の出力インピーダンスを５０［Ω］とすることができる。負電源側の第２増幅器５２は高インピーダンス出力のため、増幅回路１０ｃ全体の出力インピーダンスには影響を及ぼさない。
【００８８】
ここでは、増幅回路１０ｃ全体の増幅率は１０倍とし、入力電圧Ｖｉｎが±１［Ｖ］のとき、負荷開放時には出力電圧Ｖｏｕｔは±１０［Ｖ］となる例を示す。出力インピーダンスが５０［Ω］のため、負荷インピーダンスを５０［Ω］としたときは、出力電圧Ｖｏｕｔは±５［Ｖ］となる。
【００８９】
まず、正電圧側の第１増幅器５１ｂに注目すると、ＮＰＮ型トランジスタ２０のコレクタには、＋１５［Ｖ］の正電源電圧が与えられている。
【００９０】
入力電圧Ｖｉｎ＝０±１［Ｖ］は、バイアス電源２６を介してオペアンプ１６の非反転入力端子に与えられるので、その非反転入力端子に印加されるのは、入力電圧Ｖｉｎにバイアス電圧Ｖｂ１ａ＝＋７［Ｖ］が加算された７±１［Ｖ］である。利得抵抗１２の一端には、バイアス電圧Ｖｂ１ｂ＝＋７［Ｖ］が印加されている。オペアンプ１６は、その反転入力端子の電圧、すなわち利得抵抗１２との接続点Ｐ４の電圧が、非反転入力端子の電圧である７±１［Ｖ］に等しくなるように動作する。帰還抵抗１８の抵抗値Ｒｆ１は、利得抵抗１２の抵抗値Ｒｇ１の４倍（Ｒｆ１＝４Ｒｇ１）とされていて、第１増幅器５１ｂが増幅率５倍の非反転増幅器を形成しているため、トランジスタ２０のエミッタすなわち接続点Ｐ１に出力される電圧は、７±５［Ｖ］となるように、オペアンプ１６は動作する。
【００９１】
トランジスタ２０のベース−エミッタ間電圧ＶＢＥが０．７［Ｖ］、そのエミッタ（接続点Ｐ１）の電圧が７±５［Ｖ］のとき、そのベース電圧すなわちオペアンプ１６の出力電圧は、７．７±５［Ｖ］となる。
【００９２】
オペアンプ１６の電源としては、７．７±５［Ｖ］の出力電圧を得ることができる電源電圧を与えれば良い。例えば、電源電圧が出力電圧よりも２［Ｖ］以上高ければ正常に動作するオペアンプを用いるのであれば、７．７±７［Ｖ］、すなわち＋１４．７［Ｖ］と＋０．７［Ｖ］を電源電圧として与えれば良い。オペアンプの電源電圧範囲に余裕があれば、正電源電圧の＋１５［Ｖ］と基準電位の０［Ｖ］を、電源電圧として与えることもできる。
【００９３】
次に、負電圧側の第２増幅器５２に注目する。
【００９４】
入力電圧Ｖｉｎは、バイアス電圧Ｖｂ２ｂが−１５［Ｖ］のバイアス電源１４と利得抵抗１３を介して、オペアンプ１７の反転入力端子に与えられている。これにより、入力電圧Ｖｉｎが０±１Ｖのとき、利得抵抗１３とバイアス電源１４との接続点の電圧は、−１５±１［Ｖ］となる。
【００９５】
オペアンプ１７の非反転入力端子には、−１５［Ｖ］のバイアス電圧Ｖｂ２ａが印加されている。この結果、オペアンプ１７の反転入力端子が−１５［Ｖ］となるように動作する。これにより、帰還抵抗１９の抵抗値Ｒｆ２と利得抵抗１３の抵抗値Ｒｇ２が等しい場合（Ｒｆ２＝Ｒｇ２）、帰還抵抗１９とトランジスタ２１のエミッタと電流検出抵抗２２の接続点Ｐ３は、−１５−／＋１［Ｖ］となるように動作する。
【００９６】
電流検出抵抗２２の抵抗値Ｒｉは１０［Ω］であり、その一端が−１６．４［Ｖ］の負電源に接続されており、電流帰還抵抗２２の他端の電圧（接続点Ｐ３の電圧）が−１５−／＋１［Ｖ］となるように動作するということは、すなわち、電流帰還抵抗２２に流れる電流が１４０−／＋１００［ｍＡ］になるように動作するということである。帰還抵抗１９が電流検出抵抗２２よりも十分大きい場合（Ｒｆ２＞＞Ｒｉ）、トランジスタ２１のエミッタ電流が１４０−／＋１００［ｍＡ］になるように動作すると考えて良い。さらに、トランジスタ２１の増幅率が十分に大きいとき、ベース電流は十分に小さく、エミッタ電流＝コレクタ電流と考えて良いので、トランジスタ２１のコレクタ電流が１４０−／＋１００［ｍＡ］になるように動作すると考えて良い。
【００９７】
その結果、負電源側の第２増幅器５２は、入力電圧Ｖｉｎが０±１Ｖのとき、出力電流が１４０−／＋１００［ｍＡ］となるような、電流出力（定電流動作＝高インピーダンス出力）の増幅器となる。
【００９８】
トランジスタ２１のベース−エミッタ間電圧ＶＢＥが０．７［Ｖ］、そのエミッタ電圧が−１５−／＋１［Ｖ］のとき、そのベース電圧すなわちオペアンプ１７の出力電圧は−１４．３−／＋１［Ｖ］となる。
【００９９】
オペアンプ１７の電源としては、−１４．３−／＋１［Ｖ］の出力電圧を得ることができる電源電圧を与えれば良い。例えば、基準電位の０［Ｖ］と、増幅回路１０ｃ全体の負電源電圧となっている−１６．４［Ｖ］とを使用することができる。また、オペアンプ１７として低電源電圧タイプ（例えば５［Ｖ］タイプ）を使用したい場合は、例えば、−１６．４［Ｖ］の負電源電圧と、−１１．４［Ｖ］（＝−１６．４＋５［Ｖ］）などを電源電圧として使用することもできる。
【０１００】
続いて、図６の増幅回路１０ｃの全体に注目し、負荷開放の場合（すなわち、負荷２５のインピーダンス＝ＺＬが十分大きく、負荷２５に電流が流れない場合）を考える。
【０１０１】
入力電圧Ｖｉｎが＋１［Ｖ］の時、正電源側の第１増幅器５１ｂの出力電圧は、＋７＋５［Ｖ］＝＋１２［Ｖ］、負電源側の第２増幅器５２の出力電流は、１４０−１００［ｍＡ］＝４０［ｍＡ］である。この４０［ｍＡ］の出力電流が５０［Ω］の出力抵抗２３に流れることで、２［Ｖ］の電圧降下が生じ、それによって、増幅回路１０ｃ全体の出力電圧Ｖｏｕｔは、＋１２−２［Ｖ］＝＋１０［Ｖ］となる。
【０１０２】
入力電圧Ｖｉｎが０［Ｖ］の時、正電源側の第１増幅器５１ｂの出力電圧は、＋７［Ｖ］、負電源側の第２増幅器５２の出力電流は、１４０［ｍＡ］である。この１４０［ｍＡ］の出力電流が５０［Ω］の出力抵抗２３に流れることで、７［Ｖ］の電圧降下が生じ、それによって増幅回路１０ｃ全体の出力電圧Ｖｏｕｔは、０［Ｖ］となる。
【０１０３】
入力電圧Ｖｉｎが−１［Ｖ］の時、正電源側の第１増幅器５１ｂの出力電圧は、＋７−５［Ｖ］＝＋２［Ｖ］、負電源側の第２増幅器５２の出力電流は、１４０＋１００［ｍＡ］＝２４０［ｍＡ］である。この２４０［ｍＡ］の出力電流が５０［Ω］の出力抵抗２３に流れることで、１２［Ｖ］の電圧降下が生じ、それによって増幅回路１０ｃ全体の出力電圧Ｖｏｕｔは、＋２−１２［Ｖ］＝−１０［Ｖ］となる。
【０１０４】
いずれの場合も、第１増幅器５１ｂ及び第２増幅器５２の出力電流はカットオフせず、Ａ級動作となっている。
【０１０５】
次に、図６の増幅回路１０ｃ全体に注目し、負荷２５のインピーダンス＝ＺＬが５０［Ω］の場合を考える。
【０１０６】
正電源側の第１増幅器５１ｂは、定電圧駆動（低インピーダンス出力）であり、出力抵抗２３を経由した増幅回路１０ｃ全体の出力電圧Ｖｏｕｔの出力インピーダンスも、５０［Ω］である。負電源側の第２増幅器５２は、定電流駆動（高インピーダンス出力）なので、増幅回路１０ｃ全体の出力インピーダンスには影響しない。よって、増幅回路１０ｃ全体としては、出力インピーダンス５０［Ω］で、５０［Ω］の負荷２５（インピーダンス＝ＺＬ）を駆動するのと等価になる。つまり、負荷開放時に±１０［Ｖ］の出力電圧Ｖｏｕｔが得られる場合、負荷２５のインピーダンスＺＬが５０［Ω］であれば、±５［Ｖ］の出力電圧Ｖｏｕｔが得られる。
【０１０７】
ここでは、負荷開放時の出力電圧Ｖｏｕｔ＝±１０［Ｖ］が得られる例を示したが、この時の正電源側の第１増幅器５１ｂの出力端子（トランジスタ２０のエミッタ）の電圧は、７±５［Ｖ］であり、出力電圧の振幅が半分で済んでいることが分かる。これは、負電源側の第２増幅器５２が、出力抵抗２３を介して正電源側の第１増幅器５１ｂと協調動作し、第１増幅器５１ｂの出力を援助するように動作しているからである。
【０１０８】
このように、上述した第１実施形態の増幅回路１０と同じ効果に加えて、正電源側の第１増幅器５１ｂの出力電圧の振幅が半分で済むため、第１増幅器５１ｂで使用しているオペアンプ１６の電源電圧もまた半分程度で済む、という効果が得られる。
【０１０９】
なお、この例では、正電源側の第１増幅器５１ｂと負電源側の第２増幅器５２がほぼ同等の出力駆動を負担することによって、正電源側の第１増幅器５１ｂの出力電圧の振幅を半分で済ませている。しかし、これに限定されるわけではない。例えば、負電源側の第２増幅器５２の負担をより大きくすることによって、正電源側の第１増幅器５１ｂの出力電圧の振幅を半分以下にすることもできるし、負電源側の第２増幅器５２の負担をより小さくすることによって、正電源側の第１増幅器５１ｂの出力電圧の振幅を半分よりも大きく設定することも可能である。
【０１１０】
また、図５と図６では、正電源側の第１増幅器５１ｂが非反転増幅器、負電源側の第２増幅器５２が反転増幅器である例を示している。これとは逆に、第１増幅器５１ｂを反転増幅器、第２増幅器５２を非反転増幅器とした場合でも、両方の増幅器５１ｂ及び５２が協調動作するが、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔは逆相となり、本第４実施形態に係る増幅回路１０ｃの全体としては反転増幅回路となる。
【０１１１】
図５に示された構成を持つ第４実施形態に係る増幅回路１０ｃにおいても、上記第２実施形態（図３を参照）と同様に、ＮＰＮ型トランジスタ２０及び２１に代えて、ＰＮＰ型トランジスタ２０ａ及び２１ａを使用することも可能である。
【０１１２】
図７と図８は、図５に示された第４実施形態に係る増幅回路１０ｃにおいて、発明者が最適と考えるオペアンプ及びＮＰＮ型トランジスタを用いた場合のシミュレーション結果を示す。図７は増幅回路１０ｃの周波数特性の一例を、図８はそのパルス応答波形の一例を示している。
【０１１３】
図７の周波数特性図からは、４００［ＭＨｚ］強の広帯域（−３［ｄＢ］点）が得られていることが分かる。図８のパルス応答波形図からは、０．８［ｎｓ］強の高速な立ち上がり時間と立下り時間（１０［％］〜９０［％］）が得られ、特に５０［Ω］負荷時には、オーバシュート・アンダシュートがほとんど生じない良好なパルス応答波形が得られていることが分かる。
【０１１４】
（第５実施形態）
図９は、本発明の第５実施形態に係る増幅回路１０ｄの全体構成を示す。
【０１１５】
本第５実施形態に係る増幅回路１０ｄは、上述した第４実施形態の増幅回路１０ｃ（図５を参照）の変形例に相当する。
【０１１６】
上記第４実施形態の増幅回路１０ｃでは、出力抵抗２３の全部（抵抗値＝Ｒｏｕｔ）が、正電源側の第１増幅器５１ｂの出力端子と負電源側の第２増幅器５２の出力端子との間に挿入されている。これに対し、本第５実施形態に係る増幅回路１０ｄでは、図９に示すように、出力抵抗２３を二つの出力抵抗２３ａ（抵抗値＝Ｒｏｕｔ１）及び出力抵抗２３ｂ（抵抗値＝Ｒｏｕｔ２）に分割し、一方の出力抵抗２３ａを第１増幅器５１ｂの出力端子と第２増幅器５２の出力端子の間（接続点Ｐ１とＰ２の間）に挿入し、他方の出力抵抗２３ｂを接続点Ｐ２と増幅回路１０ｄ全体の出力端子２４の一方の間に挿入している。第５実施形態の増幅回路１０ｄは、上記第４実施形態の増幅回路１０ｃをこのように変形することで構成されたものである。増幅回路１０ｄでは、増幅回路１０ｄの出力インピーダンスはＲｏｕｔ１＋Ｒｏｕｔ２となる。
【０１１７】
（第６実施形態）
図１０は、本発明の第６実施形態に係る増幅回路１０ｅの全体構成を示す。
【０１１８】
本第６実施形態に係る増幅回路１０ｅは、上述した第１実施形態の増幅回路１０（図１を参照）の変形例に相当するものであり、その増幅回路１０にオーバーオール帰還部５３を追加した構成を持つ。
【０１１９】
上述した第１〜第５実施形態に係る増幅回路１０、１０ａ、１０ｂ、１０ｃ及び１０ｄでは、バイアス電圧の誤差やアンバランス、正電源側の第１増幅器５１や５１ｂなどと負電源側の第２増幅器５２などのアンバランス等が、周囲温度の変化などによって直流的な誤差（直流オフセット）が生じる要因となる可能性がある。しかし、このような直流的な誤差は、オーバーオールの帰還をかけることによって低減できる場合が多く、増幅回路の性能向上に有効である。
【０１２０】
図１０は、図１に示した第１実施形態の増幅回路１０の入力側に、オーバーオール帰還用のオペアンプ２８と、オーバーオール帰還のための帰還抵抗２９（抵抗値＝Ｒｆ）及び利得抵抗３０（抵抗値＝Ｒｇ）を追加した回路構成となっている。帰還抵抗２９は、接続点Ｐ２とオペアンプ２８の反転入力端子の間に接続され、利得抵抗３０は、その反転入力端子と接地点との間に接続されている。入力電圧Ｖｉｎは、オペアンプ２８の非反転入力端子に印加される。オーバーオール帰還用のオペアンプ２８、帰還抵抗２９及び利得抵抗３０は、オーバーオール帰還部５３を構成している。
【０１２１】
このような増幅回路１０ｅ全体の増幅率は、帰還抵抗２９の抵抗値Ｒｆと利得抵抗３０の抵抗値Ｒｇによって決まる。
【０１２２】
正電源側の第１増幅器５１と負電源側の第２増幅器５２からなる増幅回路部（つまり、図１の増幅回路１０に相当する部分）の増幅率が１よりも大きい場合、オーバーオール帰還用オペアンプ２８の出力電圧範囲は、本実施形態の増幅回路１０ｅ全体の出力電圧範囲の増幅率分の１で済む。このため、このオペアンプ２８には低電源電圧タイプのオペアンプを使用可能な場合が多く、したがって、高速な低電源電圧タイプのオペアンプを選択することが容易である。
【０１２３】
第１増幅器５１と第２増幅器５２からなる増幅回路部（図１の増幅回路１０に相当する部分）に関する様々な変形例（上述した第２〜第５実施形態を参照）は、本第６実施形態の増幅回路１０ｅにも適用可能であることは言うまでもない。また、本第６実施形態の増幅回路１０ｅでは、オペアンプ２８、帰還抵抗２９及び利得抵抗３０を用いた最も基本的な構成のオーバーオール帰還部５３が追加されているが、本発明はこれに限定されるわけではない。オーバーオール帰還が実行できれば足りるのであるから、オーバーオール帰還部５３の構成は任意であり、したがって、図１０に示した構成以外の任意の構成も使用可能である。
【０１２４】
（第７実施形態）
図１１は、本発明の第７実施形態に係る増幅回路１０ｆの全体構成を示す。
【０１２５】
本第７実施形態に係る増幅回路１０ｆは、上述した第５実施形態の増幅回路１０ｄ（図９を参照）の変形例に相当するものであり、その増幅回路１０ｄにオーバーオール帰還部を追加した構成を持つ。
【０１２６】
図１１に示された第７実施形態の増幅回路１０ｆは、図９に示した第５実施形態の増幅回路１０ｄの入力側に、オーバーオール帰還用のオペアンプ２８を追加し、さらに出力電流の帰還回路３１（帰還定数＝α）と、出力電圧の帰還回路３２（帰還定数＝β）と、帰還回路３１の出力と帰還回路３２の出力を加算する加算器３３とを追加した回路構成となっている。加算器３３の出力は、オペアンプ２８の反転入力端子に与えられ、入力電圧Ｖｉｎはオペアンプ２８の非反転入力端子に印加される。オーバーオール帰還用のオペアンプ２８と、出力電流の帰還回路３１と、出力電圧の帰還回路３２と、加算器３３は、オーバーオール帰還部５３ａを構成している。
【０１２７】
以下、この増幅回路１０ｆについて詳細に説明する。
【０１２８】
まず、本実施形態の増幅回路１０ｆ全体の増幅率をＫとする。この増幅回路１０ｆの出力インピーダンスＲｏｕｔは、出力抵抗２３ａ（抵抗値＝Ｒｏｕｔ１）＋出力抵抗２３ｂ（抵抗値＝Ｒｏｕｔ２）の和に等しい。つまり、Ｒｏｕｔ＝Ｒｏｕｔ１＋Ｒｏｕｔ２である。
【０１２９】
出力抵抗２３ｂの両端に生じる電圧をＶｏｕｔ２とすると、出力電流、すなわち出力抵抗２３ｂに流れる電流＝負荷ＺＬに流れる電流Ｉｏｕｔは、Ｉｏｕｔ＝Ｖｏｕｔ２÷Ｒｏｕｔ２と表すことができる。このようにして得た出力電流Ｉｏｕｔは、出力電流の帰還回路３１に与えられる。また、負荷ＺＬの両端に生じる出力電圧Ｖｏｕｔは、そのまま出力電圧の帰還回路３２に与えられる。そして、出力電流Ｉｏｕｔの帰還回路３１の出力と、出力電圧Ｖｏｕｔの帰還回路３２の出力は、加算器３３において加算され、オーバーオール帰還用のオペアンプ２８の反転入力端子に与えられる。
【０１３０】
ここでまず、負荷２５のインピーダンスＺＬが無限大（すなわち負荷開放）の場合を考えると、負荷２５には電流が流れないので、出力電流Ｉｏｕｔ＝０である。また、出力電圧Ｖｏｕｔ＝入力電圧Ｖｉｎ×増幅率Ｋである。
【０１３１】
負荷２５のインピーダンスがゼロ（ＺＬ＝０）（すなわち負荷短絡）の場合を考えると、負荷２５には電圧が生じないので、出力電圧Ｖｏｕｔ＝０である。また、出力電流Ｉｏｕｔ＝（入力電圧Ｖｉｎ×増幅率Ｋ）÷出力インピーダンスＲｏｕｔ＝（入力電圧Ｖｉｎ×増幅率Ｋ）÷（出力抵抗Ｒｏｕｔ１＋出力抵抗Ｒｏｕｔ２）である。
【０１３２】
まず、オペアンプ２８の出力は、反転入力端子と非反転入力端子の電位差がゼロになるように動作し、出力電流Ｉｏｕｔの帰還回路３１の出力と、出力電圧Ｖｏｕｔの帰還回路３２の出力は、加算器３３で加算されてから、オペアンプ２８の反転入力端子に与えられているので、
Ｖｉｎ＝Ｉｏｕｔ×α＋Ｖｏｕｔ×β  ・・・・・・・・・・・・・・・（１）
と表される。
【０１３３】
負荷２５のインピーダンスが無限大（負荷開放）の場合を式（１）に当てはめると、
Ｖｉｎ＝０×α＋Ｖｉｎ×Ｋ×β  ・・・・・・・・・・・・・・・・・（２）
となる。
【０１３４】
負荷ＺＬがゼロ（負荷短絡）の場合を式（１）に当てはめると、
Ｖｉｎ＝（Ｖｉｎ×Ｋ）÷Ｒｏｕｔ×α＋０×β  ・・・・・・・・・・（３）
となる。
【０１３５】
式（２）から１＝Ｋ×βが成立するから、β＝１÷Ｋが得られる。また、式（３）から１＝Ｋ÷Ｒｏｕｔ×αが成立するから、α＝Ｒｏｕｔ÷Ｋが得られる。すなわち、オーバーオール帰還の帰還定数αとβをこのように選択すれば、増幅回路１０ｆ全体が、出力抵抗Ｒｏｕｔ（＝Ｒｏｕｔ１＋Ｒｏｕｔ２）、増幅率Ｋとして動作する。
【０１３６】
第１増幅器５１ｂと第２増幅器５２からなる増幅回路部（図９の増幅回路１０ｄに相当する部分）に関する様々な変形例は、本実施形態の増幅回路１０ｅにも適用可能であることは言うまでもない。また、本実施形態の増幅回路１０ｅでは、オペアンプ２８、出力電流の帰還回路３１、出力電圧の帰還回路３２および加算器３３を用いたオーバーオール帰還部５３ａが追加されているが、本発明はこれに限定されるわけではない。オーバーオール帰還が実行できれば足りるのであるから、オーバーオール帰還部５３ａの構成は任意であり、したがって、図１１に示した構成以外の任意の構成も使用可能である。
【０１３７】
例えば、オーバーオール帰還方法の変形例として、帰還回路３１の出力と帰還回路３２の出力を加算して得た加算器３３の出力電位を、バイアス電源２７の接地側、またはバイアス電源１４の接地側に帰還する方法が考えられる。帰還回路３１及び３２は、直流特性の改善を目的として設けられているので、この方法による場合は、帰還回路３１及び３２は直流的に動作すればよく、したがって、増幅回路１０ｆ全体の動作速度より遅くても問題ない、という利点がある。
【０１３８】
オーバーオール帰還方法の他の変形例として、帰還定数αとβの値を図１１の構成の場合の値とは異ならせることによって、増幅回路１０ｆ全体の出力抵抗Ｒｏｕｔを、Ｒｏｕｔ１＋Ｒｏｕｔ２とは異ならせることも可能である。
【０１３９】
（第８実施形態）
図１２は、本発明の第８実施形態に係る増幅回路１０ｇの全体構成を示す。
【０１４０】
本第８実施形態に係る増幅回路１０ｇは、上述した第５実施形態の増幅回路１０ｄ（図９を参照）の変形例に相当するものであり、その増幅回路１０ｄにオーバーオール帰還部５３ｂを追加した構成を持つ。また、この増幅回路１０ｇは、図１１の第７実施形態の増幅回路１０ｆにおける帰還回路部５３ａをより具体的にしたものに相当するから、増幅回路１０ｆと構成が同一の部分については、同一の構成要素には同一の符号を付してその説明を省略し、相違点のみについて説明する。
【０１４１】
オーバーオール帰還部５３ｂにおいて、帰還抵抗３４（抵抗値＝ＲｆＩｏｕｔ）は出力電流Ｉｏｕｔの帰還回路に含まれ、帰還抵抗３５（抵抗値＝ＲｆＶｏｕｔ）は出力電圧Ｖｏｕｔの帰還回路に含まれる。加算器３３は、帰還抵抗３４のオペアンプ２８側の端部と、帰還抵抗３５のオペアンプ２８側の端部を、オペアンプ２８の反転入力端子に接続することによって実現している。この場合、Ｖｏｕｔ２÷Ｒｏｕｔ２で表される出力電流Ｉｏｕｔは、出力抵抗２３（抵抗値＝Ｒｏｕｔ２）で電圧Ｖｏｕｔ２に変換されて、帰還抵抗３４の出力端子２４側の端部に印加されている。出力電圧Ｖｏｕｔは、直接、帰還抵抗３５の出力端子２４側の端部に印加されている。
【０１４２】
帰還抵抗３４及び３５のオペアンプ２８側の端部は、相互に接続されてから、オペアンプ２８の反転入力端子と利得抵抗３６（抵抗値＝Ｒｇ）の一端の接続点に接続されている。利得抵抗３６の他端は、接地点（基準電位）に接続されている。
【０１４３】
オーバーオール帰還部５３ｂは、以上のような回路構成を有しているので、帰還回路３１の電流に関する帰還定数αは、帰還抵抗３４の抵抗値ＲｆＩｏｕｔと利得抵抗３６の抵抗値Ｒｇを用いて、α＝ＲｆＩｏｕｔ÷（ＲｆＩｏｕｔ＋Ｒｇ）と表すことができる。また、帰還回路３２の電圧に関する帰還定数βは、帰還抵抗３５の抵抗値ＲｆＶｏｕｔと利得抵抗３６の抵抗値Ｒｇを用いて、β＝ＲｆＶｏｕｔ÷（ＲｆＶｏｕｔ＋Ｒｇ）と表すことができる。したがって、図１１の増幅回路１０ｆと同様に、オーバーオール帰還が実現される。
【０１４４】
（第９実施形態）
図１３は、本発明の第９実施形態に係る増幅回路１０ｈの全体構成を示す。
【０１４５】
第９実施形態に係る増幅回路１０ｈは、上述した第４実施形態の増幅回路１０ｃ（図５を参照）の変形例に相当するものであり、その増幅回路１０ｃにオーバーオール帰還部５３ｃを追加した構成を持つ。また、図１１の増幅回路１０ｆとの違いは、出力電流Ｉｏｕｔを得る方法のみである。したがって、増幅回路１０ｆと構成が同一の部分については、同一の構成要素には同一の符号を付してその説明を省略し、相違点のみについて説明する。
【０１４６】
図１３に示した増幅回路１０ｈでは、出力抵抗２３（抵抗値＝Ｒｏｕｔ）に流れる電流と、電流検出抵抗２２（抵抗値＝Ｒｉ）に流れる電流の差によって、出力電流Ｉｏｕｔを得ている。具体的に言うと、出力抵抗２３の両端に生じる電圧Ｖ１と、出力抵抗２３の抵抗値Ｒｏｕｔによって、出力抵抗２３に流れる電流を知る。また、電流検出抵抗２２（抵抗値＝Ｒｉ）の両端に生じる電圧Ｖ２と、電流検出抵抗２２の抵抗値Ｒｉの値によって、電流検出抵抗２２に流れる電流を知る。そして、出力抵抗２３に流れる電流と電流検出抵抗２２に流れる電流の差を取ることによって、すなわち、Ｉｏｕｔ＝（Ｖ１÷Ｒｏｕｔ）−（Ｖ２÷Ｒｉ）という関係式によって、出力電流Ｉｏｕｔを得ている。
【０１４７】
厳密に言えば、負電源側の第２増幅器５２の出力電流（つまり、トランジスタ２１のコレクタ電流）と電流検出抵抗２２に流れる電流との間には、若干の差がある。すなわち、第２増幅器５２の帰還抵抗１９に流れる電流や、トランジスタ２１のベース電流がわずかに存在するので、これらを補正する必要が生じる場合も有り得る。
【０１４８】
（第１０実施形態）
図１４は、本発明の第１０実施形態に係る増幅回路１０ｉの全体構成を示す。
【０１４９】
第１０実施形態に係る増幅回路１０ｉは、上述した第４実施形態の増幅回路１０ｃ（図５を参照）の変形例に相当するものであり、その増幅回路１０ｃにオーバーオール帰還部５３ｄを追加した構成を持つ。また、図１１の増幅回路１０ｆとの違いは、出力電流Ｉｏｕｔを得る方法のみである。したがって、増幅回路１０ｆと構成が同一の部分については、同一の構成要素には同一の符号を付してその説明を省略し、相違点のみについて説明する。
【０１５０】
図１４に示した増幅回路１０ｉでは、出力抵抗２３ａ（抵抗値＝Ｒｏｕｔ１）に加えて、負電源側の第２増幅器５２の出力に出力抵抗２３ｂ（抵抗値＝Ｒｏｕｔ２）を追加することによって、第２増幅器５２の出力電流（つまりトランジスタ２１のコレクタ電流）がより正確になるようにしている。すなわち、図１４の回路構成では、第２増幅器５２の出力電流が、第２増幅器５２の帰還抵抗１９に流れる電流や、トランジスタ２１のベース電流の影響を受けないのである。ここで、第２増幅器５２は定電流駆動（＝高インピーダンス）であるから、出力抵抗２３ｂの抵抗値Ｒｏｕｔ２を定電流駆動のインピーダンスよりも十分に小さく取れば、出力抵抗２３ｂを追加することによる影響は生じない。
【０１５１】
図１４の増幅回路１０ｉでは、正電源側の第１増幅器５１ｂの出力抵抗２３ａ（抵抗値＝Ｒｏｕｔ１）に流れる電流と、負電源側の第２増幅器５２の出力抵抗２３ｂ（抵抗値＝Ｒｏｕｔ２）に流れる電流の間の差から、出力電流Ｉｏｕｔを得ている。具体的に言うと、第１増幅器５１ｂの出力抵抗２３ａの両端に生じる電圧Ｖ１と、出力抵抗２３ａの抵抗値Ｒｏｕｔ１によって、第１増幅器５１ｂの出力抵抗２３ａに流れる電流を知る。また、負電源側の第２増幅器５２の出力抵抗２３ｂ（抵抗値＝Ｒｏｕｔ２）の両端に生じる電圧Ｖ２と、出力抵抗２３ｂの抵抗値Ｒｏｕｔ２によって、第２増幅器５２の出力抵抗２３ｂに流れる電流を知る。そして、これら二つの電流の差を取ることによって、出力電流Ｉｏｕｔを得ている。
【０１５２】
このように、上述した実施形態の増幅回路（変形例を含む）では、オーバーオールの帰還をかけることが可能であり、それによって当該増幅回路の性能を向上させることができる。
【０１５３】
（第１１実施形態）
図１５は、本発明の第１１実施形態に係る増幅回路１０ｊの全体構成を示す。
【０１５４】
本第１１実施形態に係る増幅回路１０ｊは、上述した第４実施形態の増幅回路１０ｃ（図５を参照）の変形例に相当するものであり、その第１増幅器５１ｃは、増幅回路１０ｃの第１増幅器５１ｂのトランジスタ２０を省略した構成を持つ。したがって、増幅回路１０ｃと構成が同一の部分については、同一の構成要素には同一の符号を付してその説明を省略し、相違点のみについて説明する。
【０１５５】
上記第４実施形態の増幅回路１０ｃにおいて、正電源側の第１増幅器５１ｂ中のＮＰＮ型トランジスタ２０は、前述のように、Ａ級動作のエミッタフォロア回路を形成している。エミッタフォロア回路は、電圧増幅率は１弱であるが、電流増幅率を有しているため、オペアンプ１６の出力電流（すなわちトランジスタ２０のベース電流）は、トランジスタ２０のエミッタ電流よりも少なくて済む。逆に言えば、オペアンプ１６が十分な電流駆動能力を有している場合は、トランジスタ２０は不要であり、図１５のように、トランジスタ２０を省略する構成を取ることが可能である。この場合、オペアンプ１６の出力電流が大きくなることと、トランジスタ２０のベースエミッタ間電圧ＶＢＥによる０．７［Ｖ］程度の電位差が生じる点が、図５の増幅回路１０ｃとは異なっているが、これ以外は図５と同様である。
【０１５６】
なお、上述した第１〜第３実施形態や第５〜第１０実施形態においても、同様に、トランジスタ２０または２０ａを省略することが可能であり、さらにこれらの実施形態の変形を適用することも可能である。本第１１実施形態のように第４実施形態に対して適用し、あるいは第５実施形態（図９を参照）に適用する場合には、低電源電圧のオペアンプを使用できるが、低電源電圧のオペアンプには電流駆動能力が大きいことを特長としているものもあるので、特に効果的である。
【０１５７】
オペアンプ１６が単体では十分な電流駆動能力を有していない場合には、図１６〜図１８に示すように、オペアンプ１６にオペアンプ３７を並列接続することによって、電流駆動能力を向上させることができる。
【０１５８】
（第１２実施形態）
図１６は、本発明の第１２実施形態に係る増幅回路１０ｋの全体構成を示す。
【０１５９】
本第１２実施形態に係る増幅回路１０ｋは、上述した第１１実施形態の増幅回路１０ｊ（図１５を参照）の変形例に相当するものであり、その第１増幅器５１ｄは、トランジスタ２０を省略した第１増幅器５１ｃにオペアンプ３７を追加した構成を有している。それ以外の構成は、上述した第１１実施形態の増幅回路１０ｊと同じである。オペアンプ１６が単体では十分な電流駆動能力を有していない場合には、図１６に示すように、オペアンプ１６にオペアンプ３７を並列接続することによって、電流駆動能力を向上させることができる。
【０１６０】
増幅回路１０ｋでは、図１６に示すように、オペアンプ１６の出力端子がオペアンプ３７の非反転入力端子に接続され、オペアンプ３７の反転入力端子がその出力端子に接続されている。すなわち、オペアンプ３７はボルテージフォロア構成を有している。ボルテージフォロア構成とした場合の増幅率は１なので、オペアンプ１６とオペアンプ３７の出力電圧は等しくなる。
【０１６１】
オペアンプ１６の出力端子と接続点Ｐ１との間には、バランス抵抗３８（抵抗値＝Ｒｂ１）が接続されている。オペアンプ３７の出力端子と接続点Ｐ１との間には、バランス抵抗３９（抵抗値＝Ｒｂ２）が接続されている。バランス抵抗３８及び３９は、オペアンプ１６の出力電圧とオペアンプ３７の出力電圧に誤差が生じた場合に、オペアンプ１６とオペアンプ３７の出力電流を均等に近づける効果を有している。
【０１６２】
（第１３実施形態）
図１７は、本発明の第１３実施形態に係る増幅回路１０ｌの全体構成を示す。
【０１６３】
本第１３実施形態に係る増幅回路１０ｌは、上述した第１１実施形態の増幅回路１０ｊ（図１５を参照）の他の変形例に相当するものであり、その第１増幅器５１ｅは、トランジスタ２０を省略した第１増幅器５１ｃにオペアンプ３７を追加した構成を有している。それ以外の構成は、上述した第１１実施形態の増幅回路１０ｊと同じである。
【０１６４】
増幅回路１０ｌでは、図１７に示すように、オペアンプ３７の非反転入力端子と反転入力端子が、オペアンプ１６の非反転入力端子と反転入力端子にそれぞれ接続され、オペアンプ３７の出力端子が、オペアンプ１６の出力端子に接続されている。こうして、オペアンプ１６とオペアンプ３７の出力電圧が等しくなるようにしている。
【０１６５】
オペアンプ１６の出力端子と接続点Ｐ１との間には、バランス抵抗３８（抵抗値＝Ｒｂ１）が接続されている。オペアンプ３７の出力端子と接続点Ｐ１との間には、バランス抵抗３９（抵抗値＝Ｒｂ２）が接続されている。バランス抵抗３８及び３９は、オペアンプ１６の出力電圧とオペアンプ３７の出力電圧に誤差が生じた場合に、オペアンプ１６とオペアンプ３７の出力電流を均等に近づける効果を有している。これは、図１６の増幅回路１０ｋの場合と同じである。
【０１６６】
（第１４実施形態）
図１８は、本発明の第１４実施形態に係る増幅回路１０ｍの全体構成を示す。
【０１６７】
本第１４実施形態に係る増幅回路１０ｍは、上述した第１１実施形態の増幅回路１０ｊ（図１５を参照）のさらに他の変形例に相当するものであり、その第１増幅器５１ｆは、トランジスタ２０を省略した第１増幅器５１ｃにオペアンプ３７を追加した構成を有している。それ以外の構成は、上述した第１１実施形態の増幅回路１０ｊと同じである。
【０１６８】
増幅回路１０ｍでは、バランス抵抗３８及び３９による損失を回避するため、バランス抵抗３８及び３９を使用せず、図１８に示すような構成にしている。すなわち、オペアンプ３７の非反転入力端子と反転入力端子が、オペアンプ１６の非反転入力端子と反転入力端子にそれぞれ接続されている。また、オペアンプ１６の出力端子が、出力抵抗２３ａを介して接地されていない側の出力端子２４に接続され、オペアンプ３７の出力端子が、出力抵抗２３ｂを介して接地されていない側の出力端子２４に接続されている。こうして、オペアンプ１６とオペアンプ３７の出力電圧が等しくなるようにしている。
【０１６９】
このように、増幅回路１０ｍでは、出力抵抗２３が、出力抵抗２３ａ（抵抗値＝Ｒｏｕｔａ）と出力抵抗２３ｂ（抵抗値＝Ｒｏｕｔｂ）の二つに分割されている。出力抵抗２３ａは、接続点Ｐ１とＰ２の間に接続されており、したがって、第１増幅器５１ｆのオペアンプ１６の出力端子は、出力抵抗２３ａを介して接地されていない出力端子２４に接続されている。また、出力抵抗２３ｂは、接続点Ｐ２とオペアンプ３７の出力端子の間に接続されており、したがって、オペアンプ３７の出力端子は、出力抵抗２３ｂを介して接地されていない出力端子２４に接続されている。出力抵抗２３ａの抵抗値Ｒｏｕｔａと出力抵抗２３ｂの抵抗値Ｒｏｕｔｂは、いずれも、増幅回路１０ｍ全体の出力抵抗の２倍（オペアンプの並列数倍）とする。
【０１７０】
本第１４実施形態のオペアンプ３７の接続方法は、上述した第４実施形態の増幅回路１０ｃ（図５参照）の第１増幅器５１ｂのトランジスタ２０を省略した構成を持つ第１１実施形態に係る増幅回路１０ｊ（図１５参照）に、オペアンプ３７を追加したものであるが、上述した第５実施形態の増幅回路１０ｄ（図９参照）のトランジスタ２０を省略した構成にも、適用が可能である。しかし、上述した第１実施形態〜第３実施形態の増幅回路１０、１０ａ及び１０ｂ（図１、図３及び図４参照）のトランジスタ２０または２０ａを省略した構成には、第１増幅器の出力と第２増幅器の出力間に抵抗が入っていないため、本第１４実施形態のオペアンプ３７の接続方法は適用できない。
【０１７１】
（他の変形例）
上述した第１〜第１４実施形態は、本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。
【０１７２】
例えば、上述した実施形態では、能動素子として、ＮＰＮ型あるいはＰＮＰ型のバイポーラトランジスタが使用されているが、これに代えて、ＮチャネルあるいはＰチャネルのＦＥＴやＩＧＢＴなどを使用しても良い。この場合でも、バイポーラトランジスタを用いた場合と同じ効果が得られる。
【０１７３】
また、図１６ないし図１８には二つのオペアンプを並列接続する例を示しているが、必要に応じて三つ以上のオペアンプを並列接続することも可能である。また、オペアンプを並列接続して電流駆動能力を向上させる回路構成は、図１６ないし図１８に示したものには限定されず、それら以外の並列接続方法を採用することも可能である。
【産業上の利用可能性】
【０１７４】
本発明は、高速オペアンプだけでは出力電流や出力電圧が不足するような場合に好適な増幅器や増幅回路として利用できる。例えば、ファンクションジェネレータ等の出力アンプ、ビデオ信号用の増幅器、高音質のオーディオアンプや、ハードディスク装置のヘッド移動アクチュエータ駆動アンプなどに、広く適用することが可能である。
【符号の説明】
【０１７５】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ、１０ｇ、１０ｈ、１０ｉ、１０ｊ、１０ｋ、１０ｌ、１０ｍ  増幅回路
１１  入力端子
１２、１３  利得抵抗
１４、１５  バイアス電源
１６、１７  オペアンプ
１８、１９  帰還抵抗
２０、２０ａ、２１、２１ａ  トランジスタ
２２  電流検出抵抗
２３、２３ａ、２３ｂ  出力抵抗
２４  出力端子
２５  負荷
２６、２７  バイアス電源
２８  オーバーオール帰還用オペアンプ
２９  オーバーオール帰還用帰還抵抗
３０  オーバーオール帰還用利得抵抗
３１、３２  オーバーオール帰還回路
３３  オーバーオール帰還用加算器
３４、３５  オーバーオール帰還用帰還抵抗
３６  オーバーオール帰還用利得抵抗
３７  オペアンプ
３８、３９  バランス抵抗
４０  帰還抵抗
５１、５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｆ  第１増幅器
５２、５２ａ  第２増幅器
５３、５３ａ、５３ｂ、５３ｃ、５３ｄ  オーバーオール帰還部
【図１】
2014212485.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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