(57)【要約】【課題】ＥＳＤから電子回路を保護する半導体装置を提供する。【解決手段】被保護回路と、第１電源端子と被保護回路の第１電源入力端子との間に接続される第１電流源と、第２電源端子と被保護回路の第２電源入力端子との間に接続される第２電流源と、第２電源入力端子と第１電源端子との間に接続され、第２電流源を介して第２電源端子から第１電源端子へとＥＳＤ電流を逃がす第１保護回路と、第１電源入力端子と第２電源端子との間に接続され、第２電源端子から第１電流源を介して第１電源端子へとＥＳＤ電流を逃がす第２保護回路とを備える半導体装置を提供する。【選択図】図１
2014220266.tif 000002
【特許請求の範囲】
【請求項１】
被保護回路と、
第１電源端子と前記被保護回路の第１電源入力端子との間に接続される第１電流源と、
第２電源端子と前記被保護回路の第２電源入力端子との間に接続される第２電流源と、
前記第２電源入力端子と前記第１電源端子との間に接続され、前記第２電流源を介して前記第２電源端子から前記第１電源端子へとＥＳＤ電流を逃がす第１保護回路と、
前記第１電源入力端子と前記第２電源端子との間に接続され、前記第２電源端子から前記第１電流源を介して前記第１電源端子へとＥＳＤ電流を逃がす第２保護回路と、
を備える半導体装置。
【請求項２】
前記第１保護回路は、前記第１電源端子側がカソードである保護ダイオードを含み、
前記第２保護回路は、前記第２電源端子側がアノードである保護ダイオードを含む、
請求項１に記載の半導体装置。
【請求項３】
前記第１電流源はＰＭＯＳトランジスタを含み、
前記第２電流源はＮＭＯＳトランジスタを含む、
請求項１又は２に記載の半導体装置。
【請求項４】
前記被保護回路は電流サージ検知素子を含む請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１保護回路及び前記第２電流源の組を複数備える、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２保護回路及び前記第１電流源の組を複数備える、
請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１電源端子及び前記第２電源端子に接続される第３保護回路をさらに備える、
請求項１から６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＥＳＤ（静電気放電）から電子回路を保護するために、ＥＳＤ保護回路を被保護回路に並列して接続する方法が知られている（例えば、特許文献１及び特許文献２参照）。図６及び７に、従来の電子回路の構成を示す。
【０００３】
図６に示すように被保護回路３０は、電源ＶＤＤ及び基準電位ＶＳＳの間に、電流源３２及び電流源３４を介して接続される。また、ＥＳＤ保護回路４０は、被保護回路３０と並列に電源ＶＤＤ及び基準電位ＶＳＳに接続され、電源ＶＤＤにＥＳＤ電流５０が流入した場合にＥＳＤ電流５０をバイパスすることにより、被保護回路３０を保護する。
［特許文献１］  特開平１０−２０９２９２号公報
［特許文献２］  特表平７−５０３５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図７に示すようにＥＳＤ保護回路４０は被保護回路３０と離間して設けられるが、ＥＳＤ保護回路４０が被保護回路３０から離れると電源ＶＤＤ及び基準電位ＶＳＳとＥＳＤ保護回路４０との間の配線抵抗Ｒが大きくなり、ＥＳＤ保護回路４０を流れる電流が減少し、ＥＳＤ電流が被保護回路３０に流入する。本願発明は、このような事情に鑑みて、ＥＳＤ電流から電子回路を適切に保護する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、被保護回路と、第１電源端子と被保護回路の第１電源入力端子との間に接続される第１電流源と、第２電源端子と被保護回路の第２電源入力端子との間に接続される第２電流源と、第２電源入力端子と第１電源端子との間に接続され、第２電流源を介して第２電源端子から第１電源端子へとＥＳＤ電流を逃がす第１保護回路と、第１電源入力端子と第２電源端子との間に接続され、第２電源端子から第１電流源を介して第１電源端子へとＥＳＤ電流を逃がす第２保護回路とを備える半導体装置を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体装置１０の構成を示す。
【図２】本実施形態に係る半導体装置１０を流れるＥＳＤ電流を示す。
【図３】図２の半導体装置１０の点線で囲まれる部分の平面図を示す。
【図４】図３のＡ−Ａ'における半導体装置１０の断面図を示す。
【図５】本実施形態の変形例に係る半導体装置２０の構成を示す。
【図６】従来の電子回路の構成を示す。
【図７】従来の電子回路の構成を示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る半導体装置１０の構成を示す。本実施形態に係る半導体装置１０は、電源ＶＤＤと基準電位ＶＳＳとの間に生じるＥＳＤ電流から被保護回路１００を保護する。半導体装置１０は、例えば、ＬＳＩ等として実装されてよい。半導体装置１０は、被保護回路１００、第１電源端子１０６、第１電流源１０８、第２電源端子１１０、第２電流源１１２、第１保護回路１１４、第２保護回路１１６、及び、第３保護回路１１８を備える。
【００１０】
被保護回路１００は、ＥＳＤ電流から保護すべき対象となる回路であり、例えば、ＣＰＵ又はＬＥＤ素子等の静電気に弱い素子を含んでよい。また、被保護回路１００は、電流サージ検知素子を含んでよい。
【００１１】
被保護回路１００は、第１電源入力端子１０２及び第２電源入力端子１０４を有する。第１電源入力端子１０２は、Ｈｉｇｈ側の電源ＶＤＤ側の端子であり、第１電流源１０８及び第２保護回路１１６に接続される。第２電源入力端子１０４は、Ｌｏｗ側の電源又は基準電位ＶＳＳ側の端子であり、第２電流源１１２及び第１保護回路１１４に接続される。
【００１２】
第１電源端子１０６は、Ｈｉｇｈ側の電源ＶＤＤからの電源端子である。第１電源端子１０６は、第１電流源１０８、第１保護回路１１４、及び第３保護回路１１８に接続され、電源ＶＤＤからの電源電圧を第１電流源１０８、第１保護回路１１４、及び第３保護回路１１８に供給する。
【００１３】
第１電流源１０８は、第１電源端子１０６と被保護回路１００の第１電源入力端子１０２との間に接続される。第１電流源１０８は、第１電源端子１０６から電源電圧を受け取り、第１電源端子１０６側から被保護回路１００及び第２保護回路１１６側に定電流を流す。第１電流源１０８は、例えば、半導体基板上に形成され、ソースからドレイン側へと電流を流すＰＭＯＳトランジスタ又はＰＮＰバイポーラトランジスタを含んでよい。
【００１４】
第２電源端子１１０は、基準電位ＶＳＳ、第２電流源１１２、第２保護回路１１６、及び第３保護回路１１８に接続される。第２電源端子１１０は、第２電流源１１２、第２保護回路１１６、及び第３保護回路１１８に対して基準電圧を与える。
【００１５】
第２電流源１１２は、第２電源端子１１０と被保護回路１００の第２電源入力端子１０４との間に接続される。第２電流源１１２は、第２電源端子１１０から基準電圧を受け取り、被保護回路１００及び第１保護回路１１４側から第２電源端子１１０側に定電流を流す。第２電流源１１２は、例えば、半導体基板上に形成され、ドレインからソース側へと電流を流すＮＭＯＳトランジスタ又はＮＰＮバイポーラトランジスタであってよい。
【００１６】
第１保護回路１１４は、第２電源入力端子１０４と第１電源端子１０６との間に接続され、第２電流源１１２を介して第２電源端子１１０から第１電源端子１０６へとＥＳＤ電流を逃がす。第１保護回路１１４は、第１電源端子１０６側がカソードであり、第２電流源１１２及び第２電源入力端子１０４側がアノードである、一例として半導体基板上に形成される保護ダイオードを含んでよい。
【００１７】
第２保護回路１１６は、第１電源入力端子１０２と第２電源端子１１０との間に接続され、第２電源端子１１０から第１電流源１０８を介して第１電源端子１０６へとＥＳＤ電流を逃がす。第２保護回路１１６は、第２電源端子１１０側がアノードであり、第１電流源１０８及び第１電源入力端子１０２側がカソードである、半導体基板上に形成される保護ダイオードを含んでよい。
【００１８】
第３保護回路１１８は、第１電源端子及び第２電源端子に接続されるバイパス回路である。第３保護回路１１８は、ＥＳＤ電流をバイパスするダイオードとして機能することにより、被保護回路１００をＥＳＤ電流から保護してよい。
【００１９】
図２は、本実施形態に係る半導体装置１０を流れるＥＳＤ電流を示す。図示するように、電源ＶＤＤから負のパルスとして入力されるＥＳＤ電流５０は、その少なくとも一部が電流Ｉａとして第３保護回路１１８にバイパスされる。第３保護回路１１８と電源ＶＤＤ及び基準電位ＶＳＳの間の寄生抵抗Ｒが大きいと、第３保護回路１１８にバイパスされなかったＥＳＤ電流５０が、第２電流源１１２及び第１保護回路１１４、並びに、第２保護回路１１６及び第１電流源１０８を介して、被保護回路１００側へと向かう。
【００２０】
ここで、第１電流源１０８は、一例として、図示するように電源ＶＤＤ側をエミッタとするＰＮＰバイポーラトランジスタを含む。当該ＰＮＰバイポーラトランジスタは、エミッタに電源ＶＤＤ及びベースが接続され、コレクタに被保護回路１００が接続される。
【００２１】
当該ＰＮＰバイポーラトランジスタを含む第１電流源１０８は、エミッタからコレクタへの正のサージに対しては電流源として機能し、逆方向のサージに対してはコレクタからベースを経由して電源ＶＤＤ側へと電流を流すこととなり、結果として電源ＶＤＤ側をカソードとするダイオード（寄生ダイオード）として機能する。また、ＰＭＯＳトランジスタは内部にＰＮＰバイポーラトランジスタ構造を含むので、第１電流源１０８がＰＭＯＳトランジスタを含む場合にも、第１電流源１０８はＰＮＰバイポーラトランジスタ構造を含む場合と同様に機能する。
【００２２】
また、第２電流源１１２は、一例として、図示するように基準電位ＶＳＳ側をエミッタとするＮＰＮバイポーラトランジスタを含む。当該ＮＰＮバイポーラトランジスタは、エミッタに基準電位ＶＳＳ及びベースが接続され、コレクタに被保護回路１００が接続される。
【００２３】
当該ＮＰＮバイポーラトランジスタを含む第２電流源１１２は、コレクタからエミッタへの正のサージに対しては電流源として機能し、逆方向のサージに対してはベースからコレクタを経由して電源ＶＤＤ側へと電流を流すこととなり、結果として基準電位ＶＳＳ側をアノードとするダイオード（寄生ダイオード）として機能する。また、ＮＭＯＳトランジスタは内部にＮＰＮバイポーラトランジスタ構造を含むので、第２電流源１１２がＮＭＯＳトランジスタを含む場合にも、第２電流源１１２はＮＰＮバイポーラトランジスタ構造を含む場合と同様に機能する。
【００２４】
ここで、ダイオードとして機能する第１電流源１０８のポテンシャルバリアは、第１保護回路１１４のポテンシャルバリアとほぼ等しく、ダイオードとして機能する第２電流源１１２のポテンシャルバリアは第２保護回路１１６のポテンシャルバリアとほぼ等しくてよい。
【００２５】
これにより、第１電源入力端子１０２及び第２電源入力端子１０４の電位差は０又は比較的小さな値になるので、被保護回路１００内にＥＳＤ電流は流れない。
【００２６】
さらに、第１電流源１０８及び被保護回路１００により形成されるポテンシャルバリアは、第１保護回路１１４のポテンシャルバリアよりも大きくなる。このため、ＥＳＤ電流５０は、第２電流源１１２から被保護回路１００へ向かわず第１保護回路１１４へ向かう。
【００２７】
また、第２電流源１１２及び被保護回路１００により形成されるポテンシャルバリアは、第２保護回路１１６のポテンシャルバリアよりも大きくなる。このため、ＥＳＤ電流５０は、第１電流源１０８から被保護回路１００へ向かわず第２保護回路１１６へ向かう。
【００２８】
このように、本実施形態の半導体装置１０は、侵入したＥＳＤ電流を第１保護回路１１４、第２保護回路１１６、及び、第３保護回路１１８にバイパスすることにより、ＥＳＤ電流が被保護回路１００に侵入することを防ぐ。これにより、半導体装置１０は、被保護回路１００をＥＳＤによる電流ストレス及びＥＳＤダメージから保護することができる。
【００２９】
図３は、図２の半導体装置１０の点線で囲まれる部分の平面図を示し、図４は図３のＡ−Ａ'における半導体装置１０の断面図を示す。図３に示すように、第１電流源１０８、第２電流源１１２、第１保護回路１１４、及び、第２保護回路１１６は単一の半導体基板１５０上に形成されてよい。
【００３０】
例えば、第１電流源１０８は、半導体基板１５０のＮウェル内にソース及びドレインに対応するＰ領域を設けることにより形成される。第２電流源１１２は、半導体基板１５０のＰウェル内にソース及びドレインに対応するＮ領域を設けることにより形成される。また、第１保護回路１１４及び第２保護回路１１６は、半導体基板１５０上の互いに接続されるＮ領域及びＰ領域により形成される。
【００３１】
また、図４に示すように、被保護回路１００は、半導体基板１５０上に搭載されてよく、これに代えて、半導体基板１５０に形成されてもよい。図示するように、被保護回路１００と第１保護回路１１４及び第２保護回路とは、配線ビア、及び配線コンタクト等により接続されてよい。
【００３２】
このように、本実施形態の半導体装置１０は、単一の半導体基板１５０上で形成することができるので、装置を小型化することができる。
【００３３】
図５は、本実施形態の変形例に係る半導体装置２０の構成を示す。半導体装置２０は、複数の被保護回路１００を有し、これらを保護するために複数の第２電流源１１２及び第１保護回路１１４を有する。具体的には、半導体装置２０は、被保護回路１００、第２電流源１１２、及び第１保護回路１１４の組を複数構成する、複数の被保護回路２００、複数の第１保護回路３００、及び、複数の第２電流源４００を備える。本実施形態において第１電流源１０８は共通である。これにより、半導体装置２０は、ＥＳＤ電流を第２電流源１１２及び第１保護回路１１４を通る多数の経路にバイパスし、被保護回路１００をＥＳＤ電流から保護することができる。
【００３４】
これに代えて／これに加えて、半導体装置２０は、被保護回路１００、第１電流源１０８、及び第２保護回路１１６の組を複数構成する、複数の第１電流源１０８、複数の第２保護回路１１６、及び、複数の被保護回路２００を備えてよい。
【００３５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００３７】
１０  半導体装置、２０  半導体装置、５０  ＥＳＤ電流、１００  被保護回路、１０２  第１電源入力端子、１０４  第２電源入力端子、１０６  第１電源端子、１０８  第１電流源、１１０  第２電源端子、１１２  第２電流源、１１４  第１保護回路、１１６  第２保護回路、１１８  第３保護回路、１５０  半導体基板、２００  複数の被保護回路、３００  複数の第１保護回路、４００  複数の第２電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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