(57)【要約】【課題】シーケンス制御によって立ち上がった正の出力電圧を安定化させることが可能となる電源シーケンス制御回路を提供する。【解決手段】正の入力電圧が入力される第１のラインと、正の出力電圧を出力する第２のラインと、負の入力電圧が入力されて負の出力電圧を出力する第３のラインと、前記負の入力電圧が立ち上がったことを検知する検知回路と、前記検知回路によって前記負の入力電圧の立ち上がりが検知されると、遮断した前記第１のラインと前記第２のラインを接続に切替える遮断回路と、前記第２のラインと前記第３のライン間の電圧を検出する電圧検出回路と、を備え、前記電圧検出回路の検出信号は前記検知回路にフィードバックされ、前記正の出力電圧が変化すると、前記検知回路及び前記遮断回路を介して前記正の出力電圧の変化が抑制されるよう制御される電源シーケンス制御回路としている。【選択図】図２
2014212408.tif 000002
【特許請求の範囲】
【請求項１】
正の入力電圧が入力される第１のラインと、
正の出力電圧を出力する第２のラインと、
負の入力電圧が入力されて負の出力電圧を出力する第３のラインと、
前記負の入力電圧が立ち上がったことを検知する検知回路と、
前記検知回路によって前記負の入力電圧の立ち上がりが検知されると、遮断した前記第１のラインと前記第２のラインを接続に切替える遮断回路と、
前記第２のラインと前記第３のライン間の電圧を検出する電圧検出回路と、を備え、
前記電圧検出回路の検出信号は前記検知回路にフィードバックされ、
前記正の出力電圧が変化すると、前記検知回路及び前記遮断回路を介して前記正の出力電圧の変化が抑制されるよう制御される、電源シーケンス制御回路。
【請求項２】
前記検知回路が前記電圧検出回路の検出信号に基づいて出力した出力信号に基づき、前記遮断回路は前記第１のラインと前記第２のラインの接続状態を変化させて、前記正の出力電圧の変化が抑制されるよう制御する、ことを特徴とする請求項１に記載の電源シーケンス制御回路。
【請求項３】
前記電圧検出回路は前記第２のラインと前記第３のライン間の電圧を分圧する分圧抵抗を有し、分圧された電圧が前記電圧検出回路の検出信号となる、ことを特徴とする請求項１または請求項２に記載の電源シーケンス制御回路。
【請求項４】
前記第２のラインと前記第３のライン間に、前記分圧抵抗とツェナーダイオードが直列に接続される、ことを特徴とする請求項３に記載の電源シーケンス制御回路。
【請求項５】
請求項１〜請求項４のいずれか１項に記載の電源シーケンス制御回路と、前記正の出力電圧及び前記負の出力電圧が供給されるゲートドライバ回路と、を備えることを特徴とする電源供給システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源シーケンス制御回路に関する。
【背景技術】
【０００２】
従来、所定の順序に従って電圧を出力するよう制御する電源シーケンス制御回路が知られている。
【０００３】
例えば特許文献１の第１図に示された電源シーケンス制御回路では、正の入力電圧＋Ｖｉｎ及び負の入力電圧−Ｖｉｎが立ち上がると、負の出力電圧−Ｖｏｕｔがまず立ち上がり、トランジスタ２０、１９、１８の順にオンとなり、正の出力電圧＋Ｖｏｕｔが立ち上がる。
【０００４】
また、例えば特許文献２の第１図に示された電源シーケンス制御回路では、正の入力電圧＋Ｖｉｎ及び負の入力電圧−Ｖｉｎが立ち上がると、負の出力電圧−Ｖｏｕｔがまず立ち上がり、ツェナーダイオード２１を介してトランジスタ１０、１７の順にオンとなり、正の出力電圧＋Ｖｏｕｔが立ち上がる。
【０００５】
また、例えば特許文献３の第３図に示された電源シーケンス制御回路では、正の入力電圧＋Ｖｉｎ及び負の入力電圧−Ｖｉｎが立ち上がると、負の出力電圧−Ｖｏｕｔがまず立ち上がり、比較回路４の出力によりフォトカプラ６がオンとなり、トランジスタ５がオンとなり、正の出力電圧＋Ｖｏｕｔが立ち上がる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−１０９１１２号公報（第１図）
【特許文献２】特開昭６２−２２７２１６号公報（第１図）
【特許文献３】特開平３−５６０６６号公報（第３図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１〜３に示された従来の電源シーケンス制御回路では、シーケンス制御によって正の出力電圧＋Ｖｏｕｔが立ち上がった後、正の出力電圧＋Ｖｏｕｔが変動した場合に変動を抑制するすべがないという問題があった。
【０００８】
また、上記特許文献２に示された電源シーケンス制御回路ではツェナーダイオードが必要であり、上記特許文献３に示された電源シーケンス制御回路では比較回路が必要であり、部品点数の増加によりコストアップする問題があった。
【０００９】
上記問題点に鑑み、本発明は、シーケンス制御によって立ち上がった正の出力電圧を安定化させることが可能となる電源シーケンス制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の一態様に係る電源シーケンス制御回路は、正の入力電圧が入力される第１のラインと、正の出力電圧を出力する第２のラインと、負の入力電圧が入力されて負の出力電圧を出力する第３のラインと、前記負の入力電圧が立ち上がったことを検知する検知回路と、前記検知回路によって前記負の入力電圧の立ち上がりが検知されると、遮断した前記第１のラインと前記第２のラインを接続に切替える遮断回路と、前記第２のラインと前記第３のライン間の電圧を検出する電圧検出回路と、を備え、前記電圧検出回路の検出信号は前記検知回路にフィードバックされ、前記正の出力電圧が変化すると、前記検知回路及び前記遮断回路を介して前記正の出力電圧の変化が抑制されるよう制御される構成としている。
【００１１】
このような構成によれば、正の入力電圧及び負の入力電圧が立ち上がると、まず第３のラインを介して負の出力電圧が立ち上がり、検知回路により負の入力電圧が立ち上がったことが検知され、遮断回路により遮断されていた第１のラインと第２のラインが接続に切替えられ、正の出力電圧が立ち上がる。従って、シーケンス制御を行える。
【００１２】
更に、シーケンス制御により立ち上がった正の出力電圧が変化した場合、検知回路及び遮断回路を介して正の出力電圧の変化が抑制されるよう制御される。従って、検知回路及び遮断回路をシーケンス制御と正の出力電圧の安定化制御に共用できる。
【００１３】
また、上記構成において、前記検知回路が前記電圧検出回路の検出信号に基づいて出力した出力信号に基づき、前記遮断回路は前記第１のラインと前記第２のラインの接続状態を変化させて、前記正の出力電圧の変化が抑制されるよう制御する構成としてもよい。
【００１４】
また、上記いずれかの構成において、前記電圧検出回路は前記第２のラインと前記第３のライン間の電圧を分圧する分圧抵抗を有し、分圧された電圧が前記電圧検出回路の検出信号となる構成としてもよい。
【００１５】
このような構成によれば、電圧検出回路を簡易に構成できる。
【００１６】
また、上記構成において、前記第２のラインと前記第３のライン間に、前記分圧抵抗とツェナーダイオードが直列に接続される構成としてもよい。
【００１７】
このような構成によれば、負の入力電圧が立ち上がる際に或るタイミングでツェナーダイオードがオンとなり、検知回路が負の入力電圧が立ち上がったことを検知する。従って、ツェナーダイオードによって検知回路の検知タイミング、即ち正の出力電圧の立ち上がるタイミングを制御できる。
【００１８】
また、本発明の一態様に係る電源供給システムは、上記いずれかの構成の電源シーケンス制御回路と、前記正の出力電圧及び前記負の出力電圧が供給されるゲートドライバ回路と、を備える構成としている。
【００１９】
このような構成によれば、負の出力電圧⇒正の出力電圧の順に立ち上げることができ、ゲートドライバ回路の破壊を抑制できる。更に、正の出力電圧の安定化により、ゲートドライバ回路により駆動される表示パネルの動作を安定化できる。
【発明の効果】
【００２０】
本発明によると、シーケンス制御によって立ち上がった正の出力電圧を安定化させることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係るゲートドライバＩＣへの電源供給に関する構成図である。
【図２】本発明の一実施形態に係る電源シーケンス制御回路の回路構成図である。
【図３】本発明の一実施形態に係るシーケンス制御の流れを示す図である。
【図４】本発明の一実施形態に係るシーケンス制御に関するタイミングチャートである。
【図５】本発明の別実施形態に係る電源シーケンス制御回路の回路構成図である。
【発明を実施するための形態】
【００２２】
以下に本発明の一実施形態について図面を参照して説明する。本発明の一実施形態に係る電源シーケンス制御回路を含んだゲートドライバＩＣへの電源供給に関する構成を図１に示す。
【００２３】
図１において、ゲートドライバＩＣ１は、液晶パネル（不図示）のゲートバスラインを駆動するためのＩＣである。
【００２４】
ＩＣ電源電圧ＶＤＤはゲートドライバＩＣ１に電源電圧として入力されると共に、ＤＣ／ＤＣコンバータ３に入力される。ＩＣ電源電圧ＶＤＤは、例えば３．３Ｖとする。
【００２５】
ＤＣ／ＤＣコンバータ３は、入力されたＩＣ電源電圧ＶＤＤを正の入力電圧＋Ｖｉｎ及び負の入力電圧−Ｖｉｎに変換して出力する。正の入力電圧＋Ｖｉｎは、例えば２４Ｖとし、負の入力電圧−Ｖｉｎは、例えば−７Ｖとする。
【００２６】
電源シーケンス制御回路２は、入力された正の入力電圧＋Ｖｉｎ及び負の入力電圧−Ｖｉｎに基づき、シーケンス制御を行って正の出力電圧ＶＧＨ及び負の出力電圧ＶＧＬを所定の順序で立ち上げてゲートドライバＩＣ１に出力する。
【００２７】
電源シーケンス制御回路２の具体的回路構成を図２に示す。図２に示す電源シーケンス制御回路２は、バイポーラトランジスタであるトランジスタＱ５、Ｑ６及びＱ８と、抵抗Ｒ１２及びＲ１６〜Ｒ２３を備えている。
【００２８】
ｐｎｐ型トランジスタであるトランジスタＱ５のエミッタには正の入力電圧＋Ｖｉｎが入力されるラインＬ１が接続され、コレクタには正の出力電圧ＶＧＨを出力するラインＬ２が接続される。
【００２９】
ラインＬ１とトランジスタＱ５のベース間には抵抗Ｒ１６が接続され、抵抗Ｒ１６とトランジスタＱ５のベースの接続点には抵抗Ｒ１７の一端が接続される。
【００３０】
抵抗Ｒ１７の他端には、ｎｐｎ型トランジスタであるトランジスタＱ６のコレクタが接続される。トランジスタＱ６のエミッタには抵抗Ｒ２０の一端が接続される。
【００３１】
負の入力電圧−Ｖｉｎが入力され、負の出力電圧ＶＧＬが出力されるラインＬ３上には、抵抗Ｒ１２が設けられる。抵抗Ｒ２０の他端と抵抗Ｒ１２の一端が接続される。
【００３２】
トランジスタＱ６のベースには抵抗Ｒ１８の一端が接続され、その接続点と、トランジスタＱ６と抵抗Ｒ２０の接続点の間に抵抗Ｒ１９が接続される。
【００３３】
抵抗Ｒ１８の他端には、ｐｎｐ型トランジスタであるトランジスタＱ８のコレクタが接続される。トランジスタＱ８のエミッタはグランドに接続される。
【００３４】
ラインＬ２とラインＬ３の間には、抵抗Ｒ２３、Ｒ２２、及びＲ２１が直列に接続される。抵抗Ｒ２２とＲ２１の接続点には、トランジスタＱ８のベースが接続される。
【００３５】
また、トランジスタＱ８により−Ｖｉｎ検知回路２１が構成される。また、トランジスタＱ５、Ｑ６、及び抵抗Ｒ１６〜Ｒ２０により＋Ｖｉｎ遮断回路２２が構成される。また、抵抗Ｒ２１〜Ｒ２３によりＶＧＨ−ＶＧＬ間電圧検出回路２３が構成される。
【００３６】
このように図２に示す電源シーケンス制御回路２は、従来のようなツェナーダイオードや比較回路を必要としないので、コストの低減を可能とする。
【００３７】
電源シーケンス制御回路２は上記のような構成であるが、ここで、ゲートドライバＩＣ１は、電源立上げのシーケンスとして、ＩＣ電源電圧ＶＤＤ⇒負の出力電圧ＶＧＬ⇒正の出力電圧ＶＧＨの順番が破壊防止の点から推奨されているものとする。
【００３８】
このようなシーケンスを実現するためのシーケンス制御について、図３及び図４も用いて説明する。図３は、電源シーケンス制御回路２におけるシーケンス制御の流れを示す。図４は、シーケンス制御に関するタイミングチャートである。
【００３９】
まずＩＣ電源電圧ＶＤＤが立ち上がると（図４のタイミングｔ１）、ＤＣ／ＤＣコンバータ３による変換によって遅れて正の入力電圧＋Ｖｉｎ及び負の入力電圧−Ｖｉｎが立ち上がる（図４のタイミングｔ２）（図３のステップＳ１）。それとほぼ同時に、負の出力電圧ＶＧＬが立ち上がる（ステップＳ４）。
【００４０】
負の入力電圧−Ｖｉｎが立ち上がることにより、トランジスタＱ８のベース−エミッタ間電圧が閾値電圧を超える（ステップＳ２、図３では閾値電圧として例えば０．７Ｖとしている）。これにより、トランジスタＱ８がオンとなる（ステップＳ３）。従って、−Ｖｉｎ検知回路２１により、負の入力電圧−Ｖｉｎの立上げが検知される。
【００４１】
トランジスタＱ８がオンとなると、グランド⇒トランジスタＱ８⇒抵抗Ｒ１８⇒抵抗Ｒ１９⇒抵抗Ｒ２０の順の経路で電流が流れる（ステップＳ５）。これにより、トランジスタＱ６のベース−エミッタ間電圧が閾値電圧を超える（ステップＳ６、図３では閾値電圧として例えば０．７Ｖとしている）。すると、トランジスタＱ６はオンとなる（図４のタイミングｔ３）（ステップＳ７）。
【００４２】
トランジスタＱ６がオンとなると、正の入力電圧＋Ｖｉｎが印加されるラインＬ１⇒抵抗Ｒ１６⇒抵抗Ｒ１７⇒トランジスタＱ６⇒抵抗Ｒ２０の順の経路で電流が流れる（ステップＳ８）。これにより、トランジスタＱ５のベース−エミッタ間電圧が閾値電圧を超える（ステップＳ９、図３では閾値電圧として例えば０．７Ｖとしている）。すると、トランジスタＱ５はオンとなる（図４のタイミングｔ４）（ステップＳ１０）。
【００４３】
トランジスタＱ５がオンとなることにより、遮断されていたラインＬ１とラインＬ２が接続され、正の出力電圧ＶＧＨが立ち上がる（ステップＳ１１）。即ち、−Ｖｉｎ検知回路２１によって負の入力電圧−Ｖｉｎの立上げが検知されることにより、＋Ｖｉｎ遮断回路２２は正の入力電圧＋Ｖｉｎが入力されるラインＬ１とラインＬ２を遮断していたのを接続に切替えて、正の出力電圧ＶＧＨを立ち上げる。
【００４４】
このようなシーケンス制御により、ＩＣ電源電圧ＶＤＤ⇒負の出力電圧ＶＧＬ⇒正の出力電圧ＶＧＨの順番の立上げを実現している。
【００４５】
ここで、液晶パネル（不図示）による表示を安定して行うため、立ち上がった正の出力電圧ＶＧＨは安定化させることが必要である。
【００４６】
そこで、本実施形態では、分圧用の抵抗Ｒ２１〜Ｒ２３から構成されるＶＧＨ−ＶＧＬ間電圧検出回路２３を設け、ラインＬ２（ＶＧＨ）とラインＬ３（ＶＧＬ）間の電圧を抵抗Ｒ２１〜Ｒ２３により分圧した電圧を−Ｖｉｎ検知回路２１（トランジスタＱ８）にフィードバックしている。
【００４７】
このように構成すると、正の出力電圧ＶＧＨは、以下の式にて表される。
ＶＧＨ＝（ＶＧＬ−ＶBE）×（Ｒ22＋Ｒ23）／Ｒ21−ＶBE
但し、ＶBE：トランジスタＱ８のベース−エミッタ間電圧、Ｒ21：抵抗Ｒ２１の抵抗値、Ｒ22：抵抗Ｒ２２の抵抗値、Ｒ23：抵抗Ｒ２３の抵抗値
【００４８】
上記式により、正の出力電圧ＶＧＨが変化すると、トランジスタＱ８のベース−エミッタ間電圧ＶBEが変化し、トランジスタＱ８のベース電流が変化し、ベース電流が増幅されたコレクタ電流も変化する。
【００４９】
すると、トランジスタＱ６のベース電流が変化し、ベース電流が増幅されたコレクタ電流も変化する。これにより、トランジスタＱ５のベース電流が変化し、ベース電流が増幅されたコレクタ電流も変化する。従って、正の出力電圧ＶＧＨの変化が抑えられる。
【００５０】
例えば、正の出力電圧ＶＧＨが高くなると、トランジスタＱ８のベース−エミッタ間電圧ＶBEが変化し、トランジスタＱ８のベース電流が減少し、ベース電流が増幅されたコレクタ電流も減少する。
【００５１】
すると、トランジスタＱ６のベース電流が減少し、ベース電流が増幅されたコレクタ電流も減少する。これにより、トランジスタＱ５のベース電流が減少し、ベース電流が増幅されたコレクタ電流も減少する。従って、正の出力電圧ＶＧＨが減少し、正の出力電圧ＶＧＨの変化が抑制される。
【００５２】
以上のように本実施形態の電源シーケンス制御回路２は、正の入力電圧＋Ｖｉｎが入力されるラインＬ１と、正の出力電圧ＶＧＨを出力するラインＬ２と、負の入力電圧−Ｖｉｎが入力されて負の出力電圧ＶＧＬを出力するラインＬ３と、負の入力電圧−Ｖｉｎが立ち上がったことを検知する−Ｖｉｎ検知回路と、−Ｖｉｎ検知回路２１によって負の入力電圧−Ｖｉｎが立ち上がったことが検知されると、遮断したラインＬ１とラインＬ２を接続に切替える＋Ｖｉｎ遮断回路２２と、ラインＬ２とラインＬ３間の電圧を検出するＶＧＨ−ＶＧＬ間電圧検出回路２３と、を備える。
【００５３】
そして、ＶＧＨ−ＶＧＬ間電圧検出回路２３の検出信号（分圧された電圧）は−Ｖｉｎ検知回路２１にフィードバックされ、正の出力電圧ＶＧＨが変化すると、−Ｖｉｎ検知回路２１及び＋Ｖｉｎ遮断回路２２を介して正の出力電圧ＶＧＨの変化が抑制されるよう制御される構成としている。
【００５４】
これにより、正の入力電圧＋Ｖｉｎ及び負の入力電圧−Ｖｉｎが立ち上がると、まずラインＬ３を介して負の出力電圧ＶＧＬが立ち上がり、−Ｖｉｎ検知回路２１により負の入力電圧−Ｖｉｎが立ち上がったことが検知され、＋Ｖｉｎ遮断回路２２により遮断されていたラインＬ１とラインＬ２が接続に切替えられ、正の出力電圧ＶＧＨが立ち上がる。従って、シーケンス制御を行える。
【００５５】
更に、シーケンス制御により立ち上がった正の出力電圧ＶＧＨが変化した場合、−Ｖｉｎ検知回路２１及び＋Ｖｉｎ遮断回路２２を介して正の出力電圧ＶＧＨの変化が抑制されるよう制御される。従って、−Ｖｉｎ検知回路２１及び＋Ｖｉｎ遮断回路２２をシーケンス制御と正の出力電圧ＶＧＨの安定化制御に共用できる。
【００５６】
また、本実施形態では、−Ｖｉｎ検知回路２１がＶＧＨ−ＶＧＬ間電圧検出回路２３の検出信号に基づいて出力した出力信号（トランジスタＱ８のコレクタ電流）に基づき、＋Ｖｉｎ遮断回路２２はラインＬ１とラインＬ２の接続状態を変化させて（トランジスタＱ５のコレクタ電流の変化）、正の出力電圧ＶＧＨの変化が抑制されるよう制御する。
【００５７】
また、本実施形態では、ＶＧＨ−ＶＧＬ間電圧検出回路２３はラインＬ２とラインＬ３間の電圧を分圧する分圧抵抗Ｒ２１〜Ｒ２３を有し、分圧された電圧がＶＧＨ−ＶＧＬ間電圧検出回路２３の検出信号となる。これにより、ＶＧＨ−ＶＧＬ間電圧検出回路２３を簡易に構成できる。
【００５８】
また、本実施形態の電源供給システム（図１）は、電源シーケンス制御回路２と、正の出力電圧ＶＧＨ及び負の出力電圧ＶＧＬが供給されるゲートドライバＩＣ１を備えている。
【００５９】
これにより、電源シーケンス制御回路２によって負の出力電圧ＶＧＬ⇒正の出力電圧ＶＧＨの順に立ち上げることができ、ゲートドライバＩＣ１の破壊を抑制できる。更に、正の出力電圧ＶＧＨの安定化により、ゲートドライバＩＣ１により駆動される液晶パネルの動作を安定化できる。
【００６０】
また、本実施形態の変形例に係る電源シーケンス制御回路２’の回路構成を図５に示す。図５に示す電源シーケンス制御回路２’の先述した図２に示す電源シーケンス制御回路２との相違点は、ＶＧＨ−ＶＧＬ間電圧検出回路２３’である。
【００６１】
ＶＧＨ−ＶＧＬ間電圧検出回路２３’では、分圧用の抵抗Ｒ２１の一端とラインＬ３の間にツェナーダイオードＺｄを接続する。
【００６２】
このように構成すれば、負の入力電圧−Ｖｉｎが立ち上がる途中の或るタイミングでツェナーダイオードＺｄがオンとなって、トランジスタＱ８がオンとなる（図４に示す負の入力電圧−Ｖｉｎの立ち上がりは厳密には傾きを有する）。ツェナーダイオードＺｄによって、トランジスタＱ８がオンとなるタイミング、即ち正の出力電圧ＶＧＨが立ち上がるタイミングを制御できる。
【００６３】
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
【００６４】
例えば、本発明に係る電源シーケンス制御回路は、ゲートドライバＩＣ以外への用途にも適用可能である。
【符号の説明】
【００６５】
１  ゲートドライバＩＣ
２、２’  電源シーケンス制御回路
３  ＤＣ／ＤＣコンバータ
２１  −Ｖｉｎ検知回路
２２  ＋Ｖｉｎ遮断回路
２３、２３’  ＶＧＨ−ＶＧＬ間電圧検出回路
ＶＤＤ  ＩＣ電源電圧
＋Ｖｉｎ  正の入力電圧
−Ｖｉｎ  負の入力電圧
ＶＧＨ  正の出力電圧
ＶＧＬ  負の出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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