(57)【要約】      （修正有）【課題】データバスのビット幅を増加すること、機能性を制限すること、またはコマンドが提供される頻度を増やすことなく、改善されたデータ出力を行う。【解決手段】装置は、データバスに結合された複数のメモリを含む。メモリは、第１のアドレス０に少なくとも一部応答して、データをデータバスに提供する（Ｗ０Ｌ）。複数のメモリは、第１のアドレスに対応するデータの少なくとも一部を、第１のアドレスの後に複数のメモリに提供された第２のアドレス１に対するアクセス操作中に、データバスに提供する。複数のメモリの各々は、第１のアドレスに対応するデータを異なる時にデータバスに提供する（Ｗ０Ｌ，Ｗ０Ｈ）。さらに、複数のメモリは、アドレスに少なくとも一部応答して、少なくとも２Ｎビットのデータをデータバスに提供するように構成され得、複数のメモリの各々は、Ｎビットのデータを異なる時にデータバスに提供するように構成されている。【選択図】図３
2014160433.tif 000002
【特許請求の範囲】
【請求項１】
データバスと、
前記データバスに結合された複数のメモリであって、前記複数のメモリに提供された第１のアドレスに少なくとも一部応答して、前記データバスにデータを提供するように構成されている複数のメモリと
を備えた装置であって、
前記複数のメモリの少なくとも１つが、前記第１のアドレスの後に前記複数のメモリに提供された第２のアドレスに対するアクセス操作中に、前記第１のアドレスに対応する前記データの少なくとも一部を前記データバスに提供するようにさらに構成され、前記複数のメモリの各々が異なる時に前記データバスにデータを提供する、
装置。
【請求項２】
前記複数のメモリが第１のメモリおよび第２のメモリを含み、前記第１のメモリおよび第２のメモリが各々、前記第１のアドレスに対してアクセス操作を同時に実行するように構成されている、請求項１に記載の装置。
【請求項３】
複数のメモリのうちの少なくとも１つが、対応する出力イネーブル信号のアクティブ化に少なくとも一部基づいて、前記データバスにデータを提供するようにさらに構成されている、請求項１に記載の装置。
【請求項４】
複数のメモリのうちの少なくとも１つが、新しいアドレスに対して別のアクセス操作を実行することなく、データを提供するようにさらに構成されている、請求項１に記載の装置。
【請求項５】
複数のメモリのうちの少なくとも１つが、アドレス有効信号のアクティブ化に少なくとも一部応答して、アクセス操作を実行するように構成されている、請求項１に記載の装置。
【請求項６】
前記複数のメモリの各々が、それぞれの出力イネーブル信号を受信するように構成され、前記それぞれの出力イネーブル信号が、それらの対応するメモリのデータを前記データバスに提供するために別個にアクティブ化されている、請求項１に記載の装置。
【請求項７】
前記複数のメモリが、前記第１のアドレスおよび第２のアドレスに対応するそれらそれぞれのデータを前記データバスにインターリーブされた方法で提供するように構成されている、請求項１に記載の装置。
【請求項８】
前記複数のメモリの各々が、出力データ幅をもち、前記データバスのデータ幅が前記メモリの前記出力データ幅と同じである、請求項１に記載の装置。
【請求項９】
前記アクセス操作がセンス操作を含む、請求項１に記載の装置。
【請求項１０】
データを出力する方法であって、
第１のアドレスを第１のメモリおよび第２のメモリに提供することと、
前記第１のメモリおよび前記第２のメモリのうちの少なくとも１つにおいて、前記第１のアドレスに対するセンス操作を実行することと、
前記第１のアドレスに対応するデータを前記第１のメモリから出力することと、
前記第１のアドレスに対応する前記データが前記第１のメモリから出力された後に、前記第１のアドレスに対応するデータを前記第２のメモリから出力することと、
第２のアドレスを前記第１のメモリおよび前記第２のメモリに提供することと、
前記第１のメモリおよび前記第２のメモリのうちの少なくとも１つにおいて、前記第２のアドレスに対するセンス操作を実行することであって、前記センス操作の少なくとも一部が前記第２のアドレスに対して実行されている間に、前記データの少なくとも一部が、前記第１のメモリおよび第２のメモリのうちの少なくとも１つから出力されている、センス操作を実行することと
を含む方法。
【請求項１１】
前記第１のアドレスに対応するデータを前記第１のメモリから前記出力することが、
対応する出力イネーブル信号のアクティブ化に応答して、前記第１のアドレスに対応する前記データを前記第１のメモリから出力することを含む、
請求項１０に記載の方法。
【請求項１２】
前記第１のメモリおよび前記第２のメモリにおいて前記第２のアドレスに対してセンス操作を前記実行することが、前記第１のアドレスから前記第２のアドレスへの遷移に少なくとも一部応答する、請求項１０に記載の方法。
【請求項１３】
前記第１のアドレスおよび前記第２のアドレスがメモリの同じ行に対応する、請求項１０に記載の方法。
【請求項１４】
前記第２のアドレスに対応するデータを前記第１のメモリから出力することと、
前記第２のアドレスに対応する前記データが前記第１のメモリから出力された後に、前記第２のアドレスに対応するデータを前記第２のメモリから出力することと
をさらに含む、請求項１０に記載の方法。
【請求項１５】
前記第１のアドレスおよび第２のアドレスに対応する前記データが、前記第１のメモリおよび第２のメモリからインターリーブされた方法で出力される、請求項１４に記載の方法。
【請求項１６】
前記第１のアドレスおよび第２のアドレスに対応する前記データが前記第１のメモリから出力され、かつ、前記第１のアドレスおよび第２のアドレスに対応する前記データが前記第１のメモリから出力された後に、前記第１のアドレスおよび第２のアドレスに対応する前記データが前記第２のメモリから出力される、請求項１４に記載の方法。
【請求項１７】
データを提供する方法であって、
アドレスを第１のメモリおよび第２のメモリに提供することと、
前記アドレスに対して前記第１のメモリ内でアクセス操作を実行することと、
Ｎビットのデータを前記第１のメモリからＮビット幅のバスに提供することと、
Ｎビットのデータを前記第２のメモリから前記Ｎビット幅のバスに、Ｎビットのデータを前記第１のメモリから提供するのとは異なる時に提供することと
を含む方法。
【請求項１８】
前記第２のメモリからの前記Ｎビットのデータが前記Ｎビット幅のバスに提供される前に、前記第１のメモリからの前記Ｎビットのデータが前記Ｎビット幅のバスに提供される、請求項１７に記載の方法。
【請求項１９】
Ｎビットのデータを前記第２のメモリから提供する前に、前記第２のメモリ内でアクセス操作を実行することをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記第１のメモリ内でアクセス操作を前記実行することが、アドレス有効信号のアクティブ化に、少なくとも一部基づく、請求項１７に記載の方法。
【請求項２１】
前記アドレスが第１のアドレスであって、
第２のアドレスを前記第１のメモリおよび第２のメモリに提供することと、
前記第２のアドレスに対して、前記第１のメモリおよび第２のメモリ内でアクセス操作を実行することとをさらに含み、
前記第２のアドレスに対する前記アクセス操作が完了する前に、前記第１のアドレスに対する、前記第１のメモリおよび第２のメモリからの前記Ｎビットのデータが、前記Ｎビット幅のバスに提供される、請求項１７に記載の方法。
【請求項２２】
前記アドレスが少なくとも１つのページビットを含む、請求項１７に記載の方法。
【請求項２３】
前記アドレスが第１のアドレスを含み、
第２のアドレスに対して前記第２のメモリ内でアクセス操作を実行することをさらに含む方法であって、前記第２のアドレスに対する前記第２のメモリ内での前記アクセス操作中に、前記Ｎビットのデータの少なくとも一部が前記第１のメモリから提供される、
請求項１７に記載の方法。
【請求項２４】
メモリアクセス装置と、
前記メモリアクセス装置と通信的に結合されたメモリシステムであって、
Ｎビットのビット幅をもつデータバスと、
前記データバスに結合された複数のメモリと
を含むメモリシステムと
を備えた装置であって、
前記複数のメモリが、第１のアドレスに少なくとも一部応答して、少なくとも２Ｎビットのデータを前記データバスに提供するように構成され、前記複数のメモリの各々が、Ｎビットのデータを前記データバスに異なる時に提供するように構成されている
装置。
【請求項２５】
前記複数のメモリの個々の１つが、アドレスバス上の信号遷移を自動的に検出するようにさらに構成されている、請求項２４に記載の装置。
【請求項２６】
前記複数のメモリの個々の１つが、前記信号遷移の検出に応答して、それぞれのメモリ操作を開始するようにさらに構成されている、請求項２５に記載の装置。
【請求項２７】
前記複数のメモリの個々の１つが、前記第１のアドレスの受信に少なくとも一部応答して、Ｎビットのデータを前記データバスに連続して提供するようにさらに構成されている、請求項２４に記載の装置。
【請求項２８】
前記複数のメモリの各々が、それぞれの出力イネーブル信号を受信するように構成され、かつ、前記それぞれの出力イネーブル信号に少なくとも一部応答して、データを提供するようにさらに構成されている、請求項２４に記載の装置。
【請求項２９】
Ｎビットの幅をもつデータバスと、
前記データバスに結合された複数のメモリシステムと
を備えた装置であって、
前記メモリシステムが、アドレスに少なくとも一部応答して、少なくともＮ＋１ビットのデータを前記データバスに提供するように構成され、
前記メモリシステムが、前記少なくともＮ＋１ビットのデータの第１の部分および前記少なくともＮ＋１ビットのデータの第２の部分を異なる時に提供するように構成されている
装置。
【請求項３０】
前記メモリシステムが、アドレス有効信号に少なくとも一部応答して、前記少なくともＮ＋１ビットのデータを提供するようにさらに構成されている、請求項２９に記載の装置。
【請求項３１】
前記データバスおよび前記メモリシステムに結合され、かつ、前記メモリシステムからの前記少なくともＮ＋１データビットを前記データバスに提供するように構成された、制御ロジックをさらに含む、請求項２９に記載の装置。
【請求項３２】
前記第１の部分が前記メモリシステムの第１のメモリに対応し、かつ、前記第２の部分が前記メモリシステムの第２のメモリに対応する、請求項２９に記載の装置。
【請求項３３】
前記メモリシステムが、前記第２の部分に対するアクセス操作を実行しながら、前記第１の部分を前記データバスに提供するようにさらに構成されている、請求項２９に記載の装置。
【請求項３４】
前記第１の部分および第２の部分のうちの少なくとも１つがデータのページを含む、請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は一般にメモリに関し、より詳細には、１つまたは複数の実施形態では、インターリーブされた（ｉｎｔｅｒｌｅａｖｅｄ）データ出力を用いて読取りデータを提供するように構成されたシステムに関する。
【背景技術】
【０００２】
あらゆる種類のメモリデバイスが考案されるにつれて、様々な点における性能を強化するために継続的な改善が行われてきた。メモリ帯域幅、容量、および信頼性における増大が、高品質のビデオ再生を必要とするアプリケーションにおいてなど、進化する要求を満足しようとして実施されてきた。より良い性能を達成するため、製造業者は、いくつかのアプローチを用いてきた。例えば、ある場合には、外部装置に追加の帯域幅を提供するために、メモリシステムのデータバスのビット幅が増加され得る。しかし、多くの装置は、より大きなデータバスのビット幅とインタフェースをとるために、都合よく設備を一新できないので、これは全ての製造業者に対する解決策ではない。
【０００３】
設計の検討においても他の問題がしばしば生じる。１つのかかる問題は、メモリアクセス応答時間に関連するメモリの性能限界である。通常、データのアクセスは、アドレスがまずデコードされ、データがそのデコードされたアドレスに関連するもう１つのメモリ位置でアクセスされ、そのデータがデータバスに提供されることを必要とし得る。従って、特定の期間内に多すぎるコマンド（例えば、読取りコマンド）が発行されると、各コマンドは、次のコマンドが受信される前に十分に実行できず、間違ったデータまたは破損したデータの出力となり得る。いくつかの例では、データのアクセスが、アクセス操作中などに、実質的な遅延を被って、コマンドが実行され得る頻度を制限し得、結果として、データが提供できる速度も制限し得る。メモリアクセスの完了に必要な時間は、少なくとも一部は物理装置特性に基づくので、出力を改善するための応答時間の向上は、常に可能ではないことがあり得る。
【０００４】
いくつかの場合には、設計は性能を向上させるために実施できるが、機能性を犠牲にしてである。例えば、いくつかのメモリは、他のメモリよりも高速でページ読取りを実行するように構成され得るが、読取りデータのさらに多くのランダムな要求に対して効率的に応答するそれらの能力が制限され得る。他の場合には、メモリ設計はより効率的な操作を可能にし得るが、メモリシステム内で同時に動作できるメモリ数を制限することもし得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
それ故、データバスのビット幅を増加すること、機能性を制限すること、またはコマンドが提供される頻度を増やすことなく、改善されたデータ出力を提供するシステムおよび方法に対する要求が存在する。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に従った電子システムの一実施形態のブロック図である。
【図２】本発明の実施形態に従った図１のシステムで使用され得るメモリシステムの一実施形態のブロック図である。
【図３】本発明の実施形態に従った図２のメモリシステムの操作方法に対するタイミング図である。
【図４Ａ】本発明の実施形態に従った図２のメモリシステムの操作方法に対するタイミング図である。
【図４Ｂ】本発明の実施形態に従った図２のメモリシステムの操作方法に対するタイミング図である。
【図５】本発明の実施形態に従った図１のシステムで使用されるメモリシステムの一実施形態のブロック図である。
【図６】本発明の実施形態に従った図５のメモリシステムの操作方法に対するタイミング図である。
【発明を実施するための形態】
【０００７】
本発明の実施形態の十分な理解を与えるために、ある詳細が以下で説明される。しかし、当業者には、本発明の実施形態は、これら特定の詳細がなくても実施され得ることが明らかであろう。また、本明細書に記載する本発明の特定の実施形態は、例として提供されており、発明の範囲をこれら特定の実施形態に制限するために使用すべきではない。他の場合には、周知の回路、制御信号、タイミングプロトコル、およびソフトウェア操作は、本発明を不必要に分かり難くするのを避けるために、詳細には示されていない。
【０００８】
図１は、本発明の実施形態に従った電子システム１００の形式の装置を示す。メモリシステム１１０は、通信バス１５０によって、メモリコントローラ１０５などのアクセス装置と結合されている。少なくとも１つの実施形態では、メモリシステム１１０は、互いに同一であり得る複数のメモリを含み得る。他の実施形態では、メモリシステム１１０は、データを格納するための１つもしくは複数のメモリおよび／またはその１つもしくは複数のメモリと通信バス１５０との間でデータを提供するための制御ロジック（例えば、フィールドプログラマブルゲートアレイ）を含み得る。通信バス１５０は、メモリコントローラ１０５をメモリシステム１１０に結合し得、データバス、制御バス、および／またはアドレスバスを含み得る。しかし、当業者には、メモリコントローラ１０５とメモリシステム１１０を結合するために、任意の数のバスが使用され得ることが理解されるであろう。メモリコントローラ１０５は、制御信号（例えば、チップイネーブル信号および／または出力イネーブル信号）およびアドレス信号を、通信バス１５０を介してメモリシステム１１０に提供するように構成され得、また、通信バス１５０を介してデータ信号を、メモリシステム１１０に提供および／またはメモリシステム１１０から受信し得る。
【０００９】
図２は、本発明の実施形態に従ったメモリシステム２００の形式の装置を示す。メモリシステム２００は、図１のメモリシステム１１０に対して使用され得る。メモリシステム２００は、メモリ２０２、２０４を含む。メモリ２０２、２０４は、チップイネーブルバス２０９およびアドレスバス２１０に結合され得る。一実施形態によれば、バスは、１本または複数の通信経路（例えば、導電線）を含むことができる。チップイネーブル信号ＣＥ＃がチップイネーブルバス２０９上でメモリ２０２、２０４に提供され、アドレス信号ＡＤＤがアドレスバス２１０上でメモリ２０２、２０４に提供される。メモリ２０２、２０４のメモリ位置のアドレスが、ＡＤＤ信号によって表される。メモリ２０２、２０４は、データバス２１１にも結合され得、それぞれ、出力イネーブル信号ＯＥ０＃およびＯＥ１＃を受信するように構成され得る。データバス２１１は、通常、データバス２１１上に提供されるデータのビット数で定義されるバス幅（例えば、通信経路数）を有する。データバス２１１のバス幅は、メモリ２０２、２０４の各出力と同じ幅であり得る。すなわち、データバス２１１は、データを同時に、メモリ２０２、２０４のうちの１つに提供／メモリ２０２、２０４のうちの１つから受信するために十分なだけの幅であり得る。いくつかの実施形態では、バス幅は１６ビット幅である。データバス２１１は、しかし、他の幅でもあり得る。メモリシステム２００はメモリ２０２、２０４を含むが、メモリシステム２００の他の実施形態は、さらに多いかまたはさらに少ない数のメモリを使用し得る。メモリシステム２００のデータバス２１１はＮビットのバス幅を有するが、メモリシステム２００は、メモリコマンドにつき、２Ｎビット幅のデータを提供するように構成されたメモリシステムとほぼ同じ量のデータを提供するように構成され得る。いくつかの実施形態では、データバス２１１はＮビットのバス幅を有するが、メモリシステム２００は、メモリコマンドにつき、少なくともＮ＋１ビットのデータを提供し得る。その結果、メモリシステム２００は、少なくともＮ＋１ビットのそれぞれの部分を、データバス２１１を介して異なる時に提供し得る。少なくとも１つの実施形態では、メモリ２０２、２０４に提供されたアドレス信号および制御信号は、メモリコントローラ、例えば、図１に示すようなシステム１００のメモリコントローラ１０５によって提供され得る。他の実施形態では、信号は、当技術分野で周知のように、任意のメモリアクセス装置（例えば、制御ロジック）から受信され得る。当業者であれば、本発明の範囲から逸脱することなく、他の実施態様も使用され得ることが理解されるであろう。
【００１０】
図３は、例えば、図１のメモリシステム１１０または図２のメモリシステム２００など、本発明の実施形態に従ったメモリシステムの操作中の様々な信号のタイミング図を示す。図３のタイミング図は、メモリシステム２００に関連して説明される。操作中、メモリ２０２、２０４は、チップイネーブルバス２０９を経由してＣＥ＃信号を受信し得る。これは、メモリ２０２、２０４が、読取り命令などの命令実行の一部として、データを受信または提供（例えば、送信）できるようにし得る。さらに、ＡＤＤ信号は、各それぞれのメモリにおいてメモリ位置の特定グループ（例えば、行または行のページ）を識別するためなど、アドレスバス２１０を介して受信され得る。いくつかの実施形態では、メモリ２０２、２０４は、同じアドレスを、共有アドレスバス２１０を介して受信し得る。アドレスバス２１０は、例えば、１６ビット、３２ビット、または６４ビットなどのビット幅を有し得るか、または他のビット幅を有し得る。少なくとも１つの実施形態では、アドレスバス２１０上のアドレスは、複数のグループ（例えば、行）アドレスビット（例えば、アドレスバス上のビット２６：４）および複数のページアドレスビット（例えば、アドレスバス上のビット３：０）を含み得る。例えば、アドレスは、２８の行アドレスビットおよび４つのページアドレスビットを含み得る。しかし、当業者であれば、アドレスは、本発明の範囲から逸脱することなく、任意の数のビットおよび／またはグループ（例えば、行）アドレスビットのページアドレスビットに対する比率を有し得ることが理解されるであろう。以下で使用するように、「アドレス」はグループドレスおよび／またはページアドレスを指し得る。
【００１１】
ＡＤＤ信号によって表されるアドレスが提供されると、メモリ２０２、２０４は、アドレスバス２１０上に提供された１つまたは複数のＡＤＤ信号の信号遷移を自動的に検出し得る。信号遷移の検出に応答して、メモリ２０２、２０４は、例えば、読取り操作などのメモリ操作を、アドレスに対応するメモリ位置のアクセスを予想して、開始し得る。少なくとも１つの実施形態では、メモリ操作は、アドレスに関連するメモリ位置のグループに対するデータが検知され、次いで、読取り操作の場合には、メモリ位置の検知されたグループからのデータがメモリ２０２、２０４によってデータバスに提供されるデータ出力操作が続く、センス（ｓｅｎｓｅ）操作を含み得る。少なくとも１つの実施形態では、メモリ操作は、アドレスに関連するメモリ位置のグループに対するデータがアクセスされ、次いで、読取り操作の場合には、メモリ位置のグループでアクセスされたデータがメモリ２０２、２０４によってデータバスに提供されるデータ出力操作が続く、アクセス操作を含み得る。
【００１２】
データは、揮発性メモリまたは不揮発性メモリ（例えば、ＮＡＮＤ、ＮＯＲ、相変化メモリ）に対して使用されるような、任意の周知のメモリ操作を用いて提供され得る。メモリ操作のための総時間のうち、その過半数の時間がアクセス操作にかかり得、残りの時間がデータ出力操作にかかる。例えば、１００ｎｓかかるメモリ操作の例では、アクセス操作に約７５ｎｓかかり得、データ出力操作に約２５ｎｓかかり得る。いくつかの実施形態では、アクセス操作はセンス操作を含み得る。例えば、約７５ｎｓかかるアクセス操作の例では、第２の操作は、その時間の一部または全部がかかり得る。当業者であれば、特定の時間が例として提供されており、それらは本発明の範囲を制限することを意図していないことを理解するであろう。
【００１３】
一実施形態では、アクセス操作（例えば、センス操作）は、アドレスに関連付けられたメモリ位置のグループをアクセスする、メモリ２０２、２０４などの、１つまたは複数のメモリを含み得る。いくつかの場合には、メモリ位置のグループの少なくともサブセット（例えば、ページ）によって格納されたデータが、複数のセンス増幅器（図示せず）に結合され得る。以下でさらに詳述するように、特定の時間が経過した後にメモリ２０２、２０４がアクセス（センス）を完了するように、データ出力操作が実行され得る。メモリ２０２、２０４にそれぞれ提供された、出力イネーブル信号ＯＥ０＃およびＯＥ１＃は、各メモリ２０２、２０４の出力を個別に有効にするためにアクティブ化（activation）（すなわち、アクティブロー(active low)）され得、各々がデータをデータバス上に選択的に提供できるようにする。例えば、ＯＥ０＃信号は、データをデータバス２１１上に提供するためにメモリ２０２を有効にするためにアクティブ化され得、次いで、データをデータバス２１１上に提供するためにメモリ２０４を有効にするためにＯＥ１＃信号がアクティブ化される。図３に関して、Ｔａｃｃは、例えば、ＡＤＤ信号の信号遷移に応じて、メモリが有効にされた後、メモリがデータを提供するための時間を表す。すなわち、アドレスバス２１０上に提供されたＡＤＤ信号の遷移が検出され（新しいアドレスを表す）、Ｔａｃｃが経過した後、そのアドレスに対応するデータが提供されるであろう。
【００１４】
図３を参照すると、時間Ｔ０で、ＡＤＤ信号で表される第１のアドレスがメモリシステム２００に提供され、その結果、アドレスバス２１０を介して、メモリ２０２、２０４に提供され得る。メモリ２０２、２０４は、ＡＤＤ信号遷移の検出に応答して、データのアクセス（センス）を開始し得る。前述したように、図３の時間Ｔ１で表す、メモリ２０２、２０４がアクセスを完了している特定の期間が経過した後、出力イネーブル信号ＯＥ０＃は、メモリ２０２が、第１のアドレスに対応するアクセスされた（例えば、検知された）データをデータバス２１１に提供できるようにするために、アクティブ化され得る。時間Ｔ２で、（アクセス操作に続く）データ出力操作が完了し、アクセスされたデータがすぐに提供できるようになる。さらに時間Ｔ２で、メモリ２０２はデータをデータバス２１１に提供する。
【００１５】
第２のアドレスも、時間Ｔ２で、アドレスバス２１０上でメモリ２０２、２０４に提供され得る。メモリ２０２、２０４は、第２のアドレスに対して、ＡＤＤ信号の信号遷移を検出し得、その第２のアドレスに対応するデータに対するアクセス操作を開始し得る。
【００１６】
データ出力操作に起因して、データがメモリ２０２によってデータバス２１１に提供された後、出力イネーブル信号ＯＥ０＃は、図３に時間Ｔ３で示すように、メモリ２０２の出力を無効にするために、非アクティブ化され得る。時間Ｔ４で、出力イネーブル信号ＯＥ１＃は、メモリ２０４が、第１のアドレスに対応するデータをデータバス２１１に提供できるようにするために、アクティブ化され得る。時間Ｔ５で、メモリ２０４は、第１のアドレスに対応するデータをデータバス２１１上に提供し得る。メモリ２０４は、第２のアドレスに対するアクセス操作が完了する前に、データを提供することに留意されたい。ＯＥ１＃信号は、例えば、時間Ｔ６で、メモリ２０４の出力を無効にするために、切り替えられ得る。
【００１７】
第２のアドレスに対応するデータは、第１のアドレスに対応するデータに対するのと実質的に同じ方法で、データバス２１１に提供され得る。例えば、時間Ｔ７で、メモリ２０２の出力を有効にするためにＯＥ０＃信号がアクティブ化される。第２のアドレスに対応するデータが、時間Ｔ８で、メモリ２０２によりデータバス２１１に提供される。ＯＥ０＃信号が時間Ｔ９で非アクティブ化され、ＯＥ１＃信号が時間Ｔ１０でアクティブ化される。結果として、メモリ２０４は、第２のアドレスに対応するデータを時間Ｔ１１で提供する。ＯＥ１＃信号は、メモリ２０４の出力を無効にするために、時間Ｔ１２で非アクティブ化される。
【００１８】
少なくとも１つの実施形態では、メモリ２０２、２０４が同じ量のデータをインターリーブされた方法で、Ｎのバス幅（例えば、各メモリによりインターリーブされた方法で１６ビットバスに提供される、３２ビットのデータ、１６ビット）をもつデータバス２１１に提供するための時間は、メモリ２０２、２０４が、２Ｎのバス幅（例えば、各メモリによって同時に３２ビットバスに提供される、３２ビット、１６ビット）をもつデータバスを使用して、データを同時に提供する時間にすぎない。インターリーブされた操作は、次のアドレスに対するアクセス操作中に、以前のアドレスに対して、データの少なくとも一部が提供され得るという点において、アクセス操作が完了するための時間をうまく利用する。しかし、以前のアドレスに対応するデータは、次のアドレスに対するアクセス操作が完了する前に、メモリ２０２、２０４によって提供されるべきである。以前のアドレスのデータがメモリ２０２、２０４によって提供される前に、次のアドレスのアクセスが完了する場合、データバス２１１に提供されるデータは破損している可能性がある。前述したように、アクセス操作は、センス操作を含み得る。例えば、インターリーブされた操作は、次のアドレスに対するセンス操作中に、以前のアドレスに対して、データの少なくとも一部が提供され得るという点において、センス操作が完了するための時間をうまく利用し得る。しかし、以前のアドレスに対応するデータは、次のアドレスに対するセンス操作が完了する前に、メモリ２０２、２０４によって提供されるべきである。以前のアドレスのデータがメモリ２０２、２０４によって提供される前に、次のアドレスのセンシングが完了する場合、データバス２１１に提供されるデータは破損している可能性がある。
【００１９】
いくつかの実施形態では、全てのメモリからデータを連続して提供するために必要な時間が、次のアドレスに応答して全てのメモリがデータをアクセスするために必要な時間よりも少ないという条件で、さらに多くの数のメモリが使用され得る。例えば、一実施形態では、アクセス操作は完了するのに７５ｎｓ必要とするが、他方、データ出力操作はメモリあたり１０ｎｓを必要とする。このような状態の下で、メモリシステムの最大７つのメモリからのデータが連続して提供され得る。
【００２０】
他の実施形態では、データをデータバス２１１に提供するために、単一のメモリが使用され得る。例えば、単一のメモリは、１つまたは複数のバンクが、他のバンクからアクセスされたデータがデータバス２１１に提供される間に、アクセス操作を実行し得るように、独立して操作されるよう構成された複数のセクションおよび／またはバンクを含み得る。
【００２１】
図４Ａおよび図４Ｂは、本発明の実施形態に従ったメモリシステムの操作中の様々な信号のタイミング図を示す。例えば、図４Ａおよび図４Ｂによって示される操作は、図１のメモリシステム１１０または図２のメモリシステム２００で使用され得る。図４Ａおよび図４Ｂのタイミング図は、メモリシステム２００に関連して説明される。
【００２２】
図４Ａは、メモリ２０２、２０４のインターリーブされた読取り操作を利用する、図２のメモリシステム２００の操作方法に対するタイミング図を示す。時間Ｔ０で、第１のアドレスを表すＡＤＤ信号が、メモリ２０２、２０４にアドレスバス２１０を経由して提供される。それに応じて、メモリ２０２、２０４が、データのアクセス（センス）を同時に開始するために、アクセス（センス）操作を開始し得る。アクセス操作が完了した後、第１のアドレスに関連するデータを提供するために、データ出力操作が実行される。出力イネーブル信号ＯＥ０＃は、第１のアドレスに対応するデータを提供するためにメモリ２０２を有効にするため、アクティブ化され得る（図４Ａの時間Ｔ１で示す）。時間Ｔ２で、メモリ２０２は、データをデータバス２１１に提供し、また、時間Ｔ３で、ＯＥ０＃信号は、メモリ２０２の出力を無効にするために、非アクティブ化される。
【００２３】
前述したように、アドレスバス２１０上に提供されるアドレスは、メモリのメモリ位置のグループ（例えば、ページ）内で、メモリ位置の特定のサブセットを識別するために使用され得る、複数のページアドレスビットを含み得る。例えば、アクセス操作が実行されると、メモリの行内のメモリ位置の少なくともサブセットがアクセスされ、その行のアクセスされた部分内の特定のデータが、アドレスのページビットによって識別され得る。アクセス操作の時間の多くがメモリ内の行のオープンに関与するので、既にオープンされた行内の異なるデータのアクセスは、完全なアクセス操作を必要としない可能性がある。アクセス操作がセンス操作を含む例では、センス操作が実行されると、メモリの行内のメモリ位置の少なくともサブセットが検知され、その行の検知された部分内の特定のデータがアドレスのページビットによって識別され得る。センス操作の時間の多くがメモリ内の行のオープンに関与するので、既にオープンされた行内の異なるデータのアクセスは、完全なセンス操作を必要としない可能性がある。
【００２４】
時間Ｔ２で、ＡＤＤ信号のページビット内の遷移によって表されるように、メモリのオープンされた行内のメモリ位置の別の特定のサブセットを第１のアドレスから識別する第２のページアドレスビットが、メモリ２０２、２０４に提供される。メモリ２０２、２０４は、時間Ｔ２でアドレスバス２１０上の遷移を検出し得、第２のアドレスに対応するデータの提供を開始し得る。時間Ｔ３で、メモリ２０２の出力を無効にするために、ＯＥ０＃信号が非アクティブ化され、時間Ｔ４で、メモリ２０４が第１のアドレスに対応するデータを提供できるようにするために、出力イネーブル信号ＯＥ１＃がアクティブ化され得る。データは、時間Ｔ５で、メモリ２０４によってデータバス２１１に提供され、時間Ｔ６で、メモリ２０４の出力を無効にするために、ＯＥ１＃信号が非アクティブ化される。
【００２５】
前述したように、メモリ２０２、２０４に提供される連続したアドレスは、メモリのオープンされた行内のデータ（すなわち、既にアクセスされたデータ）を識別するので、同じオープンされた行内の次のアドレスに対応するデータをデータバス２１１に提供する前に、アクセス操作を遅らせることは必要でない可能性がある。従って、第２のアドレスに対応するデータが、第１のアドレスに対応するデータに対する場合よりも早く提供でき、また、第１のアドレスに対応するデータを提供する場合と実質的に同じ連続の信号を適用するデータがメモリ２０２、２０４によって提供され得る。例えば、時間Ｔ７で、出力イネーブル信号ＯＥ０＃は、メモリ２０２が第２のアドレスに対応するデータを提供（例えば、出力）できるようにするために、アクティブ化され得る。時間Ｔ８で、第２のアドレスのデータが、メモリ２０２によってデータバス２１１に提供される。時間Ｔ９で、メモリ２０２の出力を無効にするために、ＯＥ０＃信号が非アクティブ化され、時間Ｔ１０で、メモリ２０４の出力を有効にするために、ＯＥ１＃がアクティブ化される。第２のアドレスに対応するデータは、時間Ｔ１１で、メモリ２０４によってデータバス２１１に提供され、時間Ｔ１２で、メモリ２０４の出力が、ＯＥ１＃信号を非アクティブ化することによって無効にされる。また、時間Ｔ８で、第３のアドレスがメモリ２０２、２０４に提供され、第２のアドレスに対応するデータに関して前述したように、メモリのオープンされた行からの追加のデータにアクセスするためのプロセスが開始する。
【００２６】
図４Ａの例に示すように、メモリ２０２、２０４が、インターリーブされた方法でデータを提供するように操作される。メモリに対応するデータの少なくとも一部が、メモリ２０２、２０４に提供された次のアドレスに対して実行されるアクセス操作中に、メモリ２０２、２０４によって提供される。別の実施形態では、メモリがインターリーブされた方法でデータを提供し得るように、様々な信号のタイミングを通じて、各メモリの操作を調整することによって、さらに多くのメモリが使用され得る。
【００２７】
図４Ｂは、メモリ２０２、２０４のインターリーブされた読取り操作を利用する、図２のメモリシステム２００の操作方法に対するタイミング図を示す。時間Ｔ０で、第１のアドレスを表すＡＤＤ信号が、メモリ２０２、２０４にアドレスバス２１０を経由して提供される。それに応じて、メモリ２０２、２０４が、アクセス（センス）操作を開始する。アクセス操作が完了した後、時間Ｔ１で示すように、データがデータバス２１１に提供され得るようにメモリ２０２の出力を有効にするため、出力イネーブル信号ＯＥ０＃がアクティブ化され得る。時間Ｔ２で、メモリ２０２は、第１のアドレスに対応するデータをデータバス２１１に提供する。
【００２８】
図４Ａに関連して説明した操作とは対照的に、Ｔ２で、メモリのオープンされた行から第２のデータが同じメモリ２０２によって提供されることを要求するために、第２のアドレスがメモリ２０２、２０４にアドレスバス２１０上で提供される。図４Ｂに示すように、複数の新しいアドレスが、アドレスバス２１０を介してメモリ２０２、２０４に連続して提供され得、メモリ２０２に、それぞれのアドレスに対応するオープンされた行からのデータを提供させる。メモリ２０２、２０４に提供されたアドレスは、例えば、ページビットを増やすことによって関連付けられ得るか、またはメモリのオープンされた行内でランダムであり得る。各アドレスに対応するデータは、図４Ｂの時間Ｔ２、Ｔ３、Ｔ４、およびＴ５で示すように、メモリ２０２によってデータバス２１１に連続して提供され得る。ＯＥ０＃信号は、メモリ２０２の出力を無効にするために、時間Ｔ６で非アクティブ化される。
【００２９】
時間Ｔ５で、新しい第１のアドレスがメモリ２０２、２０４に提供される。時間Ｔ７で、メモリ２０４の出力が、メモリ２０４がデータをデータバス２１１に提供するように、ＯＥ１＃信号をアクティブ化することによって有効にされ得る。時間Ｔ６でメモリ２０２の出力を無効にし、時間Ｔ７でメモリ２０４の出力を有効にする結果として、新しいアドレスに対応するデータが、メモリ２０２の代わりに、メモリ２０４から提供される。新しいアドレスに対応するデータが、図４Ｂの時間Ｔ８、Ｔ９、Ｔ１０、およびＴ１１で示すように、メモリ２０４によって提供される。図４Ｂのタイミング図に関連して説明したように、メモリのオープンされた行からのデータは、まず、メモリの１つ（例えば、メモリ２０２）によって連続して提供され得、次いで、メモリの他の１つ（例えば、２０４）によって、オープンされたメモリの同じ行または別の行から連続して提供され得る。
【００３０】
図５は、本発明の実施形態に従ったメモリシステム５００を示す。メモリシステム５００は、メモリ５０２、５０４を含み得る。メモリ５０２、５０４は、チップイネーブルバス５０９およびアドレスバス５１０に結合され得る。チップイネーブル信号ＣＥ＃は、チップイネーブルバス５０９上でメモリ５０２、５０４に提供され、アドレス信号ＡＤＤは、アドレスバス５１０上でメモリ５０２、５０４に提供される。メモリ５０２、５０４のメモリ位置のアドレスがＡＤＤ信号によって表される。メモリ５０２、５０４はデータバス５１１にも結合され得、出力イネーブル信号ＯＥ０＃およびＯＥ１＃をそれぞれ受信するように構成され得る。データバス５１１は、通常、データバス５１１上に提供されるデータのビット数で定義されるバス幅を有する。いくつかの実施形態では、バス幅は１６ビット幅である。しかし、データバス５１１は他の幅でもあり得る。メモリ５０２、５０４は、アドレス有効信号ＡＤＶ０＃およびＡＤＶ１＃を受信するようにさらに構成され得、メモリシステム５００はメモリ５０２、５０４を含むが、メモリデバイスの他の実施形態は、さらに多い数のメモリを使用し得る。メモリシステム５００のデータバス５１１はＮビットのバス幅を有するが、メモリシステム５００は、メモリコマンドにつき、２Ｎビット幅のデータを提供するように構成されたメモリシステムとほぼ同じデータ量を提供するように構成される。
【００３１】
少なくとも１つの実施形態では、メモリ５０２、５０４に提供されたアドレス信号および制御信号は、図１に示すように、システム１００のメモリコントローラ１０５によって提供され得る。他の実施形態では、信号は、当技術分野で周知のように、任意の他のメモリアクセス装置から受信され得る。当業者には、本発明の範囲から逸脱することなく、他の実施態様も使用され得ることが理解されるであろう。
【００３２】
図６は、例えば、図５に示すメモリシステム５００など、本発明の実施形態に従ったメモリシステムの操作中の様々な信号のタイミング図を示す。図６のタイミング図は、メモリシステム５００に関連して説明される。操作中、メモリ５０２、５０４は、チップイネーブルバス５０９を介して、ＣＥ＃信号を受信し得る。これは、読取りコマンドなどのメモリコマンドの実行の一部としてデータを受信または提供するために、メモリ５０２、５０４を有効にし得る。さらに、ＡＤＤ信号は、各それぞれのメモリ内でデータの特定行を識別するために、アドレスバス５１０を介して受信され得る。いくつかの実施形態では、メモリ５０２、５０４は、アドレスバス５１０を介して、同じアドレスを受信し得る。アドレスバス５１０は、例えば、１６ビット、３２ビット、もしくは６４ビットのビット幅をもち得るか、または他のビット幅をもち得る。少なくとも１つの実施形態では、アドレスバス５１０上のアドレスは、複数の行アドレスビットおよび複数のページアドレスビットを含み得る。例えば、アドレスは、２２の行アドレスビットおよび４つのページアドレスビットを含み得る。しかし、当業者であれば、アドレスは、本発明の範囲から逸脱することなく、任意の数のビットおよび／または行アドレスビットのページアドレスビットに対する比率をもち得ることが理解されるであろう。
【００３３】
メモリシステム２００の操作とは対照的に、メモリ５０２、５０４は、アドレスバス５１０上に提供された１つまたは複数のＡＤＤ信号の遷移を自動的には検出せず、遷移の検出に応答して、それぞれのアクセス（例えば、センス）操作を開始しない可能性がある。代わりに、アドレス有効信号ＡＤＶ０＃またはアドレス有効信号ＡＤＶ１＃信号のアクティブ化が、それぞれ、メモリ５０２、５０４上のアクセス操作の実行をトリガーする。アドレスを提供されたメモリは、例えば、読取り操作などのメモリ操作を、アドレスに対応するメモリ位置のアクセスを予想して、開始し得る。メモリ操作は、アクセス操作を含み得、また、読取り操作に対する場合には、データ出力操作も含み得る。前述したように、アクセス操作が実行されると、メモリ位置のグループ内のメモリ位置の特定のサブセットがアクセスされ、行内のメモリ位置に対応する特定データがページビットによって識別され得る。アクセス操作の一部がメモリ内の行の少なくとも一部のオープンに関与するので、既にオープンされた行内の異なるデータのアクセスは、完全なアクセス操作を必要としない可能性がある。従って、複数のアドレスがメモリに連続して提供され得、メモリに、それぞれのアドレスに対応するオープンされた行からのデータを提供させる。アクセス操作がセンス操作を含む例では、センス操作が実行されると、メモリ位置のグループ内のメモリ位置の特定のサブセットが検知され、その行内のメモリ位置に対応する特定のデータがページビットによって識別され得る。センス操作の一部がメモリ内の行の少なくとも一部のオープンに関与するので、既にオープンされた行内の異なるデータのアクセスは、完全なセンス操作を必要としない可能性がある。
【００３４】
以下でさらに詳細に説明するように、アドレスを提供されたメモリがアクセス（センス）を完了するように、特定の期間が経過した後、データ出力操作が実行され得、また、データをデータバス５１１上に提供するために、ＯＥ０＃信号またはＯＥ１＃信号のいずれかが、それぞれ、メモリ５０２またはメモリ５０４を有効にするために、アクティブ化され得る。
【００３５】
図６は、メモリ５０２、５０４からの模倣したバーストモード読取りを利用する、図５のメモリシステム５００の操作方法に対するタイミング図を示す。時間Ｔ０で、第１のアドレスを表すＡＤＤ信号が、メモリ５０２、５０４にアドレスバス５１０を経由して提供される。メモリ５０２に、アドレスバス５１０上の第１のアドレスに対して実行されるアクセス（例えば、センス）操作をトリガーさせるために、ＡＤＶ０＃がアクティブ化され得る。アクセス操作が完了した後、時間Ｔ１で、メモリ５０２によって提供されるメモリのオープンされた行から第２のデータを要求するために、第２のアドレスが、メモリ５０２にアドレスバス５１０上で提供される。追加として、データがデータバス５１１に提供され得るようにメモリ５０２の出力を有効にするため、出力イネーブル信号ＯＥ０＃がアクティブ化され得る。時間Ｔ２で、メモリ５０２は、第１のアドレスに対応するデータをデータバス５１１に提供する。図６に示すように、複数の新しいアドレスが、アドレスバス５１０を介してメモリ５０２に連続して提供され得、メモリ５０２に、オープンされた行からそれぞれのアドレスによって識別されるデータを提供させる。メモリ５０２に提供されたアドレスは、増やすことによって関連付けられ得るか、またはメモリのオープンされた行内でランダムであり得る。各アドレスに対応するデータは、図６の時間Ｔ２、Ｔ３、Ｔ４、およびＴ５で示すように、メモリ５０２によってデータバス５１１に連続して提供され得る。ＯＥ０＃信号は、メモリ５０２の出力を無効にするために、時間Ｔ５で非アクティブ化される。
【００３６】
アクセス（例えば、センス）操作は、時間Ｔ２で、アクティブ化されているアドレス有効信号ＡＤＶ１＃に応答して、アドレスバス５１０を介してメモリ５０４に提供された新しい先頭アドレスに対して実行され得る。時間Ｔ５で、ＯＥ１＃信号が、メモリ５０４の出力を有効にするためにアクティブ化され得る。時間Ｔ５で、メモリ５０２の出力を無効にし、メモリ５０４の出力を有効にする結果として、メモリ５０４が、データをデータバス５１１に、メモリ５０２の代わりに提供する。新しいアドレスに対応するデータが、図６の時間Ｔ６、Ｔ７、Ｔ８、およびＴ９で示すように、メモリ５０２によって提供される。
【００３７】
時間Ｔ６から第３のアドレスに対応するデータが、第１のアドレスに対応するデータに対するのと実質的に同じ方法で、データバス２１１に提供され得る。例えば、時間Ｔ９で、ＯＥ０＃信号がアクティブ化され、ＯＥ１＃信号が非アクティブ化される。第３のアドレスに対応するデータが、時間Ｔ１０で、メモリ５０２によってデータバス５１１に提供される。
【００３８】
前述から、本明細書では、説明のために、本発明の特定の実施形態が説明されているが、本発明の精神および範囲から逸脱することなく、様々な修正が行われ得ることが理解されるであろう。その結果、本発明は、添付の特許請求の範囲による場合を除き、制限されない。
【図１】
2014160433.tif 000003
【図２】
2014160433.tif 000004
【図３】
2014160433.tif 000005
【図４Ａ】
2014160433.tif 000006
【図４Ｂ】
2014160433.tif 000007
【図５】
2014160433.tif 000008
【図６】
2014160433.tif 000009
【手続補正書】
【提出日】平成26年1月9日(2014.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データバスと、
前記データバスに結合された複数のメモリであって、前記複数のメモリに提供された第１のアドレスに少なくとも一部応答して、前記データバスにデータを提供するように構成されている複数のメモリと
を備えた装置であって、
前記複数のメモリの少なくとも１つが、前記第１のアドレスの後に前記複数のメモリに提供された第２のアドレスに対するアクセス操作中に、前記第１のアドレスに対応する前記データの少なくとも一部を前記データバスに提供するようにさらに構成され、前記複数のメモリの各々がインターリーブされた方法で前記データバスにデータのそれぞれの部分を提供する、
装置。
【請求項２】
前記複数のメモリが第１のメモリおよび第２のメモリを含み、前記第１のメモリおよび第２のメモリが各々、前記第１のアドレスに対してアクセス操作を同時に実行するように構成されている、請求項１に記載の装置。
【請求項３】
複数のメモリのうちの少なくとも１つが、対応する出力イネーブル信号のアクティブ化に少なくとも一部基づいて、前記データバスにデータを提供するようにさらに構成されている、請求項１に記載の装置。
【請求項４】
複数のメモリのうちの少なくとも１つが、新しいアドレスに対して別のアクセス操作を実行することなく、データを提供するようにさらに構成されている、請求項１に記載の装置。
【請求項５】
複数のメモリのうちの少なくとも１つが、アドレス有効信号のアクティブ化に少なくとも一部応答して、アクセス操作を実行するように構成されている、請求項１に記載の装置。
【請求項６】
前記複数のメモリの各々が、それぞれの出力イネーブル信号を受信するように構成され、前記それぞれの出力イネーブル信号が、それらの対応するメモリのデータを前記データバスに提供するために別個にアクティブ化されている、請求項１に記載の装置。
【請求項７】
前記複数のメモリの各々が、出力データ幅をもち、前記データバスのデータ幅が前記メモリの前記出力データ幅と同じである、請求項１に記載の装置。
【請求項８】
前記アクセス操作がセンス操作を含む、請求項１に記載の装置。
【請求項９】
データを出力する方法であって、
第１のアドレスを第１のメモリおよび第２のメモリに提供することと、
前記第１のメモリおよび前記第２のメモリのうちの少なくとも１つにおいて、前記第１のアドレスに対するセンス操作を実行することと、
前記第１のアドレスに対応するデータを前記第１のメモリから出力することと、
前記第１のアドレスに対応する前記データが前記第１のメモリから出力された後に、前記第１のアドレスに対応するデータを前記第２のメモリから出力することと、
第２のアドレスを前記第１のメモリおよび前記第２のメモリに提供することと、
前記第１のメモリおよび前記第２のメモリのうちの少なくとも１つにおいて、前記第２のアドレスに対するセンス操作を実行することであって、前記センス操作の少なくとも一部が前記第２のアドレスに対して実行されている間に、前記データの少なくとも一部が、前記第１のメモリおよび第２のメモリのうちの少なくとも１つから出力されている、センス操作を実行することと
を含み、
前記第１と第２のメモリが、前記第１のアドレスおよび第２のアドレスに対応する、データのそれぞれの部分を、インターリーブされた方法で前記データバスに供給する、
方法。
【請求項１０】
前記第１のアドレスに対応するデータを前記第１のメモリから前記出力することが、
対応する出力イネーブル信号のアクティブ化に応答して、前記第１のアドレスに対応する前記データを前記第１のメモリから出力することを含む、
請求項９に記載の方法。
【請求項１１】
前記第１のメモリおよび前記第２のメモリにおいて前記第２のアドレスに対してセンス操作を前記実行することが、前記第１のアドレスから前記第２のアドレスへの遷移に少なくとも一部応答する、請求項９に記載の方法。
【請求項１２】
前記第１のアドレスおよび前記第２のアドレスがメモリの同じ行に対応する、請求項９に記載の方法。
【請求項１３】
前記第２のアドレスに対応するデータを前記第１のメモリから出力することと、
前記第２のアドレスに対応する前記データが前記第１のメモリから出力された後に、前記第２のアドレスに対応するデータを前記第２のメモリから出力することと
をさらに含む、請求項９に記載の方法。
【請求項１４】
前記第１のアドレスおよび第２のアドレスに対応する前記データが前記第１のメモリから出力され、かつ、前記第１のアドレスおよび第２のアドレスに対応する前記データが前記第１のメモリから出力された後に、前記第１のアドレスおよび第２のアドレスに対応する前記データが前記第２のメモリから出力される、請求項１３に記載の方法。
【請求項１５】
データを提供する方法であって、
アドレスを第１のメモリおよび第２のメモリに提供することと、
前記アドレスに対して前記第１のメモリ内でアクセス操作を実行することと、
Ｎビットのデータを前記第１のメモリからＮビット幅のバスに提供することと、
Ｎビットのデータを前記第２のメモリから前記Ｎビット幅のバスに、Ｎビットのデータを前記第１のメモリから提供するのとは異なる時に提供することと
第２のアドレスを前記第１のメモリおよび第２のメモリに提供することと、
前記第２のアドレスに対して、前記第１のメモリおよび第２のメモリ内でアクセス操作を実行することとを含み、
前記第２のアドレスに対する前記アクセス操作が完了する前に、前記第１のアドレスに対する、前記第１のメモリおよび第２のメモリからの前記Ｎビットのデータが、前記Ｎビット幅のバスに提供される、
方法。
【請求項１６】
前記第２のメモリからの前記Ｎビットのデータが前記Ｎビット幅のバスに提供される前に、前記第１のメモリからの前記Ｎビットのデータが前記Ｎビット幅のバスに提供される、請求項１５に記載の方法。
【請求項１７】
Ｎビットのデータを前記第２のメモリから提供する前に、前記第２のメモリ内でアクセス操作を実行することをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記第１のメモリ内でアクセス操作を前記実行することが、アドレス有効信号のアクティブ化に、少なくとも一部基づく、請求項１５に記載の方法。
【請求項１９】
前記アドレスが少なくとも１つのページビットを含む、請求項１５に記載の方法。
【請求項２０】
前記アドレスが第１のアドレスを含み、
第２のアドレスに対して前記第２のメモリ内でアクセス操作を実行することをさらに含む方法であって、前記第２のアドレスに対する前記第２のメモリ内での前記アクセス操作中に、前記Ｎビットのデータの少なくとも一部が前記第１のメモリから提供される、
請求項１５に記載の方法。
【請求項２１】
メモリアクセス装置と、
前記メモリアクセス装置と通信的に結合されたメモリシステムであって、
Ｎビットのビット幅をもつデータバスと、
前記データバスに結合された複数のメモリと
を含むメモリシステムと
を備えた装置であって、
前記複数のメモリが、第１のアドレスに少なくとも一部応答して、少なくとも第１の２Ｎビットのデータを前記データバスに、及び、第２のアドレスに少なくとも部分的に応答して、前記データバスへ第２の２Ｎビットのデータを提供するように構成され、前記複数のメモリの各々が、それぞれのＮビットのデータを前記データバスに、前記第１及び第２のアドレスに応答して、インターリーブされた方法で提供するように構成されている
装置。
【請求項２２】
前記複数のメモリの個々の１つが、アドレスバス上の信号遷移を自動的に検出するようにさらに構成されている、請求項２１に記載の装置。
【請求項２３】
前記複数のメモリの個々の１つが、前記信号遷移の検出に応答して、それぞれのメモリ操作を開始するようにさらに構成されている、請求項２２に記載の装置。
【請求項２４】
前記複数のメモリの個々の１つが、前記第１のアドレスの受信に少なくとも一部応答して、Ｎビットのデータを前記データバスに連続して提供するようにさらに構成されている、請求項２１に記載の装置。
【請求項２５】
前記複数のメモリの各々が、それぞれの出力イネーブル信号を受信するように構成され、かつ、前記それぞれの出力イネーブル信号に少なくとも一部応答して、データを提供するようにさらに構成されている、請求項２１に記載の装置。
【請求項２６】
Ｎビットの幅をもつデータバスと、
前記データバスに結合された複数のメモリシステムと
を備えた装置であって、
前記メモリシステムが、第１のアドレスに少なくとも一部応答して、少なくとも第１のＮ＋１ビットのデータを前記データバスに、第２のアドレスに少なくとも一部応答して第２の少なくともＮ＋１ビットのデータを前記バスへ提供するように構成され、
前記メモリシステムが、前記第１の少なくともＮ＋１ビットのデータの第１及び第２の部分および前記第２の少なくともＮ＋１ビットのデータの第１及び第２の部分をインターリーブされた方法で提供するように構成されている
装置。
【請求項２７】
前記メモリシステムが、アドレス有効信号に少なくとも一部応答して、前記少なくともＮ＋１ビットのデータを提供するようにさらに構成されている、請求項２６に記載の装置。
【請求項２８】
前記データバスおよび前記メモリシステムに結合され、かつ、前記メモリシステムからの前記少なくともＮ＋１データビットを前記データバスに提供するように構成された、制御ロジックをさらに含む、請求項２６に記載の装置。
【請求項２９】
前記第１の部分が前記メモリシステムの第１のメモリに対応し、かつ、前記第２の部分が前記メモリシステムの第２のメモリに対応する、請求項２６に記載の装置。
【請求項３０】
前記メモリシステムが、前記第２の部分に対するアクセス操作を実行しながら、前記第１の部分を前記データバスに提供するようにさらに構成されている、請求項２６に記載の装置。
【請求項３１】
前記第１の部分および第２の部分のうちの少なくとも１つがデータのページを含む、請求項２６に記載の装置。
【外国語明細書】
【発明の名称】APPARATUSES AND METHODS FOR PROVIDING DATA FROM MULTIPLE MEMORIES
【技術分野】
【０００１】
Embodiments of the present invention relate to memories generally, and more particularly, in one or more embodiments, to a system configured to provide read data using interleaved data outputs.
【背景技術】
【０００２】
As memory devices of all types have evolved, continuous improvements have been made to enhance performance in a variety of respects. Increases in memory bandwidth, capacity, and reliability have been implemented in an attempt to satisfy evolving demands, such as in applications requiring high quality video playback.  To achieve better performance, manufacturers have utilized several approaches. For example, in some instances, the bit width of a data bus of a memory system may be increased to provide additional bandwidth to external devices. This is not a solution for all manufacturers, however, as many devices cannot feasibly be retooled to interface with a larger data bus bit width.
【０００３】
Other issues often arise in design considerations as well. One such issue is the performance limitation of memory associated with memory access response times. Typically, accessing data may require that an address first be decoded, data accessed in one more memory locations associated with the decoded address, and the data provided to a data bus. Thus, if too many commands (e.g., read commands) are issued within a particular time period, each command cannot be fully executed before the next command is received, and an output of incorrect or corrupt data may result. In some examples, accessing data, such as during an access operation, may incur substantial delays, limiting the frequency at which commands may be executed, and as a result, also the rate at which data can be provided. Because the amount of time required to complete memory accesses is based at least in part by physical device characteristics, increasing response times to improve output may not always be possible. 
【０００４】
In some cases, designs can be implemented to increase performance, but at a cost of functionality. For example, some memories may be configured to execute page reads at a higher rate than other memories, but may be limited in their ability to efficiently respond to more random requests of read data. In other instances, memory designs may allow for more efficient operation, but may also limit the number of memories that can simultaneously operate in a memory system.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
Therefore, a need exists for a system and method to provide improved data output without increasing data bus bit-width, limiting functionality, or increasing the frequency in which commands are provided.
【図面の簡単な説明】
【０００６】
【図１】FIG. 1 is a block diagram of an embodiment of an electronic system according to an embodiment of the invention.
【図２】FIG. 2 is a block diagram of an embodiment of a memory system that may be used in the system of FIG. 1 according to an embodiment of the invention.
【図３】FIG. 3 is a timing diagram for a method of operation of the memory system in FIG. 2 according to an embodiment of the invention.
【図４Ａ】FIG. 4A is a timing diagram for a method of operation of the memory system in FIG. 2 according to an embodiment of the invention.
【図４Ｂ】FIG. 4B is a timing diagram for a method of operation of the memory system in FIG. 2 according to an embodiment of the invention.
【図５】FIG. 5 is a block diagram of an embodiment of a memory system used in the system of FIG. 1 according to an embodiment of the invention.
【図６】FIG. 6 is a timing diagram for a method of operation of the memory system in FIG. 5 according to an embodiment of the invention. 
【発明を実施するための形態】
【０００７】
Certain details are set forth below to provide a sufficient understanding of embodiments of the invention. However, it will be clear to one skilled in the art that embodiments of the invention may be practiced without these particular details. Moreover, the particular embodiments of the present invention described herein are provided by way of example and should not be used to limit the scope of the invention to these particular embodiments. In other instances, well-known circuits, control signals, timing protocols, and software operations have not been shown in detail in order to avoid unnecessarily obscuring the invention.
【０００８】
Figure 1 illustrates an apparatus in the form of an electronic system 100 according to an embodiment of the invention. A memory system 110 is coupled to an access device, such as a memory controller 105, by a communication bus 150. In at least one embodiment, the memory system 110 may comprise a plurality of memories which may be identical to each other. In other embodiments, the memory system 110 may include one or more memories for storing data and/or control logic (e.g., field programmable gate array) for providing data between the one or more memories and the communication bus 150.  Communication bus 150 may couple memory controller 105 to the memory system 110 and may comprise a data bus, control bus, and/or an address bus. It will be appreciated by those having ordinary skill in the art, however, that any number of busses may be used to couple memory controller 105 and the memory system 110. Memory controller 105 may be configured to provide control signals (e.g., chip enable and/or output enable signals) and address signals to memory system 110 over communication bus 150, and may also provide and/or receive data signals to/from memory system 110 over communication bus 150.
【０００９】
Figure 2 illustrates an apparatus in the form of a memory system 200 according to an embodiment of the invention.  The memory system 200 may be used for the memory system 110 of Figure 1.  The memory system 200 includes memories 202, 204. Memories 202, 204 may be coupled to a chip enable bus 209 and an address bus 210. According to one example embodiment, a bus can comprise one or more communication paths (e.g., conductive lines).  A chip enable signal CE# is provided to the memories 202, 204 on the chip enable bus 209 and address signals ADD are provided to the memories 202, 204 on the address bus 210.  Addresses of memory locations of the memories 202, 204 are represented by the ADD signals.  Memories 202, 204 may also be coupled to a data bus 211 and configured to receive output enable signals OE0# and OE1#, respectively. The data bus 211 has a bus width (e.g., the number of communication paths) that is typically defined in a number of bits of the data provided on the data bus 211.  The bus width of the data bus 211 may be the same width as the outputs of each of the memories 202, 204.  That is, the data bus 211 may be only wide enough to provide/receive data to/from one of the memories 202, 204 at a time.  In some embodiments, the bus width is 16-bits wide. The data bus 211, however, may be other widths as well.  Although the memory system 200 includes memories 202, 204, other embodiments of the memory system 200 may use a greater or lesser number of memories.  The memory system 200 may be configured to provide approximately the same amount of data per memory command as a memory system configured to provide data of 2N bits wide although the data bus 211 of the memory system 200 has a bus width of N bits.  In some embodiments, the memory system 200 may provide at least N+1 bits of data per memory command although the data bus 211 has a bus width of N bits.  Accordingly, the memory system 200 may provide respective portions of the at least N+1 bits over the data bus 211 at different times. In at least one embodiment, address and control signals provided to memories 202, 204 may be provided by a memory controller, for example, memory controller 105 of system 100 as shown in Figure 1. In other embodiments, signals may be received from any memory access device (e.g., control logic) as is well known in the art. It will be appreciated by those having ordinary skill in the art that other implementations may also be used without departing from the scope of the present invention.
【００１０】
Figure 3 illustrates a timing diagram of various signals during operation of a memory system according to an embodiment of the invention, for example, the memory system 110 of Figure 1 or the memory system 200 of Figure 2.  The timing diagram of Figure 3 will be described with reference to the memory system 200.  In operation, memories 202, 204 may receive the CE# signal via chip enable bus 209. This may enable memories 202, 204 to receive or provide (e.g., transmit) data as part of the execution of commands, such as read commands. Moreover, the ADD signals may be received via address bus 210, such as to identify a particular group (e.g., a row or page of a row) of memory locations in each respective memory. In some embodiments, memories 202, 204 may receive a same address via a shared address bus 210. Address bus 210 may have a bit-width of, for example, 16, 32, or 64-bits, or may have any other bit-width. In at least one embodiment, addresses on address bus 210 may comprise a plurality of group (e.g., row) address bits (e.g., bits 26:4 on the address bus) and a plurality of page address bits (e.g., bits 3:0 on the address bus). For example, an address may comprise 28 row address bits and 4 page address bits. It will be appreciated by those having ordinary skill in the art, however, that addresses may have any number of bits and/or ratio of group (e.g., row) address bits to page address bits without departing from the scope of the present invention.  As used hereinafter, an “address” can refer to a group address and/or a page address.
【００１１】
When an address represented by the ADD signals is provided, memories 202, 204 may automatically detect a signal transition of one or more of the ADD signals provided on the address bus 210.  Responsive to detecting a signal transition, the memories 202, 204 may begin a memory operation, for example, a read operation, in anticipation of accessing the memory location corresponding to the address. In at least one embodiment, a memory operation may include a sense operation where data for a group of memory locations associated with the address is sensed and then followed, in the case of a read operation, by a data output operation where data from the sensed group of memory locations is provided to a data bus by the memories 202, 204. In at least one embodiment, a memory operation may include an access operation where data for a group of memory locations associated with the address is accessed and then followed, in the case of a read operation, by a data output operation where data accessed at the group of memory locations is provided to a data bus by the memories 202, 204.
【００１２】
Data may be provided using any known memory operations, such as those used for volatile or non-volatile memory (e.g., NAND, NOR, phase change memory).  Of the total time for a memory operation, the access operation may take the majority of the time, with the data output operation taking the remaining time.  For example, in an example of a memory operation taking 100 ns, the access operation may take approximately 75 ns and the data output operation may take approximately 25 ns.  In some embodiments, an access operation may include a sense operation.  For example, in the example of an access operation taking approximately 75 ns, a second operation may take some or all of that time.  Those ordinarily skilled in the art will appreciate that the specific times have been provided by way of example and that they are not intended to limit the scope of the present invention.
【００１３】
In one embodiment, the access operation (e.g., sense operation) may include one or more memories, such as the memories 202, 204, accessing the group of memory locations associated with the address.  In some instances, the data stored by at least a subset (e.g., a page) of the group of memory locations may be coupled to a plurality of sense amplifiers (not shown). As will be described in more detail below, after a particular time has passed such that memories 202, 204 have completed accessing (e.g., sensing), the data output operation may be performed.  The output enable signals OE0# and OE1#, provided to memories 202, 204, respectively, may be activated (i.e., active low) to individually enable the outputs of each memory 202, 204, allowing each to selectively provide data onto the data bus.  For example, the OE0# signal may be activated to enable the memory 202 to provide data onto the data bus 211, followed by activating the OE1# signal to enable the memory 204 to provide data onto the data bus 211. With respect to Figure 3, Taccrepresents the time for a memory to provide data after the memory is enabled, for example, in response to a signal transition of an ADD signal.  That is, after a transition of the ADD signals provided on the address bus 210 is detected (representing a new address) and Tacc has elapsed, the data corresponding to the address will be provided.
【００１４】
With reference to Figure 3, at time T0, a first address represented by the ADD signals may be provided to the memory system 200, and accordingly, to the memories 202, 204, via address bus 210.  The memories 202, 204 may begin accessing (e.g., sensing) data in response to detecting a transition of the ADD signals. As previously described, after a particular period of time has elapsed during which the memories 202, 204 have completed accessing, represented in Figure 3 as time T1, the output enable signal OE0# may be made active to allow memory 202 to provide accessed (e.g., sensed) data corresponding to the first address to data bus 211. At time T2, the data output operation (following the access operation) has completed and the accessed data is ready to be provided.  Further at time T2, memory 202 provides data to data bus 211.
【００１５】
A second address may also be provided on address bus 210 to memories 202, 204 at time T2.  The memories 202, 204 may detect a signal transition of the ADD signals for the second address and begin the access operation for the data corresponding to the second address.
【００１６】
After the data is provided by the memory 202 to the data bus 211 resulting from a data output operation, the output enable signal OE0# may be deactivated to disable the output of memory 202, as shown in Figure 3 at time T3. At time T4, the output enable signal OE1# may be activated to allow memory 204 to provide data corresponding to the first address to data bus 211. At time T5, memory 204 may provide data corresponding to the first address onto data bus 211.  Note that the memory 204 provides data before the access operation for the second address is completed.  The OE1# signal may be toggled, for example, at time T6, to disable the output of memory 204.
【００１７】
Data corresponding to the second address may be provided to the data bus 211 in substantially the same manner as for the data corresponding to the first address.  For example, at time T7 the OE0# signal is activated to enable the output of the memory 202.  The data corresponding to the second address is provided at time T8 by the memory 202 to the data bus 211.  The OE0# signal is deactivated at time T9 and the OE1# signal is activated at time T10.  As a result, the memory 204 provides the data corresponding to the second address at time T11.  The OE1# signal is deactivated at time T12 to disable the output of the memory 204.
【００１８】
In at least one embodiment, the amount of time for the memories 202, 204 to provide the same amount of data in an interleaved manner to a data bus 211 having a bus width of N (e.g., 32-bits of data, 16-bits provided by each memory in an interleaved manner to a 16-bit bus) is no more than the amount of time for memories 202, 204 to simultaneously provide the data, using a data bus having a bus width of 2N (e.g., 32 bits,16-bits provided by each memory simultaneously to a 32-bit bus).  The interleaved operation takes advantage of the time for the access operation to complete in that at least a portion of the data for a previous address may be provided during an access operation for a subsequent address.  The data corresponding to the previous address, however, should be provided by the memories 202, 204 before the access operation for the subsequent address completes.  If the access of the subsequent address completes before data of the previous address is provided by the memories 202, 204, data provided to data bus 211 may be corrupted.  As previously discussed, an access operation may include a sense operation.  For example, the interleaved operation may take advantage of the time for a sense operation to complete in that at least a portion of the data for a previous address may be provided during a sense operation for a subsequent address.  The data corresponding to the previous address, however, should be provided by the memories 202, 204 before the sense operation for the subsequent address completes.  If the sensing of the subsequent address completes before data of the previous address is provided by the memories 202, 204, data provided to data bus 211 may be corrupted.
【００１９】
In some embodiments, a greater number of memories may be used, provided the time required to sequentially provide data from all memories is less than the time required for all memories to access data in response to a subsequent address.  For example, in one embodiment, the access operation requires 75 ns to complete, while the data output operation requires 10 ns per memory. Under these circumstances, data from up to 7 memories of a memory system may be sequentially provided.
【００２０】
In other embodiments, a single memory may be used to provide data to the data bus 211.  For example, a single memory may include a plurality of sections and/or banks configured to be independently operated such that one or more banks may perform an access operation while accessed data from other banks is provided to the data bus 211.
【００２１】
Figures 4A and 4B illustrate timing diagrams of various signals during operation of a memory system according to an embodiment of the invention.  For example, the operation illustrated by Figures 4A and 4B may be used with the memory system 110 of Figure 1 or the memory system 200 of Figure 2.  The timing diagrams of Figures 4A and 4B will be described with reference to the memory system 200.
【００２２】
Figure 4A shows a timing diagram for a method of operation of the memory system 200 in Figure 2 utilizing interleaved read operations of memories 202, 204. At time T0, ADD signals representing a first address are provided to memories 202, 204 via address bus 210.  In response, the memories 202, 204 may begin the access (e.g., sense) operations to begin simultaneously accessing (e.g., sensing) data. After the access operations have completed, the data output operation is performed to provide the data associated with the first address.  The output enable signal OE0# may be activated (shown in Figure 4A at time T1) to enable the memory 202 to provide the data corresponding to the first address.  At time T2, the memory 202 provides data to the data bus 211 and at time T3, the OE0# signal is deactivated to disable the output of the memory 202.
【００２３】
As previously described, addresses provided on address bus 210 may contain a plurality of page address bits that may be used to identify a particular subset of memory locations in a group of memory locations (i.e., page) of memory.  For example, when an access operation is performed, at least a subset of memory locations in a row of memory is accessed, and particular data in the accessed portion of the row may be identified by page bits of the address.  Because much of the time of an access operation involves opening a row in memory, accessing different data in a row already opened may not require a full access operation.  In an example where an access operation includes a sense operation, when a sense operation is performed, at least a subset of memory locations in a row of memory is sensed, and particular data in the sensed portion of the row may be identified by page bits of the address.  Because much of the time of a sense operation involves opening a row in memory, accessing different data in a row already opened may not require a full sense operation.
【００２４】
At time T2, second page address bits identifying another particular subset of memory locations in the open row of memory from the first address is provided to memories 202, 204, as represented by the transition in page bits of the ADD signals. The memories 202, 204 may detect the transition on address bus 210 at time T2 and begin providing the data corresponding to the second address. At time T3, the OE0# signal is deactivated to disable the output of the memory 202, and at time T4, the output enable signal OE1# may be activated to allow memory 204 to provide data corresponding to the first address.  Data is provided by the memory 204 to the data bus 211 at time T5 and at time T6, the OE1# signal is deactivated to disable the output of the memory 204.
【００２５】
As discussed above, because consecutive addresses provided to the memories 202, 204 identify data in the open row of memory (i.e., data already accessed), it may not be necessary to delay for an access operation before providing data onto the data bus 211 corresponding to the subsequent address in the same open row. Thus, data corresponding to the second address can be provided sooner than in the case for data corresponding to the first address, and the data may be provided by the memories 202, 204 applying substantially the same sequence of signals as for providing the data corresponding to the first address.  For example, at a time T7, output enable signal OE0# may be activated to allow memory 202 to provide (e.g., output) data corresponding to the second address.  At time T8, data of the second address is provided by the memory 202 to the data bus 211.  The OE0# signal is deactivated at time T9 to disable the output of memory 202 and the OE1# signal is activated at time T10 to enable the output of the memory 204.  Data corresponding to the second address is provided by the memory 204 to the data bus 211 at time T11 and the output of the memory 204 is disabled by deactivating the OE1# signal at time T12.  Also at time T8, a third address is provided to the memories 202, 204 and the process for accessing additional data from the open row of memory begins, as previously discussed with reference to the data corresponding to the second address.
【００２６】
As illustrated in the example of Figure 4A, the memories 202, 204 are operated to provide data in an interleaved manner.  At least a portion of the data corresponding to a memory address is provided by the memories 202, 204 during an access operation performed for a subsequent address provided to the memories 202, 204.  In another embodiment, a greater number of memories may be used by coordinating the operation of each of the memories through the timing of the various signals so that the memories may provide data in an interleaved manner.
【００２７】
Figure 4B illustrates a timing diagram for a method of operation of the memory system 200 in Figure 2 utilizing interleaved read operations of memories 202, 204. At time T0, ADD signals representing a first address are provided to memories 202, 204 via address bus 210.  In response, the memories 202, 204 begin an access (e.g., sense) operation.  After the access operation has completed, the output enable signal OE0# may be activated, as shown at time T1 to enable the output of memory 202 so that data may be provided to data bus 211.  At time T2, the memory 202 provides the data corresponding to the first address to the data bus 211.
【００２８】
In contrast to the operation described with reference to Figure 4A, at time T2, a second address is provided to the memories 202, 204 on address bus 210 to request a second data from the open row of memory to be provided by the same memory 202. As illustrated in Figure 4B, a plurality of new addresses may be consecutively provided to memories 202, 204 over address bus 210, causing the memory 202 to provide the data from the open row corresponding to the respective address. The addresses provided to the memories 202, 204 may be related by incrementing page bits, for example, or may be random within the open row of memory.  The data corresponding to each of the addresses may be sequentially provided to the data bus 211 by the memory 202, illustrated in Figure 4B at times T2, T3, T4, and T5.  The OE0# signal is deactivated at time T6 to disable the output of the memory 202.
【００２９】
At a time T5, a new first address is provided to memories 202, 204. At time T7, the output of memory 204 may be enabled by activating the OE1# signal such that the memory 204 will provide data to the data bus 211.  As a result of disabling the output of memory 202 at time T6 and enabling the output of memory 204 at time T7, data corresponding to the new addresses are provided from memory 204 instead of memory 202. The data corresponding to the new addresses are provided by the memory 204, as illustrated in Figure 4B at times T8, T9, T10, and T11.  As described with reference to the timing diagram of Figure 4B, data from an open row of memory may be first sequentially provided by one of the memories (e.g., memory 202) and then sequentially provided by the other one of the memories (e.g., 204) from the same or another row of open memory.
【００３０】
Figure 5 illustrates a memory system 500 according to an embodiment of the invention.  The memory system 500 may include memories 502, 504.  Memories 502, 504 may be coupled to a chip enable bus 509 and an address bus 510. A chip enable signal CE# is provided to the memories 502, 504 on the chip enable bus 509 and address signals ADD are provided to the memories 502, 504 on the address bus 210.  Addresses of memory locations of the memories 502, 504 are represented by the ADD signals. Memories 502, 504 may also be coupled to a data bus 511 and configured to receive output enable signals OE0# and OE1#, respectively. The data bus 511 has a bus width that is typically defined in the number of bits of the data provided on the data bus 511. In some embodiments, the bus width is 16-bits wide. The data bus 211, however, may be other widths as well. Memories 502, 504 may further be configured to receive address valid signals ADV0# and ADV1#, and although the memory system 500 includes memories 502, 504, other embodiments of the memory device may use a greater number of memories.  The memory system 500 is configured to provide approximately the same amount of data per memory command as a memory system configured to provide data of 2N bits wide although the data bus 211 of the memory system 500 has a bus width of N bits.
【００３１】
In at least one embodiment, address and control signals provided to memories 502, 504 may be provided by a memory controller 105 of system 100 as shown in Figure 1. In other embodiments, signals may be received from any other memory access device, as is well known in the art. It will be appreciated by those having ordinary skill in the art that other implementations may also be used without departing from the scope of the present invention.
【００３２】
Figure 6 illustrates a timing diagram of various signals during operation of a memory system according to an embodiment of the invention, for example, the memory system 500 illustrated in Figure 5. The timing diagram of Figure 6 will be described with reference to the memory system 500. In operation, memories 502, 504 may receive the CE# signal via chip enable bus 509. This may enable memories 502, 504 to receive or provide data as part of the execution of memory commands, such as read commands. Moreover, the ADD signals may be received via address bus 510 to identify a particular row of data in each respective memory. In some embodiments, memories 502, 504 may receive the same address via address bus 510. Address bus 510 may have a bit-width of, for example, 16, 32, or 64-bits, or may have any other bit-width. In at least one embodiment, addresses on address bus 510 may comprise a plurality of row address bits and a plurality of page address bits. For example, an address may comprise 22 row address bits and 4 page address bits. It will be appreciated by those having ordinary skill in the art, however, that addresses may have any number of bits and/or ratio of row address bits to page address bits without departing from the scope of the present invention.
【００３３】
In contrast to the operation of the memory system 200, memories 502, 504 may not automatically detect a transition of one or more of the ADD signals provided on address bus 510 and begin a respective access (e.g., sense) operation responsive to detecting the transition.  Instead, activating the address valid signal ADV0# or the address valid signal ADV1# signals may trigger performance of the access operation on the memories 502, 504, respectively. The memory provided an address may begin a memory operation, for example, a read operation, in anticipation of accessing the memory location corresponding to the address. Memory operations may include an access operation, and in the case for a read operation, a data output operation. As discussed above, when an access operation is performed, a particular subset of memory locations in a group of memory locations is accessed, and particular data corresponding to the memory locations in the row may be identified by page bits. Because a portion of an access operation involves opening at least a portion of a row in memory, accessing different data in a row already opened may not require a full access operation. Thus, a plurality of addresses may be consecutively provided to a memory, causing the memory to provide the data from the open row corresponding to the respective address.  In an example where an access operation includes a sense operation, when a sense operation is performed, a particular subset of memory locations in a group of memory locations is sensed, and particular data corresponding to the memory locations in the row may be identified by page bits. Because a portion of a sense operation involves opening at least a portion of a row in memory, accessing different data in a row already opened may not require a full sense operation.
【００３４】
As will be described in more detail below, after a particular period of time has passed such that a memory provided with an address has completed accessing (e.g., sensing), the data output operation may be performed, and either the OE0# signal or the OE1# signal may be activated to enable memory 502 or memory 504, respectively, to provide data onto the data bus 511.
【００３５】
Figure 6 illustrates a timing diagram for a method of operation of the memory system 500 in Figure 5 utilizing mimicked burst mode reads from memories 502, 504. At time T0, ADD signals representing a first address are provided to memories 502, 504 via address bus 510. The ADV0# may be activated to cause memory 502 to trigger an access (e.g., sense) operation to be performed for the first address on address bus 510. After the access operation has completed, at time T1, a second address is provided to memory 502 on address bus 510 to request a second data from the open row of memory to be provided by memory 502. Additionally, the output enable signal OE0# may be activated to enable the output of memory 502 so that data may be provided to data bus 511.  At time T2, the memory 502 provides the data corresponding to the first address to the data bus 511. As illustrated in Figure 6, a plurality of new addresses may be consecutively provided to memory 502 over address bus 510, causing the memory 502 to provide the data from the open row identified by the respective address. The addresses provided to memory 502 may be related by incrementing, or may be random, within the open row of memory. Data corresponding to each of the addresses may be sequentially provided to the data bus 511 by the memory 502, as illustrated in Figure 6 at times T2, T3, T4, and T5. The OE0# signal is deactivated at time T5 to disable the output of memory 502.
【００３６】
An access (e.g., sense) operation may be performed for a new initial address provided to memory 504 via address bus 510 at time T2 responsive to address valid signal ADV1# being activated. At time T5, the OE1# signal may be activated to enable the output of memory 504.  As a result of disabling the output of memory 502 and enabling the output of memory 504 at time T5, memory 504 provides data to the data bus 511 instead of memory 502. Data corresponding to the new addresses are provided by the memory 502 as illustrated in Figure 6 at times T6, T7, T8, and T9.
【００３７】
Data corresponding to the third address from time T6 may be provided to the data bus 211 in substantially the same manner as for the data corresponding to the first address. For example, at time T9, the OE0# signal is activated and the OE1# signal is deactivated. Data for the third address is provided by memory 502 at time T10 to data bus 511.
【００３８】
From the foregoing it will be appreciated that, although specific embodiments of the invention have been described herein for purposes of illustration, various modifications may be made without deviating from the spirit and scope of the invention. Accordingly, the invention is not limited except as by the appended claims.
【請求項１】
An apparatus, comprising:
a data bus; and
a plurality of memories coupled to the data bus, the plurality of memories configured to provide data to the data bus responsive, at least in part, to a first address provided to the plurality of memories;
wherein at least one of the plurality of memories is further configured to provide at least a portion of the data corresponding to the first address to the data bus during an access operation for a second address provided to the plurality of memories after the first address, each of the plurality of memories providing data to the data bus at different times.
【請求項２】
The apparatus of claim 1, wherein the plurality of memories includes a first memory and a second memory, the first memory and second memory are each configured to perform an access operation simultaneously for the first address.
【請求項３】
The apparatus of claim 1, wherein at least one of a plurality of memories is further configured to provide data to the data bus based, at least in part, on activation of a corresponding output enable signal.
【請求項４】
The apparatus of claim 1, wherein at least one of a plurality of memories is further configured to provide data without performing another access operation for a new address.
【請求項５】
The apparatus of claim 1,  wherein at least one of a plurality of memories is configured to perform an access operation responsive, at least in part, to activation of an address valid signal.
【請求項６】
The apparatus of claim 1, wherein each of the plurality of memories is configured to receive a respective output enable signal, the respective output enable signals being separately activated to provide data of their corresponding memory to the data bus.
【請求項７】
The apparatus of claim 1, wherein the plurality of memories are configured to provide their respective data corresponding to the first and second addresses to the data bus in an interleaved manner.
【請求項８】
The apparatus of claim 1 wherein each of the plurality of memories have an output data width, and a data width of the data bus is the same as the output data width of the memories.
【請求項９】
The apparatus of claim 1 wherein the access operation includes a sense operation.
【請求項１０】
A method of outputting data, comprising:
providing a first address to a first memory and to a second memory;
performing a sense operation for the first address in at least one of the first memory and the second memory;
outputting data corresponding to the first address from the first memory;
outputting data corresponding to the first address from the second memory after the data corresponding to the first address is output from the first memory;
providing a second address to the first memory and the second memory; and
performing a sense operation for the second address in at least one of the first memory and the second memory, at least a portion of the data being output from at least one of the first and second memories during at least a portion of the sense operation being performed for the second address.
【請求項１１】
The method of claim 10, wherein said outputting data corresponding to the first address from the first memory comprises:
outputting the data corresponding to the first address from the first memory responsive to activation of a corresponding output enable signal.
【請求項１２】
The method of claim 10, wherein said performing a sense operation for the second address in the first memory and the second memory is responsive, at least in part, to a transition from the first address to the second address.
【請求項１３】
The method of claim 10, wherein the first address and the second address correspond to a same row of memory.
【請求項１４】
The method of claim 10, further comprising:
outputting data corresponding to the second address from the first memory; and
outputting data corresponding to the second address from the second memory  after the data corresponding to the second address is output from the first memory.
【請求項１５】
The method of claim 14, wherein the data corresponding to the first and second addresses are output from the first and second memories in an interleaved manner.  
【請求項１６】
The method of claim 14, wherein the data corresponding to the first and second addresses are output from the first memory and the data corresponding to the first and second addresses are output from the second memory after the data corresponding to the first and second addresses are output from the first memory.  
【請求項１７】
A method of providing data, comprising:
providing an address to a first memory and a second memory;
performing an access operation in the first memory for the address;
providing N-bits of data from the first memory to a N-bit wide bus; and
providing N-bits of data from the second memory to the N-bit wide bus at a different time than providing N-bits of data from the first memory.
【請求項１８】
The method of claim 17, wherein the N-bits of data from the first memory are provided to the N-bit wide bus before the N-bits of data from the second memory are provided to the N-bit wide bus.
【請求項１９】
The method of claim 17, further comprising:
before providing N-bits of data from the second memory, performing an access operation in the second memory.
【請求項２０】
The method of claim 17, wherein said performing an access operation in the first memory is based, at least in part, on activation of an address valid signal.
【請求項２１】
The method of claim 17, wherein the address is a first address and the method further comprises:
providing a second address to the first and second memories;
performing an access operation in the first and second memories for the second address; and 
wherein the N bits of data from the first and second memories for the first address are provided to the N-bit wide bus before the access operation for the second address is complete.
【請求項２２】
The method of claim 17, wherein the address includes at least one page bit.
【請求項２３】
The method of claim 17, wherein the address comprises a first address, and the method further comprises:
performing an access operation in the second memory for a second address, wherein at least a portion of the N bits of data are provided from the first memory during the access operation in the second memory for the second address.
【請求項２４】
An apparatus, comprising:
a memory access device; and
a memory system communicatively coupled to the memory access device, comprising:
a data bus having a bit-width of N-bits; and
a plurality of memories coupled to the data bus;
wherein the plurality of memories is configured to provide at least 2 N-bits of data to the data bus responsive, at least in part, to a first address, each of the plurality of memories configured to provide N bits of data to the data bus at different times.
【請求項２５】
The apparatus of claim 24, wherein individual ones of the plurality of memories are further configured to automatically detect a signal transition on an address bus.
【請求項２６】
The apparatus of claim 25, wherein individual ones of the plurality of memories are further configured to begin a respective memory operation responsive to detecting the signal transition.
【請求項２７】
The apparatus of claim 24, wherein individual ones of the plurality of memories are further configured to sequentially provide N bits of data to the data bus responsive, at least in part, to receipt of the first address.
【請求項２８】
The apparatus of claim 24, wherein each of the plurality of memories are configured to receive a respective output enable signal and further configured to provide data responsive, at least in part, to the respective output enable signal.  
【請求項２９】
An apparatus, comprising:
a data bus having a width of N-bits; and
a memory system coupled to the data bus,
wherein the memory system is configured to provide at least N+1 bits of data to the data bus responsive, at least in part, to an address,
wherein the memory system is configured to provide a first portion of the at least N+1 bits of data and a second portion of the at least N+1 bits of data at different times.  
【請求項３０】
The apparatus of claim 29, wherein the memory system is further configured to provide the at least N+1 bits of data responsive, at least in part, to an address valid signal.
【請求項３１】
The apparatus of claim 29, further comprising:
control logic coupled to the data bus and the memory system and configured to provide the at least N+1 data bits from the memory system to the data bus.
【請求項３２】
The apparatus of claim 29, wherein the first portion corresponds to a first memory of the memory system and the second portion corresponds to a second memory of the memory system.
【請求項３３】
The apparatus of claim 29, wherein the memory system is further configured to provide the first portion to the data bus while performing an access operation for the second portion.
【請求項３４】
The apparatus of claim 29, wherein at least one of the first and second portions comprises a page of data.
【要約】
Apparatuses and methods for providing data are disclosed. An example apparatus includes a plurality of memories coupled to a data bus.  The memories are configured to provide data to the data bus responsive, at least in part, to a first address.  The plurality of memories are further configured to provide at least a portion of the data corresponding to the first address to the data bus during an access (e.g., sense) operation for a second address provided to the plurality of memories after the first address.  Each of the plurality of memories provides data to the data bus corresponding to the first address at different times.  Moreover, a plurality of memories may be configured to provide at least 2N bits of data to the data bus responsive, at least in part, to an address, each of the plurality of memories configured to provide N bits of data to the data bus at different times.
【選択図】図３
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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