(57)【要約】【課題】  ヘテロ接合を有する半導体装置において、ゲート閾値電圧とオン抵抗のトレードオフの関係を改善する。【解決手段】  ＨＦＥＴ１は、チャネル層１５に埋設されている埋設部分２４ａを有しており、チャネル層１５のバンドギャップ幅よりも実質的に広いバンドギャップ幅の半導体の下地領域２４を備えている。ヘテロ接合に平行な所定断面には、下地領域２４の埋設部分２４ａが現れる第１範囲と、チャネル層１５の一部が現れる第２範囲が存在している。平面視したときに、第１範囲は、ゲート部２２の存在範囲の少なくとも一部を含む。平面視したときに、第２範囲は、ゲート部２２とドレイン電極２１の間の少なくとも一部、及びゲート部２２とソース電極２３の間の少なくとも一部の少なくともいずれか一方を含む。【選択図】  図１
2014029935.tif 000002
【特許請求の範囲】
【請求項１】
半導体のチャネル層と、
前記チャネル層上に設けられており、前記チャネル層とヘテロ接合する半導体の電子供給層と、
前記チャネル層に形成される２次元電子ガス層の第１部分に接続するドレイン電極と、
前記２次元電子ガス層の前記第１部分とは異なる第２部分に接続するソース電極と、
前記ドレイン電極と前記ソース電極の間に配置されており、前記チャネル層と前記電子供給層のヘテロ接合面に対向するゲート部と、
前記チャネル層に埋設されている埋設部分を有しており、前記チャネル層のバンドギャップ幅よりも実質的に広いバンドギャップ幅の半導体の下地領域と、を備えており、
前記ヘテロ接合に平行な所定断面には、前記下地領域の前記埋設部分が現れる第１範囲と、前記チャネル層の一部が現れる第２範囲が存在しており、
平面視したときに、前記第１範囲は、前記ゲート部の存在範囲の少なくとも一部を含んでおり、
平面視したときに、前記第２範囲は、前記ゲート部と前記ドレイン電極の間の少なくとも一部、及び前記ゲート部と前記ソース電極の間の少なくとも一部の少なくともいずれか一方を含む半導体装置。
【請求項２】
前記チャネル層下に設けられている防止層をさらに備えており、
前記下地領域は、前記ドレイン電極側の第１側面、前記ソース電極側の第２側面、及び前記第１側面と前記第２側面の間を延びている下面を有しており、
前記防止層は、前記第１側面、前記第２側面、及び前記下面の少なくともいずれか１つの面に接触しており、前記下地領域の下方を経由する電流を遮断する請求項１に記載の半導体装置。
【請求項３】
前記チャネル層、前記電子供給層、及び前記下地領域の半導体は、窒化物半導体である請求項１又は２に記載の半導体装置。
【請求項４】
前記下地領域の半導体は、化学式ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表される請求項３に記載の半導体装置。
【請求項５】
前記下地領域に含まれるアルミニウムの組成比が、少なくとも一方向に沿って変化している請求項４に記載の半導体装置。
【請求項６】
前記下地領域には、アルミニウムを含む第１膜とアルミニウムを含まない第２膜が繰り返し設けられている請求項５に記載の半導体装置。
【請求項７】
前記第１膜が前記第２膜よりも厚い請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、ヘテロ接合を有する半導体装置に関する。
【背景技術】
【０００２】
ヘテロ接合近傍に形成される２次元電子ガス層を利用する半導体装置が開発されている。一般的に、この種の半導体装置は、窒化ガリウム（ＧａＮ）のチャネル層と窒化アルミニウムガリウム（ＡｌＧａＮ）の電子供給層を備えている。チャネル層と電子供給層がヘテロ接合を構成しており、２次元電子ガス層がチャネル層に形成される。この種の半導体装置はさらに、ドレイン電極、ソース電極、及びゲート部を備えている。ドレイン電極とソース電極は、チャネル層に形成される２次元電子ガス層にオーミック接続される。ゲート部は、ドレイン電極とソース電極の間に配置されており、ヘテロ接合面に対向する。
【０００３】
特許文献１には、チャネル層下に窒化アルミニウムガリウム（ＡｌＧａＮ）の下地層が設けられた半導体装置が開示されている。チャネル層下にバンドギャップ幅の広い下地層が設けられていると、チャネル層に形成される２次元電子ガス層の電子に対するポテンシャルが上昇するので、ゲート閾値電圧を上昇させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１１７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート閾値電圧は、下地層のアルミニウムの組成比及び膜厚に依存して変動する。例えば、下地層のアルミニウムの組成比を大きくすると、２次元電子ガス層の電子に対するポテンシャルが上昇し、ゲート閾値電圧を上昇させることができる。また、下地層の膜厚を厚くしても、２次元電子ガス層の電子に対するポテンシャルが上昇し、ゲート閾値電圧を上昇させることができる。
【０００６】
しかしながら、特許文献１の下地層は、ドレイン電極とソース電極の間の全範囲に亘ってチャネル層下に設けられている。このため、ドレイン電極とソース電極の間の２次元電子ガス層の電子に対するポテンシャルは、下地層のアルミニウムの組成比及び膜厚に依存して一様に上昇する。特許文献１の技術では、ゲート閾値電圧を上昇させようとすると、ゲート部の下方以外の領域に対応する２次元電子ガス層の電子に対するポテンシャルも上昇するので、オン抵抗も上昇する。すなわち、特許文献１の技術では、閾値電圧とオン抵抗の間にトレードオフの関係が存在する。
【０００７】
本明細書で開示される技術は、ヘテロ接合を有する半導体装置において、高い閾値電圧と低いオン抵抗を両立させることを目的としている。
【課題を解決するための手段】
【０００８】
本明細書で開示される半導体装置は、半導体のチャネル層、半導体の電子供給層、ドレイン電極、ソース電極、ゲート部、及び半導体の下地領域を備えている。電子供給層は、チャネル層上に設けられており、チャネル層とヘテロ接合する。ドレイン電極は、チャネル層に形成される２次元電子ガス層の第１部分に接続する。ソース電極は、２次元電子ガス層の第１部分とは異なる第２部分に接続する。ゲート部は、ドレイン電極とソース電極の間に配置されており、チャネル層と電子供給層のヘテロ接合面に対向する。下地領域は、チャネル層に埋設されている埋設部分を有しており、チャネル層のバンドギャップ幅よりも実質的に広いバンドギャップ幅である。ヘテロ接合に平行な所定断面には、下地領域の埋設部分が現れる第１範囲と、チャネル層の一部が現れる第２範囲が存在している。第１範囲は、平面視したときに、ゲート部の存在範囲の少なくとも一部を含む。第２範囲は、平面視したときに、ゲート部とドレイン電極の間の少なくとも一部を含んでもよい。第２範囲は、平面視したときに、ゲート部とソース電極の間の少なくとも一部を含んでもよい。又は、第２範囲は、平面視したときに、ゲート部とドレイン電極の間の少なくとも一部、及びゲート部とソース電極の間の少なくとも一部の双方を含んでもよい。
【０００９】
上記態様の半導体装置によると、２次元電子ガス層のポテンシャルに影響を与える下地領域の埋設部分が、ゲート部の下方に選択的に設けられている。このため、ゲート部の下方の２次元電子ガス層の電子に対するポテンシャルを選択的に上昇させることができる。これにより、上記態様の半導体装置では、高い閾値電圧と低いオン抵抗を両立させることができる。
【図面の簡単な説明】
【００１０】
【図１】ＨＦＥＴ１の要部断面図を模式的に示す。
【図２】ＨＦＥＴ１の他の一例の要部断面図を模式的に示す。
【図３】図１のIII-III線に対応した要部断面図を模式的に示す。
【図４】ＨＦＥＴ１の他の一例の要部断面図を模式的に示す。
【図５】図４のＨＦＥＴ１の下地領域の要部拡大断面図を模式的に示す。
【図６】ＨＦＥＴ１の製造工程時の要部断面図を模式的に示す。
【図７】ＨＦＥＴ１の製造工程時の要部断面図を模式的に示す。
【図８】ＨＦＥＴ１の製造工程時の要部断面図を模式的に示す。
【図９】ＨＦＥＴ１の製造工程時の要部断面図を模式的に示す。
【図１０】ＨＦＥＴ１の製造工程時の要部断面図を模式的に示す。
【図１１】ＨＦＥＴ２の要部断面図を模式的に示す。
【図１２】ＨＦＥＴ２の製造工程時の要部断面図を模式的に示す。
【図１３】ＨＦＥＴ２の製造工程時の要部断面図を模式的に示す。
【図１４】ＨＦＥＴ２の製造工程時の要部断面図を模式的に示す。
【発明を実施するための形態】
【００１１】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）本明細書で開示される半導体装置の一例は、半導体のチャネル層、半導体の電子供給層、ドレイン電極、ソース電極、ゲート部、及び半導体の下地領域を備えていてもよい。電子供給層は、チャネル層上に設けられており、チャネル層とヘテロ接合してもよい。チャネル層と電子供給層の間には、必要に応じて、他の半導体層が設けられていてもよい。電子供給層のバンドギャップ幅は、チャネル層のバンドギャップ幅よりも広くてもよい。ドレイン電極は、チャネル層に形成される２次元電子ガス層の第１部分に接続してもよく、オーミック接続するのが望ましい。ソース電極は、２次元電子ガス層の第１部分とは異なる第２部分に接続してもよく、オーミック接続するのが望ましい。ゲート部は、ドレイン電極とソース電極の間に配置されており、チャネル層と電子供給層のヘテロ接合面に対向してもよい。ゲート部には、ショットキー型、及び絶縁ゲート型が含まれる。下地領域は、チャネル層に埋設されている埋設部分を有していてもよい。また、下地領域は、チャネル層のバンドギャップ幅よりも実質的に広いバンドギャップ幅の半導体であってもよい。下地領域の一部が埋設部分であってもよく、下地領域の全体が埋設部分であってもよい。ヘテロ接合に平行な所定断面には、下地領域の埋設部分が現れる第１範囲と、チャネル層の一部が現れる第２範囲が存在していてもよい。ここで、ヘテロ接合に平行な所定断面とは、下地領域の埋設部分が含む深さで切断したときの断面である。第１範囲は、平面視したときに、ゲート部の存在範囲の少なくとも一部を含むように配置されていてもよい。なお、第１範囲は、ゲート部の存在範囲に含まれるのが望ましい。第２範囲は、平面視したときに、ゲート部とドレイン電極の間の少なくとも一部を含むように配置されていてもよい。第２範囲は、平面視したときに、ゲート部とソース電極の間の少なくとも一部を含むように配置されていてもよい。又は、第２範囲は、平面視したときに、ゲート部とドレイン電極の間の少なくとも一部、及びゲート部とソース電極の間の少なくとも一部の双方を含むように配置されていてもよい。なお、第２範囲は、平面視したときに、ゲート部とドレイン電極の間の少なくとも一部を含むように配置されているのが望ましい。
（第２特徴）本明細書で開示される半導体装置は、チャネル層下に設けられている防止層をさらに備えていてもよい。ここで、下地領域は、ドレイン電極側の第１側面、ソース電極側の第２側面、第１側面と第２側面の間を延びている下面を有していてもよい。防止層は、第１側面、第２側面、及び下面の少なくともいずれか１つの面に接触しており、下地領域の下方を経由する電流を遮断するように構成されていてもよい。この態様の半導体装置によると、下地領域の下方を経由して流れるリーク電流を抑制することができる。
（第３特徴）チャネル層、電子供給層、及び下地領域の半導体は、窒化物半導体であってもよい。
（第４特徴）第３特徴において、下地領域の半導体は、化学式ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表されてもよい。この下地領域では、アルミニウムの組成比を増加させることで、バンドギャップ幅を増加させることができる。
（第５特徴）第４特徴において、下地領域に含まれるアルミニウムの組成比が、少なくとも一方向に沿って変化していてもよい。なお、下地領域に含まれるアルミニウムの組成比は、連続的に変化していてもよく、非連続的に（ステップ状に）変化していてもよい。この態様の半導体装置では、下地領域のアルミニウムの組成比が適宜調整されることで、格子不整合に起因して下地領域に加わる歪みが抑えられる。
（第６特徴）第５特徴において、下地領域には、アルミニウムを含む第１膜とアルミニウムを含まない第２膜が繰り返し設けられていてもよい。この態様の半導体装置では、アルミニウムを含まない第２膜が断続的に設けられることによって、格子不整合に起因して下地領域に加わる歪みの蓄積が抑えられる。
（第７特徴）第６特徴において、第１膜が第２膜よりも厚くてもよい。下地領域の実質的なバンドギャップ幅が広くなるので、ゲート閾値電圧を高くすることができる。
【実施例１】
【００１２】
図１に示されるように、ヘテロ接合電界効果トランジスタ１（以下、ＨＦＥＴ１という）は、基板１１、バッファ層１２、ＧａＮ層１３、防止層１４、チャネル層１５、電子供給層１６、キャップ層１７、及びパッシベーション層１８を備えている。
【００１３】
基板１１は、その表面に窒化物半導体を形成することが可能な材料であり、一例では、シリコン、サファイア、炭化珪素が用いられる。バッファ層１２は、基板１１の上面に接触して設けられており、基板１１とＧａＮ層１３の間の格子不整合を緩和するための層である。ＧａＮ層１３は、バッファ層１２の上面に接触して設けられており、その材料がノンドープの窒化ガリウム（ＧａＮ）の単結晶である。防止層１４は、ＧａＮ層１３の上面の一部に接触して設けられており、その材料が窒化アルミニウム（ＡｌＮ）の単結晶である。換言すると、防止層１４は、チャネル層１５の下面の一部に接触して設けられている。
【００１４】
チャネル層１５は、防止層１４の上面及び後述する下地領域２４の上面に接触して設けられており、その材料がノンドープの窒化ガリウム（ＧａＮ）の単結晶である。一例では、チャネル層１５の厚みは、防止層１４上において約０．４μｍであり、下地領域２４上において約５ｎｍである。電子供給層１６は、チャネル層１５の上面に接触して設けられており、その材料がノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）の単結晶である。一例では、電子供給層１６のアルミニウムの組成比が約０．２５であり、その厚みが約１５ｎｍである。チャネル層１５と電子供給層１６は、ヘテロ接合を構成している。図中破線で示すように、チャネル層１５と電子供給層１６のヘテロ接合面のうち、チャネル層１５内には２次元電子ガス層が形成される。
【００１５】
キャップ層１７は、電子供給層１６の上面に接触して設けられており、その材料がノンドープの窒化ガリウム（ＧａＮ）の単結晶である。一例では、キャップ層１７の厚みは、約２ｎｍである。キャップ層１７は、コラプス現象を抑えるために設けられており、電荷が電子供給層１６又はチャネル層１５に蓄積するのを抑制する。パッシベーション層１８は、キャップ層１７上に設けられており、その材料が窒化シリコン（ＳｉＮ）のＣＶＤ膜である。
【００１６】
ＨＦＥＴ１はさらに、ドレイン電極２１、ゲート部２２、ソース電極２３、及び下地領域２４を備えている。
【００１７】
ドレイン電極２１は、パッシベーション層１８、キャップ層１７、電子供給層１６を貫通してチャネル層１５に接触しており、その材料がチタン（Ｔｉ）とアルミニウム（Ａｌ）を積層したものである。ドレイン電極２１は、チャネル層１５に形成される２次元電子ガス層の一部にオーミック接続している。ソース電極２３も同様に、パッシベーション層１８、キャップ層１７、電子供給層１６を貫通してチャネル層１５に接触しており、その材料がチタン（Ｔｉ）とアルミニウム（Ａｌ）を積層したものである。ソース電極２３は、チャネル層１５に形成される２次元電子ガス層の一部にオーミック接続している。
【００１８】
ゲート部２２は、ドレイン電極２１とソース電極２３の間に配置されており、チャネル層１５と電子供給層１６のヘテロ接合面の一部にキャップ層１７を介して対向している。ゲート部２２は、ショットキー型であり、その材料がニッケル（Ｎｉ）である。ゲート部２２は、キャップ層１７の表面に接触して設けられているが、この例に代えて、キャップ層１７の一部を除去して電子供給層１６の表面に接触して設けられていてもよい。また、図２に示すように、ゲート部２２は、絶縁ゲート型であってもよい。絶縁ゲート型のゲート部２２は、絶縁ゲート膜２２ａと、絶縁ゲート膜２２ａで被覆されているゲート電極２２ｂを有する。絶縁ゲート型のゲート部２２も、キャップ層１７の一部を除去して電子供給層１６の表面に接触して設けられていてもよい。
【００１９】
下地領域２４は、ＧａＮ層１３と防止層１４とチャネル層１５に埋設して設けられている。下地領域２４は、その材料が窒化アルミニウムガリウム（ＡｌＧａＮ）の単結晶である。一例では、下地領域２４のアルミニウム組成比が約０．２５であり、その厚みが約０．５μｍである。
【００２０】
下地領域２４は、ドレイン側のドレイン側面２４Ｄ、ソース側のソース側面２４Ｓ、ドレイン側面２４Ｄとソース側面２４Ｓの間を延びている上面２４Ｕ及び下面２４Ｂを有している。下地領域２４のうち、チャネル層１５に埋設して設けられている部分を特に埋設部分２４ａという。具体的には、埋設部分２４ａは、ドレイン側面２４Ｄの一部、ソース側面２４Ｓの一部、及び上面２４Ｕで構成されており、チャネル領域１５に囲まれている部分をいう。また、下地領域２４の埋設部分２４ａは、チャネル層１５と電子供給層１６のヘテロ接合面に最も接近する部分である。
【００２１】
下地領域２４のアルミニウム組成比と厚みは、チャネル層１５と電子供給層１６のヘテロ接合面近傍に形成される２次元電子ガス層のポテンシャルに影響する。ＨＦＥＴ１では、下地領域２４上に対応する２次元電子ガス層のポテンシャルが、ゲート部２２に電圧が印加されていないときに（接地電圧のときに）、フェルミレベルよりも上側となるように、下地領域２４のアルミニウム組成比と厚みが調整される。
【００２２】
図３に、チャネル層１５と電子供給層１６のヘテロ接合に平行な断面（図１のIII-III線断面）を示す。また、図３には、ＨＥＭＴ１を平面視したときの、ドレイン電極２１、ゲート部２２、及びソース電極２３の存在範囲を破線で示す。この断面には、下地領域２４の埋設部分２４ａが現れる第１範囲２４ａと、チャネル層１５の一部が現れる第２範囲１５が存在している。図３に示されるように、第１範囲２４ａは、ゲート部２２の存在範囲と一致するように配置されている。第２範囲１５は、ゲート部２２とドレイン電極２１の間、及びゲート部２２とソース電極２３の間を含むように配置されている。
【００２３】
次に、ＨＦＥＴ１の動作を説明する。ドレイン電極２１に正電圧が印加され、ソース電極２３に接地電圧が印加され、ゲート部２２に接地電圧が印加される状態では、ゲート部２２と下地領域２４の間に存在するヘテロ接合近傍の２次元電子ガス層のポテンシャルがフェルミレベルよりも上側となる。このため、ゲート部２２に接地電圧が印加される状態では、ゲート部２２と下地領域２４の間において２次元電子ガス層の一部が遮断されており、ＨＦＥＴ１はオフとなる。このように、ＨＦＥＴ１は、ノーマリオフで動作する。
【００２４】
ゲート部２２に所定の正電圧が印加されると、ゲート部２２と下地領域２４の間に存在するヘテロ接合近傍の２次元電子ガス層のポテンシャルがフェルミレベルよりも下側になる。このため、ゲート部２２に所定の正電圧が印加される状態では、２次元電子ガス層がドレイン電極２１とソース電極２３の間で連続するので、ＨＦＥＴ１はオンとなる。ＨＦＥＴ１では、下地領域２４がゲート部２２の下方に選択的に配置されている。このため、ゲート部２２とドレイン電極２１の間の２次元電子ガス層、及びゲート部２２とソース電極２３の間の２次元電子ガス層のポテンシャルは低く、電子密度が濃い。したがって、ＨＦＥＴ１のオン抵抗は低い。このように、ＨＦＥＴ１では、下地領域２４がゲート部２２の下方に選択的に設けられていることによって、ノーマリオフ動作と低いオン抵抗を両立することができる。
【００２５】
また、ＨＦＥＴ１では、下地領域２４のドレイン側面２４Ｄ及びソース側面２４Ｓに接触するように防止層１４が設けられている。このため、ＨＦＥＴ１では、リーク電流に対しても対策が施されている。ここで、防止層１４が設けられていない場合を仮定する。この場合、下地領域２４とＧａＮ層１３がヘテロ接合を構成しているので、下地領域２４の下面２４ＢとＧａＮ層１３のヘテロ接合面に２次元電子ガス層が形成される。このため、下地領域２４の下方を経由して流れるリーク電流が懸念される。ＨＦＥＴ１では、絶縁体の防止層１４が設けられており、このようなリーク電流を抑制する。なお、この例のＨＦＥＴ１では、防止層１４の材料に窒化アルミニウムが用いられている。防止層１４の材料は、電子の流れを防止できるものであればよく、例えば、ｐ型の窒化ガリウム、炭素ドープの窒化ガリウム、又は窒化アルミニウムガリウムを用いてもよい。
【００２６】
図４に示すように、ＨＦＥＴ１の下地領域２４が多層構造であってもよい。図５に、多層構造の下地領域２４の拡大断面図を模式的に示す。この例の下地領域２４では、符号２４ａ，２４ｃ，２４ｅの材料が窒化アルミニウムガリウム（ＡｌＧａＮ）の単結晶であり、符号２４ｂ，２４ｄ，２４ｆが窒化ガリウム（ＧａＮ）の単結晶である。一例では、窒化アルミニウムガリウム膜２４ａ，２４ｃ，２４ｅのアルミニウムの組成比が約０．２５であり、その厚み２４Ｗａが約３０ｎｍである。一例では、窒化ガリウム膜２４ｂ，２４ｄ，２４ｆの厚み２４Ｗｂは、約１０ｎｍである。このような多層構造の下地領域２４のバンドギャップ幅も、チャネル領域１５のバンドギャップ幅よりも実質的に広いと評価することができる。
【００２７】
多層構造の下地領域２４では、窒化ガリウム膜２４ｂ，２４ｄ，２４ｆが断続的に設けられているので、格子不整合に起因して下地領域２４に加わる歪みの蓄積が抑えられる。このため、アルミニウムの組成比が高く、厚みが厚い下地領域２４を構成することができる。この結果、ゲート部２２の閾値をより高くすることができる。
【００２８】
（ＨＦＥＴ１の製造方法）
図４に示す多層構造の下地領域２４を備えたＨＦＥＴ１の製造方法を説明する。まず、図６に示されるように、基板１１、バッファ層１２、ＧａＮ層１３、防止層１４及びチャネル層１５の一部が積層した積層体を準備する。この積層体は、ＭＯＣＶＤ技術を利用して、基板１１上に結晶成長させることで形成することができる。
【００２９】
次に、図７に示されるように、チャネル層１５の表面にマスク層３２をパターニングした後に、ＲＩＥ技術を利用して、チャネル層１５の表面の一部から防止層１４を貫通してＧａＮ層１３に達するトレンチを形成する。マスク層３２は、トレンチ形成後に除去される。
【００３０】
次に、図８に示されるように、ＭＯＣＶＤ技術を利用して、窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）の膜を交互に結晶成長させる。これにより、トレンチ内には、窒化アルミニウムガリウム膜２４ａ，２４ｃ，２４ｅと窒化ガリウム膜２４ｂ，２４ｄ，２４ｆの多層構造が充填される。
【００３１】
次に、図９に示されるように、エッチング技術を利用して、チャネル層１５上に堆積した窒化アルミニウムガリウム膜２４ａ，２４ｃ，２４ｅ及び窒化ガリウム膜２４ｂ，２４ｄ，２４ｆを除去する。
【００３２】
次に、図１０に示されるように、ＭＯＣＶＤ技術を利用して、チャネル層１５の一部、電子供給層１６、及びキャップ層１７を結晶成長させる。
【００３３】
その後は、エッチング技術及び蒸着技術を利用して、ドレイン電極２１、ゲート部２２、ソース電極２３、及びパッシベーション層１８を形成し、ＨＦＥＴ１が完成する。
【実施例２】
【００３４】
図１１に示されるように、ＨＦＥＴ２は、図１のＨＦＥＴ１と比較すると、防止層１１４と下地領域１２４に特徴を有する。他の構成は同一なので、それらの説明を省略する。
【００３５】
防止層１１４は、ＧａＮ層１３の上面の全体に接触して設けられており、その材料が窒化アルミニウム（ＡｌＮ）の単結晶である。
【００３６】
下地領域１２４は、その全体がチャネル層１５に埋設して設けられている。すなわち、下地領域１２４は、その全体が埋設部分１２４ａでもある。下地領域１２４の材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）の単結晶である。一例では、下地領域１２４のアルミニウム組成比が約０．２５であり、その厚みが約０．５μｍである。ＨＦＥＴ２も同様に、下地領域１２４がゲート部２２の下方に選択的に設けられていることによって、ノーマリオフ動作と低いオン抵抗を両立することができる。
【００３７】
また、ＨＦＥＴ２では、絶縁体の防止層１１４が下地領域１２４の下面に接触して設けられており、下地領域１２４の下方を経由して流れるリーク電流に対しても対策が施されている。なお、防止層１１４の材料は、電子の流れを防止できるものであればよく、例えば、ｐ型の窒化ガリウム、炭素ドープの窒化ガリウム、又は窒化アルミニウムガリウムを用いてもよい。
【００３８】
（ＨＦＥＴ２の製造方法）
図１２に示されるように、基板１１、バッファ層１２、ＧａＮ層１３、防止層１１４及び下地領域１２４が積層した積層体を準備する。この積層体は、ＭＯＣＶＤ技術を利用して、基板１１上に結晶成長させることで形成することができる。
【００３９】
次に、図１３に示されるように、下地領域１２４の表面にマスク層３４をパターニングした後に、ＲＩＥ技術を利用して、下地領域１２４の一部を除去する。マスク層３４は、下地領域１２４の一部を除去した後に除去される。
【００４０】
次に、図１４に示されるように、ＭＯＣＶＤ技術を利用して、チャネル層１５、電子供給層１６、及びキャップ層１７を結晶成長させる。
【００４１】
その後は、エッチング技術及び蒸着技術を利用して、ドレイン電極２１、ゲート部２２、ソース電極２３、及びパッシベーション層１８を形成し、ＨＦＥＴ２が完成する。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１１：基板
１２：バッファ層
１３：ＧａＮ層
１４，１１４：防止層
１５：チャネル層
１６：電子供給層
１７：キャップ層
１８：パッシベーション層
２１：ドレイン電極
２２：ゲート部
２３：ソース電極
２４，１２４：下地領域
２４ａ，１２４ａ：埋設部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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