(57)【要約】  【課題】データ処理装置に搭載されたＡＳＩＣの開発期間の短縮化や流用性を向上させつつ、高速にメモリーチェックを行う。  【解決手段】データ処理装置は、複数の端子を有するＡＳＩＣと、複数の端子を有する半導体メモリーと、ＡＳＩＣ側の端子と半導体メモリー側の端子とを接続するための信号線と、ＡＳＩＣ側の送信用端子からの複数の信号線と接続され、いずれかの信号線の信号を出力し、予め定められた半導体メモリー側の受信用端子に信号を入力する第１選択出力回路と、を含み、ＡＳＩＣは隣り合うＡＳＩＣ側の端子１の信号レベルを異ならせたデータである第１チェック用データを半導体メモリーに対して送信し、半導体メモリーは第１チェック用データに応答するデータである第１応答データをＡＳＩＣに対して送信し、ＡＳＩＣは半導体メモリーからの第１応答データに基づき異常の有無を判断する。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数の端子を有するＡＳＩＣと、
複数の端子を有する半導体メモリーと、
前記ＡＳＩＣ側の端子と前記半導体メモリー側の端子とを接続するための信号線と、
前記ＡＳＩＣ側の送信用端子に接続された複数の前記信号線に接続され、いずれかの前記信号線の信号を出力し、予め定められた前記半導体メモリー側の受信用端子に信号を入力する第１選択出力回路と、を含み、
前記ＡＳＩＣは半導体メモリーのメモリーチェック処理のためのデータであって、隣り合う前記ＡＳＩＣ側の端子の信号レベルを異ならせたデータである第１チェック用データを前記半導体メモリーに対して送信し、
前記半導体メモリーは前記第１チェック用データに応答するデータである第１応答データを前記ＡＳＩＣに対して送信し、
前記ＡＳＩＣは前記半導体メモリーからの前記第１応答データに基づき異常の有無を判断することを特徴とするデータ処理装置。
【請求項２】
前記半導体メモリー側の送信用端子に接続された複数の前記信号線に接続され、いずれかの前記信号線の信号を出力し、予め定められた前記ＡＳＩＣ側の受信用端子に信号を入力する第２選択出力回路を含むことを特徴とする請求項１記載のデータ処理装置。
【請求項３】
前記ＡＳＩＣは前記第１チェック用データを送信するたびに、前記ＡＳＩＣ側の前記端子の信号レベルを変化させ、１回の前記メモリーチェック処理で、４回、前記第１チェック用データを前記半導体メモリーに送信することを特徴する請求項１又は２に記載のデータ処理装置。
【請求項４】
前記ＡＳＩＣは複数の前記ＡＳＩＣ側の端子のグループのうち、１つの前記ＡＳＩＣ側の端子の信号レベルをＨｉｇｈとする第２チェック用データを、Ｈｉｇｈのレベルとする前記ＡＳＩＣ側の端子を変えつつ、複数回、前記半導体メモリーに対して送信し、
前記半導体メモリーは前記第２チェック用データに応答するデータである第２応答データを前記ＡＳＩＣに対して送信し、
前記ＡＳＩＣは前記半導体メモリーからの前記第２応答データに基づき異常の有無を判断することを特徴とする請求項１乃至３のいずれか１項に記載のデータ処理装置。
【請求項５】
請求項１乃至４のいずれか１項に記載のデータ処理装置を含むことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡＳＩＣを用いて半導体メモリーとの接続での異常をチェックするためのメモリーチェック処理を行うデータ処理装置に関する。このデータ処理装置を含む画像形成装置に関する。
【背景技術】
【０００２】
画像形成装置などには、半導体メモリー（例えば、ＲＡＭ）が搭載される。そして、主電源投入時などの起動のとき、半導体メモリーに信号線がきちんと接続されているか、信号線に異常がないか等、チェック処理を行う場合がある。このようなチェック処理に関しデータ伝送経路に異常が発生したことを検出する技術が特許文献１に記載されている。
【０００３】
具体的に、特許文献１には、プリント配線基板上に搭載され、搭載される回路部品間がプリント配線により電気的に接続され、出力ポートを介して、シリアルデータを出力可能に構成されるワンチップマイクロコンピューターと、このマイクロコンピューターより出力されるシリアルデータを受信して所定ビット数のパラレルデータに変換し、パラレルデータの出力制御がマイクロコンピューターより与えられる制御信号により行われるシリアル／パラレル変換回路とで構成され、シリアル／パラレル変換回路のパラレルデータ送信用端子における、最上位側から１ビット以上の端子を、マイクロコンピューターの入力ポートに接続し、マイクロコンピューターは、所定ビット数のシリアルデータ出力を完了した場合に、入力ポートを介して与えられるデータ値が対応する出力データ値と不一致であれば異常を判定するマイクロコンピューターシステムが記載されている。この構成により、マイクロコンピューターの入力ポートを介して与えられるデータ値と対応する出力データ値の不一致によって、経路中の断線などの故障発生や異常を検出しようとする（特許文献１：請求項１、段落［０００６］等参照）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２３３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
機器の起動時や起動後での誤動作を無くしたり、差し込み等により基板に取り付けられた半導体メモリーの接触不良による問題発生を回避したりするため、機器の起動時などに使用前のメモリーチェックが行われる。
【０００６】
ここで、メモリーチェックの全ての処理をＣＰＵに行わせることも可能である。しかし、ＣＰＵ等は他の処理も行っていることなどから、ＣＰＵ等に処理を行わせると、処理に時間がかかる。特許文献１の技術でもワンチップマイクロコンピューターがメモリーチェックの処理などを行うため、メモリーチェックの処理に時間がかかるという問題がある。
【０００７】
又、メモリーチェックを行う場合、例えば、メモリーにメモリーチェック用の信号（メモリーチェック用データ）を入力し、信号の入力に応じたメモリーの出力（応答）が異常のない場合に出力されるメモリーの出力（応答データ）と一致するか否かにより、異常の有無が判定される。このように、異常の有無を判定するデバイスの端子と信号線により接続すべきメモリー側の端子は決まっている。
【０００８】
ここで、ＡＳＩＣに設けられた端子の並び順は固定のものであり、端子の並び順は変更できない。そのため、ＡＳＩＣ開発時には、接続すべき端子の順番の食い違い等が生じないように、半導体メモリーなどのＡＳＩＣに接続されるデバイスの端子の並び順を全て考慮した上でＡＳＩＣの設計がなされる。このような背景から、ＡＳＩＣやＡＳＩＣを含むデータ処理装置の開発期間が長くなる傾向がある。しかし、開発期間の短縮化を図ることが望ましい。又、ＡＳＩＣに設けられた端子の並び順は固定なので、同じＡＳＩＣを他の機種に流用しようとしても、ＡＳＩＣの端子の並び順が流用先の機種に適合するなどの条件が満たされなくては流用できない。そのため、ＡＳＩＣの流用性を高めることも望ましい。
【０００９】
本発明は上記従来技術の問題点に鑑みてなされたものであり、データ処理装置に搭載されたＡＳＩＣの開発期間の短縮化や流用性を向上させつつ、データ処理装置で高速に接続不良や信号線のショートやメモリーの故障等の異常を検出するメモリーチェックを行うことを課題とする。
【課題を解決するための手段】
【００１０】
上記課題解決のため、請求項１に係るデータ処理装置は、複数の端子を有するＡＳＩＣと、複数の端子を有する半導体メモリーと、前記ＡＳＩＣ側の端子と前記半導体メモリー側の端子とを接続するための信号線と、前記ＡＳＩＣ側の送信用端子に接続された複数の前記信号線に接続され、いずれかの前記信号線の信号を出力し、予め定められた前記半導体メモリー側の受信用端子に信号を入力する第１選択出力回路と、を含み、前記ＡＳＩＣは半導体メモリーのメモリーチェック処理のためのデータであって、隣り合う前記ＡＳＩＣ側の端子の信号レベルを異ならせたデータである第１チェック用データを前記半導体メモリーに対して送信し、前記半導体メモリーは前記第１チェック用データに応答するデータである第１応答データを前記ＡＳＩＣに対して送信し、前記ＡＳＩＣは前記半導体メモリーからの前記第１応答データに基づき異常の有無を判断することとした。
【００１１】
この構成によれば、ＡＳＩＣは隣り合うＡＳＩＣ側の端子の信号のレベルを異ならせたデータである第１チェック用データを半導体メモリーに対して送信し、半導体メモリーは第１チェック用データに応答するデータである第１応答データをＡＳＩＣに対して送信し、ＡＳＩＣは半導体メモリーからの第１応答データに基づき異常の有無を判断する。これにより、ＡＳＩＣは第１チェック用データに対する応答として、正しい第１応答データが半導体メモリーから反ってくるか否かにより、信号線と半導体メモリーとの接続不良や、信号線のショートや、メモリーの故障といった異常を検出することができる（メモリーチェック）。又、メモリーチェックにＣＰＵを用いないので、メモリーチェックの処理を高速に行うことができる。
【００１２】
又、この構成によれば、データ処理装置はＡＳＩＣ側の送信用端子に接続された複数の信号線に接続され、いずれかの信号線の信号を出力し、予め定められた半導体メモリー側の受信用端子に信号を入力する第１選択出力回路と、を含む。これにより、半導体メモリーの受信用端子と信号線で接続されるＡＳＩＣの送信用端子を、ＡＳＩＣの完成後でも、切り換えることができる。従って、ＡＳＩＣの送信用端子の並び順を半導体メモリーの受信用端子の並び順に完全に対応させなくても、ＡＳＩＣの送信用端子と半導体メモリーの受信用端子を適切に接続することができる。又、ＡＳＩＣの開発、設計時にＡＳＩＣの送信用端子の並び順を定めるまでに、様々な事情を細かく、完全に検討しきる必要がなくなり、ＡＳＩＣの開発期間を短くすることができる。又、第１選択出力回路によって、ＡＳＩＣの完成後でも送信用端子を任意の半導体メモリーの受信用端子に接続できるので半導体メモリーの端子の並び順を問わず、データ処理装置に多様なＡＳＩＣを用いることができる。又、ＡＳＩＣの流用性を高めることができる。
【００１３】
又、請求項２に係る発明は、請求項１の発明において、前記半導体メモリー側の送信用端子に接続された複数の前記信号線に接続され、いずれかの前記信号線の信号を出力し、予め定められた前記ＡＳＩＣ側の受信用端子に信号を入力する第２選択出力回路を含むこととした。
【００１４】
この構成によれば、半導体メモリー側の送信用端子に接続された複数の信号線に接続され、いずれかの信号線の信号を出力し、予め定められたＡＳＩＣ側の受信用端子に信号を入力する第２選択出力回路を含む。これにより、半導体メモリーの送信用端子と信号線で接続されるＡＳＩＣの受信用端子を、ＡＳＩＣの完成後でも、切り換えることができる。従って、ＡＳＩＣの受信用端子の並び順を半導体メモリーの送信用端子の並び順に完全に対応させなくても、ＡＳＩＣの受信用端子と半導体メモリーの送信用端子を適切に接続することができる。又、ＡＳＩＣの開発、設計時にＡＳＩＣの受信用端子の並び順を定めるまでに、様々な事情を細かく、完全に検討しきる必要がなくなり、ＡＳＩＣの開発期間を短くすることができる。又、第２選択出力回路によって、ＡＳＩＣの完成後でも受信用端子を任意の半導体メモリーの送信用端子に接続できるので半導体メモリーの端子の並び順を問わず、多様なＡＳＩＣをデータ処理装置に用いることができる。又、ＡＳＩＣの流用性を高めることができる。
【００１５】
又、請求項３に係る発明は、請求項１又は２の発明において、前記ＡＳＩＣは前記第１チェック用データを送信するたびに、前記ＡＳＩＣ側の前記端子の信号レベルを変化させ、１回の前記メモリーチェック処理で、４回、前記第１チェック用データを前記半導体メモリーに送信することとした。
【００１６】
この構成によれば、ＡＳＩＣは第１チェック用データを送信するたびに、ＡＳＩＣ側の端子の信号レベルを変化させ、１回のメモリーチェック処理で、４回、第１チェック用データを半導体メモリーに送信する。このように、ＡＳＩＣはメモリーの異常の有無を判断するうえで、十分な回数である４回だけ、第１チェック用データを送信する。これにより、ＡＳＩＣは４回、メモリーからの第１応答データを確認するだけでメモリーチェックを終えることができる。従って、メモリーチェックを高速に行うことができる。
【００１７】
又、請求項４に係る発明は、請求項１乃至３の発明において、前記ＡＳＩＣは複数の前記ＡＳＩＣ側の端子のグループのうち、１つの前記ＡＳＩＣ側の端子の信号レベルをＨｉｇｈとする第２チェック用データを、Ｈｉｇｈのレベルとする前記ＡＳＩＣ側の端子を変えつつ、複数回、前記半導体メモリーに対して送信し、前記半導体メモリーは前記第２チェック用データに応答するデータである第２応答データを前記ＡＳＩＣに対して送信し、前記ＡＳＩＣは前記半導体メモリーからの前記第２応答データに基づき異常の有無を判断することとした。
【００１８】
この構成によれば、ＡＳＩＣは複数のＡＳＩＣ側の端子のグループのうち、１つのＡＳＩＣ側の端子の信号レベルをＨｉｇｈとする第２チェック用データを、ＨｉｇｈのレベルとするＡＳＩＣ側の端子を変えつつ、複数回、半導体メモリーに対して送信する。これにより、ＡＳＩＣは信号線間のショートの有無を検出することができる。
【００１９】
又、請求項５に係る画像形成装置は、請求項１乃至４のいずれか１項に記載のデータ処理装置を含むこととした。
【００２０】
この構成によれば、信号線と半導体メモリーとの接続不良や、信号線のショートや、メモリーの故障といった異常を検出するメモリーチェックの処理が高速に行われる画像形成装置を提供することができる。
【発明の効果】
【００２１】
上述したように、本発明によれば、接続不良や信号線のショートやメモリーの故障等の異常を検出するメモリーチェックを、ＡＳＩＣを用いて高速に行うことができる。又、ＡＳＩＣの開発期間の短縮化や流用性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】複合機の一例を示す模型的正面断面図である。
【図２】複合機の構成の一例を示すブロック図である。
【図３】データ処理装置の一例を示すブロック図である。
【図４】メモリーチェック処理でのＡＳＩＣが半導体メモリーに入力するデータの一例を示す説明図である。
【図５】メモリーチェック処理でのＡＳＩＣが半導体メモリーに入力するデータの一例を示す説明図である。
【図６】メモリーチェック処理の流れの一例を示すフローチャートである。
【発明を実施するための形態】
【００２３】
以下、図１〜図６を用いて、本発明の実施形態に係るデータ処理装置１００と、データ処理装置１００を含む複合機１０１（画像形成装置に相当）を説明する。尚、本発明を画像形成装置のみへの適用に限定する趣旨ではない。又、本実施の形態に記載されている構成、配置等の各要素は、発明の範囲を限定するものではなく単なる説明例にすぎない。
【００２４】
（画像形成装置）
次に、図１に基づき、実施形態に係る複合機１０１の概略を説明する。図１は複合機１０１の一例を示す模型的正面断面図である。
【００２５】
図１に示すように、本実施形態の複合機１０１は最上部に原稿搬送部３ａを有する。複合機１０１本体には、画像読取部３ｂ、操作パネル４が設けられる。又、複合機１０１内には、給紙部５ａ、搬送部５ｂ、画像形成部６ａ、定着部６ｂが含まれる。
【００２６】
原稿搬送部３ａは原稿の複写時、原稿載置トレイ３１に積載された原稿を１枚ずつ、自動的、連続的に、画像読取部３ｂの読み取り位置（送り読取用コンタクトガラス３２）に向けて搬送する。画像読取部３ｂは原稿を読み取り、原稿の画像データを生成する。画像読取部３ｂの上面には、送り読取用コンタクトガラス３２と載置読取用コンタクトガラス３３が設けられる。又、画像読取部３ｂ内には露光ランプ、ミラー、レンズ、イメージセンサ（例えば、ＣＣＤ）等の光学系部材（不図示）が設けられる。
【００２７】
図１に破線で示すように、操作パネル４は、複合機１０１の正面上方に設けられる。そして、操作パネル４は複合機１０１の状態や各種メッセージを表示する表示部４１を備える。例えば、表示部４１は液晶表示パネルである（他の方式の表示パネルでもよい）。そして、表示部４１は機能の選択、設定や文字入力等を行うためのキーを１又は複数表示できる。又、表示部４１の上面にタッチパネル４２が設けられる。タッチパネル４２は、表示部４１で押下された部分の位置、座標を検出するためのものである。又、操作パネル４には、コピー等の各種機能の実行開始を指示するためのスタートキー４３等、各種のハードキーも設けられる。
【００２８】
給紙部５ａは複数の用紙（例えば、コピー用紙、普通紙、再生紙、厚紙、ＯＨＰシート等の各種シート）を収容するカセット５１を含む（図１で上方のものに５１ａ、下方のものに５１ｂの符号を付す）。そして、給紙部５ａは用紙を１枚ずつ搬送部５ｂに送り込む。
【００２９】
搬送部５ｂは給紙部５ａから排出トレイ５２まで用紙を搬送する通路である。用紙搬送経路上には画像形成部６ａ、定着部６ｂ等が配される。そして、搬送部５ｂには、用紙の案内のためのガイド５３や、用紙搬送の際に回転駆動する搬送ローラー対５４や、搬送されてくる用紙を画像形成部６ａの手前で待機させ、トナー像形成のタイミングを合わせて用紙を送り出すレジストローラー対５５等が設けられる。
【００３０】
画像形成部６ａは画像データに基づきトナー像を形成し、搬送される用紙にトナー像を転写する。そのため、画像形成部６ａは図１中に示す矢印方向に回転駆動可能に支持された感光体ドラム６１、及び、感光体ドラム６１の周囲に配設された帯電装置６２、露光装置６３、現像装置６４、転写ローラー６５、清掃装置６６等を備える。
【００３１】
まず、感光体ドラム６１は画像形成部６ａの略中心に設けられる。感光体ドラム６１は所定方向に回転駆動する。帯電装置６２は感光体ドラム６１を所定電位に帯電させる。露光装置６３は画像データに基づきレーザ光を出力し、感光体ドラム６１の表面を走査露光して画像データに応じた静電潜像を形成する。尚、画像データは画像読取部３ｂで得られた画像データや、ネットワーク等により接続されるコンピューター２００や相手方ＦＡＸ装置３００（図２参照）から送信された画像データ等が用いられる。
【００３２】
そして、現像装置６４は感光体ドラム６１に形成された静電潜像にトナーを供給して現像する。転写ローラー６５は感光体ドラム６１に圧接し、ニップを形成する。レジストローラー対５５はトナー像にあわせタイミングを図りつつ、用紙をニップに進入させる。用紙進入時、転写ローラー６５には所定の電圧が印加され、用紙に感光体ドラム６１上のトナー像が転写される。清掃装置６６は転写後に感光体ドラム６１に残留するトナーを除去する。
【００３３】
定着部６ｂは用紙に転写されたトナー像を定着させる。本実施形態における定着部６ｂは主として発熱体を内蔵する加熱ローラー６７と加圧ローラー６８を含む。加熱ローラー６７と加圧ローラー６８は圧接しニップを形成する。そして、用紙がこのニップを通過することで、用紙表面のトナーが溶融・加熱され、トナー像が用紙に定着する。トナー定着後の用紙は排出トレイ５２に排出される。
【００３４】
（複合機１０１のハードウェア構成）
次に、図２に基づき、実施形態に係る複合機１０１のハードウェア構成の一例を説明する。図２は複合機１０１の構成の一例を示すブロック図である。
【００３５】
複合機１０１内には、主制御部７が設けられる。主制御部７は複合機１０１の動作を制御する。例えば、主制御部７はＣＰＵ７１、記憶部７２、画像処理部７３等を含む。尚、主制御部７は全体制御や画像処理を行うメイン制御部と、画像形成や各種回転体を回転させるモーター等のＯＮ／ＯＦＦ等を制御するエンジン制御部等、機能ごとに分割して複数種設けられてもよい。
【００３６】
ＣＰＵ７１は中央演算処理装置であって、記憶部７２に格納され、展開されるプログラムやデータに基づき複合機１０１の各部を制御する。記憶部７２は、ＲＯＭ、ＲＡＭ、ＨＤＤ、フラッシュＲＯＭ等の不揮発性と揮発性の記憶装置を組み合わせて構成される。この記憶部７２には、複合機１０１の制御用等の各種のプログラムやデータ、設定データ、画像データ等の各種データを記憶できる。
【００３７】
又、画像処理部７３は印刷を行う画像データや、コンピューター２００（例えば、パーソナルコンピューターやサーバー）や相手方のＦＡＸ装置３００に送信される画像データに対し、各種画像処理を施す。
【００３８】
又、主制御部７は操作パネル４、原稿搬送部３ａ、画像読取部３ｂ、給紙部５ａ、搬送部５ｂ、画像形成部６ａ、定着部６ｂ等の各部と信号線等で接続され、各部、各装置を制御して複合機１０１の動作を制御する。
【００３９】
更に、主制御部７は各種コネクタ、ソケット、通信制御用のチップ等を備えた通信部７４と接続される。通信部７４はネットワークや公衆回線等により複数の外部のコンピューター２００や相手方のＦＡＸ装置３００と接続される。例えば、画像データを含むデータをコンピューター２００や相手方ＦＡＸ装置３００（インターネットＦＡＸでもよい）に送信することができる（スキャナ機能、ＦＡＸ機能）。又、コンピューター２００や相手方ＦＡＸ装置３００からの画像データに基づき印刷を行うこともできる（プリンター機能、ＦＡＸ機能）。このように、複合機１０１は、複写機能、プリンター機能、スキャン機能、ＦＡＸ機能の複数の機能を備える。
【００４０】
（データ処理装置１００）
次に、図３を用いて、本実施形態に係るデータ処理装置１００の一例を説明する。図３はデータ処理装置１００の一例を示すブロック図である。
【００４１】
実施形態に係る複合機１０１にはデータ処理装置１００が含まれる。図３に示すように、データ処理装置１００は基板１００ａと、基板１００ａの上に搭載されたＡＳＩＣ１（Application Specific Integrated Circuit）と半導体メモリー２（例えば、ＲＡＭ）を含む。
【００４２】
例えば、データ処理装置１００は通信部７４内に通信モジュールとして設けられてもよいし（この場合、ＡＳＩＣ１は通信用途向けに設計された集積回路）、画像処理部７３の一部として設けられてもよい（この場合、ＡＳＩＣ１は画像処理用途向けに設計された集積回路）。尚、データ処理装置１００内には、ＡＳＩＣ１が処理に用いるプログラムやデータを記憶するＲＯＭなどの記憶装置（メモリー）が別途設けられてもよい。
【００４３】
ＡＳＩＣ１は複数の入出力用の端子１Ｐ（ピン）を有する。又、半導体メモリー２も複数の入出力用の端子２Ｐ（ピン）を有する。尚、図３では、全ての端子を表示しきれないので、一部の端子のみ図示し、「・・・」の記号は一部の端子の図示を省略していることを示している。そして、半導体メモリー２側の端子２Ｐに対し、予め定められたＡＳＩＣ１側の端子１Ｐが接続されるように、複数の信号線ＳＬは配線される。言い換えると、１つのＡＳＩＣ１の端子１Ｐと、１つの半導体メモリー２の端子２Ｐを結ぶ信号線ＳＬが設けられる。尚、図３に示すようにＡＳＩＣ１には半導体メモリー２との通信用以外の端子１Ｐを設けることができる（半導体メモリー２以外の端子１Ｐの接続先の図示は省略）。
【００４４】
本実施形態では、ＡＳＩＣ１の端子１Ｐと半導体メモリー２の端子２Ｐは片方向通信用のものである。例えば、図３に示す例では、半導体メモリー２に対抗する辺に設けられたＡＳＩＣ１の端子１Ｐは半導体メモリー２に向けて信号を送信するための送信用端子１Ｐｓである。又、ＡＳＩＣ１に対抗する辺に設けられた半導体メモリー２の端子２ＰはＡＳＩＣ１からの信号を受信するための受信用端子２Ｐｒである。又、図３に示す例では、ＡＳＩＣ１の上辺に設けられたＡＳＩＣ１の端子１Ｐは半導体メモリー２からの信号を受信するための受信用端子１Ｐｒである。又、半導体メモリー２の上辺に設けられた半導体メモリー２の端子２ＰはＡＳＩＣ１に向けて信号を送信するための送信用端子２Ｐｓである。
【００４５】
尚、ＡＳＩＣ１の端子をどのような順番で配列し、どのようにＡＳＩＣ１の端子と半導体メモリー２の端子を信号線ＳＬで接続するかは、適宜、設計により定められる。
【００４６】
そして、ＡＳＩＣ１の送信用端子１Ｐｓと半導体メモリー２の受信用端子２Ｐｒの間には第１選択出力回路８１が設けられる。第１選択出力回路８１は複数設けられる。ＡＳＩＣ１の送信用端子１Ｐｓと半導体メモリー２の受信用端子２Ｐｒを適切に接続するのに必要な数だけ、第１選択出力回路８１が設けられる。又、例えば、第１選択出力回路８１はマルチプレクサである。第１選択出力回路８１はＡＳＩＣ１側の送信用端子１Ｐｓに接続された複数の信号線ＳＬに接続される（複数のＡＳＩＣ１からの信号が入力される）。第１選択出力回路８１はＡＳＩＣ１側の送信用端子１Ｐｓの出力（信号）のうち、いずれかの信号線ＳＬの信号を出力する。そして、第１選択出力回路８１は予め定められた半導体メモリー２側の受信用端子２Ｐｒに信号を入力する。
【００４７】
半導体メモリー２の受信用端子２Ｐｒと接続すべきＡＳＩＣ１の送信用端子１Ｐｓは決まっている。そして、半導体メモリー２の受信用端子２Ｐｒの並び順が接続すべきＡＳＩＣ１の送信用端子１Ｐｓの並び順と対応していなくても（一致していなくても）、第１選択出力回路８１によって、ＡＳＩＣ１の送信用端子１Ｐｓとこれに対応する半導体メモリー２の受信用端子２Ｐｒを信号線ＳＬにより適切に接続された状態とすることができる（信号が伝えられる状態とすることができる）。
【００４８】
例えば、ＡＳＩＣ１のｍ番目の送信用端子１Ｐｓと半導体メモリー２のｍ＋１番目の受信用端子２Ｐｒを信号線ＳＬにより接続すべきであり、ＡＳＩＣ１のｍ＋１番目の送信用端子１Ｐｓと半導体メモリー２のｍ番目の受信用端子２Ｐｒを接続すべきである場合（端子の位置が入れ違いになっている場合）、従来、送信用端子１Ｐｓの並び順を変更したＡＳＩＣ１を新たに設計し直す場合がありえた。このような事態の発生を防ぐため、半導体メモリー２の受信用端子２Ｐｒの並び順にあわせて、ＡＳＩＣ１の送信用端子１Ｐｓの並び順や端子１Ｐの位置を厳密に検討、考慮したうえでＡＳＩＣ１の開発、設計を行う必要があり、ＡＳＩＣ１の開発に長い期間を要する場合があった。
【００４９】
しかし、ＡＳＩＣ１の完成後、端子の並び順に食い違いがあっても、第１選択出力回路８１によりＡＳＩＣ１の送信用端子１Ｐｓの信号を、対応する適切な半導体メモリー２の受信用端子２Ｐｒに入力することができる。言い換えると、基板１００ａに予め第１選択出力回路８１を設けるようにしておけば、画像形成装置の開発途中で接続すべき半導体メモリー２の受信用端子２Ｐｒの位置が変わっても、対応することができる。そのため、ＡＳＩＣ１の設計時、従来ほど、端子１Ｐの位置や配置を検討、考慮せずに済み、ＡＳＩＣ１の開発期間を短縮することができる。又、データ処理装置１００には既存の（設計、開発済みの）ＡＳＩＣ１を搭載しやすくなる。又、ＡＳＩＣ１の流用性を高めることができる。
【００５０】
そして、第１指示信号入力部９１は第１選択出力回路８１に接続される信号線ＳＬのうち、いずれの信号線ＳＬの信号を第１選択出力回路８１に接続される半導体メモリー２の受信用端子２Ｐｒに出力するかを指示する指示信号Ｓ１（例えば、Ｈｉｇｈ又はＬｏｗの信号）が第１選択出力回路８１に入力する。各第１選択出力回路８１は第１選択出力回路８１に接続されるＡＳＩＣ１の送信用端子１Ｐｓからの信号線ＳＬのうち、入力される指示信号Ｓ１に応じ、いずれかの信号線ＳＬの信号を、半導体メモリー２の受信用端子２Ｐｒに入力する。
【００５１】
例えば、第１指示信号入力部９１は主制御部７のＣＰＵ７１など、ＡＳＩＣ１等に指示を与える上位のシステム、デバイスでもよい。又、各第１選択出力回路８１により接続すべきＡＳＩＣ１の送信用端子１Ｐｓと半導体メモリー２の受信用端子２Ｐｒは決まっているので、第１指示信号入力部９１は決まった指示信号Ｓ１（出力）を出力するメモリー回路（例えば、メモリーや出力が固定の論理回路等）でもよい。尚、第１指示信号入力部９１はデータ処理装置１００の同じ基板１００ａ内に設けられてもよいし、基板１００ａの外に設けられてもよい。
【００５２】
更に、ＡＳＩＣ１の受信用端子１Ｐｒと半導体メモリー２の送信用端子２Ｐｓの間には、第１選択出力回路８１と同様の機能を有する第２選択出力回路８２が設けられる。第２選択出力回路８２は複数設けられる。ＡＳＩＣ１の受信用端子１Ｐｒと半導体メモリー２の送信用端子２Ｐｓを適切に接続するのに必要な数だけ、第２選択出力回路８２が設けられる。例えば、第２選択出力回路８２はマルチプレクサである。第２選択出力回路８２は半導体メモリー２側の送信用端子２Ｐｓに接続された複数の信号線ＳＬに接続される（複数の半導体メモリー２からの信号が入力される）。第２選択出力回路８２は半導体メモリー２側の送信用端子２Ｐｓの出力（信号）のうち、いずれかの信号線ＳＬからの信号を出力する。そして、第２選択出力回路８２は予め定められたＡＳＩＣ１側の受信用端子１Ｐｒに信号を入力する。
【００５３】
半導体メモリー２の送信用端子２Ｐｓと接続すべきＡＳＩＣ１の受信用端子１Ｐｒは決まっている。そして、半導体メモリー２の送信用端子２Ｐｓの並び順が接続すべきＡＳＩＣ１の受信用端子１Ｐｒの並び順と対応していなくても（一致していなくても）、第２選択出力回路８２によって、ＡＳＩＣ１の受信用端子１Ｐｒとこれに対応する半導体メモリー２の送信用端子２Ｐｓを信号線ＳＬにより適切に接続された状態とすることができる（信号が伝えられる状態とすることができる）。
【００５４】
例えば、ＡＳＩＣ１のＬ番目の受信用端子１Ｐｒと半導体メモリー２のＬ＋１番目の送信用端子２Ｐｓを信号線ＳＬにより接続すべきであり、ＡＳＩＣ１のＬ＋１番目の受信用端子１Ｐｒと半導体メモリー２のＬ番目の送信用端子２Ｐｓを接続すべきである場合（端子の位置が入れ違いになっている場合）、受信用端子１Ｐｒの並び順を変更したＡＳＩＣ１を新たに設計する場合がある。このような事態の発生を防ぐため、半導体メモリー２の送信用端子２Ｐｓの並び順にあわせて、ＡＳＩＣ１の受信用端子１Ｐｒの並び順や端子の位置を厳密に検討、考慮したうえでＡＳＩＣ１の開発、設計を行う必要があり、ＡＳＩＣ１の開発に長い期間を要する場合があった。しかし、ＡＳＩＣ１の完成後、端子の並び順に食い違いが生じても、第２選択出力回路８２により半導体メモリー２の送信用端子２Ｐｓの信号を対応する適切なＡＳＩＣ１の受信用端子１Ｐｒに入力することができる。言い換えると、基板１００ａに予め第２選択出力回路８２を設けるようにしておけば、画像形成装置の開発途中で接続すべき半導体メモリー２の送信用端子２Ｐｓの位置が変わっても、対応することができる。そのため、ＡＳＩＣ１の設計時、従来ほど、端子の位置や配置を検討、考慮せずに済み、ＡＳＩＣ１の開発期間を短縮することができる。又、データ処理装置１００には既存の（設計、開発済みの）ＡＳＩＣ１を搭載しやすくなる。又、ＡＳＩＣ１の流用性を高めることができる。
【００５５】
そして、第２選択出力回路８２に接続される信号線ＳＬのうち、いずれの信号線ＳＬの信号を第２選択出力回路８２に接続されるＡＳＩＣ１の受信用端子１Ｐｒに出力するかを指示する指示信号Ｓ２（例えば、Ｈｉｇｈ又はＬｏｗの信号）が第２選択出力回路８２に第２指示信号入力部９２から入力される。各第２選択出力回路８２は第２選択出力回路８２に接続される半導体メモリー２の送信用端子２Ｐｓからの信号線ＳＬのうち、入力される指示信号Ｓ２に応じ、いずれかの信号線ＳＬの信号を、ＡＳＩＣ１の受信用端子１Ｐｒに入力する。
【００５６】
例えば、第２指示信号入力部９２は第１指示信号入力部９１と同様に、主制御部７のＣＰＵ７１など、ＡＳＩＣ１等に指示を与える上位のシステム、デバイスでもよい。又、各第２選択出力回路８２により、接続すべきＡＳＩＣ１の受信用端子１Ｐｒと半導体メモリー２の送信用端子２Ｐｓは決まっているので、第２指示信号入力部９２は決まった指示信号Ｓ２（出力）を出力するメモリー回路（例えば、メモリーや出力が固定の論理回路等）でもよい。尚、第２指示信号入力部９２はデータ処理装置１００の同じ基板１００ａ内に設けられてもよいし、基板１００ａの外に設けられてもよい。
【００５７】
（データ処理装置１００でのメモリーチェック処理）
次に、図４、図５を用いて、データ処理装置１００でのメモリーチェック処理の一例を説明する。図４、図５はメモリーチェック処理でのＡＳＩＣ１が半導体メモリー２に入力するデータの一例を示す説明図である。
【００５８】
本実施形態のデータ処理装置１００（複合機１０１）では、主電源投入に伴う起動時、半導体メモリー２の故障や、ＡＳＩＣ１や半導体メモリー２と信号線ＳＬとの接続不良や信号線ＳＬのショート等の異常を検出するために、メモリーチェックの処理が行われる。
【００５９】
本実施形態のデータ処理装置１００では、ＡＳＩＣ１がメモリーチェック処理により、異常の有無を判断する。ＡＳＩＣ１はメモリーチェック処理のとき、図４に示すように、隣り合うＡＳＩＣ１側の送信用端子１Ｐｓの信号レベルを異ならせたデータである第１チェック用データを半導体メモリー２に対して送信する。
【００６０】
図４を用いて、第１チェック用データを説明する。図４では、ＡＳＩＣ１の送信用端子１Ｐｓのうち、ｎ番目、（ｎ＋１）番目、（ｎ＋２）番目、（ｎ＋３）番目、（ｎ＋４）番目、の５ビット分のＡＳＩＣ１の送信用端子１Ｐｓでの信号レベルを例示している。ｎ〜（ｎ＋４）番目の他は省略）。
【００６１】
そして、ＡＳＩＣ１は隣り合うＡＳＩＣ１側の送信用端子１Ｐｓの信号レベルを異ならせた第１チェック用データを半導体メモリー２に対して送信する。具体的に、図４に示すように、ＡＳＩＣ１は奇数番のＡＳＩＣ１の送信用端子１ＰｓをＬｏｗレベル（「０」）とするとき、偶数番のＡＳＩＣ１の送信用端子１ＰｓをＨｉｇｈレベル（「１」）とし、偶数番のＡＳＩＣ１の送信用端子１ＰｓをＨｉｇｈレベル（「１」）とするとき、奇数番のＡＳＩＣ１の送信用端子１ＰｓをＬｏｗレベル（「０」）とする。このように、ＡＳＩＣ１は隣り合うＡＳＩＣ１側の送信用端子１Ｐｓの信号レベルを異ならせた第１チェック用データを半導体メモリー２に対して送信する。
【００６２】
又、ＡＳＩＣ１はメモリーチェック処理のとき、ＡＳＩＣ１は第１チェック用データを送信するたびに、ＡＳＩＣ１側の送信用端子１Ｐｓの信号レベルを変化させ、１回のメモリーチェック処理で、４回、第１チェック用データを半導体メモリー２に送信する。４回程度、半導体メモリー２からの応答内容を確認すれば、異常の有無を判断できるためである。そのため、従来のように、メモリーチェック処理のために、何十回にもわたる半導体メモリー２とのデータのやりとりを行う必要がない。
【００６３】
図４に示すように、ＡＳＩＣ１は第１回目の第１チェック用データの送信のとき、Ｌｏｗレベル（「０」）とした送信用端子１Ｐｓは、２回目の第１チェック用データの送信のとき、Ｈｉｇｈレベル（「１」）とし、３回目の第１チェック用データの送信のとき、Ｌｏｗレベル（「０」）とし、４回目の第１チェック用データの送信のとき、Ｈｉｇｈレベル（「１」）とする。又、反対に、図４に示すように、ＡＳＩＣ１は第１回目の第１チェック用データの送信のとき、Ｈｉｇｈレベル（「１」）とした送信用端子１Ｐｓは、２回目の第１チェック用データの送信のとき、Ｌｏｗレベル（「０」）とし、３回目の第１チェック用データの送信のとき、Ｈｉｇｈレベル（「１」）とし、４回目の第１チェック用データの送信のとき、Ｌｏｗレベル（「０」）とする。言い換えると、ＡＳＩＣ１は１回目に「・・・０、１、０、１、０・・・」の第１チェック用データ送信すると、２回目は「・・・１、０、１、０、１・・・」の第１チェック用データ送信し、３回目は「・・・０、１、０、１、０・・・」の第１チェック用データ送信し、４回目は「・・・１、０、１、０、１・・・」の第１チェック用データ送信する。
【００６４】
そして、第１チェック用データを受信した半導体メモリー２は第１チェック用データに応答するデータである第１応答データをＡＳＩＣ１に対して送信する。例えば、半導体メモリー２は受信した第１チェック用データと同じ内容のデータを半導体メモリー２の送信用端子２ＰｓからＡＳＩＣ１の受信用端子１Ｐｒに向けて送信する。本実施形態では、メモリーチェックの際、ＡＳＩＣ１から半導体メモリー２に対して４回、第１チェック用データが送信されるので、半導体メモリー２は４回、第１応答データをＡＳＩＣ１に対して送信する。
【００６５】
そして、ＡＳＩＣ１は半導体メモリー２から受信した第１応答データが正しいか否かに基づき、異常の有無を判断する。言い換えると、ＡＳＩＣ１は半導体メモリー２から受信した第１応答データが、第１チェック用データの内容に対応して、第１半導体メモリー２の故障や、ＡＳＩＣ１や半導体メモリー２と信号線ＳＬとの接続不良や、信号線ＳＬのショート等の異常がなければ受信するはずである第１応答データの内容となっているか否かを確認して、異常の有無を判断する。
【００６６】
尚、第１選択出力回路８１や第２選択出力回路８２による信号の並び順の入れ替えを考慮して、ＡＳＩＣ１は半導体メモリー２から受信した第１応答データが、第１チェック用データの内容に対応して、異常がなければ受信するはずである第１応答データの内容となっているか否かを確認する。
【００６７】
尚、上記のような第１チェック用データでは、ある信号線ＳＬと、隣の信号線ＳＬの更に隣の信号線ＳＬがショートしていた場合、異常を検出できないおそれがある。そこで、ＡＳＩＣ１は図５に示すような第２チェック用データを半導体メモリー２に送信して、信号線ＳＬのショートを確実に検出するようにしてもよい。
【００６８】
例えば、ＡＳＩＣ１は複数のＡＳＩＣ１側の送信用端子１Ｐｓのグループのうち、１つのＡＳＩＣ１側の送信用端子１Ｐｓの信号レベルをＨｉｇｈとする第２チェック用データを、ＨｉｇｈのレベルとするＡＳＩＣ１側の端子を変えつつ、複数回、半導体メモリー２に対して送信する。
【００６９】
図５に示すように、例えば、６つのＡＳＩＣ１の送信用端子１Ｐｓを１つのグループとする場合、ＡＳＩＣ１は第１回目の第２チェック用データの送信のとき、グループ内の送信用端子１Ｐｓのうち、１つの端子のみ信号レベルをＨｉｇｈレベル（「１」）とし、Ｈｉｇｈレベルとする以外のグループ内の送信用端子１Ｐｓの信号レベルはＬｏｗレベル（「０」）とする。そして、ＡＳＩＣ１は第２チェック用データを送信するごとに、グループ内でＨｉｇｈレベル（「１」）とするＡＳＩＣ１の送信用端子１Ｐｓを変える。
【００７０】
例えば、図５に示すように、６つのＡＳＩＣ１の送信用端子１Ｐｓを１つのグループとする場合、ＡＳＩＣ１は６回、第２チェック用データを半導体メモリー２に送信する。そして、ＡＳＩＣ１は各回で、グループ内でＨｉｇｈレベル（「１」）とするＡＳＩＣ１の送信用端子１Ｐｓを変える。図５の例では、（ｎ＋５）→（ｎ＋４）→（ｎ＋３）→（ｎ＋２）→（ｎ＋１）→ｎの送信用端子１Ｐｓの順番で信号レベルをＨｉｇｈレベル（「１」）とする。
【００７１】
そして、第２チェック用データを受信した半導体メモリー２は第２チェック用データに応答するデータである第２応答データをＡＳＩＣ１に対して送信する。例えば、半導体メモリー２は第２チェック用データと同じ内容のデータを半導体メモリー２の送信用端子２ＰｓからＡＳＩＣ１の受信用端子１Ｐｒに向けて送信する。
【００７２】
そして、ＡＳＩＣ１は、半導体メモリー２から受信した第２応答データが正しいか否かに基づき、ショートによる異常の有無を判断する。言い換えると、ＡＳＩＣ１は第１選択出力回路８１や第２選択出力回路８２による信号の並び順の入れ替えを考慮して、半導体メモリー２から受信した第２応答データが、第２チェック用データの内容に対応して、信号線ＳＬのショートの異常がなければ受信するはずである第２応答データの内容となっているか否かを確認する。
【００７３】
（メモリーチェック処理の流れ）
次に、図６を用いて、実施形態に係るデータ処理装置１００でのメモリーチェック処理の流れの一例を説明する。図６はメモリーチェック処理の流れの一例を示すフローチャートである。
【００７４】
まず、図６のスタートはＡＳＩＣ１が半導体メモリー２のメモリーチェック処理を開始する時点である。例えば、主電源投入時である。又、省電力モードによりＡＳＩＣ１や半導体メモリー２への電力供給が停止していた状態から、ＡＳＩＣ１や半導体メモリー２に電力供給が再開された時点にメモリーチェック処理が実行されてもよい。このとき、例えば、主制御部７のＣＰＵ７１はＡＳＩＣ１に対して、接続依頼信号（起動合図信号）を入力する。例えば、ＡＳＩＣ１は接続依頼信号により、起動を開始し、メモリーチェック処理を開始する。尚、図６では、第２チェック用データを送信する例を説明する。第２チェック用データによるメモリーチェックを省略する場合、以下のステップ♯６〜ステップ♯９は不要である。
【００７５】
まず、メモリーチェック処理開始に伴い、ＡＳＩＣ１は半導体メモリー２に向けて第１チェック用データを送信し、半導体メモリー２は受信する（ステップ♯１）。この第１チェック用データを受信すると、半導体メモリー２は第１応答データをＡＳＩＣ１に向けて送信し、ＡＳＩＣ１は受信する（ステップ♯２）。このとき、ＡＳＩＣ１の端子１Ｐや半導体メモリー２の端子２Ｐの並び順に応じ、第１選択出力回路８１や第２選択出力回路８２により、信号（信号線ＳＬ）の並び換えが行われ、各信号が適切な端子に入力される。
【００７６】
そして、ＡＳＩＣ１は第１応答データに基づき、異常の有無を判断する（ステップ♯３）。異常があるとき（ステップ♯３のＹｅｓ）、ＡＳＩＣ１は上位システム（例えば、主制御部７のＣＰＵ７１）に通知し（ステップ♯４）、本フローは終了する（エンド）。この通知を受け、例えば、主制御部７は起動の停止などの処理や、異常があることを操作パネル４に表示させる処理などを行う。
【００７７】
一方、異常が無ければ（ステップ♯３のＮｏ）、ＡＳＩＣ１は送信すべき回数だけ、第１チェック用データを送信したか否かの確認を行う（ステップ♯５）。例えば、ＡＳＩＣ１は予め定められた回数（４回）だけ、第１チェック用データを送信したかを確認する。
【００７８】
もし、予め定められた回数（４回）だけ、第１チェック用データを送信していなければ（ステップ♯５のＮｏ）、フローはステップ♯１に戻る。尚、ステップ♯１にもどったとき、ＡＳＩＣ１は直前に送信した第１チェック用データとは、ＡＳＩＣ１の送信用端子１Ｐｓの信号レベルを変化させて、第１チェック用データを送信する。
【００７９】
一方、予め定められた回数（４回）だけ、第１チェック用データを送信していれば（ステップ♯５のＹｅｓ）、ＡＳＩＣ１は半導体メモリー２に向けて第２チェック用データを送信し、半導体メモリー２は受信する（ステップ♯６）。この第２チェック用データを受信すると、半導体メモリー２は第２応答データをＡＳＩＣ１に向けて送信し、ＡＳＩＣ１は受信する（ステップ♯７）。このときも、ＡＳＩＣ１の端子１Ｐや半導体メモリー２の端子２Ｐの並び順に応じ、第１選択出力回路８１や第２選択出力回路８２により、信号（信号線ＳＬ）の並び換えが行われ、各信号が適切な端子に入力される。
【００８０】
そして、ＡＳＩＣ１は第２応答データに基づき、ショートによる異常の有無を判断する（ステップ♯８）。異常があるとき（ステップ♯８のＹｅｓ）、ＡＳＩＣ１は上位システム（例えば、主制御部７のＣＰＵ７１）に通知し（ステップ♯４）、本フローは終了する（エンド）。この通知を受け、例えば、主制御部７は起動の停止などの処理や、異常があることを操作パネル４に表示させる処理などを行う。
【００８１】
一方、異常が無ければ（ステップ♯８のＮｏ）、ＡＳＩＣ１は送信すべき回数だけ、第２チェック用データを送信したか否かの確認を行う（ステップ♯９）。例えば、ＡＳＩＣ１は予め定められた回数だけ（１つのグループに含まれる送信用端子１Ｐｓの個数と同じ回数だけ）、第２チェック用データを送信したかを確認する。
【００８２】
もし、予め定められた回数だけ、第２チェック用データを送信していなければ（ステップ♯９のＮｏ）、フローはステップ♯６に戻る。尚、ステップ♯６にもどったとき、ＡＳＩＣ１は複数のＡＳＩＣ１側の送信用端子１Ｐｓのグループのうち、送信済の第２チェック用データとは、ＨｉｇｈのレベルとするＡＳＩＣ１の送信用端子１Ｐｓを変える。
【００８３】
一方、予め定められた回数だけ、第２チェック用データを送信していれば（ステップ♯９のＹｅｓ）、ＡＳＩＣ１は上位システムに異常が無い旨を通知し、起動処理を続行する（ステップ♯１０）。この通知を受け、例えば、主制御部７は起動処理を続行する。そして、本フローは終了する（エンド）。
【００８４】
このようにして、実施形態に係るデータ処理装置１００は、複数の端子１Ｐを有するＡＳＩＣ１と、複数の端子２Ｐを有する半導体メモリー２と、ＡＳＩＣ１側の端子１Ｐと半導体メモリー２側の端子２Ｐとを接続するための信号線ＳＬと、ＡＳＩＣ１側の送信用端子１Ｐｓに接続された複数の信号線ＳＬに接続され、いずれかの信号線ＳＬの信号を出力し、予め定められた半導体メモリー２側の受信用端子２Ｐｒに信号を入力する第１選択出力回路８１と、を含み、ＡＳＩＣ１は半導体メモリー２のメモリーチェック処理のためのデータであって、隣り合うＡＳＩＣ１側の端子１Ｐの信号レベルを異ならせたデータである第１チェック用データを半導体メモリー２に対して送信し、半導体メモリー２は第１チェック用データに応答するデータである第１応答データをＡＳＩＣ１に対して送信し、ＡＳＩＣ１は半導体メモリー２からの第１応答データに基づき異常の有無を判断する。
【００８５】
これにより、ＡＳＩＣ１は第１チェック用データに対する応答として、正しい第１応答データが半導体メモリー２から反ってくるか否かにより、信号線ＳＬと半導体メモリー２との接続不良や、信号線ＳＬのショートや、メモリーの故障といった異常を検出することができる（メモリーチェック）。又、メモリーチェックにＣＰＵを用いないので、メモリーチェックの処理を高速に行うことができる。
【００８６】
又、半導体メモリー２の受信用端子２Ｐｒと信号線ＳＬで接続されるＡＳＩＣ１の送信用端子１Ｐｓを、ＡＳＩＣ１の完成後でも、切り換えることができる。従って、ＡＳＩＣ１の送信用端子１Ｐｓの並び順を半導体メモリー２の受信用端子２Ｐｒの並び順に完全に対応させなくても、ＡＳＩＣ１の送信用端子１Ｐｓと半導体メモリー２の受信用端子２Ｐｒを適切に接続することができる。又、ＡＳＩＣ１の開発、設計時にＡＳＩＣ１の送信用端子１Ｐｓの並び順を定めるまでに、様々な事情を細かく、完全に検討しきる必要がなくなり、ＡＳＩＣ１の開発期間を短くすることができる。又、第１選択出力回路８１によって、ＡＳＩＣ１の完成後でも送信用端子１Ｐｓを任意の半導体メモリー２の受信用端子２Ｐｒに接続できるので半導体メモリー２の端子２Ｐの並び順を問わず、データ処理装置１００に多様なＡＳＩＣ１を用いることができる。又、ＡＳＩＣ１の流用性を高めることができる。
【００８７】
又、半導体メモリー２側の送信用端子２Ｐｓに接続された複数の信号線ＳＬに接続され、いずれかの信号線ＳＬの信号を出力し、予め定められたＡＳＩＣ１側の受信用端子１Ｐｒに信号を入力する第２選択出力回路８２を含む。これにより、半導体メモリー２の送信用端子２Ｐｓと信号線ＳＬで接続されるＡＳＩＣ１の受信用端子１Ｐｒを、ＡＳＩＣ１の完成後でも、切り換えることができる。従って、ＡＳＩＣ１の受信用端子１Ｐｒの並び順を半導体メモリー２の送信用端子２Ｐｓの並び順に完全に対応させなくても、ＡＳＩＣ１の受信用端子１Ｐｒと半導体メモリー２の送信用端子２Ｐｓを適切に接続することができる。又、ＡＳＩＣ１の開発、設計時にＡＳＩＣ１の受信用端子１Ｐｒの並び順を定めるまでに、様々な事情を細かく、完全に検討しきる必要がなくなり、ＡＳＩＣ１の開発期間を短くすることができる。又、第２選択出力回路８２によって、ＡＳＩＣ１の完成後でも受信用端子１Ｐｒを任意の半導体メモリー２の送信用端子２Ｐｓに接続できるので半導体メモリー２の端子２Ｐの並び順を問わず、多様なＡＳＩＣ１をデータ処理装置１００に用いることができる。又、ＡＳＩＣ１の流用性を高めることができる。
【００８８】
又、ＡＳＩＣ１は第１チェック用データを送信するたびに、ＡＳＩＣ１側の端子の信号レベルを変化させ、１回のメモリーチェック処理で、４回、第１チェック用データを半導体メモリー２に送信する。このように、ＡＳＩＣ１はメモリーの異常の有無を判断するうえで、十分な回数である４回だけ、第１チェック用データを送信する。これにより、ＡＳＩＣ１は４回、メモリーからの第１応答データを確認するだけでメモリーチェックを終えることができる。従って、メモリーチェックを高速に行うことができる。
【００８９】
又、ＡＳＩＣ１は複数のＡＳＩＣ１側の端子のグループのうち、１つのＡＳＩＣ１側の端子の信号レベルをＨｉｇｈとする第２チェック用データを、ＨｉｇｈのレベルとするＡＳＩＣ１側の端子を変えつつ、複数回、半導体メモリー２に対して送信し、半導体メモリー２は第２チェック用データに応答するデータである第２応答データをＡＳＩＣ１に対して送信し、ＡＳＩＣ１は半導体メモリー２からの第２応答データに基づき異常の有無を判断する。これにより、ＡＳＩＣ１は信号線ＳＬ間のショートの有無を検出することができる。
【００９０】
又、画像形成装置（複合機１０１）は、上述のデータ処理装置１００を含む。これにより、信号線ＳＬと半導体メモリー２との接続不良や、信号線ＳＬのショートや、メモリーの故障といった異常を検出するメモリーチェックの処理が高速に行われる画像形成装置（複合機１０１）を提供することができる。
【００９１】
本発明の実施形態を説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。
【産業上の利用可能性】
【００９２】
本発明はＡＳＩＣや半導体メモリーを含むデータ処理装置でのメモリーチェックに利用可能である。
【符号の説明】
【００９３】
１０１  複合機１０１（画像形成装置）
１００  データ処理装置１００
１      ＡＳＩＣ１
１Ｐ    端子（ＡＳＩＣ１側の端子）
１Ｐｓ  送信用端子（ＡＳＩＣ１側の端子）
１Ｐｒ  受信用端子（ＡＳＩＣ１側の端子）
２      半導体メモリー２
２Ｐ    端子（半導体メモリー２側の端子）
２Ｐｓ  送信用端子（半導体メモリー２側の端子）
２Ｐｒ  受信用端子（半導体メモリー２側の端子）
８１    第１選択出力回路
８２    第２選択出力回路
ＳＬ    信号線ＳＬ
【図１】
2014010701.tif 000003
【図２】
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【図３】
2014010701.tif 000005
【図４】
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【図５】
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【図６】
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