(57)【要約】【課題】不要な動作遅延を低減することが可能な半導体装置を提供する。【解決手段】半導体装置は、データを保持する複数のメモリセルと、メモリセルのそれぞれから読み出されるデータを増幅するセンスアンプとを有し、複数のメモリセルは、センスアンプを共有する複数のメモリセルを含むブロックに区分けされているメモリ部と、メモリセルに対する動作を指示するコマンドを発行する制御装置から、コマンドを受けるコマンドデコーダと、制御装置からコマンドにて動作が指示されるメモリセルを特定するアドレス情報を受け、最近受けたアドレス情報により特定されるメモリセルである最近メモリセルと前回受けたアドレス情報により特定されるメモリセルである前回メモリセルとが同一のブロックに含まれているか否かを判断し、当該判断結果に基づいて、制御装置がコマンドを発行するタイミングを調整するタイミング調整部と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを保持する複数のメモリセルと、前記メモリセルのそれぞれから読み出されるデータを増幅するセンスアンプとを有し、前記複数のメモリセルは、前記センスアンプを共有する複数のメモリセルを含むブロックに区分けされているメモリ部と、
前記メモリセルに対する動作を指示するコマンドを発行する制御装置から、前記コマンドを受けるコマンドデコーダと、
前記制御装置から前記コマンドにて動作が指示されるメモリセルを特定するアドレス情報を受け、最近受けた前記アドレス情報により特定されるメモリセルである最近メモリセルと前回受けたアドレス情報により特定されるメモリセルである前回メモリセルとが同一のブロックに含まれているか否かを判断し、当該判断結果に基づいて、前記制御装置が前記コマンドを発行するタイミングを調整するタイミング調整部と、を備える半導体装置。
【請求項２】
前記タイミング調整部は、前記判断結果に基づいて、所定の基準時点から前記コマンドを発行するまでの最小間隔を前記制御装置に設定することで、前記タイミングを調整する、請求項１に記載の半導体装置。
【請求項３】
前記タイミング調整部は、前記最近メモリセルおよび前記前回メモリセルが同一のブロックに含まれている場合、前記最小間隔を第１の値とし、前記最近メモリセルおよび前記前回メモリセルが異なるブロックに含まれている場合、前記最小間隔を前記第１の値以下の予め定められた第２の値とする、請求項２に記載の半導体装置。
【請求項４】
前記タイミング調整部は、前記第１の値として、前記第２の値より大きい予め定められた値を用いる、請求項３に記載の半導体装置。
【請求項５】
前記タイミング調整部は、前記第１の値として、前記前回メモリセルに対する動作が開始してからの経過時間に応じた値を用いる、請求項３に記載の半導体装置。
【請求項６】
前記タイミング調整部は、前記経過時間が閾値以上の場合、前記第１の値として前記第２の値と同じ値を用い、前記経過時間が前記閾値未満の場合、前記第１の値として前記第２の値より大きい値を用いる、請求項５に記載の半導体装置。
【請求項７】
前記タイミング調整部は、前記経過時間が閾値未満の場合、前記経過時間が長いほど、前記第１の値を小さくする、請求項６に記載の半導体装置。
【請求項８】
前記複数のブロックは、複数のバンクに分割され、
前記タイミング調整部は、前記バンクを活性化させるアクティブコマンドが発行された時点を前記基準時点とする、請求項２ないし７のいずれかに記載の半導体装置。
【請求項９】
其々が複数のメモリセルを含み、互いに異なるアドレス情報によって其々アクセスされる複数のメモリセルブロックと、
第１のアクセスより１つ前に受けた第２のアクセスにおいて選択された前記メモリセルブロックに対応する第１のアドレス情報を保持する検出回路と、を備え、
前記検出回路は、前記第１のアクセスにおいて選択される前記メモリセルブロックに対応する第２のアドレス情報が前記第１のアドレス情報と一致し且つ前記第１のアクセスが前記第２のアクセスから所定期間を経過していないときに検出信号を第１の値とすることを特徴とする半導体装置。
【請求項１０】
前記検出回路は、前記第１のアクセスにおいて選択される前記メモリセルブロックに対応する前記第２のアドレス情報が前記第１のアドレス情報と一致し且つ前記第１のアクセスが前記第２のアクセスから前記所定時間を経過しているときに前記検出信号を第２の値とすることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記検出回路は、前記第１のアクセスにおいて選択される前記メモリセルブロックに対応する前記第２のアドレス情報が前記第１のアドレス情報と一致しないときに前記検出信号を前記第２の値とすることを特徴とする、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に代表される半導体装置は、制御装置が発行するコマンドに応じて動作する。例えば、ＤＲＡＭでは、コマンドには、メモリセルに電荷を保存しメモリセルアレイを所定のプリチャージ状態にするプリチャージコマンド、メモリセルに記憶されたデータの読み出しを指示するリードコマンド、およびメモリセルへのデータの書き込みを指示するライトコマンドなどがある。またコマンドには、複数のメモリセルを含むメモリセルアレイが複数のバンクに分割されている場合に、各バンクをアクティブ状態とするアクティブコマンドがある。これらのコマンドは、通常、動作の対象とするメモリセルまたはバンクを特定するアドレス情報と関連付けて発行される。
【０００３】
このような半導体装置では、先のコマンドに応じた動作が完了しないうちに次のコマンドを受けた場合には、次のコマンドで対象のメモリセルにアクセスすることができず、半導体装置が正常に動作しないことがある。このため、半導体装置は、各コマンドに応じた動作が完了してから次のコマンドが発行されるように、コマンドを発行する最小間隔が決められている。
【０００４】
例えば、コマンドを発行する最小間隔として、ライトコマンドＷｒｔを発行してからプリチャージコマンドＰｒｅを発行するまでの最小間隔ｔＷＲ、プリチャージコマンドＰｒｅを発行してからアクティブコマンドＡｃｔを発行するまでの最小間隔ｔＲＰ、アクティブコマンドＡｃｔを発行してから最初のライトコマンドＷｒｔまたはリードコマンドＲｅｄを発行するまでの最小間隔ｔＲＣＤなどが決められている。
【０００５】
動作が完了するまでにかかる動作時間は動作ごとに異なるため、通常、コマンドを発行する最小間隔は、先に発行されたコマンドの種類に応じて、当該コマンドに応じた動作の動作時間以上の間隔に定められる。
【０００６】
動作時間は、例えば、モード情報としてモードレジスタに保持される。特許文献１には、モード情報として、半導体装置がリードコマンドを受けてから実際にデータを出力するまでの動作時間を示すＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシを保持するモードレジスタを備えた半導体装置が開示されている。また、特許文献１には開示されていないが、その他のモード情報としては、ライトコマンドを受けてから実際にメモリセルにデータが書き込まれるまでの時間を示すＣＡＳライトレイテンシがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１８１６３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、コマンドを発行する最小間隔が動作時間に応じて定められている場合、不要な動作遅延が引き起こされる場合があるということを本願発明者は明らかにした。以下、不要な動作遅延が引き起こされる原因について説明する。
【０００９】
通常、コマンドを発行する最小間隔は、先に発行されるコマンドの種類に応じて一律の値に定められる。しかしながら、先のコマンドに応じた動作が完了しないうちに次のコマンドを受けた場合に、半導体装置が正常に動作しないという問題は、常に生じる訳ではない。先のコマンドに応じた動作が完了しない間であっても、次のコマンドが対象とするメモリセルにアクセスすることができれば、半導体装置は正常に動作する。
【００１０】
半導体装置は、メモリセルから読み出されるデータを増幅するセンスアンプを共有する複数のメモリセルに対しては、同時にアクセスすることができないが、センスアンプを共有しない複数のメモリセルに対しては、同時にアクセスすることができる。
【００１１】
このため、メモリセルアレイが、センスアンプを共有する複数のメモリセルを含むブロックに区分けされている場合には、同一のブロックに含まれる複数のメモリセルに対しては、センスアンプが共有されている可能性があるため、半導体装置は、それらのメモリセルに同時にアクセスすることができないことがある。一方、異なるブロックに含まれる複数のメモリセルに対しては、センスアンプが共有されていないため、半導体装置は、それらのメモリセルに同時にアクセスすることができる。
【００１２】
したがって、先のコマンドにて動作が指示されるメモリセルと次のコマンドにて動作が指示されるメモリセルとが異なるブロックに含まれる場合には、実際には、先のコマンドに応じた動作が完了しないうちに次のコマンドが発行されても半導体装置は正常に動作するにも関わらず、動作時間以上の間隔をあけて後のコマンドを発行していたため、不要な動作遅延が生じていた。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、
データを保持する複数のメモリセルと、前記メモリセルのそれぞれから読み出されるデータを増幅するセンスアンプとを有し、前記複数のメモリセルは、前記センスアンプを共有する複数のメモリセルを含むブロックに区分けされているメモリ部と、
前記メモリセルに対する動作を指示するコマンドを発行する制御装置から、前記コマンドを受けるコマンドデコーダと、
前記制御装置から前記コマンドにて動作が指示されるメモリセルを特定するアドレス情報を受け、最近受けた前記アドレス情報により特定されるメモリセルである最近メモリセルと前回受けたアドレス情報により特定されるメモリセルである前回メモリセルとが同一のブロックに含まれているか否かを判断し、当該判断結果に基づいて、前記制御装置が前記コマンドを発行するタイミングを調整するタイミング調整部と、を有する。
【００１４】
また本発明の半導体装置は、
其々が複数のメモリセルを含み、互いに異なるアドレス情報によって其々アクセスされる複数のメモリセルブロックと、
第１のアクセスより１つ前に受けた第２のアクセスにおいて選択された前記メモリセルブロックに対応する第１のアドレス情報を保持する検出回路と、を備え、
前記検出回路は、前記第１のアクセスにおいて選択される前記
メモリセルブロックに対応する第２のアドレス情報が前記第１のアドレス情報と一致し且つ前記第１のアクセスが前記第２のアクセスから所定期間経過していないときに検出信号を第１の値とすることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、センスアンプを共有する複数のメモリセルを含む複数のブロックに区分けされたメモリ部を有する半導体装置において、メモリセルに対する動作を指示するコマンドとコマンドにて動作が指示されるメモリセルを特定するアドレス情報とを受け、最近受けたアドレス情報により特定されるメモリセルである最近メモリセルと、前回受けたアドレス情報により特定されるメモリセルである前回メモリセルとが同一のブロックに含まれるか否かを判断し、判断結果に基づいて、コマンドを発行するタイミングが調整される。
【００１６】
これにより、アドレス情報により特定されるメモリセルがセンスアンプを共有しない場合には、先のコマンドに応じた動作が完了するのを待たずに次のコマンドを発行することが可能になり、不要な動作遅延を低減することが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態にかかる半導体装置の構成を示す図である。
【図２】図１のメモリ部内のバンクとアレイの配置を示す図である。
【図３】図２のアレイ内の構成を示す図である。
【図４】図３のブロック内の詳細な構成を示す図である。
【図５】図１のタイミング調整部内のアドレス比較回路の構成を示す図である。
【図６】図５のアドレス比較回路の動作を説明するためのフローチャートである。
【図７】図１のタイミング調整部内のタイマ回路の構成を示す図である。
【図８】図７のタイマ回路の動作を説明するためのフローチャートである。
【図９】図１の半導体装置の第１の動作パターンにおける動作タイミングを説明するためのタイミングチャートである。
【図１０】図１の半導体装置の第２の動作パターンにおける動作タイミングを説明するためのタイミングチャートである。
【図１１】図１の半導体装置の第３の動作パターンにおける動作タイミングを説明するためのタイミングチャートである。
【図１２】本発明の第１の実施形態の変形例にかかる半導体装置のタイマ回路の構成を示す図である。
【図１３】図１２のタイマ回路の動作を説明するためのフローチャートである。
【図１４】図１２のタイマ回路を有する半導体装置の第４の動作パターンにおける動作タイミングを説明するためのタイミングチャートである。
【図１５】図１２のタイマ回路を有する半導体装置の第５の動作パターンにおける動作タイミングを説明するためのタイミングチャートである。
【図１６】図１２のタイマ回路を有する半導体装置の第６の動作パターンにおける動作タイミングを説明するためのタイミングチャートである。
【図１７】本発明の第２の実施形態にかかる半導体装置の構成を示す図である。
【図１８】図１７のタイミング調整部内のタイマ回路の構成を示す図である。
【図１９】図１７の半導体装置の動作タイミングを説明するためのタイミングチャートである。
【図２０】本発明の第２の実施形態の変形例にかかる半導体装置のタイミング調整部の構成を示す図である。
【図２１】図２０のタイミング調整部を有する半導体装置の動作タイミングを説明するためのタイミングチャートである。
【図２２】本発明の第３の実施形態にかかるコンピュータシステムの構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について添付の図面を参照して説明する。なお、本明細書および図面において、同一の機能を有する構成要素については同じ符号を付することにより重複説明を省略する場合がある。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体装置１００の構成を示す図である。図１に示す半導体装置１００は、半導体記憶装置であり、より詳しくはＤＲＡＭである。
【００２０】
半導体装置１００は、外部の制御装置（図示せず）が発行するコマンドに応じて動作する。また半導体装置１００は、制御装置がコマンドと関連づけて発行するアドレス情報により、コマンドにて動作が指示されるメモリセルを特定し、特定したメモリセルに対してコマンドが示す動作を行う。
【００２１】
また制御装置がコマンドを発行するタイミングは、半導体装置１００が制御装置に出力する情報に基づいて調整される。以下、半導体装置１００の全体構成について図１を参照しながら説明し、続いて半導体装置１００のうちデータを記憶するメモリ部の詳細な構成について、図２〜図４を参照しながら説明し、制御装置がコマンドを発行するタイミングを調整するタイミング調整部の詳細な構成について、図５〜図８を参照しながら説明する。
【００２２】
図１に示す半導体装置１００は、メモリ部１０１と、クロック端子群１０２と、クロック発生回路１０３と、モードレジスタ１０４とを有する。また半導体装置１００は、コマンド端子群１０５と、コマンドデコーダ１０６と、チップ制御回路１０７と、ＲＷアンプ１０８と、ラッチ回路１０９と、データ入出力バッファ１１０と、バンクＢＫおよびロウアドレスバッファ１１１と、カラムアドレスバッファ１１２と、タイミング調整部１１３とを有する。
【００２３】
メモリ部１０１は、記憶データを保持する複数のメモリセルがアレイ状に配置されたメモリセルアレイ１２１と、アドレス情報に基づいてメモリセルを選択するカラムデコーダ１２２およびロウデコーダ１２３と、アレイ制御回路１２４とを有する。メモリ部１０１のより詳細な構成については、後述される。
【００２４】
クロック端子群１０２は、外部クロック信号ＣＫおよび／ＣＫとクロックイネーブル信号ＣＫＥとを受ける。
【００２５】
なお、本明細書において符号の先頭に「／」が付されている信号は、符号の先頭に「／」が付されていない同名の信号の相補信号を意味する。つまり、「／」が付されていない信号がハイアクティブな信号であるとすると、「／」が付されている信号は、「／」が付されていない信号の反転信号またはローアクティブな信号である。
【００２６】
クロック発生回路１０３は、クロック端子群１０２から外部クロック信号ＣＫおよび／ＣＫとクロックイネーブル信号ＣＫＥとを受け、外部クロック信号ＣＫおよび／ＣＫとクロックイネーブル信号ＣＫＥとを用いて、内部クロック信号ＩＣＬＫを生成する。クロック発生回路１０３は、生成した内部クロック信号ＩＣＬＫを、モードレジスタ１０４、コマンドデコーダ１０６、チップ制御回路１０７、ラッチ回路１０９、データ入出力バッファ１１０、およびタイミング調整部１１３に出力する。内部クロック信号ＩＣＬＫを受けた各部は、内部クロック信号ＩＣＬＫと同期して動作する。
【００２７】
モードレジスタ１０４は、半導体装置１００の動作パラメータが設定される回路である。モードレジスタ１０４に設定される動作パラメータは、例えば、バースト長、およびＣＡＳレイテンシなどである。モードレジスタ１０４は、設定された動作パラメータをチップ制御回路１０７に出力する。
【００２８】
コマンド端子群１０５は、メモリ部１０１に対する動作を指示するコマンドを発行する外部の制御装置からコマンドを受ける。
【００２９】
コマンドデコーダ１０６は、コマンド端子群１０５からコマンドを受け、コマンドの保持、デコード、およびカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコーダ１０６は、生成した内部コマンド信号をチップ制御回路１０７およびタイミング調整部１１３に出力する。
【００３０】
チップ制御回路１０７は、メモリ部１０１に対する動作を制御する回路である。チップ制御回路１０７は、コマンドデコーダ１０６が出力した内部コマンド信号と、モードレジスタに保持されるモード情報とを受け、受けた内部コマンド信号およびモード情報に基づいてメモリ部１０１の動作を指示する。具体的には、チップ制御回路１０７は、ＲＷアンプ１０８、ラッチ回路１０９、バンクＢＫ及びロウアドレスバッファ１１１、カラムアドレスバッファ１１２、およびアレイ制御回路１２４に動作内容と動作タイミングとを指示することで、メモリ部１０１の動作を制御する。
【００３１】
ＲＷ（Ｒｅａｄ  Ｗｒｉｔｅ）アンプ１０８は、メモリ部１０１に書き込むデータおよびメモリ部１０１から読み出したデータを増幅する。ＲＷアンプ１０８は、メモリ部１０１に書き込むデータを増幅してメモリ部１０１に出力し、メモリ部１０１から読み出したデータを増幅してラッチ回路１０９に出力する。
【００３２】
ラッチ回路１０９は、メモリ部１０１に書き込むデータおよびメモリ部１０１から読み出したデータを一時的に記憶する。
【００３３】
データ入出力バッファ１１０は、メモリ部１０１に入力するデータを入出力端子群ＤＱから入力してラッチ回路１０９に出力し、メモリ部１０１から出力するデータをラッチ回路１０９から受け取り入出力端子群ＤＱに出力する。
【００３４】
バンクＢＫ及びロウアドレスバッファ１１１は、制御装置が発行したアドレス情報に含まれるバンクアドレスおよびロウアドレスを一時的に記憶して、記憶したバンクアドレスおよびロウアドレスをアレイ制御回路１２４に出力する。
【００３５】
カラムアドレスバッファ１１２は、制御装置が発行したアドレス情報に含まれるカラムアドレスを一時的に記憶して、記憶したカラムアドレスをカラムデコーダ１２２に出力する。
【００３６】
タイミング調整部１１３は、制御装置が発行したアドレス情報と、コマンドデコーダ１０６が出力した内部コマンド信号とを受ける。またタイミング調整部１１３は、制御装置から最近受けたアドレス情報である最近アドレス情報と、前回受けたアドレス情報である前回アドレス情報とを比較する。タイミング調整部１１３は、この比較によって、最近アドレス情報により特定されるメモリセルである最近メモリセルと、前回アドレス情報により特定されるメモリセルである前回メモリセルとが同一のブロックに含まれているか否かを判断する。タイミング調整部１１３は、判断結果に基づいて、制御装置がコマンドを発行するタイミングを調整する。タイミング調整部１１３の詳細については、後述する。
【００３７】
ここでメモリ部１０１の詳細な構成について説明する。
【００３８】
図２は、図１のメモリ部１０１内のバンクとアレイの配置を示す図である。
【００３９】
本実施形態では、メモリ部１０１は、４つのバンクＢＫに区分けされている。各バンクＢＫは、バンクアドレスＢＡ１およびＢＡ０によって選択される。バンクアドレスの値が、（ＢＡ１，ＢＡ０＝０，０）の場合、バンクＢＫ０が選択される。バンクアドレスの値が、（ＢＡ１，ＢＡ０＝０，１）の場合、バンクＢＫ１が選択される。バンクアドレスの値が、（ＢＡ１，ＢＡ０＝１，０）の場合、バンクＢＫ２が選択される。また、バンクアドレスの値が、（ＢＡ１，ＢＡ０＝１，１）の場合、バンクＢＫ３が選択される。
【００４０】
各バンクＢＫは、２つのエリアに分割されており、各エリアの中央部にロウデコーダが２列配置され、各エリアの中央部にロウデコーダの長手方向と直交する方向にカラムデコーダが配置される。ロウデコーダおよびカラムデコーダによって分割された４つの領域には、それぞれアレイが配置される。したがって、１つのバンクＢＫ内には、８つのアレイが含まれることとなる。
【００４１】
図３は、図２のアレイ０内の構成を示す図である。
【００４２】
１つのアレイは、４つのブロックに区分けされている。１つのバンクＢＫ内には、８つのアレイが含まれるため、１つのバンクＢＫは、３２個のブロックに区分けされることとなる。各ブロックは、５ビットのロウアドレスから構成されるブロックアドレスＸ１４〜Ｘ１０で選択される。例えばブロック０は、ブロックアドレスＸ１４〜Ｘ１０の値が０，０，０，０，０の場合に選択される。各ブロックには、ワード線を選択するロウデコーダと、ワード線で選択されたメモリセルからビット線に読み出された信号を増幅するセンスアンプとがそれぞれ対応して設けられる。
【００４３】
図４は、図３のブロック内の詳細な構成を示す図である。
【００４４】
１つのブロック内では、ワード線ＷＬとビット線対ＢＬＰが直交する向きに配置され、ワード線ＷＬとビット線ＢＬＰとの所定の交点にはメモリセルＭＣが配置される。ビット線対ＢＬＰは、ブロックの両側に配置されたセンスアンプＳＡに交互に接続されている。各ブロックは、複数のメモリセルを含み、互いに異なるアドレス情報によって其々アクセスされるメモリセルブロックである。
【００４５】
図３の説明に戻る。
【００４６】
カラムデコーダ１２２は、制御装置が発行したアドレス情報に含まれるカラムアドレスＹ９〜Ｙ０を受け、カラムアドレスＹ９〜Ｙ０に基づいて、１０２４本のカラム選択線ＹＳのうちの１本を選択する。カラム選択線ＹＳは、センスアンプＳＡとＩ／Ｏとが選択的に接続される。カラム選択線ＹＳが選択されると、このカラム選択線ＹＳと接続されたセンスアンプＳＡを介してビット線対ＢＬＰが選択されることとなる。
【００４７】
アレイ制御回路１２４は、制御装置が発行したアドレス情報に含まれるロウアドレスＸ１４〜Ｘ０を受ける。ロウアドレスＸ１４〜Ｘ０には、ブロックを特定するブロックアドレスＸ１４〜Ｘ１０が含まれており、アレイ制御回路１２４は、このブロックアドレスＸ１４〜Ｘ１０で複数のブロックのうちのいずれかを選択し、残りのロウアドレスＸ９〜Ｘ０をロウデコーダ１２３に出力する。
【００４８】
ロウデコーダ１２３は、ロウアドレスに基づいて、１０２４本のワード線ＷＬのうちの１本を選択する。
【００４９】
ワード線ＷＬとビット線対ＢＬＰとが選択されると、選択されたワード線ＷＬとビット線対ＢＬＰとの所定の交点に配置されたメモリセルＭＣが選択されることとなる。
【００５０】
メモリセルＭＣに保持された記憶データを読み出す場合には、リードコマンドに応じて、選択されたメモリセルＭＣに保持された記憶データがビット線ＢＬに読み出されてセンスアンプＳＡに入力される。センスアンプＳＡに入力された記憶データは、増幅されてセンスアンプＳＡと接続されたＩ／Ｏ線を介してＲ／Ｗアンプ１０８に出力される。
【００５１】
メモリセルＭＣに記憶データを書き込む場合には、ライトコマンドに応じて、Ｒ／Ｗアンプ１０８およびＩ／Ｏ線を介してメモリ部１０１に入力されたデータは、センスアンプＳＡを介して選択されたメモリセルＭＣに書き込まれる。
【００５２】
タイミング調整部１１３の詳細な構成について図５〜図８を参照して説明する。タイミング調整部１１３には、アドレス比較回路１３１およびタイマ回路１３２が含まれる。図５は、図１のタイミング調整部１１３内のアドレス比較回路１３１の構成を示す図である。
【００５３】
タイミング調整部１１３は、各バンクＢＫに対応する４つのアドレス比較回路１３１を有する。
【００５４】
各アドレス比較回路１３１は、対応するバンクＢＫを対象とするアクティブコマンドＡｃｔを受けたときにハイレベルの値をとるバンクアクティブ信号ＡＣＴと、対応するバンクＢＫを対象とするプリチャージコマンドＰｒｅを受けたときにハイレベルの値をとるバンクプリチャージ信号ＰＲＥと、アドレス情報に含まれるブロックアドレスとを受け、バンクＢＫごとに独立して制御される。
【００５５】
各アドレス比較回路１３１は、ブロックアドレスを記録するブロックアドレスレジスタＢＬＲを有し、このブロックアドレスレジスタＢＬＲは、バンクプリチャージ信号ＰＲＥを受ける取り込み端子Ｓがハイレベルの値をとったタイミングで、ブロックアドレスを記録している。プリチャージコマンドＰｒｅは、アクティブコマンドＡｃｔおよびアドレス情報が発行された後に発行されるため、ブロックアドレスレジスタＢＬＲは、アクティブコマンドＡｃｔと関連づけて発行されたアドレス情報に含まれるブロックアドレスを記録することとなる。
【００５６】
図６は、アドレス比較回路１３１の動作を説明するためのフローチャートである。
【００５７】
アドレス比較回路１３１は、バンクアクティブ信号ＡＣＴを受け、受けたバンクアクティブ信号ＡＣＴの値がハイレベルであるか否かを判断する（ステップＳ１００）。バンクアクティブ信号ＡＣＴの値がローレベルである場合には、アドレス比較回路１３１は、バンクアクティブ信号ＡＣＴの値がハイレベルとなるまでステップＳ１００を繰り返す。
【００５８】
一方、バンクアクティブ信号ＡＣＴの値がハイレベルである場合、アドレス比較回路１３１は、ブロックアドレスレジスタに記憶されたブロックアドレスと、最近受けたブロックアドレスとを比較する（ステップＳ１０５）。
【００５９】
アドレス比較回路１３１は、比較結果がブロックアドレスは一致していることを示しているか否かを判断する（ステップＳ１１０）。
【００６０】
比較結果がブロックアドレスは一致していることを示している場合、アドレス比較回路１３１は、一致信号ＨＩＴの値をハイレベルとする（ステップＳ１１５）。
【００６１】
一方、比較結果がブロックアドレスは一致していないことを示している場合、一致信号ＨＩＴの値をローレベルとする（ステップＳ１２０）。
【００６２】
一致信号ＨＩＴの値をハイレベルまたはローレベルのいずれかとすると、アドレス比較回路１３１は、バンクプリチャージ信号ＰＲＥの値がハイレベルであるか否かを判断する（ステップＳ１２５）。バンクプリチャージ信号ＰＲＥの値がローレベルである場合には、アドレス比較回路１３１は、バンクプリチャージ信号ＰＲＥの値がハイレベルとなるまでステップＳ１２５を繰り返す。
【００６３】
一方、バンクプリチャージ信号ＰＲＥの値がハイレベルである場合、アドレス比較回路１３１のブロックアドレスレジスタＢＬＲは、最近受けたブロックアドレスを記録する（ステップＳ１３０）。
【００６４】
このように、制御装置がアクティブコマンドＡｃｔを発行すると、このアクティブコマンドＡｃｔと関連づけて発行されたアドレス情報により特定されるバンクＢＫと対応して設けられたアドレス比較回路１３１は、アドレス情報に含まれるブロックアドレスと、ブロックアドレスレジスタＢＬＲに記憶されたブロックアドレスとを比較して、比較結果を示す一致信号ＨＩＴを出力する。アドレス比較回路１３１は、ブロックアドレスが一致する場合には、一致信号ＨＩＴの値はハイレベルとなり、一致しない場合には、一致信号ＨＩＴの値はローレベルとなる。また、プリチャージコマンドＰｒｅに応じて、ブロックアドレスレジスタＢＬＲは、最近受けたブロックアドレスを記録する。これにより、タイミング調整部１１３は、バンクＢＫごとに、今回受けたアクティブコマンドＡｃｔと関連づけて発行された最近アドレス情報と、前回受けたアクティブコマンドＡｃｔと関連づけて発行された前回アドレス情報とを比較して、前回メモリセルと最近メモリセルとが同一のブロックに含まれるか否かを示す一致信号ＨＩＴを出力することになる。
【００６５】
図７は、タイマ回路１３２の構成を示す図である。
【００６６】
タイミング調整部１１３は、各バンクＢＫに対応する４つのタイマ回路１３２を有する。
【００６７】
各タイマ回路１３２は、バンクアクティブ信号ＡＣＴと、タイマ回路１３２が対応するバンクＢＫを対象とするライトコマンドＷｒｔを受けたときにハイレベルの値をとるバンクライト信号ＷＲＴと、内部クロック信号ＩＣＬＫとを受ける。
【００６８】
各タイマ回路１３２は、バンクライト信号ＷＲＴがハイレベルの値をとるとカウントを開始するタイマを有する。タイマは、バンクライト信号ＷＲＴに応じて初期値ＣＮＴが設定され、内部クロック信号ＩＣＬＫを受ける度にこのカウント値ｃｎｔをデクリメントして出力する。また各タイマ回路１３２は、バンクアクティブ信号ＡＣＴに応じてカウント値ｃｎｔの出力を有効にする。したがって各タイマ回路１３２は、バンクアクティブ信号ＡＣＴの値がハイレベルである間はカウント値ｃｎｔを出力することとなる。
【００６９】
またタイマ回路１３２は、前回メモリセルに対する動作が開始してからの経過時間を計測する。本実施形態では、タイマ回路１３２は、半導体装置１００がライトコマンドＷｒｔを受けてからアクティブコマンドＡｃｔを受けるまでの時間をカウントするｔＷＲタイマである。各タイマ回路１３２は、初期値ＣＮＴを、半導体装置１００がメモリセルの書き込みに要する時間をクロック数に換算した値に設定する。
【００７０】
各タイマ回路１３２が出力するカウント値ｃｎｔ０〜３は、ビットごとに接続され、ｎ入力の第１ＮＯＲゲート１３３に入力される。これらの入力信号には、状態を保持するためのレベルキーパが接続されていてもよい（図示せず）。第１ＮＯＲゲート１３３の出力は、第２ＮＯＲゲート１３４に入力される。また、第２ＮＯＲゲート１３４には、アドレス比較回路１３１が出力した一致信号ＨＩＴを反転した信号も入力される。
【００７１】
図８は、各タイマ回路１３２の動作を説明するためのフローチャートである。
【００７２】
タイマ回路１３２は、バンクライト信号ＷＲＴを受け、受けたバンクライト信号ＷＲＴの値がハイレベルであるか否かを判断する（ステップＳ２００）。バンクライト信号ＷＲＴの値がローレベルである場合、タイマ回路１３２は、ステップＳ２００の判断を繰り返す。
【００７３】
一方、バンクライト信号ＷＲＴの値がハイレベルである場合、タイマ回路１３２は、ｔＷＲタイマの初期値ＣＮＴを設定する（ステップＳ２０５）。
【００７４】
タイマ回路１３２は、バンクアクティブ信号ＡＣＴの値がハイレベルであるか否かを判断する（ステップＳ２１０）。バンクアクティブ信号ＡＣＴの値がハイレベルである場合、タイマ回路１３２は、カウント値ｃｎｔを出力する（ステップＳ２１５）。一方、バンクアクティブ信号ＡＣＴの値がローレベルである場合、タイマ回路１３２は、ステップＳ２１５の動作を省略する。
【００７５】
タイマ回路１３２は、カウント値ｃｎｔが０であるか否かを判断する（ステップＳ２２０）。カウント値ｃｎｔが０である場合、タイマ回路１３２は、ステップＳ２１０およびステップＳ２１５を繰り返す。
【００７６】
一方、カウント値ｃｎｔが０でない場合、タイマは、内部クロック信号ＩＣＬＫを受けたか否かを判断する（ステップＳ２２５）。内部クロック信号ＩＣＬＫを受けていない場合には、タイマは、内部クロック信号ＩＣＬＫを受けるまで待機する。
【００７７】
一方、内部クロック信号ＩＣＬＫを受けると、タイマはカウント値をデクリメントする（ステップＳ２３０）。
【００７８】
これにより、各タイマ回路１３２は、バンクＢＫごとにバンクアクティブ信号ＡＣＴがハイレベルになった時にカウント値ｃｎｔ０〜３を出力することとなる。
【００７９】
なお、タイマ回路１３２は、バンクライト信号ＷＲＴの値がハイレベルであるか否かの判断を継続的に繰り返し実行する。このため、タイマ回路１３２は、図８の動作を行っている最中であっても、バンクライト信号ＷＲＴの値がハイレベルであると判断した時、実行中の動作を中止してステップＳ２０５の動作を開始する。これにより、バンクライト信号ＷＲＴの値がハイレベルとなる度に、タイマ回路１３２は、それまでのカウント動作をリセットしてステップＳ２０５以下の処理を実行することとなる。
【００８０】
図７の説明に戻る。
【００８１】
タイミング調整部１１３は、アドレス比較回路１３１が出力した一致信号ＨＩＴと、各タイマ回路１３２が出力したカウント値ｃｎｔ０〜３とに基づいて、制御装置がコマンドを発行するタイミングを調整するための制御情報ＲＣＤを出力する。
【００８２】
具体的には、タイミング調整部１１３は、所定の基準時点からコマンドを発行するまでの最小間隔を示す制御情報ＲＣＤを出力する。本実施形態では、基準時点は、制御装置がアクティブコマンドＡｃｔを発行した時点である。
【００８３】
第１ＮＯＲゲート１３３は、各タイマ回路１３２が出力したカウント値ｃｎｔ０〜３を受け、これらのカウント値全てが０である場合にはハイレベル、少なくとも１つのカウント値が０でない場合にはローレベルの信号を出力して第２ＮＯＲゲートの第１入力とする。また、第２ＮＯＲゲートには、この一致信号ＨＩＴを反転した信号が入力される。なお、一致信号ＨＩＴの値は、ハイレベルまたはローレベルのいずれかである。これにより、一致信号ＨＩＴの値がハイレベルである場合には第２ＮＯＲゲートの第２入力はローレベルとなり、一致信号ＨＩＴの値がローレベルである場合には第２ＮＯＲゲートの第２入力はハイレベルとなる。
【００８４】
また、制御信号ＲＣＤの値は、第２ＮＯＲゲートの第１入力および第２入力がいずれもローレベルの場合ハイレベルとなり、それ以外の場合にはローレベルとなる。
【００８５】
カウント値ｃｎｔ、および一致信号ＨＩＴの組み合わせと、カウント値に応じて生成される第１入力、一致信号ＨＩＴに応じて生成される第２入力、第１入力および第２入力に応じて生成される制御信号ＲＣＤの値は、それぞれ以下の表１に示す通りとなる。なお、表１中、Ｈは値がハイレベルであることを示し、Ｌは値がローレベルであることを示す。
【００８６】
【表１】
2014220025.tif 000003
【００８７】
以上説明したように、半導体装置１００のタイミング調整部１１３は、コマンドとアドレス情報とを受けて、コマンドおよびアドレス情報に応じて、制御装置がコマンドを発行するタイミングを調整するための制御情報ＲＣＤを出力する。
【００８８】
また、タイミング調整部１１３は、最近メモリセルと前回メモリセルとが同一のブロックに含まれているか否かを示す判断結果と、前回メモリセルに対する動作が開始してからの経過時間とに基づいて、コマンド間の最小間隔を制御装置に設定する検出信号である制御情報ＲＣＤを出力する。
【００８９】
タイミング調整部１１３は、最近メモリセルと前回メモリセルとが同一のブロックに含まれており（アドレス情報が一致）、且つ経過時間が所定の閾値以下である場合、最小間隔を第１の値とする。またタイミング調整部１１３は、最近メモリセルと前回メモリセルとが異なるブロックに含まれている（アドレス情報が一致しない）場合、最小間隔を第１の値以下の予め定められた第２の値とする。タイミング調整部１１３は、第１の値として、第２の値より大きい予め定められた値を用いることができる。これにより、コマンドを発行するタイミングが調整される。
【００９０】
以下、制御装置が発行するコマンドおよびアドレス情報の３つのパターンについて、半導体装置１００の動作タイミングを説明する。
【００９１】
図９は、制御装置の第１の動作パターンについて半導体装置１００の動作タイミングを説明するためのタイミングチャートである。
【００９２】
第１の動作パターンでは、制御装置は、バンクＢＫ０のブロック０を対象としてアクティブコマンドＡｃｔ、ライトコマンドＷｒｔ、プリチャージコマンドＰｒｅを発行した後、同じバンクＢＫ０のブロック０を対象としてアクティブコマンドＡｃｔおよびリードコマンドＲｅｄを発行する。
【００９３】
制御装置が時刻Ｔ０でアクティブコマンドＡｃｔおよびアドレス情報を発行すると、コマンドデコーダ１０６は、このアクティブコマンドＡｃｔに応じて、内部信号であるバンクアクティブ信号ＡＣＴを生成する。チップ制御回路１０７は、バンクアクティブ信号ＡＣＴに応じて、バンクＢＫ０のブロック０内のワード線ＳＷＬ−０ｉを活性化して、メモリセルＭＣからビット線対ＢＬＰに読み出されたデータがセンスアンプＳＡで増幅および保持される。チップ制御回路１０７は、ワード線ＳＷＬ−０ｉが、メモリセルＭＣへの書き込みに要する時間だけ選択されるように制御する。
【００９４】
制御装置が時刻Ｔ３でライトコマンドＷｒｔを発行すると、コマンドデコーダ１０６は、このライトコマンドＷｒｔに応じて、内部信号であるバンクライト信号ＷＲＴを生成する。チップ制御回路１０７は、バンクライト信号ＷＲＴに応じて、Ｒ／Ｗアンプ１０８からセンスアンプＳＡにデータを書き込み、このセンスアンプＳＡからビット線ＢＬを経由してメモリセルＭＣへのデータの書き込みが開始される。
【００９５】
タイミング調整部１１３は、このバンクライト信号ＷＲＴに応じて、ｔＷＲタイマの初期値ＣＮＴ＝６を設定する。ｔＷＲタイマは、クロック発生回路１０３がクロック信号ＣＫに応じて生成する内部クロック信号ＩＣＬＫを受けるごとにカウント値ｃｎｔをデクリメントする。
【００９６】
一方、制御装置は、ライトコマンドＷｒｔを発行してから、半導体装置１００に設定された、ライトコマンドを発行してからプリチャージコマンドＰｒｅを発行するまでの最小間隔ｔＷＲ＝２クロックの時間をおいて、時刻Ｔ５でプリチャージコマンドＰｒｅを発行する。コマンドデコーダ１０６は、このプリチャージコマンドＰｒｅに応じて、内部コマンド信号であるバンクプリチャージ信号ＰＲＥを生成する。ブロックアドレスレジスタＢＬＲは、このバンクプリチャージ信号ＰＲＥに応じて、時刻Ｔ０で発行されたアドレス情報に含まれるブロックアドレスを記録する。
【００９７】
また制御装置は、プリチャージコマンドＰｒｅを発行してから、半導体装置１００に設定された、プリチャージコマンドＰｒｅを発行してからアクティブコマンドＡｃｔを発行するまでの最小間隔ｔＲＰ＝２クロックの時間をおいて、時刻Ｔ７で、バンクＢＫ０のブロック０を対象とするアクティブコマンドＡｃｔを発行する。コマンドデコーダ１０６は、アクティブコマンドＡｃｔに応じて、内部信号であるバンクアクティブ信号ＡＣＴを生成する。
【００９８】
タイミング調整部１１３は、バンクアクティブ信号ＡＣＴを受けて、ブロックアドレスを比較する。この場合、前回のブロックアドレスと最近のブロックアドレスとは一致するため、一致信号ＨＩＴの値がハイレベルとなる。このときのカウント値ｃｎｔ＝２であるため、タイミング調整部１１３は、ハイレベルの値を有する制御信号ＲＣＤを生成して制御装置に出力する。
【００９９】
チップ制御回路１０７は、一致信号ＨＩＴの値に応じたタイミングで、対象のバンクＢＫを活性化する。具体的には、チップ制御回路１０７は、一致信号ＨＩＴの値に応じたタイミングで対象のバンクＢＫ内のワード線ＳＷＬを活性化することで対象のバンクＢＫを活性化する。より具体的には、一致信号ＨＩＴの値がハイレベルである場合、チップ制御回路１０７は、先のコマンドで活性化されたワード線ＳＷＬを非活性化するまで待機時間を設けてから、対象のバンクＢＫ内のワード線ＳＷＬを活性化する。一方、一致信号ＨＩＴの値がローレベルである場合、チップ制御回路１０７は、先のコマンドで活性化されたワード線ＳＷＬの状態に関わらず、待機時間を設けずに、対象のバンクＢＫ内のワード線ＳＷＬを活性化する。
【０１００】
ここでは、一致信号ＨＩＴの値がハイレベルであり、時刻Ｔ７の時点で、先のコマンドに応じて活性化されたワード線ＳＷＬ−０ｉが活性化された状態であるため、チップ制御回路１０７は、先のコマンドに応じて開始されたメモリセルＭＣへの書き込みが完了するまで待機する。メモリセルＭＣへの書き込みが完了すると、チップ制御回路１０７は、ワード線ＳＷＬ−０ｉを非活性化して、予め定められた時間待機してからワード線ＳＷＬ−０ｊを活性化する。
【０１０１】
一方、制御装置は、制御信号ＲＣＤを受けると、制御信号ＲＣＤに基づいて、アクティブコマンドＡｃｔを発行してから最初のカラムアクセスコマンドを発行するまでの最小間隔ｔＲＣＤを、所定の第１の値＝４または第２の値＝２とする。本実施形態では、制御装置は、制御信号ＲＣＤの値がハイレベルである場合にはｔＲＣＤ＝４とし、制御信号ＲＣＤの値がローレベルである場合にはｔＲＣＤ＝２とすることとする。ここでは制御信号ＲＣＤの値がハイレベルであるため、制御装置は、ｔＲＣＤ＝４とし、時刻Ｔ１１でリードコマンドＲｅｄを発行する。
【０１０２】
このように、制御装置が、同一のブロックを対象とするアクティブコマンドを連続して発行した場合に、後のアクティブコマンドを発行した時点でｔＷＲタイマのカウント値ｃｎｔが０でないとき、タイミング調整部１１３は、後のアクティブコマンドの次にカラムアクセスコマンドを発行するタイミングを遅らせる旨の制御信号ＲＣＤを出力する。このため、先のコマンドに応じた動作が完了しないうちに後のカラムアクセスコマンドが発行されて半導体装置１００が正常に動作しない状況を回避することが可能になる。
【０１０３】
図１０は、制御装置の第２の動作パターンについて半導体装置１００の動作タイミングを説明するためのタイミングチャートである。
【０１０４】
第２の動作パターンでは、制御装置は、バンクＢＫ０のブロック０を対象としてアクティブコマンドＡｃｔ、ライトコマンドＷｒｔ、プリチャージコマンドＰｒｅを発行した後、バンクＢＫ０のブロック１を対象としてアクティブコマンドＡｃｔおよびリードコマンドＲｅｄを発行する。
【０１０５】
なお、制御装置が時刻Ｔ０でアクティブコマンドＡｃｔを発行してから、時刻Ｔ５でプリチャージコマンドＰｒｅを発行して、このプリチャージコマンドＰｒｅに応じた半導体装置１００の動作については、第１の動作パターンと同様であるため、ここでは説明を省略する。
【０１０６】
制御装置は、時刻Ｔ５でプリチャージコマンドＰｒｅを発行してから、半導体装置１００に設定された、プリチャージコマンドＰｒｅを発行してからアクティブコマンドＡｃｔを発行するまでの最小間隔ｔＲＰ＝２クロックの時間をおいて、時刻Ｔ７において、バンクＢＫ０のブロック１を示すアドレス情報およびアクティブコマンドＡｃｔを発行する。コマンドデコーダ１０６は、アクティブコマンドＡｃｔに応じて、バンクアクティブ信号を生成する。
【０１０７】
タイミング調整部１１３は、バンクアクティブ信号ＡＣＴを受けて、ブロックアドレスを比較する。この場合、前回のブロックアドレスと最近のブロックアドレスとは一致しないため、一致信号ＨＩＴの値がローレベルとなる。このため、タイミング調整部１１３は、ローレベルの値を有する制御信号ＲＣＤを生成して制御装置に出力する。
【０１０８】
この場合、制御装置は、ｔＲＣＤ＝２とする。
【０１０９】
チップ制御回路１０７は、一致信号ＨＩＴの値に応じて、対象のバンクＢＫを活性化する。ここでは、一致信号の値がローレベルであるため、チップ制御回路１０７は、時刻Ｔ０で発行されたアクティブコマンドＡｃｔに応じて活性化されたブロック０内のワード線ＳＷＬ−０ｉの状態に関わらず、待機時間を設けずに、ブロック１内のワード線ＳＷＬ−ｉｊを活性化することで、対象のバンクＢＫ０を活性化する。この場合、ワード線ＳＷＬ−０ｉおよびワード線ＳＷＬ−１ｊが共に活性化された状態の期間ｔｐ１が生じるが、各ワード線ＳＷＬが含まれるブロックが異なりセンスアンプＳＡが共有されていないため、ブロック０内のメモリセルＭＣへの書き込みが完了する前にブロック１のワード線ＳＷＬ−１ｊを活性化することが可能である。
【０１１０】
このように、制御装置が、異なるブロックを対象とするアクティブコマンドを連続して発行する場合、同一のブロックを対象とするコマンドを連続して発行する場合よりも、後のアクティブコマンドの次にカラムアクセスコマンドを発行するタイミングを早めることが可能になる。コマンドが対象とするブロックが異なる場合には、先のコマンドに応じた動作が完了していなくても、後のコマンドが対象とするブロックにアクセスすることができるため、動作時間に応じて一律にコマンドを受けるタイミングを遅らせる場合と比較して、コマンドを受けるタイミングを早めることができ、半導体装置１００を正常に動作させながら不要な動作遅延を回避することが可能になる。
【０１１１】
図１１は、制御装置の第３の動作パターンについて半導体装置１００の動作タイミングを説明するためのタイミングチャートである。
【０１１２】
第３の動作パターンでは、制御装置は、バンクＢＫ０のブロック０を対象として、アクティブコマンドＡｃｔをよびプリチャージコマンドＰｒｅを発行した後、同じバンクＢＫ０のブロック０を対象として、アクティブコマンドＡｃｔおよびリードコマンドＲｅｄを発行する。第１の動作パターンと比較して、第３の動作パターンは、先のアクティブコマンドＡｃｔの後にライトコマンドＷｒｔが発行されない点において異なる。
【０１１３】
制御装置が時刻Ｔ０でアクティブコマンドＡｃｔおよびアドレス情報を発行すると、コマンドデコーダ１０６は、このアクティブコマンドＡｃｔに応じて、内部信号であるバンクアクティブ信号ＡＣＴを生成する。チップ制御回路１０７は、バンクアクティブ信号ＡＣＴに応じて、バンクＢＫ０のブロック０内のワード線ＳＷＬ−０ｉを活性化して、メモリセルＭＣからビット線対ＢＬＰに読み出されたデータがセンスアンプＳＡで増幅および保持される。
【０１１４】
制御装置は、時刻Ｔ５でプリチャージコマンドＰｒｅを発行する。コマンドデコーダ１０６は、このプリチャージコマンドＰｒｅに応じて、バンクプリチャージ信号ＰＲＥを生成する。ブロックアドレスレジスタＢＬＲは、このバンクプリチャージ信号ＰＲＥに応じて、時刻Ｔ０で発行されたアドレス情報に含まれるブロックアドレスを記録する。
【０１１５】
また制御装置は、プリチャージコマンドＰｒｅを発行してから、半導体装置１００に設定された、プリチャージコマンドＰｒｅを発行してからアクティブコマンドＡｃｔを発行するまでの最小間隔ｔＲＰ＝２クロックの時間をおいて、バンクＢＫ０のブロック０を対象とするアクティブコマンドＡｃｔを発行する。コマンドデコーダ１０６は、アクティブコマンドＡｃｔに応じて、バンクアクティブ信号ＡＣＴを生成する。
【０１１６】
タイミング調整部１１３は、バンクアクティブ信号ＡＣＴを受けて、ブロックアドレスを比較する。この場合、前回のブロックアドレスと最近のブロックアドレスとは一致するため、一致信号ＨＩＴの値がハイレベルとなる。このときのカウント値ｃｎｔ＝０であるため、タイミング調整部１１３は、ローレベルの値を有する制御信号ＲＣＤを生成して制御装置に出力する。
【０１１７】
この場合、制御装置は、ｔＲＣＤ＝２とする。
【０１１８】
チップ制御回路１０７は、時刻Ｔ７で発行されたアクティブコマンドＡｃｔに応じて生成されたバンクアクティブ信号ＡＣＴを受けて、対象のバンクＢＫを活性化する。このとき、一致信号ＨＩＴの値はハイレベルであるが、時刻Ｔ０で発行されたアクティブコマンドＡｃｔに応じて活性化されたワード線ＳＷＬ−０ｉがすでに非活性化されているため、チップ制御回路１０７は、待機時間を設けずにワード線ＳＷＬ−０ｊを活性化する。
【０１１９】
このように、ライトコマンドＷｒｔが発行されなかった場合には、同一のブロックを対象とする場合であっても、ｔＷＲタイマの値は０となる。コマンドを発行するタイミングは、一致信号ＨＩＴに加えて、ライトコマンドＷｒｔが発行されてからの経過時間に応じて調整されるため、ライトコマンドＷｒｔが発行されなかった場合には、後のコマンドを発行するタイミングは早められる。ライトコマンドＷｒｔが発行されない場合には、メモリセルへの書き込みにかかる時間待機する必要がないので、不要な動作遅延を回避することが可能になる。
【０１２０】
以上説明したように、本発明の第１の実施形態にかかる半導体装置１００は、センスアンプＳＡを共有する複数のメモリセルＭＣを含む複数のブロックに区分けされたメモリ部１０１を有する。この半導体装置１００は、メモリセルに対する動作を指示するコマンドとコマンドにて動作が指示されるメモリセルを特定するアドレス情報とを受け、最近メモリセルと、前回メモリセルとが同一のブロックに含まれるか否かを判断する。そして、判断結果に基づいて、コマンドを発行するタイミングが調整される。  これにより、アドレス情報により特定されるメモリセルがセンスアンプを共有しない場合には、先のコマンドに応じた動作が完了するのを待たずに次のコマンドを発行することが可能になり、不要な動作遅延を低減することが可能になる。
【０１２１】
（変形例）
図１２は、本発明の第１の実施形態にかかる半導体装置の変形例におけるタイマ回路を示す図である。
【０１２２】
上記では、メモリ部１０１は、ライトコマンドＷｒｔに応じたタイミングでメモリセルＭＣにデータを書き込むこととしたが、半導体記憶装置の分野では、ライトコマンドＷｒｔが発行されたタイミングでは、データをセンスアンプＳＡまで書き込み、プリチャージコマンドＰｒｅが発行された後にまとめてデータをメモリセルＭＣに書き込む方式のものがある。この場合には、メモリセルへのデータの書き込みは、実際にはプリチャージコマンドＰｒｅに応じて開始される。このため、プリチャージコマンドＰｒｅが発行されてからの経過時間に応じてコマンドを発行するタイミングを調整することで、正常な動作を保つことが可能になる。
【０１２３】
本変形例におけるタイマ回路１３２Ａは、バンクライト信号ＷＲＴの代わりにバンクプリチャージ信号ＰＲＥを受け、このバンクプリチャージ信号ＰＲＥに応じてカウントを開始するｔＲＰタイマを用いることとする。
【０１２４】
図１３は、本変形例にかかるタイマ回路１３２Ａの動作を説明するためのフローチャートである。本変形例にかかるタイマ回路１３２Ａの動作は、バンクライト信号ＷＲＴの値がハイレベルであるか否かを判断するステップＳ２００を実行することに代えて、バンクプリチャージ信号ＰＲＥの値がハイレベルであるか否かを判断するステップＳ２０１が実行される他は、図８と同様であるため、説明を省略する。
【０１２５】
以下、制御装置が発行するコマンドおよびアドレス情報の３つのパターンについて、本変形例にかかる半導体装置１００の動作タイミングを説明する。
【０１２６】
図１４は、制御装置の第４の動作パターンについて、本変形例にかかる半導体装置１００の動作タイミングを説明するためのタイミングチャートである。
【０１２７】
第４の動作パターンでは、制御装置は、バンクＢＫ０のブロック０を対象としてアクティブコマンドＡｃｔおよびプリチャージコマンドＰｒｅを発行した後、同じバンクＢＫ０のブロック０を対象としてアクティブコマンドＡｃｔおよびリードコマンドＲｅｄを発行する。
【０１２８】
制御装置が、時刻Ｔ０でアクティブコマンドＡｃｔおよびアドレス情報を発行すると、コマンドデコーダ１０６は、このアクティブコマンドＡｃｔに応じて、バンクアクティブ信号ＡＣＴを生成する。チップ制御回路１０７は、バンクアクティブ信号ＡＣＴに応じて、バンクＢＫ０のブロック０内のワード線ＳＷＬ−０ｉを活性化し、メモリセルＭＣからビット線対ＢＬＰに読み出されたデータがセンスアンプＳＡで増幅および保持される。
【０１２９】
制御装置は、時刻Ｔ３でプリチャージコマンドＰｒｅを発行する。コマンドデコーダ１０６は、このプリチャージコマンドＰｒｅに応じて、バンクプリチャージ信号ＰＲＥを生成する。ブロックアドレスレジスタＢＬＲは、バンクプリチャージ信号ＰＲＥに応じて、時刻Ｔ０で発行されたアドレス情報に含まれるブロックアドレスを記録する。
【０１３０】
また、タイミング調整部１１３のタイマ回路１３２Ａは、バンクプリチャージ信号ＰＲＥに応じて、ｔＲＰタイマの初期値ＣＮＴ＝６を設定する。ｔＲＰタイマは、内部クロック信号ＩＣＬＫを受けるごとにカウント値ｃｎｔをデクリメントする。
【０１３１】
また、制御装置は、プリチャージコマンドＰｒｅを発行してから、半導体装置１００に設定された、プリチャージコマンドＰｒｅを発行してからアクティブコマンドＡｃｔを発行するまでの最小間隔ｔＲＰ＝２クロックの時間をおいて、時刻Ｔ５で、バンクＢＫ０のブロック０を対象とするアクティブコマンドＡｃｔを発行する。コマンドデコーダ１０６は、アクティブコマンドＡｃｔに応じて、バンクアクティブ信号ＡＣＴを生成する。
【０１３２】
タイミング調整部１１３は、バンクアクティブ信号ＡＣＴを受けて、ブロックアドレスを比較する。この場合、前回のブロックアドレスと最近のブロックアドレスとは一致するため、一致信号ＨＩＴの値がハイレベルとなる。このときのカウント値ｃｎｔ＝４であるため、タイミング調整部１１３は、ハイレベルの値を有する制御信号ＲＣＤを生成して制御装置に出力する。
【０１３３】
チップ制御回路１０７は、一致信号ＨＩＴの値に応じて、対象のバンクＢＫを活性化する。ここでは、一致信号ＨＩＴの値がハイレベルであり、時刻Ｔ５の時点で、先のコマンドに応じて活性化されたワード線ＳＷＬ０ｉが活性化された状態であるため、チップ制御回路１０７は、バンクＢＫ０のブロック０内のワード線ＳＷＬ−０ｊを活性化せずに待機状態とする。メモリセルＭＣに対する書き込みが完了すると、チップ制御回路１０７は、ワード線ＳＷＬ−０ｉを非活性化して、予め定められた時間待ってからワード線ＳＷＬ−０ｊを活性化する。
【０１３４】
一方、制御装置は、制御信号ＲＣＤを受けると、制御信号ＲＣＤに基づいて、アクティブコマンドＡｃｔを発行してから最初のカラムアクセスコマンドを発行するまでの最小間隔ｔＲＣＤを、所定の第１の値＝６または第２の値＝２とする。ここでは、制御装置は、ｔＲＣＤ＝６とし、時刻Ｔ１１でリードコマンドＲｅｄを発行する。
【０１３５】
図１５は、制御装置の第５の動作パターンについて、本変形例にかかる半導体装置１００の動作タイミングを説明するためのタイミングチャートである。
【０１３６】
第５の動作パターンでは、制御装置は、バンクＢＫ０のブロック０を対象としたアクティブコマンドＡｃｔおよびプリチャージコマンドＰｒｅを発行した後、バンクＢＫ０のブロック１を対象とするアクティブコマンドＡｃｔおよびリードコマンドＲｅｄを発行する。
【０１３７】
制御装置が時刻Ｔ０でアクティブコマンドＡｃｔおよびアドレス情報を発行すると、コマンドデコーダ１０６は、このアクティブコマンドＡｃｔに応じて、バンクアクティブ信号ＡＣＴを生成する。チップ制御回路１０７は、このバンクアクティブ信号ＡＣＴに応じて、バンクＢＫ０のブロック０内のワード線ＳＷＬ−０ｉを活性化して、メモリセルＭＣからビット線対ＢＬＰに読み出されたデータがセンスアンプＳＡで増幅および保持される。
【０１３８】
制御装置が時刻Ｔ３でプリチャージコマンドＰｒｅを発行すると、コマンドデコーダ１０６は、このプリチャージコマンドＰｒｅに応じて、バンクプリチャージ信号ＰＲＥを生成する。ブロックアドレスレジスタＢＬＲは、バンクプリチャージ信号ＰＲＥに応じて、時刻Ｔ０で発行されたアドレス情報に含まれるブロックアドレスを記録する。
【０１３９】
また、タイミング調整部１１３のタイマ回路１３２Ａは、バンクプリチャージ信号ＰＲＥに応じて、ｔＲＰタイマの初期値ＣＮＴ＝６を設定する。ｔＲＰタイマは、内部クロック信号ＩＣＬＫを受けるごとにカウント値ｃｎｔをデクリメントする。
【０１４０】
また、制御装置は、プリチャージコマンドＰｒｅを発行してから、半導体装置１００に設定された、プリチャージコマンドＰｒｅを発行してからアクティブコマンドＡｃｔを発行するまでの最小間隔ｔＲＰ＝２クロックの時間をおいて、時刻Ｔ５で、バンクＢＫ０のブロック１を対象とするアクティブコマンドＡｃｔを発行する。コマンドデコーダ１０６は、アクティブコマンドＡｃｔに応じて、バンクアクティブ信号ＡＣＴを生成する。
【０１４１】
タイミング調整部１１３は、バンクアクティブ信号ＡＣＴを受けて、ブロックアドレスを比較する。この場合、前回のブロックアドレスと最近のブロックアドレスとは一致しないため、一致信号ＨＩＴの値がローレベルとなる。このため、タイミング調整部１１３は、ローレベルの値を有する制御信号ＲＣＤを生成して制御装置に出力する。
【０１４２】
チップ制御回路１０７は、一致信号ＨＩＴの値に応じて、対象のバンクＢＫを活性化する。ここでは、一致信号ＨＩＴの値がローレベルであるため、チップ制御回路１０７は、バンクアクティブ信号ＡＣＴに応じて、待機時間を設けずに、ブロック１内のワード線ＳＷＬ−１ｊを活性化する。
【０１４３】
この場合、ワード線ＳＷＬ−０ｉおよびワード線ＳＷＬ−０ｊが共に活性化された状態の期間ｔｐ２が生じるが、ブロックが異なりセンスアンプが共有されていないため、ブロック０の動作が完了する前にブロック１のワード線ＳＷＬ−０ｊを活性化することが可能である。
【０１４４】
一方、制御装置は、制御信号ＲＣＤを受けると、制御信号ＲＣＤに基づいて、アクティブコマンドＡｃｔを発行してから最初のカラムアクセスコマンドを発行するまでの最小間隔ｔＲＣＤを、所定の第１の値＝６または第２の値＝２とする。ここでは、制御装置は、ｔＲＣＤ＝２とし、時刻Ｔ７でリードコマンドＲｅｄを発行する。
【０１４５】
図１６は、制御装置の第６の動作パターンについて、本変形例にかかる半導体装置１００の動作タイミングを説明するためのタイミングチャートである。
【０１４６】
第６の動作パターンでは、制御装置が発行するコマンドおよびアドレス情報は、第４の動作パターンと同様である。第６の動作パターンでは、第４の動作パターンと比較して各コマンドを発行するタイミングが異なる。具体的には、第６の動作パターンでは、プリチャージコマンドＰｒｅが発行されてから次のアクティブコマンドＡｃｔが発行されるまでの期間が第４の動作パターンよりも長い。このため第６の動作パターンでは、次のアクティブコマンドＡｃｔが発行された時点でｔＲＰタイマのカウント値ｃｎｔが０となっている。
【０１４７】
制御装置は、時刻Ｔ０でアクティブコマンドＡｃｔおよびアドレス情報を発行する。コマンドデコーダ１０６は、このアクティブコマンドＡｃｔに応じて、バンクアクティブ信号ＡＣＴを生成する。チップ制御回路１０７は、バンクアクティブ信号ＡＣＴに応じて、バンクＢＫ０のブロック０内のワード線ＳＷＬ−０ｉを活性化する。
【０１４８】
制御装置は、時刻Ｔ３でプリチャージコマンドＰｒｅを発行する。コマンドデコーダ１０６は、このプリチャージコマンドＰｒｅに応じて、バンクプリチャージ信号ＰＲＥを生成する。ブロックアドレスレジスタＢＬＲは、バンクプリチャージ信号ＰＲＥに応じて、時刻Ｔ０で発行されたアドレス情報に含まれるブロックアドレスを記録する。
【０１４９】
また、タイミング調整部１１３のタイマ回路１３２Ａは、バンクプリチャージ信号ＰＲＥに応じて、ｔＲＰタイマの初期値ＣＮＴ＝６を設定する。ｔＲＰタイマは、内部クロック信号ＩＣＬＫを受けるごとにカウント値ｃｎｔをデクリメントする。
【０１５０】
また、制御装置は、時刻Ｔ９でバンクＢＫ０のブロック０を対象とするアクティブコマンドＡｃｔを発行する。コマンドデコーダ１０６は、アクティブコマンドＡｃｔに応じて、バンクアクティブ信号ＡＣＴを生成する。
【０１５１】
タイミング調整部１１３は、バンクアクティブ信号ＡＣＴを受けて、ブロックアドレスを比較する。この場合、前回のブロックアドレスと最近のブロックドレスとは一致するため、一致信号ＨＩＴの値がハイレベルとなる。このときのカウント値ｃｎｔ＝０であるため、タイミング調整部１１３は、ローレベルの値を有する制御信号ＲＣＤを生成して制御装置に出力する。
【０１５２】
チップ制御回路１０７は、一致信号ＨＩＴの値に応じて、対象のバンクＢＫを活性化する。ここでは、一致信号ＨＩＴの値がハイレベルであるが、時刻Ｔ９において既にワード線ＳＷＬ−０ｉが非活性化されているため、チップ制御回路１０７は、待機時間を設けずにワード線ＳＷＬ−０ｊを活性化する。
【０１５３】
一方、制御装置は、制御信号ＲＣＤを受けると、制御信号ＲＣＤに基づいて、アクティブコマンドＡｃｔを発行してから最初のカラムアクセスコマンドを発行するまでの最小間隔ｔＲＣＤを、所定の第１の値＝６または第２の値＝２とする。ここでは、制御装置は、ｔＲＣＤ＝２とし、時刻Ｔ１１でリードコマンドＲｅｄを発行する。
【０１５４】
以上説明したように、本変形例にかかる半導体装置でも、比較結果に基づいてコマンドを発行するタイミングを調整することで、不要な動作遅延を低減することが可能になる。
【０１５５】
また、本変形例にかかる半導体装置では、プリチャージコマンドＰｒｅを受けてからの経過時間に応じて、コマンドを発行するタイミングが調整される。プリチャージコマンドＰｒｅを受けてからの経過時間に応じて、コマンドを発行するタイミングが調整されることで、プリチャージコマンドＰｒｅに応じてメモリセルＭＣへのデータの書き込みが実行される半導体装置でも、先のコマンドに応じた動作が完了しないうちに後のコマンドが発行されて、後のコマンドが対象とするメモリセルＭＣにアクセスすることができず、半導体装置１００が正常に動作しない状態を回避することが可能になる。
【０１５６】
このように、本実施形態による半導体装置（１００）は、データを保持する複数のメモリセル（ＭＣ）と、メモリセルのそれぞれから読み出されるデータを増幅するセンスアンプ（ＳＡ）とを有し、複数のメモリセルは、センスアンプを共有する複数のメモリセルを含むブロックに区分けされているメモリ部（１０１）と、メモリセルに対する動作を指示するコマンドを発行する制御装置から、コマンドを受けるコマンドデコーダ（１０６）と、制御装置からコマンドにて動作が指示されるメモリセルを特定するアドレス情報を受け、最近受けたアドレス情報により特定されるメモリセルである最近メモリセルと前回受けたアドレス情報により特定されるメモリセルである前回メモリセルとが同一のブロックに含まれているか否かを判断し、当該判断結果に基づいて、制御装置がコマンドを発行するタイミングを調整するタイミング調整部（１１３）とを有する。
【０１５７】
また、本実施形態にかかる半導体装置（１００）では、タイミング調整部（１１３）は、判断結果に基づいて、所定の基準時点からコマンドを発行するまでの最小間隔を制御装置に設定することで、タイミングを調整する。
【０１５８】
また、本実施形態にかかる半導体装置（１００）では、タイミング調整部（１１３）は、最近メモリセルおよび前回メモリセルが同一のブロックに含まれている場合、最小間隔を第１の値とし、最近メモリセルおよび前回メモリセルが異なるブロックに含まれている場合、最小間隔を第１の値以下の予め定められた第２の値とする。
【０１５９】
また、本実施形態にかかる半導体装置（１００）では、タイミング調整部（１１３）は、第１の値として、第２の値より大きい予め定められた値を用いる。
【０１６０】
また、本実施形態にかかる半導体装置（１００）では、複数のブロックは、複数のバンクＢＫに分割され、タイミング調整部（１１３）は、バンクＢＫを活性化させるアクティブコマンド（Ａｃｔ）が発行された時点を基準時点とする。
【０１６１】
また、本実施形態にかかる半導体装置（１００）では、其々が複数のメモリセル（ＭＣ）を含み、互いに異なるアドレス情報によって其々アクセスされる複数のメモリセルブロックと、第１のアクセスより１つ前に受けた第２のアクセス（ＡＣＴ〜ＰＲＥ）において選択されたメモリセルブロックに対応する第１のアドレス情報を保持する検出回路（１１３）と、を備え、検出回路は、第１のアクセス（ＡＣＴ〜ＰＲＥ）において選択されるメモリセルブロックに対応する第２のアドレス情報が第１のアドレス情報と一致し且つ第１のアクセスが第２のアクセスから所定期間経過していないときに検出信号を第１の値とすることを特徴とする。
【０１６２】
また、本実施形態にかかる半導体装置（１００）では、検出回路（１１３）は、第１のアクセスにおいて選択されるメモリセルブロックに対応する第２のアドレス情報が第１のアドレス情報と一致し且つ第１のアクセスが第２のアクセスから所定期間経過しているときに検出信号を第２の値とする。
【０１６３】
また、本実施形態にかかる半導体装置（１００）では、検出回路（１１３）は、第１のアクセスにおいて選択されるメモリセルブロックに対応する第２のアドレス情報が第１のアドレス情報と一致しないときに検出信号を第２の値とする。
【０１６４】
ここで、本実施形態においてはＤＲＡＭを例に挙げており、ＤＲＡＭは行及び列へのアクセス（コマンド入力）を時分割で行うことが知られている。ＡＣＴは行へのアクセスであり、ＷＲＴ、ＲＥＤは列へのアクセスである。一方、フラッシュメモリにおいてはその様なアクセス形態をとらず、行及び列へのアクセス（コマンド入力）を時分割で行わない。本発明における技術思想は、ＤＲＡＭにおける時分割制御に限られるものではなく、行及び列へのアクセスを一時に行う（すなわちＡＣＴ＋（ＷＲＴｏｒＲＥＤ）＋ＰＲＥ）場合にも適用されるものである。
【０１６５】
（第２の実施形態）
図１７は、本発明の第２の実施形態にかかる半導体装置２００の構成を示す図である。
【０１６６】
半導体装置２００は、半導体装置１００と比較して、タイミングを制御するための制御情報として、予め定められたハイレベルまたはローレベルの２つの値のいずれかを示す制御情報ＲＣＤを出力するタイミング制御装置１１３の代わりに、ｎビットの２進データである制御情報ΔＲＣＤを出力するタイミング制御装置２１３を有する点が異なる。
【０１６７】
図１８は、タイミング調整部２１３のタイマ回路２３２部分を示す図である。
【０１６８】
タイミング調整部２１３は、図１８では省略されているが、各バンクＢＫに対応して設けられた４つのアドレス比較回路１３１を有する。またタイミング調整部２１３は、各バンクＢＫに対応して設けられた４つのタイマ回路１３２を有する。
【０１６９】
アドレス比較回路１３１およびタイマ回路１３２内部の構成については、第１の実施形態と同様であるため、ここでは説明を省略する。
【０１７０】
タイミング調整部２１３は、アドレス比較回路１３１が出力した一致信号ＨＩＴと、各タイマ回路１３２が出力したカウント値ｃｎｔ０〜ｃｎｔ３とをビットごとに受けるｎ個のＮＡＮＤゲート２３３と、ＮＡＮＤゲート２３３の出力を反転して出力するｎ個のインバータ２３４とを有する。
【０１７１】
４つのバンクＢＫに対応した４つのタイマ回路１３２から出力されたカウント値ｃｎｔは、ビットごとに接続され、１ビット毎に一致信号ＨＩＴと共に２入力ＮＡＮＤゲート２３３に入力される。ＮＡＮＤゲート２３３の出力は、インバータ２３４に入力され、入力されたｎビットデータは、インバータ２３４で反転されてｎビットの制御情報ΔＲＣＤがインバータ２３４から出力される。
【０１７２】
これにより、一致信号ＨＩＴがローレベルの値をとる場合には、ΔＲＣＤの値は、カウント値ｃｎｔに関わらず０となり、一致信号ＨＩＴがハイレベルの値をとる場合には、制御信号ΔＲＣＤの値は、カウント値ｃｎｔに基づいた値となる。タイミング調整部２１３は、この制御信号ΔＲＣＤを制御装置に出力する。
【０１７３】
制御装置は、この制御信号ΔＲＣＤが示す値を、コマンドを発行する最小間隔の初期値に加えることで、最小間隔を遅延させた値に設定する。これにより、コマンドを発行するタイミングが調整される。
【０１７４】
したがって、タイミング調整部２１３は、最近メモリセルと前回メモリセルとが異なるブロックに含まれる場合、前回メモリセルに対する動作が開始してからの経過時間に関わらず、最小間隔を予め決められた第２の値とする。また、タイミング調整部２１３は、最近メモリセルと前回メモリセルとが同一のブロックに含まれる場合、最小間隔を第２の値以上の第１の値とする。本実施形態では、第１の値は、前回メモリセルに対する動作が開始してからの経過時間に応じた値である。より具体的には、タイミング調整部２１３は、第２の値にタイマ回路１３２が出力したカウント値ｃｎｔを加えることで、第１の値を算出する。
【０１７５】
これにより、タイミング調整部２１３は、前回メモリセルに対する動作が開始してからの経過時間が所定の閾値以上の場合、第１の値として第２の値と同じ値を用い、経過時間が閾値未満の場合、第１の値として第２の値より大きい値を用いることとなる。また、タイミング調整部２１３は、経過時間が長いほど第１の値を小さくすることとなる。
【０１７６】
図１９は、本発明の第２の実施形態にかかる半導体装置２００の動作タイミングを説明するためのタイミングチャートである。
【０１７７】
制御装置は、バンクＢＫ０のブロック０を対象としてアクティブコマンドＡｃｔ、ライトコマンドＷｒｔ、プリチャージコマンドＰｒｅを発行した後、同じバンクＢＫ０のブロック０を対象としてアクティブコマンドＡｃｔおよびリードコマンドＲｅｄを発行する。
【０１７８】
なお、この動作タイミングは、タイミング調整部２１３が、ハイレベルまたはローレベルの値を有する制御信号ＲＣＤの代わりに、ｎビットの値を示す制御信号ΔＲＣＤを出力する点以外は、図９で説明した第１の実施形態の第１の動作パターンと同様であるため、ここでは説明を省略する。アクティブコマンドＡｃｔを受けたタイミングでｔＷＲタイマのカウント値ｃｎｔは、この場合２であるため、タイミング調整部２１３は、２の値を示す制御信号ΔＲＣＤを出力する。
【０１７９】
制御装置は、この制御信号ΔＲＣＤを受け、制御信号ΔＲＣＤの値を最小間隔ｔＲＣＤに加えてこの最小間隔ｔＲＣＤ以上の時間が経過してからリードコマンドＲｅｄを発行する。
【０１８０】
（変形例）
図２０は、本発明の第２の実施形態にかかる半導体装置の変形例におけるタイマ回路を示す図である。
【０１８１】
半導体装置２００では、メモリ部１０１は、ライトコマンドＷｒｔに応じたタイミングでメモリセルＭＣにデータを書き込むこととしたが、半導体メモリの分野では、ライトコマンドＷｒｔが発行されたタイミングでは、データをセンスアンプＳＡまで書き込み、プリチャージコマンドＰｒｅが発行された後にまとめてデータをメモリセルＭＣに書き込む方式のものがある。この場合には、メモリセルＭＣへのデータの書き込みは実際にはプリチャージコマンドＰｒｅに応じて開始されるため、プリチャージコマンドＰｒｅからカウントすることで、実際の動作時間をカウントすることができる。
【０１８２】
このため、本変形例におけるタイマ回路１３２Ａは、バンクライト信号ＷＲＴの代わりにバンクプリチャージ信号ＰＲＥを受け、このバンクプリチャージ信号ＰＲＥに応じてカウントを開始するｔＲＰタイマを用いることとする。
【０１８３】
図２１は、本変形例にかかる半導体装置２００の動作タイミングを説明するためのタイミングチャートである。本変形例の動作タイミングは、図１４で説明した第１の実施形態の変形例にかかる半導体装置１００と同様であり、タイミング調整部１１３が出力する制御情報がｎビットの値を示す点が異なる。この場合、アクティブコマンドＡｃｔに応じて出力されるカウント値ｃｎｔは４であるため、タイミング調整部２１３は、値が４を示す制御情報ΔＲＣＤを生成して制御装置に出力する。制御装置は、この制御情報ΔＲＣＤを受け、制御情報ΔＲＣＤが示す値を、コマンドを発行する最小間隔ｔＲＣＤに加える。
【０１８４】
第２の実施形態にかかる半導体装置２００においても、第１の実施形態にかかる半導体装置１００の変形例で説明したように、プリチャージコマンドＰｒｅに応じてメモリセルＭＣにデータを書き込む方式の半導体装置に対して適用することが可能である。
【０１８５】
以上説明したように、本発明の第２の実施形態にかかる半導体装置２００でも、最近メモリセルと前回メモリセルとが同一のブロックに含まれているか否かに応じて、コマンドを発行するタイミングが調整される。したがって、不要な動作遅延を低減することが可能になる。
【０１８６】
また、本実施形態では、カウント値ｃｎｔに応じて、コマンドを発行するタイミングが調整される。第１の実施形態では、予め定められた第１の値または第２の値のいずれかに最小間隔ｔＲＣＤが定められた。このため、最近メモリセルと前回メモリセルとが同じブロックに含まれる場合にコマンドを発行する間隔は、取り得る値の最大値とする必要があった。これに対して本実施形態では、カウント値ｃｎｔそのものを制御装置に与えることで、制御装置が、先のコマンドに応じた動作が開始されてからの経過時間に応じて細かくｔＲＣＤを調整することが可能になり、不要な動作遅延をより低減することが可能になる。
【０１８７】
このように、本実施形態による半導体装置（２００）では、タイミング調整部（２１３）は、第１の値として、前回メモリセルに対する動作が開始してからの経過時間に応じた値を用いる。
【０１８８】
また、半導体装置（２００）では、タイミング調整部（２１３）は、経過時間が閾値以上の場合、第１の値として第２の値と同じ値を用い、経過時間が閾値未満の場合、第１の値として第２の値より大きい値を用いる。
【０１８９】
また、半導体装置（２００）では、タイミング調整部（２１３）は、経過時間が閾値未満の場合、経過時間が長いほど第１の値を小さくする。
【０１９０】
（第３の実施形態）
図２２は、本発明の第１の実施形態にかかる半導体装置１００または第２の実施形態にかかる半導体装置２００を含むコンピュータシステムを示す図である。
【０１９１】
このコンピュータシステムは、本発明の第１の実施形態にかかる半導体装置１００または第２の実施形態にかかる半導体装置２００と、マルチコアプロセッサ３００とを有する。
【０１９２】
マルチコアプロセッサ３００は、４つのコアプロセッサ３０１と、入出力インタフェースＩ／Ｏ３０２と、外部記憶装置制御装置３０３と、オンチップメモリ３０４とを有する。
【０１９３】
４つのコアプロセッサ３０１は、それぞれ半導体装置１００または２００のバンクＢＫと対応している。
【０１９４】
外部記憶装置制御装置３０３は、半導体装置１００または２００を制御するメモリコントローラである。外部記憶装置制御装置３０３は、半導体装置１００または２００が出力する制御情報ＲＣＤまたはΔＲＣＤを受け、この制御信号ＲＣＤまたはΔＲＣＤに基づいたタイミングで半導体装置１００または２００にコマンドおよびアドレス情報を発行する。
【０１９５】
以上説明したように、本実施形態では、第１の実施形態にかかる半導体装置１００または第２の実施形態にかかる半導体装置２００を、マルチコアプロセッサと組み合わせて用いることができる。
【０１９６】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【０１９７】
例えば、上記実施形態では、半導体装置はダイナミックメモリであるＤＲＡＭであることとしたが、本発明はかかる例に限定されない。例えば半導体装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）のような揮発性のスタティックメモリや、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、ＳＴＴＲＡＭ（Ｓｐｉｎ  Ｔｏｒｑｕｅ  Ｔｒａｎｓｆｅｒ  ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）などの不揮発性メモリであってもよい。
【０１９８】
また、上記実施形態では、先のコマンドに対する次のコマンドがリードコマンドＲｅｄの場合を例に説明したが、本発明はかかる例に限定されない。次のコマンドは、ライトコマンドＷｒｔであってもよい。
【符号の説明】
【０１９９】
１００，２００    半導体装置
１０１            メモリ部
１０２            クロック端子群
１０３            クロック発生回路
１０４            モードレジスタ
１０５            コマンド端子群
１０６            コマンドデコーダ
１０７            チップ制御回路
１０８            ＲＷアンプ
１０９            ラッチ回路
１１０            データ入出力バッファ
１１１            バンク及びロウアドレスバッファ
１１２            カラムアドレスバッファ
１１３，２１３    タイミング調整部
１２１            メモリセルアレイ
１２２            カラムデコーダ
１２３            ロウデコーダ
１２４            アレイ制御回路
１３１            アドレス比較回路
１３２，１３２Ａ  タイマ回路
３００            マルチコアプロセッサ
３０３            外部記憶装置制御部（制御装置）
【図１】
2014220025.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014220025.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2014220025.tif 000018
【図１６】
2014220025.tif 000019
【図１７】
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【図１８】
2014220025.tif 000021
【図１９】
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【図２０】
2014220025.tif 000023
【図２１】
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【図２２】
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