(57)【要約】【課題】  任意の一トランザクションで転送されるデータ量を低減し、装置のピークメモリ帯域幅を維持する。【解決手段】  マイクロスレッドメモリ装置。複数の記憶バンクが設けられ、それぞれのバンクは、複数の行の記憶セルを含み、かつ記憶セルの所与の行への連続的アクセス間には少なくとも最少アクセス時間間隔が生じなければならないという点で、アクセス制限を有する。転送制御回路が設けられ、第１のメモリアクセス要求に応じて複数の記憶バンクおよび外部信号経路間で第１のデータ量を転送するが、この第１のデータ量は、外部信号経路帯域幅と最少アクセス時間間隔との積より小さい。【選択図】  図８
2014160538.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶セルの行をそれぞれが含む記憶バンクであって、最小時間間隔が、前記記憶セルの前記行の選択された１つへの連続的アクセス間に課される記憶バンクと、
前記最小時間間隔以下の第１の間隔中に、前記記憶バンクと外部信号経路との間で第１のデータおよび第２のデータを転送するデータ経路回路であって、前記第１のデータが第１のメモリアクセス要求によって示され、前記第２のデータが第２のメモリアクセス要求によって示されるデータ経路回路と、
を含むメモリ装置。
【請求項２】
前記第１のデータおよび前記第２のデータが、合計で、前記最小時間間隔と前記外部信号経路帯域幅のシグナリング帯域幅との積以下のデータ量になる、請求項１に記載のメモリ装置。
【請求項３】
前記データ経路回路が、前記外部信号経路へのインタフェースを含み、前記インタフェースが、前記外部信号経路における多くの構成信号線に対応する少なくとも所定数の接点を含む、請求項１に記載のメモリ装置。
【請求項４】
前記インタフェースが、第１のデータ速度で、前記所定数の接点のそれぞれを介してデータを送信するように構成された同期インタフェースであり、前記外部信号経路が、前記第１のデータ速度および前記外部信号経路における前記構成信号線の数の関数であるシグナリング帯域幅を有する、請求項３に記載のメモリ装置。
【請求項５】
前記第１のデータおよび前記第２のデータが、前記最小アクセス時間間隔で掛けられた前記外部信号経路の前記シグナリング帯域幅以下のデータ量を構成する、請求項４に記載のメモリ装置。
【請求項６】
前記複数の記憶セルの行が、ダイナミック・ランダム・アクセス・メモリ・セルを含む、請求項１に記載のメモリ装置。
【請求項７】
前記最小時間間隔が、前記選択された行になされたアクセスを完了するのに必要な時間量を含む、請求項１に記載のメモリ装置。
【請求項８】
前記選択された行になされたアクセスを完了するのに必要な前記時間量が、アクセス時間変動に対処する許容差を含む、請求項７に記載のメモリ装置。
【請求項９】
前記最小時間間隔がｔＣＣ間隔である、請求項１に記載のメモリ装置。
【請求項１０】
前記最小時間間隔が、前記連続的アクセスの第１のアクセスを完了するために前記メモリ装置内で用いられる資源を解放するのに必要な時間によって少なくとも部分的に課され、前記資源は前記データ経路回路の少なくとも一部を含む、請求項１に記載のメモリ装置。
【請求項１１】
前記データ経路回路が、 
前記外部信号経路の第１の部分と前記記憶バンクの第１の記憶バンクとの間で、前記第１のデータを転送する第１のデータインタフェースと、
前記外部信号経路の第２の部分と前記記憶バンクの第２の記憶バンクとの間で、前記第２のデータを転送する第２のデータインタフェースと、
を含む、請求項１に記載のメモリ装置。
【請求項１２】
前記第１および第２のメモリアクセス要求を受信し、かつそれに応じて前記第１のデータおよび第２のデータの転送を開始する要求インタフェースさらに含む、請求項１に記載のメモリ装置。
【請求項１３】
前記第１および第２のメモリアクセス要求が、メモリ読み出し要求であり、前記データ経路回路が、前記メモリ読み出し要求に応じて、前記記憶バンクから前記外部信号経路へ、前記第１のデータおよび前記第２のデータを転送するように構成されている、請求項１に記載のメモリ装置。
【請求項１４】
メモリ装置における動作方法であって、
第１および第２のメモリ読み出し要求を受信すること、および、
前記メモリ装置内における記憶セルの選択された行に対する連続的アクセス間に課される最小時間間隔以下の時間間隔中に、前記第１および第２のメモリ読み出し要求のそれぞれに応じて、前記メモリ装置からデータを出力すること、
を含む方法。
【請求項１５】
前記第１および第２のメモリ読み出し要求のそれぞれに応じて前記メモリ装置からデータを出力することが、タイミング信号に同期して前記データを出力することを含む、請求項１４に記載の方法。
【請求項１６】
前記最小時間間隔が、前記タイミング信号の所定の遷移数に対応する、請求項１５に記載の方法。
【請求項１７】
前記タイミング信号がクロック信号である、請求項１６に記載の方法。
【請求項１８】
前記タイミング信号がストローブ信号である、請求項１６に記載の方法。
【請求項１９】
前記第１および第２のメモリ読み出し要求のそれぞれに応じて前記メモリ装置からデータを出力することが、前記第１のメモリ読み出し要求によって示された少なくとも１つの記憶位置から第１のデータを出力すること、および、前記第２のメモリ読み出し要求によって示された少なくとも１つの記憶位置から第２のデータを出力することを含む、請求項１４に記載の方法。
【請求項２０】
メモリ装置内の動作方法であって、
前記メモリ装置のデータ転送エンベロープを多数のパーティションに細分すること、および、前記多数のパーティションをそれぞれのメモリアクセストランザクションに割り当てること、を含む方法。
【請求項２１】
前記メモリ装置がダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置であり、前記データ転送エンベロープが、前記ＤＲＡＭ装置に結合された外部信号経路の帯域幅と、前記ＤＲＡＭ装置内のセンス増幅器の所与のバンクへの連続的アクセス間の最小時間との積に対応する、請求項２０に記載の方法。
【請求項２２】
前記メモリ装置がダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置であり、前記データ転送エンベロープが、前記ＤＲＡＭ装置のデータ転送帯域幅と、前記ＤＲＡＭ装置内のセンス増幅器の選択されたバンクへの連続的アクセス間の最小時間との積に対応する、請求項２０に記載の方法。
【請求項２３】
前記メモリ装置のデータ転送エンベロープを細分することが、複数の外部信号線へのインタフェースを、前記外部信号線の第１のサブセットへの第１のインタフェースおよび前記外部信号線の第２のサブセットへの第２のインタフェースへ空間的に分割することを含む、請求項２０に記載の方法。
【請求項２４】
前記多数のパーティションをそれぞれのメモリアクセストランザクションに割り当てることが、
前記外部信号線の前記第１のサブセットと、第１のメモリアクセストランザクションによって示された前記メモリ装置内の記憶位置との間で、第１のデータを転送すること、および、
前記外部信号線の前記第２のサブセットと、第２のメモリアクセストランザクションによって示された前記メモリ装置内の記憶位置との間で、第１のデータを転送すること、
を含む、請求項２３に記載の方法。
【請求項２５】
前記メモリ装置のデータ転送エンベロープを細分することが、前記データ転送エンベロープを、別個の第１および第２の時間間隔に時間的に分割することを含み、前記多数のパーティションをそれぞれのメモリアクセストランザクションに割り当てることが、（ｉ）前記第１の時間間隔中に、外部信号経路と、第１のメモリアクセス要求によって示された前記メモリ装置内の記憶位置との間で、第１のデータを転送すること、および、（ｉｉ）前記第２の時間間隔中に、外部信号経路と、第２のメモリアクセス要求によって示された前記メモリ装置内の記憶位置との間で、第２のデータを転送することを含む、請求項２０に記載の方法。
【請求項２６】
メモリ装置における動作方法であって、
第１および第２のメモリ読み出し要求を受信すること、および、
前記第１および第２のメモリ読み出し要求に応じて、前記メモリ装置から第１のデータおよび第２のデータをそれぞれ同時に出力すること、
を含む方法。
【請求項２７】
前記第１のメモリ読み出し要求を受信することが、第１の読み出しコマンドおよび第１のアドレスを受信することを含み、前記第１のメモリ読み出し要求に応じてデータを出力することが、前記第１のアドレスによって示された少なくとも１つの記憶位置からデータを出力することを含む、請求項２６に記載の方法。
【請求項２８】
前記第１のアドレスによって示された少なくとも１つの記憶位置からデータを出力することが、
ラッチセンス増幅器のバンク内における少なくとも１つのラッチ素子から送信回路へデータを転送すること、および、
前記少なくとも１つのラッチ素子から転送された前記データに少なくとも部分的に基づいて決定された信号レベルを有する信号を送信すること、
を含む、請求項２７に記載の方法。
【請求項２９】
前記第１のアドレスによって示された少なくとも１つの記憶位置からデータを出力することが、前記第１のデータを含むデータの行を、前記メモリ装置内の記憶セルの行から前記ラッチセンス増幅器の前記バンクへ転送することをさらに含む、請求項２８に記載の方法。
【請求項３０】
前記第１のメモリ読み出し要求を受信する前に行アクティブ要求を受信することであって、前記行アクティブ要求が、前記メモリ装置内の記憶セルの行を示すこと、および、
前記行アクティブ要求に応じて、前記第１のデータを始めとするデータの行を、前記記憶セルの前記行から前記ラッチセンス増幅器の前記バンクへ転送すること、
をさらに含む、請求項２８に記載の方法。
【請求項３１】
前記第２のメモリ読み出し要求を受信することが、第２の読み出しコマンドおよび第２のアドレスを受信することを含み、前記第２のメモリ読み出し要求に応じてデータを出力することが、前記第２のアドレスによって示された少なくとも１つの記憶位置からデータを出力することを含む、請求項２７に記載の方法。
【請求項３２】
前記第１および第２のアドレスが列アドレスを含む、請求項３１に記載の方法。
【請求項３３】
前記第１および第２のアドレスが、それぞれ、バンクアドレスフィールドおよび列アドレスフィールドを含み、前記第１のアドレスの前記バンクアドレスフィールドが、前記第２のアドレスの前記バンクアドレスフィールドと異なる、請求項３１に記載の方法。
【請求項３４】
前記第２のメモリ読み出し要求を受信することが、前記第１の読み出しコマンドに関連する第２のアドレスを受信することを含み、前記第２のメモリ要求に応じてデータを出力することが、前記第２のアドレスによって示された少なくとも１つの記憶位置からデータを出力することを含む、請求項２７に記載の方法。
【請求項３５】
第１および第２のメモリ読み出し要求を受信することが、読み出しコマンド、第１のアドレスおよび第２のアドレスを含むマルチアドレス要求を受信することを含み、前記第１および第２のメモリ読み出し要求に応じてデータを出力することが、前記第１のアドレスによって示された少なくとも１つの記憶位置からデータを出力すること、および、前記第２のアドレスによって示された少なくとも１つの記憶位置からデータを出力することを含む、請求項２６に記載の方法。
【請求項３６】
前記第１のアドレスが、第１のバンクアドレスフィールドおよび第１の列アドレスフィールドを含み、前記第２のアドレスが、第２のバンクアドレスフィールドおよび第２の列アドレスフィールドを含む、請求項３５に記載の方法。
【請求項３７】
前記第１および第２のアドレスが列アドレスであり、前記マルチアドレス要求が、前記第１および第２のメモリ読み出し要求がなされた、前記メモリ装置内の記憶バンクを指定する第１のバンクアドレスをさらに含む、請求項３５に記載の方法。
【請求項３８】
前記第１および第２のアドレスの少なくとも１つが、
前記メモリ装置内の複数の記憶バンクの１つを指定するバンクアドレスフィールドと、
前記複数の記憶バンクの前記１つから検索されるデータの行内の複数の列位置の１つを指定する列アドレスフィールドと、
を含む、請求項３７に記載の方法。
【請求項３９】
第１および第２のメモリ読み出し要求を受信することが、読み出しコマンド、第１のアドレスおよびオフセット指標を受信することを含み、前記第１の読み出し要求に応じてデータを出力することが、前記第１のアドレスによって示された少なくとも１つの記憶位置からデータを出力することを含み、前記第２のメモリ読み出し要求に応じてデータを出力することが、（ｉ）前記第１のアドレスおよび前記オフセット指標に少なくとも部分的に基づいて第２のアドレスを決定すること、および、（ｉｉ）前記第２のアドレスによって示された少なくとも１つの記憶位置からデータを出力することを含む、請求項２６に記載の方法。
【請求項４０】
前記第１のアドレスおよび前記オフセット指標に少なくとも部分的に基づいて第２のアドレスを決定することが、前記オフセット指標および前記第１のアドレスを組み合わせて前記第２のアドレスを生成することを含む、請求項３９に記載の方法。
【請求項４１】
前記第１のアドレスおよび前記オフセットカウンタに少なくとも部分的に基づいて第２のアドレスを決定することが、
複数の前に格納された前記オフセット値の１つを前記オフセット指標に基づいて選択すること、および、
前記複数の前に格納されたオフセット値の前記１つを、前記第１のアドレスと組み合わせて、前記第２のアドレスを生成すること、
を含む、請求項３９に記載の方法。
【請求項４２】
前記複数の前に格納されたオフセット値の前記１つを前記第１のアドレスと組み合わせることが、前記複数の前に格納されたオフセット値の前記１つを前記第１のアドレスに加えることを含む、請求項４１に記載の方法。
【請求項４３】
第１の複数の記憶バンクと、
前記第１の複数の記憶バンクにそれぞれ結合され、かつ前記記憶バンクの少なくとも２つの内の、列アドレスが指定する記憶位置への同時アクセスを可能にするように構成された複数の制御回路と、
を含むメモリ装置。
【請求項４４】
前記複数の制御回路が、
少なくとも列アドレスを含む制御情報に応じて前記第１の複数の記憶回路における記憶位置へのアクセスを可能にするように、前記第１の複数の記憶回路にそれぞれ結合された第１の複数のアドレスデコード回路と、
前記アドレスデコード回路にそれぞれが結合され、前記アドレスデコード回路へ前記制御情報を提供する複数の制御記憶回路と、
を含む、請求項４３に記載のメモリ装置。
【請求項４５】
前記制御情報を示す信号を要求インタフェースを介して受信し、かつ前記制御情報を前記複数の制御記憶回路に選択的にロードするように構成された要求デコーダをさらに含む、請求項４４に記載のメモリ装置。
【請求項４６】
第２の複数の記憶バンクをさらに含み、前記複数の制御回路のそれぞれが、前記第２の複数の記憶バンクのそれぞれの記憶バンクに結合されている、請求項４３に記載のメモリ装置。
【請求項４７】
前記第１の複数の記憶バンクの各記憶バンクが、記憶アレイと、前記記憶アレイに結合されたセンス増幅器のセットとを含む、請求項４３に記載のメモリ装置。
【請求項４８】
前記センス増幅器の前記セットが、前記記憶アレイのビット線に結合された、かつ前記記憶アレイ内におけるメモリセルの選択された行の内容を格納するように構成されたラッチセンス増幅器を含む、請求項４７に記載のメモリ装置。
【請求項４９】
前記記憶バンクの前記少なくとも２つの内の、列アドレスが指定する前記記憶位置が、前記少なくとも２つの記憶バンクの第１の記憶バンク内に前記ラッチセンス増幅器のサブセットと、前記少なくとも２つの記憶バンクの第２の記憶バンク内に前記ラッチセンス増幅器のサブセットとを含む、請求項４８に記載のメモリ装置。
【請求項５０】
メモリ装置の制御方法であって、
前記メモリ装置の第１の記憶バンク内のアクセスされる記憶位置を指定する第１のメモリアクセス要求を前記メモリ装置に送信すること、および、
前記第１のメモリアクセス要求を送信した後の所定時間に、前記メモリ装置の第２の記憶バンク内のアクセスされる記憶位置を指定する第２のメモリアクセス要求を前記メモリ装置に送信することであって、前記所定時間が、連続的アクセス間に、前記メモリ装置内の記憶セルの選択された行に課される最小時間間隔より実質的に小さいこと、
を含む方法。
【請求項５１】
前記第１および第２のメモリアクセス要求が、メモリ読み出し要求である、請求項５０に記載の方法。
【請求項５２】
前記第１および第２のメモリアクセス要求が、メモリ書き込み要求である、請求項５０に記載の方法。
【請求項５３】
第１の時間間隔中に、前記第１のメモリアクセス要求に応じて前記メモリ装置から出力された第１のデータ、および前記第２のメモリアクセス要求に応じて前記メモリ装置から出力された第２のデータを受信することであって、前記第１の時間間隔が、連続的アクセス間に、前記メモリ装置内の記憶セルの選択された行に課される前記最小時間間隔とほぼ同じ期間を有することをさらに含む、請求項５０に記載の方法。
【請求項５４】
前記第１の時間間隔中に前記第１のデータおよび前記第２のデータを受信することが、前記第１の時間間隔中に同時に前記第１のデータおよび前記第２のデータを受信することを含む、請求項５０に記載の方法。
【請求項５５】
前記第１の時間間隔中に前記第１のデータおよび前記第２のデータを受信することが、前記第１の時間間隔内の別個の時間間隔に前記第１のデータおよび第２のデータを受信することを含む、請求項５０に記載の方法。
【請求項５６】
第１および第２のメモリアクセス要求を受信するための手段と、
それぞれ、前記第１および第２のメモリアクセス要求に応じて、前記メモリ装置の記憶アレイと外部信号経路との間で第１のデータおよび第２のデータを転送するための手段と、
を含むメモリ装置。
【請求項５７】
メモリ装置の説明を含む情報を自身に具体化したコンピュータ可読媒体であって、前記情報が、
複数の記憶セルの行をそれぞれ含む記憶バンクであって、最小時間間隔が、連続的アクセス間に、前記記憶セルの前記行の選択された行に課される記憶バンクと、
前記最小時間間隔以下の第１の間隔中に、前記記憶バンクおよび前記外部信号経路間で第１のデータおよび第２のデータを転送するデータ経路回路であって、前記第１のデータが、第１のメモリアクセス要求によって示され、前記第２のデータが、第２のメモリアクセス要求によって示されるデータ経路回路と、
の説明を含むコンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
発明者
フレデリックＡ．ウェア
クレイグＥ．ハンペル
ウェイン・リチャードソン
チャドＡ．ベローズ
ローレンス・ライ
発明の分野
本発明は、一般にメモリシステムおよびその構成要素に関する。
【背景技術】
【０００２】
背景
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、広範な部類の計算および家電製品用途における好まれるメモリであり続けているが、ＤＲＡＭコアのアクセス時間は、メモリ帯域幅の要求に対応してこなかった。例えば、同じ記憶バンクにおける異なる記憶行のアクティブ間の最小時間ｔＲＣは、主流のコア技術では４０ナノ秒付近のままである。これは、ギガヘルツの周波数で動作するプロセッサにとって、実質的なアクセス時間のペナルティである。マルチバンクアレイの異なるバンクにおける行のアクティブ間の最小時間ｔＲＲ、および同じ行における列アクセス動作（すなわち、指定された列アドレスにおける読み出しまたは書き込み動作）間の最小時間ｔＣＣなどの他のコアアクセス時間もまた、改善が遅れている。
【０００３】
設計者は、行アクティブごとの列アクセス動作（例えばページング、マルチバンクアレイ、プリフェッチ動作）の数の増加および各列アクセスにおいて転送されるデータ量の最大化に向けられた多くのアーキテクチャおよびシステムレベル開発を通して、コアタイミングの限界に対処してきた。特に、信号速度の向上によって、次第により大きなデータ量を列アクセスごとに転送することが可能になり、それによって、ピークメモリ帯域幅が増加された。しかしながら、信号速度がギガヘルツ範囲のより深くまで進むのに、対応するコアアクセス時間が比較的一定のままであるために、列アクセスごとに転送されるデータ量である列トランザクション粒度は、拡大することを強いられ、ＤＲＡＭ自体内の信号経路によって課された限界に近づきつつある。さらに、例えばグラフィックス用途など、データ処理用途のいくつかの部類における傾向は、分散したメモリ位置に格納されることが多いより小さなデータオブジェクト（例えば３Ｄシーンの三角形断片）へ向かっている。かかる用途では、列トランザクション粒度を増加させるために費やされる追加電力および資源は、単に、有効メモリ帯域幅の限られた増加をもたらすことができるだけである。なぜなら、取り出されたデータの多くは、用いられない可能性があるからである。
【発明の開示】
【０００４】
本発明は、添付の図面において、限定としてではなく例として図解され、またこれらの図面において、同様の参照数字は、同様の要素を指す。
【発明を実施するための最良の形態】
【０００５】
詳細な説明
下記の説明および添付の図面において、特定の専門用語および図面の符号は、本発明の完全な理解を与えるために用いられている。場合によっては、専門用語および符号は、本発明を実施するために必要とされない特定の詳細を意味することがある。例えば、回路素子間または回路ブロック間の相互接続部は、多重導体または単一導体信号線として図示または説明される場合がある。多重導体信号線のそれぞれは、代替として単一導体信号線であってもよく、単一導体信号線のそれぞれは、代替として多重導体信号線であってもよい。シングルエンドとして図示または説明される信号および信号経路はまた、差動であってもよく、逆の場合も同じである。同様に、アクティブハイまたはアクティブロー論理レベルを有すると説明または図示される信号は、代替実施形態では反対の論理レベル有してもよい。別の例として、金属酸化膜半導体（ＭＯＳ）トランジスタを含むように説明または図示される回路は、代替として、バイポーラ技術または信号で制御された電流フローが達成される任意の他の技術を用いて実現してもよい。専門用語に関連して、信号がローもしくはハイ論理状態に駆動されて（またはハイ論理状態に充電されるかまたはロー論理状態に放電されて）特定の状態を示す場合には、信号は、「アサート」されると言われる。反対に、信号がアサート状態（ハイもしくはロー論理状態、または信号駆動回路が、オープンドレインもしくはオープンコレクタ状態などの高インピーダンス状態に遷移された場合に生じる可能性がある浮遊状態を含む）以外の状態に駆動（または充電もしくは放電）されることを示すために、信号は、「デアサート」されると言われる。各送信シンボルが、１ビットを超える情報を伝達する（すなわち、ビットレートがボーレートより大きい）多重レベルシグナリングをまた用いてもよい。信号駆動回路が、信号駆動回路および信号受信回路間に結合された信号線に信号をアサート（または文脈によって明示的に述べられるかもしくは示されたならばデアサート）する場合に、信号駆動回路は、信号受信回路に信号を「出力」すると言われる。信号が信号線にアサートされた場合に、信号線は「アクティブ」にされると言われ、信号がデアサートされた場合に、「非アクティブ」にされると言われる。さらに、信号名に付けられたプレフィックスシンボル「／」は、信号がアクティブロー信号（すなわち、アサート状態は論理ロー状態）であることを示す。また、信号名の上の線
【数１】
2014160538.tif 000003
を用いて、アクティブロー信号を示す。用語「端子」は、電気接続部の箇所を意味するために用いられる。用語「例示的な」は、優先でも必要条件でもなく、例を示すために用いられる。
【０００６】
本明細書で説明する実施形態において、所与のｔＣＣ間隔にわたるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置のデータ転送能力は、本明細書ではｔＣＣエンベロープと呼ばれるメトリックであるが、細分されて多数の列アクセストランザクションに割り当てられ、それによって、任意の一トランザクションで転送されるデータ量を低減し、しかもなお、ＤＲＡＭ装置のピークメモリ帯域幅を維持する。例えば、図１を参照すると、９０で示すような単一列アクセストランザクションに各ｔＣＣエンベロープを供する従来の単一スレッドアプローチに従う代わりに、ｔＣＣエンベロープを分割し、９２で示すような多数のマイクロスレッド列要求に応じて、多数のより小さなデータセットを転送できるようにする。このようにして、列トランザクション粒度を低減することによって、ＤＲＡＭの有効帯域幅を単一スレッドアプローチよりも実質的に増加させることが可能である。なぜなら、単に単一データオブジェクトおよびその潜在的に余分な隣接データだけではなく、興味のある多数のデータオブジェクトが、異なるマイクロスレッド列アクセストランザクションで明確にアドレスされ、所与のｔＣＣ間隔内に返され得るからである。
【０００７】
一実施形態において、ｔＣＣエンベロープは、それぞれのマイクロスレッド列トランザクションに割り当てられる部分ｔＣＣ間隔（ｔＣＣｐ）のセットに時間的に分割される。別の実施形態において、ｔＣＣエンベロープは空間的に分割され、メモリ装置コアおよびホスト装置（例えばメモリコントローラ）間のデータ経路資源が、細分されて、異なるマイクロスレッド列トランザクションに割り当てられる。例えば、再び図１を参照すると、メモリ装置およびメモリコントローラ間の外部データ経路を形成するデータリンクＤＱは、異なるマイクロスレッド列アクセストランザクションに割り当てられる２以上のデータリンクサブセットＤＱｐに分割してもよい。他の実施形態において、時間的および空間的両方の分割が適用されて、列トランザクション粒度をさらに低減する。例えば、図１において、ｔＣＣエンベロープを２つの部分ｔＣＣ間隔（ｔＣＣｐ）に時間的に分割し、かつ２つのデータリンクサブセットＤＱｐに空間的に分割し、それによって、マイクロスレッド列トランザクション粒度を、単一スレッド列トランザクション粒度の４分の１に低減する。他の実施形態において、ｔＣＣエンベロープは、より多数または少数の空間的または時間的パーティションに細分してもよい。また、分割されたｔＣＣ間隔にサービスされる多数のマイクロスレッド列アクセス要求は、同じ記憶バンクのオープンページ、異なる記憶バンクのオープンページ、またはそれらの任意の組み合わせに向けられてもよい。また、一実施形態において、より密にパイプライン化された行動作を用いて、分割されたバンクアーキテクチャ内のサブバンクを別々にアドレスできるようにして、実際上、メモリ装置内のバンク数を増加させ、また同じｔＣＣ間隔内でサービスされる多数のマイクロスレッド列アクセスのそれぞれを、独立に選択されたバンク、行および列へ向けることができるようにする。
【０００８】
例示的なマイクロスレッドメモリアーキテクチャの概要
図２は、様々なタイプのマイクロスレッド列動作を実行可能なメモリ装置１００の実施形態を示す。メモリ装置１００は、説明のために、ＤＲＡＭ装置であると仮定されているが、しかし代替として、異なる記憶アレイに向けられた順次アクセスにタイミング制約を課するやり方で、アドレス指定および／またはデータ経路資源を共有する多重記憶アレイを有する任意のタイプのメモリ装置であってもよい。したがって、代替として、本明細書におけるｔＣＣ制約およびｔＲＲ制約は、信号経路帯域幅と共に、対応するデータ転送エンベロープを定義する他のタイプのメモリアクセス制約であってもよい。例えば、本明細書で説明するｔＣＣエンベロープ分割は、資源により課される時間制約および信号経路帯域幅によって定義される任意のデータ転送エンベロープのより一般的な分割の例として意図されている。また、タイミング制約自体に関して、かかる制約は、（例えば適切な動作を保証するために）メモリ装置内の資源競合を回避するのに必要な最小時間に、回路および／または信号経路が所望の状態に達するのに必要な時間における統計的変動に対処する任意の許容時間をプラスするように定義してもよい。タイミング制約はまた、クロック信号またはストローブ信号などのタイミング信号によって実施されるかさもなければ定義されてもよく、したがって、メモリ装置内の資源競合を回避するために、連続動作間に発生することになる、かかるタイミング信号の遷移の最小数として表現してもよい。
【０００９】
図示の特定の例において、メモリ装置１００には、要求インタフェース１０１、列デコーダ１０３０〜１０３３、行デコーダ１１３０〜１１３３、データ経路インタフェース１０５Ａおよび１０５Ｂ、ならびに８つの記憶バンクＢ０〜Ｂ７が含まれる。各記憶バンクＢ０〜Ｂ７は、ＡおよびＢサブバンクのペアによって形成され（例えば、サブバンクＢ０−ＡおよびＢ０−ＢがバンクＢ０を構成し、サブバンクＢ１−ＡおよびＢ１−ＢがバンクＢ１を構成する等である）、サブバンク自体は、本明細書では象限と呼ばれるそれぞれ４つのサブバンクの４つのグループに組織される。４象限は、図２ではＱ０〜Ｑ３で示されている。図２の実施形態において、同じ象限のサブバンクは、行デコーダおよび列デコーダを共有し、また偶数のバンクセットまたは奇数のバンクセットのいずれであるかにより、全てＡまたはＢサブバンクのどちらかである。例えば、象限Ｑ０には、偶数のグループＡサブバンク（すなわち、Ｂ０−Ａ、Ｂ２−Ａ、Ｂ４−Ａ、およびＢ６−Ａ）が含まれ、これらのサブバンクは、それぞれの列経路（一括して１１７０と示す）を介して列デコーダ１０３０に、かつワード線のそれぞれのセット（一括して１１５０と示す）を介して行デコーダ１１３０に、結合されている。残りの象限では、Ｑ１には、奇数のグループＡサブバンクが含まれ、これらのサブバンクは、列経路１１７１を介して列デコーダ１０３１に、かつワード線１１５１を介して行デコーダ１１３１に、結合されている。Ｑ２には、偶数のグループＢサブバンクが含まれ、これらのサブバンクは、列経路１１７２を介して列デコーダ１０３２に、かつワード線１１５２を介して行デコーダ１１３２に、結合されている。また、Ｑ３には、奇数のグループＢサブバンクが含まれ、これらのサブバンクは、列経路１１７３を介して列デコーダ１０３３に、かつワード線１１５３を介して行デコーダ１１３３に、結合されている。メモリ装置１００のアーキテクチャは、本明細書で説明する様々なメモリ装置実施形態の説明において繰り越されているけれども、全ての場合に、かかるメモリ装置は、任意のバンク数、バンク当たり任意のサブバンク数、およびデコーダ共有グループ当たり任意のサブバンク数を有してもよい。
【００１０】
メモリ装置１００の要求インタフェース１０１は、メモリシステムの一部として動作するときに、要求経路（図示せず）を介してメモリコントローラまたは他のホスト装置から要求（またはコマンドもしくは命令）のストリームを受信して、要求された動作を実行する行デコーダ１１３および列デコーダ１０３へ、対応する制御およびアドレス信号を発行する。専門用語の問題として、本明細書において、用語「要求」は、要求または要求が受信された文脈によって指定されたアクションをメモリ装置に取らせるために、メモリ装置１００に発行される要求、コマンドまたは命令を意味するために用いられる。所与の要求に応じてメモリ装置によって取られるアクションは、動作と呼ばれるが、その例には、行アクティブ動作、列アクセス動作（読み出しまたは書き込みアクセスであってもよい）およびプリチャージ動作が含まれる。要求およびその対応する動作は、本明細書では一括してトランザクションと呼ばれる。また、いくつかのトランザクションには、多数のコンポーネントとしての要求および動作を含んでもよい。例えば、ＤＲＡＭ装置の場合には、完全なデータアクセストランザクションは、行アクティブ要求、１つまたは複数の列アクセス要求、およびプリチャージ要求によって指定してもよい。行アクティブ要求は、メモリ装置１００のバンクおよび行へ向けられ（例えば、要求に含まれるバンクおよび行アドレスによって指定される）、そして行アクティブ要求がサービスされるのは、行の内容をバンクのビット線に出力し、それによってページバッファ（例えば、ビット線にそれぞれ結合されたセンス増幅器をラッチすることにより形成される記憶構造）へ転送できるようにすることによってである。列アクセス要求は、メモリ装置１００のバンクおよび列へ向けられ（例えば、要求に含まれるバンクおよび列アドレスによって指定される）、そして列アクセス要求がサービスされるのは、指定されたバンクのためのページバッファ内の、列アドレスが指定するサブフィールド（列）におけるデータを読み出すかまたは上書きすることによってである。オープンページ（すなわちページバッファ内容）に向けられた列アクセスが完成した後、プリチャージ動作を実行して、続く行アクティブに備えて対象バンクのビット線をプリチャージしてもよい。
【００１１】
要求インタフェース１０１は、行アクティブ要求を受信すると、要求からバンクおよび行アドレス値を回復し、それらのアドレス値を、信号経路１１１１〜１１１３を介して、バンクアドレスが指定する象限の行デコーダ１１３０〜１１３３へ転送する。一実施形態において、行デコーダ１１３のそれぞれには、バンクアドレスが指定するサブバンクに結合されたワード線セットを選択する第一段階デコーダと、選択されたワード線セット内の、行アドレスが指定するワード線をアクティブする第二段階デコーダとが含まれ、それによって、アクティブされたワード線に結合されたセルの内容を、選択されたサブバンクのビット線にイネーブルする。他の実施形態において、バンクおよび行デコード動作は、より多数または少数のデコーダ段階で実行してもよい。また、１つまたは複数の行アドレスストローブ信号を、要求インタフェース１０１、またはワード線アクティブのタイミングを制御する他の制御論理によって発行してもよい。
【００１２】
列アクセス要求がメモリ装置１００で受信されると、要求インタフェース１０１は、要求からバンクおよび列アドレス値を回復し、そのアドレス値を、バンクアドレスによって指定された象限の列デコーダ１０３へ転送する。一実施形態において、列デコーダ１０３のそれぞれには、バンクアドレスが指定するサブバンクのためのページバッファへのアクセス（すなわち、列アクセス経路１１７の選択された１つを介した）を可能にするバンクマルチプレクサと、読み出しまたは書き込みアクセスのためのページバッファ記憶要素の列を選択する列マルチプレクサとが含まれる。代替実施形態では、他の回路構成を用いて列アクセス位置を決定してもよい。また、メモリ装置１００の要求インタフェース１０１または他の制御論理によって１つまたは複数の列アドレスストローブ信号を発行して、列アクセスのタイミングを制御してもよい。
【００１３】
オープンページにおける列動作（例えば、対応する列アクセス要求に応じて実行された読み出しまたは書き込み動作）が完了した後で、プリチャージ要求および関連するバンクアドレスが、要求インタフェース１０１で受信され、そして前にアクティブされたワード線を非アクティブにしかつ指定されたバンクのビット線をプリチャージすることによって、サービスされ得る。プリチャージ動作が完了した後で、指定されたバンクは、別の行アクティブ動作のための状態にある。
【００１４】
やはり図２を参照すると、データ経路インタフェース１０５Ａ、１０５Ｂのそれぞれは、列データ経路１１９を介して列デコーダ１０３のそれぞれのペアに結合され、列デコーダおよび外部データ経路（図示せず）間で読み出しおよび書き込みデータの転送を可能にする。より具体的には、データ経路インタフェース１０５Ａは、列データ経路１１９０および１１９１を介して、外部データ経路の第１の部分とページバッファ内の選択されたセンス増幅器（すなわち、列デコーダ１０３０および１０３１によって選択された）との間のデータ転送を可能にし、またデータ経路インタフェース１０５Ｂは、列データ経路１１９２および１１９３を介して、外部データ経路の第２の部分とページバッファ内の選択されたセンス増幅器（すなわち、列デコーダ１０３２および１０３３によって選択された）との間のデータ転送を可能にする。
【００１５】
図３は、図２のメモリ装置１００内で用いることができる、Ｑ０およびＱ１サブバンク（すなわちサブバンクＢ０−Ａ〜Ｂ７−Ａ）、列デコーダ１０３０／１０３１、ならびにデータインタフェース１０５Ａのより詳細な実施形態を示す。Ｑ２およびＱ３サブバンク、列デコーダ１０３２／１０３３、ならびにデータインタフェース１０５Ｂは、図３に示すそれと同様かまたは同一の実施形態で実現可能であり、したがって別には説明しない。
【００１６】
図３の実施形態において、サブバンクＢ０−Ａ〜Ｂ７−Ａのそれぞれには、ビット線１６９を介して互いに結合された記憶アレイ１４５およびページバッファ１４７が含まれる。詳細図１６５を参照すると、記憶アレイ１４５は、行および列に配置されたメモリセル１７０によって形成されている。メモリセル１７０の各列は、ビット線１６９を介して、ページバッファ１４７内のそれぞれのセンス増幅器１６８に結合され、メモリセルの各行は、ワード線１６６を介して、行デコーダ１１３（またはその構成要素）に結合される。図示の特定の実施形態において、各メモリセル１７０は、トランジスタスイッチ（例えば、ドレインをビット線１６９に結合させ、ゲートをワード線１６６に結合させている）と、トランジスタスイッチのソースおよびセルプレート基準ノードまたは他の基準ノード間に結合された容量性記憶素子と、によって形成されたＤＲＡＭメモリセルである。代替の実施形態では、他のタイプおよび構成のメモリセルを用いてもよい。上述のように、行アクティブ動作中にワード線がアクティブされ、ワード線に結合された記憶セル１７０（すなわちワード線に選択された行）の内容が、ビット線１６９でイネーブルにされ、それによって、ページバッファ１４７に転送される。プリチャージ動作中に、オープンページ（すなわちページバッファの内容）は閉じられ、ビット線１６９は、別の行のアクティブに備えてプリチャージされる。リフレッシュ動作は、アクティブおよびプリチャージ動作の組み合わせを通して、所与のサブバンクまたはサブバンクセットの行で実行してもよい。
【００１７】
上述のように、列デコーダ１０３０および１０３１によって、象限Ｑ０およびＱ１のサブバンク内におけるオープンページに向けられた列動作（すなわち、読み出しまたは書き込み動作）がそれぞれ可能になる。図３の実施形態において、列デコーダ１０３０および１０３１のそれぞれには、４つの列マルチプレクサ（それぞれが、対応する象限の各サブバンク用である）のセット１４９、およびバンクマルチプレクサ１５１が含まれる。バンクマルチプレクサ１５１により、バンクアドレスまたはバンクアドレス内の少なくとも最上位ビット（ＭＳＢ）もしくはビットの他のサブセットに応じて、列マルチプレクサ１４９のうちの１つへのアクセス（すなわち選択）が可能になる。詳細図１６５を参照すると、選択された列マルチプレクサ１４９には、ページバッファ１４７（略して列）内の記憶素子のそれぞれの、列アドレスによって選択された列への読み出しまたは書き込みアクセス（本明細書では列アクセスと呼ぶ動作）をそれぞれ可能にするマルチプレクサ／デマルチプレクサ回路１６４のセットが含まれる。書き込み動作の場合には、バンクマルチプレクサ１５１および列マルチプレクサ１４９は、逆多重化機能を実行し、データを、データ経路インタフェース１０５Ａから選択された列へルーティングする。読み出し動作において、バンクマルチプレクサ１５１および列マルチプレクサ１４９は、データを、選択された列からデータインタフェース１０５Ａへルーティングすることによって、多重化機能を実行する。代替実施形態では、バンクマルチプレクサ１５１および列マルチプレクサ１４９は交換してもよく、その結果、バンクマルチプレクサ１５１が、サブバンクビット線１６９に結合され、単一列マルチプレクサが、バンクマルチプレクサ１５１の出力部とデータ経路インタフェース１０５Ａとの間に結合されることに、留意されたい。
【００１８】
図３の実施形態において、データ経路インタフェース１０５Ａには、外部データ経路インタフェース１７１と列デコーダ１０３０および１０３１のそれぞれの１つとの間にそれぞれが結合された直並列変換トランシーバ１７３のペア（すなわち発信データの並列／直列変換および着信データの直列／並列変換を実行する直列化／並列化トランシーバ）が含まれる。各直並列変換トランシーバ１７３には、データシリアライザ１７７、送信機１７５、データデシリアライザ１８１および受信機１７９が含まれる。読み出し動作では、データシリアライザ１７７は、列データ経路１１９を介して列デコーダ１０３から１２８ビット読み出しデータ値（すなわち列データ）を受信しかつ読み出しデータを１６バイトストリームの形態で送信機１７５に送付することによって、多重化機能を実行する。今度は、送信機１７５は、連続データ送信間隔に、外部データ経路インタフェース１７１を介して各バイトを送信する。受信機１７９およびデータデシリアライザ１８１は、データシリアライザ１７７および送信機１７５の逆の機能を実行する。すなわち、受信機１７９は、連続データ受信間隔中に、外部データ経路インタフェース１７１を介して到着する信号をサンプリングして、１６バイトのストリームをデータデシリアライザ１８１に送付する。データデシリアライザ１８１は、着信バイトストリームを、列データ経路１１９を介して対応する列デコーダ１０３に送付される１２８ビットのデータ書き込みデータ値にまとめることによって、逆多重化機能を実行する。８ビットの外部データ経路インタフェース１７１および１２８ビットの列データ経路１１９が示されているが、代替実施形態では異なる経路幅を用いてもよい。データ多重化／逆多重化が不必要な代替実施形態（例えば、外部データ経路幅がメモリ装置の列データサイズと一致する）において、データシリアライザ１７７および／またはデータデシリアライザ１８１は、省略してもよい。
【００１９】
やはり図３を参照すると、送信機１７５は、例えば、事実上任意の振幅を有する出力波形および任意の変調形式を生成する電流モードまたは電圧モード出力ドライバであってもよい。また、送信機１７５は、マルチビットシンボル（すなわち、ビットレートがボーレートより大きい）を生成し、様々な符号化動作（例えば８ｂ／１０ｂ）を実行し、かつ／または発信ビットストリームにエラー検査情報（例えばパリティビット、エラーコード訂正（ＥＣＣ）ビット、チェックサム、巡回冗長検査値等）を加えてもよい。同様に、受信機１７９は、任意の方法で変調された電流モードまたは電圧モード送信信号をサンプリングするように設計され、各サンプルが、各送信シンボルで伝達されるビット数に従って１つまたは複数のビットに分解されるようにしてもよい。受信機は、さらに、デコード動作およびエラー検査動作を実行してもよい。さらに、送信機および受信機の両方は、異なる動作モード間および／または周波数間で切り替えられ、例えば、あるモードではマルチビットシンボルで動作し、別のモードでは単一ビットシンボルで動作してもよい。
【００２０】
外部データ経路を構成する信号リンクは、ポイントツーポイントまたはマルチドロップ、差動またはシングルエンドであってもよく、また同期または非同期送信信号を搬送するために用いてもよい。それに対応して、データ経路インタフェース１０５Ａは、同期または非同期信号インタフェースであってもよい。同期送信の場合には、送信データ信号は、自己タイミングを取る（例えば、データ波形内にクロック情報を搬送する）か、または１つまたは複数のクロック信号、ストローブ信号などのタイミング信号を伴ってもよい。自己タイミング送信信号の場合には、符号化回路を送信機１７５に設けて、各発信ビットストリーム（すなわち、１つまたは複数の送信クロック信号と同期して、外部データ経路インタフェースの任意の単一リンクで送信されるストリーム）を符号化し、クロック回復のための十分な遷移密度を保証してもよく（例えば８ｂ／１０ｂ符号化）、また対応するクロックデータ回復回路およびデコード回路を受信機１７９に設けて、クロック情報および非符号化送信データを回復してもよい。かかるクロック情報は、外部タイミング信号（例えばクロックまたはストローブ信号）の形態で受信されたにせよ受信ビットストリームから回復されたにせよ、受信機１７９に供給された１つまたは複数のサンプリングクロック信号の位相を制御するために用いて、着信データ信号のサンプリングを誘発してもよい。
【００２１】
単一スレッドモード
図４は、図２のメモリ装置１００内における単一スレッド動作モードを示し、また一部は、下記で説明する後のマイクロスレッド動作モードとの対比のために提示されている。要求経路２０１（ＲＱ）を参照すると、要求のパイプラインストリームが一連の要求間隔２００にわたって受信されるが、灰色影付きブロックは、選択されたバンクに向けられたマルチアクセス読み出しトランザクションの一部を形成する要求を示す。ストライプブロックは、他のバンクに向けられた要求を表わす。図示の例示的な実施形態において、要求経路は、リンク当たり０．８ギガビット秒（Ｇｂ／ｓ）の従来の信号速度（すなわち、サポートされた最大信号速度より低い）で動作される。各コマンドは、送信間隔のペアにわたって転送され、それによって、２．５ナノ秒の要求間隔が確保される。代替実施形態では、より高いかまたは低い信号速度を用いてもよく、また各要求は、より多数または少数の送信間隔で伝達してもよい。
【００２２】
要求経路２０１は、マルチアクセス読み出しトランザクション２０５に含まれる異なるタイプの要求の相対的なタイミングの視覚化を支援するために、論理パイプライン２０３Ａ、２０３Ｂおよび２０３Ｃのセットとして示されている。パイプライン２０３Ａは、本明細書ではアクティブパイプライン（ＲＱ−ＡＣＴ）と呼ばれ、行アクティブ要求（例えば２０７）を搬送するが、これらの要求のそれぞれには、アクティブされる特定の行を識別するバンクおよび行アドレス値と共に、行アクティブコマンド指示子が含まれる。パイプライン２０３Ｂは、本明細書では列アクセスパイプライン（ＲＱ−ＣＡ）と呼ばれ、列アクセス要求（例えば２０９）を搬送するが、これらの要求のそれぞれには、アクセスされるバンクおよび列を識別するバンクおよび列アドレス値と共に、読み出しまたは書き込みアクセスを指定する列アクセスコマンド指示子が含まれる。パイプライン２０３Ｃは、本明細書ではプリチャージパイプラインと呼ばれ、プリチャージ要求（例えば２１３）を搬送するが、これらの要求のそれぞれには、プリチャージコマンド指示子、およびプリチャージされるバンクを示すバンクアドレスが含まれる。
【００２３】
マルチアクセス読み出しトランザクションは、バンクＢ０の行「ｚ」（Ｂ０−Ｒｚ）に向けられた行アクティブ要求２０７が受信されたときに、開始される。メモリ装置は、バンクＢ０のための行デコーダ（すなわち、行デコーダ１１３０および１１３２）へバンクアドレスおよび行アドレスを発行することによって、行アクティブ要求に応答する。図示の特定の実施形態において、同じバンクにおける行アクティブ間の最小時間ｔＲＣは、バンクＢ０に向けられた別の行アクティブ要求が、２１５で示すように１６要求間隔後まで受信されないように、４０ナノ秒と仮定される。また、任意の異なるバンクにおける行アクティブ間の最小時間ｔＲＲは、別の行アクティブ要求２１７が、４要求間隔後まで受信されないように、１０ナノ秒と仮定される。
【００２４】
マルチアクセス読み出しトランザクション２０５の一部を形成する２つの列アクセス要求の第１の列アクセス要求２０９は、アクティブ要求２０７の後（この例では５要求間隔後）の所定時間に受信されて、Ｂ０オープンページ（Ｂ０−Ｃａ）の列「ａ」における読み出しを指定する。同じオープンページへのアクセス間の最小時間ｔＣＣが、この例では５ナノ秒と仮定され、かつメモリ装置が単一スレッドモードで動作しているので、２つの列アクセス要求の第２の要求２１１は、第１の列アクセス要求の受信後に２要求間隔（すなわち、ｔＣＣ間隔後）で受信され、Ｂ０オープンページ（Ｂ０−Ｃｂ）の異なる列、すなわち列「ｂ」における読み出しを指定する。簡単に図２を参照すると、要求インタフェース２０１は、影付き列アドレス経路１０９０および１０９２を介して偶数バンク列デコーダ１０３０および１０３２に、バンクおよび列アドレス値を送付することによって、第１の列アクセス要求２０９に応答し、今度は、偶数バンク列デコーダ１０３０および１０３２が、図示のように、Ｂ０−ＡおよびＢ０−Ｂサブバンクの列「ａ」からデータを検索する。次に、検索された列「ａ」データは、影付き列データ経路１１９０および１１９２を介して、データインタフェースに送付される。同様に、要求インタフェース２０１は、バンクおよび列アドレス値を偶数バンク列デコーダ２０３０および２０３２に送付することによって、第２の列アクセス要求２１１に応答し、次に、偶数バンク列デコーダ２０３０および２０３２が、Ｂ０−ＡおよびＢ０−Ｂサブバンクの列「ｂ」からデータを検索し、そのデータを、データ経路インタフェース１０５Ａおよび１０５Ｂに出力する。
【００２５】
図４に戻ると、第１の列アクセス要求２０９に応じて検索された列データは、列アクセス要求２０９の受信後の所定時間に始まるデータ転送動作において、外部ＤＱＡおよびＤＱＢ信号経路２２５に出力される。列アクセス要求２０９と発信（または着信）列データとの間の対応が、列アクセス要求（すなわち、パイプライン２０３Ｂにおける）から信号経路２２５上の同様の影付きデータ転送部まで延びるリード線２２７によって示されている。これは、図４および下記の他の図で用いられる表記法である。この単一スレッドの例において、列データは、第１の列アクセス要求に応じて、２１５で開始するｔＣＣ間隔にわたって転送される。より具体的には、列「ａ」データは、ＤＱＡリンク（この例では８つのリンクだが、代替実施形態では、より多数または少数のリンクを設けてもよい）を通じてサブバンクＢ０−Ａから出力され、また列「ａ」データは、ＤＱＢリンクを通じてサブバンクデータＢ０−Ｂから出力され、したがって、２つのＢ０サブバンクからの列「ａ」データの転送は、図示のように全ｔＣＣエンベロープ消費する。上述のように、ｔＣＣエンベロープは、シグナリング帯域幅とｔＣＣ間隔との積なので、５ナノ秒のｔＣＣ間隔（下記の説明全体にわたって仮定される値だが、同じかまたは異なるｔＣＣ制約を有する事実上任意のメモリコア技術を用いてもよい）を与えられたものとし、かつ１６のＤＱリンクのそれぞれにおいて３．２Ｇｂ／ｓの信号速度を仮定すると、ｔＣＣエンベロープは、３２バイト（すなわち、［１６リンク＊３．２Ｇｂ／ｓ／リンク］＊５ナノ秒＝２５６ビット＝３２バイト）である。図示の単一スレッドの例において、各列アクセス要求は、列トランザクション粒度ＣＴＧがまた３２バイトであるように、ｔＣＣ間隔ごとにサービスされる。したがって、列トランザクション粒度は、ｔＣＣエンベロープと同一の広がりを持つ。
【００２６】
第２の列アクセス要求２１１に応じて検索された列「ｂ」データは、列「ａ」データ転送動作の終結時に開始するｔＣＣ間隔にわたって、ＤＱＡおよびＤＱＢ信号経路に出力される。したがって、それに先行する列「ａ」トランザクションと同様に、列「ｂ」トランザクションは、全ｔＣＣエンベロープを消費し、かくして、３２バイトの列トランザクション粒度を有する。
【００２７】
やはり図４を参照すると、プリチャージ要求２１３が、第２の列アクセス要求２１１後の所定時間（この例では３要求間隔）に受信されるが、プリチャージ要求２１３には、プリチャージコマンド指示子（Ｐｒｅ  Ｃｍｄ）、およびプリチャージされるバンク（この場合にはＢ０）を示すバンクアドレスが含まれる。要求インタフェースは、バンクＢ０のための行デコーダへディスエーブル信号を発行すること、ならびにサブバンクＢ０−ＡおよびＢ０−Ｂのページバッファへプリチャージイネーブル信号を発行して、サブバンクビット線をプリチャージすることによって、所定時間後に（例えば、列「ｂ」データが、Ｂ０−Ａ／Ｂ０−Ｂページバッファから検索された後で）、要求されたプリチャージ動作を実行する。かくして、プリチャージ動作は、行アクティブ要求２０７に応じて開かれたページを閉じ、したがって、マルチアクセス読み出しトランザクション２０５を終結する。２つの列アクセス動作のそれぞれが、３２バイト転送をもたらすので、行トランザクション粒度（すなわち、所与の行アクティブのために転送されたデータ量ＲＴＧ）は、６４バイトである。代替実施形態では、より多いかまたは少数の列アクセストランザクションを所与の行アクティブのために実行し、それに対応して、行トランザクション粒度の増加または減少をもたらしてもよい。
【００２８】
行アクティブ要求および対応する列アクセス要求ペアの安定したストリームならびにプリチャージ要求が、要求経路２０１を介して受信されると仮定すると、要求経路２０１は、完全にロードされたままである（すなわち不使用の要求間隔がない）可能性があり、また同様に、データ経路２２５は、３２バイトの列トランザクション粒度および６４バイトの行トランザクション粒度をそれぞれ有する要求されたデータ転送で完全に消費される可能性がある。しかしながら、データ経路２２５の信号速度が、メモリ装置のフルレートに増加された場合には、行および列トランザクション粒度もまた増加する。例えば、一実施形態において、図２のメモリ装置のデータ経路インタフェース１０５にサポートされた最高信号速度は、６．４Ｇｂ／ｓ（代替実施形態では、他の信号速度をサポートしてもよい）である。メモリ装置のｔＣＣ間隔が変化しないままなので、ｔＣＣエンベロープは６４バイトへと２倍にされ、また単一スレッドアプローチが採用された場合には、列トランザクション粒度および行トランザクション粒度もまた、それぞれ、６４バイトおよび１２８バイトへと２倍にされることになる。増加した列トランザクション粒度をサポートするために、列デコーダおよびデータ経路インタフェース内の多くの信号経路は、増強する必要があり得る。例えば、図２および３を参照すると、６４バイトの列トランザクション粒度は、サブバンクのそれぞれにおいて、２５６ビット（３２バイト）の列アクセスに対応するので、列デコーダ１０３内の１２８ビットの信号経路（すなわち、列マルチプレクサ１４９およびバンクマルチプレクサ１５１間）のそれぞれ、およびデータ経路インタフェース１０５Ａ、１０５Ｂは、増加したデータ転送速度をサポートするために２５６ビットの信号経路へ拡大することになる。かかる経路幅の増加は、潜在的には実現可能であるが、製造コストおよび電力消費の増加に帰着し（すなわち、経路幅は、メモリ装置の各サブバンクおよびデータインタフェースで増加される）、かかる増加のために利用可能なヘッドルームは、縮小する。また、上述のように、小さく分散したデータオブジェクトにアクセスする傾向がある用途においては、所与の列アクセスで返されるデータの小部分だけが有用である場合がある。例えば、現代のグラフィックス用途における普通の三角形サイズは６バイトであり、またレンダリング順序ゆえに、連続的にレンダリングされる三角形は、多くの場合に同じ列アクセスで得られることはありそうにもない。かかる用途において、列トランザクション粒度を３２バイトから６４バイトへ２倍にすることは、有効帯域幅における改善をほとんどもたらさない可能性がある。
【００２９】
図５は、メモリ装置内の単一スレッド動作モードだけでなく、下記のマイクロスレッド動作モードもサポートするために利用できる要求インタフェースを示す。要求インタフェース３００には、要求デコーダ３０１、偶数バンク行制御レジスタ３０５Ａ、３０５Ｂ（ＥＢＲＣ）、奇数バンク行制御レジスタ３０７Ａ、３０７Ｂ（ＯＢＲＣ）、偶数バンク列制御レジスタ３０９Ａ、３０９Ｂ（ＥＢＣＣ）および奇数バンク列制御レジスタ３１１Ａ、３１１Ｂ（ＯＢＣＣ）が含まれる。偶数バンクおよび奇数バンク行制御レジスタ３０５、３０７は、行バス３１５を介して要求デコーダ３０１に結合され、偶数バンクおよび奇数バンク列制御レジスタ３０９、３１１は、列バス３１７を介して要求デコーダ３０１に結合されている。
【００３０】
一実施形態において、要求パッド３０３を介して（すなわち外部要求経路から）受信された着信シンボルストリームは、対応するｎ−ビット幅ストリームの要求を要求デコーダ３０１に送付するオプションの要求デシリアライザ３０４で非直列化される。（本明細書の多くの実施形態においてパッドに言及しているが、かかる全ての場合に、外部信号経路への容量結合ノードまたは他のインタフェースを用いてもよいことに留意されたい）。着信要求には、事実上任意のタイプの要求を含んでもよいが、これらの要求には、限定するわけではないが、上述の行アクティブ要求、列アクセス要求、およびプリチャージ要求だけでなく、例えば、１つまたは複数の記憶バンク内でリフレッシュ動作を開始するために、メモリ装置内で動作モードをプログラムするために（例えば、単一スレッドモードと多くの異なるマイクロスレッドモードのうちの１つまたは複数との間で選択すること、および多くの異なるリフレッシュモード、パワーモード、プリチャージモードの間で選択すること）、シグナリング校正および／またはトレーニング動作を開始するために、自己テストを開始するため等に用いられる他の要求が含まれる。
【００３１】
要求デコーダ３０１は、１つまたは複数の状態機械、マイクロシーケンサおよび／または他の制御回路によって実現可能だが、各着信要求をデコードし（例えば、コマンド指示子フィールドまたは動作コードフィールドを解析して要求を識別することにより）、要求された動作を実行するために必要な様々な信号を発行する。例えば、図４の要求２０７に示す、バンクアドレスおよび行アドレスフィールドを有する行アクティブ要求をデコードすると、要求デコーダ３０１は、アクティブ動作を示す制御値と共に行アドレスおよびバンクアドレスを行バス３１５に出力し、次に、アクティブ要求が偶数または奇数バンクに向けられているかどうかに依存して（例えば、バンクアドレスの最下位ビット（ＬＳＢ）または他のビットもしくはビットによって決定される）、偶数行ストローブ信号３２１Ａ（ＥＲＳ）または奇数行ストローブ信号３２１Ｂ（ＯＲＳ）をアサートし、行バス３１５からのアドレスおよび制御値を、偶数バンク行制御レジスタ３０５Ａ、３０５Ｂまたは奇数バンク行制御レジスタ３０７Ａ、３０７Ｂにロードしてもよい。偶数バンク行制御レジスタ３０５にロードされたアドレスおよび制御値は、信号経路１１１０および１１１２を介して、グループＡおよびグループＢサブバンクのための偶数バンク行デコーダ（すなわち、図２の行デコーダ１１３０および１１３２）にそれぞれ供給され、また奇数バンク行制御レジスタ３０７にロードされたアドレスおよび制御値は、信号経路１１１１および１１１３を介して、グループＡおよびグループＢサブバンクのための奇数バンク行デコーダに供給される。一実施形態において、経路１１１を介してアドレスおよび制御値を送付することにより、指示された行動作（例えばアクティブまたはプリチャージ）を対応する行デコーダ内で開始して、行動作が、偶数行ストローブ信号３２１Ａおよび奇数行ストローブ信号３２１Ｂのアサートに応じて（すなわち、対応するレジスタ３０５および３０７が更新されたときに）、効果的に開始されるようにする。代替実施形態では、偶数行ストローブ信号３２１Ａおよび奇数行ストローブ信号３２１Ｂ（またはそこから導き出されたか独立に生成された他の制御信号）を行デコーダに出力して、そこにおいて行動作を開始してもよい。
【００３２】
一実施形態において、要求デコーダ３０１は、行アクティブ要求の場合とほぼ同じ方法で着信列アクセス要求に応答するけれども、ただし、要求に含まれるバンクアドレスおよび列アドレス値が、例えば読み出しまたは書き込み動作を実行すべきかどうかを示す制御値と共に列アドレスバス３１７に出力されることを除いてほぼ同じ方法で応答する。その後、要求デコーダ３０１は、偶数列ストローブ信号３２３Ａ（ＥＣＳ）または奇数列ストローブ信号３２３Ｂ（ＯＣＳ）をアサートして、列アドレスバス３１７からのアドレスおよび制御値を、偶数バンク列制御レジスタ３０９Ａ、３０９Ｂまたは奇数バンク列制御レジスタ３１１Ａ、３１１Ｂにロードし、それによって、対応する列デコーダにおいて、指定された列アクセス動作を開始する（すなわち、列制御レジスタ３０９および３１１の内容が、経路１０９を介して、対応する列デコーダに出力され、そこにおいて列アクセス動作を開始する）。行要求の場合と同様に、要求デコーダ３０１は、バンクアドレスの１つまたは複数のビットを検査して、所与の列アクセス要求が奇数またはバンク偶数に向けられているかどうかを判断し、それに対応して、偶数列ストローブ信号３２３Ａまたは奇数列ストローブ信号３２３Ｂをアサートしてもよい。代替として、要求デコーダ３０１は、所定のプロトコルに従って、着信列アクセス要求を前に受信された行アクティブ要求と関連付けて、行アクティブ要求で受信されたバンクアドレスを、その後に受信される列アクセス要求が向けられる偶数または奇数バンクセットを決定するために、用いるようにしてもよい。かかる実施形態において、バンクアドレスのＬＳＢ（またはバンクの対象セットを指定するために用いられる他のビット（単複））を列アクセス要求から省略して、その中で伝達される他の要求または情報（例えばプリチャージ情報）をイネーブルにしてもよい。いずれの場合にも、偶数バンク列制御レジスタ３０９にロードされたバンクおよび列アドレス値（これらの値は、バンクの対象セットを指定するために用いられる、バンクアドレスのＬＳＢビットまたは他のビット（単複）を省略してもよい）は、グループＡおよびグループＢサブバンクのための偶数バンク列デコーダ（すなわち、図７の列デコーダ１０３０および１０３２）にそれぞれ出力され、また奇数バンク列制御レジスタ３１１にロードされたバンクおよび列アドレス値は、奇数バンク列デコーダに出力される。
【００３３】
図６は、図２のメモリ装置１００が単一スレッドモードで動作している場合における、図５の要求デコーダ３０１による行および列ストローブ信号アサートの例示的なタイミングを示す。図示のように、行アクティブ要求２０７をデコードすると、要求デコーダ３０１は、偶数行ストローブ信号３２１Ａ（ＥＲＳ）または奇数行ストローブ信号３２１Ｂ（ＯＲＳ）をアサートして、それぞれ偶数行制御レジスタ３０５Ａ、３０５Ｂまたは奇数行制御レジスタ３０７Ａ、３０７Ｂに、要求２０７で提供されたバンクアドレス、行アドレス、および制御情報をロードし、それによって、偶数または奇数バンクセットにおいて行アクティブ動作を開始する。偶数行ストローブ信号３２１Ａのアサートを図６に示すが、奇数行ストローブ信号３２１Ｂは、奇数バンクセットにおいて行アクティブを開始するためにアサートされることになる。バンクアドレスの最下位ビットは、２つのストローブ信号３２１Ａおよび３２１Ｂのどちらがアサートされるかを制御するために用いてもよく、したがって、選択された制御レジスタにロードする必要はない。ｔＲＲ間隔が経過した後で、異なるバンクに向けられた別の行アクティブ要求が受信され、別のストローブ信号３２１Ａまたは３２１Ｂがアサートされて、対応する行アクティブ動作を開始する。
【００３４】
行アクティブコマンド２０７に応じて（すなわち、行アクティブコマンド２０７と同じバンクアドレスを指定する）アクティブされた行に向けられた列アクセス要求２０９をデコードすると、要求デコーダは、偶数列ストローブ信号３２３Ａ（ＥＣＳ）または奇数列ストローブ信号３２３Ｂ（ＯＣＳ）をアサートして、それぞれ偶数列制御レジスタ３０９Ａ、３０９Ｂまたは奇数列制御レジスタ３１１Ａ、３１１Ｂに、要求２０９で提供されたバンクアドレス、列アドレス、および制御情報をロードし、それによって、指定されたバンクのためのオープンページ内で列アクセス動作（例えば読み出しまたは書き込み動作）を開始する。偶数列ストローブ信号３２３Ａのアサートを図６に示すが、奇数列ストローブ信号３２３Ｂは、奇数バンクセットのバンクに向けられたトランザクションにおいて列アクセス動作を開始するためにアサートされることになる。繰り返すと、バンクアドレスの最下位ビットは、２つのストローブ信号３２３Ａ、３２３Ｂのどちらがアサートされて列アクセス動作を開始するかを制御するために用いてもよい。ｔＣＣ間隔が経過した後で、要求２０９と同じバンクだが異なる列アドレスに向けられた別の列アクセス要求２１１が、要求デコーダ３０１内で受信される。列アクセス要求２１１をデコードすると、要求デコーダは、偶数列ストローブ信号３２３Ａまたは奇数列ストローブ信号３２３Ｂをアサートして、レジスタ３０９Ａ／３０９Ｂまたは３１１Ａ／３１１Ｂの対応するペア（すなわち、デコード要求２０９に応じてロードされたレジスタの同じペアである。なぜなら、両方の要求が同じオープンページに向けられているからである）にロードし、それによって、要求２０７に応じてアクティブされた行に向けられた第２の列アクセス動作を開始する。したがって、列ストローブ信号（３２３Ａまたは３２３Ｂ）は、ｔＣＣ間隔ごとに一度アサートされて、ＤＱ経路の全てのリンクを用いながら完全なｔＣＣ間隔にわたって、指定されたデータ転送を実行できるようにする。すなわち、図２のメモリ装置が、単一スレッドモードで動作される場合に、列アクセス要求に応じたデータ転送は、全ｔＣＣエンベロープを消費する。
【００３５】
図５の要求インタフェース３００の動作を考えてみると、偶数行制御レジスタ３０５Ａ、３０５Ｂの両方が、決まった方式で動作される（すなわち、３０５Ａおよび３０５Ｂは同じストローブ信号３２１Ａに応じてロードされる）ので、レジスタ３０５Ａおよび３０５Ｂを、ロードされたときに、偶数バンクセット（すなわちＱ０、Ｑ２）を形成するサブバンク象限において、指定された行動作（例えばアクティブまたはプリチャージ）を開始する単一行制御レジスタと取り替えてもよいことに、留意されたい。同様に、奇数行制御レジスタペア３０７Ａ／３０７Ｂ、偶数列制御レジスタペア３０９Ａ／３０９Ｂ、および奇数列制御レジスタペア３１１Ａ／３１１Ｂは、各々、それぞれの単一レジスタと取り替えてもよい。さらに、要求インタフェース３００がマイクロスレッド列動作のサポートを含まない場合には、全レジスタセットは、単一行制御レジスタおよび単一列制御レジスタに変えることが可能であり、各レジスタにロードされる制御およびアドレス情報は、メモリ装置１００の全ての４象限における行および列デコーダに提供される。かかる実施形態において、各象限内の行および列デコーダは、例えば、バンクアドレスの最下位ビットに基づいて、行または列動作を開始するかどうかを決定してもよい（すなわち、ＢＡ［０］が「０」である場合には、行／列動作は、偶数象限Ｑ０／Ｑ２のデコーダで開始され、ＢＡ［０］が「１」である場合には、行／列動作は、奇数象限Ｑ１／Ｑ３のデコーダで開始される）。しかしながら、メモリ装置１００がマイクロスレッドモードで動作される場合には、追加行制御レジスタによって、メモリ装置１００の異なる領域において、行動作を時間的に重ね合わせることが可能になり、追加列制御レジスタによって、メモリ装置１００の異なる領域において、列動作を時間的に重ね合わせることが可能になる。一実施形態において、重なり合う動作が実行される異なる領域は、メモリ装置１００の偶数および奇数バンクセットである。別の実施形態において、これらの異なる領域は、メモリ装置１００の４象限である。これらおよび他の実施形態は、下記でさらに詳細に述べる。
【００３６】
マイクロスレッドメモリトランザクション
図７および８は、最高信号速度（例えば、６．４Ｇｂ／ｓおよび１．６Ｇｂ／ｓにそれぞれ増加されたデータ経路および要求経路信号速度。すなわち、上記の３．２Ｇｂ／ｓおよび０．８Ｇｂ／ｓの従来の信号速度の２倍である）でマイクロスレッドモードにおいて動作された場合の、図２のメモリ装置１００で実行可能なマイクロスレッドメモリトランザクションの例示的なシーケンスを示す。全ｔＣＣエンベロープを単一列アクセスに割り当て（すなわち、図２〜６に関連して説明した単一スレッドモードにおけるように）、かつダブル幅の内部データ経路幅を含むようにメモリ装置１００を再設計するのではなく、ｔＣＣエンベロープは、奇数または偶数バンクセットにおける交互トランザクションに割り当てられるサブエンベロープに細分される。すなわち、ｔＲＲ制約が、任意のバンク選択に適用され、かつ同じバンクセットのバンクによって共有される資源（例えば、偶数バンクによって共有される行デコーダ、および奇数バンクによって共有される行デコーダ）の競合使用を回避するために主として課されることを認識すると、奇数および偶数バンクセットに交互に向けられる行アクティブ動作は、本明細書で部分ｔＲＲ間隔（ｔＲＲｐ）と呼ばれる、全ｔＲＲ間隔内のサブ間隔において実行してもよいということになる。さらに、列デコーダの別個のセットおよび別個のデータ経路資源が、偶数および奇数バンクセットのために提供されるので、交互のバンクセットのアクティブされた行に向けられたマイクロスレッド列動作は、本明細書において部分ｔＣＣ間隔（ｔＣＣｐ）と呼ばれる単一ｔＣＣ間隔内で次々に実行してもよい。このアプローチを通して、単一スレッドモード（すなわち、所与の行または列動作のために偶数バンク資源または奇数バンク資源を用いる）において約５０％のデューティで用いられる、メモリ装置１００内のデコーダおよびデータ経路資源は、マイクロスレッド列アクセス動作をサポートするマイクロスレッドモードでは同時に用いられる。各マイクロスレッド列アクセス動作で転送されるデータが、ｔＣＣエンベロープにの一部だけを消費するので、同じ信号速度の単一スレッド動作のための粒度に比べて、低減された列トランザクション粒度が達成される。したがって、データスループットは、メモリ装置の内部データ経路幅を２倍にする必要なしに、効果的に２倍にされ、一方で同時に、列トランザクション粒度は低減される。
【００３７】
図７におけるメモリ装置１００および図８に示す行アクティブパイプライン２５１Ａの図を参照すると、第１の列アクティブ要求２５３が、バンクＢ０行「ｚ」（すなわち、図７の「Ｒｚ」、図８の「Ａｃｔ  Ｂ０−Ｒｚ」）のアクティブを開始する。一ｔＣＣ間隔後（すなわち、図示の例示的な１．６Ｇｂ／ｓ要求経路信号速度において４つの１．２５ナノ秒要求間隔後）に、第２のアクティブ要求２５５が、バンクＢ１行「ｙ」（Ａｃｔ  Ｂ１−Ｒｙ）のアクティブを開始する。２つの行アクティブ要求２５３および２５５は、単一ｔＲＲ間隔内に受信されるけれども、２つの要求は、偶数および奇数バンク（この例ではＢ０およびＢ１）に交互に向けられ、したがって競合しないことに留意されたい。Ｂ０−Ｒｚアクティブ要求２５３の受信後の所定時間に、列アクセスパイプライン２５１Ｂに示すように、バンクＢ０の列「ａ」における読み出しを指定する第１のマイクロスレッド列アクセス要求２５７（すなわちＲｄ  Ｂ０−Ｃａ）が受信される。同様に、Ｂ１−Ｒｙアクティブ要求２５５の受信後の所定時間で、かつ第１のマイクロスレッド列アクセス要求２５７用のｔＣＣ間隔が経過してしまう前に、バンクＢ１の列「ｅ」における読み出しを指定する第２のマイクロスレッド列アクセス要求２５９（Ｒｄ  Ｂ１−Ｃｅ）が受信される。したがって、２つのマイクロスレッド列アクセス要求２５７、２５９は、単一ｔＣＣ間隔内で受信されるが、要求が奇数および偶数バンクセットに交互に向けられるので、競合なしにサービスされる。より具体的には、２７５で示すように、サブバンクＢ０−ＡおよびＢ０−Ｂの列「ａ」から検索された読み出しデータは、２７１で始まるｔＣＣ間隔の前半中に、ＤＱＡおよびＤＱＢリンクにおける送信のためにデータインタフェース１０５Ａおよび１０５Ｂにそれぞれに送付され、またサブバンクＢ１−ＡおよびＢ１−Ｂの列「ｅ」から検索された読み出しデータは、同じｔＣＣ間隔の後半中に、ＤＱＡおよびＤＱＢリンクにおける送信のためにデータインタフェース１０５Ａおよび１０５Ｂにそれぞれに送付される。この構成によって、６４バイトのｔＣＣエンベロープは、３２バイトの列トランザクション粒度をそれぞれ有する２つのマイクロスレッド列アクセス動作間で効果的に分割され、各マイクロスレッド列アクセス動作のためのデータは、拡張図２７２に示すように、それぞれのｔＣＣｐ間隔中にＤＱＡおよびＤＱＢリンクに出力される。さらに、ｔＣＣエンベロープが、奇数および偶数バンクセットに向けられた列アクセス間で分割されるので、部分ｔＣＣ間隔中に送信されるデータは、既存のデータ経路インタフェース１０５Ａ／１０５Ｂによって搬送可能である。したがって、メモリ装置１００の内部データ経路幅は、増加したデータ経路帯域幅を収容するために増加する必要はなく、上述の追加製造／運転コストおよびヘッドルーム問題は回避される。
【００３８】
やはり図７および８を参照すると、第１のＢ０向けマイクロスレッド列アクセス要求２５７の受信後のｔＣＣ間隔に、Ｂ０に向けられ、かつ列「ｂ」における読み出しを指定する第２のマイクロスレッド列アクセス要求２６１（すなわちＲｄ  Ｂ０−Ｃｂ）が、受信される。同様に、第１のＢ１向けマイクロスレッド列アクセス要求２５９の受信後のｔＣＣ間隔に、列「ｆ」における読み出しを指定する第２のＢ１向けマイクロスレッド列アクセス要求２６３（すなわちＲｄ  Ｂ１−Ｃｆ）が、受信される。第２のＢ０向けおよびＢ１向けマイクロスレッド列アクセス要求２６１、２６３は、第１のＢ０向けおよびＢ１向けマイクロスレッド列アクセス要求２５７、２５９と同じ方法でサービスされ、結果として、Ｂ１の列「ｅ」データの送信にすぐ続く、ｔＣＣ間隔の前半（すなわち、第１のｔＣＣｐ間隔）にわたるＢ０の列「ｂ」データの送信、およびｔＣＣ間隔の後半にわたるＢ１の列「ｆ」データの送信がもたらされる。したがって、４つのマイクロスレッド列動作が実行され、結果として、２７１で開始する単一ｔＲＲ間隔にわたって、４つの３２バイトデータ転送がもたらされる。各行アクティブが、それぞれ、２７４で示すそれぞれのｔＲＲｐ間隔内で、２つの３２バイト列データ転送をもたらすので、行トランザクション粒度は、ｔＲＲ間隔にわたるデータ経路の１２８バイトデータ転送能力の半分である６４バイトである（すなわち、１２８バイトｔＲＲエンベロープの半分）。
【００３９】
バンクＢ０およびＢ１に向けられたプリチャージ要求２６５および２６７は、同じバンクに向けられたマイクロスレッド列アクセス要求２６１および２６３の受信後の所定時間に（すなわち、プリチャージパイプライン２５１Ｃに示すように）、要求インタフェース１０１で受信される。プリチャージ２６５、２６７は、上述の方法でサービスされて、指定されたバンクのオープンページを閉じる。
【００４０】
図９は、マイクロスレッドモードである場合における、図５の要求デコーダ３０１による行および列ストローブ信号アサートの例示的なタイミングを示す。図示のように、偶数バンクに向けられた行アクティブ要求２５３をデコードすると、要求デコーダ３０１は、偶数行ストローブ信号３２１Ａをアサートして、偶数行制御レジスタ３０５Ａ、３０５Ｂにロードし、それによって、バンクおよびアドレス値を、偶数バンクのための行デコーダに送付する。部分ｔＲＲ間隔（ｔＲＲｐ）が経過した後で、奇数バンクに向けられた行アクティブ要求２５５が受信される。奇数バンク行アクティブ要求２５５をデコードすると、要求デコーダ３０１は、奇数行ストローブ信号３２１Ｂをアサートして、奇数行制御レジスタ３０７Ａ、３０７Ｂにロードし、それによって、バンクおよび行アドレス値を、奇数バンクのための行デコーダに送付する。したがって、完全にロードされた行アクティブパイプラインを仮定すると、要求デコーダは、各ｔＲＲｐ間隔後に、偶数行および奇数行ストローブ信号３２１Ａ、３２１Ｂを交互にアサートして、バンクおよび行アドレス値を、奇数および偶数バンクセットのための行デコーダに交互に送付する。
【００４１】
やはり図９を参照するが、要求デコーダ３０１は、偶数バンクに向けられた列アクセス要求２５７（すなわちマイクロスレッド列アクセス要求）をデコードすると、偶数列ストローブ信号３２３Ａをアサートして、偶数バンク列制御レジスタ３０９Ａ、３０９Ｂにロードし、それによって、バンクおよび列アドレス値を、偶数バンクのための列デコーダに送付する。部分ｔＣＣ間隔（ｔＣＣｐ）が経過した後で、奇数バンクに向けられた列アクセス要求２５９が受信される。偶数バンク列アクセス要求２５９をデコードすると、要求デコーダ３０１は、偶数列ストローブ信号３２３Ｂをアサートして、偶数バンク列制御レジスタ３１１Ａ、３１１Ｂにロードし、それによって、バンクおよび列アドレス値を、偶数バンクのための列デコーダに送付する。したがって、完全にロードされた列アクティブパイプラインを仮定すると、要求デコーダ３０１は、各ｔＣＣｐ間隔後に、ＥＣＳおよびＯＣＳ信号を交互にアサートして、バンクおよび列アドレス値を、奇数および偶数バンクセットのための列デコーダに交互に送付する。図８に示すように、ＥＣＳおよびＯＣＳ信号の交替アサートによって、単一ｔＣＣ間隔内で多数のマイクロスレッド列アクセス動作のために列データの時間差（ｔｉｍｅ−ｓｔａｇｇｅｒｅｄ）転送が可能になる。ＥＣＳおよびＯＣＳ信号は、列アクセス要求２６１および２６３に応じて、第２のｔＣＣ間隔中に要求デコーダ３０１によってそれぞれアサートされ、それによって、図８に示すように、続くｔＣＣ間隔中に時間差データ転送を繰り返すことができるようにする。
【００４２】
図１０は、図２のメモリ装置１００の代替実施形態で実行できる例示的なリンク分散（ｌｉｎｋ−ｓｔａｇｇｅｒｅｄ）マイクロスレッドメモリトランザクションを示す。行アクティブ要求２５３および２５５、マイクロスレッド列アクセス要求２５７、２５９、２６１および２６３、ならびにプリチャージ要求２６５および２６７が、要求インタフェース１０１で受信され、図７〜９に関連して上述したのと概ね同じ方法で処理される。しかしながら、ｔＣＣエンベロープを時間的に細分する（すなわち、同じｔＣＣ間隔に受信されたマイクロスレッド列アクセス要求に応じて出力される列データに時間差をつける）代わりに、ｔＣＣエンベロープは、３７５で示すようなＤＱＡおよびＤＱＢデータ経路の異なる部分における、同じｔＣＣ間隔マイクロスレッド列アクセス要求のための列データの同時データ転送を通して、空間的に細分される。これは、本明細書においてリンク分散と呼ばれる動作である。すなわち、マイクロスレッド列アクセス要求２５７に応じて転送される列データは、ＤＱＡラインの第１のサブセットおよびＤＱＢリンクの第１のサブセット（例えば、ＤＱＡ［３：０］およびＤＱＢ［３：０］）を介して送信され、一方で、マイクロスレッド列アクセス要求２５９に応じて転送される列データは、ＤＱＡリンクの第２のサブセットおよびＤＱＢリンクの第２のサブセット（例えば、ＤＱＡ［７：４］およびＤＱＢ［７：４］）を介して同時に（部分的または完全に、時間的に重なり合う）送信される。同様に、マイクロスレッド列アクセス要求２６１および２６３に応じて転送される列データは、ＤＱリンクの第１および第２のサブセットを通じて、続くｔＣＣ間隔中にそれぞれ送信される。図８の時間差実施形態におけるように、ｔＣＣエンベロープは６４バイトのままであり、列トランザクション粒度および行トランザクション粒度は、それぞれ３２バイトおよび６４バイトである。したがって、リンク分散アプローチによって、行および列トランザクション粒度の低減の点で、時間差アプローチと同じ利点が効果的に提供されるが、しかしｔＣＣ間隔のそれぞれの部分の代わりに、マイクロスレッド列アクセス要求にサービスするようにＤＱ経路のそれぞれの部分を割り当てることによって、そのようになされる。
【００４３】
図１２Ａおよび１２Ｂは、図８および１０に示す時間差およびリンク分散データ転送をサポートするために利用可能な例示的データ経路インタフェース４０１および４１１をそれぞれ示す。図１２Ａのデータ経路インタフェース４０１は、図３に関連して説明したデータ経路インタフェース１０５Ａに概ね対応し、またＤＱＡパッド１７１、ならびにパッド１７１とそれぞれの列データ経路１１９０および１１９１との間に結合されたトランシーバ４０３および４０５のペアを含む。各トランシーバ４０３および４０５には、出力データストリームを生成するデータシリアライザ１７７および送信機１７５、ならびに着信データストリームを受信する受信機１７９およびデータデシリアライザ１８１が含まれる。より具体的には、図示の例示的な実施形態において、データシリアライザ１７７は、列データ経路１１９を介して受信された１２８ビットの列データ値を、１６の８ビット値のシーケンス（例えば、１２８ビット列データ内の１６の異なるオフセットのそれぞれから、ラウンドロビン方式で一度に１バイトを取る）へ変換し、これらの８ビット値が、ＤＱＡパッド１７１を介した、それぞれの送信間隔における送信のために、送信機１７５に送付される。反対に、受信機１７９によって回復された１６の８ビット値のシーケンスは、データデシリアライザ１８１に送付され、このデータデシリアライザ１８１が、これらの値を、列データ経路１１９を介して列デコーダに供給される１２８ビット列データ値にまとめる。図８の列アクセストランザクションに対応するように影を付けられた矢印４０８Ａおよび４０８Ｂが示すように、図８に示す時間差データ転送動作において、トランシーバ４０３を通るデータ転送経路は、第１の部分ｔＣＣ間隔中に用いられ、トランシーバ４０５を通るデータ転送経路は、第２の部分ｔＣＣ間隔中に用いられる。
【００４４】
図１２Ｂのデータ経路インタフェース４１１では、ＤＱＡ経路の８つのリンクは、４つのリンクの２つのグループＤＱＡ［３：０］およびＤＱＡ［７：４］に細分されて、それぞれのマイクロスレッド列トランザクションのためのデータを転送するために用いられる。したがって、トランシーバの第１のペア４１３Ａ／４１５Ａが、４つのＤＱＡパッド１７１Ａの第１のセットに結合され、トランシーバの第２のペア４１３Ｂ／４１５Ｂが、４つのＤＱＡパッド１７１Ｂの第２のセットに結合され、各個別トランシーバには、データシリアライザ４２７および送信機４２５によって形成された出力データ経路と、受信機４２９およびデータデシリアライザ４３１によって形成された入力データ経路と、が含まれる。各１２８ビット列データ値が、信号リンク数の半分（例えば８の代わりに４）を通じて転送されるので、データシリアライザは、図１２Ａの１：１６データシリアライザの代わりに、１：３２データシリアライザ（すなわち、１２８ビット列データ値を、３２の４ビットデータ値のシーケンスに変換する）であり、データデシリアライザは、図１２Ａの１６：１データデシリアライザ１８１の代わりに、３２：１データデシリアライザ（３２の４ビット値のシーケンスを、１２８ビット列データ値にまとめる）である。したがって、各トランシーバ４１３Ａ、４１５Ａ、４１３Ｂ、４１５Ｂは、列データ経路１１９とより少数のＤＱリンクとの間で、しかし２倍の間隔にわたって（すなわちｔＣＣ間隔の半分ではなく全ｔＣＣ間隔にわたって）１２８ビット列データを転送する。
【００４５】
図１２Ａの実施形態におけるように、同じｔＣＣ間隔にサービスされるマイクロスレッド列トランザクションは、奇数および偶数バンクに交互に向けられて、４つのデータ経路リンクの一セットが、所与のｔＣＣ間隔にわたって列データ経路１１９０および１１９１の１つからデータを供給され（またはその１つにデータを供給し）、かつ４つのデータ経路リンクのもう一方のセットが、ｔＣＣ間隔中に、列データ経路１１９０および１１９１のもう一方からデータを同時に供給される（またはそのもう一方にデータを供給する）ようにする。このデータフロー構成は、例えば、図１０の列アクセストランザクションに対応するように影を付けられた矢印４１８Ａおよび４１８Ｂによって示されている。
【００４６】
図１２Ａおよび１２Ｂを比較すると、データ経路インタフェース４０１および４１１は、主として、データシリアライザおよびデータデシリアライザ回路の動作において異なることが分かる。すなわち、トランシーバ４１３Ａおよび４１３Ｂにおける２つの４リンク送信機４２５は、トランシーバ４０３における単一８リンク送信機１７５と等価になるように実現しかつ８つのＤＱＡパッド（すなわち、１７１Ａおよび１７１Ｂ）に接続してもよく、またトランシーバ４１３Ａおよび４１３Ｂにおける２つの４リンク受信機４２９は、同様に、トランシーバ４０３における８リンク受信機１７９と等価であってもよい。トランシーバ４０３および４０５における１：１６データシリアライザ１７７が、トランシーバ４１３Ａ、４１３Ｂ、４１５Ａおよび４１５Ｂにおける１：３２データシリアライザ４２７と異なっているのは、主として、着信１２８ビット列データが、ＤＱＡデータパッドに分配される方法、すなわち、データデシリアライザ１７７が、１６の送信間隔にわたって、１２８ビット列データの８ビットチャンクを８つのＤＱＡパッドに送付し、データデシリアライザ４２７が、３２の送信間隔にわたって、１２８ビット列データの４ビットチャンクを４つのＤＱＡパッドに送付するという方法によってである。１６：１データデシリアライザおよび３２：１データデシリアライザは、同様に、ＤＱＡパッドから列データ値へのデータ分配の方法で異なる。したがって、一実施形態において、データ経路インタフェース４０１および４１１は、単一データ経路インタフェース回路によって実現されるが、この単一データ経路インタフェース回路は、マイクロスレッド列アクセス要求に応じてリンク分散または時間差データ転送をサポートするように構成された（例えば、モードレジスタプログラミングを通して）データシリアライザおよびデータデシリアライザ回路を有する。
【００４７】
図１０および１２Ｂを参照すると、マイクロスレッド列アクセス要求２５７に応じて検索された列データが、マイクロスレッド列アクセス要求２５９に応じて検索された列データの前に転送に利用可能になるので、第１に検索された列データは、第２に検索される列データが利用可能になるまでバッファ（例えばデータ経路インタフェース４１１内に）してもよく、それによって、２つのアクセス要求のための列データの同時（すなわち完全に同時）転送が可能になる。代替として、図１１に示すように、第１に検索された列データ（すなわち、要求２５７に応じて検索された）は、利用可能になるとすぐに出力してもよく、結果として、３８５で示すように、データ経路の上側および下側部分において同じ行の送信の時間差がもたらされ、第２に検索された列データの転送は、第１に検索された列データの転送に対して、部分ｔＣＣ間隔（すなわちｔＣＣｐ）だけ遅延される。かくして、信号経路パーティションを通じた送信は、部分的に重なり合う（しかしやはり、部分ｔＣＣ間隔にわたっては同時である）。かかるアプローチは、用途によっては望ましい場合がある。なぜなら、列データのバッファリングが必要でなく、単一の決定論的なメモリアクセス待ち時間が、各マイクロスレッド列アクセスに適用されるからである。対照的に、第１のマイクロスレッド列アクセス要求に応じて検索された列データが、第２のマイクロスレッド列アクセス要求に応じて検索された列データとの同時のリンク分散転送を可能にするために、バッファされる場合には、２つのマイクロスレッド列アクセス要求は、やはり決定論的であるが、異なるメモリアクセス待ち時間を有する可能性がある。
【００４８】
図１３および１４は、最高信号速度（例えば、上記した従来の３．２Ｇｂ／ｓおよび０．８Ｇｂ／ｓの信号速度の２倍のデータおよび要求帯域幅）で代替マイクロスレッドモードにおいて動作された場合の、図２のメモリ装置１００で実行可能なマイクロスレッドメモリトランザクションの例示的なシーケンスを示す。本明細書ではサブバンクマイクロスレッドモードと呼ばれる代替マイクロスレッドモードにおいて、ｔＣＣエンベロープ当たりのマイクロスレッド列トランザクション数は、図７および８のマイクロスレッドモードに対して２倍にされるが、その数は、各列アクセス要求で提供される列アドレスの数を増加させ、かつ各列アクセス要求において送付される列アドレスのペアを、同じバンクの異なるサブバンクに適用することによって、２倍にされる。例えば、図１４に示す行アクティブパイプライン４６１Ａ、列アクセスパイプライン４６１Ｂおよびプリチャージパイプライン４６１Ｃを参照すると、行アクティブ要求２５３、２５５のシーケンスは、図８におけるように受信され（すなわち、各ｔＲＲ間隔内に受信された要求ペアが、偶数および奇数バンクに交互に向けられる）、マイクロスレッド列アクセス要求４６７、４６９、４７１、４７３のシーケンスがまた、図８におけるように受信されるが、しかし各アクセス要求には、４８０で示すようなバンクアドレスおよび２つの列アドレスが含まれる。指定された偶数または奇数バンクの交互するサブバンクに対して２つの列アドレス適用すること（すなわちサブバンクマイクロスレディング）によって、マイクロスレッド列アクセス当たり、２つの別個の１６バイト列データ値を検索することが可能であり、かくして、１６バイトの列トランザクション粒度が達成される。例えば、図１３および１４の特定の例では、第１のマイクロスレッド列アクセス要求４６７が、サブバンクＢ０−Ａの列「ａ」における読み出し、およびサブバンクＢ０−Ｂの列「ｃ」における読み出し（すなわち、Ｒｄ  Ｂ０−Ｃａ／Ｃｃ）を指定し、一方で、同じｔＣＣ間隔内に受信された第２のマイクロスレッド列アクセス４６９が、サブバンクＢ１−Ａの列「ｅ」における読み出し、およびサブバンクＢ１−Ｂの列「ｇ」における読み出し（Ｒｄ  Ｂ１−Ｃｅ／Ｃｇ）を指定する。続くｔＣＣ間隔において、２つの追加マイクロスレッド列アクセス要求４７１および４７３が受信されるが、その第１の要求は、Ｂ０−ＡおよびＢ０−Ｂサブバンクの列「ｂ」および「ｄ」における読み出し（Ｒｄ  Ｂ０−Ｃｂ／Ｃｄ）を指定し、第２の要求は、Ｂ１−ＡおよびＢ１−Ｂサブバンクの列「ｆ」および「ｈ」における読み出し（Ｒｄ  Ｂ１−Ｃｆ／Ｃｈ）を指定する。２７５で示すように、ｔＣＣエンベロープは、連続的ｔＣＣｐ間隔間で時間的に細分され、かつＤＱＡおよびＤＱＢデータ経路リンク間で空間的に細分されて、マイクロスレッド列アクセス要求の各ペアで受信される４つの列アドレスに対応する４つの列データ転送を収容する。したがって、サブバンクマイクロスレディングを通して、列トランザクション粒度が、転送データ総量の低減なしに、１６バイトに縮小される（すなわち、メモリ装置のピーク帯域幅は維持される）。行トランザクション粒度は、４つの１���バイト列データ転送がアクティブされた行ごとに実行されるので、６４バイトのままである。
【００４９】
図１５は、図１３および１４に関連して説明したマイクロスレッドメモリトランザクションを可能にするための、図２の（すなわち要求インタフェース１０１を実現する）メモリ装置１００内で利用可能な要求インタフェース５００の実施形態を示す。図５の実施形態におけるように、要求インタフェース５００には、着信要求ストリーム（すなわち、パッド３０３を介して受信され、かつ、必要ならば、オプションのデータデシリアライザ３０４によって非直列化される）を処理する要求デコーダ５０１と、偶数バンク行制御レジスタ３０５Ａ、３０５Ｂと、奇数バンク行制御レジスタ３０７Ａ、３０７Ｂと、偶数バンク列制御レジスタ３０９Ａ、３０９Ｂと、奇数バンク列制御レジスタ３１１Ａ、３１１Ｂと、が含まれる。要求インタフェース５００にはまた、要求デコーダ５０１と偶数および奇数バンク行制御レジスタ３０５、３０７との間に結合された行バス３１５と、要求デコーダ５０１と偶数バンク列制御レジスタ３０９との間に結合された第１の列バス５０３Ａと、要求デコーダ５０１と奇数バンク列制御レジスタ３１１との間に結合された第２の列バス５０３Ｂと、が含まれる。
【００５０】
要求デコーダ５０１は、行アクティブ要求をデコードすると、行アドレスおよびバンクアドレスを行バス３１５に出力し、また図５に関連して述べたように、偶数行ストローブ信号３２１Ａまたは奇数行ストローブ信号３２１Ｂ（すなわち、要求が奇数バンクかまたは偶数バンクへ向けられているかどうかに依存して）をアサートして、バンクおよび行アドレス値を、偶数バンク行制御レジスタ３０５または奇数バンク行制御レジスタ３０７にロードする。バンクアドレスおよび２つの列アドレスを有するマイクロスレッド列アクセス要求（すなわちサブバンクマイクロスレッド列アクセス）をデコードすると、要求デコーダ５０１は、第１および第２の列アドレスを、第１および第２の列バス５０３Ａおよび５０３Ｂにそれぞれ出力し、次に、偶数列ストローブ信号３２３Ａまたは奇数列ストローブ信号３２３Ｂ（すなわち、要求が奇数バンクかまたは偶数バンクへ向けられているかどうかに依存して）をアサートして、グループＡサブバンク（すなわち、図１３を参照すると、象限Ｑ０およびＱ１のサブバンク）のための偶数バンクまたは奇数バンク列制御レジスタ（３０５Ａまたは３０７Ａ）に第１の列アドレスをロードし、かつグループＢサブバンク（すなわち、象限Ｑ２およびＱ３のサブバンク）のための対応する偶数バンクまたは奇数バンク列制御レジスタ（３０５Ｂまたは３０７Ｂ）に第２の列アドレスをロードする。一実施形態において、サブバンクマイクロスレッド列アクセス要求で受信されたバンクアドレス値は、第１および第２の列バス５０３Ａおよび５０３Ｂの両方に出力され、また偶数列ロードまたは奇数列ストローブ信号３２３Ａ、３２３Ｂのアサートに応じて、第１および第２の列アドレスと共に、偶数バンクまたは奇数バンク列制御レジスタ３０９または３１１にロードされる。代替実施形態では、別個のバンクアドレスバスを設けて、共通して偶数および奇数バンク列制御レジスタ３０９および３１１（ならびに要求デコーダ５０１）に結合し、それらに提供されたバンクアドレスを、これらのレジスタ内のバンクアドレスフィールドに（または別個のバンクアドレスレジスタに）ロードできるようにしてもよい。また、別の実施形態では、全ての列制御レジスタ３０９、３１１に単一列バスが結合されて時間多重化され、第１の列アドレスを列制御レジスタ３０９Ａおよび３１１Ａの１つに、かつ第２の列アドレスを列制御レジスタ３０９Ｂおよび３０９Ｂの１つに、それぞれのアドレス転送動作においてロードする。かかる実施形態において、別個のストローブ信号を、４つの列制御レジスタ３０９Ａ、３０９Ｂ、３１１Ａ、３１１Ｂのそれぞれに供給して、一度に１つの列制御レジスタにロードできるようにしてもよい。また、かかる全ての実施形態において、２つの列アドレスは、着信マイクロスレッド列アクセス要求によって独立して指定してもよく、または互いに関連して指定してもよい。例えば、２つのアドレスのうちの１つは、もう一方からの算術的または論理的オフセットとして指定してもよい。オフセット値は、列アクセス要求で指定してもよく、または列アクセス要求には、例えば、オフセット値のルックアップテーブルに索引を付けることによってオフセット値を間接的に決定するために用いられる値を含んでもよい。
【００５１】
図１５の実施形態において、要求デコーダ５０１は、図９に示す時間にレジスタストローブ信号３２１Ａ、３２１Ｂ、３２３Ａおよび３２３Ｂをアサートし、それによって、各サブバンクマイクロスレッド列アクセス要求で受信された２つの列アドレスを、各ｔＣＣｐ間隔内に同時に（すなわち、同時にかまたは時間において少なくとも部分的に重なり合って）適用できるようにして、同じバンクの異なる列からそれぞれのデータセットを検索してもよい。共有された時間多重化列バスを有する実施形態において、４つの列ストローブ信号（例えば、ＥＣＳ１、ＥＣＳ２、ＯＣＳ１、ＯＣＳ２）を連続的にアサートし、ｔＣＣｐ間隔ごとに２つの列制御レジスタロード動作を可能にしてもよい。例えば、信号ＥＣＳ１およびＥＣＳ２を、第１のｔＣＣｐ間隔中に相次いでアサートし、ＯＣＳ１およびＯＣＳ２を、第２のｔＣＣｐ間隔中に相次いでアサートしてもよい。
【００５２】
図１６および１７は、例示的なマイクロスレッドメモリ動作を示すが、この場合には、別個の行および列アドレスを用いて、単一ｔＣＣ間隔内にメモリ装置５３０の４象限Ｑ０〜Ｑ３のそれぞれにおいてサブバンクにアクセスする。より具体的には、メモリ装置５３０の要求インタフェース５３１が、一意のバンク、行および列アドレスを、各象限のアドレスデコーダ（すなわち、列デコーダ１０３および行デコーダ１１３）へ送付するので、各象限における記憶アレイは、サブバンクからバンクへ効果的に転換され、それによって、図１６に示すようなバンクＢ０〜Ｂ１５を有する１６のバンクアーキテクチャがもたらされる。上述の他のメモリ装置実施形態におけるように、メモリ装置５３０は、代替実施形態では、より多数または少数の記憶アレイを有し、それに対応して、より多数または少数のバンクをもたらしてもよい。また、１６のバンクのいずれにも、２以上の構成サブバンクを含んでもよい。
【００５３】
図１６および１７を参照すると、行アクティブパイプライン５５１Ａは、前述の実施形態におけるよりも密にロードされて、単一ｔＲＲ間隔においてメモリ装置５３０の４象限のそれぞれの内のバンクに向けられた行アクティブ要求５５３、５５５、５５７および５５９を送付する。すなわち、ｔＲＲ間隔は４つのｔＲＲｐ間隔に細分され、それぞれにおいて行アクティブ要求が受信される。図１６および１７に示す特定の例において、行「ｗ」、「ｘ」、「ｙ」および「ｚ」が、バンクＢ０、Ｂ８、Ｂ９およびＢ１において、それぞれ次々にアクティブされる（すなわち、Ａｃｔ  Ｂ０−Ｒｗ、Ａｃｔ  Ｂ８−Ｒｘ、Ａｃｔ  Ｂ９−ＲｙおよびＡｃｔ  Ｂ１−Ｒｚ）が、行は、続くトランザクションまたは代替実施形態では、４象限のそれぞれにおいて異なる順序でアクティブしてもよい。
【００５４】
列アクセスパイプライン５５１Ｂを参照すると、第１の列アクティブ要求５５３が受信された後の所定時間に、二重アドレスマイクロスレッド列アクセス要求５６１、５６３のペアが、第１のｔＣＣ間隔５５０にわたって受信され、それによって、アクティブ要求５５３、５５５、５５７および５５９に応じて４象限で開かれたページに対して適用可能な４つのバンクアドレスおよび４つの列アドレスが送付される。図示の特定の例において、第１の二重アドレスマイクロスレッド列アクセス要求５６１には、バンクＢ０の列「ａ」における（つまりＢ０のオープンページにおける）アクセスを指定する、５７７で示すような第１のアドレスペア、すなわちＢａｎｋ  Ａｄｄｒ１およびＣｏｌ  Ａｄｄｒ１と、バンクＢ８の列「ｂ」におけるアクセスを指定する第２のアドレスペア、すなわちＢａｎｋ  Ａｄｄｒ２およびＣｏｌ  Ａｄｄｒ２と、が含まれる（つまりＲｄ  Ｂ０−Ｃａ／Ｂ８−Ｃｂ）。第２の二重アドレスマイクロスレッド列アクセス要求５６３は、バンクＢ１の列「ｃ」およびバンクＢ９の列「ｄ」におけるアクセスを指定する（Ｒｄ  Ｂ１−Ｃｃ／Ｂ９−Ｃｄ）。アクセス要求５６１および５６３のペアで提供される４つのバンクアドレスのそれぞれが、メモリ装置５３０の異なる象限におけるバンクを指定するので、列デコーダまたはデータ経路の競合は、要求をサービスする際に現れない。したがって、アクセス要求５６１および５６３のペアで４つのアドレス値を受信した後の所定時間に、列データの４つの対応するセットが、５７７で始まるｔＣＣ間隔にわたって、データ経路を介して送信される。５７５で示すように、列データの４つのセットは、６４バイトｔＣＣエンベロープ内で、リンク分散法（すなわち、ＤＱＡリンクで転送されるデータの２つのセットおよびＤＱＢリンクで転送される２つのセット）および時間差法（第１およびアクセス要求５６１および５６３に対応する列データが、第１および第２のｔＣＣｐ間隔にそれぞれ転送される）の両方で送信され、列データの各セットは、１６バイトの列トランザクション粒度を有する。
【００５５】
やはり図１６および１７を参照すると、二重アドレスマイクロスレッド列アクセス要求５６５および５６７の第２のペアが、間隔５５０にすぐ続くｔＣＣ間隔に受信される。アクセス要求５６１および５６３の第１のペアにおけるように、アクセス要求の第２のペア内で搬送される４つのバンクアドレスが、メモリ装置５３０の４象限のそれぞれにおいて、前にアクティブされたバンクの行の選択された列におけるアクセスを指定する（例えば、Ｒｄ  Ｂ０−Ｃｅ／Ｂ８−ＣｆおよびＲｄ  Ｂ１−Ｃｇ／Ｂ９−Ｃｈ）。それに対応して、マイクロスレッド列アクセス要求５６５および５６７の第２のペアにおける４つのアドレス値の受信後の所定時間に、列データの４つの対応するセットが、データ経路を介して送信される。列データの４つのセットは、６４バイトのｔＣＣエンベロープ内でリンク分散および時間差で送信され、列データの各セットは、１６バイトの列トランザクション粒度を有する。ｔＲＲエンベロープは、１２８バイト（すなわち、この例ではｔＲＲ＝２ｔＣＣのようにｔＣＣエンベロープの２倍）のままであるが、しかしｔＲＲ間隔の４方向分割のために、行トランザクション粒度は３２バイトに低減される。
【００５６】
やはり図１７を参照すると、行アクティブパイプライン５５１Ａにおける要求密度の増加によって、別の状況ではプリチャージ要求を発行するために用いられる要求間隔が削除される可能性がある。一実施形態において、別の状況ではプリチャージ要求パイプライン５５１Ｃの５８１および５８３に示す間隔中に送信されることになるプリチャージ要求が、その代りに、列アクセス要求内のサブフィールドによって取り扱われる。例えば、５７７および５７９で示すように、プリチャージビット（単数または複数）を各列アクセス要求に含めて、要求されたアクセスの終結時に自動的にプリチャージ動作を実行すべきかどうかを示してもよい。したがって、アクセス要求５６１において、プリチャージビットをリセットして（例えば、５７７で示すように「Ｐｒｅｃｈｇ＝０」）プリチャージ動作を遅らせ、１つまたは複数の続く列アクセスのために、指定されたバンク（Ｂ０とＢ８）のページを開いたままにする。アクセス要求５６７において、プリチャージビットがセットされ（例えば、５７９で示すように「Ｐｒｅｃｈｇ＝１」）、それによって、指定された列アクセスの終結時に、指定されたバンク（Ｂ１およびＢ９）においてプリチャージ動作を実行するように、メモリ装置５３０に命令する。
【００５７】
図１８は、要求インタフェース６００の実施形態を示すが、この要求インタフェース６００を用いて、図１６のメモリ装置５３０内に要求インタフェース５３１を実現し、かつ図１７に関連して説明した４方向マイクロスレッドトランザクションをサポートしてもよい。図５および１５の実施形態におけるように、要求インタフェース６００には、着信要求ストリーム（すなわち、パッド３０３を介して受信され、かつ、必要ならば、オプションのデータデシリアライザ３０４によって非直列化される）を処理する要求デコーダ６０１と、偶数バンク行制御レジスタ３０５Ａ、３０５Ｂと、奇数バンク行制御レジスタ３０７Ａ、３０７Ｂと、偶数バンク列制御レジスタ３０９Ａ、３０９Ｂと、奇数バンク列制御レジスタ３１１Ａ、３１１Ｂと、が含まれる。要求インタフェース６００にはまた、要求デコーダ６０１と偶数バンクおよび奇数バンク行制御レジスタ３０５、３０７との間に結合された行バス３１５と、図１５の実施形態におけるように、偶数バンク列制御レジスタ１０９および奇数バンク列制御レジスタ１１にそれぞれ結合された第１および第２の列バス５０３Ａおよび５０３Ｂと、が含まれる。
【００５８】
要求デコーダ６０１は、行アクティブ要求をデコードすると、行アドレスおよびバンクアドレスを行バス３１５に出力し、次に、バンクアドレスにおける最下位２ビット（または他のビット）（本明細書において象限アドレスと呼ばれるアドレスフィールド）に指定された象限に従って、４つの行レジスタストローブ信号６０５Ａ、６０５Ｂ、６０７Ａまたは６０７Ｂ（ＥＲＳＡ、ＥＲＳＢ、ＯＲＳＡ、ＯＲＳＢ）のうちの１つをアサートする。例えば、着信アクティブ要求ストリームが、図１６のメモリ装置５３０の象限Ｑ０、Ｑ２、Ｑ１およびＱ４へラウンドロビン方式で向けられていると仮定すると、行レジスタストローブ信号６０５Ａ、６０５Ｂ、６０７Ａおよび６０７Ｂは、それぞれのｔＲＲｐ間隔に次々にアサートされる。他の象限アドレスシーケンスは、代替実施形態で用いられてもよく、結果として、行レジスタストローブ信号アサートの異なるシーケンスをもたらす。
【００５９】
二重アドレスマイクロスレッド列アクセス（例えば、図１７の要求５６１）をデコードすると、要求デコーダ６０１は、第１のバンクアドレスおよびそこにおける列アドレス値を第１の列バス５０３Ａに出力し、第２のバンクアドレスおよびそこにおける列アドレス値（ＢＡ２、ＣＡ２）を第２の列バス５０３Ｂに出力し、次に、アドレスされたバンクのペアが奇数かまたは偶数かどうかに従って、偶数列ストローブ信号３２３Ａ（ＥＣＳ）または奇数列ストローブ信号３２３Ｂ（ＯＣＳ）をアサートする。代替実施形態では、所与のマルチスレッド列アクセス要求でアドレスされるバンクのペアに対する制限を回避するために（例えば、偶数バンクに向けられた列アクセスを、奇数バンクに向けられた列アクセスとペアにできるようにする）、別個の列ストローブ信号および列アドレスバスを、列制御レジスタ３０９Ａ、３０９Ｂ、３１１Ａおよび３１１Ｂのそれぞれに提供してもよく、列ストローブ信号の任意のペアがアサートされて、対応する列制御レジスタを同時にロードできるようにする。また、図１５に関連して上述したように、単一の時間多重列バスを全ての列制御レジスタ３０９、３１１に結合して、選択された列制御レジスタの連続的ローディングを任意の順序で可能にしてもよい。
【００６０】
図１９は、図１８の要求デコーダ６０１による制御信号アサートの例示的なタイミングを示す。図示の特定の例において、行アクティブ要求５５３、５５５、５５７および５５９は、それぞれのｔＲＲｐ間隔に受信され、各要求は、図１６および１７のシーケンスに関連して説明した例示的な順序（他の行アクティブ順序を用いてもよい）で、異なる象限に向けられる。したがって、要求デコーダ６０１は、図示のように、４つの行レジスタストローブ信号ＥＲＳＡ、ＥＲＳＢ、ＯＲＳＡ、ＯＲＳＢを、それぞれのｔＲＲｐ間隔にアサートして、４つのアクティブ要求で受信されたバンクおよび行アドレス値をアドレス指定された行レジスタ３０５、３０７に転送する。行アクティブ要求の同じパターンが、続くｔＲＲ間隔に受信される（すなわち、同じ象限順序だが、しかし任意の象限内バンクアドレスおよび行アドレス）と仮定すると、４つの行レジスタストローブ信号ＥＲＳＡ、ＥＲＳＢ、ＯＲＳＡ、ＯＲＳＢは、ラウンドロビン方式でｔＲＲ間隔当たり一度アサートされ得る。
【００６１】
やはり図１９を参照すると、列ストローブ信号ＥＣＳおよびＯＣＳは、図９の実施形態におけるように、部分ｔＣＣ間隔（すなわちｔＣＣｐ）にアサートされる。上述のように、要求デコーダが、任意の列制御レジスタローディングシーケンスをサポートする場合には、４つの別個の列ストローブ信号を、要求デコーダによって生成し、かつ任意の順序でそれぞれのｔＣＣｐ間隔にアサートしてもよい。着信列アクセス要求が、各ｔＲＲサイクル（またはｔＲＲサイクルの任意のグループ）において同じ象限アクセス順序を指定する場合には、列ストローブ信号のそれぞれは、ｔＲＲ間隔ごとに一度、ラウンドロビン方式でアサートするか、または図１８および１９に示すような共有列ストローブ信号（ＥＣＳおよびＯＣＳ）の場合には、ｔＣＣ間隔ごとに一度アサートしてもよい。
【００６２】
図２０Ａおよび２０Ｂは、行動作（例えば、行アクティブ動作およびプリチャージ動作）を開始するために、上記のメモリ装置１００および５３０に発行できる例示的な行要求を示す。より具体的には、図２０Ａは、メモリ装置１００、５３０が単一スレッドモードで動作する場合に発行される例示的なＳＴモード（単一スレッドモード）行要求を示し、図２０Ｂは、メモリ装置がマイクロスレッドモードで動作する場合に発行される例示的なＭＴモード（マイクロスレッドモード）行要求を示す。図示の特定の実施形態において、各行要求は、１２ビット要求経路（ＲＱ０〜ＲＱ１１）を通じて２つの連続的転送（例えば、クロック信号または他のタイミング信号の奇数および偶数位相中に）で発行され、したがって、２４ビットを含む。図示のように、ＳＴモード要求には、ビット「ＯＰ」によって形成された３ビットのオペコード、３ビットのバンクアドレスＢＡ０〜ＢＡ２、および１１ビットの行アドレスＲ０〜Ｒ１０が含まれる。オペコードは、実行すべき行動作のタイプ（例えば、行アクティブまたはプリチャージ）を示し、バンクアドレスは、行動作が、８つのバンクのどれに向けられるかを示し、行アドレスは、少なくとも行アクティブ動作の場合には、動作が実行されるべき、選択されたバンクの行を示す。ＳＴモード行要求の残りの７ビットは、取って置く（すなわち、指示「ｒｓｒｖ」によって示されるように）か、またはメモリ装置内で他の機能を制御するための情報を搬送するために用いてもよい。図２０ＢのＭＴモード行要求は、ＳＴモード行要求とほぼ同じであるが、ただし、ＳＴモード要求で取って置かれたビットの１つ（例えば、要求リンクＲＱ３で転送される偶数位相ビット）が、追加バンクアドレスビットＢＡ３を搬送するために任意で用いられ、それによって、図１６の１６バンクメモリ装置５３０内の１６のバンクの１つの選択を可能にすることを除いて、ほぼ同じである。代替実施形態では、図２０Ａおよび２０Ｂの行要求は、異なるフォーマット、異なるビット数を有してもよく、またより広いかまたは狭い要求経路を通じて、より多数または少数の転送で送信してもよい。
【００６３】
図２１Ａおよび２１Ｂは、列アクセス動作（例えば読み出し動作および書き込み動作）を開始するために、上記のメモリ装置１００および５３０へ発行できる例示的な列要求を示す。より具体的には、図２１Ａは、メモリ装置１００、５３０が単一スレッドモードで動作する場合に発行される例示的なＳＴモード（単一スレッドモード）列要求を示し、図２１Ｂは、メモリ装置がマイクロスレッドモードで動作する場合に発行される例示的なＭＴモード（マイクロスレッドモード）列要求を示す。図示の実施形態において、ＳＴモードおよびＭＴモード列要求は、対応するＳＴモードおよびＭＴモード行要求と同じサイズ（すなわち、１２ビット要求経路ＲＱ０〜ＲＱ１１を通じた奇数および偶数位相転送によって形成される２４ビット要求）であるが、しかし代替実施形態では、行要求より大きいかまたは小さくてもよい。ＳＴモード列要求には、実行すべき列アクセスのタイプ（例えば、読み出し、書き込み、マスク書き込み等）を指定する５ビットのオペコード、アクセスされる８つのオープンページの１つ（すなわち８つのバンクの１つのためのオープンページ）を指定する３ビットのバンクアドレスＢＣ０〜ＢＣ２、および指定された列アクセス動作を実行すべきオープンページ内の６４の列位置（また列オフセットとも呼ばれる）の１つを指定する６ビットの列アドレスＣ４〜Ｃ９が含まれる。ＳＴモード列アクセス要求の１０ビットは、取って置かれるかまたは他の機能に割り当てられる。
【００６４】
ＭＴモード列要求は、ＳＴモード列アクセス要求では取って置かれたビットが、第２のバンクアドレスＢＣｙ０〜ＢＣｙ２および第２の列アドレスＣｙ４〜Ｃｙ９を搬送するために用いられることを除いて、ＳＴモード列アクセス要求と同様であり、また第１のバンクアドレスおよび第１の列アドレスは、ＳＴモード列要求のバンクアドレスおよび列アドレスと同じビットで搬送されるが、しかしＢＣ×０〜ＢＣ×２およびＣ×４〜Ｃ×９と呼ばれる。この構成によって、各列要求は、図１６〜１９に関連して説明した１６バンクのメモリ装置で用いられる２つの別個のバンクおよび列アドレスを搬送することができる。代替実施形態では、第２のバンクアドレスではなく第２の列アドレスを、ＭＴモード列要求で提供してもよく（例えば、図１３〜１５に関連して説明した実施形態におけるように）、また他の代替実施形態では、単一列アドレスおよび単一のバンクアドレスが、列アクセス要求ごとに提供される（例えば、図７〜９に関連して説明した実施形態におけるように）。また、図１７に関連して説明した実施形態において、行アクティブパイプラインにおける行アクティブコマンドのより高い密度は、別の状況ではプリチャージコマンドを転送するために用いられ得る要求経路帯域幅を消費する。したがって、図２１Ａの例示的なＭＴモード列要求では、１ビット（すなわち、ＲＱ１１リンクを通じて転送される奇数位相ビット）を用いて、指示された列アクセス動作の終結時に自動プリチャージ動作（ＡＰ）を実行すべきかどうかを示す。代替実施形態では、ＳＴモードおよび／またはＭＴモード列要求は、異なるフォーマット、異なるビット数を有してもよく、またより広いかまたは狭い要求経路を通じて、より多数または少数の転送で送信してもよい。
【００６５】
図２２および２３は、メモリ装置７００における例示的なマイクロスレッドメモリ動作を示すが、このメモリ装置７００は、従来の要求およびデータ経路とインタフェースする要求インタフェース７０１およびデータ経路インタフェース７０５Ａ、７０５Ｂを有する。図２３を参照すると、要求インタフェースは、１９ビットの要求経路７３０を介して行および列要求（それらのアドレス構成要素を含む）を受信するが、この要求経路７３０は、リセット線（ＲＥＳＥＴ）、チップ選択線（ＣＳ）、行アドレスストローブ線（ＲＡＳ）、列アドレスストローブ線（ＣＡＳ）、書き込みイネーブル線（ＷＥ）、３つのバンクアドレス線（ＢＡ［２：０］）、および１１のアドレス線（Ａ［１０：０］）によって形成されている。データ経路インタフェースは、外部データ経路７３２に結合されるが、この外部データ経路７３２は、３２のデータ線（ＤＱ）、４つのデータマスク線（ＤＭ）、４つの読み出しデータストローブ線（ＲＤＱＳ）および４つの書き込みデータストローブ線（ＷＤＱＳ）によって形成されている。データマスク線を用いて、マスク書き込み動作中にそれぞれのマスクビットを搬送するが、各マスクビットは、ＤＱ線で搬送された対応するバイトを書き込むべきかどうかを示す。読み出しデータストローブ線は、メモリ装置から出力された読み出しデータストローブ信号を搬送して、メモリコントローラまたは他の制御装置において対応する読み出しデータを受信するタイミングを取る。書き込みデータストローブ線は、メモリコントローラ（または他の制御装置）から出力された書き込みデータストローブ信号を搬送し、メモリ装置７００内で書き込みデータを受信するタイミングを取る。要求経路７３０および／またはデータ経路７３２における信号線のそれぞれは、シングルエンドまたは差動であってもよい。また、代替実施形態では、異なる数およびタイプの信号を、要求経路７３０および／またはデータ経路７３２を介して伝達してもよい。
【００６６】
図２２の実施形態において、メモリ装置７００は、図１のメモリ装置１００とほぼ同じアーキテクチャを有する。すなわち、メモリ装置７００は、４象限Ｑ０〜Ｑ３、８つのバンクＢ０〜Ｂ７（それぞれは、ＡおよびＢサブバンクのペアによって形成される）と共に、図１の列デコーダ１０３０〜１０３３および行デコーダ１１３０〜１１３３に対応する列デコーダ７０３０〜７０３３および行デコーダ７１３０〜７１３３を有するが、バンクは、異なる幅および／または深さ寸法を有してもよく、また列および行デコーダは、異なる寸法のバンクを収容するのに対応して修正してもよい。また、信号経路７０９０〜７０９３、７１１０〜７１１３、７１５０〜７１５３、７１７０〜７１７３および７１９０〜７１９３は、図１の信号経路１０９０〜１０９３、１１１０〜１１１３、１１５０〜１１５３、１１７０〜１１７３および１１９０〜１１９３に対応するが、かかる信号経路は、異なるバンク寸法を収容するために、必要に応じて、異なる数の信号線を含んでもよい。さらに、メモリ装置１００と同様に、メモリ装置７００は、説明のために、ＤＲＡＭ装置であると仮定されるが、しかし異なる記憶アレイに向けられた順次アクセスにタイミング制約を課する方法でアドレス指定および／またはデータ経路資源を共有する多数の記憶アレイを有する任意のタイプのメモリ装置であってもよい。また、メモリ装置７００は、代替実施形態では、異なる数のバンク、バンク当たり異なる数のサブバンク、および／またはデコーダ共有グループ当たり異なる数のサブバンクを有してもよい。
【００６７】
図２３を見てみると、行アクティブパイプライン７３１Ａ、列アクセスパイプライン７３１Ｂおよびプリチャージパイプライン７３１Ｃが、要求経路７３０を介して要求インタフェース７０１で受信された行アクティブ要求、列アクセス要求およびプリチャージ要求の例示的なシーケンスを示す。最初に行アクティブパイプライン７３１Ａを参照すると、メモリ装置７００の偶数および奇数バンクに交互に向けられた行アクティブ要求のペアが、行アクティブ要求７３３および７３５で始まって、各ｔＲＲ間隔に受信される。要求インタフェース７０１は、メモリ装置７００の対応するバンクにおいて行アクティブ動作を開始することによって、行アクティブ要求の各ペアに応答する。
【００６８】
行アクティブ要求７３３および７３５の受信後の所定時間に、４つのマルチアドレスマイクロスレッド列アクセス要求７３７、７３９、７４１および７４３のシーケンスが受信されるが、列アクセス要求の各ペアは、それぞれのｔＣＣ間隔に受信され、また所与のｔＣＣ間隔内に受信された各個別列アクセス要求は、行アクティブ要求７３３および７５５のそれぞれの１つで指定されたバンクのためのオープンページに向けられる。例えば、図２２および２３を参照すると、列アクセス要求７３７は、バンクＢ０のオープンページ（行アクティブ要求７３３に応じて開かれた）に向けられ、列アドレス「ａ」また「ｃ」においてオープンページのアクセスを指定する。列アクセス要求７３７と同じｔＣＣ間隔に受信された列アクセス要求７３９は、バンクＢ１のオープンページ（行アクティブ要求７３５に応じて開かれた）に向けられ、列アドレス「ｅ」および「ｇ」においてオープンページのアクセスを指定する。列アクセス要求７４１および７４３は、第２のｔＣＣ間隔に受信されるが、列アクセス要求７４１は、バンクＢ０のオープンページの列「ｂ」および「ｄ」に向けられ、列アクセス要求７４３は、バンクＢ１のオープンページの列「ｆ」および「ｈ」に向けられる。オープンページは、プリチャージ要求７４５および７４７で要求されるプリチャージ動作で閉じられる。図示の特定の実施形態において、各要求間隔は１ナノ秒（すなわち、要求は、１Ｇｂ／ｓで経路７３０の個別信号線を通じて転送される）であり、その結果、８ナノ秒のｔＲＲ制約およびまた４ナノ秒のｔＣＣ制約が仮定される。また、ｔＲＣ制約は４０ナノ秒と仮定されるので、要求７３３および７３５で指定された行に向けられたアクティブ要求は、４０ナノ秒の間隔が経過するまでは再び発行されない。他の要求転送速度を用いてもよく、また代替実施形態では、異なるｔＲＲ、ｔＣＣおよび／またはｔＲＣ制約を適用してもよい。
【００６９】
要求デコーダは、しかるべき列デコーダへ信号を発行することによって、着信列アクセス要求７３７、７３９、７４１および７４３に応答して、アクセス動作（例えば、読み出しまたは書き込み動作）を実行し、各列アクセスに対応するデータが、それぞれの部分ｔＣＣ間隔（ｔＣＣｐ）にわたって、ＤＱリンクＤＱ［３１：０］を介して転送される。より具体的には、詳細図７３８に示すように、各ｔＣＣエンベロープは、空間的および時間的に細分されて、列アクセス要求７３７の列「ａ」に対応するデータ（すなわち、データが、列「ａ」に書き込まれるかまたは列「ａ」から読み出される）が、７３６で始まるｔＣＣｐ間隔にわたって、ＤＱリンクの第１の部分ＤＱ［３１：１６］を介して転送され、また列アクセス要求７３７の列「ｃ」に対応するデータが、ＤＱリンクの第２の部分ＤＱ［１５：０］を介して転送されるようにする。同様に、次のｔＣＣｐ間隔中に、列アクセス要求７３９の列「ｅ」および「ｇ」に対応するデータが、ＤＱリンクＤＱ［３１：１６］およびＤＱ［１５：０］を介してそれぞれ転送される。したがって、７３６で始まるｔＣＣの間隔にわたって、４つの異なるマイクロスレッド列アクセストランザクションに対応するデータ転送が実行される。図示の例示的な実施形態において、データは、２Ｇｂ／ｓでＤＱリンクのそれぞれを通じて転送され、その結果、リンク当たり４ビットが、各２ナノ秒のｔＣＣｐ間隔にわたって転送される。結果として、８バイトの列トランザクション粒度が、別の状況では３２バイトのｔＣＣエンベロープを有する装置において達成される。Ｃｅ／Ｃｇデータ転送に続くｔＣＣ間隔中に、４つの追加データ転送が、要求７４１および７４３で指定されたマイクロスレッド列アクセス要求に応じて、実行される。すなわち、第１のｔＣＣｐ間隔中に、列アクセス要求７４１の列「ｂ」および「ｄ」に対応するデータが、ＤＱリンクＤＱ［３１：１６］およびＤＱ［１５：０］を介してそれぞれ転送され、次のｔＣＣｐ間隔中に、列アクセス要求７４３の列「ｆ」および「ｈ」に対応するデータが、ＤＱリンクＤＱ［３１：１６］およびＤＱ［１５：０］を介してそれぞれ転送される。したがって、７３６で始まるｔＲＲ間隔にわたって転送されるデータの総量は６４バイトであり、全ｔＲＲエンベロープの一半は、行アクティブ要求７３３および７３５に応じてアクティブされる行のそれぞれのためのデータ転送に割り当てられる。すなわち、６４バイトのｔＲＲエンベロープは、要求７３３および７３５に応じてアクティブされた行の間で時間的に細分され、３２バイトの行処理粒度を達成する。
【００７０】
図２３のメモリ装置内の列アドレスを指定するために必要なビット数次第で、１９ビット要求サイズ（すなわち、要求経路７３０の幅によって確立された）は、２つの完全な列アドレスを搬送するのに不十分な可能性がある。一実施形態において、この状況は、メモリ装置７００内にオフセット値のセットを格納すること、および予め格納されたオフセット値の１つを選択するために、着信マルチアドレス列アクセス要求内にオフセット選択値を含むことによって、克服される。次に、選択されたオフセット値は、第２の列アドレスとして直接用いてもよいし、または完全に指定された列アドレスと組み合わせて、相対的な列アドレスを形成してもよい。例えば、７４０に示す例示的なフォーマットにおいて、列アクセス要求７３７には、列アクセスのタイプ（例えば、読み出し、書き込み、マスク書き込み等）を指定する動作指示子「Ｃｏｌ  Ｃｍｄ」と、列アクセスが向けられるバンクを指定するバンクアドレス「Ｂａｎｋ  Ａｄｄｒ」と、第１の列アドレス（例えば、要求７３７における列「ａ」）を指定する完全に指定された列アドレス「Ｃｏｌ  Ａｄｄｒ１」と、完全に指定された列アドレスと合計されて（さもなければ算術的または論理的に組み合わされて）第２の列アドレスを生成する予め格納されたオフセット値を指定するオフセット選択値「ＯＳＥＬ」と、が含まれる。すなわち、７４２で示すように、オフセット選択値をマルチプレクサ７４４の制御入力部に適用して、加算器７４６において列アドレスＣａと合計されるｎオフセット値Ｃｏｆｆ０〜Ｃｏｆｆ（ｎ−１）の１つを選択し、それによって、第２の列アドレスＣｃを生成してもよい。
【００７１】
図２４は、列アクセス要求の一部として、要求経路７３０の線ＢＡ［２：０］およびＡ［１０：０］を介して提供されるアドレス情報のより詳細な例を示す。ＢＡ［２：０］線は、８つのバンクの１つを指定する３ビットのバンクアドレスを搬送し、一方で、アドレス線Ａ９およびＡ７〜Ａ２は、完全に指定された７ビットの列アドレス「Ｃｏｌ  Ａｄｄｒ１」を搬送する。アドレス線Ａ１およびＡ０は、完全に指定された列アドレスに加えられる４つの列アドレスＣｏｆｆ０〜Ｃｏｆｆ３の１つを選択するために適用される２ビットのオフセット選択値を搬送する。結果として得られる相対的な列アドレスが、列アクセス要求で指定される第２の列アドレス「Ｃｏｌ  Ａｄｄｒ２」を構成する。アドレス線Ａ８で搬送される信号は、通常のプリチャージかまたは自動プリチャージを実行すべきかどうか（例えば、自動プリチャージは、指定された列アクセス動作の終結時に行なわれる）を示し、またアドレス線Ａ１０で搬送される信号は、取って置かれる。代替実施形態では、要求経路のバンクアドレス線およびアドレス線または他の線において異なる信号符号化を用いてもよい。また、より多数または少数の列オフセットを格納して、列オフセット値のより広範な選択を可能にしてもよい。例えば、ビットＡ１０を用いてオフセット選択値の最上位ビットを搬送し、それによって、８つの列オフセット値の１つの選択を可能にしてもよい。
【００７２】
図２５は、図２２のメモリ装置７００へ発行されるロードモードレジスタコマンドと共に提供可能な例示的な構成情報を示す。ロードモードレジスタコマンドは、要求間隔中に、例えば、要求経路のＣＳ、ＲＡＳ、ＣＡＳおよびＷＥ線を駆動することによって指定してもよい。図示のように、線ＢＡ［２：０］で搬送される信号は、実行される動作の性質を示すが、「０００」および「００１」符号は、ビットＡ［１０：０］（すなわち、線Ａ［１０：０］で搬送される信号）が、（例えば、装置出力待ち時間、バースト長および／または他の装置動作特性をプログラムするために）装置モードレジスタまたは拡張モードレジスタにそれぞれロードされるべきことを示し、符号「０１０〜１１０」は、取って置かれるかまたは他の機能のために用いられ、符号「１１１」は、ビットＡ［１０：０］が、マイクロスレッドモードレジスタ（すなわちｕＭｏｄｅレジスタ）にロードされるべきことを示す。マイクロスレッドモードレジスタへのロードにおいて、ビットＡ９およびＡ７〜Ａ２は、マイクロスレッドモードレジスタの４つの列オフセットフィールドの１つにロードされる列オフセット値を形成し、ビットＡ１およびＡ０は、４つの列オフセットフィールドＣｏｆｆ０〜Ｃｏｆｆ３のどれがロードされるべきかを示す。ビットＡ８およびＡ１０は、次のモードのいずれかを指定するために、４つの値（００、０１、１０、１１）の１つに符号化される。すなわち、それらのモードは、メモリ装置内の単一スレッドモード（ＳＴ）と、各マイクロスレッド列アクセス要求において単一列アドレスが提供されて、ｔＣＣエンベロープの２方向分割を可能にし、かつ各ｔＲＲ間隔のマイクロスレッド列アクセスが、２つの異なるバンクに向けられた（例えば、図７〜９に関連して説明したようなマイクロスレディングを可能にするために）２×２マイクロスレッドモード（ＭＴ２×２）と、各マイクロスレッド列アクセス要求において２つの列アドレスが提供されて、ｔＣＣエンベロープの４方向分割を可能にし、かつ各ｔＲＲ間隔のマイクロスレッド列アクセスが、２つの異なるバンク（例えば、図２３に関連して説明したような）に向けられた４×２マイクロスレッドモード（ＭＴ４×２）と、４つの行アクティブ要求が、ｔＲＲ間隔ごとに受信されて、４つの二重アドレス列アクセス要求のそれぞれを異なるバンクへ向けることができるようにし、それによって、各ｔＣＣ間隔の４方向分割を達成し、かつ各ｔＲＲ間隔に４つの異なるバンクにアクセスできるようにする（例えば、図１７に関連して説明したように）４×４マイクロスレッドモード（ＭＴ４×４）とである。
【００７３】
図２６および２７は、メモリ装置７５０における４×４マイクロスレッドメモリ動作を示すが、このメモリ装置７５０は、図２２および２３に関連して説明した、従来のデータ経路とインタフェースするデータ経路インタフェース７０５Ａおよび７０５Ｂを有し、かつ第４のバンクアドレスビットを受信するために追加バンクアドレス入力が行なわれることを除いて要求インタフェース７０１とほぼ同様の要求インタフェース７５１を有する。この構成によって、メモリ装置の４象限（Ｑ０〜Ｑ３）のそれぞれにおけるバンクを指定する行アクティブ要求のシーケンスが、単一ｔＲＲ間隔内に受信され、それによって、４つの二重アドレス列アクセス要求のそれぞれを、４象限のそれぞれの１つに向けることができるようにしてもよい。一意のバンク、行および列アドレスを、各象限のためのアドレスデコーダ（すなわち、列デコーダ７０３および行デコーダ７１３）に送付可能なので、各象限における記憶アレイは、サブバンクからバンクに効果的に転換され、それによって、図２６に示すようなバンクＢ０〜Ｂ１５を有する１６のバンクアーキテクチャがもたらされる。上述の他のメモリ装置実施形態におけるように、メモリ装置７５０は、より多数または少数の記憶アレイを、それに対応してより多数または少数のバンクをもたらす代替実施形態では、有してもよい。また、１６のバンクのいずれにも、任意の数の構成サブバンクを含んでもよい。
【００７４】
図２７を参照すると、行アクティブパイプライン７５５Ａは、図２３に関連して説明した実施形態におけるよりも密にロードされて、メモリ装置７５０の４象限のそれぞれに関係するバンクに向けられた行アクティブ要求７６３、７６５、７６７および７６９を、単一ｔＲＲ間隔に送付する。すなわち、ｔＲＲ間隔は、４つのｔＲＲｐ間隔に細分され、そのそれぞれにおいて、行アクティブ要求が受信される。図２６および２７に示す特定の例において、行「ｗ」、「ｙ」、「ｘ」および「ｚ」は、バンクＢ０、Ｂ１、Ｂ８およびＢ９において次々にアクティブされるが、行は、続くトランザクションまたは代替実施形態では、４象限それぞれにおいて異なる順序でアクティブしてもよい。
【００７５】
列アクセスパイプライン７５５Ｂを参照すると、第１の行アクティブ要求７６３が受信された後の所定時間に、二重アドレスマイクロスレッド列アクセス要求７７１、７７３のペアが、第１のｔＣＣ間隔に相次いで受信される。第１の列アクセス要求７７１は、第１の行アクティブ要求７６３と同じバンク（Ｂ０）へ向けられ、連続的ｔＣＣ間隔に相次いでアクセスされる列位置「ａ」および「ｅ」のペア（例えば、図２３〜２５に関連して述べたように、完全に指定された列アドレスおよびオフセット選択値）を指定する。第２の列アクセス要求７７３は、同様に、第２の行アクティブ要求７６５と同じバンク（Ｂ１）へ向けられ、連続的ｔＣＣ間隔に相次いでアクセスされる列位置「ｃ」および「ｇ」のペアを指定する。列アクセス要求７７１の第１の列アドレス「ａ」に対応する列データが、所定時間後に、７７０で始まるｔＣＣｐ間隔にわたって、バンクＢ０〜Ｂ７のためのデータ経路インタフェース７０５Ａに結合されたＤＱリンクのサブセットＤＱ［３１：１６］を介して、転送される。列アクセス要求７７３の第１の列アドレス「ｅ」に対応する列データが、同じＤＱリンクサブセットＤＱ［３１：１６］を介して、７７２で始まるｔＣＣｐ間隔にわたって（すなわち、７７０で始まるｔＣＣ間隔の後半にわたって）、転送される。続くｔＣＣ間隔中に、オープンページからの転送が、それぞれのｔＣＣｐ間隔に繰り返されて、Ｂ０の列「ｅ」データおよびＢ１の列「ｇ」データを転送する。したがって、下位バンクＢ０〜Ｂ７に向けられた２つの列アクセス要求のためのデータは、それぞれのｔＣＣｐ間隔に、ＤＱリンクのサブセットを通じて、交互（すなわち、Ｂ０−Ｃａ、Ｂ１−Ｃｃ、Ｂ０−Ｃｅ、Ｂ１−Ｃｇ）に転送される。上位バンクＢ８〜Ｂ１５に向けられた２つの列アクセス要求７７５、７７７のためのデータは、同様に、それぞれのｔＣＣｐ間隔に、ＤＱリンクサブセットＤＱ［１５：０］を通じて、交互（すなわち、Ｂ８−Ｃｂ、Ｂ９−Ｃｄ、Ｂ８−Ｃｆ、Ｂ９−Ｃｈ）に転送される。全体として、列アクセス要求７７５および７７７に応じた全データ転送シーケンスは、７７２で始まるｔＲＲ間隔にわたって生じる。図２７の実施形態において、列アクセス要求７７７および７７５に応じて転送されるデータは、列アクセス要求７７１、７７３に応じて転送されるデータに対してｔＣＣ間隔だけ遅延されるが、それは、要求７７１および７７３後の一ｔＣＣ間隔に、列アクセス要求７７７および７７５が受信されるからである。代替実施形態では、前に受信された列アクセス要求ペアに応じて転送されるデータは、バッファされ、その後、後で受信された列アクセス要求ペアに応じて転送されるデータと同じｔＲＲ間隔に出力してもよい。いずれの場合にも、各３２バイトのｔＣＣエンベロープが、空間的および時間的に半分にされて、４つのマイクロスレッド列アクセストランザクションを収容するので、８バイトの列トランザクション粒度が達成される。また、各６４バイトのｔＲＲエンベロープが、４つの異なるバンクへのまたはそこからのデータ転送を可能にするように細分されるので、１６バイトの行トランザクション粒度が達成される。
【００７６】
やはり図２６および２７を参照すると、図２３〜２５に関連して述べた相対アドレス指定方式を用いて、列アクセス要求７７１、７７３、７７５、７７７のそれぞれにおいて第２の列アドレスを伝達してもよい。また、追加バンクアドレスビットが、信号経路７５６の線ＢＡ［３］を介して提供されるので、図２５のバンクアドレスフィールドに示す動作符号化は、異なってもよく、かつ／または追加もしくは異なる動作を含んでもよい。さらに、プリチャージ動作を指定するための帯域幅が、より密にロードされた行要求パイプライン７５５Ａによって消費されるので、プリチャージ動作は、図２４に示す自動プリチャージオプションによって指定してもよい（すなわちＡ８＝１）。かかるプリチャージ動作は、７５５Ｃのプリチャージパイプラインにおいて網掛けされた要求間隔に示されて、かかる動作がいつ実行されるかの例を提供するが、しかしかかるプリチャージ動作は、明示的なプリチャージ要求においてではなく、対応する列アクセス要求７７１、７７３、７７５および７７７において指定される。
【００７７】
図２８は、例示的なタイミング信号構成を示すが、この構成を用いて、図２６および２７の実施形態において用いられる第４のバンクアドレスビットを伝達し、それによって、追加ＢＡ信号リンクを不要にし、かつ図２３の従来の信号経路７３０を用いた４×４マイクロスレッド動作を可能にしてもよい。図示の特定の例において、要求経路を通じた要求転送のタイミングを取るためにフル周波数のタイミング信号７９０（すなわちクロック信号またはストローブ信号）を用いる代わりに、１つおきの要求間隔の最初に交互に立ち上がりおよび立ち下がりエッジを示す換算周波数タイミング信号７９２を用いて、最下位バンクアドレスビットＢＡ［０］を伝達し、一方で、ＢＡ［２：０］信号線を用いて、最上位バンクアドレスビットＢＡ［３：１］を伝達する。所与のｔＲＲ間隔にアクセスされる第１の象限が偶数象限（Ｑ０またはＱ２）である場合には、対応する行アクティブ要求（または列アクセス要求）と同期してメモリ装置に到着するタイミング信号７９２は、立ち上がりエッジを伴って出力されて、ＢＡ［０］＝「０」を伝達する。アクセスされる第１の象限が奇数象限（Ｑ１またはＱ３）である場合には、対応する行アクティブ要求と同期してメモリ装置に到着するタイミング信号は、立ち下がりエッジを伴って出力されて、ＢＡ［０］＝「１」を伝達する。図２６および２７の実施形態において、バンクアドレスの最下位ビットは、各連続的行アクティブ要求（または列アクセス要求）でトグルし、その結果、所与のｔＲＲ間隔内で第２の行アクティブ要求（または列アクセス要求）に対応するタイミング信号のエッジは、しかるべき奇数または偶数バンクセットを選択する。すなわち、反対のバンクセットが、第１の行アクティブ要求に対応するタイミング信号のエッジによって選択される。図２８に示す特定の例において、行アクティブ要求７６３、７６５、７６７および７６９を含む行要求パイプライン７５５Ａの一部が、タイミング信号７９２とエッジが整列して示されている。タイミング信号７９２の最初の立ち上がりエッジ遷移は、ＢＡ［０］が０であることを示して、行アクティブ要求７６３で（すなわち、要求経路の線ＢＡ［２：０］を介して）アドレス値ＢＡ［３：１］＝０００を送付することにより、バンクＢ０が、行アクティブ要求７６３によって指定されるようにする。タイミング信号の続く立ち下がりエッジ遷移は、行アクティブ要求７６５の到着と一致し、ＢＡ［０］＝１であることを示す。したがって、行アクティブ要求７６５でアドレス値ＢＡ［３：１］＝０００を送付することによって、バンクＢ１が指定される。バンクＢ８およびＢ９は、タイミング信号７９２の立ち上がりエッジ遷移および立ち下がりエッジ遷移にそれぞれ関連してＢＡ［３：１］＝１００を指定することによって、行アクティブ要求７６７および７６９において同様に指定される。位相固定ループ７９４などのクロック回復回路を用いて、タイミング信号７９２の遷移と位相整列されているが、しかし例えば信号７９０の周波数に対応する周波数を有する内部タイミング信号７９５を生成してもよい。次に、内部タイミング信号７９５（それ自体クロック信号またはストローブ信号であってもよい）を用い���、要求経路で伝達される信号のサンプリングを制御し、各要求間隔に新しい要求を捕捉するようにしてもよい。
【００７８】
図２９は、メモリコントローラ８０１および少なくとも１つのマイクロスレッドメモリ装置８０３を含むメモリシステム８００の実施形態を示す。マイクロスレッドメモリ装置８０３は、上記実施形態のいずれかによって実現してもよいが、当面の目的のために、８つの記憶バンクのそれぞれのセットにアクセスするための少なくとも２つのデータ経路インタフェースＤＱＡおよびＤＱＢ（すなわち、ＤＱＡは、バンクＢ０〜Ｂ７へおよびそこからデータを転送するために用いられ、ＤＱＢは、バンクＢ８〜Ｂ１５へまたはそこからデータを転送するために用いられる）と、行および列要求を受信するための、および要求された行および列動作の実行を制御するための要求インタフェースＲＱと、を有すると仮定される。記憶バンク自体は、メモリ装置１００、５３０、７００および７５０に関連して上記したように、象限Ｑ０〜Ｑ３に追加的に組織されるが、他の記憶バンク組織を用いてもよい。ＤＱＡおよびＤＱＢデータ経路インタフェースは、データ経路８０２内のＤＱリンクのそれぞれのサブセット８０２ａおよび８０２ｂを介してメモリコントローラに結合され、また要求インタフェースは、要求経路８０４を介してメモリコントローラに結合される。図示の実施形態において、要求経路８０４は、ポイントツーポイントリンクセットによって形成され、一方で、データ経路８０２は、マルチドロップリンクによって形成される（すなわち、１つまたは複数の他のメモリ装置のデータ経路インタフェースを、データ経路またはそのＤＱリンクサブセットに結合してもよい）。代替実施形態では、要求経路８０４は、１つまたは複数の追加メモリ装置（図示せず）の要求インタフェースに結合されたマルチドロップ経路であってもよく、かつ／またはデータ経路８０２は、メモリコントローラ８０１およびメモリ装置８０３間のポイントツーポイントリンクによって形成してもよい。また、メモリ装置８０３は、メモリモジュールに配置された、かつポイントツーポイントリンクセット（またはマルチドロップ経路）を介してバッファリング回路に結合された多重メモリ装置の１つであってもよい。バッファリング回路は、メモリモジュールにおけるメモリ装置のいずれかに向けられた要求および／またはデータを受信し、それらの要求および／またはデータを、ポイントツーポイントリンクの対応するセットを介して、対象メモリ装置へ再送信する。
【００７９】
メモリコントローラ８０１には、読み出しトランザクションキュー８１１（ＲＴＱ）、書き込みトランザクションキュー８１５（ＷＴＱ）、読み出しデータバッファ８１９、キュー制御論理部８１７およびホストインタフェース８１０が含まれる。初期化または再構成動作中に、システム構成要求がメモリコントローラ８０１に送付され、今度はメモリコントローラ８０１が、要求経路８０４、データ経路８０２、および／またはメモリコントローラ８０１とメモリ装置８０３との間の１つもしくは複数の他の経路（例えば、サイドバンド経路（図示せず））を介して、例えばプログラミング情報を発行することにより、指定されたモードで動作するようにメモリ装置８０３（存在するならば、他のメモリ装置を含む）をプログラムする。例えば、一実施形態において、メモリコントローラ８０１または他の装置は、メモリ装置８０３に関連する構成メモリを読み出して（例えば、シリアルプレゼンスディテクト（ＳＰＤ）等）、メモリ装置８０３の動作特性、制約およびモードを決定し（例えば、メモリ装置８０３およびそこに取り付けられた１つまたは複数の他の同様の装置を有するデュアルインラインメモリモジュール（ＤＩＭＭ）等の場合には、メモリ装置８０３のためのｔＣＣ、ｔＲＲおよび／またはｔＲＣ制約は、構成メモリ内に記録してもよい）、次に、かかる情報をプロセッサまたは他のホストに送り返してもよい。プロセッサは、かかる情報を処理し（例えば基本入出力サービス（ＢＩＯＳ）コード実行の一部として）、次に、メモリコントローラ８０１にメモリ装置８０３をプログラムするように命じることを始めとして、所望のメモリ構成を確立するようにメモリコントローラ８０１をプログラムしてもよい。例えば、メモリコントローラ８０１に命令して、図２５に関連して説明したようなマイクロスレッドモードレジスタ設定コマンドを発行させ、単一スレッド動作モードまたは上記のマイクロスレッド動作モード（例えば、上記のＭＴ２×２、ＭＴ４×２およびＭＴ４×４動作モード）のいずれかのためにメモリ装置８０３をプログラムしてもよい。また、メモリコントローラ８０１には、ホストインタフェース８１０を介して受信される命令に応じてプログラムされる１つまたは複数の内部構成レジスタを含み、単一スレッド制御モードまたはマイクロスレッド制御モードを確立してもよい。
【００８０】
メモリ装置８０３およびメモリコントローラ８０１が構成（または動作モードが、ランタイム動作中に切り替え可能な場合には再構成）された後で、汎用プロセッサ、グラフィックスプロセッサ、ネットワークプロセッサおよび／または直接メモリアクセス（ＤＭＡ）コントローラなどの１つまたは複数のホスト装置は、メモリ読み出し要求、メモリ書き込み要求、マスク書き込み要求、読み出し／修正／書き込み要求等を始めとするメモリアクセス要求を、メモリコントローラ８０１に発行してもよい。着信メモリアクセス要求は、キュー制御論理部８１７で受信され、今度はキュー制御論理部８１７が、要求が読み出しまたは書き込みアクセスを指定しているかどうかに従って、読み出しトランザクションキュー８１１または書き込みトランザクションキュー８１５に要求を入れる。
【００８１】
読み出しトランザクションキュー（ＲＴＱ）８１１には、メモリ装置８０３内の記憶バンクの４象限に対応する読み出しキューの４つのセット、Ｑｒ０／２／４／６、Ｑｒ１／３／５／７、Ｑｒ８／１０／１２／１４およびＱｒ９／１１／１３／１５が含まれる。読み出し要求がキュー制御論理部８１７内で受信されると、キュー制御論理部８１７は、要求に含まれるアドレス情報に基づいて、要求が向けられたメモリ装置および記憶バンクを決定して、対応する読み出しキューに要求を格納する。例えば、メモリ装置８０３のバンク０に向けられた要求は、読み出しキューＱｒ０に格納され、バンク８に向けられた要求は、読み出しキューＱｒ８に格納される等である。このようにして、読み出し要求を読み出しキュー内に組織することによって、メモリコントローラ８０１は、メモリ装置８０３内でマイクロスレッドメモリアクセストランザクションをサポートする順序で、行アクティブおよび列アクセス要求を発行することができる。例えば、読み出しキューの４つのセットのそれぞれが、少なくとも１つのメモリ読み出し要求を含むと仮定すると、キュー制御論理部８１７は、それぞれのイネーブル信号（すなわち、ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４であるが、その１つだけを図２９に示す）を第一段階マルチプレクサ８２３に発行して、所与のｔＲＲ間隔中に、各セットからの、４つの読み出しキューの１つの選択を制御してもよい。キュー制御論理部８１７は、選択イネーブル信号（ＥＮｐ）を第二段階マルチプレクサ８２５にさらに発行して、４つの第一段階マルチプレクサ８２３の一つを選択し、各ｔＲＲｐ間隔中かまたは列アクセス要求の場合には各ｔＣＣｐ間隔中に、選択された読み出しキューから読み出し要求を出力する。すなわち、キュー制御論理部８１７は、各ｔＲＲｐまたはｔＣＣｐ間隔の終わりに、ある状態から別の状態へＥＮｐ信号を遷移させて、第一段階マルチプレクサ８２３の別のマルチプレクサを選択し、それによって、ラウンドロビン方式で、メモリ装置の４象限のそれぞれに要求を向けることができる。第一段階マルチプレクサ８２５は、読み出し／書き込みマルチプレクサ８２７に要求を出力し、このマルチプレクサ８２７は、キュー制御論理部８１７からの制御信号（Ｒ／Ｗ）に応じて、読み出しトランザクションキュー８１１または書き込みトランザクションキュー８１５から要求経路８０４へ、要求を送る。マイクロスレッド読み出し要求に応じてメモリ装置８０３から出力された読み出しデータは、データ経路８０２を介してメモリコントローラ８０１に送付され、読み出しデータバッファ８１９にバッファされる。キュー制御論理部８１７は、読み出しデータを対応するホスト読み出し要求と関連付けて、読み出しデータを、ホストインタフェースを介して、要求しているホスト装置に出力する。
【００８２】
書き込みトランザクションキュー８１５には、書き込みキューの４つのセット（すなわち、Ｑｗ０／２／４／６、Ｑｗ１／３／５／７、Ｑｗ８／１０／１２／１４およびＱｗ９／１１／１３／１５）、第一段階マルチプレクサ８３３および第二段階マルチプレクサ８３５が含まれるが、これらのうちのそれぞれは、書き込みキューが書き込み要求に加えて書き込みデータを格納および出力する以外は、読み出しトランザクションキュー８１１におけるそれらの対応物と概ね同じ方法で動作する。したがって、偶数ｔＲＲｐまたはｔＣＣｐ間隔に、書き込み要求をメモリ装置８０３の４象限のそれぞれに発行し、そこにおいて、マイクロスレッド書き込みトランザクションを開始してもよい。
【００８３】
コンピュータ可読媒体における実施形態
本明細書で開示する様々な回路（例えばメモリ装置またはその構成回路）は、コンピュータ支援設計ツールを用いて描くことが可能であり、またそれらの動作、レジスタ転送、論理構成要素、トランジスタ、レイアウトジオメトリおよび／または他の特性の点において、様々なコンピュータ可読媒体に具体化されるデータおよび／または命令として表現し（またはそれらで代表させ）てもよいことに、留意されたい。かかる回路表現を実現可能なファイルおよび他のオブジェクトのフォーマットには、限定するわけではないが、Ｃ、ＶｅｒｉｌｏｇおよびＨＬＤＬなどの動作記述言語をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、およびＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなどの幾何記述言語をサポートするフォーマット、ならびに任意の他の適切なフォーマットおよび言語が含まれる。かかるフォーマットされたデータおよび／または命令を具体化できるコンピュータ可読媒体には、限定するわけではないが、様々な形態（例えば光、磁気または半導体記憶媒体）における不揮発性記憶媒体、ならびに無線、光もしくは有線信号媒体またはそれらの任意の組み合わせを通して、かかるフォーマットされたデータおよび／または命令を転送するために利用可能な搬送波が含まれる。搬送波による、かかるフォーマットされたデータおよび／または命令の転送の例には、限定するわけではないが、１つまたは複数のデータ転送プロトコル（例えばＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介し、インターネットおよび／または他のコンピュータネットワークを通じた転送（アップロード、ダウンロード、電子メール等）が含まれる。
【００８４】
上記の回路のかかるデータおよび／または命令ベースの表現は、１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内に受信されたときに、限定するわけではないが、ネットリスト生成プログラム、プレースアンドルート（ｐｌａｃｅ  ａｎｄ  ｒｏｕｔｅ）プログラム等を始めとする１つまたは複数の他のコンピュータプログラムの実行と関連して、コンピュータシステム内の処理エンティティ（例えば１つまたは複数のプロセッサ）によって処理され、かかる回路の物理的表示の表現またはイメージを生成してもよい。その後、かかる表現またはイメージは、例えば、装置製造プロセスで回路の様々な構成要素を形成するために用いられる１つまたは複数のマスクの生成を可能にすることによって、装置製造で用いてもよい。
【００８５】
この詳細な説明で提供されるセクション見出しは、単に参照の利便性のためであって、決して、かかるセクションの範囲または限界を定義、限定、解釈または説明するものではない。また本発明を、その特定の実施形態に関連して説明したが、本発明のより広い趣旨および範囲から逸脱せずに、様々な修正および変更を本発明になすことが可能であることは、明らかであろう。したがって、明細書および図面は、限定的な意味ではなく例証的な意味で考慮されるべきである。
【図面の簡単な説明】
【００８６】
図面の簡単な説明
【図１】列トランザクション粒度の低減を可能にするための、データ転送間隔およびデータ転送経路の分割を示す。
【図２】マイクロスレッド列動作を実行可能なメモリ装置の実施形態を示す。
【図３】図２のメモリ装置内で使用可能なサブバンク、列デコーダおよびデータインタフェースのより詳細な実施形態を示す。
【図４】図２のメモリ装置１００内における単一スレッド動作モードを示す。
【図５】単一スレッドおよびマイクロスレッドメモリトランザクションを可能にするための、図２のメモリ装置内で使用可能な要求インタフェースの実施形態を示す。
【図６】図２のメモリ装置が単一スレッドモードで動作している場合の、図５の要求デコーダによる行および列ストローブ信号アサートの例示的なタイミングを示す。
【図７】メモリ装置と、マイクロスレッドモードで動作する場合にメモリ装置で実行可能なマイクロスレッドメモリトランザクションの例示的なシーケンスとを示す。
【図８】メモリ装置と、マイクロスレッドモードで動作する場合にメモリ装置で実行可能なマイクロスレッドメモリトランザクションの例示的なシーケンスとを示す。
【図９】図５の要求デコーダによるレジスタストローブ信号アサートの例示的なタイミングを示す。
【図１０】図２のメモリ装置の代替実施形態において実行可能である例示的なリンク分散マイクロスレッドメモリトランザクションを示す。
【図１１】他のメモリ装置実施形態において利用可能な代替リンク分散データ転送モードを示す。
【図１２Ａ】図８および１０に示す時間差またはリンク分散データ転送をサポートするために使用可能な例示的データ経路インタフェースを示す。
【図１２Ｂ】図８および１０に示す時間差またはリンク分散データ転送をサポートするために使用可能な例示的データ経路インタフェースを示す。
【図１３】メモリ装置と、代替マイクロスレッドモードで動作する場合にメモリ装置で実行可能なマイクロスレッドメモリトランザクションの例示的なシーケンスとを示す。
【図１４】メモリ装置と、代替マイクロスレッドモードで動作する場合にメモリ装置で実行可能なマイクロスレッドメモリトランザクションの例示的なシーケンスとを示す。
【図１５】図１３および１４に関連して説明したマイクロスレッドメモリトランザクションを可能にするために、図２のメモリ装置１００内で使用可能な要求インタフェースの実施形態を示す。
【図１６】メモリ装置と、単一ｔＣＣ間隔内にメモリ装置の４つの記憶バンク象限のそれぞれにおけるサブバンクにアクセスするために別個の行および列アドレスが用いられるマイクロスレッドメモリ動作の例示的なシーケンスとを示す。
【図１７】メモリ装置と、単一ｔＣＣ間隔内にメモリ装置の４つの記憶バンク象限のそれぞれにおけるサブバンクにアクセスするために別個の行および列アドレスが用いられるマイクロスレッドメモリ動作の例示的なシーケンスとを示す。
【図１８】図１６のメモリ装置内に含むことができる要求インタフェースの実施形態を示す。
【図１９】図１８の要求デコーダによる制御信号アサートの例示的なタイミングを示す。
【図２０Ａ】例示的な行要求フォーマットを示す。
【図２０Ｂ】例示的な行要求フォーマットを示す。
【図２１Ａ】例示的な列要求フォーマットを示す。
【図２１Ｂ】例示的な列要求フォーマットを示す。
【図２２】従来の要求およびデータ経路とインタフェースする要求インタフェースおよびデータ経路インタフェースを有するメモリ装置と、メモリ装置におけるマイクロスレッドメモリ動作の例示的なシーケンスとを示す。
【図２３】従来の要求およびデータ経路とインタフェースする要求インタフェースおよびデータ経路インタフェースを有するメモリ装置と、メモリ装置におけるマイクロスレッドメモリ動作の例示的なシーケンスとを示す。
【図２４】図２３に示す要求経路を介して提供されるアドレス情報のより詳細な例を示す。
【図２５】図２２のメモリ装置に発行されるロードモードレジスタコマンドと共に提供可能な例示的な構成情報を示す。
【図２６】図２２および２３に関連して説明したデータ経路インタフェースを有するメモリ装置と、メモリ装置における４×４マイクロスレッドメモリ動作の例示的なシーケンスとを示す。
【図２７】図２２および２３に関連して説明したデータ経路インタフェースを有するメモリ装置と、メモリ装置における４×４マイクロスレッドメモリ動作の例示的なシーケンスとを示す。
【図２８】第４のバンクアドレスビットを図２６のメモリ装置に伝達するために利用可能である例示的なタイミング信号構成を示す。
【図２９】メモリコントローラおよび少なくとも１つのマイクロスレッドメモリ装置を含むメモリシステムの実施形態を示す。
【図１】
2014160538.tif 000004
【図２】
2014160538.tif 000005
【図３】
2014160538.tif 000006
【図４】
2014160538.tif 000007
【図５】
2014160538.tif 000008
【図６】
2014160538.tif 000009
【図７】
2014160538.tif 000010
【図８】
2014160538.tif 000011
【図９】
2014160538.tif 000012
【図１０】
2014160538.tif 000013
【図１１】
2014160538.tif 000014
【図１２Ａ】
2014160538.tif 000015
【図１２Ｂ】
2014160538.tif 000016
【図１３】
2014160538.tif 000017
【図１４】
2014160538.tif 000018
【図１５】
2014160538.tif 000019
【図１６】
2014160538.tif 000020
【図１７】
2014160538.tif 000021
【図１８】
2014160538.tif 000022
【図１９】
2014160538.tif 000023
【図２０Ａ】
2014160538.tif 000024
【図２０Ｂ】
2014160538.tif 000025
【図２１Ａ】
2014160538.tif 000026
【図２１Ｂ】
2014160538.tif 000027
【図２２】
2014160538.tif 000028
【図２３】
2014160538.tif 000029
【図２４】
2014160538.tif 000030
【図２５】
2014160538.tif 000031
【図２６】
2014160538.tif 000032
【図２７】
2014160538.tif 000033
【図２８】
2014160538.tif 000034
【図２９】
2014160538.tif 000035
【手続補正書】
【提出日】平成26年6月6日(2014.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの行デコーダと、
複数の列デコーダと、
一意の行デコーダと列デコーダの組合せによってそれぞれがサービスされる複数の記憶アレイグループ（Ｑ０−Ｑ３）であって、それぞれの記憶アレイグループが複数の記憶アレイを含む、複数の記憶アレイグループ（Ｑ０−Ｑ３）と、
異なるアレイグループに設けられた前記記憶アレイの第１および第２の記憶アレイにそれぞれ向けられた第１および第２のメモリアクセスコマンドを受信する要求インタフェースと、
前記複数の記憶アレイから外部信号経路にデータを出力するデータ経路回路と
を含み、
最小数のクロックサイクルを備える最小時間間隔が、前記記憶アレイのうち選択された１つの記憶アレイにおける記憶セルの開いている行への連続的アクセス間で経過しなければならず、
前記データ経路回路は、前記記憶アレイの前記第１の記憶アレイにおける開いている第１の行、および、前記記憶アレイの前記第２の記憶アレイにおける同時に開いている第２の行のために、第１の時間間隔の個別のサブセット中に、前記第１のメモリアクセスコマンドに応答して前記記憶アレイの前記第１の記憶アレイからの第１のデータを出力し、かつ、前記第２のメモリアクセスコマンドに応答して前記記憶アレイの前記第２の記憶アレイからの第２のデータを出力し、
前記第１の時間間隔は、前記最小時間間隔の２倍より小さい、
メモリ装置。
【請求項２】
１つまたは複数のビット線が、前記記憶アレイの前記第１の記憶アレイを前記外部信号経路に結合し、
１つまたは複数のビット線が、前記記憶アレイの前記第２の記憶アレイを前記外部信号経路に結合し、
前記メモリ装置がさらに、前記記憶アレイの前記第２の記憶アレイを前記外部信号経路に動作可能に結合するバッファであって、前記第２のデータの出力を遅らせるバッファを含む、請求項１に記載のメモリ装置。
【請求項３】
前記第１のデータおよび前記第２のデータが、前記記憶アレイの前記第１および第２の記憶アレイのそれぞれから検索され、前記記憶アレイの前記第１の記憶からの前記第１のデータの検索および前記記憶アレイの前記第２の記憶アレイからの前記第２のデータの検索が、少なくとも部分的に時間的に重なり合い、前記バッファは、前記外部信号経路への前記第２のデータの出力を、前記外部信号経路への前記第１のデータの出力から相互排他的な時間まで遅らせる、請求項２に記載のメモリ装置。
【請求項４】
前記外部信号経路は、複数の構成線を備え、前記第１のデータおよび前記第２のデータはそれぞれ、前記構成線の各サブセットの出力である、請求項３に記載のメモリ装置。
【請求項５】
前記データ経路回路がさらに、前記第１のデータおよび前記第２のデータを前記外部信号経路へ出力するバンクマルチプレクサを含み、前記バンクマルチプレクサは、前記１つまたは複数のビット線の各セットのそれぞれを介して、前記記憶アレイの前記第１および第２の記憶アレイのそれぞれに結合され、前記バンクマルチプレクサは、相互排他的な時間において、前記記憶アレイの前記第１の記憶アレイのための前記各セットを前記外部信号経路に、かつ、前記記憶アレイの前記第２の記憶アレイための前記各セットを前記外部信号経路に結合する、請求項２に記載のメモリ装置。
【請求項６】
各記憶アレイは、記憶セルのバンクを含み、前記第１のデータおよび前記第２のデータは、前記記憶アレイの前記第１および第２の記憶アレイのそれぞれにおける独立した行アドレスおよび独立した列アドレスと関連付けられる、請求項１に記載のメモリ装置。
【請求項７】
前記第１のデータおよび前記第２のデータは、前記バンクの前記第１および第２のバンクのそれぞれにおける独立した行アクティブコマンドと関連付けられる、請求項６に記載のメモリ装置。
【請求項８】
バンクが、異なる記憶アレイグループに設けられたメモリセルの少なくとも２つのサブバンクを含み、前記要求インタフェースが、選択されたバンクへの単一の行アクセスコマンドと関連して２つの列アドレスを受信し、前記２つの列アドレスのそれぞれを、前記選択されたバンクに関連する各サブバンクに導き、前記各サブバンクから応答して検索されるデータは、前記外部信号経路の相互排他的な信号線に出力される、請求項１に記載のメモリ装置。
【請求項９】
記憶アレイのそれぞれが、ダイナミック・ランダム・アクセス・メモリ・セルのアレイを含む、請求項１に記載のメモリ装置。
【請求項１０】
前記データ経路回路がさらに、前記記憶アレイの前記第１の記憶アレイおよび前記第２の記憶アレイのそれぞれのための１つまたは複数のビット線のセットを前記外部信号経路に結合する少なくとも１つのデータシリアライザを含み、前記外部信号経路は、前記各ビット線よりも高いデータレートを有する１つまたは複数の構成信号線を含む、請求項１に記載のメモリ装置。
【請求項１１】
前記メモリ装置が、前記第１の時間間隔中に、各記憶アレイから前記第１のデータと、前記第２のデータと、第３のデータと、第４のデータとを出力し、前記第１のデータおよび前記第２のデータは、時間的に多重化された態様で前記外部信号経路の構成線の第１のセットに出力され、前記第３のデータおよび前記第４のデータは、時間的に多重化された態様で前記外部信号経路の構成線の第２のセットに出力され、前記第１および第２のセットは、相互排他的であり、前記第１および第３のデータは、各記憶アレイグループにおいて第１の共通行アドレスであるが、個別の列アドレスのためにサービスされたメモリトランザクションに対応し、前記第２のデータおよび前記第４のデータは、各記憶アレイグループにおいて第２の共通行アドレスであるが、異なる列アドレスのためにサービスされたメモリトランザクションに対応し、前記第１および第２の共通行アドレスは、互いに独立している、請求項１に記載のメモリ装置。
【請求項１２】
複数の記憶アレイグループ（Ｑ０−Ｑ３）のそれぞれが含む複数の記憶アレイのそれぞれにおけるアドレス選択された列位置においてデータアクセスを可能にするために、前記複数の記憶アレイグループと、対応する列デコーダとを有し、最小数のクロックサイクルを備える最小時間間隔が、前記アレイのうちの１つにおける開いている行における列アクセス動作の開始と、前記開いている行における別の列アクセス動作の開始との間で経過しなくてはならない、メモリ装置において、
異なるアレイグループに設けられた前記記憶アレイの第１および第２の記憶アレイにそれぞれ向けられた第１および第２のメモリアクセスコマンドであって、自由に互いに異なることができる第１および第２の列アドレスを含む第１および第２のメモリアクセスコマンドを要求インタフェースにおいて受信すること、
前記第１の列アドレスに応答する第１の列アクセス動作において、前記列デコーダの対応する第１の列デコーダを使用して、前記記憶アレイの前記第１の記憶アレイから第１のデータを検索すること、
前記第２の列アドレスに応答する第２の列アクセス動作において、前記列デコーダの対応する第２の列デコーダを使用して、前記記憶アレイの前記第２の記憶アレイから第２のデータを検索すること、および、
第１の時間間隔の個別のサブセット中に、前記第１のデータおよび前記第２のデータを前記メモリ装置から外部信号経路へ出力すること、
を含み、前記第１の時間間隔は、前記最小時間間隔の２倍より小さい、方法。
【請求項１３】
前記第１のデータおよび前記第２のデータを前記メモリ装置から出力することは、前記第１および第２のデータを、相互排他的な時間において前記外部信号経路の少なくとも１つの共通信号線に多重化することを含む、請求項１２に記載の方法。
【請求項１４】
前記第１のデータおよび前記第２のデータを前記メモリ装置から出力することは、前記第１のデータおよび前記第２のデータを前記外部信号経路の相互排他的な信号線へ出力することを含む、請求項１２に記載の方法。
【請求項１５】
前記第１のデータおよび前記第２のデータを前記メモリ装置から出力することは、前記第１および第２のデータを、相互排他的な時間において前記外部信号経路の少なくとも１つの共通信号線に多重化することを含む、請求項１４に記載の方法。
【請求項１６】
前記第１のデータおよび前記第２のデータを前記外部信号経路へ出力するために少なくとも１つのバンクマルチプレクサを使用することをさらに含む、請求項１２に記載の方法。
【請求項１７】
前記少なくとも１つのバンクマルチプレクサのそれぞれのバンクマルチプレクサが双方向性であり、前記方法が、メモリ書き込み要求の間に前記複数の記憶アレイの１つにデータをルートするために少なくとも１つのバンクマルチプレクサを使用することをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記複数の記憶アレイのそれぞれが、対応する行デコーダをそれぞれが有する、メモリセルのバンクを含み、前記第１および第２の列アドレスを受信することが、前記第１および第２の列アドレスのそれぞれと関連して独立した行アドレスを受信することを含む、請求項１２に記載の方法。
【請求項１９】
バンクが、異なる記憶アレイグループに設けられたメモリセルの少なくとも２つのサブバンクを含み、前記方法がさらに、選択されたバンクへの単一の列アクセスコマンドにおいて２つの列アドレス受信することと、前記２つの列アドレスのそれぞれを、前記選択されたバンクに関連する各サブバンクに導くことと、前記外部信号経路の１つまたは複数の信号線の相互排他的なセットにおける前記各サブバンクから応答して検索されたデータを出力することとを含む、請求項１２に記載の方法。
【請求項２０】
前記各記憶アレイのための各ビット線を前記外部信号経路に結合するために、少なくとも１つのデータシリアライザを使用することをさらに含み、前記外部信号経路の構成線はそれぞれ、前記各ビット線よりも高いデータレートを有する、請求項１２に記載の方法。
【請求項２１】
それぞれが複数の記憶アレイを含む複数の記憶アレイグループ（Ｑ０−Ｑ３）と、
異なるアレイグループに設けられた前記記憶アレイの第１および第２の記憶アレイにそれぞれ向けられた第１および第２のメモリ動作のためのコマンドデータを受信するための要求インタフェースと、
データを前記複数の記憶アレイから外部信号経路へ出力するためのデータ経路回路と、
時間間隔の個別のサブセット中に、少なくとも前記第１および第２のメモリ動作のために、前記要求インタフェースにおいて受信されたコマンドデータをサービスするための手段と、
を含み、
前記時間間隔が、前記記憶アレイのうちの１つにおける開いている行に対する列アクセス動作の開始と、前記開いている行における別の列アクセス動作の開始との間で経過しなくてはならない最小数のクロックサイクルによって表される期間の２倍より小さく、前記少なくとも第１および第２のメモリ動作のための列アドレスが異なりうる、メモリ装置。
【請求項２２】
前記記憶アレイのそれぞれが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのバンクを含み、少なくとも第１および第２のメモリ動作をサービスするための前記手段が、前記時間間隔中に、前記少なくとも第１および第２のメモリ動作のための各記憶アレイグループにおいて異なる行アドレスをサービスするための手段を含む、請求項２１に記載のメモリ装置。
【請求項２３】
少なくとも第１および第２のメモリ動作をサービスするための前記手段が、メモリ動作のそれぞれに応答して、前記時間間隔中に前記外部信号経路の相互排他的な信号線へデータを出力するための手段を含む、請求項２１に記載のメモリ装置。
【請求項２４】
少なくとも第１および第２のメモリ動作をサービスするための前記手段が、メモリ動作のそれぞれに応答して、前記時間間隔中に、前記外部信号経路の信号線の共通セットにおいてデータを多重化するための手段を含む、請求項２１に記載のメモリ装置。
【請求項２５】
サービスするための前記手段が、前記記憶アレイのそれぞれからのデータの出力に時間差をつけるために少なくとも１つのバッファを含む、請求項２１に記載のメモリ装置。
【請求項２６】
それぞれが複数の記憶アレイを含む複数の記憶アレイグループ（Ｑ０−Ｑ３）と、
異なるアレイグループに設けられた前記記憶アレイの第１および第２の記憶アレイにそれぞれ向けられた第１および第２のメモリアクセスコマンドを受信するための要求インタフェースと、
データを前記複数の記憶アレイから外部信号経路へ出力するためのデータ経路回路と、
を含み、
前記複数の記憶アレイのうち任意の１つにおいて、最小数のクロックサイクルを備える最小時間間隔が、前記任意の記憶アレイにおける開いている行に対する列アクセス動作の開始と、前記開いている行における別の列アクセス動作の開始との間で経過しなくてはならず、
前記メモリ装置が、前記最小時間間隔の２倍より小さい第１の時間間隔の個別のサブセット中に、前記個別の第１および第２のメモリアクセスコマンドに応答する第１および第２のデータを出力する、メモリ装置。
【請求項２７】
前記第１の時間間隔が、前記最小時間間隔より小さいまたはこれと等しい、請求項１に記載のメモリ装置。
【請求項２８】
前記第１の時間間隔が、前記最小時間間隔より小さいまたはこれと等しい、請求項１２に記載の方法。
【請求項２９】
前記時間間隔が、前記最小時間間隔より小さいまたはこれと等しい、請求項２１に記載のメモリ装置。
【請求項３０】
前記第１の時間間隔が、前記最小時間間隔より小さいまたはこれと等しい、請求項２６に記載のメモリ装置。
【外国語明細書】
2014160538000001.pdf