(57)【要約】【課題】不揮発性半導体記憶装置の消去時のストレスの増大を抑制しつつ、消去不良を低減する。【解決手段】消去実行部７ａは、メモリセルの消去動作を実行させ、消去ベリファイ実行部７ｂは、消去動作が実行されたメモリセルの消去ベリファイ動作を実行させ、消去ベリファイ回数カウント部７ｃは、消去動作が実行されたメモリセルの消去ベリファイ回数をカウントし、消去ベリファイ回数設定部７ｄは、消去ベリファイ回数カウント部７ｃにてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定し、リラックス作用判断部７ｅは、消去ベリファイ回数カウント部７ｃにてカウントされた消去ベリファイ回数に基づいて、メモリセルのリラックス作用を判断し、消去ベリファイ回数更新部７ｆは、メモリセルのリラックス作用の判断結果に基づいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数を更新する。【選択図】図１
2014049167.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが設けられたメモリセルアレイと、
制御回路とを備え、
前記制御回路は、消去ベリファイ設定回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、前記消去ベリファイ設定回数だけ消去ベリファイ動作を実行し、
消去ベリファイ回数が、前記消去ベリファイ設定回数を連続して下回った場合、前記メモリセルのリラックス作用があると判断することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルが設けられたメモリセルアレイと、
制御回路とを備え、
前記制御回路は、消去ベリファイ設定回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、前記消去ベリファイ設定回数だけ消去ベリファイ動作を実行し、
消去ベリファイ回数が、前記消去ベリファイ設定回数を連続して下回った場合、前記消去ベリファイ設定回数を変更することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記消去ベリファイ設定回数を連続して下回った場合、前記メモリセルのリラックス作用があると判断することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記メモリセルのリラックス作用をブロック単位で設定することを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、
前記メモリセルに記憶されたデータの消去動作を実行させる消去実行部と、
前記消去動作が実行されたメモリセルの前記消去ベリファイ動作を実行させる消去ベリファイ実行部と、
前記消去動作が実行されたメモリセルの消去ベリファイ回数をカウントする消去ベリファイ回数カウント部と、
前記消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する消去ベリファイ回数設定部と、
前記消去ベリファイ回数カウント部にてカウントされた消去ベリファイ回数に基づいて、前記メモリセルの前記リラックス作用を判断するリラックス作用判断部と、
前記メモリセルのリラックス作用の判断結果に基づいて、前記消去ベリファイ回数設定部にて設定された前記消去ベリファイ回数を更新する消去ベリファイ回数更新部とを有することを特徴とする請求項１、３または４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、消去動作がブロック単位で一括して行われることがある。この時、全てのメモリセルの消去が完全に行われたかを確認するため、消去ベリファイ動作が行われることがある。そして、消去ベリファイ動作において、全てのメモリセルの消去が正常に行われていないと確認された場合、全てのメモリセルの消去が完全に行われるまで消去動作が繰り返し実行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−９１９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、消去実行部と、消去ベリファイ実行部と、消去ベリファイ回数カウント部と、消去ベリファイ回数設定部と、リラックス作用判断部と、消去ベリファイ回数更新部とが設けられている。メモリセルアレイは、複数のメモリセルが設けられている。消去実行部は、前記メモリセルに記憶されたデータの消去動作を実行させる。消去ベリファイ実行部は、前記消去動作が実行されたメモリセルの消去ベリファイ動作を実行させる。消去ベリファイ回数カウント部は、前記消去動作が実行されたメモリセルの消去ベリファイ回数をカウントする。消去ベリファイ回数設定部は、前記消去ベリファイ回数カウント部にてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定する。リラックス作用判断部は、前記消去ベリファイ回数カウント部にてカウントされた消去ベリファイ回数に基づいて、前記メモリセルのリラックス作用を判断する。消去ベリファイ回数更新部は、前記メモリセルのリラックス作用の判断結果に基づいて、前記消去ベリファイ回数設定部にて設定された前記消去ベリファイ回数を更新する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置の消去動作を示す１セル分の断面図である。
【図４】図４は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示す１セルユニット分の回路図である。
【図５】図５は、図１の不揮発性半導体記憶装置の消去および書き込み時のメモリセルのしきい値電圧分布を示す図である。
【図６】図６は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
【図７】図７は、図１の不揮発性半導体記憶装置の書き込み消去サイクル数と消去ベリファイ回数との関係を示す図である。
【図８】図８は、図１の不揮発性半導体記憶装置においてリラックス作用がある時の書き込み消去サイクル数と消去ベリファイ回数との関係を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、以下の実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例にとる。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。
【０００９】
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。
【００１０】
ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。
【００１１】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎの整数）には、ｌ（ｌは正の整数）本のワード線ＷＬ１〜ＷＬｌ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１２】
そして、ブロックＢｉには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはそれぞれ互いに隣接するようにしてロウ方向に配列されている。
【００１３】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、ｌ個のセルトランジスタＭＴ１〜ＭＴｌおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルには、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｌの整数）が設けられている。そして、ｌ個のセルトランジスタＭＴ１〜ＭＴｌが直列に接続されることでＮＡＮＤストリングが構成されている。ＮＡＮＤセルユニットＮＵｊ（１≦ｊ≦ｍの整数）には、ＮＡＮＤストリングと、そのＮＡＮＤストリングの両端に接続されたセレクトトランジスタＭＳ１、ＭＳ２が設けられている。
【００１４】
そして、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｌの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｌがそれぞれ接続されている。また、ＮＡＮＤセルユニットＮＵｉにおいて、セルトランジスタＭＴ１〜ＭＴｌのＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬｊに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。
【００１５】
また、図１において、ロウ選択回路２は、メモリセルの読み書き消去時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。
【００１６】
制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。ここで、制御回路７には、消去実行部７ａ、消去ベリファイ実行部７ｂ、消去ベリファイ回数カウント部７ｃ、消去ベリファイ回数設定部７ｄ、リラックス作用判断部７ｅおよび消去ベリファイ回数更新部７ｆが設けられている。
【００１７】
消去実行部７ａは、メモリセルアレイ１のメモリセルに記憶されたデータの消去動作を実行させることができる。消去ベリファイ実行部７ｂは、消去動作が実行されたメモリセルの消去ベリファイ動作を実行させることができる。消去ベリファイ回数カウント部７ｃは、消去動作が実行されたメモリセルの消去ベリファイ回数をカウントすることができる。消去ベリファイ回数設定部７ｄは、消去ベリファイ回数カウント部７ｃにてカウントされた今回の消去ベリファイ回数に基づいて、次回以降の最小の消去ベリファイ回数を設定することができる。リラックス作用判断部７ｅは、消去ベリファイ回数カウント部７ｃにてカウントされた消去ベリファイ回数に基づいて、メモリセルのリラックス作用を判断することができる。消去ベリファイ回数更新部７ｆは、メモリセルのリラックス作用の判断結果に基づいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数を更新することができる。
【００１８】
そして、ブロックＢｉの消去動作が実行される場合、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定される。なお、例えば、消去電圧Ｖｅは１７Ｖに設定することができる。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。また、今回の消去動作後の消去ベリファイチェックで不合格の場合、次回の消去動作では消去電圧Ｖｅをステップアップさせることができる。
【００１９】
図３は、図１の不揮発性半導体記憶装置の消去動作を示す１セル分の断面図である。
図３において、ウェル１１上には電荷蓄積層１４が配置され、電荷蓄積層１４上には制御ゲート電極１５が配置されている。なお、ウェル１１と電荷蓄積層１４とは、トンネル絶縁膜１６を介して絶縁することができる。電荷蓄積層１４と制御ゲート電極１５とは、電極間絶縁膜１７を介して絶縁することができる。
【００２０】
そして、電荷蓄積層１４の両側に配置されたソースドレイン１２、１３がウェル１１に形成されている。なお、例えば、ウェル１１にはＰ型のウェル領域、ソースドレイン１２、１３にはＮ型の不純物拡散層を用いることができる。
【００２１】
そして、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定された場合、ブロックＢｉのメモリセルのウェル１１と制御ゲート電極１５との間に高電圧がかかる。このため、電荷蓄積層１４に蓄積されていた電荷が引き抜かれ、ブロックＢｉのメモリセルの消去動作が実行される。
【００２２】
ブロックＢｉのメモリセルの消去動作が実行されると、消去が完全に行われたかどうかを確認するために、消去ベリファイ動作が実行される。この時、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、セレクトゲート線ＳＧＤ、ＳＧＳに読み出し電圧Ｖｓｇが印加され、ソース線ＳＣＥに電源電圧ＶＤＤが印加される。メモリセルアレイ１のウェル電位は例えば、０Ｖに設定される。なお、読み出し電圧Ｖｓｇは、セレクトトランジスタＭＳ１、ＭＳ２をオンするのに十分な電圧である。
【００２３】
図４は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示す複数のＮＡＮＤセルユニットのうち１セルユニット分の回路図である。
図４において、ビット線ＢＬｊには寄生容量ＣＢｊが付加されている。そして、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｌの消去動作を行った結果、セルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が０Ｖ以下になると、消去ベリファイ動作時にセル電流Ｉｃｅが流れ、寄生容量ＣＢｊが充電される。この時、ビット線ＢＬｊの電位は、最も消去の浅いセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧に依存する。そして、この時のビット線ＢＬｊの電位を消去ベリファイ電圧Ｖｆと比較し、ビット線ＢＬｊの電位が消去ベリファイ電圧Ｖｆ以上の場合は、セルトランジスタＭＴ１〜ＭＴｌの消去が完全に行われたと判断され、ビット線ＢＬｊの電位が消去ベリファイ電圧Ｖｆ未満の場合は、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であると判断される。
【００２４】
そして、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であると判断された場合、ブロックＢｉのメモリセルの消去動作が繰り返される。
【００２５】
図５は、図１の不揮発性半導体記憶装置の消去および書き込み時のメモリセルのしきい値電圧分布を示す図である。
図５において、書き込み動作ではメモリセルに‘０’データが記憶され、消去動作ではメモリセルに‘１’データが記憶される。ここで、メモリセルに‘０’データが記憶された場合はセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が０Ｖより大きくなる。このため、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖを印加しても、セルトランジスタＭＴ１〜ＭＴｌに電流が流れない。一方、メモリセルに‘１’データが記憶された場合はセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が０Ｖより小さくなる。このため、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖを印加すると、セルトランジスタＭＴ１〜ＭＴｌに電流が流れる。この時、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｌの消去が完全に行われた場合、その全てのセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が、そのしきい値電圧分布の許容範囲の上限である消去ベリファイ電圧Ｖｆ以下となる。
【００２６】
ここで、図１の消去ベリファイ回数カウント部７ｃでは、消去動作が実行されたメモリセルの消去ベリファイ回数がカウントされる。そして、消去ベリファイ回数設定部７ｄにおいて、消去ベリファイ回数カウント部７ｃにてカウントされた今回の消去ベリファイ回数が次回以降の最小の消去ベリファイ回数として設定される。
【００２７】
そして、消去実行部７ａおよび消去ベリファイ実行部７ｂにおいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数に満たない回数で消去ベリファイに合格したメモリセルがある場合においても、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数だけ消去動作および消去ベリファイ動作が実行される。すなわち、消去ベリファイに合格するまでの前回の消去ベリファイ回数よりも今回の消去ベリファイ回数が少ない場合においても、前回の消去ベリファイ回数だけ今回の消去動作が繰り返される。なお、消去ベリファイチェックに合格した場合において、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数に満たない時に行われる次回の消去動作では消去電圧Ｖｅをステップアップさせることができる。
【００２８】
これにより、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であるにもかかわらず、消去ベリファイ動作時に合格と判断された場合においても、過去の最大の消去ベリファイ回数だけ消去動作および消去ベリファイ動作を実行させることができる。このため、図３のトンネル酸化膜１６などの劣化に伴って消去ベリファイ回数が増大する場合においても、消去不良を低減することができる。
【００２９】
この時、トンネル酸化膜１６が劣化すると、トンネル酸化膜１６に欠陥が発生し、その欠陥に電荷がトラップされる。このトラップされた電荷によってセルトランジスタＭＴ１〜ＭＴｌのしきい値電圧が上昇し、消去ベリファイ回数が増大する。また、セルトランジスタＭＴ１〜ＭＴｌのしきい値電圧のバラツキも大きくなる。
【００３０】
ここで、図１の不揮発性半導体記憶装置では、長時間放置されたり高温放置されたりすると、リラックス作用によりメモリセルの消去特性が回復し、消去ベリファイ回数が減ることがある。すなわち、リラックス作用が働くと、トンネル酸化膜１６に欠陥が減少し、リラックス作用が働く前よりも少ない消去ベリファイ回数でメモリセルの消去を完結させることができる。そして、リラックス作用が働いた後に消去ベリファイ回数が減少する場合、リラックス作用が働いた後においても、過去の最大の消去ベリファイ回数だけ消去動作および消去ベリファイ動作を実行させると、メモリセルに余計なストレスがかかる。
【００３１】
このため、リラックス作用判断部７ｅでは、メモリセルのリラックス作用があるかどうかが判断される。この時、リラックス作用判断部７ｅは、消去ベリファイに合格した後において、消去ベリファイ回数カウント部７ｃにてカウントされた消去ベリファイ回数と、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数とを比較した時に、消去ベリファイ回数カウント部７ｃにてカウントされた消去ベリファイ回数が、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数を連続して下回った場合、メモリセルのリラックス作用があると判断することができる。
【００３２】
そして、リラックス作用判断部７ｅにてリラックス作用があると判断されると、消去ベリファイ回数更新部７ｆにおいて、消去ベリファイ回数設定部７ｄにて設定された消去ベリファイ回数が更新される。この時、消去ベリファイ回数更新部７ｆは、リラックス作用後の最大の消去ベリファイ回数を次回の最小の消去ベリファイ回数として設定することができる。
【００３３】
図６は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示すフローチャートである。
図６において、書き込み消去回数Ｗ／Ｅが０の場合（Ｓ１）、消去ベリファイ設定回数ＶＭが初期値ａ（ａは正の整数）に設定され、消去ベリファイ連続低下回数Ｙが０に設定され、状態フラグＹｑが０に設定される（Ｓ２）。なお、例えば、初期値ａは１以上の値に設定することができ、消去ベリファイを最低３回だけ行わせるには、初期値ａは３に設定することができる。その後、書き込み消去回数Ｗ／Ｅにかかわらず、消去ベリファイ実行回数ＶＣが１に設定され、消去ベリファイ回数減少値Ｄが０に設定される（Ｓ３）。
【００３４】
次に、消去実行部７ａにおいて図１のブロックＢｉの消去動作が行われた後（Ｓ４）、消去ベリファイ実行部７ｂにおいて消去ベリファイ動作が行われる（Ｓ５）。そして、消去ベリファイチェックで不合格の場合（Ｓ６のＮＧ）、消去ベリファイ回数カウント部７ｃにおいて消去ベリファイ実行回数ＶＣが１だけインクリメントされる（Ｓ７）。そして、消去ベリファイチェックに合格するまで、ブロックＢｉの消去動作および消去ベリファイ動作が繰り返される。
【００３５】
一方、消去ベリファイチェックで合格の場合（Ｓ６のＯＫ）、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭと比較される。そして、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭより小さい場合（Ｓ８のＮＧ）、消去ベリファイ実行回数ＶＣが１だけインクリメントされ、消去ベリファイ回数減少値Ｄが１だけインクリメントされる（Ｓ９）。そして、状態フラグＹｑが１に設定された後（Ｓ１５）、消去ベリファイ連続低下回数Ｙが判定値ｂ（ｂは正の整数）以上かどうか判定される（Ｓ１６）。そして、消去ベリファイ連続低下回数Ｙが判定値ｂより小さい場合（Ｓ１６のＮｏ）、リラックス作用判断部７ｅにおいてリラックス作用がないと判断される。そして、Ｙが１だけインクリメントされ（Ｓ１７）消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上になるまで、ブロックＢｉの消去動作、消去ベリファイ動作および消去ベリファイチェックが繰り返される。
【００３６】
一方、消去ベリファイ連続低下回数Ｙが判定値ｂ以上の場合（Ｓ１６のＹｅｓ）、リラックス作用判断部７ｅにおいてリラックス作用があると判断される。そして、消去ベリファイ連続低下回数Ｙが０に設定された後（Ｓ１８）、消去ベリファイ回数更新部７ｆにて消去ベリファイ設定回数ＶＭが消去ベリファイ回数減少値Ｄだけデクリメントされる（Ｓ１９）。その結果、リラックス効果が確認された場合は、Ｓ１９の動作によりＳ８でＹｅｓとなる。
【００３７】
そして、消去動作が終了すると、パラメータの設定動作が行われる。消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭ以上になると（Ｓ８のＹｅｓ）、消去ベリファイ連続低下回数Ｙが判定値ｂ以上かどうか判定される（Ｓ２０）。そして、消去ベリファイ連続低下回数Ｙが判定値ｂより小さい場合（Ｓ２０のＮｏ）、消去ベリファイ回数設定部７ｄにおいて消去ベリファイ設定回数ＶＭとして消去ベリファイ実行回数ＶＣが設定される（Ｓ１０）。そして、状態フラグＹｑが０の場合（Ｓ１１のＹｅｓ）、消去ベリファイ連続低下回数Ｙが０に設定された後（Ｓ１２）、書き込み消去回数Ｗ／Ｅが１だけインクリメントされる（Ｓ１４）。一方、状態フラグＹｑが０でない場合（Ｓ１１のＹｅｓ）、状態フラグＹｑが０に設定された後（Ｓ１３）、書き込み消去回数Ｗ／Ｅが１だけインクリメントされる（Ｓ１４）。一方、Ｓ２０において、消去ベリファイ連続低下回数Ｙが判定値ｂ以上の場合（Ｓ２０のＹｅｓ）、Ｓ１０がスキップされ、Ｓ１１に進むことにより、Ｓ１９で更新された消去ベリファイ設定回数ＶＭが維持される。
【００３８】
これにより、リラックス作用が働いた後に消去ベリファイ実行回数ＶＣが減少した場合、その減少分に応じて消去ベリファイ設定回数ＶＭを減少させることができる。このため、リラックス作用が働いた後においても、リラックス作用が働く前の消去ベリファイ設定回数ＶＭだけ消去動作および消去ベリファイ動作を実行させる必要がなくなることから、消去不良を増大させることなく、メモリセルにかかる余計なストレスを低減することができる。
【００３９】
図７は、図１の不揮発性半導体記憶装置の書き込み消去サイクル数Ｗ／Ｅと消去ベリファイ回数との関係を示す図である。なお、Ｐ１はカラム方向に‘１’データが記憶されているメモリセルの個数が多い場合の消去ベリファイ回数、Ｐ２はカラム方向に‘１’データが記憶されているメモリセルの個数が少ない場合の消去ベリファイ回数、Ｐ３は図１の消去ベリファイ回数設定部７ｄにて設定される次回以降の最小の消去ベリファイ回数を示す。
【００４０】
図７において、ブロックＢｉごとに消去が行われる場合、カラム方向に‘１’データが記憶されているメモリセルの個数が多くなると、消去ベリファイ時に流れるセル電流Ｉｃｅが増大する。このため、消去ベリファイ時のビット線ＢＬｊの電位が、想定よりも短時間で消去ベリファイ電圧Ｖｆに到達し、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であるにもかかわらず、消去ベリファイに合格したと判定される可能性が大きく、フェイルビットが発生する。
【００４１】
例えば、Ｐ１のパターンの場合では、セルトランジスタＭＴ１〜ＭＴｌの消去が不完全であるにもかかわらず、消去ベリファイ回数が３回目で消去ベリファイチェックに合格したと判定され、書き込み消去サイクル数Ｗ／ＥがＮ１回のときにフェイルビットが発生する。この時、図１の消去ベリファイ回数設定部７ｄを設けることにより、Ｐ３のパターンに示すように、フェイルビットＰ０が発生する前に、それ以降の最小の消去ベリファイ回数を４回に設定することができる。このため、Ｐ１のパターンの場合において、消去ベリファイ回数が３回目で消去ベリファイチェックに合格したと判定された場合においても、消去ベリファイを４回だけ行わせることができ、消去不良を低減させることができる。
【００４２】
なお、上述した第１実施形態では、全てのブロックＢ１〜ＢｎのＮＡＮＤセルユニットに対して最小の消去ベリファイ回数を共通に設定する方法について説明したが、各ブロックＢ１〜Ｂｎの今回の消去ベリファイ回数を個別にカウントし、最小の消去ベリファイ回数をブロックＢ１〜Ｂｎごとに個別に設定するようにしてもよい。
【００４３】
これにより、消去性能の悪いブロックＢ１〜Ｂｎが消去性能の良いブロックＢ１〜Ｂｎに余計なストレスを与えるのを防止することができ、ブロックＢ１〜Ｂｎごとに消去性能にばらつきがある場合においても、消去時のストレスの増大を抑制しつつ、消去不良を低減することが可能となる。
【００４４】
しかしながら、図７に示した例では、リラックス効果が考慮されていない。図８は、図１の不揮発性半導体記憶装置においてリラックス作用がある時の書き込み消去サイクル数と消去ベリファイ回数との関係を示す図である。なお、Ｐ１１は、図１の消去ベリファイ回数更新部７ｆによる更新がある時の消去ベリファイ回数、Ｐ１２は、図１の消去ベリファイ回数更新部７ｆによる更新がない時の消去ベリファイ回数を示す。
【００４５】
図８において、消去ベリファイ回数設定部７ｄにて消去ベリファイ設定回数ＶＭが４に設定された後、時刻ｔ１から図１の不揮発性半導体記憶装置が高温または長時間放置されたものとする。そして、時刻ｔ２において、図１の不揮発性半導体記憶装置が起動され、リラックス作用判断部７ｅにてリラックス作用が検出されたものとする。このリラックス作用の検出では、ベリファイチェックに合格したにもかかわらず、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭより小さい場合、消去ベリファイが追加して行われる。そして、リラックス作用判断部７ｅにおいて、消去ベリファイ実行回数ＶＣが消去ベリファイ設定回数ＶＭを連続して下回った場合、リラックス作用があると判断される。そして、例えば、この時の消去ベリファイ設定回数ＶＭと消去ベリファイ実行回数ＶＣとの差分が１である場合、消去ベリファイ回数減少値Ｄが１に設定され、消去ベリファイ設定回数ＶＭが３回に更新される。そして、時刻ｔ２以降は、Ｐ１１のパターンに従って消去ベリファイ回数が設定される。
【００４６】
一方、消去ベリファイ回数更新部７ｆによる更新がない場合、時刻ｔ２以降は、メモリのリラックス作用があるにもかかわらず、Ｐ１２のパターンに従って消去ベリファイ回数が設定される。このため、消去ベリファイ回数更新部７ｆによる更新がある場合は、消去ベリファイ回数更新部７ｆによる更新がない場合に比べて、消去ベリファイ回数を低減することができ、不完全消去を抑制しつつ、メモリセルに加わる消去時の電圧ストレスを低減することができる。すなわち、データパターン依存による不完全消去を抑制しつつ、リラックス効果を考慮してメモリセルに過度のストレスを与えない消去動作を実現している。
【００４７】
なお、実際の使用状況によっては、メモリセルのリラックス作用がないにもかかわらず、ベリファイチェックに合格した時の消去ベリファイ回数が偶発的に１回だけ少なくなる現象がある。この現象は、メモリセルの状態が消去ベリファイ回数が増加する近辺にある時に発生する可能性が高い。すなわち、この現象は、消去ベリファイ回数が増加するかしないかの境界でたまたま消去ベリファイ回数が増加→減少→増加という軌跡を辿る。このような現象がメモリセルのリラックス作用として誤検出されないようにするために、判定値ｂを２以上に設定することが好ましい。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１  メモリセルアレイ  Ｂ１〜Ｂｎ  ブロック、２  ロウ選択回路、３  ウェル電位設定回路、４  ソース電位設定回路、５  カラム選択回路、６  データ入出力バッファ、７  制御回路、７ａ  消去実行部、７ｂ  消去ベリファイ実行部、７ｃ  消去ベリファイ回数カウント部、７ｄ  消去ベリファイ回数設定部、７ｅ  リラックス作用判断部、７ｆ  消去ベリファイ回数更新部、８  センスアンプ回路、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｌ  セルトランジスタ、ＷＬ１〜ＷＬｌ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、１１  ウェル、１２、１３  不純物拡散層、１４  電荷蓄積層、１５  制御ゲート電極、１６  トンネル絶縁膜、１７  電極間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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