(57)【要約】【課題】雷サージに起因する半導体スイッチング素子のサージ破壊を抑制可能な負荷制御装置を提供する。【解決手段】負荷制御装置１０は、半導体スイッチング素子１７を有する主開閉部１と、制御回路４と、保護回路５とを備える。保護回路５は、バリスタ回路１８とダイオード回路８を有する。バリスタ回路１８は、バリスタ７および第１コンデンサ６の並列回路を有する。ダイオード回路８は、第２コンデンサ９、第１ツェナーダイオード１１および第２ツェナーダイオード１２の直列回路を有する。第１ツェナーダイオード１１のアノードは、第２コンデンサ９を介して第２ツェナーダイオード１２のアノードに接続される。バリスタ回路１８およびダイオード回路８は、主開閉部１に並列接続される。ダイオード回路８における雷サージに対する応答時間は、バリスタ７における前記雷サージに対する応答時間よりも短い。【選択図】図１
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【特許請求の範囲】
【請求項１】
交流電源から負荷への給電路に設ける主開閉部を備えた負荷制御装置であって、半導体スイッチング素子を有する前記主開閉部と、前記主開閉部のオンオフを制御する制御回路と、前記半導体スイッチング素子に過電圧が印加されるのを抑制する保護回路とを備え、前記保護回路は、バリスタ回路とダイオード回路とを有し、前記バリスタ回路は、バリスタおよび第１コンデンサの並列回路を有し、前記ダイオード回路は、第２コンデンサ、第１ツェナーダイオードおよび第２ツェナーダイオードの直列回路を有し、前記第１ツェナーダイオードのアノード側は、前記第２コンデンサを介して、前記第２ツェナーダイオードのアノード側に接続され、前記バリスタ回路および前記ダイオード回路の各々は、前記主開閉部に並列接続されており、前記ダイオード回路における雷サージに対する応答時間は、前記バリスタにおける前記雷サージに対する応答時間よりも短いことを特徴とする負荷制御装置。
【請求項２】
前記第１ツェナーダイオードのツェナー電圧は、前記第２ツェナーダイオードのツェナー電圧と同じ大きさで、且つ、前記バリスタのバリスタ電圧よりも小さく、且つ、前記交流電源からの交流電圧の波高値よりも大きく、前記バリスタ電圧は、前記半導体スイッチング素子の耐圧よりも小さいことを特徴とする請求項１記載の負荷制御装置。
【請求項３】
前記第２コンデンサの静電容量は、前記第１ツェナーダイオードおよび前記第２ツェナーダイオードと前記第２コンデンサとで決まる時定数が、前記バリスタの前記応答時間よりも短くなるように、設定されることを特徴とする請求項１または請求項２記載の負荷制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷制御装置に関するものである。
【背景技術】
【０００２】
従来から、図８に示す構成を有する負荷制御装置６０が提案されている（特許文献１）。
【０００３】
負荷制御装置６０は、主開閉部６１と、整流部６２と、制御部６３と、第１電源部６４と、第２電源部７１と、第３電源部６５とを備えている。特許文献１には、負荷制御装置６０が、交流電源６９から負荷７０への給電路に設けられている旨が記載されている。
【０００４】
主開閉部６１は、負荷７０に対して電源の供給を制御する。また、主開閉部６１は、トランジスタ構造のスイッチ素子６６を有している。制御部６３は、上述の負荷制御装置６０の全体を制御する。第１電源部６４は、制御部６３に安定した電源を供給する。第２電源部７１は、負荷７０への電力停止状態のときに第１電源部６４へ電力を供給する。第３電源部６５は、負荷７０への電力供給が行われているときに第１電源部６４へ電力を供給する。特許文献１には、制御部６３が、主開閉部６１を導通または非導通とさせる旨が記載されている。また、特許文献１には、主開閉部６１に、バリスタ６７が並列接続されている旨が記載されている。そして、特許文献１には、バリスタ６７に、コンデンサ６８が並列接続されている旨が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４６５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
負荷制御装置６０では、バリスタ６７を主開閉部６１に並列接続しているので、例えば、負荷制御装置６０に雷サージ電圧が印加されたとき、主開閉部６１のスイッチ素子６６に流れる雷サージ電流を、バリスタ６７に分流することが可能となる。
【０００７】
しかしながら、バリスタ６７は、一般的に、雷サージに対する応答時間が１μｓ〜数μｓである。このため、負荷制御装置６０では、雷サージ電圧が印加されたとき、バリスタ６７に雷サージ電流が分流する前に、スイッチ素子６６がサージ破壊する可能性がある。
【０００８】
本発明は上記事由に鑑みて為されたものであり、その目的は、雷サージに起因する半導体スイッチング素子のサージ破壊を抑制可能な負荷制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の負荷制御装置は、交流電源から負荷への給電路に設ける主開閉部を備えた負荷制御装置であって、半導体スイッチング素子を有する前記主開閉部と、前記主開閉部のオンオフを制御する制御回路と、前記半導体スイッチング素子に過電圧が印加されるのを抑制する保護回路とを備え、前記保護回路は、バリスタ回路とダイオード回路とを有し、前記バリスタ回路は、バリスタおよび第１コンデンサの並列回路を有し、前記ダイオード回路は、第２コンデンサ、第１ツェナーダイオードおよび第２ツェナーダイオードの直列回路を有し、前記第１ツェナーダイオードのアノード側は、前記第２コンデンサを介して、前記第２ツェナーダイオードのアノード側に接続され、前記バリスタ回路および前記ダイオード回路の各々は、前記主開閉部に並列接続されており、前記ダイオード回路における雷サージに対する応答時間は、前記バリスタにおける前記雷サージに対する応答時間よりも短いことを特徴とする。
【００１０】
この負荷制御装置において、前記第１ツェナーダイオードのツェナー電圧は、前記第２ツェナーダイオードのツェナー電圧と同じ大きさで、且つ、前記バリスタのバリスタ電圧よりも小さく、且つ、前記交流電源からの交流電圧の波高値よりも大きく、前記バリスタ電圧は、前記半導体スイッチング素子の耐圧よりも小さいことが好ましい。
【００１１】
この負荷制御装置において、前記第２コンデンサの静電容量は、前記第１ツェナーダイオードおよび前記第２ツェナーダイオードと前記第２コンデンサとで決まる時定数が、前記バリスタの前記応答時間よりも短くなるように、設定されることが好ましい。
【発明の効果】
【００１２】
本発明の負荷制御装置においては、雷サージに起因する半導体スイッチング素子のサージ破壊を抑制可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施形態１の負荷制御装置の回路図である。
【図２】実施形態１の負荷制御装置の動作説明図である。
【図３】比較例の負荷制御装置の回路図である。
【図４】比較例の負荷制御装置に関し、雷サージ試験の説明図である。
【図５】比較例の負荷制御装置の動作説明図である。
【図６】実施形態２の負荷制御装置の回路図である。
【図７】実施形態２の負荷制御装置の動作説明図である。
【図８】従来例の負荷制御装置の回路図である。
【発明を実施するための形態】
【００１４】
（実施形態１）
以下、本実施形態の負荷制御装置について、図１を参照しながら説明する。
【００１５】
本実施形態の負荷制御装置１０は、交流電源２０から負荷２１への給電路に設ける主開閉部１を備えたものである。なお、交流電源２０は、例えば、商用電源である。また、負荷２１は、例えば、照明負荷である。また、主開閉部１は、上記給電路を開閉するものである。
【００１６】
負荷制御装置１０は、上述の主開閉部１と、制御回路４と、保護回路５とを備えている。
【００１７】
主開閉部１は、２個の半導体スイッチング素子１７，１７を有している。半導体スイッチング素子１７としては、例えば、エンハンスメント型（ノーマリオフ型）のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いることができる。本実施形態では、２個の半導体スイッチング素子１７，１７が、互いのソース電極同士を接続して逆直列接続されている。また、本実施形態では、各半導体スイッチング素子１７の耐圧が、互いに等しくなるように設定されている。なお、本実施形態では、各半導体スイッチング素子１７のソース電極同士を接続しているが、各半導体スイッチング素子１７のドレイン電極同士を接続してもよい。また、本実施形態では、主開閉部１として、例えば、双方向半導体スイッチング素子を用いてもよい。双方向半導体スイッチング素子とは、２個の主端子と、これら２個の主端子間に流れる電流の向きを制御するための２個の制御端子とを備えたものである。また、本実施形態では、２個の半導体スイッチング素子１７，１７を逆直列接続しているが、２個の半導体スイッチング素子１７，１７を逆並列接続してもよい。
【００１８】
制御回路４は、主開閉部１と電気的に接続されている。具体的に説明すると、制御回路４は、各半導体スイッチング素子１７のゲート電極と電気的に接続されている。
【００１９】
また、制御回路４は、主開閉部１のオンオフを制御する。制御回路４は、主開閉部１をオンさせることで上記給電路を閉成させる。また、制御回路４は、主開閉部１をオフさせることで上記給電路を開成させる。この制御回路４は、例えば、マイクロコンピュータに適宜のプログラムを搭載することにより構成することができる。プログラムは、例えば、マイクロコンピュータに予め設けられたメモリ（図示せず）に記憶されている。
【００２０】
保護回路５は、各半導体スイッチング素子１７に過電圧が印加されるのを抑制する。また、保護回路５は、バリスタ回路１８と第１ダイオード回路８とを有している。
【００２１】
バリスタ回路１８は、バリスタ７および第１コンデンサ６の並列回路を有している。また、バリスタ回路１８は、主開閉部１に並列接続されている。
【００２２】
第１ダイオード回路８は、第２コンデンサ９と２個のツェナーダイオード１１，１２とを有している。なお、本実施形態では、ツェナーダイオード１１およびツェナーダイオード１２が、第１ツェナーダイオードおよび第２ツェナーダイオードを構成している。
【００２３】
また、第１ダイオード回路８は、第２コンデンサ９、第１ツェナーダイオード１１および第２ツェナーダイオード１２の直列回路を有している。
【００２４】
第１ツェナーダイオード１１のアノード側は、第２コンデンサ９を介して、第２ツェナーダイオード１２のアノード側に接続されている。本実施形態では、各ツェナーダイオード１１，１２のツェナー電圧が、互いに等しくなるように設定されている。
【００２５】
第１ダイオード回路８は、主開閉部１に並列接続されている。
【００２６】
また、負荷制御装置１０は、整流平滑回路２と、電源回路３とを備えている。
【００２７】
整流平滑回路２は、交流電源２０から負荷２１への給電路に設けられる。この整流平滑回路２は、交流電源２０からの交流電圧を整流および平滑する。整流平滑回路２は、例えば、４個のダイオードにより構成されたダイオードブリッジ（図示せず）と、平滑コンデンサ（図示せず）とで構成することができる。
【００２８】
電源回路３は、整流平滑回路２と電気的に接続されている。また、電源回路３は、制御回路４と電気的に接続されている。
【００２９】
電源回路３は、整流平滑回路２により整流および平滑された直流電圧から所定の直流電圧を生成して制御回路４に供給する。電源回路３としては、例えば、ＤＣ／ＤＣコンバータなどを用いることができる。
【００３０】
ところで、本実施形態の負荷制御装置１０では、第１ダイオード回路８における雷サージに対する応答時間を、バリスタ７における雷サージに対する応答時間よりも短く設定してある。具体的に説明すると、負荷制御装置１０では、各ツェナーダイオード１１，１２のツェナー電圧を、バリスタ７のバリスタ電圧よりも小さく、且つ、交流電源２０からの交流電圧の波高値よりも大きく設定している。また、負荷制御装置１０では、バリスタ７のバリスタ電圧を、各半導体スイッチング素子１７の耐圧よりも小さく設定している。
【００３１】
また、負荷制御装置１０では、第２コンデンサ９の静電容量を、第１ツェナーダイオード１１および第２ツェナーダイオード１２と第２コンデンサ９とで決まる時定数が、バリスタ７における雷サージに対する応答時間よりも短くなるように、設定してある。
【００３２】
以下、本実施形態の負荷制御装置１０において交流電源２０からの交流電圧に雷サージ電圧が重畳されたときの動作について、図２に基づいて説明するが、各半導体スイッチング素子１７がオフ状態であるものとして説明する。ここにおいて、図２は、交流電源２０からの交流電圧に雷サージ電圧が重畳されたときに関し、回路シミュレータを用いて求めた負荷制御装置１０の特性例を表している。また、図２中の左側の縦軸は、電圧値を表している。また、図２中の右側の縦軸は、電流値を表している。また、図２中の横軸は、交流電源２０からの交流電圧に雷サージ電圧が重畳されたときからの時間を表している。また、図２中の（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、主開閉部１に印加された電圧、負荷２１に流れる電流、主開閉部１に流れる電流、バリスタ７に流れる電流、第１ダイオード回路８に流れる電流をそれぞれ表している。また、上記回路シミュレータでは、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、雷サージ電圧を、＋１ｋＶに設定している。また、上記回路シミュレータでは、交流電源２０からの交流電圧に雷サージ電圧を重畳させる条件として、ノーマルモード印加としている。また、上記回路シミュレータでは、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、交流電源２０からの交流電圧（本実施形態では、２００Ｖ）に雷サージ電圧を同期させる位相角を、＋９０°に設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波頭長を、１．２μｓに設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波尾長を、５０μｓに設定している。また、上記回路シミュレータでは、図２中の０μｓの時点で、交流電源２０からの交流電圧に雷サージ電圧を重畳している。なお、規約波頭長および規約波尾長は、例えば、ＩＥＣ６１０００−４−５−ＥＤ．２に定義されている。また、ノーマルモード印加については、例えば、ＩＥＣ６１０００−４−５−ＥＤ．２に例示されている。
【００３３】
本実施形態の負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、図２に示すように、主開閉部１、第１ダイオード回路８、バリスタ７という順番で電流が流れる。具体的に説明すると、負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、図２中の（ａ）に示すように、主開閉部１に印加された電圧（主開閉部１の両端電圧）が上昇する。これにより、負荷制御装置１０では、主開閉部１の各半導体スイッチング素子１７がオフ状態からオン状態となり、主開閉部１に電流（雷サージ電流）が流れる（図２中の（ｃ）参照）。本実施形態では、＋１ｋＶの雷サージ電圧が印加されると、主開閉部１に印加された電圧が、略３００Ｖ程度、上昇する。
【００３４】
第１ダイオード回路８では、＋１ｋＶの雷サージ電圧が印加された場合、主開閉部１に印加された電圧が上昇すると、主開閉部１に流れる雷サージ電流に対して順方向である第２ツェナーダイオード１２のツェナー電圧が、低下する。本実施形態では、主開閉部１に印加された電圧が上昇すると、第２ツェナーダイオード１２のツェナー電圧が、１Ｖ程度、低下する。
【００３５】
また、第１ダイオード回路８では、＋１ｋＶの雷サージ電圧が印加された場合、主開閉部１に印加された電圧が上昇すると、主開閉部１に流れる雷サージ電流に対して逆方向である第１ツェナーダイオード１１の両端間に、主開閉部１の両端電圧が印加される。そして、第１ダイオード回路８では、主開閉部１の両端電圧が第１ツェナーダイオード１１のツェナー電圧よりも大きくなったとき、第１ツェナーダイオード１１に電流（ツェナー電流）が流れる（図２中の（ｅ）参照）。これにより、本実施形態の負荷制御装置１０では、主開閉部１に流れる雷サージ電流を、第１ダイオード回路８に分流することが可能となる。
【００３６】
また、第１ダイオード回路８では、第１ツェナーダイオード１１にツェナー電流が流れると、第２コンデンサ９に電荷が蓄積され、第２コンデンサ９が充電される。そして、第１ダイオード回路８では、第２コンデンサ９が満充電されると、第１ツェナーダイオード１１に流れるツェナー電流が、第２コンデンサ９が満充電された時のツェナー電流の電流値以上流れなくなる。なお、第１ツェナーダイオード１１に流れるツェナー電流の波高値は、１０Ａである。また、第１ツェナーダイオード１１に流れるツェナー電流の波高値は、第２コンデンサ９に蓄積される電荷量によって決まる。要するに、第１ツェナーダイオード１１に流れるツェナー電流の波高値は、第２コンデンサ９の静電容量によって決まる。
【００３７】
負荷制御装置１０では、第２コンデンサ９の静電容量を、第１ダイオード回路８に流れる電流の電流値が規定値（本実施形態では、１０Ａ）以下となるように設定することによって、第１ダイオード回路８が故障するのを抑制することが可能となる。
【００３８】
また、本実施形態の負荷制御装置１０では、＋１ｋＶの雷サージ電圧が印加された場合、主開閉部１に印加された電圧が上昇すると、第１ツェナーダイオード１１にツェナー電流が流れた後で、主開閉部１の両端電圧がバリスタ７のバリスタ電圧よりも大きくなったとき、バリスタ７に電流（バリスタ電流）が流れる（図２中の（ｄ）参照）。これにより、本実施形態の負荷制御装置１０では、主開閉部１に流れる雷サージ電流を、バリスタ回路１８にも分流することが可能となる。
【００３９】
また、負荷制御装置１０では、バリスタ７にバリスタ電流が流れると、バリスタ７のインピーダンスが、主開閉部１および第１ダイオード回路８それぞれのインピーダンスよりも小さくなる。これにより、負荷制御装置１０では、主開閉部１に流れる雷サージ電流のほとんどを、バリスタ７に分流することが可能となる。よって、本実施形態の負荷制御装置１０では、雷サージ電圧が印加されたとき、各半導体スイッチング素子１７のサージ破壊（具体的には、アバランシェ破壊、または絶縁破壊）を抑制することが可能となる。
【００４０】
また、負荷制御装置１０では、第１ダイオード回路８における雷サージに対する応答時間を、バリスタ７における雷サージに対する応答時間よりも短くしている。これにより、負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、バリスタ７が応答する前に、第１ダイオード回路８を応答させることが可能となる。よって、負荷制御装置１０では、図８に示す構成を有する従来例の負荷制御装置６０に比べて、各半導体スイッチング素子１７のサージ破壊を抑制することが可能となる。
【００４１】
また、負荷制御装置１０では、各ツェナーダイオード１１，１２のツェナー電圧と、バリスタ７のバリスタ電圧とを、交流電源２０からの交流電圧の波高値よりも大きく設定している。これにより、負荷制御装置１０では、雷サージ電圧が印加されない場合、第１ダイオード回路８およびバリスタ回路１８が誤って動作するのを防止することが可能となる。
【００４２】
ここにおいて、負荷制御装置１０では、−１ｋＶの雷サージ電圧が印加された場合、主開閉部１に印加された電圧が上昇すると、第２ツェナーダイオード１２の両端間に、主開閉部１の両端電圧が印加される。また、負荷制御装置１０では、主開閉部１の両端電圧が第２ツェナーダイオード１２のツェナー電圧よりも大きくなったとき、第２ツェナーダイオード１２にツェナー電流が流れる。よって、本実施形態の負荷制御装置１０では、−１ｋＶの雷サージ電圧が印加された場合であっても、主開閉部１に流れる雷サージ電流を、第１ダイオード回路８に分流することが可能となる。
【００４３】
本願発明者らは、図３に示す構成を有する比較例の負荷制御装置３０を考えた。なお、負荷制御装置３０は、負荷制御装置１０における第１ダイオード回路８を備えていない点のみが、負荷制御装置１０と相違する。
【００４４】
また、本願発明者らは、図４に示すように、雷サージを擬似的に発生する雷サージ試験機３１を用いて、負荷制御装置３０に雷サージ電圧を印加する雷サージ試験を行った。なお、上述の雷サージ試験では、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、雷サージ電圧を＋１ｋＶに設定している。また、上述の雷サージ試験では、交流電源２０からの交流電圧に雷サージ電圧を重畳する方法として、ノーマルモード印加を用いている。また、上述の雷サージ試験では、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、交流電源２０からの交流電圧に雷サージ電圧を同期させる位相角を＋９０°に設定している。
【００４５】
また、本願発明者らは、上述の雷サージ試験における負荷制御装置３０の特性例を、図５に表している。ここにおいて、図５中の（ｆ）、（ｇ）、（ｈ）、（ｉ）は、主開閉部１に印加された電圧、負荷２１に流れる電流、バリスタ７に流れる電流、主開閉部１に流れる電流をそれぞれ表している。また、上述の雷サージ試験では、図５中の０μｓの時点で、交流電源２０からの交流電圧（本実施形態では、２００Ｖ）に雷サージ電圧を重畳している。
【００４６】
比較例の負荷制御装置３０では、雷サージ試験機３１により雷サージ電圧が印加されると、図５に示すように、主開閉部１、バリスタ７という順番で電流が流れる。また、負荷制御装置３０では、主開閉部１に流れる雷サージ電流を、バリスタ７に分流することが可能となっている。
【００４７】
しかしながら、比較例の負荷制御装置３０では、雷サージ電圧が印加されたとき、主開閉部１に流れる雷サージ電流が、図５中の（ｉ）に示すように、負荷制御装置１０における主開閉部１に流れる雷サージ電流（図２中の（ｃ）参照）に比べて、大きくなる。
【００４８】
これに対して、本実施形態の負荷制御装置１０では、第１ダイオード回路８を主開閉部１に並列接続している。また、負荷制御装置１０では、第１ダイオード回路８における雷サージに対する応答時間を、バリスタ７における雷サージに対する応答時間よりも短くしている。これにより、本実施形態の負荷制御装置１０では、雷サージ電圧が印加されたとき、主開閉部１に流れる雷サージ電流を、図２中の（ｃ）に示すように、負荷制御装置３０における主開閉部１に流れる雷サージ電流（図５中の（ｉ）参照）に比べて、小さくすることが可能となる。よって、負荷制御装置１０では、比較例の負荷制御装置３０に比べて、各半導体スイッチング素子１７のサージ破壊を抑制することが可能となる。
【００４９】
また、負荷制御装置１０では、第１ダイオード回路８のサージ耐量を確保するために、主開閉部１に流れる雷サージ電流が第１ダイオード回路８に分流される時間を、数μｓ程度に設定してある。本実施形態では、主開閉部１に流れる雷サージ電流が第１ダイオード回路８に分流される時間を、第１ダイオード回路８のインピーダンスにより設定している。具体的に説明すると、本実施形態では、主開閉部１に流れる雷サージ電流が第１ダイオード回路８に分流される時間を、第１ダイオード回路８の時定数（第２コンデンサ９の静電容量と、各ツェナーダイオード１１，１２の合成抵抗との積）により設定している。
【００５０】
なお、本実施形態では、半導体スイッチング素子１７として、ＭＯＳＦＥＴを用いているが、これを特に限定するものではなく、例えば、ＪＦＥＴ（Junction Field Effect Transistor）、ＨＦＥＴ（Heterojunction Field Effect Transistor）などを用いてもよい。また、本実施形態では、負荷２１として、照明負荷を用いているが、これを特に限定するものではない。また、本実施形態では、第１ダイオード回路８における３個の素子を、第１ツェナーダイオード１１、第２コンデンサ９、第２ツェナーダイオード１２の順序で構成しているが、この順序を特に限定するものではない。
【００５１】
以上説明した本実施形態の負荷制御装置１０は、交流電源２０から負荷２１への給電路に設ける主開閉部１を備えたものである。負荷制御装置１０は、半導体スイッチング素子１７を有する主開閉部１と、主開閉部１のオンオフを制御する制御回路４と、半導体スイッチング素子１７に過電圧が印加されるのを抑制する保護回路５とを備えている。保護回路５は、バリスタ回路１８とダイオード回路（第１ダイオード回路）８とを有している。バリスタ回路１８は、バリスタ７および第１コンデンサ６の並列回路を有している。ダイオード回路８は、第２コンデンサ９、第１ツェナーダイオード１１および第２ツェナーダイオード１２の直列回路を有している。第１ツェナーダイオード１１のアノード側は、第２コンデンサ９を介して、第２ツェナーダイオード１２のアノード側に接続されている。バリスタ回路１８およびダイオード回路８の各々は、主開閉部１に並列接続されている。ダイオード回路８における雷サージに対する応答時間は、バリスタ７における雷サージに対する応答時間よりも短い。これにより、本実施形態の負荷制御装置１０では、図８に示す構成を有する従来例の負荷制御装置６０に比べて、各半導体スイッチング素子１７のサージ破壊を抑制することが可能となる。
【００５２】
（実施形態２）
本実施形態の負荷制御装置１０の基本構成は、実施形態１と同じであり、図６に示すように、保護回路５が、第２ダイオード回路１３を備えている点などが実施形態１と相違する。なお、本実施形態では、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。
【００５３】
第２ダイオード回路１３は、第３コンデンサ１４と、２個のツェナーダイオード１５，１６とを有している。なお、本実施形態では、ツェナーダイオード１５およびツェナーダイオード１６が、第３ツェナーダイオードおよび第４ツェナーダイオードを構成している。
【００５４】
また、第２ダイオード回路１３は、第３コンデンサ１４、第３ツェナーダイオード１５および第４ツェナーダイオード１６の直列回路を有している。
【００５５】
第３ツェナーダイオード１５のアノード側は、第３コンデンサ１４を介して、第４ツェナーダイオード１６のアノード側に接続されている。本実施形態では、各ツェナーダイオード１５，１６のツェナー電圧が、互いに等しくなるように設定されている。
【００５６】
第２ダイオード回路１３は、主開閉部１に並列接続されている。
【００５７】
本実施形態の負荷制御装置１０では、各ツェナーダイオード１５，１６のツェナー電圧を、バリスタ７のバリスタ電圧よりも小さく、且つ、交流電源２０からの交流電圧の波高値よりも大きく設定してある。
【００５８】
また、負荷制御装置１０では、第２ダイオード回路１３における雷サージに対する応答時間を、第１ダイオード回路８における雷サージに対する応答時間よりも短く設定してある。具体的に説明すると、負荷制御装置１０では、第３ツェナーダイオード１５および第４ツェナーダイオード１６のツェナー電圧を、第１ツェナーダイオード１１および第２ツェナーダイオード１２のツェナー電圧よりも小さく設定してある。
【００５９】
以下、本実施形態の負荷制御装置１０において交流電源２０からの交流電圧に雷サージ電圧が重畳されたときの動作について、図７に基づいて説明するが、各半導体スイッチング素子１７がオフ状態であるものとして説明する。また、以下では、第２ダイオード回路１３の動作が、第１ダイオード回路８の動作と同じであるため、負荷制御装置１０において交流電源２０からの交流電圧に雷サージ電圧が重畳されたときの動作を簡単に説明する。ここにおいて、図７は、交流電源２０からの交流電圧に雷サージ電圧が重畳されたときに関し、回路シミュレータを用いて求めた負荷制御装置１０の特性例を表している。また、図７中の左側の縦軸は、電圧値を表している。また、図７中の右側の縦軸は、電流値を表している。また、図７中の横軸は、交流電源２０からの交流電圧に雷サージ電圧が重畳されたときからの時間を表している。また、図７中の（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）、（ｏ）は、主開閉部１に印加された電圧、負荷２１に流れる電流、バリスタ７に流れる電流、主開閉部１に流れる電流、第２ダイオード回路１３に流れる電流、第１ダイオード回路８に流れる電流をそれぞれ表している。また、上記回路シミュレータでは、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、雷サージ電圧を、＋１ｋＶに設定している。また、上記回路シミュレータでは、交流電源２０からの交流電圧に雷サージ電圧を重畳させる条件として、ノーマルモード印加としている。また、上記回路シミュレータでは、ＩＥＣ６０６６９−２−１−１９９６に規定された規格に準じて、交流電源２０からの交流電圧（本実施形態では、２００Ｖ）に雷サージ電圧を同期させる位相角を、＋９０°に設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波頭長を、１．２μｓに設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波尾長を、５０μｓに設定している。また、上記回路シミュレータでは、図７中の０μｓの時点で、交流電源２０からの交流電圧に雷サージ電圧を重畳している。
【００６０】
本実施形態の負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、図７に示すように、主開閉部１、第２ダイオード回路１３、第１ダイオード回路８、バリスタ７という順番で電流が流れる。具体的に説明すると、負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、図７中の（ｊ）に示すように、主開閉部１に印加された電圧（主開閉部１の両端電圧）が上昇する。これにより、負荷制御装置１０では、主開閉部１の各半導体スイッチング素子１７がオフ状態からオン状態となり、主開閉部１に雷サージ電流が流れる（図７中の（ｍ）参照）。本実施形態では、＋１ｋＶの雷サージ電圧が印加されると、主開閉部１に印加された電圧が、略３００Ｖ程度、上昇する。
【００６１】
また、負荷制御装置１０では、第２ダイオード回路１３における雷サージに対する応答時間を、第１ダイオード回路８における雷サージに対する応答時間よりも短く設定しているので、主開閉部１に印加された電圧が上昇すると、主開閉部１に流れる雷サージ電流が、第２ダイオード回路１３に分流する（図７中の（ｎ）参照）。本実施形態では、主開閉部１に流れる雷サージ電流が第２ダイオード回路１３に分流される時間を、１μｓ未満に設定してある。
【００６２】
また、負荷制御装置１０では、第２ダイオード回路１３に電流が流れると、第３コンデンサ１４に電荷が蓄積され、第３コンデンサ１４が充電される。そして、負荷制御装置１０では、第３コンデンサ１４が満充電されると、第２ダイオード回路１３に流れる電流が、第３コンデンサ１４が満充電された時の電流の電流値以上流れなくなる。
【００６３】
また、負荷制御装置１０では、第１ダイオード回路８における雷サージに対する応答時間を、第２ダイオード回路１３における雷サージに対する応答時間よりも長く、且つ、バリスタ７における雷サージに対する応答時間よりも短く設定しているので、主開閉部１に流れる雷サージ電流が、第１ダイオード回路８にも分流する（図７中の（ｏ）参照）。
【００６４】
また、負荷制御装置１０では、第１ダイオード回路８に電流が流れた後で、主開閉部１の両端電圧がバリスタ７のバリスタ電圧よりも大きくなったとき、主開閉部１に流れる雷サージ電流が、バリスタ回路１８にも分流する（図７中の（ｌ）参照）。そして、負荷制御装置１０では、バリスタ７にバリスタ電流が流れると、バリスタ７のインピーダンスが、主開閉部１および各ダイオード回路８，１３それぞれのインピーダンスよりも小さくなる。これにより、負荷制御装置１０では、主開閉部１に流れる雷サージ電流のほとんどを、バリスタ７に分流することが可能となる。よって、本実施形態の負荷制御装置１０では、雷サージ電圧が印加されたとき、主開閉部１に流れる雷サージ電流を、バリスタ７により吸収することが可能となるので、各半導体スイッチング素子１７のサージ破壊を抑制することが可能となる。
【００６５】
本実施形態の負荷制御装置１０では、第２ダイオード回路１３における雷サージに対する応答時間を、第１ダイオード回路８における雷サージに対する応答時間よりも短く設定しているので、例えば、雷サージ電圧が印加されたとき、第１ダイオード回路８が応答する前に、第２ダイオード回路１８を応答させることが可能となる。これにより、負荷制御装置１０では、実施形態１に比べて、各半導体スイッチング素子１７のサージ破壊をより抑制することが可能となる。
【００６６】
また、負荷制御装置１０では、各ツェナーダイオード１５，１６のツェナー電圧を、交流電源２０からの交流電圧の波高値よりも大きく設定しているので、雷サージ電圧が印加されない場合、第２ダイオード回路１３が誤って動作するのを防止することが可能となる。
【００６７】
ここにおいて、本実施形態では、第３ツェナーダイオード１５および第４ツェナーダイオード１６のツェナー電圧を、第１ツェナーダイオード１１および第２ツェナーダイオード１２のツェナー電圧よりも小さく設定しているが、これに限らず、第１ツェナーダイオード１１および第２ツェナーダイオード１２のツェナー電圧と同じ大きさに設定してもよい。ただし、各ツェナーダイオード１１，１２，１５，１６のツェナー電圧は、各ダイオード回路８，１３における雷サージに対する応答時間を、バリスタ７における雷サージに対する応答時間よりも短くするために、バリスタ７のバリスタ電圧よりも小さく、且つ、交流電源２０からの交流電圧の波高値よりも大きく設定する必要がある。
【００６８】
以上説明した本実施形態の負荷制御装置１０では、保護回路５が、バリスタ回路１８と、２個のダイオード回路８，１３とを有している。また、負荷制御装置１０では、第２ダイオード回路１３を、主開閉部１に並列接続している。また、負荷制御装置１０では、第２ダイオード回路１３における雷サージに対する応答時間を、第１ダイオード回路８における雷サージに対する応答時間よりも短く設定している。これにより、本実施形態の負荷制御装置１０では、例えば、雷サージ電圧が印加されたとき、第１ダイオード回路８が応答する前に、第２ダイオード回路１８を応答させることが可能となる。よって、負荷制御装置１０では、実施形態１に比べて、各半導体スイッチング素子１７のサージ破壊をより抑制することが可能となる。
【００６９】
また、本実施形態の負荷制御装置１０では、保護回路５が、２個のダイオード回路８，１３を有し、第２ダイオード回路１３における雷サージに対する応答時間を、第１ダイオード回路８における雷サージに対する応答時間よりも短く設定している。これにより、本実施形態の負荷制御装置１０では、実施形態１に比べて、各半導体スイッチ素子１７のサージ破壊をより抑制しながらも、保護回路５のサージ破壊を抑制することが可能となる。なお、本実施形態では、ダイオード回路の個数を、２個としているが、これに限らず、３個以上であってもよい。
【符号の説明】
【００７０】
１  主開閉部
４  制御回路
５  保護回路
６  第１コンデンサ
７  バリスタ
８  第１ダイオード回路（ダイオード回路）
９  第２コンデンサ
１０  負荷制御装置
１１  第１ツェナーダイオード
１２  第２ツェナーダイオード
１７  半導体スイッチング素子
１８  バリスタ回路
２０  交流電源
２１  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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