(57)【要約】【課題】コントローラが制御対象とする半導体装置の数が増加すれば、ＲＹ／ＢＹ信号を受け付けるための端子の数が増加する。端子数の増加は、メモリコントローラの基板面積やコストに影響する。そのため、半導体装置を制御するコントローラにおける端子であって、半導体装置の動作状態を通知するための信号を受け付ける端子の数を減ずる半導体装置を提供する。【解決手段】半導体装置は、他の半導体装置の動作状態を示す第１の信号に基づいて、自身の動作状態を示す第２の信号を外部に出力する。【選択図】図１
2014126969.tif 000002
【特許請求の範囲】
【請求項１】
他の半導体装置の動作状態を示す第１の信号に基づいて、自身の動作状態を示す第２の信号を外部に出力することを特徴とする半導体装置。
【請求項２】
前記第１の信号が第１の動作状態を示す場合、かつ、自身の動作状態が前記第１の状態の場合には、前記第２の信号を出力し、自身の動作状態が第２の状態の場合には、前記第１の信号が示す状態に関わらず、前記第２の信号を非出力とする請求項１の半導体装置。
【請求項３】
前記第１の信号が前記第２の動作状態を示す場合には、自身の動作状態に関わらず、前記第２の信号を非出力とする請求項２の半導体装置。
【請求項４】
前記第１の信号と、内部で生成される信号であって、自身の動作状態を示す第３の信号と、を論理積演算することで得られる信号を、前記第２の信号とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
メモリセルと、
前記メモリセルに対するアクセスを制御する制御回路と、
を備え、
前記制御回路は、前記メモリセルに対するプログラム動作、消去動作又はリード動作のいずれかを実行中に、前記第３の信号を生成する請求項４の半導体装置。
【請求項６】
他の半導体装置の動作状態を示す第１の信号を受け付ける入力端子と、
前記第１の信号に基づいて、自身の動作状態を示す第２の信号を生成すると共に、前記第２の信号を出力端子から出力する回路と、
を備える複数の半導体装置と、
前記複数の半導体装置のそれぞれの前記入力端子と前記出力端子を直列に接続することで、前記複数の半導体装置は縦続接続され、前記縦続接続された複数の半導体装置のうち、最終段の半導体装置が出力する前記第２の信号に基づいて、前記複数の半導体装置に対するデータ転送を制御するコントローラと、
を含むことを特徴とする情報処理システム。
【請求項７】
前記複数の半導体装置は、少なくとも２以上の半導体装置を含む複数のグループに区分けされ、且つ、前記区分けされたグループに含まれる複数の半導体装置は前記縦続接続され、
前記コントローラは、前記区分けされたグループに含まれ、且つ、前記縦続接続された半導体装置のうち、最終段の半導体装置が出力する前記第２の信号に基づいて、前記第２の信号を出力するグループに含まれる複数の半導体装置に対するデータ転送を制御する請求項６の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び情報処理システムに関する。特に、動作状態を外部に通知する端子を備える半導体装置及びその半導体装置を含む情報処理システムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体装置は、チップ内部の動作状態（例えば、プログラム動作中／消去動作中／リード動作中）を外部に通知するための出力端子を備えている。このような出力端子は、通常、レディー／ビジー端子（ＲＹ／ＢＹ端子）と表記される。
【０００３】
半導体装置を制御するメモリコントローラは、ＲＹ／ＢＹ端子から出力される信号に基づいて、半導体装置におけるプログラム動作等が完了したか否かを把握する。つまり、メモリコントローラは、半導体装置における実行中の動作が完了したことを認識した後に、次の動作を半導体装置に指示する。
【０００４】
ここで、特許文献１及び２において、複数の半導体メモリと、その制御を行うメモリコントローラを含むシステムが開示されている。特許文献１及び２が開示するシステムにおける半導体メモリは、それぞれ、ＲＹ／ＢＹ端子を備えており、メモリコントローラは、これらのＲＹ／ＢＹ端子から供給されるＲＹ／ＢＹ信号に基づいて、複数の半導体メモリに対するデータ転送を制御する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−０４６８５４号公報
【特許文献２】特開２０１１−０１８２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００７】
上述したように、特許文献１及び２が開示するシステムは、半導体メモリのＲＹ／ＢＹ端子がメモリコントローラに対して独立に設けられている。換言するならば、メモリコントローラは、それぞれの半導体メモリが出力するＲＹ／ＢＹ信号を受け付ける必要がある。しかし、このような構成では、メモリコントローラにおけるＲＹ／ＢＹ信号を受け付けるための端子が数多く必要となる。例えば、特許文献１の図３に示されるシステムにおいては、メモリコントローラには、ＲＹ／ＢＹ信号を受け付けるための端子が２本、必要である。また、特許文献２の図１に示されるシステムにおいても、同様に、ＲＹ／ＢＹ信号を受け付けるための端子が２本、必要である。
【０００８】
特許文献１及び２が開示するように、メモリコントローラが制御対象とする半導体メモリの数が少ない場合には、ＲＹ／ＢＹ信号を受け付けるための端子の数が多くなることの影響は軽微である。しかし、メモリコントローラが制御対象とする半導体メモリの数が増加すれば、ＲＹ／ＢＹ信号を受け付けるための端子の増加が問題となる。端子数の増加は、メモリコントローラの基板面積やコストに直接、影響するためである。そのため、メモリコントローラにおける端子であって、半導体装置の動作状態を通知するための信号を受け付ける端子の数を減ずる半導体装置及び情報処理システムが、望まれる。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、他の半導体装置の動作状態を示す第１の信号に基づいて、自身の動作状態を示す第２の信号を外部に出力する半導体装置が提供される。
【００１０】
本発明の第２の視点によれば、他の半導体装置の動作状態を示す第１の信号を受け付ける入力端子と、前記第１の信号に基づいて、自身の動作状態を示す第２の信号を生成すると共に、前記第２の信号を出力端子から出力する回路と、を備える複数の半導体装置と、前記複数の半導体装置のそれぞれの前記入力端子と前記出力端子を直列に接続することで、前記複数の半導体装置は縦続接続され、前記縦続接続された複数の半導体装置のうち、最終段の半導体装置が出力する前記第２の信号に基づいて、前記複数の半導体装置に対するデータ転送を制御するコントローラと、を含む情報処理システムが提供される。
【発明の効果】
【００１１】
本発明の各視点によれば、半導体装置を制御するコントローラにおける端子であって、半導体装置の動作状態を通知するための信号を受け付ける端子の数を減ずることに寄与する半導体装置及び情報処理システムが、提供される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る不揮発性メモリデバイス５の内部構成の一例を示す図である。
【図２】第１の実施形態に係る半導体装置を含む情報処理システムの一例を示す図である。
【図３】第１の実施形態に係る情報処理システムの動作の一例を示すタイミングチャートである。
【図４】第１の実施形態に係る半導体装置を含む情報処理システムの別の一例を示す図である。
【図５】不揮発性メモリデバイスを含む情報処理システムの一例を示す図である。
【発明を実施するための形態】
【００１３】
一実施形態の概要について説明する。図１及び図２に示すように、半導体装置（例えば、図１の不揮発性メモリデバイス５）は、他の半導体装置の動作状態を示す第１の信号（例えば、図１のＲＹ／ＢＹ＿Ｉｎ端子により受け付ける信号）に基づいて、自身の動作状態を示す第２の信号（例えば、図１のＲＹ／ＢＹ＿Ｏｕｔ端子から出力する信号）を外部に出力する。
【００１４】
半導体装置は、自身の動作状態を示す第２の信号を外部に出力する際に、他の半導体装置の動作状態を示す第１の信号が含む情報を、第２の信号に重畳する。例えば、自身の動作状態がＲｅａｄｙ状態であったとしても、他の半導体装置の動作状態がＲｅａｄｙ状態でなければ（つまり、他の半導体装置の動作状態がＢｕｓｙ状態であれば）、自身の動作状態をＲｅａｄｙ状態として出力しない。一方、自身の動作状態と他の半導体装置の動作状態が共に、Ｒｅａｄｙ状態となる場合に、自身の動作状態はＲｅａｄｙ状態である旨を外部に通知する。
【００１５】
このような半導体装置を、図２に示す情報処理システムのように、縦続接続することで、前段の半導体装置の動作状態を、順次、後段の半導体装置に伝えることができる。即ち、最終段の半導体装置が出力する第２の信号には、縦続接続された全ての半導体装置の動作状態に関する情報が含まれることになる。その結果、複数の半導体装置を制御するコントローラが、これらの半導体装置の動作状態を把握するためには、最終段の半導体装置が出力する第２の信号を受け付ければよく、必要な端子の数は１端子となる。つまり、コントローラにおける端子であって、半導体装置の動作状態を通知するための信号を受け付ける端子の数を減ずることができる。
【００１６】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００１７】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００１８】
図２は、本実施形態に係る半導体装置を含む情報処理システムの一例を示す図である。図２を参照すると、情報処理システムは、ホストインターフェイス１と、ＭＰＵ（Micro Processing Unit）２と、ＲＡＭ（Random Access Memory)３と、不揮発性メモリコントローラ４と、不揮発性メモリデバイス５−１〜５−４と、を含んで構成される。
【００１９】
なお、以降の説明において、不揮発性メモリデバイス５−１〜５−４を特に区別する必要がないときは、「不揮発性メモリデバイス５」と表記する。また、本実施形態において、不揮発性メモリデバイス５として、抵抗変化素子をメモリセルとして有する抵抗変化型メモリを例に取り説明を行うが、不揮発性メモリデバイス５を、抵抗変化型メモリに限定する趣旨ではない。例えば、不揮発性メモリデバイス５は、ＮＡＮＤ型フラッシュメモリ等であってもよい。さらに、情報処理システムに含まれる不揮発性メモリデバイス５の個数を４つに限定する趣旨ではなく、複数の不揮発性メモリデバイス５が含まれていればよい。
【００２０】
ホストインターフェイス１、ＭＰＵ２、ＲＡＭ３及び不揮発性メモリコントローラ４は、それぞれ、システムバス１００を介して接続されている。
【００２１】
ホストインターフェイス１は、パーソナルコンピュータ等のホストシステムに接続される。ＭＰＵ２は、ＲＡＭ３に格納されたプログラムを実行することにより、ホストシステムと不揮発性メモリデバイス５の間のデータ転送を実現する。ＲＡＭ３は、ＭＰＵ２に実行させるプログラムを格納する領域と、ＭＰＵ２がプログラムを実行する際にデータを記憶する１次記憶領域と、を含んで構成される。
【００２２】
不揮発性メモリコントローラ４は、４つの不揮発性メモリデバイス５におけるデータ転送を制御する。より具体的には、不揮発性メモリコントローラ４は、後述する制御信号入力端子と、入出力端子ＩＯ０〜ＩＯ３１と、を使用してコマンドＣＯＭを各不揮発性メモリデバイス５−１、５−２、５−３、５−４に其々供給する。また、入出力端子ＩＯ０〜ＩＯ３１を使用して、入出力に係るデータに対応するアドレスＡＤＤを供給し、データ（ＤＡＴＡ）の送受信を実現する。不揮発性メモリコントローラ４は、４つの不揮発性メモリデバイス５のそれぞれが備える制御端子及び入出力端子（ＩＯ０〜ＩＯ３１）と独立して接続されている。
【００２３】
不揮発性メモリコントローラ４は、４つの不揮発性メモリデバイス５に対して、同種のデータ転送制御を並行して行い、４つの不揮発性メモリデバイス５に対するデータ転送制御が終了していることを確認した後に、次のデータ転送制御を行う。例えば、４つの不揮発性メモリデバイス５に対するデータライトが全て終了したことを確認した後に、４つの不揮発性メモリデバイス５に対するデータリードを行う。
【００２４】
不揮発性メモリデバイス５は、ＲＹ／ＢＹ信号を出力する端子と、前段に配置された不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号を受け付ける端子と、を備えている。なお、前段の不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号を受け付ける端子をＲＹ／ＢＹ＿Ｉｎ端子と表記する。また、ＲＹ／ＢＹ信号を出力する端子をＲＹ／ＢＹ＿Ｏｕｔ端子と表記する。
【００２５】
さらに、それぞれの不揮発性メモリデバイス５が備えるＲＹ／ＢＹ＿Ｉｎ端子及びＲＹ／ＢＹ＿Ｏｕｔ端子を、各不揮発性メモリデバイス５の符号に対応付けて表記する。例えば、不揮発性メモリデバイス５−１が備えるＲＹ／ＢＹ＿Ｉｎ端子をＲＹ／ＢＹ＿Ｉｎ１、ＲＹ／ＢＹ＿Ｏｕｔ端子をＲＹ／ＢＹ＿Ｏｕｔ１と表記する。
【００２６】
さらにまた、それぞれの不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号も、各不揮発性メモリデバイス５の符号に対応付けて表記する。例えば、不揮発性メモリデバイス５−１のＲＹ／ＢＹ＿Ｏｕｔ１端子から出力される信号を、ＲＹ／ＢＹ１信号と表記する。
【００２７】
図２を参照すると、４つの不揮発性メモリデバイス５のＲＹ／ＢＹ＿Ｉｎ端子及びＲＹ／ＢＹ＿Ｏｕｔ端子が直列に接続され、複数の不揮発性メモリデバイス５が縦続接続（所謂、数珠繋ぎ）されているのが理解できる。
【００２８】
初段の不揮発性メモリデバイス５−１については、その前段に配置される不揮発性メモリデバイスは存在しないので、ＲＹ／ＢＹ＿Ｉｎ１端子と電源ＶＤＤが接続される。また、最終段の不揮発性メモリデバイス５−４のＲＹ／ＢＹ＿Ｏｕｔ４端子は、不揮発性メモリコントローラ４の入力端子に接続されている。最終段の不揮発性メモリデバイス５−４が出力するＲＹ／ＢＹ４信号を、ＲＹ／ＢＹ＿Ａｌｌ信号とする。
【００２９】
次に、不揮発性メモリデバイス５の内部構成について説明する。
【００３０】
図１は、不揮発性メモリデバイス５の内部構成の一例を示す図である。
【００３１】
不揮発性メモリデバイス５は、可変抵抗素子（抵抗変化素子）をメモリセルとして備える。不揮発性メモリデバイス５は、上述したＲＹ／ＢＹ＿Ｉｎ端子及びＲＹ／ＢＹ＿Ｏｕｔ端子に加えて、制御信号入力端子と、入出力端子と、電源端子と、を備えている。
【００３２】
制御信号入力端子は、チップイネーブル信号入力端子ＣＥＢ、コマンドラッチイネーブル信号入力端子ＣＬＥ、アドレスラッチイネーブル信号入力端子ＡＬＥ、ライトイネーブル信号入力端子ＷＥＢ、リードイネーブル信号入力端子ＲＥＢ及びライトプロテクト信号入力端子ＷＰＢの各種端子から構成される。
【００３３】
入出力端子ＩＯ０〜ＩＯ７は、メモリセルにアクセスする際のアドレスＡＤＤやデータを受け付ける。さらに、入出力端子ＩＯ０〜ＩＯ７が受け付ける信号には、不揮発性メモリデバイス５に対するコマンドも含まれる。不揮発性メモリデバイス５は、電源端子（ＶＤＤ、ＶＳＳ）を介して、外部から電源の供給を受ける。
【００３４】
不揮発性メモリデバイス５は、内部電源発生回路１０と、制御信号入力回路１１と、入出力制御回路１２と、制御ロジック回路１３と、コマンドレジスタ１４と、ステータスレジスタ１５と、アドレスレジスタ１６と、ロウアドレスバッファ１７と、カラムアドレスバッファ１８と、ロウデコーダ１９と、カラムデコーダ２０と、メモリセルアレイ２１と、センスアンプ２２と、ライトアンプ２３と、ベリファイ判定回路２４と、データバッファ２５と、アレイ制御回路２６と、論理積回路２７と、を含んで構成される。
【００３５】
内部電源発生回路１０は、不揮発性メモリデバイス５の内部において用いられる種々の電源を生成する。内部電源発生回路１０により生成された電源は、図１に図示する回路群に加え、図示しない回路群に対しても供給される。なお、図１に図示するＩＮＴ＿Ｖｒｅｆや、ＩＮＴＶは、各種回路で使用される基準電圧や電源の総称である。
【００３６】
制御信号入力回路１１は、制御信号入力端子を介して、不揮発性メモリデバイス５と接続された不揮発性メモリコントローラ４が出力する制御信号を受け付ける。制御信号入力回路１１は、受け付けた制御信号を入出力制御回路１２及び制御ロジック回路１３に出力する。
【００３７】
入出力制御回路１２は、入出力端子ＩＯ０〜ＩＯ７を介して受け付ける信号と、制御信号入力回路１１が出力する信号と、から入力されたコマンドＣＯＭをデコードし、コマンドレジスタ１４に登録する。また、制御ロジック回路１３の動作状況が格納されたステータスレジスタ１５を参照することで、入出力端子ＩＯ０〜ＩＯ７を介したデータの送受信を実現する。入出力制御回路１２は、入出力端子ＩＯ０〜ＩＯ７を介して受け付けた信号からアドレスＡＤＤをデコードし、アドレスレジスタ１６に登録する。入出力制御回路１２は、データバッファ２５に書き込みデータを格納し、又は、データバッファ２５からデータを読み出す。
【００３８】
制御ロジック回路１３は、制御信号入力端子から得られる制御信号とコマンドレジスタ１４に登録されたコマンドに応じて、内部コマンドＩＮＴ＿ｃｏｍをアレイ制御回路２６に出力する。制御ロジック回路１３は、内部コマンドＩＮＴ＿ｃｏｍを出力することで、メモリセルアレイ２１に含まれるメモリセルへのアクセスを、アレイ制御回路２６に実行させる。
【００３９】
制御ロジック回路１３は、アレイ制御回路２６からの応答信号ＲＥＳ＿ｃｏｍを受け付ける。応答信号ＲＥＳ＿ｃｏｍには、アレイ制御回路２６におけるアクセス制御の結果（正常にアクセスが終了したか否か）が含まれる。制御ロジック回路１３は、応答信号ＲＥＳ＿ｃｏｍに応じて、外部から受け付けたコマンドに対する応答を行う。さらに、制御ロジック回路１３は、メモリセルアレイ２１に対するアクセス制御の実行中（プログラム動作中、消去動作中、リード動作中）であれば、論理積回路２７に供給するＲＹ／ＢＹ信号をＬレベルに設定する。即ち、ＲＹ／ＢＹ信号がＬレベルの場合に、不揮発性メモリデバイス５はＢｕｓｙ状態であり、ＲＹ／ＢＹ信号がＨレベルの場合に、Ｒｅａｄｙ状態である。
【００４０】
アドレスレジスタ１６に登録されたアドレスＡＤＤは、ロウアドレスＲａｄｄとカラムアドレスＣａｄｄに分離され、それぞれロウアドレスバッファ１７及びカラムアドレスバッファ１８に格納される。ロウアドレスバッファ１７に取り込まれたロウアドレスＲａｄｄは、ロウデコーダ１９に供給される。カラムアドレスバッファ１８に取り込まれたカラムアドレスＣａｄｄは、カラムデコーダ２０に供給される。
【００４１】
メモリセルアレイ２１には、複数のメモリセルが含まれている。各メモリセルは、可変抵抗素子３０と選択トランジスタ３１から構成されている。可変抵抗素子３０の一端は、選択トランジスタ３１のソース又はドレインに接続され、他の一端は電源ＶＥＱに接続されている。選択トランジスタ３１のゲート（制御端子）は、ワード線ＷＬに接続され、ソース又はドレインはビット線ＢＬに接続されている。
【００４２】
ロウデコーダ１９は、ロウアドレスＲａｄｄをデコードすることで、メモリセルアレイ２１を延伸するワード線ＷＬから、アクセス対象のメモリセルに接続されたワード線ＷＬを選択する。同様に、カラムデコーダ２０は、カラムアドレスＣａｄｄをデコードすることで、メモリセルアレイ２１を延伸するビット線ＢＬから、アクセス対象のメモリセルに接続されたビット線ＢＬを選択する。
【００４３】
センスアンプ２２は、ビット線ＢＬに所定の電圧を所定の時間印加し、可変抵抗素子３０の抵抗変化を読み取ることで、メモリセルが記憶するデータを読み出す。
【００４４】
ライトアンプ２３は、ビット線ＢＬに接続する電源を切り替えることで、メモリセルにデータを書き込む。
【００４５】
ベリファイ判定回路２４は、外部（不揮発性メモリコントローラ４）から供給されたデータとメモリセルから読み出したデータを比較し、両者の一致又は不一致を判定する回路（データレジスタ）である。
【００４６】
データバッファ２５は、入出力端子ＩＯ０〜ＩＯ７を介して外部とデータの送受信するために用意されたバッファである。
【００４７】
アレイ制御回路２６は、制御ロジック回路１３から供給される内部コマンドＩＮＴ＿ｃｏｍに応じて、ロウデコーダ１９、カラムデコーダ２０、センスアンプ２２及びライトアンプ２３に制御信号を供給し、メモリセルアレイ２１に含まれるメモリセルにアクセスする。
【００４８】
アレイ制御回路２６は、ロウデコーダ１９に対して制御信号Ｒｃｏｎｔを出力し、カラムデコーダ２０に対して制御信号Ｃｃｏｎｔを出力する。アレイ制御回路２６は、ライトイネーブル信号ＷＲｅｎやリードイネーブル信号ＲＤｅｎを、センスアンプ２２やライトアンプ２３等の回路に出力する。アレイ制御回路２６は、ベリファイ判定回路２４から判定信号Ｊｕｄｇｅを受け付ける。
【００４９】
ベリファイ判定回路２４は、内部コマンドＩＮＴ＿ｃｏｍがデータのプログラムを指示している場合に、メモリセルから読み出したデータの検証（ベリファイ）を行い、検証結果として判定信号Ｊｕｄｇｅを出力する。アレイ制御回路２６は、判定信号Ｊｕｄｇｅが、メモリセルから読み出したデータと、メモリセルにプログラムを指示されたデータと、が一致する場合に、プログラム動作を終了する。
【００５０】
次に、本実施形態に係る不揮発性メモリデバイス５を含む情報処理システムの動作について説明する。
【００５１】
図３は、本実施形態に係る情報処理システムの動作の一例を示すタイミングチャートである。なお、以降の説明において、不揮発性メモリデバイス５の内部で生成されるＲＹ／ＢＹ信号を、内部ＲＹ／ＢＹ信号と呼ぶと共に、各不揮発性メモリデバイス５の符号に対応付けて表記する。例えば、不揮発性メモリデバイス５−１の内部で生成される内部ＲＹ／ＢＹ信号を、ＲＹ／ＢＹ＿Ｉ１と表記する。また、上述のように、ＲＹ／ＢＹ１〜ＲＹ／ＢＹ４は、４つの不揮発性メモリデバイス５が、それぞれ出力するＲＹ／ＢＹ信号である。
【００５２】
時刻Ｔ０１において、不揮発性メモリコントローラ４は、４つの不揮発性メモリデバイス５に対してデータライトに係る制御を開始する。より具体的には、不揮発性メモリコントローラ４は、４つの不揮発性メモリデバイス５のそれぞれに接続された制御端子とＩＯバスを用いて、順次、ライトコマンドの入力と書き込みデータの供給を行う。なお、不揮発性メモリコントローラ４におけるライトコマンドの発行は、ホストインターフェイス１を介してホストシステムから入力される指示に基づくものである。ライトコマンド等の供給を受けた不揮発性メモリデバイス５は、プログラム動作を開始する。
【００５３】
不揮発性メモリデバイス５の動作状態はプログラム動作中となるので、４つの不揮発性メモリデバイス５のそれぞれに含まれる制御ロジック回路１３は、内部ＲＹ／ＢＹ信号をＬレベルに設定する（Ｔ０２〜Ｔ０３の期間）。内部ＲＹ／ＢＹ信号がＬレベルに遷移すると、論理積回路２７の出力は、前段の不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号に関わらず、Ｌレベルとなる。あるいは、論理積回路２７の出力は、前段の不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号がＬレベルに設定されることに応じて、Ｌレベルとなる。従って、ＲＹ／ＢＹ＿Ａｌｌ信号（ＲＹ／ＢＹ４信号）は、不揮発性メモリデバイス５−１〜５−４の少なくとも１つが、ＲＹ／ＢＹ信号をＬレベルに設定すると、Ｌレベルに遷移する（時刻Ｔ０２）。
【００５４】
その後、４つの不揮発性メモリデバイス５は、それぞれのプログラム動作が終了することに応じて、内部ＲＹ／ＢＹ信号をＨレベルに設定する（Ｔ０４〜Ｔ０７の期間）。ここで、内部ＲＹ／ＢＹ信号がＨレベルに設定され、前段の不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号もＨレベルの場合に、論理積回路２７はＨレベルのＲＹ／ＢＹ信号を、ＲＹ／ＢＹ＿Ｏｕｔ端子から出力する。例えば、図３を参照すると、不揮発性メモリデバイス５−４の内部ＲＹ／ＢＹ信号（ＲＹ／ＢＹ＿Ｉ４）は、時刻Ｔ０５においてＨレベルに遷移しているが、不揮発性メモリデバイス５−３が出力するＲＹ／ＢＹ３信号は、未だＬレベルであるので、ＲＹ／ＢＹ４信号はＬレベルから変化しない。
【００５５】
時刻Ｔ０７において、ＲＹ／ＢＹ３信号がＨレベルに遷移することに応じて、ＲＹ／ＢＹ４信号（即ち、ＲＹ／ＢＹ＿Ａｌｌ信号）はＨレベルとなる。不揮発性メモリコントローラ４は、ＲＹ／ＢＹ＿Ａｌｌ信号がＨレベルであることを確認した後に、データライトに続く制御を行うことができる。即ち、不揮発性メモリコントローラ４は、４つの不揮発性メモリデバイス５が全てＲｅａｄｙ状態に遷移したことを確認した後に、次の制御を行うことができる。
【００５６】
なお、不揮発性メモリコントローラ４の４つの不揮発性メモリデバイス５に対するデータリードに係る制御は、データライトに係る制御と同様に行うことができるため説明を省略する。より具体的には、不揮発性メモリコントローラ４は、ライトコマンドの発行に代えてリードコマンドを発行し、ＩＯバスに対する書き込みデータの供給に代えて、４つの不揮発性メモリデバイス５のそれぞれがＩＯバスに供給するデータを順次、読み込む。また、不揮発性メモリコントローラ４におけるＲＹ／ＢＹ信号に係る制御は、データライト時の制御と同一である（ＲＹ／ＢＹ＿Ａｌｌ信号のＨレベルを確認した後に、次の制御を行う）。
【００５７】
また、本実施形態において、情報処理システムに含まれる不揮発性メモリデバイス５を全て縦続接続する構成について説明した。しかし、全ての不揮発性メモリデバイス５を縦続接続する必要はなく、不揮発性メモリコントローラ４が制御する単位ごとグループ分けし、グループごとにＲＹ／ＢＹ信号をまとめる構成であってもよい。
【００５８】
図４は、本実施形態に係る半導体装置を含む情報処理システムの別の一例を示す図である。図４において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５９】
図４を参照すると、不揮発性メモリコントローラ４ａは、不揮発性メモリデバイス５−１及び５−２を含むグループと、不揮発性メモリデバイス５−３及び５−４を含むグループと、をそれぞれデータ転送制御に係る単位とする。また、不揮発性メモリデバイス５−１及び５−２のＩＯバスと、不揮発性メモリデバイス５−３及び５−４のＩＯバスとは互いに独立に制御される。不揮発性メモリコントローラ４ａは、それぞれのグループに含まれる不揮発性メモリデバイス５であって、最後段に位置する不揮発性メモリデバイス５−２と５−４が出力するＲＹ／ＢＹ信号を、それぞれ、ＲＹ／ＢＹ＿Ａｌｌ＿１信号、ＲＹ／ＢＹ＿Ａｌｌ＿２、として受け付ける。ＲＹ／ＢＹ＿Ａｌｌ＿１信号は、不揮発性メモリデバイス５−１及び５−２の動作状態をまとめた情報を伝達し、ＲＹ／ＢＹ＿Ａｌｌ＿２信号は、不揮発性メモリデバイス５−３及び５−４の動作状態をまとめた情報を伝達する。
【００６０】
このように、情報処理システムに含まれる不揮発性メモリデバイス５は、少なくとも２以上の不揮発性メモリデバイス５を含む複数のグループに区分けされ、且つ、グループ内で不揮発性メモリデバイス５は縦続接続される。さらに、不揮発性メモリコントローラ４ａは、区分けされたグループに含まれ、且つ、縦続接続された不揮発性メモリデバイス５のうち、最終段の不揮発性メモリデバイス５が出力するＲＹ／ＢＹ＿Ａｌｌ信号に基づいて、それぞれのグループに含まれる不揮発性メモリデバイス５に対するデータ転送を制御する。
【００６１】
また、本実施形態において、各不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号がＬレベルの際に、不揮発性メモリデバイス５はＢｕｓｙ状態であるとして、説明を行った。しかし、このことは、ＲＹ／ＢＹ信号の論理レベルを限定する趣旨ではない。ＲＹ／ＢＹ信号がＨレベルの際に、不揮発性メモリデバイス５はＢｕｓｙ状態とすることも勿論可能である。あるいは、不揮発性メモリデバイス５の内部で生成する内部ＲＹ／ＢＹ信号の論理レベルと、ＲＹ／ＢＹ＿Ｏｕｔ端子から出力するＲＹ／ＢＹ信号の論理レベルと、が異なっていてもよい。このような場合には、制御ロジック回路１３が出力する内部ＲＹ／ＢＹ信号をインバータ回路等で反転し、論理積回路２７に入力すればよい。
【００６２】
さらに、前段の不揮発性メモリデバイス５が出力するＲＹ／ＢＹ信号と、制御ロジック回路１３が生成する内部ＲＹ／ＢＹ信号と、に基づいてＲＹ／ＢＹ信号を出力する回路として論理積回路２７を用いて説明を行ったが、ＲＹ／ＢＹ信号を生成する回路を論理積演算回路に限定する趣旨ではない。他の論理演算回路を組み合わせて、論理積回路２７に相当する回路を実現してもよい。
【００６３】
以上のように、本実施形態に係る不揮発性メモリデバイス５を含む情報処理システムは、複数の不揮発性メモリデバイス５を縦続接続する構成を有する。さらに、不揮発性メモリコントローラ４は、情報処理システムに含まれる４つの不揮発性メモリデバイス５の動作状態に関する情報が反映されたＲＹ／ＢＹ＿Ａｌｌ信号に基づき、不揮発性メモリデバイス５に対するデータ転送制御を実行する。その結果、不揮発性メモリコントローラ４が、４つの不揮発性メモリデバイス５の動作状態を把握するために必要な端子の数を１とすることができ、不揮発性メモリコントローラ４に必要な端子の数を削減できる。
【００６４】
また、特許文献１及び２が開示するように、システムに含まれるデバイスのそれぞれと、メモリコントローラと、接続すると、ＳＳＤの様に搭載されるチップ数の増大に応じて、バス領域を圧迫する問題が生じるが、本実施形態に係る不揮発性メモリデバイス５を含む情報処理システムでは、このような問題は生じない。
【００６５】
ここで、単に不揮発性メモリコントローラ４における端子数の削減を目的とするならば、図５に示すような構成を採用することが考えられる。なお、図５に示すＲＹ／ＢＹ信号がＬレベルの際に、それぞれの不揮発性メモリデバイスが、Ｒｅａｄｙ状態であることを示す。また、図５に図示する容量Ｃ０１は、不揮発性メモリデバイス２０１〜２０４と不揮発性メモリコントローラ３００を接続する配線の配線容量である。
【００６６】
図５に示す情報処理システムは、不揮発性メモリデバイス２０１〜２０４の出力端子（出力ノード）を共有する構成である。
【００６７】
図５に示すようなシステム構成では、抵抗Ｒ０１の抵抗値を大きくする必要がある。電源ＶＤＤから、不揮発性メモリデバイス２０１〜２０４のグランドに流れる電流を小さくする必要があるためである。
【００６８】
しかし、抵抗値を大きくすると、全ての不揮発性メモリデバイス２０１〜２０４がＲｅａｄｙ状態に遷移したという情報がホストシステムに伝達されるまでの時間が、長くなるという問題が起きる。不揮発性メモリデバイス２０１〜２０４に含まれるトランジスタＴ０１がオフとなり、出力端子の電位が接地電圧ＶＳＳから電源電圧ＶＤＤに立ち上がるまでの時間は、抵抗Ｒ０１の抵抗値に依存するためである。
【００６９】
出力端子の電位が立ち上がる時間が多少長くなったとしても、ＮＡＮＤ型フラッシュメモリ等を用いたシステムでは許容されるかもしれないが、不揮発であって高速動作が求められるメモリを用いたシステムにおいては、高速化の足枷になる虞がある。なお、高速動作が求められるメモリとしては、例えば、本実施形態に係る抵抗変化型メモリ（ＲｅＲＡＭ；Resistance Random Access Memory）、ＰＲＡＭ（Phase change RAM）、ＳＴＴＲＡＭ（Spin Torque Transfer RAM）等が、挙げられる。
【００７０】
一方、本実施形態に係る不揮発性メモリデバイス５を含む情報処理システムでは、複数の不揮発性メモリデバイス５を縦続接続する構成とすることで、それぞれの不揮発性メモリデバイス５の出力端子（ＲＹ／ＢＹ＿Ｏｕｔ端子）における負荷を減少できると共に、不揮発性メモリコントローラ４と不揮発性メモリデバイス５の間に必要な配線を削減することができる。
【００７１】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００７２】
１  ホストインターフェイス
２  ＭＰＵ（Micro Processing Unit）
３  ＲＡＭ（Random Access Memory)
４、４ａ、３００  不揮発性メモリコントローラ
５、５−１〜５−４、２０１〜２０４  不揮発性メモリデバイス
１０  内部電源発生回路
１１  制御信号入力回路
１２  入出力制御回路
１３  制御ロジック回路
１４  コマンドレジスタ
１５  ステータスレジスタ
１６  アドレスレジスタ
１７  ロウアドレスバッファ
１８  カラムアドレスバッファ
１９  ロウデコーダ
２０  カラムデコーダ
２１  メモリセルアレイ
２２  センスアンプ
２３  ライトアンプ
２４  ベリファイ判定回路
２５  データバッファ
２６  アレイ制御回路
２７  論理積回路
３０  可変抵抗素子
３１  選択トランジスタ
１００  システムバス
Ｃ０１  配線容量
Ｒ０１  抵抗
Ｔ０１  トランジスタ
【図１】
2014126969.tif 000003
【図２】
2014126969.tif 000004
【図３】
2014126969.tif 000005
【図４】
2014126969.tif 000006
【図５】
2014126969.tif 000007