(57)【要約】【課題】ライン状積層体の倒れを防ぐことができる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置の製造方法は、積層体に、第１の方向及び第２の方向に配列するように複数の第１のホールを形成する工程と、第１のホールの内壁に抵抗変化膜を形成する工程と、第１のホール内における抵抗変化膜の内側に柱状のビット線を形成する工程と、積層体において第２の方向で抵抗変化膜に隣接する部分に第２のホールを形成し、積層体を第１の方向に複数に分離する工程と、第２のホールにビット線間絶縁膜を形成する工程と、を備えている。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の方向に分離され、前記第１の方向に対して交差する第２の方向に延び、下地層上に第３の方向に積層された複数のワード線と、
前記第３の方向で前記ワード線間に設けられた複数の絶縁層と、
前記第１の方向で隣り合う前記ワード線の間で前記第２の方向に配列され、前記第３の方向に延びる柱状のビット線と、
前記ワード線と前記ビット線との間に設けられた抵抗変化膜と、
前記第２の方向で隣り合う前記ビット線の間に設けられたビット線間絶縁膜と、
を備え、
前記ビット線の前記第２の方向の幅が、前記第１の方向の中央部よりも端部で大きくなっている半導体記憶装置。
【請求項２】
前記抵抗変化膜は、前記ビット線の外周壁を連続して囲んでいる請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線と、前記ビット線間絶縁膜との間に設けられた前記抵抗変化膜が湾曲している請求項２記載の半導体記憶装置。
【請求項４】
前記抵抗変化膜の湾曲した部分に接する前記ビット線の側壁部も湾曲している請求項３記載の半導体記憶装置。
【請求項５】
前記ワード線の前記第２の方向に沿った側壁が凹凸形状に形成されている請求項１記載の半導体記憶装置。
【請求項６】
下地層上に、複数層のワード線材料層と複数層の絶縁層とがそれぞれ交互に積層された積層体を形成する工程と、
前記積層体に、第１の方向及び前記第１の方向に対して交差する第２の方向に配列するように複数の第１のホールを形成する工程と、
前記第１のホールの内壁に、抵抗変化膜を形成する工程と、
前記第１のホール内における前記抵抗変化膜の内側に、柱状のビット線を形成する工程と、
前記積層体において前記第２の方向で前記抵抗変化膜に隣接する部分に第２のホールを形成し、前記積層体を前記第１の方向に複数に分離する工程と、
前記第２のホールに、ビット線間絶縁膜を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項７】
下地層上に、複数層のワード線材料層と複数層の絶縁層とがそれぞれ交互に積層された積層体を形成する工程と、
前記積層体に、第１の方向及び前記第１の方向に対して交差する第２の方向に配列するように複数の第１のホールを形成する工程と、
前記第１のホール内に、ビット線間絶縁膜を形成する工程と、
前記積層体において前記第２の方向で前記ビット線間絶縁膜に隣接する部分に第２のホールを形成し、前記積層体を前記第１の方向に複数に分離する工程と、
前記第２のホールの内壁に、抵抗変化膜を形成する工程と、
前記第２のホール内における前記抵抗変化膜の内側に、柱状のビット線を形成する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
複数本のライン状のワード線を含むワード線アレイ層を複数層積層し、その積層方向にビット線を柱状に設け、ワード線とビット線との間に抵抗変化膜を設けた構造の抵抗変化メモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９６６９号公報
【特許文献２】米国特許第７９８３０６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、ライン状積層体の倒れを防ぐことができる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置の製造方法は、下地層上に、複数層のワード線材料層と複数層の絶縁層とがそれぞれ交互に積層された積層体を形成する工程を備えている。また、実施形態によれば、半導体記憶装置の製造方法は、前記積層体に、第１の方向及び前記第１の方向に対して交差する第２の方向に配列するように複数の第１のホールを形成する工程を備えている。また、実施形態によれば、半導体記憶装置の製造方法は、前記第１のホールの内壁に、抵抗変化膜を形成する工程を備えている。また、実施形態によれば、半導体記憶装置の製造方法は、前記第１のホール内における前記抵抗変化膜の内側に、柱状のビット線を形成する工程を備えている。また、実施形態によれば、半導体記憶装置の製造方法は、前記積層体において前記第２の方向で前記抵抗変化膜に隣接する部分に第２のホールを形成し、前記積層体を前記第１の方向に複数に分離する工程を備えている。また、実施形態によれば、半導体記憶装置の製造方法は、前記第２のホールに、ビット線間絶縁膜を形成する工程を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置のメモリセルアレイの一例を示す模式斜視図。
【図２】実施形態の半導体記憶装置のメモリセルアレイの一例を示す模式平面図。
【図３】図２におけるＡ−Ａ’断面図。
【図４】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【図５】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【図６】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【図７】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【図８】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【図９】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【図１０】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【図１１】実施形態の半導体記憶装置のメモリセルアレイの製造方法を示す模式平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置のメモリセルアレイの一例を示す模式斜視図である。図１において各配線間の絶縁膜の図示は省略している。  
図２は、図１に示すメモリセルアレイの一例を示す模式平面図である。図２は、図１におけるＸＺ面に対して平行な断面に対応する。  
図３は、図２におけるＡ−Ａ’断面図である。
【０００９】
基板上に絶縁層（いずれも図示せず）を介して、複数のグローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬは、Ｘ方向（第１の方向）に延びている。複数のグローバルビット線ＧＢＬが、図示しない配線間絶縁膜を介してＹ方向（第２の方向）に並んでいる。グローバルビット線ＧＢＬは、例えば金属材料からなる。
【００１０】
Ｘ方向及びＹ方向は、基板の主面に対して平行な面内で直交している。また、基板の主面に対して垂直で、Ｘ方向及びＹ方向に直交する方向をＺ方向（第３の方向）とする。
【００１１】
グローバルビット線ＧＢＬ上には、図３に示すように、層間絶縁膜１１が設けられている。層間絶縁膜１１は、例えばシリコン酸化膜である。
【００１２】
層間絶縁膜１１上には、選択ゲート線ＳＧが設けられている。選択ゲート線ＳＧは、例えば、窒化チタン膜である。あるいは、選択ゲート線ＳＧは、不純物が添加され導電性を有するシリコン膜である。
【００１３】
選択ゲート線ＳＧは、図１に示すように、Ｙ方向に延びている。複数の選択ゲート線ＳＧが、Ｘ方向に並んでいる。
【００１４】
グローバルビット線ＧＢＬの上には、導電層１３を介してチャネルボディ１４が設けられている。チャネルボディ１４の上には、導電層１５が設けられている。
【００１５】
導電層１３、チャネルボディ１４および導電層１５は、例えば多結晶シリコンで形成されている。導電層１３及び導電層１５は、チャネルボディ１４よりも高濃度に不純物を含む。
【００１６】
導電層１３、チャネルボディ１４および導電層１５の積層体は柱状に形成され、複数本のグローバルビット線ＧＢＬ上に、マトリクス状に配置されている。
【００１７】
チャネルボディ１４と選択ゲート線ＳＧとの間には、ゲート絶縁膜１６が設けられている。Ｘ方向で隣り合う選択ゲート線ＳＧは、ゲート絶縁膜１６を介して、チャネルボディ１４を挟んでいる。
【００１８】
選択ゲートＳＧ上には、図３に示す層間絶縁膜１２が設けられている。層間絶縁膜１２上には、以下に説明する積層体が設けられている。
【００１９】
図３に示すように、層間絶縁膜１２上には、絶縁層２０が設けられている。絶縁層２０は、例えばシリコン酸化膜である。
【００２０】
その絶縁層（最下層の絶縁層）２０上には、複数層のワード線ＷＬが積層されている。１つのレイヤーには、選択ゲート線ＳＧの本数に合わせて、複数本のワード線ＷＬがＸ方向に配列されている。ワード線ＷＬは、Ｙ方向に延びている。異なる層のワード線ＷＬ間には、絶縁層２０が設けられている。
【００２１】
導電層１５上には、柱状の金属材料からなるビット線ＢＬが設けられている。複数のビット線ＢＬが、Ｘ方向及びＹ方向にマトリクス状に配置されている。
【００２２】
Ｘ方向で隣り合うワード線ＷＬの間で、複数のビット線ＢＬがＹ方向に配列されている。Ｙ方向で隣り合うビット線ＢＬの間には、図６（ｂ）に示すビット線間絶縁膜２１が設けられている。ビット線間絶縁膜２１は、ビット線ＢＬと同様に、Ｚ方向（第３の方向）に延びる柱状に設けられている。
【００２３】
ビット線ＢＬとグローバルビット線ＧＢＬとの間には、選択素子が配置されている。ここで、選択素子は、ゲート絶縁膜１６、導電層１３、１５、チャネルボディ１４及び選択ゲートＳＧを有している。
【００２４】
ビット線ＢＬとワード線ＷＬとの間には、抵抗変化膜３０が設けられている。抵抗変化膜３０は、ビット線ＢＬにおけるＸ方向の両側壁に設けられている。Ｘ方向で隣り合うワード線ＷＬは、抵抗変化膜３０を介して、ビット線ＢＬを挟んでいる。
【００２５】
図２に示すように、複数のワード線ＷＬは、Ｘ方向の１本置きに共通の配線につながり、同一の電圧が与えられる。
【００２６】
選択ゲート線ＳＧに与えられた電位により選択素子がオンすると、ビット線ＢＬは、グローバルビット線ＧＢＬと電気的に接続する。すなわち、選択素子は、選択対象のビット線ＢＬを選択する。
【００２７】
選択ゲート線ＳＧ、ゲート絶縁膜１６およびチャネルボディ１４を含む選択素子は、アクティブにするビット線ＢＬを選択する。
【００２８】
抵抗変化膜３０は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。
【００２９】
高抵抗状態の抵抗変化膜３０は、ビット線ＢＬ及びワード線ＷＬを通じて、ある一定以上の電圧が印加されると低抵抗状態に遷移する。低抵抗状態の抵抗変化膜３０は、ビット線ＢＬ及びワード線ＷＬを通じて、ある一定以上の電流が流れると、高抵抗状態に遷移する。
【００３０】
抵抗変化膜３０は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）およびニオブ（Ｎｂ）からなる群から選択された少なくともいずれか１つの元素を含む酸化物を主成分としている。
【００３１】
例えば、抵抗変化膜３０は、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５などの材料の膜である。
【００３２】
以上説明したようなメモリセルアレイを形成するにあたって、ワード線ＷＬと絶縁層２０とが交互に複数積層された積層体が形成される。なお、ワード線ＷＬの材料（ワード線材料層）は、例えば不純物が添加され導電性を有するシリコン層、金属層、または、シリサイド層などである。
【００３３】
この後、ワード線ＷＬをＸ方向に分離するために、その積層体をエッチングによりラインアンドスペースパターンに加工してしまうと、ライン状に残された積層体のアスペクト比が高くなり、その積層体が倒れやすくなる場合がある。
【００３４】
そこで、本実施形態によれば、以下に説明するように、複数のワード線ＷＬ及び複数の絶縁層２０を含む積層体がラインアンドスペースパターンに加工されないようにする。
【００３５】
図４（ａ）〜図６（ｂ）は、第１実施形態によるメモリセルアレイの形成方法を示す模式平面図である。
【００３６】
図示しない基板上に、グローバルビット線ＧＢＬおよび選択素子を形成した後、下地層としての層間絶縁層１２（図３に示す）上に、絶縁層２０と、ワード線材料層とを交互に複数積層する。
【００３７】
その積層体の最上層は、例えば絶縁層２０であり、図４（ａ）はその積層体の上面５０を表す。
【００３８】
次に、その積層体に、図４（ｂ）に示すように、複数の第１のホール５１を形成する。複数の第１のホール５１は、Ｘ方向及びＹ方向にマトリクス状に配置される。
【００３９】
第１のホール５１は積層体の積層方向に延び、第１のホール５１の下端は、図３に示す導電層１５に達する。
【００４０】
次に、第１のホール５１の内壁に、図５（ａ）に示すように、抵抗変化膜３０を形成する。抵抗変化膜３０は、例えばＡＬＤ（Atomic Layer Deposition）法により形成され、第１のホール５１の側壁に、ほぼ均質且つ均一な膜厚で形成される。抵抗変化膜３０の膜厚は、例えば数ｎｍである。その後、第１のホール５１の底面（導電層１５の上面）に形成された抵抗変化膜３０を、ＲＩＥ法などの異方性エッチングで除去する。
【００４１】
次に、第１のホール５１内における抵抗変化膜３０の内側に、金属材料、または導電性のシリコンを埋め込み、図５（ｂ）に示すように、柱状のビット線ＢＬを形成する。ビット線ＢＬの下端は、図３に示す導電層１５に達する。
【００４２】
ビット線ＢＬの周囲を抵抗変化膜３０が囲み、抵抗変化膜３０の周囲をワード線ＷＬ及び絶縁層２０が囲んでいる。
【００４３】
次に、積層体において、抵抗変化膜３０にＹ方向で隣接する領域をエッチングして除去する。これにより、図６（ａ）に示すように、Ｙ方向で隣り合うビット線ＢＬ間に第２のホール５２が形成される。
【００４４】
この第２のホール５２の形成により、積層体はＸ方向に複数に分離される。すなわち、積層体のワード線ＷＬは、Ｘ方向に分離されＹ方向に延びるライン状のワード線ＷＬに加工される。
【００４５】
第２のホール５２はワード線ＷＬの積層方向に延び、第２のホール５２の下端は、図３に示す層間絶縁膜１２に達する。
【００４６】
また、第２のホール５２を形成するエッチングにより、ビット線ＢＬのＹ方向の両側壁に設けられていた抵抗変化膜３０も除去することができる。
【００４７】
なお、エッチング条件や材質によっては、ビット線ＢＬのＹ方向の両側壁に設けられていた抵抗変化膜３０は残る場合もある。
【００４８】
第２のホール５２が形成された後、複数の柱状のビット線ＢＬが、Ｘ方向で隣り合う積層体の間で第２のホール５２を隔ててＹ方向に並んでいる。
【００４９】
積層体はラインアンドスペースパターンには加工されず、Ｘ方向で隣り合う積層体の間には、抵抗変化膜３０及び柱状のビット線ＢＬが積層体に接して設けられている。
【００５０】
したがって、Ｘ方向に分離された複数の積層体は、Ｘ方向で隣り合う積層体の間に抵抗変化膜３０及び柱状のビット線ＢＬが挟まれることによって支えられ、倒れる可能性が小さい。
【００５１】
第２のホール５２内には、図６（ｂ）に示すように、ビット線間絶縁膜２１が柱状に埋め込まれる。
【００５２】
次に、図７（ａ）〜図８（ｂ）は、第２実施形態によるメモリセルアレイの形成方法を示す模式平面図である。
【００５３】
図示しない基板上に、グローバルビット線ＧＢＬおよび選択素子を形成した後、下地層としての層間絶縁層１２（図３に示す）上に、絶縁層２０と、ワード線材料層とを交互に複数積層する。その積層体の最上層は、例えば絶縁層２０であり、図７（ａ）はその積層体の上面５０を表す。
【００５４】
次に、その積層体に、図７（ａ）に示すように、複数の第１のホール５１を形成する。複数の第１のホール５１は、Ｘ方向及びＹ方向にマトリクス状に配置される。
【００５５】
第１のホール５１は積層体の積層方向に延び、第１のホール５１の下端は、図３に示す層間絶縁膜１２に達する。
【００５６】
第１のホール５１内には、図７（ｂ）に示すように、ビット線間絶縁膜２１が柱状に埋め込まれる。
【００５７】
次に、積層体において、ビット線間絶縁膜２１にＹ方向で隣接する領域をエッチングして除去する。これにより、図８（ａ）に示すように、Ｙ方向で隣り合うビット線間絶縁膜２１の間に第２のホール５２が形成される。
【００５８】
この第２のホール５２の形成により、積層体はＸ方向に複数に分離される。すなわち、ワード線ＷＬは、Ｘ方向に分離されＹ方向に延びるライン状のワード線ＷＬに加工される。
【００５９】
第２のホール５２はワード線ＷＬの積層方向に延び、第２のホール５２の下端は、図３に示す導電層１５に達する。
【００６０】
第２のホール５２が形成された後、複数の柱状のビット線間絶縁膜２１が、Ｘ方向で隣り合う積層体の間で第２のホール５２を隔ててＹ方向に並んでいる。
【００６１】
積層体はラインアンドスペースパターンには加工されず、Ｘ方向で隣り合う積層体の間には、ビット線間絶縁膜２１が積層体に接して設けられている。
【００６２】
したがって、Ｘ方向に分離された複数の積層体は、Ｘ方向で隣り合う積層体の間に柱状のビット線間絶縁膜２１が挟まれることによって支えられ、倒れる可能性が小さい。
【００６３】
次に、第２のホール５２の内壁に、図８（ｂ）に示すように、抵抗変化膜３０を形成する。抵抗変化膜３０は、例えばＡＬＤ法により形成され、第２のホール５２の側壁に、ほぼ均質且つ均一な膜厚で形成される。その後、第２のホール５２の底面（導電層１５の上面）に形成された抵抗変化膜３０を、ＲＩＥ法などの異方性エッチングで除去する。
【００６４】
次に、第２のホール５２内における抵抗変化膜３０の内側に、金属材料、または導電性のシリコンを埋め込み、柱状のビット線ＢＬを形成する。ビット線ＢＬの下端は、図３に示す導電層１５に達する。その結果、ビット線ＢＬの周囲を抵抗変化膜３０が囲んでいる。
【００６５】
次に、図９（ａ）〜図１０（ｂ）は、第２実施形態によるメモリセルアレイの形成方法の変形例を示す模式平面図である。
【００６６】
この具体例では、図９（ａ）に示すように、第１のホール５１の角が丸く形成される。エッチング条件の制御により、第１のホール５１の角を丸くすることができる。
【００６７】
第１のホール５１内には、図９（ｂ）に示すように、ビット線間絶縁膜２１が柱状に埋め込まれる。ビット線間絶縁膜２１の角も、ホール形状に追従して丸くなる。
【００６８】
次に、積層体において、ビット線間絶縁膜２１にＹ方向で隣接する領域をエッチングして除去する。これにより、図１０（ａ）に示すように、Ｙ方向で隣り合うビット線間絶縁膜２１の間に第２のホール５２が形成される。
【００６９】
積層体はＸ方向に複数に分離される。すなわち、ワード線ＷＬは、Ｘ方向に分離されＹ方向に延びるライン状のワード線ＷＬに加工される。
【００７０】
Ｘ方向で隣り合う積層体の間には、ビット線間絶縁膜２１が積層体に接して設けられている。したがって、Ｘ方向に分離された複数の積層体は、Ｘ方向で隣り合う積層体の間に柱状のビット線間絶縁膜２１が挟まれることによって支えられ、倒れる可能性が小さい。
【００７１】
ビット線間絶縁膜２１の角がまるまっているため、第２のホール５２におけるビット線間絶縁膜２１に隣接する部分が湾曲する。そのため、第２のホール５２のＹ方向の幅は、Ｘ方向の中央部よりも端部で大きくなる。
【００７２】
ワード線ＷＬの第２のホール５２によって露出される面のＹ方向の幅Ｗ１は、第２のホール５２のＸ方向の中央部におけるＹ方向の幅Ｗ２よりも大きい。
【００７３】
次に、第２のホール５２の内壁に、図１０（ｂ）に示すように、抵抗変化膜３０を形成する。抵抗変化膜３０は、例えばＡＬＤ法により形成され、第２のホール５２の側壁に、ほぼ均質且つ均一な膜厚で形成される。その後、第２のホール５２の底面（導電層１５の上面）に形成された抵抗変化膜３０を、ＲＩＥ法などの異方性エッチングで除去する。
【００７４】
次に、第２のホール５２内における抵抗変化膜３０の内側に、金属材料を埋め込み、柱状のビット線ＢＬを形成する。抵抗変化膜３０は、柱状のビット線ＢＬの外周壁を連続して囲んでいる。
【００７５】
抵抗変化膜３０の外形形状及びビット線ＢＬの外形形状は、第２のホール５２の外形形状を反映する。
【００７６】
したがって、ビット線ＢＬのＹ方向の幅は、Ｘ方向の中央部よりも端部で大きくなる。抵抗変化膜３０を介してワード線ＷＬに向き合う部分のビット線ＢＬの面積が大きくなり、抵抗変化膜３０にフィラメントと呼ばれる導電パスを形成するためのフォーミング電圧を低下させることができる。フォーミング電圧の低下により、抵抗変化膜３０中に発生する欠陥を抑制することができる。
【００７７】
また、抵抗変化膜３０において、ビット線ＢＬと、ビット線間絶縁膜２１との間に設けられた側壁部３０ａが湾曲している。抵抗変化膜３０の湾曲した側壁部３０ａに接するビット線ＢＬの側壁部も湾曲している。
【００７８】
抵抗変化膜３０において、Ｘ方向に延び、隣り合うワード線ＷＬ間をつなぐように設けられた側壁部３０ａが湾曲することで、側壁部３０ａの長さを長くすることができる。その結果、Ｘ方向で隣り合うメモリセル間での、側壁部３０ａの界面を介したリーク電流を抑制することができる。
【００７９】
第１実施形態において、図６（ａ）に示す第２のホール５２は、複数の開口を有するマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法により形成することができる。すなわち、第２のホール５２の部分に対応する開口を有するマスクである。そのマスクの開口の下の積層体がエッチングにより除去される。
【００８０】
また、Ｙ方向に延びる開口溝を有するマスクを用いたＲＩＥ法でも第２のホール５２を形成することができる。すなわち、Ｘ方向で隣り合う積層体の間の部分に対応する開口溝を有するマスクである。このような開口溝を有するマスクでも、ビット線ＢＬ及び抵抗変化膜３０のエッチング選択比と、ワード線ＷＬ及び絶縁層２０のエッチング選択比とが異なれば、第２のホール５２を形成することが可能である。
【００８１】
ここで、例えば、マスク開口溝のＹ方向に延びるエッジの位置が、抵抗変化膜３０のＸ方向の端よりもビット線ＢＬ側に位置すると、図１１（ａ）に示すように、第２のホール５２のＸ方向の幅が、ビット線ＢＬ及び抵抗変化膜３０の積層体のＸ方向の幅よりも小さくなる。
【００８２】
すなわち、ワード線ＷＬにおける第２のホール５２の隣の部分の幅Ｗａが、ワード線ＷＬにおけるビット線ＢＬの隣の部分の幅Ｗｂよりも大きくなる。
【００８３】
したがって、ワード線ＷＬのＹ方向に沿った側壁が凹凸形状に形成される。その結果、ワード線ＷＬの抵抗を低くすることができる。なお、ビット線ＢＬとワード線ＷＬ間の抵抗変化膜３０がエッチングされないように、第２のホール５２によって露出されるワード線ＷＬ端は、ビット線ＢＬと抵抗変化膜３０との境界よりもビット線ＢＬ中央側に位置する。言い換えれば、幅Ｗｂ−幅Ｗａは抵抗変化膜３０の膜厚よりも大きい。
【００８４】
第２実施形態についても同様に、図８（ａ）に示す第２のホール５２は、Ｙ方向に延びる開口溝を有するマスクを用いた例えばＲＩＥ法により形成することができる。
【００８５】
そのマスクの開口溝の下の積層体が、エッチングにより除去される。
【００８６】
ここで、例えば、マスク開口溝のＹ方向に延びるエッジの位置が、ビット線間絶縁膜２１に少し重なるように位置すると、図１１（ｂ）に示すように、第２のホール５２のＸ方向の幅が、ビット線間絶縁膜２１のＸ方向の幅よりも小さくなる。
【００８７】
すなわち、ワード線ＷＬにおける第２のホール５２の隣の部分の幅Ｗａが、ワード線ＷＬにおけるビット線間絶縁膜２１の隣の部分の幅Ｗｂよりも大きくなる。
【００８８】
したがって、ワード線ＷＬのＹ方向に沿った側壁が凹凸形状に形成される。その結果、ワード線ＷＬの抵抗を低くすることができる。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９０】
（付記１）前記第２のホールの形成後、前記第１の方向で隣り合う前記積層体の間に、前記ビット線及び前記抵抗変化膜が挟まれている請求項６記載の半導体記憶装置の製造方法。
（付記２）前記第２のホールの形成後、複数の柱状の前記ビット線が、前記第２のホールを隔てて前記第２の方向に並んでいる請求項６または付記１に記載の半導体記憶装置の製造方法。
（付記３）前記第２のホールの形成後、前記ワード線の前記第２のホールの隣の部分の幅は、前記ワード線の前記ビット線の隣の部分の幅よりも大きい請求項６、付記１、２のいずれかに記載の半導体記憶装置の製造方法。
（付記４）前記第２のホールを形成する工程において、前記ビット線の前記第２の方向の側面に形成された前記抵抗変化膜も除去する請求項６、付記１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
（付記５）複数の柱状の前記ビット線が、前記ビット線間絶縁膜を介して前記第２の方向に並んでいる請求項７記載の半導体記憶装置の製造方法。
（付記６）前記第２のホールの形成後、複数の柱状の前記ビット線間絶縁膜が、前記第２のホールを隔てて前記第２の方向に並んでいる請求項７または付記５に記載の半導体記憶装置の製造方法。
（付記７）前記第１のホールの角が丸く形成される請求項７、付記５、６のいずれかに記載の半導体記憶装置の製造方法。
（付記８）前記第２のホールの前記第２の方向の幅が、前記第１の方向の中央部よりも端部で大きい付記７記載の半導体記憶装置の製造方法。
【符号の説明】
【００９１】
２１…ビット線間絶縁膜、３０…抵抗変化膜、５１…第１のホール、５２…第２のホール、ＷＬ…ワード線、ＢＬ…ビット線、ＧＢＬ…グローバルビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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