(57)【要約】【課題】電源回路を構成するスイッチング素子の導通損失を低減する。【解決手段】入力電圧の両端子間に、第１、第２、第３のスイッチング素子の直列回路と、第４、第５、第６のスイッチング素子の直列回路を並列に接続し、前記第１及び第４のスイッチング素子のソースの間に、トランスの２つの一次側巻線の一方を接続し、前記第２及び第５のスイッチング素子のソースの間に、前記トランスの２つの一次側巻線の他方であって前記一方の一次側巻線とは逆巻きの一次側巻線を接続してなり、前記第１及び第３のスイッチング素子と前記第２のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせる一方、前記オン、オフからずれた位相で、前記第４及び第６のスイッチング素子と前記第５のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせるようにしたスイッチング電源回路。【選択図】図１
2014176140.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧の両端子間に、還流ダイオード付の第１、第２、第３のスイッチング素子の直列回路と、還流ダイオード付の第４、第５、第６のスイッチング素子の直列回路を並列に接続し、
前記第１のスイッチング素子のソースと前記第４のスイッチング素子のソースの間に、トランスの２つの一次側巻線の一方を接続し、
前記第２のスイッチング素子のソースと前記第５のスイッチング素子のソースの間に、前記トランスの２つの一次側巻線の他方であって前記一方の一次側巻線とは逆巻きの一次側巻線を接続し、
前記トランスの二次側巻線には、該二次側巻線の出力を整流、平滑する回路を接続してなり、
前記第１及び第３のスイッチング素子と前記第２のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせる一方、前記オン、オフからずれた位相で、前記第４及び第６のスイッチング素子と前記第５のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせることを特徴とするスイッチング電源回路。
【請求項２】
入力電圧の両端子間に、還流ダイオード付の第１、第２、第３、第４のスイッチング素子の直列回路と、還流ダイオード付の第５、第６、第７、第８のスイッチング素子の直列回路を並列に接続し、
前記第１のスイッチング素子のソースと前記第５のスイッチング素子のソースの間に、トランスの３つの一次側巻線の１つ目を接続し、
前記第２のスイッチング素子のソースと前記第６のスイッチング素子のソースの間に、前記トランスの３つの一次側巻線の２つ目であって前記１つ目の一次側巻線とは逆巻きの一次側巻線を接続し、
前記第３のスイッチング素子のソースと前記第７のスイッチング素子のソースの間に、前記トランスの３つの一次側巻線の３つ目であって前記１つ目の一次側巻線と同じ巻きの一次側巻線を接続し、
前記トランスの二次側巻線には、該二次側巻線の出力を整流、平滑する回路を接続してなり、
前記第１及び第３のスイッチング素子と前記第２及び第４のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせる一方、前記オン、オフからずれた位相で、前記第５及び第７のスイッチング素子と前記第６及び第８のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせることを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源回路に関する。
【背景技術】
【０００２】
スイッチング電源回路の一例を、図５を参照して説明する。
【０００３】
図５において、入力電圧Vinの両端子間に、平滑コンデンサC1が接続されると共に、FET等のトランジスタによるスイッチング素子Q1,Q2の直列回路とスイッチング素子Q3,Q4の直列回路の並列回路が接続されている。スイッチング素子Q1,Q2,Q3,Q4のドレイン−ソースにはそれぞれ還流ダイオードD1,D2,D3,D4が接続されている。スイッチング素子Q1のソースとスイッチング素子Q3のソースとの間にトランスT1の一次側巻線を接続している。スイッチング素子Q1〜Q4のゲートには図示しない制御回路が接続され、制御回路からのオン、オフを規定する制御信号によりスイッチング素子Q1〜Q4がオン、オフする。
【０００４】
トランスT1の二次側巻線の両端には整流ダイオードD11,D12のアノードが接続され、整流ダイオードD11,D12のカソードの共通接続部に、脈流を抑えるためのインダクタL1の一端側が接続されている。インダクタL1の他端側とトランスT1の二次側巻線の中間部には平滑コンデンサC2が接続され、平滑コンデンサC2の両端から出力電圧Voが取り出される。
【０００５】
この種のスイッチング電源回路は特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２０７３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５に示すようなスイッチング電源回路の場合、スイッチング素子の耐圧は、入力電圧Vinの電圧が必要となるためスイッチング素子のON抵抗が大きくなり、その結果、スイッチング素子の導通損失が大きくなる問題があった。
【０００８】
そこで、本発明の課題は、スイッチング電源回路を構成するスイッチング素子の導通損失の低減化を図ることにある。
【課題を解決するための手段】
【０００９】
本発明の態様によれば、入力電圧の両端子間に、還流ダイオード付の第１、第２、第３のスイッチング素子の直列回路と、還流ダイオード付の第４、第５、第６のスイッチング素子の直列回路を並列に接続し、前記第１のスイッチング素子のソースと前記第４のスイッチング素子のソースの間に、トランスの２つの一次側巻線の一方を接続し、前記第２のスイッチング素子のソースと前記第５のスイッチング素子のソースの間に、前記トランスの２つの一次側巻線の他方であって前記一方の一次側巻線とは逆巻きの一次側巻線を接続し、前記トランスの二次側巻線には、該二次側巻線の出力を整流、平滑する回路を接続してなり、前記第１及び第３のスイッチング素子と前記第２のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせる一方、前記オン、オフからずれた位相で、前記第４及び第６のスイッチング素子と前記第５のスイッチング素子とを、50％デューティ、一定周期で交互にオン、オフさせることを特徴とするスイッチング電源回路が提供される。
【発明の効果】
【００１０】
本発明によれば、第１、第３、第４、第６のスイッチング素子のドレイン−ソース間の耐圧は入力電圧Vinの1/2となり、耐圧の低い、したがってオン抵抗の小さなスイッチング素子が使用でき、スイッチング素子の導通損失の低減化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明によるスイッチング電源回路の第１の実施形態を示した回路図である。
【図２】図１における各スイッチング素子をオン、オフさせる信号の波形を示した図である。
【図３】本発明によるスイッチング電源回路の第２の実施形態を示した回路図である。
【図４】図３における各スイッチング素子をオン、オフさせる信号の波形を示した図である。
【図５】従来のスイッチング電源回路の一例を示した回路図である。
【発明を実施するための形態】
【００１２】
以下に、本発明による電源回路の実施形態について説明する。
【００１３】
［第１の実施形態の構成］
図１は、本発明によるスイッチング電源回路の第１の実施形態を示す。図１において、入力電圧Vinの両端子間に、平滑コンデンサC1が接続されると共に、FET等のトランジスタによる第１、第２、第３のスイッチング素子Q1,Q2,Q3の直列回路と第４、第５、第６のスイッチング素子Q4,Q5,Q6の直列回路の並列回路が接続されている。スイッチング素子Q1〜Q6のドレイン−ソースにはそれぞれ還流ダイオードD1〜D6が接続されている。スイッチング素子Q1のソースとスイッチング素子Q4のソースとの間にトランスT1の２つの一次側巻線のうちの一方T11を接続し、スイッチング素子Q2のソースとスイッチング素子Q5のソースとの間にトランスT1の２つの一次側巻線のうちの他方T12を接続している。なお、一次側巻線T12の巻線方向は一次側巻線T11の巻線方向と逆向きになっている。
【００１４】
後述するように、スイッチング素子Q1〜Q6のゲートには図示しない制御回路が接続され、制御回路からのオン、オフを規定する制御信号によりスイッチング素子Q1〜Q6がオン、オフする。
【００１５】
トランスT1の二次側においては、トランスT1の二次側巻線T21の一端側に整流ダイオードD11のアノードが接続される一方、二次側巻線T21の他端側に整流ダイオードD12のアノードが接続され、整流ダイオードD11、D12のカソードが共通接続されることによりトランスT1の二次電圧は整流され、チョークコイルL1、平滑コンデンサC2により平滑されて、直流電圧Voを出力する。
【００１６】
［第１の実施形態の動作］
各スイッチング素子Q1〜Q6のゲートには、図示しない制御回路から図２に示すようなスイッチング素子のオン、オフ制御信号が供給される。スイッチング素子のON（オン）、OFF（オフ）のタイミングは、図２に示すように、スイッチング素子Q1,Q3とスイッチング素子Q2は、50％デューティ、一定周期で交互にオン、オフする。またスイッチング素子Q4,Q6とスイッチング素子Q5は、50％デューティ、一定周期で交互にオン、オフする。トランスT1の一次側巻線に印加される電圧のパルス幅は、スイッチング素子Q1,Q3とスイッチング素子Q2の波形と、スイッチング素子Q4,Q6とスイッチング素子Q5の波形の位相をずらす（図２では、スイッチング素子Q1,Q3とスイッチング素子Q2の波形に比べてスイッチング素子Q4,Q6とスイッチング素子Q5の波形の位相が進んでいる）ことにより決まり、ダイオードD11、D12、チョークコイルL1、コンデンサC2により整流平滑され出力電圧が決まる。
【００１７】
［第１の実施形態の効果］
以上の動作により、スイッチング素子Q1、Q3、Q4、Q6のドレイン−ソースにかかる電圧を入力電圧の1/2に低減でき、オン抵抗の小さなスイッチング素子を使用できることから、スイッチング素子の損失を低減できる。FETで言えば、通常、同じ電流容量のFETの場合、ドレイン−ソース間の耐圧が低い程オン抵抗が低いことから、FETの導通損失を低減することができる。
【００１８】
［第２の実施形態］
図３、図４を参照して、本発明の第２の実施形態について説明する。図１の第１の実施形態では入力電圧Vinのプラス、マイナス間に、３個のスイッチング素子の直列回路を２つ、並列に接続しているのに対し、第２の実施形態では入力電圧Vinのプラス、マイナス間に４個のスイッチング素子の直列回路を２つ、並列に接続している。また、トランスT1には３つ目の一次側巻線T13を追加している。
【００１９】
図３において、入力電圧Vinの両端子間に、平滑コンデンサC1が接続されると共に、スイッチング素子Q1,Q2,Q3,Q4の直列回路とスイッチング素子Q5,Q6,Q7,Q8の直列回路の並列回路が接続されている。スイッチング素子Q1〜Q8のドレイン−ソース間にはそれぞれ還流ダイオードD1〜D8が接続されている。スイッチング素子Q1のソースとスイッチング素子Q5のソースとの間にトランスT1の３つの一次側巻線のうちの１つ目T11を接続し、スイッチング素子Q2のソースとスイッチング素子Q6のソースとの間にはトランスT1の２つ目の一次側巻線T12を接続している。更に、スイッチング素子Q3のソースとスイッチング素子Q7のソースとの間にはトランスT1の３つ目の一次側巻線T13を接続している。なお、２つ目の一次側巻線T12の巻線方向は、１つ目、３つ目の一次側巻線T11,T13の巻線方向と逆向きになっている。
【００２０】
後述するように、スイッチング素子Q1〜Q8のゲートには図示しない制御回路が接続され、制御回路からのオン、オフを規定する制御信号によりスイッチング素子Q1〜Q8がオン、オフする。
【００２１】
トランスT1の二次側の構成は、第１の実施形態と同じである。
【００２２】
各スイッチング素子Q1〜Q8のゲートには、図示しない制御回路から図４に示すようなスイッチング素子のオン、オフ制御信号が供給される。スイッチング素子のオン、オフのタイミングは、図４に示すように、スイッチング素子Q1,Q3とスイッチング素子Q2,Q4は、50％デューティ、一定周期で交互にオン、オフする。またスイッチング素子Q5,Q7とスイッチング素子Q6,Q8は、50％デューティ、一定周期で交互にオン、オフする。トランスT1の一次側巻線に印加される電圧のパルス幅は、スイッチング素子Q1,Q3とスイッチング素子Q2,Q4の波形と、スイッチング素子Q5,Q7とスイッチング素子Q6,Q8の波形の位相をずらすことにより決まり、ダイオードD11、D12、チョークコイルL1、コンデンサC2により整流平滑され出力電圧が決まる。
【００２３】
これによりスイッチング素子Q2、Q3、Q6、Q7のドレイン−ソースにかかる電圧は入力電圧のVinの2/3の電圧、スイッチング素子Q1、Q4、Q5、Q8のドレイン−ソースにかかる電圧は入力電圧のVinの1/3の電圧となり、図５の電源回路よりも低耐圧のスイッチング素子を使用することができスイッチング素子の導通損失を低減することができる。
【００２４】
以上、本発明を、複数の実施形態を参照して説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００２５】
Q1〜Q8    スイッチング素子
D1〜D8    還流ダイオード
C1,C2    平滑コンデンサ
D11,D12    整流ダイオード
L1    インダクタ
T1    トランス
T11〜T13    一次側巻線
T21    二次側巻線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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