(57)【要約】【課題】誤動作を低減すること。【解決手段】メモリセルＭＣ００は、ビット線対ＢＬ０のノードＮ１１と反転ビット線ｘＢＬ０のノードＮ１２の間に接続されたヒューズ素子ＥＦを有している。ヒューズ素子ＥＦの中間領域はワード線ＷＬ０のノードＮ１３に接続されている。従って、このヒューズ素子ＥＦは、電気的に、ビット線ＢＬ０とワード線ＷＬ０の間に接続された第１のヒューズ素子Ｆ１と、反転ビット線ｘＢＬ０とワード線ＷＬ０の間に接続された第２のヒューズ素子Ｆ２を含む。ビット線対ＢＬ０，ｘＢＬ０に接続された電圧印加回路２１は、第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２の抵抗値に不均衡を生じさせる。メモリセルＭＣ００は、ヒューズ素子ＥＦに含まれる第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２の抵抗値の不均衡により、入力データＤＩ０の状態を記憶する。【選択図】図２
2014157642.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとの間に直列接続された一対のヒューズ素子を含む記憶セルと、
プログラム信号と入力データに基づいて、前記第１のノードと前記第２のノードの何れか一方のノードに書込電圧を印加し、前記第１のノードと前記第２のノードの何れか他方に前記書込電圧より低い第２の電圧を印加する第１の電圧印加回路と、
前記一対のヒューズ素子の間が接続された第３のノードに対して、読出電圧をリード信号に基づいて印加する第２の電圧印加回路と、
前記リード信号に基づいて、前記第１のノードと前記第２のノードの間の電圧差に応じた出力データを出力する読出回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の電圧印加回路は、
前記プログラム信号と前記入力データに基づいて制御信号を生成するデコーダ回路と、
前記制御信号が供給される複数のスイッチ素子を含み、前記複数のスイッチ素子のオンオフにより前記第１のノードと前記第２のノードに対して前記書込電圧と前記第２の電圧を印加するブリッジ回路と、
を含むこと、を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記読出回路は、
一対の負荷素子と、
リード信号に基づいて、前記第１のノードと前記第２のノードに対して前記一対の負荷素子を接離する一対のスイッチ素子と、
前記一対のスイッチ素子と前記一対の負荷素子との間のノードの電位を比較して前記出力データを生成するセンスアンプと、
を含むこと、を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記プログラム信号に基づいて前記第３のノードに前記第２の電圧を印加する第３の電圧印加回路を含むことを特徴とする請求項１〜３のうちの何れか一項に記載の半導体装置。
【請求項５】
前記記憶セルは、直線状の配線部と、前記配線部の両端に接続された第１端子と第２端子と、前記配線部の中央領域に一端が接続された接続部と、前記接続部の先端に接続された第３端子を有するヒューズ素子を含み、
前記一対のヒューズ素子のうちの何れか一方は、前記第１端子と前記中央領域との間の前記配線部であり、
前記一対のヒューズ素子のうちの何れか他方は、前記第２端子と前記中央領域との間の前記配線部であること、
を特徴とする請求項１〜４のうちの何れか一項に記載の半導体装置。
【請求項６】
前記配線部は、ポリシリコン膜と金属元素を含む金属シリサイド膜を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
複数のワード線と、
前記複数のワード線と交差する複数のビット線対と、
前記ワード線と前記ビット線対とに接続された、前記ビット線対の間に直列に接続された一対のヒューズ素子を含み、前記一対のヒューズ素子の間が前記ワード線に接続されたメモリセルと、
前記複数のビット線対のそれぞれに設けられ、プログラム信号と入力データに基づいて、前記ビット線対の何れか一方のビット線に書込電圧を印加し、前記ビット線対の何れか他方のビット線に前記書込電圧より低い第２の電圧を印加する複数の電圧印加回路と、
アドレス信号に基づいて複数のワード線のうちの１つのワード線を選択し、選択した１つのワード線に対して、リード信号に基づいて読出電圧を印加するロウデコーダと、
前記複数のビット線対のそれぞれに設けられ、前記リード信号に基づいて、前記ビット線対の間の電圧差に応じた出力データを出力する複数の読出回路と、
を有することを特徴とする半導体記憶装置。
【請求項８】
前記ロウデコーダは、前記選択した１つのワード線に対して、前記プログラム信号に基づいて前記第２の電圧を印加すること、を特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
記憶セルを有する半導体装置の制御方法であって、
前記記憶セルは、第１のノードと第２のノードとの間に直列接続された一対のヒューズ素子を含み、
プログラム信号と入力データに基づいて、前記第１のノードと前記第２のノードの何れか一方のノードに書込電圧を印加し、前記第１のノードと前記第２のノードの何れか他方に前記書込電圧より低い第２の電圧を印加し、
リード信号に基づいて、前記一対のヒューズ素子の間が接続された第３のノードに対して読出電圧を印加し、前記第１のノードと前記第２のノードの間の電圧差に応じた出力データを出力すること、
を特徴とする半導体装置の制御方法。
【請求項１０】
前記プログラム信号に基づいて前記第３のノードに前記第２の電圧を印加することを特徴とする請求項９に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置、半導体記憶装置、半導体装置の制御方法に関する。
【背景技術】
【０００２】
従来、半導体装置は、データの記憶、冗長回路などの設定、抵抗値などの調整のために、ヒューズ素子電気ヒューズを有している（例えば、特許文献１参照）。電気ヒューズは、供給される過電流によって溶断する。従って、１つの電気ヒューズに１つの情報を記憶する。ヒューズ回路は、電気ヒューズと直列に接続されたトランジスタを有し、トランジスタのオン抵抗値と電気ヒューズの状態（非切断又は抵抗値が低い導通状態，断線又は抵抗値が高い非導通状態）に応じたレベルの出力信号を生成する。この出力信号のレベルに基づいて、電気ヒューズに記憶した情報（「０」または「１」）を判定する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−０７３５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記したヒューズ回路の出力信号は、トランジスタのオン抵抗値と電気ヒューズの抵抗値に応じたレベルとなる。トランジスタのオン抵抗値は、プロセスのばらつき等に応じて変化する。電気ヒューズの抵抗値は、電気ヒューズの形状のばらつきや切断時の状態等に応じて変化する。これらのばらつきは、ヒューズ回路の出力信号のレベルに影響する。そして、ヒューズ回路に含まれる素子のばらつきは、ヒューズ回路に対する書き込み動作におけるライトマージン、ヒューズ回路の出力信号の判定におけるリードマージンに影響し、誤動作を招く。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、第１のノードと第２のノードとの間に直列接続された一対のヒューズ素子を含む記憶セルと、プログラム信号と入力データに基づいて、前記第１のノードと前記第２のノードの何れか一方のノードに書込電圧を印加し、前記第１のノードと前記第２のノードの何れか他方に前記書込電圧より低い第２の電圧を印加する第１の電圧印加回路と、前記一対のヒューズ素子の間が接続された第３のノードに対して、読出電圧をリード信号に基づいて印加する第２の電圧印加回路と、前記リード信号に基づいて、前記第１のノードと前記第２のノードの間の電圧差に応じた出力データを出力する読出回路とを有する。
【発明の効果】
【０００６】
本発明の一観点によれば、誤動作を低減することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体記憶装置の概略ブロック図である。
【図２】第一実施形態の半導体記憶装置の一部回路図である。
【図３】ヒューズ素子の概略平面図である。
【図４】ヒューズ素子の概略断面図である。
【図５】ヒューズ素子の概略断面図である。
【図６】第二実施形態の半導体記憶装置の一部回路図である。
【図７】ヒューズ素子の概略断面図である。
【発明を実施するための形態】
【０００８】
（第一実施形態）
以下、第一実施形態を添付図面に従って説明する。
図１に示すように、半導体記憶装置は、制御部１０、電圧印加部２０、メモリセルアレイ３０、出力部４０を有している。
【０００９】
制御部１０は、高電位電圧ＶＤＤと低電位電圧ＶＳＳに基づいて動作する。なお、図示しないが、同様に、電圧印加部２０、出力部４０は、高電位電圧ＶＤＤと低電位電圧ＶＳＳに基づいて動作する。
【００１０】
制御部１０は、ロウデコーダ１１を含む。ロウデコーダ１１は、アドレス信号ＡＤＲに基づいて複数（図１では４本）のワード線ＷＬ０〜ＷＬ３のうちの１本を選択する。そして、ロウデコーダ１１は、プログラム信号ＰＲＧとリード信号ＲＤに基づいて、選択したワード線の電位を制御する。例えば、プログラム信号ＰＲＧは、メモリセルにデータを書き込むプログラム動作のときに高電位電圧ＶＤＤレベル（Ｈレベル）であり、プログラム動作以外のときには低電位電圧ＶＳＳレベル（Ｌレベル）である。リード信号ＲＤは、メモリセルからデータを読み出すリード動作のときにＨレベルであり、リード動作以外のときにはＬレベルである。ロウデコーダ１１は、プログラム動作のときに選択したワード線をハイインピーダンス状態（無接続状態）とする。また、ロウデコーダ１１は、リード動作のときに選択したワード線をＨレベル、つまりワード線に高電位電圧ＶＤＤを供給する。ロウデコーダ１１は第２の電圧印加回路の一例である。
【００１１】
電圧印加部２０は、複数（図１では４個）の電圧印加回路２１〜２４を含む。電圧印加回路２１は、ビット線対ＢＬ０，ｘＢＬ０に接続されている。電圧印加回路２１には、プログラム信号ＰＲＧ、入力データＤＩ０、書込電圧ＶＢＬが供給される。電圧印加回路２１は、プログラム信号ＰＲＧに基づいて、プログラム動作のときに、ビット線対ＢＬ０，ｘＢＬ０を駆動し、プログラム動作以外のときに、ビット線対ＢＬ０，ｘＢＬ０をハイインピーダンス状態（無接続状態）とする。電圧印加回路２１は、プログラム動作のときに、入力データＤＩ０のレベルに応じて、一対のビット線対ＢＬ０，ｘＢＬ０のうちの一方のビット線を書込電圧ＶＢＬを供給する配線に接続するとともに、一対のビット線対ＢＬ０，ｘＢＬ０のうちの他方のビット線を低電位電圧ＶＳＳを供給する配線に接続する。
【００１２】
同様に、電圧印加回路２２〜２４は、プログラム信号ＰＲＧに基づいて、プログラム動作のときに、ビット線対ＢＬ１，ｘＢＬ１〜ＢＬ３，ｘＢＬ３を駆動し、プログラム動作以外のときに、ビット線対ＢＬ１，ｘＢＬ１〜ＢＬ３，ｘＢＬ３をハイインピーダンス状態とする。そして、電圧印加回路２２〜２４は、プログラム動作のときに、入力データＤＩ１〜ＤＩ３に応じた一方のビット線を書込電圧ＶＢＬの配線に接続し、入力データＤＩ１〜ＤＩ３に応じた他方のビット線を低電位電圧ＶＳＳの配線に接続する。電圧印加回路２１〜２４は第１の電圧印加回路の一例である。
【００１３】
メモリセルアレイ３０は、例えば、マトリックス状に配列された複数（図１において１６個）のメモリセル（記憶セル）ＭＣ００〜ＭＣ３３を含む。
行方向に配列された複数（図１において４個）のメモリセルＭＣ００〜ＭＣ０３はワード線ＷＬ０に接続されている。同様に、複数のメモリセルＭＣ１０〜ＭＣ１３はワード線ＷＬ１に接続されている。また、複数のメモリセルＭＣ２０〜ＭＣ２３はワード線ＷＬ２に接続されている。そして、複数のメモリセルＭＣ３０〜ＭＣ３３はワード線ＷＬ３に接続されている。
【００１４】
列方向に配列された複数（図１において３個）のメモリセルＭＣ００〜ＭＣ２０はビット線対ＢＬ０，ｘＢＬ０に接続されている。同様に、複数のメモリセルＭＣ０１〜ＭＣ２１はビット線対ＢＬ１，ｘＢＬ１に接続されている。また、複数のメモリセルＭＣ０２〜ＭＣ２２はビット線対ＢＬ２，ｘＢＬ２に接続されている。そして、複数のメモリセルＭＣ０３〜ＭＣ２３はビット線対ＢＬ３，ｘＢＬ３に接続されている。
【００１５】
各メモリセルＭＣ００〜ＭＣ３３は、電気的にプログラムが可能なヒューズ（Electrical Programmable Fuse）素子を含む。メモリセルＭＣ００は、ビット線対ＢＬ０，ｘＢＬ０の電位に応じて、「０」又は「１」の情報を記憶する。同様に、メモリセルＭＣ１０〜ＭＣ３０は、ビット線対ＢＬ０，ｘＢＬ０の電位に応じて「０」又は「１」の状態を記憶する。同様に、メモリセルＭＣ０１〜ＭＣ３３は、それぞれ、ビット線対ＢＬ１，ｘＢＬ１〜ＢＬ３，ｘＢＬ３の電位に応じて、「０」又は「１」の情報を記憶する。
【００１６】
出力部４０は複数（図１では４個）の読出回路４１〜４４を含む。読出回路４１〜４４には、リード信号ＲＤが供給される。読出回路４１は、リード信号ＲＤに基づいて、リード動作のときに、ビット線対ＢＬ０と反転ビット線ｘＢＬ０の間の電位差に応じたレベルの出力データＤＯ０を出力する。同様に、読出回路４２〜４４は、リード動作のときに、ビット線対ＢＬ１〜ＢＬ３と反転ビット線ｘＢＬ０〜ｘＢＬ３の間の電位差に応じたレベルの出力データＤＯ１〜ＤＯ３を出力する。
【００１７】
次に、各回路の一例を説明する。
図２は、メモリセルＭＣ００に対する書き込みと読み出しに係る回路の一例を示している。尚、図１に示すメモリセルＭＣ０１〜ＭＣ３３に対する書き込みと読み出しに係る回路は、メモリセルＭＣ００に対する回路と同様である。このため、メモリセルＭＣ０１〜ＭＣ３３に対する回路の図面及び説明を省略する。
【００１８】
図２に示すように、ロウデコーダ１１はトランジスタＴ１１を有している。トランジスタＴ１１は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ１１のソース端子は電源配線ＶＤＤに接続され、ドレイン端子はワード線ＷＬ０に接続されている。ロウデコーダ１１は、トランジスタＴ１１のゲート端子にワード線制御信号ＷＣ０を供給する。
【００１９】
ロウデコーダ１１は、アドレス信号ＡＤＲとリード信号ＲＤに基づいて、ワード線制御信号ＷＣ０を生成する。例えば、ロウデコーダ１１は、リード動作のときに、アドレス信号ＡＤＲに基づいてワード線ＷＬ０を選択し、そのワード線ＷＬ０に応じてＨレベルのワード線制御信号ＷＣ０を生成する。
【００２０】
トランジスタＴ１１は、Ｌレベルのワード線制御信号ＷＣ０に応答してオンし、Ｈレベルのワード線制御信号ＷＣ０に応答してオフする。ワード線ＷＬ０は、オンしたトランジスタＴ１１を介して電源配線ＶＤＤに接続される。従って、オンしたトランジスタＴ１１は、ワード線ＷＬ０に高電位電圧ＶＤＤを供給する。そして、トランジスタＴ１１がオフしたとき、ワード線ＷＬ０はハイインピーダンス状態となる。
【００２１】
プログラム信号ＰＲＧはバッファ回路５１に供給され、そのバッファ回路５１はプログラム信号ＰＲＧと同じレベルのプログラム信号ＳＰＧを出力する。バッファ回路５１は、例えば図１に示す電圧印加部２０に含まれる。なお、バッファ回路５１を図１に示す制御部１０に含まれてもよい。
【００２２】
電圧印加回路２１は、デコーダ回路６０とブリッジ回路７０を含む。
デコーダ回路６０は、入力データＤＩ０とプログラム信号ＰＲＧに基づいて、ブリッジ回路７０を制御するための制御信号ＳＣ１〜ＳＣ４を生成する。
【００２３】
ブリッジ回路７０は、書込電圧ＶＢＬが供給される配線と低電位電圧ＶＳＳが供給される配線（以下、単に電源配線ＶＳＳという）に接続されている。また、ブリッジ回路７０は、ビット線対ＢＬ０，ｘＢＬ０に接続されている。
【００２４】
ブリッジ回路７０は、制御信号ＳＣ１〜ＳＣ４に基づいて、ビット線対ＢＬ０，ｘＢＬ０のうちの何れか一方のビット線に書込電圧ＶＢＬを供給するとともに、何れか他方のビット線を電源配線ＶＳＳに接続する。
【００２５】
デコーダ回路６０は、インバータ回路６１，６２、ノア回路６３，６４、ナンド回路６５，６６を含む。
インバータ回路６１は、入力データＤＩ０を論理反転した信号ｘＤ０を出力する。インバータ回路６２は、信号ｘＤ０を論理反転した信号ｚＤ０を出力する。
【００２６】
ノア回路６３は、プログラム信号ＳＰＧの反転レベルと信号ｘＤ０とを否定論理和演算した結果に応じたレベルの制御信号ＳＣ３を出力する。ノア回路６４は、プログラム信号ＳＰＧの反転レベルと信号ｚＤ０とを否定論理和演算した結果に応じたレベルの制御信号ＳＣ４を出力する。
【００２７】
ナンド回路６５は、プログラム信号ＳＰＧと信号ｘＤ０とを否定論理積演算した結果に応じたレベルの制御信号ＳＣ１を出力する。ナンド回路６６は、プログラム信号ＳＰＧと信号ｚＤ０とを否定論理積演算した結果に応じたレベルの制御信号ＳＣ２を出力する。
【００２８】
ブリッジ回路７０はトランジスタＴ２１〜Ｔ２４を含む。
トランジスタＴ２１，Ｔ２２は例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ２３，Ｔ２４は例えばＮチャネルＭＯＳトランジスタである。
【００２９】
トランジスタＴ２１のソース端子は書込電圧ＶＢＬが供給される配線に接続され、トランジスタＴ２１のドレイン端子はトランジスタＴ２３のドレイン端子に接続され、トランジスタＴ２１のゲート端子には制御信号ＳＣ１が供給される。トランジスタＴ２３のソース端子は低電位電圧ＶＳＳ（例えば０Ｖ（ゼロボルト））が供給される配線（以下、単に電源配線ＶＳＳという）に接続されている。トランジスタＴ２３のゲート端子には制御信号ＳＣ３が供給される。
【００３０】
トランジスタＴ２２のソース端子は書込電圧ＶＢＬが供給される配線に接続され、トランジスタＴ２２のドレイン端子はトランジスタＴ２４のドレイン端子に接続され、トランジスタＴ２２のゲート端子には制御信号ＳＣ２が供給される。トランジスタＴ２４のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴ２４のゲート端子には制御信号ＳＣ４が供給される。
【００３１】
トランジスタＴ２１のドレイン端子とトランジスタＴ２３のドレイン端子の間のノードＮ０１はビット線ＢＬ０に接続されている。トランジスタＴ２２のドレイン端子とトランジスタＴ２４のドレイン端子の間のノードＮ０２は反転ビット線ｘＢＬ０に接続されている。
【００３２】
ビット線ＢＬ０と反転ビット線ｘＢＬ０の間にはメモリセルＭＣ００が接続されている。メモリセルＭＣ００は、ヒューズ素子ＥＦを含む。ヒューズ素子ＥＦの第１端子はビット線対ＢＬ０のノードＮ１１に接続され、ヒューズ素子ＥＦの第２端子は反転ビット線ｘＢＬ０のノードＮ１２に接続されている。また、ヒューズ素子ＥＦにおいて、第１端子と第２端子の間の中間領域に応じた第３の端子はワード線ＷＬ０のノードＮ１３に接続されている。従って、このヒューズ素子ＥＦは、電気的に、ビット線ＢＬ０とワード線ＷＬ０の間に接続された第１のヒューズ素子Ｆ１と、反転ビット線ｘＢＬ０とワード線ＷＬ０の間に接続された第２のヒューズ素子Ｆ２を含む。
【００３３】
初期状態（プログラム前）において、第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２それぞれの抵抗値は互いにほぼ同じ値である。プログラム動作においてビット線対ＢＬ０，ｘＢＬ０に供給される電圧に応じてヒューズ素子Ｆ１，Ｆ２に流れる電流は、両ヒューズ素子Ｆ１，Ｆ２の抵抗値を互いに異なる値とする。つまり、一対のヒューズ素子Ｆ１，Ｆ２の抵抗値を不均衡とする。これらヒューズ素子Ｆ１，Ｆ２の抵抗値の不均衡性は、ビット線対ＢＬ０，ｘＢＬ０に供給される電圧、つまり入力データＤＩ０の状態（レベル）に対応する。つまり、メモリセルＭＣ００は、ヒューズ素子ＥＦにおいて、中間領域よりビット線ＢＬ０側の部分（第１のヒューズ素子Ｆ１）の抵抗値と、中間領域より反転ビット線ｘＢＬ０側の部分（第２のヒューズ素子Ｆ２）の抵抗値を、互いに異なる値とすることにより、入力データＤＩ０に応じて、「０」又は「１」の情報を記憶する。
【００３４】
リード信号ＲＤはインバータ回路５２に供給される。インバータ回路５２は、例えば図１に示す出力部４０に含まれる。なお、インバータ回路５２は、図１に示す制御部１０に含まれても良い。インバータ回路５２は、リード信号ＲＤを論理反転したレベルの反転リード信号ｘＲＤを出力する。
【００３５】
読出回路４１は、センスアンプ８１、トランジスタＴ４１〜Ｔ４４を有している。トランジスタＴ４１，Ｔ４２は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ４３，Ｔ４４は、例えばＮチャネルＭＯＳトランジスタである。
【００３６】
上記の反転リード信号は、トランジスタＴ４１，Ｔ４２のゲート端子に供給される。トランジスタＴ４１のソース端子はビット線ＢＬ０に接続され、トランジスタＴ４１のドレイン端子は、センスアンプ８１の反転入力端子とトランジスタＴ４３のドレイン端子に接続されている。トランジスタＴ４１のドレイン端子はトランジスタＴ４３のドレイン端子とトランジスタＴ４３のゲート端子に接続され、トランジスタＴ４３のソース端子は電源配線ＶＳＳに接続されている。
【００３７】
トランジスタＴ４２のソース端子は反転ビット線ｘＢＬ０に接続され、トランジスタＴ４２のドレイン端子はセンスアンプ８１の非反転入力端子とトランジスタＴ４４のドレイン端子に接続されている。トランジスタＴ４２のドレイン端子はトランジスタＴ４４のドレイン端子とトランジスタＴ４４のゲート端子に接続され、トランジスタＴ４４のソース端子は電源配線ＶＳＳに接続されている。
【００３８】
トランジスタＴ４１は、リード信号ＲＤ（反転リード信号ｘＲＤ）に基づいてオンオフする。オンしたトランジスタＴ４１は、ビット線ＢＬ０とセンスアンプ８１及びトランジスタＴ４３を互いに接続する。同様に、トランジスタＴ４２は、リード信号ＲＤ（反転リード信号ｘＲＤ）に基づいてオンオフする。オンしたトランジスタＴ４２は、反転ビット線ｘＢＬ０とセンスアンプ８１及びトランジスタＴ４４を互いに接続する。トランジスタＴ４１，Ｔ４２はスイッチ素子の一例である。トランジスタＴ４３，Ｔ４４は負荷素子の一例である。センスアンプ８１は、反転入力端子の電位と非反転入力端子の電位、つまりビット線ＢＬ０と反転ビット線ｘＢＬ０の電位差を検出し、検出した電位差に応じたレベルの出力データＤＯ０を出力する。
【００３９】
次に、メモリセルの概略を図３及び図４に従って説明する。
なお、図３，図４は、構造の概略を説明するためのものであり、実際の大きさを表していない。平面図では、部材を区別しやすくするために、一部にハッチングを付している。また、断面図では、各部材の断面構造を分かりやすくするために、一部のハッチングを省略している。なお、これ以後に参照する図面についても同様である。
【００４０】
図３に示すように、ヒューズ素子ＥＦは、半導体記憶装置の絶縁体１０１上に形成されている。この絶縁体１０１は、例えばＳＴＩ（shallow trench isolation）等の素子分離のための絶縁体である。
【００４１】
ヒューズ素子ＥＦは、配線部１１１と、配線部１１１の両端に接続された第１端子部１１２及び第２端子部１１３を有している。配線部１１１は、所定の方向（図３において左右方向）に沿って延びる平面視長方形状に形成されている。第１端子部１１２と第２端子部１１３は、平面視矩形状に形成されている。また、ヒューズ素子ＥＦは、配線部１１１の中央部に一端が接続された接続部１１４と、接続部１１４の先端に接続された第３端子部１１５を有している。接続部１１４は、配線部１１１と直交する方向に沿って延びる平面視長方形状に形成されている。第３端子部１１５は、第１端子部１１２，第２端子部１１３と同様に、平面視矩形状に形成されている。
【００４２】
図４に示すように、ヒューズ素子ＥＦは、ポリシリコン膜１２１と金属シリサイド膜１２２を有している。金属シリサイド膜１２２に含まれる金属元素は、例えばコバルト（Ｃｏ）である。金属シリサイド膜１２２は、例えばサリサイドプロセスにより形成される。
【００４３】
なお、ポリシリコン膜１２１へは、不純物を添加しないことが望ましい。不純物が添加されていないポリシリコンは、不純物が添加されたポリシリコンより抵抗値が大きい。このように、不純物が添加されていないポリシリコン膜１２１は、回路マージンを拡大する要因となる。
【００４４】
図３に示すように、第１端子部１１２は、コンタクトプラグ１３１を介して第１端子部１１２の上方に形成されたビット線ＢＬ０に接続されている。第２端子部１１３は、コンタクトプラグ１３２を介して第２端子部１１３の上方に形成された反転ビット線ｘＢＬ０に接続されている。第３端子部１１５は、コンタクトプラグ１３３を介して、ビット線対ＢＬ０，ｘＢＬ０と同じ配線層（金属層）に形成された配線１３４に接続されている。配線１３４は、コンタクトプラグ１３５を介して、配線１３４の上方に形成されたワード線ＷＬ０に接続されている。ビット線対ＢＬ０，ｘＢＬ０，ワード線ＷＬ０，配線１３４の材料は例えば銅（Ｃｕ）である。コンタクトプラグ１３１，１３２，１３３，１３５の材料は例えばタングステン（Ｗ）である。
【００４５】
第１端子部１１２と接続部１１４との間の配線部１１１ａは、電気的に図２に示す第１のヒューズ素子Ｆ１である。第２端子部１１３と接続部１１４との間の配線部１１１ｂは、電気的に図２に示す第２のヒューズ素子Ｆ２である。
【００４６】
次に、半導体記憶装置の作用を説明する。
［プログラム動作］
例えば、図２において、「１」の入力データＤＩ０が供給される。そして、Ｈレベルのプログラム信号ＰＲＧが供給される。デコーダ回路６０は、入力データＤＩ０とプログラム信号ＰＲＧに基づいて、Ｈレベルの制御信号ＳＣ１，ＳＣ３とＬレベルの制御信号ＳＣ２，ＳＣ４を生成する。
【００４７】
トランジスタＴ２１はＨレベルの制御信号ＳＣ１に応答してオフし、トランジスタＴ２３はＨレベルの制御信号ＳＣ３に応答してオンする。また、トランジスタＴ２２はＬレベルの制御信号ＳＣ２に応答してオンし、トランジスタＴ２４はＬレベルの制御信号ＳＣ４に応答してオフする。これにより、ブリッジ回路７０は、反転ビット線ｘＢＬ０に書込電圧ＶＢＬを供給し、ビット線ＢＬ０に低電位電圧ＶＳＳを供給する。
【００４８】
ビット線ＢＬ０と反転ビット線ｘＢＬ０との間の電位差は、ビット線ＢＬ０のノードＮ１１からヒューズ素子ＥＦを介して反転ビット線ｘＢＬ０のノードＮ１２に向う電子流を生成する。つまり、図４において、第１端子部１１２を陰極、第２端子部１１３を陽極とし、第１端子部１１２から配線部１１１を介して第２端子部１１３に向う電子流を生成する。このように生成された電子流により、金属シリサイド膜１２２の金属材料は、陽極側、つまり第２端子部１１３に向って移動する。その結果、図５に示すように、配線部１１１において、金属元素１２２ａが第２端子部１１３側に偏在する。これにより、中央領域と第１端子部１１２の間の配線部１１１ａは、金属元素を含まないポリシリコンを有する高抵抗部となり、抵抗値がプログラム前よりも高くなる。一方、中央領域１１１ｃと第２端子部１１３の間の配線部１１１ｂは、プログラム前よりも多くの金属元素を含み、抵抗値がプログラム前よりも低くなる。このような書き込み処理により第１のヒューズ素子Ｆ１の抵抗値と第２のヒューズ素子Ｆ２の抵抗値に不均衡が生じる。
【００４９】
これらヒューズ素子Ｆ１，Ｆ２の抵抗値の不均衡は、入力データＤＩ０の「０」と「１」に対応する。つまり、メモリセルＭＣ００は、ヒューズ素子ＥＦに含まれる第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２の抵抗値の不均衡により、入力データＤＩ０の状態を記憶する。
【００５０】
１つのヒューズ素子をメモリセルに用いた半導体記憶装置は、そのヒューズ素子の切断又は未切断により入力データＤＩ０の状態を記憶する。１つのヒューズ素子の切断状態は、ヒューズ素子に供給する書込電圧、ヒューズ素子の形状、ヒューズ素子に書込電圧を供給するトランジスタのばらつき、等によりばらつきが生じる。この１つのヒューズ素子の切断状態のばらつきは、ライトマージンに影響する。
【００５１】
本実施形態のメモリセルＭＣ００は、第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２の抵抗値の不均衡により、入力データＤＩ０の状態を記憶する。従って、書込電圧ＶＢＬやヒューズ素子ＥＦの形状等にばらつきが生じていても、入力データＤＩ０の状態を確実に記憶する。このことは、プログラム動作に対してプロセスにより変動するパラメータを減少させ、ライトマージンに対する影響を低減する。
【００５２】
また、１つのヒューズ素子を含む複数のメモリセルに対して同時に情報を記憶させる場合、書込電圧の変動が情報に応じて変動する。例えば、ヒューズ素子が未切断のメモリセルが「１」の情報を記憶する場合、「０」の情報を記憶させるためにメモリセルのヒューズ素子を切断する。従って、複数のメモリセルに情報を記憶させる場合、切断するヒューズ素子の数に応じて電圧降下が生じ、書込電圧が変動する。書込電圧の変動は、ヒューズ素子における切断不足などの不良を招く場合があり、ライトマージンに影響する。
【００５３】
本実施形態の電圧印加回路２１は、入力データＤＩ０に応じて、ビット線対ＢＬ０，ｘＢＬ０に対して書込電圧ＶＢＬと低電位電圧ＶＳＳを供給する。つまり、電圧印加回路２１は、入力データＤＩ０に応じて、ヒューズ素子ＥＦに生じる電子流の方向を変更する。従って、複数のメモリセルに対して同時に情報の書き込みを行う場合、入力データＤＩ０〜ＤＩ３の状態に係わらず、書込電圧ＶＢＬの変動が一定となる。従って、同時に複数のメモリセルに書き込む情報に依存しない。このことは、ライトマージンに対する影響を低減し、複数のメモリセルに対する情報の書き込みを安定にする。
【００５４】
［リード動作］
例えば、図２において、ブリッジ回路７０のトランジスタＴ２１〜Ｔ２４は、Ｌレベルのプログラム信号ＰＲＧに基づいて生成される制御信号ＳＣ１〜ＳＣ４に応答してオフする。
【００５５】
ロウデコーダ１１のトランジスタＴ１１は、Ｌレベルのワード線制御信号ＷＣ０に応答してオンし、ワード線ＷＬ０に高電位電圧ＶＤＤを供給する。このときの高電位電圧ＶＤＤは読出電圧の一例である。そして、読出回路４１のトランジスタＴ４１，Ｔ４２は、Ｈレベルのリード信号ＲＤに基づいてオンし、センスアンプ８１及びトランジスタＴ４３，Ｔ４４をビット線対ＢＬ０，ｘＢＬ０に接続する。
【００５６】
これにより、ビット線ＢＬ０の電位は、ワード線ＷＬ０の電位（高電位電圧ＶＤＤ）と低電位電圧ＶＳＳの電位差を、第１のヒューズ素子Ｆ１とトランジスタＴ４１とトランジスタＴ４３により分圧した値となる。同様に、反転ビット線ｘＢＬ０の電位は、ワード線ＷＬ０の電位（高電位電圧ＶＤＤ）と低電位電圧ＶＳＳの電位差を、第２のヒューズ素子Ｆ２とトランジスタＴ４２とトランジスタＴ４４により分圧した値となる。従って、ビット線対ＢＬ０，ｘＢＬ０の間の電位差は、第１のヒューズ素子Ｆ１の抵抗値と第２のヒューズ素子Ｆ２の抵抗値に応じた値となる。センスアンプ８１は、ビット線対ＢＬ０，ｘＢＬ０の電位差を増幅したレベルの出力データＤＯ０を出力する。
【００５７】
１つのヒューズ素子をメモリセルに用いた半導体記憶装置は、そのヒューズ素子の状態（切断又は未切断）に応じた抵抗値と、ヒューズ素子に直列に接続されたトランジスタの抵抗値とにより電源電圧を分圧した分圧電圧を生成する。この分圧電圧を、例えばしきい値と比較することにより、記憶した状態に応じた出力データを出力する。分圧電圧は、ヒューズ素子の切断状態、ヒューズ素子に供給する書込電圧、ヒューズ素子の形状、ヒューズ素子に書込電圧を供給するトランジスタのばらつき、等と、トランジスタの抵抗値のばらつきの影響を受ける。これらのばらつきは、分圧電圧としきい値との差、つまりリードマージンに影響する。
【００５８】
本実施形態の読出回路４１は、メモリセルＭＣ００に含まれる第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２の抵抗値の不均衡によりビット線対ＢＬ０，ｘＢＬ０に生じる電位差に応じた出力データＤＯ０を出力する。従って、ヒューズ素子ＥＦの形状やトランジスタのオン抵抗値にばらつきが生じていても、メモリセルＭＣ００の状態に応じた出力データＤＯ０を確実に生成することができる。このことは、リード動作に対してプロセスにおり変動するパラメータを減少させ、リードマージンに対する影響を低減する。
【００５９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）メモリセルＭＣ００は、ビット線対ＢＬ０のノードＮ１１と反転ビット線ｘＢＬ０のノードＮ１２の間に接続されたヒューズ素子ＥＦを有している。ヒューズ素子ＥＦの中間領域はワード線ＷＬ０のノードＮ１３に接続されている。従って、このヒューズ素子ＥＦは、電気的に、ビット線ＢＬ０とワード線ＷＬ０の間に接続された第１のヒューズ素子Ｆ１と、反転ビット線ｘＢＬ０とワード線ＷＬ０の間に接続された第２のヒューズ素子Ｆ２を含む。
【００６０】
ヒューズ素子ＥＦは、ポリシリコン膜１２１と金属シリサイド膜１２２を含む。ビット線対ＢＬ０，ｘＢＬ０に接続された電圧印加回路２１は、第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２の抵抗値に不均衡を生じさせる。メモリセルＭＣ００は、ヒューズ素子ＥＦに含まれる第１のヒューズ素子Ｆ１と第２のヒューズ素子Ｆ２の抵抗値の不均衡により、入力データＤＩ０の状態を記憶する。従って、書込電圧ＶＢＬやヒューズ素子ＥＦの形状にばらつきが生じていても、ライトマージンに対する影響を低減し、入力データＤＩ０の状態を確実に記憶することができる。つまり、プログラム動作における誤動作を低減することができる。
【００６１】
（１−２）ロウデコーダ１１のトランジスタＴ１１は、Ｌレベルのワード線制御信号ＷＣ０に応答してオンし、ワード線ＷＬ０に高電位電圧ＶＤＤを供給する。そして、読出回路４１のトランジスタＴ４１，Ｔ４２は、Ｈレベルのリード信号ＲＤに基づいてオンし、センスアンプ８１及びトランジスタＴ４３，Ｔ４４をビット線対ＢＬ０，ｘＢＬ０に接続する。従って、ビット線ＢＬ０の電位は、ワード線ＷＬ０の電位（高電位電圧ＶＤＤ）と低電位電圧ＶＳＳの電位差を、第１のヒューズ素子Ｆ１とトランジスタＴ４１とトランジスタＴ４３により分圧した値となる。また、反転ビット線ｘＢＬ０の電位は、ワード線ＷＬ０の電位（高電位電圧ＶＤＤ）と低電位電圧ＶＳＳの電位差を、第２のヒューズ素子Ｆ２とトランジスタＴ４２とトランジスタＴ４４により分圧した値となる。ビット線対ＢＬ０，ｘＢＬ０の間の電位差は、第１のヒューズ素子Ｆ１の抵抗値と第２のヒューズ素子Ｆ２の抵抗値に応じた値となり、センスアンプ８１は、ビット線対ＢＬ０，ｘＢＬ０の電位差を増幅したレベルの出力データＤＯ０を出力する。従って、読出回路４１は、ビット線対ＢＬ０，ｘＢＬ０の電位差を検出し、その電位差に応じた出力データＤＯ０を出力する。これにより、プロセスのばらつきが生じていても、リードマージンに対する影響を低減し、メモリセルＭＣ００に記憶した状態に応じた出力データＤＯ０を確実に生成することができる。つまり、リード動作における誤動作を低減することができる。
【００６２】
（１−３）電圧印加回路２１は、入力データＤＩ０に応じて、ヒューズ素子ＥＦに生じる電子流の方向を変更する。従って、複数のメモリセルに対して同時に情報の書き込みを行う場合、入力データＤＩ０〜ＤＩ３の状態に係わらず、書込電圧ＶＢＬの変動が一定となる。従って、同時に複数のメモリセルに書き込む情報に依存しないため、ライトマージンに対する影響を低減することができる。
【００６３】
（第二実施形態）
以下、第二実施形態を添付図面に従って説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。
【００６４】
図６に示すように、本実施形態の半導体記憶装置に含まれるロウデコーダ１１ａは、ワード線ＷＬ０に接続されたトランジスタＴ１２を有している。トランジスタＴ１２は、例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ１２のソース端子は電源配線ＶＳＳに接続され、トランジスタＴ１２のドレイン端子はワード線ＷＬ０に接続されている。ロウデコーダ１１ａは、トランジスタＴ１２のゲート端子に、ワード線制御信号ＷＡ０を供給する。
【００６５】
ロウデコーダ１１ａは、アドレス信号ＡＤＲとプログラム信号ＰＲＧに基づいて、ワード線制御信号ＷＡ０を生成する。例えば、ロウデコーダ１１ａは、プログラム動作のときに、アドレス信号ＡＤＲに基づいてワード線ＷＬ０を選択し、そのワード線ＷＬ０に応じてＨレベルのワード線制御信号ＷＡ０を生成する。
【００６６】
トランジスタＴ１２は、Ｈレベルのワード線制御信号ＷＡ０に応答してオンし、Ｌレベルのワード線制御信号ＷＡ０に応答してオフする。ワード線ＷＬ０は、オンしたトランジスタＴ１２を介して電源配線ＶＳＳに接続される。従って、メモリセルＭＣ００に含まれるヒューズ素子ＥＦの第３端子が接続されたワード線ＷＬ０のノードＮ１３は、プログラム動作のときに低電位電圧ＶＳＳレベルとなる。
【００６７】
プログラム動作において、電圧印加回路２１は、例えば「１」の入力データＤＩ０に基づいて、ビット線ＢＬ０が電源配線ＶＳＳに接続し、反転ビット線ｘＢＬ０に書込電圧ＶＢＬを供給する。そして、ワード線ＷＬ０は電源配線ＶＳＳに接続されている。従って、反転ビット線ｘＢＬ０とワード線ＷＬ０の間の電位差により、ワード線ＷＬ０から第２のヒューズ素子Ｆ２を介して反転ビット線ｘＢＬ０に向う電子流が生成される。このように生成された電子流により、図７に示すように、中央領域１１１ｃと第２端子部１１３の間の金属シリサイド膜１２２の金属材料が陽極側、つまり第２端子部１１３に向って移動する。その結果、中央領域１１１ｃと第２端子部１１３の間に、金属シリサイドを含まない高抵抗部１２３が形成され、配線部１１１ｂの抵抗値がプログラム前よりも高くなる。このような書き込み処理により第１のヒューズ素子Ｆ１の抵抗値と第２のヒューズ素子Ｆ２の抵抗値に不均衡が生じる。
【００６８】
ポリシリコン膜と金属シリサイド膜を有するヒューズ素子における電子流は、凝集（アグロメレーション）を発生させる場合がある。アグロメレーションの発生は、ヒューズ素子の抵抗値を高くする。
【００６９】
本実施形態の場合、プログラム動作において、第１端子部１１２と中央領域１１１ｃの間の金属シリサイド膜１２２には、電子流が流れない。従って、プログラム動作のとき、配線部１１１ａ（第１のヒューズ素子Ｆ１）の抵抗値は変化しない。つまり、本実施形態は、ビット線対ＢＬ０，ｘＢＬ０間に接続された一対のヒューズ素子Ｆ１，Ｆ２において、一方のヒューズ素子Ｆ１の抵抗値を変化させることなく、他方のヒューズ素子Ｆ２の抵抗値を変更することができる。
【００７０】
以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
（２−１）ロウデコーダ１１ａは、アドレス信号ＡＤＲとプログラム信号ＰＲＧに基づいて、プログラム動作のとき、ワード線ＷＬ０に低電位電圧ＶＳＳを供給する。電圧印加回路２１は、入力データＤＩ０に応じて、ビット線対ＢＬ０，ｘＢＬ０に対して書込電圧ＶＢＬと低電位電圧ＶＳＳを供給する。従って、書込電圧ＶＢＬが供給されるビット線とワード線ＷＬ０の間のヒューズ素子に電子流が生じ、その電子流により抵抗値が変化する。一方、低電位電圧ＶＳＳが供給されるビット線とワード線ＷＬ０の間のヒューズ素子には電子流が流れないので、抵抗値は変化しない。従って、ビット線対ＢＬ０，ｘＢＬ０間に接続された一対のヒューズ素子Ｆ１，Ｆ２において、一方のヒューズ素子Ｆ１の抵抗値を変化させることなく、他方のヒューズ素子Ｆ２の抵抗値を変更し、効率良く抵抗値を不均衡とすることができる。
【００７１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・メモリセルの数を適宜変更してもよい。例えば、メモリセルの数を１つとしてもよい。
【００７２】
・金属シリサイド膜１２２の金属材料を、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステンとしてもよい。
・ワード線ＷＬ０〜ＷＬ３の材料をアルミニウムとしてもよい。同様に、ビット線対ＢＬ０，ｘＢＬ０〜ＢＬ３，ｘＢＬ３の材料をアルミニウムとしてもよい。
【００７３】
・コンタクトプラグ１３１〜１３３，１３５にバリアメタルを設けるようにしてもよい。バリアメタルは例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）である。
【００７４】
・絶縁体１０１を、配線層間に形成された層間絶縁膜、ＬＯＣＯＳ（local oxidation of silicon）としてもよい。
・読出回路４１において、トランジスタＴ４３，Ｔ４４を抵抗素子としてもよい。
【００７５】
・リード動作においてワード線ＷＬ０に供給する電圧を適宜変更してもよい。
・各トランジスタの導電型を適宜変更してもよい。なお、導電型の変更に応じて各信号の論理を変更することはいうまでもない。
【符号の説明】
【００７６】
１１  ロウデコーダ
２１  電圧印加回路
４１  読出回路
ＥＦ  ヒューズ素子
Ｆ１，Ｆ２  ヒューズ素子
ＭＣ００  メモリセル（記憶セル）
ＷＬ０  ワード線
ＢＬ０，ｘＢＬ０  ビット線対
Ｎ１１〜Ｎ１３  ノード
ＤＩ０  入力データ
ＤＯ０  出力データ
ＰＲＧ  プログラム信号
ＲＤ  リード信号
ＶＢＬ  書込電圧
ＶＳＳ  低電位電圧
ＶＤＤ  高電位電圧
【図１】
2014157642.tif 000003
【図２】
2014157642.tif 000004
【図３】
2014157642.tif 000005
【図４】
2014157642.tif 000006
【図５】
2014157642.tif 000007
【図６】
2014157642.tif 000008
【図７】
2014157642.tif 000009