(57)【要約】【課題】薄膜トランジスタアレイ基板を提供すること。【解決手段】本発明の薄膜トランジスタアレイ基板は、基板の上で互いに交差するように形成されたゲートラインとデータラインと、前記ゲートラインとデータラインとの間に形成されたゲート絶縁膜と、前記ゲートラインとデータラインの交差領域に形成されるゲート電極と、前記ゲート絶縁膜の上で前記ゲート電極と重畳されるように形成されたアクティブ層と、前記アクティブ層の上に形成されて前記アクティブ層のチャネル領域を定義するエッチング停止層と、前記アクティブ層の上で前記アクティブ層と部分的に重畳されるように形成されたソース電極及びドレイン電極と、を含み、前記エッチング停止層はソース電極とドレイン電極との間に形成され、前記ソース電極及びドレイン電極は前記エッチング停止層と離隔されて形成されることを特徴とする。【選択図】図２ｉ
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【特許請求の範囲】
【請求項１】
基板の上に互いに交差するように形成されたゲートラインとデータラインと、
前記ゲートラインとデータラインとの間に形成されたゲート絶縁膜と、
前記ゲートラインとデータラインの交差領域に形成されたゲート電極と、
前記ゲート絶縁膜の上に前記ゲート電極と重畳されるように形成されたアクティブ層と、
前記アクティブ層の上に形成され、前記アクティブ層のチャネル領域を定義するエッチング停止層と、
前記アクティブ層の上で前記アクティブ層と部分的に重畳されるように形成されたソース電極及びドレイン電極とを含み、
前記エッチング停止層は、前記ソース電極及びドレイン電極との間に形成され、前記ソース電極及びドレイン電極は、前記エッチング停止層から離隔して形成されていることを特徴とする、薄膜トランジスタアレイ基板。
【請求項２】
前記ソース電極及びドレイン電極は、前記ゲート電極と重畳していないことを特徴とする、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記ソース電極及びドレイン電極に含まれた少なくとも一つの電極層は、前記ゲート絶縁膜の上に形成されたバリア層を乾式エッチングして形成されることを特徴とする、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記アクティブ層は、前記ゲート電極の上の領域にのみ形成されていることを特徴とする、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記ソース電極は、Ｕ字型に形成されていることを特徴とする、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項６】
前記ソース電極の両端は、前記ゲート電極と重畳していないことを特徴とする、請求項５に記載の薄膜トランジスタアレイ基板。
【請求項７】
前記ソース電極は、ゲート電極と重畳される領域にのみ形成されていることを特徴とする、請求項５に記載の薄膜トランジスタアレイ基板。
【請求項８】
前記ソース電極は、第１ソース電極層及び第２ソース電極層が積層されることにより形成され、前記ドレイン電極は、第１ドレイン電極層及び第２ドレイン電極層が積層されることにより形成されていることを特徴とする、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項９】
前記ソース電極とドレイン電極とエッチング停止層は、前記アクティブ層の上に前記アクティブ層と接するように形成されていることを特徴とする、請求項１に記載の薄膜トランジスタアレイ基板。
【請求項１０】
基板の上にゲート電極を形成するステップと、
前記ゲート電極の上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上にアクティブ層を形成するステップと、
前記アクティブ層の上にアクティブ層のチャネル領域を定義するエッチング停止層を形成するステップと、
前記エッチング停止層と離隔してソース電極及びドレイン電極を形成するステップとを含み、
前記エッチング停止層は、ソース電極とドレイン電極との間に形成されることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記ソース電極及びドレイン電極は、前記ゲート電極と重畳していないことを特徴とする、請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記エッチング停止層を形成するステップは、
前記アクティブ層が形成された基板の全面にアクティブ保護膜とフォトレジストを順次に積層して形成するステップと、
前記ゲート電極をマスクとして背面露光を進行し、前記アクティブ保護膜の上に前記ゲート電極と重畳される領域にフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをマスクとしてアクティブ保護膜をエッチングしてエッチング停止層を形成するステップと、
前記エッチング停止層の上のフォトレジストパターンをストリップするステップとを含むことを特徴とする、請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記アクティブ層は、前記ゲート電極の上の領域にのみ形成されていることを特徴とする、請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記ソース電極は、Ｕ字型に形成されていることを特徴とする、請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
前記ソース電極の両端は、ゲート電極と重畳していないことを特徴とする、請求項１４に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１６】
前記ソース電極は、ゲート電極と重畳する領域にのみ形成されていることを特徴とする、請求項１４に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１７】
前記ソース電極及びドレイン電極を形成するステップは、
前記エッチング停止層が形成された基板の全面にバリア層を形成するステップと、
前記バリア層の上に金属層を形成するステップと、
前記金属層をエッチングして第２ソース電極層及び第２ドレイン電極層を形成するステップと、
前記第２ソース電極層と第２ドレイン電極層をマスクとして前記バリア層をエッチングし、第１ソース電極層及び第１ドレイン電極層を形成するステップと、を含み、
前記ソース電極は、前記第１ソース電極層及び第２ソース電極層で形成され、前記ドレイン電極は、前記第１ドレイン電極層及び第２ドレイン電極層で形成されていることを特徴とする、請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１８】
前記第２ソース電極層及び第２ドレイン電極層を形成するステップは、
前記金属層を湿式エッチングすることにより前記第２ソース電極層及び第２ドレイン電極層を形成することを特徴とする、請求項１７に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１９】
前記第１ソース電極層と第１ドレイン電極層を形成するステップは、
前記バリア層を乾式エッチングすることにより前記第１ソース電極層と第１ドレイン電極層を形成することを特徴とする、請求項１７に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２０】
前記エッチング停止層を形成するステップは、ソース電極とドレイン電極が形成される領域で前記エッチング停止層にホールを形成するステップを含むことを特徴とする、請求項１０に記載の特徴とする薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタアレイ基板に関するものであり、より詳しくは、チャネルをより短い長さに形成して不必要なキャパシタの発生を防止することで駆動性能を改善し、輝度と品質を改善する薄膜トランジスタアレイ基板及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、本格的な情報化時代に入ることによって電気的情報信号を視覚的に表現するディスプレー（ｄｉｓｐｌａｙ）分野が急速に発展しており、それに応じて薄型化、軽量化、低消費電力化の優秀な性能を有する様々な多様な平板表示装置（Ｆｌａｔ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）が開発されて従来のブラウン管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ：ＤＲＴ）を急速に代替しつつある。
【０００３】
このような平板表示装置の具体的な例としては、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ：ＬＣＤ）、有機電界発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ：ＯＬＥＤ）、電気泳動表示装置（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  Ｄｉｓｐｌａｙ：ＥＰＤ，Ｅｌｅｃｔｒｉｃ  Ｐａｐｅｒ  Ｄｉｓｐｌａｙ）、プラズマ表示装置（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ  ｄｅｖｉｃｅ：ＰＤＰ）、電界放出表示装置（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ：ＦＥＤ）、電気発光表示装置（Ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ  Ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ：ＥＬＤ）、電気湿潤表示装置（Ｅｌｅｃｔｒｏ−Ｗｅｔｔｉｎｇ  Ｄｉｓｐｌａｙ：ＥＷＤ）などが挙げられる。それらは共通的に映像を具現する平板表示パネルを必須的な構成要素とするが、平板表示パネルは固有の発光物質又は偏光物質層を介在して対面合着された一対の基板を含んで形成される。
【０００４】
一方、平板表示パネルの駆動方式は大きく手動マトリックス駆動方式（Ｐａｓｓｉｖｅ  Ｍａｔｒｉｘ  Ｄｒｉｖｉｎｇ  Ｍｏｄｅ）と能動マトリックス駆動方式（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  Ｄｒｉｖｉｎｇ  Ｍｏｄｅ）に区分される。
【０００５】
手動マトリックス駆動方式は、走査ラインと信号ラインが交差する領域に複数の画素を形成し、互いに交差する走査ラインと信号ライン共に信号が印加される間にそれに対応する画素を駆動させる方式である。このような手動マトリックス駆動方式は制御が簡単であるという長所を有する一方、各画素が独立的に駆動されることができないため鮮明度及び応答速度が低く、それによって高解像度を実現することが難しいという短所を有する。
【０００６】
能動マトリックス駆動方式は、複数の画素にそれぞれ対応するスイッチ素子として複数の薄膜トランジスタを含み、各薄膜トランジスタのターンオン／ターンオフを介して複数の画素を選択的に駆動させる方式である。このような能動マトリックス駆動方式は制御が複雑であるという短所がある一方、各画素が独立的に駆動されるため手動マトリックス駆動方式より鮮明度及び応答速度が高く、高解像度に有利な長所を有する。
【０００７】
このような能動マトリックス駆動方式の平板表示装置は、複数の画素を個々に駆動させるためのトランジスタアレイ基板を必須的に含む。
【０００８】
トランジスタアレイ基板は、各画素領域を定義するように互いに交差して配置されるゲートラインとデータライン及び複数の画素にそれぞれ対応してゲートラインとデータラインが交差する領域に配置される複数の薄膜トランジスタを含んで形成される。
【０００９】
この際、各薄膜トランジスタはゲートラインと連結されるゲート電極、データラインと連結されるソース電極、画素電極と連結されるドレイン電極、ゲート絶縁層を介在してゲート電極と少なくとも一部が重畳され、ゲート電極の電圧レベルに応じてソース電極とドレイン電極との間にチャネル（Ｃｈａｎｎｅｌ）を形成するアクティブ層を含む。このような薄膜トランジスタはゲートラインの信号に応答してターンオンされると、データラインの信号を画素電極に印加する。
【００１０】
前記薄膜トランジスタはａ−Ｓｉ  ＴＦＴ、Ｏｘｉｄｅ  ＴＦＴ及びＬＴＰＳ  ＴＦＴなど多様な種類があるが、そのうちＯｘｉｄｅ  ＴＦＴの場合アクティブ層に熱処理工程が追加され、アクティブ層のチャネル領域を保護するためのエッチング停止層（Ｅｔｃｈ  ｓｔｏｐ  ｌａｙｅｒ）が形成される。このような従来のＯｘｉｄｅ  ＴＦＴ構造の場合、エッチング停止層と重畳されるアクティブ層の領域がチャネル領域として定義される。この際、前記エッチング停止層とソース電極及びドレイン電極が重畳される領域が必要である。このような重畳領域に対する工程マージンが必要であるため、チャネルが必要以上に長く形成されなければならない。必要以上の長さで形成されるチャネル領域によって薄膜トランジスタのサイズが大きくなり、電流能力が著しく落ちる。
【００１１】
また、ソース電極及びドレイン電極は前記エッチング停止層、アクティブ層及びゲート電極と重畳される。前記ソース電極及びドレイン電極がゲート電極と重畳されることで、その間に望まないキャパシタが形成される。このような望まないキャパシタの形成によって高速駆動が難しくなり、他の薄膜トランジスタ構造に比べ駆動的側面で短所がある。
【００１２】
また、前記従来の薄膜トランジスタアレイ基板を製造する工程は、一般にゲートライン及びゲート電極を形成するステップと、アクティブ層を形成するステップと、エッチング停止層を形成するステップと、データ電極、ソース電極及びドレイン電極を形成するステップと、保護膜を形成するステップ及び画素電極を形成するステップで総６つのマスクが必要となる。このようなマスク工程が多いほど工程時間とコストが増えるため、マスク工程を減らす工程が必要である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−２５３１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は薄膜トランジスタのゲート電極とソース電極及びドレイン電極を重畳されないように形成することで、不必要な寄生キャパシタを減少し、高速駆動性能を改善した薄膜トランジスタアレイ基板に及びその製造方法を提供することにその目的がある。
【００１５】
また、本発明はエッチング停止層とソース電極及びドレイン電極を重畳されないように形成することでチャネル領域を短く形成し、薄膜トランジスタの性能及びパネルの輝度及び品質を確保する薄膜トランジスタアレイ基板に及びその製造方法を提供することに他の目的がある。チャネル領域の長さとは、チャネル領域におけるソース電極とドレイン電極との間の距離を意味する。また、チャネル領域の長さはソース電極とドレイン電極との間の電気的通路（ｃｕｒｒｅｎｔ  ｐａｔｈ）を含む。
【００１６】
また、本発明は薄膜トランジスタのエッチング停止層をゲート電極をマスクとして背面露光をして形成することで、マスク工程を減らし工程時間及びコストを減少する薄膜トランジスタアレイ基板に及びその製造方法を提供することにまた他の目的がある。
【課題を解決するための手段】
【００１７】
上述した従来技術の課題を解決するための本発明の薄膜トランジスタアレイ基板は、基板の上で互いに交差するように形成されたゲートラインとデータラインと、前記ゲートラインとデータラインとの間に形成されたゲート絶縁膜と、前記ゲートラインとデータラインの交差領域に形成されるゲート電極と、前記ゲート絶縁膜の上で前記ゲート電極と重畳されるように形成されたアクティブ層と、前記アクティブ層の上に形成されて前記アクティブ層のチャネル領域を定義するエッチング停止層と、前記アクティブ層の上で前記アクティブ層と部分的に重畳されるように形成されたソース電極及びドレイン電極と、を含み、前記エッチング停止層はソース電極とドレイン電極との間に形成され、前記ソース電極及びドレイン電極は前記エッチング停止層と離隔されて形成されることを特徴とする。
【００１８】
また、本発明の薄膜トランジスタアレイ基板の製造方法は、基板の上にゲート電極を形成するステップと、前記ゲート電極の上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上にアクティブ層を形成するステップと、前記アクティブ層の上に前記アクティブ層のチャネル領域を定義するエッチング停止層を形成するステップと、前記エッチング停止層と離隔してソース電極及びドレイン電極を形成するステップと、を含み、前記エッチング停止層はソース電極とドレイン電極との間に形成されることを特徴とする。
【発明の効果】
【００１９】
本発明による薄膜トランジスタアレイ基板及びその製造方法は、薄膜トランジスタのゲート電極とソース電極及びドレイン電極を重畳されないように形成することで不必要な寄生キャパシタを減少し、高速駆動性能を改善する第１効果がある。
【００２０】
また、本発明による薄膜トランジスタアレイ基板及びその製造方法は、エッチング停止層とソース電極及びドレイン電極を重畳されないように形成することでチャネル領域を短く形成し、薄膜トランジスタの性能及びパネルの輝度及び品質を確保する第２効果がある。チャネル領域の長さとは、チャネル領域におけるソース電極とドレイン電極との間の距離を意味する。また、チャネル領域の長さはソース電極とドレイン電極との間の伝記的通路を含む。
また、本発明による薄膜トランジスタアレイ基板及びその製造方法は、薄膜トランジスタのエッチング停止層をゲート電極をマスクとして背面露光をして形成することで、マスク工程を減らし工程時間及びコストを減少する第３効果がある。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施例による薄膜トランジスタアレイ基板を示す平面図である。
【図２ａ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｂ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｃ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｄ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｅ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｆ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｇ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｈ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図２ｉ】本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図３ａ】本発明の第１実施例による薄膜トランジスタアレイ基板のエッチング停止層を形成する方法を示す断面図である。
【図３ｂ】本発明の第１実施例による薄膜トランジスタアレイ基板のエッチング停止層を形成する方法を示す断面図である。
【図４】本発明の第２実施例による薄膜トランジスタアレイ基板を示す平面図である。
【図５ａ】本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図５ｂ】本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図５ｃ】本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図５ｄ】本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図５ｅ】本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図５ｆ】本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図５ｇ】本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図６】本発明の第３実施例による薄膜トランジスタアレイ基板を示す平面図である。
【図７】本発明の第４実施例による薄膜トランジスタアレイ基板を示す平面図である。
【図８】本発明の第５実施例による薄膜トランジスタアレイ基板を示す平面図である。
【図９】本発明の第６実施例による薄膜トランジスタアレイ基板を示す平面図である。
【図１０】本発明の第７実施例による薄膜トランジスタアレイ基板を示す平面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施例を図面を参照して詳細に説明する。以下に紹介する実施例は、当業者に本発明の思想が十分に伝達されるようにする他の例として提供されるものである。よって、本発明は以下に説明する実施例に限らずに他の形で具体化されてもよい。そして、図面において装置のサイズ及び厚さなどは説明の便宜上誇張されて表現されてもよい。明細書全体において、同じ参照番号は同じ構成要素を示す。
【００２３】
図１は、本発明の第１実施例による薄膜トランジスタアレイ基板を示す平面図である。
【００２４】
図１を参照すると、本発明は表示領域と非表示領域に区分される基板１００の上に一方向に形成されるゲートライン１２０とデータライン１３０が垂直交差して形成され、基板１００の表示領域で画素領域を定義する。ゲートライン１２０とデータライン１３０の交差領域に薄膜トランジスタが形成される。また、前記薄膜トランジスタとコンタクトホールを介して連結される画素領域１０８が形成される。この際、前記薄膜トランジスタは酸化物半導体薄膜トランジスタであってもよい。
【００２５】
前記薄膜トランジスタはゲートライン１２０から延長されたゲート電極１０１、ゲート絶縁膜、アクティブ層１０３、データライン１３０から分岐されたソース電極１０５及びソース電極１０５と同じ層でソース電極１０５と離隔されて形成されたドレイン電極１０６を含んで構成される。また、アクティブ層１０３の上にはアクティブ層１０３のチャネル領域を定義するエッチング停止層１０４が形成される。
【００２６】
ソース電極１０５及びドレイン電極１０６が第１電極層と第２電極層で形成される。前記第１電極層と第２電極層は互いに異なる物質で形成され、それぞれ相異なるエッチング工程を介して別途の工程で形成される。
【００２７】
エッチング停止層１０４とソース電極１０５及びドレイン電極１０６はアクティブ層１０３の上でアクティブ層１０３と重畳され、同じ層で形成される。エッチング停止層１０４はソース電極１０５及びドレイン電極１０６との間に形成される。エッチング停止層１０４とソース電極１０５は離隔して形成され、エッチング停止層１０４とドレイン電極１０６は互いに離隔して形成される。また、エッチング停止層１０４はゲート電極１０１及びゲートライン１２０と重畳される領域で形成される。
【００２８】
エッチング停止層１０４とソース電極１０５及びドレイン電極１０６がそれぞれ離隔して形成されることで、エッチング停止層１０４によって定義されるアクティブ層１０３のチャネル領域の長さが従来より短く形成される。即ち、エッチング停止層１０４とソース電極１０５及びドレイン電極１０６が重畳される際、工程上必要であったエッチング停止層１０４の工程マージンの長さが必要でなくなるため、チャネル領域の長さが短く形成される。チャネル領域の長さが短く形成されて薄膜トランジスタの電流能力が改善されることによって薄膜トランジスタの性能が改善され、前記薄膜トランジスタアレイ基板を使用したパネルの信頼性を改善し、輝度と品質を確保することができる。
【００２９】
また、ソース電極１０５及びドレイン電極１０６はゲート電極１０１と離隔して形成される。従来の薄膜トランジスタはソース電極１０５とゲート電極１０１が重畳されて形成され、ドレイン電極１０６とゲート電極１０１が重畳されて形成されることで望まない寄生キャパシタが形成される。本発明はソース電極１０５及びドレイン電極１０６がそれぞれゲート電極１０１と重畳されないように形成されるため望まない寄生キャパシタの発生を減らすことができる。そのため寄生キャパシタが減少し、薄膜トランジスタの高速駆動が可能となる。以下、薄膜トランジスタアレイ基板の製造方法を図１のＩ−Ｉ’を示す断面図を参照して詳細に説明する。
【００３０】
図２ａ乃至図２ｉは、本発明の第１実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【００３１】
図２ａを参照すると、基板１００の上にゲート電極１０１が形成される。基板１００の上にゲート金属層を形成し、前記ゲート金属層の上にフォトレジストを形成する。次に、透過部と遮断部で形成されたマスクを利用して露光及び現像工程でフォトレジストパターンを形成する。前記フォトレジストパターンをマスクとして前記ゲート金属層をエッチングし、ゲートラインと前記ゲートラインから分岐されたゲート電極１０１を形成する。ゲート電極１０１が形成された基板１００の全面にゲート絶縁膜１０２を形成する。
【００３２】
基板１００としてはシリコーン（Ｓｉ）、ガラス（ｇｌａｓｓ）、プラスチック又はポリイミド（ＰＩ）などが使用される。また、ゲート電極１０１は不透明な金属材質、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）及びそれらの組み合わせから形成される合金を含む導電性金属グループのうちから選択された少なくとも一つで形成される。ゲート電極１０１は図面上では単一層で形成されているが、２つ以上の層で形成された多重層で形成されてもよい。また、ゲート絶縁膜１０２はＳｉＯｘ，ＳｉＮｘ，ＳｉＯＮ，ＨｆＯ２，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｔａ２Ｏ５などのような誘電体又は高誘電率誘電体又はそれらの組み合わせで形成される。ゲート絶縁膜１０２は図面上では単一層で形成されているが、２つ以上の層で形成された多重層で形成されてもよい。
【００３３】
図２ｂを参照すると、ゲート絶縁膜１０２の上にゲート電極１０１と少なくとも一部が重畳されるようにアクティブ層１０３を形成する。ゲート絶縁膜１０２の上に半導体物質を塗布し、前記半導体物質の上にフォトレジストを形成し、透過部と遮断部で形成されたマスクを利用して露光及び現像工程でフォトレジストパターンを形成する。前記フォトレジストパターンはゲート電極１０１と重畳される領域に形成され、前記フォトレジストパターンをマスクとして前記半導体物質をエッチングして薄膜トランジスタのアクティブ層１０３を形成する。また、アクティブ層１０３には熱処理工程が追加されてもよい。
【００３４】
アクティブ層１０３はシリコーン半導体より高い移動度及び安定した静電流特性を有すると知られているＡｘＢｙＣｚＯ（ｘ、ｙ、ｚ≧０）の酸化物半導体として選択される。この際、Ａ，Ｂ及びＣそれぞれはＺｎ，Ｃｄ，Ｇａ，Ｉｎ，Ｓｎ，Ｈｆ及びＺｒのうちから選択される。好ましくは、アクティブ層１０３はＺｎＯ，ＩｎＧａＺｎＯ４，ＺｎＩｎＯ，ＺｎＳｎＯ、ＩｎＺｎＨｆＯ，ＳｎＩｎＯ及びＳｎＯのうちから選択されてもよいが、本発明はそれに限らない。
【００３５】
図２ｃを参照すると、アクティブ層１０３の上にアクティブ保護層１４０を形成する。アクティブ保護層１４０の上にゲート電極１０１と重畳される領域にフォトレジストパターン１５１を形成する。アクティブ保護層１４０はＳｉＯ２で形成されてもよいが、それに限らない。
【００３６】
図２ｄを参照すると、フォトレジストパターン１５１をマスクとしてアクティブ保護層１４０をエッチングし、エッチング停止層１０４を形成する。エッチング停止層１０４はアクティブ層１０３の上でゲート電極１０１と重畳される領域に形成され、アクティブ層１０３のチャネル領域を定義する。エッチング停止層１０４はゲート電極１０１と重畳される領域に形成され、ゲートラインと重畳される領域に形成される。また、ゲート電極１０１及びゲートラインと重畳される領域にのみ形成されてもよい。
【００３７】
後の工程でソース電極及びドレイン電極とエッチング停止層１０４が重畳されないゆえ、エッチング停止層１０４はソース電極及びドレイン電極との重畳領域に対する工程マージンを考慮しなくてもよい。よって、アクティブ層１０３のチャネル領域に当たる領域を除いた不必要な領域にまでエッチング停止層１０４を形成する必要がない。即ち、チャネル領域の長さを従来のエッチング停止層１０４とソース電極及びドレイン電極と重畳される従来の薄膜トランジスタに比べ半分以上小さく形成することができる。チャネル領域の長さが短く形成されることによって電流能力が向上され、薄膜トランジスタの性能が改善される。また、前記薄膜トランジスタを含むパネルの輝度と品質の信頼性を改善することができる。
【００３８】
図２ｅを参照すると、エッチング停止層１０４が形成された基板１００の全面にバリア層１１０を形成し、バリア総１１０の上に金属層１１１を形成する。金属層１１１とバリア層１１０は湿式エッチング（ｗｅｔ  ｅｔｃｈｉｎｇ）が可能な物質又は乾式エッチング（ｄｒｙ  ｅｔｃｈｉｎｇ）が可能な物質で形成する。金属層１１１とバリア層１１０はエッチング方法を選択して形成してもよい。また、選択的に金属層１１１又はバリア層１１０を別々にエッチングして形成してもよい。
【００３９】
金属層１１１とバリア層１１０は互いに異なる物質で形成される。金属層１１１はバリア層１１０より容易に湿式エッチングされる物質で形成される。例えば、金属層１１１はモリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などで形成されてもよい。バリア層１１０は金属層１１１より容易に乾式エッチングされる物質で形成される。例えば、バリア層１１０はモリチタン（ＭｏＴｉ）などで形成されてもよい。但し、本発明は前記物質に限らない。
【００４０】
図２ｆを参照すると、金属層１１１をエッチングして第２ソース電極層１０５ｂと第２ドレイン電極層１０６ｂを形成する。金属層１１１の上にフォトレジストを形成し、透過部と遮断部で形成されたマスクと利用して露光及び現像工程でフォトレジストパターンを形成する。前記フォトレジストパターンをマスクとして金属層１１１をエッチングし、第２ソース電極層１０５ｂと第２ドレイン電極層１０６ｂを形成する。金属層１１１は湿式エッチングを介してエッチングする。
【００４１】
第２ソース電極層１０５ｂと第２ドレイン電極層１０６ｂは互いに離隔して形成され、それぞれアクティブ層１０３と重畳する領域に形成される。また、第２ソース電極層１０５ｂと第２ドレイン電極層１０６ｂは間にエッチング停止層１０４を介在して形成され、それぞれエッチング停止層１０４と離隔して形成される。即ち、第２ソース電極層１０５ｂはエッチング停止層１０４と重畳されない領域に形成され、第２ドレイン電極層１０６ｂもエッチング停止層１０４と重畳されない領域に形成される。また、第２ソース電極層１０５ｂと第２ドレイン電極層１０６ｂはゲート電極１０１と重畳されない領域に形成される。
【００４２】
金属層１１１が湿式エッチングされても、金属層１１１の下部にバリア層１１０が形成されているためアクティブ層１０３はエッチング液に直接露出されない。それによって、エッチング液がアクティブ層１０３と反応して半導体が導体に変質されて半導体特性を失うことを防止することができる。よって、バリア層１１０を形成することでエッチング停止層１０４とソース電極及びドレイン電極が重畳されなくてもアクティブ層１０３を保護することができる。
【００４３】
図２ｇを参照すると、バリア層１１０をエッチングして第１ソース電極層１０５ａ及び第１ドレイン電極層１０６ｂを形成する。また、第１ソース電極層１０５ａと第２ソース電極層１０５ｂで形成されたソース電極１０５と、第１ドレイン電極層１０６ａと第２ドレイン電極層１０６ｂで形成されたドレイン電極１０６を形成する。ソース電極１０５及びドレイン電極１０６と共にデータラインも形成される。バリア層１１０は第２ソース電極層１０５ｂと第２ドレイン電極総１０６ｂをマスクとしてエッチングする。バリア層１１０のエッチングは乾式エッチングであってもよい。
【００４４】
ソース電極１０５とドレイン電極１０６はエッチング停止層１０４と同じ層に形成され、アクティブ層１０３と重畳されてエッチング停止層１０４と重畳されない領域に形成される。即ち、ソース電極１０５とドレイン電極１０６との間にエッチング停止層１０４を介在し、それぞれエッチング停止層１０４と離隔して形成される。それによって、エッチング停止層１０４で定義されるアクティブ層１０３のチャネル領域の長さが短く形成され、薄膜トランジスタの性能を向上しパネルの輝度と品質を確保することができる。
【００４５】
また、ソース電極１０５とドレイン電極１０６はゲート電極１０１と重畳されない領域に形成される。ソース電極１０５とドレイン電極１０６がゲート電極１０１と重畳されると、望まない寄生キャパシタが形成されて駆動速度を遅くする。よって、本発明のソース電極１０５とドレイン電極１０６はゲート電極１０１と寄生キャパシタを形成せず、薄膜トランジスタとパネルの高速駆動を可能にする。
【００４６】
図２ｈを参照すると、ソース電極１０５及びドレイン電極１０６の上に保護膜１０７を形成する。保護膜１０７とフォトレジストを基板１００の全面に積層して形成し、透過部と遮断部で形成されたマスクを利用して露光及び現像工程でドレイン電極１０６の一部を除いた領域にフォトレジストパターンを形成する。前記フォトレジストパターンをマスクとして保護膜１０７をエッチングし、ドレイン電極１０６を露出するコンタクトホールを形成する。
【００４７】
図２ｉを参照すると、前記コンタクトホールが形成された保護膜１０７の上に画素電極１０８を形成する。画素電極１０８はゲートラインとデータラインが交差して定義する画素領域の全面で前記ゲートライン及びデータラインと離隔して形成される。画素電極１０８はＩＴＯ（Ｉｎｄｉｕｎ  Ｔｉｍ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を含む透明物質のグループのうちから選択されたいずれか一つで形成される。なお、画素電極１０８は前記コンタクトホールを経てドレイン電極１０７に電気的に接続される。
【００４８】
図３ａ及び図３ｂは、本発明の第１実施例による薄膜トランジスタアレイ基板のエッチング停止層を形成する方法を示す断面図である。
【００４９】
図３ａを参照すると、フォトレジストパターン１５１を形成する第１方法は背面露光を利用することである。アクティブ保護層１４０の上にフォトレジスト１５０を形成し、基板１００の背面で光１７０を露光する。この際、ゲート電極１０１が遮断部のマスクの役割をし、フォトレジスト１５０はゲート電極１０１と重畳されない領域にのみ光が走査される。この際、フォトレジスト１５０はポジティブフォトレジスト（ｐｏｓｉｔｉｖｅ  ｐｈｏｔｏ  ｒｅｓｉｓｔ）として形成される。前記ポジティブフォトレジストは、光が走査されると軟化する物質である感光性材料である。次に、軟化されたフォトレジストを除去し、ゲート電極１０１と重畳される領域にフォトレジストパターン１５１が形成される。また、フォトレジストパターン１５１はゲートラインが形成される領域にも形成される。
【００５０】
ゲート電極１０１をマスクとして背面露光工程を進行するため、フォトレジストパターン１５１を形成する際に別途のマスクを必要としない。そのため、従来の技術に比べマスク工程数を減らすことができ、工程時間及びコストを減らすことができる。
【００５１】
図３ｂを参照すると、フォトレジストパターン１５１を形成する第２方法はマスク露光を利用することである。アクティブ保護層１４０の上にフォトレジスト１５０を形成し、透過部と遮断部で形成されたマスク１６０を介して光１７０を走査する。この際、フォトレジスト１５０はポジティブフォトレジスト又はネガティブフォトレジスト（ｎｅｇａｔｉｖｅ  ｐｈｏｔｏｒｅｓｉｓｔ）として形成される。前記ネガティブフォトレジストは、光が走査されると硬化する物質である感光性材料である。
【００５２】
ポジティブフォトレジストを使用する場合、マスク１６０はゲート電極１０１と重畳される領域で遮断部Ｂ、その他の領域で透過部Ａを有する。また、ネガティブフォトレジストを使用する場合、マスク１６０はゲート電極１０１と重畳される領域で透過部Ｂ、その他の領域で遮断部Ａを有する。この際、ゲート電極１０１と重畳される領域にのみ硬化されるか軟化されていないフォトレジスト１５０が形成され、ゲート電極１０１と重畳される領域にフォトレジストパターン１５１が形成される。
【００５３】
以下、本発明の第２実施例乃至第７実施例による薄膜トランジスタアレイ基板について説明する。第１実施例と重複する内容に対しては一部詳細な説明を省略する。
【００５４】
図４は、本発明の第２実施例による薄膜トランジスタアレイ基板を示す平面図である。
【００５５】
図４を参照すると、表示領域と非表示領域に区分される基板２００の上に一方向に形成されるゲートライン２２０とデータライン２３０が垂直交差して形成され、基板２００の表示領域で画素領域を定義する。ゲートライン２２０とデータライン２３０の交差領域に薄膜トランジスタが形成される。また、前記薄膜トランジスタとコンタクトホールを介して連結される画素領域２０８が形成される。この際、前記薄膜トランジスタは酸化物半導体薄膜トランジスタであってもよい。
【００５６】
前記薄膜トランジスタはゲートライン２２０から延長されたゲート電極２０１、ゲート絶縁膜、アクティブ層２０３、データライン２３０から分岐されたソース電極２０５及びソース電極２０５と同じ層でソース電極２０５と離隔されて形成されたドレイン電極２０６を含んで構成される。また、アクティブ層２０３の上にはアクティブ層２０３のチャネル領域を定義するエッチング停止層２０４が形成される。
【００５７】
ソース電極２０５及びドレイン電極２０６が第１電極層と第２電極層で形成される。前記第１電極層と第２電極層は互いに異なる物質で形成され、それぞれ相異なるエッチング工程を介して別途の工程で形成される。
【００５８】
エッチング停止層２０４とソース電極２０５及びドレイン電極２０６はアクティブ層２０３の上でアクティブ層２０３と重畳され、同じ層で形成される。エッチング停止層２０４はソース電極２０５及びドレイン電極２０６との間に形成される。エッチング停止層２０４とソース電極２０５は離隔して形成され、エッチング停止層２０４とドレイン電極２０６は互いに離隔して形成される。
【００５９】
この際、アクティブ層２０３はゲート電極２０１と重畳される領域にのみ形成される。ゲート電極２０１にのみアクティブ層２０３が形成されることで、前記アクティブ層は段差がなく平らな構造で形成される。アクティブ層２０３がゲート電極２０１を含んでゲート電極２０１が形成されていない領域にまで広く形成される場合には段差が発生し、アクティブ層２０３が折られる領域で断線が発生する恐れがある。よって、本発明の第２実施例による薄膜トランジスタはアクティブ層２０３の全面がゲート電極２０１にのみ形成されるようにすることで、アクティブ層２０３の断線を防止する。以下、薄膜トランジスタアレイ基板の製造方法を図４のII−II’を示す断面図を参照して詳細に説明する。
【００６０】
図５ａ乃至図５ｂは、本発明の第２実施例による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【００６１】
図５ａを参照すると、基板２００の上にゲート電極２０１を形成し、ゲート電極２０１が形成された基板２００の全面にゲート絶縁膜１０２を形成する。ゲート絶縁膜２０２の上にアクティブ層２０３を形成する。また、アクティブ層２０３には熱処理工程が追加されてもよい。ゲート電極２０１及びアクティブ層２０３はマスクを利用したフォトレジスト工程を介して形成される。
【００６２】
この際、アクティブ層２０３は段差がなく平らな構造でゲート電極２０１と重畳される領域にのみ形成される。アクティブ層２０３がゲート電極２０１が形成されていない領域にまで形成される場合には段差が発生し、アクティブ層２０３が折られる領域で断線などの不良が発生する恐れがある。即ち、アクティブ層２０３の全面がゲート電極２０１にのみ形成されてアクティブ層２０３の断線を防止する。
【００６３】
図５ｂを参照すると、アクティブ層２０３の上にアクティブ保護層２４０及びフォトレジスト２５０を形成し、透過部Ａと遮断部Ｂで形成されたマスク２６０を介して光２７０を走査する。前記露光工程の後に現像工程を経て、アクティブ保護層２４０の上にゲート電極２０１と重畳される領域にフォトレジストパターンを形成する。この際、フォトレジスト２５０はポジティブフォトレジスト又はネガティブフォトレジストとして形成される。
【００６４】
図５ｃを参照すると、フォトレジストパターン２５１をマスクとしてアクティブ保護層２４０をエッチングし、エッチング停止層２０４を形成する。エッチング停止層２０４はアクティブ層２０３の上でゲート電極２０１と重畳される領域に形成され、アクティブ層２０３のチャネル領域を定義する。後の工程でソース電極及びドレイン電極とエッチング停止層２０４が重畳されないゆえ、エッチング停止層２０４はソース電極及びドレイン電極との重畳領域に対する工程マージンを考慮しなくてもよい。よって、アクティブ層２０３のチャネル領域に当たる領域を除いた不必要な領域までエッチング停止層２０４を形成する必要がない。即ち、チャネル領域の長さをエッチング停止層とソース電極及びドレイン電極と重畳される従来の薄膜トランジスタに比べ半分以上小さく形成することができる。チャネル領域の長さが短く形成されることによって電流能力が向上され、薄膜トランジスタの性能が改善される。また、前記薄膜トランジスタを含むパネルの輝度と品質の信頼性を改善することができる。
【００６５】
図５ｄを参照すると、エッチング停止層２０４の上にバリア層２１０を形成し、バリア層２１０の上に金属層２１１を形成する。金属層２１１とバリア層２１０は互いに異なる物質で形成される。金属層２１１は湿式エッチングが可能な物質で形成し、バリア層２０１は乾式エッチングが可能な物質で形成する。
【００６６】
図５ｅを参照すると、金属層２１１をエッチングして第２ソース電極層２０５ｂと第２ドレイン電極層２０６ｂを形成する。金属層２１１はフォトレジスト工程を介してフォトレジストパターンを形成し、前記フォトレジストパターンをマスクとして湿式エッチング介してエッチングする。第２ソース電極層２０５ｂと第２ドレイン電極層２０６ｂは互いに離隔して形成され、それぞれアクティブ層２０３と重畳する領域に形成される。また、第２ソース電極層２０５ｂと第２ドレイン電極層２０６ｂは間にエッチング停止層２０４を介在して形成され、それぞれエッチング停止層２０４と離隔して形成される。
【００６７】
金属層２１１が湿式エッチングされても、金属層２１１下部にバリア層２１０が形成されているためアクティブ層２０３はエッチング液に直接露出されない。それによって、エッチング液がアクティブ層２０３と反応して半導体が導体に変質されて半導体特性を失うことを防止することができる。よって、バリア層２１０を形成することでエッチング停止層２０４とソース電極及びドレイン電極が重畳されなくてもアクティブ層２０３を保護することができる。
【００６８】
図５ｆを参照すると、バリア層２１０をエッチングして第１ソース電極層２０５ａ及び第１ドレイン電極層２０６ａを形成する。また、第１ソース電極層２０５ａと第２ソース電極層２０５ｂで形成されたソース電極２０５と、第１ドレイン電極層２０６ａと第２ドレイン電極層２０６ｂで形成されたドレイン電極２０６を形成する。ソース電極２０５及びドレイン電極２０６と共にデータラインも形成する。バリア層２１０は第２ソース電極層２０５ｂ及び第２ドレイン電極層２０６ｂをマスクとしてエッチングする。バリア層２１０のエッチングは乾式エッチングであってもよい。
【００６９】
ソース電極２０５とドレイン電極２０６はエッチング停止層２０４と同じ層でアクティブ層２０３と重畳され、エッチング停止層２０４と重畳されない領域に形成される。
【００７０】
図５ｇを参照すると、ソース電極２０５及びドレイン電極２０６の上にドレイン電極２０６を露出するコンタクトホールを含む保護膜２０７を形成する。コンタクトホールが形成された保護膜２０７の上に画素電極２０８を形成する。画素電極２０８はゲートラインとデータラインが交差して定義する画素領域の前面で前記ゲートライン及びデータラインと離隔して形成される。なお、画素電極１０８は前記コンタクトホールを経てドレイン電極１０７に電気的に接続される。保護膜２０７のコンタクトホールと画素電極２０８は、フォトレジスト工程でフォトレジストパターンを形成しエッチングして形成する。
【００７１】
図６は、本発明の第３実施例による薄膜トランジスタアレイ基板を示す平面図である。
【００７２】
図６を参照すると、表示領域と非表示領域に区分される基板の上にゲートライン３２０とデータライン３３０が垂直交差して画素領域を定義する。前記画素領域には薄膜トランジスタと前記薄膜トランジスタに連結される画素領域３０８が形成される。この際、前記薄膜トランジスタは酸化物半導体薄膜トランジスタであってもよい。前記薄膜トランジスタはゲート電極３０１、ゲート絶縁膜、アクティブ層３０３、ソース電極３０５及びドレイン電極３０６を含み、アクティブ層３０３の上にはアクティブ層３０３のチャネル領域を定義するエッチング停止層３０４が形成される。  
【００７３】
エッチング停止層３０４とソース電極３０５及びドレイン電極３０６はアクティブ層３０３の上でアクティブ層３０３と重畳され、同じ層で形成される。エッチング停止層３０４はソース電極３０５及びドレイン電極３０６との間に形成され、ソース電極３０５及びドレイン電極３０６とそれぞれ互いに離隔して形成される。
【００７４】
ソース電極３０５およびドレイン電極３０６は第１電極層と第２電極層で形成される。前記第１電極層と第２電極層は互いに異なる物質で形成され、それぞれ相異なるエッチング工程を介して別途の工程で形成される。また、ソース電極３０５はＵ字型に形成され、ドレイン電極３０６はＵ字型のソース電極３０６の内部に挿入される形状で形成される。
【００７５】
Ｕ字型ソース電極３０５は、前記ソース電極の両端を含む第１面及び第２面とソース電極３０５とデータ電極３３０の連結部である第３面で形成される。ソース電極３０５の少なくとも一面はゲート電極３０１と重畳されない領域で形成される。即ち、ソース電極３０５の第１面、第２面及び第３面のうち少なくとも一面はゲート電極３０１と重畳されない。好ましくは、ソース電極３０５の両端を含む第１面及び第２面はゲート電極３０１と重畳されないように形成される。図示していないが、ソース電極３０５の第３面のみをゲート電極３０１と重畳されないように形成してもよい。
【００７６】
図７は、本発明の第４実施例による薄膜トランジスタアレイ基板を示す平面図である。
【００７７】
図７を参照すると、基板の上にゲートライン４２０とデータライン４３０が垂直交差されて画素領域を定義し、前記画素領域には薄膜トランジスタと前記薄膜トランジスタと連結される画素電極４０８が形成される。この際、前記薄膜トランジスタは酸化物半導体薄膜トランジスタであってもよい。前記薄膜トランジスタはゲート電極４０１、ゲート絶縁膜、アクティブ層４０３、ソース電極４０５及びドレイン電極４０６を含み、アクティブ層４０３の上にはアクティブ層４０３のチャネル領域を定義するエッチング停止層４０４が形成される。
【００７８】
エッチング停止層４０４とソース電極４０５及びドレイン電極４０６はアクティブ層４０３の上でアクティブ層４０３と重畳され、同じ層で形成される。エッチング停止層４０４はソース電極４０５及びドレイン電極４０６との間に形成され、ソース電極４０５及びドレイン電極４０６とそれぞれ互いに離隔して形成される。
【００７９】
ソース電極４０５及びドレイン電極４０６は第１電極層と第２電極層で形成され、前記第１電極層と前記第２電極層は互いに異なる物質で形成され、それぞれ相異なるエッチング工程を介して別途の工程で形成される。また、ソース電極４０５はＵ字型に形成され、ドレイン電極４０６はＵ字型のソース電極４０６の内部に挿入される形状で形成される。この際、ソース電極４０５はゲート電極４０１と重畳される領域にのみ形成される。即ち、ソース電極４０５の全面はゲート電極４０１の上に形成される。
【００８０】
また、アクティブ層４０３はゲート電極４０１と重畳される領域にのみ形成される。ゲート電極４０１にのみアクティブ層４０３が形成されることで、前記アクティブ層は段差がなく平らな構造で形成される。アクティブ層４０３がゲート電極４０１を含んでゲート電極４０１が形成されていない領域にまで広く形成される場合には段差が発生し、アクティブ層４０３が折られる領域で断線が発生する恐れがある。よって、アクティブ層４０３の全面がゲート電極４０１の上にのみ形成されるようにすることで、アクティブ層４０３の断線を防止することができる。
【００８１】
図８は、本発明の第５実施例による薄膜トランジスタアレイ基板を示す平面図である。
【００８２】
図８を参照すると、本発明の第５実施例は本発明の第２実施例による薄膜トランジスタアレイ基板とエッチング停止層５０４を除いては同じ構成で形成される。即ち、基板の上にゲートライン５２０とデータライン５３０の垂直交差領域で画素領域が定義され、薄膜トランジスタと画素電極５０８が形成される。前記薄膜トランジスタはゲート電極５０１、ゲート絶縁膜、アクティブ層５０３、エッチング停止層５０４、ソース電極５０５及びドレイン電極５０６を含んで構成される。
【００８３】
この際、アクティブ層５０３のチャネル領域を定義するエッチング停止層５０４はパターン５０４ａとホール５０４ｂを含む。エッチング停止層５０４のホール５０４ｂは、ソース電極５０５及びドレイン電極５０６と重畳される領域に形成される。また、エッチング停止層５０４のパターン５０４ａは、ソース電極５０５及びドレイン電極５０６と重畳されない領域に形成される。即ち、アクティブ層５０３の上にエッチング停止層５０４が形成され、ソース電極５０５及びドレイン電極５０６が形成される領域でエッチング停止層５０４にホール５０４ｂが形成される。それによって、エッチング停止層５０４のパターン５０４ａはソース電極５０５及びドレイン電極５０６と離隔して形成される。
【００８４】
ホール５０４ｂはソース電極５０５及びドレイン電極５０６とエッチング停止層５０４のパターン５０４ａが離隔されるようにすると十分であり、ホール５０４ｂは図面と異なる模様で形成されてもよい。
【００８５】
図９は、本発明の第６実施例による薄膜トランジスタアレイ基板を示す平面図である。
【００８６】
図９を参照すると、本発明の第６実施例は本発明の第３実施例による薄膜トランジスタアレイ基板とエッチング停止層６０４を除いては同じ構成で形成される。即ち、基板の上にゲートライン６２０とデータライン６３０の垂直交差領域で画素領域が定義され、薄膜トランジスタと画素電極６０８が形成される。前記薄膜トランジスタはゲート電極６０１、ゲート絶縁膜、アクティブ層６０３、エッチング停止層６０４、ソース電極６０５及びドレイン電極６０６を含んで構成される。
【００８７】
この際、エッチング停止層６０４はパターン６０４ａ、第１ホール６０４ｂ及び第２ホール６０４ｃを含む。エッチング停止層６０４の第１ホール６０４ｂはソース電極６０５と重畳される領域に形成され、エッチング停止層６０４の第２ホール６０４ｃはドレイン電極６０６と重畳される領域に形成される。また、エッチング停止層６０４のパターン６０４ａは、ソース電極６０５及びドレイン電極６０６と重畳されない領域に形成される。即ち、アクティブ層６０３の上にエッチング停止層６０４が形成され、ソース電極６０５及びドレイン電極６０６が形成される領域でエッチング停止層６０４にそれぞれ第１ホール６０４ｂ及び第２ホール６０４ｃが形成される。それによって、エッチング停止層６０４のパターン６０４ａはソース電極６０５及びドレイン電極６０６と離隔されて形成される。
【００８８】
第１ホール６０４ｂはソース電極６０５とエッチング停止層６０４のパターン６０４ａが離隔されて形成されるようにすると十分であり、第１ホール６０４ｂは図面と異なる模様で形成されてもよい。また、第２ホール６０４ｃはドレイン電極６０６とエッチング停止層６０４のパターン６０４ａが離隔されて形成されるようにすると十分であり、第２ホール６０４ｃは図面と異なる模様で形成されてもよい。
【００８９】
図１０は、本発明の第７実施例による薄膜トランジスタアレイ基板を示す平面図である。
【００９０】
図１０を参照すると、本発明の第７実施例は本発明の第４実施例による薄膜トランジスタアレイ基板とエッチング停止層７０４を除いては同じ構成で形成される。即ち、基板の上にゲートライン７２０とデータライン７３０の垂直交差領域で画素領域が定義され、薄膜トランジスタと画素電極７０８が形成される。前記薄膜トランジスタはゲート電極７０１、ゲート絶縁膜、アクティブ層７０３、エッチング停止層７０４、ソース電極７０５及びドレイン電極７０６を含んで構成される。
【００９１】
この際、エッチング停止層７０４はパターン７０４ａ、第１ホール７０４ｂ及び第２ホール７０４ｃを含む。エッチング停止層７０４の第１ホール７０４ｂはソース電極７０５と重畳される領域に形成され、エッチング停止層７０４の第２ホール７０４ｃはドレイン電極７０６と重畳される領域に形成される。また、エッチング停止層７０４のパターン７０４ａは、ソース電極７０５及びドレイン電極７０６と重畳されない領域に形成される。即ち、アクティブ層７０３の上にエッチング停止層７０４が形成され、ソース電極７０５及びドレイン電極７０６が形成される領域でエッチング停止層７０４それぞれ第１ホール７０４ｂ及び第２ホール７０４ｃが形成される。それによって、エッチング停止層７０４のパターン７０４ａはソース電極７０５及びドレイン電極７０６と離隔されて形成される。
【００９２】
第１ホール７０４ｂはソース電極７０５とエッチング停止層７０４のパターン７０４ａが離隔されて形成されるようにすると十分であり、第１ホール７０４ｂは図面と異なる模様で形成されてもよい。また、第２ホール７０４ｃはドレイン電極７０６とエッチング停止層７０４のパターン７０４ａが離隔されて形成されるようにすると十分であり、第２ホール７０４ｃは図面と異なる模様で形成されてもよい。
【００９３】
上述した本発明の薄膜トランジスタは、液晶表示装置（ＬＣＤ）や有機電解発光表示装置（ＯＬＥＤ）のような平板ディスプレーの画素別駆動回路を成す薄膜トランジスタを代替することができる。液晶表示装置や有機電解発光表示装置のような平板ディスプレーの構成は広く知られているゆえ、ここでそれに対する詳細な説明は省略する。
【００９４】
よって、本発明による薄膜トランジスタアレイ基板及びその製造方法は、薄膜トランジスタのゲート電極とソース電極及びドレイン電極を重畳されないように形成することで、不必要な寄生キャパシタを減少し、高速駆動性能を改善する。また、エッチング停止層とソース電極及びドレイン電極を重畳されないように形成することでチャネル領域を短く形成し、薄膜トランジスタの性能及びパネルの輝度及び品質を確保する。また、薄膜トランジスタのエッチング停止層をゲート電極をマスクとして背面露光をして形成することで、マスク工程を減らし工程時間及びコストを減少する。
【００９５】
上述した内容を介して、当業者であれば本発明の技術思想を逸脱しない範囲内で多様な変更及び修正が可能であることを理解できるはずである。よって、本発明の技術的範囲は発明の概要に記載された内容に限られず、特許請求の範囲によって決められるべきである。
【符号の説明】
【００９６】
１００：基板
１０１：ゲート電極
１０２：ゲート絶縁膜
１０３：アクティブ層
１０４：エッチング停止層１０５：ソース電極
１０６：ドレイン電極
１０７：保護膜
１０８：画素電極
１２０：ゲートライン
１３０：データライン
【図１】
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【図２ａ】
2014220483.tif 000004
【図２ｂ】
2014220483.tif 000005
【図２ｃ】
2014220483.tif 000006
【図２ｄ】
2014220483.tif 000007
【図２ｅ】
2014220483.tif 000008
【図２ｆ】
2014220483.tif 000009
【図２ｇ】
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【図２ｈ】
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【図２ｉ】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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