(57)【要約】【課題】工程数を増大させることなく、リソグラフィの解像限界を超えた配線パターンを有する半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、半導体基板上に設けられた絶縁膜層と、絶縁膜層上に形成され、ラインアンドスペース状に並ぶ複数の配線と、配線の側壁に形成された側壁絶縁膜と、を備えている。複数の配線は前記側壁絶縁膜により相互に絶縁されており、複数の配線の延在方向に直交する方向における断面での配線の中心線の間隔が一定である。複数の配線は、隣接する配線において交互に異なる高さを有する。【選択図】図３
2014160712.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜層と、前記絶縁膜層上に形成され、ラインアンドスペース状に並ぶ複数の配線と、前記配線の側壁に形成された側壁絶縁膜と、を備え、
前記複数の配線は前記側壁絶縁膜により相互に絶縁されており、
前記複数の配線の延在方向に直交する方向における断面での配線の中心線の間隔が一定であり、
前記複数の配線は、隣接する配線において交互に異なる高さを有することを特徴とする半導体装置。
【請求項２】
前記複数の配線は、第１の導電膜と第２の導電膜を備える第１の配線と、前記第２の導電膜を備える第２の配線が、隣接して交互に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、ラインアンドスペース状に並ぶ第１の導電膜を形成する工程と、前記第１の導電膜の側壁に側壁絶縁膜を形成する工程と、
前記半導体基板の全面に導電材料によるスパッタリングを行い、前記第１の導電膜の上面及び、前記第１の絶縁膜上であって前記第１の導電膜及び前記側壁絶縁膜に覆われた領域以外の領域に前記導電材料を堆積させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の導電膜の形成工程は、
絶縁物により形成されたラインアンドスペース形状の芯材を形成する工程と、
前記芯材上を含む前記半導体基板の全面に導電材料を成膜する工程と、
異方性ドライエッチングを用いて全面をエッチバックすることにより前記芯材の側壁に前記導電材料による側壁を形成する工程と、
前記芯材を選択的に除去する工程と、
を備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電膜の形成工程は、
絶縁物により形成されたラインアンドスペース形状の芯材を形成する工程と、
前記芯材上を含む前記半導体基板の全面にシリコンを成膜する工程と、
異方性ドライエッチングを用いて全面をエッチバックすることにより前記芯材の側壁に前記シリコンによる側壁を形成する工程と、
前記芯材を選択的に除去する工程と、
前記半導体基板の全面に金属膜を形成し、アニールを施すことにより前記シリコンと前記金属膜を反応させ、前記シリコンをシリサイド化する工程と、
前記シリコンと反応しなかった余剰金属を除去する工程と、
を備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えばフラッシュメモリにおいては、情報を記憶するためのメモリセルを可能な限り微細に形成することにより、チップ面積の増大を抑制しつつ集積度を上げている。メモリセルにおいては、等間隔ピッチで繰り返し配線パターンを形成することが求められている。このパターンをリソグラフィの解像限界を超えて形成するには、例えば２度のリソグラフィ工程を利用して配線を形成する方法が考えられていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１４６８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上述の方法では工程数が増大するため製造コストが大きくなる。また、２度のリソグラフィ工程による合わせズレが生じる可能性がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、工程数を増大させることなく、リソグラフィの解像限界を超えた配線パターンを有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、半導体基板上に設けられた絶縁膜層と、絶縁膜層上に形成され、ラインアンドスペース状に並ぶ複数の配線と、配線の側壁に形成された側壁絶縁膜とを備えている。複数の配線は側壁絶縁膜により相互に絶縁されており、複数の配線の延在方向に直交する方向における断面での配線の中心線の間隔が一定である。複数の配線は、隣接する配線において交互に異なる高さを有する。
【０００６】
実施形態の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に、ラインアンドスペース状に並ぶ第１の導電膜を形成する工程と、第１の導電膜の側壁に側壁絶縁膜を形成する工程とを有する。記半導体基板の全面に導電材料によるスパッタリングを行い、第１の導電膜の上面及び、第１の絶縁膜上であって第１の導電膜及び側壁絶縁膜に覆われた領域以外の領域に導電材料を堆積させる工程と、を有する。
【図面の簡単な説明】
【０００７】
【図１】実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図の一例
【図２】実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部のレイアウトパターンを示す平面図の一例
【図３】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す図の一例（図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＡＡ線における縦断面図、図３（ｃ）は図３（ａ）のＢＢ線における縦断面図、以下図４〜図１９において同じ。）
【図４】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１）
【図５】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その２）
【図６】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その３）
【図７】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その４）
【図８】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その５）
【図９】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その６）
【図１０】第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す図の一例
【図１１】第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１）
【図１２】第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その２）
【図１３】第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その３）
【図１４】第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その４）
【図１５】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造を模式的に示す図の一例
【図１６】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その１）
【図１７】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その２）
【図１８】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その３）
【図１９】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例（その４）
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の半導体装置について説明する。半導体装置として、不揮発性半導体記憶装置のＮＡＮＤ型フラッシュメモリ装置に適用した実施形態を図１〜図１９を参照して説明する。以下の説明において、同一の機能、構成を有する構成要素については、同一記号を付している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【０００９】
（第１の実施形態）
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図の一例である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図の一例である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離した状態に形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１３】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢａ、ＣＢｂがそれぞれ形成されている。ビット線コンタクトＣＢａ、ＣＢｂは、隣接する活性領域３に交互に配置され、このうち、ビット線コンタクトＣＢａは、一対の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置され、ビット線コンタクトＣＢｂは、他方の選択ゲート線ＳＧＬ１側に寄せて配置されている。いわゆる千鳥状に配置された状態である。
【００１４】
ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
以下、図３（ａ）〜図３（ｃ）を参照しながら、メモリセル領域内のビット線の構造、及び、ビット線コンタクトＣＢａ、ＣＢａに接続する領域のビット線の構造とその周辺構造を説明する。
【００１６】
図３（ａ）は、メモリセル領域上とメモリセル領域端のビット線コンタクト形成領域周辺上にわたって形成されるビット線の構造を説明するために、平面図を模式的に示したものである。図３（ａ）を参照すると、ビット線ＢＬ１及びＢＬ２が、半導体基板としてのシリコン基板１の表面上に形成された層間絶縁膜５上に、ラインアンドスペース状に交互に形成されている。ビット線ＢＬ１及びＢＬ２は、図３（ａ）においてＹ方向（ワード線に直交する方向）に延伸している。ビット線ＢＬ１はビット線コンタクトＣＢａに、ビット線ＢＬ２はビット線コンタクトＣＢｂに接続されている。ビット線ＢＬ１とＢＬ２は、ビット線ＢＬ１とＢＬ２の間に設けられた側壁絶縁膜６によって相互に電気的に絶縁されている。
【００１７】
図３（ｂ）は、図３（ａ）のＡＡ線における縦断面図を示している。ＡＡ線は複数のビット線コンタクトＣＢａを縦断している。シリコン基板１上に素子分離溝７ａが形成されており、素子分離溝７ａは、素子分離絶縁膜７ｂで埋設されている。素子分離絶縁膜７ｂは、例えば素子分離溝７ａの内壁に形成されライナー酸化膜およびそのライナー酸化膜の内側に形成された塗布型酸化膜を用いて形成されている。活性領域３は素子分離溝７ａによって分離して区画されている。シリコン基板１上部には層間絶縁膜５が形成されており、層間絶縁膜５を貫通して、活性領域３上に接続するようにビット線コンタクトＣＢａ、ＣＢｂが形成されている。ビット線コンタクトＣＢａ、ＣＢｂ内は、バリア膜として例えば窒化チタン（ＴｉＮ）と、導電材料として例えばタングステン（Ｗ）とを充填して形成されている。ビット線コンタクトＣＢａとＣＢｂは平面で見ると上述のように千鳥状に配列しているため、図３（ｂ）の断面図にはビット線コンタクトＣＢｂは現れないが、この断面における位置関係を示すために、ビット線コンタクトＣＢｂを透視図として破線で示している。
【００１８】
ビット線コンタクトＣＢａ、ＣＢｂ上であって、層間絶縁膜５上にはビット線ＢＬ１及びＢＬ２が設けられている。ビット線ＢＬ１は金属膜８によって形成されており、金属膜８はビット線コンタクトＣＢａ上面に接している。ビット線ＢＬ２は側壁導電膜９とその上に設けられた金属膜８によって形成されており、側壁導電膜９はビット線コンタクトＣＢｂ上面に接している。側壁導電膜９は例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、若しくはニッケル（Ｎｉ）により形成されている。金属膜８は例えばタングステン（Ｗ）により形成されている。ビット線ＢＬ２の金属膜８の底面は、ビット線ＢＬ１の金属膜８の底面に比較して、図において側壁導電膜９の層間絶縁膜５表面からの高さｈ１だけ高い位置に設けられている。すなわち、ビット線ＢＬ１とＢＬ２の金属膜８が設置される層間絶縁膜５表面からの高さは異なり、段差が生じている。
【００１９】
ビット線ＢＬ１とＢＬ２とは、側壁導電膜９の側面であって、ビット線ＢＬ１、ＢＬ２間に形成された側壁絶縁膜６によって相互に絶縁されている。側壁絶縁膜６は例えばシリコン酸化膜を用いることができる。側壁絶縁膜６の高さは、少なくともビット線ＢＬ１の金属膜８の高さより高く設定され、望ましくは金属膜８の高さの２倍以上高く設定される。また、図３（ｂ）での断面において、それぞれのビット線ＢＬ１とＢＬ２の中心線の間隔ｄ１は一定（ビット線ＢＬ１及びＢＬ２の配線ピッチが一定）である。
【００２０】
図３（ｃ）は図３（ａ）のＢＢ線における縦断面図を示している。ＢＢ線はメモリセル領域におけるワード線方向の断面であり、ワード線の断面が現れる箇所の断面を示している。シリコン基板１上に素子分離溝７ａと素子分離絶縁膜７ｂが設けられる点は図３（ｂ）と同様である。図３（ｃ）では、素子分離溝７ａによって図におけるＸ方向に離間して区画された活性領域３上に、ゲート絶縁膜４が形成され、その上部に電荷を蓄積するための浮遊電極１０が複数設けられている。浮遊電極１０の上面及び側面と、素子分離絶縁膜７ｂ上にこれらを覆うように電極間絶縁膜１８が形成されている。電極間絶縁膜１８の上面に、制御電極１１の下部電極１１ａと上部電極１１ｂが、図においてＸ方向に延伸して形成されている。制御電極１１上には層間絶縁膜５が形成されている。層間絶縁膜５上には図３（ｂ）と同様にビット線ＢＬ１とＢＬ２とが交互に隣接して設けられている。また、それぞれのビット線ＢＬ１及びＢＬ２の中心線の間の距離ｄ１は一定である。
【００２１】
次に、図３〜図９を参照して、第１の実施形態における製造工程を説明する。図３〜図９は、第１の実施形態における半導体装置の製造方法を工程順に示すための図である。各図（ａ）は平面図を、各図（ｂ）は各図（ａ）のＡＡ線における縦断面図を、各図（ｃ）は各図（ａ）のＢＢ線における縦断面図を模式的に示している（図１０〜図１９においても同じ）。
【００２２】
先ず、図４において、シリコン基板１上にゲート絶縁膜４、浮遊電極１０形成用のポリシリコン膜、及び加工用ハードマスクを積層し、加工用ハードマスクをパターニングする。その後、浮遊電極１０形成用の多結晶シリコン膜、ゲート絶縁膜４、シリコン基板１をエッチングし、素子分離溝７ａ、素子分離溝７ａによって区画された活性領域３、及び浮遊電極１０を形成する。続いて、素子分離溝７ａに素子分離絶縁膜７ｂを埋設し、次いで、電極間絶縁膜１８、下部電極１１ａ用のポリシリコン膜、上部電極１１ｂ用のタングステン膜を形成する。続いて、ゲート電極を分離する加工をすることで、ワード線となる制御電極１１を形成する。次に、層間絶縁膜５を形成し、層間絶縁膜５を貫通するコンタクトホールを形成する。続いて、コンタクトホール内に導電材料を埋め込んでビット線コンタクトＣＢａ、ＣＢｂを形成する。ビット線コンタクトＣＢａ、ＣＢｂは、上述のように千鳥状に配列されている。活性領域３は所定のピッチで形成されている。それぞれの活性領域３にはビット線コンタクトＣＢａ、ＣＢｂが接続されている。
【００２３】
次に、層間絶縁膜５上に、所定の幅及び高さを有する芯材１２を形成する。芯材１２は例えば窒化シリコン若しくはアモルファスカーボンを成膜し、周知のリソグラフィ法によりパターニングして形成される。芯材１２はビット線方向に延在し、図４（ｂ）又は（ｃ）における断面図での芯材１２の中心が、千鳥状に形成されたビット線コンタクトＣＢａ、ＣＢｂの４つ毎に上置するように所定のピッチで形成される。すなわち、芯材１２は複数本並ぶ活性領域３の４倍のピッチで形成される。図４ではビット線コンタクトＣＢａ上に配置した例を示している。芯材１２の線幅は、ビット線コンタクトのワード線方向（図においてＸ方向）における直径以上で、直径の２倍以下程度の寸法であれば良い。芯材１２は、あらかじめ所望の寸法より線幅を太く形成し、その後スリミングして、所望の線幅を得るようにしてもよい。
【００２４】
次に、図５に示すように、ＣＶＤ（Chemical  Vapor  Deposition）法により全面に導電膜を成膜する。導電膜としては例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）若しくはニッケル（Ｎｉ）を用いることができる。ＣＶＤ法での導電膜の成膜は、被覆性の良い条件にて行い、芯材１２の表面にコンフォーマルに成膜できるようにする。その後、全面を異方性エッチングによりエッチバックし、芯材１２の側面に自己整合的に側壁導電膜９を形成する。側壁導電膜９の幅は成膜した導電膜の膜厚に対応して設定できる。従って、側壁導電膜９の幅はリソグラフィ法による露光限界を越えた細い幅で形成することが可能である。
【００２５】
次に、図６に示すように芯材１２を選択的に除去する。芯材１２は、これをシリコン窒化膜で形成した場合はホットリン酸により、アモルファスカーボンで形成した場合は酸素プラズマによるアッシングにより、選択的に除去することができる。
【００２６】
側壁導電膜９は、図６（ａ）に示すように、平面においては閉じたループ形状であり、図６（ｂ）に示すようにＡＡ断面においては層間絶縁膜５の表面上に直立する柱状である。ここで、側壁導電膜９は、芯材１２の外周側面に沿って形成されるため、図６（ｂ）に示す断面方向において、芯材１２の２分の１倍ピッチ、すなわち、活性領域の２倍のピッチのラインアンドスペース形状となる。側壁導電膜９の幅は、成膜した側壁導電膜９の膜厚に対応した幅となっており、ビット線コンタクトＣＢｂの図６（ａ）、（ｂ）におけるＸ方向の直径以上となるように成膜する膜厚を設定する。
【００２７】
次に、図７に示すように、全面にスペーサー用の絶縁膜として例えばシリコン窒化膜（ＳｉＮ）を成膜し、全面に異方性ドライエッチングによってエッチバックを施し、側壁導電膜９の側面に自己整合的に側壁絶縁膜６を形成する。側壁導電膜９の上面は側壁導電膜９を形成する導電材料が露呈し、側壁が側壁絶縁膜６によって覆われる。また、隣接する側壁導電膜９の間であって、側壁導電膜９によってその表面が覆われていないビット線コンタクトＣＢａにおいては、ビット線コンタクトＣＢａ内に充填される導電材料の表面が露呈している。側壁絶縁膜６は、図７（ａ）に示す平面図においては、閉じた２重のループ形状となっている。ここで、側壁絶縁膜６は、側壁導電膜９の外周にそって形成されるため、図６（ｂ）に示す断面図において、側壁導電膜９の２分の１倍ピッチ、すなわち、活性領域と同一ピッチのラインアンドスペース形状となる。側壁絶縁膜６の幅は、成膜した絶縁膜の膜厚に対応した幅となっている。従って、側壁絶縁膜６の幅はリソグラフィ法による露光限界を超えた細い幅で形成することが可能である。
【００２８】
次いで、図８に示すように、スパッタリング法により全面に金属膜８を堆積する。金属膜８としては例えばタングステン（Ｗ）を用いることができる。スパッタンリング法としては例えばロングスロースパッタリング法、コリメートスパッタ法、又はバイアススパッタリング法等の指向性を高めた方法を用いることができる。スパッタリング法による成膜は、堆積させる下地の上面部分（平面部分）には堆積するが、側面には堆積しにくいという特性を有する。従って、図７で示した状態でスパッタリング法により金属膜８を堆積すると、側壁導電膜９及び側壁絶縁膜６の上面と、隣接する側壁導電膜９及び側壁絶縁膜６の間であって層間絶縁膜５の上面によって形成された段差の上面部分に、自己整合的に金属膜８が堆積する。すなわち、金属膜８は、側壁導電膜９及び側壁絶縁膜６の上面に堆積したものと、層間絶縁膜５の上面に堆積したものとが、段差によって分断された状態で堆積される。
【００２９】
側壁導電膜９及び側壁絶縁膜６の側面には、金属膜８が堆積しないか、若しくは堆積したとしても非常に薄く堆積する。上述のロングスロースパッタリング法、コリメートスパッタ法、又はバイアススパッタリング法を用いれば、側壁導電膜９及び側壁絶縁膜６の側面には金属膜８はより堆積し難くなる。従って、金属膜８は、側壁導電膜９及び側壁絶縁膜６の上面に堆積したものと、層間絶縁膜５の上面に堆積したものに分断することができる。
【００３０】
金属膜８の堆積膜厚は、後述する等方性ドライエッチング後に、側壁導電膜９上の金属膜８と、層間絶縁膜５上の金属膜８がショートしない程度の膜厚に設定すればよい。すなわち、側壁絶縁膜６の高さは、少なくともビット線ＢＬ１の金属膜８の高さより高く設定され、望ましくは金属膜８の高さの２倍以上の高さに設定される。
【００３１】
次に、側壁導電膜９及び側壁絶縁膜６の側面に僅かに堆積した可能性のある金属膜を除去するために、等方性のドライエッチングを施す。このエッチングによって側壁導電膜９及び側壁絶縁膜６上の金属膜８は等方的に後退し、側壁導電膜９上に金属膜８が形成される。また、層間絶縁膜５上の金属膜８は上下方向に膜厚が減少する。側壁導電膜９及び側壁絶縁膜６の側面における金属膜の膜厚は成膜されていたとしても僅かであるため、このエッチングにより十分に除去することができる。また、金属膜８は、側壁導電膜９及び層間絶縁膜５の上面の金属膜８が十分な膜厚で残るように、このエッチングで膜減りする分を考慮した膜厚で成膜しておく。
【００３２】
次に、図９に示すように、金属膜８及び側壁導電膜９で形成されたループ形状のパターンの上下部分をカットし、相互に分離した配線を形成するためのレジストマスク１３の形成を行う。レジストマスク１３の形成は周知のリソグラフィ法による。図９（ａ）に示すように、上記ループ形状の上下部分を開口し、中央部分は覆うようにしてフォトレジストパターン１３を形成する。このフォトレジストパターン１３をマスクとして金属膜８、側壁導電膜９を順次エッチングして除去する。側壁絶縁膜６は上記エッチングによりほとんど除去されるが、必要であれば、等方性エッチング等を用いてこれを除去する工程を追加しても良い。
【００３３】
この工程を経ると、図３に示すように、層間絶縁膜５上に、側壁導電膜９とその上部に形成された金属膜８を備えるビット線ＢＬ２と、隣接するビット線ＢＬ２の間であって、層間絶縁膜５上に形成された金属膜８を備えるビット線ＢＬ１が、隣接して交互に並列されたラインアンドスペース状に形成される。すなわち、ビット線ＢＬ１とＢＬ２は、隣接して交互に並ぶ、異なる高さの配線により形成される。
【００３４】
以上説明したように、ビット線ＢＬ１とＢＬ２は、芯材１２の側面に自己整合的に形成された側壁導電膜９と、さらにこれに対してさらに自己整合的に形成された側壁絶縁膜６によって形成された段差による立体形状を利用して、またさらにスパッタリング法により自己整合的に金属膜８を形成することにより形成されている。このため、ビット線ＢＬ１とＢＬ２を、芯材１２のパターニングの４分の１倍のピッチで形成することができる。すなわちリソグラフィ法による解像限界を超える配線ピッチでビット線ＢＬ１及びＢＬ２の形成が可能となる。
【００３５】
また、ビット線ＢＬ１とＢＬ２の配線間距離は、側壁絶縁膜６の膜厚分の距離で形成できるため、リソグラフィ法による解像限界を超える配線間距離によってビット線ＢＬ１とＢＬ２を形成することが可能となる。従って、配線密度の倍増を図ることができ、配線幅を大きくすることができる。
【００３６】
さらに、上記のように、ビット線ＢＬ１及びＢＬ２の形成をリソグラフィ法によらず自己整合的に行っているため、ビット線ＢＬ１とＢＬ２の間でリソグラフィ法における合わせズレが生じることがない。従って、ビット線ＢＬ１とＢＬ２の中心線の間隔ｄ１が一定（ビット線ＢＬ１及びＢＬ２の配線ピッチが一定）となる。
【００３７】
また、芯材１２を形成するための工程と、金属膜８及び側壁導電膜９で形成されたループ形状のパターンの上下部分をカットする工程にはリソグラフィ法を使用しているが、側壁導電膜９、側壁絶縁膜６及び金属膜８を形成する工程にはリソグラフィ法を用いず、自己整合的にパターンを形成している。また、ビット線ＢＬ１とＢＬ２の金属膜８は形成される高さが異なるにもかかわらず同一工程で成膜している。従って、工程数を増大させることがない。
【００３８】
（第２の実施形態）
次に、図１０〜図１４を参照して、第２の実施形態について説明する。第２の実施形態が第１の実施形態と異なる点は、構造においては、図１０に示すように、側壁導電膜９がシリサイド膜である点であり、製造工程においては、側壁導電膜９を、一旦アモルファスシリコンによる側壁を形成した後、これをシリサイド化することにより形成する点である。
【００３９】
先ず第１の実施形態において説明した図４に示す工程まで進める。次に、図１１に示すように、全面にアモルファスシリコンを成膜し、次いで、異方性ドライエッチングによってエッチバックし、芯材１２の側面に自己整合的に側壁アモルファスシリコン１４を形成する。
【００４０】
次に図１２に示すように、芯材１２を選択的に除去する。次いで、図１３に示すように、ＣＶＤ法によって、金属膜１５を成膜する。金属膜１５の成膜は被覆性の良い条件にて行い、側壁アモルファスシリコン１４の表面にコンフォーマルに成膜できるようにする。金属膜１５としては例えば窒化チタン（ＴｉＮ）を形成する。窒化チタンのＣＶＤ成膜温度は例えば４５０℃から６５０℃程度である。このＣＶＤ法による窒化チタンの成膜時の温度による熱処理によって、側壁アモルファスシリコン１４はシリサイド化され、シリサイド膜に変化する。ここではチタンシリサイド（ＴｉｘＳｉｙ；ｘ、ｙは任意の数字）が形成される。
【００４１】
次に、側壁アモルファスシリコン１４と反応していない余剰金属（ここでは窒化チタン）を除去する。金属膜１５は、チタン（Ｔｉ）、ニッケル（Ｎｉ）等を用いても良い。また、ＣＶＤ法に代えて無電解メッキ法を用いて成膜しても良い。ただし、金属膜１５の成膜温度が低い場合は、側壁アモルファスシリコン１４がシリサイド化しないため、別途、シリサイド化するためのアニール工程が必要となる。アニール工程は、例えば、窒素雰囲気中で、３００℃から６００℃の温度を加えることで行う。
【００４２】
以上の工程を経ると、図１４に示すように、シリサイド膜により形成された側壁導電膜９が形成される。続いて、第１の実施形態の図７〜図９で説明した工程を経ると、図１０に示したように、側壁導電膜９がシリサイド膜で形成されたビット線ＢＬ２が形成される。
【００４３】
上記工程により、第１の実施形態と同様の効果を奏すると共に、第１の実施形態における側壁導電膜９をシリサイド膜とすることが可能となる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態が第１の実施形態と異なる点は、芯材１２を用いず、リソグラフィ法による加工により、側壁導電膜９に相当する導電膜（第３の実施形態においては導電膜１７）を形成する点である。また、図１５に示すように、第１の実施形態に比べて、ビット線ビット線ＢＬ１及びＢＬ２の寸法とピッチが大きくなっていることが異なる点である。これは、第３の実施形態では側壁導電膜９に相当する導電膜（導電膜１７）をリソグラフィ法によって形成するため、いわゆる露光限界の範囲内でパターニングすることになるからである。またこれに合わせて、活性領域３、及びビット線コンタクトＣＢａ、ＣＢｂが配置されるピッチが大きくなっている。その他の構成、例えば、ビット線ＢＬ１、ＢＬ２、ビット線コンタクトＣＢａ、ＣＢａの構造、あるいはこれらの位置関係や接続関係は第１の実施形態と同じである。
【００４４】
次に、図１５〜図１９を参照して、第３の実施形態における製造工程を説明する。
先ず、図１６に示すように、素子分離溝７ａ、素子分離絶縁膜７ｂ、素子分離溝７ａにより確定された活性領域３、層間絶縁膜５、及び層間絶縁膜５を貫通して活性領域３に達するビット線コンタクトＣＢａ、ＣＢｂが形成されたシリコン基板１を準備する。ビット線コンタクトＣＢａ、ＣＢｂは、第１の実施形態と同様に千鳥状に配列されており、その内部には導電材料が充填されているが、第１の実施形態における配置のおよそ４倍のピッチで配置されている。層間絶縁膜５上に、例えばタングステンによる導電膜を成膜する。次にリソグラフィ法により、導電膜をパターニングし、ビット線コンタクトＣＢａの上面を覆うような寸法になるようにラインアンドスペース状に並ぶ導電膜１７を形成する。導電膜１７はリソグラフィ法でパターニングが可能な所定の幅、所定のピッチで形成されている。図１６においては、第１の実施形態における側壁導電膜９のおよそ４倍の幅、およそ４倍のピッチで形成されている。なお、導電膜１７はタングステンに代えて、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、又はそれらの積層膜、ニッケル（Ｎｉ）、微量の銅を含んだアルミ、不純物がドープされたポリシリコン等を用いても良い。
【００４５】
次に、図１７に示すように、全面にスペーサー用の絶縁膜として例えばシリコン窒化膜（ＳｉＮ）をＣＶＤ法により成膜し、全面に異方性ドライエッチングによってエッチバックを施し、導電膜１７の側面に選択的に側壁絶縁膜６を形成する。隣接する導電膜１７の間のビット線コンタクトＣＢｂにおいては、ビット線コンタクトＣＢｂ内に充填される導電材料の表面が露呈している。側壁絶縁膜６は、図１７（ａ）に示す平面図においては、閉じた１重のループ形状となっている。
【００４６】
次いで、図１８に示すように、スパッタリング法により全面に金属膜８を堆積すると、導電膜１７及び側壁絶縁膜６の上面と、隣接する導電膜１７及び側壁絶縁膜６の間であって層間絶縁膜５の上面に、自己整合的に金属膜８が堆積する。金属膜８としては例えばタングステン（Ｗ）を用いることができる。スパッタンリング法としては例えばロングスロースパッタリング法、コリメートスパッタ法、又はバイアススパッタリング法等の指向性を高めた方法を用いることができる。側壁絶縁膜６の高さは、少なくともビット線ＢＬ２の金属膜８の高さより高く設定され、望ましくは金属膜８の高さの２倍以上高く設定される（図１５参照）。次に、等方性のドライエッチングにより、導電膜１７及び側壁絶縁膜６の側面に僅かに堆積した可能性のある金属膜を除去する。このエッチングによって導電膜１７及び側壁絶縁膜６上の金属膜８は等方的に後退し、導電膜１７上に金属膜８が形成される。また、層間絶縁膜５上の金属膜８は上下方向に膜厚が減少する。
【００４７】
ビット線ＢＬ１の金属膜８の底面は、ビット線ＢＬ２の金属膜８の底面に比較して、図において導電膜１７の層間絶縁膜５表面からの高さｈ２だけ高い位置に設けられている。すなわち、ビット線ＢＬ１とＢＬ２の金属膜８が設置される層間絶縁膜５表面からの高さは異なり、隣接して繰り返し配置される段差が形成されている。
【００４８】
次に、図１９に示すように、金属膜８及び導電膜１７で形成されたループ形状のパターンの上下部分をカットし、相互に分離した配線を形成するためのレジストマスク１３の形成を行う。レジストマスク１３の形成は周知のリソグラフィ法による。図１９（ａ）に示すように、図における上記ループ形状の上下部分を開口し、中央部分は覆うようにしてフォトレジストパターン１３を形成する。このフォトレジストパターン１３をマスクとして金属膜８、導電膜１７、側壁絶縁膜６を順次エッチングして除去する。
【００４９】
この工程を経ると、図１５に示すように、層間絶縁膜５上に形成された導電膜１７とその上部に形成された金属膜８を備えるビット線ＢＬ１と、隣接するビット線ＢＬ１の間であって層間絶縁膜５上に形成された金属膜８を備えるビット線ＢＬ２が、ラインアンドスペース状に交互に並列して形成される。
【００５０】
以上説明したように第３の実施形態によれば、導電膜１７によって形成された段差による立体的形状と、導電膜１７（ビット線ＢＬ１）の側面に自己整合的に形成された側壁絶縁膜６と、これに対してさらにスパッタリング法により自己整合的に金属膜８を形成することによってビット線ＢＬ１及びＢＬ２が形成されている。このため、ビット線ＢＬ１とＢＬ２を、導電膜１７のパターニングの２分の１倍のピッチで形成することができる。すなわちリソグラフィ法による解像限界を超える配線ピッチでビット線ＢＬ１及びＢＬ２の形成が可能となる。また、ビット線ＢＬ１とＢＬ２の配線間距離は、側壁絶縁膜６の膜厚分の距離で形成できるため、リソグラフィ法による解像限界を超える配線間距離によってビット線ＢＬ１とＢＬ２を形成することが可能となる。従って、配線密度の倍増を図ることができ、配線幅を大きくすることができる。
【００５１】
また、上記のように、ビット線ＢＬ１及びＢＬ２の形成をリソグラフィ法によらず自己整合的に行っているため、ビット線ＢＬ１とＢＬ２の間でリソグラフィ法における合わせズレが生じることがない。従って、ビット線ＢＬ１とＢＬ２の中心線の間隔ｄ２が一定（ビット線ＢＬ１及びＢＬ２の配線ピッチが一定）となる。
【００５２】
また、導電膜１７を形成するための工程と、ループ状に形成された金属膜８のパターン端をカットする工程にはリソグラフィ法を使用しているが、側壁絶縁膜６及び金属膜８を形成する工程にはリソグラフィ法を用いず、自己整合的にパターンを形成している。また、ビット線ＢＬ１とＢＬ２の金属膜８は形成される高さが異なるにもかかわらず同一工程で成膜している。従って、工程数を増大させることがない。
【００５３】
（その他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
ビット線コンタクトＣＢａ、ＣＢｂについて、ビット線コンタクトＣＢａは一方の選択ゲート線ＳＧＬ１側に寄せて配置され、ビット線コンタクトＣＢｂは、他方の選択ゲート線ＳＧＬ１側に寄せて配置されている、１つ置きの千鳥状に配置された例を示したが、例えば３つ置きの千鳥状に配列するなど、異なる配列方法であっても良い。
【００５４】
側壁導電膜９の成膜方法としてＣＶＤ法による成膜を例示したが、ＡＬＤ（Atomic  Layer  Deposition）法により成膜しても良い。
第２の実施形態で形成したシリサイドはチタンシリサイドとした例を示したが、これに限らず、コバルトシリサイド、タングステンシリサイド等、異なるシリサイド膜とすることが可能である。またさらに、第２の実施形態で形成した側壁アモルファスシリコン１４をシリサイド化することなく、側壁アモルファスシリコン１４にリン、ボロン等の不純物をドープして導電膜とし、これを使用しても良い。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
図面中、１はシリコン基板、８は金属膜、５は層間絶縁膜、６は側壁絶縁膜、１２は芯材、９は側壁導電膜、１４は側壁アモルファスシリコン、１７は導電膜、ＢＬ１、ＢＬ２はビット線である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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