(57)【要約】【課題】膜厚分布がより均一化された膜を形成することが可能な半導体装置の製造方法および成膜装置を提供する。【解決手段】半導体装置の製造方法は、炭化珪素基板１０を準備する工程と、下部電極３の電極面３Ａ上に、準備された炭化珪素基板１０を載置する工程と、下部電極３に対向して配置される上部電極４と、下部電極３との間に電圧を印加することにより、電極面３Ａ上に載置された炭化珪素基板１０上に成膜する工程とを備えている。電極面３Ａは、炭化珪素基板１０の形状に沿うような曲面を含んでいる。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
第１電極の電極面上に、準備された前記半導体基板を載置する工程と、
前記第１電極に対向して配置される第２電極と、前記第１電極との間に電圧を印加することにより、前記電極面上に載置された前記半導体基板上に成膜する工程とを備え、
前記電極面は、前記半導体基板の形状に沿うような曲面を含む、半導体装置の製造方法。
【請求項２】
前記曲面は、前記第１電極から前記第２電極に向かう向きに突出している、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記曲面は、前記第２電極から前記第１電極に向かう向きに突出している、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板を準備する工程では、炭化珪素からなる前記半導体基板が準備される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板を載置する工程では、前記半導体基板において前記第１電極に対向する主表面の全面が、前記電極面に接触するように前記半導体基板が載置される、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板を載置するための電極面を含む第１電極と、
前記第１電極に対向して配置される第２電極とを備え、
前記第１電極と前記第２電極との間に電圧を印加することにより、前記電極面上に載置された半導体基板上に成膜することが可能に構成され、
前記電極面は、前記半導体基板の形状に沿うような曲面を含む、成膜装置。
【請求項７】
前記曲面は、前記第１電極から前記第２電極に向かう向きに突出している、請求項６に記載の成膜装置。
【請求項８】
前記曲面は、前記第２電極から前記第１電極に向かう向きに突出している、請求項６に記載の成膜装置。
【請求項９】
炭化珪素からなる前記半導体基板上に成膜することが可能に構成されている、請求項６〜８のいずれか１項に記載の成膜装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および成膜装置に関するものであり、より特定的には、膜厚分布がより均一化された膜を半導体基板上に形成することが可能な半導体装置の製造方法および成膜装置に関するものである。
【背景技術】
【０００２】
電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の製造プロセスにおいては、半導体基板上に配置された電極を保護するために配置される保護絶縁膜や、他の様々な膜が形成される。このように半導体基板上に形成される膜の一例としての保護絶縁膜は、窒化珪素（ＳｉＮ）などの絶縁体からなり、たとえば平行平板型のプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて形成される（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２７８７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１において提案されている保護絶縁膜の成膜においては、まず、チャンバー内に平行に配置された一対の電極のうち一方の電極上に半導体基板が載置される。次に、所定の原料ガスがチャンバー内に導入される。そして、半導体基板を加熱しつつ、一対の電極間に高周波電圧を印加してプラズマを発生させることにより、窒化珪素などからなる保護絶縁膜が半導体基板上に成膜される。しかし、このような平行平板型のプラズマＣＶＤ装置による成膜においては、炭化珪素基板のように反りが大きな半導体基板に対して膜厚分布が均一化された保護絶縁膜を形成することが困難であるという問題があった。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的は、膜厚分布がより均一化された膜を半導体基板上に形成することが可能な半導体装置の製造方法および成膜装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明に従った半導体装置の製造方法は、半導体基板を準備する工程と、第１電極の電極面上に、準備された半導体基板を載置する工程と、第１電極に対向して配置される第２電極と、第１電極との間に電圧を印加することにより、電極面上に載置された半導体基板上に成膜する工程とを備えている。電極面は、半導体基板の形状に沿うような曲面を含んでいる。
【０００７】
本発明者は、炭化珪素基板のように反りが大きな半導体基板に対して、膜厚分布が均一化された膜を形成するための方策について詳細な検討を行った。その結果、半導体基板の反りが大きい場合には、半導体基板を載置した電極の表面（電極面）と半導体基板との間の隙間が大きくなる。そして、半導体基板上に成膜するため当該半導体基板を載置した電極に電圧を印加すると、半導体基板と電極面との間の当該隙間に電荷が蓄積される。この結果、半導体基板に対して均一に電圧を印加することが困難になるという知見を発明者は得た。このように半導体基板に対して均一な電圧を印加出来ない場合、半導体基板上に成膜される膜（たとえば上述した保護絶縁膜）の膜厚分布が不均一化する。発明者は、このような知見に基づき鋭意研究を進めた結果、本発明を完成した。
【０００８】
本発明に従った半導体装置の製造方法において、第１電極の電極面は、半導体基板の形状に沿うような曲面を含んでいる。そのため、半導体基板の反りが大きい場合に、第１電極の電極面が平坦である場合と比べて、半導体基板と第１電極との間の隙間を低減することができる。これにより、電極面が平坦である場合と比較して、半導体基板に対して均一に電圧を印加することが可能となり、その結果半導体基板上に形成される絶縁膜の膜厚分布をより均一化することができる。したがって、本発明に従った半導体装置の製造方法によれば、膜厚分布がより均一化された膜を形成することが可能な半導体装置の製造方法を提供することができる。
【０００９】
上記半導体装置の製造方法において、曲面は、第１電極から第２電極に向かう向きに突出していてもよい（すなわち、電極面に含まれる曲面は、第１電極から第２電極に向かう向きに凸状の形状となっていてもよい）。また、曲面は、第２電極から第１電極に向かう向きに突出していてもよい（すなわち、電極面に含まれる曲面は、第１電極の内部に向けて凹んだ凹状の形状となっていてもよい）。
【００１０】
これにより、電極面上に載置されるべき半導体基板に反りが発生している場合において、第１電極の電極面と半導体基板との間の隙間を容易に低減することができる。たとえば、半導体基板において膜を形成する主面側が凸になるように当該半導体基板が反っている場合を考える。この場合、第１電極から第２電極に向かう向きに凸状の形状を有する曲面を含む電極面上に、当該凸状の曲面に沿うように半導体基板を載置すればよい。また、半導体基板において膜を形成する主面側が凹になるように当該半導体基板が反っている場合を考える。この場合、第２電極から第１電極に向かう向きに突出した（つまり第１電極の内部に向けて凹んだ凹状の形状を有する曲面を含む）電極面上に、当該凹状の曲面に沿うように半導体基板を載置すればよい。このようにすれば、半導体基板上に形成される膜の膜厚分布を、より容易に均一化できる。
【００１１】
上記半導体装置の製造方法において、半導体基板を準備する工程では、炭化珪素からなる半導体基板が準備されてもよい。
【００１２】
一般に、炭化珪素からなる半導体基板は反りが大きいため、炭化珪素からなる半導体基板と第１電極との間に隙間が形成されるという問題が顕著である。そのため、炭化珪素からなる半導体基板を用いた半導体装置の製造においては、半導体基板と第１電極との間の隙間を低減することが可能な上記本発明に従った半導体装置の製造方法を好適に採用することができる。
【００１３】
上記半導体装置の製造方法において、半導体基板を載置する工程では、半導体基板の第１電極に対向する主表面の全面が電極面に接触するように半導体基板が載置されてもよい。
【００１４】
これにより、半導体基板に対して、より確実に均一な電圧を印加することができる。その結果、半導体基板上に形成される膜の膜厚分布を均一化することがさらに容易になる。
【００１５】
本発明に従った成膜装置は、第１電極と、第１電極に対向して配置される第２電極とを備えている。第１電極は、半導体基板を載置するための電極面を含む。上記成膜装置は、第１電極と第２電極との間に電圧を印加することにより、第１電極の電極面上に載置された半導体基板上に成膜することが可能に構成されている。電極面は、半導体基板の形状に沿うような曲面を含んでいる。
【００１６】
本発明に従った成膜装置において、第１電極の電極面は、半導体基板の形状に沿うような曲面を含んでいる。そのため、半導体基板の反りが大きい場合でも、第１電極の電極面上に半導体基板を載せたときに、当該電極面が半導体基板の裏面側に沿った曲面状となっているので、当該電極面が平坦な場合よりも、半導体基板と第１電極との間の隙間を低減することができる。これにより、半導体基板に対してより均一に電圧を印加することが可能となり、その結果半導体基板上に形成される膜の膜厚分布をより均一化することができる。したがって、本発明に従った成膜装置によれば、膜厚分布がより均一化された膜を形成することができる。
【００１７】
上記成膜装置において、電極面に含まれる曲面は、第１電極から第２電極に向かう向きに突出していてもよい。また、電極面に含まれる曲面は、第２電極から第１電極に向かう向きに突出していてもよい。
【００１８】
このように、処理対象物である半導体基板の形状（たとえば反りの方向）と、半導体基板において膜が形成される主面との位置関係に応じて、電極面の曲面の突出方向を決定しておくことで、半導体基板と第１電極との間の隙間を容易に低減することができる。
【００１９】
上記成膜装置は、炭化珪素からなる半導体基板上に成膜することが可能に構成されていていてもよい。
【００２０】
一般に、炭化珪素からなる半導体基板は反りが大きいため、炭化珪素からなる半導体基板と第１電極との間に隙間が形成されるという問題が顕著である。そのため、炭化珪素からなる半導体基板上への成膜においては、半導体基板と第１電極との間の隙間を低減することが可能な上記本発明に従った成膜装置を好適に採用することができる。
【発明の効果】
【００２１】
以上の説明から明らかなように、本発明に従った半導体装置の製造方法および成膜装置によれば、膜厚分布がより均一化された膜を形成することが可能な半導体装置の製造方法および成膜装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の製造方法を概略的に示すフローチャートである。
【図２】半導体装置の製造方法を説明するための概略図である。
【図３】半導体装置の製造方法を説明するための概略図である。
【図４】半導体装置の製造方法を説明するための概略図である。
【図５】半導体装置の製造方法を説明するための概略図である。
【図６】半導体装置の製造方法を説明するための概略図である。
【図７】実施の形態１に係る成膜装置の構成を示す概略図である。
【図８】半導体装置の製造方法を説明するための概略図である。
【図９】半導体装置の製造方法を説明するための概略図である。
【図１０】実施の形態２に係る成膜装置の構成を示す概略図である。
【発明を実施するための形態】
【００２３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２４】
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１に係る半導体装置の製造方法について説明する。図１を参照して、本実施の形態に係る半導体装置の製造方法では、まず、工程（Ｓ１０）として、ベース基板準備工程が実施される。この工程（Ｓ１０）では、図２を参照して、炭化珪素からなるインゴット（図示しない）をスライスすることにより、ベース基板１１が準備される。
【００２５】
次に、工程（Ｓ２０）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ２０）では、図２を参照して、ベース基板１１の主表面１１Ａ上にエピタキシャル成長層１２が形成される。このようにして、ベース基板１１とエピタキシャル成長層１２とを有する炭化珪素基板１０が得られる。
【００２６】
次に、工程（Ｓ３０）として、イオン注入工程が実施される。この工程（Ｓ３０）では、図３を参照して、まず、たとえばアルミニウム（Ａｌ）イオンが炭化珪素基板１０の主表面１０Ａを含む領域に注入され、ボディ領域１４が形成される。次に、たとえばリン（Ｐ）イオンが上記アルミニウムイオンの注入深さよりも浅い注入深さで主表面１０Ａを含む領域に注入され、ボディ領域１４内にソース領域１６が形成される。次に、たとえばアルミニウムイオンが上記リンイオンの注入深さと同程度の注入深さで主表面１０Ａを含む領域に注入され、ボディ領域１４内においてソース領域１６に隣接するコンタクト領域１５が形成される。エピタキシャル成長層１２のうち、ボディ領域１４、ソース領域１６およびコンタクト領域１５のいずれもが形成されない領域は、ドリフト領域１３となる。
【００２７】
次に、工程（Ｓ４０）として、活性化アニール工程が実施される。この工程（Ｓ４０）では、炭化珪素基板１０を加熱することにより、上記工程（Ｓ３０）において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
【００２８】
次に、工程（Ｓ５０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図４を参照して、たとえば酸素を含む雰囲気中において炭化珪素基板１０を加熱することにより、主表面１０Ａを覆うように二酸化珪素（ＳｉＯ２）からなるゲート絶縁膜２０が形成される。
【００２９】
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。この工程（Ｓ６０）では、図５を参照して、たとえばＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、ゲート絶縁膜２０上にポリシリコンからなるゲート電極３０が形成される。このようにして、上記工程（Ｓ１０）〜（Ｓ６０）が実施されることにより、エピタキシャル成長層１２内に不純物領域が形成され、かつ主表面１０Ａ上にゲート絶縁膜２０およびゲート電極３０が形成された炭化珪素基板１０が準備される。なお、この段階で、炭化珪素基板１０は、ゲート電極３０などが形成された側に凸形状となるような反った形状となっている。
【００３０】
次に、工程（Ｓ７０）として、保護絶縁膜形成工程が実施される。この工程（Ｓ２０）では、図６を参照して、ゲート絶縁膜２０およびゲート電極３０を覆うように保護絶縁膜４０が形成される。また、この工程（Ｓ７０）では、本実施の形態に係る成膜装置であるプラズマＣＶＤ装置１（図７参照）を用いて以下に説明する工程（Ｓ７１）〜（Ｓ７３）が実施されることにより、保護絶縁膜４０が形成される。
【００３１】
まず、本実施の形態に係る成膜装置であるプラズマＣＶＤ装置１の構成について図７を参照して説明する。プラズマＣＶＤ装置１は、炭化珪素基板１０上に絶縁膜を成膜することが可能に構成されており、第１電極としての下部電極３と、第２電極としての上部電極（シャワープレート）４と、ガス供給管５と、高周波電源６と、ヒータ７と、チャンバー８とを主に備えている。
【００３２】
下部電極３および上部電極４は、チャンバー８の内部において互いに対向するように配置されている。下部電極３は、成膜対象である炭化珪素基板１０が載置されるべき電極面３Ａを含んでいる。電極面３Ａは、電極面３Ａ上に載置されるべき炭化珪素基板１０の形状に沿うような曲面を含んでいる。より具体的には、電極面３Ａは、下部電極３から上部電極４に向かう向きに突出する曲面を含む。なお、図７に示した下部電極３においては、当該下部電極３の上部表面である電極面３Ａの全体が、下部電極３から上部電極４に向かう向きに突出する曲面により構成されるが、電極面３Ａの一部のみ（たとえば中央部のみ）が上記曲面状となっていてもよい（たとえば電極面３Ａに搭載する炭化珪素基板１０のサイズと同等の同等の領域が曲面状となっており、電極面３Ａにおいて当該曲面状の領域の外周部は平坦な形状となっていてもよい）。
【００３３】
ガス供給管５は、炭化珪素基板１０上に成膜される膜の一例である保護絶縁膜４０の原料ガスをチャンバー８内に供給するためのものである。ガス供給管５の一方の端部は上部電極４に接続されており、また他方の端部は、チャンバー８の外部に配置されたガス供給源（図示しない）に接続されている。ガス供給源には、原料ガスであるシラン（ＳｉＨ４）ガス、アンモニア（ＮＨ３）ガス、窒素（Ｎ２）ガスまたはヘリウム（Ｈｅ）ガスなどが充填されている。チャンバー８の一部には、チャンバー８の内部に供給されて成膜処理に用いられた原料ガスをチャンバー８の外部に排出するためのガス排出口９が設けられている。このように、プラズマＣＶＤ装置１では、ガス供給源に充填された原料ガスが、ガス供給管５を通じて上部電極４からチャンバー８の内部に供給され、また、チャンバー８の内部に供給されて成膜処理に用いられた後の原料ガスがガス排出口９から排出される。また、ガス排出口９からのガス排出速度と、ガス供給管５から上部電極４を介してチャンバー８の内部に供給される原料ガスの供給速度とのバランスを調整することにより、チャンバー８内の圧力を調整することができる。
【００３４】
高周波電源６は、下部電極３および上部電極４のそれぞれと電気的に接続されている。これにより、プラズマＣＶＤ装置１は、下部電極３と上部電極４との間に高周波電圧を印加して当該電極間に原料ガスからプラズマＰを発生させることができる。そして、発生したプラズマＰにより、下部電極３の電極面３Ａ上に載置された炭化珪素基板１０上に所望の膜（ここでは保護絶縁膜４０）を成膜することができる。
【００３５】
ヒータ７は、チャンバー８の内部において下部電極３の近傍に配置され、電極面３Ａ上に載置される炭化珪素基板１０を加熱する。ヒータ７は、炭化珪素基板１０を加熱することにより、炭化珪素基板１０上に成膜される膜（保護絶縁膜４０）の密着性や緻密性を向上させる。
【００３６】
次に、工程（Ｓ７１）〜（Ｓ７３）の各々について詳細に説明する。まず、工程（Ｓ７１）として、基板載置工程が実施される。この工程（Ｓ７１）では、図７を参照して、準備された炭化珪素基板１０が下部電極３の電極面３Ａ上に載置される。このとき、炭化珪素基板１０は、当該炭化珪素基板１０において下部電極３に対向する側の主表面１０Ｂの全面が、電極面３Ａに接触するように載置される。
【００３７】
次に、工程（Ｓ７２）として、原料ガス導入工程が実施される。この工程（Ｓ７２）では、原料ガスであるシランガス、アンモニアガス、窒素ガスおよびヘリウムガスを所定の比率で混合したガスが、ガス供給管５を通じて上部電極４からチャンバー８の内部に供給される。
【００３８】
次に、工程（Ｓ７３）として、成膜工程が実施される。この工程（Ｓ７３）では、まず、ヒータ７を動作させて下部電極３を昇温させることにより、電極面３Ａ上に載置された炭化珪素基板１０が加熱される。次に、高周波電源６を動作させることにより、下部電極３と上部電極４との間に高周波電圧が印加される。これにより、下部電極３と上部電極４との間にプラズマＰが発生し、プラズマＰ中において原料ガスの分解が起こる。その結果、図６に示すように、ゲート絶縁膜２０およびゲート電極３０を覆うように保護絶縁膜４０が形成される。このようにして保護絶縁膜４０の形成が完了した後、炭化珪素基板１０がチャンバー８から取り出される。
【００３９】
次に、工程（Ｓ８０）として、オーミック電極形成工程が実施される。この工程（Ｓ８０）では、図８を参照して、炭化珪素基板１０に対してオーミック接触するソース電極５０およびドレイン電極６０が形成される。まず、ソース電極５０を形成すべき領域において、保護絶縁膜４０およびゲート絶縁膜２０が除去され、ソース領域１６およびコンタクト領域１５が露出した状態となる。そして、当該領域において、たとえばニッケル（Ｎｉ）からなる膜が形成される。一方、炭化珪素基板１０の主表面１０Ｂ上に、たとえばニッケルからなる膜が形成される。その後、熱処理が施され、上記ニッケルからなる膜の少なくとも一部がシリサイド化されることにより、ソース電極５０およびドレイン電極６０がそれぞれ形成される。
【００４０】
次に、工程（Ｓ９０）として、配線形成工程が実施される。この工程（Ｓ９０)では、図９を参照して、たとえば蒸着法により導電体であるアルミニウム（Ａｌ）からなるソース配線７０が、保護絶縁膜４０およびソース電極５０を覆うように形成される。一方、たとえばＡｌからなるドレイン配線８０が、ドレイン電極６０を覆うように形成される。以上の工程（Ｓ１０）〜（Ｓ９０）を実施することにより半導体装置であるＭＯＳＦＥＴ９０が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
【００４１】
以上のように、本実施の形態に係る半導体装置の製造方法では、炭化珪素基板１０が載置されるべき下部電極３の電極面３Ａは、炭化珪素基板１０の形状に沿うような曲面を含んでいる。そのため、炭化珪素基板１０のように基板の反りが大きい場合でも、炭化珪素基板１０と下部電極３との間の隙間を低減することができる。一般に、プラズマＣＶＤ装置を用いた成膜では、真空度が低く、炭化珪素基板１０がクランプされないため、炭化珪素基板１０と下部電極３との間の隙間を低減することは困難である。これに対して、本実施の形態に係る半導体装置の製造方法では、予め下部電極３の基板搭載面である電極面３ａを、炭化珪素基板１０の反りの形状に沿うように曲面状としているので、炭化珪素基板１０と下部電極３との間の隙間を低減することができる。このため、炭化珪素基板１０に対して均一に電圧を印加することができる。その結果、炭化珪素基板１０上に形成される保護絶縁膜４０の膜厚分布をより均一化することができる。したがって、本実施の形態に係る半導体装置の製造方法によれば、膜厚分布がより均一化された保護絶縁膜４０を形成することができる。
【００４２】
上述のように、上記本実施の形態に係る半導体装置の製造方法では、炭化珪素基板１０が半導体基板として準備されてもよい。一般に、炭化珪素基板は反りが大きいため、炭化珪素基板１０と下部電極３との間には隙間が形成され易い。そのため、炭化珪素基板１０を用いた半導体装置の製造においては、炭化珪素基板１０と下部電極３との間の隙間を低減することが可能な本実施の形態の半導体装置の製造方法を好適に採用することができる。なお、本発明に従った半導体装置の製造方法では、準備される半導体基板は炭化珪素基板１０に限定されず、他の化合物半導体などからなる半導体基板が準備されてもよい。また、上述した半導体装置の製造方法では、膜の一例として保護絶縁膜４０を形成する場合を説明したが、図７に示したような対向配置された１組の電極（下部電極３と上部電極４）を備えるＣＶＤ装置などの成膜装置を用いて成膜される膜であれば、任意の材料からなる膜（たとえば珪素や他の導電体膜など）の成膜工程に本発明を適用してもよい。
【００４３】
また、上記本実施の形態に係る半導体装置の製造方法では、炭化珪素基板１０の下部電極３に対向する主表面１０Ｂの全面が電極面３Ａに接触するように炭化珪素基板１０が載置されてもよい。これにより、炭化珪素基板１０に対して均一に電圧を印加することがより容易になる。その結果炭化珪素基板１０上に形成される保護絶縁膜４０などの膜の膜厚分布を均一化することがより容易になる。なお、本発明に従った半導体装置の製造方法では、主表面１０Ｂと電極面３Ａとの間にある程度の隙間が形成されるように炭化珪素基板１０が載置されてもよい。たとえば、炭化珪素基板１０の大きさが６インチ以上の場合には、炭化珪素基板１０の厚み方向における当該隙間の大きさが４０μｍ以下であることが好ましい。このように炭化珪素基板１０と電極面３Ａとの間に隙間が形成される場合でも、当該隙間の大きさを十分小さくしておくことにより、炭化珪素基板１０に対して均一に電圧を印加することができる。
【００４４】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法は、基本的には実施の形態１に係る半導体装置の製造方法と同様に実施され、かつ同様の効果を奏する。しかし、本実施の形態に係る半導体装置の製造方法は、保護絶縁膜形成工程（Ｓ７０）において実施の形態１に係る半導体装置の製造方法とは異なっている。
【００４５】
図１を参照して、まず、工程（Ｓ１０）〜（Ｓ６０）が実施されることにより、実施の形態１と同様にエピタキシャル成長層１２内に不純物領域が形成され、かつ主表面１０Ａ上にゲート絶縁膜２０およびゲート電極３０が形成された炭化珪素基板１０が準備される。なお、この段階で、炭化珪素基板１０は、図１０に示すように、ゲート電極３０などが形成された側とは反対側（裏面側）に凸形状となるような反った形状（実施の形態１における炭化珪素基板１０の反り形状とは反対側に反った形状）となっている。次に、工程（Ｓ７０）として、保護絶縁膜形成工程が実施される。この工程（Ｓ７０）では、図１０に示すような、本実施の形態に係る成膜装置であるプラズマＣＶＤ装置２が用いられる。そして、実施の形態１と同様に工程（Ｓ７１）〜（Ｓ７３）が実施されることにより保護絶縁膜４０が形成される。
【００４６】
本実施の形態に係る成膜装置であるプラズマＣＶＤ装置２の構成について図１０を参照して説明する。プラズマＣＶＤ装置２は、上記実施の形態１に係るプラズマＣＶＤ装置１と同様に、下部電極３と、上部電極（シャワープレート）４と、ガス供給管５と、高周波電源６と、ヒータ７と、チャンバー８とを主に備えており、これらは基本的に上記実施の形態１の場合と同様に構成されている。しかし、本実施の形態に係るプラズマＣＶＤ装置２では、電極面３Ａは、上部電極４から下部電極３に向かう向きに突出する曲面を含み、より具体的には上部電極４から下部電極３に向かう向きに突出する曲面（凹状の曲面）からなっている。これにより、上記実施の形態１の場合と同様に、電極面３Ａは、炭化珪素基板１０の形状に沿うような曲面を含む状態になっている。
【００４７】
工程（Ｓ７０）の完了後、上記実施の形態１と同様に工程（Ｓ８０）〜（Ｓ９０）が実施されることにより本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置の製造方法では、炭化珪素基板１０の反りの形状が上記実施の形態１の場合とは逆になっているものの、上記実施の形態１と同様に電極面３Ａが炭化珪素基板１０の形状に沿うような曲面を含んでいるため、炭化珪素基板１０と下部電極３との間の隙間を低減することができる。これにより、炭化珪素基板１０に対して均一に電圧を印加することが可能となり、その結果炭化珪素基板１０上に形成される保護絶縁膜４０の膜厚分布をより均一化することができる。
【００４８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４９】
本発明に従った半導体装置の製造方法および成膜装置は、膜厚分布がより均一化された膜を形成することが要求される半導体装置の製造方法および成膜装置において、特に有利に適用され得る。
【符号の説明】
【００５０】
１，２  プラズマＣＶＤ装置、３  下部電極、３ａ  電極面、４  上部電極、５  ガス供給管、６  高周波電源、７  ヒータ、８  チャンバー、９  ガス排出口、１０  炭化珪素基板、１０Ａ，１０Ｂ，１１Ａ  主表面、１１  ベース基板、１２  エピタキシャル成長層、１３  ドリフト領域、１４  ボディ領域、１５  コンタクト領域、１６  ソース領域、２０  ゲート絶縁膜、３０  ゲート電極、４０  保護絶縁膜、５０  ソース電極、６０  ドレイン電極、７０  ソース配線、８０  ドレイン配線、９０  ＭＯＳＦＥＴ、Ｐ  プラズマ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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