(57)【要約】【課題】データ入出力端子のピン容量を正確に測定する。【解決手段】データ入出力端子３５を駆動する出力バッファＯＢ１を非活性化させた状態で、データ入出力端子３５に電源ＶＤＤＱにより動作するテストバッファＩＮＶｉを接続する。次に、テストバッファＩＮＶｉにテスト信号ｉＡｄｄｎを入力した場合にデータ入出力端子３５から出力されるテストデータＤＱａｉの波形と、電源ＶＤＤＱの消費電流とを評価することにより、データ入出力端子３５のピン容量を算出する。本発明によれば、出力バッファＯＢ１とは別のテストバッファＩＮＶｉを用いていることから、出力バッファＯＢ１を制御するバッファ回路ＢＦによる消費電流の影響を受けることなく、データ入出力端子３５のピン容量を正確に測定することができる。【選択図】図１１
2014160524.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータ入出力端子と、
内部リードデータを生成する内部回路と、
前記内部リードデータに基づいて前記第１のデータ入出力端子を駆動する第１の出力バッファと、
テスト信号に基づいて前記第１のデータ入出力端子を駆動する第１のテストバッファと、
前記第１のテストバッファと前記第１のデータ入出力端子との間に接続された第１のトランスファゲートと、を備え、
前記第１の出力バッファ及び前記第１のテストバッファは、前記内部回路とは異なる電源によって動作することを特徴とする半導体装置。
【請求項２】
第２のデータ入出力端子と、
前記内部リードデータに基づいて前記第２のデータ入出力端子を駆動する第２の出力バッファと、
前記テスト信号に基づいて前記第２のデータ入出力端子を駆動する第２のテストバッファと、
前記第２のテストバッファと前記第２のデータ入出力端子との間に接続された第２のトランスファゲートと、をさらに備え、
前記第２の出力バッファ及び前記第２のテストバッファは、前記内部回路とは異なる電源によって動作することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第２のデータ入出力端子と、
前記内部リードデータに基づいて前記第２のデータ入出力端子を駆動する第２の出力バッファと、
前記第１のテストバッファと前記第２のデータ入出力端子との間に接続された第２のトランスファゲートと、をさらに備え、
前記第１のテストバッファは、前記テスト信号に基づいて前記第１及び第２のデータ入出力端子を駆動し、
前記第２の出力バッファは、前記内部回路とは異なる電源によって動作することを特徴とする請求項１に記載の半導体装置。
【請求項４】
シリアルデータ入力端子と、
シリアルデータ出力端子と、
前記第１の出力バッファ及び第１のラッチ回路を含む第１のＩＯユニットと、
前記第２の出力バッファ及び第２のラッチ回路を含む第２のＩＯユニットと、
前記シリアルデータ入力端子と前記シリアルデータ出力端子との間に、前記第１及び第２のＩＯユニットをシリアルに接続するバウンダリスキャンユニットと、をさらに備え、
前記第１及び第２のトランスファゲートは、前記第１及び第２のラッチ回路によってそれぞれ制御されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
第１のテストパッドと、
前記第１のデータ入出力端子と前記第１のテストパッドとの間に接続された第３のトランスファゲートと、をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のテストパッドのサイズは、前記第１のデータ入出力端子よりも大きいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記テスト信号が入力される第２のテストパッドをさらに備えることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記内部リードデータに基づいて前記第１の出力バッファを制御するバッファ回路をさらに備え、
前記バッファ回路は、前記内部回路とは異なる電源によって動作することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
それぞれデータ入出力端子を有する複数の半導体チップが積層されてなる半導体装置であって、
前記複数の半導体チップは、データ入出力端子と、内部リードデータを生成する内部回路と、前記内部リードデータに基づいて前記データ入出力端子を駆動する出力バッファと、テスト信号に基づいて前記データ入出力端子を駆動するテストバッファと、前記テストバッファと前記データ入出力端子との間に接続されたトランスファゲートとをそれぞれ備え、
前記複数の半導体チップにそれぞれ設けられた前記データ入出力端子は、互いに共通接続されており、
前記出力バッファ及び前記テストバッファは、前記内部回路とは異なる電源によって動作することを特徴とする半導体装置。
【請求項１０】
前記複数の半導体チップのそれぞれは、テストパッドと、前記データ入出力端子と前記テストパッドとの間に接続された別のトランスファゲートとをさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記テストパッドのサイズは、前記データ入出力端子よりも大きいことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記複数の半導体チップはそれぞれ複数のチャネルを有し、
前記複数のチャネルは、前記データ入出力端子、前記内部回路、前記出力バッファ、前記テストバッファ及び前記トランスファゲートをそれぞれ備えていることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
データ入出力端子を駆動する出力バッファを非活性化させた状態で、前記データ入出力端子に前記データ入出力端子と同じ所定の電源により動作するテストバッファを接続するステップと、
前記テストバッファにテスト信号を入力した場合に前記データ入出力端子から出力されるテストデータの波形と、前記所定の電源の消費電流とを評価することにより、前記データ入出力端子のピン容量を算出するステップと、を備えることを特徴とする半導体装置のテスト方法。
【請求項１４】
前記接続するステップは、前記データ入出力端子と前記テストバッファとの間に接続されたトランスファゲートをオンさせるステップを含むことを特徴とする請求項１３に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのテスト方法に関し、特に、データ入出力端子など外部端子のピン容量を高精度に測定可能な半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
高速なデータ転送を行う半導体装置においては、データ入出力端子のピン容量が信号品質に大きく影響する。このような点に鑑み、特許文献１には、データ入出力端子のピン容量を調整可能な半導体装置が記載されている。
【０００３】
他方、半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）では、スマートフォンやタブレットＰＣなどのモバイル機器向けの次世代ＤＲＡＭ規格である「ワイドＩＯ型ＤＲＡＭ」が注目されている（特許文献２参照）。
【０００４】
ワイドＩＯ型のＤＲＡＭは、１６ビットや３２ビットといった従来のモバイルＤＲＡＭのＩ／Ｏビット幅を５１２ビットまで拡張し、１２．８ＧＢ／ｓｅｃの高速なデータ転送レートを実現する。従来のモバイルＲＡＭのパッケージではこのようなＩ／Ｏビット幅は実現できないが、ワイドＩＯ型のＤＲＡＭでは、ＤＲＡＭメモリチップとＳＯＣ（System on Chip）と呼ばれるコントローラチップとを重ねてワンパッケージ化し、積層したチップ間をＴＳＶ（Through Silicon Via）と呼ばれる貫通電極によって接続する。これによって、メモリチップとコントローラチップとの間を多数の配線で接続することが可能となり、チップ間をつなぐ入出力インターフェースのＩ／Ｏビット幅を拡げることができる。また、多くのメモリチップを積層することにより、大容量化を図ることも可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２９４７３５号公報
【特許文献２】特開２０１１−８１８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ワイドＩＯ型のＤＲＡＭでは、パッケージの内部において複数のメモリチップのデータ入出力端子が共通接続されることから、一般的なＤＲＡＭと比べ、データ入出力端子のピン容量をより厳密に管理する必要がある。そのためには、設計時や製造時においてデータ入出力端子のピン容量を正確に測定することが必要であるが、従来の測定方法では、正確なピン容量の測定は困難であった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１のデータ入出力端子と、内部リードデータを生成する内部回路と、前記内部リードデータに基づいて前記第１のデータ入出力端子を駆動する第１の出力バッファと、テスト信号に基づいて前記第１のデータ入出力端子を駆動する第１のテストバッファと、前記第１のテストバッファと前記第１のデータ入出力端子との間に接続された第１のトランスファゲートと、を備え、前記第１の出力バッファ及び前記第１のテストバッファは、前記内部回路とは異なる電源によって動作することを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、それぞれデータ入出力端子を有する複数の半導体チップが積層されてなる半導体装置であって、前記複数の半導体チップは、データ入出力端子と、内部リードデータを生成する内部回路と、前記内部リードデータに基づいて前記データ入出力端子を駆動する出力バッファと、テスト信号に基づいて前記データ入出力端子を駆動するテストバッファと、前記テストバッファと前記データ入出力端子との間に接続されたトランスファゲートとをそれぞれ備え、前記複数の半導体チップにそれぞれ設けられた前記データ入出力端子は、互いに共通接続されており、前記出力バッファ及び前記テストバッファは、前記内部回路とは異なる電源によって動作することを特徴とする。
【０００９】
本発明の一側面による半導体装置のテスト方法は、データ入出力端子を駆動する出力バッファを非活性化させた状態で、前記データ入出力端子に前記データ入出力端子と同じ所定の電源により動作するテストバッファを接続するステップと、前記テストバッファにテスト信号を入力した場合に前記データ入出力端子から出力されるテストデータの波形と、前記所定の電源の消費電流とを評価することにより、前記データ入出力端子のピン容量を算出するステップと、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、データ入出力端子のピン容量を正確に測定することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１の構造を説明するための模式的な断面図であり、（ｂ）は、半導体装置１が組み込まれる複合型半導体装置１０の構造を説明するための模式的な断面図である。
【図２】（ａ）、（ｂ）はそれぞれ、各半導体チップＣ１〜Ｃ４に設けられる貫通電極ＴＳＶの接続状態を示す図である。
【図３】図２（ａ）に示す貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図２（ｂ）に示す貫通電極ＴＳＶ２の構造を示す断面図である。
【図５】半導体チップＣ１の下面Ｃ１ａの平面図である。
【図６】（ａ）〜（ｃ）はそれぞれ、コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態を示す図である。
【図７】半導体チップＣ２の機能ブロックを示す略ブロック図である。
【図８】半導体装置１の半導体チップＣ２のチャネルＣｈ＿ａの構成の一例を示すブロック図である。
【図９】バウンダリスキャンユニットＢＳＵの構成を示すブロック図である。
【図１０】（ａ）、（ｂ）は、バウンダリスキャンユニットＢＳＵのシリアルモードの動作説明図である。
【図１１】バウンダリスキャンユニットＢＳＵを用いてピン容量を測定する第１の方法を説明するための図であり、（ａ）は１個のＩＯユニットＩＯＵ＿ｉ（ｉ＝０〜１２７）の主要部を示す回路図であり、（ｂ）は１２８個のＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７の接続関係を示す回路図である。
【図１２】バウンダリスキャンユニットＢＳＵを用いてピン容量を測定する第２の方法を説明するための図であり、（ａ）は１個のＩＯユニットＩＯＵ＿ｉ（ｉ＝０〜１２７）の主要部を示す回路図であり、（ｂ）は１２８個のＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７の接続関係を示す回路図である。
【図１３】変形例によるバウンダリスキャンユニットＢＳＵの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１（ａ）は、本発明の好ましい実施の形態による半導体装置１の構造を説明するための模式的な断面図である。以下、まず半導体装置１の全体的な構造について概略的に説明し、その後、本発明に特徴的な構成について詳しく説明する。
【００１４】
図１（ａ）に示すように、本実施の形態による半導体装置１はいわゆるワイドＩＯ型のＤＲＡＭであり、表面バンプ電極ＰＬ、貫通電極ＴＳＶ、及び裏面バンプ電極ＰＴを有する３個の半導体チップＣ１〜Ｃ３と、表面バンプ電極ＰＬを有する一方、貫通電極ＴＳＶ及び裏面バンプ電極ＰＴを有しない１個の半導体チップＣ４とが、下から順にこの順で積層された構造を有している。なお、半導体チップＣ１〜Ｃ３は、互いに同一の機能、構造を持ち、同一の製造マスクで製作された３個の半導体チップである。また、半導体チップＣ４は、貫通電極ＴＳＶ及び裏面バンプ電極ＰＴを有しない点を除いて、半導体チップＣ１〜Ｃ３と実質的に同一の機能、構成を持つ。
【００１５】
半導体チップＣ１〜Ｃ４は、それぞれが単体でいわゆるＤＲＡＭとして機能するチップであり、メモリセルアレイと、メモリセルアレイの周辺回路とを有している（図１（ａ）には図示していない）。周辺回路には、メモリセルアレイと外部との間でデータの入出力を行うデータ入出力回路や、外部から入力されるコマンドに応じてデータの入出力を制御する制御回路などが含まれる。以下、メモリセルアレイと周辺回路を「内部回路」と総称する場合がある。半導体チップＣ１〜Ｃ４は、積層された状態で樹脂封止されており、一体的にパッケージングされたメモリデバイスとして機能する。
【００１６】
図１（ｂ）に、半導体装置１の実装例を示す。図１（ｂ）に示すように半導体装置１はコントローラチップＣ０とともにパッケージ基板１１（インターポーザ）上に積層されて複合型半導体装置１０を構成する。パッケージ基板１１の裏面には複数のはんだバンプ１３が設けられている。コントローラチップＣ０は、それぞれＤＲＡＭである４つの半導体チップＣ１〜Ｃ４の動作を制御するロジック回路が半導体基板の主面に形成された半導体チップであり、ＳＯＣ(System On Chip)とも呼ばれる。コントローラチップＣ０と半導体装置１とは、図１（ｂ）に示すように一体的に樹脂封止される。複合型半導体装置１０の構成については、後ほど詳しく説明する。
【００１７】
半導体チップＣ１〜Ｃ４はそれぞれ、図１（ａ）に示すように半導体基板（シリコン基板）２０を有しており、上述した内部回路はこの半導体基板２０の主面（図１では下面）に形成される。このうち半導体チップＣ１〜Ｃ３については、裏面（図１では上面）に裏面バンプ電極ＰＴが形成され、主面には表面バンプ電極ＰＬが形成される。これらは、図示するように、半導体基板２０を貫通して設けられた貫通電極ＴＳＶによって相互に接続される。一方、半導体チップＣ４については、主面には表面バンプ電極ＰＬが形成されるが、裏面バンプ電極ＰＴ及び貫通電極ＴＳＶは形成されない。
【００１８】
半導体チップＣ４に裏面バンプ電極ＰＴ及び貫通電極ＴＳＶを設けないのは、半導体チップＣ４が半導体装置１の最上段の半導体チップであるため、半導体チップＣ３の裏面バンプ電極ＰＴから供給された信号をさらに他の半導体チップに供給する必要がないからである。このように半導体チップＣ４に貫通電極ＴＳＶ及び裏面バンプ電極ＰＴを形成しない場合、図１（ａ）に例示するように半導体チップＣ４を半導体チップＣ１〜Ｃ３に比べて厚くすることができる。その結果、半導体装置１の製造の際に、熱応力（半導体チップＣ１〜Ｃ４を積層するときに発生する熱応力）によるチップの変形を抑制することが可能になる。ただし、半導体チップＣ４として、半導体チップＣ１〜Ｃ３と同様の構造を有する半導体チップを用いてもよいのは勿論である。
【００１９】
表面バンプ電極ＰＬと内部回路とは、各半導体チップの主面内に設けられた配線によって相互に接続される。また、半導体チップＣ１〜Ｃ３の裏面バンプ電極ＰＴは、すぐ上にある他の半導体チップの表面バンプ電極ＰＬと接触している。これにより、各半導体チップＣ１〜Ｃ４のバンプ電極は、最下層の半導体チップＣ１の主面Ｃ１ａまで引き出されている。
【００２０】
図２（ａ），（ｂ）は、それぞれ半導体チップＣ１〜Ｃ３に設けられる貫通電極ＴＳＶの接続状態を示す図である。図２（ａ），（ｂ）では、バンプ電極ＰＴ，ＰＬの図示は省略している。貫通電極ＴＳＶの接続状態には、図２（ａ）に示すものと図２（ｂ）に示すものとの２種類があり、以下、それぞれ貫通電極ＴＳＶ１，ＴＳＶ２と称する。
【００２１】
図２（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１（ａ）に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の信号パスが構成されている。この電流パスは、各半導体チップＣ１〜Ｃ４の内部回路２に接続されている。したがって、この電流パスに対し、半導体チップＣ１の主面Ｃ１ａを介して外部から供給される入力信号（コマンド信号、アドレス信号、クロック信号、データなど）は、各半導体チップＣ１〜Ｃ４の内部回路２に共通に入力される。また、各半導体チップＣ１〜Ｃ４の内部回路２からこの信号パスに供給される出力信号（データなど）は、ワイヤードオアされて半導体チップＣ１の主面Ｃ１ａから外部に出力される。
【００２２】
図３は、貫通電極ＴＳＶ１の構造を示す断面図である。同図に示すように、貫通電極ＴＳＶ１は半導体基板２０及びその表面の層間絶縁膜２１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング２２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域（内部回路を構成するトランジスタを形成する領域）との絶縁が確保される。なお、絶縁リング２２は二重に設けてもよく、こうすることで、貫通電極ＴＳＶ１と半導体基板２０との間の静電容量が低減される。
【００２３】
貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、半導体チップの主面に設けられた表面バンプ電極ＰＬに接続される。一方、貫通電極ＴＳＶ１の上端は、半導体チップの裏面バンプ電極ＰＴに接続される。裏面バンプ電極ＰＴは、上層の半導体チップに設けられた表面バンプ電極ＰＬに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図２（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２４】
図２（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各半導体チップＣ１〜Ｃ３には、平面視で同じ位置にそれぞれ４つ（＝積層数）の貫通電極ＴＳＶ２が設けられる。これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図２（ｂ）では最も左側の貫通電極ＴＳＶ２）は、同じ半導体チップＣ１〜Ｃ３内の内部回路３に接続される。また、平面視で互いに異なる位置に設けられた各層１本ずつの計３本の貫通電極ＴＳＶ２が互いに短絡されており、これにより、それぞれ半導体チップＣ４から半導体チップＣ１に至る４本の信号パスが形成される。各信号パスの下端は、主面Ｃ１ａに露出する。また、これら４本の電流パスのうち、半導体チップＣ１〜Ｃ３内の内部回路３に接続されていない１本は、上端で半導体チップＣ４内の内部回路３に接続される。したがって、これらの信号パスを介し、各層の内部回路３に対して選択的に外部から情報を入力することが可能となる。このような情報の具体的な例としては、チップセレクト信号やクロックイネーブル信号が挙げられる。
【００２５】
図４は、貫通電極ＴＳＶ２の構造を示す断面図である。同図に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている点で、貫通電極ＴＳＶ１と異なっている。図４では貫通電極ＴＳＶ２を３個だけ示しているが、実際の貫通電極ＴＳＶ２は、各半導体チップＣ１〜Ｃ３において１信号当たり半導体チップの枚数分（４個）設けられる。
【００２６】
図１（ａ）に戻る。各半導体チップＣ１〜Ｃ４の主面には、表面バンプ電極ＰＬの他にテストパッドＴＰも設けられる。テストパッドＴＰは、半導体チップをウェハ状態で試験する際にテスタのプローブ針を接触させるためのパッドであり、同じ主面に設けられる複数の表面バンプ電極ＰＬのいずれかと主面内に設けられた配線により接続されている。
【００２７】
図５は、半導体チップＣ１の主面Ｃ１ａの平面図である。図示していないが、他の半導体チップＣ２〜Ｃ４の主面も、同様の構造を有している。図５に示すように、主面Ｃ１ａには、４つのチャネル（メモリ部）Ｃｈ＿ａ〜Ｃｈ＿ｄと、チャネルＣｈ＿ａ〜Ｃｈ＿ｄにそれぞれ対応する各複数のバンプ電極ＰＬ＿ａ〜ＰＬ＿ｄと、複数のテストパッドＴＰとが設けられる。チャネルＣｈ＿ａ〜Ｃｈ＿ｄは、互いに独立に、外部との間でコマンド信号、アドレス信号、データ信号などの各種信号を送受信可能に構成された半導体回路であり、それぞれが単体のＤＲＡＭとして機能する。つまり、半導体チップＣ１は、チャネルごとに独立して、リード動作、ライト動作、リフレッシュ動作などのＤＲＡＭとしての各種動作を行えるよう構成されている。
【００２８】
図５に示すように、チャネルＣｈ＿ａ，Ｃｈ＿ｂはＹ方向の一端側に配置され、チャネルＣｈ＿ｃ，Ｃｈ＿ｄはＹ方向の他端側に配置される。チャネルＣｈ＿ａ，Ｃｈ＿ｂとチャネルＣｈ＿ｃ，Ｃｈ＿ｄとの間にはバンプ領域Ｂが設けられており、バンプ電極ＰＬ＿ａ〜ＰＬ＿ｄ及びテストパッドＴＰは、このバンプ領域Ｂの中に配置される。具体的には、バンプ電極ＰＬ＿ａ〜ＰＬ＿ｄはそれぞれ、バンプ領域Ｂ内の対応するチャネルの近傍に複数列に並べて配置され、テストパッドＴＰは、バンプ電極ＰＬ＿ａ，ＰＬ＿ｂとバンプ電極ＰＬ＿ｃ，ＰＬ＿ｄとの間の領域に、一列に並べて配置される。テストパッドＴＰの面積及び間隔は、図５に示すように、表面バンプ電極ＰＬの面積及び間隔に比べて広く取られている。これは、テスタのプローブ針を接触させやすいようにするためである。このようなテストパッドＴＰを利用して半導体装置１の試験を行うことにより、半導体チップの表面バンプ電極ＰＬ及び貫通電極ＴＳＶを傷つけることなく、試験を行うことが可能になる。
【００２９】
以下、図１（ｂ）を参照しながら、複合型半導体装置１０の構成について詳しく説明する。コントローラチップＣ０の上面及び下面には、半導体チップＣ１〜Ｃ４のものと同様のバンプ電極ＰＴ，ＰＬがそれぞれ設けられる。このうちバンプ電極ＰＴは、半導体チップＣ１の表面バンプ電極ＰＬと接続される。一方、バンプ電極ＰＬは、パッケージ基板１１の上面に設けられるバンプ電極１２に接続される。また、図１（ｂ）に示すように、コントローラチップＣ０にも貫通電極ＴＳＶが設けられており、バンプ電極ＰＴ，ＰＬとコントローラチップＣ０の内部回路とは、この貫通電極ＴＳＶによって相互に接続される。
【００３０】
図６（ａ）〜（ｃ）はそれぞれ、コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態を示す図である。図６（ａ）〜（ｃ）でも、バンプ電極ＰＴ，ＰＬの図示は省略している。コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態には、それぞれ図６（ａ）〜（ｃ）に示す３種類があり、それぞれを貫通電極ＴＳＶ３，ＴＳＶ４，ＴＳＶ５と称する。図６（ａ）（ｂ）において符号「ＴＳＶ」が付された貫通電極は、半導体チップＣ１に設けられる貫通電極ＴＳＶである。
【００３１】
図６（ａ）に示す貫通電極ＴＳＶ３は、半導体チップＣ１の貫通電極ＴＳＶと接続されるとともに、コントローラチップＣ０の制御回路４にも接続される。このような貫通電極ＴＳＶ３は、例えば電源配線用として用いられる。
【００３２】
図６（ｂ）に示す貫通電極ＴＳＶ４は、コントローラチップＣ０内に設けられる制御回路５を介して、半導体チップＣ１の貫通電極ＴＳＶと接続されている。これにより、コントローラチップＣ０は、例えば外部からバンプ電極１２（図１（ｂ））を介して複合型半導体装置１０に入力されたコマンドをデコードして内部コマンドを生成し、この内部コマンドを半導体チップＣ１〜Ｃ４に供給することができる。
【００３３】
図６（ｃ）に示す貫通電極ＴＳＶ５は、半導体チップＣ１の貫通電極ＴＳＶと接続される一方、コントローラチップＣ０内の回路には接続されない。このような貫通電極ＴＳＶ５を設けたことにより、半導体チップＣ１〜Ｃ４と外部との間で直接データの入出力等を行うことが可能となっている。
【００３４】
図１（ｂ）に戻る。パッケージ基板１１は端子ピッチを変換するために設けられているもので、上面には、コントローラチップＣ０のバンプ電極ＰＬと接続するバンプ電極１２が設けられ、下面には、上面のバンプ電極１２に比べて広い面積及び間隔で、上面のバンプ電極１２とほぼ同数のバンプ電極１３が形成される。上面のバンプ電極１２と下面のバンプ電極１３とは、パッケージ基板１１を貫通する図示しない貫通電極により、基本的に一対一に接続される。このバンプ電極１３により、複合型半導体装置１０はコンピュータや携帯電話などのマザーボード上にフリップチップ実装される。
【００３５】
以上が、半導体装置１の全体的な構造である。特に限定されるものではないが、各半導体チップＣ１〜Ｃ４には約１２００個の表面バンプ電極ＰＬが設けられている。そのうちの５１２個がデータ入出力端子であり、これらデータ入出力端子及びデータＩＯユニットの動作チェックのためにバウンダリスキャン機能が搭載されている。
【００３６】
表面バンプ電極ＰＬのバンプサイズは非常に小さくファインピッチであるため、テスタのプローブ針を直接接触させることは非常に難しい。さらにチップ積層後においては、最下層のチップＣ１の表面バンプ電極ＰＬしか外部に表れていないので、それよりも上層のチップＣ２〜Ｃ４に設けられた表面バンプ電極ＰＬにプローブ針を直接接触させることはできない。そもそも、プローブ針を接触させると表面バンプ電極ＰＬが傷つき、これにより貫通電極ＴＳＶの導通不良が発生するおそれがあることから、できるだけプローブ針を接触させるべきでない。しかし、上記バウンダリスキャン機能によれば、データ入出力端子に直接触れることなく、データＩＯユニットによるデータ入出力動作が正しく行われているかどうかをチェックすることが可能である。
【００３７】
バウンダリスキャンとは、データ入出力端子に割り当てられたテスト用回路を使って、各端子の状態を検査する機能である。バウンダリスキャンでは、外部からテスト信号を供給し、その結果として得られる出力信号の状態が予期した値か否かを判断することによって信号線のオープン、ショートなどの状態を検査する。バウンダリスキャンを用いれば内部回路の動作状態とは無関係に端子の状態を高速に検査することが可能である。
【００３８】
さて、本実施形態による半導体チップＣ１〜Ｃ４は、バウンダリスキャン機能を利用することにより、データ入出力端子のピン容量を正確に測定できるよう構成されている。以下、詳しく説明する。
【００３９】
図７は、半導体チップＣ２の機能ブロックを示す略ブロック図である。図示しないが、他の半導体チップＣ１，Ｃ３，Ｃ４についても同様である。
【００４０】
図７に示すように、半導体チップＣ２は、チャネルごとに設けられたアドレス端子３０、コマンド端子３１、チップセレクト端子３２、クロック端子３３、クロックイネーブル端子３４及びデータ入出力端子３５と、４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄに対して共通に設けられたテストアドレス端子４０、テストコマンド端子４１、テストチップセレクト端子４２、テストクロック端子４３、テストクロックイネーブル端子４４及びテスト端子４５を有している。これら端子のうち、チップセレクト端子３２、クロックイネーブル端子３４、テストチップセレクト端子４２、及びテストクロックイネーブル端子４４は、上述した貫通電極ＴＳＶ２に接続される表面バンプ電極ＰＬによって構成される。その他の各端子は、上述した貫通電極ＴＳＶ１に接続される表面バンプ電極ＰＬによって構成される。
【００４１】
アドレス端子３０、コマンド端子３１、チップセレクト端子３２、クロック端子３３、クロックイネーブル端子３４及びデータ入出力端子３５に対応する複数の表面バンプ電極ＰＬは、半製品である半導体装置１が完成品である複合型半導体装置１０に組み込まれた後に各種の制御信号（ノーマル信号群ｎＳｉｇ）を入力するための端子であるとともに、半導体装置１が複合型半導体装置１０に組み込まれた後にコントローラチップＣ０との間でデータＤＱの入出力を行う端子であり、図５などに示したテストパッドＴＰには接続されていない。なお、図７ではこれらの信号の符号末尾に「ａ」を付しているが、これは、その信号がチャネルＣｈ＿ａに供給されるものであることを示している。後掲する各信号についても同様である。したがって、半導体装置１を複合型半導体装置１０に組み込む前、すなわち半導体チップＣ１の下面Ｃ１ａが露出した状態（以下、この状態を「組み立て前」と称する。）では、外部からこれらの端子に直接アクセスすることはできない。
【００４２】
これに対し、テストアドレス端子４０、テストコマンド端子４１、テストチップセレクト端子４２、テストクロック端子４３、テストクロックイネーブル端子４４及びテスト端子４５に対応する複数の表面バンプ電極ＰＬは、それぞれ図５などに示したテストパッドＴＰに接続されている。したがって、これらの端子に対しては、組み立て前の段階で、外部テスタからアクセスすることができる。本実施の形態による半導体装置１の試験では、これを利用してテストパッドＴＰから各種の試験信号を入力するとともに、試験結果を示す各種の信号を取り出す。
【００４３】
図７に示すように、チャネルＣｈ＿ａはアクセス制御回路５０、メモリセルアレイ５１及びデータ入出力回路５２を有している。図示しないが、他のチャネルＣｈ＿ｂ〜Ｃｈ＿ｄについても同様である。アクセス制御回路５０は、外部から入力されるコマンド信号及びアドレス信号に応じてメモリセルアレイ５１にアクセスすることで、メモリセルアレイ５１に対するリード／ライト動作などを実現する。メモリセルアレイ５１は、複数のワード線と複数のビット線の交点にセルキャパシタとセルトランジスタを有するメモリセルが配置された構成を有する。メモリセルアレイ５１には、アクセス制御回路５０の制御に応じてワード線を活性化するロウデコーダや、アクセス制御回路５０の制御に応じてビット線を選択するカラムデコーダなどが含まれる。データ入出力回路５２は、リード動作時にメモリセルアレイ５１から読み出されるリードデータを外部に出力するとともに、ライト動作時に外部から供給されるライトデータをメモリセルアレイ５１に供給する役割を担う。
【００４４】
次に、各端子の機能について説明する。
【００４５】
アドレス端子３０は、コントローラチップＣ０によって生成されたアドレス信号Ａｄｄが供給される端子である。一方、テストアドレス端子４０は、外部テスタによって生成されたテストアドレス信号ｔＡｄｄが供給される端子である。
【００４６】
アドレス信号Ａｄｄ及びテストアドレス信号ｔＡｄｄは、対応するチャネルのアクセス制御回路５０に供給される。アドレス信号Ａｄｄはコマンド信号ＣＭＤと同期して供給される。アクセス制御回路５０は、コマンド信号ＣＭＤが示す動作を、アドレス信号Ａｄｄが示すアドレスに対して行う。具体的な例を挙げると、コマンド信号ＣＭＤがアクトコマンドである場合、アクセス制御回路５０は入力されたアドレス信号Ａｄｄをロウアドレスとして扱い、このロウアドレスに対応するワード線が活性化されるよう、メモリセルアレイ５１を制御する。また、コマンド信号ＣＭＤがライトコマンドである場合、アクセス制御回路５０は入力されたアドレス信号Ａｄｄをカラムアドレスとして扱い、このカラムアドレスに対応するビット線がデータ入出力回路５２に接続されるよう、メモリセルアレイ５１を制御する。テストアドレス信号ｔＡｄｄについても同様である。すなわち、テストアドレス信号ｔＡｄｄは、テストコマンド信号ｔＣＭＤと同期してアクセス制御回路５０に供給される。アクセス制御回路５０は、同時に入力されたテストコマンド信号ｔＣＭＤが示す動作をテストアドレス信号ｔＡｄｄが示すアドレスに対して行う。
【００４７】
コマンド端子３１は、コントローラチップＣ０によって生成されたコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが含まれる。一方、テストコマンド端子４１は、外部テスタによって生成されたテストコマンド信号ｔＣＭＤが供給される端子である。テストコマンド信号ｔＣＭＤの具体的な内容は、コマンド信号ＣＭＤと同様である。
【００４８】
コマンド信号ＣＭＤ及びテストコマンド信号ｔＣＭＤは、対応するチャネルのアクセス制御回路５０に供給される。アクセス制御回路５０は、チップセレクト信号／ＣＳ２が活性化されている場合にコマンド信号ＣＭＤが供給されると、その内容に応じて内部コマンドを生成する。この内部コマンドには、アクトコマンド、ライトコマンド、リードコマンドなどが含まれる。そして、アクセス制御回路５０は、生成した内部コマンドに応じてメモリセルアレイ５１を制御する。これにより、リード／ライトなどの各種処理が実行される。テストコマンド信号ｔＣＭＤについても同様である。すなわち、アクセス制御回路５０は、テストチップセレクト信号／ｔＣＳ２が活性化されている場合にテストコマンド信号ｔＣＭＤが供給されると、その内容に応じて内部コマンドの生成とメモリセルアレイ５１の制御とを行う。これにより、リード／ライトなどの各種処理が実行される。なお、符号中の数字「２」は、その信号が半導体チップＣ１，Ｃ３，Ｃ４ではなく半導体チップＣ２に供給されるものであることを示している。後掲する各信号についても同様である。
【００４９】
チップセレクト端子３２は、コントローラチップＣ０によって生成されたチップセレクト信号／ＣＳ２が供給される端子である。一方、テストチップセレクト端子４２は、外部テスタによって生成されたテストチップセレクト信号／ｔＣＳ２が供給される端子である。これらの信号も対応するチャネルのアクセス制御回路５０に供給され、アクセス制御回路５０は、チップセレクト信号／ＣＳ２が活性化されている場合にコマンド信号ＣＭＤの入力を受け付け、テストチップセレクト信号／ｔＣＳ２が活性化されている場合にテストコマンド信号ｔＣＭＤの入力を受け付ける。
【００５０】
クロック端子３３は外部クロック信号ＣＫが供給される端子であり、クロックイネーブル端子３４はクロックイネーブル信号ＣＫＥ２が入力される端子である。これらの信号は、コントローラチップＣ０から半導体チップＣ２に供給される。
【００５１】
一方、テストクロック端子４３はテストクロック信号ｔＣＫが供給される端子であり、テストクロックイネーブル端子４４はテストクロックイネーブル信号ｔＣＫＥ２が入力される端子である。これらの信号は、外部テスタから半導体チップＣ２に供給される。外部クロック信号ＣＫとテストクロック信号ｔＣＫ、クロックイネーブル信号ＣＫＥ２とテストクロックイネーブル信号ｔＣＫＥ２は、それぞれ供給される時期及び供給ルートが異なるだけで同じ信号であり、これらを受けたチャネルの動作も同じである。
【００５２】
外部クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ２、テストクロック信号ｔＣＫ及びテストクロックイネーブル信号ｔＣＫＥ２は、対応するチャネルのアクセス制御回路５０に供給される。アクセス制御回路５０は、クロックイネーブル信号ＣＫＥ２が活性化されている場合に外部クロック信号ＣＫに同期して各種の処理を行い、テストクロックイネーブル信号ｔＣＫＥ２が活性化されている場合にテストクロック信号ｔＣＫに同期して各種の処理を行うよう構成される。
【００５３】
データ入出力端子３５は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。データ入出力端子３５はデータ入出力回路５２に接続される。データ入出力回路５２は、リード動作時においては、メモリセルアレイ５１から読み出されたリードデータＤＱをデータ入出力端子３５を介してコントローラチップＣ０に出力し、ライト動作時においては、データ入出力端子３５を介して入力されるライトデータＤＱをメモリセルアレイ５１に供給する。
【００５４】
テスト端子４５は、テスト信号ＴＥＳＴが供給される端子である。テスト信号ＴＥＳＴは４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄに共通に供給される。チャネルＣｈ＿ａ〜Ｃｈ＿ｄのアクセス制御回路５０は、テスト信号ＴＥＳＴが供給されるとテストモードにエントリし、テストクロック信号ｔＣＫなど本実施の形態による半導体装置１の試験に関連する各信号の受付を許可する。
【００５５】
バウンダリスキャン端子３６ａ〜３６ｄは、各チャネルに対応して供給されるバウンダリスキャン信号ＢＳＳａ，ＢＳＳｂ，ＢＳＳｃ，ＢＳＳｄが供給される端子である。バウンダリスキャンイネーブル端子３７を介して入力されるバウンダリスキャンイネーブル信号ＳＳＥＮは、後述するバウンダリスキャンユニットを通常動作させるか、それともバウンダリスキャン動作させるかを切り替える信号である。これら、バウンダリスキャン端子３６ａ〜３６ｄ及びバウンダリスキャンイネーブル端子３７は、上述した貫通電極ＴＳＶ１に接続される表面バンプ電極ＰＬである。
【００５６】
図８は、半導体チップＣ２のチャネルＣｈ＿ａの構成の一例を示すブロック図である。
【００５７】
図８に示すように、チャネルＣｈ＿ａは４つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ３を備えており、各メモリバンクはメモリセルアレイＡＲＹを有している。メモリセルアレイＡＲＹは、複数のワード線と複数のビット線を備え、これらの交点にメモリセルが配置された構成を有している。ワード線の選択はロウデコーダＸＤＥＣによって行われ、ビット線の選択はカラムデコーダＹＤＥＣによって行われる。
【００５８】
アドレス信号Ａｄｄａ又はテストアドレス信号ｔＡｄｄは、内部アドレス信号ｉＡｄｄとしてロウアドレス制御回路ＸＣＮＬ、カラムアドレス制御回路ＹＣＮＬ及びモードレジスタＭＲに供給にそれぞれ供給される。ロウアドレス制御回路ＸＣＮＬは、ロウアドレスのラッチやリフレッシュ動作の制御を行う回路ブロックである。また、カラムアドレス制御回路ＹＣＮＬは、カラムアドレスのラッチやバーストカウント動作の制御を行う回路ブロックである。そして、ロウアドレス制御回路ＸＣＮＬに取り込まれた内部アドレス信号ｉＡｄｄはロウアドレスとしてロウデコーダＸＤＥＣに供給され、カラムアドレス制御回路ＹＣＮＬに取り込まれた内部アドレス信号ｉＡｄｄはカラムアドレスとしてカラムデコーダＹＤＥＣに供給される。
【００５９】
モードレジスタＭＲは、チャネルＣｈ＿ａの動作モードを示すパラメータが設定される回路である。本実施形態においては、モードレジスタＭＲからノーマルアウトセレクト信号ｎｏｓｉが生成され、この信号はバウンダリスキャン制御回路ＢＳＣに送られ、通常出力モードとバウンダリスキャン出力モードとの切り替えが行われる。
【００６０】
コマンド信号ＣＭＤａ又はテストコマンド信号ｔＣＭＤは、内部コマンド信号ｉＣＭＤとしてコマンドデコーダＣＤＥＣに供給される。内部コマンド信号ｉＣＭＤは、内部ロウアドレスストローブ信号ｉＲＡＳ、内部カラムアドレスストローブ信号ｉＣＡＳ、内部ライトイネーブル信号ｉＷＥの複数の信号を含む信号である。コマンド信号ＣＭＤａは、ロウアドレスストローブ信号／ＲＡＳａ、カラムアドレスストローブ信号／ＣＡＳａ、ライトイネーブル信号／ＷＥａの複数の信号を含む信号である。一方、テストコマンド信号ｔＣＭＤは、テストロウアドレスストローブ信号／ｔＲＡＳａ、テストカラムアドレスストローブ信号／ｔＣＡＳａ、テストライトイネーブル信号／ｔＷＥａの複数の信号を含む信号である。
【００６１】
コマンドデコーダＣＤＥＣは、内部コマンド信号ｉＣＭＤをデコードすることによって各種内部制御信号を生成し、これをコントロールロジックＬＧＣなどに供給する回路である。コントロールロジックＬＧＣから出力される信号としては、アクティブ信号ｉＡＣＴ、カラム信号ｉＣＯＬ、リフレッシュ信号ｉＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。また、モードレジスタＭＲは、内部アドレス信号ｉＡＤＤを用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジックＬＧＣやバウンダリスキャン制御回路ＢＳＣなどに供給される。コントロールロジックＬＧＣは、内部コマンド及びモードレジスタＭＲの設定値に基づいて、上述したアクティブ信号ｉＡＣＴなどを生成する。コントロールロジックＬＧＣによって生成される各信号は、ロウアドレス制御回路ＸＣＮＬ、ロウデコーダＸＤＥＣ、センスアンプＳＡ、カラムアドレス制御回路ＹＣＮＬ、カラムデコーダＹＤＥＣ、データコントロール回路ＤＣＮＬ及びバウンダリスキャンユニットＢＳＵなどに供給され、これら回路ブロックの動作を制御する。
【００６２】
アクティブ信号ｉＡＣＴは、内部コマンド信号ｉＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ｉＡＣＴが活性化すると、ロウアドレス制御回路ＸＣＮＬにラッチされた内部アドレス信号ｉＡｄｄがロウデコーダＸＤＥＣに供給される。これにより、当該内部アドレス信号ｉＡｄｄにより指定されるワード線が選択される。
【００６３】
カラム信号ｉＣＯＬは、内部コマンド信号ｉＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ｉＣＯＬが活性化すると、カラムアドレス制御回路ＹＣＮＬにラッチされた内部アドレス信号ｉＡｄｄがカラムデコーダＹＤＥＣに供給される。これにより、当該内部アドレス信号ｉＡｄｄにより指定されるビット線が選択される。
【００６４】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルからリードデータがセンスアンプＳＡを介して読み出される。リードデータＤＱａは、データコントロール回路ＤＣＮＬ及びバウンダリスキャンユニットＢＳＵ内のデータＩＯユニットＩＯＵを介して、データ入出力端子３５から外部に出力される。
【００６５】
一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ入出力端子３５にライトデータＤＱａを入力すれば、ライトデータＤＱａはバウンダリスキャンユニットＢＳＵ内のデータＩＯユニットＩＯＵ及びデータコントロール回路ＤＣＮＬを介してメモリセルアレイに供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルに書き込まれる。
【００６６】
モードレジスタセット信号ＭＲＳは、内部コマンド信号ｉＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子からモード信号を入力すれば、モードレジスタＭＲの設定値を書き換えることができる。
【００６７】
クロックジェネレータＣＬＧは、内部クロック信号ｉＣＫ及び内部クロックイネーブル信号ｉＣＫＥに基づいて、各種内部クロック信号を生成する。クロックジェネレータＣＬＧによって生成される各種内部クロック信号は、それぞれ対応する回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００６８】
選択回路ＳＬ１は、テスト信号ＴＥＳＴに応じて、チップセレクト信号／ＣＳ２ａとテストチップ選択信号／ｔＣＳ２とのいずれか一方を選択し、内部チップセレクト信号／ｉＣＳを出力する。なお、バウンダリスキャンユニットＢＳＵ内には、この選択回路ＳＬ１と同様の機能、すなわち、テスト信号ＴＥＳＴに応じてノーマル信号群のうち対応する１つ（例えば、ＣＫ）とテスト信号群のうちの対応する１つ（例えばｔＣＫ）のいずれかを選択して、内部信号（例えばｉＣＫ）として出力する複数の選択回路（ＳＬ２）が設けられている。
【００６９】
バウンダリスキャン制御回路ＢＳＣは、バウンダリスキャンユニットＢＳＵを制御する回路である。バウンダリスキャン制御回路ＢＳＣは、図７のバウンダリスキャン信号ＢＳＳａの一部であるバウンダリスキャンコマンド信号ＢＳＳＣａと、バウンダリスキャンイネーブル信号ＳＳＥＮと、内部チップセレクト信号／ｉＣＳを受け、これらをデコードすることによって内部バウンダリスキャン信号ｉＢＳＳを生成する。内部バウンダリスキャン信号ｉＢＳＳは、バウンダリスキャンユニットＢＳＵに供給される。
【００７０】
次に、バウンダリスキャンユニットＢＳＵについて説明する。
【００７１】
図９は、バウンダリスキャンユニットＢＳＵの構成を示すブロック図である。
【００７２】
図９に示すように、バウンダリスキャンユニットＢＳＵは、１２８個のデータ入出力端子３５と、シリアルデータ入力端子７１と、シリアルデータ出力端子７２と、テストシリアルデータ出力端子７３と、テストアドレス端子４０と、アドレス端子３０に接続されている。ここで、シリアルデータ入力端子７１、シリアルデータ出力端子７２及びテストシリアルデータ出力端子７３は、図７のバウンダリスキャン端子３６ａの一部である。アドレス端子３０、データ入出力端子３５、シリアルデータ入力端子７１、及びシリアルデータ出力端子７２は、貫通電極ＴＳＶに接続されたファインピッチの微小端子であるが、テストシリアルデータ出力端子７３及びテストアドレス端子４０は、テスタのプローブ針を当てることができるテストパッドＴＰに接続されている。
【００７３】
また、図９には記載していないが、さらに、テスト用のシリアルデータ入力端子として、テストパッドＴＰに接続されたテストシリアルデータ入力端子をシリアルデータ入力端子７１と並列に設ける構成としてもよい。尚、図９では説明を簡単にするために、コマンド端子３１、クロック端子３３、クロックイネーブル端子３４、テストコマンド端子４１、テストクロック端子４３、及び、テストクロックイネーブル端子４４の図示を省略している。実際には、バウンダリスキャンユニットＢＳＵは、コマンド端子３１とテストコマンド端子４１に接続されたコマンド入力回路、クロック端子３３とテストクロック端子４３に接続されたクロック入力回路、並びに、クロックイネーブル端子３４とテストクロックイネーブル端子４４に接続されたクロックイネーブル入力回路をも含み、これらの各種入力回路がバウンダリスキャンに組み込まれている。
【００７４】
バウンダリスキャンユニットＢＳＵは、各データ入出力端子３５に対応して設けられたＩＯユニットＩＯＵを備えている。本実施形態では、１２８個のデータ入出力端子３５に対応して、１２８個のＩＯユニットＩＯＵ＿０〜ＩＯＵ１２７が設けられている。各ＩＯユニットＩＯＵは、入力バッファＩＢ１、出力バッファＯＢ１、選択回路ＳＬ３、選択回路ＳＬ４、入力ラッチ回路ＤＱＩＬ及び出力ラッチ回路ＤＱＯＬを備えている。入力ラッチ回路ＤＱＩＬからは内部ライトデータＷＤ０〜ＷＤ１２７が出力され、出力ラッチ回路ＤＱＯＬには内部リードデータＲＤ０〜ＲＤ１２７が供給される。入力バッファＩＢ１の入力端子及び出力バッファＯＢ１の出力端子は共にデータ入出力端子３５に接続されており、出力バッファＯＢ１の動作はパラレル出力イネーブル信号ｂｏｐｅに基づいて制御される。
【００７５】
選択回路ＳＬ３は、バウンダリスキャン制御回路ＢＳＣからのパラレル入力イネーブル信号ｂｉｐｅに応じて、入力ラッチ回路ＤＱＩＬの入力端子を入力バッファＩＢ１に接続（パラレルイン）するのか、それとも前段の入力ラッチ回路ＤＱＩＬの出力端子に接続（シリアルイン）するのかを選択する。シリアルインが選択される場合、初段のＩＯユニットＩＯＵ＿０については、後述する選択回路ＳＬ３及びアドレスラッチ回路ＣＡＩＬを介して、シリアルデータ入力端子７１に接続される。シリアルインモードが選択された状態の各ＩＯユニットは、前段の入力ラッチ回路ＤＱＩＬの入力端子と本段の入力ラッチ回路ＤＱＩＬの入力端子とをつなぐ配線（バウンダリ配線）によって縦続接続された状態となっている。
【００７６】
選択回路ＳＬ４は、バウンダリスキャン制御回路ＢＳＣからのシリアル出力ラッチ信号ｂｏｓｌに応じて、出力バッファＯＢ１の入力端子を出力ラッチ回路ＤＱＯＬの出力端子に接続（パラレルアウト）するのか、それとも当該ＩＯユニットＩＯＵに含まれる入力ラッチ回路ＤＱＩＬの出力端子（シリアルアウト）接続するのかを選択する。
【００７７】
バウンダリスキャンユニットＢＳＵはアドレス入力回路ＡＤＩを含んでいる。アドレス入力回路ＡＤＩは、選択回路ＳＬ２、選択回路ＳＬ３及びアドレスラッチ回路ＣＡＩＬを備えている。選択回路ＳＬ２は、上述したように、テスト信号ＴＥＳＴに応じてノーマル信号とテスト信号とのいずれかを選択的に出力する回路であり、ここではテストアドレス信号ｔＡｄｄとアドレス信号Ａｄｄａとのいずれか一方を選択的に出力する。
【００７８】
選択回路ＳＬ３は、パラレル入力イネーブル信号ｂｉｐｅに応じて、選択回路ＳＬ２の出力信号とシリアルデータ入力端子７１から供給されたシリアルデータＳＤＩａとのいずれか一方を選択して出力する。これにより、パラレルインモードであれば、選択回路ＳＬ３からはアドレス信号Ａｄｄａ又はテストアドレス信号ｔＡｄｄが内部アドレス信号ｉＡｄｄとして出力され、シリアルインモードであれば、シリアルデータ入力端子７１から供給されたシリアルデータＳＤＩａが出力される。選択回路ＳＬ３から出力される信号はアドレスラッチ回路ＣＡＩＬにラッチされ、選択回路ＳＬ５より出力される内部クロックｉＣＫｗに同期して出力される。
【００７９】
選択回路ＳＬ５は、バウンダリスキャンイネーブル信号ｉＳＳＥＮに応じて、スキャンキャプチャ信号ｂｓｄｃと内部クロックｉＣＫｗとのいずれか一方を選択的に出力する。これにより、各ＩＯユニットＩＯＵの入力ラッチ回路ＤＱＩＬ及びアドレスラッチ回路ＣＡＩＬは、通常の動作モードにおいては内部クロックｉＣＫｗに同期して動作し、バウンダリスキャンモードにおいては、スキャンキャプチャ信号ｂｓｄｃに同期して動作する。
【００８０】
本実施形態においては、各データ入出力端子３５にトランスファゲートＴＧ１，ＴＧ２が設けられている。トランスファゲートＴＧ１は、内部アドレス信号ｉＡｄｄの所定ビットｉＡＤＤｎ（テスト信号）を受けるインバータＩＮＶ０〜ＩＮＶ１２７と、それぞれ対応するデータ入出力端子３５との間に接続されている。また、トランスファゲートＴＧ２は、各データ入出力端子３５とテストシリアルデータ出力端子７３との間に接続されている。ここで、トランスファゲートＴＧ１及びインバータＩＮＶ０〜ＩＮＶ１２７は、ピン容量を測定するために追加された回路であり、トランスファゲートＴＧ２はデータ入出力端子３５の電位をモニタするための回路である。特に、インバータＩＮＶ０〜ＩＮＶ１２７は、ピン容量の測定時において電源ＶＤＤＱを消費させるテストバッファとして機能する。トランスファゲートＴＧ１及びインバータＩＮＶ０〜ＩＮＶ１２７を用いたピン容量の測定方法については後述する。
【００８１】
図１０（ａ）及び（ｂ）は、バウンダリスキャンユニットＢＳＵのシリアルモードの動作説明図である。
【００８２】
図１０（ａ）に示すように、シリアルデータ入力端子７１からシリアルデータＳＤＩａを入力するシリアルインモードでは、選択回路ＳＬ３を前段の入力ラッチ回路ＤＱＩＬ側に接続し、選択回路ＳＬ４を出力ラッチ回路ＤＱＯＬ側に接続する。これにより、各入力ラッチ回路ＤＱＩＬがディジーチェーン接続されてなるシフトレジスタが構成される。その後、シリアルデータ入力端子７１からシリアルデータＳＤＩａをシリアルに入力すると、スキャンキャプチャ信号ｂｓｄｃに同期して、各入力ラッチ回路ＤＱＩＬにデータが１ビットずつラッチされる。なおスキャンキャプチャ信号はスキャンクロック信号ＳＣＫａに同期した信号である。
【００８３】
図１０（ｂ）に示すように、シリアルデータ出力端子７２からシリアルデータＳＤＯａを出力するシリアルアウトモードでは、シリアルインモードと同様、選択回路ＳＬ３を前段の入力ラッチ回路ＤＱＩＬ側に接続し、選択回路ＳＬ４を出力ラッチ回路ＤＱＯＬ側に接続する。その後、シフトレジスタを構成する各入力ラッチ回路ＤＱＩＬからデータを順に送り出すことにより、スキャンキャプチャ信号ｂｓｄｃに同期して、シリアルデータ出力端子７２からシリアルデータＳＤＯａが１ビットずつシリアルに出力される。
【００８４】
シリアルデータ出力端子７２を介したシリアルデータＳＤＯａの出力は、図９に示す出力バッファＯＢ２を活性化させることにより行う。出力バッファＯＢ２は、シリアル出力イネーブル信号ｂｏｐｅに基づいて制御される。また、テストパラレル出力イネーブル信号ｔｂｏｐｅを用いれば、出力バッファＯＢ３を介してテストシリアルデータ出力端子７３からシリアルデータＳＤＯａを出力させることもできる。
【００８５】
このようなシリアルモードでのテストを行うことにより、１２８ビットのＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７のテストを短時間で完了することが可能となる。
【００８６】
図１１は、バウンダリスキャンユニットＢＳＵを用いてピン容量を測定する方法を説明するための図であり、（ａ）は１個のＩＯユニットＩＯＵ＿ｉ（ｉ＝０〜１２７）の主要部を示す回路図であり、（ｂ）は１２８個のＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７の接続関係を示す回路図である。
【００８７】
図１１（ａ）に示すように、ＩＯユニットＩＯＵ＿ｉに含まれる出力バッファＯＢ１は、リードデータＤＱａｉをハイレベルに駆動するＰチャンネル型ＭＯＳトランジスタＱＰと、リードデータＤＱａｉをローレベルに駆動するＮチャンネル型ＭＯＳトランジスタＱＮを備えている。トランジスタＱＰには、内部リードデータＲＤｉを構成するプルアップデータＲＤｉＰがいくつかのバッファ回路ＢＦを介して供給される。また、トランジスタＱＮには、内部リードデータＲＤｉを構成するプルダウンデータＲＤｉＮがいくつかのバッファ回路ＢＦを介して供給される。
【００８８】
出力バッファＯＢ１には、動作電源として専用の電源ＶＤＤＱが用いられる。専用の電源ＶＤＤＱを用いているのは、出力バッファＯＢ１の動作に伴って生じる電源ノイズが他の内部回路に伝搬することを防止するためである。そして、出力バッファＯＢ１の電源ＶＤＤＱが他の電源（ＶＤＤ）から分離されていることを利用すれば、データ入出力端子３５のピン容量を測定することができる。具体的には、内部リードデータＲＤｉを周期的に変化させることによって出力バッファＯＢ１を動作させ、その際に生じる電源ＶＤＤＱの消費電流及びリードデータＤＱａｉの波形をモニタすれば、その結果から当該データ入出力端子３５のピン容量を算出することができる。尚、内部リードデータＲＤｉの生成に必要な内部回路は他の電源（ＶＤＤ）によって動作するため、内部回路の動作による消費電流は電源ＶＤＤＱの消費電流から分離される。
【００８９】
しかしながら、図１１（ａ）に示すように、電源ＶＤＤＱを消費するのはトランジスタＱＰ，ＱＮだけでなく、これを駆動するバッファ回路ＢＦも含まれる。このため、モニタの結果得られる電源ＶＤＤＱの消費電流には、バッファ回路ＢＦによる消費電流も含まれるため、算出されたピン容量に誤差が生じることになる。本実施形態による半導体装置はこのような問題を解決し、以下に説明の通り、ピン容量のより正確な測定を可能としている。
【００９０】
本実施形態においては、データ入出力端子３５のピン容量を測定する場合、まず、プルアップデータＲＤｉＰをハイレベル、プルダウンデータＲＤｉＮをローレベルとすることにより、トランジスタＱＰ，ＱＮをオフさせる。つまり、データ入出力端子３５をハイインピーダンス状態とする。この状態で、ライトデータＷＤｉを用いてトランスファゲートＴＧ１をオンさせるとともに、アドレス信号ｉＡＤＤの所定ビットｉＡＤＤｎを周期的に変化させる。ライトデータＷＤｉの設定は、図９及び図１０を用いて説明したバウンダリスキャンユニットＢＳＵのシリアルモード動作によって行うことができる。アドレス信号ｉＡＤＤは、テストアドレス端子４０から入力すればよい。これにより、１又は２以上のデータ入出力端子３５を任意に選択することができる。
【００９１】
アドレス信号ｉＡＤＤの所定ビットｉＡＤＤｎを周期的に変化させると、対応するインバータＩＮＶｉがスイッチング動作を行うため、当該データ入出力端子３５には所定ビットｉＡＤＤｎに対応するテストデータＤＱａｉが現れることになる。テストデータＤＱａｉの波形は、トランスファゲートＴＧ２を介してテストシリアルデータ出力端子７３からモニタすることができる。
【００９２】
ここで、インバータＩＮＶｉは電源ＶＤＤＱによって動作する回路である。このため、アドレス信号ｉＡＤＤの所定ビットｉＡＤＤｎを変化させることによって生じる電源ＶＤＤＱの消費電流及びテストデータＤＱａｉの波形をモニタすれば、その結果から当該データ入出力端子３５のピン容量を算出することができる。この場合、電源ＶＤＤＱを消費するのは実質的にインバータＩＮＶｉのみであることから、算出されるピン容量は非常に正確な値となる。
【００９３】
但し、算出されるピン容量には、トランスファゲートＴＧ１，ＴＧ２の拡散層容量、インバータＩＮＶｉの拡散層容量、さらには、インバータＩＮＶｉからデータ入出力端子３５までの配線容量が誤差として加わる。しかしながら、トランスファゲートＴＧ１，ＴＧ２やインバータＩＮＶｉを構成するトランジスタは小さいサイズでも構わないことから、これによる誤差はほとんど無視できるレベルである。また、図１１（ａ）に示す例では、ＩＯユニットＩＯＵ＿ｉごとにインバータＩＮＶｉを設けていることから、インバータＩＮＶｉからデータ入出力端子３５までの配線距離も非常に短く、その配線容量による誤差も無視できるレベルである。
【００９４】
このように、本実施形態によれば、データ入出力端子３５のピン容量を正確に測定することができる。そして、図１１（ｂ）に示すように、アドレス信号ｉＡＤＤの所定ビットｉＡＤＤｎはＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７に共通に入力されるため、ライトデータＷＤ０〜ＷＤ１２７を任意に設定すれば、１又は２以上の任意のデータ入出力端子３５のピン容量を測定することが可能となる。
【００９５】
図１２は、変形例によるピン容量の測定方法を説明するための図であり、（ａ）は１個のＩＯユニットＩＯＵ＿ｉ（ｉ＝０〜１２７）の主要部を示す回路図であり、（ｂ）は１２８個のＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７の接続関係を示す回路図である。また、図１３は、バウンダリスキャンユニットＢＳＵを含めた全体の回路図である。
【００９６】
図１２（ａ），（ｂ）に示す例では、ＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７ごとにインバータＩＮＶ０〜ＩＮＶ１２７を設けるのではなく、これらＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７に対して共通のインバータＩＮＶを用いる点において、図１１（ａ），（ｂ）に示した例と相違している。つまり、共通のインバータＩＮＶからの出力信号ｉＡＤＤｎａがＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７に共通に供給される。尚、測定時においては、アドレス信号ｉＡＤＤの所定ビット及びテスト信号ＴＥＳＴを用い、図１３に示すトランスファゲートＴＧ０，ＴＧ３をオフ状態とする。
【００９７】
本例においては、ライトデータＷＤ０〜ＷＤ１２７を複数個活性化させた場合であっても、動作するインバータＩＮＶは１個だけである。これにより、インバータＩＮＶによる電源ＶＤＤＱの消費電流は常に小さい値に抑えられることから、ピン容量をより正確に測定することが可能となる。但し、図１１（ａ），（ｂ）に示した例よりも配線容量による誤差成分が大きくなることから、これが無視できないレベルである場合には、全てのライトデータＷＤ０〜ＷＤ１２７を非活性化させることで配線容量を求め、これに基づいて補正すればよい。
【００９８】
以上説明したように、本実施形態による半導体装置１は、ＩＯユニットＩＯＵ＿０〜ＩＯＵ＿１２７を高速にテストするためのバウンダリスキャン機能を利用して、データ入出力端子３５のピン容量を従来よりも正確に測定することが可能となる。これにより、設計時や製造時においてデータ入出力端子３５のピン容量を正確に評価できることから、設計値通りのピン容量を持つ積層型の半導体装置１を提供することが可能となる。
【００９９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１００】
例えば、上記実施形態では、アドレス信号ｉＡＤＤの所定ビットｉＡＤＤｎを用いてインバータＩＮＶ０〜ＩＮＶ１２７を制御しているが、インバータＩＮＶ０〜ＩＮＶ１２７を制御するための信号としてはこれに限定されず、他の内部信号であっても構わないし、テストパッドＴＰから入力する外部信号であっても構わない。
【０１０１】
また、上記実施形態では、それぞれが単体のＤＲＡＭとして機能する複数のチャネルを有する半導体チップを取り上げたが、本発明は、１つのチャネルのみを有する半導体チップにも好適に適用できる。
【符号の説明】
【０１０２】
１        半導体装置
２，３    内部回路
４，５    制御回路
１０      複合型半導体装置
１１      パッケージ基板
１２，１３    バンプ電極
２０      半導体基板
２１      層間絶縁膜
２２      絶縁リング
３０      アドレス端子
３１      コマンド端子
３２      チップセレクト端子
３３      クロック端子
３４      クロックイネーブル端子
３５      データ入出力端子
３６ａ〜３６ｄ    バウンダリスキャン端子
３７      バウンダリスキャンイネーブル端子
４０      テストアドレス端子
４１      テストコマンド端子
４２      テストチップセレクト端子
４３      テストクロック端子
４４      テストクロックイネーブル端子
４５      テスト端子
５０      アクセス制御回路
５１      メモリセルアレイ
５２      データ入出力回路
７１      シリアルデータ入力端子
７２      シリアルデータ出力端子
７３      テストシリアルデータ出力端子
ＡＤＩ    アドレス入力回路
ＡＲＹ    メモリセルアレイ
Ｂ        バンプ領域
ＢＡＮＫ０〜ＢＡＮＫ３    メモリバンク
ＢＦ      バッファ回路
ＢＳＣ    バウンダリスキャン制御回路
ＢＳＵ    バウンダリスキャンユニット
Ｃ０      コントローラチップ
Ｃ１〜Ｃ４    半導体チップ（メモリチップ）
ＣＡＩＬ  アドレスラッチ回路
ＣＤＥＣ  コマンドデコーダ
Ｃｈ＿ａ〜Ｃｈ＿ｄ    チャネル
ＤＣＮＬ  データコントロール回路
ＤＱＩＬ  入力ラッチ回路
ＤＱＯＬ  出力ラッチ回路
ＩＮＶ，ＩＮＶ０〜ＩＮＶ１２７    インバータ（テストバッファ）
ＩＯＵ，ＩＯＵ＿０〜ＩＯＵ＿１２７    ＩＯユニット
ＬＧＣ    コントロールロジック
ＭＲ      モードレジスタ
ＯＢ１〜ＯＢ３    出力バッファ
ＰＬ      表面バンプ電極
ＰＴ      裏面バンプ電極
ＱＰ，ＱＮ    トランジスタ
ＳＬ１〜ＳＬ５    選択回路
ＴＧ１，ＴＧ２    トランスファゲート
ＴＰ      テストパッド
ＴＳＶ，ＴＳＶ１〜ＴＳＶ５    貫通電極
ＸＣＮＬ  ロウアドレス制御回路
ＸＤＥＣ  ロウデコーダ
ＹＣＮＬ  カラムアドレス制御回路
ＹＤＥＣ  カラムデコーダ
【図１】
2014160524.tif 000003
【図２】
2014160524.tif 000004
【図３】
2014160524.tif 000005
【図４】
2014160524.tif 000006
【図５】
2014160524.tif 000007
【図６】
2014160524.tif 000008
【図７】
2014160524.tif 000009
【図８】
2014160524.tif 000010
【図９】
2014160524.tif 000011
【図１０】
2014160524.tif 000012
【図１１】
2014160524.tif 000013
【図１２】
2014160524.tif 000014
【図１３】
2014160524.tif 000015