(57)【要約】【課題】プレート電極とプラグとの間の絶縁を確保することができる半導体装置を提供する。【解決手段】半導体装置の製造方法は、半導体基板の上に、上面及び側面を有する突出部を含む導電層を形成し、導電層の上に、プレート電極層、マスク層及びフォトレジスト層をコンフォーマルに順次形成し、フォトレジスト層の突出部の上面及び側面に対向する部分を残留させるように、フォトレジスト層をパターニングしてマスク層の一部を露出させ、パターニングされたフォトレジスト層をマスクとしてマスク層をエッチングし、マスク層の露出部分を除去するととともに、それによって形成されるマスク層の縁部を後退させ、エッチング後に残るマスク層をマスクとしてプレート電極層をエッチングする。【選択図】図１４Ｃ
2014220423.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリマットの側面に設けられた導体層と、前記導電層の側面に設けられたマスク膜とを有し、
前記マスク膜の底面は、前記半導体基板に垂直な第１の方向に関して前記導体層の底面よりも前記半導体基板から離れた位置にあり、かつ、前記マスク膜の底面の少なくとも一部は、前記第１の方向に直交する第２の方向に関して前記導体層の底面よりも前記メモリマットから離れた位置にある、ことを特徴とする半導体装置。
【請求項２】
前記導体層及び前記マスク膜の各々は、その底部に前記第２の方向に関して前記メモリマットの外側へ突き出す鍔部を有し、前記マスク膜の鍔部の先端は、前記第２の方向に関して前記導体層の鍔部の先端よりも前記メモリマットから離れた位置にある、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導体層は、第１、第２及び第３導体膜を積層して構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記マスク膜は実質的に平らな側面を有していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記導体層は、第１、第２及び第３導体膜を積層して構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１、前記第２及び前記第３導体膜が、前記第１の方向に関して前記マスク膜の底面と前記半導体基板との間に位置する面一の側面を形成している、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１、前記第２及び前記第３導体膜のうちの少なくとも一つは、実質的に平らな側面を有している、ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１及び前記第２導体膜は、ともに実質的に平らな側面を有している、ことを特徴とする請求項５に記載の半導体装置。
【請求項９】
半導体基板上に形成されたメモリマットの周囲側面下端部に、
前記半導体基板の表面に垂直な第１方向に延在する垂直マスク絶縁膜部および該垂直マスク絶縁膜部の底部側面に接し前記半導体基板表面に水平な第２方向に突き出す水平マスク絶縁膜部からなるマスク絶縁膜と、
前記垂直マスク絶縁膜部の一側面に接し前記第１方向に延在する垂直第１導体部および該垂直第１導体部の底部側面に接すると共に前記マスク絶縁膜の底面に上面が接し前記第２方向に突き出す水平第１導体部からなる第１導体膜と、
前記垂直第１導体部の一側面に接し前記第１方向に延在する垂直第２導体部および該垂直第２導体部の底部側面に接すると共に前記水平第１導体部の底面に上面が接し前記第２方向に突き出す水平第２導体部からなる第２導体膜と、
前記垂直第２導体部の一側面に接し前記第１方向に延在する垂直第３導体部および該垂直第３導体部の底部側面に接すると共に前記第２導体膜の底面に上面が接し前記第２方向に突き出す水平第３導体部からなる第３導体膜と、を有し、
前記水平第１導体部の縁部側面と、前記水平第２導体部の縁部側面と、前記水平第３導体部の縁部側面とは、前記マスク絶縁膜の前記底面の下方の空間において前記第１方向に面一の側面を構成し、該面一の側面は前記マスク絶縁膜の側面に対してメモリセル領域側にリセスされていることを特徴とする半導体装置。
【請求項１０】
半導体基板上に形成されたメモリマットの周囲側面下端部に
前記半導体基板の表面に垂直な第１方向に延在する垂直マスク絶縁膜部からなるマスク絶縁膜と、
垂直マスク絶縁膜部の一側面に接し前記第１方向に延在する垂直第１導体部からなる第１導体膜と、
前記垂直第１導体部の一側面に接し前記第１方向に延在する垂直第２導体部および該垂直第２導体部の底部側面に接すると共に前記垂直第１導体部の底面に上面が接し前記第２方向に突き出す水平第２導体部からなる第２導体膜と、
前記垂直第２導体部の一側面に接し前記第１方向に延在する垂直第３導体部および該垂直第３導体部の底部側面に接すると共に前記第２導体膜の底面に上面が接し前記第２方向に突き出す水平第３導体部からなる第３導体膜と、を有し、
前記垂直第１導体部の縁部側面と、前記水平第２導体部の縁部側面と、前記水平第３導体部の縁部側面と、は前記マスク絶縁膜の底面の下方の空間において前記第１方向に面一の側面を構成し、該面一の側面は前記マスク絶縁膜の側面に対してメモリセル領域側にリセスされていることを特徴とする半導体装置。
【請求項１１】
半導体基板上に形成されたメモリマットの周囲側面下端部に、
前記半導体基板の表面に垂直な第１方向に延在する垂直マスク絶縁膜部からなるマスク絶縁膜と、
前記垂直マスク絶縁膜部の一側面に接し、前記垂直マスク絶縁膜の底面と面一の底面を有して前記第１方向に延在する垂直第１導体部からなる第１導体膜と、
前記垂直第１導体部の一側面に接し前記第１方向に延在する垂直第２導体部からなる第２導体膜と、
前記垂直第２導体部の一側面に接し前記第１方向に延在する垂直第３導体部および該垂直第３導体部の底部側面に接すると共に前記第２導体膜の底面に上面が接し前記第２方向に突き出す水平第３導体部からなる第３導体膜と、を有し、
前記垂直第２導体部の縁部側面と、前記水平第３導体部の縁部側面と、は前記マスク絶縁膜の底面の下方の空間において前記第１方向に面一の側面を構成し、前記面一の側面は前記マスク絶縁膜の側面に対してメモリセル領域側にリセスされていることを特徴とする半導体装置。
【請求項１２】
半導体基板の上に、上面及び側面を有する突出部を含む導電層を形成し、
前記導電層の上に、プレート電極層、マスク層及びフォトレジスト層をコンフォーマルに順次形成し、
前記フォトレジスト層の前記突出部の前記上面及び前記側面に対向する部分を残留させるように、前記フォトレジスト層をパターニングして前記マスク層の一部を露出させ、
パターニングされた前記フォトレジスト層をマスクとして前記マスク層をエッチングし、前記マスク層の露出部分を除去するととともに、それによって形成される前記マスク層の縁部を後退させ、
エッチング後に残る前記マスク層をマスクとして前記プレート電極層をエッチングする、
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記マスク層の縁部の後退は、前記マスク層のエッチングとともに前記フォトレジスト層をエッチングすることにより実現される、ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記マスク層はシリコン酸化膜からなり、前記マスク層のエッチングはＣＦ４とＯ２を含むガスを用いて行われることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
プラズマ発光分析によるエンドポイント検出を行い、前記シリコン酸化膜のエッチングが一旦エンドポイントに達した後に再び始まったと判断される時点を基準として、前記マスク層のエッチングを終了することを特徴とする請求項１４に記載の半導体の製造方法。
【請求項１６】
前記プレート電極層のエッチングは、ドライエッチングにより行われ、前記ドライエッチングが等方的に進行するようにバイアス電圧が調整されることを特徴とする請求項１２乃至１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記プレート電極層をエッチングした後、前記突出部を前記プレート電極及び前記マスク層とともに埋め込む層間絶縁膜を形成し、
前記層間絶縁膜を貫いて前記半導体基板に達する接続プラグを形成する、
ことを特徴とする請求項１２乃至１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板上に下部電極を形成し、
前記下部電極の表面を含む全面に絶縁膜を形成し、
その後、前記導電膜を形成することにより、前記下部電極と前記絶縁膜と前記導電膜とからなるキャパシタ構造を形成するとともに、前記下部電極が形成された領域に前記突出部を形成する、
ことを特徴とする請求駆１２乃至１７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、電気的に分離されるべきプレート電極とプラグとが互いに隣接して配置される半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１の図１６には、半導体基板の一面上に互いに隣接して規定されたメモリセル領域と周辺回路領域とを有する半導体装置とその製造方法が開示されている。
【０００３】
特許文献１の半導体装置のメモリセル領域には、複数のキャパシタが形成されており、それら複数のキャパシタは、共通の上部電極を有している。また、その上部電極の上面及び側面を覆うように、プレート電極が形成されている。プレート電極の縁部は、周辺回路領域側へ向かって延びる鍔状部を形成している。また、プレート電極を覆うように、メモリセル領域と周辺回路領域との間の段差を埋める層間絶縁膜が形成されている。周辺回路領域には、層間絶縁膜を貫いて下層配線に達するプラグが形成されている。
【０００４】
また、特許文献２には、複数のサポート膜を有する半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１６６３２号公報（特に図１６）
【特許文献２】特開２０１３−３０５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリセル領域に形成されるプレート電極と周辺回路領域に形成されるプラグとは、互いに電気的に分離されている必要がある。しかしながら、半導体装置の微細化に伴い、プレート電極の縁部（鍔状部）と周辺回路領域のプラグとの間の距離は縮小され、短絡の恐れが生じている。換言すると、プレート電極とプラグとの絶縁を確保するため、半導体装置の微細化が妨げられている。
【０００７】
特許文献１及び２に記載された半導体装置の製造方法は、このような問題点の存在及びそれを解決しようとする手段について、全く開示も示唆もしていない。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、半導体基板上に形成されたメモリマットの側面に設けられた導体層と、前記導電層の側面に設けられたマスク膜とを有し、前記マスク膜の底面は、前記半導体基板に垂直な第１の方向に関して前記導体層の底面よりも前記半導体基板から離れた位置にあり、かつ、前記マスク膜の底面の少なくとも一部は、前記第１の方向に直交する第２の方向に関して前記導体層の底面よりも前記メモリマットから離れた位置にある、ことを特徴とする。
【０００９】
また、本発明の一実施形態に係る半導体装置の製造方法は、半導体基板の上に、上面及び側面を有する突出部を含む導電層を形成し、前記導電層の上に、プレート電極層、マスク層及びホトレジスト層をコンフォーマルに順次形成し、前記ホトレジスト層の前記突出部の前記上面及び前記側面に対向する部分を残留させるように、前記ホトレジスト層をパターニングして前記マスク層の一部を露出させ、パターニングされた前記ホトレジスト層をマスクとして前記マスク層をエッチングし、前記マスク層の露出部分を除去するととともに、それによって形成される前記マスク層の縁部を後退させ、エッチング後に残る前記マスク層をマスクとして前記プレート電極層をエッチングする、ことを特徴とする。
【発明の効果】
【００１０】
マスク層の露出部分を除去するエッチングを、その際に形成されるマスク層の縁部を後退させるように行う。これにより、エッチング後に残るマスク層をマスクとして行うプレート電極層の縁部（鍔状部）を縮小することができる。
【図面の簡単な説明】
【００１１】
【図１Ｂ】発明者が検討した関連技術における問題点を説明するための図である。
【図１Ｃ】図１Ｂの一点鎖線枠Ｃ内の拡大図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法における一工程を説明するための平面図である。
【図２Ｂ】図２ＡのＹ−Ｙ’線断面図である。
【図３Ａ】図２Ａ及び図２Ｂに続く工程を説明するための平面図である。
【図３Ｂ】図３ＡのＹ−Ｙ’線断面図である。
【図４Ａ】図３Ａ及び図３Ｂに続く工程を説明するための平面図である。
【図４Ｂ】図４ＡのＹ−Ｙ’線断面図である。
【図５Ａ】図４Ａ及ぶ図４Ｂに続く工程を説明するための平面図である。
【図５Ｂ】図５ＡのＹ−Ｙ’線断面図である。
【図６Ａ】図５Ａ及び図５Ｂに続く工程を説明するための平面図である。
【図６Ｂ】図６ＡのＹ−Ｙ’線断面図である。
【図７Ａ】図６Ａ及び図６Ｂに続く工程を説明するための平面図である。
【図７Ｂ】図７ＡのＹ−Ｙ’線断面図である。
【図８Ａ】図７Ａ及び図７Ｂに続く工程を説明するための平面図である。
【図８Ｂ】図８ＡのＹ−Ｙ’線断面図である。
【図９Ａ】図８Ａ及び図８Ｂに続く工程を説明するための平面図である。
【図９Ｂ】図９ＡのＹ−Ｙ’線断面図である。
【図１０Ａ】図９Ａ及び図９Ｂに続く工程を説明するための平面図である。
【図１０Ｂ】図１０ＡのＹ−Ｙ’線断面図である。
【図１０Ｃ】図１０Ｂの一点鎖線枠Ｃ内の拡大図である。
【図１１Ｂ】図１０Ａ−１０Ｃに続く工程を説明するための断面図である。
【図１１Ｃ】図１１Ｂの一点鎖線枠Ｃ内の拡大図である。
【図１２Ｂ】図１１Ｂ及び図１１Ｃに続く工程を説明するための断面図である。
【図１２Ｃ】図１２Ｂの一点鎖線枠Ｃ内の拡大図である。
【図１３Ｂ】図１２Ｂ及び図１２Ｃに続く工程を説明するための断面図である。
【図１３Ｃ】図１３Ｂの一点鎖線枠Ｃ内の拡大図である。
【図１４Ｂ】図１３Ｂ及び図１３Ｃに続く工程を説明するための断面図である。
【図１４Ｃ】図１４Ｂの一点鎖線枠Ｃ内の拡大図である。
【図１５Ａ】図１４Ｂ及び図１４Ｃに続く工程を説明するための平面図である。
【図１５Ｂ】図１５ＡのＹ−Ｙ’線断面図である。
【図１５Ｃ】図１５Ｂの一点鎖線枠Ｃ内の拡大図である。
【図１５Ｄ】第１の実施の形態に係る半導体装置の変形例を示す図であって、図１５Ｂの一点鎖線枠Ｃ内に対応する部分の拡大図である。
【図１６Ｂ】Ｗ膜及びＢ−ＳｉＧｅ膜の後退量の他の例を説明するための断面図である。
【図１６Ｃ】図１６Ｂの一点鎖線枠Ｃ内の拡大図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。なお、以下の説明では、図番に符号Ａが与えられた図は、半導体装置の一部の平面図、符号Ｂが与えられた図は、対応するＡ図（存在する場合）のＹ−Ｙ’線断面図、符号Ｃが与えられた図は、対応するＢ図の一点鎖線枠Ｃ内の拡大図である。
【００１３】
まず、本発明の理解を容易にするため、本発明者が検討した関連技術について説明する。
【００１４】
図１Ｂは、関連する半導体装置の製造方法によりメモリセル領域１０にキャパシタを形成する工程を終えた状態を示す図である。また、図１Ｃは、図１Ｂに示す一点鎖線枠Ｃ内の拡大図である。
【００１５】
図１Ｂにおいて、右側はメモリセル領域１０を、左側は周辺回路領域２０を表している。なお、メモリセル領域１０には、複数のメモリセルマットが所定の間隔を置いて配列形成されており、図１Ｂは、そのうちの一つの一部分を表している。
【００１６】
図１Ｂ、図１Ｃに示すように、メモリセル領域１０（各メモリセルマット内）には、クラウン型の下部電極１３９が複数配列形成されている。また、複数の下部電極１３９の表面を覆うように、容量絶縁膜１５５が形成され、その上にＴｉＮ膜１５７が形成されている（図１Ｂでは図示省略）。さらに、ＴｉＮ膜１５７の表面を覆うとともに、下部電極１３９の周囲を埋め込むようにＢ−ＳｉＧｅ膜１５９が形成され、その上面及び側面を覆うようにＷ膜１６１が形成されている。
【００１７】
ここで、容量絶縁膜１５５、ＴｉＮ膜１５７、Ｂ−ＳｉＧｅ膜１５９及びＷ膜１６１の形成は、半導体基板１０１上の構造物の露出面全面に対して行われる。つまり、これらの膜は必要のない領域にも形成される。そこで、必要のない領域からこれらの膜を除去するため（複数のメモリマット間を電気的に分離するため）、Ｗ膜１６１上には、マスク酸化膜１６３が形成されている。
【００１８】
マスク酸化膜１６３の形成もまた、Ｗ膜１６１の全面に対して行われる。マスク酸化膜１６３のパターニングは、メモリマットの角部１６７に形成されたマスク酸化膜１６３ができるだけ除去されないように行わなければならない。これは、後のドライエッチング工程の際、角部１６７においてＷ膜１６１等がエッチングされ、キャパシタの機能が損なわれるのを回避するためである。関連する技術では、マスク酸化膜１６３のパターニングに使用されるホトレジストの形成を、角部１６７においてホトレジストが所定の厚みを持つように行う。その結果、ホトレジストは、メモリマットの側壁上のマスク酸化膜１６３上にも厚く形成される。このような厚みのあるホトレジストを利用してマスク酸化膜１６３のエッチングが行われるため、マスク酸化膜１６３の縁部は、周辺回路領域２０側へ向かって大きく突き出すことになる。これに伴い、プレート電極１６９等の縁部も、周辺回路領域２０側へ向かって大きく突き出す。
【００１９】
なお、図１Ｂ及び図１Ｃでは、プレート電極１６９の縁部が、周辺配線層１１３と上下方向に重なるように描かれているが、実際には、このような重なりが生じないように周辺配線層１１３をメモリセル領域１０から遠ざけて配置しなければならない。このため、半導体装置の微細化が妨げられる。
【００２０】
次に、図２Ａ乃至図１５Ｃを参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。
【００２１】
図２Ａは、キャパシタの下部電極に用いられるシリンダホールを形成するためのレジストにシリンダホールパターンを形成した状態を示す平面図である。また、図２Ｂは、図２ＡのＹ−Ｙ’線断面図である。なお、図２Ｂの右側がメモリセル領域の一部に相当し、左側が周辺回路領域の一部に相当する。
【００２２】
まず、図２Ｂに示すように、半導体基板１０１の一面側に公知の方法を用いて、素子分離領域１０３、埋め込みゲート線１０５、キャップ絶縁膜１０７等を形成する。また、半導体基板１０１の一面側に、図示しない不純物拡散層やそれに接続される下層配線層を形成し、それらを覆う第１層間絶縁膜１０９を形成する。さらに、第１層間絶縁膜１０９を貫抜く容量コンタクトプラグ１１１及びその他のコンタクトプラグ（図示せず）等を形成する。加えて、第１層間絶縁膜１０９の上に周辺配線層１１３を形成し、シリンダーホール形成時のドライエッチングに対するエッチングストッパとなる窒化シリコン膜１１５を全面に形成する。
【００２３】
次に、窒化シリコン膜１１５の上に、第１シリンダー層間膜１１７、第１梁用窒化膜１１９、第２シリンダー層間膜１２１、第２梁用窒化膜１２３を順次成膜する。
【００２４】
また、第２梁用窒化膜１２３の上に、シリンダーホール形成の際のマスクとなる非晶質シリコン（α‐Ｓｉ）層１２５、プラズマ酸化膜１２７、非晶質カーボン（α‐Ｃ）層１２９及びホトレジスト１３１を順次形成する。
【００２５】
次に、ホトリソグラフィー技術を用いて、ホトレジスト１３１に、複数の開口部１３３が所定の間隔で配列形成されたホールパターンを形成する。
【００２６】
なお、半導体基板１０１としては、例えばｐ型の単結晶シリコン基板を用いることができる。
【００２７】
メモリセル領域１０に形成された埋め込みゲート線１０５の一部及び図示しない拡散層は、トランジスタを構成する。また、埋め込みゲート線１０５は、ワードとしても機能する。容量コンタクトプラグ１１１は、図示しない拡散層に接続されるとともに、図示しないビット線に接続される。
【００２８】
窒化シリコン膜１１５は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて半導体基板１０１の全面に厚さ５０ｎｍに形成される。
【００２９】
第１シリンダー層間膜１１７は、例えば、不純物含有酸化シリコン膜であって、ＣＶＤ法を用いて厚さ４５０ｎｍに形成される。不純物含有酸化シリコン膜として、ボロン（Ｂ）やリン（Ｐ）を含有するＢＰＳＧ（Boro-Phospho Silicate Glass）などを用いることができる。不純物含有酸化シリコン膜はエッチング溶液によるエッチング速度が速いので、後の工程における除去が容易となる。
【００３０】
第１梁用窒化膜１１９は、例えば、ＣＶＤ法を用いて厚さ５０ｎｍに形成される。第１梁用窒化膜１１９は、スパッタ法やＨＤＰ（High Density Plasma）法を用いて形成してもよい。スパッタ法やＨＤＰ法で形成された膜は、緻密性が高く、ＣＶＤ法により形成された膜よりも、溶液によるエッチング速度を低くすることができる。
【００３１】
第２シリンダー層間膜１２１及び第２梁用窒化膜１２３は、それぞれ、第１シリンダー層間膜１１７及び第１梁用窒化膜１１９と同様の方法で、例えば、厚さ４５０ｎｍ及び５０ｎｍに形成される。
【００３２】
α‐Ｓｉ層１２５は、例えば、ＣＶＤ法により形成される。また、プラズマ酸化膜１２７は、プラズマＣＶＤ法により形成される。さらに、α‐Ｃ層１２９は、例えば、ＣＶＤ法により形成される。
【００３３】
ホトレジスト１３１に形成された複数の開口部１３３の形成位置は、キャパシタ形成位置に対応しており、メモリセル領域１０内に形成される。開口の配列は、図２Ａの例に限られず、最密化されて配置されてもよい。その場合、開口の直径は５０〜１５０ｎｍ、隣接する開口間の最近接間隔は３０〜５０ｎｍとすることができる。
【００３４】
次に、ドライエッチングを用いて、ホトレジスト１３１に形成されたパターンをα‐Ｃ層１２９、プラズマ酸化膜１２７及びα‐Ｓｉ層１２５に転写する。そして、これらα‐Ｃ層１２９、プラズマ酸化膜１２７及びα‐Ｓｉ層１２５をマスクとするドライエッチングにより、図３Ａ及び図３Ｂに示すように、第２梁用窒化膜１２３、第２シリンダー層間膜１２１、第１梁用窒化膜１１９、第１シリンダー層間膜１１７及び窒化シリコン膜１１５を貫き、容量コンタクトプラグ１１１に達するシリンダーホール１３５を形成する。
【００３５】
次に、図４Ａ及び図４Ｂに示すように、下部電極となるメタル膜（窒化チタン（ＴｉＮ）膜）１３７をシリンダーホール１３５の内面を含む露出面全面に成膜する。メタル膜１３７の形成には、ＣＶＤ法もしくはＡＬＤ（Atomic Layer Deposition）法を用いることができる。メタル膜１３７の膜厚は、後に形成される容量絶縁膜（１５５）の膜厚との合計が、シリンダーホール１３５の直径の１／２より小さくなるように選択される。メタル膜１３７の膜厚は、例えば、１０ｎｍとする。
【００３６】
続いて、メタル膜１３７を全面エッチバックし、シリンダーホール１３５内にメタル膜１３７を残すとともに、第２梁用窒化膜１２３の上のメタル膜１３７を除去する。このエッチバックには、塩素含有プラズマを用いるドライエッチング方が利用できる。これにより、シリンダーホール１３５の内面を覆い、容量コンタクトプラグ１１１の上面に接続される、メタル膜１３７からなる下部電極（１３９）が形成される。なお、下部電極（１３９）の外周面には、第１梁用窒化膜１１９及び第２梁用窒化膜１２３が接続されている。
【００３７】
次に、図５Ａ及び図５Ｂに示すように、プラズマ酸化膜１４１を第２梁用窒化膜１２３の上面全面に成膜する。プラズマ酸化膜１４１は、プラズマＣＶＤ法により、例えば厚さ１５０ｎｍに形成される。この方法は、ステップカバレージが悪いため、プラズマ酸化膜１４１は、下部電極１３９の内部には形成されず、下部電極１３９の開口部を塞ぐように形成される。
【００３８】
続いて、プラズマ酸化膜１４１の上に、ホトレジスト１４３を形成する。これらの間に反射防止膜を介在させてもよい。ホトレジスト１４３は、例えば回転塗布法により形成する。それから、ホトレジスト１４３に所定のパターンを持つ開口部１４５を形成する。このとき、周辺回路領域２０に位置するホトレジスト１４３も除去する。
【００３９】
次に、ドライエッチングによりホトレジスト１４３のパターンをプラズマ酸化膜１４１に転写する。そして、プラズマ酸化膜１４１をマスクとするドライエッチングにより、図６Ａ及び図６Ｂに示すように、第２梁用窒化膜１２３に開口１４７を形成する。また、周辺回路領域２０に位置する第２梁用窒化膜１２３を全て除去する。これにより、第２梁用窒化膜１２３は、下部電極１３９を相互に支持する第２梁１４９を構成する。
【００４０】
次に、エッチング薬液としてフッ化水素酸（ＨＦ）を用いるウエットエッチングにより、図７Ａ及び図７Ｂに示すように、第２シリンダー層間膜１２１を全て除去する。
【００４１】
次に、第２梁のパターンを利用するセルフアライメントにより、第１梁用窒化膜１１９の所定領域をドライエッチングし、図８Ａ及び図８Ｂに示すように、第１梁用窒化膜１１９に開口１５１を形成する。また、周辺回路領域２０に位置する第１梁用窒化膜１１９を全て除去する。これにより、第１梁用窒化膜１１９は、下部電極１３９を相互に支持する第１梁１５３を構成する。
【００４２】
次に、フッ化水素酸（ＨＦ）を用いたウエットエッチングにより、図９Ａ及び図９Ｂに示すように第１シリンダー層間膜１１７を全て除去する。
【００４３】
以上の結果、メモリセル領域１０に形成された複数の下部電極１３９は、第１梁１５３及び第２梁１４９に接続され、これら梁を介して相互に連結された状態となる。また、下部電極１３９の外壁面は第１梁１５３及び第２梁１４９に接続された部分を除いて全て露出する。さらに、窒化シリコン膜１１５の上面も下部電極１３９が形成された部分を除き全て露出する。
【００４４】
次に、図１０Ａ、図１０Ｂ及び図１０Ｃに示すように、下部電極１３９の内面及び外壁面を含む露出面全面に、容量絶縁膜１５５を形成する。容量絶縁膜１５５は、第１梁１５３及び第２梁１４９の表面及び窒化シリコン膜１１５の上面にも形成される。容量絶縁膜１５５は、酸化ジルコニウム膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜から選択される単層膜もしくは複数の膜からなる積層膜で構成することができる。いずれの膜もＡＬＤ法を用いて形成することができる。容量絶縁膜１５５の膜厚は、例えば、６ｎｍとすることができる。
【００４５】
次に、上部電極の一部となるＴｉＮ膜１５７を容量絶縁膜１５５上に形成する。それから、ＴｉＮ膜１５７上を覆い、下部電極１３９間の空間を埋めるように、上部電極の一部となるＢ−ＳｉＧｅ膜１５９を成膜する。Ｂ−ＳｉＧｅ膜１５９は、上面及び側面を有する突出部を含む導電層を構成する。ＴｉＮ膜１５７及びＢ−ＳｉＧｅ膜１５９は、ともにＣＶＤ法を用いて形成することができる。
【００４６】
図１０Ｃは、図１０Ｂの一点破線Ｃ内の拡大図である。図１０Ｃに示すように、下部電極１３９の表面上に、容量絶縁膜１５５、ＴｉＮ膜１５７及びＢ−ＳｉＧｅ膜１５９が順に積層されている。
【００４７】
次に、図１１Ｂ及び図１１Ｃに示すように、Ｂ−ＳｉＧｅ膜１５９の表面全面を覆うように、プレート電極となるＷ（タングステン）膜１６１を成膜し、更にその上にマスク酸化膜１６３を成膜する。Ｗ膜１６１は、ＣＶＤ法もしくはスパッタ法を用い、例えば、厚さ１００ｎｍに形成する。Ｗ膜１６１は、メモリセル領域１０において上方に突出するメモリマットの上面と側面（ともにＢ−ＳｉＧｅ膜１５９の表面）、及び周辺回路領域２０の上面を覆っている。なお、Ｗ膜１６１とＢ−ＳｉＧｅ膜１５９との間に接着層として膜厚５ｎｍ程度のＢ−Ｓｉ膜を介在させてもよい。
【００４８】
次に、図１２Ｂ及び図１２Ｃに示すように、マスク酸化膜１６３上にホトレジストマスク１６５を形成する。ホトレジストマスク１６５の形成は、回転塗布法により全面にホトレジスト膜を形成し、その後、リソグラフィーにより所定のパターンにパターニングされる。ホトレジストマスク１６５のパターンは、Ｗ膜１６１等をメモリマット単位に分割するように定められる。ホトレジストマスク１６５は、メモリマットの上面に形成されるが、角部１６７のエッチングを回避するため、メモリマットの側面にも形成される。そのため、ホトレジストマスク１６５の縁部は、不可避的に周辺回路領域２０へ突き出している。
【００４９】
次に、図１３Ｂ及び図１３Ｃに示すように、マスク酸化膜１６３をドライエッチングする。このとき、露出しているマスク酸化膜１６３だけでなく、ホトレジストマスク１６５もエッチングされるようにドライエッチングを行う。ホトレジストマスク１６５の縁部は、先のリソグラフィによって、突出部上に形成されている部分よりも薄くなっている。そのため、ホトレジストマスク１６５の縁部は、このドライエッチングにより次第に後退する。これにより、ホトレジストマスク１６５に覆われていたマスク酸化膜１６３の一部が新たに露出し、その新たに露出したマスク酸化膜１６３の部分もまたエッチングされる。こうして、マスク酸化膜１６３の縁部の先端位置は、ホトレジストマスク１６５が形成されたときの縁部の先端位置よりも、矢印Ｄで示すように、メモリセル領域１０側へ後退する。
【００５０】
このドライエッチングには、エッチングガスとして、ＣＦ４とＯ２の混合ガスを用いることができる。これらのガスの流量比を調整し、マスク酸化膜１６３のみならずホトレジストマスク１６５もエッチングされるようにする。また、ＥＰＤ（終端検知）を行い、マスク酸化膜１６３のエッチングが終了したと判断される時点を過ぎてもエッチングを継続し、再びマスク酸化膜１６３のエッチングが開始されたと判断される時点までエッチングする。つまり、マスク酸化膜１６３の露出部分が除去されたと判断される時点でエッチングを終了せず、そのままエッチング継続する。すると、やがて角部１６７のマスク酸化膜１６３が露出し、再びマスク酸化膜１６３のエッチングが開始されたことが検出できる。このとき、マスク酸化膜１６３のエッチングを終了することで、メモリマットの角部１６７におけるマスク酸化膜１６３の望ましくないエッチング（ヤラレ）を最小限に抑えつつ、マスク酸化膜１６３の縁部の突き出し量Ｌを減少させることができる。
【００５１】
次に、ホトレジストマスク１６５を除去した後、マスク酸化膜１６３との選択性が高い塩素含有ガスプラズマを用いてＷ膜１６１、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７をドライエッチングする。このとき、エッチングが等方的に進行するように、バイアス電圧をできるだけ低くする。これにより、図１４Ｂ及び図１４Ｃに矢印Ｅで示すように、マスク酸化膜１６３の縁部よりもＷ膜１６１とＢ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の各々の縁部をメモリセル領域１０側へ後退させることができる。金属酸化膜からなる容量絶縁膜１５５も同時にエッチングされるが、容量絶縁膜１５５は絶縁膜であるので残存しても構わない。このエッチングにより、Ｗ膜１６１は、メモリマット単位に分離されたプレート電極１６９となる。
【００５２】
このとき、マスク酸化膜１６３の底面は、Ｗ膜（第１導電膜）１６１、Ｂ−ＳｉＧｅ膜（第２導電膜）１５９およびＴｉＮ膜（第３導電膜）１５７の積層膜で構成される導電層の底面よりも、Ｚ方向に関して半導体基板１０１から離れた位置にある。また、マスク酸化膜１６３の底面の少なくとも一部は、Ｗ膜１６１、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の積層膜で構成される導電層の底面よりも、Ｙ方向に関してメモリマットから離れた位置にある。
【００５３】
なお、図１４Ｂ及び１４Ｃに示す例では、マスク酸化膜１６３、Ｗ膜１６１、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７がそれぞれ鍔部を有しており、マスク酸化膜１６３の鍔部の先端は、Ｗ膜１６１、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の鍔部の先端よりもメモリマットから離れた位置に存在している。しかしながら、マスク酸化膜１６３は必ずしも鍔部を持つ必要は無く、その側面は実質的に平面であってもよい。その場合、マスク酸化膜１６３の側面が、ＴｉＮ膜１５７の鍔部の先端よりもメモリマットから離れた位置に存在するように導電層のエッチングを行なう。このとき、Ｗ膜１６１及びＢ−ＳｉＧｅ膜１５９は、鍔部を有していても有していなくてもよい。Ｗ膜１６１及びＢ−ＳｉＧｅ膜１５９が鍔部を有する場合、その先端はＹ方向に関してＴｉＮ膜１５７の鍔部の先端に一致する。換言すると、Ｗ膜１６１、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の鍔部の先端は、マスク酸化膜１６３と半導体基板１０１との間に、面一の側面を形成する。Ｗ膜１６１が鍔部を有していない場合、即ちＷ膜１６１が平らな側面を有する場合、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の鍔部の先端は、Ｗ膜１６１の側面に一致してよい。あるいは、Ｂ−ＳｉＧｅ膜１５９に実質的に平らな側面を持たせるようにしてもよい。その場合、Ｗ膜１６１の底面は、Ｚ方向に関してマスク酸化膜１６３の底面に一致させるようにしてもよい。
【００５４】
この後、図１５Ａ、図１５Ｂ及び図１５Ｃに示すように、周辺回路領域２０とメモリセル領域１０との間に生じている段差を無くすように、全面に第２層間絶縁膜１７１形成し、その上面を平坦化する。第２層間絶縁膜１７１として、ＣＶＤ法により形成した酸化シリコン膜を用いることができる。第２層間絶縁膜１７１の膜厚は、形成時の最も低い表面位置がプレート電極１６９の上面よりも高くなるように、例えば１５００ｎｍとする。
【００５５】
次に、第２層間絶縁膜１７１を貫いて、プレート電極１６９に達する第１プラグ１７３と、周辺配線層１１３に達する第２プラグ１７５とを形成する。また、第２層間絶縁膜１７１の上に、第１プラグ１７３及び第２プラグ１７５にそれぞれ接続される上部配線１７７を形成するとともに、上部配線の周囲を埋める保護層１７９を形成する。以上の製造方法により、本実施形態の半導体装置が完成する。
【００５６】
図１５Ｃに示すように、本実施形態の半導体装置は、メモリマットの周囲側面下端部において、半導体基板表面に垂直な第１方向（Ｚ方向）に延在する垂直マスク絶縁膜部１６３Ａおよび垂直マスク絶縁膜部１６３Ａの底部側面に接し半導体基板表面に水平な第２方向（Ｙ方向）に突き出す水平マスク絶縁膜部１６３Ｂからなるマスク絶縁膜としてマスク酸化膜１６３を有している。また、半導体装置は、垂直マスク絶縁膜部１６３Ａの一側面１６３ｃに接し第１方向に延在する垂直第１導体部１６１Ａおよび垂直第１導体部１６１Ａの底部側面に接すると共にマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂに上面が接し第２方向に突き出す水平第１導体部１６１Ｂからなる第１導体膜としてのＷ膜１６１を有している。さらに、半導体装置は、垂直第１導体部１６１Ａの一側面１６１ｃに接し第１方向に延在する垂直第２導体部１５９Ａおよび垂直第２導体部１５９Ａの底部側面に接すると共に水平第１導体部１６１Ｂの底面１６１ｂに上面が接し第２方向に突き出す水平第２導体部１５９Ｂからなる第２導体膜としてＢ−ＳｉＧｅ膜１５９を有している。さらにまた、半導体装置は、垂直第２導体部１５９Ａの一側面１５９ｃに接し第１方向に延在する垂直第３導体部１５７Ａおよび垂直第３導体部１５７Ａの底部側面に接すると共に第２導体膜（Ｂ−ＳｉＧｅ膜１５９）の底面１５９ｂに上面が接し第２方向に突き出す水平第３導体部１５７Ｂからなる第３導体膜としてＴｉＮ膜１５７を有している。そして、水平第１導体部１６１Ｂの縁部側面１６１ａと、水平第２導体部１５９Ｂの縁部側面１５９ａと、水平第３導体部１５７Ｂの縁部側面１５７ａと、はマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂの下方の空間において第１方向に面一の側面２００を構成している。また、側面２００はマスク絶縁膜（マスク酸化膜１６３）の側面１６３ａに対してメモリセル領域側にリセスされている。
【００５７】
また、図１３の段階で実施するマスク酸化膜１６３のエッチングにおいて、マスク酸化膜１６３の水平方向のエッチング速度をより高めて等方性エッチングを強める条件を用いることにより、マット端のマスク酸化膜の肩破れを防止しつつ、導体膜のリセスをより拡大することができる。これにより、図１５Ｄに示す構成が得られる。
【００５８】
すなわち、図１５Ｄに示される半導体装置は、メモリマットの周囲側面下端部において、半導体基板表面に垂直な第１方向（Ｚ方向）に延在する垂直マスク絶縁膜部１６３Ａからなるマスク絶縁膜（マスク酸化膜１６３）を有している。また、半導体装置は、垂直マスク絶縁膜部１６３Ａの一側面１６３ｃに接し第１方向に延在する垂直第１導体部１６１Ａからなる第１導体膜としてのＷ膜１６１を有している。さらに、半導体装置は、垂直第１導体部１６１Ａの一側面１６１ｃに接し第１方向に延在する垂直第２導体部１５９Ａおよび垂直第２導体部１５９Ａの底部側面に接すると共に垂直第１導体部１６１Ａの底面１６１ｂに上面が接し第２方向に突き出す水平第２導体部１５９Ｂからなる第２導体膜としてＢ−ＳｉＧｅ膜１５９を有している。さらにまた、半導体装置は、垂直第２導体部１５９Ａの一側面１５９ｃに接し第１方向に延在する垂直第３導体部１５７Ａおよび垂直第３導体部１５７Ａの底部側面に接すると共に第２導体膜（Ｂ−ＳｉＧｅ膜１５９）の底面１５９ｂに上面が接し第２方向に突き出す水平第３導体部１５７Ｂからなる第３導体膜としてＴｉＮ膜１５７を有している。そして、垂直第１導体部１６１Ａの縁部側面１６１ａと、水平第２導体部１５９Ｂの縁部側面１５９ａと、水平第３導体部１５７Ｂの縁部側面１５７ａと、はマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂの下方の空間において第１方向に面一の側面２００を構成している。また、側面２００はマスク絶縁膜（マスク酸化膜１６３）の側面１６３ｄに対してメモリセル領域側にリセスされている。
【００５９】
さらに、図１５Ｄの段階から、Ｗ膜１６１、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７の等方性エッチングを継続し、図１６Ｂ及び図１６Ｃに示すように、図１５Ｃ及び図１５Ｄに示す状態よりもＷ膜１６１、Ｂ−ＳｉＧｅ膜１５９およびＴｉＮ膜１５７を、さらにメモリセル領域１０側へ後退させるようにしてもよい。
【００６０】
すなわち、図１６Ｃに示される半導体装置は、メモリマットの周囲側面下端部において、半導体基板表面に垂直な第１方向（Ｚ方向）に延在する垂直マスク絶縁膜部１６３Ａからなるマスク絶縁膜（マスク酸化膜１６３）を有している。また、半導体装置は、垂直マスク絶縁膜部１６３Ａの一側面１６３ｃに接し、垂直マスク絶縁膜１６３Ａの底面１６３ｂと面一の底面１６１ｂを有して第１方向に延在する垂直第１導体部１６１Ａからなる第１導体膜としてのＷ膜１６１を有している。さらに、半導体装置は、垂直第１導体部１６１Ａの一側面１６１ｃに接し第１方向に延在する垂直第２導体部１５９Ａからなる第２導体膜としてＢ−ＳｉＧｅ膜１５９を有している。さらにまた、半導体装置は、垂直第２導体部１５９Ａの一側面１５９ｃに接し第１方向に延在する垂直第３導体部１５７Ａおよび垂直第３導体部１５７Ａの底部側面に接すると共に第２導体膜（Ｂ−ＳｉＧｅ膜１５９）の底面１５９ｂに上面が接し第２方向に突き出す水平第３導体部１５７Ｂからなる第３導体膜としてＴｉＮ膜１５７を有している。そして、垂直第２導体部１５９Ａの縁部側面１５９ａと、水平第３導体部１５７Ｂの縁部側面１５７ａと、はマスク絶縁膜（マスク酸化膜１６３）の底面１６３ｂの下方の空間において第１方向に面一の側面２０１を構成している。また、側面２０１はマスク絶縁膜（マスク酸化膜１６３）の側面１６３ｄに対してメモリセル領域側にリセスされている。
【００６１】
なお、図１６Ｃでは、第２導体膜、すなわちＢ−ＳｉＧｅ膜１５９の側面１５９ａが露出するまで第２方向にリセスされた構成となっているが、上部電極となるＴｉＮ膜１５７の表面が露出するまでリセスするのは好ましくない。端部に位置するキャパシタがエッチングのダメージを受けて特性劣化をもたらす問題が発生する。したがって、Ｂ−ＳｉＧｅ膜１５９を過剰にリセスすることは好ましくない。
【００６２】
本実施の形態では、プレート電極１６９となるＷ膜１６１のエッチングマスクとなるマスク酸化膜１６３のエッチングの際、その縁部を後退させるようにエッチングを行う。また、Ｗ膜１６１のエッチングの際、等方的にエッチングが進行するようにエッチングを行う。これにより、周辺回路領域２０に形成される第２プラグ１７５と、メモリセル領域１０に形成されるプレート電極１６９との最短距離Ｌminを拡大することができる。よって、更なる本実施の形態により、半導体装置の微細化にも対応することが可能となる。
【００６３】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の主旨から逸脱することなく、種々の変形・変更が可能である。
【符号の説明】
【００６４】
１０    メモリセル領域
２０    周辺回路領域
１０１    半導体基板
１０３    素子分離領域
１０５    埋め込みゲート線
１０７    キャップ絶縁膜
１０９    第１層間絶縁膜
１１１    容量コンタクトプラグ
１１３    周辺配線層
１１５    窒化シリコン膜
１１７    第１シリンダー層間膜
１１９    第１梁用窒化膜
１２１    第２シリンダー層間膜
１２３    第２梁用窒化膜
１２５    非晶質シリコン（α‐Ｓｉ）層
１２７    プラズマ酸化膜
１２９    非晶質カーボン（α‐Ｃ）層
１３１    ホトレジスト
１３３    開口部
１３５    シリンダーホール
１３７    メタル膜（窒化チタン（ＴｉＮ）膜）
１３９    下部電極
１４１    プラズマ酸化膜
１４３    ホトレジスト
１４５    開口部
１４７    開口
１４９    第２梁
１５１    開口
１５３    第１梁
１５５    容量絶縁膜
１５７    ＴｉＮ膜
１５７Ａ    垂直第３導体部
１５７Ｂ    水平第３導体部
１５７ａ    縁部側面
１５９    Ｂ−ＳｉＧｅ膜
１５９Ａ    垂直第２導体部
１５９Ｂ    水平第２導体部
１５９ａ    縁部側面
１５９ｂ    底面
１５９ｃ    一側面
１６１    Ｗ膜
１６１Ａ    垂直第１導体部
１６１Ｂ    水平第１導体部
１６１ａ    縁部側面
１６１ｂ    底面
１６１ｃ    一側面
１６３    マスク酸化膜
１６３Ａ    垂直マスク絶縁膜部
１６３Ｂ    水平マスク絶縁膜部
１６３ａ    側面
１６３ｂ    底面
１６３ｃ    一側面
１６３ｄ    側面
１６５    ホトレジストマスク
１６７    角部
１６９    プレート電極
１７１    第２層間絶縁膜
１７３    第１プラグ
１７５    第２プラブ
１７７    上部配線
１７９    保護層
２００    側面
２０１    側面
【図１Ｂ】
2014220423.tif 000003
【図１Ｃ】
2014220423.tif 000004
【図２Ａ】
2014220423.tif 000005
【図２Ｂ】
2014220423.tif 000006
【図３Ａ】
2014220423.tif 000007
【図３Ｂ】
2014220423.tif 000008
【図４Ａ】
2014220423.tif 000009
【図４Ｂ】
2014220423.tif 000010
【図５Ａ】
2014220423.tif 000011
【図５Ｂ】
2014220423.tif 000012
【図６Ａ】
2014220423.tif 000013
【図６Ｂ】
2014220423.tif 000014
【図７Ａ】
2014220423.tif 000015
【図７Ｂ】
2014220423.tif 000016
【図８Ａ】
2014220423.tif 000017
【図８Ｂ】
2014220423.tif 000018
【図９Ａ】
2014220423.tif 000019
【図９Ｂ】
2014220423.tif 000020
【図１０Ａ】
2014220423.tif 000021
【図１０Ｂ】
2014220423.tif 000022
【図１０Ｃ】
2014220423.tif 000023
【図１１Ｂ】
2014220423.tif 000024
【図１１Ｃ】
2014220423.tif 000025
【図１２Ｂ】
2014220423.tif 000026
【図１２Ｃ】
2014220423.tif 000027
【図１３Ｂ】
2014220423.tif 000028
【図１３Ｃ】
2014220423.tif 000029
【図１４Ｂ】
2014220423.tif 000030
【図１４Ｃ】
2014220423.tif 000031
【図１５Ａ】
2014220423.tif 000032
【図１５Ｂ】
2014220423.tif 000033
【図１５Ｃ】
2014220423.tif 000034
【図１５Ｄ】
2014220423.tif 000035
【図１６Ｂ】
2014220423.tif 000036
【図１６Ｃ】
2014220423.tif 000037