(57)【要約】【課題】半導体装置の出力端子に印加される過電圧から、最終出力段の出力トランジスタを保護することができる過電圧保護回路を提供する。【解決手段】過電圧保護回路は、電源配線と出力端子との間に接続され、出力端子を駆動するＰＭＯＳトランジスタと、出力端子とグランド配線との間に接続され、出力端子を駆動するＮＭＯＳトランジスタとの、少なくとも一方を出力トランジスタとして備えた最終出力段に設けられ、出力端子に印加される過電圧から出力トランジスタを保護するものであって、出力トランジスタのドレインと出力端子との間に、出力端子を駆動する電流に対して順方向に接続された第１のダイオードと、第１のダイオードと並列に接続された抵抗素子と、出力トランジスタのドレインとソースとの間に、出力端子を駆動する電流に対して逆方向に接続された第２のダイオードとを備える。【選択図】図１
2014063834.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時に正の電源電圧が供給される電源配線と出力端子との間に接続され、前記出力端子を駆動するＰＭＯＳトランジスタと、前記出力端子と通常動作時にグランド電圧が供給されるグランド配線との間に接続され、前記出力端子を駆動するＮＭＯＳトランジスタとの、少なくとも一方を出力トランジスタとして備えた最終出力段に設けられ、前記出力端子に印加される過電圧から該出力トランジスタを保護する過電圧保護回路であって、前記出力トランジスタのドレインと前記出力端子との間に、前記出力端子を駆動する電流に対して順方向に接続された第１のダイオードと、該第１のダイオードと並列に接続された抵抗素子と、前記出力トランジスタのドレインとソースとの間に、前記出力端子を駆動する電流に対して逆方向に接続された第２のダイオードとを備えることを特徴とする過電圧保護回路。
【請求項２】
前記第２のダイオードが、前記出力トランジスタのドレインとバックゲートとの間の寄生ダイオードであることを特徴とする請求項１記載の過電圧保護回路。
【請求項３】
通常動作時に、前記出力トランジスタがオフ状態からオン状態に遷移すると、前記出力トランジスタと、前記第１のダイオードおよび前記抵抗素子を介して前記出力端子を駆動し、前記第１のダイオードがオフ状態になった後は、前記出力トランジスタと前記抵抗素子を介して前記出力端子を駆動し、
前記出力トランジスタが前記ＰＭＯＳトランジスタである場合には前記電源電圧よりも高く、前記出力トランジスタがＮＭＯＳトランジスタである場合には前記グランド電圧よりも低い過電圧が、前記出力端子に印加された時に、前記第２のダイオードと前記抵抗素子を介して、該過電圧による電流を前記電源配線もしくは前記グランド配線に流すことを特徴とする請求項１または２記載の過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の入出力端子（入力端子、出力端子、双方向端子を含む）に印加される過電圧から最終出力段の出力トランジスタを保護する過電圧保護回路に関するものである。
【背景技術】
【０００２】
半導体装置の入出力端子には、ＥＯＳ（Electrical OverStress）やＥＳＤ（Electro-Static Discharge）によって、半導体装置の通常動作範囲であるグランド電圧から電源電圧の範囲を超える過電圧や、過電流が印加される場合がある。そのため、半導体装置の入出力端子には、過電圧や過電流によって内部回路が破壊されるのを防止するための保護回路が設けられている。
【０００３】
ここで、ＥＯＳは、電気的過剰ストレスであり、本明細書では、過電圧が入出力端子に印加されることを意味するものとする。
ＥＳＤは、静電気放電であり、静電気による過電流が入出力端子に流れることを意味する。ＥＳＤは、広義にはＥＯＳの一種であるが、本明細書では両者を区別して使用する。
ＥＳＤは、人体などに帯電した静電気が半導体集積回路の接続端子に印加される現象であり、数Ａオーダーのサージ電流が１μｓ以下の短時間で半導体集積回路内に流れる現象である。一方ＥＯＳは、例えば半導体集積回路の出荷テストにおいて、半導体集積回路のグランドとテスタのグランドとが異なる等に起因して、例えば３．３Ｖの電源電圧で動作する半導体集積回路に対して、電源電圧が立ち上がる際に電源電圧に対して遙かに高い電圧（例えば１０Ｖ）や反対にグランド電圧に対して低い電圧（例えば−１０Ｖ）といった電圧が、数ｍｓｅｃ〜数ｓｅｃの比較的長い期間、半導体集積回路の接続端子に印加される現象である。
ＥＳＤは、電荷の急激な放電に起因し、電圧の立ち上がりがＥＯＳに比べて短いパルス状である。一方、ＥＯＳは、立ち上がり時間がＥＳＤに比べて長く、電圧が継続する時間も長い。
したがって、ＥＳＤの特性に合わせたＥＳＤ保護回路に対してＥＯＳが印加された場合には、ＥＳＤ保護素子がオンしてしまうと、数ｍｓｅｃ〜数ｓｅｃの間アンペアオーダーの電流が流れてしまう。その場合、短いパルスを効率よく流すことに特化したＥＳＤ保護素子では、ＥＯＳの電流には耐えられず破壊される虞がある。つまり、ＥＳＤ保護回路をＥＯＳ保護回路に兼用・転用することは難しく、それぞれに専用の保護回路を設けることが適切となる。
【０００４】
半導体装置の入力端子に印加される電圧は、例えば、入力端子に接続された信号配線を介して入力初段のＭＯＳトランジスタのゲートに直接供給される。入力端子からは、入力初段のＭＯＳトランジスタのゲートに寄生ダイオードや寄生バイポーラトランジスタが見えないため、入力端子に過電圧が印加されたとしても、入力端子から電源端子またはグランド端子に電流が流れる経路は存在しない。
【０００５】
一方、出力端子に印加される電圧は、例えば、出力端子に接続された信号配線を介して最終出力段のＭＯＳトランジスタのドレインに直接印加される。出力端子からは、最終出力段のＭＯＳトランジスタに寄生ダイオードや寄生バイポーラトランジスタが見えるため、出力端子に過電圧が印加されると、出力端子から寄生ダイオード等を介して電源端子またはグランド端子に電流が流れる経路が存在する。
【０００６】
従って、出力端子（オープンドレインタイプの出力端子、双方向端子を含む）に過電圧が印加されると、出力端子から寄生ダイオード等を介して流れる電流によって、最終出力段のＭＯＳトランジスタが破壊されるという問題があった。
【０００７】
これに対し、本出願人は、特許文献１に開示の過電圧保護回路を提案している。
特許文献１に開示の過電圧保護回路３４は、入力またはオープンドレイン用の保護回路である。図１０に示すように、外部接続端子ＰＡＤを駆動する最終出力段のＮ型ＭＯＳトランジスタ（ＮＭＯＳ）１４を、外部接続端子ＰＡＤに印加される過電圧から保護するものであり、過電圧検出回路３６と、放電回路３８とを備えている。
【０００８】
過電圧検出回路３６は、抵抗素子４０と、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）４２と、ＮＭＯＳ４４と、抵抗素子４６とを備えている。
また、放電回路３８は、ダイオード４８と、抵抗素子５０とを備えている。
【０００９】
以下、従来の過電圧保護回路３４の動作を説明する。
【００１０】
通常動作の場合、外部接続端子ＰＡＤにＨレベル（例えば、５Ｖ）もしくはＬレベル（例えば、０Ｖ）の信号が印加されるが、ダイオード４８はオン（ブレークダウン）しない。従って、抵抗素子５０に電流が流れず、抵抗素子５０による電圧降下が発生しないため、ＰＭＯＳ４２のゲートとソース間の電圧Ｖｇｓは０Ｖであり、ＰＭＯＳ４２はオフ状態である。
【００１１】
また、信号配線２６とグランド配線２８との間に最終出力段のＮＭＯＳ１４と直列に接続されたＮＭＯＳ５２のゲートには、このＮＭＯＳ５２のゲート容量等と共に時定数回路を構成する抵抗素子４６を介して、抵抗素子４６の高電位側電源線から、例えば、３．３Ｖの電圧が供給され、ＮＭＯＳ５２はオン状態である。
【００１２】
従って、通常動作の場合、外部接続端子ＰＡＤから入力される信号が抵抗素子５０を介して、図示していない内部回路に入力され、内部回路から出力される出力信号の反転信号が最終出力段のトランジスタにより外部接続端子ＰＡＤから出力される。
【００１３】
続いて、ＥＯＳ動作の場合、図１１に示すように、例えば、電源端子に３．３Ｖまたは０Ｖの電源電圧が供給され、電源端子の電圧に対してプラスの過電圧ＶＥＯＳが外部接続端子ＰＡＤに印加される。
【００１４】
外部接続端子ＰＡＤに印加されたＥＯＳによるプラスの過電圧ＶＥＯＳがダイオード４８の逆バイアス電圧を超えると、ダイオード４８がオンして電流が流れ、抵抗素子５０による電圧降下によりＰＭＯＳ４２のゲートとソース間の電圧ＶｇｓがこのＰＭＯＳ４２のしきい値電圧以下となってＰＭＯＳ４２がオンする。これにより、外部接続端子ＰＡＤ、信号配線２６、抵抗素子４０、ＰＭＯＳ４２、ＮＭＯＳ４４、抵抗素子４６、抵抗素子４６の高電位側電源線の経路でＥＯＳのプラスの過電圧ＶＥＯＳによる電流ＩＥＯＳが流れる。
【００１５】
ここで、ＮＭＯＳ１４，５２には、ＥＯＳのプラスの過電圧ＶＥＯＳが直接印加される。従って、ＮＭＯＳ１４，５２のブレークダウン電圧をＶＮＢＤ、ＮＭＯＳ１４のソースとＮＭＯＳ５２のドレインとの間に印加される電圧をＶＮＭＯＳとすると、図１１に示すように、ＶＮＭＯＳ＝ＶＥＯＳであり、ＶＮＭＯＳ（＝ＶＥＯＳ）＜ＶＮＢＤであるとすると、ＮＭＯＳ１４，５２には、ＥＯＳのプラスの過電圧ＶＥＯＳによる電流ＩＥＯＳは流れない。
【００１６】
また、ＥＳＤ印加時に保護素子がオンする電圧をＶＥＳＤＴＲＩＧとすると、ＶＥＯＳ＜ＶＥＳＤＴＲＩＧであるとする。
【００１７】
従来技術はオープンドレインタイプに対応するが、仮に出力用のＰＭＯＳトランジスタ（ＰＭＯＳ１２）が設置された場合が図１１である。ＰＭＯＳ１２には、ＥＯＳのプラスの過電圧ＶＥＯＳが直接印加される。従って、ＰＭＯＳ１２のブレークダウン電圧をＶＰＢＤ、ソースとドレインとの間に印加される電圧をＶＰＭＯＳとすると、図１１に示すように、ワーストケースではＶＤＤ＝０ＶでＥＯＳが印加され、ＶＰＭＯＳ＝ＶＥＯＳであり、ＶＰＭＯＳ（＝ＶＥＯＳ）＞ＶＰＢＤであるとすると、ＰＭＯＳ１２が、ＥＯＳのプラスの過電圧ＶＥＯＳによって破壊される虞がある。つまり、従来技術では出力用のＩＯはＥＯＳから保護できない。
【００１８】
最後に、ＥＳＤ動作の場合、ＥＳＤによる過電流が外部接続端子ＰＡＤに印加される。この場合、同様に、ダイオード４８がオンしてＰＭＯＳ４２がオンし、外部接続端子ＰＡＤ、信号配線２６、抵抗素子４０、ＰＭＯＳ４２、ＮＭＯＳ４４、抵抗素子４６、抵抗素子４６の高電位側電源線の経路で電流が流れるが、時定数回路の時定数がＥＳＤの立ち上がり時間よりも大きく設定されているため、ＮＭＯＳ５２のゲート電圧が上がりきらないうちに外部接続端子ＰＡＤの電圧とＮＭＯＳ５２のゲート電圧との間の電位差が大きくなって、ＮＭＯＳ５２，１４の寄生バイポーラトランジスタがオンし、外部接続端子ＰＡＤ、信号配線２６、ＮＭＯＳ５２，１４の寄生バイポーラトランジスタ、グランド配線を介してグランド端子ＧＮＤにＥＳＤによる電流が流れる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２０１０−２７８４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
特許文献１の構成の過電圧保護回路３４では、例えば、外部接続端子ＰＡＤに過電圧が印加された場合、最終出力段のＮＭＯＳ１４は、図１０に示す過電圧保護回路３４によって保護されるが、最終出力段ＰＭＯＳが配置されていた場合には、ＰＭＯＳを保護する手段はなかった。仮にＰＭＯＳを保護回路を設けず配置していた場合、最終出力段のＰＭＯＳに直接ＥＯＳの過電圧が印加され、ＭＯＳトランジスタの基板に形成される寄生ダイオード等がオンすることによって破壊される虞があるという問題があった。
【００２１】
ＥＯＳからデバイスを護るためには、対象のデバイスとＰＡＤノードとの間に直列に保護素子を入れ、ＩＲドロップによってＥＯＳの電圧を低下させ、対象のデバイスに直接ＥＯＳが印加されないようにする対策が考えられる。
そこで例えば、図１２に示すように、ＰＭＯＳ１２のドレインと、ＰＡＤノードとの間に抵抗素子２２を挿入することでＰＭＯＳ１２のドレインにかかる電圧を下げ、ＥＯＳによる破壊を回避することができる。
しかしながら挿入した抵抗素子２２は、通常動作においては抵抗成分そのものとなり、出力の動作速度など、本来の特性を悪化させる要因となる。つまり、本来の特性を維持したままＥＯＳの保護回路を適用することはできなかった。
【００２２】
本発明の目的は、半導体装置の出力端子に印加される過電圧から、最終出力段の出力トランジスタを保護することができる過電圧保護回路を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明は、通常動作時に正の電源電圧が供給される電源配線と出力端子との間に接続され、前記出力端子を駆動するＰＭＯＳトランジスタと、前記出力端子と通常動作時にグランド電圧が供給されるグランド配線との間に接続され、前記出力端子を駆動するＮＭＯＳトランジスタとの、少なくとも一方を出力トランジスタとして備えた最終出力段に設けられ、前記出力端子に印加される過電圧から該出力トランジスタを保護する過電圧保護回路であって、前記出力トランジスタのドレインと前記出力端子との間に、前記出力端子を駆動する電流に対して順方向に接続された第１のダイオードと、該第１のダイオードと並列に接続された抵抗素子と、前記出力トランジスタのドレインとソースとの間に、前記出力端子を駆動する電流に対して逆方向に接続された第２のダイオードとを備えることを特徴とする過電圧保護回路を提供するものである。
【００２４】
ここで、前記第２のダイオードが、前記出力トランジスタのドレインとバックゲートとの間の寄生ダイオードであることが好ましい。
【００２５】
また、通常動作時に、前記出力トランジスタがオフ状態からオン状態に遷移すると、前記出力トランジスタと、前記第１のダイオードおよび前記抵抗素子を介して前記出力端子を駆動し、前記第１のダイオードがオフ状態になった後は、前記出力トランジスタと前記抵抗素子を介して前記出力端子を駆動し、
前記出力トランジスタが前記ＰＭＯＳトランジスタである場合には前記電源電圧よりも高く、前記出力トランジスタがＮＭＯＳトランジスタである場合には前記グランド電圧よりも低い過電圧が、前記出力端子に印加された時に、前記第２のダイオードと前記抵抗素子を介して、該過電圧による電流を前記電源配線もしくは前記グランド配線に流すことが好ましい。
【発明の効果】
【００２６】
本発明では、出力端子に印加される過電圧を、抵抗素子および第２のダイオード介して流すことができる。これにより、最終出力段の出力トランジスタが、過電圧によって破壊されることを防止することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の過電圧保護回路の構成を表す一実施形態の回路図である。
【図２】図１に示す過電圧保護回路の動作を表す概念図である。
【図３】第１の比較例の過電圧保護回路の構成を表す回路図である。
【図４】図３に示す過電圧保護回路の動作を表す概念図である。
【図５】第２の比較例の過電圧保護回路の構成を表す回路図である。
【図６】図５に示す過電圧保護回路の動作を表す概念図である。
【図７】ＥＯＳ印加電圧と最終出力段のＰＭＯＳのソースとドレインとの間の電圧Ｖｄｓとの関係を表すグラフである。
【図８】外部接続端子ＰＡＤに出力される出力信号の遷移タイミングを表すグラフである。
【図９】本発明の過電圧保護回路の構成を表す別の実施形態の回路図である。
【図１０】従来の過電圧保護回路の構成を表す一例の回路図である。
【図１１】図１０に示す過電圧保護回路の動作を表す概念図である。
【図１２】最終出力段のＰＭＯＳの保護回路の構成を表す一例の回路図である。
【発明を実施するための形態】
【００２８】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の過電圧保護回路を詳細に説明する。
【００２９】
図１は、本発明の過電圧保護回路の構成を表す一実施形態の回路図である。同図に示す過電圧保護回路１０は、半導体装置の外部接続端子（出力端子）ＰＡＤを駆動する最終出力段の出力トランジスタであるＰＭＯＳ１２を、外部接続端子ＰＡＤに印加される、電源端子ＶＤＤに供給される電源電圧よりも高いプラスの過電圧から保護するものであり、第１および第２のダイオード１６，１８と、抵抗素子２０とによって構成されている。
【００３０】
電源端子ＶＤＤ、外部接続端子ＰＡＤには、それぞれ、電源配線２４、信号配線２６が接続されている。電源配線２４には、通常動作時に電源端子ＶＤＤから正の電源電圧が供給される。
【００３１】
最終出力段の出力トランジスタであるＰＭＯＳ１２のソースおよびバックゲートは電源配線２４に接続されている。ＰＭＯＳ１２のゲートには、図示していない半導体装置の内部回路から出力される出力信号が入力されている。
【００３２】
過電圧保護回路１０の第１のダイオード１６は、ＰＭＯＳ１２のドレインと信号配線２６、つまり、外部接続端子ＰＡＤとの間に、外部接続端子ＰＡＤを駆動する電流に対して順方向に接続（第１のダイオード１６のアノードがＰＭＯＳ１２のドレイン、カソードが信号配線２６に接続）され、第２のダイオード１８は、ＰＭＯＳ１２のドレインとソースとの間に、外部接続端子ＰＡＤを駆動する電流に対して逆方向に接続されている。また、抵抗素子２０は、第１のダイオード１６と並列に接続されている。
【００３３】
以下、本実施形態の過電圧保護回路１０の動作を説明する。
【００３４】
通常動作時に、ＰＭＯＳ１２がオフ状態からオン状態に遷移すると、電源端子ＶＤＤ、電源配線２４、ＰＭＯＳ１２、オン状態の第１のダイオード１６および抵抗素子２０、信号配線２６を介して、外部接続端子ＰＡＤがチャージアップ（駆動）される。この場合、外部接続端子ＰＡＤは、第１のダイオード１６および抵抗素子２０の両方を介してチャージアップされるが、主として第１のダイオード１６を介して高速にチャージアップされる。
【００３５】
そして、外部接続端子ＰＡＤがチャージアップされるにつれて、第１のダイオード１６のアノードとカソードとの間の差電圧が第１のダイオード１６のしきい値電圧を下回って、第１のダイオード１６がオフ状態となった後は、電源端子ＶＤＤ、電源配線２４、ＰＭＯＳ１２、抵抗素子２０、信号配線２６を介して、外部接続端子ＰＡＤがチャージアップ（駆動）される。この場合、外部接続端子ＰＡＤは、抵抗素子２０のみを介して（電源電圧−第１のダイオード１６のしきい値電圧）から電源電圧まで緩やかにチャージアップされる。
【００３６】
なお、抵抗素子２０のＩＲドロップによる降下電圧は、第１のダイオード１６のしきい値電圧と比べて無視できる程度の大きさである。
【００３７】
続いて、ＥＯＳ動作の場合、図２に示すように、例えば、電源端子ＶＤＤに３．３Ｖまたは０Ｖの電源電圧が供給され、電源電圧よりも高いプラスの過電圧ＶＥＯＳが外部接続端子ＰＡＤに印加される。
【００３８】
ＥＯＳによるプラスの過電圧ＶＥＯＳが外部接続端子ＰＡＤに印加されると、図２に示すように、外部接続端子ＰＡＤから、信号配線２６、抵抗素子２０、第２のダイオード１８、電源配線２４を介して、電源端子ＶＤＤにＥＯＳのプラスの過電圧ＶＥＯＳによる電流ＩＥＯＳが流れる。なお、ＥＯＳ動作の場合、ＰＭＯＳ１２はオン状態であってもオフ状態であってもよい。
【００３９】
ここで、ＰＭＯＳ１２のブレークダウン電圧をＶＰＢＤ、ソースとドレインとの間に印加される電圧をＶＰＭＯＳとすると、たとえＶＥＯＳ＞ＶＰＢＤであったとしても、抵抗素子２０によるＩＲドロップにより、ＶＰＭＯＳ＜ＶＰＢＤとなり、かつ、電流ＩＥＯＳを小さく抑えることができる。そのため、ＰＭＯＳ１２を、ＥＯＳのプラスの過電圧ＶＥＯＳによる破壊から保護することができる。
【００４０】
例えば、電源端子ＶＤＤに３．３Ｖが供給され、外部接続端子ＰＡＤに１０Ｖが印加された場合に、抵抗素子２０および第２のダイオード１８を介して、ＥＯＳのプラスの過電圧ＶＥＯＳによる電流ＩＥＯＳがｘ［Ａ］流れたとする。この場合、抵抗素子２０のＩＲドロップによる降下電圧は、抵抗素子２０の抵抗値をＲとすると、ｘＲとなり、ＰＭＯＳ１２のソースとドレインとの間に印加される電圧は、（１０−３．３）−ｘＲ［Ｖ］となる。例えば、ＰＭＯＳの破壊を回避するため、ＰＭＯＳのドレインに印加される電圧を６Ｖ以下にする必要があると仮定すると、ｘＲによって０．７Ｖ以上を実現すれば良い。
【００４１】
このように、本実施形態の過電圧保護回路１０では、外部接続端子ＰＡＤに印加されるＥＯＳのプラスの過電圧ＶＥＯＳによる電流ＩＥＯＳを、外部接続端子ＰＡＤ、信号配線２６、抵抗素子２０、第２のダイオード、電源配線２４を介して電源端子ＶＤＤに流すことができる。これにより、最終出力段のＰＭＯＳ１２が、ＥＯＳのプラスの過電圧によって破壊されることを防止することができる。
【００４２】
次に、図１に示す本実施形態の過電圧保護回路１０の比較例について説明する。
【００４３】
図３は、第１の比較例の過電圧保護回路の構成を表す回路図である。同図に示す過電圧保護回路３０は、図１に示す過電圧保護回路１０から第１のダイオード１６を取り除き、第２のダイオード１８および抵抗素子２０のみを備えるものである。
【００４４】
以下、第１の比較例の過電圧保護回路３０の動作を説明する。
【００４５】
通常動作の場合、ＰＭＯＳ１２がオフ状態からオン状態に遷移すると、電源端子ＶＤＤ、電源配線２４、ＰＭＯＳ１２、抵抗素子２０、信号配線２６を介して、外部接続端子ＰＡＤが電源電圧まで緩やかにチャージアップされる。ただし、過電圧保護回路３０は、第１のダイオード１６がないため、外部接続端子ＰＡＤを高速にチャージアップすることができない。
【００４６】
ＥＯＳ動作の場合、外部接続端子ＰＡＤにＥＯＳによるプラスの過電圧ＶＥＯＳが印加されると、図４に示すように、外部接続端子ＰＡＤから、信号配線２６、抵抗素子２０、第２のダイオード１８、電源配線２４を介して、電源端子ＶＤＤにＥＯＳのプラスの過電圧ＶＥＯＳによる電流ＩＥＯＳが流れる。つまり、過電圧保護回路３０は、過電圧保護回路１０と同様に動作する。
【００４７】
次に、図５は、第２の比較例の過電圧保護回路の構成を表す回路図である。同図に示す過電圧保護回路３２は、図１に示す過電圧保護回路１０から第２のダイオード１８および抵抗素子２０を取り除き、第１のダイオード１６のみを備えるものである。
【００４８】
以下、第２の比較例の過電圧保護回路３２の動作を説明する。
【００４９】
通常動作の場合、ＰＭＯＳ１２がオフ状態からオン状態に遷移すると、電源端子ＶＤＤ、電源配線２４、ＰＭＯＳ１２、第１のダイオード１６、信号配線２６を介して、外部接続端子ＰＡＤが高速にチャージアップされる。ただし、過電圧保護回路３２は、抵抗素子２０がないため、外部接続端子ＰＡＤを、（電源電圧−第１のダイオード１６のしきい値電圧）までしかチャージアップできない。
【００５０】
ＥＯＳ動作の場合、外部接続端子ＰＡＤにＥＯＳによるプラスの過電圧ＶＥＯＳが印加されると、図６に示すように、外部接続端子ＰＡＤからみて第１のダイオード１６が逆方向に接続されているため、ＥＯＳのプラスの過電圧ＶＥＯＳによる電流ＩＥＯＳは流れない。従って、ＶＰＭＯＳ＜＜ＶＰＢＤとなり、ＰＭＯＳ１２を、ＥＯＳのプラスの過電圧ＶＥＯＳによる破壊から保護することができる。
【００５１】
上記の通り、第１および第２の比較例の過電圧保護回路３０，３２のＥＯＳ動作は、過電圧保護回路１０と同様の効果を得ることができるが、通常動作に悪影響を及ぼすという欠点がある。
【００５２】
次に、本実施形態の過電圧保護回路１０、第１および第２の比較例の過電圧保護回路３０，３２、従来の過電圧保護回路３４の特性の違いについて説明する。
【００５３】
図７は、ＥＯＳ印加電圧と最終出力段のＰＭＯＳのソースとドレインとの間の電圧Ｖｄｓとの関係を表すグラフである。このグラフの縦軸は電圧［Ｖ］、横軸は時間［μｓ］である。このグラフは、それぞれの過電圧保護回路１０，３０，３２，３４ついて、１００μｓ毎に、次第に高電圧となるＥＯＳのプラスの過電圧を外部接続端子ＰＡＤに印加した場合のＰＭＯＳ１２のソースとドレインとの間の電圧Ｖｄｓのシミュレーション結果を表したものである。
【００５４】
このグラフに示すように、ＥＯＳのプラスの過電圧を外部接続端子ＰＡＤに印加した場合、ＰＭＯＳ１２のソースとドレインとの間に印加される電圧Ｖｄｓは、従来の過電圧保護回路３４の場合が最も高くなっている。
【００５５】
これに対し、第１の比較例の過電圧保護回路３０および本実施形態の過電圧保護回路１０の場合、ＰＭＯＳ１２のソースとドレインとの間に印加される電圧Ｖｄｓは、抵抗素子２０により従来の過電圧保護回路３４の場合の数分の１に削減されていることが分かる。
【００５６】
また、第２の比較例の過電圧保護回路３２の場合、ＰＭＯＳ１２のソースとドレインとの間に印加される電圧Ｖｄｓは、逆方向に接続された第１のダイオード１６によりほぼ０になっている。
【００５７】
続いて、図８は、外部接続端子ＰＡＤに出力される出力信号の遷移タイミングを表すグラフである。このグラフの縦軸は電圧［Ｖ］、横軸は時間［μｓ］である。このグラフは、それぞれの過電圧保護回路１０，３０，３２，３４ついて、最終出力段のＰＭＯＳ１２に入力される出力信号と、外部接続端子ＰＡＤから出力される出力信号の立ち上がりの遷移タイミングのシミュレーション結果を表したものである。ＰＭＯＳ１２は４ｍＡ相当の負荷を外部接続端子ＰＡＤに接続して駆動する能力のトランジスタを使用している。
【００５８】
このグラフに示すように、最終出力段のＰＭＯＳ１２のゲートに入力される出力信号が、ＨレベルからＬレベルに遷移すると、外部接続端子ＰＡＤから出力される出力信号は、ＬレベルからＨレベルに遷移する。
【００５９】
従来の過電圧保護回路３４の場合、ＰＭＯＳ１２により外部接続端子ＰＡＤが直接チャージアップされるため、ＬレベルからＨレベルに高速に遷移する。
【００６０】
第１の比較例の過電圧保護回路３０の場合、第１のダイオード１６がなく、抵抗素子２０を介して外部接続端子ＰＡＤがチャージアップされるため、高速にチャージアップすることができず、電源電圧まで緩やかにチャージアップされる。
【００６１】
第２の比較例の過電圧保護回路３２の場合、第１のダイオードにより、（電源電圧−第１のダイオード１６のしきい値電圧）までは高速にチャージアップされるが、電源電圧までチャージアップすることができない。
【００６２】
本実施形態の過電圧保護回路１０の場合、第１のダイオード１６により、（電源電圧−第１のダイオード１６のしきい値電圧）までは高速にチャージアップされる。そして、第１のダイオード１６がオフ状態となった後は、抵抗素子２０により、外部接続端子ＰＡＤが（電源電圧−第１のダイオード１６のしきい値電圧）から電源電圧まで緩やかにチャージアップされる。
【００６３】
なお、本発明の過電圧保護回路を最終出力段のＰＭＯＳ１２に適用する場合を例に挙げて説明したが、これに限定されず、図９に示すように、最終出力段のＮＭＯＳ１４に適用することも可能である。
【００６４】
図９は、本発明の過電圧保護回路の構成を表す別の実施形態の回路図である。同図に示す過電圧保護回路５４は、半導体装置の外部接続端子ＰＡＤを駆動する最終出力段の出力トランジスタであるＮＭＯＳ１４を、外部接続端子ＰＡＤに印加される、グランド端子ＧＮＤに供給されるグランド電圧に対して低いマイナスの過電圧から保護するものであり、第１および第２のダイオード５６，５８と、抵抗素子６０とによって構成されている。例えばグランド端子が０Ｖのとき、ＰＡＤに−１０ＶといったＥＯＳ印加から保護するものである。
【００６５】
過電圧保護回路５４の第１のダイオード５６は、信号配線２６、つまり、外部接続端子ＰＡＤとＮＭＯＳ１４のドレインとの間に、外部接続端子ＰＡＤを駆動する電流に対して順方向に接続（第１のダイオード５６のアノードが信号配線２６、カソードがＮＭＯＳ１４のドレインに接続）され、第２のダイオード５８は、ＮＭＯＳ１４のドレインとソースとの間に、外部接続端子ＰＡＤを駆動する電流に対して逆方向に接続されている。グランド配線２８には、通常動作時にグランド端子ＧＮＤからグランド電圧が供給される。また、抵抗素子６０は、第１のダイオード５６と並列に接続されている。
【００６６】
なお、上記以外の構成は、図１に示す過電圧保護回路１０の場合と同様である。また、図９に示す過電圧保護回路５４の動作も、図１に示す過電圧保護回路１０の場合と同様であるから、繰り返しの説明を省略する。
【００６７】
また、特許文献１のＥＯＳ回路はプラスのＥＯＳに対する保護のみ対応していたが、図９の過電圧保護回路５４を用いることによって、マイナスのＥＯＳ印加に対するＮＭＯＳの保護も可能となる。さらに、図１に示す過電圧保護回路１０と、図９に示す過電圧保護回路５４を同時に使用することも可能である。
【００６８】
すなわち、図１に示す本実施形態の過電圧保護回路１０をＰＭＯＳ１２に適用し、かつ、図１０に示す従来の過電圧保護回路３４をＮＭＯＳ側に適用することも可能である。
【００６９】
最後に、ＥＳＤ動作の場合、ＥＳＤによる過電流が外部接続端子ＰＡＤに印加される。この場合、例えば、ＥＳＤ保護回路を外部接続端子ＰＡＤとグランド端子ＧＮＤとの間に別途設ける。これにより、ＥＳＤ動作時にＥＳＤ保護回路がオンし、外部接続端子ＰＡＤ、信号配線２６、ＥＳＤ保護回路、グランド配線２８を介してグランド端子ＧＮＤにＥＳＤによる電流が流れる。これにより、最終出力段のＰＭＯＳ１２およびＥＯＳ保護回路である抵抗素子２０とダイオード１６，１８を、ＥＳＤの過電流による破壊から保護することができる。
【００７０】
また、第２のダイオード１８は、ＰＭＯＳ１２の基板に形成される寄生ダイオード、つまり、ＰＭＯＳ１２のドレインとバックゲートとの間の寄生ダイオードを利用することができるため、必須の構成要素ではない。しかし、ＥＯＳ動作の場合、ＥＯＳのプラスの過電圧による電流が第２のダイオード１８を介して流れる。従って、ＥＯＳのプラスの過電圧による電流の影響をＰＭＯＳ１２に与えないようにするためには、ＰＭＯＳ１２とは別に第２のダイオード１８を設けることが望ましい。
【００７１】
抵抗素子２０の抵抗値は、半導体装置の仕様によって規定される、外部接続端子ＰＡＤから出力される出力信号の動作速度、ＥＯＳの規格によって規定されるＥＯＳ印加電圧等に得応じて適宜決定されるべきものである。抵抗素子２０の抵抗値は、例えば、ＰＭＯＳ１２のサイズ、オン抵抗、製造プロセス等を考慮した回路シミュレーション等により、ＰＭＯＳ１２を、ＥＯＳ印加電圧から保護することができ、かつ、外部接続端子ＰＡＤから出力される出力信号の動作速度を満足させることができる範囲に適宜決定される。
【００７２】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００７３】
１０，３０，３２，３４，５４  過電圧保護回路
１２，４２  ＰＭＯＳ
１４，４４，５２  ＮＭＯＳ
１６，１８，４８，５６，５８  ダイオード
２０，２２，４０，４６，５０，６０  抵抗素子
２４  電源配線
２６  信号配線
２８  グランド配線
３６  過電圧検出回路
３８  放電回路
ＶＤＤ  電源端子
ＰＡＤ  外部接続端子
ＧＮＤ  グランド端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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