(57)【要約】【課題】  開示された実施例は、プロセッサ用基板のマウント及び当該マウントの入出力構成に関する。【解決手段】  高速I/Oトレースは、集積回路パッケージ基板用のI/Oパッケージアーキテクチャの一部である。当該集積回路パッケージ基板は、ダイサイド上に集積ヒートスプレッダフットプリントを有し、かつ該集積ヒートスプレッダフットプリント内部に設けられたICデバイスと結合する前記I/Oトレースを有する。前記I/Oトレースは、前記集積ヒートスプレッダフットプリント外部に設けられたICデバイスと結合する、前記集積ヒートスプレッダフットプリント外部に設けられたピンアウト端子を有する。前記I/Oトレースは、毎秒5ギガビット(5Gb/s)乃至40Gb/sの範囲でプロセッサからのデータフローレートを維持することができる。【選択図】  図１ａ
2014063740.tif 000002
【特許請求の範囲】
【請求項１】
集積回路パッケージ基板用の入出力(I/O)パッケージアーキテクチャであって：
ダイサイド上に集積ヒートスプレッダ(IHS)フットプリントを有する集積回路(IC)パッケージ基板；
前記集積ヒートスプレッダフットプリント内部に設けられたICデバイスと結合するI/Oトレース；
を有し、
前記I/Oトレースは、前記IHSフットプリント外部に設けられたICデバイスと結合する、前記IHSフットプリント外部に設けられたピンアウト端子を有する、
I/Oパッケージアーキテクチャ。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施例は、プロセッサ用基板のマウント及び当該マウントの入出力構成に関する。
【背景技術】
【０００２】
Si技術がムーアの法則に従って縮小し続けていることで、多重コア及び多コアプロセッサが、高性能サーバー市場部門において一般的になりつつある。これらのプロセッサは、プロセッサ間（すなわちI/Oハブ）及びプロセッサ−メモリ間の帯域を増大させることで、多重コア又は多コアの莫大な計算電力の使用を最適にする必要がある。入出力(I/O)帯域（I/Oピンの本数×データフローレートで与えられる）は、ピンの本数及び/又はデータレートを増大させることによって増大させることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
帯域を増大させるためのこれらの選択肢のいずれも通常は、コストをつり上げてしまう。I/Oピンの数を増大させることで、Si、パッケージ、及びソケットのサイズが大きくなってしまう。ソケットが大きくなると、回路基板にはより広いスペースが必要とされるし、場合によっては回路基板の層数が増大してしまう。他方データレートを増大させることによって帯域を改善すると、技術的な課題及びそれに対応したコストの問題に直面することになる。垂直方向にパッケージ、ソケット、及び回路基板と変化することに関連した信号の反射及びクロストークに起因するシグナルインテグリティ(SI)の問題は、相互接続系における最大到達可能信号速度に厳しい制約を課す。たとえ様々な既知の手法−たとえばめっきスルーホール(PTH)ビア周辺のパッケージ面のボイド生成、PTHのサイズ減少（場合によってはパッケージ基板内でのPTHの除去）、回路基板ビアのバックドリル、及びソケット/コネクタ中に十分な接地ピンを設けることによるクロストークの減少−がこれらのSI問題の一部を緩和するものとして存在するとしても、コスト及び大容量製造(HVM)の信頼性の観点から、これらの製造方法の適用の程度は限定される。
【課題を解決するための手段】
【０００４】
本開示の第1態様は、集積回路パッケージ基板用の入出力(I/O)パッケージアーキテクチャであって：ダイサイド上に集積ヒートスプレッダ(IHS)フットプリントを有する集積回路(IC)パッケージ基板；前記集積ヒートスプレッダフットプリント内部に設けられたICデバイスと結合するICトレース；を有し、前記I/Oトレースは、前記IHSフットプリント外部に設けられたICデバイスと結合する、前記IHSフットプリント外部に設けられたピンアウト端子を有する。
【０００５】
本開示の第2態様は、集積回路パッケージ基板用の入出力(I/O)パッケージアーキテクチャのパッケージであって：ダイサイド上に集積ヒートスプレッダ(IHS)フットプリント及び該IHSフットプリント内部に設けられたICデバイスランディング領域を有する集積回路(IC)パッケージ基板；前記IHSフットプリント内部に設けられたICデバイス；前記ICデバイスと結合するICトレース；を有し、前記I/Oトレースは、5Gb/s乃至40Gb/sの範囲の信号レートで、前記IHSフットプリント内部にマウントされたICデバイスとIHSフットプリント外部に設けられたICデバイスの能動デバイスとの間でのデータ伝送を行う能力を有し、前記I/Oトレースが集積された金属ラインで、前記I/Oトレースは前記IHSフットプリント外部にピンアウト端子を有し、前記ピンアウト端子は、前記ICパッケージ基板のダイサイド上に設けられ、かつ前記ピンアウト端子は、可撓性信号伝送ケーブル用の着脱可能なコネクタ端子である。
【０００６】
本開示の第3態様は、第1集積回路(IC)パッケージ基板上にI/Oトレースを形成する工程を有する方法であって、前記第1ICパッケージ基板は、ダイサイドとランドサイド、第1ICデバイスランディング領域、集積ヒートスプレッダ(IHS)フットプリント、前記ダイサイド上の充填ビア、及び前記ランドサイド上の充填ビアを有し、前記I/Oトレースは、前記ICデバイスランディング領域内部を起源として、前記IHSフットプリント外部で終端し、前記I/Oトレースは集積された金属ラインである。
【０００７】
本開示の第4態様は、ダイサイド上に存在する集積ヒートスプレッダ(IHS)フットプリントと該IHSフットプリント内部に設けられたICデバイスランディング領域を有する集積回路(IC)パッケージ基板； IHSフットプリント内部に設けられたIC第1デバイス；前記IC第1デバイスと結合するICトレース；を有する計算システムであって、前記I/Oトレースが、前記ICデバイスと前記IHSフットプリント外部に設けられたIC第2デバイスとの間を5Gb/s乃至40Gb/sの信号速度でデータを転送する能力を有し、前記I/Oトレースが集積された金属ラインで、前記I/Oトレースは前記IHSフットプリント外部にピンアウト端子を有し、前記ピンアウト端子は前記ICパッケージ基板のダイサイド上に設けられ、前記ピンアウト端子は、可撓性信号伝導ケーブル用の着脱可能コネクタ端子で、前記IC第2デバイスはプロセッサ又は外部メモリのいずれかである。
【図面の簡単な説明】
【０００８】
【図１ａ】典型的な実施例による集積回路デバイスパッケージの断面図である。
【図１ｂ】ある実施例によるさらなる構成をとった後の図1aに図示された集積回路デバイスパッケージの断面図である。
【図２】ストリップライントレースに係る実施例による、図1aに図示された切断円2から得られた詳細な部分である。
【図３】マイクロストリップに係る実施例による、図1aに図示された切断円2から得られた詳細な部分である。
【図４】充填ビアのコアに係る実施例による集積回路パッケージ基板の一部を表す、図1aに図示された切断線4から得られた詳細な断面図である。
【図５】コアレス基板に係る実施例による集積回路パッケージ基板の一部を表す、図1aに図示された切断線4から得られた詳細な断面図である。
【図６ａ】典型的実施例による集積回路パッケージ基板の上面図である。
【図６ｂ】方法に係る実施例による回路基板上に設けられた集積回路パッケージ基板の上面図である。
【図７】典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。
【図８】典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。
【図９】典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。
【図１０】典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。
【図１１】典型的な実施例による、図1bに図示された切断円11から得られた詳細な断面図である。
【図１２】実施例による処理フロー図である。
【図１３】実施例によるエレクトロニクスシステムの概略図である。
【発明を実施するための形態】
【０００９】
実施例がどのように成立しているのを理解するため、上で簡単に述べた様々な実施例についてのより詳細な記載が、添付図面を参照することによって与えられる。これらの図面は複数の実施例を表しているが、これらの図は必ずしも正しい縮尺で描かれておらず、かつ技術的範囲を限定するものではない。一部の実施例では、添付図面を用いることによって、さらなる特性及び詳細について記載及び説明されている。
【００１０】
図1aは、典型的な実施例による集積回路デバイスパッケージ100の断面図である。パッケージ100は、プロセッサ及びメモリデバイスのような集積回路(IC)デバイス110を少なくとも1つ有する。ICデバイス110はICパッケージ基板112上に設けられる。ICパッケージ基板112はたとえばマザーボードのような基板回路114上に設けられる。ICデバイスパッケージ100はまた、毎秒10ギガビット(10Gb/s)の信号速度を超える高速入出力(I/O)通信を可能にする高密度パッケージとも指称されて良い。高速I/O信号速度は、I/Oピンの出力コンタクトを少なくすること可能にする。そのような少ないI/Oピンの出力コンタクトは、何らかの制限がある状態よりもパッケージを小さくすることを可能にする。ある実施例では、ICパッケージ基板112はプロセッサのパッケージ基板112である。他の実施例では、ICパッケージ基板112はプロセッサとメモリデバイスのパッケージ基板112である。前記メモリデバイスは、3次元(3D)メモリチップ積層体であって良い。プロセッサとメモリデバイスのパッケージ基板112は、前記プロセッサと前記メモリデバイスとの間での高速な（たとえば毎秒3〜8ギガ転送(GT/s)の）相互接続を供することができる。そのようなメモリデバイスにとっては、1〜8ギガバイト(GB)の記憶容量が備えられて良い。とはいえ実施されている記憶容量が上記とは異なるものも用いられている。
【００１１】
ICデバイス110はヒートスプレッダ116と熱的に結合する。ヒートスプレッダ116は、図1aのＸ次元に沿ってIHSフットプリント118を示す集積ヒートスプレッダ(IHS)116とも指称されて良い。ICデバイス110は、熱界面材料(TIM)を介してIHS116と結合する。ICデバイス110の背面はTIM120と接触している。ある実施例では、ICデバイス110は、該ICデバイス110の活性面にて、直列の電気バンプ122を介してICパッケージ基板112と電子的に結合する。直列の電気バンプ122はマイクロボール122又ははんだバンプ122であって良い。実施例によると、ICパッケージ基板112は、ソケット124を介して回路基板114と電子的に結合する。
【００１２】
ICデバイス110は、通常使用中にICデバイス110に課される過渡的負荷の妨げを手助けする複数のキャパシタを備えて良い。ある実施例では、少なくとも1つのランドサイドキャパシタ(LSC)126が、ICパッケージ基板112と回路基板114との間であってICデバイス110の直下に設けられる。LSC126とICデバイス110との間での電気通信は複数のキャパシタ相互接続により実行される。複数のキャパシタ相互接続のうちの一は参照番号128で示されている。
【００１３】
ICパッケージ基板112は上面130（ダイサイド130とも呼ばれる）と底面132（ランドサイド132とも呼ばれる）を有する。高速I/O通信は複数の高速I/Oトレースによって実行される。前記複数の高速I/Oトレースのうちの二は参照番号134で示されている。高速I/Oトレース134は、IHSフットプリント118の外側に設けられた端子136と接合する。高速I/Oトレース134は、ICパッケージ基板112のダイサイド130で固定されている。ある実施例では、高速I/Oトレース134は、単一の金属体−たとえば集積された金属ライン−から形成される。前記単一の金属体は、パッケージ基板製造で上部ビルドアップ層を作製する間に形成されて良い。この結果、トレースは、パッケージ基板112内のめっきスルーホール構造との結合を回避する。
【００１４】
ある実施例では、高速I/Oトレース134は、ICパッケージ基板112のダイサイド130の表面付近に設けられる。
【００１５】
ある実施例では、「表面付近に固定（される）」とは、はんだマスクのみが表面130で高速I/Oトレース134を覆っていることを意味すると考えられる。「表面付近に固定（される）」とはまた、高速I/Oトレース134は単に、（複数の）上部層−たとえばはんだマスク−を介した結合フィンガーとして曝露されることを意味するとも考えられる。高速I/Oトレース134は、パッケージ基板112内の任意のめっきスルーホール(PTH)と電気的に結合しない。それにより、ICデバイス110と端子136との間での高速I/O経路は任意のPTHによって妨げられない。その結果、高速I/O通信が、5Gb/s〜40Gb/sの範囲で実現可能となる。電気端子136の形状及び構成は、高速コネクタ160の用途に依存する。たとえばパッケージ基板112への永続的な取り付けを必要とするコネクタは、はんだと共に堆積された端子136を有する。高速コネクタ160が基板112からの隔離が可能である場合、端子136は、優れた表面仕上げを有し、かつ、上面130の下に含まれるか、又は上面136から突出して良い。これらの実施例すべては基板112の製造中に実現される。たとえば突出端子136を生成するため、端子136の領域（可撓性コネクタ領域）中のはんだマスクは、基板112の製造中には堆積されない。
【００１６】
図2は、ストリップライントレースに係る実施例による、図1aに図示された切断円2から得られた詳細な部分である。ストリップライントレースの詳細200が図2に図示されている。ストリップライントレースの詳細200は図1aに図示された高速I/Oトレース134を有するが、それよりもはるかに詳細である。高速I/Oトレース134は、相互接続235を介して端子136と接合する。相互接続235はたとえばめっきされたスルーホールではない充填されたビアである。
【００１７】
ある実施例では、接地面238はICパッケージ基板112のダイサイド130の直下に設けられ、かつ、ベタ電源すなわち第2接地面240は、接地面238に対向し、かつ高速I/Oトレース134の他の側に設けられる。高速I/Oトレース134、接地面238、及びベタ電源すなわち第2接地面240は、ICパッケージ基板112の一部である誘電材料242内部において簡略化した状態で表されている。接地面238及びベタ電源/接地面240は、トレース134内部での高速I/O通信を可能にする遮蔽及び戻り経路配置として機能する。ストリップライントレースの詳細200は、プロセッサからのデータフローレートが毎秒5ギガビット(Gb/s)〜40Gb/sの範囲となることを可能にする遮蔽配置として動作して良い。ある実施例では、ストリップライントレースの詳細200は、プロセッサからのデータフローレートが10Gb/s〜12.8Gb/sの範囲となることを可能にする遮蔽配置として動作する。
【００１８】
図3は、マイクロストリップに係る実施例による、図1aに図示された切断円2から得られた詳細な部分である。図1aに示されているように高速I/Oトレース134を有するマイクロストリップトレースの詳細300が図3においてより詳細に図示されている。高速I/Oトレース134は、はんだマスク344を貫通して曝露されている端子136と接合する。この実施例では、端子136は、はんだマスク344を貫通して曝露される結合フィンガーにて高速I/Oトレース134と接触するはんだバンプ又は他の単純な電気コネクタであって良い。
【００１９】
ある実施例では、高速I/Oトレース134は、ICパッケージ基板112のダイサイド130にて、はんだマスク344の直下に設けられている。高速I/Oトレース134及びはんだマスク344は、ICパッケージ基板112の一部である誘電材料342内部にて簡略された状態で図示されている。マイクロストリップトレースの詳細300は、この配置で、プロセッサからのデータフローレートが5Gb/s〜40Gb/sの範囲となるように動作することができる。ある実施例では、マイクロストリップトレース300は、この遮蔽配置で、プロセッサからのデータフローレートが10Gb/s〜12.8Gb/sの範囲となることを可能にするように動作する。
【００２０】
図4は、充填ビアのコアに係る実施例によるICパッケージ基板112の一部を表す、図1aに図示された切断線4から得られた詳細な断面図400である。当該断面図は、ICパッケージ基板112の充填ビアのコアの詳細400を図示している。複数の直列電気バンプ122が図示されている。ある実施例では、直列の電気バンプ122がICパッケージ基板112上に存在し、他にはたとえばICデバイス110のようなプロセッサが付属するだけである。ある実施例では、直列の電気バンプ122がICパッケージ基板112上に存在し、他にはたとえばICデバイス110のようなメモリチップが付属するだけである。ある実施例では、直列の電気バンプ122がICパッケージ基板112上に存在し、電気バンプ122が、たとえばプロセッサ又はメモリチップのようなICデバイス110と係合する前に設けられる。
【００２１】
ICパッケージ基板112は、厚さ60μmのガラスのプリプレグ構造となりうるコア部分440を有する。実施例によると、ICパッケージ基板112はまた複数の充填ビアを有した状態で図示されている。前記複数の充填ビアのうちの一は上面130に設けられて参照番号446が付され、前記複数の充填ビアのうちの他は底面132に設けられて参照番号448が付されている。充填ビアのコアの詳細400はまた複数の層間絶縁(ILD)膜をも有する。前記複数のILD膜のうちの一には参照番号450が付される。ダイサイド130は、電気バンプ122の絶縁容量を補助するはんだマスク452を有する。底面132はまた、受動部品のような部品−たとえば図1aに図示されたLSC126−及び/又はソケット124のような他の部品の絶縁接続を補助するはんだマスク454をも有する。
【００２２】
図5は、コアレス基板に係る実施例による集積回路パッケージ基板500の一部を表す、図1aに図示された切断線4から得られた詳細な断面図である。当該断面図は、ICパッケージ基板112のコアレス基板の詳細500を図示している。複数の直列の電気バンプ122が図示されている。ある実施例では、直列の電気バンプ122がICパッケージ基板112上に存在し、他にはたとえばICデバイス110のようなプロセッサが付属するだけである。ある実施例では、直列の電気バンプ122がICパッケージ基板112上に存在し、他にはたとえばICデバイス110のようなメモリチップが付属するだけである。ある実施例では、直列の電気バンプ122がICパッケージ基板112上に存在し、電気バンプ122が、たとえばプロセッサ又はメモリチップのようなICデバイス110と係合する前に設けられる。
【００２３】
図示されたICパッケージ基板112は、ガラスのプリプレグ構造となりうるコアレス部分544を有する。実施例によると、複数の充填ビアをも有するICパッケージ基板112が図示されている。前記複数の充填ビアのうちの一は上面130にて参照番号542が付されている。前記複数の充填ビアのうちの他は底面132にて参照番号548が付されている。コアレス基板の詳細500はまた複数のILD層をも有する。前記複数のILD層のうちの一には参照番号550が付されている。ダイサイド130は、電気バンプ122の絶縁容量を補助するはんだマスク552を有する。底面132はまた、受動部品のような部品−たとえば図1aに図示されたLSC126−及び/又はソケット124のような他の部品の絶縁接続を補助するはんだマスク554をも有する。
【００２４】
図6は、典型的実施例による集積回路パッケージ600の上面図である。ICパッケージ基板612は上面630を有する。上面630は、たとえばプロセッサ又はメモリチップのようなICデバイス用のIHSフットプリント618とランディング領域610を表している。高速I/O通信が複数の高速I/Oトレースによって実行される。前記複数の高速I/Oトレースのうちの一は、上面の下に設けられているので、参照番号634が付された破線で表されている。前記複数の高速I/OトレースはICパッケージ基板612の上部構造の下に設けられているが、通常は上面630の直下−たとえばはんだマスクの直下−に配置されている。高速I/Oトレース634は、IHSフットプリント618の外側に設けられた端子636と接合する。高速I/Oトレース634は、ダイサイド630上で接合する。ある実施例では、高速I/Oトレース634は、ICパッケージ基板612の表面又はダイサイド630付近に設けられている。
【００２５】
端子636は、ランディング領域610を占めるICデバイスと後続のICデバイスとの間での高速I/O通信を助けるように、端子アレイ670を構成するように設けられている。前記後続のICデバイスはICパッケージ基板612上に設けられても良いし、又は設けられていなくても良い。端子アレイ670は、IHSフットプリント618の端部に相当しうる端子アレイの内周619と、ICパッケージ基板612の端部に相当しうる端子アレイの外周613との間に設けられて良い。
【００２６】
端子アレイ670中の端子の厳密な数は、所与の用途にとって必要なI/O端子の合計数に相関すると考えられる。所与の実施例では、I/O端子の合計数は約400である。ある実施例では、I/O端子の合計数は約300である。ある実施例では、たとえばダブルデータレート(DDR)配置のI/O端子の合計数は約120である。ある実施例では、たとえばクワッドデータレート(QDR)配置のI/O端子の合計数は約120である。
【００２７】
図6bは、発明に係る実施例による回路基板614上に設けられた集積回路基板の上面601である。ICパッケージの第1基板612aは、たとえば第1プロセッサのようなICデバイス用の第1ランディング領域610aを有して良い。高速I/O通信が複数の高速トレースを介して実行される。前記複数の高速トレースのうちの一には参照番号634が付される。高速トレース634は、上面634aの直下に設けられているので、破線で表されている。高速トレース634は、第1ランディング領域610aから実効的にY方向へ進んで、たとえばIHSフットプリントのような禁止領域の外側に位置する端子アレイ670と接合する。高速I/O通信は複数の高速トレースを介しても実行される。前記複数の高速トレースのうちの一には参照番号672が付される。高速トレース672は、第1ランディング領域610aから実効的にX方向へ進んで、禁止領域618aの外側に設けられた端子674と接合する。高速トレース672はまた、上面630aの直下に設けられているので、破線で表されている。
【００２８】
ICパッケージ基板612bはICデバイス用の第2ランディング領域610bを有して良い。前記ICデバイスとはたとえば、実施例によるデュアルプロセッサ配置内において（第1ランディング領域610aに設けられる）第1プロセッサと共に動作可能な第2プロセッサである。高速I/O通信は、ICパッケージの第2基板612b内部において複数の高速トレースを介して実行される。前記複数の高速トレースのうちの一には参照番号676が付される。高速トレース676は、上面630bの直下に設けられているので、破線で表されている。高速トレース676は、実効的にY方向へ進行し、かつ、たとえばIHSフットプリント618bのような禁止領域の外側に位置する端子アレイ678と接合する。ICパッケージの第1基板612aと第2基板612bは、可撓性リボン662abを介して電気的に結合する。可撓性リボン662abは、可撓性伝送ケーブル662abとも呼ばれる。可撓性信号伝送ケーブル662abは、集積された伝導ケーブルを有するポリマー誘電体で構成されて良い。前記の可撓性信号伝送ケーブル内の伝導トレースは、端子アレイ670と678内のコンタクトと電気的に接続して良い。そのため、高速I/O通信が高速I/Oトレース634及び676を介して実行され、前記高速I/O通信はめっきスルーホール結合によって妨害されない。
【００２９】
ICパッケージの第3基板612cはICデバイス用の第3ランディング領域610cを有して良い。前記ICデバイスとはたとえば、第1ランディング領域610cに設けられる第1プロセッサによって記憶用に用いられるメモリデバイスである。高速I/O通信は複数の高速トレースを介して実行される。前記複数の高速トレースのうちの一には参照番号680が付される。高速トレース680は、上面630cの直下に設けられているので、破線で表されている。高速トレース680は、X方向に実効的に進行し、かつ、たとえばIHSフットプリント618cのような禁止領域の外側に位置する端子アレイ682と接合する。高速I/O通信はまた、ICパッケージ基板612内部において複数の高速トレースを介しても実行される。前記複数の高速トレースのうちの一には参照番号684が付される。高速トレース684は、X方向に実効的に進行し、かつ、禁止領域618cの外側に位置する端子アレイ686と接合する。ICパッケージの第3基板612cと第1基板612aは、可撓性信号伝送ケーブル662acとも指称される可撓性リボン662acを介して電気的に結合する。その結果、高速I/O通信は高速I/Oトレース680と684を介して実行され、かつ、前記高速I/O通信はめっきスルーホール結合によって妨害されない。
【００３０】
ICパッケージの第4基板612dは、ICデバイス用の第4ランディング領域610dを有して良い。前記ICデバイスはたとえば、第1ランディング領域610aに設けられる前記第1プロセッサ用にさらなる記憶装置を供するメモリデバイスである。デュアルプロセッサに係る実施例では、上面601は、2つのプロセッサ用のランディング領域と2つのメモリデバイス用のランディング領域を表していることに留意して欲しい。これらのランディング領域は、第1プロセッサ用のランディング領域610aと直列に結合する。この配置は例示に過ぎないのであって限定ではない。高速I/O通信は複数の高速トレースを介して実行される。前記複数の高速トレースのうちの一には参照番号688が付される。高速トレース688は、上面630dの直下に設けられているので、破線で表されている。高速トレース688は、X方向に実効的に進行し、かつ、IHSフットプリント618dのような禁止領域の外側に設けられた端子アレイ690と接合する。ICパッケージの第4基板612dと第3基板612cは、可撓性信号伝送ケーブル662cdとも指称される可撓性リボン662cdを介して電気的に結合する。その結果、高速I/O通信は高速I/Oトレース688を介して実行され、かつ、前記高速I/O通信はめっきスルーホール結合によって妨害されない。
【００３１】
ここで複数のアレイは、ICパッケージの第3基板612c上に設けられた端子アレイ682と686のように、互いに並行となるように備えられて良いことに留意して欲しい。また端子アレイは、たとえばICパッケージの第4基板612d上に設けられた端子アレイ690のように、前記ICパッケージ基板の端部のみを占めても良い。図示はされていないが、端子アレイはまたICパッケージ基板の3つの端部を占めても良い。たとえば端子アレイ670は、下端692に沿ってICパッケージの第3基板612c上に表されて良い。図示されてはいないが、端子アレイはまたICパッケージ基板の4つの端部すべてを占めても良い。たとえば、端子アレイ670は下端692に沿ってICパッケージの第3基板612c上に表されて良く、かつ、端子アレイ676は上端694に沿ってICパッケージの第3基板612c上に表されて良い。
【００３２】
図7は、典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。ある実施例では、正方形ピッチの端子アレイ状に4つの端子が存在する様子が図示されている。ある実施例では、前記正方形ピッチは、端子アレイの内周619と外周613との間で直線737に沿って備えられた2つの端子を有する。
【００３３】
図8は、典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。この実施例では、正方形ピッチの端子アレイ状に4つの端子836a、836b、836y、836zが設けられている。端子836aは端子アレイの内側第1端子と指称されて良い。なぜなら端子836aは端子アレイの内周619に隣接するからである。端子836bは端子アレイの内側第1に続く端子と指称されて良い。なぜなら端子836bは端子アレイの内周619には隣接していないものの、他の端子と比較して、端子アレイの外周613よりも内周619に近いからである。端子836zは端子アレイの最終端子と指称されて良い。なぜなら端子836zは端子アレイの外周613には隣接していないものの、他の端子と比較して、端子アレイの外周613に近いからである。
【００３４】
ある実施例では、端子アレイ中に設けることが可能な端子数は、端子アレイの内周619と外周613との間に2〜8であって良い。ある実施例では、8つの端子は、端子アレイの内周619と外周613の間で直線837に沿って備えられて良い。前記8つの端子が備えられる順序は、第1端子として第1内側端子836a、第2端子として第1内側に続く端子836b、第7端子として最も外側の直前の端子836y、及び第8端子として最も外側の端子836zである。内周619と外周613との間の端子数は、端子間の間隔（ピッチ）で、ある用途にとって必要なI/O接続数に依存する。よって端子数は1〜10であって良い。ある実施例では、端子数は7であって良い。ある実施例では、端子数は6であって良い。ある実施例では、端子数は5であって良い。ある実施例では、端子数は4であって良い。ある実施例では、端子数は3であって良い。ある実施例では、端子数は2であって良い。ある実施例では、端子数は1であって良い。
【００３５】
図9は、典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。ある実施例では、六角形ピッチのアレイに7つの端子が存在する様子が図示されている。ある実施例では、3つの端子が、端子アレイの内側の第1端子936a、端子アレイの内側の第1端子に続く端子936b、及び端子アレイの最も外側の端子936cの順に列挙される。ある実施例では、2つの列からなるジグザグに配置されたピッチのアレイは、端子アレイの内側第1端子936a及び端子アレイの内側第1端子に続く端子936bを有して良い。ここで、この種類の配置において、端子アレイ外周613と内周619との間の直線937上に設けられた端子の総数は、所与の用途の具体的なI/Oピンアウトの必要に従って、2〜8の間であって良いことに留意して欲しい。同様にある実施例によると、この種類の配置において、端子アレイ中ではあるが、端子アレイの外周613と内周619の間に設けられた端子数は、120〜400の間であって良い。
【００３６】
図10は、典型的な実施例による、図6aに図示された切断線7から得られた上面の詳細である。ある実施例では、面心ピッチの端子アレイにおいて5つの端子が存在する様子が図示されている。ある実施例では、3つの端子が、端子アレイの内側の第1端子1036a、端子アレイの内側の第1端子に続く端子1036b、及び端子アレイの最も外側の端子1036cの順に列挙される。ここで、この種類の配置において、端子アレイ外周613と内周619との間の直線1037上に設けられた端子の総数は、所与の用途の具体的なI/Oピンアウトの必要に従って、2〜8の間であって良いことに留意して欲しい。同様にある実施例によると、この種類の配置において、端子アレイ中ではあるが、端子アレイの外周613と内周619の間に設けられた端子数は、120〜400の間であって良い。
【００３７】
図1bは、ある実施例によるさらなる構成をとった後の図1aに図示された集積回路デバイスパッケージの断面図である。このICパッケージ101は、可撓性ケーブルのI/O配置用の着脱可能なコネクタを備えている。以降、前記着脱可能なコネクタは高容量I/O可撓性コネクタ160と指称されて良い。高容量I/O可撓性コネクタ160は、ある実施例により、可撓性リボン162と結合する。ある実施例では、高容量I/O可撓性コネクタ160と可撓性リボン162を介したI/O通信は5Gb/s〜40Gb/sである。ある実施例では、ICパッケージ101は、プロセッサから可撓性リボン162を介するデータフローレートが10Gb/s〜12.8Gb/sとなることを可能にする、この高速I/Oトレース配置で動作する。
【００３８】
図11は、典型的な実施例による、図1bに図示された切断円11から得られた詳細な断面図である。ICパッケージ基板112は、端子136で接合する高速I/Oトレース134を有する。端子136は高容量I/O可撓性コネクタ1160と結合する。高容量I/O可撓性コネクタ1160は、端子1136と電気的に接続する端子コンタクト1137と1139を有する。高容量I/O可撓性コネクタ1160は可撓性リボン162と電気的に結合する。ある実施例では、高容量I/O可撓性コネクタ1160と可撓性リボン1162を介したI/O通信は5Gb/s〜40Gb/sである。
【００３９】
図12はある実施例による方法のフローダイアグラム1200である。
【００４０】
1210では、当該方法は、ICパッケージ基板上に高速I/Oトレースを形成する工程を有する。前記高速I/Oトレースは、如何なるめっきスルーホールコンタクトをも回避することによって、8Gb/s〜14Gb/sのデータストリームレートを維持するように備えられている。その結果、前記高速I/Oトレースは、ICデバイス内部からIHSフットプリントの外側へ進行することで、端子と接合する。
【００４１】
1220では、当該方法は、前記ICデバイスフットプリント内部のIC第1デバイスを前記高速I/Oトレースへ結合する工程を有する。典型的な実施例では、IC第1デバイス110（図1b）は電気バンプ122上にマウントされたフリップ−チップで、かつ、電気バンプ122は高速I/Oトレース134と接触する。その結果、IC第1デバイス110はICデバイスフットプリント内部で高速I/Oトレース134と結合する。
【００４２】
1230では、当該方法は、前記第1ICパッケージ基板上の高速I/Oトレースを第2ICパッケージ基板へ結合する工程を有する。典型的な実施例では、高速I/Oトレース672を有する第1ICパッケージ基板612aは、可撓性リボン662acを介して第2ICパッケージ基板612cと結合する。
【００４３】
1240では、当該方法は、前記IC第1デバイスをIC第2デバイスへ結合する工程を有する。典型的な実施例では、IC第1デバイスは第1ランディング領域610a（図6b）に設けられ、かつ、IC第2デバイスは第2ランディング領域610bに設けられる。
【００４４】
1250では、当該方法は、前記高速I/Oトレース内におけるデータストリームを5Gb/s〜40Gb/sの範囲に維持する工程を有する。この方法実施例は、前記高速I/Oトレース用に如何なるめっきスルーホール結合をも回避することによって、このデータストリームレートを維持する工程を有する。
【００４５】
図13はある実施例によるエレクトロニクスシステム1300の概略図である。図示されたようなエレクトロニクスシステム1300は、本開示で述べられた如何なるめっきスルーホール結合をも回避する高速I/Oトレースを実施して良い。ある実施例では、エレクトロニクスシステム1300は、該エレクトロニクスシステム1300の様々な部品と電気的に結合するシステムバス1320を有するコンピュータシステムである。システムバス1320は、様々な実施例による単一バス又は複数のバスの結合である。エレクトロニクスシステム1300は、集積回路1310へ電力を供する電源1330を有する。一部の実施例では、電源1330は、システムバス1320を介して集積回路1310へ電流を供給する。
【００４６】
集積回路1310は、システムバス1320と電気的に結合し、かつある実施例による任意の回路（の結合）を有する。ある実施例では、集積回路1310はプロセッサ1312を有する。プロセッサ1312は如何なる種類のものであっても良い。本明細書で用いられているように、プロセッサ1312は、たとえばマイクロプロセッサ、グラフィックスプロセッサ、デジタル信号プロセッサ、又は他のプロセッサのように如何なる種類の回路をも意味しうるが、上記の例示に限定されるわけではない。集積回路1310に含まれうる他の種類の回路は、カスタム回路すなわち用途特定集積回路(ASIC)−たとえば携帯電話、ポケットベル、ノートパソコン、トランシーバ、及び同様のエレクトロニクスシステムのような無線装置に用いられる通信回路1314−である。ある実施例では、プロセッサ1310は埋め込みオンダイ(on-die)メモリ1316を有する。オンダイ(on-die)メモリ1316とはたとえば静的ランダムアクセスメモリ(SRAM)である。ある実施例では、プロセッサ1310は埋め込み動的ランダムアクセスメモリ(eDRAM)を有する。埋め込み動的ランダムアクセスメモリ(eDRAM)はプロセッサ用のキャッシュメモリであって良い。
【００４７】
ある実施例では、エレクトロニクスシステム1300は外部メモリ1340をも有する。外部メモリ1340は、特定の用途に適した1つ以上のメモリ素子−たとえばRAMの形態をとる主メモリ1342−、1つ以上のハードドライブ、及び/又は取り外し可能媒体1346−ディスケット、コンパクトディスク(CD)、デジタル多目的ディスク(DVD)、フラッシュメモリキー、及び他の当業者に知られた取り外し可能媒体−を処理する1つ以上のドライブを有して良い。様々なメモリ機能は、1つ以上の高速I/Oトレース実施例を介して相互に結合して良い。
【００４８】
ある実施例では、エレクトロニクスシステム1300はまた、ディスプレイ装置1350及びオーディオ出力1360をも有する。ある実施例では、エレクトロニクスシステム1300は制御装置1370を有する。制御装置1370とはたとえば、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロホン、音声認識装置、又はエレクトロニクスシステムへ機能を入力する他の装置である。
【００４９】
本明細書で示されているように、集積回路1310は、多数の異なる実施例において実装されて良い。そのような多数の異なる実施例には、様々な実施例及びそれらの技術分野で認められている均等技術で示されているように、めっきスルーホール結合を回避する高速I/Oトレース、エレクトロニクスシステム、コンピュータシステム、集積回路を製造する1つ以上の方法、及び、めっきスルーホール結合を回避する高速I/Oトレースを有するエレクトロニクス集合体を製造する1つ以上の方法が含まれる。素子、材料、幾何学構造、寸法、及び動作順序は、特定のI/O結合の要件に適合するように全て変化して良い。そのような要件には、アレイコンタクトの数、アレイコンタクトの配置が含まれる。アレイコンタクトの配置とはたとえば、めっきスルーホール結合を回避する高速I/Oトレースと結合するコンタクトによって、1つの端部が占められる配置、2つの端部が占められる配置、3つの端部が占められる配置、及び4つすべての端部が占められる配置である。
【００５０】
図14は、はんだマスクパッドで画定された実施例による、図1aに図示された切断円2から得られた詳細な部分である。高速I/Oトレース1434を有するはんだマスクパッドにより画定された詳細1400が図14に図示されている。高速I/Oトレース1434は図1aにも示されているが、それよりも図14では詳細に示されている。高速I/Oトレース1434は、はんだマスク1444を貫通して曝露されている端子1436と接合する。この実施例では、端子1436は、マスク1444を介した曝露部にて高速I/Oトレース1434と接触する。換言すると、はんだマスク開口部(SMO)は、ICパッケージ基板112の可撓性コネクタ領域上にパッド領域を画定する。
【００５１】
高速I/Oトレース1434及びはんだマスク1444が、ICパッケージ基板112の一部である誘電材料1442内部において簡略化した状態で表されている。はんだマスクパッドで画定された詳細1400は、プロセッサからのデータフローレートが5Gb/s〜40Gb/sの範囲となることを可能にする配置として動作して良い。ある実施例では、はんだマスクパッドで画定された詳細1400のこのような配置は、プロセッサからのデータフローレートが10Gb/s〜12.8Gb/sの範囲となることを可能にする配置として動作する。
【００５２】
図15は、非はんだマスクパッドで画定された実施例による、図1aに図示された切断円2から得られた詳細な部分である。高速I/Oトレース1534を有するはんだマスクパッドにより画定された詳細が図15に図示されている。高速I/Oトレース1534は図1aにも示されているが、それよりも図15では詳細に示されている。高速I/Oトレース1534は、はんだマスク1544を貫通して曝露されている端子1536と接合する。この実施例では、端子1536のサイズははんだマスク1544の存在及びパターニングによっては画定されない。この実施例では、単位面積ははんだマスク開口部(SMO)よりも小さいので、端子1536は、前記SMOよりも小さなマスク1544を介した曝露部にて高速I/Oトレース1534と接触する。換言すれば、前記SMOは、ICパッケージ基板112の可撓性コネクタ領域上にパッド領域よりも大きな領域を画定する。
【００５３】
高速I/Oトレース1534及びはんだマスク1544が、ICパッケージ基板112の一部である誘電材料1542内部において簡略化した状態で表されている。はんだマスクパッドで画定された詳細1400は、プロセッサからのデータフローレートが5Gb/s〜40Gb/sの範囲となることを可能にする配置として動作して良い。ある実施例では、はんだマスクパッドで画定された詳細1400のこのような配置は、プロセッサからのデータフローレートが10Gb/s〜12.8Gb/sの範囲となることを可能にする配置として動作する。
【００５４】
図16は、局所はんだマスク開口部(RSMO)で画定された実施例による、図1aに図示された切断円2から得られた詳細な部分である。RSMOは、はんだマスクの存在しない基板表面の領域内の面積である。前記面積は前記基板の周囲に1〜4つの禁止領域であって良い。高速I/Oトレース1634を有するRSMOの詳細が図16に図示されている。高速I/Oトレース1534は図1aにも示されているが、それよりも図16では詳細に示されている。高速I/Oトレース1634は、はんだマスク1644を貫通して曝露されている端子1636と接合する。
【００５５】
高速I/Oトレース1634及びはんだマスク1644が、ICパッケージ基板112の一部である誘電材料1642内部において簡略化した状態で表されている。RSMO1600は、プロセッサからのデータフローレートが5Gb/s〜40Gb/sの範囲となることを可能にする配置として動作して良い。ある実施例では、RSMO 1600のこのような配置は、プロセッサからのデータフローレートが10Gb/s〜12.8Gb/sの範囲となることを可能にする配置として動作する。
【図１ａ】
2014063740.tif 000003
【図１ｂ】
2014063740.tif 000004
【図２】
2014063740.tif 000005
【図３】
2014063740.tif 000006
【図４】
2014063740.tif 000007
【図５】
2014063740.tif 000008
【図６ａ】
2014063740.tif 000009
【図６ｂ】
2014063740.tif 000010
【図７】
2014063740.tif 000011
【図８】
2014063740.tif 000012
【図９】
2014063740.tif 000013
【図１０】
2014063740.tif 000014
【図１１】
2014063740.tif 000015
【図１２】
2014063740.tif 000016
【図１３】
2014063740.tif 000017