(57)【要約】      （修正有）【課題】フラッシュメモリのセンス増幅モジュールの効率を向上させる複数のフラッシュメモリ装置を提供する。【解決手段】フラッシュメモリアレイブロックはＮ個の記憶列、Ｎ個のリファレンスワード線セルユニット及び１つのリファレンス記憶列を備え、ここでＮは正の整数である。リファレンスワード線セルユニットの各々は記憶列の各々に配置され、更にリファレンスワード線セルユニットはリファレンスワード線及びダミーワード線に結合される。リファレンス記憶列は複数のリファレンスビット線セル、リファレンスワード線及びダミーワード線を含み、これらのリファレンスビット線セルのうちリファレンスワード線に結合されたセルはリファレンスビット線に結合される。センス増幅モジュールはビット線の一つからの電流と対応するリファレンスビット線からの電流とを比較して少なくとも一つの検出結果を発生する。【選択図】図２
2014059923.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのフラッシュメモリアレイブロックを備え、
前記フラッシュメモリアレイブロックは、Ｎ個の記憶列、Ｎ個のリファレンスワード線セルユニット、リファレンス記憶列及びセンス増幅モジュールを備え、
前記Ｎ個の記憶列の各々は直列に結合された複数のメモリセルを備え、各メモリセルはワード線及びビット線にそれぞれ結合され、ここでＮは正の整数であり、
前記Ｎ個のリファレンスワード線セルユニットの各々は前記記憶列の各々内に配置され、前記リファレンスワード線セルユニットの各々は対応する前記記憶列内の前記メモリセルに結合され、前記リファレンスワード線セルユニットは更にリファレンスワード線及びダミーワード線に結合され、
前記リファレンス記憶列は前記記憶列に隣接して配置され、前記リファレンス記憶列は直列に結合された複数のリファレンスビット線セルを備え、前記リファレンスビット線セルは前記ワード線、前記リファレンスワード線及び前記ダミーワード線に結合され、前記リファレンスワード線に結合された前記リファレンスビット線セルの一つがリファレンスビット線に結合され、
前記センス増幅モジュールは前記ビット線の一つからの電流と対応する前記リファレンスビット線からの電流とを比較して少なくとも一つの検出結果を発生する、
ことを特徴とするフラッシュメモリ装置。
【請求項２】
前記リファレンスワード線セルユニットの各々は、
前記メモリセルの一つに結合され且つ前記リファレンスワード線に結合されたリファレンスセル、及び
前記リファレンスセル及び前記メモリセルの他の一つに結合され且つダミーワード線に結合されたダミーセルを備える、
請求項１記載のフラッシュメモリ装置。
【請求項３】
前記リファレンスセルは、
第１の端、第２の端及び制御端を有し、前記第１の端がリファレンスソース線に結合され、前記制御端が前記リファレンスワード線に結合されたリファレンストランジスタ、及び
第１の端、第２の端及び制御端を有するリファレンス不揮発性メモリ（ＮＶＭ）トランジスタを備え、
前記リファレンスＮＶＭトランジスタの第１の端が前記リファレンストランジスタの前記第２の端に結合され、前記リファレンスＮＶＭトランジスタの制御端がリファレンス制御線に結合され、前記リファレンスＮＶＭトランジスタの第２の端が対応する前記ダミーセルに結合されている、
請求項２記載のフラッシュメモリ装置。
【請求項４】
前記ダミーセルは、
第１の端、第２の端及び制御端を有するダミーＮＶＭトランジスタを備え、前記ダミーＮＶＭトランジスタの第１の端が前記リファレンスＮＶＭトランジスタの第２の端に結合され、前記ダミーＮＶＭトランジスタの制御端がダミー制御線に結合され、且つ
第１の端、第２の端及び制御端を有するダミートランジスタを備え、前記ダミートランジスタの第１の端が前記ダミーＮＶＭトランジスタの第２の端に結合され、前記ダミートランジスタの第２の端がダミーソース線に結合され、前記ダミートランジスタの制御端が前記ダミーワード線に結合されている、
請求項２記載のフラッシュメモリ装置。
【請求項５】
前記ダミーセルは消去状態に維持される、請求項２記載のフラッシュメモリ装置。
【請求項６】
前記メモリセルの各々は、
第１の端、第２の端及び制御端を有するトランジスタを備え、前記トランジスタの第１の端がソース線に結合され、制御端が対応する前記ワード線に結合され、且つ
第１の端、第２の端及び制御端を有するＮＶＭトランジスタを備え、前記ＮＶＭトランジスタの第１の端が前記トランジスタの第２の端に結合され、前記ＮＶＭトランジスタの制御端が制御線に結合され、前記ＮＶＭトランジスタの第２の端が対応する前記ビット線に結合されている、
請求項１記載のフラッシュメモリ装置。
【請求項７】
前記センス増幅モジュールは、
少なくとも一つのセンス増幅回路を備え、前記センス増幅回路は、
前記ビット線の一つ及び前記リファレンスビット線の電流を受け取り、前記ビット線の一つ及び前記リファレンスビット線の電流に応じて第１及び第２の比較電圧をそれぞれ発生する電流−電圧変換器、及び
前記電流−電圧変換器に結合され、前記第１及び第２の比較電圧を比較して検出結果を発生する比較器を備える、
請求項１記載のフラッシュメモリ装置。
【請求項８】
前記電流−電圧変換器は、
第１の端、第２の端及び制御端を有する第１のトランジスタを備え、前記第１のトランジスタの第１の端が前記ビット線の一つの電流を受け取り、前記第１のトランジスタの第２の端がリファレンス接地電圧に結合され、且つ
第１の端、第２の端及び制御端を有する第２のトランジスタを備え、前記第２のトランジスタの第１の端が前記リファレンスビット線の電流を受け取り、前記第１のトランジスタの第２の端がリファレンス接地電圧に結合され、前記第２のトランジスタの制御端が前記第１のトランジスタの制御端及び前記第２のトランジスタの第１の端に結合され、
前記第１及び第２の比較電圧が前記第１及び第２のトランジスタの第１の端にそれぞれ発生される、
請求項７記載のフラッシュメモリ装置。
【請求項９】
前記電流−電圧変換器は、
アノードが前記ビット線の一つの電流を受け取り、カソードがリファレンス接地電圧に結合された第１のダイオード、及び
アノードが前記リファレンスビット線の電流を受け取り、カソードが前記リファレンス接地電圧に結合された第１のダイオードを備え、
前記第１及び第２の比較電圧が前記第１及び第２のダイオードのアノードにそれぞれ発生される、
請求項７記載のフラッシュメモリ装置。
【請求項１０】
前記第１のダイオードは第１のダイオード接続トランジスタであり、前記第２のダイオードは第２のダイオード接続トランジスタである、請求項９記載のフローティングメモリ装置。
【請求項１１】
複数のフラッシュメモリアレイブロックを備え、
前記フラッシュメモリアレイブロックの各々は、Ｎ個の記憶列、Ｎ個のリファレンスワード線セルユニット、第１及び第２のリファレンス記憶列及びセンス増幅モジュールを備え、
前記Ｎ個の記憶列の各々は直列に結合された複数のメモリセルを備え、各メモリセルはワード線及びビット線にそれぞれ結合され、ここでＮは正の整数であり、
前記Ｎ個のリファレンスワード線セルユニットの各々は前記記憶列の各々内に配置され、前記リファレンスワード線セルユニットの各々は対応する前記記憶列内の前記メモリセルに結合され、前記リファレンスワード線セルユニットは更にリファレンスワード線及びダミーワード線に結合され、
前記第１及び第２のリファレンス記憶列は前記記憶列に隣接して配置され、前記第１及び第２のリファレンス記憶列の各々は直列に結合された複数のリファレンスビット線セルを備え、前記第１のリファレンス記憶列内の前記リファレンスビット線セルは前記ワード線及び前記第１のリファレンスワード線にそれぞれ結合され、前記第２のリファレンス記憶セル内の前記リファレンスビット線セルは前記ワード線及び前記リファレンスワード線にそれぞれ結合され、前記第１及び第２のリファレンスワード線に結合された前記第１および第２のリファレンス記憶列のリファレンスビット線セルは第１及び第２のリファレンスビット線に結合され、
前記センス増幅モジュールは前記ビット線の一つからの電流と対応する第１及び／又は第２のリファレンスビット線からの電流とを比較して少なくとも一つの検出結果を発生する、
ことを特徴とするフラッシュメモリ装置。
【請求項１２】
前記フラッシュメモリアレイブロックと前記センス増幅モジュールとの間に結合され、選択ゲート接続信号により制御される複数の選択回路を更に備え、前記選択回路の各々は前記選択ゲート制御信号に応じて前記第１及び／又は第２のリファレンスビット線の電流を前記センス増幅モジュールに輸送するか否かを決定する、
請求項１１記載のフローティングメモリ装置。
【請求項１３】
前記リファレンスワード線セルユニットの各々は、
前記メモリセルの一つに結合され且つ前記リファレンスワード線に結合されたリファレンスセル、及び
前記リファレンスセル及び前記メモリセルの他の一つに結合され且つダミーワード線に結合されたダミーセルを備える、
請求項１１記載のフラッシュメモリ装置。
【請求項１４】
前記リファレンスセルは、
第１の端、第２の端及び制御端を有し、前記第１の端がリファレンスソース線に結合され、前記制御端が前記第１のリファレンスワード線に結合されたリファレンストランジスタ、及び
第１の端、第２の端及び制御端を有するリファレンス不揮発性メモリ（ＮＶＭ）トランジスタを備え、
前記リファレンスＮＶＭトランジスタの第１の端が前記リファレンストランジスタの第２の端に結合され、前記リファレンスＮＶＭトランジスタの制御端がリファレンス制御線に結合され、前記リファレンスＮＶＭトランジスタの第２の端が対応する前記ダミーセルに結合されている、
請求項１３記載のフラッシュメモリ装置。
【請求項１５】
前記ダミーセルは、
第１の端、第２の端及び制御端を有するダミーＮＶＭトランジスタを備え、前記ダミーＮＶＭトランジスタの第１の端が前記リファレンスＮＶＭトランジスタの第２の端に結合され、前記ダミーＮＶＭトランジスタの制御端がダミー制御線に結合され、且つ
第１の端、第２の端及び制御端を有するダミートランジスタを備え、前記ダミートランジスタの第１の端が前記ダミーＮＶＭトランジスタの第２の端に結合され、前記ダミートランジスタの第２の端がダミーソース線に結合され、前記ダミートランジスタの制御端が前記第２のリファレンスワード線に結合されている、
請求項１３記載のフラッシュメモリ装置。
【請求項１６】
前記メモリセルの各々は、
第１の端、第２の端及び制御端を有するトランジスタを備え、前記トランジスタの第１の端がソース線に結合され、制御端が対応するワード線に結合され、且つ
第１の端、第２の端及び制御端を有するＮＶＭトランジスタを備え、前記ＮＶＭトランジスタの第１の端が前記トランジスタの第２の端に結合され、前記ＮＶＭトランジスタの制御端が制御線に結合され、前記ＮＶＭトランジスタの第２の端が対応するビット線に結合されている、
請求項１１記載のフラッシュメモリ装置。
【請求項１７】
前記センス増幅モジュールは、
少なくとも一つのセンス増幅回路を備え、前記センス増幅回路は、
前記ビット線の一つ及び前記第１及び第２のリファレンスビット線の電流を受け取り、前記ビット線の一つの電流及び前記第１及び第２のリファレンスビット線の少なくとも一つの電流に応じて第１及び第２の比較電圧をそれぞれ発生する電流−電圧変換器、及び
前記電流−電圧変換器に結合され、前記第１及び第２の比較電圧を比較して検出結果を発生する比較器を備える、
請求項１１記載のフラッシュメモリ装置。
【請求項１８】
前記電流−電圧変換器は、
第１の端、第２の端及び制御端を有する第１のトランジスタを備え、前記第１のトランジスタの第１の端が前記ビット線の一つの電流を受け取り、前記第１のトランジスタの第２の端がリファレンス接地電圧に結合され、且つ
第１の端、第２の端及び制御端を有する第２のトランジスタを備え、前記第２のトランジスタの第１の端が前記第１及び第２のリファレンスビット線の少なくとも一つの電流を受け取り、前記第１のトランジスタの第２の端がリファレンス接地電圧に結合され、前記第２のトランジスタの制御端が前記第１のトランジスタの制御端及び前記第２のトランジスタの第１の端に結合され、
前記第１及び第２の比較電圧が前記第１及び第２のトランジスタの第１の端にそれぞれ発生される、
請求項１７記載のフラッシュメモリ装置。
【請求項１９】
前記電流−電圧変換器は、
アノードが前記ビット線の一つの電流を受け取り、カソードがリファレンス接地電圧に結合された第１のダイオード、及び
アノードが前記第１及び第２のリファレンスビット線の少なくとも一つの電流を受け取り、カソードが前記リファレンス接地電圧に結合された第１のダイオードを備え、
前記第１及び第２の比較電圧が前記第１及び第２のダイオードのアノードにそれぞれ発生される、
請求項１７記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ装置に関し、特にリファレンスワード線を備えたフラッシュメモリ装置に関する。
【背景技術】
【０００２】
図１を参照すると、図１は従来のフラッシュメモリ装置１００の回路図である。フラッシュメモリ装置１００は、リファレンス線制御回路１１０、Ｘデコーダ１２０、複数のメモリセルＭ１１−Ｍｍ３及び複数のリファレンスセルＲ１１−Ｒｍ３を含む。Ｘデコーダ１２０はメモリセルＭ１１−Ｍｍ３及びリファレンスセルＲ１１−Ｒｍ３に結合される。Ｘデコーダ１２０はワード線信号Ｗ１−Ｗｍを発生し、メモリセルＭ１１−Ｍｍ３及びリファレンスセルＲ１１−Ｒｍ３にそれぞれ供給する。メモリセルＭ１１−Ｍｍ１、Ｍ１２−Ｍｍ２及びＭ１３−Ｍｍ３はビット線Ｂ１，Ｂ２及びＢ３にそれぞれ結合され、リファレンスセルＲ１１−Ｒｍ１，Ｒ１２−Ｒｍ２及びＲ１３−Ｒｍ３はリファレンスビット線Ｒ１，Ｒ２及びＲ３にそれぞれ結合される。リファレンス線制御回路１１０はリファレンスセルＲ１１−Ｒｍ３に結合され、リファレンスセルＲ１１−Ｒｍ３のソースはリファレンス制御回路１１０によって接地されるか浮動状態にされる。フラッシュメモリ装置１００はビット線Ｂ１−Ｂ３の一つからの電流とビット線Ｒ１−Ｒ３の一つからの電流を比較してフラッシュメモリ装置１００のデータ出力を発生する。
【発明の概要】
【０００３】
本発明は、フラッシュメモリのセンス増幅モジュールの効率を向上させる複数のフラッシュメモリ装置を提供する。
【０００４】
本発明は、少なくとも１つのフラッシュメモリアレイブロック及びセンス増幅モジュールを備えるフラッシュメモリ装置を提供する。フラッシュメモリアレイブロックはＮ個の記憶列、Ｎ個のリファレンスワード線セルユニット及び１つのリファレンス記憶列を備える。記憶列の各々は直列に結合された複数のメモリセルを備え、各メモリセルはワード線及びビット線にそれぞれ結合され、ここでＮは正の整数である。リファレンスワード線セルユニットの各々は記憶列の各々内に配置され、各リファレンスワード線セルユニットは対応する記憶列内のメモリセルに結合され、更にリファレンスワード線セルユニットはリファレンスワード線及びダミーワード線に結合される。リファレンス記憶列は記憶列に隣接して配置され、リファレンス記憶列は直列に結合された複数のリファレンスビット線セルを備え、これらのリファレンスビット線セルはワード線、リファレンスワード線及びダミーワード線に結合され、リファレンスワード線に結合されたリファレンスビット線セルの一つがリファレンスビット線に結合される。センス増幅モジュールはビット線の一つからの電流と対応するリファレンスビット線からの電流とを比較して少なくとも一つの検出結果を発生する。
【０００５】
本発明は複数のフラッシュメモリアレイブロック及びセンス増幅モジュールを備える別のフラッシュメモリ装置を提供する。フラッシュメモリアレイブロックの各々はＮ個の記憶列、Ｎ個のリファレンスワード線セルユニット及び第１及び第２つのリファレンス記憶列を備える。記憶列の各々は直列に結合された複数のメモリセルを備え、各メモリセルはワード線及びビット線にそれぞれ結合され、ここでＮは正の整数である。各リファレンスワード線セルユニットは各記憶列内に配置され、各リファレンスワード線セルは対応する記憶列内のメモリセルに結合され、更にリファレンスワード線セルユニットは第１及び第２のリファレンスワード線に結合される。第１及び第２のリファレンス記憶列は記憶列に隣接して配置され、第１及び第２のリファレンス記憶列の各々は直列に結合された複数のリファレンスビット線セルを備え、第１のリファレンス記憶列内のリファレンスビット線セルはワード線及び第１のリファレンスワード線にそれぞれ結合され、第２のリファレンス記憶列内のリファレンスビット線セルはワード線及び第２のリファレンスワード線にそれぞれ結合され、第１及び第２のリファレンスワード線に結合された第１及び第２のリファレンス記憶列のリファレンスビット線セルの一つが第１及び第２のリファレンスビット線にそれぞれ結合される。センス増幅モジュールはビット線の一つ及び／又は対応する第１及び第２のリファレンスビット線からの電流を比較して少なくとも一つの検出結果を発生する。
【０００６】
従って、本出願は少なくとも一つのリファレンス電流をリファレンスビット線に発生する少なくとも一つのリファレンス記憶列を提供するものである。センス増幅モジュールはビット線の一つからの電流と対応するリファレンスビット線からの電流とを比較することによって少なくとも一つの検出結果を発生する。即ち、リファレンスビット線の電流はフラッシュメモリ装置のプロセス変動に従って変化する。よって、本出願に開示されるフラッシュメモリ装置のセンス増幅モジュールに対して広いリファレンス電流範囲を設定する必要はない。
【発明が解決しようとする課題】
【０００７】
フラッシュメモリの読み出し動作時に、読み出されるビット線の電流がリファレンス値と比較される。プロセスパラメータは異なるウェハごとに変化するので、リファレンス値を決定することは難しい。換言すれば、従来のフラッシュメモリには広範囲の基準値が必要とされる。
【課題を解決するための手段】
【０００８】
リファレンスワード線を備えたフラッシュメモリ装置が提供される。このフラッシュメモリ装置はリファレンスビット線に少なくとも一つのリファレンス電流を発生する少なくとも一つのリファレンス記憶列を備える。センス増幅モジュールはビット線の一つからの電流と対応するリファレンスビット線からの電流とを比較することによって少なくとも一つの検出結果を発生する。
【０００９】
（発明の効果）
リファレンスビット線の電流はフラッシュメモリ装置のプロセス変動に従って変化するため、本出願に開示されるフラッシュメモリ装置のセンス増幅モジュール対して広いリファレンス電流範囲を設定する必要はなく、フラッシュメモリ装置の性能が向上する。
【図面の簡単な説明】
【００１０】
【図１】従来のフラッシュメモリ装置１００の回路図である。
【図２】本発明の一実施例によるフラッシュメモリ装置２００の回路図である。
【図３】本発明の別の実施例によるフラッシュメモリ装置３００の回路図である。
【図４】複数の選択回路の回路図である。
【図５Ａ】本発明の一実施例によるセンス増幅モジュール５００のブロック図である。
【図５Ｂ】本発明の一実施例によるセンス増幅回路５１０のブロック図である。
【図５Ｃ】本発明の一実施例によるセンス増幅回路５１０の回路図である。
【図５Ｄ】本発明の一実施例によるセンス増幅回路５１０の別の回路図である。
【発明を実施するための形態】
【００１１】
添付図面に例示されている本発明の好適実施例について以下に詳細に説明する。図面及び明細書では同一もしくは同等の部分を示すために可能な限り同じ参照符号を使用している。
【００１２】
図２を参照すると、図２は本発明の一実施例によるフラッシュメモリ装置２００の回路図である。フラッシュメモリ装置２００は、少なくとも１つのフラッシュメモリアレイブロックＩＯ１−ＩＯＰ及びセンス増幅モジュール２３０を含む。フラッシュメモリアレイブロックの各々、例えばフラッシュメモリアレイブロックＩＯ１はＮ個の記憶列ＳＣ１、Ｎ個のリファレンスワード線セルユニットＲＷＣＮ及び１つのリファレンス記憶列ＲＳＣ１を含み、ここでＮは正の整数である（図２ではＮは１に等しい）。記憶列ＳＣ１は直列に結合された複数のメモリセルを含み、これらのメモリセルはワード線ＺＷＬ０−ＺＷＬ１２７にそれぞれ結合され、これらのメモリセルはビット線ＢＬ０−ＢＬ１２７にもそれぞれ結合される。ここで、記憶列ＳＣ１は複数のトランジスタＭ０−Ｍ１２７及び不揮発性メモリ（ＮＶＭ）トランジスタＭＦ０−ＭＦ１２７を含むことに注意されたい。トランジスタＭ０−Ｍ１２７の各々及びＮＶＭトランジスタＭＦ０−ＭＦ１２７の各々は記憶列ＳＣ１内に交互に配置され、連続配置されたトランジスタＭ０−Ｍ１２７の一つとＮＶＭトランジスタＭＦ０−ＭＦ１２７の一つがメモリセルを構成する。例えば、トランジスタＭ１２７とＮＶＭトランジスタＭＦ１２７が記憶列ＳＣ１のメモリセルの一つを構成する。
【００１３】
トランジスタＭ０−Ｍ１２７のゲートは、フラッシュメモリ装置２００が埋め込まれるチップ内のワード線ＺＷＬ０−ＺＷＬ１２７にそれぞれ結合される。更に、ＮＶＭトランジスタの制御端は制御線ＺＣＬ０−ＺＣＬ１２７にそれぞれ結合される。更に、リファレンスワード線セルユニットＲＷＣＮは記憶列ＳＣ１内に配置され、リファレンスワード線セルユニットＲＷＣＮは対応する記憶列ＳＣ１内の記憶セルに結合され、リファレンスワード線セルユニットＲＷＣＮは更にリファレンスワード線ＲＥＦＺＷＬ及びダミーワード線ＤＭＺＷＬに結合される。
【００１４】
例えば、トランジスタＭ１２７及びＮＶＭトランジスタＭＦ１２７を備えるメモリセルにおいては、トランジスタＭ１２７の第１の端はソース線ＳＬ１２７に結合され、制御端はワード線ＺＷＬ１２７に結合され、トランジスタＭ１２７の第２の端はＮＶＭトランジスタＭＦ１２７の第１の端に結合される。ＮＶＭトランジスタＭＦ１２７の制御端は制御線ＺＣＬ１２７に結合され、ＮＶＭトランジスタＭＦ１２７の第２の端はビット線ＢＬ１２７及び次のメモリセルのＮＶＭトランジスタＭＦ１２６に結合される。
【００１５】
本実施例では、リファレンスワード線セルユニットＲＷＣＮは、リファレンストランジスタＭＡ１、ダミートランジスタＭＡ２、ＮＶＭトランジスタＭＦＡ１及びダミーＮＶＭトランジスタＭＦＡ２を含む。リファレンスセルはリファレンストランジスタＭＡ１及びＮＶＭトランジスタＭＦＡ１により構成され、ダミーセルはリファレンストランジスタＭＡ２及びＮＶＭトランジスタＭＦＡ２により構成される。リファレンストランジスタＭＡ１の第１の端はソース線ＳＲＥＦに結合され、リファレンストランジスタＭＡ１の制御端はリファレンスワード線ＲＥＦＺＷＬに結合され、リファレンストランジスタＭＡ１の第２の端はリファレンスＮＶＭトランジスタＭＦＡ１の第１の端に結合される。リファレンスＮＶＭトランジスタＭＦＡ１の制御端はリファレンス制御線ＲＥＦＺＣＬに結合され、リファレンスＮＶＭトランジスタＭＦＡ１の第２の端はダミーＮＶＭトランジスタＭＦＡ２の第１の端に結合される。更に、ダミーＮＶＭトランジスタＭＦＡ２の制御端はダミー制御線ＤＭＺＣＬに結合され、ダミーＮＶＭトランジスタＭＦＡ２の第２の端はダミートランジスタＭＡ２の第１の端に結合される。ダミートランジスタＭＡ２の制御端はダミーワード線ＤＭＺＷＬに結合され、ダミートランジスタＭＡ２の第２の端はダミーソース線ＳＤＭＹに結合される。
【００１６】
いくつかの実施例においては、ビット線ＢＬ０−ＢＬ１２７もリファレンスＶＮＭトランジスタＭＦＡ１とダミーＮＶＭトランジスタＭＦＡ２の結合端子に結合することができる。
【００１７】
他方、リファレンス記憶列ＲＳＣ１は記憶列ＳＣ１に隣接して配置される。リファレンス記憶列ＲＳＣ１は直列に結合されたリファレンスビット線セルを含む。リファレンスビット線セルはワード線ＺＷＬ０−ＺＷＬ１２７、リファレンスワード線ＲＥＦＺＷＬ及びダミーワード線ＤＭＺＷＬに結合される。リファレンスワード線ＲＥＦＺＷＬに結合されたリファレンスビット線セルの一つがリファレンスビット線ＲＢＬ１に結合される。
【００１８】
リファレンス記憶列ＲＳＣ１は、複数のビット線リファレンストランジスタＭＲ０−ＭＲ１２７及びＭＡＲ１−ＭＡＲ２とビット線リファレンスＮＶＭトランジスタＭＦＲ０−ＭＦＲ１２７及びＭＲＦＡ１−ＭＲＦＡ２を含む。リファレンス記憶列ＲＳＣ１内のリファレンスビット線セルの各々は、ビット線リファレンストランジスタＭＲ０−ＭＲ１２７及びＭＡＲ１−ＭＡＲ２の各々と対応するビット線リファレンスＮＶＭトランジスタとによって構成される。例えば、図２では、ビット線リファレンストランジスタＭＲ０とビット線ＮＶＭトランジスタＭＲＦ０がリファレンス記憶列ＲＳＣ１内のリファレンスビット線セルの一つを構成する。
【００１９】
リファレンス記憶列ＲＳＣ１において、リファレンスビット線ＲＢＬ１はリファレンスワード線ＲＥＦＺＷＬに結合されたリファレンスビット線セルに結合される。即ち、ビット線リファレンスＮＶＭトランジスタＭＲＦＡ１及びビット線リファレンストランジスタＭＡＲ１を含むリファレンスビット線セルがリファレンスビット線ＲＢＬ１に結合される。リファレンスビット線ＲＢＬ１は、ダミー制御線ＤＭＺＣＬ及びダミーワード線ＤＭＺＷＬにそれぞれ結合されたリファレンスビット線ＮＶＭトランジスタＭＲＦＡ２及びリファレンスビット線トランジスタＭＡＲ２を含むリファレンスビット線セルにも結合される。
【００２０】
センス増幅モジュール２３０がビット線ＢＬ０−ＢＬ１２７及びリファレンスビット線ＲＢＬ１に結合される。センス増幅モジュール２３０はビット線ＢＬ０−ＢＬ１２７の一つからの電流と、対応するリファレンスビット線ＲＢＬ１からの電流とを比較して少なくとも一つの検出結果ＤＯＵＴを発生する。
【００２１】
一実施例では、フラッシュメモリ装置がデータ読み出しモードで動作するとき、リファレンス制御線ＲＥＦＺＣＬの電圧レベルは２．０Ｖにセットし、制御線ＺＣＬ０−ＺＣＬ１２７の電圧レベルは２．８Ｖにセットすることができる。その結果、リファレンスビット線ＲＢＬ１に電流が発生し、その電流レベルは１０μＡにすることができる。フラッシュメモリブロックＩＯ１内のメモリセルの各々から読み出されるデータは、ビット線ＢＬ０−ＢＬ１２７の各々の電流とリファレンスビット線ＲＢＬ１の電流とを比較することによって決定することができる。例えば、ビット線ＢＬ０の電流がリファレンスビット線ＲＢＬ１の電流より大きい場合、トランジスタＭ１２７及びＭＦ１２７からなるメモリセルに記憶されたデータは論理“０”である。逆に、ビット線ＢＬ０の電流がリファレンスビット線ＲＢＬ１の電流より小さい場合、トランジスタＭ１２７及びＭＦ１２７からなるメモリセルに記憶されたデータは論理“１”である。
【００２２】
フラッシュメモリ装置がプログラムモードで動作するとき、プログラムするために選択されたメモリセルに高電圧が供給される。リファレンス制御線ＲＥＦＺＣＬは２．０Ｖにセットし、制御線ＺＣＬ０の電圧レベルは４．３Ｖに設定することができる。プログラムモードが完了したかどうかはビット線ＢＬ０の電流とリファレンスビット線ＲＢＬ１の電流を比較することによって決定することができる。即ち、ビット線ＢＬ０の電流がリファレンスビット線ＲＢＬ１の電流より小さいとき、プログラムモードは継続であり、ビット線ＢＬ０の電流がリファレンスビット線ＲＢＬ１の電流より大きいとき、プログラムモードは完了である。
【００２３】
フラッシュメモリ装置が消去モードで動作するとき、フラッシュメモリブロックＩＯ１−ＩＯＰの少なくとも一つに高電圧が供給される。リファレンス制御線ＲＥＦＺＣＬの電圧レベルは２．０Ｖにセットし、制御線ＺＣＬ０−ＺＣＬ１２７の電圧レベルは２．０Ｖにセットすることができる。消去モードが完了したかどうかはビット線ＢＬ０−ＢＬ１２７の各々の電流とリファレンスビット線ＲＢＬ１の電流を比較することによって決定することができる。即ち、ビット線ＢＬ０−ＢＬ１２７の各々の電流がリファレンスビット線ＲＢＬ１の電流より大きいとき、消去モードは継続であり、ビット線ＢＬ０−ＢＬ１２７の各々の電流がリファレンスビット線ＲＢＬ１の電流より小さいとき、消去モードは完了である。
【００２４】
一実施例では、ダミーセルは消去状態に維持される。即ち、ダミートランジスタＭＡ２及びダミーＮＶＭトランジスタＭＦＡ２を含むダミーセルは消去状態に維持される。一実施例では、ダミーセル及びリファレンスセルの両方をそれぞれダミーワード線ＤＭＺＷＬ及びリファレンスワード線ＲＥＦＺＷＬ上の信号でターンオンすることができる。ダミーセル及びリファレンスセルの両方がターンオンされると、より高く安定な消去電流がリファレンスビット線ＲＢＬ１に得られる。例えば、リファレンスビット線ＲＢＬ１の電流レベルを２倍にすることができる。その結果、センス増幅モジュール２３０の検出能力を増大することができる。
【００２５】
図３を参照すると、図３は本発明の別の実施例によるフラッシュメモリ装置３００の回路図である。フラッシュメモリ装置３００は、複数のフラッシュメモリアレイブロックＩＯ１−ＩＯＰを含み、例えば、フラッシュメモリアレイブロックＩＯ１は記憶列ＳＣ１、リファレンスワード線セルユニットＲＷＣＮ、第１及び第２のリファレンス記憶列ＲＳＣ１及びＲＳＣ２及びセンス増幅モジュール３３０を含む。記憶列ＳＣ１は直列に結合された複数のメモリセルを含む。これらのメモリセルはワード線ＺＷＬ０−ＺＷＬ１２７及びビット線ＢＬ０−ＢＬ１２７にもそれぞれ結合される。リファレンスワードセルユニットＲＷＣＮは各記憶列ＳＣ１内に配置され、リファレンスワード線セルユニットＲＷＣＮは対応する記憶列ＳＣ１内の記憶セルに結合され、更にリファレンスワード線セルユニットＲＷＣＮは第１及び第２のリファレンスワード線ＲＥＦＺＷＬ１及びＲＥＦＺＷＬ２に結合される。第１及び第２のリファレンス記憶列ＲＳＣ１及びＲＳＣ２は記憶列ＳＣ１に隣接して配置される。第１及び第２のリファレンス記憶列ＲＳＣ１及びＲＳＣ２の各々は直列に結合された複数のリファレンスビット線セルを含み、第１のリファレンス記憶列ＲＳＣ１内のリファレンスビット線セルはワード線ＺＷＬ０−ＺＷＬ１２７及び第１のリファレンスワード線ＲＥＦＺＷＬ１にそれぞれ結合される。第２のリファレンス記憶列ＲＳＣ２内のリファレンスビット線セルはワード線ＺＷＬ０−ＺＷＬ１２７及び第２のリファレンスワード線ＲＥＦＺＷＬ２にそれぞれ結合される。第１及び第２のリファレンスワード線ＲＥＦＷＺＬ１及びＲＥＦＺＷＬ２に結合された第１及び第２のリファレンス記憶列ＲＳＣ１及びＲＳＣ２のリファレンスビット線セルの一つが第１及び第２のリファレンスビット線ＲＢＬＯ１及びＲＢＬＥ１にそれぞれ結合される。
【００２６】
第１のリファレンス記憶列ＲＳＣ１は複数のメモリセルを含み、これらのメモリセルはトランジスタＭＲ０１−ＭＲ１２７１及びＮＶＭトランジスタＭＦＲ０１−ＭＦＲ１２７１からなる。第２のリファレンス記憶列ＲＳＣ２は複数のメモリセルを含み、これらのメモリセルはトランジスタＭＲ０２−ＭＲ１２７２及びＮＶＭトランジスタＭＦＲ０２−ＭＦＲ１２７２からなる。
【００２７】
ここでは、第１のリファレンス記憶列ＲＳＣ１はリファレンストランジスタＭＡＲ１１及びＭＡＲ１２及びリファレンスＮＶＭトランジスタＭＲＦＡ１１及びＭＲＦＡ１２を含むことに注意されたい。第２のリファレンス記憶列ＲＳＣ２はリファレンストランジスタＭＡＲ２１及びＭＡＲ２２及びリファレンスＮＶＭトランジスタＭＲＦＡ２１及びＭＲＦＡ２２を含む。リファレンスＮＶＭトランジスタＭＲＦＡ１１及びＭＲＦＡ１２の接続端が更に第１のリファレンスビット線ＲＢＬＯ１に結合され、リファレンスＮＶＭトランジスタＭＲＦＡ２１及びＭＲＦＡ２２の接続端が更に第２のリファレンスビット線ＲＢＬＥ１に結合される。リファレンストランジスタＭＡＲ１１及びリファレンスＮＶＭトランジスタＭＲＦＡ１１のゲートが第１のリファレンスワード線ＲＥＦＺＷＬ１及び第１のリファレンス制御線ＲＥＦＺＣＬ１にそれぞれ結合される。第２のリファレンスワード線ＲＥＦＺＷＬ２及び第２のリファレンス制御線ＲＥＦＺＣＬ２がリファレンストランジスタＭＡＲ１２及びリファレンスＮＶＭトランジスタＭＲＦＡ１２のゲートにそれぞれ結合される。反対に、リファレンストランジスタＭＡＲ２２及びリファレンスＮＶＭトランジスタＭＲＦＡ２２のゲートが第２のリファレンスワード線ＲＥＦＺＷＬ２及び第２のリファレンス制御線ＲＥＦＺＣＬ２にそれぞれ結合される。第１のリファレンスワード線ＲＥＦＺＷＬ１及び第１のリファレンス制御線ＲＥＦＺＣＬ１がリファレンストランジスタＭＡＲ２１及びリファレンスＮＶＭトランジスタＭＲＦＡ２１のゲートにそれぞれ結合される。
【００２８】
センス増幅モジュール３３０はビット線の一つからの電流と対応する第１及び第２のリファレンスビット線ＲＢＬＯ１及び／又はＲＢＬＥ１からの電流とを比較して少なくとも一つの検出結果ＤＯＵＴを発生する。
【００２９】
この実施例では、第１及び第２のリファレンス記憶列ＲＳＣ１及びＲＳＣ２の一つの列内のビット線セルが選択されたセンス増幅モジュール３３０に接続され、第１及び第２のリファレンス記憶列ＲＳＣ１及びＲＳＣ２の他の列はセンス増幅モジュール３３０から絶縁される。本例では、センス増幅モジュール３３０に接続するように選択されたリファレンスビット線セルがリファレンスセルを構成し、センス増幅モジュール３３０から絶縁されるリファレンスビット線セルがダミーセルを構成するようにする。
【００３０】
図３及び図４を参照すると、図４は複数の選択回路の回路図である。これらの選択回路はトランジスタスイッチＳＷ１−ＳＷＲで構成される。選択回路ＳＷ１−ＳＷＲはフラッシュメモリアレイブロックＩＯ１−ＩＯＰとセンス増幅モジュール３３０との間に結合される。選択回路ＳＷ１−ＳＷＲは選択ゲート制御信号ＲＳＧ［０：１］により制御され、選択回路ＳＷ１−ＳＷＲの各々は、選択ゲート制御信号ＲＳＧ［０：１］に従って、対応する第１及び／又は第２のリファレンスビット線ＲＢＬＯ１−ＲＢＬＯＱ及びＲＢＬＥ１−ＲＢＬＥＱの電流をセンス増幅モジュール３３０に輸送するか否かを決定する。この実施例では、選択ゲート制御信号ＲＳＧ［０：１］は２ビットのディジタル信号である。選択ゲート制御信号ＲＳＧ［０：１］の１ビットは選択回路ＳＷ１−ＳＷＲの奇数番に配置された選択回路ＳＷ１，ＳＷ３，．．．を制御するために使用され、選択ゲート制御信号ＲＳＧ［０：１］の他のビットは選択回路ＳＷ１−ＳＷＲの偶数番に配置された選択回路ＳＷ２，ＳＷ４，．．．を制御するために使用される。
【００３１】
例えば、選択回路ＳＷ１は選択ゲート制御信号ＲＳＧ［０］で制御され、選択回路ＳＷ２は選択ゲート制御信号ＲＳＧ［１］で制御される。選択回路ＳＷ１及びＳＷ２のターンオン又はターンオフ状態は相違させても同一にしてもよい。
【００３２】
図５Ａを参照すると、図５Ａは本発明の一実施例によるセンス増幅モジュール５００のブロック図である。センス増幅モジュール５００は一つ以上のセンス増幅回路５１０−５Ｐ０を含む。センス増幅回路５１０−５Ｐ０の各々はフラッシュメモリアレイブロックＩＯ１−ＩＯＰの各々に結合され、対応するフラッシュメモリアレイブロックのビット線の一つ及びリファレンスビット線からの電流を受け取る。センス増幅回路５１０−５Ｐ０は選択されたビット線ＢＬＳ１−ＢＬＳＰ及びリファレンスビット線ＲＢＬ１−ＲＢＬＰからの電流をそれぞれ受け取り、比較して検出結果ＤＯＵＴ１−ＤＯＵＴＰをそれぞれ発生する。
【００３３】
図５Ｂを参照すると、図５Ｂは本発明の一実施例によるセンス増幅回路５１０のブロック図である。センス増幅回路５１０は電流−電圧変換器５１１及び比較器５１２を含む。電流−電圧変換器５１１は選択されたビット線ＢＬ１及びリファレンスビット線ＲＢＬ１の電流を受け取り、選択されたビット線ＢＬ１及びリファレンスビット線ＲＢＬ１に応じて第１及び第２の比較電圧ＶＣ１及びＶＣ２を発生する。比較器１２は電流−電圧変換器５１１に結合される。比較器５１２は第１及び第２の比較電圧ＶＣ１及びＶＣ２を比較して検出結果ＤＯＵＴ１を発生する。
【００３４】
図５Ｃを参照すると、図５Ｃは本発明の一実施例によるセンス増幅回路５１０の回路図である。電流−電圧変換器５１１はトランスミッションゲートＴＲ１及びＴＲ２、トランジスタスイッチＳＷＡ１及びＳＷＡ２、トランジスタＭＡ及びトランジスタＭＢを含む。トランジスタＭＡの第１の端はデータ線ＤＬからビット線の一つの電流を受け取り、トランジスタＭＡの第２の端はリファレンス接地電圧ＧＮＤに結合される。トランジスタＭＢの第１の端はリファレンスデータ線ＲＤＬからリファレンスビット線の電流を受け取り、トランジスタＭＢの第２の端はリファレンス接地電圧ＧＮＤに結合され、トランジスタＭＢの制御端は第１のトランジスタＭＡの制御端及びトランジスタＭＢの第１の端に結合される。
【００３５】
比較電圧ＶＣ１及びＶＣ２はトランジスタＭＡ及びＭＢの第１の端にそれぞれ発生される。比較電圧ＶＣ１及びＶＣ２は比較器５１２に供給される。更に、データ線ＤＬは対応するフラッシュメモリアレイブロックのビット線の一つに結合され、リファレンスデータ線ＲＤＬは対応するフラッシュメモリアレイブロックのリファレンスビット線に結合される。トランジスタスイッチＳＷＡ１はデータ線ＤＬとトランジスタＭＡとの間の接続をターンオン又はオフするように構成され、トランジスタスイッチＳＷＡ２はリファレンスデータ線ＲＤＬとトランジスタＭＢとの間の接続をターンオン又はオフするように構成される。トランスミッションゲートＴＲ１はデータ線ＤＬ及びリファレンスデータ線ＲＤＬを等化するよう構成され、トランスミッションゲートＴＲ２はトランジスタＭＡ及びＭＢの第１の端を等化するよう構成される。
【００３６】
図５Ｄを参照すると、図５Ｄは本発明の一実施例によるセンス増幅回路５１０の別の回路図である。この実施例では、トランジスタＭＡ及びＭＢの接続関係が図５Ｃの実施例と相違する。図５Ｄでは、トランジスタＭＡ及びＭＢはそれぞれダイオード接続トランジスタとして構成される。即ち、トランジスタＭＡの第１の端及び制御端が相互接続され、トランジスタＭＢの第１の端及び制御端が相互接続される。トランジスタＭＡ及びＭＢにより構成されたダイオードのカソードはリファレンス接地ＧＮＤに結合され、トランジスタＭＡ及びＭＢにより構成されたダイオードのアノードが第１及び第２の比較電圧をそれぞれ発生する。
【００３７】
（産業上の利用可能性）
開示の実施例によるフラッシュメモリ装置は従来のフラッシュメモリ装置に代えて使用することができ、大きな範囲のリファレンス値を必要としない。実施例によるフラッシュメモリ装置のリファレンス値はリファレンスワード線セルユニットによって発生されるリファレンス電流によって与えられ、プロセス変化を無視できる。よって、フラッシュメモリ装置の効率が向上する。
【符号の説明】
【００３８】
１００，２００：フラッシュメモリ装置
１１０：リファレンス線制御回路
１２０：Ｘデコーダ
Ｍ１１−Ｍｍ３：メモリセル
Ｒ１１−Ｒｍ３：リファレンスセル
Ｂ１−Ｂ３：ビット線
Ｒ１−Ｒ３：リファレンスビット線
ＩＯ１−ＩＯＰ：フラッシュメモリアレイブロック
２３０：センス増幅モジュール
ＳＣ１：記憶列
ＲＷＣＮ：リファレンスワード線セルユニット
ＲＳＣ１，ＲＳＣ２：リファレンス記憶列
ＺＷＬ０−ＺＷＬ１２７：ワード線
ＢＬ０−ＢＬ１２７：ビット線
ＭＦ０−ＭＦ１２７：不揮発性メモリ（ＮＶＭ）トランジスタ
Ｍ０−Ｍ１２７：トランジスタ
ＲＥＦＺＷＬ，ＲＥＦＡＷＬ１，ＲＥＦＺＥＬ２：リファレンスワード線
ＤＭＺＷＬ：ダミーワード線
ＳＬ１２７：ソース線
ＺＣＬ０−ＺＣＬ１２７：制御線
ＭＡ１：リファレンストランジスタ
ＭＡ２：ダミートランジスタ
ＭＦＡ１：ＮＶＭトランジスタ
ＭＦＡ２：ダミーＮＶＭトランジスタ
ＲＥＦＺＣＬ：リファレンス制御線
ＤＭＺＣＬ：ダミー制御線
ＤＭＺＷＬ：ダミーワード線
ＳＤＭＹ：ダミーソース線
ＭＲ０−ＭＲ１２７，ＭＡＲ１−ＭＲＡ２，ＭＲ０１−ＭＲ１２７１，ＭＲ０２−ＭＲ１２７２，ＭＡＲ１１−ＭＡＲ２１，ＭＡＲ１２−ＭＲＡ２２：リファレンストランジスタ
ＭＲＦ０−ＭＲＦ１２７，ＭＲＦＡＩ−ＭＲＦＡ２，ＭＦＲ０２−ＭＲＦ１２７１，ｍＲＦＡ１１、ＭＲＦＡ１２，ＭＲＦＡ２１，ＭＲＦＡ２２：リファレンスＮＶＭトランジスタ
ＲＢＬ１−ＲＢＬＰ：リファレンスビット線
ＤＯＵＴ：検出結果
ＲＢＬＯ１−ＲＢＬＥ１：リファレンスビット線
ＳＷ１−ＳＷＲ：選択回路
５００：センス増幅モジュール
５１０−５Ｐ０：センス増幅回路
ＢＬＳ１−ＭＬＳＰ：選択されたビット線
ＤＯＵＴ１−ＤＯＵＴＰ：検出結果
５１１：電流−電圧変換器
５１２：比較器
ＶＣ１，ＶＣ２：比較電圧
ＴＲ１，ＴＲ２：トランスミッションゲート
ＳＷＡ１，ＳＷＡ２：トランジスタスイッチ
ＭＡ，ＭＢ：トランジスタ
【図１】
2014059923.tif 000003
【図２】
2014059923.tif 000004
【図３】
2014059923.tif 000005
【図４】
2014059923.tif 000006
【図５Ａ】
2014059923.tif 000007
【図５Ｂ】
2014059923.tif 000008
【図５Ｃ】
2014059923.tif 000009
【図５Ｄ】
2014059923.tif 000010
【手続補正書】
【提出日】平成26年1月6日(2014.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのフラッシュメモリアレイブロックを備え、
前記フラッシュメモリアレイブロックは、Ｎ個の記憶列、Ｎ個のリファレンスワード線セルユニット、リファレンス記憶列及びセンス増幅モジュールを備え、
前記Ｎ個の記憶列の各々は直列に結合された複数のメモリセルを備え、各メモリセルはワード線及びビット線にそれぞれ結合され、ここでＮは正の整数であり、
前記Ｎ個のリファレンスワード線セルユニットの各々は前記記憶列の各々内に配置され、前記リファレンスワード線セルユニットの各々は前記ビット線を介して対応する前記記憶列内の前記メモリセルに結合され、前記リファレンスワード線セルユニットは更にリファレンスワード線、ダミーワード線及びリファレンス制御線に結合され、
前記リファレンス記憶列は前記記憶列に隣接して配置され、前記リファレンス記憶列は直列に結合された複数のリファレンスビット線セルを備え、前記リファレンスビット線セルは前記ワード線、前記リファレンスワード線及び前記ダミーワード線に結合され、前記リファレンスワード線に結合された前記リファレンスビット線セルの一つがリファレンスビット線に結合され、
前記リファレンス制御線の電圧を特定電圧にセットするとき、前記リファレンスビット線の電流が第１の電流値と第２の電流値の間にあるようにさせ、ここでは、前記第１の電流値は第１の論理データが保存される前記メモリセルと対応する前記ビット線を流れる電流であり、前記第２の電流値は第２の論理データが保存される前記メモリセルと対応する前記ビット線を流れる電流であり、
前記センス増幅モジュールは前記ビット線の一つからの電流と対応する前記リファレンスビット線からの電流とを比較して少なくとも一つの検出結果を発生し、
前記メモリセルの各々は、
第１の端、第２の端及び制御端を有するトランジスタを備え、前記トランジスタの第１の端がソース線に結合され、前記制御端が対応する前記ワード線に結合され、且つ
第１の端、第２の端及び制御端を有するＮＶＭトランジスタを備え、前記ＮＶＭトランジスタの第１の端が前記トランジスタの第２の端に結合され、前記ＮＶＭトランジスタの制御端が制御線に結合され、前記ＮＶＭトランジスタの第２の端が対応する前記ビット線に結合されている、ことを特徴とするフラッシュメモリ装置。
【請求項２】
前記リファレンスワード線セルユニットの各々は、
前記ビット線を介して前記メモリセルの一つに結合され且つ前記リファレンスワード線に結合されたリファレンスセル、及び
前記リファレンスセル及び前記ビット線を介して前記メモリセルの他の一つに結合され且つダミーワード線に結合されたダミーセルを備える、
請求項１記載のフラッシュメモリ装置。
【請求項３】
前記リファレンスセルは、
第１の端、第２の端及び制御端を有し、前記第１の端がリファレンスソース線に結合され、前記制御端が前記リファレンスワード線に結合されたリファレンストランジスタ、及び
第１の端、第２の端及び制御端を有するリファレンス不揮発性メモリ（ＮＶＭ）トランジスタを備え、
前記リファレンスＮＶＭトランジスタの第１の端が前記リファレンストランジスタの前記第２の端に結合され、前記リファレンスＮＶＭトランジスタの制御端がリファレンス制御線に結合され、前記リファレンスＮＶＭトランジスタの第２の端が対応する前記ダミーセルに結合されている、
請求項２記載のフラッシュメモリ装置。
【請求項４】
前記ダミーセルは、
第１の端、第２の端及び制御端を有するダミーＮＶＭトランジスタを備え、前記ダミーＮＶＭトランジスタの第１の端が前記リファレンスＮＶＭトランジスタの第２の端に結合され、前記ダミーＮＶＭトランジスタの制御端がダミー制御線に結合され、且つ
第１の端、第２の端及び制御端を有するダミートランジスタを備え、前記ダミートランジスタの第１の端が前記ダミーＮＶＭトランジスタの第２の端に結合され、前記ダミートランジスタの第２の端がダミーソース線に結合され、前記ダミートランジスタの制御端が前記ダミーワード線に結合されている、
請求項２記載のフラッシュメモリ装置。
【請求項５】
前記ダミーセルは消去状態に維持される、請求項２記載のフラッシュメモリ装置。
【請求項６】
前記センス増幅モジュールは、
少なくとも一つのセンス増幅回路を備え、前記センス増幅回路は、
前記ビット線の一つ及び前記リファレンスビット線の電流を受け取り、前記ビット線の一つ及び前記リファレンスビット線の電流に応じて第１及び第２の比較電圧をそれぞれ発生する電流−電圧変換器、及び
前記電流−電圧変換器に結合され、前記第１及び第２の比較電圧を比較して検出結果を発生する比較器を備える、
請求項１記載のフラッシュメモリ装置。
【請求項７】
前記電流−電圧変換器は、
第１の端、第２の端及び制御端を有する第１のトランジスタを備え、前記第１のトランジスタの第１の端が前記ビット線の一つの電流を受け取り、前記第１のトランジスタの第２の端がリファレンス接地電圧に結合され、且つ
第１の端、第２の端及び制御端を有する第２のトランジスタを備え、前記第２のトランジスタの第１の端が前記リファレンスビット線の電流を受け取り、前記第２のトランジスタの第２の端がリファレンス接地電圧に結合され、前記第２のトランジスタの制御端が前記第１のトランジスタの制御端及び前記第２のトランジスタの第１の端に結合され、
前記第１及び第２の比較電圧が前記第１及び第２のトランジスタの第１の端にそれぞれ発生される、
請求項６記載のフラッシュメモリ装置。
【請求項８】
前記電流−電圧変換器は、
アノードが前記ビット線の一つの電流を受け取り、カソードがリファレンス接地電圧に結合された第１のダイオード、及び
アノードが前記リファレンスビット線の電流を受け取り、カソードが前記リファレンス接地電圧に結合された第２のダイオードを備え、
前記第１及び第２の比較電圧が前記第１及び第２のダイオードのアノードにそれぞれ発生される、
請求項６記載のフラッシュメモリ装置。
【請求項９】
前記第１のダイオードは第１のダイオード接続トランジスタであり、前記第２のダイオードは第２のダイオード接続トランジスタである、請求項８記載のフラッシュメモリ装置。
【請求項１０】
複数のフラッシュメモリアレイブロックを備え、
前記フラッシュメモリアレイブロックの各々は、Ｎ個の記憶列、Ｎ個のリファレンスワード線セルユニット、第１及び第２のリファレンス記憶列及びセンス増幅モジュールを備え、
前記Ｎ個の記憶列の各々は直列に結合された複数のメモリセルを備え、各メモリセルはワード線及びビット線にそれぞれ結合され、ここでＮは正の整数であり、
前記Ｎ個のリファレンスワード線セルユニットの各々は前記記憶列の各々内に配置され、前記リファレンスワード線セルユニットの各々は前記ビット線を介して対応する前記記憶列内の前記メモリセルに結合され、前記リファレンスワード線セルユニットは更に第１のリファレンスワード線及び第２のリファレンスワード線に結合され、
前記第１及び第２のリファレンス記憶列は前記記憶列に隣接して配置され、前記第１及び第２のリファレンス記憶列の各々は直列に結合された複数のリファレンスビット線セルを備え、前記第１のリファレンス記憶列内の前記リファレンスビット線セルは前記ワード線及び前記第１のリファレンスワード線にそれぞれ結合され、前記第２のリファレンス記憶列内の前記リファレンスビット線セルは前記ワード線及び前記第２のリファレンスワード線にそれぞれ結合され、前記第１及び第２のリファレンスワード線に結合された前記第１および第２のリファレンス記憶列のリファレンスビット線セルは第１及び第２のリファレンスビット線に結合され、
前記センス増幅モジュールは前記ビット線の一つからの電流と対応する第１及び／又は第２のリファレンスビット線からの電流とを比較して少なくとも一つの検出結果を発生し、
前記メモリセルの各々は、
第１の端、第２の端及び制御端を有するトランジスタを備え、前記トランジスタの第１の端がソース線に結合され、前記制御端が対応する第１のワード線に結合され、且つ
第１の端、第２の端及び制御端を有するＮＶＭトランジスタを備え、前記ＮＶＭトランジスタの第１の端が前記トランジスタの第２の端に結合され、前記ＮＶＭトランジスタの制御端が制御線に結合され、前記ＮＶＭトランジスタの第２の端が対応する前記ビット線に結合されている、
ことを特徴とするフラッシュメモリ装置。
【請求項１１】
前記フラッシュメモリアレイブロックと前記センス増幅モジュールとの間に結合され、選択ゲート接続信号により制御される複数の選択回路を更に備え、前記選択回路の各々は前記選択ゲート接続信号に応じて前記第１及び／又は第２のリファレンスビット線の電流を前記センス増幅モジュールに輸送するか否かを決定する、
請求項１０記載のフラッシュメモリ装置。
【請求項１２】
前記リファレンスワード線セルユニットの各々は、
前記ビット線を介して前記メモリセルの一つに結合され且つ前記第１のリファレンスワード線に結合されたリファレンスセル、及び
前記リファレンスセル及び前記ビット線を介して前記メモリセルの他の一つに結合され且つ前記第２のリファレンスワード線に結合されたダミーセルを備える、
請求項１０記載のフラッシュメモリ装置。
【請求項１３】
前記リファレンスセルは、
第１の端、第２の端及び制御端を有し、前記第１の端がリファレンスソース線に結合され、前記制御端が前記第１のリファレンスワード線に結合されたリファレンストランジスタ、及び
第１の端、第２の端及び制御端を有するリファレンス不揮発性メモリ（ＮＶＭ）トランジスタを備え、
前記リファレンスＮＶＭトランジスタの第１の端が前記リファレンストランジスタの第２の端に結合され、前記リファレンスＮＶＭトランジスタの制御端が第１のリファレンス制御線に結合され、前記リファレンスＮＶＭトランジスタの第２の端が対応する前記ダミーセルに結合されている、
請求項１２記載のフラッシュメモリ装置。
【請求項１４】
前記ダミーセルは、
第１の端、第２の端及び制御端を有するダミーＮＶＭトランジスタを備え、前記ダミーＮＶＭトランジスタの第１の端が前記リファレンスＮＶＭトランジスタの第２の端に結合され、前記ダミーＮＶＭトランジスタの制御端が第２のリファレンス制御線に結合され、且つ
第１の端、第２の端及び制御端を有するダミートランジスタを備え、前記ダミートランジスタの第１の端が前記ダミーＮＶＭトランジスタの第２の端に結合され、前記ダミートランジスタの第２の端がダミーソース線に結合され、前記ダミートランジスタの制御端が前記第２のリファレンスワード線に結合されている、
請求項１２記載のフラッシュメモリ装置。
【請求項１５】
前記センス増幅モジュールは、
少なくとも一つのセンス増幅回路を備え、前記センス増幅回路は、
前記ビット線の一つ及び前記第１及び第２のリファレンスビット線の電流を受け取り、前記ビット線の一つの電流及び前記第１及び第２のリファレンスビット線の少なくとも一つの電流に応じて第１及び第２の比較電圧をそれぞれ発生する電流−電圧変換器、及び
前記電流−電圧変換器に結合され、前記第１及び第２の比較電圧を比較して検出結果を発生する比較器を備える、
請求項１０記載のフラッシュメモリ装置。
【請求項１６】
前記電流−電圧変換器は、
第１の端、第２の端及び制御端を有する第１のトランジスタを備え、前記第１のトランジスタの第１の端が前記ビット線の一つの電流を受け取り、前記第１のトランジスタの第２の端がリファレンス接地電圧に結合され、且つ
第１の端、第２の端及び制御端を有する第２のトランジスタを備え、前記第２のトランジスタの第１の端が前記第１及び第２のリファレンスビット線の少なくとも一つの電流を受け取り、前記第２のトランジスタの第２の端がリファレンス接地電圧に結合され、前記第２のトランジスタの制御端が前記第１のトランジスタの制御端及び前記第２のトランジスタの第１の端に結合され、
前記第１及び第２の比較電圧が前記第１及び第２のトランジスタの第１の端にそれぞれ発生される、
請求項１５記載のフラッシュメモリ装置。
【請求項１７】
前記電流−電圧変換器は、
アノードが前記ビット線の一つの電流を受け取り、カソードがリファレンス接地電圧に結合された第１のダイオード、及び
アノードが前記第１及び第２のリファレンスビット線の少なくとも一つの電流を受け取り、カソードが前記リファレンス接地電圧に結合された第２のダイオードを備え、
前記第１及び第２の比較電圧が前記第１及び第２のダイオードのアノードにそれぞれ発生される、
請求項１５記載のフラッシュメモリ装置。
【外国語明細書】
2014059923000001.pdf