(57)【要約】【課題】エピタキシャル成長の負担を軽減可能な、スポットサイズ変換器を作製する方法を提供する。【解決手段】第１トレンチ溝２４が、第１１テラス部２５ｂと第１メサ部２３ｂとの間に位置する第１１溝部２４ｂを含む。第２トレンチ溝２９が、２１テラス部２７ｂと第１メサ部２３ｂとの間に位置する第２１溝部２６ｂを含む。導波路メサ部に結晶成長する工程において、第１１溝部２４ｂ及び第２１溝部２６ｂは絶縁体マスク４１で覆われていない。第１１溝部２４ｂ及び第２１溝部２６ｂの底及び側面が絶縁体マスク４１で覆わないけれども、半導体テラス２５、２７及び導波路メサ２３は共に半導体積層１１から作製されるので、同じ高さにある。半導体テラス２５、２７上で消費されない原料は半導体テラス２５、２７上のマスク４１の表面に沿って移動し、同じ高さの導波路メサ２３上に到達する。【選択図】図１１
2014220413.tif 000002
【特許請求の範囲】
【請求項１】
スポットサイズ変換器を作製する方法であって、
第１１テラス部、第１２テラス部、第１３テラス部及び第１４テラス部を有する第１半導体テラスと、第２１テラス部、第２２テラス部、第２３テラス部及び第２４テラス部を有する第２半導体テラスと、第１メサ部、第２メサ部、第３メサ部及び第４メサ部を有しており前記第１半導体テラスと前記第２半導体テラスとの間に設けられた導波路メサと、基板とを備える第１基板生産物上に、前記第１１テラス部上に位置する第１パターン、前記第２１テラス部上に位置する第２パターン、前記第３メサ部及び前記第４メサ部上に位置する第３パターン、並びに前記第１４テラス部から前記第４メサ部を介して前記第２４テラス部までの領域を一体に覆う第４パターンを有する絶縁体マスクを備える第２基板生産物を成長炉に配置する工程と、
前記成長炉に原料を供給して、前記絶縁体マスクを用いて前記第２基板生産物に半導体の成長を生じさせる工程と、
を備え、
前記基板の主面は、第１エリア、第２エリア、第３エリア及び第４エリアを有し、
前記第１メサ部、前記第２メサ部、前記第３メサ部及び前記第４メサ部は、それぞれ、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上に設けられ、前記第１メサ部、前記第２メサ部、前記第３メサ部及び前記第４メサ部は、導波路軸の方向に配列されており、
前記第１１テラス部、前記第１２テラス部、前記第１３テラス部及び前記第１４テラス部は、それぞれ、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上に設けられ、前記第１１テラス部、前記第１２テラス部、前記第１３テラス部及び前記第１４テラス部は前記導波路軸の方向に順に配列されており、
前記第２１テラス部、前記第２２テラス部、前記第２３テラス部及び前記第２４テラス部は、それぞれ、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上に設けられ、前記第２１テラス部、前記第２２テラス部、前記第２３テラス部及び前記第２４テラス部は前記導波路軸の方向に順に配列されている、スポットサイズ変換器を作製する方法。
【請求項２】
前記基板と、前記基板の主面上に設けられ導波路のための半導体層を含む半導体積層とを備えるエピタキシャル基板を準備する工程と、
前記第１半導体テラス、前記第２半導体テラス、及び前記導波路メサを規定する第１絶縁膜マスクを前記エピタキシャル基板の前記半導体積層上に形成する工程と、
前記第１絶縁膜マスクを用いて前記エピタキシャル基板の前記半導体積層をエッチングして、前記導波路メサ、前記第１半導体テラス、及び前記第２半導体テラスを形成する工程と、
前記第１１テラス部の前記第１絶縁膜マスク上に設けられ前記第１パターンに対応する第１レジストパターン、前記第２１テラス部上の前記第１絶縁膜マスク上に設けられ前記第２パターンに対応する第２レジストパターン、並びに前記第３メサ部及び前記第４メサ部の前記第１絶縁膜マスク上に設けられ前記第３パターンに対応する第３レジストパターンを有する第１レジストマスクを形成する工程と、
前記第１レジストマスクを用いて前記第１絶縁膜マスクをエッチングして、パターン形成された絶縁膜マスクを形成する工程と、
前記パターン形成された絶縁膜マスクを形成した後に、前記エピタキシャル基板上にわたって新たな絶縁膜を成長して、該新たな絶縁膜及び前記パターン形成された絶縁膜マスクを含む複合絶縁膜を形成する工程と、
前記第１４テラス部、前記第４メサ部及び前記第２４テラス部上の前記複合絶縁膜を一体に覆い前記第４パターンに対応するパターンを有する第２レジストマスクを形成する工程と、
前記第２レジストマスクを用いて前記複合絶縁膜をエッチングして、前記絶縁体マスクを形成する工程と、
を更に備える、請求項１に記載されたスポットサイズ変換器を作製する方法。
【請求項３】
前記基板の前記主面は第５エリアを含み、
前記第４エリアは、前記第３エリアと前記第５エリアとの間に位置し、
前記半導体積層は、前記第５エリア上に設けられフォトダイオードのための積層構造を含み、
前記絶縁体マスクはフォトダイオードのための第５パターンを含み、
前記導波路メサ、前記第１半導体テラス、及び前記第２半導体テラスを形成する際に、前記第１絶縁膜マスクを用いてフォトダイオードメサを形成する、請求項２に記載されたスポットサイズ変換器を作製する方法。
【請求項４】
前記第２基板生産物に結晶成長を生じさせる前記工程では、素子メサの側面に半導体の堆積が生じる、請求項１〜請求項３のいずれか一項に記載されたスポットサイズ変換器を作製する方法。
【請求項５】
前記第１パターンは、前記第１１テラス部の上面の縁に沿って延在する第１縁と、該第１縁の一端から延在し前記第２エリアから前記第１エリアへの方向に前記第１１テラス部の上面の縁から徐々に離れる第２縁とを含み、
前記第２パターンは、前記第２１テラス部の上面の縁に沿って延在する第１縁と、該第１縁の一端から延在し前記第２エリアから前記第１エリアへの方向に前記第１１テラス部の上面の縁から徐々に離れる第２縁とを含む、請求項１〜請求項４のいずれか一項に記載されたスポットサイズ変換器を作製する方法。
【請求項６】
前記第１半導体テラス及び前記導波路メサを規定する第１トレンチ溝が前記第１半導体テラスと前記導波路メサとの間に位置しており、前記第１トレンチ溝は、前記第１１テラス部と前記第１メサ部との間に位置する第１１溝部を含み、
前記第２半導体テラス及び前記導波路メサを規定する第２トレンチ溝が前記第１半導体テラスと前記導波路メサとの間に位置しており、前記第２トレンチ溝は、前記第２１テラス部と前記第１メサ部との間に位置する第２１溝部を含み、
前記第１メサ部に結晶成長を生じさせる前記工程において、前記第１１溝部の底面及び側面並びに前記第２１溝部の底面及び側面は前記絶縁体マスクで覆われていない、請求項１〜請求項５のいずれか一項に記載されたスポットサイズ変換器を作製する方法。
【請求項７】
前記導波路メサは、前記基板の前記主面上に順に設けられた第１クラッド層、コア層及び第２クラッド層を含み、
前記第２クラッド層はＩｎＰを備え、
前記第２基板生産物に結晶成長を生じさせる前記工程においては、ＩｎＰの結晶成長を可能する原料を供給する、請求項１〜請求項６のいずれか一項に記載されたスポットサイズ変換器を作製する方法。
【請求項８】
前記第１メサ部に結晶成長を生じさせる前記工程では、前記導波路メサからスポットサイズ部が形成され、
前記スポットサイズ部は、前記第３メサ部の高さより高く、
前記スポットサイズ部は、前記基板の前記主面から離れるにつれて狭くなる幅を有する部分を含む、請求項１〜請求項７のいずれか一項に記載されたスポットサイズ変換器を作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スポットサイズ変換器を作製する方法に関する。
【背景技術】
【０００２】
特許文献１は、半導体受光装置を開示する。この半導体受光装置は、高速動作に適し、かつ製造容易な構造を有する。半導体受光装置は、基板の主表面の一部の領域上に形成された光検出部を含み、この光検出部は主表面に平行な受光層を含み、該受光層は半導体で形成され、受けた光に応じてキャリアを生成する。基板の主表面上に導波路が形成され、この導波路主表面に平行な方向に光を導波させ、受光層に光を入射させる。受光層間に電圧を印加する一対の電極を通して光検出部の受光層からの電流がその厚さ方向に流れる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１２７３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体受光装置をファイバに光学的に結合させる際に、レンズを用いて集光を行う。しかし、この光結合においては半導体導波路のモードフィールド径がファイバと比較して小さいので、結合損失が生じてしまい、結果として、受光層における受信感度が低下する。光ファイバといった外部導波路のモードフィールド径と半導体導波路のモードフィールド径とを互いに合わせるために、半導体素子にスポットサイズコンバータ（Spot Size Converter：ＳＳＣ）をモノリシックに集積する。
【０００５】
しかしながら、半導体導波路のモードフィールド径と異なるモードフィールド径を提供するためには、スポットサイズコンバータは、本来の半導体導波路のサイズ（導波路幅及び導波路高さ）より大きなサイズを必要とする。このような寸法のスポットサイズコンバータを作製するためには、エピタキシャル成長の回数増加、エピタキシャル積層の複雑化や素子構造の複雑化といった負担が生じる。
【０００６】
本発明は、エピタキシャル成長の負担を軽減可能な、スポットサイズ変換器を作製する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、スポットサイズ変換器を作製する方法に係る。この方法は、（ａ）第１１テラス部、第１２テラス部、第１３テラス部及び第１４テラス部を有する第１半導体テラスと、第２１テラス部、第２２テラス部、第２３テラス部及び第２４テラス部を有する第２半導体テラスと、第１メサ部、第２メサ部、第３メサ部及び第４メサ部を有しており前記第１半導体テラスと前記第２半導体テラスとの間に設けられた導波路メサと、基板とを備える第１基板生産物上に、前記第１１テラス部上に位置する第１パターン、前記第２１テラス部上に位置する第２パターン、前記第３メサ部及び前記第４メサ部上に位置する第３パターン、並びに前記第１４テラス部から前記第４メサ部を介して前記第２４テラス部までの領域を一体に覆う第４パターンを有する絶縁体マスクを備える第２基板生産物を成長炉に配置する工程と、（ｂ）前記成長炉に原料を供給して、前記絶縁体マスクを用いて前記第２基板生産物に半導体の成長を生じさせる工程とを備え、前記基板の前記主面は、第１エリア、第２エリア、第３エリア及び第４エリアを有し、前記第１メサ部、前記第２メサ部、前記第３メサ部及び前記第４メサ部は、それぞれ、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上に設けられ、前記第１メサ部、前記第２メサ部、前記第３メサ部及び前記第４メサ部は、導波路軸の方向に配列されており、前記第１１テラス部、前記第１２テラス部、前記第１３テラス部及び前記第１４テラス部は、それぞれ、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上に設けられ、前記第１１テラス部、前記第１２テラス部、前記第１３テラス部及び前記第１４テラス部は前記導波路軸の方向に順に配列されており、前記第２１テラス部、前記第２２テラス部、前記第２３テラス部及び前記第２４テラス部は、それぞれ、前記第１エリア、前記第２エリア、前記第３エリア及び前記第４エリア上に設けられ、前記第２１テラス部、前記第２２テラス部、前記第２３テラス部及び前記第２４テラス部は前記導波路軸の方向に順に配列されている。
【０００８】
スポットサイズ変換器を作製する方法（作製方法）によれば、絶縁体マスクを用いて半導体を成長するに際して、絶縁体マスクによって第１メサ部及び第２メサ部が覆われることなく、第１メサ部は、第１１テラス部上に位置する第１パターンと第２１テラス部上に位置する第２パターンとの間に位置する。これ故に、第１パターン及び第２パターン上で消費されなかった原料が、第１１テラス部と第１メサ部との間及び第１２テラス部と第１メサ部との間のトレンチを越えて、第１１テラス部から第１メサ部へ及び第１２テラス部から第１メサ部への２方向から、追加的に第１メサ部に供給されて、第１メサ部における成長が増大する。
【０００９】
また、絶縁体マスクによって第１２テラス部及び第２２テラス部が覆われることなく、第１２テラス部と第２２テラス部との間に第２メサ部が位置する。これ故に、第１２テラス部及び第２１テラス部上で原料が消費されると共に第２メサ部上でも原料が消費されて半導体が成長される。さらに、絶縁体マスクの第３パターンが第３メサ部及び第４メサ部上に位置すると共に、絶縁体マスクの第４パターンが第１４テラス部から第４メサ部を介して第２４テラス部までの領域を一体に覆う。これ故に、第３メサ部及び第４メサ部上に半導体の成長は生じないので、第３メサ部及び第４メサ部の高さに変化はない。しかしながら、第３パターン及び第４パターン上で消費されなかった原料の一部は、パターンで覆われていない隣に位置する第２メサ部に追加的に供給される。
【００１０】
このような絶縁体マスクを用いることにより、導波路軸の方向にメサ高が変化した光導波路を形成でき、この導波路形状は、スポットサイズの変換に利用できる。
【００１１】
本発明に係る作製方法は、前記基板と前記基板の主面上に設けられ導波路のための半導体層を含む半導体積層を備えるエピタキシャル基板を準備する工程と、前記第１半導体テラス、前記第２半導体テラス、及び前記導波路メサを規定する第１絶縁膜マスクを前記エピタキシャル基板の前記半導体積層上に形成する工程と、前記第１絶縁膜マスクを用いて前記エピタキシャル基板の前記半導体積層をエッチングして、前記導波路メサ、前記第１半導体テラス、及び前記第２半導体テラスを形成する工程と、前記第１１テラス部の前記第１絶縁膜マスク上に設けられ前記第１パターンに対応する第１レジストパターン、前記第２１テラス部上の前記第１絶縁膜マスク上に設けられ前記第２パターンに対応する第２レジストパターン、並びに前記第３メサ部及び前記第４メサ部の前記第１絶縁膜マスク上に設けられ前記第３パターンに対応する第３レジストパターンを有する第１レジストマスクを形成する工程と、前記第１レジストマスクを用いて前記第１絶縁膜マスクをエッチングして、パターン形成された絶縁膜マスクを形成する工程と、前記パターン形成された絶縁膜マスクを形成した後に、前記エピタキシャル基板上にわたって新たな絶縁膜を成長して、該新たな絶縁膜及び前記パターン形成された絶縁膜マスクを含む複合絶縁膜を形成する工程と、前記第１４テラス部、前記第４メサ部及び前記第２４テラス部上の前記複合絶縁膜を一体に覆う第４パターンを有する第２レジストマスクを形成する工程と、前記第２レジストマスクを用いて前記複合絶縁膜をエッチングして、前記絶縁体マスクを形成する工程とを更に備えることができる。
【００１２】
この作製方法によれば、第１絶縁膜マスクを用いて、エピタキシャル基板の半導体積層から第１半導体テラス、第２半導体テラス、及び導波路メサをエッチングにより形成する。次いで、第１１テラス部の第１絶縁膜マスク上に設けられ第１パターンに対応する第１レジストパターン、第２１テラス部上の第１絶縁膜マスク上に設けられ第２パターンに対応する第２レジストパターン、並びに第３メサ部及び第４メサ部の第１絶縁膜マスク上に設けられ第３パターンに対応する第３レジストパターンを含む第１レジストマスクを用いて第１絶縁膜マスクを加工した後に、新たな絶縁膜を成長して複合絶縁膜を形成する。この後に、第１４テラス部、第４メサ部及び第２４テラス部上の複合絶縁膜を一体に覆う第４パターンを有する第２レジストマスクを用いて複合絶縁膜をエッチングして、絶縁体マスクを形成する。
【００１３】
したがって、第１絶縁膜マスクの形状を部分的に引き継ぎながら、新たな絶縁膜を含む複合絶縁膜の形成と第２レジストマスクを用いる複合絶縁膜のパターニングとにより追加のマスク部分を作製して、第１絶縁膜マスクを形成できる。半導体積層のエッチングにより形成された第１半導体テラス、第２半導体テラス及び導波路メサに、追加の半導体成長を行って、導波路軸の方向に変化するメサ高さを有する光導波路を形成できる。
【００１４】
本発明に係る作製方法では、前記基板の前記主面は第５エリアを含み、前記第４エリアは、前記第３エリアと前記第５エリアとの間に位置し、前記半導体積層は、前記第５エリア上に設けられフォトダイオードのための積層構造を含み、前記絶縁体マスクはフォトダイオードのための第５パターンを含み、前記導波路メサ、前記第１半導体テラス、及び前記第２半導体テラスを形成する際に、前記第１絶縁膜マスクを用いてフォトダイオードメサを形成する。
【００１５】
この作製方法によれば、半導体素子のための半導体積層構造を含む素子メサは導波路メサに接続される。これ故に、スポットサイズの変換のための導波路に加えて、導波路メサに接続される半導体素子も同一基板上にモノリシックに作製される。
【００１６】
本発明に係る作製方法は、前記絶縁体マスクは、前記第５パターンにより規定される部分を更に備えることができる。前記第２基板生産物に結晶成長を生じさせる前記工程では、素子メサの側面に半導体の堆積が生じる。
【００１７】
この作製方法によれば、素子メサの側面に堆積される半導体は、半導体素子の保護膜として利用される。
【００１８】
本発明に係る作製方法では、前記第１パターンは、前記第１１テラス部の上面の縁に沿って延在する第１縁と、前記第１縁の一端から前記第２エリアから前記第１エリアへの方向に前記第１１テラス部の上面の縁から徐々に離れる第２縁とを含み、前記第２パターンは、前記第２１テラス部の上面の縁に沿って延在する第１縁と、前記第１縁の一端から前記第２エリアから前記第１エリアへの方向に前記第１１テラス部の上面の縁から徐々に離れる第２縁とを含む。
【００１９】
この作製方法によれば、第１パターン（第２パターン）が第１１テラス部（第２１テラス部）の上面の縁に沿って延在する辺又は縁の一端から第２エリアから第１エリアへの方向に第１１テラス部（第２１テラス部）の上面の縁から徐々に離れる辺又は縁を含むマスクを用いて、半導体テラス上における原料消費の程度を調整できる。これ故に、追加の半導体成長において、導波路軸の方向にメサ高の変化を変更される。
【００２０】
本発明に係る作製方法では、前記第１半導体テラス及び前記導波路メサを規定する第１トレンチ溝が前記第１半導体テラスと前記導波路メサとの間に位置しており、前記第１トレンチ溝は、前記第１１テラス部と前記第１メサ部との間に位置する第１１溝部を含み、前記第２半導体テラス及び前記導波路メサを規定する第２トレンチ溝が前記第１半導体テラスと前記導波路メサとの間に位置しており、前記第２トレンチ溝は、前記第２１テラス部と前記第１メサ部との間に位置する第２１溝部を含み、前記第１メサ部に結晶成長を生じさせる前記工程において、前記第１１溝部及び前記第２１溝部は前記絶縁体マスクで覆われていない。
【００２１】
この作製方法によれば、第１１溝部及び第２１溝部の底及び側面を絶縁体マスクで覆わないけれども、半導体テラス及び導波路メサは共に半導体積層から作製されるので、実施的に同じ高さにある。これ故に、半導体テラス上で消費されなかった原料は半導体テラス上のマスクの表面に沿って移動し、第１１溝部及び第２１溝部を越えて、実施的に同じ高さの導波路メサ上に到達する。
【００２２】
本発明に係る作製方法では、前記導波路メサは、前記基板の前記主面上に順に設けられた第１クラッド層、コア層及び第２クラッド層を含み、前記第２クラッド層はＩｎＰを備え、前記第２基板生産物に結晶成長を生じさせる前記工程においては、ＩｎＰの結晶成長を可能する原料を供給する。
【００２３】
この作製方法によれば、第２基板生産物に結晶成長を生じさせる工程においては、ＩｎＰの結晶成長を可能する原料を供給するので、第２クラッド層のＩｎＰのマイグレーション及び結晶成長が生じる。
【００２４】
本発明に係る作製方法では、前記第１メサ部に結晶成長を生じさせる前記工程では、前記導波路メサからスポットサイズ部が形成され、前記スポットサイズ部は、前記第３メサ部の高さより高く、前記スポットサイズ部は、前記基板の前記主面から離れるにつれて小さくなる幅を有する部分を含む。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、エピタキシャル成長の負担を軽減可能な、スポットサイズ変換器を作製する方法が提供される。
【図面の簡単な説明】
【００２６】
【図１】図１は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図２】図２は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図３】図３は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図４】図４は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図５】図５は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図６】図６は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図７】図７は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図８】図８は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図９】図９は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図１０】図１０は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図１１】図１１は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図１２】図１２は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図１３】図１３は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図１４】図１４は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【図１５】図１５は、実施例において形成されるＳＳＣ部を含む半導体光素子を示す図面である。
【図１６】図１６は、半導体テラス上のＳｉＮマスクパターンの形状によりＳＳＣ部に成長されるＩｎＰの厚さの変化を示す図面である。
【発明を実施するための形態】
【００２７】
引き続いて、添付図面を参照しながら、本発明のスポットサイズ変換器を作製する方法、及びスポットサイズ変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２８】
図１〜図１４は、本実施の形態に係るスポットサイズ変換器を作製する方法における主要な工程を模式的に示す図面である。
【００２９】
図１に示されるように、工程Ｓ１０１では、エピタキシャル基板Ｅを準備する。本実施例では、エピタキシャル基板Ｅは、半導体積層１１と、基板１３とを含む。基板１３の主面１３ａは、第１エリア１３ｂ、第２エリア１３ｃ、第３エリア１３ｄ、第４エリア１３ｅ及び第５エリアを１３ｆ含む。半導体積層１１は、基板１３の主面１３ａ上に設けられている。半導体積層１１は、基板１３の主面１３ａ上に設けられた複数の半導体層を含む。本実施の形態では、半導体積層１１は、導波路のための半導体積層体１５と、導波路と異なる半導体素子のための半導体積層体１７を含む。第１エリア１３ｂ、第２エリア１３ｃ、第３エリア１３ｄ、第４エリア１３ｅ及び第５エリア１３ｆ上には、半導体積層体１５が形成されている。第５エリアを１３ｆ上には、半導体積層体１７が形成されている。半導体積層体１５及び半導体積層体１７の作り分けは、例えばバットジョンイント（Butt-Joint）法により実現される。一実施例では、半導体積層体１５は例えばｎ＋型ＩｎＰコンタクト層１５ａ、ｎ型ＩｎＰバッファ層１５ｂ、ｉ−ＧａＩｎＡｓコア層１５ｃ、及びｉ型ＩｎＰクラッド層１５ｄを含む。半導体積層体１７は、例えばｎ＋型ＩｎＰコンタクト層１７ａ（１５ａ）、ｎ型ＩｎＰバッファ層１７ｂ（１５ｂ）、ｉ−ＧａＩｎＡｓ光吸収層１７ｃ、ｐ型ＩｎＰクラッド層１７ｄ及びｐ−ＧａＩｎＡｓ光吸収層１７ｅを備える。これら個々のIII−Ｖ化合物半導体層は、例えば有機金属気相成長法で成長されることができる。ｉ−ＧａＩｎＡｓコア層１５ｃのバンドギャップはｉ−ＧａＩｎＡｓ光吸収層１７ｃのバンドギャップより大きい。
【００３０】
図２に示されるように、工程Ｓ１０２では、第１絶縁膜マスク２１をエピタキシャル基板Ｅの半導体積層１１上に形成する。第１絶縁膜マスク２１は、例えばシリコン系無機絶縁膜を備える。第１絶縁膜マスク２１の形成は例えば以下のように行われる。半導体積層１１上に、ＳｉＮ絶縁膜を堆積し、このＳｉＮ絶縁膜上にレジストを塗布し、このレジストにフォトリソグラフィによりパターン形成してレジストマスクを形成する。このレジストマスクを用いてＳｉＮ絶縁膜のドライエッチングを行って、第１絶縁膜マスク２１としてＳｉＮマスクを形成する。第１絶縁膜マスク２１は、導波路メサ（参照符号２３）、第１半導体テラス（参照符号２５）、第２半導体テラス（参照符号２７）、及び半導体素子（参照符号２９）の形状を規定するためのパターンを含む。より具体的には、第１絶縁膜マスク２１は、第１半導体テラス（参照符号２５）の形状を規定する第１テラスパターン２１ａ、第２半導体テラス（参照符号２７）の形状を規定する第２テラスパターン２１ｂ、導波路メサ（参照符号２３）の形状を規定する導波路パターン２１ｃ、及び半導体素子（参照符号２９）の形状を規定する半導体素子の形状を規定するための素子パターン２１ｄを含む。第１テラスパターン２１ａ、第２テラスパターン２１ｂ及び導波路パターン２１ｃは、基板１３の主面１３ａの第１〜第４エリア１３ａ〜１３ｄ上に設けられる。導波路パターン２１ｃは第１テラスパターン２１ａと第２テラスパターン２１ｂとの間に位置する。導波路パターン２１ｃは、導波路の延在方向（例えば光軸方向）に延びる導波路軸Ａｘに沿って設けられる。第１テラスパターン２１ａ及び第２テラスパターン２１ｂも、それぞれ、第１半導体テラス（参照符号２５）の縁及び第２半導体テラス（参照符号２７）の縁に沿って導波路軸Ａｘの方向に延在する。
【００３１】
図３及び図４に示されるように、工程Ｓ１０３では、第１絶縁膜マスク２１を用いてエピタキシャル基板Ｅの半導体積層１１をエッチングして、導波路メサ２３、第１半導体テラス２５、第２半導体テラス２７及び半導体素子メサ２９を形成する。図４の（ａ）部を参照すると、第１基板生産物ＳＰ１は、導波路メサ２３、第１半導体テラス２５、第２半導体テラス２７及び半導体素子メサ２９を含む。このエッチングは、例えば反応性イオンエッチングにより行われる。図４の（ｂ）部は、第１エリア１３ｂ〜第４エリア１３ｅの断面を示し、図４の（ａ）部におけるI―I線に沿って取られた断面を示す。図４の（ｃ）部は、第５エリア１３ｆの断面を示し、図４の（ａ）部におけるII―II線に沿って取られた断面を示す。
【００３２】
第１半導体テラス２５及び導波路メサ２３を規定する第１トレンチ溝２４が第１半導体テラス２５と導波路メサ２３との間に位置する。第２半導体テラス２７及び導波路メサ２３を規定する第２トレンチ溝２６が第２半導体テラス２７と導波路メサ２３との間に位置する。導波路メサ２３は、第１メサ部２３ｂ、第２メサ部２３ｃ、第３メサ部２３ｄ及び第４メサ部２３ｅを有する。第１メサ部２３ｂ、第２メサ部２３ｃ、第３メサ部２３ｄ及び第４メサ部２３ｅは、導波路軸Ａｘの方向に配列されている。第１メサ部２３ｂは第１エリア１３ｂ上に設けられ、第２メサ部２３ｃは第２エリア１３ｃ上に設けられ、第３メサ部２３ｄは第３エリア１３ｄ上に設けられ、第４メサ部２３ｅは第４エリア１３ｅ上に設けられる。
【００３３】
第１半導体テラス２５は、第１１テラス部２５ｂ、第１２テラス部２５ｃ、第１３テラス部２５ｄ及び第１４テラス部２５ｅを有する。第１１テラス部２５ｂは第１エリア１３ｂ上に設けられ、第１２テラス部２５ｃは第２エリア１３ｃ上に設けられ、第１３テラス部２５ｄは第３エリア１３ｄ上に設けられ、第１４テラス部２５ｅは第４エリア１３ｅ上に設けられる。第１１テラス部２５ｂ、第１２テラス部２５ｃ、第１３テラス部２５ｄ及び第１４テラス部２５ｅは、導波路軸Ａｘの方向に順に配列されている。
【００３４】
第２半導体テラス２７は、第２１テラス部２７ｂ、第２２テラス部２７ｃ、第２３テラス部２７ｄ及び第２４テラス部２７ｅを有する。第２１テラス部２７ｂは第１エリア１３ｂ上に設けられ、第２２テラス部２７ｃは第２エリア１３ｃ上に設けられ、第２３テラス部２７ｄ第３エリア１３ｄ上に設けられ、第２４テラス部２７ｅは第４エリア１３ｅ上に設けられる。第２１テラス部２７ｂ、第２２テラス部２７ｃ、第２３テラス部２７ｄ及び第２４テラス部２７ｅは、導波路軸Ａｘの方向に順に配列されている。導波路メサ２３は、第１半導体テラス２５と第２半導体テラス２７との間に設けられる。第１半導体テラス２５は導波路メサ２３から間隔をとって設けられ、第２半導体テラス２７は導波路メサ２３から間隔をとって設けられる。半導体素子メサ２９は第５エリア１３ｆ上に設けられる。導波路メサ２３は半導体素子メサ２９に接続される。
【００３５】
基板１３、導波路メサ２３、第１半導体テラス２５、第２半導体テラス２７及び半導体素子メサ２９を第１基板生産物ＳＰ１が備える。エッチングの後において、第１基板生産物ＳＰ１上に第１絶縁膜マスク２１が設けられている。
【００３６】
一実施例では、図４に示されるように、導波路メサ２３、第１半導体テラス２５及び第２半導体テラス２７は例えばｎ＋型ＩｎＰコンタクト層１５ａ、ｎ型ＩｎＰバッファ層１５ｂ、ｉ−ＧａＩｎＡｓコア層１５ｃ、及びｉ型ＩｎＰクラッド層１５ｄを含む。半導体素子メサ２９は、例えばｎ＋型ＩｎＰコンタクト層１７ａ（１５ａ）、ｎ型ＩｎＰバッファ層１７ｂ（１５ｂ）、ｉ−ＧａＩｎＡｓ光吸収層１７ｃ、ｐ型ＩｎＰクラッド層１７ｄ及びｐ−ＧａＩｎＡｓ光吸収層１７ｅを備える。
【００３７】
上記のエッチングの後において、図４に示されるように第１基板生産物ＳＰ１上に第１絶縁膜マスク２１が残されている。エッチングされて露出されたエリアには、第１絶縁膜マスク２１で覆われておらず、半導体（例えば半導体層１５ａ）が露出される。
【００３８】
工程Ｓ１０４では、図５に示されるように、第１基板生産物ＳＰ１上の第１絶縁膜マスク２１上に第１レジストマスク３１を形成する。第１レジストマスク３１は、第１レジストパターン（第１パターンに対応する）３１ａ、第２レジストパターン（第２パターンに対応する）３１ｂ、第３レジストパターン（第３パターンに対応する）３１ｃ、及び第４レジストパターン３１ｄ（第４パターンに対応する）を備える。第１レジストパターン３１ａは、第１１テラス部２５ｂの第１絶縁膜マスク２１上に設けられる。第２レジストパターン３１ｂは、第２１テラス部２７ｂ上の第１絶縁膜マスク２１上に設けられる。第３レジストパターン３１ｃは、第３メサ部２３ｄ及び第４メサ部２３ｅの第１絶縁膜マスク２１上に設けられる。第４レジストパターン３１ｄは半導体素子メサ２９上に設けられる。第１レジストマスク３１は、上記のパターン３１ａ〜３１ｄを除くエリア、例えば第１メサ部２３ｂ及び第２メサ部２３ｃ、第１２テラス部２５ｃ及び第１３テラス部２５ｄ、並びに第２２テラス部２７ｃ及び第２３テラス部２７ｄ上に設けられた開口を有する。
【００３９】
工程Ｓ１０５では、図６に示されるように、第１レジストマスク３１を用いて第１絶縁膜マスク２１をエッチングして、パターン形成された絶縁膜マスク３３を形成する。第１絶縁膜マスク２１のエッチングは、例えばドライエッチングであることができる。第１絶縁膜マスク２１としてＳｉＮマスクを用いる実施例では、パターン形成された絶縁膜マスク３３は、ＳｉＮ絶縁膜からなる。絶縁膜マスク３３は、第１絶縁体パターン（第１レジストパターンに対応する）３３ａ、第２絶縁体パターン（第２レジストパターンに対応する）３３ｂ、第３絶縁体パターン（第３レジストパターンに対応する）３３ｃ、及び第４絶縁体パターン３３ｄ（第４レジストパターンに対応する）を備える。第１絶縁体パターン３１ａは、第１１テラス部２５ｂの第１絶縁膜マスク２１上に設けられる。第２絶縁体パターン３３ｂは、第２１テラス部２７ｂ上の第１絶縁膜マスク２１上に設けられる。第３絶縁体パターン３３ｃは、第３メサ部２３ｄ及び第４メサ部２３ｅの第１絶縁膜マスク２１上に設けられる。第４絶縁体パターン３３ｄは半導体素子メサ２９上に設けられる。
【００４０】
工程Ｓ１０６では、図７に示されるように、パターン形成された絶縁膜マスク３３を形成した後に、基板生産物ＳＰ１上にわたって新たな絶縁膜３５を成長して、この新たな絶縁膜３５及びパターン形成された絶縁膜マスク３３を含む複合絶縁膜３７を形成する。新たな絶縁膜３５は、導波路メサ２３、第１半導体テラス２５、第２半導体テラス２７及び半導体素子メサ２９の上面だけでなく、側面及び底面にも堆積される。複合絶縁膜３７は、新たな絶縁膜３５及びパターン形成された絶縁膜マスク３３を含む厚膜部分３７ａと、新たな絶縁膜３５単独を含む薄膜部分３７ｂとを含む。新たな絶縁膜３５は、例えばシリコン系無機絶縁膜からなることができ、絶縁膜マスク２１の材料と実質的に同じ材料からなることが好ましい。本実施例では、新たな絶縁膜３５は、例えばＳｉＮ膜からなる。
【００４１】
工程Ｓ１０７では、図８に示されるように、複合絶縁膜３７上に第２レジストマスク３９を形成する。第２レジストマスク３９は、第１４テラス部２５ｄ、第４メサ部２３ｅ及び第２４テラス部２７ｅ上の複合絶縁膜３７を一体に覆う第４パターンを有する。図９は、追加の半導体成長における素子断面を示す。図９の（ａ）部は、図８におけるIII−III線に沿ってとられた断面を示し、図９の（ｂ）部は、図８におけるIＶ−IＶ線に沿ってとられた断面を示し、図９の（ｃ）部は、図８におけるＶ−Ｖ線に沿ってとられた断面を示す。
【００４２】
工程Ｓ１０８では、図１０に示されるように、第２レジストマスク３９を用いて複合絶縁膜３７をエッチングして、絶縁体マスク４１を形成する。このエッチングの後に、レジストマスクの下の絶縁膜３７及び厚膜部分３７ａが残る。エッチングとして、例えばウエットエッチングを用いることができる。絶縁体マスク４１は、第１パターン４１ａ、第２パターン４１ｂ、第３パターン４１ｃ、第４パターン４１ｄ及び第５パターン４１ｅを有する。第１パターン４１ａは第１１テラス部２５ｂ上に位置する。第２パターン４１ｂは第２１テラス部２７ｂ上に位置する。第３パターン４１ｃは、第３メサ部２３ｄ及び第４メサ部２３ｅ上に位置する。第４パターン４１ｄは第１４テラス部２５ｅから第４メサ部２３ｅを介して第２４テラス部２７ｅまでの領域を一体に覆う。第５パターン４１ｅは半導体素子メサ２９上に位置する。また、絶縁体マスク４１は、半導体素子メサ２９の電気的に接続を提供するために、第５エリア１３ｆ上に第６パターン４１ｆを有していてもよく、このパターン４１ｆを形成するためには、このパターン４１ｆを形成するために、レジストマスク３９のパターンを利用できる。
【００４３】
第１絶縁膜マスク２１としてＳｉＮマスクを用いる実施例では、ウエットエッチングとしてバッファードフッ酸（ＢＨＦ）を用いることができる。ウエットエッチングの使用故に、導波路メサ２３は、第１半導体テラス２５、第２半導体テラス２７及び半導体素子メサ２９に関しては、第２レジストマスク３９で覆われていない側面上の絶縁膜は除去される。エッチングの後に、第２レジストマスク３９を除去する。
【００４４】
引き続いて、絶縁体マスク４１を備える第２基板生産物ＳＰ２を成長炉に配置する。工程Ｓ１０９では、図１１に示されるように、成長炉に原料を供給して、第２基板生産物ＳＰ２に結晶成長を生じさせる。この結晶成長は、例えば有機金属気相成長法であることができる。成長される半導体は、アンドープ半導体であることができる。半導体積層のエッチングにより形成された導波路メサ２３、第１半導体テラス２５、第２半導体テラス２７及び半導体素子メサ２９に、工程Ｓ１０９において追加の半導体成長を行って、導波路軸Ａｘの方向にメサ高が変化した光導波路４３を形成できる。絶縁体マスク４１は第６パターン４１ｆを含むときは、第６パターン４１ｆで覆われたエリアには結晶成長が生じない。第６パターン４１ｆ直下には、下地の導電性の半導体がそのまま存在する。これ故に、第６パターン４１ｆは、半導体素子メサ２９の電気的に接続を提供することに好適である。
【００４５】
スポットサイズ変換器を作製する方法（作製方法）によれば、第１絶縁膜マスク２１を用いて、エピタキシャル基板Ｅの半導体積層１１から。導波路メサ２３、第１半導体テラス２５、第２半導体テラス２７、及び半導体素子メサ２９をエッチングにより形成する。次いで、第１１テラス部２５ｂの第１絶縁膜マスク２１上に設けられ第１パターン４１ａに対応する第１レジストパターン３１ａ、第２１テラス部２７ｂ上の第１絶縁膜マスク２１上に設けられ第２パターン４１ｂに対応する第２レジストパターン３１ｂ、第３メサ部２３ｄ上の第１絶縁膜マスク２１上に設けられ第３パターン４１ｃに対応する第３レジストパターン３１ｃ、第３メサ部２３ｄ及び第４メサ部２３ｅ上の第１絶縁膜マスク２１上に設けられ第３パターン４１ｃに対応する第３レジストパターン３１ｃ、第１４テラス部２５ｅから第４メサ部２３ｅを介して第２４テラス部２７ｅまでの領域を一体に覆う第４パターン４１ｄに対応する第３レジストパターン３１ｄ、並びに半導体素子メサ２９上の第１絶縁膜マスク２１上に設けられ第５パターン４１ｅに対応する第５レジストパターン３１ｅを含む第１レジストマスク３１を用いて第１絶縁膜マスク２１を加工した後に、新たな絶縁膜３３を成長して複合絶縁膜３５を形成する。この後に、第１４テラス部２５ｅ、第４メサ部２３ｅ及び第２４テラス部２５ｅ上の複合絶縁膜３５を一体に覆う第４パターン４１ｄを有する第２レジストマスク３９を用いて複合絶縁膜３５をエッチングして、絶縁体マスク４１を形成する。
【００４６】
したがって、第１絶縁膜マスク２１の形状を部分的に引き継ぎながら、新たな絶縁膜３３を含む複合絶縁膜３５の形成と、第２レジストマスク３９のパターンに対応する複合絶縁膜３５のパターンとにより追加のマスク部分を形成できる。
【００４７】
絶縁膜マスク４１を用いて、半導体積層のエッチングにより形成された導波路メサ２３、第１半導体テラス２５、第２半導体テラス２７及び半導体素子メサ２９に、追加の半導体成長を行って、導波路軸Ａｘの方向にメサ高が変化した光導波路４３を形成できる。
【００４８】
また、作製方法によれば、絶縁体マスクを用いて半導体を成長するに際して絶縁体マスク４１によって第１メサ部２３ｂ及び第２メサ部２３ｃが覆われることなく、第１メサ部２３ｂは、第１１テラス部２５ｂ上に位置する第１パターン４１ａと第２１テラス部２７ｂ上に位置する第２パターン４１ｂとの間に位置する。これ故に、第１パターン４１ａ及び第２パターン４１ｂ上で消費されなかった原料が、第１１テラス部２５ｂと第１メサ部２３ｂとの間及び第２１テラス部２７ｂと第１メサ部２３ｂとの間のトレンチを越えて、第１１テラス部２５ｂ及び第２１テラス部２７ｂの両方から第１メサ部２３ｂへの２つの向きに、追加的に第１メサ部２３ｂに供給されて、第１メサ部２３ｂにおける成長が増大する。
【００４９】
また、第２メサ部２３ｃが、絶縁体マスク４１によって第１２テラス部２５ｃ及び第２２テラス部２７ｃが覆われることなく、第１２テラス部２５ｃと第２２テラス部２２ｃとの間に位置する。これ故に、第１２テラス部２５ｃ及び第２１テラス部２７ｃ上で原料が消費されると共に第２メサ部２３ｃ上でも原料が消費されて半導体が成長される。
【００５０】
絶縁体マスク４１の第３パターン４１ｃが第３メサ部２３ｄ及び第４メサ部２３ｅ上に位置すると共に、絶縁体マスク４１の第４パターン４１ｄが第１４テラス部２５ｅから第４メサ部２３ｅを介して第２４テラス部２７ｅまでの領域を一体に覆う。これ故に、第３メサ部２３ｄ及び第４メサ部２３ｅ上に半導体の成長は生じないので、第３メサ部２３ｄ及び第４メサ部２３ｅの高さに変化はない。しかしながら、第３パターン４１ｃ及び第４パターン４１ｄ上で消費されなかった原料の一部は、隣に位置しパターンで覆われていない第２メサ部２３ｃに追加的に供給される。
【００５１】
このような絶縁体マスク４１を用いることにより、導波路軸Ａｘの方向にメサ高が変化した光導波路４３を形成でき、この導波路形状は、スポットサイズの変換に利用できる。
【００５２】
図１２は、追加の半導体成長の後における素子断面を示す。図１２の（ａ）部は、図１１におけるＶI−ＶI線に沿ってとられた断面を示し、図１２の（ｂ）部は、図１１におけるＶII−ＶII線に沿ってとられた断面を示し、図１２の（ｃ）部は、図１１におけるＶIII−ＶIII線に沿ってとられた断面を示す。
【００５３】
工程Ｓ１０９における半導体成長を行った後に、絶縁体マスク４１を除去する。半導体成長により、アンドープ半導体（例えばｉ−ＩｎＰ）が成長されるときは、絶縁体マスク４１で覆われていない基板生産物ＳＰ２の表面上にアンドープ半導体４４が成長される。絶縁体マスク４１で覆われていた基板生産物ＳＰ２の表面、導波路メサ２３、第１半導体テラス２５、及び第２半導体テラス２７の表面にアンドープ半導体（例えばｉ−ＩｎＰ）１５ｄが露出する。
【００５４】
これまでの説明に示されるように、基板１３の主面１３ａは、スポットサイズ変換器に接続される半導体素子のための第５エリア１３ｆを含み、この第５エリア１３ｆと第３エリア１３ｄとの間に第４エリア１３ｅが位置する。半導体積層１１は、第５エリア１３ｆ上に設けられフォトダイオードのための積層構造１７を含む。フォトダイオードメサは、導波路メサ２３、第１半導体テラス２５、及び第２半導体テラス２７を形成する際に、第１絶縁膜マスク２１を用いて形成される。この作製方法によれば、半導体素子のための半導体積層構造を含む半導体素子メサ２９は導波路メサ２３に接続される。これ故に、スポットサイズの変換のための導波路に加えて、導波路メサ２３に接続される半導体素子も同一基板上にモノリシックに作製される。
【００５５】
絶縁体マスク４１は、パターン３３ｄにより規定される部分４１ｆを更に備えることができる。第２基板生産物ＳＰ２に結晶成長を生じさせる工程では、半導体素子メサ２９の側面に半導体の堆積が生じる。この作製方法によれば、半導体素子メサ２９の側面に堆積される半導体４４は、半導体素子の保護膜として利用される。
【００５６】
図１０を参照すると、第１パターン４１ａは、第１縁（第１辺）４０ａ及び第２縁（第２辺）４０ｂを備える。第１縁（第１辺）４０ａは、第１１テラス部２５ｂの上面の縁２８ａに沿って延在する。第２縁（第２辺）４０ｂは、第１辺４０ａの一端から延在し、第２エリア１３ｃから第１エリア１３ｂへの方向に第１１テラス部２５ｂの上面の縁２８ａから徐々に離れる。第２パターン４１ｂは、第１縁（第１辺）４２ａ及び第２縁（第２辺）４２ｂを含む。第１縁（第１辺）４２ａは、第２１テラス部２７ｂの上面の縁２８ｂに沿って延在する。第２縁（第２辺）４２ｂは、第１辺４２ａの一端から延在し、第２エリア１３ｃから第１エリア１３ｂへの方向に第２１テラス部２７ｂの上面の縁２８ｂから徐々に離れる。この作製方法によれば、第１パターン４１ａ（第２パターン４１ｂ）が第１１テラス部２５ｂ（第２１テラス部２７ｂ）の上面の縁に沿って延在する第１縁４０ａ（第１辺４２ａ）の一端から延在し、第２エリア１３ｃから第１エリア１３ｂへの方向に第１１テラス部２５ｂ（第２１テラス部２７ｂ）の上面の縁から徐々に離れる第２縁４０ｂ（第２縁４２ｂ）を含むマスク４１を用いて、半導体テラス２５、２７上における原料消費の程度を調整できる。これ故に、工程Ｓ１０９における追加の半導体成長において、導波路軸Ａｘの方向にメサ高の変化が変更される。マスク作製の過程から、例えば第１縁４０ａ、４２ａはテラス部２５ｂ、２７ｂの上面の縁２８ａ、２８ｂに実質的に一致している。これ故に、第１縁（第１辺）４０ａ、４２ａは直線状に延在している一方で、第２縁（第２辺）４０ｂ、４２ｂは、直線状に、円弧を描いて、或いは曲線状に延在することができる。
【００５７】
図１１に示されるように、第１半導体テラス２５及び導波路メサ２３を規定する第１トレンチ溝２４が、第１１テラス部２５ｂと第１メサ部２３ｂとの間に位置する第１１溝部２４ｂを含む。第２半導体テラス２７及び導波路メサ２３を規定する第２トレンチ溝２９が、２１テラス部２７ｂと第１メサ部２３ｂとの間に位置する第２１溝部２６ｂを含む。導波路メサ部に結晶成長を生じさせる工程において、第１１溝部２４ｂ及び第２１溝部２６ｂは絶縁体マスク４１で覆われていない。
【００５８】
この作製方法によれば、第１１溝部２４ｂ及び第２１溝部２６ｂの底及び側面が絶縁体マスク４１で覆わないけれども、半導体テラス２５、２７及び導波路メサ２３は共に半導体積層１１から作製されるので、実施的に同じ高さにある。これ故に、半導体テラス２５、２７上で消費されなかった原料は半導体テラス２５、２７上のマスク４１の表面に沿って移動し、第１１溝部２４ｂ及び第２１溝部２６ｂを越えて、実施的に同じ高さの導波路メサ２３上に到達する。
【００５９】
また、導波路メサ２３は、基板１３の主面１３ａ上に順に設けられた第１クラッド層、コア層及び第２クラッド層を含み、第２クラッド層はＩｎＰを備えることが好ましい。第２基板生産物ＳＰ２に結晶成長を生じさせる工程においては、ＩｎＰの結晶成長を可能する原料（例えばホスフィン（PH3））を供給する。この作製方法によれば、第２基板生産物ＳＰ２に結晶成長を生じさせる工程においては、ＩｎＰの結晶成長を可能する原料を供給するので、導波路メサ２３の側面に露出する第２クラッド層のＩｎＰのマイグレーションと結晶成長が生じる。絶縁体マスク４１が覆っていないエリアには、追加の半導体（例えばｉ−ＩｎＰ）４４が成長される。
【００６０】
絶縁体マスク４１が導波路メサ２３の側面を覆っていないので、このマイグレーションと結晶成長の両方が可能になる。一方で、絶縁体マスク４１が、半導体テラス２５、２７上に位置するので、消費されない原料が半導体テラス２５、２７上の絶縁体マスク４１の表面に沿って供給され、第１１溝部２４ｂ及び第２１溝部２６ｂの作用により、導波路メサ２３の側面にも供給される。
【００６１】
これ故に、絶縁体マスク４１から露出された半導体メサに結晶成長を生じさせる工程では、導波路メサ２３からスポットサイズ部４３が形成される。スポットサイズ部４３は、第３メサ部２３ｄの高さより高く、また、基板１３の主面１３から離れるにつれて小さくなる幅（導波路幅）を有する部分を含む。
【００６２】
図１３に示されるように、絶縁体マスク４１を除去した後に、素子分離メサを作製する。素子分離メサの形成により、分離エリア４５ａには、下地の導電性の半導体層（例えば半導体層１５ａ）が除去されて、基板１３が露出される。分離エリア４５ａにより分離される素子エリア４５ｂでは、コンタクト領域４７に下地の導電性の半導体層（例えば半導体層１５ａ）が現れている。
【００６３】
図１４に示されるように、素子分離メサを形成した後に、全面に保護膜４９を形成する。保護膜４９は例えばＳｉＮ膜であることができる。次いで、保護膜４９に開口を形成して、半導体素子のための電極５１ａ、５１ｂを形成する。
【００６４】
（実施例）
有機金属気相成長法（ＯＭＶＰＥ法）による第１エピタキシャル成長。
最初に、半絶縁性ＩｎＰ（ＦｅドープＩｎＰ）基板上にｎ−ＩｎＰコンタクト層、ｎ−ＩｎＰバッファ層、ｉ−ＧａＩｎＡｓ吸収層（厚さ４００ｎｍ）、ｐ−ＩｎＰクラッド層、ｐ＋ＧａＩｎＡｓコンタクト層をＯＭＶＰＥ法の結晶成長により成長する。
【００６５】
突き当て接合（Ｂｕｔｔ−Ｊｏｉｎｔ）パターン形成。
２００ｎｍのＳｉＮを気相成長法（ＣＶＤ法）により堆積する。この後に、フォトリソグラフィーとＢＨＦによりＢｕｔｔ−Ｊｏｉｎｔパターンを有するＳｉＮマスクを形成する。
【００６６】
突き当て接合（Ｂｕｔｔ−Ｊｏｉｎｔ）成長。
まず、ＢＪメサを形成する。ＨＣｌ系又はＨＢｒ系ウェットエッチングによりＢｕｔｔ−Ｊｏｉｎｔメサを形成する。ｉ−ＧａＩｎＡｓ吸収層をエッチングする際に、ｎ−ＩｎＰバッファ層がエッチストップ層として機能する。
【００６７】
突き当て接合（Ｂｕｔｔ−Ｊｏｉｎｔ）再成長。
続いて、メサ形成に用いたＳｉＮマスクを成長用マスクとして用いて、ｉ−ＩｎＰクラッド層、ｉーＧａＩｎＡｓコア層（組成波長１３００ｎｍ）の再成長を行なう。
【００６８】
導波路メサ形成。
厚さ３００ｎｍのＳｉＮ絶縁膜を成膜した後に、フォトリソグラフィーにより導波路メサのレジストパターンを形成する。続いて、このレジストパターンをＣＦ４を用いた反応性イオンエッチング（ＲＩＥ）によりＳｉＮ絶縁膜にパターン転写を行なう。
【００６９】
導波路メサ形成。
Ｃｌ２系ドライエッチングにより、ハイメサ導波路領域と、フォトダイオード（ＰＤ）部分を含む埋め込み導波路領域とを一括にメサの形成を行う。
【００７０】
テラス上絶縁膜除去。
ＰＤ部を含む素子メサ上及び導波路メサ上、並びにスポットサイズ変換器（ＳＳＣ）として機能する光入力部（チップ端部）近傍のテラス上ＳｉＮマスクを残留させるためのパターンを有するマスクをフォトリソグラフィーにより形成する。レジストマスクを用いて、レジストパターンの無い領域のＳｉＮ絶縁膜をＢＨＦによるウエットエッチングにより除去する。このとき、ＳＳＣ部として機能する導波路メサ領域は再成長により上部ＩｎＰクラッド層の厚膜化を後ほど行うために、ＳｉＮマスクを除去しておく。続いて、有機溶媒及び酸素プラズマ・アッシィングによりレジストマスクを除去する。
【００７１】
半導体成長用マスク形成。
厚さ１００ｎｍのＳｉＮ膜を全面に成膜する。この後に、フォトリソグラフィーによりパターニングを行い、ＢＨＦによりＳｉＮ膜のエッチングを行うことで、追加の半導体成長のマスクを形成する。続いて、有機溶媒及び酸素プラズマ・アッシィングによりレジストマスクを除去する。
【００７２】
埋め込み再成長。
ＨＣｌ系ウェットエッチングにより、ドライエッチングによる半導体表面の損傷層を除去した後に、ＩｎＰの追加の半導体成長をＯＭＶＰＥ法より行う。追加の半導体成長の後に、この追加成長用マスクをＢＨＦのウエッチエッチングにより除去する。
【００７３】
素子分離メサ形成。
厚さ５００ｎｍのＳｉＮ膜を成長した後に、フォトリソグラフィーにより素子分離メサのためのパターンを有するレジストマスクを形成する。このレジストマスクを用いて、ＣＦ４を用いてＲＩＥ法によりレジストパターンをＳｉＮ膜に転写する。これをエッチングマスクとして用いて、Ｃｌ２系ドライエッチングにより素子分離メサを形成する。
【００７４】
保護膜形成、及びオーミック電極形成。
厚さ３００ｎｍのＳｉＮ膜を保護膜として成膜した。この後に、フォトリソグラフィーと、ＣＦ４を用いてＲＩＥ法により保護膜にコンタクト窓開口を行う。続いて、ｐ側のオーミック電極及びｎ側のオーミック電極の形成を行う。
【００７５】
これらの工程により、図１５に示されるＳＳＣ部を含む半導体光素子が形成される。
【００７６】
この実施例では、エピタキシャル成長法を用いて突き当て接合を含む半導体積層を形成する。また、この半導体積層をエッチングして、導波路メサ、導波路メサの両側に位置する一対の半導体テラス、及びＰＤ部のための半導体素子メサを形成する。さらに、導波路メサの一部に再成長を行って、ＳＳＣのための光結合部（導波路端部）の上部に、ＩｎＰクラッド層の厚膜化及びメサ断面の改変を行う。ＩｎＰの成長及びマイグレーションを促進させるために、ＳＳＣ用の半導体メサの両側の半導体テラス上にＳｉＮマスク（半導体テラス上のマスクパターン）を配置している。合わせて、半導体素子メサの側面（脇）にもＩｎＰの成長を促進させるため、半導体素子メサ上にもＳｉＮマスク（素子メサ上のマスクパターン）を配置している。また、導波路端部のスポットサイズ変換器（ＳＳＣ）の領域と、ＳｉＮマスクを有する領域の界面における被り成長を抑制するために、その境界近傍の半導体テラス上にＳｉＮマスクパターンを設けていない。そして、そのＳｉＮマスクへの被り成長を抑制するために、半導体テラス上のマスクパターンとしてテーパパターンを採用している。上述した導波路端部上と、ＰＤ用の半導体素子メサの側面メサにＩｎＰの再成長が同時に生じる。これにより、高効率、かつ、低暗電流動作が可能な導波路型フォトダイオードを提供できる。
【００７７】
図１６は、半導体テラス上のＳｉＮマスクパターンの形状によりＳＳＣ部に成長されるＩｎＰの厚さの変化を示す。図１６の（ａ）部に示される実験パターンにおいて、追加の半導体成長は、図１６の（ａ）部に示されるＩｎＰの厚さの距離依存性を示す。シンボル「◇」は長方形パターンの厚さ変化を示し、シンボル「△」は円弧状パターンの厚さ変化を示し、シンボル「□」は台形パターンの厚さ変化を示す。これらのパターンのＳｉＮマスクは、導波路端部のスポットサイズ変換器（ＳＳＣ）の領域の形成の調整に役立つ。
【００７８】
ＳＳＣ部を除く導波路メサの一部分（例えば導波路メサの第３部分）では、その上面はＳｉＮマスクで覆われているけれどもその側面はＳｉＮマスクで覆われることなく、ＩｎＰの追加半導体成長が適用される。ＳｉＮによる未被覆の側面には、ＩｎＰが堆積される。これは保護膜として機能する。また、導波路型フォトダイオードに接続される導波路メサ側面の部分（例えば導波路メサの第５部分）は、ＳｉＮマスクで覆われている。これ故に、ＩｎＰの追加半導体成長が適用されたときに、ＳｉＮ被覆の側面には、ＩｎＰが堆積されない。
【００７９】
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
【産業上の利用可能性】
【００８０】
以上説明したように、本実施の形態によれば、エピタキシャル成長の負担を軽減可能な、スポットサイズ変換器を作製する方法が提供される。
【符号の説明】
【００８１】
Ｅ…エピタキシャル基板、１１…半導体積層、１３…基板、１３ａ…基板主面、１３ｂ…第１エリア、１３ｃ…第２エリア、１３ｄ…第３エリア、１３ｅ…第４エリア、１３ｆ…第５エリアを、１５…半導体積層体、１７…半導体積層体、２１…第１絶縁膜マスク、２３…導波路メサ、２５…第１半導体テラス、２７…第２半導体テラス、２９…半導体素子メサ、３１…第１レジストマスク、３３…パターン形成された絶縁膜マスク、３５…新たな絶縁膜、３７…複合絶縁膜、３９…第２レジストマスク、４１…絶縁体マスク、４３…スポットサイズ部、４４…追加の半導体、４５ａ…分離エリア、４５ｂ…素子エリア、４７…コンタクト領域、４９…保護膜、５１ａ、５１ｂ…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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