(57)【要約】【課題】動作条件パラメータを適切に設定し各種動作を正確且つ確実に実行する。【解決手段】この半導体記憶装置は、データを記憶可能に構成されたメモリセルを配列してなるメモリセルアレイを備える。このメモリセルアレイの動作条件を規定する動作条件パラメータを記憶するパラメータ記憶回路も備えられている。ウェハ情報記憶回路は、メモリセルアレイが含まれるメモリチップが切り出されるウェハにおける複数のメモリチップ間の特性のバラツキに関するウェハ情報を記憶する。制御回路は、ウェハ情報に基づいて動作条件パラメータを設定しメモリセルアレイを制御する。【選択図】図１
2014049160.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶可能に構成されたメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイの動作条件を規定する動作条件パラメータを記憶するパラメータ記憶回路と、
前記メモリセルアレイが含まれるメモリチップが切り出されるウェハにおけるメモリチップの位置に関するウェハ情報を記憶するウェハ情報記憶回路と、
前記ウェハ情報に基づいて前記動作条件パラメータを設定し前記メモリセルアレイを制御する制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
所定の条件が成立した場合にユーザに複数の動作条件のうちの少なくとも１つを選択させる動作条件選択部を更に備え、
前記制御回路は、前記動作条件選択部により選択された動作条件及び前記ウェハ情報に基づいて動作条件パラメータを設定し前記メモリセルアレイを制御する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記動作条件パラメータは、
書き込みベリファイ動作の結果に従って書き込み動作を繰り返す場合におけるステップアップ電圧の値を含む
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記動作条件パラメータは、
消去ベリファイ動作の結果に従って消去動作を繰り返す場合におけるステップアップ電圧の値を含む
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記動作条件パラメータは、エラー訂正の手法に関する情報を含む請求項１記載の半導体記憶装置。
【請求項６】
前記動作条件パラメータは、書き込み動作の手順に関する情報を含む請求項１記載の半導体記憶装置。
【請求項７】
データを記憶可能に構成されたメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイの動作条件を規定する動作条件パラメータを記憶するパラメータ記憶回路と、
所定の条件が成立した場合に、ユーザに複数の動作条件のうちの少なくとも１つを選択させる動作条件選択部と、
前記動作条件選択部により選択された動作条件に対応する動作条件パラメータを設定し前記メモリセルアレイを制御する制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項８】
前記半導体記憶装置は、表示部及び入力部を備えた装置と接続可能に構成され、
前記動作条件選択部は、前記表示部に前記複数の動作条件を表示させ、ユーザに前記入力部から前記動作条件の少なくとも１つを選択する選択情報を入力させるように構成された
ことを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
一般に半導体記憶装置では、半導体記憶装置の動作条件を規定する動作条件パラメータが、フューズ回路やその他の不揮発性記憶装置に格納されている。動作条件パラメータには、不良救済データや、各種動作に必要な電圧を調整するための電圧調整データ等が含まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−６５６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載される実施の形態は、動作条件パラメータを適切に設定し各種動作を正確且つ確実に実行することを目的としたものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の半導体記憶装置は、データを記憶可能に構成されたメモリセルを配列してなるメモリセルアレイを備える。このメモリセルアレイの動作条件を規定する動作条件パラメータを記憶するパラメータ記憶回路も備えられている。ウェハ情報記憶回路は、メモリセルアレイが含まれるメモリチップが切り出されるウェハにおけるメモリチップの位置に関するウェハ情報を記憶する。制御回路は、ウェハ情報に基づいて動作条件パラメータを設定しメモリセルアレイを制御する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのブロック構成を示している。
【図２】セルアレイ１０の具体的な構成を示している。
【図３】第１の実施の形態でのＮＡＮＤ型フラッシュメモリにおいて４値データ記憶方式（２ビット／セル）を実行する場合のデータ書き込み方法の一例を示している。
【図４】書き込みを実行する場合のプログラム電圧Ｖｐｇｍのステップアップ動作を示す。
【図５Ａ】下位ページ書き込みの具体的手順を示したフローチャートである。
【図５Ｂ】上位ページ書き込みの具体的手順を示したフローチャートである。
【図６】第１の実施の形態のＮＡＮＤ型フラッシュメモリによる書き込み動作における電圧印加動作を示すタイミングチャートである。
【図７】ＮＡＮＤ型フラッシュメモリの１枚のウェハ内における配置図を示す。
【図８Ａ】制御回路１７の具体的な構成例を示す。
【図８Ｂ】第１変形例の制御回路１７の具体的な構成例を示す。
【図８Ｃ】第２変形例の制御回路１７の具体的な構成例を示す。
【図９】第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの制御回路１７の具体的な構成例を示している。
【図１０】第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの制御回路１７の具体的な構成例を示している。
【図１１】第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの制御回路１７の具体的な構成例を示している。
【図１２】第５の実施の形態に係るＮＡＮＤ型フラッシュメモリの制御回路１７の具体的な構成例を示している。
【図１３】第６の実施の形態に係るＮＡＮＤ型フラッシュメモリの制御回路１７の具体的な構成例を示している。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【０００８】
図１は、この発明の第１の実施の形態による半導体記憶装置の一例としてのＮＡＮＤ型フラッシュメモリのブロック構成を示している。セルアレイ１０は、後に説明するように、ＮＡＮＤセルユニットを配列して構成される。
【０００９】
センスアンプ（兼データラッチ）回路１１は、セルアレイ１０のビット線に接続される。センスアンプ回路１１は、読出し動作を行う場合にワード線ＷＬに沿った複数のメモリセルの読み出しデータを検知・増幅する機能を有する。また、センスアンプ回路１１は、読出し動作を行う場合にメモリセルから読み出されたデータを一時保持するとともに、書き込み動作を行う場合に書き込みデータを一時保持するページバッファ（データラッチ）を備えている。
【００１０】
カラムデコーダ１２は、カラムアドレスに従って各カラムを順次選択してデータ線とセンスアンプ回路１０とを接続する機能を有する。ロウデコーダ１３は、セルアレイ１０のブロック及びワード線を選択駆動するもので、ワード線ドライバを含む。
【００１１】
入出力バッファ１４は、入出力制御回路２２を介して外部から入力されるデータを一時保持するとともに、データ線Ｄａｔａ及び制御回路１７から供給されるデータを一時保持する機能を有する。入出力制御回路２２は、入出力パッドＰｉｏから供給されるデータ（コマンド、アドレス、データ）を供給されるとともに、制御パッドＰｃｔｒからチップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号を供給される。
【００１２】
外部から制御パッドＰｃｔｒを介して供給される制御信号は、コマンドデコーダ１６でデコードされた後、制御回路１７に供給される。制御回路１７は、書き込み動作、読み出し動作及び消去動作の実行する場合にシーケンス制御を担当するシーケンサを含む。
【００１３】
外部から入出力パッドＰｉｏを介して供給されるアドレスはアドレスレジスタ１５に一時保持され、ロウデコーダ１３及びカラムデコーダ１２に転送される。
【００１４】
書き込み、読み出し及び消去には、電源電圧を昇圧した種々の電圧が必要になる。高電圧発生回路１８は、制御回路１７により制御されて、動作モードに応じて必要な高電圧を発生する。
【００１５】
ステータスレジスタ１９は、チップ外部にチップの現在のビジー（Ｂ）／レディ（Ｒ）状態を知らせるために、設けられている。パワーオンリセット回路２０は、電源投入後に立ち上がるパワーオンリセット信号ＰＯＲを出力する。パワーオンリセット信号ＰＯＲが立ち上がることにより、制御回路１７が動作可能な状態に切り替わる。また、パラメータ記憶回路２１は、ＮＡＮＤ型フラッシュメモリの動作条件を規定する各種動作条件パラメータを記憶している。
【００１６】
図２は、セルアレイ１０の具体的な構成を示している。複数のメモリセル（図の場合３２個のメモリセル）ＭＣ０−ＭＣ３１は直列接続されて、ＮＡＮＤセルユニットＮＵを構成し、複数のＮＡＮＤセルユニットＮＵがマトリクス配列される。各メモリセルＭＣｉは、電荷蓄積層として例えばフローティングゲートを持つ、積層ゲート構造のＭＯＳトランジスタであって、フローティングゲートの電荷蓄積状態で決まる閾値電圧をデータとして不揮発に記憶する。セルデータは、フローティングゲートへの電子注入動作とその蓄積電荷の放出動作により、電気的書き換えが可能である。
【００１７】
ＮＡＮＤセルユニットＮＵの一端は、ドレイン側選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端はソース側選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣｉの制御ゲートは異なるワード線ＷＬｉに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ、ワード線ＷＬｉと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１８】
１ワード線に沿って配列されるメモリセルが、データ読み出し及び書き込みの単位となる。また、ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロックがデータ消去の単位となる。通常、図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｊ（ｊ＝０，１，…）が配置される。
【００１９】
図３は、この実施の形態でのＮＡＮＤ型フラッシュメモリにおいて４値データ記憶方式（２ビット／セル）を実行する場合のデータ書き込み方法の一例を示している。４値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）Ｅと、これより大なる電圧レベルにある閾値電圧分布Ａ，Ｂ，Ｃにより規定される。
【００２０】
この４値データを書くために、まず選択ブロックの全メモリセルは、データ消去動作が実行されることにより、最も低い負の閾値電圧分布Ｅに設定される。このデータ消去動作は、メモリセルアレイ１０が形成されたウエルに正の消去電圧Ｖｅｒａをウエルドライバ（図示せず）から与え、全部または一部のワード線をＶｅｒａよりも低い電圧とし、全部または一部のメモリセルＭＣの浮遊ゲートの電子を放出させることにより行う。
【００２１】
次に、閾値電圧分布Ｅのセルの一部を中間分布ＬＭまで書き込む下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ  Ｐｒｏｇｒａｍ）を行う。書き込もうとする下位ページデータが”１”の場合には、そのメモリセルは負の閾値電圧分布Ｅのまま据え置かれる。一方、書き込もうとする下位ページデータが”０”の場合には、そのメモリセルには中間分布ＬＭを与えるための書き込み動作が行われる。その際、ベリファイ読出し電圧を電圧ＶＬＭに設定して（電圧ＶＬＭを、選択メモリセルＭの制御ゲート−ソース間に印加する）、書き込み動作を行う度に中間分布ＬＭへの書き込みの完了を確認するための書き込みベリファイ動作を行う。
【００２２】
その後、閾値電圧分布ＥからＡへ上昇させるとともに、中間分布ＬＭから閾値電圧分布Ｂ又はＣへと閾値電圧を上昇させる上位ページ書き込み（Ｕｐｐｅｒ Ｐａｇｅ  Ｐｒｏｇｒａｍ）を行う。書き込もうとする上位ページのデータの種類と、書き込み済の下位ページのデータの種類の組み合わせにより、書き込み後の閾値電圧分布が異なる。下位ページデータが“１”データのメモリセルに対して上位ページデータが“１”データの場合は、閾値電圧分布Ｅのまま据え置かれる。また、下位ページデータが“１”データのメモリセルに対して上位ページデータが“０”データの場合は、閾値電圧分布Ａを与えるための書き込み動作が行われる。一方、下位ページデータが“０”データのメモリセルに対して上位ページデータが“０”データの場合は、閾値電圧分布Ｂを与えるための書き込み動作が行われる。また、下位ページデータが“０”のメモリセルに対して上位ページデータが“１”データの場合は、閾値電圧分布Ｃを与えるための書き込み動作が行われる。
【００２３】
この際、書き込みベリファイ動作は、ベリファイ読出し電圧として電圧ＶＶＡ、ＶＶＢ又はＶＶＣを用いて行う。なお、書き込み動作完了後のデータ読み出し動作においては、選択メモリセルＭの制御ゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布Ｅ〜Ｃの上限と下限の間の電圧である読み出し電圧ＶＡ、ＶＢ、ＶＣに設定する一方、非選択メモリセルには、チャネルを導通させるのに十分な高さの読み出しパス電圧Ｖｒｅａｄを印加する。読出しパス電圧Ｖｒｅａｄは、最も高電圧の閾値電圧分布Ｃの上限よりも所定のマージンだけ大きい電圧値を有する電圧である。読出しパス電圧Ｖｒｅａｄを与えられたメモリセルは、その保持データの如何に拘わらず導通状態に切り替わる。
【００２４】
以上のデータ書き込みは、次のような電圧を各部に与えることにより行われる。書き込み対象の選択メモリセルに接続される選択ワード線には、プログラム電圧Ｖｐｇｍ（例えば１８Ｖ程度か、それ以上）が与えられる。また、非選択メモリセルに接続される非選択ワード線には書き込みパス電圧Ｖｐａｓｓ（例えば１０Ｖ程度）が与えられる。ビット線ＢＬには、書き込みたいデータの種類に応じて、接地電圧Ｖｓｓ（閾値電圧を上昇させるデータ“０”書き込みの場合）または電源電圧Ｖｄｄ（閾値電圧を上昇させないデータ”１”書き込みの場合）が与えられる。
【００２５】
即ち、データ“０”書き込みの場合、ビット線ＢＬに与えた接地電圧ＶｓｓがＮＡＮＤセルユニットのチャネルまで転送され、プログラム電圧ＶＰＧＭが与えられたときにチャネルから電荷蓄積層に電荷が注入される。一方、“１”書き込み（書き込み禁止）の場合、例えば、ＮＡＮＤセルチャネルは電源電圧Ｖｄｄまで充電後、フローティングとなるように制御され、プログラム電圧Ｖｐｇｍが与えられたときセルチャネルは容量結合によりブーストされて、電荷注入が起こらない。データ書き込みには、図４に示すように、プログラム電圧を書き込みサイクル（書き込み動作と書き込みベリファイ動作）毎に所定のステップアップ電圧ΔＶｐｇｍだけ高くするステップアップ書き込み方式を利用する。
【００２６】
下位ページ書き込み（中間分布ＬＭの書き込み）において、その中間分布ＬＭの閾値電圧の下限を所定の電圧（ベリファイ読出し電圧ＶＬＭ）以上にするため、書き込み状態の確認（書き込みベリファイ動作）を行う。即ち、選択メモリセルの制御ゲート（選択ワード線）とソースとの間にベリファイ読出し電圧ＶＬＭを与えた書き込みベリファイ動作を行う。このベリファイ読出し動作により中間分布ＬＭに入るように閾値電圧を上昇させるべき選択メモリセルが導通すれば書き込み失敗（フェイル）であり、導通しなければ場合書き込み成功（パス）という判定がなされる。その後の書き込み動作においては、書き込み成功したメモリセルのビット線には電源電圧Ｖｄｄを与えて書き込みを禁止し、書き込み失敗したメモリセルのビット線には接地電圧Ｖｓｓを与えてデータ“０”書き込みを行う。同様に、上位ページ書き込み時は、ベリファイ読出し電圧ＶＶＡ、ＶＶＢ、ＶＶＣによりそれぞれ閾値電圧分布Ａ、Ｂ、Ｃの書き込みベリファイ動作を行うことになる。
【００２７】
図５Ａ、及び図５Ｂを参照して、本実施の形態のＮＡＮＤ型フラッシュメモリによる書き込み動作の具体的な手順を説明する。図５Ａは、下位ページ書き込みの具体的手順を示したフローチャートであり、図５Ｂは、上位ページ書き込みの具体的手順を示したフローチャートである。
【００２８】
まず、図５Ａを参照して下位ページ書き込みの具体的手順を説明する。まず、外部（ホスト装置、メモリ制御回路）からコマンド（書き込みコマンド）、アドレス、及び書き込みデータが入出力パッドＰｉｏ及び制御パッドＰｃｔｒを介して制御回路１７に入力される。書き込みデータは、センスアンプ回路１１のページバッファにセットされる（Ｓ１０）。アドレスは、アドレスレジスタ１５に保持される。コマンドはコマンドデコーダ１６でデコードされる。この書き込みコマンドに従って、下位ページの書き込みが開始され、書き込みに必要な電圧（プログラム電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓなど）が設定され生成される（Ｓ１１）。
【００２９】
ロウデコーダ３では、アドレスデータに基づき選択メモリセルにはプログラム電圧Ｖｐｇｍを与え、非選択メモリセルには書き込みパス電圧Ｖｐａｓｓが与えられる。プログラム電圧Ｖｐｇｍ、及び書き込みパス電圧Ｖｐａｓｓは、高電圧発生回路１８を動作させることで発生される。なお、プログラム電圧Ｖｐｇｍは、１回目の書き込み動作では例えば初期値Ｖｐｇｍ０に設定される（図４参照）。後述するベリファイ読出し動作により書き込みが完了しない（失敗）と判定された場合には、ステップアップ動作によりステップアップ値ΔＶｐｇｍだけ高い電圧にプログラム電圧Ｖｐｇｍが設定される（Ｖｐｇｍ＝Ｖｐｇｍ０＋ΔＶｐｇｍ）。同様に、書き込みパス電圧Ｖｐａｓｓをステップアップ動作の対象としてもよい。
【００３０】
また、図６に示すように、選択ゲート線ＳＧＤの電圧は、順に電圧ＶＳＧ１、ＶＳＧ２、ＶＳＧ３に設定され、選択ゲート線ＳＧＳには接地電圧Ｖｓｓが与えられる。ソース線ＣＥＬＳＲＣには接地電圧Ｖｓｓが与えられる。ビット線ＢＬには、書き込みたいデータに応じて電源電圧Ｖｄｄ又は接地電圧Ｖｓｓが与えられる。選択ゲート線ＳＧＤには最初に、電源電圧Ｖｄｄをチャネルに転送出来る電圧ＶＳＧ１（Ｖｄｄ＋Ｖｔｈ以上の電圧）が印加される。
そして、閾値電圧を変動させたいメモリセル（”０”書きをしたいメモリセル）においては、メモリセルのチャネルに接地電圧Ｖｓｓが転送される。一方、閾値電圧の変動を禁止させたいメモリセル（”１”書きをしたいメモリセル）においては、メモリセルのチャネルに電源電圧Ｖｄｄが転送される。選択ゲート線ＳＧＤの電圧が電圧ＶＳＧ２又はＶＳＧ３に変化することでドレイン側選択トランジスタＳＧ１はカットオフし、チャネルはフローティング状態になる。この状態においてワード線ＷＬに書き込み電圧Ｖｐｇｍ、又は書き込みパス電圧Ｖｐａｓｓを印加した場合、チャネルはカップリングにより昇圧するので、メモリセルへの書き込みが禁止される。
【００３１】
このようにして、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＤ、ＳＧＳに必要な電圧が印加され、書き込み動作が実行される（Ｓ１２）。
【００３２】
次に、選択ワード線ＷＬに沿った全てのメモリセル（又は所定数以上のメモリセル）において書き込みが完了したか（ＰＡＳＳしたか否か）を検証するベリファイ読出し動作が行われる（Ｓ１３）。ここでのベリファイ読出し動作では、図３に示すベリファイ読出し電圧ＶＬＭを用いて、中間分布ＬＭの下限値がベリファイ読出し電圧ＶＬＭ以上となったか否かが判定される。判定の結果、書き込みが完了していないと判定される場合には（Ｓ１４のＮｏ）、ステップＳ１５に移行し、プログラム電圧Ｖｐｇｍを、ステップアップ値ΔＶｐｇｍだけ増加させるステップアップ動作が実行され、再度プログラム動作（Ｓ１２）に戻る。
【００３３】
一方、上記ベリファイ読出し動作により中間分布ＬＭの下限がベリファイ読出し電圧ＶＬＭ以上となり、これにより選択ワード線に沿った全てのメモリセル（又は所定数以上のメモリセル）の下位ページデータの書き込みが完了したと判定される場合には（Ｓ１４のＹｅｓ）、Ｓ１６に移行する。Ｓ１６では、書き込み動作に用いた各電圧を元の値に戻すためのリカバリ動作が実行される。以上により、下位ページ書き込みの動作が終了する。
【００３４】
次に、図５Ｂを参照して上位ページ書き込みの具体的手順を説明する。まず、下位ページ書き込みの場合と同様に、外部からコマンド（書き込みコマンド）、アドレス、及び書き込みデータが制御回路１７に入力される。
【００３５】
外部から書き込み開始コマンドが入力され、上位ページの書き込みが開始する（Ｓｔａｒｔ）。データラッチにセットされた書き込みデータは、センスアンプ回路１１のページバッファに転送される（Ｓ２０）。続いて、書き込み済みの下位ページデータの読出し動作が実行される（Ｓ２１）。具体的には、選択ワード線ＷＬに閾値電圧分布Ｅと中間分布ＬＭとの間の読み出し電圧ＶＬが印加され（図３参照）、非選択ワード線ＷＬには読出しパス電圧Ｖｒｅａｄが印加されて、読出し動作が実行される。これにより、選択メモリセルに保持された下位ページデータが読み出される。読み出された下位ページデータは図示しないデータラッチに保持される。上位ページデータ書込みにおいては、この読み出された下位ページデータと、書き込もうとする上位ページデータとの組み合わせにより、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれを与えるべきかが判定される。
【００３６】
そして、書き込み動作に必要な電圧が設定され（Ｓ２２）、書き込み動作が開始される（Ｓ２３）。すなわち、プログラム電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓの初期値が設定される。また、ビット線ＢＬには、書き込みデータに応じて電源電圧Ｖｄｄ又は接地電圧Ｖｓｓが設定される。また、選択ゲート線ＳＧＤには、図６に示されるように電圧ＶＳＧ１、ＶＳＧ２、ＶＳＧ３が順に印加される。また、選択ゲート線ＳＧＳには接地電圧Ｖｓｓが印加される。
【００３７】
書き込み動作が終了すると、続いてベリファイ読出し動作に移行する（Ｓ２４〜Ｓ２６）。すなわち、ベリファイ読出し電圧ＶＶＡ、ＶＶＢ、ＶＶＣを用いた３つのベリファイ読出し動作が順次実行される。
【００３８】
このベリファイ読出し動作により、選択ワード線に接続された全てのメモリセルの書き込み動作が完了（ＰＡＳＳ）した場合には（Ｓ２７のＹ）、リカバリ動作（Ｓ２９）を行って上位ページ書き込み動作が終了する。そうでない場合（Ｓ２７のＮｏ）、プログラム電圧Ｖｐｇｍのステップアップ動作（Ｓ２８）を行って、再び書き込み動作（Ｓ２３）が実行される。
【００３９】
図６は、本実施の形態のＮＡＮＤ型フラッシュメモリによる書き込み動作における電圧印加動作を示すタイミングチャートである。下位ページ書き込みの場合も、上位ページ書き込みの場合も、基本的に図６に示す電圧印加動作が行われる。
【００４０】
まず、時刻ｔ０において、ビット線ＢＬの電圧が、書き込みデータの種類により、電源電圧Ｖｄｄ（データ”１”を書き込む場合（書き込み禁止））又は接地電圧Ｖｓｓ（データ”０”を書き込む場合）に設定される。
【００４１】
続いて、時刻ｔ１では、ドレイン側選択ゲート線ＳＧＤが電圧ＶＳＧ１に上昇し、これによりメモリストリングのチャネルは電源電圧Ｖｄｄ又は接地電圧Ｖｓｓに充電される（ソース側選択ゲート線ＳＧＳは終始接地電圧Ｖｓｓのまま維持される）。これと同時に、選択ワード線ＷＬ、及び非選択ワード線ＷＬがいずれも読み出しパス電圧Ｖｒｅａｄまで上昇する。
【００４２】
続く時刻ｔ２では、選択ゲート線ＳＧＤの電圧が電圧ＶＳＧ１よりも小さいＶＳＧ２に低下し、これによりすべてのドレイン側選択トランジスタＳＧ１は非導通状態に切り替わり、メモリストリングのチャネルはフローティング状態に切り替わる。
【００４３】
次に、時刻ｔ３では、選択ワード線ＷＬの電圧がプログラム電圧Ｖｐｇｍまで上昇する一方、非選択ワード線ＷＬの電圧は書き込みパス電圧Ｖｐａｓｓまで上昇する。更に、時刻ｔ４では、ドレイン側選択ゲート線ＳＧＤの電圧が電圧ＶＳＧ２から、これよりも大きい電圧ＶＳＧ３に切り替わる。この時刻ｔ４以降も、書き込み禁止（データ”１”）のビット線ＢＬに接続されたドレイン側選択トランジスタＳＧ１は非導通状態のままとされ、対応するメモリストリングのチャネルはフローティング状態のままとされる。一方、データ”０”を書き込むため接地電圧Ｖｓｓを与えらえたビット線ＢＬに接続されたドレイン側選択トランジスタＳＧ１は導通状態に切り替わる。これにより、書き込み動作が開始される。
【００４４】
次に、制御回路１７の具体的構成について説明する。本実施の形態では、ウェハから切り出された複数のメモリチップ間の特性のバラツキを反映した情報(ウェハ情報）を取得し、このウェハ情報に基づいて動作条件パラメータを設定する。以下、この点について具体的に説明する。
【００４５】
図７は、ＮＡＮＤ型フラッシュメモリの１枚のウェハ内における配置図を示す。１枚のウェハＷ上には、複数のＮＡＮＤ型フラッシュメモリチップＭが形成される。１枚のメモリチップＭ毎に、図１に示す回路構造が形成されている。これら複数のメモリチップは、ダイソートテスト等の終了後ダイシングされ切り離される。
【００４６】
ウェハＷのダイシング前に実行されるダイソートテストにより、複数のメモリチップ間の各種特性のバラツキが特定される。一例として、図７に示すように、ウェハＷの中心付近（第１領域）のメモリチップＭは、最も良好な特性を有している。そして、ウェハＷの中心から離れるほど、メモリチップＭの特性は低下する。このような特性のバラツキは、メモリチップＭに形成されるＮＡＮＤ型フラッシュメモリの動作にも影響を与える。したがって、このようなウェハ面内の特性のバラツキに関する情報を各チップでの動作に反映させることができれば、複数のメモリチップの特性を均一化することができる。このため、本実施の形態では、ダイソートテストにより、メモリチップＭの位置を、その特性ごとに複数領域に分類する（図７では、４段階（第１領域〜第４領域））。第１領域のメモリチップは、最も良好な特性を有しており、以下、第２領域、第３領域、第４領域の順に特性は悪くなる。このような領域に関する情報をウェハ情報ＤｗとしてメモリチップＭ内の制御回路１７、又はその他の回路に格納する。後述するように、この格納されたウェハ情報Ｄｗに従って動作条件パラメータが変換（設定）される。変換後の動作条件パラメータに従い、制御部１７において各種動作を行う場合のメモリセルアレイの制御が実行される。
【００４７】
次に、制御回路１７の具体的な構成例を図８Ａを参照して説明する。
この実施の形態の制御回路１７は、シーケンサ１７１、ウェハ情報記憶回路１７２、演算回路１７３、及びレジスタ１７４を備えている。
【００４８】
シーケンサ１７１は、パワーオンリセット回路２０からのパワーオンリセット信号が立ち上がった後動作を開始し、メモリセルアレイ１０に対する各種動作（読み出し、書き込み及び消去）のシーケンス制御を司る。ウェハ情報記憶回路１７２は、前述のウェハ情報Ｄｗを記憶する。
【００４９】
また、演算回路１７３は、パラメータ記憶回路２１に記憶されている動作条件パラメータｐｍ１〜ｐｍ３を読み出すとともに、ウェハ情報Ｄｗに基づき、動作条件パラメータｐｍ１〜ｐｍ３の少なくとも一部を変換する。演算回路１７３には、ダイソートテストの結果を反映した演算プログラムが含まれており、演算回路１７３は、この演算プログラムに前述のパラメータｐｍ３及びウェハ情報Ｄｍを入力させることにより、パラメータのデータ変換を行う。ここでは、動作条件パラメータｐｍ３がウェハ情報Ｄｗに基づく変換の対象とされるものとして説明をする。動作条件パラメータｐｍ３は、一例として、書き込み動作を行う場合のステップアップ電圧ΔＶｐｇｍ（図４）や、消去動作を行う場合のステップアップ電圧ΔＶｅｒａである。あるいは、各種電圧の印加時間（図６参照）なども、これらの動作条件パラメータに含めることができる。また、複数通り（例えば２種類）の読み出しパス電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２を用意しておき、隣接するメモリセルの書き込み状態次第で２種類の読み出しパス電圧を切り替える読み出し方式（以下、ＳＲ（Special Read）方式という）が採用される場合がある。このＳＲ方式を実行するか否かを選択するパラメータも、これらの動作条件パラメータに含めることができる。換言すれば、ウェハ情報Ｄｗの内容によって、ＳＲ方式を実行するパラメータを選択するか、又は１つの読み出しパス電圧のみを用いる読み出し方式（ＳＲ方式ではない）を実行するパラメータが選択される。
なお、パラメータ記憶回路２１に記憶されている動作条件パラメータｐｍ３は、出荷当初に想定される状況において最も理想的と思われるパラメータとすることができる。あるいは、想定される状況において最も低い値に設定されていてもよい。
【００５０】
レジスタ１７４は、演算回路１７３から受領されたパラメータを格納するための記憶回路である。
【００５１】
次に、本実施の形態の動作を説明する。電源が投入されると、パワーオンリセット信号ＰＯＲがパワーオンリセット回路２０から出力され、これにより制御回路１７内のシーケンサ１７１が動作を開始する。演算回路１７３が駆動を開始すると、動作条件パラメータｐｍ１〜３がパラメータ記憶回路２１から読み出される。また、動作条件パラメータｐｍ３は、演算回路１７３において、ウェハ情報Ｄｗに基づく変換の対象とされる。ウェハ情報Ｄｗの内容によっては、動作条件パラメータｐｍ３を変換せず、そのままシーケンサに向けて出力してもよい。こうして、動作条件パラメータｐｍ３、又は変換後の動作条件パラメータｐｍ３’が、レジスタ１７４に格納され、その後の各種動作に用いられる。
【００５２】
以上説明したように、本実施の形態によれば、一枚のウェハ面内のバラツキ傾向を予めウェハ情報Ｄｗという形式で把握し、そのウェハ情報Ｄｗを各メモリチップ内に格納させる。そして、ウェハ情報Ｄｗに基づき動作条件パラメータが変換される。これにより、ウェハＷ内の特性のバラツキを吸収することができ、半導体記憶装置の特性を均一化することができる。あるいは、特性の違いに応じて、例えば特性の良好なチップは高速書き込みの可能な動作条件パラメータを設定し高パフォーマンスが要求される用途に対応させる一方、特性の劣るチップは低速書き込み用の動作条件パラメータを設定し、廉価品に用いることができる。このような対応が可能になることにより、製品の歩留まりを向上させることができる。
【００５３】
図８Ｂに第１の実施の形態の第１変形例を示す。この第１変形例では、シーケンサ１７１が、その内部にＲＯＭ１７１ａを有しており、このＲＯＭ１７１ａ内に、複数通りの書き込み動作を実行するための複数通りのプログラムが格納されている。シーケンサ１７１は、ウェハ情報１７Ｄｗに基づき、複数通りの書き込み動作のうちの１つを選択して実行可能に構成されている。ここでは、２つの書き込み方法（書き込み方法１、書き込み方法２）が選択的に実行可能な場合を例として説明する。一例として、書き込み方法１は、例えば図３のような書き込み方法であり、書き込み方法２は、閾値電圧分布Ａ〜Ｃの３つの状態をそれぞれ少しずつ書き上げる書き込み方法である（例えば、閾値電圧分布Ａ〜Ｃを、それぞれ分布幅が広く互いに重複する閾値電圧分布への第１の書き込み動作を行った後、続いて分布幅の狭い最終的な閾値電圧分布を得るための第２の書き込み動作を行う方法）。
【００５４】
図８Ｂの制御回路１７では、演算回路１７３における演算の結果に従い、シーケンサ１７１が書き込み方法１、書き込み方法２のいずれかを選択し実行する。これによれば、ウェハＷの特性のバラツキに応じた書き込み方法が選択され、メモリ装置の信頼性を高めることができる。
【００５５】
図８Ｃに第１の実施の形態の第２変形例を示す。この第２変形例では、シーケンサ１７１が、その内部にＲＯＭ１７１ａを有しており、複数通りのエラー訂正方法のうちの１つを選択して実行可能に構成されている。ここでは、２つのエラー訂正方法（エラー訂正方法１、エラー訂正方法２）が選択的に実行可能な場合を例として説明する。一例として、エラー訂正方法１は、ＢＣＨ符号を用いたエラー訂正方法であり、エラー訂正方法２は、ＲＳ（Reed-Solomon）符号を用いたエラー訂正方法である。
【００５６】
図８Ｃの制御回路１７では、演算回路１７３における演算の結果に従い、シーケンサ１７１がエラー訂正方法１、エラー訂正方法２のいずれかを選択し実行する。これによれば、ウェハＷの特性のバラツキに応じたエラー訂正方法選択され、メモリ装置の信頼性を向上させることができる。
【００５７】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図９を参照して説明する。この第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様である。ただし、制御回路１７の構成が第１の実施の形態とは異なっている。
【００５８】
この実施の形態の制御回路１７は、ウェハ情報Ｄｗを記憶するウェハ情報記憶回路１７２が省略されており、ウェハ情報Ｄｗはパラメータ記憶回路２１に記憶されている。演算回路１７３は、パラメータ記憶回路２１からウェハ情報Ｄｗ及びパラメータｐｍ３の両方を読み出して、パラメータｐｍ３の変換動作を行う。この実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。
【００５９】
［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置を、図１０を参照して説明する。この第３の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様である。ただし、制御回路１７の構成が第１の実施の形態とは異なっている。この実施の形態では、シーケンサ１７１が、ウェハ情報Ｄｗをウェハ情報記憶回路１７２から読み出して、ステータスレジスタ１９を介してウェハ情報Ｄｗを外部に出力可能に構成されている点である。例えば、ウェハ情報Ｄｗを、図１のＮＡＮＤ型フラッシュメモリの外部にあって図１のＮＡＮＤ型フラッシュメモリを制御するメモリコントローラに向けて出力することができる。メモリコントローラは、この受信したウェハ情報に基づき、ＮＡＮＤ型フラッシュメモリチップの信頼性の度合を判定することができる。このように、ウェハ情報Ｄｗが外部のメモリコントローラやホスト装置等に供給されることにより、不揮発性半導体記憶装置の制御をより適切に実行することができる。
【００６０】
［第４の実施の形態］
次に、第４の実施の形態に係る半導体記憶装置を、図１１を参照して説明する。この第４の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様である。ただし、制御回路１７の構成が第１の実施の形態とは異なっている。
【００６１】
この実施の形態では、シーケンサ１７１は、書き込み動作又は消去動作が行われた回数（書き込み／消去実行回数Ｎ）をカウントするカウンタ１７１ｂを有している。そして、演算回路１７３は、ウェハ情報Ｄｗ及び書き込み／消去実行回数Ｎに基づいてパラメータｐｍ３を変換する。書き込み動作及び消去動作の実行回数Ｎが増加すると、メモリセルのゲート絶縁膜が劣化が進むなどの理由により、各種動作のためのパラメータに変更が必要となる場合がある。このため、本実施の形態では、ウェハ情報Ｄｗ及び書き込み／消去実行回数Ｎに基づいてパラメータｐｍ３を変換する。本実施の形態によれば、第１〜第３の実施の形態と同様の効果を得ることが出来るとともに、書き込み／消去実行回数Ｎの増加に合わせてパラメータを変更することができるので、半導体記憶装置の長寿命化を図ることができる。
【００６２】
［第５の実施の形態］
次に、第５の実施の形態に係る半導体記憶装置を、図１２を参照して説明する。この第５の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様である。ただし、制御回路１７の構成が第１の実施の形態とは異なっている。
【００６３】
この実施の形態では、動作条件パラメータｐｍ３の設定に関し、ユーザの意思が反映される構成とされており、この点において前述の実施の形態と異なっている。すなわち、本実施の形態のシーケンサ１７１は、ユーザに対し、どのような動作条件を希望するかの選択をさせるための動作条件選択部１７１ｃを備えている。この動作条件選択部１７１ｃは、例えば入出力制御回路２２を介して本実施の形態のＮＡＮＤ型フラッシュメモリと接続される装置（例えばユーザ端末１０００）において、ユーザに動作条件の選択を行わせる機能を有する。具体的に動作条件選択部１７１ｃは、そのような選択を行わせるための選択プログラムを格納しており、この選択プログラムを実行可能に構成されている。所定の条件が成立した場合（例えば、書き込み／消去実行回数ＮがＮ１を超えた場合）に、当該選択プログラムが起動される。
【００６４】
この選択プログラムは、ユーザ端末１０００の表示部１００１に複数の動作条件のうちの１つを選択することを促す選択画面を表示させる。例えば、「高速書き込みモード」と「高信頼性書き込みモード」のうちの１つを選択させる。ユーザは、書き込みデータの信頼性を犠牲にしても書き込み動作を高速化したい場合には前者を選び、逆に書き込み動作は低速でも良いからデータの信頼性を高めたい場合には後者を選択する。このような選択は、求められるデータの信頼性、パフォーマンス、用途などを考慮して行われる。信頼性をユーザが選択できるようになれば、製造業者としても製品ラインアップを多くしなくても済み、コスト削減につながる。
【００６５】
このようにして、ユーザの意思に関するデータ（選択情報Ｓ）が得られる。この選択プログラムにおいてなされた選択に関する選択情報Ｓが、シーケンサ１７１から演算部１７３に出力される。演算部１７３は、この選択情報Ｓとウェハ情報Ｄｗとに基づきパラメータｐｍ３を変換する。
【００６６】
本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。加えて、選択プログラムにより選択された選択情報によりユーザの意思も反映される。
【００６７】
［第６の実施の形態］
次に、第５の実施の形態に係る半導体記憶装置を、図１３を参照して説明する。この第６の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様である。ただし、制御回路１７の構成が第１の実施の形態とは異なっている。
【００６８】
この実施の形態では、前述の実施の形態と異なり、ウェハ情報Ｄｗは演算回路１７３における演算には用いられず、代わりに、第５の実施の形態の如く、ユーザの選択に基づく選択情報Ｓに基づき、パラメータｐｍ３の変換がなされる。動作条件選択部１７１ｃは、例えばユーザ端末１０００において、ユーザに動作条件の選択を行わせる機能を有する。所定の条件が成立した場合（例えば、書き込み／消去実行回数ＮがＮ１を超えた場合）に、当該選択プログラムが起動される。この選択プログラムにおいてなされた選択に関する選択情報Ｓが、シーケンサ１７１から演算部１７３に出力される。演算部１７３は、この選択情報Ｓに基づきパラメータｐｍ３を変換する。
【００６９】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７０】
例えば、上記の実施の形態では、平面型のＮＡＮＤ型フラッシュメモリを例として説明したが、本実施の形態は、他の様々な半導体記憶装置に適用可能である。一例として、不揮発性メモリセルを３次元状に配列した３次元型ＮＡＮＤ型フラッシュメモリにも本発明を適用することは可能である。
【００７１】
また、上記実施の形態では、ユーザの意思を入力させる手段として、選択プログラム、及び表示画面と入力部を備えた装置を用いる例を説明した。しかし、ユーザの意思は、例えばユーザの意思を入力するための特別のピンやスイッチによって入力するような構造を採用することも可能である。
【符号の説明】
【００７２】
１０…セルアレイ、１１…センスアンプ回路、１２・・・カラムデコーダ、１３…ロウデコーダ、１４…入出力バッファ、１５…アドレスレジスタ、１６…コマンドデコーダ、１７…制御回路、１８…高電圧発生回路、１９…ステータスレジスタ、２０…パワーオンリセット回路、２１…パラメータ記憶回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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