(57)【要約】      （修正有）【課題】微細化された集積回路に含まれるトランジスタのゲート容量のバラツキを小さくすること。【解決手段】ゲートパターン４６の長手方向に伸びたキャップパターン５６を有するキャップセル・パターン５４をセルライブラリから取得し、ゲート層パターン４４が一列に配置されたセルアレイ・パターン５２の一端の第１のゲート端部４８ａとセルアレイ・パターンの他端の第２のゲート端部４８ｂとにキャップパターンが接続するように、セルアレイ・パターンの両端にキャップセル・パターンを配置すること。【選択図】図１０
2014010295.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ領域と前記アクティブ領域に接する一辺と前記一辺に対向し前記アクティブ領域に接する他辺とを有するセル領域に配置され、前記一辺から突出した第１のゲート端部と前記他辺から突出した第２のゲート端部とを有するゲートパターンを備えたゲート層パターンをセルライブラリから取得し、前記第１のゲート端部に別の前記ゲート層パターンの前記第２のゲート端部が接続するように、取得した前記ゲート層パターンを一列に配置する第１の工程と、
前記ゲートパターンの長手方向に伸びたキャップパターンを有するキャップセル・パターンをセルライブラリから取得し、前記ゲート層パターンが一列に配置されたセルアレイ・パターンの一端の前記第１のゲート端部と前記セルアレイ・パターンの他端の前記第２のゲート端部とに前記キャップパターンが接続するように、前記セルアレイ・パターンの両端に前記キャップセル・パターンを配置する第２の工程と、
前記第２の工程の後、前記ゲートパターンと前記キャップパターンからラインパターンを合成し、合成されたラインパターンの両端を光近接効果補正して第１のマスクパターンを形成する第３の工程と、
光近接効果補正された前記ラインパターンの先端と当該先端に隣接する前記セル領域に挟まれた領域を露出させる第１の開口部と、前記セル領域に挟まれた領域を露出させる第２の開口部とを有する第２のマスクパターンを形成する第４の工程とを有する
マスクパターンの形成方法。
【請求項２】
請求項１に記載のマスクパターンの生成方法において、
前記キャップパターンの長さは、前記第１のマスクパターンに対応するフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅が、前記セル領域に対応する領域内で基準値を超えないように設定されていることを
特徴とするマスクパターンの生成方法。
【請求項３】
アクティブ領域と前記アクティブ領域に接する一辺と前記一辺に対向し前記アクティブ領域に接する他辺とを有するセル領域に配置され前記一辺から突出した第１のゲート端部と前記他辺から突出した第２のゲート端部とを有するゲートパターンを備えたゲート層パターンをセルライブラリから取得し、前記第１のゲート端部に別の前記ゲート層パターンの前記第２のゲート端部が少なくても部分的に重なるように、取得した前記ゲート層パターンを一列に配置する第１の工程と、
前記第１の工程の後、配置された前記ゲート層パターンそれぞれに含まれる前記ゲートパターンからラインパターンを合成し、合成されたラインパターンの両端を光近接効果補正して第１のマスクパターンを形成する第２の工程と、
光近接効果補正された前記ラインパターンの一端と当該一端に隣接する前記セル領域に挟まれた領域を露出させる第１の開口部と、前記セル領域に挟まれた領域を露出させる第２の開口部とを有する第２のマスクパターンを形成する第３の工程とを有し、
前記ラインパターンの前記第１のゲート端部に対応する部分が一方の前記第１の開口部を貫通し、前記ラインパターンの前記第２のゲート端部に対応する部分が他方の前記第１の開口部を貫通する
マスクパターンの生成方法。
【請求項４】
請求項３に記載のマスクパターンの生成方法において、
前記ゲートパターンのうち前記セル領域から突出する部分の長さは、前記第１のマスクパターンに対応するフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅が、前記セル領域に対応する領域内で基準値を超えないように設定されていることを
特徴とするマスクパターンの生成方法。
【請求項５】
アクティブ領域と前記アクティブ領域に接する一辺と前記一辺に対向し前記アクティブ領域に接する他辺とを有するセル領域に配置され前記一辺から突出した第１のゲート端部と前記他辺から突出した第２のゲート端部とを有するゲートパターンを備えたゲート層パターンをセルライブラリから取得し、前記第１のゲート端部に別の前記ゲート層パターンの前記第２のゲート端部が接続するように、取得した前記ゲート層パターンを一列に配置する第１の工程と、
前記ゲート層パターンが一列に配置されたセルアレイ・パターンの一端に位置する前記ゲートパターンと前記セルアレイ・パターンの他端に位置する前記ゲートパターンとを前記セルアレイ・パターンの外側に向かって伸ばす第２の工程と、
前記第２の工程の後、配置された前記ゲート層パターンそれぞれに含まれる前記ゲートパターンからラインパターンを合成し、合成されたラインパターンの両端を光近接効果補正して第１のマスクパターンを形成する第２の工程と、
光近接効果補正された前記ラインパターンの一端と当該一端に隣接する前記セル領域に挟まれた領域を露出させる第１の開口部と、前記セル領域に挟まれた領域を露出させる第２の開口部とを有する第２のマスクパターンを形成する第３の工程とを有する
マスクパターンの生成方法。
【請求項６】
請求項５に記載のマスクパターンの生成方法において、
伸された前記ゲートパターンのうち前記セル領域から突出する部分の長さは、前記第１のマスクパターンに対応するフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅が、前記セル領域に対応する領域内で基準値を超えないように設定されていることを
特徴とするマスクパターンの生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクパターンの形成方法に関する。
【背景技術】
【０００２】
微細化されたトランジスタを有する集積回路では、隣接するトランジスタの間隔も狭くなる。このような集積回路では、トランジスタのゲートは多結晶シリコン膜を２回エッチングすることで形成される。１回目のエッチングでは、複数のトランジスタの拡散領域を縦断するポリシリコンラインが形成される。２回目のエッチンでは拡散領域間のポリシリコンラインが除去され、ゲートが形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１０−５３６１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ASIC（Application Specific Integrated Circuit）は、スタンダードセルが格子状に配置された集積回路である。近年の微細化されたスタンダードセルでは、トランジスタのゲートは一方向に伸びていることが多い。
【０００５】
このようなゲートは、多結晶シリコン膜を２回エッチングすることで形成される。１回目のエッチングでは、複数のトランジスタのアクティブ領域を縦断するポリシリコンラインが形成される。２回目のエッチングではアクティブ領域間のポリシリコンラインが切断除去され、ゲートが形成される。
【０００６】
１回目のエッチングで形成されるポリシリコンラインは、複数のアクティブ領域を横断するがその両末端はトランジスタのアクティブ領域から突き出るように形成される。１回目のエッチングの際、エッチングマスクとなるレジスト膜が光近接効果によって短くならないように、ポリシリコンラインが所望のデザインに近づくように対応するマスクパターンが光近接効果補正される。このためポリシリコンラインの両端が膨らむ。この膨らみは２回目のエッチンで、トランジスタ間のポリシリコンラインと共に除去される。
【０００７】
スタンダードセルが微細化すると、ポリシリコンラインのアクティブ領域からの突出し量も小さくなる。するとポリシリコンラインの両端の膨らみがアクティブ領域の内部に入り込み、トランジスタのゲート面積を大きくする。その結果、トランジスタのゲート容量が大きくなるとともにゲート容量のバラツキが大きくなる。
【課題を解決するための手段】
【０００８】
上記の問題を解決するために、本方法の一観点によれば、アクティブ領域と前記アクティブ領域に接する一辺と前記一辺に対向し前記アクティブ領域に接する他辺とを有するセル領域に配置され前記一辺から突出した第１のゲート端部と前記他辺から突出した第２のゲート端部とを有するゲートパターンを備えたゲート層パターンをセルライブラリから取得し、前記第１のゲート端部に別の前記ゲート層パターンの前記第２のゲート端部が接続するように、取得した前記ゲート層パターンを一列に配置する第１の工程と、前記ゲートパターンの長手方向に伸びたキャップパターンを有するキャップセル・パターンをセルライブラリから取得し、前記ゲート層パターンが一列に配置されたセルアレイ・パターンの一端の前記第１のゲート端部と前記セルアレイ・パターンの他端の前記第２のゲート端部とに前記キャップパターンが接続するように、前記セルアレイ・パターンの両端に前記キャップセル・パターンを配置する第２の工程と、前記第２の工程の後、前記ゲートパターンと前記キャップパターンからラインパターンを合成し、合成されたラインパターンの両端を光近接効果補正して第１のマスクパターンを形成する第３の工程と、光近接効果補正された前記ラインパターンの先端と当該先端に隣接する前記セル領域に挟まれた領域を露出させる第１の開口部と、前記セル領域に挟まれた領域を露出させる第２の開口部とを有する第２のマスクパターンを形成する第４の工程とを有するマスクパターンの形成方法が提供される。 
【発明の効果】
【０００９】
実施の形態の方法によれば、微細化された集積回路に含まれるトランジスタのゲート容量のバラツキが小さくなる。
【図面の簡単な説明】
【００１０】
【図１】パターン形成装置の構成図である。
【図２】セルライブラリのディレクトリの一例である。
【図３】スタンダードセルのパターンデータのデータ構造の一例である。
【図４】多角形パターンの一例である。
【図５】マスクパターン形成方法の手順を説明するフローチャートである。
【図６】第１のマスクパターンの形成工程のフローチャートである。
【図７】スタンダードセルのゲート層パターンを説明する図である。
【図８】ゲート層パターンの配置工程を説明する図である。
【図９】キャップセル・パターンの構造を説明する図である
【図１０】キャップセル・パターンの配置工程を説明する図である。
【図１１】光近接効果補正工程を説明する図である。
【図１２】光近接効果補正工程を説明する図である。
【図１３】光近接効果補正工程を説明する図である。
【図１４】光近接効果補正工程を説明する図である。
【図１５】光近接効果補正工程を説明する図である。
【図１６】第２のマスクパターンの形成工程を説明する図である。
【図１７】第２のマスクパターンの形成工程を説明する図である。
【図１８】実施の形態１によるによるゲート形成方法を説明する図である。
【図１９】実施の形態１によるゲート形成方法を説明する図である。
【図２０】セルアレイ・パターンの両端にキャップセル・パターンを配置しない場合のゲート形成方法を説明する図である。
【図２１】セルアレイ・パターンの両端にキャップセル・パターンを配置しない場合のゲート形成方法を説明する図である。
【図２２】図２１の領域Ａを拡大した図である。
【図２３】ラインパターンの突き出し量決定方法を説明するフローチャートである
【図２４】図２３の方法を説明する図である。
【図２５】多結晶シリコンの幅の分布（ゲートプロファイル）の一例である。
【図２６】実施の形態２の第１のマスクパターンの形成工程を示すフローチャートである。
【図２７】実施の形態２のゲート層パターンを説明する図である。
【図２８】実施の形態２のゲート層パターンの配置工程を説明する図である。
【図２９】光近接効果補正前のゲートパターンを説明する図である。
【図３０】第１の開口部とゲート端部の関係を説明する図である。
【図３１】実施の形態３の第１のマスクパターンの形成工程を示すフローチャートである。
【図３２】ゲートパターンとその配置方法を説明する図である。
【発明を実施するための形態】
【００１１】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【００１２】
（実施の形態１）
（１）パターン形成装置
図１は、実施の形態１のマスクパターンを形成するパターン形成装置２の構成図である。図１のパターン形成装置２は、例えばコンピュータである。
【００１３】
パターン形成装置２は、例えばＣＰＵ（Central Processing Unit）４と、ＲＯＭ（Read Only Memory）６と、ＲＡＭ（Random Access Memory）８と、ハードディスクを有する第１のＨＤＤ（Hard Disk Drive）１０ａとを有している。さらにパターン形成装置２は、例えばハードディスクを有する第２のＨＤＤ（Hard Disk Drive）１０ｂと、バス１２と、表示装置１４と、入力装置１６とを有している。
【００１４】
ＣＰＵ４は第１のＨＤＤ１０ａを制御するとともに、第１のＨＤＤ１０ａに記録されたプログラムをＲＡＭ８にロードし、ロードされたプログラムを実行する。さらにＣＰＵ４は第２のＨＤＤ１０ｂを制御するとともに、第２のＨＤＤ１０ｂに記録されたデータを読み取る。第１のＨＤＤ１０ａおよび第２のＨＤＤ１０ｂは、コンピュータにより読取可能な記録媒体である。
【００１５】
ＲＯＭ６には、ＣＰＵ４が実行する基本的なプログラム等が記録されている。ＲＡＭ８には、プログラム以外にも、ＣＰＵ４がプログラムを実行する際の途中データが一時的に記録される。
【００１６】
第１のＨＤＤ１０ａには、実施の形態のマスクパターン形成方法をＣＰＵ４に実行させるマスクパターン形成プログラム１８ａが記録されている。さらに第１のＨＤＤ１０ａには、マスクパターン形成プログラム１８ａを実行中のＣＰＵ４により呼び出される配置配線プログラム（P&R (Place and Route) ツール）が記録されている。
【００１７】
セルライブラリ２０には、スタンダードセル（バッファ回路、フリップフロップ回路、インバータ回路、ＮＡＮＤ回路、ＯＲ回路、ＡＮＤ回路、ＸＯＲ回路等の基本的な論理回路）に対応するマスクパターンのデータが登録されている。さらにセルライブララリ２０には、後述するキャップセル・パターンに対応するマスクパターンのデータが登録されている。
【００１８】
図２は、セルライブラリ２０のディレクトリ（或いは、フォルダ）の一例である。図２に示すように、セルライブラリ２０は、スタンダードセルのパターンデータ（マスクパターンに対応するデータ）を含むスタンダードセル・ディレクトリ２２ａと、キャップセル・パターンのパターンデータを含むキャップセル・ディレクトリ２２ｂとを有している。
【００１９】
図３は、スタンダードセルに対応するパターンデータ（例えば、ファイル）２４のデータ構造の一例である。パターンデータ２４は、GDS IIフォーマットまたはOASISフォーマットによりセルライブラリ２０に記録されている。
【００２０】
パターンデータ２４は、「インバータ」等のセル名（例えば、ファイル名）２６に対応付けられている。パターンデータ２４は、複数のレコード２８を有している。各レコード２８は、多角形パターンに対応している。スタンダードセルの形成に用いられるフォトマスクのパターンは、各レコード２８に対応する多角形パターンの集まりである。
【００２１】
図４は、多角形パターン（図４では、矩形パターン）の一例である。図４には、多角形パターン３０の頂点位置を表すドット３２ａ〜３２ｄが示されている。
【００２２】
図３に示すように、パターンデータ２４のレコード２８は、レベルコード３４ａとデータタイプ３４ｂで表現されるパタンレイヤーに対応する複数の頂点座標３４ｃに対応するデータとを有している。このレベルコード３４ａとデータタイプ３４bは、多角形パターン３０が形成されるフォトマスク（例えば、レチクル）に対応している。
【００２３】
例えばレベルコード３４aとデータタイプ３４ｂを組み合わせて、レベルコード「１」でデータタイプ「１」は、分離溝形成用のフォトマスクに対応している。レベルコード「３」でデータタイプ「１１」は、多結晶シリコン膜からトランジスタのゲートを形成するためのフォトマスクに対応している。レベルコード「３」でデータタイプ「１２」は、ゲートとビアの接続部のパターン（以下、コンタクトパターン）に対応している。
【００２４】
頂点座標１は、例えば多角形パターン３０の右上の頂点３２ａのｘ座標に対応している。頂点座標２は、例えば多角形パターン３０の右上の頂点３２ａのｙ座標に対応している。頂点座標３は、例えば多角形パターン３０の右下の頂点３２ｂのｘ座標に対応している。各レコード２８の頂点座標３４ｃの数は、対応する多角形パターンの頂点数の２倍である。
【００２５】
図２に示す例では、スタンダードセルに対応するパターンデータとキャップセルに対応するパターンデータは別々のディレクトリに含まれている。しかし両方のパターンデータが、同じディレクトリに含まれてもよい。
【００２６】
（２）マスクパターン形成方法
実施の形態１では、集積回路内のトランジスタのゲートを形成するためのフォトマスクのパターン（以下、マスクパターンと呼ぶ）が形成される。実施の形態１の集積回路は、例えば特定用途向け集積回路（ASIC）である。トランジスタは、例えばMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）である。
【００２７】
図５は、実施の形態１のマスクパターンの形成方法の手順を説明するフローチャートである。図５に示すように、実施の形態１のマスクパターンの形成方法は、第１のマスクパターンを形成する工程（Ｓ２）と、第２のマスクパターンを形成する工程（Ｓ４）とを有している。
【００２８】
ＣＰＵ４は、第１のＨＤＤ１０ａに記録されたマスクパターン形成プログラム１８ａに従って、図５に示す処理を実行する。
【００２９】
（i）第１のマスクパターンの形成工程（Ｓ２）
図６は、第１のマスクパターンの形成工程のフローチャートである。図６に示すように、第１のマスクパターンの形成工程は、スタンダードセルのゲート層パターンを配置する工程（Ｓ１２）と、キャップセル・パターンを配置する工程（Ｓ１４）と、光近接効果補正を行う工程（Ｓ１６）とを有している。
【００３０】
―ゲート層パターン―
図７は、スタンダードセルのゲート層パターンを説明する図である。ゲート層パターンは、スタンダードセルのゲートを形成するためのマスクパターンである。
【００３１】
図７（ａ）は、セル領域４２を説明する図である。セル領域４２は、図７（ａ）に示すように、少なくても一つのアクティブ領域３８と、いずれかのアクティブ領域３８に接する一辺４０ａと、この一辺４０ａに対向しいずれかのアクティブ領域３８に接する他辺４０ｂと有する領域である。ゲート層パターン４４は、図７（ｂ）に示すように、セル領域４２を含む領域に形成されたパターンである。
【００３２】
アクティブ領域３８は、個々のトランジスタの半導体部分（例えばフィールド酸化膜（Field Oxide）により囲まれた半導体領域、ただし多結晶シリコンゲートは除く）に対応する領域である。図７（ａ）に示す例では、セル領域４２は、４つのアクティブ領域３８を有している。セル領域４２の一辺４０ａには、上側の２つのアクティブ領域３８が接している。セル領域４２の他辺４０ｂには、下側の２つのアクティブ領域３８が接している。
【００３３】
図７（ｂ）は、ゲート層パターン４４の構成を説明する図である。ゲート層パターン４４は、複数のゲートパターン４６を有している。ゲートパターン４６は、セル領域４２上に配置され、セル領域４２の一辺４０ａから突出した第１のゲート端部４８ａとセル領域４２の他辺４０ｂから突出した第２のゲート端部４８ｂとを有している。
【００３４】
第１のゲート端部４８ａの長さ（ゲートパターン４６のうちセル領域４２から突出する部分の長さ）としては、集積回路のデザインルール（以下、デザインルールと呼ぶ）に規定されたゲートパターンの最小突出し量が好ましい。第２のゲート端部４８ｂの長さ（ゲートパターン４６のうちセル領域４２から突出する部分の長さ）としても、上記最小突出し量が好ましい。第１のゲート端部４８ａの長さと第２のゲート端部４８ｂの長さは、等しいことが好ましい。
【００３５】
ただし第１のゲート端部４８ａおよび第２のゲート端部４８ｂの長さは、最小突出し量以上（好ましくは、最小突出し量の１倍以上２倍以下）であってもよい。すなわちゲートパターン４６のうちセル領域から突出する部分の長さは、デザインルールに規定されたゲートパターンの最小突出し量の１倍以上２倍以下が好ましい。
【００３６】
ゲート層パターン４４は、図７（ｂ）に示すように、ゲートパターン４６に接続されるコンタクトパターン５０を有してもよい。さらにゲート層パターン４４は、ゲートパターン４６に平行なダミーゲートパターン４７を有してもよい。ゲート層パターン４４に含まれる各パターンのデータは、共通のレベルコード３４ａ（例えば、「３」）と共通のデータタイプ３４ｂ（例えば、「１１」）を有している（図３参照）。
【００３７】
なお図７（ｂ）にはコンタクトパターン５０を、中空のパターンとして示されている。
【００３８】
―ゲート層パターンの配置工程（Ｓ１２）―
図８は、ゲート層パターンの配置工程（Ｓ１２）を説明する図である。
【００３９】
ＣＰＵ４は、マスクパターン形成プログラム１８ａにしたがって、第１のＨＤＤ１０ａからを配置配線プログラム１８ｂを呼び出す。ＣＰＵ４は呼び出した配置配線プログラム１８ｂを利用して、ネットリストに従ってゲート層パターンの配置工程（Ｓ１２）を実行する。
【００４０】
ＣＰＵ４はまず、第２のＨＤＤ１０ｂにアクセスし、セルライブラリ２０から複数のゲート層パターン４４ａ,４４ｂを取り込む（取得する）。具体的には、例えばＣＰＵ４は、セル名２６およびレベルコード３４ａを参照して、ゲート層パターン４４ａ,４４ｂに対応するパターンデータ（以下、ゲート層・パターンデータと呼ぶ）を、セルライブラリ２０からＲＡＭ８に取り込む。ゲート層・パターンデータは、例えばゲート層パターン４４を構成する多角形パターンに対応するデータ（図３のレコード２８）の集まりである。
【００４１】
ＣＰＵ４は、取り込んだゲート層パターン４４ａの第１のゲート端部４８ａに取り込んだ別のゲート層パターン４４ｂの第２のゲート端部４８ｂが接続するように、取り込んだゲート層パターン４４ａ,４４ｂ一列に配置する。これにより、セルアレイ・パターン５２が形成される。
【００４２】
具体的には、例えばＣＰＵ４は、取り込んだゲート層・パターンデータの頂点座標を、ゲート層パターン４４ａ,４４ｂの配置位置に基づいて変更して、セルアレイ・パターン５２のパターンデータ（以下、セルアレイ・パターンデータと呼ぶ）を形成する。セルアレイ・パターンデータのデータ構造は、図３に示すパターンデータ２４のデータ構造と略同じである。
【００４３】
第２のゲート端部４８ｂは、第１のゲート端部４８ａに接するように、第１のゲート端部４８ａに接続されることが好ましい。ただし第２のゲート端部４８ｂは、その一部が第１のゲート端部４８ａに重なるように、接続されてもよい。
【００４４】
また隣接するセル領域４２の間隔は、例えば最小突出し量の２倍が好ましい。セル領域４２の間隔は、最小突出し量の２倍以外（例えば、最小突出し量の１．５倍以上４倍以下）であってもよい。
【００４５】
―キャップセル・パターンの配置工程（Ｓ１４）―
図９は、セルライブラリ２０に登録されたキャップセル・パターン５４の構造を説明する図である。キャップセル・パターン５４は、ゲート層パターン４４（図７（ｂ）参照）の一辺４０ａが伸びる方向に一列に配置されゲートパターン４６の長手方向に伸びた複数のキャップパターン５６を有している。
【００４６】
セルライブラリ２０には、キャップパターン５６の数が異なる複数のキャップセル・パターン５４のデータが登録されている。各キャップセル・パターン５４は、いずれかのゲート層パターン４４に対応している。キャップセル・パターンとゲート層パターンの対応関係は、例えば対応データとして第２のＨＤＤ１０ｂに記録されている。
【００４７】
キャップセル・パターンは、例えば以下のような構造を有している。キャップパターン５６のピッチは、例えば対応するゲート層パターン４４に含まれるゲートパターン４６のピッチと同じである。キャップパターン５６の数は、例えばゲートパターン４６とダミーゲートパターン４７の数の和である。キャップパターン５６の幅は、例えばゲートパターン４６の幅と同じである。これらの関係は、全て満たされることが好ましい。但し、一部だけが満たされてもよい。
【００４８】
キャップパターン５６の長さとしては、第１のゲート端部４８ａ（または、第２のゲート端部４８ｂ）の０．５〜３倍の長さが好ましい。さらに好ましくは、キャップパターン５６の長さは、例えば第１のゲート端部４８ａ（または、第２のゲート端部４８ｂ）の長さの１〜２倍の長さである。
【００４９】
図１０は、キャップセル・パターン５４の配置工程（Ｓ１４）を説明する図である。
【００５０】
ＣＰＵ４はまず、キャップセル・パターン５４をセルライブラリ２０から取り込む（取得する）。取り込まれるキャップセル・パターンは、例えばセルアレイ・パターン５２の一端に位置するゲート層パターン４４に対応している。
【００５１】
具体的には、例えばＣＰＵ４は、セルアレイ・パターン５２の一端に位置するゲート層パターン４４に対応するキャップセル・パターン５４のデータを、上記対応データを参照してセルライブラリ２０からＲＡＭ８に取り込む。キャップセル・パターン５４のデータは以下、キャップセル・パターンデータと呼ばれる。
【００５２】
次にＣＰＵ４は、セルアレイ・パターン５２の一端に位置する第１のゲート端部４８ａとセルアレイ・パターン５２の他端に位置する第２のゲート端部４８ｂとにキャップパターン５６が接続するように、キャップセル・パターン５４をセルアレイ・パターン５２の両端に配置する。
【００５３】
具体的には、例えばＣＰＵ４は、取り込んだキャップセル・パターンデータの頂点座標をキャップセル・パターン５４の配置位置に基づいて変更し、変更されたキャップセル・パターンデータをセルアレイ・パターンデータに追加する。
【００５４】
―光近接効果補正工程（Ｓ１６）―
図１１〜１５は、光近接効果補正工程を説明する図である。
【００５５】
ＣＰＵ４は、ゲート層パターンの配置工程（Ｓ１２）により一列に配置されたゲートパターン４６とキャップパターン５６とから、ラインパターン６０を合成する（図１０参照）。次にＣＰＵ４は、合成されたラインパターン６０の両端を光近接効果補正する。この光近接効果補正により、図１１に示すような第１のマスクパターン５８が形成される。光近接効果補正により、ラインパターン６０の先端に膨らみ（ハンマヘッド）が設けられると共にライン幅が太くなる。
【００５６】
具体的には、例えばＣＰＵ４は、ゲート層・パターンデータとキャップセル・パターンデータに対して後述するＯＲ処理を行って、ラインパターン６０に対応するパターンデータを生成する。その後ＣＰＵ４は、生成されたパターンデータに対して光近接効果補正を行い、第１のマスクパターン５８に対応するパターンデータを生成する。生成されるパターンデータのデータ構造は、図３を参照して説明したスタンダードセルのデータ構造略同じである。
【００５７】
図１２〜１５は、ゲートパターン４６の変化を示している。
【００５８】
図１２に示すように、ゲートパターン４６は、ゲート層パターンの配置工程（Ｓ１２）により一列に接続される。図１２には、ゲートパターン４６の頂点座標の位置３２がドットで示されている（図１３及び１４についても、同様である）。
【００５９】
キャップセル・パターンの配置工程（Ｓ１４）では、図１３に示すように、一列に接続されたゲートパターン４６の両端にキャップパターン５６が接続される。
【００６０】
光近接効果補正工程（Ｓ１６）ではまず、図１４に示すように、ゲートパターン４６とキャップパターン５６とがＯＲ処理により合成され、ラインパターン６０が形成される。その後図１５に示すように、各ラインパターン６０の両端が光近接効果補正される。これにより、図１１に示すような、光近接効果補正されたラインパターン６０ａを有する第１のマスクパターン５８が形成される。図１５では、頂点座標の位置を表すドットは省略されている。
【００６１】
なおダミーゲートパターン４７とキャップパターン５６から合成されるラインパターンの両端も、光近接効果補正されることが好ましい。図１１の第１のマスクパターン５８は、このようなラインパターン６０ｃも含んでいる。またゲート層パターン４４がコンタクトパターン５０を含む場合には、第１のマスクパターン５８はコンタクトパターン５０を含むことが好ましい。この場合ラインパターン６０は、ゲートパターン４６とキャップパターン５６とコンタクトパターン５０から合成される。
【００６２】
（ii）第２のマスクパターンの形成工程（Ｓ４）
図１６〜１７は、第２のマスクパターン６２の形成工程を説明する図である。
【００６３】
ＣＰＵ４は、図１６に示すように、第１の開口部６４ａと第２の開口部６４ｂとを有する第２のマスクパターン６２を形成する。第１の開口部６４ａは、光近接効果補正されたラインパターン６０ａの両端に対応する位置（領域）に形成される。
【００６４】
具体的には、例えばＣＰＵ４は、第２のマスクパターン６２に対応するパターンデータを生成する。生成されるパターンデータの構造は、図３を参照して説明したスタンダードセルのデータ構造と略同じである。
【００６５】
第１の開口部６４ａは、図１７に示すように、光近接効果補正されたラインパターン６０ａの先端とこの先端に隣接するセル領域４２とに挟まれた領域６６ａを露出させる開口部である。図１７には、ラインパターン６０ａの先端の位置が破線６８により示されている。ラインパターン６０ａは、領域６６ａにより分断される。
【００６６】
第２の開口部６４ｂは、図１７に示すように、セル領域４２に挟まれた領域６６ｂを露出させる開口部である。ラインパターン６０ａは、領域６６ｂにより分断される。第１の開口部６４ａおよび第２の開口部６４ｂの両端は、光近接効果補正されてもよい。
【００６７】
第１の開口部６４ａおよび第２の開口部６４ｂの幅およびセル領域パターン４２からの距離は、デザインルールにより規定されている。第１の開口部６６ａおよび第２の開口部６６ｂの幅は、例えばゲートパターン４６のセル領域４２からの最小突出し量と同じ値である。第１の開口部６４ａの中心と隣接するセル領域４２の距離は、例えばゲートパターン４６の最小突出し量と同じ値である。第２の開口部６４ｂの中心と隣接するセル領域４２の距離も、例えばゲートパターン４６の最小突出し量と同じ値である。
【００６８】
ところでゲートパターン４６の最小突出し量は、例えば４０〜１００ｎｍ（或いは、６０〜８０ｎｍ）である。キャップパターン５６の長さは、例えば２０〜３００ｎｍ（或いは、３０〜２４０ｎｍ）である。個々のセルは、図８のように４４aと４４ｂのように隣接している。
【００６９】
（３）ゲート形成方法
図１８及び１９は、実施の形態１によるトランジスタのゲート形成方法を説明する図である。
【００７０】
まず、第１のマスクパターン５８（図１１参照）に対応する第１のフォトマスクを形成する。第１のフォトマスクには、使用する露光装置の縮小倍率に応じて拡大された第１のマスクパターン５８が形成される。
【００７１】
同様に、第２のマスクパターン６２（図１６参照）に対応する第２のフォトマスクを形成する。第２のフォトマスクには、使用する露光装置の縮小倍率に応じて拡大された第２のマスクパターン６２が形成される。
【００７２】
次にトランジスタの半導体部分（例えばフィールド酸化膜により囲まれた半導体領域、ただし多結晶シリコンゲートは除く）と機能膜（ゲート酸化膜、ハードマスク等）とが形成された半導体基板（例えば、Ｓｉ基板）を用意する。この半導体基板上に多結晶シリコン膜（ゲート材料膜）を堆積し、堆積した多結晶シリコン膜の上にレジスト膜を形成する。
【００７３】
堆積したレジスト膜に第１のフォトマスクを介して露光光を照射した後このレジスト膜を現像して、レジストマスクを形成する。その後、多結晶シリコン膜およびゲート酸化膜をドライエッチングして、図１８に示すように、線状の多結晶膜７０（以下、ポリシリコンラインと呼ぶ）を形成する。
【００７４】
図１８にはポリシリコンライン７０とともに、トランジスタの半導体部分３８ａが示されている。ゲート層パターン４４のアクティブ領域３８（図７（ｂ）参照）は、この半導体部分３８ａ（以下、基板上のアクティブ領域と呼ぶ）に対応している。
【００７５】
ゲート層パターン４４が微細化すると、光近接効果によりレジストパターン(レジストマスク）の先端部が後退して、レジストパターンがラインパターン６０ａより短くなる。光近接効果補正（Ｓ１６）には、このレジストマスクの短縮化を抑制する効果がある。一方、光近接効果補正には、レジストマスクの先端部を膨らませる副作用もある。このため図１８に示すように、ポリシリコンライン７０の先端に膨らみ７１が形成される。
【００７６】
次に第２のフォトマスクを用いてポリシリコンライン７０の上にレジストマスクを形成した後、ポリシリコンライン７０をドライエッチングする。これによりポリシリコンライン７０が、図１９に示すように分断され、トランジスタのゲート７４が形成される。
【００７７】
図２０及び２１は、セルアレイ・パターン５２（図８参照）の両端にキャップセル・パターン５４を配置しない場合のゲート形成方法を説明する図である。
【００７８】
まずセルアレイ・パターン５２（図８参照）に含まれるゲートパターン４６からラインパターンを合成し、このラインパターンの両端を光近接効果補正して第３のマスクパターン（図示せず）を形成する。したがって第３のマスクパターンは、キャップセル・パターン５４に対応する部分を有していない。
【００７９】
次に、第３のマスクパターンに対応する第３のフォトマスクを形成する。この第３のフォトマスクを用いて、図２０に示すように、ポリシリコンライン７０ｂを形成する。ポリシリコンラインの形成手順は、第１のフォトマスクの代わりに第３のフォトマスクを用いること以外は、図１８を参照して説明したポリシリコンラインの形成手順と略同じである。
【００８０】
第３のマスクパターンは、セルアレイ・パターン５２の両端にキャップセル・パターン５４が配置されない分、第１のマスクパターンより短くなる。このため図２０に示すように、基板上のアクティブ領域３８ａの近傍にポリシリコンライン７０ｂの膨らみ７１が形成される。
【００８１】
次に第２のフォトマスクを用いてポリシリコンライン７０ｂの上にレジストマスクを形成し、ポリシリコンライン７０ｂをドライエッチングする。
【００８２】
このドライエッチングにより、図２１に示すように、ポリシリコンライン７０ｂが分断されとともに、ポリシリコンライン７０ｂの先端が除去される。これにより、トランジスタのゲート７４が形成される。
【００８３】
図２２は、図２１の領域Ａを拡大した図である。
【００８４】
トランジスタが微細化し世代が進むと、ゲートパターン４６（図７（ｂ）参照）のセル領域４２からの突出し量も小さくなる。するとポリシリコンライン７０ｂの先端を除去しても、図２２に示すように、膨らみ７１の末端７３がゲート７４の一部として残留してしまう。
【００８５】
このためゲート７４とアクティブ３８ａで構成されるゲート領域の面積が増加し、ゲート容量が設計値より大きくなる。その結果、トランジスタのゲート容量のバラツキが大きくなる。
【００８６】
図１０に示すように実施の形態１では、セルアレイ・パターン５２の両端にキャップセル・パターン５４が配置される。したがって第１のマスクパターン５８（図１１参照）のラインパターン６０ａは、キャップセル・パターン５４が配置されない第３のマスクパターンのラインパターンより長くなる。
【００８７】
したがって実施の形態１によれば、図１８に示すように、ポリシリコンライン７０の先端部の膨らみ７１がアクテティブ領域３８ａから離れた位置に形成される。その結果、膨らみ７１の末端がゲート７４の一部として残留しにくくなり、ゲート容量の増加およびバラツキが抑制される。
【００８８】
ところでアクティブ領域３８ａ内におけるゲート面積の増加は、ゲート容量を急激に増加させる。これはトランジスタのチャネルとゲート７４が、アクティブ領域３８ａ内で著しく接近しているためである。
【００８９】
そこで実施の形態１では、キャップパターン５６（図９参照）の長さは、第１のフォトマスクを用いてゲート材料膜に形成されるポリシリコンライン７０（図１８参照）の幅がアクテティブ領域３８ａの内部で基準値を超えないように設定されている。
【００９０】
すなわちキャップパターン５６の長さは、ポリシリコンライン（ラインパターン）７０の幅がセル領域４２に対応する半導体基板上の領域４２ａ（図１９参照；以後、基板上のセル領域と呼ぶ）の内部で基準値（ポリシリコンラインの幅に関する基準値）を超えないように設定されている。基準値としては、例えばポリシリコンライン７０の中央部におけるライン幅（ゲート長）の平均値より２〜８％（例えば、５％程度）大きい値が好ましい。
【００９１】
（４）突き出し量の決定
図２３は、ラインパターン６０の突き出し量決定方法を説明するフローチャートである。ラインパターン６０（図１４参照）の突き出し量（セル領域４２からの突出し量）は、キャップパターン５６の長さと第１のゲート端部４８ａ（又は、第２のゲート端部４８ｂ）の長さの和である。したがってキャップパターン５６の長さは、図２３の方法により決定される突き出し量に基づいて設定することができる。
【００９２】
図２４及び２５は、図２３の方法を説明する図である。まずアクティブ領域３８からの突き出し量が異なる複数のラインパターン（以下、テストパターンと呼ぶ）を有するフォトマスク（以下、テストレチクルと呼ぶ）を製作する（Ｓ２２）。テストパターンの両端は、光近接効果補正されている。
【００９３】
突き出し量としては、例えばデザインルールに規定されているゲートパターン４６の最小突き出し量から一定の刻み（例えば、５〜１０ｎｍ）ずつ増加する複数の値を用いる。
【００９４】
次に、ゲート形成直前の半導体基板と略同じ構造を有するテスト基板を用意する。テスト基板は、例えばフィールド酸化膜とアクティブ領域と機能膜（ゲート酸化膜、ハードマスク等）とを有し、最上部に多結晶シリコン膜が設けられた半導体基板である。
【００９５】
このようなテスト基板上にレジスト膜を形成した後、テストレチクルを介して露光光をレジスト膜に照射し、照射されたレジスト膜を現像する。これによりテストパターンが、レジスト膜に転写される（Ｓ２４）。
【００９６】
次にテストパターンが転写されたレジスト膜を介して、多結晶シリコン膜をドライエッチングする（Ｓ２６）。
【００９７】
図２４（ａ）には、ドライエッチングされた多結晶シリコン７６と基板上のアクティブ領域３８ａが示されている。図２４（ａ）に示す多結晶シリコン７６は、同じ突き出し量を有するテストパターンから形成されたものである。図２４（ａ）に示す例では、多結晶シリコン７６先端部の膨らみ７１がアクティブ領域３８ａの内部に入り込んでいる。
【００９８】
次にアクティブ領域３８ａ内の多結晶シリコン７６の幅を、多結晶シリコン７６の長手方向に沿って計測する（Ｓ２８）。計測は、例えば走査型電子顕微鏡により行われる。図２４（ｂ）には、計測位置の一例が複数の実線７８で示されている。
【００９９】
図２５には、多結晶シリコンの幅の分布９０（ゲートプロファイル）の一例が示されている。縦軸は、計測位置である。横軸は、多結晶シリコン幅７６の幅（以下、ゲート幅と呼ぶ）である。破線９２に挟まれた領域は、アクティブ領域３８ａに対応している。参考のため、アクティブ領域外のゲートプロファイルも一部示されている。
【０１００】
このゲートプロファイル９０からアクティブ領域３８ａの両端９２におけるゲート幅（以下、端部ゲート幅と呼ぶ）が、基準値を超えているか判定する（Ｓ３０）。基準値は、例えばアクティブ領域中央部９４におけるゲートプロファイル９０の平均値より、２〜８％（例えば、５％程度）大きな値９３である。
【０１０１】
図２５に示すように、アクティブ領域３８ａの両端９２におけるゲート幅が基準値９３を超えている場合には、ゲート幅が基準値以内になる領域９５の長さとアクティブ領域３８ａの長さの差分（以下、不足分と呼ぶ）を算出する（Ｓ３２）。
【０１０２】
光近接効果補正前のテストパターンの突き出し量にこの不足分を加えた長さを、光近接効果補正前のラインパターン６０の突き出し量として仮決定する（Ｓ３４）。この処理を、複数のゲートプロファイル９０について繰り返す（Ｓ３６）。
【０１０３】
アクティブ領域３８ａの両端９２におけるゲート幅が基準値を超えていない場合には、次のゲートプロファイル９０がアクティブ領域３８ａの両端９２で基準値を超えているか判断する（Ｓ３６→Ｓ３０）。
【０１０４】
突き出し量の仮決定処理（Ｓ３０〜Ｓ３６）が複数のゲートプロファイル９０について終了した場合、光近接効果補正前のラインパターン６０の突き出し量を決定する。突き出し量は、例えば仮決定した突き出し量の平均値（以下、仮突き出し量）、フォトマスクの位置合わせ誤差、および最低残渣量に基づいて決定される。
【０１０５】
フォトマスクの位置合わせ誤差があると、ラインパターン６０の一端で突き出し量が増加し他端では突き出し量が減少する。またポリシリコンライン７０から切り離された先端部７２（図１９参照）がデザインルールに規定される最低残渣量より短い場合や先端部７２のポリシリコン高さに対するアスペクトが高いと、先端部７２は半導体基板から剥がれ易くなる。半導体基板から剥がれた先端部７２は、半導体基板の別の場所に付着しその後の工程の障害や歩留まり低下の原因になる。
【０１０６】
そこで位置合わせ誤差による突き出し量の減少や先端部７２の剥離が問題にならないように、仮突き出し量を調整する。調整させた仮突き出し量を、光近接効果補正前のラインパターン６０の突き出し量として決定する（Ｓ３８）。
【０１０７】
以上のように決定されたキャップパターン５６の長さを突き出し量として第１のゲート端部４８ａの長さに付加することにより、基板上のセル領域４２ａ内のゲート７４の幅は基準値以下に抑制される。
【０１０８】
なお以上の例では、突き出し量の不足分に基づいて仮突き出し量を決定している。しかしアクティブ領域３８ａの両端９２におけるゲート幅が基準値以内になるプロファイル９０が存在する場合には、そのようなプロファイルに対応するラインパターンの突出し量から仮突き出し量を決定してもよい。
【０１０９】
以上の説明では触れられていないが、トランジスタのアクティブ領域や配線層のマスクパターンは、セルライブラリ２０に登録されたスタンダードセルのパターンから形成することができる。
【０１１０】
(実施の形態２)
実施の形態２は、実施の形態１と共通する部分を有している。したがって実施の形態１と共通する部分については、説明を省略または簡単にする。
【０１１１】
実施の形態２のマスクパターンの形成方法は、実施の形態１のマスクパターンの形成方法と同様、第１のマスクパターンの形成工程（Ｓ２）と第２のマスクパターンの形成工程（Ｓ４）とを有している（図５参照）。各工程は、例えばＣＰＵ４により実行される。
【０１１２】
（１）第１のマスクパターン形成工程（Ｓ２）
図２６は、第１のマスクパターンの形成工程のフローチャートである。図２６に示すように、第１のマスクパターンの形成工程は、スタンダードセルのゲート層パターンを配置する工程（Ｓ４２）と、光近接効果補正を行う工程（Ｓ４４）とを有している。
【０１１３】
―ゲート層パターン―
図２７は、実施の形態２のゲート層パターン８０を説明する図である。ゲート層パターン８０の構造は、基本的には実施の形態１のゲート層パターン４４の構造（図７（ｂ）参照）と同じである。
【０１１４】
ただし、実施の形態２のゲートパターン４６のうちセル領域から突出する部分の長さは、第１のフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅が基板上のセル領域で基準値を超えないように設定されていることが好ましい。「ゲートパターン４６のうちセル領域から突出する部分」とは、第１のゲート端部４８ｃおよび第２のゲート端部４８ｄのことである。
【０１１５】
さらに実施の形態２のゲートパターン４６のうちセル領域から突出する部分の長さは、デザインルールに規定されたゲートパターンの最小突出し量より長くなっていることが好ましい。
【０１１６】
実施の形態２のゲートパターン４６のうちセル領域から突出する部分の長さとしては、デザインルールに規定されたゲートパターンの最小突出し量の１.５倍以上４倍以下が好ましい。
【０１１７】
―ゲート層パターンの配置工程（Ｓ４２）―
図２８は、ゲート層パターン８０の配置工程を説明する図である。
【０１１８】
ＣＰＵ４はセルライブラリ２０から、複数のゲート層パターン８０ａ,８０ｂをＲＡＭ８に取り込む。
【０１１９】
その後ＣＰＵ４は、図２８に示すように、取り込んだゲート層パターン８０ａ,８０ｂを一列に配置して、セルアレイ・パターン５２ａを形成する。この時ＣＰＵ４は、取り込んだゲート層パターン８０ａの第１のゲート端部４８ｃに、取り込んだ別のゲート層パターン８０ｂの第２のゲート端部４８ｄが少なくても部分的に重なるように、ゲート層パターン８０ａ,８０ｂを配置する。
【０１２０】
第１のゲート端部４８ｃおよび第２のゲート端部４８ｄは、デザインルールに規定される最小突出し量より長い。しかし、第１のゲート端部４８ｃと第２のゲート端部４８ｄが重なるようにゲート層パターン８０ａ,８０ｂが配置されるので、アクティブ領域４２の間隔が広くなり過ぎることはない。このため、スタンダードセルの集積度が低くなることはない。
【０１２１】
アクティブ領域４２の間隔は、例えばデザインルールに規定されるゲートパターンの最小突出し量の１.５倍以上４倍以下が好ましい。さらに好ましくは、アクティブ領域４２の間隔は、デザインルールに規定されるゲートパターンの最小突出し量の２倍以上３倍以下である。
【０１２２】
―光近接効果補正工程（Ｓ４４）―
ＣＰＵ４は、配置された各ゲート層パターン８０ａ,８０ｂに含まれるゲートパターン４６からラインパターン６０を合成する（図２８参照）。
【０１２３】
次にＣＰＵ４は、合成されたラインパターン６０の両端を光近接効果補正する。この光近接効果補正により、第１のマスクパターンが形成される。第１のマスクパターンの構造は、図１１に示す実施の形態１の第１のマスクパターン５８と略同じである。
【０１２４】
図２９は、光近接効果補正前のゲートパターン４６を説明する図である。
【０１２５】
ゲート層パターンの配置工程（Ｓ４２）により、ゲートパターン４６ａの第１のゲート端部４８ｃに、別のゲートパターン４６ｂの第２のゲート端部４８ｄが重ねらえる。第１のゲート端部４８ｃと第２のゲート端部４８ｄは部分的に重ねられてもよし、全体的に重ねられてもよい。
【０１２６】
光近接効果補正工程（Ｓ４４）では、ゲート層パターンの配置工程（Ｓ４２）により配置された各ゲート層パターン８０ａ,８０ｂ内のゲートパターン４６ａ,４６ｂがＯＲ処理により合成され、ラインパターンが形成される。ラインパターンの構造は、図１４に示す実施の形態１のラインパターン６０と略同じである。
【０１２７】
その後、ラインパターンの両端が光近接効果補正される。光近接効果補正されたラインパターンの構造は、図１５に示す実施の形態１のラインパターン６０と略同じである。
【０１２８】
（ii）第２のマスクパターンの形成工程
実施の形態１の「第２のマスクパターンの形成工程」と略同じ手順により、第２のマスクパターンが形成される。第２のマスクパターンの構造は、図１６に示す実施の形態１の第２のマスクパターン６２の構造と略同じである。
【０１２９】
図３０は、第１の開口部６４ａとゲート端部の関係を説明する図である。
【０１３０】
図３０には、光近接効果補正前のラインパターン６０と第１の開口部６４ａの配置位置６６ａ（第１の開口部に対応する領域）が示されている。図３０には、光近接効果補正前のラインパターン６０と第２の開口部６４ｂの配置位置６６ｂ（第２の開口部に対応する領域）も示されている。
【０１３１】
さらに図３０には、ゲートパターン４６ｂの第１のゲート端部４８ｃに対応する部分が示されている。この部分には、符号「４８ｃ」が付されている。同様に図３０には、ゲートパターン４６ａの第２のゲート端部４８ｄに対応する部分が示されている。この部分には、符号「４８ｄ」が付されている。
【０１３２】
図３０に示すように、第１のゲート端部に対応する部分４８ｃは、一方の第１の開口部６４ａの配置位置６６ａを貫通する。さらに第２のゲート端部に対応する部分４８ｄは、他方の第１の開口部６４ａの配置位置６６ａを貫通する。
【０１３３】
一方実施の形態１では、第１のゲート端部４８ａとキャップパターン５６とを有する突出し部分が、第１の開口部６４ａの配置位置６６ａを貫通する。
【０１３４】
実施の形態２で形成される第１のマスクパターン（図１１参照）および第２のマスクパターン（図１６参照）は、実施の形態１のマスクパターンと略同じである。したがって実施の形態２によれば、実施の形態１と同様、ゲート容量のバラツキが小さくなる。
【０１３５】
（実施の形態３）
実施の形態３は、実施の形態１及び２と共通する部分を有している。したがって実施の形態１又は２と共通する部分については、説明を省略または簡単にする。
【０１３６】
実施の形態３のマスクパターンの形成方法は、実施の形態１のマスクパターンの形成方法と同様、第１のマスクパターンの形成工程（Ｓ２）と第２のマスクパターンの形成工程（Ｓ４）とを有している（図５参照）。各工程は、例えばＣＰＵ４により実行される。
【０１３７】
（１）第１のマスクパターン形成工程（Ｓ２）
図３１は、第１のマスクパターンの形成工程のフローチャートである。図３１に示すように、第１のマスクパターンの形成工程は、スタンダードセルのゲート層パターンを配置する工程（Ｓ５２）と、ゲートパターンを延伸する工程（Ｓ５４）と、光近接効果補正を行う工程（Ｓ５６）とを有している。
【０１３８】
―ゲート層パターン―
実施の形態３のゲート層パターンの構造は、実施の形態１のゲート層パターン４４の構造と略同じである（図７（ｂ）参照）。
【０１３９】
実施の形態３のゲートパターン４６のうちセル領域から突出する部分（第１のゲート端部４８ａおよび第２のゲート端部４ｂ）の長さとしては、デザインルールに規定されたゲートパターンの最小突出し量の１倍以上２倍以下が好ましい。
【０１４０】
―ゲート層パターンの配置工程（Ｓ５２）―
ゲート層パターンの配置工程（Ｓ５２）は、実施の形態１のゲート層パターンの配置工程（Ｓ１２）と略同じである。したがってゲート層パターンの配置工程（Ｓ５２）の説明は、省略する。
【０１４１】
ゲート層パターンの配置工程（Ｓ５２）により、図８に示すように、ゲート層パターン４４ａ,４４ｂが一列に配置されたセルアレイ・パターン５２が形成される。
【０１４２】
―ゲートパターンの延伸工程（Ｓ５４）―
ＣＰＵ４は、セルアレイ・パターン５２の一端に位置するゲートパターン４６ａ（図８参照）と、セルアレイ・パターン５２の他端に位置するゲートパターン４６ｂとを、セルアレイ・パターン５２の外側に向かって伸ばす。
【０１４３】
延伸工程後のセルアレイ・パターン５２の外形は、図２８に示す実施の形態２のセルアレイ・パターン５２ａと略同じである。ただしゲートパターン４６ａ,４６ｂの配置方法は、実施の形態２とは異なっている。
【０１４４】
図３２は、ゲートパターンとその配置方法を説明する図である。図３２には、延伸工程後のゲートパターン４６cと延伸前のゲートパターン４６が示されている。さらに図３２には、延伸工程後のゲートパターン４６cの頂点位置３２が示されている。
【０１４５】
図２９に示すように実施の形態２では、ゲートパターン４６の端部４８ｃ,４８ｄは、重ねられる。一方、実施の形態３では図３２に示すように、ゲートパターン４６cの端部は、重ねられなくてもよい。
【０１４６】
ゲートパターン４６の延伸工程（Ｓ５４）では、ゲートパターンの頂点座標３２を移動させることで、ゲートパターン４６を延伸させる。したがって、ゲートパターンの頂点座標３２の数は、延伸工程によっては変わらない。
【０１４７】
伸ばされたゲートパターン４６ｃのうちセル領域から突出する部分の長さは、第１のフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅がセル領域に対応する領域内で基準値を超えないように設定されることが好ましい。
【０１４８】
さらに伸ばされたゲートパターン４６ｃのうちセル領域から突出する部分の長さは、デザインルールに規定されたゲートパターンの最小突出し量の１倍以上２倍以下が好ましい。
【０１４９】
―光近接効果補正工程（Ｓ５６）―
光近接効果補正工程（Ｓ５６）は、実施の形態２の光近接効果補正工程（Ｓ４４）と略同じである。したがって、光近接効果補正工程（Ｓ５６）の説明は省略する。
【０１５０】
以上の工程により、第１のフォトマスクが形成される。形成される第１のフォトマスクの構造は、実施の形態１及び２の第１のフォトマスクの構造と略同じである。
【０１５１】
（２）第２のマスクパターンの形成工程（４）
第２のマスクパターンの形成工程は、実施の形態１及び２の第２のマスクパターンの形成工程（Ｓ４）と略同じである。形成されるマスクパターンの構造も、実施の形態１及び２の第２のマスクパターン６２（図１６参照）の構造と略同じである。したがって、第２のマスクパターンの形成工程の説明は省略する。
【０１５２】
実施の形態３で形成される第１のフォトマスクおよび第２のフォトマスクの構造は、実施の形態１及び２で形成されるフォトマスクの構造と略同じである。したがって実施の形態３によれば、実施の形態１及び２と同様、スタンダードセルに含まれるトランジスタのゲート容量のバラツキが小さくなる。
【０１５３】
以上の例では、セルアレイ・パターンに含まれるゲート層パターンの数は２つである。しかしセルアレイ・パターンには、３以上のゲート層パターンが含まれてもよい。
【０１５４】
また以上の例では、セルアレイ・パターンの数は一つである。しかしセルアレイ・パターンは、複数であってもよい。例えばゲート層パターンの配置工程においてゲート層パターンが格子状に配列され、複数のセルアレイ・パターンが形成されてもよい。
【０１５５】
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
【０１５６】
（付記１）
アクティブ領域と前記アクティブ領域に接する一辺と前記一辺に対向し前記アクティブ領域に接する他辺とを有するセル領域に配置され、前記一辺から突出した第１のゲート端部と前記他辺から突出した第２のゲート端部とを有するゲートパターンを備えたゲート層パターンをセルライブラリから取得し、前記第１のゲート端部に別の前記ゲート層パターンの前記第２のゲート端部が接続するように、取得した前記ゲート層パターンを一列に配置する第１の工程と、
前記ゲートパターンの長手方向に伸びたキャップパターンを有するキャップセル・パターンをセルライブラリから取得し、前記ゲート層パターンが一列に配置されたセルアレイ・パターンの一端の前記第１のゲート端部と前記セルアレイ・パターンの他端の前記第２のゲート端部とに前記キャップパターンが接続するように、前記セルアレイ・パターンの両端に前記キャップセル・パターンを配置する第２の工程と、
前記第２の工程の後、前記ゲートパターンと前記キャップパターンからラインパターンを合成し、合成されたラインパターンの両端を光近接効果補正して第１のマスクパターンを形成する第３の工程と、
光近接効果補正された前記ラインパターンの先端と当該先端に隣接する前記セル領域に挟まれた領域を露出させる第１の開口部と、前記セル領域に挟まれた領域を露出させる第２の開口部とを有する第２のマスクパターンを形成する第４の工程とを有する
マスクパターンの形成方法。
【０１５７】
（付記２）
付記１に記載のマスクパターンの生成方法において、
前記キャップパターンの長さは、前記第１のマスクパターンに対応するフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅が、前記セル領域に対応する領域内で基準値を超えないように設定されていることを
特徴とするマスクパターンの生成方法。
【０１５８】
（付記３）
付記１又は２に記載のマスクパターンの形成方法において、
前記ゲートパターンのうち前記セル領域から突出する部分の長さは、デザインルールに規定された前記ゲートパターンの最小突出し量の１倍以上２倍以下である
ことを特徴とするマスクパターンの生成方法。
【０１５９】
（付記４）
アクティブ領域と前記アクティブ領域に接する一辺と前記一辺に対向し前記アクティブ領域に接する他辺とを有するセル領域に配置され前記一辺から突出した第１のゲート端部と前記他辺から突出した第２のゲート端部とを有するゲートパターンを備えたゲート層パターンをセルライブラリから取得し、前記第１のゲート端部に別の前記ゲート層パターンの前記第２のゲート端部が少なくても部分的に重なるように、取得した前記ゲート層パターンを一列に配置する第１の工程と、
前記第１の工程の後、配置された前記ゲート層パターンそれぞれに含まれる前記ゲートパターンからラインパターンを合成し、合成されたラインパターンの両端を光近接効果補正して第１のマスクパターンを形成する第２の工程と、
光近接効果補正された前記ラインパターンの一端と当該一端に隣接する前記セル領域に挟まれた領域を露出させる第１の開口部と、前記セル領域に挟まれた領域を露出させる第２の開口部とを有する第２のマスクパターンを形成する第３の工程とを有し、
前記ラインパターンの前記第１のゲート端部に対応する部分が一方の前記第１の開口部を貫通し、前記ラインパターンの前記第２のゲート端部に対応する部分が他方の前記第１の開口部を貫通する
マスクパターンの生成方法。
【０１６０】
（付記５）
付記４に記載のマスクパターンの生成方法において、
前記ゲートパターンのうち前記セル領域から突出する部分の長さは、前記第１のマスクパターンに対応するフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅が、前記セル領域に対応する領域内で基準値を超えないように設定されていることを
特徴とするマスクパターンの生成方法。
【０１６１】
（付記６）  
付記４又は５に記載のマスクパターンの生成方法において、
前記ゲートパターンのうち前記セル領域から突出する部分の長さは、デザインルールに規定された前記ゲートパターンの最小突出し量より長いことを
特徴とするマスクパターンの生成方法。
【０１６２】
（付記７）
アクティブ領域と前記アクティブ領域に接する一辺と前記一辺に対向し前記アクティブ領域に接する他辺とを有するセル領域に配置され前記一辺から突出した第１のゲート端部と前記他辺から突出した第２のゲート端部とを有するゲートパターンを備えたゲート層パターンをセルライブラリから取得し、前記第１のゲート端部に別の前記ゲート層パターンの前記第２のゲート端部が接続するように、取得した前記ゲート層パターンを一列に配置する第１の工程と、
前記ゲート層パターンが一列に配置されたセルアレイ・パターンの一端に位置する前記ゲートパターンと前記セルアレイ・パターンの他端に位置する前記ゲートパターンとを前記セルアレイ・パターンの外側に向かって伸ばす第２の工程と、
前記第２の工程の後、配置された前記ゲート層パターンそれぞれに含まれる前記ゲートパターンからラインパターンを合成し、合成されたラインパターンの両端を光近接効果補正して第１のマスクパターンを形成する第２の工程と、
光近接効果補正された前記ラインパターンの一端と当該一端に隣接する前記セル領域に挟まれた領域を露出させる第１の開口部と、前記セル領域に挟まれた領域を露出させる第２の開口部とを有する第２のマスクパターンを形成する第３の工程とを有する
マスクパターンの生成方法。
【０１６３】
（付記８）
付記７に記載のマスクパターンの生成方法において、
伸された前記ゲートパターンのうち前記セル領域から突出する部分の長さは、前記第１のマスクパターンに対応するフォトマスクを用いてゲート材料膜に形成されるラインパターンの幅が、前記セル領域に対応する領域内で基準値を超えないように設定されていることを
特徴とするマスクパターンの生成方法。
【０１６４】
（付記９）
付記７又は８に記載のマスクパターンの形成方法において、
伸ばされた前記ゲートパターンのうち前記セル領域から突出する部分の長さは、デザインルールに規定された前記ゲートパターンの最小突出し量の１倍以上２倍以下である
ことを特徴とするマスクパターンの生成方法。
【符号の説明】
【０１６５】
２０・・・セルライブラリ
４２・・・セル領域
４４・・・ゲート層パターン
４６・・・ゲートパターン
４８ａ・・・第１のゲート端部
４８ｂ・・・第２のゲート端部
５２・・・セルアレイ・パターン
５４・・・キャップセル・パターン
５６・・・キャップパターン
５８・・・第１のマスクパターン
６０・・・ラインパターン
６２・・・第２のマスクパターン
６４ａ,６４ｂ・・・第１の開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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