(57)【要約】【課題】動作を高速化させることにより高速なデジタル信号を出力することが可能な出力ドライバ回路を提供する。【解決手段】ソース又はドレインが出力端子に接続されるＭＯＳトランジスタと、前記ＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動するドライブ回路と、を備える、出力ドライバ回路が提供される。係る出力ドライバ回路は、動作を高速化させることにより高速なデジタル信号を出力することが可能となる。【選択図】図２Ａ
2014160976.tif 000002
【特許請求の範囲】
【請求項１】
ソース又はドレインが出力端子に接続される少なくとも１つのＭＯＳトランジスタと、
前記ＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動するドライブ回路と、
を備える、半導体集積回路。
【請求項２】
少なくとも１つの前記ＭＯＳトランジスタは、Ｐ型ウェファーを用いたツインウェル又はトリプルウェルのＣＭＯＳプロセスで作製されたＰＭＯＳトランジスタであり、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲート又はウェルを構成するＮ型ウェルを駆動する回路であり、前記ＰＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動する、請求項１に記載の出力ドライバ回路。
【請求項３】
前記ＰＭＯＳトランジスタは、ソース端子が所定のインピーダンスを介して高電位側の電源ラインに短絡され、ドレイン端子が前記出力端子に接続され、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲート又はウェルを前記ＰＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するように駆動する、請求項２に記載の出力ドライバ回路。
【請求項４】
前記ＰＭＯＳトランジスタは２つ直列に接続され、第１のＰＭＯＳトランジスタは前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が前記出力端子と接続され、第２のＰＭＯＳトランジスタは前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインと短絡され、ドレイン端子が前記出力端子と接続され、
前記ドライブ回路は、前記第１のＰＭＯＳトランジスタのバックゲート又はウェルを該第１のＰＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＰＭＯＳトランジスタのバックゲート又はウェルを該第２のＰＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、請求項２に記載の出力ドライバ回路。
【請求項５】
前記ＰＭＯＳトランジスタは２つ並列に接続され、２つの前記ＰＭＯＳトランジスタのソース端子はお互いに短絡され、ドレイン端子が差動構成の前記出力端子の各々の端子に接続され、
前記ドライブ回路は、２つの前記ＰＭＯＳトランジスタのバックゲート又はウェルを各々のゲート電極と逆位相で電圧振幅するように駆動する、請求項２に記載の出力ドライバ回路。
【請求項６】
前記ＰＭＯＳトランジスタは２つ直列に接続されたものが２つ並列に接続され、直列に接続された前記ＰＭＯＳトランジスタの内、第１のＰＭＯＳトランジスタは差動構成の前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が差動構成の前記出力端子と接続され、第２のＰＭＯＳトランジスタは差動構成の前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインと短絡され、ドレイン端子が差動構成の前記出力端子と接続され、
前記ドライブ回路は、前記第１のＰＭＯＳトランジスタのバックゲート又はウェルを該第１のＰＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＰＭＯＳトランジスタのバックゲート又はウェルを該第２のＰＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、請求項２に記載の出力ドライバ回路。
【請求項７】
少なくとも１つの前記ＭＯＳトランジスタは、Ｐ型ウェファーを用いたトリプルウェルのＣＭＯＳプロセスで作製されたＮＭＯＳトランジスタであり、
前記ドライブ回路は、前記ＮＭＯＳトランジスタのバックゲート又はウェルを構成するＰ型ウェルを駆動する回路であり、前記ＮＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動する、請求項１に記載の出力ドライバ回路。
【請求項８】
前記ＮＭＯＳトランジスタは、ソース端子が所定のインピーダンスを介して低電位側の電源ラインに短絡され、ドレイン端子が前記出力端子に接続され、
前記ドライブ回路は、前記ＮＭＯＳトランジスタのバックゲート又はウェルを前記ＮＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するように駆動する、請求項７に記載の出力ドライバ回路。
【請求項９】
前記ＮＭＯＳトランジスタは２つ直列に接続され、第１のＮＭＯＳトランジスタは前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が前記出力端子と接続され、第２のＮＭＯＳトランジスタは前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインと短絡され、ドレイン端子が前記出力端子と接続され、
前記ドライブ回路は、前記第１のＮＭＯＳトランジスタのバックゲート又はウェルを該第１のＮＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＮＭＯＳトランジスタのバックゲート又はウェルを該第２のＮＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、請求項７に記載の出力ドライバ回路。
【請求項１０】
前記ＮＭＯＳトランジスタは２つ並列に接続され、２つの前記ＮＭＯＳトランジスタのソース端子はお互いに短絡され、ドレイン端子が差動構成の前記出力端子の各々の端子に接続され、
前記ドライブ回路は、２つの前記ＮＭＯＳトランジスタのバックゲート又はウェルを各々のゲート電極と逆位相で電圧振幅するように駆動する、請求項７に記載の出力ドライバ回路。
【請求項１１】
前記ＮＭＯＳトランジスタは２つ直列に接続されたものが２つ並列に接続され、直列に接続された前記ＮＭＯＳトランジスタの内、第１のＮＭＯＳトランジスタは差動構成の前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が差動構成の前記出力端子と接続され、第２のＮＭＯＳトランジスタは差動構成の前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインと短絡され、ドレイン端子が差動構成の前記出力端子と接続され、
前記ドライブ回路は、前記第１のＮＭＯＳトランジスタのバックゲート又はウェルを該第１のＮＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＮＭＯＳトランジスタのバックゲート又はウェルを該第２のＮＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、請求項７に記載の出力ドライバ回路。
【請求項１２】
前記ＭＯＳトランジスタは、Ｐ型ウェファーを用いたトリプルウェルのＣＭＯＳプロセスで作製されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであり、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲート又はウェルを構成するＮ型ウェルと、前記ＮＭＯＳトランジスタのバックゲート又はウェルを構成するＰ型ウェルとを駆動する回路であり、前記バックゲート又はウェルを出力端子と同位相で電圧振幅するように駆動する、請求項１に記載の出力ドライバ回路。
【請求項１３】
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタが直列に接続され、前記ＰＭＯＳトランジスタは前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインに短絡され、ドレイン端子が前記出力端子と接続され、前記ＮＭＯＳトランジスタは前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインに短絡され、ドレイン端子が前記出力端子と接続され、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲートと前記ＮＭＯＳトランジスタのバックゲートとを、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するようにそれぞれ独立して駆動する、請求項１２に記載の出力ドライバ回路。
【請求項１４】
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタが直列に接続されたものが２つ並列に接続され、前記ＰＭＯＳトランジスタは差動構成の前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインに短絡され、ドレイン端子が差動構成の前記出力端子と接続され、前記ＮＭＯＳトランジスタは差動構成の前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインに短絡され、ドレイン端子が差動構成の前記出力端子と接続され、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲートと前記ＮＭＯＳトランジスタのバックゲートとを、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するようにそれぞれ独立して駆動する、請求項１２に記載の出力ドライバ回路。
【請求項１５】
請求項１に記載の出力ドライバ回路を備える、撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体集積回路及び撮像装置に関する。
【背景技術】
【０００２】
フルハイビジョン映像を非圧縮で伝送することが可能なＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）や、大量のデジタルデータを短時間で伝送することが可能なＵＳＢ３．０等の、数Ｇｂｐｓを超える有線高速シリアルインターフェースが民生用の分野においても広く普及している。今後は４Ｋやスーパーハイビジョンに代表されるように、映像の高解像度化が一層進むと予想され、映像の高解像度化に伴った伝送レートの更なる高速化が求められている。
【０００３】
また医療機器の分野においても、例えば外科手術用顕微鏡などの高解像度化や３Ｄ化に伴い、扱う信号の量は増大する一方であるが、診察や手術時における、映像の撮像から表示までの遅延は許されないため、データを非圧縮で転送する必要があり、伝送レートの高速化が進むと予想される。また例えば、電子内視鏡の分野では高速なデジタル信号をできるだけ少ない本数の信号線で伝送することが求められるため、信号線１本当たりの伝送レートをより高速化していく必要がある。
【０００４】
これら有線の高速デジタル伝送を行うトランシーバは、一般に半導体技術を用いたＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）として実現される。係るトランシーバは、特にプロセス微細化によるトランジスタの高速化と大量生産による低コスト化の進んだシリコンＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスを用いて製造されることが多い。
【０００５】
有線の伝送レート高速化技術として、伝送路での電力損失に伴う信号波形の劣化を補償する技術が実用化されている。一般に伝送線路は低域通過特性を有するので、送信波形に含まれる高周波成分（特に数ＧＨｚ以上の成分）は減衰し、受信機側でシンボル間干渉によりジッタが大きくなり、伝送距離が長くなるに従い、データの０／１判定が難しくなる。受信側でのデータの０／１判定を補償する目的で、特に送信側では送信信号の高周波成分を予め増強するプリエンファシス技術が広く採用されている。
【０００６】
以下にプリエンファシス技術の概要を簡単に説明する。シリアル伝送は、複数のパラレルデータをシリアライズすることで、より高いレートのビット列を生成し、一本の伝送路（または１対の差動伝送路）を介して送信側から受信側に伝送する技術である。ビット列には、０／１が頻繁に遷移する個所と、０／１が連続し遷移の少ない個所とが混在する。上述した伝送路の低域通過特性により、０／１が連続した後に遷移するビットは、受信側でその振幅値が小さくなり、アイパターンが潰れる傾向がある。
【０００７】
そこで、０／１が連続した直後のビットを送信する際にはその出力振幅を大きくし、受信側での振幅値の減少を補償することで良好なアイパターンを確保するのがプリエンファシス技術である。必要なプリエンファシス量は伝送路の特性に依存するため、自動調整による最適化を目的に、その分解能を向上させた出力ドライバ回路が例えば特許文献１で提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４９９０１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したプリエンファシス技術は、伝送路の周波数特性を補償する技術である。しかし、プリエンファシス技術では出力ドライバのスルーレートで決まる最大データレートを拡張させることは出来ない。より高速な伝送を実現するには、スルーレートを向上させ、送信ＩＣの出力ドライバの本質的な高速化を図ることが求められる。
【００１０】
そこで本開示は、動作を高速化させることにより高速なデジタル信号を出力することが可能な、新規かつ改良された半導体集積回路及び撮像装置を提供する。
【課題を解決するための手段】
【００１１】
本開示によれば、ソース又はドレインが出力端子に接続されるＭＯＳトランジスタと、前記ＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動するドライブ回路と、を備える、半導体集積回路が提供される。
【００１２】
また、本開示によれば、上記半導体集積回路を備える、撮像装置が提供される。
【発明の効果】
【００１３】
以上説明したように本開示によれば、動作を高速化させることにより高速なデジタル信号を出力することが可能な、新規かつ改良された半導体集積回路及び撮像装置を提供することが出来る。
【図面の簡単な説明】
【００１４】
【図１】ＭＯＳトランジスタの構造例を示す説明図である。
【図２Ａ】本開示の一実施形態に係る出力ドライバ回路の構成例を示す説明図である。
【図２Ｂ】本開示の一実施形態に係る出力ドライバ回路１００ａの具体的な構成の例を示す説明図である。
【図３Ａ】出力端子ＯＵＴの極性がゲート１１６に入力される信号と同位相の場合を示す説明図である。
【図３Ｂ】出力端子ＯＵＴの極性がゲート１１６に入力される信号と逆位相の場合を示す説明図である。
【図４Ａ】本開示の一実施形態に係る出力ドライバ回路１００ｂの構成例を示す説明図である。
【図４Ｂ】本開示の一実施形態に係る出力ドライバ回路１００ｂの具体的な構成の例を示す説明図である。
【図４Ｃ】本開示の一実施形態に係る出力ドライバ回路１００ａ’の構成例を示す説明図である。
【図４Ｄ】本開示の一実施形態に係る出力ドライバ回路１００ａ’’の構成例を示す説明図である。
【図４Ｅ】本開示の一実施形態に係る出力ドライバ回路１００ｂ’の構成例を示す説明図である。
【図５】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図６】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図７】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図８】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図９】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図１０】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図１１】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図１２】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図１３】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図１４】本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。
【図１５】本開示の一実施形態に係る出力ドライバ回路の効果を示す説明図である。
【図１６】本開示の一実施形態に係る出力ドライバ回路を備えた撮像装置の機能構成例を示す説明図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
なお、説明は以下の順序で行うものとする。
＜１．既存技術の説明＞
＜２．本開示の一実施形態＞
［基本構成例］
［具体的構成例（１）〜（１０）］
［本開示の一実施形態による効果］
［出力ドライバ回路を備える撮像装置の構成例］
＜３．まとめ＞
【００１７】
＜１．既存技術の説明＞
まず、本開示の好適な実施の形態について説明する前に、既存の技術について説明する。そして、既存の技術における問題点を説明した上で、係る問題点を解決するための、本開示の好適な実施の形態について詳細に説明する。
【００１８】
送信ＩＣの出力ドライバの高速化を妨げる一因として、最終出力段を構成するＭＯＳトランジスタに寄生する容量が挙げられる。特に出力端子に繋がるトランジスタの端子（ドレイン端子又はソース端子）では、電圧振幅に伴う寄生容量への充放電が発生する。寄生容量への充放電は、出力波形を鈍らせてスルーレートを低下させる要因となる。この寄生容量は、ドレイン端子又はソース端子と、ゲート電極およびウェルとの間に存在するものが支配的である。
【００１９】
一般に、ＩＣ内部において端子に接続される回路には、静電気放電（ＥＳＤ）によるトランジスタ等の素子の破壊や、放電電流が流れる際の発熱による金属配線等の断線を防ぐための構造が設けられている。図１は、ＭＯＳトランジスタの構造例を示す説明図である。特に最終出力段を構成するＭＯＳトランジスタに関しては、Ｉ／Ｏ端子に接続される側のドレイン領域又はソース領域において、図１に示すようにコンタクトとゲート電極間の距離（図１中のＳ１）を他の個所（図１中のＳ２）と比べて広くとるような制約が課されることが多い。この場合、上記ドレイン領域又はソース領域とバックゲート（又はウェル）との間の寄生容量の増大は、一層顕著となる。
【００２０】
そこで、以下においては、出力端子（Ｉ／Ｏ端子）へ繋がるＭＯＳトランジスタ端子とバックゲート（又はウェル）の間に大きな寄生容量が存在する場合においても、高速なデジタル信号を出力することを可能とする、本開示の好適な実施の形態について詳細に説明する。
【００２１】
＜２．本開示の一実施形態＞
［基本構成例］
本開示の一実施形態においては、最終出力段トランジスタのバックゲート（ウェル）をドライブするための手段を設け、バックゲートを出力信号と同相で振幅するようにドライブする出力ドライバ回路を示す。バックゲートを出力信号と同相で振幅するようにドライブする出力ドライバ回路の基本構成例及びその作用について説明する。
【００２２】
始めに、最終出力段トランジスタがＰＭＯＳの場合の構成例及び作用について説明する。図２Ａは、本開示の一実施形態に係る出力ドライバ回路１００ａの構成例を示す説明図である。図２Ａに示した本開示の一実施形態に係る出力ドライバ回路１００ａは、最終出力段トランジスタＴ１と、そのバックゲートをドライブするドライバ１０１ａと、出力端子ＯＵＴと、からなる回路である。
【００２３】
図２Ｂは、本開示の一実施形態に係る出力ドライバ回路１００ａの具体的な構成の例を示す説明図である。図２Ｂには、Ｐ型ウェファーを用いたツインウェル又はトリプルウェルのＣＭＯＳプロセスにおける、最終出力段トランジスタＴ１の断面が示されている。図２Ｂには、ｐ型基板１１１と、アイソレーション１１２と、ｎ型ウェル１１３と、ｎ型高濃度拡散領域１１４と、ｐ型高濃度拡散領域１１５と、ゲート１１６と、が示されている。
【００２４】
図２Ａ及び２Ｂに示す本開示の一実施形態に係る出力ドライバ回路１００ａは、出力段の回路構成（例えばソースフォロアやコモンソースなど）に依って出力端子ＯＵＴの極性がゲートに入力される信号と同位相になるか逆位相になるかが決まる。図３Ａは、出力端子ＯＵＴの極性がゲート１１６に入力される信号と同位相の場合を示す説明図である。出力端子ＯＵＴの極性がゲート１１６に入力される信号と同位相の場合、ゲート１１６に入力される信号と同位相の信号でバックゲートをドライブし、バックゲートが出力端子ＯＵＴと同位相で振幅するようにする。
【００２５】
図３Ｂは、出力端子ＯＵＴの極性がゲート１１６に入力される信号と逆位相の場合を示す説明図である。出力端子ＯＵＴの極性がゲート１１６に入力される信号と逆位相の場合、ゲート１１６に入力される信号と逆位相の信号でバックゲートをドライブし、バックゲートが出力端子ＯＵＴと同位相で振幅するようにする。
【００２６】
本開示の一実施形態に係る出力ドライバ回路１００ａは、このように動作することで、出力端子ＯＵＴとバックゲートとの間に存在する寄生容量ＣＰへの充放電が抑制され、寄生容量ＣＰの存在を等価的に無視することが可能となる。寄生容量ＣＰの存在を等価的に無視することで、最終出力段トランジスタＴ１からの出力電流は寄生容量ＣＰへの充放電で消費されることがなく、効果的に出力端子ＯＵＴ（および出力負荷抵抗が出力端子ＯＵＴと並列に接続されている場合はその出力負荷抵抗）へ供給される。最終出力段トランジスタＴ１からの出力電流が効果的に出力端子ＯＵＴへ供給されることで、本開示の一実施形態に係る出力ドライバ回路１００ａは、スルーレートの低下を防ぐことが可能となる。
【００２７】
これに対して、バックゲートを例えばＶＤＤ（高電位側の電源電圧）などの固定電位により給電する場合には、出力端子ＯＵＴとバックゲートとの間の電圧が出力電圧変化に伴って変動する。従って、出力端子ＯＵＴとバックゲートとの間に存在する寄生容量ＣＰを充放電するために最終出力段トランジスタからの出力電流の一部が消費される。従って、バックゲートを例えばＶＤＤ（高電位側の電源電圧）などの固定電位により給電してしまうと、スルーレートの低下を招いてしまう要因となる。
【００２８】
ここまでは、最終出力段トランジスタＴ１がＰＭＯＳの場合について説明した。続いて最終出力段トランジスタがＮＭＯＳの場合の構成例及び作用について説明する。図４Ａは、本開示の一実施形態に係る出力ドライバ回路１００ｂの構成例を示す説明図である。図４Ａに示した本開示の一実施形態に係る出力ドライバ回路１００ｂは、最終出力段トランジスタＴ２と、そのバックゲートをドライブするドライバ１０１ｂと、出力端子ＯＵＴと、からなる回路である。
【００２９】
図４Ｂは、本開示の一実施形態に係る出力ドライバ回路１００ｂの具体的な構成の例を示す説明図である。図４Ｂには、Ｐ型ウェファーを用いたトリプルウェルのＣＭＯＳプロセスにおける、最終出力段トランジスタＴ２の断面が示されている。図４Ｂには、ｐ型基板１２１と、アイソレーション１２２と、ｎ型高濃度拡散領域１２３と、ｐ型高濃度拡散領域１２４と、ゲート１２５と、ディープＮ型ウェル１２６と、ｐ型ウェル１２７と、が示されている。
【００３０】
図４Ａ及び４Ｂに示す本開示の一実施形態に係る出力ドライバ回路１００ｂは、出力段の回路構成（例えばソースフォロアやコモンソースなどの構成）に依って出力端子ＯＵＴの極性がゲートに入力される信号と同位相になるか逆位相になるかが決まる。図３Ａは、出力端子ＯＵＴの極性がゲート１２５に入力される信号と同位相の場合を示す説明図である。出力端子ＯＵＴの極性がゲート１２５に入力される信号と同位相の場合、ゲート１２５に入力される信号と同位相の信号でバックゲートをドライブし、バックゲートが出力端子ＯＵＴと同位相で振幅するようにする。
【００３１】
図３Ｂは、出力端子ＯＵＴの極性がゲート１２５に入力される信号と逆位相の場合を示す説明図である。出力端子ＯＵＴの極性がゲート１２５に入力される信号と逆位相の場合、ゲート１２５に入力される信号と逆位相の信号でバックゲートをドライブし、バックゲートが出力端子ＯＵＴと同位相で振幅するようにする。
【００３２】
本開示の一実施形態に係る出力ドライバ回路１００ｂは、このように動作することで、出力端子ＯＵＴとバックゲートとの間に存在する寄生容量ＣＰへの充放電が抑制され、寄生容量ＣＰの存在を等価的に無視することが可能となる。寄生容量ＣＰの存在を等価的に無視することで、最終出力段トランジスタＴ２からの出力電流は寄生容量ＣＰへの充放電で消費されることがなく、効果的に出力端子ＯＵＴ（および出力負荷抵抗が出力端子ＯＵＴと並列に接続されている場合はその出力負荷抵抗）へ供給される。最終出力段トランジスタＴ１からの出力電流が効果的に出力端子ＯＵＴへ供給されることで、本開示の一実施形態に係る出力ドライバ回路１００ｂは、スルーレートの低下を防ぐことが可能となる。
【００３３】
これに対して、バックゲートを例えばＶＳＳ（ＧＮＤまたは低電位側の電源電圧）などの固定電位により給電する場合には、出力端子ＯＵＴとバックゲート間の電圧が出力電圧変化に伴って変動する。従って、出力端子ＯＵＴとバックゲートとの間に存在する寄生容量ＣＰを充放電するために最終出力段トランジスタからの出力電流の一部が消費される。従って、バックゲートを例えばＶＳＳ（ＧＮＤまたは低電位側の電源電圧）などの固定電位により給電してしまうと、スルーレートの低下を招いてしまう。
【００３４】
このように、最終出力段トランジスタのバックゲート（ウェル）をドライブするための手段を設け、バックゲートを出力信号と同相で振幅するようにドライブすることで、出力ドライバ回路１００ａ、１００ｂは、出力端子とバックゲート（ウェル）の間に存在する寄生容量への充放電を抑制し、スルーレートの低下を防ぐことが可能となる。出力ドライバ回路１００ａ、１００ｂは、スルーレートの低下を防ぐことにより、高速なデータレートを有する信号を出力することが可能となる。
【００３５】
図２Ａでは最終出力段トランジスタＴ１がＰＭＯＳのトランジスタの場合を示し、図４Ａでは最終出力段トランジスタＴ２がＮＭＯＳのトランジスタの場合を示した。本実施形態では、図２Ａに示した構成と図４Ａに示した構成の両方を含む出力ドライバ回路も提供可能である。図４Ｃは、本開示の一実施形態に係る出力ドライバ回路１００ａ’の構成例を示す説明図である。図４Ｃに示した出力ドライバ回路１００ａ’は、図２Ａに示した出力ドライバ回路１００ａの構成と、図４Ａに示した出力ドライバ回路１００ｂの構成の両方を含んでいる。図４Ｃに示した出力ドライバ回路１００ａ’は、最終出力段トランジスタＴ１、Ｔ２のそれぞれに対し、バックゲートを出力信号と同相で振幅するようにドライブすることで、出力端子とバックゲート（ウェル）の間に存在する寄生容量への充放電を抑制し、スルーレートの低下を防ぐことが可能となる。また図４Ｄは、本開示の一実施形態に係る出力ドライバ回路１００ａ’’の構成例を示す説明図であり、図４Ｅは、本開示の一実施形態に係る出力ドライバ回路１００ｂ’の構成例を示す説明図である。図４Ｄに示したのは、２つのＰＭＯＳトランジスタＴ１およびＴ２が直列に配置された出力ドライバ回路１００ａ’’であり、図４Ｅに示したのは、２つのＮＭＯＳトランジスタＴ１およびＴ２が直列に配置された出力ドライバ回路１００ｂ’である。出力ドライバ回路が係る構成を有する場合であっても、バックゲートを出力信号と同相で振幅するようにドライバ１０１ａ、１０１ｂでドライブすることで、出力端子とバックゲート（ウェル）の間に存在する寄生容量への充放電を抑制し、スルーレートの低下を防ぐことが可能となる。
【００３６】
以上、バックゲートを出力信号と同相で振幅するようにドライブする出力ドライバ回路の基本構成例及びその作用について説明した。続いて、バックゲートを出力信号と同相で振幅するようにドライブする出力ドライバ回路の具体的構成例について詳細に説明する。
【００３７】
［具体的構成例（１）］
図５は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図５には、出力ドライバ回路１００ｃが示されている。図５に示した出力ドライバ回路１００ｃは、最終出力段トランジスタＰ１がＰＭＯＳから成るコモンソース型シングルエンド出力ドライバ回路である。
【００３８】
図５に示したＩＮからの入力信号は、出力ドライバ回路１００ｃでバッファされ、ＯＵＴより出力される。ＩＮからの入力信号はプリドライバＰＤ１、ＰＤ３にて、それぞれＩＮ１Ｎ、ＩＮ３Ｎに変換される。ＯＵＴの外部には、図示しないインピーダンスＺ０が接続される。
【００３９】
図５に示されているインピーダンスＺ２、Ｚ４はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００４０】
出力ドライバ回路１００ｃの最終出力段は、ＰＭＯＳのトランジスタＰ１、ソースインピーダンスＺ３、及び負荷インピーダンスＺ１から成る。トランジスタＰ１のソース端子はソースインピーダンスＺ３で最終出力段用の高電位側電源ＶＯＨに短絡される。トランジスタＰ１のドレイン端子はＯＵＴへ接続され、負荷インピーダンスＺ１で最終出力段用の低電位側電源ＶＯＬに短絡される。なお、負荷インピーダンスＺ１は必ずしもＬＳＩに内蔵する必要はなく、負荷インピーダンスＺ１に相当する負荷インピーダンスを別途オフチップで実装してもよいし、省略することも可能である。図５に示した出力ドライバ回路１００ｃの最終出力段はコモンソース構成なので、ＯＵＴはＩＮ１Ｎとは逆位相、つまりＩＮと同位相で電圧振幅するよう動作する。
【００４１】
ＰＭＯＳからなる最終出力段トランジスタＰ１のバックゲート端子ＰＢＧの駆動回路は、ＮＭＯＳからなるトランジスタＮ１、ソースインピーダンスＺ６、及び負荷インピーダンスＺ５で構成される。トランジスタＮ１のソース端子はソースインピーダンスＺ６で低電位側電源ＶＳＳに短絡される。トランジスタＮ１のドレイン端子は負荷インピーダンスＺ５で高電位側電源ＶＤＤに短絡されるとともに、バックゲート端子ＰＢＧに接続される。図５に示した出力ドライバ回路１００ｃの、バックゲート端子ＰＢＧの駆動回路はコモンソース構成であり、バックゲート端子ＰＢＧはＩＮ３Ｎとは逆位相、つまりＩＮと同位相で電圧振幅する。
【００４２】
図５に示した出力ドライバ回路１００ｃは、最終出力段トランジスタＰ１のバックゲート端子ＰＢＧが出力端子ＯＵＴと同位相で電圧振幅するように動作するので、バックゲート端子ＰＢＧの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１への充放電を抑制することが可能となる。
【００４３】
［具体的構成例（２）］
図６は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図６には、出力ドライバ回路１００ｄが示されている。図６に示した出力ドライバ回路１００ｄは、最終出力段トランジスタＮ１がＮＭＯＳから成るコモンソース型シングルエンド出力ドライバ回路である。
【００４４】
図６に示したＩＮからの入力信号は、出力ドライバ回路１００ｄでバッファされ、ＯＵＴより出力される。ＩＮからの入力信号はプリドライバＰＤ１、ＰＤ３にて、それぞれＩＮ１Ｎ、ＩＮ３Ｎに変換される。ＯＵＴの外部には、図示しないインピーダンスＺ０が接続される。
【００４５】
図６に示されているインピーダンスＺ２、Ｚ４はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００４６】
図６に示した出力ドライバ回路１００ｄの最終出力段は、トランジスタＮ１、ソースインピーダンスＺ３、及び負荷インピーダンスＺ１から成る。トランジスタＮ１のソース端子はソースインピーダンスＺ３で最終出力段用の低電位側電源ＶＯＬに短絡される。トランジスタＰ１のドレイン端子はＯＵＴへ接続され、負荷インピーダンスＺ１で最終出力段用の高電位側電源ＶＯＨに短絡される。なお、負荷インピーダンスＺ１は必ずしもＬＳＩに内蔵する必要はなく、負荷インピーダンスＺ１に相当する負荷インピーダンスを別途オフチップで実装してもよいし、省略することも可能である。図６に示した出力ドライバ回路１００ｄの最終出力段はコモンソース構成なので、ＯＵＴはＩＮ１Ｎとは逆位相、つまりＩＮと同位相で電圧振幅するよう動作する。
【００４７】
ＮＭＯＳからなる最終出力段トランジスタＮ１のバックゲート端子ＮＢＧの駆動回路は、ＰＭＯＳからなるトランジスタＰ１、ソースインピーダンスＺ６、及び負荷インピーダンスＺ５で構成される。トランジスタＰ１のソース端子はソースインピーダンスＺ６で高電位側電源ＶＤＤに短絡される。トランジスタＰ１のドレイン端子は負荷インピーダンスＺ５で低電位側電源ＶＳＳに短絡されるとともに、バックゲート端子ＮＢＧに接続される。図６に示した出力ドライバ回路１００ｄの、バックゲート端子ＮＢＧの駆動回路はコモンソース構成であり、バックゲート端子ＮＢＧはＩＮ３Ｎとは逆位相、つまりＩＮと同位相で電圧振幅する。
【００４８】
図６に示した出力ドライバ回路１００ｄは、最終出力段トランジスタＮ１のバックゲート端子ＮＢＧは出力端子ＯＵＴと同位相で電圧振幅するように動作するので、バックゲート端子ＮＢＧの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１への充放電を抑制することが可能となる。
【００４９】
［具体的構成例（３）］
図７は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図７には、出力ドライバ回路１００ｅが示されている。図７に示した出力ドライバ回路１００ｅは、最終出力段トランジスタが２つのＰＭＯＳからなるプッシュプル型シングルエンド出力ドライバ回路である。
【００５０】
図７に示したＩＮからの入力信号は、出力ドライバ回路１００ｅでバッファされ、ＯＵＴより出力される。ＩＮからの入力信号はプリドライバＰＤ１Ｈ、ＰＤ１Ｌ、ＰＤ３にて、それぞれＩＮ１ＨＮ、ＩＮ１ＬＰ、ＩＮ３Ｎに変換される。ＯＵＴの外部には、図示しないインピーダンスＺ０が接続される。
【００５１】
図７に示されているインピーダンスＺ２、Ｚ３、Ｚ５はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００５２】
図７に示した出力ドライバ回路１００ｅの最終出力段は、ＰＭＯＳのトランジスタＰ１、Ｐ２と、インピーダンスＺ１、Ｚ４とから成る。トランジスタＰ２のソース端子はインピーダンスＺ１で最終出力段用の高電位側電源ＶＯＨに短絡され、ドレイン端子はＯＵＴへ接続される。トランジスタＰ１のソース端子はＯＵＴへ接続され、ドレイン端子はインピーダンスＺ４で最終出力段用の低電位側電源ＶＯＬに短絡される。図７に示した出力ドライバ回路１００ｅの最終出力段はプッシュプル構成なので、ＯＵＴはＩＮ１ＨＮとは逆位相であり、ＩＮ１ＬＰとは同位相、つまりＩＮと同位相で電圧振幅する。
【００５３】
ＰＭＯＳからなる最終出力段トランジスタＰ１、Ｐ２のバックゲート端子ＰＢＧの駆動回路は、ＮＭＯＳからなるトランジスタＮ１、ソースインピーダンスＺ６、及び負荷インピーダンスＺ７で構成される。トランジスタＮ１のソース端子はソースインピーダンスＺ６で低電位側電源ＶＳＳに短絡される。トランジスタＮ１のドレイン端子は負荷インピーダンスＺ７で高電位側電源ＶＤＤに短絡されるとともに、バックゲート端子ＰＢＧに接続される。図７に示した出力ドライバ回路１００ｅのバックゲート端子ＰＢＧの駆動回路はコモンソース構成なので、バックゲート端子ＰＢＧはＩＮ３Ｎとは逆位相、つまりＩＮと同位相で電圧振幅する。
【００５４】
図７に示した出力ドライバ回路１００ｅは、２つの最終出力段ＰＭＯＳトランジスタＰ１、Ｐ２のバックゲート端子ＰＢＧが、共に出力端子ＯＵＴと同位相で電圧振幅するように動作するので、バックゲート端子ＰＢＧの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１、ＣＰ２への充放電を抑制することが可能となる。
【００５５】
［具体的構成例（４）］
図８は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図８には、出力ドライバ回路１００ｆが示されている。図８に示した出力ドライバ回路１００ｆは、最終出力段トランジスタが２つのＮＭＯＳからなるプッシュプル型シングルエンド出力ドライバ回路である。
【００５６】
図８に示したＩＮからの入力信号は、出力ドライバ回路１００ｆでバッファされ、ＯＵＴより出力される。ＩＮからの入力信号はプリドライバＰＤ１Ｈ、ＰＤ１Ｌ、ＰＤ３にて、それぞれＩＮ１ＨＰ、ＩＮ１ＬＮ、ＩＮ３Ｎに変換される。ＯＵＴの外部には、図示しないインピーダンスＺ０が接続される。
【００５７】
図８に示されているインピーダンスＺ２、Ｚ３、Ｚ５はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００５８】
図８に示した出力ドライバ回路１００ｆの最終出力段は、ＮＭＯＳのトランジスタＮ１、Ｎ２と、インピーダンスＺ１、Ｚ４とから成る。トランジスタＮ１のソース端子はインピーダンスＺ１で最終出力段用の低電位側電源ＶＯＬに短絡され、ドレイン端子はＯＵＴへ接続される。トランジスタＮ２のソース端子はＯＵＴへ接続され、ドレイン端子はインピーダンスＺ４で最終出力段用の高電位側電源ＶＯＨに短絡される。図８に示した出力ドライバ回路１００ｆの最終出力段はプッシュプル構成なので、ＯＵＴはＩＮ１ＬＮとは逆位相であり、ＩＮ１ＨＰとは同位相、つまりＩＮと同位相で電圧振幅する。
【００５９】
ＮＭＯＳからなる最終出力段トランジスタＮ１、Ｎ２のバックゲート端子ＮＢＧの駆動回路は、ＰＭＯＳからなるトランジスタＰ１、ソースインピーダンスＺ６、及び負荷インピーダンスＺ７で構成される。トランジスタＰ１のソース端子はソースインピーダンスＺ６で高電位側電源ＶＤＤに短絡される。トランジスタＰ１のドレイン端子は負荷インピーダンスＺ７で低電位側電源ＶＳＳに短絡されるとともに、バックゲート端子ＮＢＧに接続される。図８に示した出力ドライバ回路１００ｆのバックゲート端子ＮＢＧの駆動回路はコモンソース構成なので、バックゲート端子ＮＢＧはＩＮ３Ｎとは逆位相、つまりＩＮと同位相で電圧振幅する。
【００６０】
図８に示した出力ドライバ回路１００ｆは、２つの最終出力段ＮＭＯＳトランジスタＮ１、Ｎ２のバックゲート端子ＮＢＧが、共に出力端子ＯＵＴと同位相で電圧振幅するように動作するので、バックゲート端子ＮＢＧの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１、ＣＰ２への充放電を抑制することが可能となる。
【００６１】
［具体的構成例（５）］
図９は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図９には、出力ドライバ回路１００ｇが示されている。図９に示した出力ドライバ回路１００ｇは、最終出力段トランジスタがＮＭＯＳとＰＭＯＳからなるインバータ型シングルエンド出力ドライバ回路である。
【００６２】
図９に示したＩＮからの入力信号は、出力ドライバ回路１００ｇでバッファされ、ＯＵＴより出力される。ＩＮからの入力信号はプリドライバＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４にて、それぞれＩＮ１Ｎ、ＩＮ２Ｎ、ＩＮ３Ｎ、ＩＮ４Ｎに変換される。ＯＵＴの外部には、図示しないインピーダンスＺ０が接続される。
【００６３】
図９に示されているインピーダンスＺ２、Ｚ３、Ｚ５はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００６４】
出力ドライバ回路１００ｇの最終出力段は、ＰＭＯＳのトランジスタＰ１、ＮＭＯＳのトランジスタＮ１、及びインピーダンスＺ１、Ｚ４から成る。トランジスタＰ１のソース端子はインピーダンスＺ４で最終出力段用の高電位側電源ＶＯＨに短絡され、ドレイン端子はＯＵＴへ接続される。トランジスタＮ１のソース端子はインピーダンスＺ１で最終出力段用の低電位側電源ＶＯＬに短絡され、ドレイン端子はＯＵＴへ接続される。図５に示した出力ドライバ回路１００ｇの最終出力段はインバータ構成なので、ＯＵＴはＩＮ１Ｎ、ＩＮ２Ｎとは逆位相、つまりＩＮと同位相で電圧振幅するよう動作する。
【００６５】
ＰＭＯＳからなる最終出力段トランジスタＰ１のバックゲート端子ＰＢＧの駆動回路は、ＮＭＯＳのトランジスタＮ２、ソースインピーダンスＺ８、及び負荷インピーダンスＺ９で構成される。トランジスタＮ２のソース端子はソースインピーダンスＺ８で低電位側電源ＶＳＳに短絡される。トランジスタＮ２のドレイン端子は負荷インピーダンスＺ９で高電位側電源ＶＤＤに短絡されるとともに、バックゲート端子ＰＢＧに接続される。図９に示した出力ドライバ回路１００ｇのバックゲート端子ＰＢＧの駆動回路はコモンソース構成であり、バックゲート端子ＰＢＧはＩＮ４Ｎとは逆位相、つまりＩＮと同位相で電圧振幅する。
【００６６】
ＮＭＯＳからなる最終出力段トランジスタＮ１のバックゲート端子ＮＢＧの駆動回路は、ＰＭＯＳからなるトランジスタＰ２、ソースインピーダンスＺ６、及び負荷インピーダンスＺ７で構成される。トランジスタＰ２のソース端子はソースインピーダンスＺ６で高電位側電源ＶＤＤに短絡される。トランジスタＰ２のドレイン端子は負荷インピーダンスＺ７で低電位側電源ＶＳＳに短絡されるとともに、バックゲート端子ＮＢＧに接続される。図９に示した出力ドライバ回路１００ｇのバックゲート端子ＮＢＧの駆動回路はコモンソース構成なので、バックゲート端子ＮＢＧはＩＮ３Ｎとは逆位相、つまりＩＮと同位相で電圧振幅する。
【００６７】
図９に示した出力ドライバ回路１００ｇは、最終出力段ＰＭＯＳトランジスタのバックゲート端子ＰＢＧおよび最終出力段ＮＭＯＳトランジスタのバックゲート端子ＮＢＧが、共に出力端子ＯＵＴと同位相で電圧振幅するように動作するので、バックゲート端子ＰＢＧ、ＮＢＧの電圧振幅値をそれぞれ適当に設定することにより、寄生容量ＣＰ１、ＣＰ２への充放電を抑制することが可能となる。
【００６８】
［具体的構成例（６）］
図１０は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図１０には、出力ドライバ回路１００ｈが示されている。図１０に示した出力ドライバ回路１００ｈは、最終出力段トランジスタが２つのＰＭＯＳからなるコモンソース型差動出力ドライバ回路である。
【００６９】
図１０に示したＩＮからの入力信号は、出力ドライバ回路１００ｈでバッファされ、ＯＵＴＰおよびＯＵＴＮより出力される。ＩＮからの入力信号はプリドライバＰＤ１、ＰＤ３にて、それぞれＩＮ１Ｐ、ＩＮ１Ｎと、ＩＮ３Ｐ、ＩＮ３Ｎとに変換される。ＯＵＴＰとＯＵＴＮとの間には、図示しない差動インピーダンスＺＤ０が接続される。
【００７０】
図１０に示されているインピーダンスＺ３、Ｚ４、Ｚ５、Ｚ６はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００７１】
出力ドライバ回路１００ｈの最終出力段は、ＰＭＯＳのトランジスタＰ１、Ｐ２から成る差動対と、能動素子からなる電流源または受動素子からなるインピーダンスＥ１と、負荷インピーダンスＺ１、Ｚ２とで構成される。差動対のドレイン端子はＯＵＴＰとＯＵＴＮへ接続され、負荷インピーダンスＺ１、Ｚ２で最終出力段用の低電位側電源ＶＯＬに短絡される。なお、負荷インピーダンスＺ１、Ｚ２は必ずしもＬＳＩに内蔵される必要はなく、負荷インピーダンスＺ１、Ｚ２に相当する負荷インピーダンスを別途オフチップで実装してもよいし、省略することも可能である。電流源またはインピーダンスＥ１から差動対に供給される電流は、ＩＮ１ＰとＩＮ１Ｎの電位差によりスイッチングされ、負荷インピーダンスＺ１、Ｚ２及びＯＵＴＰとＯＵＴＮに接続される差動伝送路の差動特性インピーダンスＺＤ０へ供給される。図１０に示した出力ドライバ回路１００ｈの最終出力段は差動コモンソース構成なので、ＯＵＴＰはＩＮ１Ｎとは逆位相、ＯＵＴＮはＩＮ１Ｐとは逆位相で電圧振幅する。
【００７２】
ＰＭＯＳからなる最終出力段トランジスタＰ１、Ｐ２のバックゲート端子ＰＢＧＮ、ＰＢＧＰの駆動回路は、ＮＭＯＳのトランジスタＮ１、Ｎ２から成る差動対、能動素子からなる電流源または受動素子からなるインピーダンスＥ２、及び負荷インピーダンスＺ７、Ｚ８で構成される。トランジスタＮ１、Ｎ２のソース端子は、電流源またはインピーダンスＥ２で低電位側電源ＶＳＳに短絡される。差動対のドレイン端子は、バックゲート端子ＰＢＧＰ、ＰＢＧＮへ接続され、負荷インピーダンスＺ７、Ｚ８で高電位側電源ＶＤＤに短絡される。電流源またはインピーダンスＥ２から差動対に供給される電流は、ＩＮ３ＰとＩＮ３Ｎの電位差によりスイッチングされ、負荷インピーダンスＺ７、Ｚ８へ供給される。図１０に示した出力ドライバ回路１００ｈのバックゲート端子ＰＢＧＮ、ＰＢＧＰの駆動回路は差動コモンソース構成なので、バックゲート端子ＰＢＧＰはＩＮ３Ｎとは逆位相、バックゲート端子ＰＢＧＮはＩＮ３Ｐとは逆位相で電圧振幅する。
【００７３】
図１０に示した出力ドライバ回路１００ｈは、２つの最終出力段ＰＭＯＳトランジスタのバックゲート端子ＰＢＧＮ、ＰＢＧＰが、各々のドレイン端子が繋がる出力端子ＯＵＴＰ、ＯＵＴＮとそれぞれ同位相で電圧振幅するように動作するので、バックゲート端子ＰＢＧＰ、ＰＢＧＮの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１、ＣＰ２への充放電を抑制することが可能となる。
【００７４】
［具体的構成例（７）］
図１１は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図１１には、出力ドライバ回路１００ｉが示されている。図１１に示した出力ドライバ回路１００ｉは、最終出力段トランジスタが２つのＮＭＯＳからなるコモンソース型差動出力ドライバ回路である。
【００７５】
図１１に示したＩＮからの入力信号は、出力ドライバ回路１００ｉでバッファされ、ＯＵＴＰおよびＯＵＴＮより出力される。ＩＮからの入力信号はプリドライバＰＤ１、ＰＤ３にて、それぞれＩＮ１Ｐ、ＩＮ１Ｎと、ＩＮ３Ｐ、ＩＮ３Ｎとに変換される。ＯＵＴＰとＯＵＴＮとの間には、図示しない差動インピーダンスＺＤ０が接続される。
【００７６】
図１１に示されているインピーダンスＺ３、Ｚ４、Ｚ５、Ｚ６はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００７７】
出力ドライバ回路１００ｉの最終出力段は、ＮＭＯＳのトランジスタＮ１、Ｎ２から成る差動対と、能動素子からなる電流源または受動素子からなるインピーダンスＥ１と、負荷インピーダンスＺ１、Ｚ２とで構成される。差動対のドレイン端子はＯＵＴＰとＯＵＴＮへ接続され、負荷インピーダンスＺ１、Ｚ２で最終出力段用の高電位側電源ＶＯＨに短絡される。なお、負荷インピーダンスＺ１、Ｚ２は必ずしもＬＳＩに内蔵される必要はなく、負荷インピーダンスＺ１、Ｚ２に相当する負荷インピーダンスを別途オフチップで実装してもよいし、省略することも可能である。電流源またはインピーダンスＥ１から差動対に供給される電流は、ＩＮ１ＰとＩＮ１Ｎの電位差によりスイッチングされ、負荷インピーダンスＺ１、Ｚ２及びＯＵＴＰとＯＵＴＮに接続される差動伝送路の差動特性インピーダンスＺＤ０へ供給される。図１１に示した出力ドライバ回路１００ｉの最終出力段は差動コモンソース構成なので、ＯＵＴＰはＩＮ１Ｎとは逆位相、ＯＵＴＮはＩＮ１Ｐとは逆位相で電圧振幅する。
【００７８】
ＮＭＯＳからなる最終出力段トランジスタＮ１、Ｎ２のバックゲート端子ＮＢＧＮ、ＮＢＧＰの駆動回路は、ＰＭＯＳのトランジスタＰ１、Ｐ２から成る差動対、能動素子からなる電流源または受動素子からなるインピーダンスＥ２、及び負荷インピーダンスＺ７、Ｚ８で構成される。トランジスタＰ１、Ｐ２のソース端子は、電流源またはインピーダンスＥ２で高電位側電源ＶＤＤに短絡される。差動対のドレイン端子は、バックゲート端子ＮＢＧＰ、ＮＢＧＮへ接続され、負荷インピーダンスＺ７、Ｚ８で低電位側電源ＶＳＳに短絡される。電流源またはインピーダンスＥ２から差動対に供給される電流は、ＩＮ３ＰとＩＮ３Ｎとの電位差によりスイッチングされ、負荷インピーダンスＺ７、Ｚ８へ供給される。図１１に示した出力ドライバ回路１００ｉのバックゲート端子ＮＢＧＮ、ＮＢＧＰの駆動回路は差動コモンソース構成なので、バックゲート端子ＮＢＧＰはＩＮ３Ｎとは逆位相で、バックゲート端子ＮＢＧＮはＩＮ３Ｐとは逆位相で電圧振幅する。
【００７９】
図１１に示した出力ドライバ回路１００ｉは、２つの最終出力段ＮＭＯＳトランジスタのバックゲート端子ＮＢＧＮ、ＮＢＧＰが、各々のドレイン端子が繋がる出力端子ＯＵＴＰ、ＯＵＴＮとそれぞれ同位相で電圧振幅するように動作するので、バックゲート端子ＮＢＧＰ、ＮＢＧＮの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１、ＣＰ２への充放電を抑制することが可能となる。
【００８０】
［具体的構成例（８）］
図１２は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図１２には、出力ドライバ回路１００ｊが示されている。図１２に示した出力ドライバ回路１００ｊは、最終出力段トランジスタが４つのＰＭＯＳからなるプッシュプル型差動出力ドライバ回路である。
【００８１】
図１２に示したＩＮからの入力信号は、出力ドライバ回路１００ｊでバッファされ、ＯＵＴＰおよびＯＵＴＮより出力される。ＩＮからの入力信号はプリドライバＰＤ１Ｈ、ＰＤ１Ｌ、ＰＤ３にて、それぞれＩＮ１ＨＰ、ＩＮ１ＨＮと、ＩＮ１ＬＰ、ＩＮ１ＬＮと、ＩＮ３Ｐ、ＩＮ３Ｎとに変換される。ＯＵＴＰとＯＵＴＮとの間には、図示しない差動インピーダンスＺＤ０が接続される。
【００８２】
図１２に示されているインピーダンスＺ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００８３】
出力ドライバ回路１００ｊの最終出力段は、ＰＭＯＳのトランジスタＰ３、Ｐ４から成る差動対と、ＰＭＯＳのトランジスタＰ１、Ｐ２と、能動素子からなる電流源または受動素子からなるインピーダンスＥ１、Ｅ２とで構成される。トランジスタＰ３、Ｐ４のソース端子は、電流源またはインピーダンスＥ２で最終出力段用の高電位側電源ＶＯＨに短絡され、ドレイン端子はそれぞれＯＵＴＮとＯＵＴＰへ接続される。トランジスタＰ１、Ｐ２のソース端子はそれぞれＯＵＴＮとＯＵＴＰへ接続され、ドレイン端子はお互いに短絡され、電流源またはインピーダンスＥ１で最終出力段用の低電位側電源ＶＯＬに短絡される。図１２に示した出力ドライバ回路１００ｊの最終出力段は差動プッシュプル構成なので、ＯＵＴＰはＩＮ１ＨＮとは逆位相でＩＮ１ＬＰとは同位相で電圧振幅し、ＯＵＴＮはＩＮ１ＨＰとは逆位相でＩＮ１ＬＮとは同位相で電圧振幅する。
【００８４】
ＰＭＯＳからなる最終出力段トランジスタＰ１、Ｐ３、Ｐ２、Ｐ４のバックゲート端子ＰＢＧＮ、ＰＢＧＰの駆動回路は、ＮＭＯＳのトランジスタＮ１、Ｎ２から成る差動対と、能動素子からなる電流源または受動素子からなるインピーダンスＥ３と、負荷インピーダンスＺ７、Ｚ８とで構成される。トランジスタＮ１、Ｎ２のソース端子は電流源またはインピーダンスＥ３で低電位側電源ＶＳＳに短絡される。トランジスタＮ１、Ｎ２から成る差動対のドレイン端子はバックゲート端子ＰＢＧＮ、ＰＢＧＰへ接続され、負荷インピーダンスＺ７、Ｚ８で高電位側電源ＶＤＤに短絡される。電流源またはインピーダンスＥ３から、トランジスタＮ１、Ｎ２から成る差動対に供給される電流はＩＮ３ＰとＩＮ３Ｎとの電位差によりスイッチングされ、負荷インピーダンスＺ７、Ｚ８へ供給される。図１２に示した出力ドライバ回路１００ｊのバックゲート端子ＰＢＧＮ、ＰＢＧＰの駆動回路は差動コモンソース構成なので、バックゲート端子ＰＢＧＰはＩＮ３Ｎとは逆位相で、バックゲート端子ＰＢＧＮはＩＮ３Ｐとは逆位相で電圧振幅する。
【００８５】
図１２に示した出力ドライバ回路１００ｊは、４つの最終出力段ＰＭＯＳトランジスタのバックゲート端子ＰＢＧＮ、ＰＢＧＰが、各々のソース端子またはドレイン端子が繋がる出力端子ＯＵＴＰおよびＯＵＴＮとそれぞれ同位相で電圧振幅するように動作するので、バックゲート端子ＰＢＧＮ、ＰＢＧＰの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４への充放電を抑制することが可能となる。
【００８６】
［具体的構成例（９）］
図１３は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図１３には、出力ドライバ回路１００ｋが示されている。図１３に示した出力ドライバ回路１００ｋは、最終出力段トランジスタが４つのＮＭＯＳからなるプッシュプル型差動出力ドライバ回路である。
【００８７】
図１３に示したＩＮからの入力信号は、出力ドライバ回路１００ｋでバッファされ、ＯＵＴＰおよびＯＵＴＮより出力される。ＩＮからの入力信号はプリドライバＰＤ１Ｈ、ＰＤ１Ｌ、ＰＤ３にて、それぞれＩＮ１ＨＰ、ＩＮ１ＨＮと、ＩＮ１ＬＰ、ＩＮ１ＬＮと、ＩＮ３Ｐ、ＩＮ３Ｎとに変換される。ＯＵＴＰとＯＵＴＮとの間には、図示しない差動インピーダンスＺＤ０が接続される。
【００８８】
図１３に示されているインピーダンスＺ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００８９】
出力ドライバ回路１００ｋの最終出力段は、ＮＭＯＳのトランジスタＮ１、Ｎ２から成る差動対と、ＮＭＯＳのトランジスタＮ３、Ｎ４と、能動素子からなる電流源または受動素子からなるインピーダンスＥ１、Ｅ２とで構成される。トランジスタＮ１、Ｎ２のソース端子は、電流源またはインピーダンスＥ１で最終出力段用の低電位側電源ＶＯＬに短絡され、ドレイン端子はそれぞれＯＵＴＮとＯＵＴＰへ接続される。トランジスタＮ３、Ｎ４のソース端子はそれぞれＯＵＴＮとＯＵＴＰへ接続され、ドレイン端子はお互いに短絡され、電流源またはインピーダンスＥ２で最終出力段用の高電位側電源ＶＯＨに短絡される。図１３に示した出力ドライバ回路１００ｋの最終出力段は差動プッシュプル構成なので、ＯＵＴＰはＩＮ１ＬＮとは逆位相でＩＮ１ＨＰとは同位相で電圧振幅し、ＯＵＴＮはＩＮ１ＬＰとは逆位相でＩＮ１ＨＮとは同位相で電圧振幅する。
【００９０】
ＮＭＯＳからなる最終出力段トランジスタＮ１、Ｎ３、Ｎ２、Ｎ４のバックゲート端子ＮＢＧＮ、ＮＢＧＰの駆動回路は、ＰＭＯＳのトランジスタＰ１、Ｐ２から成る差動対と、能動素子からなる電流源または受動素子からなるインピーダンスＥ３と、負荷インピーダンスＺ７、Ｚ８とで構成される。トランジスタＰ１、Ｐ２のソース端子は電流源またはインピーダンスＥ３で高電位側電源ＶＤＤに短絡される。差動対のドレイン端子はバックゲート端子ＮＢＧＮ、ＮＢＧＰへ接続され、負荷インピーダンスＺ７、Ｚ８で低電位側電源ＶＳＳに短絡される。電流源またはインピーダンスＥ３から差動対に供給される電流はＩＮ３ＰとＩＮ３Ｎとの電位差によりスイッチングされ、負荷インピーダンスＺ７、Ｚ８へ供給される。図１３に示した出力ドライバ回路１００ｋのバックゲート端子ＮＢＧＮ、ＮＢＧＰの駆動回路は差動コモンソース構成なので、バックゲート端子ＮＢＧＰはＩＮ３Ｎとは逆位相で、バックゲート端子ＮＢＧＮはＩＮ３Ｐとは逆位相で電圧振幅する。
【００９１】
図１３に示した出力ドライバ回路１００ｋは、４つの最終出力段ＮＭＯＳトランジスタのバックゲート端子ＮＢＧＮ、ＮＢＧＰが、各々のソース端子またはドレイン端子が繋がる出力端子ＯＵＴＰおよびＯＵＴＮとそれぞれ同位相で電圧振幅するように動作するので、バックゲート端子ＮＢＧＰとＮＢＧＮの電圧振幅値を適当に設定することにより、寄生容量ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４への充放電を抑制することが可能となる。
【００９２】
［具体的構成例（１０）］
図１４は、本開示の一実施形態に係る出力ドライバ回路の具体的構成例を示す説明図である。図１４には、出力ドライバ回路１００ｌが示されている。図１４に示した出力ドライバ回路１００ｌは、最終出力段トランジスタが２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとからなるインバータ型差動出力ドライバ回路である。
【００９３】
図１４に示したＩＮからの入力信号は、出力ドライバ回路１００ｌでバッファされ、ＯＵＴＰおよびＯＵＴＮより出力される。ＩＮからの入力信号はプリドライバＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４にて、それぞれＩＮ１Ｐ、ＩＮ１Ｎ、ＩＮ２Ｐ、ＩＮ２Ｎ、ＩＮ３Ｐ、ＩＮ３Ｎ、ＩＮ４Ｐ、ＩＮ４Ｎに変換される。ＯＵＴＰとＯＵＴＮとの間には、図示しない差動インピーダンスＺＤ０が接続される。
【００９４】
図１４に示されているインピーダンスＺ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５、Ｚ６はインピーダンス調整用の目的で挿入してもよいが、必ず必要となるものではないため、以下の説明ではゼロと置き無視するものとする。
【００９５】
出力ドライバ回路１００ｌの最終出力段は、ＰＭＯＳのトランジスタＰ１、Ｐ２から成る差動対と、ＮＭＯＳのトランジスタＮ１、Ｎ２から成る差動対と、能動素子からなる電流源または受動素子からなるインピーダンスＥ１、Ｅ２と、で構成される。トランジスタＰ１、Ｐ２のソース端子は、電流源またはインピーダンスＥ２で最終出力段用の高電位側電源ＶＯＨに短絡され、ドレイン端子はＯＵＴＮ、ＯＵＴＰへ接続される。トランジスタＮ１、Ｎ２のソース端子は電流源またはインピーダンスＥ１で最終出力段用の低電位側電源ＶＯＬに短絡され、ドレイン端子はＯＵＴＮ、ＯＵＴＰへ接続される。図１４に示した出力ドライバ回路１００ｌの最終出力段は差動インバータ構成なので、ＯＵＴＰはＩＮ１Ｎ、ＩＮ２Ｎとは逆位相で電圧振幅し、ＯＵＴＮはＩＮ１Ｐ、ＩＮ２Ｐとは逆位相で電圧振幅する。
【００９６】
ＰＭＯＳからなる最終出力段トランジスタＰ１、Ｐ２のバックゲート端子ＰＢＧＰ、ＰＢＧＮの駆動回路は、ＮＭＯＳからなるトランジスタＮ３、Ｎ４から成る差動対と、能動素子からなる電流源または受動素子からなるインピーダンスＥ４と、負荷インピーダンスＺ９、Ｚ１０とで構成される。トランジスタＮ３、Ｎ４のソース端子は電流源またはインピーダンスＥ４で低電位側電源ＶＳＳに短絡される。トランジスタＮ３、Ｎ４から成る差動対のドレイン端子は、バックゲート端子ＰＢＧＮ、ＰＢＧＰへ接続され、負荷インピーダンスＺ９、Ｚ１０で高電位側電源ＶＤＤに短絡される。電流源またはインピーダンスＥ４から、トランジスタＮ３、Ｎ４から成る差動対に供給される電流はＩＮ４ＰとＩＮ４Ｎの電位差によりスイッチングされ負荷インピーダンスＺ９、Ｚ１０へ供給される。図１４に示した出力ドライバ回路１００ｌのバックゲート端子ＰＢＧＰ、ＰＢＧＮの駆動回路は差動コモンソース構成なので、バックゲート端子ＰＢＧＰはＩＮ４Ｎとは逆位相で電圧振幅し、バックゲート端子ＰＢＧＮはＩＮ４Ｐとは逆位相で電圧振幅する。
【００９７】
ＮＭＯＳからなる最終出力段トランジスタＮ１、Ｎ２のバックゲート端子ＮＢＧＰ、ＮＢＧＮの駆動回路は、ＰＭＯＳからなるトランジスタＰ３、Ｐ４から成る差動対と、能動素子からなる電流源または受動素子からなるＥ３と、負荷インピーダンスＺ７、Ｚ８とで構成される。トランジスタＰ３、Ｐ４のソース端子は電流源またはインピーダンスＥ３で高電位側電源ＶＤＤに短絡される。トランジスタＰ３、Ｐ４から成る差動対のドレイン端子はバックゲート端子ＮＢＧＮ、ＮＢＧＰへ接続され、負荷インピーダンスＺ７、Ｚ８で低電位側電源ＶＳＳに短絡される。電流源またはインピーダンスＥ３から、トランジスタＰ３、Ｐ４から成る差動対に供給される電流はＩＮ３ＰとＩＮ３Ｎの電位差によりスイッチングされ、負荷インピーダンスＺ７、Ｚ８へ供給される。図１４に示した出力ドライバ回路１００ｌのバックゲート端子ＮＢＧＰ、ＮＢＧＮの駆動回路は差動コモンソース構成なので、バックゲート端子ＮＢＧＰはＩＮ３Ｎとは逆位相で電圧振幅し、バックゲート端子ＮＢＧＮはＩＮ３Ｐとは逆位相で電圧振幅する。
【００９８】
図１４に示した出力ドライバ回路１００ｌは、２つの最終出力段ＰＭＯＳトランジスタのバックゲートおよび２つの最終出力段ＮＭＯＳトランジスタのバックゲートが、各々のドレイン端子が繋がる出力端子ＯＵＴＰ、ＯＵＴＮと、それぞれ同位相で電圧振幅するように動作するので、バックゲート端子ＰＢＧＰ、ＰＢＧＮとバックゲート端子ＮＢＧＰ、ＮＢＧＮの電圧振幅値をそれぞれ適当に設定することにより、寄生容量ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４への充放電を抑制することが可能となる。
【００９９】
［本開示の一実施形態による効果］
このように、本開示の一実施形態に係る出力ドライバ回路は、最終出力段トランジスタの寄生容量の充放電を抑制することで、スルーレートの低下を防ぐことが可能となる。そして本開示の一実施形態に係る出力ドライバ回路は、スルーレートの低下を防ぐことにより、高速なデータレートを有する信号を出力することが可能となる。特に、本開示の一実施形態に係る出力ドライバ回路は、例えば１Ｇｂｐｓを超えるような高速な伝送レートを有するデジタルデータの伝送に適している。
【０１００】
ここで、本開示の一実施形態に係る出力ドライバ回路による効果を示す。図１５は、本開示の一実施形態に係る出力ドライバ回路による効果をグラフで示す説明図である。図１５に示したグラフは、破線が最終出力段トランジスタの寄生容量の充放電を抑制しなかった場合の出力波形を示し、実線が本開示の一実施形態に係る出力ドライバ回路（例えば図１０に示した出力ドライバ回路１００ｈ）によって最終出力段トランジスタの寄生容量の充放電を抑制した場合の出力波形を示す。
【０１０１】
図１５に示したように、最終出力段トランジスタの寄生容量の充放電を抑制しなかった場合は、波形の立ち上がり及び立ち下がりが鈍っている。このように波形の立ち上がり及び立ち下がりが鈍ると、データレートの高速化の障害となる。
【０１０２】
一方、図１５に示したように、最終出力段トランジスタの寄生容量の充放電を抑制した場合は、抑制しなかった場合に比べて波形の立ち上がり及び立ち下がりが急峻になっている。波形の立ち上がり及び立ち下がりが急峻になることで、本開示の一実施形態に係る出力ドライバ回路は、スルーレートの低下を防ぎ、例えば１Ｇｂｐｓを超えるような高速なデータレートを有する信号を出力することが可能となる。
【０１０３】
なお、ここまでの構成例における最終出力段用の高電位側電源ＶＯＨは、各出力ドライバ回路の最終出力段用に特別に設けてもよいし、高電位側電源ＶＤＤと短絡させてもよい。またここまでの構成例における最終出力段用の低電位側電源ＶＯＬは、各出力ドライバ回路の最終出力段用に特別に設けてもよいし、低電位側電源ＶＳＳと短絡させてもよい。
【０１０４】
［出力ドライバ回路を備える撮像装置の構成例］
ここまでは、スルーレートの低下を防いで高速なデータレートを有する信号を出力することが可能な出力ドライバ回路の構成について説明した。続いて、このような出力ドライバ回路を備える装置の一例として、出力ドライバ回路を備える撮像装置の構成例を説明する。
【０１０５】
図１６は、本開示の一実施形態に係る出力ドライバ回路を備えた撮像装置の機能構成例を示す説明図である。図１６に示した撮像装置２００は、撮像部２１０と、シリアライザ２２０と、バッファ回路２３０と、を含んで構成される。
【０１０６】
撮像部２１０は、例えばレンズや、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）その他の撮像素子を有する、静止画像又は動画像を得るためのカメラモジュールである。撮像部２１０が出力する信号はシリアライザ２２０に送られる。本実施形態では、撮像部２１０が出力する信号はパラレルにシリアライザ２２０に送られる。
【０１０７】
シリアライザ２２０は、撮像部２１０が出力する信号をシリアルデータに変換してバッファ回路２３０へ出力する。
【０１０８】
バッファ回路２３０は、上述した出力ドライバ回路１００ａ〜１００ｌのいずれかの構成を有し、シリアライザ２２０から出力される信号をバッファし、信号を撮像装置２００の外部へ出力する。
【０１０９】
撮像装置２００は、図１６に示すような構成を有することで、撮像部２１０が撮像した動画像を高速に伝送することが出来る。図１６に示した撮像装置２００は、例えば医療機器の分野において予想される、外科手術用顕微鏡などの高解像度化や３Ｄ化に伴う伝送レートの高速化に対応することが可能になる。特に電子内視鏡の分野では高速なデジタル信号をできるだけ少ない本数の信号線で伝送することが求められるため、信号線１本当たりの伝送レートをより高速化することが可能な撮像装置２００は、電子内視鏡の分野でのそのような要求を満たすことが可能となる。
【０１１０】
また医療機器の分野以外においても、上述した出力ドライバ回路１００ａ〜１００ｌのいずれかの構成を備えることにより、映像の高解像度化や３Ｄ化に伴う伝送レートの高速化に対応することが可能になる。例えば映像を送信してから受信側で表示するまでに大きく遅延することが許されない映像伝送システムにおいて、映像を送信する側の装置に、上述した出力ドライバ回路１００ａ〜１００ｌのいずれかの構成が備えられていても良い。
【０１１１】
＜３．まとめ＞
以上説明したように本開示の一実施形態によれば、最終出力段トランジスタの寄生容量の充放電を抑制することで、スルーレートの低下を防ぐことが可能な出力ドライバ回路を提供することができる。本開示の一実施形態に係る出力ドライバ回路は、スルーレートの低下を防ぐことにより、例えば１Ｇｂｐｓを超えるような高速なデータレートを有する信号を出力することが可能となる。
【０１１２】
また本開示の一実施形態によれば、上述した出力ドライバ回路を有する撮像装置を提供することが出来る。本開示の一実施形態に係る撮像装置は、上述した出力ドライバ回路を有することで、できるだけ少ない本数の信号線で動画像を高速に伝送することが出来る。
【０１１３】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１１４】
なお、本技術は以下のような構成も取ることができる。
（１）
ソース又はドレインが出力端子に接続される少なくとも１つのＭＯＳトランジスタと、
前記ＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動するドライブ回路と、
を備える、半導体集積回路。
（２）
少なくとも１つの前記ＭＯＳトランジスタは、Ｐ型ウェファーを用いたツインウェル又はトリプルウェルのＣＭＯＳプロセスで作製されたＰＭＯＳトランジスタであり、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲート又はウェルを構成するＮ型ウェルを駆動する回路であり、前記ＰＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動する、前記（１）に記載の半導体集積回路。
（３）
前記ＰＭＯＳトランジスタは、ソース端子が所定のインピーダンスを介して高電位側の電源ラインに短絡され、ドレイン端子が前記出力端子に接続され、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲート又はウェルを前記ＰＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するように駆動する、前記（２）に記載の半導体集積回路。
（４）
前記ＰＭＯＳトランジスタは２つ直列に接続され、第１のＰＭＯＳトランジスタは前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が前記出力端子と接続され、第２のＰＭＯＳトランジスタは前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインと短絡され、ドレイン端子が前記出力端子と接続され、
前記ドライブ回路は、前記第１のＰＭＯＳトランジスタのバックゲート又はウェルを該第１のＰＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＰＭＯＳトランジスタのバックゲート又はウェルを該第２のＰＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、前記（２）に記載の半導体集積回路。
（５）
前記ＰＭＯＳトランジスタは２つ並列に接続され、２つの前記ＰＭＯＳトランジスタのソース端子はお互いに短絡され、ドレイン端子が差動構成の前記出力端子の各々の端子に接続され、
前記ドライブ回路は、２つの前記ＰＭＯＳトランジスタのバックゲート又はウェルを各々のゲート電極と逆位相で電圧振幅するように駆動する、前記（２）に記載の半導体集積回路。
（６）
前記ＰＭＯＳトランジスタは２つ直列に接続されたものが２つ並列に接続され、直列に接続された前記ＰＭＯＳトランジスタの内、第１のＰＭＯＳトランジスタは差動構成の前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が差動構成の前記出力端子と接続され、第２のＰＭＯＳトランジスタは差動構成の前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインと短絡され、ドレイン端子が差動構成の前記出力端子と接続され、
前記ドライブ回路は、前記第１のＰＭＯＳトランジスタのバックゲート又はウェルを該第１のＰＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＰＭＯＳトランジスタのバックゲート又はウェルを該第２のＰＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、前記（２）に記載の半導体集積回路。
（７）
少なくとも１つの前記ＭＯＳトランジスタは、Ｐ型ウェファーを用いたトリプルウェルのＣＭＯＳプロセスで作製されたＮＭＯＳトランジスタであり、
前記ドライブ回路は、前記ＮＭＯＳトランジスタのバックゲート又はウェルを構成するＰ型ウェルを駆動する回路であり、前記ＮＭＯＳトランジスタのバックゲート又はウェルを前記出力端子と同位相で電圧振幅するように駆動する、前記（１）に記載の半導体集積回路。
（８）
前記ＮＭＯＳトランジスタは、ソース端子が所定のインピーダンスを介して低電位側の電源ラインに短絡され、ドレイン端子が前記出力端子に接続され、
前記ドライブ回路は、前記ＮＭＯＳトランジスタのバックゲート又はウェルを前記ＮＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するように駆動する、前記（７）に記載の半導体集積回路。
（９）
前記ＮＭＯＳトランジスタは２つ直列に接続され、第１のＮＭＯＳトランジスタは前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が前記出力端子と接続され、第２のＮＭＯＳトランジスタは前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインと短絡され、ドレイン端子が前記出力端子と接続され、
前記ドライブ回路は、前記第１のＮＭＯＳトランジスタのバックゲート又はウェルを該第１のＮＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＮＭＯＳトランジスタのバックゲート又はウェルを該第２のＮＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、前記（７）に記載の半導体集積回路。
（１０）
前記ＮＭＯＳトランジスタは２つ並列に接続され、２つの前記ＮＭＯＳトランジスタのソース端子はお互いに短絡され、ドレイン端子が差動構成の前記出力端子の各々の端子に接続され、
前記ドライブ回路は、２つの前記ＮＭＯＳトランジスタのバックゲート又はウェルを各々のゲート電極と逆位相で電圧振幅するように駆動する、前記（７）に記載の半導体集積回路。
（１１）
前記ＮＭＯＳトランジスタは２つ直列に接続されたものが２つ並列に接続され、直列に接続された前記ＮＭＯＳトランジスタの内、第１のＮＭＯＳトランジスタは差動構成の前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が差動構成の前記出力端子と接続され、第２のＮＭＯＳトランジスタは差動構成の前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインと短絡され、ドレイン端子が差動構成の前記出力端子と接続され、
前記ドライブ回路は、前記第１のＮＭＯＳトランジスタのバックゲート又はウェルを該第１のＮＭＯＳトランジスタゲート電極と同位相で電圧振幅するように駆動し、前記第２のＮＭＯＳトランジスタのバックゲート又はウェルを該第２のＮＭＯＳトランジスタゲート電極と逆位相で電圧振幅するように駆動する、前記（７）に記載の半導体集積回路。
（１２）
前記ＭＯＳトランジスタは、Ｐ型ウェファーを用いたトリプルウェルのＣＭＯＳプロセスで作製されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであり、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲート又はウェルを構成するＮ型ウェルと、前記ＮＭＯＳトランジスタのバックゲート又はウェルを構成するＰ型ウェルとを駆動する回路であり、前記バックゲート又はウェルを出力端子と同位相で電圧振幅するように駆動する、前記（１）に記載の半導体集積回路。
（１３）
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタが直列に接続され、前記ＰＭＯＳトランジスタは前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインに短絡され、ドレイン端子が前記出力端子と接続され、前記ＮＭＯＳトランジスタは前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインに短絡され、ドレイン端子が前記出力端子と接続され、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲートと前記ＮＭＯＳトランジスタのバックゲートとを、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するようにそれぞれ独立して駆動する、前記（１２）に記載の半導体集積回路。
（１４）
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタが直列に接続されたものが２つ並列に接続され、前記ＰＭＯＳトランジスタは差動構成の前記出力端子と高電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して高電位側の電源ラインに短絡され、ドレイン端子が差動構成の前記出力端子と接続され、前記ＮＭＯＳトランジスタは差動構成の前記出力端子と低電位側の電源ラインとの間に配置され、ソース端子が所定のインピーダンスを介して低電位側の電源ラインに短絡され、ドレイン端子が差動構成の前記出力端子と接続され、
前記ドライブ回路は、前記ＰＭＯＳトランジスタのバックゲートと前記ＮＭＯＳトランジスタのバックゲートとを、前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタのゲート電極と逆位相で電圧振幅するようにそれぞれ独立して駆動する、前記（１２）に記載の半導体集積回路。
（１５）
前記（１）〜（１４）のいずれかに記載の半導体集積回路を備える、撮像装置。
【符号の説明】
【０１１５】
１００ａ〜１００ｌ    出力ドライバ回路
２００    撮像装置
２１０    撮像部
２２０    シリアライザ
２３０    バッファ回路
【図１】
2014160976.tif 000003
【図２Ａ】
2014160976.tif 000004
【図２Ｂ】
2014160976.tif 000005
【図３Ａ】
2014160976.tif 000006
【図３Ｂ】
2014160976.tif 000007
【図４Ａ】
2014160976.tif 000008
【図４Ｂ】
2014160976.tif 000009
【図４Ｃ】
2014160976.tif 000010
【図４Ｄ】
2014160976.tif 000011
【図４Ｅ】
2014160976.tif 000012
【図５】
2014160976.tif 000013
【図６】
2014160976.tif 000014
【図７】
2014160976.tif 000015
【図８】
2014160976.tif 000016
【図９】
2014160976.tif 000017
【図１０】
2014160976.tif 000018
【図１１】
2014160976.tif 000019
【図１２】
2014160976.tif 000020
【図１３】
2014160976.tif 000021
【図１４】
2014160976.tif 000022
【図１５】
2014160976.tif 000023
【図１６】
2014160976.tif 000024