(57)【要約】【課題】各配線に供給される電圧を早期に所望の電圧に到達させて装置のパフォーマンスを高める。【解決手段】この半導体記憶装置は、メモリセルを配列してなるメモリセルアレイと、メモリセルに接続される第１配線と、メモリセルからの信号を供給される第２配線とを備えている。放電回路は、第１電流を流して前記第１配線の電圧を放電させる。また充電回路は、  第２電流を流して前記第１配線を充電する。制御回路は、第１配線の電圧を検知して前記充電回路を制御する。電流検出部は、第２電流に比例する第３電流を生成して、この第３電流の大きさに従って前記第２電流の大きさを判定する。放電回路は、前記電流検出部の検出結果に従い、前記第１電流の大きさを制御可能に構成されている。【選択図】図８
2014049144.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを配列してなるメモリセルアレイと、
前記メモリセルに接続される第１配線と、
前記メモリセルからの信号を供給される第２配線と、
第１電流を流して前記第１配線の電圧を放電させる放電回路と、
第２電流を流して前記第１配線を充電する充電回路と、
前記第１配線の電圧を検知して前記充電回路を制御する制御回路と、
前記第２電流に比例する第３電流を生成して、この第３電流の大きさに従って前記第２電流の大きさを判定する電流検出部と
を備え、
前記放電回路は、前記電流検出部の検出結果に従い、前記第１電流の大きさを制御可能に構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記充電回路は、前記第２電流を流す第１トランジスタを備え、
前記電流検出部は、前記第１トランジスタとカレントミラー接続された第２トランジスタを備えた
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記放電回路は、複数の電流経路を備え、前記複数の電流経路のうちの少なくとも１つは、前記電流検出部の検出結果に従いその電流量を変更可能に構成されている請求項２記載の半導体記憶装置。
【請求項４】
前記電流検出部は、前記第２トランジスタの第１の端部と接地端子との間に接続されるキャパシタと、
前記第２トランジスタの前記第１の端部と接地端子との間に接続される定電流回路と
を備えたことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記放電回路は、複数の電流経路を備え、前記複数の電流経路のうちの少なくとも１つは、前記電流検出部の検出結果に従いその電流量を変更可能に構成されている請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することができ、大容量化を実現できる半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいては、微細化の進展・及び微細化に伴う大容量化により、ワード線間の寄生容量が増大している。このため、例えば選択ワード線に所望の電圧を供給する場合に、隣接ワード線での電圧の変化により、選択ワード線に容量カップリングによりオーバーシュートが生じることがある。このオーバーシュートが増大すると、所望の電圧に落ち着くまでに相応の時間を要し、装置のパフォーマンスを低下させる。この現象は、メモリセルを３次元状に配列した３次元型のＮＡＮＤ型フラッシュメモリでは特に顕著になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１００１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態の半導体記憶装置は、各配線に供給される電圧を早期に所望の電圧に到達させて装置のパフォーマンスを高めることができるものである。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体記憶装置は、メモリセルを配列してなるメモリセルアレイと、メモリセルに接続される第１配線と、メモリセルからの信号を供給される第２配線とを備えている。放電回路は、第１電流を流して前記第１配線の電圧を放電させる。また充電回路は、  第２電流を流して前記第１配線を充電する。制御回路は、第１配線の電圧を検知して前記充電回路を制御する。電流検出部は、第２電流に比例する第３電流を生成して、この第３電流の大きさに従って前記第２電流の大きさを判定する。放電回路は、前記電流検出部の検出結果に従い、前記第１電流の大きさを制御可能に構成されている。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【図２】第１の実施の形態に係るメモリセルアレイＡＲ１の積層構造を示す斜視図である。
【図３】メモリセルアレイＡＲ１の等価回路図である。
【図４】メモリセルアレイＡＲ１の断面図である。
【図５】図４の一部拡大図である。
【図６】第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを示す上面図である。
【図７】制御回路ＡＲ２の具体的構成を示す回路図である。
【図８】第１の実施の形態の昇圧回路１２ａの具体的な回路構成を示す回路図である。
【図９】第１の実施の形態の動作を示すタイミングチャートである。
【図１０】第１の実施の形態の昇圧回路１２ａの具体的な回路構成を示す回路図である。
【図１１】第２の実施の形態の昇圧回路１２ａの具体的な回路構成を示す回路図である。
【図１２】第２の実施の形態の昇圧回路１２ａの具体的な回路構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【００１０】
図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられた制御回路ＡＲ２を有する。
【００１１】
メモリセルアレイＡＲ１は、図１に示すように、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜８（メモリセル）が直列接続されたメモリストリングＭＳを複数個配列して構成される。制御回路ＡＲ２は、メモリトランジスタＭＴｒ（ＭＴｒ１〜８）のゲート等へ与える電圧を制御する各種制御回路にて構成されている。
【００１２】
制御回路ＡＲ２は、メモリトランジスタＭＴｒにデータを書き込む動作、メモリトランジスタＭＴｒのデータを消去する消去動作、及びメモリトランジスタＭＴｒからデータを読み出す動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングＭＳに印加される電圧は、従来の積層型フラッシュメモリと略同様である。
【００１３】
メモリセルアレイＡＲ１は、図１に示すように、ｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、ｎ行２列のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に直列接続された第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、及びメモリストリングＭＳのドレイン側に直列接続された第１ドレイン側選択トランジスタＳＤＴｒ１、第２ドレイン側選択トランジスタＳＤＴｒ２を備える。ここでは、一例としてドレイン側選択トランジスタ、及びソース側選択トランジスタが、１つのメモリストリングＭＳに２つずつ設けられている例を示しているが、これに限定されるものではなく、１つのメモリストリングＭＳに各１個のドレイン側選択トランジスタ、及びソース側選択トランジスタを設けても良い。なお、図１に示す例においては、メモリユニットＭＵの一列目を（１）と表記し、その二列目を（２）と表記する。各メモリブロックＭＢ中において、カラム方向に並ぶ２個のメモリユニットＭＵは、ビット線ＢＬを共有している。また、各メモリブロックＭＢにおいて、ロウ方向に並ぶｎ個のメモリユニットＭＵは、ワード線、選択ゲート線、ソース線、及びバックゲート線を共有している。ビット線ＢＬ、ソース線ＳＬは、ｍ列のメモリブロックＭＢにより共有されている。
【００１４】
メモリセルアレイＡＲ１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒ１〜８は直列接続され、前述のメモリストリングＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされる第１、第２ドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ２、及び第１、第２ソース側選択トランジスタＳＳＴｒ１、ＳＳＴｒ２が接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。
【００１５】
次に、図３を参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。図３は、メモリセルアレイＡＲ１の等価回路図である。
【００１６】
メモリセルアレイＡＲ１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１７】
メモリブロックＭＢは、図３に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、及び第１ドレイン側選択トランジスタＳＤＴｒ１、第２ドレイン側選択トランジスタＳＤＴｒ２を有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００１８】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜８が保持するデータが書き替えられる。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。第１ソース側選択トランジスタＳＳＴｒ１のドレインは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ８のソース）に接続されている。第２ソース側選択トランジスタＳＳＴｒ２のドレインは、第１ソース側選択トランジスタＳＳＴｒ２のソースに接続されている。第１ドレイン側選択トランジスタＳＤＴｒ１のソースは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。第２ドレイン側選択トランジスタＳＤＴｒ２のソースは、第１ドレイン側選択トランジスタＳＤＴｒ１のドレインに接続されている。これらトランジスタＳＳＴｒ１、２、ＳＤＴｒ１、２は、各々の電荷蓄積層に蓄積される電荷の量が変化することで、異なる閾値電圧を有する。
【００１９】
ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びる１本のワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ２〜８のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ２〜８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列された２×ｎ個のバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２０】
ロウ方向に一列に配列されたｎ個の第１ソース側選択トランジスタＳＳＴｒ１のゲートは、ロウ方向に延びる１本の第１ソース側選択ゲート線ＳＧＳ１に共通接続されている。同様に、ロウ方向に一列に配列されたｎ個の第２ソース側選択トランジスタＳＳＴｒ２のゲートは、ロウ方向に延びる１本の第２ソース側選択ゲート線ＳＧＳ２に共通接続されている。また、第２ソース側選択トランジスタＳＳＴｒ２のソースは、ロウ方向に延びるソース線ＳＬに接続されている。
【００２１】
ロウ方向に一列に配列されたｎ個の第１ドレイン側選択トランジスタＳＤＴｒ１のゲートは、ロウ方向に延びる１本の第１ドレイン側選択ゲート線ＳＧＤ１に共通接続されている。ロウ方向に一列に配列されたｎ個の第２ソース側選択トランジスタＳＤＴｒ２のゲートは、ロウ方向に延びる１本の第２ドレイン側選択ゲート線ＳＧＤ２に共通接続されている。また、第２ドレイン側選択トランジスタＳＤＴｒ２のドレインは、カラム方向に延びるビット線ＢＬに接続されている。
【００２２】
次に、図４及び図５を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図４は、メモリセルアレイＡＲ１の断面図であり、図５は、図４の一部拡大図である。
【００２３】
メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、第１ドレイン側選択トランジスタＳＤＴｒ１、及び第２ドレイン側選択トランジスタＳＤＴｒ２として機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２４】
バックゲートトランジスタ層２０は、図４に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。
【００２５】
バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２６】
バックゲート導電層２０は、図４に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２７】
メモリトランジスタ層３０は、図４に示すように、バックゲート導電層２０の上層に形成されている。メモリトランジスタ層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、各々、ワード線ＷＬ１〜８として機能すると共に、及びメモリトランジスタＭＴｒ１〜８のゲートとして機能する。
【００２８】
ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２９】
メモリトランジスタ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄ、及び図示しない層間絶縁層を貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
【００３０】
また、バックゲートトランジスタ層２０、及びメモリトランジスタ層３０は、図５に示すように、メモリゲート絶縁層３３、及びメモリ半導体層３４を有する。メモリ半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。
【００３１】
メモリゲート絶縁層３３は、図５に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂが電荷を蓄積することによりメモリトランジスタＭＴｒ１〜８の閾値電圧が変化し、これによりメモリトランジスタＭＴｒが保持するデータがを書き換えられる。
【００３２】
ブロック絶縁層３３ａは、図５に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００３３】
メモリ半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成されている。メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成されている。メモリ半導体層３４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３４】
上記バックゲートトランジスタ層２０の構成を換言すると、メモリゲート絶縁層３３は、連結部３４ｂを取り囲むように形成されている。バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲むように形成されている。また、上記メモリトランジスタ層３０の構成を換言すると、メモリゲート絶縁層３３は、柱状部３４ａを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲むように形成されている。
【００３５】
選択トランジスタ層４０は、図４に示すように、第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂを有する。第１ソース側導電層４１ａは、第１ソース側選択ゲート線ＳＧＳ１として機能すると共に、及び第１ソース側選択トランジスタＳＳＴｒ１のゲートとして機能する。第１ドレイン側導電層４１ｂは、第１ドレイン側選択ゲート線ＳＧＤ１として機能すると共に、及び第１ドレイン側選択トランジスタＳＤＴｒ１のゲートとして機能する。
【００３６】
第１ソース側導電層４１ａは、メモリ半導体層３４を構成する一方の柱状部３４ａの上層に形成され、第１ドレイン側導電層４１ｂは、第１ソース側導電層４１ａと同層であって、メモリ半導体層３４を構成する他方の柱状部３４ａの上層に形成されている。第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３７】
選択トランジスタ層４０は、図４に示すように、第１ソース側ホール４２ａ、及び第１ドレイン側ホール４２ｂを有する。第１ソース側ホール４２ａは、第１ソース側導電層４１ａを貫通するように形成されている。第１ドレイン側ホール４２ｂは、第１ドレイン側導電層４１ｂを貫通するように形成されている。第１ソース側ホール４２ａ及び第１ドレイン側ホール４２ｂは、各々、メモリホール３２と整合する位置に形成されている。
【００３８】
選択トランジスタ層４０は、図５に示すように、第１ソース側ゲート絶縁層４３ａ、第１ソース側柱状半導体層４４ａ、第１ドレイン側ゲート絶縁層４３ｂ、及び第１ドレイン側柱状半導体層４４ｂを有する。第１ソース側柱状半導体層４４ａは、第１ソース側選択トランジスタＳＳＴｒ１のボディとして機能する。第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側柱状半導体層ＳＤＴｒ１のボディとして機能する。
【００３９】
第１ソース側ゲート絶縁層４３ａは、第１ソース側ホール４２ａの側面に所定の厚みをもって形成されている。第１ソース側ゲート絶縁層４３ａは、ブロック絶縁層４３ａａ、電荷蓄積層４３ａｂ、及びトンネル絶縁層４３ａｃを有する。電荷蓄積層４３ａｂは、電荷を蓄積する機能を有する層である。
【００４０】
ブロック絶縁層４３ａａは、図５に示すように、第１ソース側ホール４３ａの側面に所定の厚みをもって形成されている。ブロック絶縁層４３ａａは、ブロック絶縁層３３ａと連続して一体に形成されている。電荷蓄積層４３ａｂは、ブロック絶縁層４３ａａの側面に所定の厚みをもって形成されている。電荷蓄積層４３ａｂは、電荷蓄積層３３ｂと連続して一体に形成されている。トンネル絶縁層４３ａｃは、電荷蓄積層４３ａｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４３ａｃは、トンネル絶縁層３３ｃと連続して一体に形成されている。ブロック絶縁層４３ａａ、及びトンネル絶縁層４３ａｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４３ａｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４１】
第１ソース側柱状半導体層４４ａは、第１ソース側ゲート絶縁層４３ａの側面及び一対の柱状部３４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第１ソース側柱状半導体層４４ａは、第１ソース側ホール４２ａを埋めるように形成されている。第１ソース側柱状半導体層４４ａは、柱状部３４ａと連続して一体に形成されている。第１ソース側柱状半導体層４４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４２】
第１ドレイン側ゲート絶縁層４３ｂは、第１ドレイン側ホール４２ｂの側面に所定の厚みをもって形成されている。第１ドレイン側ゲート絶縁層４３ｂは、ブロック絶縁層４３ｂａ、電荷蓄積層４３ｂｂ、及びトンネル絶縁層４３ｂｃを有する。電荷蓄積層４３ｂｂは、電荷を蓄積することにより第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を変化させる。
【００４３】
ブロック絶縁層４３ｂａは、図５に示すように、第１ドレイン側ホール４３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層４３ｂａは、ブロック絶縁層３３ａと連続して一体に形成されている。電荷蓄積層４３ｂｂは、ブロック絶縁層４３ｂａの側面に所定の厚みをもって形成されている。電荷蓄積層４３ｂｂは、電荷蓄積層３３ｂと連続して一体に形成されている。トンネル絶縁層４３ｂｃは、電荷蓄積層４３ｂｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４３ｂｃは、トンネル絶縁層３３ｃと連続して一体に形成されている。ブロック絶縁層４３ｂａ、及びトンネル絶縁層４３ｂｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４３ｂｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００４４】
第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側ゲート絶縁層４３ｂの側面及び一対の柱状部３４ａの他方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側ホール４２ｂを埋めるように形成されている。第１ドレイン側柱状半導体層４４ｂは、柱状部３４ａと連続して一体に形成されている。第１ドレイン側柱状半導体層４４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４５】
また、選択トランジスタ層４０は、図４に示すように、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを有する。第２ソース側導電層４５ａは、第２ソース側選択ゲート線ＳＧＳ２として機能すると共に、及び第２ソース側選択トランジスタＳＳＴｒ２のゲートとして機能する。第２ドレイン側導電層４５ｂは、第２ドレイン側選択ゲート線ＳＧＤ２として機能すると共に、及び第２ドレイン側選択トランジスタＳＤＴｒ２のゲートとして機能する。
【００４６】
第２ソース側導電層４５ａは、第１ソース側導電層４１ａの上層に形成されている。第２ドレイン側導電層４５ｂは、第２ソース側導電層４５ａと同層であって、第１ドレイン側導電層４１ｂの上層に形成されている。第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４７】
選択トランジスタ層４０は、図４に示すように、第２ソース側ホール４６ａ、及び第２ドレイン側ホール４６ｂを有する。第２ソース側ホール４６ａは、第２ソース側導電層４５ａを貫通するように形成されている。第２ソース側ホール４６ａは、第１ソース側ホール４２ａと整合する位置に形成されている。第２ドレイン側ホール４６ｂは、第２ドレイン側導電層４５ｂを貫通するように形成されている。第２ドレイン側ホール４６ｂは、第１ドレイン側ホール４２ｂと整合する位置に形成されている。
【００４８】
選択トランジスタ層４０は、図５に示すように、第２ソース側ゲート絶縁層４７ａ、第２ソース側柱状半導体層４８ａ、第２ドレイン側ゲート絶縁層４７ｂ、及び第２ドレイン側柱状半導体層４８ｂを有する。第２ソース側柱状半導体層４８ａは、第２ソース側選択トランジスタＳＳＴｒ２のボディとして機能する。第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側柱状半導体層ＳＤＴｒ２のボディとして機能する。
【００４９】
第２ソース側ゲート絶縁層４７ａは、第２ソース側ホール４６ａの側面に所定の厚みをもって形成されている。第２ソース側ゲート絶縁層４７ａは、ブロック絶縁層４７ａａ、電荷蓄積層４７ａｂ、及びトンネル絶縁層４７ａｃを有する。電荷蓄積層４７ａｂは、電荷を蓄積することにより第２ソース側選択トランジスタＳＳＴｒ２の閾値電圧を変化させる。
【００５０】
ブロック絶縁層４７ａａは、図５に示すように、第２ソース側ホール４６ａの側面に所定の厚みをもって形成されている。ブロック絶縁層４７ａａは、ブロック絶縁層４３ａａと連続して一体に形成されている。電荷蓄積層４７ａｂは、ブロック絶縁層４７ａａの側面に所定の厚みをもって形成されている。電荷蓄積層４７ａｂは、電荷蓄積層４３ａｂと連続して一体に形成されている。トンネル絶縁層４７ａｃは、電荷蓄積層４７ａｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４７ａｃは、トンネル絶縁層４３ａｃと連続して一体に形成されている。ブロック絶縁層４７ａａ、及びトンネル絶縁層４７ａｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４７ａｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００５１】
第２ソース側柱状半導体層４８ａは、第２ソース側ゲート絶縁層４７ａの側面及び第１ソース側柱状半導体層４４ａの上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第２ソース側柱状半導体層４８ａは、第２ソース側ホール４６ａを埋めるように形成されている。第２ソース側柱状半導体層４８ａは、第１ソース側柱状半導体層４４ａと連続して一体に形成されている。第２ソース側柱状半導体層４８ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５２】
第２ドレイン側ゲート絶縁層４７ｂは、第２ドレイン側ホール４６ｂの側面に所定の厚みをもって形成されている。第２ドレイン側ゲート絶縁層４７ｂは、ブロック絶縁層４７ｂａ、電荷蓄積層４７ｂｂ、及びトンネル絶縁層４７ｂｃを有する。電荷蓄積層４７ｂｂは、電荷を蓄積することにより第２ドレイン側選択トランジスタＳＤＴｒ２の閾値電圧を変化させる。
【００５３】
このように、ドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ２、ＳＳＴｒ１、ＳＳＴｒ２は、メモリトランジスタＭＴｒと同様の電荷蓄積層４３ａｂ、４３ｂｂ、４７ａｂ、４７ｂｂを有しており、その電荷蓄積層に蓄積される電荷の電荷量が変化することにより、閾値電圧を変化させ得るように構成されている。本来、選択トランジスタは、このような電荷蓄積層を有する必要はない。しかし、本実施の形態では、製造コストの低減の観点から、これら選択トランジスタも電荷蓄積層を有している。すなわち、選択トランジスタのみ電荷蓄積層を有さないゲート絶縁層を形成する場合、工程数が増加し、製造コストの増加が避けられない。そこで、本実施の形態では、図示は省略するが、導電層３１ａ〜３１ｄ、導電層４１ａ、４１ｂ、４５ａ、４５ｂ、及びそれらの間に挟まれた図示しない層間絶縁層を積層した後、Ｕ字型のホールを形成し、その壁面に酸化シリコン膜、窒化シリコン膜（電荷蓄積層）、酸化シリコン膜を順次堆積し、図５に示すような構造を得ている。
【００５４】
しかし、選択トランジスタのゲート絶縁層が電荷蓄積層を有する場合、メモリセルへの書き込み動作や読み出し動作において、選択トランジスタの電荷蓄積層に正孔又は電子がトラップされてしまい、これにより選択トランジスタの閾値電圧が意図せず変動する虞がある。このため、本実施の形態では、選択トランジスタに対する閾値電圧の調整動作（書き込み動作）を実行可能なように、制御回路ＡＲ２は構成されている。
【００５５】
ブロック絶縁層４７ｂａは、図５に示すように、第２ドレイン側ホール４６ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層４７ｂａは、ブロック絶縁層４３ｂａと連続して一体に形成されている。電荷蓄積層４７ｂｂは、ブロック絶縁層４７ｂａの側面に所定の厚みをもって形成されている。電荷蓄積層４７ｂｂは、電荷蓄積層４３ｂｂと連続して一体に形成されている。トンネル絶縁層４７ｂｃは、電荷蓄積層４７ｂｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４７ｂｃは、トンネル絶縁層４３ｂｃと連続して一体に形成されている。ブロック絶縁層４７ｂａ、及びトンネル絶縁層４７ｂｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４７ｂｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００５６】
第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側ゲート絶縁層４７ｂの側面及び第１ドレイン側柱状半導体層４４ｂの上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側ホール４６ｂを埋めるように形成されている。第２ドレイン側柱状半導体層４８ｂは、第１ドレイン側柱状半導体層４４ｂと連続して一体に形成されている。第２ドレイン側柱状半導体層４８ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５７】
上記選択トランジスタ層４０の構成を換言すると、第１ソース側ゲート絶縁層４３ａは、第１ソース側柱状半導体層４４ａを取り囲むように形成されている。第１ソース側導電層４１ａは、第１ソース側ゲート絶縁層４３ａを介して第１ソース側柱状半導体層４４ａを取り囲むように形成されている。第１ドレイン側ゲート絶縁層４３ｂは、第１ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。第１ドレイン側導電層４１ｂは、第１ドレイン側ゲート絶縁層４３ｂを介して第１ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。
【００５８】
また、上記選択トランジスタ層４０の構成を換言すると、第２ソース側ゲート絶縁層４７ａは、第２ソース側柱状半導体層４８ａを取り囲むように形成されている。第２ソース側導電層４５ａは、第２ソース側ゲート絶縁層４７ａを介して第２ソース側柱状半導体層４８ａを取り囲むように形成されている。第２ドレイン側ゲート絶縁層４７ｂは、第２ドレイン側柱状半導体層４８ｂを取り囲むように形成されている。第２ドレイン側導電層４５ｂは、第２ドレイン側ゲート絶縁層４７ｂを介して第２ドレイン側柱状半導体層４８ｂを取り囲むように形成されている。
【００５９】
配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成されている。配線層５０は、ソース線層５１、及びビット線層５２を有する。ソース線層５１は、ソース線ＳＬとして機能する。ビット線層５２は、ビット線ＢＬとして機能する。
【００６０】
ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対の第２ソース側柱状半導体層４８ａの上面に接するように形成されている。ビット線層５２は、第２ドレイン側柱状半導体層４８ｂの上面に接し、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ソース線層５１、及びビット線層５２は、タングステン（Ｗ）等の金属にて構成されている。
【００６１】
次に、図６を参照して、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂの形状について詳しく説明する。図６は、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを示す上面図である。
【００６２】
第２ソース側導電層４５ａ、第２ドレイン側導電層４５ｂは、図６に示すように、各々、垂直方向からみて櫛歯状に形成されている。第２ソース側導電層４５ａは、ロウ方向に並ぶ複数の第２ソース側柱状半導体層４８ａを取り囲む複数の直線部４５１ａと、複数の直線部４５１ａの端部を連結する直線部４５２ａとを備える。同様に、第２ドレイン側導電層４５ｂは、ロウ方向に並ぶ複数の第２ドレイン側柱状半導体層４８ｂを取り囲む複数の直線部４５１ｂと、複数の直線部４５１ｂの端部を連結する直線部４５２ｂとを備える。図６に示すように、４つの直線部４５１ａと、２つの直線部４５１ｂとが、カラム方向に交互に設けられている。
【００６３】
次に、図７を参照して、制御回路ＡＲ２の具体的構成について説明する。図７は、制御回路ＡＲ２の具体的構成を示す回路図である。制御回路ＡＲ２は、図７に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ、１２ａ’、１２ｂ、１２ｃ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。
【００６４】
アドレスデコーダ回路１１は、図７に示すように、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定するための信号である。
【００６５】
昇圧回路１２ａ、１２ａ’１２ｂ、１２ｃは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａ、１２ａ’は、図７に示すように、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ａ、１２ａ’は、それぞれ異なる電圧を発生させるものであり、前者は選択ワード線に供給する電圧を発生させ、後者は非選択ワード線に供給する電圧を発生させる。例えば読み出し動作の場合、昇圧回路１２ａが選択ワード線に印加する読み出し電圧ＶＣＧＲＶを発生させ、昇圧回路１２ａ’が非選択ワード線に印加する読み出しパス電圧Ｖｒｅａｄを発生させる。読み出し電圧ＶＣＧＲＶは複数の閾値電圧分布の上限と下限の間の電圧であり、読出しパス電圧Ｖｒｅａｄは、最大の閾値電圧分布の上限よりも大きく、メモリセルの保持データのいかんに拘わらずメモリセルを導通させることの出来る電圧である。一方、書込み動作の場合、昇圧回路１２ａが選択ワード線に印加するプログラム電圧Ｖｐｇｍ（例えば２０Ｖ以上）を発生させ、昇圧回路１２ａ’が非選択ワード線に印加する書き込みパス電圧Ｖｐａｓｓ（８〜１０Ｖ程度）を発生させる。書き込み電圧Ｖｐｇｍは、チャネルに０Ｖが与えられた場合に、メモリセルの浮遊ゲートに電子を注入させるトンネル電流を発生させるのに十分な大きさの電圧である。一方、書込みパス電圧Ｖｐａｓｓは、メモリセルを導通させるが、チャネルに０Ｖが与えられたとしても浮遊ゲートに電子を注入させるには不十分な大きさの電圧である。
また、昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６に出力する。昇圧回路１２ｃは、昇圧した信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。
【００６６】
ワード線駆動回路１３ａは、図７に示すように、信号ＶＣＧ１〜４を出力する。ワード線駆動回路１３ｂは、信号ＶＣＧ５〜８を出力する。信号ＶＣＧ１〜８は、選択メモリブロックＭＢ＜ｉ＞のワード線ＷＬ１〜８を駆動する際に用いられる。
【００６７】
バックゲート線駆動回路１４は、図７に示すように、信号ＶＢＧを出力する。信号ＶＢＧは、選択メモリブロックＭＢ＜ｉ＞のバックゲート線ＢＧを駆動する際に用いられる。
【００６８】
選択ゲート線駆動回路１５ａは、図７に示すように、信号ＶＳＧＳｂ、信号ＶＳＧＤａ、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦを出力する。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳａ、信号ＶＳＧＤｂ、信号ＶＳＧＳ２、及び信号ＶＳＧＯＦＦを出力する。信号ＶＳＧＳａ、信号ＶＳＧＳｂは、各々、選択メモリブロックＭＢ＜ｉ＞の１列目、２列目の第１ソース側選択ゲート線ＳＧＳ１を駆動する際に用いられる。信号ＶＳＧＤａ、信号ＶＳＧＤｂは、各々、選択メモリブロックＭＢ＜ｉ＞の１列目、２列目の第１ドレイン側選択ゲート線ＳＧＤ１を駆動する際に用いられる。信号ＶＳＧＳ２は、選択メモリブロックＭＢ＜ｉ＞の第２ソース側選択ゲート線ＳＧＳ２を駆動する際に用いられる。信号ＶＳＧＤ２は、選択メモリブロックＭＢ＜ｉ＞の第２ドレイン側選択ゲート線ＳＧＤ２を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢ＜ｉ＞の第１ソース側選択ゲート線ＳＧＳ１及び第１ドレイン側選択ゲート線ＳＧＤ１を駆動する際に用いられる。
【００６９】
ここで、上記信号ＶＳＧＳｂ、信号ＶＳＧＤａ、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ回路１９ａを介して、各種配線に入力される。一方、信号ＶＳＧＤ２は、信号ＶＳＧＤ２＜ｉ＞として選択ゲート線駆動回路１５ａから直接、第２ドレイン側選択トランジスタＳＤＴｒ２のゲートに入力される。また、信号ＶＳＧＯＦＦ、信号ＶＳＧＤｂ、及び信号ＶＳＧＳａは、選択ゲート線駆動回路１５ｂからロウデコーダ回路１９ｂを介して、各種配線に入力される。一方、信号ＶＳＧＳ２は、信号ＶＳＧＳ２＜ｉ＞として選択ゲート線駆動回路１５ｂから直接、第２ソース側選択トランジスタＳＤＴｒ２のゲートに入力される。また、信号ＶＳＧＳ２、ＶＳＧＤ２は、複数のメモリブロックＭＢに亘って共通の信号として供給される。
【００７０】
ソース線駆動回路１６は、図７に示すように、信号ＶＳＬを出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。
【００７１】
センスアンプ回路１７は、図７に示すように、信号ＶＢＬ＜ｉ＞を出力することにより、所定のビット線ＢＬを所定の電圧まで充電し、その後ビット線ＢＬの電圧の変化に基づきメモリストリングＭＳ中のメモリトランジスタＭＴｒの保持データを判定する。また、センスアンプ回路１７は、所定のビット線ＢＬに対し書き込みデータに応じた信号ＶＢＬ＜ｉ＞を出力する。
【００７２】
シーケンサ１８は、図７に示すように、上記回路１１〜１７に制御信号を供給し、それら回路を制御する。
【００７３】
ロウデコーダ回路１９ａ、１９ｂは、図５に示すように、一つのメモリブロックＭＢに対して、各々一つ設けられている。ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ１〜ＶＣＧ４に基づき、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳｂ、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵの第１ソース側選択トランジスタＳＳＴｒ１のゲートに信号ＶＳＧＳｂ＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤａ、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵの第１ドレイン側選択トランジスタＳＤＴｒ１のゲートに信号ＶＳＧＤａ＜ｉ＞を入力する。
【００７４】
ロウデコーダ回路１９ａは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂ、電圧変換回路１９ａｃ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路１９ａｃは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂを介して受け付けた信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。
【００７５】
第１転送トランジスタＴｒａ１〜Ｔｒａ４は、ワード線駆動回路１３ａと各ワード線ＷＬ１〜ＷＬ４との間に接続されている。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａと２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第１転送トランジスタＴｒａ５は、信号ＶＳＧＳｂ、及び信号ＶＳＥＬａ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳｂ＜ｉ＞を出力する。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第１転送トランジスタＴｒａ６は、信号ＶＳＧＤａ、及び信号ＶＳＥＬａ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤａ＜ｉ＞を出力する。
【００７６】
第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａと２列目の第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第２転送トランジスタＴｒｂ１は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳｂ＜ｉ＞を出力する。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第２転送トランジスタＴｒｂ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤａ＜ｉ＞を出力する。
【００７７】
ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ５〜ＶＣＧ８に基づき、メモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳａ、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵの第１ソース側選択ＳＳＴｒ１のゲートに信号ＶＳＧＳａ＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤｂ、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵの第１ドレイン側選択トランジスタＳＤＴｒ１のゲートに信号ＶＳＧＤｂ＜ｉ＞を入力する。
【００７８】
ロウデコーダ回路１９ｂは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂ、電圧変換回路１９ｂｃ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路１９ｂｃは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂを介して受け付けた信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。
【００７９】
第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、ワード線駆動回路１３ｂと各ワード線ＷＬ５〜ＷＬ８との間に接続されている。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続されている。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第１転送トランジスタＴｒｃ６は、信号ＶＳＧＳａ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳａ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第１転送トランジスタＴｒｃ７は、信号ＶＳＧＤｂ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤｂ＜ｉ＞を出力する。
【００８０】
第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第２転送トランジスタＴｒｄ６は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳａ＜ｉ＞を出力する。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第２転送トランジスタＴｒｄ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤｂ＜ｉ＞を出力する。
【００８１】
次に、本実施の形態の昇圧回路１２ａの具体的な回路構成を図８を参照して説明する。なお、他の昇圧回路１２ａ’、１２ｂ及び１２ｃも図９に示す構成を有したものとすることもできるが、以下の例では、昇圧回路１２ａのみが図８の構成を有しているものとして説明を行う。
【００８２】
図８に示すように、この昇圧回路１２ａは、アンプ部１００と、電流レプリカ回路２００とを備えている。アンプ部１００は、ワード線ＷＬに供給する昇圧電圧を電源電圧に基づいて生成する機能を有する。電流レプリカ回路２００は、アンプ部１００に流れる電流に比例するレプリカ電流Ｉｒｅｐｌｉｃａを生成し、このレプリカ電流Ｉｒｅｐｌｉｃａに基づいてアンプ部１００を制御する機能を有する。
【００８３】
アンプ部１００は、充電回路１１０と、放電回路１２０とを備えている。充電回路１１０は、ＰＭＯＳトランジスタＭ１と、差動増幅器１１１とを備えている。ＰＭＯＳトランジスタＭ１は、電源電圧端子と出力端子ＡＭＰＯＵＴ（ノードＮ１）との間に電流回路を形成するように接続されており、そのゲートには差動増幅回路１１１の出力端子が接続されている。差動増幅回路１１１は、ノードＮ１の電圧と参照電圧ＶＲＥＦとを差動増幅して差動増幅信号を出力する。これにより、ノードＮ１の電圧が制御される。
【００８４】
放電回路１２０は、ＮＭＯＳトランジスタＭ２〜Ｍ５を備えている。ＮＭＯＳトランジスタＭ２及びＭ３は、ノードＮ１と接地端子との間に直列に接続され、ＮＭＯＳトランジスタＭ４及びＭ５は、ノードＮ１と接地端子との間に直列に接続されている。
ＮＭＯＳトランジスタＭ４は、そのゲートにバイアスＶＩＲＥＦＮ１を与えられて導通する。ＮＭＯＳトランジスタＭ５は、イネーブル信号ＥＮを与えられて導通する。イネーブル信号ＥＮは、昇圧回路１２ａの動作の開始と同時に”Ｈ”に切り替わる。
【００８５】
また、ＮＭＯＳトランジスタＭ２は、そのゲートにバイアスＶＩＲＥＦＮ２を与えられて導通する。ＮＭＯＳトランジスタＭ３は、電流レプリカ回路２００から出力されるイネーブル信号ＥＮＢを与えられて導通する。イネーブル信号ＥＮＢは、後述するように、レプリカ電流Ｉｒｅｐｌｉｃａが所定値以上に低下した場合に”Ｈ”となる。したがって、ＮＭＯＳトランジスタＭ２及びＭ３により形成される電流経路は、通常は非導通状態（遮断状態）にあり、レプリカ電流Ｉｒｅｐｌｉｃａが所定値以上に低下した場合にのみ導通状態とされる。
【００８６】
また、電流レプリカ回路２００は、ＰＭＯＳトランジスタＭ６と、電流レベル検知器２１０とから構成される。ＰＭＯＳトランジスタＭ６は、ＰＭＯＳトランジスタＭ１とカレントミラー接続されている。すなわち、ＰＭＯＳトランジスタＭ６は、そのソースを電源電圧端子に接続されているとともに、そのドレインは電流レベル検知器２１０に接続されている。また、そのゲートはＰＭＯＳトランジスタＭ１のゲートに接続されている。
【００８７】
次に、この昇圧回路１２ａの動作を、図９のタイミングチャートを参照して説明する。
時刻ｔ０においてイネーブル信号ＥＮが”Ｈ”に切り替わると、昇圧回路１２ａの動作が開始される。出力端子ＡＭＰＯＵＴの出力電圧は、参照電圧ＶＲＥＦによって定まる電圧ＶＣＧＲＶまで上昇する。ＮＭＯＳトランジスタＭ４及びＭ５で構成される電流経路は電流Ｉ２を流し、また、差動増幅器１１１は電流Ｉ１を制御する。なお、この時点では、イネーブル信号ＥＮＢは”Ｌ”であるので、ＮＭＯＳトランジスタＭ２及びＭ３には電流は流れない。電流Ｉ１とＩ２が均衡することにより、出力端子ＡＭＰＯＵＴの電圧が電圧ＶＣＧＲＶに制御される。
【００８８】
時刻ｔ１において、昇圧回路１２ａ’の動作により選択ワード線に隣接する非選択ワード線ＷＬ（隣接ＷＬ）の電圧が上昇を開始すると、選択ワード線ＷＬの電圧（出力端子ＡＭＰＯＵＴの電圧）は、容量カップリングにより上昇する（カップリングノイズが発生する）。
【００８９】
出力端子ＡＭＰＯＵＴの電圧が上昇すると、差動増幅器１１１の作用により、電流Ｉ１が減少する。これに伴い、レプリカ電流Ｉｒｅｐｌｉｃａの値も減少する。レプリカ電流Ｉｒｅｐｌｉｃａは参照電流Ｉｒｅｆと電流レベル検知器２１０において比較される。そして、レプリカ電流Ｉｒｅｐｌｉｃａが参照電流Ｉｒｅｆ以下となったと電流レベル検知回路２１０が判定した場合に、電流レベル検知器２１０はイネーブル信号ＥＮＢを”Ｈ”に切り替える。すると、ＮＭＯＳトランジスタＭ２及びＭ３による電流経路が導通状態になり（当該電流経路の電流がゼロからＩｔａｉｌ２（＞０）に変わり）、ノードＮ１の電圧を引き下げる。これにより、容量カップリングにより上昇した選択ワード線ＷＬ（出力端子ＡＭＰＯＵＴ）の電圧を元の電圧ＶＣＧＲＶに迅速に収束される。出力端子ＡＭＰＯＵＴの電圧が電圧ＶＣＧＲＶに戻ると、電流Ｉ１も元の値に戻り、これにより、イネーブル信号ＥＮＢも”Ｌ”に立ち下がる。以上のようにして、選択ワード線ＷＬの電圧は、容量カップリングにより上昇しても、迅速に所望の値に引き戻すことができる。
【００９０】
図１０は、電流レプリカ回路２００の中の電流レベル検知器２１０の具体的な構成例を示している。電流レベル検知器２１０は、差動増幅回路２１１と、抵抗Ｒ１と、ＮＭＯＳトランジスタＭ７とを備えている。
抵抗Ｒ１とＮＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタのドレイン（ノードＮ２）と接地端子との間に直列接続されている。ＮＭＯＳトランジスタＭ７はイネーブル信号ＥＮ２を与えられて動作する。差動増幅器２１１は、参照電圧ＶＲＥＦ１とノードＮ２の電圧を差動増幅してイネーブル信号ＥＮＢを出力する。
【００９１】
［第１の実施の形態の効果］
この第１の実施の形態によれば、容量カップリングで上昇した配線の電圧を迅速に所望の電圧に戻すことができ、装置のパフォーマンスを向上させることができる。
【００９２】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図１１を参照して説明する。半導体記憶装置の全体構成は第１の実施の形態と同様であるので、以下ではその詳細な説明は省略する。ただし、この実施の形態は、昇圧回路１２ａの電流レプリカ回路２００の具体的な構成において第１の実施の形態と異なっている。
【００９３】
この実施の形態の電流レプリカ回路２００の構成を図１１を参照して説明する。この電流レプリカ回路２００の電流レベル検知器２１０では、ノードＮ２と接地端子との間にＮＭＯＳトランジスタＭ７とＭ８が直列接続されている。ＮＭＯＳトランジスタＭ７は、そのゲートにバイアスＶＩＲＥＦＮ３を与えられており、またＮＭＯＳトランジスタＭ８は、そのゲートにイネーブル信号ＥＮ２を与えられている。これにより、ＮＭＯＳトランジスタＭ７及びＭ８は、その電流経路に定電流Ｉｃｏｎｓｔを流す定電流回路として機能する。
【００９４】
また、ノードＮ２と接地端子との間には、キャパシタＣ１及びＣ２が直列接続されている。キャパシタＣ１とＣ２との間の接続ノードＮ３には、インバータＩＮＶ１の入力端子が接続されている。インバータＩＮＶ１の出力信号は、論理回路２１２に入力され、更に論理回路２１２の出力信号はレベルシフタ２１３を介してＮＭＯＳトランジスタＭ３のゲートにイネーブル信号ＥＮＢとして出力される。なお、ＮＭＯＳトランジスタＭ９は、イネーブル信号ＥＮの反転信号／ＥＮにより導通し、ノードｎ３の電位をプリチャージする。
【００９５】
この図１１の形態によれば、第１の実施の形態と同一の原理により電流Ｉ１が減少し、それに伴ってレプリカ電流Ｉｒｅｐｌｉｃａが減少すると、キャパシタＣ１及びＣ２の電荷がＮＭＯＳトランジスタＭ７及びＭ８を介して流出し、これによりノードＮ３の電位が低下する。ノードＮ３の電位が所定値以下になると、イネーブル信号ＥＮＢが”Ｈ”に立ち上がる。すなわち、第１の実施の形態と同一の効果を奏することができる。
【００９６】
図１２は、第２の実施の形態の変形例に係る昇圧回路１２ａを示している。図１１と同一の構成要素に関しては、図１２でも同一の符号を付し、以下では重複する説明は省略する。この変形例では、放電回路１２０が、ＮＭＯＳトランジスタＭ４、Ｍ５、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、及びＭ３３により構成される４つの電流経路を備えている。ＮＭＯＳトランジスタＭ２１及びＭ３１がノードＮ１と接地端子との間に直列接続され、ＮＭＯＳトランジスタＭ２２及びＭ３２がノードＮ１と接地端子との間に直列接続され、ＮＭＯＳトランジスタＭ２３及びＭ３３がノードＮ１と接地端子との間に直列接続されている。ＮＭＯＳトランジスタ３１〜Ｍ３３は、それぞれレベルシフタ２１３ａ〜２１３ｃから与えられるイネーブル信号ＥＮＢ１〜ＥＮＢ３を与えられて導通する。
【００９７】
論理回路２１２は、メモリセルアレイＡＲ１が形成されているプレーンを特定する信号ＰＬＡＮＥと、イネーブル信号ＥＮＢ０を与えられ、この信号ＰＬＡＮＥに基づき、電流Ｉｒｅｐｌｉｃａが参照電流Ｉｒｅｆを下回った場合にイネーブル信号ＥＮＢ１〜３のうちの全てを”Ｈ”とするのか、それとも一部のみを選択的に”Ｈ”とするのかを決定する機能を有する。この図１２の構成によれば、プレーン毎に放電回路１２０の放電能力を変更することができる。これにより、プレーン間の特性のバラツキを吸収することが可能になる。
【００９８】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、３次元型のＮＡＮＤ型フラッシュメモリを例として説明したが、本発明は他のメモリ、例えば平面型のＮＡＮＤ型フラッシュメモリにも適用可能である。また、上記の実施の形態では、放電回路１２０の電流経路が、イネーブル信号ＥＮＢにより遮断されるか導通されるかのいずれかとされる例を説明した。しかし、本発明はこれに限らず、当該電流経路を流れる電流の量が変更可能にされていればよい。
【符号の説明】
【００９９】
ＡＲ１…メモリセルアレイ、ＭＢ…メモリブロック、ＭＳ…メモリストリング、  ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、  ＳＳＴｒ１、ＳＳＴｒ２…ソース側選択トランジスタ、  ＳＤＴｒ１、ＳＤＴｒ２…ドレイン側選択トランジスタ、  ＢＴｒ…バックゲートトランジスタ、  ＡＲ２…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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