(57)【要約】【課題】  可変抵抗素子を備え、読み出しディスターブ特性が改善された半導体記憶装置を提供する。【解決手段】  制御回路２５は、可変抵抗素子の抵抗状態を第１状態から第２状態に変化させる第１書き換え動作において、可変抵抗素子に流れる電流を所定の低電流値以下に制限した状態で、電圧振幅の絶対値が第１電圧で、第１極性の第１電圧パルスがメモリセルの両端に印加され、可変抵抗素子の抵抗状態を第２状態から第１状態に変化させる第２書き換え動作において、電圧振幅の絶対値が第２電圧であり、第１極性と逆極性の第２極性で、印加時間が前記第１電圧パルスより短い第２電圧パルスがメモリセルの両端に印加され、可変抵抗素子に記憶された抵抗状態を読み出す読み出し動作において、第１極性の第３電圧パルスがメモリセルの両端に印加されるように、各メモリ動作を制御する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
金属酸化物または金属酸窒化物からなる可変抵抗体、及び、前記可変抵抗体を狭持する第１電極及び第２電極を備え、前記両電極間への電気的ストレスの印加に応じて前記両電極間の電気抵抗が変化する可変抵抗素子を情報の記憶に用いる半導体記憶装置であって、
前記可変抵抗素子の抵抗状態を第１状態から第２状態に低抵抗化させる第１書き換え動作において、電圧振幅の絶対値が第１電圧で、第１極性の第１電圧パルスを前記可変抵抗素子を備えたメモリセルの両端に印加し、
前記可変抵抗素子の抵抗状態を前記第２状態から前記第１状態に高抵抗化させる第２書き換え動作において、電圧振幅の絶対値が第２電圧であり、前記第１極性とは逆極性の第２極性で、印加時間が前記第１電圧パルスより短い第２電圧パルスを前記メモリセルの両端に印加し、
前記可変抵抗素子に記憶された抵抗状態を読み出す読み出し動作において、前記第１極性で、電圧振幅の絶対値が前記第１電圧より低い第３電圧パルスを前記メモリセルの両端に印加することを特徴とする半導体記憶装置。
【請求項２】
前記第１書き換え動作において、前記可変抵抗素子に流れる電流を所定の低電流値以下に制限した状態で、前記第１電圧パルスを前記メモリセルの両端に印加し、
前記第２書き換え動作において、前記可変抵抗素子に前記低電流値より大きな電流が流れるのを許容した状態で、前記第２電圧パルスを前記メモリセルの両端に印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記低電流値が、１００μＡ以下であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２電圧が、前記第１電圧以上の電圧であることを特徴とする請求項１〜３の何れか一項に記載の半導体記憶装置。
【請求項５】
前記第２電圧が、第１電圧と同じ電圧であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記メモリセルが、前記可変抵抗素子の前記第１電極及び前記第２電極の何れか一方と、選択トランジスタの入出力端子対の一方とを接続してなり、
前記メモリセルを複数、行または列方向のうち少なくとも一方向に配列したメモリセルアレイと、
前記メモリセルアレイから１又は複数の前記メモリセルを選択し、選択された前記メモリセルの前記可変抵抗素子に対し、前記第１書き換え動作、前記第２書き換え動作、及び、前記読み出し動作を制御する制御回路と、
前記第１書き換え動作、前記第２書き換え動作、及び、前記読み出し動作の各動作において、必要な電圧を選択された前記メモリセルの両端および選択された前記メモリセルの前記選択トランジスタの制御端子に印加する電圧印加回路と、を備えることを特徴とする請求子１〜５の何れか一項に記載の半導体記憶装置。
【請求項７】
前記電圧印加回路は、
前記第１書き換え動作において、選択された前記メモリセルの一端に接地電圧より前記第１電圧だけ高い電圧を、他端に前記接地電圧を印加し、
前記第２書き換え動作において、選択された前記メモリセルの前記一端に前記接地電圧を、前記他端に前記接地電圧より前記第２電圧だけ高い電圧を印加することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイは、
同一列に属する前記メモリセルの前記可変抵抗素子側の一端同士が、列方向に延伸するビット線に接続され、
同一行に属する前記メモリセルの前記選択トランジスタの制御端子同士が、行方向に延伸するワード線に接続され、
前記メモリセルの前記選択トランジスタ側の他端が、行又は列方向に延伸するソース線に接続されてなり、
前記第１電圧パルスが、選択された前記メモリセルに接続する前記ソース線を基準として正極性の電圧パルスであり、
前記第２電圧パルスが、選択された前記メモリセルに接続する前記ソース線を基準として負極性の電圧パルスであることを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記選択トランジスタが、ＮチャネルＭＯＳＦＥＴであることを特徴とする請求項６〜８の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極と第２電極の間に金属酸化物または金属酸窒化物からなる可変抵抗体を狭持してなる可変抵抗素子を用いて情報を記憶する不揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカード、携帯電話等の携帯電子機器、装置の動作設定値を不揮発に記憶しておくためのデータストレージ、或いはプログラムストレージ等としての機能を発揮することが可能等の理由による。
【０００３】
また、近年新しい材料を用いた不揮発性半導体記憶装置が幾つか提案されており、ＲＲＡＭ（Resistance Random Access Memory）（登録商標）はその有望な候補の一つである。ＲＲＡＭは読み出し電流よりも大きな電流を流すことで抵抗が変化する可変抵抗素子を用いてメモリ機能を実現しているもので、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【０００４】
ＲＲＡＭの一例として、可変抵抗素子を備えた不揮発性メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置が、特許文献１に開示されている。特許文献１では、可変抵抗素子の一例として、マンガンを含有するペロブスカイト構造の酸化物、或いは、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料を、２つの電極間に狭持したものが開示されている。
【０００５】
ＲＲＡＭで用いられるメモリセルとして、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソース（またはドレイン）を接続した構成のものがあり、メモリセルアレイ内において、可変抵抗素子の他端側と選択トランジスタのドレイン（またはソース）の何れか一方が列方向に沿って共通のビット線に接続し、他方がソース線に共通に接続し、選択トランジスタのゲートが行方向に沿って共通のワード線に接続した構成がある。かかる構成では、メモリセルアレイに接続するワード線、ビット線、及び、ソース線に夫々所定の印加条件で電圧を印加することで、メモリセルの記憶情報の書き換え動作および読み出し動作を実現している。
【０００６】
書き換え動作において、可変抵抗素子は、可変抵抗素子の両端間に書き換え電圧を印加することで電気抵抗が２つ以上の抵抗状態間で変化する。以下において、かかる抵抗状態の２つを、「第１抵抗状態」と「第２抵抗状態」とし、第１抵抗状態を高抵抗状態、第２抵抗状態を低抵抗状態とする。一般に、可変抵抗素子を第１抵抗状態から第２抵抗状態に低抵抗化させるために必要な書き換え電圧（第１書き換え電圧）は、可変抵抗素子を第２抵抗状態から第１抵抗状態に高抵抗化させるために必要な書き換え電圧（第２書き換え電圧）と、電圧の絶対値が異なる。一般に、第１書き換え電圧の方が第２書き換え電圧よりも高電圧である。一方、第１書き換え電圧と第２書き換え電圧の電圧パルスの極性は、素子の構成により、共に同極性の場合と、逆極性の場合とがある。
【０００７】
具体的には、特許文献１では、図１６に示すメモリセル１をマトリクス状に配置したメモリセルアレイ４の構成が採用されている。図１６において、可変抵抗素子２の一端と選択トランジスタ３のドレインを接続してメモリセル１が構成され、可変抵抗素子２の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ３のソースがソース線ＳＬに接続している。そして、選択トランジスタ３のゲートが行方向（図１６の横方向）に延伸するワード線ＷＬ１〜ＷＬｍに接続している。即ち、メモリセル１は、可変抵抗素子２と選択トランジスタ３の直列回路で構成されている。これにより、非選択行のメモリセルについては選択トランジスタがオフ（非導通）となり、選択メモリセル以外の可変抵抗素子を通過する電流経路を遮断でき、読み出し動作時に同一ビット線に接続する非選択メモリセルの影響によって選択メモリセルが正しく読み出せないという問題が回避される。
【０００８】
更に、ビット線と可変抵抗素子の間にビット線選択トランジスタ５を挿入したため、当該非選択メモリセルの可変抵抗素子が、読み出し動作時において、所定の読み出し電圧の印加されている選択列のビット線から電気的に分離される。これにより、可変抵抗素子に対する電圧ストレスの問題が解消され、より高信頼度のデータ保持特性を有することができる。
【０００９】
図１６に示すメモリセルアレイにおいて、メモリセルの可変抵抗素子に保持された抵抗状態を読み出す場合、読み出し対象の選択メモリセルに接続する選択ビット線に読み出し電圧を印加するため、選択ビット線に接続するビット線選択トランジスタ５を導通状態にする。同時に、選択メモリセルの選択トランジスタ３のゲートに接続する選択ワード線を、ワード線ドライバ（行デコーダ）６により高レベルとして、選択トランジスタ３を導通状態にする。また、ソース線を基準電圧、例えば０Ｖ（接地電圧）とする。この結果、選択ビット線から、選択メモリセルの選択トランジスタ３と可変抵抗素子２を通過し、ソース線ＳＬに流れる読み出し電流経路が形成される。一方、非選択メモリセルに対しては、ワード線ドライバ５により非選択ワード線を低レベル、例えば０Ｖとし、また、非選択ビット線を低レベル、例えば０Ｖ、若しくはオープン状態（高インピーダンス状態）とすることにより、選択ビット線からソース線までの電流経路としては、選択メモリセル内の可変抵抗素子を通過する上記読み出し電流経路以外の電流経路は存在しない。この結果、上述のビット線、ワード線及びソース線への電圧印加条件により、選択メモリセル内の可変抵抗素子の電気抵抗の変化のみが、ビット線に流れる電流の変化となって現れ、その電流量を読み出し回路にて判別することにより、選択メモリセルに記憶された情報を正確に読み出すことが可能となる。
【００１０】
更に、非選択メモリセルの可変抵抗素子と選択ビット線が電気的に遮断されることから、同一ビット線に対し読み出し動作を繰り返し実行しても非選択メモリセルの可変抵抗素子にはビット線からの電圧ストレスが直接印加されることがない。選択メモリセルの可変抵抗素子に印加する読み出し電圧を、読み出しによる電圧ストレスが受け難い極性かつ電圧の大きさとすることにより、電圧ストレスによる可変抵抗素子の抵抗状態の変化、即ち、記憶データの消失の可能性が大幅に低減され、データ保持に対する信頼性が向上した半導体記憶装置を提供することが可能となる。
【００１１】
ここで、読み出し電圧パルスの極性については、特許文献１では、上記の第１書き換え電圧と第２書き換え電圧のうち、電圧パルスの電圧振幅の絶対値が大きな方の極性と同じとすることで、記憶データの消失の可能性が大幅に低減され、データ保持に対する信頼性が向上した半導体記憶装置を提供できるとしている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第４１９５７１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本願発明者等は、鋭意研究により、上述の金属酸化膜からなる可変抵抗素子を、１００μＡ以下の小さな駆動電流で動作させた場合、可変抵抗素子を低抵抗化する第１書き換え電圧は、可変抵抗素子を高抵抗化する第２書き換え電圧と比べて長時間の電圧印加が必要となる一方で、電圧パルスの絶対値はより低電圧で済むことを見出した。
【００１４】
かかる知見により、第１書き換え電圧の電圧パルスの絶対値を、第２書き換え電圧のその電圧パルスの絶対値以下に設定して書き換え動作を行うことが可能となる。つまり、動作電流が小さくなると、第１及び第２書き換え動作で印加する書き換え電圧パルスの絶対値を等しく設定しても動作する。
【００１５】
ところが、第１及び第２書き換え動作で印加する書き換え電圧パルスの絶対値を等しくした場合、特許文献１に基づき、読み出し動作において印加する読み出し電圧パルスの極性を一義的に決定することができない。読み出し電圧パルスの極性によっては、可変抵抗素子の抵抗状態が変化して記憶データが消失する可能性があり、データ保持に対する信頼性が低下するという問題が生じる。
【００１６】
本発明は、上記問題点に鑑みてなされたものであり、可変抵抗素子を備えたメモリセルに対する読み出し動作を同一メモリセルに対して繰り返し実行した場合の記憶データ消失の可能性を大幅に低減し、データ保持特性を大幅に改善した半導体記憶装置を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係る半導体記憶装置は、金属酸化物または金属酸窒化物からなる可変抵抗体、及び、前記可変抵抗体を狭持する第１電極及び第２電極を備え、前記両電極間への電気的ストレスの印加に応じて前記両電極間の電気抵抗が変化する可変抵抗素子を情報の記憶に用いる半導体記憶装置であって、
前記可変抵抗素子の抵抗状態を第１状態から第２状態に低抵抗化させる第１書き換え動作において、電圧振幅の絶対値が第１電圧で、第１極性の第１電圧パルスを前記可変抵抗素子を備えたメモリセルの両端に印加し、
前記可変抵抗素子の抵抗状態を前記第２状態から前記第１状態に高抵抗化させる第２書き換え動作において、電圧振幅の絶対値が第２電圧であり、前記第１極性とは逆極性の第２極性で、印加時間が前記第１電圧パルスより短い第２電圧パルスを前記メモリセルの両端に印加し、
前記可変抵抗素子に記憶された抵抗状態を読み出す読み出し動作において、前記第１極性で、電圧振幅の絶対値が前記第１電圧より低い第３電圧パルスを前記メモリセルの両端に印加することを第１の特徴とする。
【００１８】
上記第１の特徴の半導体記憶装置によれば、第１書き換え動作で印加する第１電圧パルスと、第２書き換え動作で印加する第２電圧パルスのうち、パルス印加時間が長い方の電圧パルスと同一極性の第３電圧パルスを印加して読み出しを行うことで、データ保持特性を大幅に改善した半導体記憶装置を提供することができる。
【００１９】
上記第１の特徴の本発明に係る半導体記憶装置は、前記第１書き換え動作において、前記可変抵抗素子に流れる電流を所定の低電流値以下に制限した状態で、前記第１電圧パルスを前記メモリセルの両端に印加し、
前記第２書き換え動作において、前記可変抵抗素子に前記低電流値より大きな電流が流れるのを許容した状態で、前記第２電圧パルスを前記メモリセルの両端に印加することが好ましい。
【００２０】
上記第１の特徴の本発明に係る半導体記憶装置は、更に、前記低電流値が、１００μＡ以下であることが好ましい。
【００２１】
上記第１の特徴の本発明に係る半導体記憶装置は、更に、前記第２電圧が、前記第１電圧以上の電圧であることが好ましい。
【００２２】
上記第１の特徴の本発明に係る半導体記憶装置は、更に、前記第２電圧が、第１電圧と同じ電圧であることが好ましい。
【００２３】
上記第１の特徴の本発明に係る半導体記憶装置は、前記メモリセルが、前記可変抵抗素子の前記第１電極及び前記第２電極の何れか一方と、選択トランジスタの入出力端子対の一方とを接続してなり、
前記メモリセルを複数、行または列方向のうち少なくとも一方向に配列したメモリセルアレイと、
前記メモリセルアレイから１又は複数の前記メモリセルを選択し、選択された前記メモリセルの前記可変抵抗素子に対し、前記第１書き換え動作、前記第２書き換え動作、及び、前記読み出し動作を制御する制御回路と、
前記第１書き換え動作、前記第２書き換え動作、及び、前記読み出し動作の各動作において、必要な電圧を選択された前記メモリセルの両端および選択された前記メモリセルの前記選択トランジスタの制御端子に印加する電圧印加回路と、を備えることを第２の特徴とする。
【００２４】
上記第２の特徴の半導体記憶装置によれば、可変抵抗素子と選択トランジスタを直列に接続したメモリセルによりメモリセルアレイを構成することで、読み出し動作において、選択メモリセルに記憶された情報を正確に読み出すことが可能となる。
【００２５】
さらに、選択トランジスタの制御端子に印加する電圧により第１書き換え動作時に可変抵抗素子に流れる電流を低電流に制限することができるので、低電流で動作し、低消費電力の半導体記憶装置を容易に実現できる。
【００２６】
上記第２の特徴の本発明に係る半導体記憶装置は、前記電圧印加回路は、
前記第１書き換え動作において、選択された前記メモリセルの一端に接地電圧より前記第１電圧だけ高い電圧を、他端に前記接地電圧を印加し、
前記第２書き換え動作において、選択された前記メモリセルの前記一端に前記接地電圧を、前記他端に前記接地電圧より前記第２電圧だけ高い電圧を印加することを第３の特徴とする。
【００２７】
上記第３の特徴の半導体記憶装置によれば、電圧発生回路が接地電圧を基準として正電圧を発生することで正負両極性の電圧パルスをメモリセルの両端に印加できるため、電圧発生回路が負電圧を生成する必要がない。これにより、電圧発生回路の回路構成を簡略化できる。
【００２８】
このとき、第１書き換え動作で印加する電圧パルスの電圧振幅の絶対値（第１電圧）を、第２書き換え動作で印加する電圧パルスの電圧振幅の絶対値（第２電圧）と同じ電圧に設定することで、電圧発生回路が発生する電圧を減らせる。
【００２９】
上記第２又は第３の特徴の本発明に係る半導体記憶装置は、前記メモリセルアレイは、
同一列に属する前記メモリセルの前記可変抵抗素子側の一端同士が、列方向に延伸するビット線に接続され、
同一行に属する前記メモリセルの前記選択トランジスタの制御端子同士が、行方向に延伸するワード線に接続され、
前記メモリセルの前記選択トランジスタ側の他端が、行又は列方向に延伸するソース線に接続されてなり、
前記第１電圧パルスが、選択された前記メモリセルに接続する前記ソース線を基準として正極性の電圧パルスであり、
前記第２電圧パルスが、選択された前記メモリセルに接続する前記ソース線を基準として負極性の電圧パルスであることが好ましい。
【００３０】
上記第２又は第３の特徴の本発明に係る半導体記憶装置は、前記選択トランジスタが、ＮチャネルＭＯＳＦＥＴであることができる。これにより、選択トランジスタとして、メモリセル用の特別なトランジスタを使用する必要はなく、半導体記憶装置の周辺回路で一般的に使用されるＮチャネルＭＯＳＦＥＴと同一プロセスで製造できるので、半導体記憶装置の製造工程の簡略化が図れ、製造コストの低廉化に寄与する。
【発明の効果】
【００３１】
以上、本発明によれば、読み出し動作で印加する電圧パルスの極性を、書き換え動作で印加する電圧パルスのうちパルス印加時間が長い方の極性と同一とすることで、同一メモリセルに対し読み出し動作を繰り返し実行した場合の記憶データ消失の可能性を大幅に低減し、データ保持特性を大幅に改善した半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る半導体記憶装置の概略の構成を示す回路ブロック図
【図２】半導体記憶装置のメモリセルアレイの一例を示す回路図
【図３】半導体記憶装置のメモリセルアレイの平面レイアウトの一例を示す図
【図４】半導体記憶装置のメモリセルアレイのデバイス構造の一例を示す断面図
【図５】第１書き換え動作（セット動作）を行う場合の選択メモリセルの各端子に印加する電圧の電圧印加条件の一例を示す図
【図６】第２書き換え動作（リセット動作）を行う場合の選択メモリセルの各端子に印加する電圧の電圧印加条件の一例を示す図
【図７】読み出し動作を行う場合の選択メモリセルの各端子に印加する電圧の電圧印加条件の一例を示す図
【図８】可変抵抗素子のＤＣ電圧印加に伴うスイッチング特性の例を示すグラフ
【図９】可変抵抗素子のパルス電圧印加に伴うスイッチング特性の例を示すグラフ
【図１０】可変抵抗素子の読み出しディスターブ特性の、読み出し電圧パルスの極性による依存性を示すグラフ
【図１１】第１書き換え動作において、抵抗変化後の抵抗値と、電圧パルスの印加時間および選択トランジスタの駆動電流値との関係を示すグラフ
【図１２】第１書き換え動作において、抵抗変化後の抵抗値と、電圧パルスの印加電圧および印加時間との関係を示すグラフ
【図１３】選択トランジスタの駆動電流値に対する、第１及び第２書き換え動作に必要なパルス印加時間の関係を示すグラフ
【図１４】複数のメモリセルに対して一括して第１書き換え動作を行う場合に、メモリセルアレイ内の各メモリセルに印加される電圧の電圧印加条件を示す図
【図１５】複数のメモリセルに対して一括して第１書き換え動作を行う場合に、メモリセルアレイ内の各メモリセルに印加される電圧の電圧印加条件を示す図
【図１６】従来の半導体記憶装置のメモリセルアレイの構成の一例を示す図
【発明を実施するための形態】
【００３３】
〈第１実施形態〉
本発明の一実施形態の半導体記憶装置（以下、「本発明装置」と称す）の概略の構成を示す回路ブロック図を図１に示す。図１に示す本発明装置は、メモリセルアレイ２０、列デコーダ２１、行デコーダ２２、電圧スイッチ回路（電圧発生回路）２３、読み出し回路２４、及び、制御回路２５を備えて構成される。
【００３４】
図２に、図１に示すメモリセルアレイ２０の回路構成の一例を示す。図２に示すように、メモリセルアレイ２０は、可変抵抗素子１１と選択トランジスタ１２を直列に接続した、１対の入出力端子対を有するメモリセル１０を、行及び列方向に複数配列してなる。
【００３５】
図２において、同一列に属するメモリセル１０の入出力端子対の可変抵抗素子１１側の一端同士が、列方向（図２の縦方向）に延伸する複数のビット線ＢＬ１〜ＢＬｎに接続され（ｎは自然数）、同一行に属するメモリセル１０の入出力端子対の選択トランジスタ１２側の他端同士が、行方向（図２の横方向）に延伸するソース線ＳＬに接続されている。かかるソース線ＳＬは、列方向に延伸する一本の共通線ＣＭＬと接続している。一方、同一行に属するメモリセル１０の選択トランジスタ１２の制御端子が、行方向に延伸する１又は複数のワード線ＷＬ１〜ＷＬｍに接続されている。選択トランジスタ１２は、後述するメモリセルアレイ２０の周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じＭＯＳＦＥＴであり、閾値電圧が正電圧（例えば＋０．１Ｖ〜＋１．０Ｖ程度、好ましくは、＋０．５Ｖ程度）のエンハンスメント型のＮチャネルＭＯＳＦＥＴである。
【００３６】
なお、一般的なＭＯＳＦＥＴでは、ゲート電極を挟んで対向する２つの不純物拡散領域の一方がドレインで他方がソースとなるが、２つの不純物拡散領域の何れをドレインまたはソースとするかは回路構成によって決定される。本発明装置では、便宜的に、２つの不純物拡散領域のビット線に近い側をドレイン、ソース線に近い側をソースと規定するが、その規定方法を反転させても実質的な発明の内容に変わりはない。
【００３７】
図２に示すメモリセルメモリセルアレイ２０の概略のデバイス構造の平面レイアウトを図３に、基板に垂直な面における断面図を図４に、夫々、模式的に示す。なお、図３及び図４中に便宜的に示すＸ、Ｙ及びＺ方向は夫々、行方向、列方向、半導体基板表面に垂直な方向に相当する。図４は、ＹＺ面での断面図である。また、図３の平面レイアウト図では、行方向（Ｘ方向）に延伸するソース線ＳＬと列方向（Ｙ方向）に延伸する各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）の記載は、それらの下部構造を示すために省略している。
【００３８】
図３及び図４に示すように、Ｐ型の半導体基板（又は、Ｐ型ウェル）３０上の少なくとも一部を、例えばＳＴＩ（Shallow Trench Isolation）等の素子分離膜３１により分離された活性領域とし、かかる活性領域の少なくとも一部にゲート絶縁膜３２が形成され、ゲート絶縁膜３２の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極３３が形成されている。これにより、ゲート絶縁膜３２の下部にチャネル領域３４が形成され、チャネル領域３４の両側に形成された半導体基板３０と逆導電型（Ｎ型）の不純物拡散層３５、３６を夫々ソース及びドレインとする選択トランジスタ１２が形成されている。選択トランジスタ１２のゲート電極３３は、行方向（Ｘ方向）に隣接するメモリセル同士で相互に接続され、ワード線ＷＬ（ＷＬ１〜ＷＬｍ）を構成している。
【００３９】
不純物拡散層（ソース）３５は、その上部の層間絶縁膜を貫通し、内部に導電性材料が充填されたコンタクトホール３７を介して行方向（Ｘ方向）に延伸するソース線ＳＬと接続している。同様に、不純物拡散層（ドレイン）３６は、コンタクトホール３８を介してアイランド状に形成された金属配線層３９と接続し、かかる金属配線層３９がその上面において可変抵抗素子１１の下部電極１３と接続している。可変抵抗素子１１の上部電極１５は、列方向（Ｙ方向）に延伸するビット線ＢＬ（ＢＬ１〜ＢＬｎ）と接続することで、列方向（Ｙ方向）に隣接するメモリセル同士が相互に接続されている。
【００４０】
可変抵抗素子１１は、第１電極と第２電極の間に金属酸化物材料または金属酸窒化物材料からなる可変抵抗体が狭持された素子であり、かかる第１及び第２電極の間の電気的ストレスの印加に応じて、第１及び第２電極の間の電気抵抗が変化する特性を有している。  可変抵抗素子１１の構造としては、図４に示したように、下部電極１３と可変抵抗体１４と上部電極１５が順に積層された３層構造で形成されるのが一般的である。しかしながら、可変抵抗素子１１は、上述の如く、電気的ストレスを両電極間に印加することで電気抵抗が第１状態から第２状態間で変化する特性を有している限り、素子構造により限定されるものではない。
【００４１】
また、本実施形態では、可変抵抗体１４を構成する材料として、例えば、半導体プロセスと親和性がある酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化タングステン（ＷＯｘ）、酸化アルミ（ＡｌＯｘ）、酸窒化ハフニウム（ＨｆＯｘＮｙ）、酸窒化ジルコニウム（ＺｒＯｘＮｙ）、酸窒化チタン（ＴｉＯｘＮｙ）、酸窒化タンタル（ＴａＯｘＮｙ）、酸窒化タングステン（ＷＯｘＮｙ）、酸窒化アルミ（ＡｌＯｘＮｙ）等を用いることを想定する。或いは、ニッケル（Ｎｉ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、銅（Ｃｕ）の中から選択される遷移金属元素の酸化物又は酸窒化物等を含む材料が挙げられる。しかしながら、本発明はこれに限られるものではない。前述の通り、両電極の間の電気的ストレスの印加に応じて、両電極間の電気抵抗が変化する素子である限り、可変抵抗素子１１を構成する材料は問わない。
【００４２】
上記の金属酸化物または金属酸窒化物を可変抵抗体１４として用いて可変抵抗素子１１を構成する場合、製造直後の初期状態にある可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態の間で切り替え可能な状態（可変抵抗状態）にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（フィラメント）を可変抵抗体１４内に形成する必要がある。かかる電圧印加処理は、フォーミング処理と呼ばれている。そして、かかるフォーミング処理によって形成されたフィラメントが、その後の素子の電気特性（スイッチング特性）を決定することが知られている。
【００４３】
また、可変抵抗体１４を狭持する第１電極（下部電極）１３および第２電極（上部電極）１５の材料については、例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｗからなる金属材料、またはＲｕＯ２、ＩｒＯ２、ＩＴＯ（Indium Tin Oxide）などの導電性酸化物等が挙げられる。上述の通り、両電極の間の電気的ストレスの印加に応じて、両電極間の電気抵抗が変化する素子である限り、両電極の形状および材料は特に限定しない。しかしながら、上述の材料を用いることが所望の特性を得られるため好ましい。
【００４４】
特に、抵抗変化はポテンシャルバリヤの大きい、仕事関数が大きい電極側と金属酸化物または金属酸窒化物との界面で起っていると考えられている。したがって、第１電極及び第２電極のうち、一方の電極を仕事関数の大きな導電性材料で構成して、可変抵抗体とショットキー接合するようにし、他方の電極を仕事関数の小さな導電性材料で構成して、可変抵抗体とオーミック接合するようにするとよい。このように構成することで、可変抵抗素子Ｒが安定した抵抗スイッチングを示すことが知られている。具体的には、第１電極よりも第２電極の仕事関数が大きいとした場合、第１電極が４．５ｅＶより小さい仕事関数を持つ導電性材料（例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒなど）から選択され、第２電極が４．５ｅＶ以上の仕事関数を持つ導電性材料（例えば、Ｐｔ、ＴｉＮ、Ｒｕ、ＲｕＯ２、ＩＴＯなど）から選択されることが好ましい。
【００４５】
また、本実施形態では、可変抵抗素子１１が、低抵抗状態に変化させる場合と高抵抗状態に変化させる場合とで、極性が逆の電圧パルスを印加して抵抗状態を変化させる、所謂バイポーラ型の素子を想定する。
【００４６】
メモリセルアレイ２０において、動作対象として選択されたメモリセル（以降、適宜「選択メモリセル」と称する）の書き換えを行う場合、選択メモリセルに接続するワード線に電圧を印加して選択状態とし、選択メモリセルの両端に所定の書き換え電圧が印加されるように、選択メモリセルに接続するビット線とソース線に所定の電圧を印加する。ここで、可変抵抗素子Ｒを低抵抗化させる第１書き換え動作（セット動作）では、第１極性のセット電圧パルスが選択メモリセルの両端に印加されるように、選択メモリセルに接続するビット線とソース線間に所定の第１電圧を印加し、選択メモリセル内の可変抵抗素子１１の電気抵抗を低抵抗状態に変化させる。一方、可変抵抗素子Ｒを高抵抗化させる第２書き換え動作（リセット動作）では、かかる第１極性と逆極性の第２極性のリセット電圧パルスが選択メモリセルの両端に印加されるように、選択メモリセルに接続するビット線とソース線間に所定の第２電圧を印加し、選択メモリセル内の可変抵抗素子１１の電気抵抗を所定の高抵抗状態に変化させる。
【００４７】
このとき、セット動作は、選択メモリセルの可変抵抗素子１１に流れる電流量を選択トランジスタ１２により所定の低電流に制限して行う。これにより、微細なフィラメントが形成され、低抵抗状態の抵抗値のばらつきを低減できる。したがって、セット動作では、選択メモリセルに接続するワード線には、選択トランジスタ１２により可変抵抗素子１１に流れる電流量を所定の低電流以下に制限できるだけの電圧を印加する。
【００４８】
これに対し、リセット動作では、選択メモリセルの可変抵抗素子１１に流れる電流量を制限する必要はない。むしろ、かかる電流量を制限しない方が、より高速に動作する。したがって、リセット動作では、選択メモリセルに接続するワード線には、選択トランジスタ１２がオン状態となる電圧を印加する。より好ましくは、選択トランジスタ１２による電流制限がされないように、所定の高電圧を印加するとよい。
【００４９】
図１に戻って、制御回路２５は、メモリセルアレイ２０内の選択メモリセルの書き換え（第１書き換え動作および第２書き換え動作）、及び、読み出しの各メモリ動作の制御を行う。具体的には、制御回路２５はアドレス線から入力されたアドレス信号２６、データ線から入力されたデータ入力信号２７、制御信号線から入力された制御入力信号２８に基づいて、列デコーダ２１、行デコーダ２２、及び、電圧スイッチ回路２３を制御し、メモリセルの各メモリ動作を制御する。なお、図１に示す例では、制御回路２５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００５０】
電圧スイッチ回路（電圧発生回路）２３は、メモリセルアレイ２０の読み出し、第１書き換え動作（セット動作）及び第２書き換え動作（リセット動作）の各メモリ動作時において、各メモリ動作に必要なワード線（選択ワード線と非選択ワード線）、ビット線（選択ビット線と非選択ビット線）、及び、ソース線の各印加電圧をメモリ動作に応じて切り替え、列デコーダ２１及び行デコーダ２２を介し、メモリセルアレイ２０に供給する。具体的には、選択ワード線および非選択ワード線に印加される電圧は、電圧スイッチ回路２３から行デコーダ２２を介して供給され、選択ビット線と非選択ビット線に印加される電圧は、電圧スイッチ回路２３から列デコーダ２１を介して供給され、ソース線に印加される電圧は、電圧スイッチ回路２３からソース線に直接供給される。なお、図１中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒｅａｄは読み出し電圧、Ｖｓはセット動作用の供給電圧（選択メモリセルの両端に印加される第１電圧の絶対値）、Ｖｒはリセット動作用の供給電圧（選択メモリセルの両端に印加される第２電圧の絶対値）、Ｖｒｅａｄｇは読み出し動作用の選択ワード線電圧、Ｖｒｇはリセット動作用の選択ワード線電圧、Ｖｓｇはセット動作用の選択ワード線電圧である。また、本実施形態では、リセット動作用の供給電圧Ｖｒ、セット動作用の供給電圧Ｖｓ、読み出し動作用の選択ワード線電圧Ｖｒｅａｄｇ、及び、リセット動作用の選択ワード線電圧Ｖｒｇは、共に同じ電圧であり、共通に利用可能である。つまり、図１では、電圧スイッチ回路２３の各入力電圧を一般化して記述している。
【００５１】
列デコーダ２１及び行デコーダ２２は、メモリセルアレイ２０の読み出し、第１書き換え動作（セット動作）及び第２書き換え動作（リセット動作）の各メモリ動作時において、アドレス線２６から制御回路２５に入力されたアドレス入力に対応するメモリセルを、メモリ動作対象のメモリセルとして選択する。通常の読み出し動作において、行デコーダ２２は、アドレス線２６に入力されたアドレス信号に対応するメモリセルアレイ２０のワード線を選択し、列デコーダ２１は、かかるアドレス信号に対応するメモリセルアレイ２０のビット線を選択する。また、セット動作、リセット動作、及び、これらに付随するベリファイ動作（セット動作及びリセット動作後のメモリセルの記憶状態を検証するための読み出し動作）では、行デコーダ２２は、制御回路２５で指定された行アドレスに対応するメモリセルアレイ２０の１又は複数のワード線を選択し、列デコーダ２１は、制御回路２５で指定された列アドレスに対応するメモリセルアレイ２０の１又は複数のビット線を選択する。
【００５２】
この結果、列デコーダ２１は、各メモリ動作時において、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。同様に、行デコーダ２２は、各メモリ動作時において、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。
【００５３】
また、列デコーダ２１内において、入出力端子対の一端がビット線ＢＬ１〜ＢＬｎと各別に接続するトランジスタ（図１６のビット線選択トランジスタ５に相当）が、ビット線毎に設けられており、かかるトランジスタの他端を介して選択ビット線電圧または非選択ビット線電圧を印加できるように構成されている。
【００５４】
読み出し回路２４は、読み出し動作時において、列デコーダ２１で選択された選択ビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、或いは、かかる読み出し電流を電圧変換した電圧値を、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路２５に転送し、データ線２７へ出力する。
【００５５】
より具体的に、メモリセルアレイ２０内の特定のメモリセル１０を選択し、第１書き換え動作（セット動作）を行う場合の選択メモリセルに印加する印加電圧条件を図５に示す。セット動作では、メモリセル１０のソース線に例えば０Ｖ（接地電圧）を印加し、選択ビット線にＶｓとして例えば＋２．０Ｖの電圧パルスを、１μｓの間印加する。選択ワード線には電圧Ｖｓｇとして、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋０．５Ｖを印加する。このとき選択トランジスタ１２がＮチャネルＭＯＳＦＥＴであるので、高抵抗状態の可変抵抗素子１１には電流が殆ど流れないため、ソース線ＳＬ側に印加された０Ｖを選択トランジスタ１２のドレイン側（可変抵抗素子１１の下部電極側）にそのまま０Ｖで出力でき、可変抵抗素子１１の両端間には下部電極を基準として正電圧のＶｓ（＋２．０Ｖ）が印加される。このとき、選択ワード線電圧Ｖｓｇと選択ビット電圧Ｖｓの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【００５６】
これにより、ビット線からソース線へ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が高抵抗状態（第１状態）から低抵抗状態（第２状態）に変化する。つまり、本発明装置では、第１書き換え動作において、選択メモリセル１０の両端間にソース線を基準として正極性の第１電圧パルスを印加することで、メモリセル１０の第１書き換え動作（セット動作）が可能となる。
【００５７】
なお、選択ソース線に印加する電圧は０Ｖではなく、±０．１Ｖ程度の変動があっても良い。ビット線の印加電圧Ｖｓに同様の変動を加えれば、選択メモリセルの両端に印加される書き換え電圧は同じとなる。しかしながら、選択ソース線に印加する電圧として本発明装置内の周辺回路と同じ接地電圧０Ｖを使用しようするのが好ましい。
【００５８】
これに対し、メモリセルアレイ２０内の特定のメモリセル１０を選択し、第２書き換え動作（リセット動作）を行う場合の選択メモリセルに印加する印加電圧条件を図６に示す。リセット動作では、ソース線にＶｒとして例えば＋２．０Ｖを印加し、選択ビット線に例えば０Ｖ（接地電圧）を、２０ｎｓの間印加する。その他の非選択のビット線はフローティング状態（高インピーダンス状態）とする。選択ワード線には電圧Ｖｒｇとして、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋２．０Ｖを印加する。これにより、ソース線からビット線ＢＬへ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が低抵抗状態（第２状態）から高抵抗状態（第１状態）に変化する。つまり、本発明装置では、第２書き換え動作において、選択メモリセル１０の両端間にソース線を基準として負極性の第２電圧パルスを印加することで、メモリセル１０の第１書き換え動作（セット動作）が可能となる。このとき、選択ワード線電圧Ｖｒｇと選択ソース電圧Ｖｒの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【００５９】
なお、選択ビット線に印加する電圧は０Ｖではなく、±０．１Ｖ程度の変動があっても良い。ソース線の印加電圧Ｖｒに同様の変動を加えれば、選択メモリセルの両端に印加される書き換え電圧は同じとなる。しかしながら、選択ビット線に印加する電圧として本発明装置内の周辺回路と同じ接地電圧０Ｖを使用しようするのが好ましい。
【００６０】
さらに、メモリセルアレイ２０内の特定のメモリセル１０を選択し、読み出し動作を行う場合の選択メモリセルに印加する印加電圧条件を図７に示す。読み出し動作時は、第１書き換え動作で印加する電圧パルスと同一極性で、電圧振幅の絶対値がより小さな電圧パルスをメモリセル１０の両端に印加する。例えば、選択ソース線ＳＬに例えば０Ｖ（接地電圧）を印加し、選択ビット線ＢＬに読み出し電圧Ｖｒｅａｄとして＋０．１Ｖを印加する。その他の非選択のビット線はフローティング状態（高インピーダンス状態）とする。選択ワード線ＷＬには電圧Ｖｒｅａｄｇとして、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋２．０Ｖを印加する。このとき選択トランジスタ１２がＮチャネルＭＯＳＦＥＴであるのでオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、選択ビット線ＢＬに印加された読み出し電圧Ｖｒｅａｄ（例えば、０．１Ｖ）が、可変抵抗素子の上部電極に印加される。この結果、可変抵抗素子の抵抗状態に応じた読み出し電流が、選択ビット線から選択ソース線に向かって流れ、かかる読み出し電流を検出することで、可変抵抗素子の抵抗状態、つまり、メモリセルの記憶データの読み出し動作が可能となる。
【００６１】
以下に、本発明の基礎となった、可変抵抗素子の新規な特性について、図面を参照して詳細に説明する。
【００６２】
図８及び図９は、可変抵抗素子１１の一例として、可変抵抗体１４としてハフニウム酸化物（ＨｆＯＸ）を用いた可変抵抗素子１１の電圧印加に伴う電気抵抗のスイッチング特性（書き換え特性）を示すグラフである。
【００６３】
図８に、ＤＣ電圧印加に伴う電気抵抗のスイッチング特性（書き換え特性）を示す。可変抵抗素子１１の電気抵抗を高抵抗状態から低抵抗状態に変化させる第１書き換え動作（セット動作）では、トランジスタの駆動電流を４０μＡに制限し、０Ｖから＋２．０Ｖまで印加して＋２．０Ｖから０Ｖに戻る方法（ダブルスイープ）でＤＣ印加した。一方、低抵抗状態から高抵抗状態に変化させる第２書き換え動作（リセット動作）では、トランジスタのゲートを全開とし、０Ｖから−１．５ＶまでＤＣでダブルスイープ印加した。
【００６４】
図９に、パルス電圧印加に伴う電気抵抗のスイッチング特性（書き換え特性）を示す。図９では、第１書き換え動作（セット動作）においてトランジスタの駆動電流を４０μＡに制限し、＋２．０Ｖ、１μ秒の第１書き換え電圧パルス第１書き換え電圧パルスを印加した。一方、第２書き換え動作（リセット動作）では、トランジスタのゲートを全開とし、−２．０Ｖ、２０ｎ秒の第２書き換え電圧パルスを印加した。
【００６５】
図８及び図９に示す例では、下部電極を基準として上部電極に正の第１電圧を印加すると、可変抵抗素子１１の電気抵抗が高抵抗状態（第１状態）から低抵抗状態（第２状態）に変化し、逆に、下部電極を基準として上部電極に負の第２電圧を印加すると、可変抵抗素子１１の電気抵抗が低抵抗状態から高抵抗状態に変化した。以上より、可変抵抗素子１１の両端に印加する書き換え電圧の極性を交互に変化させることで、可変抵抗素子１１の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングし、この抵抗状態の変化によって２値データ（“０”／“１”）を可変抵抗素子１１に記憶し、且つ、記憶状態の書き換えができることが分かる。
【００６６】
図１０に、図９における第１書き換え動作と第２書き換え動作を交互に繰り返し実行し、連続して抵抗変化させた８ビットの可変抵抗素子１１の低抵抗状態、及び、高抵抗状態の読み出し動作におけるディスターブ特性を示す。ここで、読み出し動作では、０．５Ｖ、１００ｎ秒の正負各々の電圧パルスを印加した。
【００６７】
図１０（ａ）は、可変抵抗素子１１が高抵抗状態または低抵抗状態にある場合に、第１又は第２書き換え電圧パルスを印加することなく連続して第１書き換え動作（セット動作）と同極性の読み出し電圧パルスを印加した場合の読み出し電圧パルス印加回数と可変抵抗素子１１の抵抗値の変化を示したグラフである。図１０（ｂ）は、可変抵抗素子１１が高抵抗状態または低抵抗状態にある場合に、第１又は第２書き換え電圧パルスを印加することなく連続して第２書き換え動作（リセット動作）と同極性の読み出し電圧パルスを印加した場合の読み出し電圧パルス印加回数と可変抵抗素子１１の抵抗値の変化を示したグラフである。
【００６８】
図１０（ａ）に示すように、読み出し電圧パルスが第１書き換え電圧パルスと同極性の場合、可変抵抗素子１１の抵抗状態が高抵抗状態または低抵抗状態の何れであっても、読み出し電圧パルスを連続して印加しても大きな抵抗変化は生じなかった。
【００６９】
一方、図１０（ｂ）に示すように、読み出し電圧パルスが第２書き換え電圧パルスと同極性の場合、可変抵抗素子１１が高抵抗状態にあるときは、読み出し電圧パルスを連続して印加しても大きな抵抗変化は生じなかったが、可変抵抗素子１１が低抵抗状態にあるときは、連続して読み出し動作を実行していくうちにあるタイミングで抵抗が大きく変化し、低抵抗状態から高抵抗状態へ変化してしまう読み出しディスターブが発生した。
【００７０】
以上より、本発明装置の読み出し動作は、第１書き換え動作（セット動作）時と同極性の読み出し電圧パルスを印加して行えば、読み出しディスターブが起こり難いことが推察される。
【００７１】
また、図１１に、可変抵抗素子１１に対し、印加電圧Ｖｓを固定（＋２．０Ｖ）して第１書き換え動作（セット動作）を行った場合の、抵抗変化後の抵抗値と、第１書き換え電圧パルスの印加時間および選択トランジスタ１２による電流制限との関係を示す。電圧パルス印加時間の調整は、２０ｎ秒から順に長いパルスを追加印加して行った。図１１のパルス印加時間は、電圧パルスが印加された積算時間に当たる。第１書き換え動作時の選択トランジスタ１２の駆動電流Ｉｓｅｔには、２０μＡ、４０μＡ、及び、１００μＡを設定した。
【００７２】
図１１より、トランジスタの駆動電流を小さくするほど、低抵抗状態が飽和するパルス印加時間（パルス幅）が長くなる。本発明装置の低抵抗状態は、トランジスタの駆動電流で制御されるため、印加パルス幅に依存しない抵抗状態であるべきであり、図１１の抵抗値が飽和し始める時間が、第１書き換え動作（セット動作）に必要なパルス幅となる。図１１において、Ｔｓ１、Ｔｓ２、Ｔｓ３が、夫々、駆動電流Ｉｓｅｔが１００μＡ、４０μＡ、及び、２０μＡの場合における必要なセットパルス幅となる。
【００７３】
また、図１２に、図９で第１書き換え動作と第２書き換え動作を交互に繰り返し実行し、連続して抵抗変化させた可変抵抗素子１１に対し、選択トランジスタ１２の駆動電流を２０μＡに設定して第１書き換え動作（セット動作）を行った場合の、抵抗変化後の抵抗値と、第１書き換え電圧パルスの印加電圧Ｖｓおよび印加時間との関係を示す。なお、図１１と同様、電圧パルス印加時間の調整は、２０ｎ秒から順に長いパルスを追加印加して行った。図１２のパルス印加時間は、電圧パルスが印加された積算時間に当たる。
【００７４】
図１２より、第１書き換え動作後の抵抗値が飽和し始める印加時間は、第１書き換え電圧パルスの印加電圧によって殆ど変わらない。言い換えると、選択トランジスタ１２による電流制限により、第１書き換え電圧パルスの印加電圧の絶対値を小さく、第２書き換え電圧パルスの印加電圧の絶対値以下に抑えることが可能となる。
【００７５】
図１３に、第１及び第２書き換え電圧パルスの印加電圧の絶対値を同じ（２．０Ｖ）にした場合の、第１書き換え動作（セット動作）における選択トランジスタ１２の駆動電流Ｉｓｅｔに対する第１書き換え動作（セット動作）及び第２書き換え動作（リセット動作）に必要なパルス印加時間の関係を示す。うち駆動電流Ｉｓｅｔに対する第１書き換え動作に必要なパルス印加時間の関係については、図１１のＴｓ１〜Ｔｓ３をプロットしたものである。駆動電流Ｉｓｅｔに対する第２書き換え動作に必要なパルス印加時間の関係については、抵抗値が高抵抗状態の抵抗範囲の下限値（ここでは、１０６Ω）以上の高抵抗となった最短のパルス印加時間をプロットしている。選択トランジスタ１２の駆動電流を小さく設定するほど、第２書き換え動作（リセット動作）に必要なパルス印加時間はほぼ線形で短くなる。一方、第１書き換え動作（セット動作）に必要なパルス印加時間はべき関数で長くなる。したがって、第１書き換え動作（セット動作）に必要なパルス印加時間は、第２書き換え動作（セット動作）に必要なパルス印加時間よりも必然的に長くなる。
【００７６】
したがって、本発明装置は、読み出し動作を、第１及び第２書き換え動作で印加する電圧パルスのうち、よりパルス印加時間が長い第１書き換え動作で印加する電圧パルスと同極性の読み出し電圧パルスを印加して行うことにより、同一メモリセルに対し読み出し動作を繰り返し実行した場合の記憶データ消失（読み出しディスターブ）を回避して、データ保持特性を大幅に改善することができる。
【００７７】
〈別実施形態〉
以下に、別実施形態について説明する。
【００７８】
〈１〉本発明装置において、メモリセルアレイ２０のソース線ＳＬが行方向に、即ちビット線に対し垂直方向に延伸する構成としたが、列方向に、即ちビット線に平行な方向に延伸する構成としても構わない。本発明において、メモリセルアレイ２０の構成としては、図２に示す回路構成のものに限定されるものではない。可変抵抗素子１１を備えたメモリセル１０をワード線とビット線を用いて夫々接続し、メモリセルアレイを成していればよく、特にその具体的な回路構成によって本発明装置が限定されるものではない。選択トランジスタ１２については、メモリセル毎に設けられている必要はなく、列デコーダ２１内に設けられたビット線と各別に接続するトランジスタを用いて、第１書き換え動作において可変抵抗素子に流れる電流を制限することができるため、１Ｒ型のメモリセルアレイにも本発明を適用可能である。
【００７９】
また、図２では、個々のソース線ＳＬは、ワード線ＷＬ１〜ＷＬｍと平行な行方向に延伸し、隣接する２行間で１本のソース線ＳＬを共有し、メモリセルアレイ２０の外部で夫々が共通線ＣＭＬと接続する構成となっているが、ソース線ＳＬが各行に１本ずつ設けられた構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、ワード線やビット線と同様に、メモリセル１０または複数のメモリセル１０からなるメモリセル群を選択するために選択可能に構成してもよい。また、図２ではメモリセル１０の可変抵抗素子１１側の一端がビット線に、選択トランジスタ１２側の一端がソース線に接続されているが、可変抵抗素子１１側の一端がソース線に、選択トランジスタ１２側の一端がビット線に接続される構成としても構わない。
【００８０】
〈２〉本発明装置では、第１書き換え動作（セット動作）において、選択トランジスタ１２により電流制限を行い、低電流で書き換えを行う結果、第１書き換え動作に１μ秒程度のパルス印加時間が必要となり、高速動作が困難になる。この対策として、複数のメモリセルを選択し、複数のメモリセルに対して一括して第１書き換え動作を行うことで、一メモリセル当りの第１書き換え動作に必要なパルス印加時間を低減する方法が挙げられる。
【００８１】
例として、１又は複数の行単位で複数のメモリセル１０の第１書き換え動作（セット動作）を同時に行う場合の各メモリセルへの電圧印加の様子を図１４に示す。動作対象となっている行に対応する１又は複数のワード線（ここでは、ＷＬ１とＷＬ２）を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｓｇを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加することで、選択ワード線に接続する選択メモリセルの選択トランジスタだけがオン状態となる。一方、全てのソース線に例えば０Ｖ（接地電圧Ｖｓｓ）を印加し、全てのビット線にＶｓとして例えば＋２．０Ｖを印加する。なお、複数のワード線を任意に選択する場合には、行デコーダ２２に任意のワード線を複数選択する機能を追加すればよい。
【００８２】
或いは、１又は複数の列単位で複数のメモリセル１０の第１書き換え動作（セット動作）を同時に行う場合には、図１５に示すように、全てのワード線を選択してＶｓｇを印加した状態で、動作対象となっている列に対応する１又は複数のビット線（ここでは、ＢＬ１とＢＬ２）を選択し、選択されたビット線に電圧Ｖｓを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態（高インピーダンス状態）とする。なお、複数のビット線を任意に選択する場合には、列デコーダ２１に任意のビット線を複数選択する機能を追加すればよい。
【００８３】
さらに、１又は複数の行および列で指定される複数のメモリセル１０の第１書き換え動作（セット動作）を同時に行う場合には、上述の要領で、動作対象となっている行に対応する１又は複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｓｇを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加する一方、動作対象となっている列に対応する１又は複数のビット線を選択し、選択されたビット線に電圧Ｖｓを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態（高インピーダンス状態）とすることができる。
【００８４】
〈３〉上記実施形態では、選択メモリセル１０の両端間にソース線を基準として正極性の電圧パルスを印加して第１書き換え動作（セット動作）を行い、選択メモリセル１０の両端間にソース線を基準として負極性の電圧パルスを印加して第２書き換え動作（リセット動作）を行っているが、可変抵抗素子の構造によっては、これは逆になる。即ち、選択メモリセル１０の両端間にソース線を基準として負極性の電圧パルスを印加して第１書き換え動作（セット動作）を行い、選択メモリセル１０の両端間にソース線を基準として正極性の電圧パルスを印加して第２書き換え動作（リセット動作）を行う構成とすることもできる。
【００８５】
〈４〉上記実施形態の説明で示した電圧値は一例であり、本発明装置で使用される電圧印加条件や閾値電圧は、かかる電圧値に限定されるものではない。
【産業上の利用可能性】
【００８６】
本発明は、半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、かかる遷移後の抵抗状態によって情報が保持される可変抵抗素子を備えてなる不揮発性の半導体記憶装置に利用可能である。
【符号の説明】
【００８７】
１、１０：  メモリセル
２、１１：  可変抵抗素子
３、１２：  選択トランジスタ
４、２０：  メモリセルアレイ
５：  ビット線選択トランジスタ
２１：  列デコーダ
６、２２：  行デコーダ
２３：  電圧スイッチ回路（電圧発生回路）
２４：  読み出し回路
２５：  制御回路
２６：  アドレス信号
２７：  データ入力信号
２８：  制御信号
３０：  半導体基板
３１：  素子分離膜
３２：  ゲート絶縁膜
３３：  ゲート電極
３４：  チャネル領域
３５、３６：  不純物拡散層
３７、３８：  コンタクトプラグ
３９：  金属配線層
ＢＬ１〜ＢＬｎ：  ビット線
ＳＬ：  ソース線
ＷＬ１〜ＷＬｍ：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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