(57)【要約】【課題】オーバーシュートを効率的に抑制することができる、半導体装置、定電圧回路、及び半導体装置の制御方法を提供する。【解決手段】差動段３０の差動対３４に入力される帰還電圧ｆｂが基準電圧ｒｅｆよりも低く、入力レベルが釣り合わない場合には、制御信号ｓ１に基づいて、制御回路３８が補助回路４０に基準電圧ｒｅｆを入力させるよう制御する。補助回路４０のＮＭＯＳトランジスタＭＮ４がオン状態になり、ノードＮ４に電流が流れる。これにより、ノードＮ１及びノードＮ４に流れる電流と、ノードＮ２に流れる電流とが釣り合った状態になり、バイアス電圧ｐｂｉａｓが出力素子３６のＰＭＯＳトランジスタＭＰ８の閾値を超えるほど下降することがない。【選択図】図２
2014126928.tif 000002
【特許請求の範囲】
【請求項１】
カレントミラー回路と、基準電圧が入力される一方の回路、及び帰還電圧が入力される他方の回路を備えた前記カレントミラー回路に接続された差動対と、を備えた差動段と、
前記基準電圧が入力され、前記他方の回路と前記カレントミラー回路との間に接続された補助回路と、
前記差動段の出力に基づいて出力電圧を外部へ出力する出力部と、
前記補助回路への前記基準電圧の入力を制御する制御信号を出力する制御部と、
を備えた半導体装置。
【請求項２】
前記制御部は、前記帰還電圧が前記基準電圧よりも所定値以上小さい場合は、前記基準電圧が前記補助回路に入力されるように制御する、請求項１に記載の半導体装置。
【請求項３】
前記制御部は、前記基準電圧の電圧値が所定の電圧まで上昇を開始してから前記帰還電圧が前記所定の電圧に達するまでの時間に応じて、前記基準電圧が前記補助回路に入力されるように制御する、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記制御信号に基づいて、前記補助回路に入力される電圧が基準電圧及び所定の電圧のいずれであるかを制御する入力制御回路を備えた、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記差動段は、前記差動対の一方の回路と所定の電位との間に接続された第１の定電流源と、前記差動対の他方の回路と前記所定の電位との間に接続された第２の定電流源と、前記差動対の一方の回路と前記第１の定電流源との間に、一端が接続され、かつ前記差動対の他方の回路と前記第２の定電流源との間に、他端が接続された抵抗素子と、を備えた、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記差動対の他方の回路と、前記補助回路とは、同じ素子を用いて構成される、請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
カレントミラー回路と、基準電圧が入力される一方の回路、及び帰還電圧が入力される他方の回路を備えた前記カレントミラー回路に接続された差動対と、を備えた差動段と、
外部から入力される制御信号に基づいたレベルの前記基準電圧が入力され、前記他方の回路と前記カレントミラー回路との間に接続された補助回路と、
前記差動段の出力に基づいて出力電圧を外部へ出力する出力部と、
を備えた定電圧回路。
【請求項８】
カレントミラー回路と、基準電圧が入力される一方の回路、及び帰還電圧が入力される他方の回路を備えた前記カレントミラー回路に接続された差動対と、を備えた差動段と、前記基準電圧が入力され、前記他方の回路と前記カレントミラー回路との間に接続された補助回路と、前記差動段の出力に基づいて出力電圧を外部へ出力する出力部と、前記補助回路への前記基準電圧の入力を制御する制御信号を出力する制御部と、を備えた半導体装置の制御方法であって、
差動対の一方の回路に入力される基準電圧と他方の回路に入力される帰還電圧とのレベルが釣り合わないとして予め定めた期間、制御部が、前記補助回路へ前記基準電圧を入力させるための制御信号を出力する工程と、
前記制御信号に基づいて基準電圧が入力された前記補助回路に電流が流れる工程と、
を備えた半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、定電圧回路、及び半導体装置の制御方法に関するものである。
【背景技術】
【０００２】
一般的に、電子機器に用いられる定電圧回路を備えた半導体装置が知られている。当該定電圧回路は、差動対を含むアンプや出力素子を備えており、その出力には、負荷容量が接続されて用いられることがある。接続される負荷容量が大きい場合、当該負荷容量に電荷をチャージする間、定電圧回路内のアンプの差動対の入力レベルがつり合わなくなり、出力素子に過電流が流れ、出力にオーバーシュートが発生する場合がある。
【０００３】
そのため、オーバーシュートを抑制する技術が求められており、例えば、特許文献１に記載された技術が挙げられる。特許文献１に記載の技術では、基準電圧とアンプとの間に設けられたフィルタを構成する抵抗素子及び容量素子、基準電圧一定期間低下回路を構成する抵抗素子、及びＯｎｅ  Ｓｈｏｔ  Ｐｕｌｓｅ生成回路を構成する容量素子の時定数で基準電圧の波形（電圧変化）を決定している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２４６２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の技術では、上記４つの素子の時定数で基準電圧の波形（電圧変化）を決定しているため、それぞれの素子の製造ばらつき等の影響が懸念される。また、これらの素子の配置面積を必要とする。
【０００６】
また、これらの素子を用いて、基準電圧の波形を出力電圧（ＶＯＵＴ）の変化に合わせているため、意図した波形にすることが難しい。例えば、逆に、基準電圧のほうが出力電圧よりも低くなってしまった場合には、アンダーシュート等が発生する懸念がある。
【０００７】
本発明は、上述した問題を解決するために提案されたものであり、オーバーシュートを効率的に抑制することができる、半導体装置、定電圧回路、及び半導体装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置は、カレントミラー回路と、基準電圧が入力される一方の回路、及び帰還電圧が入力される他方の回路を備えた前記カレントミラー回路に接続された差動対と、を備えた差動段と、前記基準電圧が入力され、前記他方の回路と前記カレントミラー回路との間に接続された補助回路と、前記差動段の出力に基づいて出力電圧を外部へ出力する出力部と、前記補助回路への前記基準電圧の入力を制御する制御信号を出力する制御部と、を備える。
【０００９】
本発明の定電圧回路は、カレントミラー回路と、基準電圧が入力される一方の回路、及び帰還電圧が入力される他方の回路を備えた前記カレントミラー回路に接続された差動対と、を備えた差動段と、外部から入力される制御信号に基づいたレベルの前記基準電圧が入力され、前記他方の回路と前記カレントミラー回路との間に接続された補助回路と、前記差動段の出力に基づいて出力電圧を外部へ出力する出力部と、を備える。
【００１０】
本発明の半導体装置の制御方法は、カレントミラー回路と、基準電圧が入力される一方の回路、及び帰還電圧が入力される他方の回路を備えた前記カレントミラー回路に接続された差動対と、を備えた差動段と、前記基準電圧が入力され、前記他方の回路と前記カレントミラー回路との間に接続された補助回路と、前記差動段の出力に基づいて出力電圧を外部へ出力する出力部と、前記補助回路への前記基準電圧の入力を制御する制御信号を出力する制御部と、を備えた半導体装置の制御方法であって、差動対の一方の回路に入力される基準電圧と他方の回路に入力される帰還電圧とのレベルが釣り合わないとして予め定めた期間、制御部が、前記補助回路へ前記基準電圧を入力させるための制御信号を出力する工程と、前記制御信号に基づいて基準電圧が入力された前記補助回路に電流が流れる工程と、を備える。
【発明の効果】
【００１１】
本発明によれば、オーバーシュートを効率的に抑制することができる、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態の半導体装置の一例の概略構成を示す概略構成図である。
【図２】第１の実施の形態の定電圧回路の一例の概略構成を示す回路図である。
【図３】第１の実施の形態の定電圧回路の動作波形の一例を示す波形図である。
【図４】第２の実施の形態の定電圧回路の一例の概略構成を示す回路図である。
【図５】第２の実施の形態の定電圧回路の動作波形の一例を示す波形図である。
【図６】第１の比較例の定電圧回路の一例の概略構成を示す回路図である。
【図７】第１の比較例の定電圧回路の動作波形の一例を示す波形図である。
【図８】第２の比較例の定電圧回路の動作波形の一例を示す波形図である。
【発明を実施するための形態】
【００１３】
（第１の実施の形態）
以下、本実施の形態の半導体装置について、図面を参照して説明する。図１に、本実施の形態の半導体装置の一例の概略構成図を示す。本実施の形態の半導体装置１０は、定電圧回路１２、ＣＰＵ１４、及び基準電圧発生回路１６を備える。
【００１４】
基準電圧発生回路１６は、基準電圧ｒｅｆを生成（発生）し、定電圧回路１２に供給する機能を有している。
【００１５】
ＣＰＵ１４は、定電圧回路１２の補助回路４０（図２参照）に基準電圧ｒｅｆを入力させるよう制御する機能を有している。ＣＰＵ１４が制御プログラムをメモリ１５から読み出して実行することにより、基準電圧ｒｅｆを補助回路４０に入力させるよう制御する制御信号ｓ１が定電圧回路１２に出力される（詳細後述）。本実施の形態では、制御プログラムが、予めメモリ１５に記憶されている。なお、当該制御プログラムは、メモリ１５以外の記憶部（例えば、ＣＰＵ１４と別途に設けられたメモリ等）に記憶されていてもよい。また、当該制御プログラムは、予めメモリ１５に記憶させておくのではなく、ＤＶＤ−ＲＯＭやフラッシュメモリ、ＵＳＢ等の外部記録媒体からメモリ１５にインストールされるようにしてもよい。
【００１６】
負荷容量２０は、定電圧回路１２の出力と電源電圧ｖｓｓとの間に接続された出力負荷である（図２参照）。負荷容量２０には、定電圧回路１２の出力電圧ｏｕｔ（出力）により電荷がチャージされる。
【００１７】
定電圧回路１２は、レギュレータ回路による定電圧回路である。定電圧回路１２の一例の概略構成を示す回路図を図２に示す。
【００１８】
本実施の形態の定電圧回路１２は、図２に示すように、差動段３０、次段３１、出力素子３６、制御回路３８、及び補助回路４０を備える。
【００１９】
差動段３０は、カレントミラー回路３２、差動対３４、及びＮＭＯＳトランジスタＭＮ３を備える。カレントミラー回路３２は、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２を備えている。ＰＭＯＳトランジスタＭＰ１は、ソース端子が電源電圧ｖｄｄに接続され、ドレイン端子が差動対３４のＮＭＯＳトランジスタＭＮ１に接続されている。また、ＰＭＯＳトランジスタＭＰ２は、ソース端子が電源電圧ｖｄｄに接続され、ドレイン端子が差動対３４のＮＭＯＳトランジスタＭＮ２に接続されている。ＰＭＯＳトランジスタＭＰ１の入力は、ＰＭＯＳトランジスタＭＰ２の入力及びバイアス電圧ｂｐに接続されている。
【００２０】
差動対３４は、ＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２を備えている。ＮＭＯＳトランジスタＭＮ１は、ドレイン端子がカレントミラー回路３２のＰＭＯＳトランジスタＭＰ１に接続されており、帰還電圧ｆｂがゲート端子に入力される。また、ＮＭＯＳトランジスタＭＮ２は、ドレイン端子がカレントミラー回路３２のＰＭＯＳトランジスタＭＰ２に接続されており、基準電圧ｒｅｆがゲート端子に入力される。ＮＭＯＳトランジスタＭＮ１のソース端子及びＮＭＯＳトランジスタＭＮ２のソース端子は、ＮＭＯＳトランジスタＭＮ３に接続されている。
【００２１】
ＮＭＯＳトランジスタＭＮ３は、定電流源として機能するものであり、ドレイン端子が、差動対３４に接続されており、ソース端子が電源電圧ｖｓｓに接続されている。
【００２２】
差動段３０と、出力との間に設けられた次段３１は、ＰＭＯＳトランジスタＭＰ４及びＰＭＯＳトランジスタＭＰ５からなるカレントミラー回路と、ＰＭＯＳトランジスタＭＰ６及びＰＭＯＳトランジスタＭＰ７からなる差動対と、ＮＭＯＳトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７からなるカレントミラー回路と、を備える。
【００２３】
ＰＭＯＳトランジスタＭＰ４は、ソース端子が電源電圧ｖｄｄに接続され、ドレイン端子がＰＭＯＳトランジスタＭＰ６のソース端子及び差動段３０に接続されている。また、ＰＭＯＳトランジスタＭＰ５は、ソース端子が電源電圧ｖｄｄに接続され、ドレイン端子がＰＭＯＳトランジスタＭＰ７のソース端子及び差動段３０に接続されている。ＰＭＯＳトランジスタＭＰ４の入力は、ＰＭＯＳトランジスタＭＰ５の入力及びバイアス電圧ｂｐに接続されている。
【００２４】
ＮＭＯＳトランジスタＭＮ６は、ソース端子が電源電圧ｖｓｓに接続され、ドレイン端子がＰＭＯＳトランジスタＭＰ６のドレイン端子に接続されている。また、ＮＭＯＳトランジスタＭＮ７は、ソース端子が電源電圧ｖｓｓに接続され、ドレイン端子がＰＭＯＳトランジスタＭＰ７のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ６の入力は、ＮＭＯＳトランジスタＭＮ７の入力、及びＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６との間に接続されている。ＰＭＯＳトランジスタＭＰ７とＮＭＯＳトランジスタＭＮ７との間の電圧（バイアス電圧ｐｂｉａｓ）が出力素子３６に入力される。
【００２５】
出力素子３６は、ＰＭＯＳトランジスタＭＰ８により構成される。ＰＭＯＳトランジスタＭＰ８のソース端子は、電源電圧ｖｄｄに接続され、ドレイン端子は、抵抗素子Ｒ０に接続されている。ＰＭＯＳトランジスタＭＰ８と抵抗素子Ｒ０との間の電圧で出力電圧ｏｕｔとして、外部に出力される。また、ＰＭＯＳトランジスタＭＰ８のゲート端子には、バイアス電圧ｐｂｉａｓが入力される。従って、ＰＭＯＳトランジスタＭＰ８には、入力されるバイアス電圧ｐｂｉａｓの電圧値に応じた電流が流れ、流れる電流に応じた出力電圧ｏｕｔが外部に出力される。なお、本実施の形態では図２に示すように、出力電圧ｏｕｔが出力される外部出力端子（図示省略）と電源電圧ｖｓｓとの間に外部装置として負荷容量２０が、接続されている。
【００２６】
抵抗素子Ｒ０と抵抗素子Ｒ１とは、出力素子３６のＰＭＯＳトランジスタＭＰ８のドレイン端子と電源電圧ｖｓｓとの間に直列に接続されている。抵抗素子Ｒ０と抵抗素子Ｒ１との間の電圧が帰還電圧ｆｂとして差動対３４のＮＭＯＳトランジスタＭＮ１に入力される。
【００２７】
制御回路３８は、ＣＰＵ１４から出力される制御信号ｓ１に基づいて、補助回路４０に入力される電圧を、基準電圧ｒｅｆ及び電源電圧ｖｓｓのいずれかにクランプする機能を有している。本実施の形態の制御回路３８は、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ５を備える。ＰＭＯＳトランジスタＭＰ３はソース端子が基準電圧発生回路１６に接続されており、ＮＭＯＳトランジスタＭＮ５のソース端子は、電源電圧ｖｓｓに接続されている。ＰＭＯＳトランジスタＭＰ３のドレイン端子とＮＭＯＳトランジスタＭＮ５のドレイン端子とは接続されている。ＰＭＯＳトランジスタＭＰ３のゲート端子及びＮＭＯＳトランジスタＭＮ５のゲート端子には、ＣＰＵ１４から制御信号ｓ１が入力される。
【００２８】
ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ５との間には、補助回路４０の入力（ゲート端子）が接続されている。補助回路４０は、ＮＭＯＳトランジスタＭＮ１を本回路３９とした場合の、補助回路として機能する。本実施の形態では、本回路３９に入力される帰還電圧ｆｂが基準電圧ｒｅｆよりも小さく、差動対３４の入力レベルが釣り合わない場合に、補助回路４０に電流が流れることにより、出力素子３６に過電流が流れるのを抑制する（詳細後述）。
【００２９】
本実施の形態の補助回路４０は、ＮＭＯＳトランジスタＭＮ４を備えており、本回路３９と同様の構成としている。ＮＭＯＳトランジスタＭＮ４のドレイン端子は、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１との間（ＮＭＯＳトランジスタＭＮ１のドレイン端子）に接続されており、ソース端子は、ＮＭＯＳトランジスタＭＮ１のソース端子に接続されている。ゲート端子は、制御回路３８に接続されている。
【００３０】
このように本実施の形態では、ＰＭＯＳトランジスタＭＰ１に接続されたＮＭＯＳトランジスタＭＮ１に対して、ＮＭＯＳトランジスタＭＮ４が並列に接続されている。
【００３１】
従って、制御回路３８に入力される制御信号ｓ１がＬレベルの場合は、ＰＭＯＳトランジスタＭＰ３がオン状態になると共にＮＭＯＳトランジスタＭＮ５がオフ状態になり、補助回路４０のＮＭＯＳトランジスタＭＮ４には、基準電圧ｒｅｆが入力される。これにより、ＮＭＯＳトランジスタＭＮ４は、オン状態になる。一方、制御信号ｓ１がＨレベルの場合は、ＰＭＯＳトランジスタＭＰ３がオフ状態になると共にＮＭＯＳトランジスタＭＮ５がオン状態になり、補助回路４０のＮＭＯＳトランジスタＭＮ４には、電源電圧ｖｓｓが入力される。これにより、ＮＭＯＳトランジスタＭＮ４は、オフ状態になる。
【００３２】
ここで、本実施の形態の定電圧回路１２の動作について説明する前に、比較のため、従来の定電圧回路１１２における、差動段３０の差動対３４の入力レベルが釣り合わなくなった場合の動作について説明する。図６には、第１の比較例である従来の定電圧回路の一例の概略構成の回路図を示す。また、図７には、図６に示した従来の定電圧回路の波形図の一例を示す。
【００３３】
図６に示した従来の定電圧回路１１２は、本実施の形態の定電圧回路１２に備えられている制御回路３８及び補助回路４０を備えていない他は、同様の構成をしている。
【００３４】
ここでは、図７に示すように、電源電圧ｖｄｄがＬレベルから徐々にＨレベルまで上昇していく場合について説明する。電源電圧ｖｄｄのレベルが上昇を開始すると、これに追随して、基準電圧ｒｅｆのレベルが上昇する。一方、帰還電圧ｆｂは、アンプが動作を開始するまで変化しない。また、帰還電圧ｆｂは、基準電圧ｒｅｆに比べて、負荷容量２０及び抵抗素子Ｒ０、Ｒ１のＲＣの時定数分遅れて変化する。
【００３５】
図７の区間１の期間における動作を説明する。
【００３６】
差動対１３４のノードＮ２では、基準電圧ｒｅｆのレベルの上昇につれて電流が流れる。一方、差動対１３４のノードＮ１では、帰還電圧ｆｂのレベルが変化しない（低いまま）の間は、電流が流れない。従って、差動対１３４の電流が釣り合っておらず、アンバランスになる。
【００３７】
次段１３１では、ノードＰ６には、ノードＮ１に流れない分の電流が流れる。一方、ノードＰ７には、ノードＮ２に流れる分の電流が流れない。従って、差動対の電流が釣り合っておらず、アンバランスになる。
【００３８】
次段１３１では、ＮＭＯＳトランジスタＭＮ６とＮＭＯＳトランジスタＭＮ７とがカレントミラー回路を構成するため、ノードＮ７には、ノードＰ６の電流がコピーされる。従って、ノードＰ７には、電流が流れず、ノードＮ７には、電流が流れるという状態になる。すなわち、電源電圧ｖｄｄ側のＰＭＯＳトランジスタＭＰ７はオフ状態であり、電源電圧ｖｓｓ側のＮＭＯＳトランジスタＭＮ７はオン状態であるため、バイアス電圧ｐｂｉａｓのレベル（電圧）が下降する。本実施の形態に示した場合では、グランドレベルまで下降する。
【００３９】
バイアス電圧ｐｂｉａｓのレベル（電圧値）が下降し、ＰＭＯＳトランジスタＭＰ８の閾値を超えるため、ＰＭＯＳトランジスタＭＰ８がオン状態になり、出力素子１３６のＰＭＯＳトランジスタＭＰ８に、過電流が流れる。当該過電流により、出力電圧ｏｕｔ及び帰還電圧ｆｂにオーバーシュートが発生する。
【００４０】
オーバーシュートが発生した区間２の期間における動作を説明する。
【００４１】
オーバーシュートの発生により、帰還電圧ｆｂが上昇し、ノードＮ１に電流が流れ、ノードＮ２では、電流が止まる。出力電圧ｏｕｔがオーバーシュートから戻るにつれて、ノードＮ１に流れる電流とノードＮ２に流れる電流とが等しくなる。
【００４２】
このように、従来の定電圧回路１１２では、差動段１３０の差動対１３４に入力される帰還電圧ｆｂが基準電圧ｒｅｆよりも低い場合に、入力レベルが釣り合わなくなることにより、出力電圧ｏｕｔにオーバーシュートが発生する。
【００４３】
次に本実施の形態の定電圧回路１２における出力電圧ｏｕｔのオーバーシュートを抑制する動作について説明する。上述したように本回路３９に入力される帰還電圧ｆｂが基準電圧ｒｅｆよりも小さい場合は、差動対３４の入力レベルが釣り合わなくなり、本回路３９には電流が流れない、または、流れても、基準電圧ｒｅｆが入力されるＮＭＯＳトランジスタＭＮ２に比べて小さくなる。このような場合に、本実施の形態の定電圧回路１２では、補助回路４０に電流を流すことにより、出力素子３６に過電流が流れるのを抑制し、出力電圧ｏｕｔのオーバーシュートを抑制する。
【００４４】
図３に、本実施の形態の定電圧回路１２の波形の一例を示す。
【００４５】
図３に示すように、電源電圧ｖｄｄがＬレベルから徐々にＨレベルまで上昇していく場合について説明する。電源電圧ｖｄｄのレベルが上昇を開始すると、これに追随して、基準電圧ｒｅｆのレベルが上昇する。一方、帰還電圧ｆｂは、アンプが動作を開始するまで、変化しない。
【００４６】
図３の区間１（ｔ１〜ｔ２）の期間における動作を説明する。
【００４７】
本実施の形態では、電源電圧ｖｄｄがＬレベル（基準電圧ｒｅｆがＬレベル）の間は、制御信号ｓ１のレベルをＬレベルとしている。区間１では、制御信号ｓ１がＬレベルのため、制御回路３８のＰＭＯＳトランジスタＭＰ３がオン状態であり、ＮＭＯＳトランジスタＭＮ５はオフ状態である。補助回路４０のＮＭＯＳトランジスタＭＮ４のゲート端子に入力される電圧が、基準電圧ｒｅｆにクランプされており、ＮＭＯＳトランジスタＭＮ４がオン状態になっている。
【００４８】
差動対３４のノードＮ２では、基準電圧ｒｅｆのレベルの上昇につれて電流が流れる。一方、差動対３４のノードＮ１では、帰還電圧ｆｂのレベルが変化しない（低いまま）なので電流が流れない。しかしながら、補助回路４０のＮＭＯＳトランジスタＭＮ４がオン状態であるため、ノードＮ４にノードＮ２と同じレベルの電流が流れる。従って、本回路３９と補助回路４０とを合わせた回路と、ＮＭＯＳトランジスタＭＮ２とでは、電流が釣り合っており、差動対３４はバランスがとれた状態にある。
【００４９】
ノードＮ１及びノードＮ４に流れる電流と、ノードＮ２に流れる電流とが釣り合うため、次段３１では、ノードＰ６に流れる電流とノードＰ７に流れる電流とが釣り合っており、バランスがとれた状態にある。
【００５０】
次段３１では、ノードＮ７には、ノードＰ６の電流がコピーされる。ノードＮ２、ノードＮ４、ノードＮ７、ノードＰ６、及びノードＰ７は、同様に変化する。
【００５１】
本実施の形態の定電圧回路１２では、上述した従来の定電圧回路１１２と異なり、ノードＰ７には、電流が流れず、ノードＮ７には、電流が流れるという状態にならない。すなわち、電源電圧ｖｄｄ側のＰＭＯＳトランジスタＭＰ７はオフ状態であり、電源電圧ｖｓｓ側のＮＭＯＳトランジスタＭＮ７はオン状態になるということがない。従って、バイアス電圧ｐｂｉａｓのレベル（電圧値）が下降することがない。
【００５２】
次に、区間２（ｔ２〜ｔ４）の期間における動作を説明する。
【００５３】
ｔ２〜ｔ３の期間では、出力電圧ｏｕｔの上昇により、帰還電圧ｆｂのレベルが上昇し、帰還電圧ｆｂも上昇する。ノードＮ２、ノードＮ４、ノードＮ７、ノードＰ６、及びノードＰ７は一定となり、バイアス電圧ｐｂｉａｓのレベルはゆるやかに下降し、これに伴いノードＰ８に流れる電流が徐々に増加する。なお、バイアス電圧ｐｂｉａｓのレベルが下降するが、出力素子３６のＰＭＯＳトランジスタＭＰ８の閾値を超えることがないため、ＰＭＯＳトランジスタＭＰ８に過電流が流れることがない。
【００５４】
帰還電圧ｆｂが閾値を超える（ｔ３）と、ノードＮ１に電流が流れる。これにより、一旦、ノードＮ２及びノードＮ４の電流が減少する。
【００５５】
出力電圧ｏｕｔが収束するにつれて（ｔ３〜ｔ４）、ノードＮ２及びノードＮ４に流れる電流が増加し、ノードＮ１に流れる電流が減少する。
【００５６】
制御信号ｓ１のレベルがＬレベルからＨレベルに切り替わった、ｔ４のタイミングでは、制御回路３８では、ＰＭＯＳトランジスタＭＰ３がオフ状態になり、ＮＭＯＳトランジスタＭＮ５がオン状態になる。これにより、ノードＮ４の電流が止まる。ノードＮ４の電流が止まることにより、ノードＮ１の電流が増加し、ノードＮ１とノードＮ２との電流が同レベルに収束する（ｔ４〜）。
【００５７】
なお、本実施の形態では、定電圧回路１２の回路構成、負荷容量２０の大きさ等を考慮して、電源電圧ｖｄｄ（基準電圧ｒｅｆ）が立ち上がってから所定時間経過後、より具体的には、電源電圧ｖｄｄ（基準電圧ｒｅｆ）の立ち上がりの開始から所定の時間経過後に、制御信号ｓ１がＬレベルからＨレベルに切り替わるように制御プログラムにより予め定められている。制御信号ｓ１をＬレベルとする期間（補助回路４０に基準電圧ｒｅｆを入力させる期間）は、これに限らず、少なくとも帰還電圧ｆｂが基準電圧ｒｅｆよりも所定値以上小さく、入力レベルがアンバランスである期間を含めばよい。
【００５８】
このように、本実施の形態の定電圧回路１２では、差動段３０の差動対３４に入力される帰還電圧ｆｂが基準電圧ｒｅｆよりも低く、入力レベルが釣り合わない場合には、制御信号ｓ１に基づいて、制御回路３８が補助回路４０に基準電圧ｒｅｆを入力させるよう制御する。補助回路４０のＮＭＯＳトランジスタＭＮ４がオン状態になり、ノードＮ４に電流が流れる。これにより、ノードＮ１及びノードＮ４に流れる電流と、ノードＮ２に流れる電流とが釣り合った状態になり、バイアス電圧ｐｂｉａｓが出力素子３６のＰＭＯＳトランジスタＭＰ８の閾値を超えるほど下降することがない。これにより、ノードＰ８（ＰＭＯＳトランジスタＭＰ８）に流れる過電流が抑制され、出力電圧ｏｕｔに発生するオーバーシュートが抑制される。
【００５９】
なお、ｔ３及びｔ４後のタイミングでノードＰ８に過電流が流れているが、電流ピークは、従来に比較して非常に小さく、従って、出力電圧ｏｕｔに発生するオーバーシュートも、従来に比べて非常に小さくなっている。
【００６０】
また、本実施の形態では、本回路３９と補助回路４０とを同じ素子で構成しているため、補助回路４０が動作している場合と、動作していない場合のオフセットがプロセスの製造ばらつきの影響をうけないようになる。そのため、プロセスの製造ばらつきが生じている場合でも、出力電圧ｏｕｔのオーバーシュートを抑制することができる。
【００６１】
従って、本実施の形態の定電圧回路１２は、オーバーシュートを効率的に抑制することができる。
【００６２】
また、補助回路４０は、本回路３９と同じ素子で構成することができるため、例えば、補助回路４０に大きな容量等を設ける必要がなく、大きな配置面積を必要とせず、回路規模が大きくなるのを防止できる。また、オーバーシュートの抑制のため基準電圧ｒｅｆ自身を制御しようとする場合、回路規模が大きくなるが、本実施の形態では、回路規模を大きくすることなく、効率的にオーバーシュートを抑制することができる。
（第２の実施の形態）
本実施の形態では、補助回路４０の動作時と非動作時とのオフセットを小さくした定電圧回路１２について説明する。なお、第１の実施の形態と同様の構成及び動作についてはその旨を記し、詳細な説明を省略する。
【００６３】
図４には、本実施の形態の定電圧回路１２の一例の概略構成を示す回路図を示す。
【００６４】
本実施の形態の定電圧回路１２は、図４に示すように、第１の実施の形態の定電圧回路１２の構成にさらに、ＮＭＯＳトランジスタＭＮ８及びＮＭＯＳトランジスタＭＮ９を備える。
【００６５】
ＮＭＯＳトランジスタＭＮ８は、ＮＭＯＳトランジスタＭＮ３と共に、定電流源として機能するものである。ＮＭＯＳトランジスタＭＮ８は、ドレイン端子が、差動対３４のＮＭＯＳトランジスタＭＮ２のソース端子に接続されており、ソース端子が、電源電圧ｖｓｓに接続されている。また、ＮＭＯＳトランジスタＭＮ３は、ドレイン端子が、差動対３４のＮＭＯＳトランジスタＭＮ１に接続されており、ソース端子が電源電圧ｖｓｓに接続されている。ＮＭＯＳトランジスタＭＮ８及びＮＭＯＳトランジスタＭＮ３のゲート端子は、バイアス電圧ｂｎに接続されている。
【００６６】
ＮＭＯＳトランジスタＭＮ９は、ドレイン端子及びソース端子の一方の端子が、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ３との間に接続されている。また、ＮＭＯＳトランジスタＭＮ９は、ドレイン端子及びソース端子の他方の端子が、ＮＭＯＳトランジスタＭＮ２とＮＭＯＳトランジスタＭＮ８との間に接続されている。ＮＭＯＳトランジスタＭＮ９のゲート端子は、ＮＭＯＳトランジスタＭＮ１のゲート端子と同様に、帰還電圧ｆｂに接続されている。従って、本実施の形態のＮＭＯＳトランジスタＭＮ９は、ＮＭＯＳトランジスタＭＮ１と同様に駆動し、ＮＭＯＳトランジスタＭＮ１がオン状態になると、ＮＭＯＳトランジスタＭＮ９もオン状態になる。
【００６７】
本実施の形態の定電圧回路１２では、補助回路４０の動作時と非動作時とのオフセットを小さくすることができる。以下、補助回路４０の動作時と非動作時とのオフセットについて詳細に説明する。
【００６８】
まず、本実施の形態の定電圧回路１２について説明する前に、第２の比較例として、ＮＭＯＳトランジスタＭＮ９を設けなかった場合、もしくは、ＮＭＯＳトランジスタＭＮ９が低抵抗である場合の定電圧回路（図示省略）における、補助回路４０の動作時と非動作時とのオフセットについて説明する。図８には、第２の比較例の定電圧回路の波形図の一例を示す。
【００６９】
図８に示したタイミングｔ１までの制御信号ｓ１がＬレベルの区間では、補助回路４０（ノードＮ４）と、ノードＮ２とには、同量の電流が流れる。そのため、この区間では、帰還電圧ｆｂが上昇し、本回路３９に電流が流れ始めると、差動対３４における電流は、（本回路３９（ノードＮ１）を流れる電流＋補助回路４０（ノードＮ４）を流れる電流）＞ノードＮ２を流れる電流となる。
【００７０】
一方、図８に示したタイミングｔ１以降の制御信号ｓ１がＨレベルとなる定常状態の区間では、制御信号ｓ１がＨレベルとなったことにより、補助回路４０のＮＭＯＳトランジスタＭＮ４がオフ状態になる、これにより、補助回路４０（ノードＮ４）には、電流が流れない（補助回路４０（ノードＮ４）に流れる電流＝０）。従って、（本回路３９（ノードＮ１）を流れる電流＋補助回路４０（ノードＮ４）を流れる電流）≒ノードＮ２を流れる電流となる。
【００７１】
このように、第２の比較例の定電圧回路では、補助回路４０の動作時には、非動作時に比べてオフセットが生じているため、図８に示すように、出力電圧ＯＵＴにオフセット電圧が生じてしまう。
【００７２】
これに対して、本実施の形態の定電圧回路１２では、オフセットが生じるのを抑制することができる。図５に、本実施の形態の定電圧回路１２の波形の一例を示す。
【００７３】
図５に示したタイミングｔ１までの制御信号ｓ１がＬレベルの区間では、帰還電圧ｆｂが上昇し、本回路３９に電流が流れ始めると、高抵抗であるＮＭＯＳトランジスタＭＮ９により、補助回路４０（ノードＮ１）を流れる電流は、ＮＭＯＳトランジスタＭＮ８には、流れないか、または、流れにくい。そのため、本実施の形態の定電圧回路１２では、ＮＭＯＳトランジスタＭＮ３に流れる電流を、補助回路４０と、本回路３９とで取り合うことになる。
【００７４】
これにより、本実施の形態の定電圧回路１２では、上述した第２の比較例と異なり、補助回路４０（ノードＮ４）と、ノードＮ２とに、同量の電流が流れず、差動対３４における電流は、（本回路３９（ノードＮ１）を流れる電流＋補助回路４０（ノードＮ４）を流れる電流）≒ノードＮ２を流れる電流となる。
【００７５】
一方、図５に示したタイミングｔ１以降の制御信号ｓ１がＨレベルとなる定常状態の区間では、制御信号ｓ１がＨレベルとなったことにより、補助回路４０のＮＭＯＳトランジスタＭＮ４がオフ状態になる、これにより、補助回路４０には、電流が流れない（補助回路４０（ノードＮ４）に流れる電流＝０）。従って、（本回路３９（ノードＮ１）を流れる電流＋補助回路４０（ノードＮ４）を流れる電流＝０）≒ノードＮ２を流れる電流となる。
【００７６】
このように、本実施の形態の定電圧回路１２では、補助回路４０の動作時及び非動作時のいずれにおいても差動対３４における電流がノードＮ２を流れる電流とほぼ等しくなるため、オフセットが小さくなる。従って、図５に示すように、出力電圧ＯＵＴに生じるオフセット電圧が小さくなる。具体的には、本実施の形態の定電圧回路１２では、図５に示すように、第２の比較例の定電圧回路（図８参照）に比べて、オフセットが小さくなっていることがわかる。
【００７７】
このように本実施の形態の定電圧回路１２では、ＮＭＯＳトランジスタＭＮ８及びＮＭＯＳトランジスタＭＮ９をさらに備えている。そのため、定電圧回路１２では、補助回路４０の動作時に、本回路３９（ノードＮ１）に電流が流れ初めても、ＮＭＯＳトランジスタＭＮ９が抵抗素子として機能するため、補助回路４０（ノードＮ４）とノードＮ２とを流れる電流量が等しくなるのを抑制することができる。これにより、定電圧回路１２では、本回路３９（ノードＮ１）に流れる電流によらず、補助回路４０の動作時の出力電圧ｏｕｔと、非動作時の出力電圧ｏｕｔとの差であるオフセット電圧を小さくすることができる。
【００７８】
なお、ＮＭＯＳトランジスタＭＮ９は、ＮＭＯＳトランジスタＭＮ１等、他のＮＭＯＳトランジスタと同じ大きさとすることが好ましい。また、ＮＭＯＳトランジスたＭＮ９に替わり、他の抵抗素子としてもよいが、本回路３９がオン状態の際に、電流が流れるように、本実施の形態のようにＮＭＯＳトランジスタを用いることが好ましい。また、ＮＭＯＳトランジスタＭＮ９の抵抗値は、オフセット電圧の許容範囲等に応じて定めればよい。
【００７９】
なお、図４に示した本実施の形態の定電圧回路１２においても、第１の実施の形態の定電圧回路１２と同様に、出力電圧ｏｕｔに発生するオーバーシュートが抑制される。具体的には、差動段３０の差動対３４に入力される帰還電圧ｆｂが基準電圧ｒｅｆよりも低く、入力レベルが釣り合わない場合には、制御信号ｓ１に基づいて、制御回路３８が補助回路４０に基準電圧ｒｅｆを入力させるよう制御する。当該制御により、定電圧回路１２では、補助回路４０のＮＭＯＳトランジスタＭＮ４がオン状態になり、ノードＮ４に電流が流れる。
【００８０】
これにより、定電圧回路１２では、ノードＮ１及びノードＮ４に流れる電流と、ノードＮ２に流れる電流とが釣り合った状態になり、バイアス電圧ｐｂｉａｓが出力素子３６のＰＭＯＳトランジスタＭＰ８の閾値を超えるほど下降することがない。従って、本実施の形態の定電圧回路１２においても、ノードＰ８（ＰＭＯＳトランジスタＭＰ８）に流れる過電流が抑制され、出力電圧ｏｕｔに発生するオーバーシュートが抑制される。
【００８１】
なお、上記各実施の形態では、本回路３９と補助回路４０とを同じ大きさ（同じ大きさのＮＭＯＳトランジスタ）で構成した場合について説明したがこれに限らず、異なる大きさとしてもよい。なお、上述したように、同じ大きさとすることにより、オフセットばらつきの影響を抑制することができるため、同じ大きさの素子とすることが好ましい。
【００８２】
また、上記各実施の形態では、補助回路４０が１つのＮＭＯＳトランジスタ（ＭＮ４）で構成する場合について説明したがこれに限らない。例えば、複数の補助回路４０、または複数のＮＭＯＳトランジスタで構成してもよい。複数の補助回路４０またはＮＭＯＳトランジスタを備えることにより、ノードＮ１及びノードＮ２のレベルを釣り合わせるまでの時間を短くすることができる。一方、出力電圧ｏｕｔに発生するオーバーシュートが大きくなる懸念がある。そのため、そのため、釣り合わせるまでの時間、及びオーバーシュート量のいずれを重視するかにより、備える補助回路４０やＮＭＯＳトランジスタの個数を定めてもよい。また、使用する補助回路４０やＮＭＯＳトランジスタの個数を切り替えるように構成してもよい。
【００８３】
また、上記各実施の形態では、制御信号ｓ１がＬレベルからＨレベルに切り替わるタイミングが予め定められている場合について説明したがこれに限らない。例えば、ＣＰＵ１４で、帰還電圧ｆｂと基準電圧ｒｅｆとをモニタし、電圧差に応じて、制御するようにしてもよい。
【００８４】
また、上記各実施の形態では、出力素子３６をＰＭＯＳトランジスタで構成する場合について説明したがこれに限らず、ＮＭＯＳトランジスタで構成してもよい。また、上記実施の形態では、次段３１を設けているが、設けないようにしてもよい。また逆に、差動段３０と出力との間に複数の次段３１を設けてもよい。いずれの場合においても、上述した実施の形態と略同様の作用により、出力素子３６の過電流を抑制し、出力電圧ｏｕｔに発生するオーバーシュートを抑制する効果が得られことは、言うまでもない。
【００８５】
また、上記各実施の形態では、半導体装置１０が基準電圧発生回路１６を備える場合について説明したがこれに限らず、半導体装置１０が、基準電圧発生回路１６を備えておらず、外部の基準電圧発生回路１６で発生した基準電圧ｒｅｆが半導体装置１０に入力されるように構成してもよい。
【００８６】
また、その他の上記各実施の形態で説明した半導体装置１０、定電圧回路１２、差動段３０、及び出力素子３６等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。
【符号の説明】
【００８７】
１０  半導体装置
１４  ＣＰＵ（制御部）
１６  基準電圧発生回路
２０  負荷容量
３０  差動段
３４  差動対
３６  出力素子（出力部）
３８  制御回路（入力制御回路）
３９  本回路
４０  補助回路
ＭＰ１〜ＭＰ８  ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ９  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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