(57)【要約】【課題】電荷保持特性を確保しつつ、書き込み特性又は消去特性を向上させる。【解決手段】本実施形態によれば、半導体記憶装置は、基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能する第１絶縁膜と、前記第１絶縁膜上に形成された第１浮遊ゲートと、前記第１浮遊ゲート上に形成され、ＦＮトンネル膜として機能する電極間絶縁層と、前記電極間絶縁層上に形成された第２浮遊ゲートと、前記第２浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートと、を備える。前記電極間絶縁層は、積層された第３絶縁膜及び電荷トラップ性を有する第４絶縁膜を含む。【選択図】図２
2014063883.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能する第１絶縁膜と、
前記第１絶縁膜上に形成された第１浮遊ゲートと、
前記第１浮遊ゲート上に形成され、ＦＮトンネル膜として機能する電極間絶縁層と、
前記電極間絶縁層上に形成された第２浮遊ゲートと、
前記第２浮遊ゲート上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御ゲートと、
を備え、
前記電極間絶縁層は、第３絶縁膜と、前記第３絶縁膜上及び前記第３絶縁膜下に形成された電荷トラップ性を有する第４絶縁膜と、前記第３絶縁膜と前記第４絶縁膜との間に設けられた原子拡散防止膜と、を含み、
前記第３絶縁膜はＡｌ２Ｏ３膜であり、前記第４絶縁膜はＨｆＯ２膜であることを特徴とする半導体記憶装置。
【請求項２】
基板と、
前記基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能する第１絶縁膜と、
前記第１絶縁膜上に形成された第１浮遊ゲートと、
前記第１浮遊ゲート上に形成され、ＦＮトンネル膜として機能する電極間絶縁層と、
前記電極間絶縁層上に形成された第２浮遊ゲートと、
前記第２浮遊ゲート上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御ゲートと、
を備え、
前記電極間絶縁層は、積層された第３絶縁膜及び電荷トラップ性を有する第４絶縁膜を含むことを特徴とする半導体記憶装置。
【請求項３】
前記第４絶縁膜は前記第３絶縁膜上に形成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第４絶縁膜は前記第３絶縁膜下に形成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第４絶縁膜は前記第３絶縁膜上及び前記第３絶縁膜下に形成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記電極間絶縁層は、前記第３絶縁膜と前記第４絶縁膜との間に設けられた原子拡散防止膜をさらに含むことを特徴とする請求項２乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第３絶縁膜はＡｌ２Ｏ３膜であり、前記第４絶縁膜はＨｆＯ２膜であることを特徴とする請求項２乃至６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において、メモリセルトランジスタの浮遊ゲートが、下部浮遊ゲート及び上部浮遊ゲートと、下部浮遊ゲートと上部浮遊ゲートとの間に設けられたゲート間絶縁膜とを備えた構成が提案されている。このような構成にすることで、電荷保持特性を向上させることができる。
【０００３】
しかし、上述のような構成の半導体記憶装置では、下部浮遊ゲートと上部浮遊ゲートとの間に設けられたゲート間絶縁膜が、ＦＮ（Fowler-Nordheim）トンネリングによる電荷の透過が支配的となる膜厚の絶縁膜となるため、トンネル電流を大きくすることができず、書き込み特性や消去特性が劣化するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１１４０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電荷保持特性を確保しつつ、書き込み特性又は消去特性を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体記憶装置は、基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能する第１絶縁膜と、前記第１絶縁膜上に形成された第１浮遊ゲートと、前記第１浮遊ゲート上に形成され、ＦＮトンネル膜として機能する電極間絶縁層と、前記電極間絶縁層上に形成された第２浮遊ゲートと、前記第２浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートと、を備える。前記電極間絶縁層は、積層された第３絶縁膜及び電荷トラップ性を有する第４絶縁膜を含む。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の平面図である。
【図２】第１の実施形態に係る半導体記憶装置の断面図である。
【図３】第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】第２の実施形態に係る半導体記憶装置の断面図である。
【図１０】第３の実施形態に係る半導体記憶装置の断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
（第１の実施形態）図１は、第１の実施形態に係る半導体記憶装置の平面図である。半導体記憶装置はＮＡＮＤ型フラッシュメモリとなっている。
【００１０】
図１に示すように、半導体記憶装置には、第１の方向に沿って伸びる複数のビット線ＢＬと、第１の方向と直交する第２の方向に沿って伸びる複数のワード線ＷＬ及び選択線Ｓが設けられている。
【００１１】
ビット線ＢＬとワード線ＷＬとの交点にはメモリセルトランジスタが設けられている。また、ビット線ＢＬと選択線Ｓとの交点には選択トランジスタが設けられている。メモリセルトランジスタは、ビット線ＢＬ及びワード線ＷＬに電気的に接続されている。また、選択トランジスタは、ビット線ＢＬ及び選択線Ｓに電気的に接続されている。
【００１２】
図２（ａ）は図１のＡ−Ａ線に沿った縦断面を示し、図２（ｂ）は図１のＢ−Ｂ線に沿った縦断面の一部を示している。
【００１３】
図２（ａ）に示すように、半導体基板１０１の表面部分には不純物拡散層１３１が形成される。不純物拡散層１３１間の半導体基板１０１上にはトンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ（Inter Floating-Gate Dielectric）膜１１３ａ、ＩＣＴ（Interfacial Charge Trap）膜１１４ａ、上部浮遊ゲート１１５ａ、ＩＰＤ（Inter Poly-Si Dielectric）膜１１６ａ、制御ゲート１１７ａが順に積層されたメモリセルトランジスタＭＴが形成されている。メモリセルトランジスタＭＴでは、浮遊ゲートがＩＦＤ膜１１３ａ及びＩＣＴ膜１１４ａを挟んだ２層構造になっている。
【００１４】
図２（ｂ）に示すように、メモリセルトランジスタＭＴではワード線ＷＬ方向に沿って半導体基板１０１に所定間隔を空けて複数の埋め込み型の素子分離領域１３０が形成されている。素子分離領域１３０の間の半導体基板１０１上にはトンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ膜１１３ａ、ＩＣＴ膜１１４ａ、及び上部浮遊ゲート１１５ａが順に形成されている。
【００１５】
上部浮遊ゲート１１５ａ及び素子分離領域１３０の上にＩＰＤ膜１１６ａが形成されている。このＩＰＤ膜１１６ａの上には制御ゲート１１７ａが形成されている。
【００１６】
図１及び図２（ａ）に示すように、ビット線ＢＬ方向に並んだ複数のメモリセルトランジスタＭＴの両端には選択トランジスタＳＴが形成される。選択トランジスタＳＴは、半導体基板１０１上に順に積層されたトンネル絶縁膜１１１ｂ、第１電極層１１２ｂ、第１電極間絶縁膜１１３ｂ、第２電極間絶縁膜１１４ｂ、第２電極層１１５ｂ、第３電極間絶縁膜１１６ｂ、及び第３電極層１１７ｂを備えている。選択トランジスタＳＴはメモリセルトランジスタＭＴと同様の構成になっており、選択トランジスタＳＴのトンネル絶縁膜１１１ｂ、第１電極層１１２ｂ、第１電極間絶縁膜１１３ｂ、第２電極間絶縁膜１１４ｂ、第２電極層１１５ｂ、第３電極間絶縁膜１１６ｂ、及び第３電極層１１７ｂは、それぞれメモリセルトランジスタＭＴのトンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ膜１１３ａ、ＩＣＴ膜１１４ａ、上部浮遊ゲート１１５ａ、ＩＰＤ膜１１６ａ、及び制御ゲート１１７ａに対応している。
【００１７】
ただし、選択トランジスタＳＴでは、第１電極間絶縁膜１１３ｂ、第２電極間絶縁膜１１４ｂ、及び第３電極間絶縁膜１１６ｂの一部に開口部が形成されており、第１電極層１１２ｂ、第２電極層１１５ｂ、及び第３電極層１１７ｂが接続されている。
【００１８】
メモリセルトランジスタＭＴのトンネル絶縁膜１１１ａはＦＮ（Fowler-Nordheim）トンネル膜として機能する。ＦＮトンネル膜とは、ＦＮトンネリングによる電荷の透過が支配的となる膜厚を有する絶縁膜である。例えば、トンネル絶縁膜１１１ａの膜厚は、ＥＯＴ（Equivalent Oxide Thickness）換算、すなわちシリコン酸化膜厚換算で３ｎｍ以上、好ましくは３〜５ｎｍである。
【００１９】
また、下部浮遊ゲート１１２ａと上部浮遊ゲート１１５ａとは、ＩＦＤ膜１１３ａ及びＩＣＴ膜１１４ａにより電気的に切断されている。下部浮遊ゲート１１２ａと上部浮遊ゲート１１５ａとの間を電荷が直接トンネリングすることを防止するために、ＩＦＤ膜１１３ａ及びＩＣＴ膜１１４ａは、ＦＮトンネル膜として機能するように合計膜厚を十分に大きくする。また、下部浮遊ゲート１１２ａと上部浮遊ゲート１１５ａとの間の容量結合を大きくすることが好ましい。そのため、ＩＦＤ膜１１３ａ及びＩＣＴ膜１１４ａは、比較的誘電率が高い絶縁膜であることが望ましい。また、トラップ準位が多く存在すると、このトラップによってトンネル確率が高くなるため、ＩＦＤ膜１１３ａはトラップ密度の低い膜であることが望ましい。
【００２０】
ＩＦＤ膜１１３ａとして例えばＡｌ２Ｏ３膜を用いる。Ａｌ２Ｏ３膜はＳｉＯ２膜に比べて誘電率が高いため（約２．６倍）、直接トンネルを防止するために物理膜厚を厚くすることができる。Ａｌ２Ｏ３膜（誘電率は約１０）の膜厚を５ｎｍとすると、ＳｉＯ２膜に換算（ＥＯＴ換算）した膜厚は約２ｎｍとなる。また、Ａｌ２Ｏ３膜には、トラップ性が小さい膜を用いている。
【００２１】
ＩＦＤ膜１１３ａ上には、電荷トラップ性（電荷蓄積機能）のある絶縁膜であるＩＣＴ膜１１４ａが形成される。ＩＣＴ膜１１４ａは、伝導帯付近に浅いトラップ準位をもつ薄膜であることであることが好ましい。例えば、ＩＣＴ膜１１４ａとして、膜厚１ｎｍのＨｆＯ２膜（誘電率は約１５）を用いる。
【００２２】
上記の例では、ＩＦＤ膜１１３ａとＩＣＴ膜１１４ａの合計の物理膜厚は６ｎｍとなるが、ＥＯＴは約２．２ｎｍとなる。従って、このＩＦＤ膜１１３ａとＩＣＴ膜１１４ａにより、直接トンネルの確率を十分に小さくできる物理膜厚と、下部浮遊ゲート１１２ａと上部浮遊ゲート１１５ａとの間の容量結合を十分に大きくできる小さなＥＯＴを両立することができる。
【００２３】
また、本実施形態では、ＩＦＤ膜１１３ａ上にチャージトラップ性のあるＩＣＴ膜１１４ａが設けられている。そのため、制御ゲート１１７ａに消去バイアスが印加された場合、上部浮遊ゲート１１５ａ中の電子が一旦ＩＣＴ膜１１４ａにトラップされ、その後、ＦＮトンネルによってＩＦＤ膜１１３ａを透過し、下部浮遊ゲート１１２ａへ抜け出る。このように、消去バイアスが印加された時に、電子が上部浮遊ゲート１１５ａから下部浮遊ゲート１１２ａへ容易に抜け出ることができるため、消去特性を向上させることができる。
【００２４】
このように、本実施形態によれば、メモリセルトランジスタＭＴの電荷保持特性を確保しつつ、消去特性を向上させることができる。
【００２５】
次に、このような半導体記憶装置の製造方法を図３〜図８に示す工程断面図を用いて説明する。各図における（ａ）、（ｂ）は、それぞれ図２（ａ）、（ｂ）に対応する断面を示している。
【００２６】
まず、図３（ａ）、（ｂ）に示すように、基板１０１上に、トンネル絶縁膜１１１ａ、ｂの材料となる絶縁膜１１１、下部浮遊ゲート１１２ａ及び第１電極層１１２ｂの材料となる電極層１１２、ＩＦＤ膜１１３ａ及び第１電極間絶縁膜１１３ｂの材料となる絶縁膜１１３、ＩＣＴ膜１１４ａ及び第２電極間絶縁膜１１４ｂの材料となる絶縁膜１１４、上部浮遊ゲート１１５ａ及び第２電極層１１５ｂの材料となる電極層１１５を順に形成する。
【００２７】
絶縁膜１１１は、例えば、シリコン酸化膜、シリコン酸窒化膜、又はシリコン窒化膜である。電極層１１２、１１５は、ＴｉＮ等の金属材料である。上述したように、絶縁膜１１３にはＡｌ２Ｏ３膜、絶縁膜１１４にはＨｆＯ２膜を用いることができる。
【００２８】
次に、図４（ａ）、（ｂ）に示すように、電極層１１５上にマスク層（図示せず）を形成し、リソグラフィ及びエッチングによりこのマスク層をビット線ＢＬ方向に沿った複数の帯状にパターニングする。マスク層は例えばシリコン酸化膜である。そして、パターニングしたマスク層を用いて電極層１１５、絶縁膜１１４、１１３、電極層１１２、絶縁膜１１１、及び基板１０１をエッチングして複数の溝Ｔ１を形成する。そして、マスク層を除去し、溝Ｔ１にシリコン酸化膜等の絶縁膜を埋め込み、ＣＭＰ（化学機械研磨）処理で平坦化することで、素子分離領域１３０を形成する。
【００２９】
次に、図５（ａ）、（ｂ）に示すように、電極層１１５及び素子分離領域１３０上に、ＩＰＤ膜１１６ａ及び第３電極間絶縁膜１１６ｂの材料となる絶縁膜１１６を形成する。絶縁膜１１６は、例えば、シリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３膜、ＨｆＯｘ膜、ＴａＯｘ膜、又はＬａ２Ｏｘ膜である。
【００３０】
そして、選択トランジスタＳＴが設けられる領域において、リソグラフィ及びエッチング（例えばＲＩＥ）により絶縁膜１１６、電極層１１５、絶縁膜１１４及び１１３を除去して溝Ｔ２を形成する。このとき、電極層１１２が一部除去されてもよい。溝Ｔ２は、選択トランジスタＳＴの第１電極間絶縁膜１１３ｂ、第２電極間絶縁膜１１４ｂ、及び第３電極間絶縁膜１１６ｂに設けられる開口部に対応する。
【００３１】
次に、図６（ａ）、（ｂ）に示すように、絶縁膜１１６上に、制御ゲート１１７ａ及び第３電極層１１７ｂの材料となる電極層１１７を形成する。溝Ｔ２は電極層１１７により埋め込まれる。電極層１１７は、ポリシリコン、ホウ素やリンがドープされたポリシリコン、又はＴｉＮ、ＴａＮ、Ｗ、Ｎｉ、Ｃｏなどのメタル及びそれらのシリサイドからなる。
【００３２】
次に、図７（ａ）、（ｂ）に示すように、電極層１１７上にマスク層（図示せず）を形成し、リソグラフィ及びエッチングによりこのマスク層をワード線ＷＬ方向に沿った複数の帯状にパターニングする。そして、パターニングしたマスク層を用いて電極層１１７、絶縁膜１１６、電極層１１５、絶縁膜１１４、絶縁膜１１３、電極層１１２及び絶縁膜１１１をエッチングして複数の溝Ｔ３を形成する。
【００３３】
次に、図８（ａ）、（ｂ）に示すように、基板１０１に不純物拡散層１３１を形成する。そして、基板１０１上に、溝Ｔ３を埋め込むように層間絶縁膜１４０を形成する。その後、コンタクトプラグ、ビアプラグ、配線層等を形成する。
【００３４】
これにより、トンネル絶縁膜１１１ａ、下部浮遊ゲート１１２ａ、ＩＦＤ膜１１３ａ、ＩＣＴ膜１１４ａ、上部浮遊ゲート１１５ａ、ＩＰＤ膜１１６ａ、及び制御ゲート１１７ａが積層された、電荷保持特性を確保しつつ、消去特性を向上させたメモリセルトランジスタＭＴが形成される。
【００３５】
（第２の実施形態）上記第１の実施形態では、ＩＣＴ膜１１４ａをＩＦＤ膜１１３ａ上に形成していたが、図９（ａ）、（ｂ）に示すように、ＩＣＴ膜１１４ａをＩＦＤ膜１１３ａの下、すなわち、下部浮遊ゲート１１２ａとＩＦＤ膜１１３ａとの間に設けるようにしてもよい。
【００３６】
このような構成では、制御ゲート１１７ａに書き込み時の高い正電圧が印加されると、下部浮遊ゲート１１２ａ中の電子が一旦ＩＣＴ膜１１４ａにトラップされ、その後、ＦＮトンネルによってＩＦＤ膜１１３ａを透過し、上部浮遊ゲート１１５ａへ移動する。このように、書き込みバイアスが印加された時に、ＩＣＴ膜１１４ａがトンネル効果をアシストしてトンネル電流が増大し、書き込み速度が向上する。
【００３７】
このように、ＩＦＤ膜１１３ａの下にＩＣＴ膜１１４ａを設けることで、メモリセルトランジスタＭＴの電荷保持特性を確保しつつ、書き込み特性を向上させることができる。
【００３８】
（第３の実施形態）図１０（ａ）、（ｂ）に示すように、ＩＦＤ膜１１３ａの上下にＩＣＴ膜を設けてもよい。すなわち、下部浮遊ゲート１１２ａとＩＦＤ膜１１３ａとの間にＩＣＴ膜１１４ａ＿１を設け、上部浮遊ゲート１１５ａとＩＦＤ膜１１３ａとの間にＩＣＴ膜１１４ａ＿２を設けるようにしてもよい。
【００３９】
このような構成では、制御ゲート１１７ａに消去バイアスが印加されると、上部浮遊ゲート１１５ａ中の電子が一旦ＩＣＴ膜１１４ａ＿２にトラップされ、その後、ＦＮトンネルによってＩＦＤ膜１１３ａを透過し、下部浮遊ゲート１１２ａへ抜け出る。このように、消去バイアスが印加された時に、電子が上部浮遊ゲート１１５ａから下部浮遊ゲート１１２ａへ容易に抜け出ることができるため、消去特性を向上させることができる。
【００４０】
また、書き込み動作時は、ＩＣＴ膜１１４ａ＿２がトンネル効果をアシストしてトンネル電流が増大し、書き込み速度が向上する。
【００４１】
従って、本実施形態によれば、メモリセルトランジスタＭＴの電荷保持特性を確保しつつ、消去特性及び書き込み特性を向上させることができる。
【００４２】
上記第１〜第３の実施形態では、ＩＦＤ膜１１３ａにＡｌ２Ｏ３膜を用いる例について説明したが、少なくともＳｉＯ２膜より誘電率の高い絶縁膜でトラップ準位密度が十分に小さく、電界リークが小さなものであれば任意の材料を用いることができる。また、ＩＦＤ膜１１３ａは、高誘電体で電界リークが少ない（トラップ密度が低い）ことが満たされれば、複数の材料が積層されたものであってもよい。
【００４３】
上記第１〜第３の実施形態では、ＩＣＴ膜１１４ａにＨｆＯ２膜を用いる例について説明したが、浅いトラップ準位を有する絶縁膜であれば、任意の絶縁膜を用いることができる。
【００４４】
また、ＩＦＤ膜１１３ａとしてのＡｌ２Ｏ３膜上にＩＣＴ膜１１４ａとしてのＨｆＯ２膜を積層する場合、熱工程によっては、Ｈｆ原子、Ａｌ原子、Ｏ原子等が拡散し得る。そのため、Ａｌ２Ｏ３膜とＨｆＯ２膜との間に拡散防止膜を設けてもよい。拡散防止膜には、例えば、膜厚１ｎｍのＳｉＮ膜を用いることができる。拡散防止膜は、トラップ準位密度の小さい膜であることが好ましい。
【００４５】
また、上記第１〜第３の実施形態では、ＩＦＤ膜１１３ａとＩＣＴ膜１１４ａに異なる材料を用いているが、例えば、ＩＦＤ膜１１３ａとなるＡｌ２Ｏ３膜の成膜後に、ラジカル窒化によりＡｌ２Ｏ３膜表面に多量の窒素原子を導入し、Ａｌ２Ｏ３膜の表面領域にトラップ性のある膜を形成してもよい。
【００４６】
また、メモリセルトランジスタＭＴの電荷保持特性を考慮して適切な仕事関数を満たすように下部浮遊ゲート１１２ａ、上部浮遊ゲート１１５ａの金属材を選定することができる。上記実施形態では、熱的耐性や加工の容易性を考慮し、ＴｉＮ膜を用いる例について説明したが、単体金属や合金や金属酸化膜など導電性のある物質であれば任意の材料を用いることができる。
【００４７】
また、上記実施形態では、図２、図９、図１０に示すように、選択トランジスタＳＴにおいて第３電極層１１７ｂが第２電極層１１５ｂ及び第１電極層１１２ｂと接続していたが、第１電極層１１２ｂには接続しないようにしてもよい。この場合、図５（ａ）に示す工程において、絶縁膜１１６を除去し、電極層１１５を露出するように溝Ｔ２を形成する。
【００４８】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００４９】
１０１  半導体基板
１１１ａ、１１１ｂ  トンネル絶縁膜
１１２ａ  下部浮遊ゲート
１１２ｂ  第１電極層
１１３ａ  ＩＦＤ膜
１１３ｂ  第１電極間絶縁膜
１１４ａ  ＩＣＴ膜
１１４ｂ  第２電極間絶縁膜
１１５ａ  上部浮遊ゲート
１１６ｂ  第２電極層
１１６ａ  ＩＰＤ膜
１１６ｂ  第２電極間絶縁膜
１１７ａ  制御ゲート
１１７ｂ  第３電極層
１３０  素子分離領域
１３１  不純物拡散層
１４０  層間絶縁膜  
【図１】
2014063883.tif 000003
【図２】
2014063883.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014063883.tif 000009
【図８】
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【図９】
2014063883.tif 000011
【図１０】
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