(57)【要約】      （修正有）【課題】生産効率の低下を抑制しつつ、半導体層のテーパー部分に起因する寄生トランジスタの発生を抑制することが可能なＣＭＯＳ回路の薄膜トランジスタを提供する。【解決手段】第１のチャネル領域が形成される第１の半導体層を有する第１の薄膜トランジスタと、第２のチャネル領域が形成される第２の半導体層を有する第２の薄膜トランジスタとがＣＭＯＳ回路を形成する薄膜トランジスタであって、第１の半導体層の幅方向の辺縁部に沿って形成されると共に、第１の半導体層の幅方向に第１のチャネル領域を介して対向配置される第１領域を有し、第１領域は第１のチャネル領域の単位面積当たりのイオン個数よりも多いイオン個数の第１の不純物イオンが注入されてなり、第２のチャネル領域は、第１の不純物イオンと第２の不純物イオンとが共に注入され、第２の不純物イオンが第１の不純物イオンよりも単位面積当たりのイオン個数が多く注入されてなる。【選択図】図２
2014212275.tif 000002
【特許請求の範囲】
【請求項１】
第１の不純物イオンが注入され第１のチャネル領域が形成される島状の第１の半導体層を有する第１の薄膜トランジスタと、少なくとも第２の不純物イオンが注入され第２のチャネル領域が形成される島状の第２の半導体層を有する第２の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとが直列接続され、ＣＭＯＳ構成の回路を形成する薄膜トランジスタであって、
少なくとも前記第１の半導体層の幅方向の辺端部はテーパー状に形成されており、
前記第１の半導体層は、当該第１の半導体層の幅方向の辺縁部に沿って形成されると共に、前記第１の半導体層の幅方向に前記第１のチャネル領域を介して対向配置される第１領域を有し、前記第１領域は前記第１のチャネル領域の単位面積当たりのイオン個数よりも多いイオン個数の前記第１の不純物イオンが注入されてなり、
前記第２のチャネル領域は、前記第１の不純物イオンと前記第２の不純物イオンとが共に注入されてなると共に、前記第２の不純物イオンが前記第１の不純物イオンよりも単位面積当たりのイオン個数が多く注入されてなることを特徴とする薄膜トランジスタ。
【請求項２】
（実施形態１に対応する構成）
前記第２の半導体層における前記第１の不純物イオンの単位面積当たりのイオン個数は、前記第１のチャネル領域における前記第１の不純物イオンの単位面積当たりのイオン個数と略同数であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
（実施形態２に対応する構成）
前記第２の半導体層における前記第１の不純物イオンの単位面積当たりのイオン個数は、前記第１領域における前記第１の不純物イオンの単位面積当たりのイオン個数と略同数であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
（実施形態２に対応する構成）
前記第１の半導体層の前記第１のチャネル領域と前記第１領域との間に段差が形成されていることを特徴とする請求項１又は３に記載の薄膜トランジスタ。
【請求項５】
前記第１の半導体層幅は、前記第２の半導体層幅と略同幅、又は前記第２の半導体層幅よりも大きいことを特徴とする請求項１乃至４の内の何れかに記載の薄膜トランジスタ。
【請求項６】
前記第１領域は、前記第１の半導体層の辺端部に形成されるテーパー状の領域と共に、前記第１のチャネル領域に隣接される平坦部分を含むことを特徴とする請求項１乃至５の内の何れかに記載の薄膜トランジスタ。
【請求項７】
前記第１の半導体層及び前記第２の半導体層は、低温ポリシリコン薄膜又は微結晶シリコン薄膜からなることを特徴とする請求項１乃至６の内の何れかに記載の薄膜トランジスタ。
【請求項８】
Ｘ方向に延在しＹ方向に並設され走査信号が入力される走査信号線と、Ｙ方向に延在しＸ方向に並設され映像信号が入力される映像信号線と、前記走査信号線と前記映像信号線との交点の近傍に配置され、前記走査信号に同期して前記映像信号の読み込みを制御するスイッチング用の薄膜トランジスタと、前記走査信号又は／及び前記映像信号を生成する駆動回路とが形成される第１基板を備える表示装置であって、
少なくとも前記駆動回路は、請求項１乃至７に記載の第１の薄膜トランジスタと第２の薄膜トランジスタとが直列接続されてなるＣＭＯＳ構成の回路で形成されることを特徴とする表示装置。
【請求項９】
前記スイッチング用の薄膜トランジスタは、前記第１の薄膜トランジスタからなることを特徴とする請求項８に記載の表示装置。
【請求項１０】
（実施形態１に対応する製造方法）
第１のチャネル領域が形成される第１の薄膜トランジスタと、第２のチャネル領域が形成される第２の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとが直列接続され、ＣＭＯＳ構造の回路を形成する薄膜トランジスタの製造方法であって、
前記絶縁基板の表面に、島状の第１の半導体層と島状の第２の半導体層とを形成する工程と、
表面が露出される前記第１の半導体層と前記第２の半導体層とに第１の不純物イオンを注入する工程と、
前記第１の半導体層の幅方向の辺縁部に沿って当該第１の半導体層の表面が露出され、前記第１の半導体層の幅方向に前記第１のチャネル領域を介して対向配置されると共に、前記第２の半導体層を覆う第１のレジスト膜を形成し、前記第１のレジスト膜をマスクとして前記第１の半導体層の幅方向の辺縁部に前記第１の不純物を注入する工程と、
前記第１の半導体層を覆うと共に、前記第２の半導体層の表面が露出される第２のレジスト膜を形成し、前記第２のレジスト膜をマスクとして前記第２の半導体層に注入された前記第１の不純物イオンよりも単位面積当たりのイオン個数が多くなるように、当該第２の半導体層に第２の不純物イオンを注入する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
前記第２の半導体層における前記第１の不純物イオンの単位面積当たりのイオン個数は、前記第１のチャネル領域における前記第１の不純物イオンの単位面積当たりのイオン個数と略同数であることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
（実施形態２に対応する製造方法）
第１のチャネル領域が形成される第１の薄膜トランジスタと、第２のチャネル領域が形成される第２の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとが直列接続され、ＣＭＯＳ構造の回路を形成する薄膜トランジスタの製造方法であって、
前記絶縁基板の表面に、島状の第１の半導体層と島状の第２の半導体層とを形成する工程と、
表面が露出される前記第１の半導体層と前記第２の半導体層とに第１の不純物イオンを注入する工程と、
前記第１の半導体層の形状に沿い、その表面を覆う第３のレジスト膜を形成し、前記第３のレジスト膜をマスクとして前記第２の半導体層に第２の不純物イオンを注入する工程と、
前記第３のレジスト膜の幅方向の辺縁部をアッシングし当該第３のレジスト膜の幅を後退させ、前記第１の半導体層の幅方向の辺縁部が露出される第４のレジスト膜を形成し、前記第４のレジスト膜をマスクとして、前記第１の半導体層の辺縁部及び前記第２の半導体層に前記第１の不純物イオンを注入する工程と、を有し、
前記第２の半導体層に注入された前記第１の不純物イオンよりも前記第２の不純物イオンの単位面積当たりのイオン個数が多いことを特徴とする薄膜トランジスタの製造方法。
【請求項１３】
前記第２の半導体層における前記第１の不純物イオンの単位面積当たりのイオン個数は、前記第１の半導体層の幅方向の辺縁部における前記第１の不純物イオンの単位面積当たりのイオン個数と略同数であることを特徴とする請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記第１の半導体層及び前記第２の半導体層を加熱し、低温ポリシリコン薄膜又は微結晶シリコン薄膜を形成する工程を有することを特徴とする請求項１０乃至１３の内の何れかに記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法並びそれを用いた表示装置に係わり、特に、ｐ型薄膜トランジスタとｎ型薄膜トランジスタとが同一絶縁基板上に形成される場合の薄膜トランジスタに生じる寄生トランジスタ（サイドＭＯＳ）を抑制する技術に関する。
【背景技術】
【０００２】
従来の液晶表示装置は、表示領域内にマトリクス状に配置される各画素にスイッチング用の薄膜トランジスタが形成され、各薄膜トランジスタのゲート電極には走査信号線（ゲート線）が接続され、ドレイン電極には映像信号線（ドレイン線）が接続され、画素電極にはソース電極が接続される構成となっている。また、表示領域の外側の領域には、外部システムからの表示制御信号に基づいて、走査信号を生成する走査信号生成回路や映像信号を生成する映像信号生成回路等の駆動回路が搭載され、該駆動回路から出力される走査信号及び映像信号に基づいて、各薄膜トランジスタが制御される構成となっている。このような構成からなる従来の液晶表示装置においては、各画素に配置される薄膜トランジスタはｎ型の薄膜トランジスタで構成されると共に、走査信号生成回路や映像信号生成回路等の駆動回路はシリコン基板上に形成したｎ型トランジスタ及びｐ型トランジスタを組み合わせたＣＭＯＳ回路で構成されていた。
【０００３】
近年の薄膜トランジスタの製造技術の進展に伴って、従来ではアモルファスシリコンで形成されていた半導体層をポリシリコン（低温ポリシリコン：ＬＴＰＳ（Low Temperature Poly-silicon））で形成することが可能となっている。特に、液晶表示装置においては、表示領域の外側領域（いわゆる額縁領域）に、低温ポリシリコンで形成された薄膜トランジスタを用いてＣＭＯＳ構成の駆動回路が形成されている。
【０００４】
一方、半導体層をポリシリコンで形成した従来のトップゲート型の薄膜トランジスタ（以下、ポリシリコン薄膜トランジスタと記す）では、絶縁基板の表面に平坦に形成される半導体層の内で、幅方向の辺端部のみがテーパー状に形成されていた。このため、半導体層の平坦部分に比較してテーパー部分では半導体層の膜厚が薄い構成となり、半導体層の平坦部分にチャネル領域が形成される本来の薄膜トランジスタの端部に、テーパー部分をチャネル領域とする薄膜トランジスタ（寄生トランジスタ）が並設接続される構成となっていた。特に、寄生トランジスタは本来の薄膜トランジスタよりも閾値電圧が低くなってしまうので、図８に示すドレイン電流−ゲート電圧曲線（Ｉｄ−Ｖｇ曲線）Ｇ１の非飽和領域において、ハンプと称されるゲート電圧の増加にドレイン電流の増加が比例しない領域（図中に丸印ｂ１で示す）が形成されてしまうという問題があった。
【０００５】
この問題を解決する技術として、例えば、特許文献１に記載の薄膜トランジスタがあった。この特許文献１に記載の技術では、半導体層に注入する不純物の濃度であるドーパント濃度が半導体層の上部から下部に向かう方向に、漸次もしくは段階的に増加する構造とすることにより、寄生トランジスタの発生を抑制する構成となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３４３９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に示す方法では、単一のイオン打ち込みで不純物の注入を行う場合、平坦部分とテーパー部分との不純物濃度を共に制御することは非常に困難であるという問題があった。
【０００８】
一方、ｎ型の薄膜トランジスタのみを用いた回路構成においては、半導体層であるポリシリコン層を形成するための加工直後に、寄生トランジスタ部分のみにイオン打ち込みを行い、テーパー部分の不純物濃度を調整することがあった。しかしながら、この方法では、ＣＭＯＳ構成の回路を形成する場合等のように、同一の絶縁基板上にｎ型薄膜トランジスタとｐ型薄膜トランジスタとが形成される場合には、複数回のイオン打ち込みをｎ型薄膜トランジスタとｐ型薄膜トランジスタのそれぞれの寄生トランジスタのみに対して行う必要が生じる。このために、薄膜トランジスタを形成するための工程が大幅に増加してしまい、生産効率が大幅に低下してしまうという問題があった。
【０００９】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、同一の絶縁基板上にｎ型薄膜トランジスタ及びｐ型薄膜トランジスタを形成しＣＭＯＳ回路を構成する場合であっても、生産効率の低下を抑制しつつ、半導体層のテーパー部分に起因する寄生トランジスタの発生を抑制することが可能な技術を提供することにある。
【課題を解決するための手段】
【００１０】
（１）前記課題を解決すべく、本願発明の薄膜トランジスタは、第１の不純物イオンが注入され第１のチャネル領域が形成される島状の第１の半導体層を有する第１の薄膜トランジスタと、少なくとも第２の不純物イオンが注入され第２のチャネル領域が形成される島状の第２の半導体層を有する第２の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとが直列接続され、ＣＭＯＳ構成の回路を形成する薄膜トランジスタであって、
少なくとも前記第１の半導体層の幅方向の辺端部はテーパー状に形成されており、
前記第１の半導体層は、当該第１の半導体層の幅方向の辺縁部に沿って形成されると共に、前記第１の半導体層の幅方向に前記第１のチャネル領域を介して対向配置される第１領域を有し、前記第１領域は前記第１のチャネル領域の単位面積当たりのイオン個数よりも多いイオン個数の前記第１の不純物イオンが注入されてなり、
前記第２のチャネル領域は、前記第１の不純物イオンと前記第２の不純物イオンとが共に注入されてなると共に、前記第２の不純物イオンが前記第１の不純物イオンよりも単位面積当たりのイオン個数が多く注入されてなる薄膜トランジスタである。
【００１１】
（２）前記課題を解決すべく、本発明の表示装置は、Ｘ方向に延在しＹ方向に並設され走査信号が入力される走査信号線と、Ｙ方向に延在しＸ方向に並設され映像信号が入力される映像信号線と、前記走査信号線と前記映像信号線との交点の近傍に配置され、前記走査信号に同期して前記映像信号の読み込みを制御するスイッチング用の薄膜トランジスタと、前記走査信号又は／及び前記映像信号を生成する駆動回路とが形成される第１基板を備える表示装置であって、
少なくとも前記駆動回路は、前述する（１）に記載の第１の薄膜トランジスタと第２の薄膜トランジスタとが直列接続されてなるＣＭＯＳ構成の回路で形成される表示装置である。
【００１２】
（３）前記課題を解決すべく、本発明の薄膜トランジスタの製造方法は、第１のチャネル領域が形成される第１の薄膜トランジスタと、第２のチャネル領域が形成される第２の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとが直列接続され、ＣＭＯＳ構造の回路を形成する薄膜トランジスタの製造方法であって、
前記絶縁基板の表面に、島状の第１の半導体層と島状の第２の半導体層とを形成する工程と、
表面が露出される前記第１の半導体層と前記第２の半導体層とに第１の不純物イオンを注入する工程と、
前記第１の半導体層の幅方向の辺縁部に沿って当該第１の半導体層の表面が露出され、前記第１の半導体層の幅方向に前記第１のチャネル領域を介して対向配置されると共に、前記第２の半導体層を覆う第１のレジスト膜を形成し、前記第１のレジスト膜をマスクとして前記第１の半導体層の幅方向の辺縁部に前記第１の不純物を注入する工程と、
前記第１の半導体層を覆うと共に、前記第２の半導体層の表面が露出される第２のレジスト膜を形成し、前記第２のレジスト膜をマスクとして前記第２の半導体層に注入された前記第１の不純物イオンよりも単位面積当たりのイオン個数が多くなるように、当該第２の半導体層に第２の不純物イオンを注入する工程と、を有する薄膜トランジスタの製造方法である。
【００１３】
（４）前記課題を解決すべく、本発明の薄膜トランジスタの製造方法は、第１のチャネル領域が形成される第１の薄膜トランジスタと、第２のチャネル領域が形成される第２の薄膜トランジスタとが同一の絶縁基板上に形成され、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとが直列接続され、ＣＭＯＳ構造の回路を形成する薄膜トランジスタの製造方法であって、
前記絶縁基板の表面に、島状の第１の半導体層と島状の第２の半導体層とを形成する工程と、
表面が露出される前記第１の半導体層と前記第２の半導体層とに第１の不純物イオンを注入する工程と、
前記第１の半導体層の形状に沿い、その表面を覆う第３のレジスト膜を形成し、前記第３のレジスト膜をマスクとして前記第２の半導体層に第２の不純物イオンを注入する工程と、
前記第３のレジスト膜の幅方向の辺縁部をアッシングし当該第３のレジスト膜の幅を後退させ、前記第１の半導体層の幅方向の辺縁部が露出される第４のレジスト膜を形成し、前記第４のレジスト膜をマスクとして、前記第１の半導体層の辺縁部及び前記第２の半導体層に前記第１の不純物イオンを注入する工程と、を有し、
前記第２の半導体層に注入された前記第１の不純物イオンよりも前記第２の不純物イオンの単位面積当たりのイオン個数が多い薄膜トランジスタの製造方法である。
【発明の効果】
【００１４】
本発明によれば、同一の絶縁基板上にｎ型及びｐ型の各薄膜トランジスタにおいて、半導体層のテーパー部分に起因する寄生トランジスタの発生を抑制することができる。
【００１５】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態１の薄膜トランジスタの概略構成を説明するための図である。
【図２】本発明の実施形態１の薄膜トランジスタの半導体層を形成する際のホトレジスト膜の上面図である。
【図３】本発明の実施形態１の薄膜トランジスタの半導体層の形成工程を説明するための図である。
【図４】本発明の実施形態２の薄膜トランジスタの半導体層を形成する際のホトレジスト膜の上面図である。
【図５】本発明の実施形態２の薄膜トランジスタの半導体層を形成する際のホトレジスト膜の上面図である。
【図６】本発明の実施形態２の薄膜トランジスタの半導体層の形成工程を説明するための図である。
【図７】本発明の実施形態３の表示装置の概略構成を説明するための図である。
【図８】従来の薄膜トランジスタにおけるドレイン電流−ゲート電圧曲線である。
【発明を実施するための形態】
【００１７】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１８】
〈実施形態１〉
図１は本発明の実施形態１の薄膜トランジスタの概略構成を説明するための図であり、特に、図１（ａ）は実施形態１の薄膜トランジスタの上面図、図１（ｂ）は図１（ａ）に示すＡ−Ａ’線での断面図であり、以下、図１（ａ）（ｂ）に基づいて、実施形態１の薄膜トランジスタの概略構成を説明する。なお、ｎ型薄膜トランジスタ（ｎＭＯＳ）とｐ型薄膜トランジスタ（ｐＭＯＳ）の構造は、チャネル長及びチャネル幅並びに半導体層に注入（イオン注入，イオン打ち込み）される不純物を除く他の構成は同じ構成となる。従って、図１において、ｎ型薄膜トランジスタについて説明する。また、図１（ａ）（ｂ）に示す薄膜トランジスタにおいては、半導体層の下層側に配置・形成される周知の絶縁基板や絶縁膜（下地層）及びゲート電極層の上層に形成される絶縁膜（保護層）については、省略する。また、実施形態１の薄膜トランジスタにおいては、半導体層ＰＳがポリシリコンで形成される場合について説明するが、例えば、周知の微結晶シリコン等で形成される場合にも適用可能である。
【００１９】
ただし、以下に説明する実施形態１の薄膜トランジスタでは、本願発明が適用されない場合でのｎ型薄膜トランジスタとｐ型薄膜トランジスタとを組み合わせて形成したＣＭＯＳ構成において、ｎ型薄膜トランジスタの側に寄生トランジスタによるハンプが生じ、該ｎ型薄膜トランジスタに生じる寄生トランジスタ（サイドＭＯＳとも称する）を抑制する場合について説明するが、これに限定されることはない。例えば、本願発明を適用しない場合でのＣＭＯＳ構成において、ｐ型薄膜トランジスタの側に寄生トランジスタによるハンプが生じる場合には、ｐ型薄膜トランジスタの側に本願発明を適用することにより、後述するｎ型薄膜トランジスタと同様の効果を得ることができる。
【００２０】
図１（ａ）に示すように、実施形態１の薄膜トランジスタは、図示しない絶縁基板の上面にＹ方向に延在する島状のポリシリコン（低温ポリシリコン：ＬＴＰＳ）からなる半導体層ＰＳが形成され、該半導体層ＰＳの上層にＸ方向に延在するゲート電極層ＧＴが形成され、平面的に見て、半導体層ＰＳとゲート電極層ＧＴが交差する構成となっている。このとき、図１（ｂ）に示すように、半導体層ＰＳと共に絶縁基板の上面をも覆うようにして絶縁層（ゲート絶縁膜）ＧＩが形成されている。また、半導体層ＰＳとゲート電極層ＧＴとが交差する領域においては、ゲート絶縁膜ＧＩを介して半導体層ＰＳの上方でゲート電極層ＧＴが重畳するトップゲート型の薄膜トランジスタの構成となっている。このゲート電極層ＧＴが重畳する領域部分が半導体層ＰＳのチャネル領域となり、平面的に見て、チャネル領域を介して対向する図１（ａ）中の上側領域（一方の領域）がソース領域、図中下側領域（他方の領域）がドレイン領域となる。また、図１（ｂ）に示すように、ゲート電極層ＧＴと交差することとなる半導体層ＰＳの辺端部（半導体層ＰＳの幅方向の辺端部）であり、図中に点線の丸印ａ２で示す部分はテーパー状に形成されており、該テーパー状の辺端部に挟まれる平坦な部分であり、図中に点線の丸印ａ１で示す領域にチャネル領域が形成される構成となっている。ただし、実施形態１の薄膜トランジスタは、半導体層ＰＳの辺縁部が逆テーパー状の形成される構成にも適用可能である。また、薄膜トランジスタの場合、Ｙ方向にチャネル領域を挟むようにして形成される２つの領域は対称な構成となるので、本願明細書中では、便宜上、図１（ａ）中の上側領域をソース領域、下側領域をドレイン領域とする。
【００２１】
また、実施形態１の薄膜トランジスタでは、半導体層ＰＳに形成されるソース領域のゲート電極層ＧＴ（すなわち、チャネル領域）から遠い側の端部は金属薄膜からなるソース線ＳＬと重畳するように形成され、この重畳領域でソース領域とソース線ＳＬが電気的に接続される。同様にして、ドレイン領域の端部は金属薄膜からなるドレイン線ＤＬと重畳するように形成され、この重畳領域でドレイン領域とドレイン線ＤＬが電気的に接続される。また、例えば、ゲート電極層ＧＴが透明導電膜で形成され、ゲート線ＧＬが金属薄膜で形成される場合等のように、異なる導電膜材料で形成される場合には、前述と同様に、ゲート絶縁膜ＧＩの上面に形成されるゲート電極層ＧＴの端部の内で、図１（ａ）中の右側端部は、金属薄膜からなるゲート線ＧＬと重畳するように形成され、この重畳領域でゲート電極層ＧＴとゲート線ＧＬが電気的に接続される構成となっている。なお、ゲート電極層ＧＴとゲート線ＧＬを一体で形成する場合には、ゲート電極層ＧＴとゲート線ＧＬを同一の工程で形成する。また、ドレイン線ＤＬ及びソース線ＳＬは半導体層ＰＳと同様にゲート絶縁膜ＧＩの下層に形成される構成に限定されることはなく、例えば、図示しない保護膜の上層やさらに絶縁膜を形成しその上面に形成される構成であってもよい。この場合にはドレイン線ＤＬ及びソース線ＳＬと半導体層ＰＳが重畳される領域に周知の貫通孔（コンタクトホール）を形成し、該貫通孔を介してドレイン線ＤＬ及びソース線ＳＬと半導体層ＰＳが電気的に接続される構成となる。
【００２２】
図２は本発明の実施形態１の薄膜トランジスタの半導体層を形成する際のホトレジスト膜の上面図、図３に本発明の実施形態１の薄膜トランジスタの半導体層の形成工程を説明するための図である。以下、図２及び図３に基づいて、実施形態１の薄膜トランジスタの構成及びその形成方法について詳細に説明する。ただし、図２（ａ）は実施形態１の薄膜トランジスタの半導体層にチャネル領域を形成する際のホトレジスト膜の上面図であり、図２（ｂ）は図２（ａ）に示すＢ−Ｂ’線及びＣ−Ｃ’線での断面図である。また、図２及び図３において、図中左側に示す半導体層ＰＳがｎ型薄膜トランジスタの半導体層ＰＳＮであり、図中右側に示す半導体層ＰＳがｐ型薄膜トランジスタの半導体層ＰＳＰである。さらには、図２及び図３においては、説明を簡単にするために、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタがそれぞれ１つの場合について説明する。
【００２３】
図２（ｂ）に示すように、実施形態１のｎ型薄膜トランジスタ（第１の薄膜トランジスタ）においては、半導体層（第１の半導体層）ＰＳＮの幅方向の辺縁部がチャネル領域（第１のチャネル領域）ＣＨとなる中央部分よりも濃度（不純物濃度）が高く形成され、ｐ型不純物（ｐ型イオン，第１の不純物イオン）の濃度が高い高濃度領域（第１領域）Ｐ＋が形成されている。すなわち、半導体層ＰＳＮと交差して配置されるゲート電極層ＧＴの伸延方向に対向する半導体層ＰＳＮの辺縁部が、チャネル領域ＣＨよりもｐ型不純物の濃度が高い高濃度領域Ｐ＋となる。その結果、実施形態１のｎ型薄膜トランジスタの構成では、半導体層ＰＳＮの辺端部のテーパー状部分を含むようにして、ｐ型不純物の濃度が高いすなわち単位面積当たりのｐ型イオン個数が多い高濃度領域Ｐ＋が形成される構成となる。この構成により、実施形態１のｎ型薄膜トランジスタでは、チャネル領域ＣＨが形成される半導体層ＰＳＮの平坦な部分よりも膜厚の薄いテーパー状部分にサイドＭＯＳ（寄生トランジスタ）が形成される場合であっても、このサイドＭＯＳの閾値電圧Ｖｔｈがチャネル領域ＣＨに形成される本来のｎ型薄膜トランジスタの閾値電圧Ｖｔｈよりも十分大きく形成されることとなる。その結果、本来の薄膜トランジスタよりもサイドＭＯＳの閾値電圧が低くなってしまうために生じるハンプを防止できる。
【００２４】
この実施形態１のｎ型薄膜トランジスタの半導体層ＰＳＮの構成は、チャネル領域ＣＨを形成するための不純物濃度（イオン濃度）に対応したｐ型不純物の注入を半導体層ＰＳＮに行った後に、図２（ａ）に示すように、半導体層ＰＳＮの辺縁部を含む領域に開口部ＯＰが形成されるホトレジスト膜（第１のレジスト膜）ＰＭ１を形成した後に、再度、ｐ型不純物を注入することにより形成される。このとき、図２（ａ）に示すように、ｐ型薄膜トランジスタ（第２の薄膜トランジスタ）の半導体層ＰＳＰはホトレジスト膜ＰＭ１に覆われているので、ｐ型不純物の注入は行われないこととなる。特に、実施形態１の構成においては、ｐ型薄膜トランジスタにおいては、従来の薄膜トランジスタと同様に、ｎ型不純物（ｎ型イオン，第２の不純物イオン）が注入された半導体層（第２の半導体層）ＰＳＰの幅がｐ型薄膜トランジスタのチャネル領域（第２のチャネル領域）の幅（チャネル幅）Ｗ２となる。通常、ｎ型薄膜トランジスタはｐ型薄膜トランジスタよりも移動度が大きいので、ＣＭＯＳ構成をとる場合、ｐ型薄膜トランジスタの半導体層ＰＳＰの幅Ｗ２がｎ型薄膜トランジスタの半導体層ＰＳＮの幅Ｗ１よりも大きく形成されることとなる。しかしながら、実施形態１の構成では、ｎ型薄膜トランジスタの半導体層ＰＳＮの幅方向の辺縁部をチャネル領域ＣＨとして用いない構成となる。従って、半導体層ＰＳＮの幅Ｗ１と半導体層ＰＳＰの幅Ｗ２とが同等の幅、又は半導体層ＰＳＮの幅Ｗ１が半導体層ＰＳＰの幅Ｗ２よりも大きく形成されることが好ましい。
【００２５】
次に、図３に基づいて、実施形態１の薄膜トランジスタの製造方法を説明する。ただし、以下の半導体層ＰＳＮ，ＰＳＰの形成工程を除く他の工程は、従来と同様の工程となるので、半導体層ＰＳＮ，ＰＳＰの形成工程について、詳細に説明する。また、不純物の注入方法やホトレジスト膜の形成は周知のホトリソグラフィ技術により形成するので、その詳細な説明も省略する。
【００２６】
ａ）ポリシリコン半導体層の形成工程（図３（ａ））
まず、図示しない絶縁基板上に周知のアモルファスシリコン薄膜層を形成した後に、レーザー照射等の周知の加熱処理を行うことにより、所定領域（島状の半導体層領域）のアモルファスシリコンをポリシリコン化してポリシリコン薄膜層を形成する。次に、周知のエッチングマスクを絶縁基板の表面に形成した後に、エッチング処理によりアモルファスシリコン薄膜層をエッチングし、エッチングマスクを除去する。これにより、図３（ａ）に示すように、ｎ型薄膜トランジスタ（ｎＭＯＳ）の半導体層となる島状のポリシリコンの半導体層ＰＳＮと、ｐ型薄膜トランジスタ（ｐＭＯＳ）の半導体層となる島状のポリシリコンの半導体層ＰＳＰが形成される。
【００２７】
このとき、実施形態１の薄膜トランジスタの製造方法は、従来の構造のｎ型薄膜トランジスタとｐ型薄膜トランジスタとからなるＣＭＯＳトランジスタ特性において、ｎ型薄膜トランジスタに生じるハンプを防止する構成となる。従って、当該工程で形成されるｎ型薄膜トランジスタの半導体層ＰＳＮの幅方向の大きさは、少なくともｎ型薄膜トランジスタに要望されるチャネル幅Ｗに加えて、端部のテーパー状部分のＸ方向幅、及び後述するホトレジスト膜ＰＭ１に形成される一対の開口部ＯＰの形成精度を加算した幅で形成されることとなる。
【００２８】
ｂ）第１のｐ型イオンの注入工程（図３（ｂ））
次に、図中に矢印で示すように、絶縁基板の上方すなわち半導体層ＰＳＮ，ＰＳＰの上方から周知のＢ（ボロン）等のｐ型不純物（ｐ型イオン）を打ち込むことにより、ｎ型薄膜トランジスタの半導体層ＰＳＮ及びｐ型薄膜トランジスタの半導体層ＰＳＰにそれぞれｐ型イオンを注入する。
【００２９】
ｃ）第２のｐ型イオンの注入工程（図３（ｃ））
絶縁基板の表面にｎ型薄膜トランジスタの半導体層ＰＳＮの幅方向の辺縁部を除く領域を覆うホトレジスト膜ＰＭ１、すなわちｐ型薄膜トランジスタの半導体層ＰＳＰの形成領域及びｎ型薄膜トランジスタの半導体層ＰＳＮのチャネル領域を覆うホトレジスト膜（図２（ａ）に示すホトレジスト膜）ＰＭ１を形成する。
【００３０】
この後に、図中に矢印で示すように、絶縁基板の上方すなわちホトレジスト膜ＰＭ１の上方から、Ｂ等のｐ型不純物（ｐ型イオン）をさらに打ち込む。この打ち込みにより、図２（ａ）に示すホトレジスト膜ＰＭ１の開口部ＯＰから露出される領域、すなわちｎ型薄膜トランジスタの半導体層ＰＳＮの幅方向の辺縁部にさらにｐ型不純物が注入され、半導体層ＰＳＮの幅方向の辺縁部にチャネル領域ＣＨよりもｐ型不純物濃度の高い高濃度領域Ｐ＋が形成される。このとき、実施形態１の第２のｐ型イオンの注入工程では、前述するように、ｐ型薄膜トランジスタの半導体層ＰＳＰがホトレジスト膜ＰＭ１で覆われた状態でｐ型イオンが注入されることとなる。従って、ｎ型薄膜トランジスタのチャネル領域ＣＨにおける単位面積当たりのｐ型イオンの個数と、半導体層ＰＳＰと半導体層ＰＳＰにおける単位面積当たりのｐ型イオンの個数は同数又は略同数となる。
【００３１】
この後に、ホトレジスト膜ＰＭ１を除去することにより、平面的に見て、半導体層ＰＳＮ内のｐ型不純物濃度の高い高濃度領域Ｐ＋に挟まれる領域に、ｐ型不純物が注入されたチャネル幅Ｗのチャネル領域ＣＨを有するｎ型薄膜トランジスタのポリシリコンの半導体層ＰＳＮが形成される。
【００３２】
ただし、この工程における半導体層ＰＳＮの幅方向の辺縁部へのｐ型不純物の注入では、辺端部に形成されるサイドＭＯＳの閾値電圧Ｖｔｈが、チャネル領域ＣＨに形成される薄膜トランジスタの閾値電圧Ｖｔｈよりも十分高い電圧となるように、ｐ型不純物を注入する。これにより、高濃度領域Ｐ＋が形成される領域の大きさ（サイズ）に係わらずに、チャネル領域ＣＨに形成される薄膜トランジスタの閾値電圧ＶｔｈよりもサイドＭＯＳの閾値電圧Ｖｔｈが十分高い電圧となり、サイドＭＯＳのＶｔｈがｎ型薄膜トランジスタのスイッチング特性およびオン電流特性に影響を与えない構成とすることができる。すなわち、本願発明の薄膜トランジスタでは、サイドＭＯＳの閾値電圧Ｖｔｈのみを大きくさせる構成となるので、ｎ型薄膜トランジスタのオン電流特性を低下させることなく、サイドＭＯＳに起因するハンプを防止することが可能となる。
【００３３】
また、実施形態１の半導体層ＰＳＮの形成では、幅Ｗ１で形成される半導体層ＰＳＮの内で、第２のｐ型イオンの注入工程で形成される一対の高濃度領域Ｐ＋に挟まれる領域がチャネル幅Ｗとなる。従って、半導体層ＰＳＮのＸ方向幅が、要望されるチャネル幅Ｗ及び端部のテーパー状部分のＸ方向幅並びに一対の開口部ＯＰの形成精度を加算した幅よりも十分に大きく形成される場合には、ホトレジスト膜ＰＭ２の位置合わせ精度を低くすることも可能となる。さらには、ｎ型薄膜トランジスタの半導体層ＰＳＮのチャネル幅Ｗは、前述する半導体層ＰＳＮの形成工程での形成される半導体層ＰＳＮの幅Ｗとはならずに、一対の高濃度領域Ｐ＋の間隔で決定されることとなる。すなわち、一対の高濃度領域Ｐ＋の形成精度で決定されることとなる。
【００３４】
ｄ）ｎ型イオンの注入工程（図３（ｄ））
次に、絶縁基板の表面にｎ型薄膜トランジスタの半導体層ＰＳＮを覆う、又はｐ型薄膜トランジスタの半導体層ＰＳＰの形成領域のみに開口部が形成されるホトレジスト膜（第２のレジスト膜）ＰＭ２を形成する。この後に、図中に矢印で示すように、絶縁基板の上方すなわちホトレジスト膜ＰＭ２の上方から、Ｐ（リン）等のｎ型不純物（ｎ型イオン）を打ち込むことにより、ｐ型薄膜トランジスタの半導体層ＰＳＰのみにｎ型不純物を注入する。
【００３５】
このとき、半導体層ＰＳＰには先のｂ）第１のｐ型イオンの注入工程でｐ型不純物が注入されているのでいわゆるカウンタードープとなり、第１のｐ型イオンの注入工程でのｐ型不純物の打ち込みとほぼ同じエネルギーでｎ型不純物も打ち込む。このｎ型不純物の打ち込みにより、半導体層ＰＳＰではｎ型イオンのＰ（リン）とｐ型イオンのＢ（ボロン）が混在することとなる。よって、単位面積当たりのｎ型イオンの個数がｐ型イオンの個数よりも多くなり、且つ単位面積当たりのｎ型イオンの個数とｐ型イオンの個数の差が実施形態１のｐ型薄膜トランジスタのチャネル領域に必要となるイオン個数となるように、ｎ型イオンの個数を注入する。よって、実施形態１の半導体層ＰＳＰには、カウンタードープを用いないで形成された従来のｐ型薄膜トランジスタの半導体層よりも、単位面積当たりに多くのｎ型イオン及びｐ型イオンが存在する構成となる。
【００３６】
この後に、ホトレジスト膜ＰＭ１を除去することにより、ｐ型薄膜トランジスタのポリシリコンの半導体層ＰＳＰが形成される。
【００３７】
ｅ）電極線及びゲート電極層の形成工程
次に、半導体層ＰＳＮ，ＰＳＰをも覆うように、絶縁基板の表面に例えば酸化シリコン薄膜材料や窒化シリコン薄膜材料からなるゲート絶縁膜ＧＩを形成した後に、ゲート絶縁膜ＧＩの表面に導電膜材料からなる導電膜層を形成し、該導電膜層をエッチングして、半導体層ＰＳＮに交差するｎ型薄膜トランジスタのゲート電極層ＧＴと、半導体層ＰＳＰに交差するｐ型薄膜トランジスタのゲート電極層ＧＴをそれぞれ形成する。なお、このときの導電膜層は、金属薄膜であってもよい。
【００３８】
その後、半導体層ＰＳＮおよびＰＳＰにソース領域とドレイン領域の高濃度不純物層を形成するため、ＰＳＮのソース領域とドレイン領域を形成するときにはＰＳＰをマスクして高濃度ｎ型イオンを、ＰＳＰのソース領域とドレイン領域を形成するときにはＰＳＮをマスクして高濃度ｐ型イオンを注入する。
【００３９】
この後に、例えば、半導体層ＰＳＮ，ＰＳＰのＹ方向側の辺縁部と重畳する領域のゲート絶縁膜ＧＩに、半導体層ＰＳＮ，ＰＳＰの表面に到達する図示しない周知の貫通孔（コンタクトホール）を形成する。この後に、該貫通孔及びゲート電極層ＧＴをも覆うようにして、ゲート絶縁膜ＧＩの上面に金属薄膜を形成した後に、該金属薄膜をエッチングすることにより、金属薄膜層からなるドレイン線ＤＬ、ソース線ＳＬ、及びゲート線ＧＬが形成され、図１（ａ）（ｂ）に示すｎ型薄膜トランジスタ及びｐ型薄膜トランジスタが形成される。このとき、実施形態１の薄膜トランジスタでは、ｎ型薄膜トランジスタの半導体層ＰＳＮのチャネル領域ＣＨにはｂ）の工程で注入された濃度のｐ型不純物のみが注入されており、半導体層ＰＳＮの高濃度領域Ｐ＋にはｂ），ｃ）の工程で注入された濃度のｐ型不純物が注入された構成となる。また、ｐ型薄膜トランジスタの半導体層ＰＳＰには、ｂ），ｄ）の工程で注入された濃度のｐ型不純物とｎ型不純物とが注入された構成となる。
【００４０】
以上説明したように、実施形態１の製造方法では、まず、従来の製造方法で同一の絶縁基板上に形成されるｎ型薄膜トランジスタとｐ型薄膜トランジスタとでＣＭＯＳ回路を構成した場合に、寄生トランジスタによるハンプが生じることとなる側の薄膜トランジスタを特定する。次に、ハンプが生じる側の薄膜トランジスタすなわち寄生トランジスタの発生を防止する側の薄膜トランジスタ（例えば、ｎ型薄膜トランジスタ）の半導体層ＰＳＮを従来の製造方法で形成する場合の幅よりも大きく形成する。このとき、ハンプが生じない側の薄膜トランジスタ（例えば、ｐ型薄膜トランジスタ）の半導体層ＰＳＰの幅は、従来の製造方法で形成する場合の幅と同じとする。
【００４１】
次に、ｎ型及びｐ型の薄膜トランジスタの半導体層ＰＳＮ，ＰＳＰにｐ型不純物を注入した後に、半導体層ＰＳＮのチャネル領域と半導体層ＰＳＰの全体を覆うホトレジスト膜ＰＭ１を形成し、再度、ｐ型不純物を注入する。このｐ型不純物の注入により、半導体層ＰＳＮのテーパー状の領域を含む辺縁部、すなわちサイドＭＯＳが形成されるテーパー状の領域を含む半導体層ＰＳＮの辺縁部に高濃度領域Ｐ＋を形成する。このとき、ホトレジスト膜ＰＭ１に覆われる半導体層ＰＳＮが当該半導体層ＰＳＮに形成されるチャネル領域ＣＨとなる。すなわち、２度目のｐ型不純物の注入を半導体層ＰＳＮへ行う際に用いるホトレジスト膜ＰＭ１であり、半導体層ＰＳＮのテーパー状の領域を含む辺縁部に高濃度領域Ｐ＋を形成するためのｐ型不純物を注入する際のホトレジスト膜ＰＭ１により、半導体層ＰＳＮに形成するチャネル領域ＣＨの幅（チャネル幅）が決まることとなる。
【００４２】
この後に、半導体層ＰＳＮの全体を覆うと共に、少なくとも半導体層ＰＳＰの全体が露出されるホトレジスト膜ＰＭを形成し、半導体層ＰＳＰのみにｎ型不純物を注入する構成となっている。
【００４３】
従って、実施形態１の薄膜トランジスタの製造方法では、ｎ型薄膜トランジスタとｐ型薄膜トランジスタとを組み合わせてＣＭＯＳ構造の回路を構成する場合であっても、ｎ型薄膜トランジスタ又はｐ型薄膜トランジスタにおける寄生トランジスタによる閾値電圧Ｖｔｈの変動に伴うハンプの発生を防止することができる。
【００４４】
また、実施形態１の薄膜トランジスタの製造方法では、第２のｐ型イオンの注入工程の追加のみでハンプの発生を防止することができるので、製造工程の増加を大幅に抑制することができる。
【００４５】
さらには、実施形態１の薄膜トランジスタの製造方法では、ホトレジスト膜ＰＭ１に設けた一対の開口部ＯＰの距離により、半導体層ＰＳＮに形成されるチャネル幅が決まることとなるので、        ホトレジスト膜ＰＭ１を形成する際の位置合わせ精度等によるチャネル幅の変動を防止できるという格別の効果を得ることもできる。特に、実施形態１の製造方法では、半導体層ＰＳＮのテーパー状部分と該テーパー状部分の近傍領域とを含む辺縁部に高濃度領域Ｐ＋を形成する構成となっているので、ホトレジスト膜ＰＭ１を形成する際の位置合わせ精度等による高濃度領域Ｐ＋の形成不良を防止することが可能となる。
【００４６】
〈実施形態２〉
図４及び図５は本発明の実施形態２の薄膜トランジスタの半導体層を形成する際のホトレジスト膜の上面図、図６に本発明の実施形態２の薄膜トランジスタの半導体層の形成工程を説明するための図である。以下、図４〜図６に基づいて、実施形態２の薄膜トランジスタの構成及びその形成方法について詳細に説明する。ただし、図６は図４及び図５に示すＤ−Ｄ’線及びＥ−Ｅ’線での断面図である。また、実施形態２のｎ型薄膜トランジスタとｐ型薄膜トランジスタとは、半導体層ＰＳＮ，ＰＳＰの形成時におけるｐ型不純物及びｎ型不純物の注入濃度及びその順番並びにその注入に用いるホトレジスト膜ＰＭ３，４が異なるのみで、他の工程は実施形態１と同様となる。従って、以下の説明では、ｎ型薄膜トランジスタとｐ型薄膜トランジスタの半導体層ＰＳＮ，ＰＳＰについて、詳細に説明する。
【００４７】
実施形態２の薄膜トランジスタの製造方法においては、後に詳述するように、ｐ型薄膜トランジスタの半導体層ＰＳＰに、少なくとも１回のｎ型不純物の注入（イオン打ち込み）と２回のｐ型不純物とを注入（イオン打ち込み）を行うと共に、その注入された不純物の濃度において、ｎ型不純物の濃度が優勢となるすなわちｐ型薄膜トランジスタの半導体層ＰＳＰがｎ型となるように制御することにより、ｐ型薄膜トランジスタを形成する構成となっている。
【００４８】
このとき、実施形態２のｎ型薄膜トランジスタの半導体層ＰＳＮの形成においては、前述する実施形態１と同様に、チャネル領域を形成するために必要となる濃度のｐ型不純物を注入する。この後に、半導体層ＰＳＮの幅方向（Ｘ方向）の辺縁部に、その延在方向（Ｙ方向）に伸延する高濃度領域Ｐ＋を形成することにより、高濃度領域Ｐ＋が注入されていない半導体層ＰＳＮをチャネル領域とするｎ型薄膜トランジスタを形成するものである。
【００４９】
次に、図４〜図６に基づいて、実施形態２のｎ型薄膜トランジスタ及びｐ型薄膜トランジスタの形成方法を説明する。ただし、実施形態２の薄膜トランジスタにおいても、ｎ型薄膜トランジスタに生じることとなるハンプを防止する構成について説明する。
【００５０】
ａ）ポリシリコン半導体層の形成工程（図６（ａ））
まず、実施形態１と同様にして図示しない絶縁基板上に、図６（ａ）に示すように、ｎ型薄膜トランジスタ（ｎＭＯＳ）の半導体層となる島状のポリシリコンの半導体層ＰＳＮと、ｐ型薄膜トランジスタ（ｐＭＯＳ）の半導体層となる島状のポリシリコンの半導体層ＰＳＰを形成する。
【００５１】
ｂ）第１のｐ型イオンの注入工程（図６（ｂ））
次に、実施形態１と同様に、絶縁基板の上方すなわち半導体層ＰＳＮ，ＰＳＰの上方から図中に矢印で示すように、周知のＢ（ボロン）等のｐ型不純物（ｐ型イオン）を打ち込む。このｐ型不純物の打ち込みにより、ｎ型薄膜トランジスタの半導体層ＰＳＮ及びｐ型薄膜トランジスタの半導体層ＰＳＰにそれぞれｐ型イオンを注入する。
【００５２】
ｃ）ｎ型イオンの注入工程（図６（ｃ））
まず、図４に示すホトレジスト膜（第３のレジスト膜）ＰＭ３を形成し、半導体層ＰＳＮの表面を覆う。次に、ホトレジスト膜ＰＭ３をマスクとして、図中に矢印で示すように、絶縁基板の上方から、Ｐ（リン）等のｎ型不純物（ｎ型イオン）を打ち込むことにより、半導体層ＰＳＰのみにｎ型不純物が注入される。このとき、実施形態２の半導体層ＰＳＰには、前述する第１のｐ型イオンの注入工程及び後述する第２のｐ型イオンの注入工程において、ｐ型不純物も注入される構成となっている。従って、第１及び第２のｐ型イオンの注入工程で注入されるｐ型イオンの単位面積当たりのイオン個数の合計よりも、当該工程において注入されるｎ型不純物（ｎ型イオン）の単位面積当たりのイオン個数が多くなるように注入量を調整する。
【００５３】
すなわち、実施形態２の半導体層ＰＳＰへのカウンタードープにより、先の第１のｐ型イオンの注入工程と後の第２のｐ型イオンの注入工程で打ち込まれるｐ型イオンのＢ（ボロン）と、当該ｎ型イオンの注入工程で打ち込まれるｎ型イオンのＰ（リン）とが半導体層ＰＳＰで混在することとなる。よって、このｎ型イオンの注入工程においては、当該工程での打ち込みによるｎ型イオンの単位面積当たりのｎ型イオンの個数が、第１及び第２のｐ型イオンの注入工程での打ち込みによるｐ型イオンの個数よりも多く、且つ単位面積当たりのｎ型イオンの個数とｐ型イオンの個数の差がｐ型薄膜トランジスタのチャネル領域に必要となるイオン個数となるように、ｎ型イオンが注入される。この注入により、所望のｐ型薄膜トランジスタのチャネル領域が形成されることとなる。
【００５４】
なお、図４に示すホトレジスト膜ＰＭ３では、当該ホトレジスト膜ＰＭ３の幅方向（Ｘ方向）の端部と半導体層ＰＳＮの幅方向（Ｘ方向）の端部とが一致する構成としたが、これに限定されることはない。例えば、後述する工程において、ホトレジスト膜ＰＭ３を幅方向に後退させるための後退量を確保できる場合には、ホトレジスト膜ＰＭ３の端部と半導体層ＰＳＮの端部とが一致しない構成であってもよい。
【００５５】
ｄ）第２のｐ型イオンの注入工程（図６（ｄ））
まず、周知のドライアッシャー等のアッシング手段により、ｎ型不純物の注入に際して使用したホトレジスト膜ＰＭ３の内で、半導体層ＰＳＮのチャネル領域やソース・ドレイン領域が形成される部分を覆うホトレジスト膜ＰＭ３の辺端部（ホトレジスト膜ＰＭ３の中央領域）を幅方向（Ｘ方向）に後退させる。すなわち、図５に示すように、ホトレジスト膜の辺端部からテーパー状部分を含む半導体層ＰＳＮの辺縁部が露出されるホトレジスト膜（第４のレジスト膜）ＰＭ４を形成する。このとき、図５及び図６（ｄ）から明らかなように、半導体層ＰＳＰはホトレジスト膜ＰＭ４に覆われない構成となっている。また、ホトレジスト膜ＰＭ３をドライアッシャーで後退させてホトレジスト膜ＰＭ４を形成する際に、半導体層ＰＳＮの表面部分に段差が形成されることとなる。すなわち、追加でイオン注入されるサイドＭＯＳ部分の表面と、ホトレジスト膜ＰＭ４から露出されない部分であるチャネル領域ＣＨの表面との境界部分に、段差が形成されることとなる。ただし、この段差はホトレジスト膜ＰＭ３のドライアッシングに伴うものとなるので、その段差は半導体層ＰＳＮの膜厚に対しては僅かな段差となり、ｎ型薄膜トランジスタの特性には影響を与えるものではない。
【００５６】
次に、図中に矢印で示すように、絶縁基板の上方すなわちホトレジスト膜ＰＭ４の上方から、ｐ型不純物（ｐ型イオン）を打ち込む。この打ち込みにより、図６（ｄ）に示すホトレジスト膜ＰＭ４の辺端部から露出される領域、すなわち半導体層ＰＳＮの幅方向の辺縁部にさらにｐ型不純物が注入される。その結果、前述する実施形態１と同様に、半導体層ＰＳＮの幅方向の辺縁部（テーパー状部分を含む辺縁部分）にｐ型不純物の濃度が高い高濃度領域Ｐ＋が形成される。このとき、半導体層ＰＳＰにもｐ型不純物が注入されることとなるが、前述するように、当該工程で注入されるｐ型不純物の注入を考慮したｎ型不純物が、前述のｃ）ｎ型イオンの注入工程で注入されている。従って、当該工程におけるｐ型イオンの注入により、半導体層ＰＳＰにおける単位面積当たりのｎ型イオンの個数とｐ型イオンの個数の差がｐ型薄膜トランジスタのチャネル領域に必要となるイオン個数となる。
【００５７】
このとき、ホトレジスト膜ＰＭ４の辺端部から露出される領域と半導体層ＰＳＰとには、共に第１及び第２のｐ型イオンの注入工程でそれぞれｐ型イオンが注入されることとなる。従って、ホトレジスト膜ＰＭ４の辺端部から露出される領域における単位面積当たりのｐ型イオンの個数と、ｐ型薄膜トランジスタの半導体層ＰＳＰにおける単位面積当たりのｐ型イオンの個数は同数又は略同数となる。
【００５８】
次に、ホトレジスト膜ＰＭ４を除去することにより、半導体層ＰＳＮ内のｐ型不純物の濃度が高い高濃度領域Ｐ＋に挟まれる領域に、ｐ型不純物が注入されたチャネル幅Ｗのチャネル領域ＣＨを有するｎ型薄膜トランジスタのポリシリコンの半導体層ＰＳＮが形成される。
【００５９】
この後に、前述する実施形態１と同様に、ゲート絶縁膜、ゲート電極層、ソース高濃度不純物層、ドレイン高濃度不純物層、ゲート線ＧＬ、ソース線ＳＬ、及びドレイン線ＤＬ等を形成することにより、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタが形成され、ｎ型薄膜トランジスタとｐ型薄膜トランジスタを組み合わせたＣＭＯＳ回路を形成することにより、ハンプが防止されたＣＭＯＳ回路が形成される。
【００６０】
以上説明したように、実施形態２の薄膜トランジスタの製造方法においては、絶縁基板上に形成された半導体層ＰＳＮ，ＰＳＰにｐ型不純物を注入した後に、半導体層ＰＳＮの表面を覆うホトレジスト膜ＰＭ３を形成して、半導体層ＰＳＰにｎ型不純物を注入する。次に、ホトレジスト膜ＰＭ３をドライアッシャーで幅方向に後退させて半導体層ＰＳＮの幅方向の辺縁部を露出させたホトレジスト膜ＰＭ４を形成し、再度、絶縁基板上に形成された半導体層ＰＳＮ，ＰＳＰの露出領域にｐ型不純物を注入する。この半導体層ＰＳＮの辺縁部へのｐ型不純物の注入により、半導体層ＰＳＮの辺縁部に高濃度領域Ｐ＋が形成される。従って、半導体層ＰＳＮの辺縁部では、サイドＭＯＳの閾値電圧Ｖｔｈがチャネル領域に形成されるｎ型薄膜トランジスタの閾値電圧Ｖｔｈよりも高くなり、前述する実施形態１と同様の効果を得ることができる。
【００６１】
また、実施形態２の製造方法で形成されるｐ型薄膜トランジスタでは、２回のｐ型不純物（ｐ型イオン）の注入が行われることとなる。このため、１回のｐ型不純物の注入が行われる実施形態１のｐ型薄膜トランジスタよりも、半導体層ＰＳＰに注入されたｎ型不純物（ｎ型イオン）の単位面積当たりのイオン個数が多い構成となっている。
【００６２】
さらには、実施形態２の薄膜トランジスタの製造方法では、ホト工程で形成したホトレジスト膜ＰＭ３からドライアッシャーでホトレジスト膜ＰＭ４を形成する構成となっている。従って、実施形態１の半導体層ＰＳＮの形成方法に比較して、ホトレジスト膜ＰＭ４を形成するホト工程が不要となるので、薄膜トランジスタの製造工程を低減させ、製造効率を向上させることができるという格別の効果を得ることが可能となる。
【００６３】
〈実施形態３〉
図７は本発明の実施形態３の表示装置の概略構成を説明するための図であり、特に、実施形態１の薄膜トランジスタを用いた表示装置である。ただし、実施形態２の薄膜トランジスタを用いることも可能である。また、表示装置としては、液晶表示装置等の非発光型の表示装置や有機ＥＬ表示装置等の自発光型の表示装置の何れにも適用可能である。なお、以下の説明では、ＩＰＳ方式の液晶表示装置に本願発明の薄膜トランジスタを適用した場合について説明するが、ＴＮ方式やＶＡ方式等の他の方式の液晶表示装置にも同様に適用可能である。また、薄膜トランジスタの製造方法を除く他の部分の製造法は、従来の表示装置の製造方法と同様となるので、以下の説明では、表示装置の構成については詳細に説明する。
【００６４】
図７に示す実施形態３の表示装置である液晶表示装置は、図示しない液晶層を介して、図示しない薄膜トランジスタや周知の画素電極等が形成される第１基板ＳＵＢ１と、カラーフィルタ等が形成される第２基板ＳＵＢ２とが対向配置されている。また、第１基板ＳＵＢ１と第２基板ＳＵＢ２とは、第２基板ＳＵＢ２の辺縁部に沿って塗布された図示しないシール材で固定され、液晶が封止される構成となっている。
【００６５】
また、第１基板ＳＵＢ１の液晶面側には、Ｘ方向に延在しＹ方向に並設される図示しない走査信号線（ゲート線）と、Ｙ方向に延在しＸ方向に並設される図示しない映像信号線（ドレイン線）とが形成されており、走査信号線と映像信号線とに囲まれる領域に画素の領域が形成され、表示領域ＡＲ内に画素がマトリクス状に配置される構成となっている。各画素内には、スイッチング用のｎ型の薄膜トランジスタ及び図示しない画素電極が第１基板ＳＵＢ１に形成されており、従来の液晶表示装置と同様に、ゲート線から入力される走査信号に同期してスイッチング用薄膜トランジスタがＯＮ／ＯＦＦされ、ドレイン線ＤＬからの映像信号が画素電極に出力される構成となっている。
【００６６】
また、実施形態３の表示装置では、外部からの制御信号に基づいて、走査信号を生成しゲート線に出力する走査信号線駆動回路（ゲート線駆動回路）ＧＤＲ、及び映像信号を生成しドレイン線に出力する映像信号線駆動回路（ドレイン線駆動回路）ＤＤＲが、第１基板ＳＵＢ１の端部と表示領域ＡＲの間の領域であるいわゆる額縁領域に形成されている。
【００６７】
このとき、実施形態３の表示装置では、透明絶縁基板である第１基板ＳＵＢ１上に形成される実施形態１のｎ型薄膜トランジスタとｐ型薄膜トランジスタとからなるＣＭＯＳ回路により、ゲート線駆動回路ＧＤＲ及びドレイン線駆動回路ＤＤＲが構成されている。さらには、スイッチング用のｎ型薄膜トランジスタも実施形態１のｎ型薄膜トランジスタで形成されている。
【００６８】
従って、ゲート線駆動回路ＧＤＲ及びドレイン線駆動回路ＤＤＲを構成するｎ型薄膜トランジスタとｐ型薄膜トランジスタとからなるＣＭＯＳ回路でのハンプの発生を抑制することが可能となり、薄膜トランジスタすなわちＣＭＯＳ回路のオン電流特性を改善することができる。その結果、ゲート線駆動回路ＧＤＲ及びドレイン線駆動回路ＤＤＲを構成する薄膜トランジスタの閾値電圧Ｖｔｈの管理が容易になり、表示装置の製品ばらつきを低く抑えることが可能となる。よって、実施形態３の表示装置の信頼性を向上させることができる。
【００６９】
また、実施形態３の表示装置では、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタへの注入量を抑えることが可能となるので、不純物の注入量が低い範囲で各薄膜トランジスタを最適化することが可能となる。その結果、オン電流特性を向上させた高性能なゲート線駆動回路ＧＤＲ及びドレイン線駆動回路ＤＤＲの設計（回路設計）が可能になると共に、表示装置の電源電圧を低減させることができるという格別の効果も得られる。
【００７０】
なお、実施形態３の表示装置では、駆動回路（ゲート線駆動回路ＧＤＲ及びドレイン線駆動回路ＤＤＲ）を構成するＣＭＯＳ回路の薄膜トランジスタと画素内のスイッチング用薄膜トランジスタとを実施形態１，２のｎ型薄膜トランジスタで形成する構成としたが、これ限定されることはない。特に、実施形態１，２の薄膜トランジスタでは、ハンプを抑制する側の薄膜トランジスタの半導体層幅が従来のｎ型薄膜トランジスタの半導体層の幅よりも大きくなるので、スイッチング用のｎ型薄膜トランジスタは従来と同様の構成とし、駆動回路を構成するＣＭＯＳ回路のｎ型薄膜トランジスタのみを実施形態１，２の薄膜トランジスタとする構成であってもよい。この構成においても、ＣＭＯＳ回路で構成される駆動回路は実施形態１，２の薄膜トランジスタで形成されることとなるので、前述する効果を得ることができる。
【００７１】
前述する実施形態１，２の薄膜トランジスタでは、半導体層がポリシリコン薄膜や微結晶シリコン薄膜で形成される場合について説明したが、これに限定されることはない。例えば、半導体層に周知の酸化物半導体を用いた薄膜トランジスタを用いてＣＭＯＳ構成の駆動回路を形成する場合においても、半導体層の幅方向の辺端部がテーパー状に形成され、サイドＭＯＳが生じる場合には、本願発明は適用可能である。
【００７２】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００７３】
ＰＳ……半導体層、ＧＴ……ゲート電極層、ＳＬ……ソース線、ＤＬ……ドレイン線
ＧＬ……ゲート線、ＰＳＮ……ｎ型薄膜トランジスタの半導体層、ＯＰ……開口部
ＰＳＰ……ｐ型薄膜トランジスタの半導体層、ＰＭ１〜４……ホトレジスト膜
ＣＨ……チャネル領域、Ｐ＋……高濃度領域、ＳＵＢ１……第１基板
ＳＵＢ２……第２基板、ＧＤＲ……走査信号線駆動回路（ゲート線駆動回路）
ＤＤＲ……映像信号線駆動回路（ドレイン線駆動回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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