(57)【要約】【課題】チップサイズが小さく容易に電極を形成してコストを削減できるとともに、歩留り及び信頼性の高い半導体レーザ素子及びその製造方法を提供する。【解決手段】波長の異なるレーザ光を出射する第１素子部１０及び第２素子部２０を備えた半導体レーザ素子１の製造方法において、基板２上にエピタキシャル成長した第１半導体積層膜１１の所定領域をドライエッチングにより除去する第１エッチング工程と、第１半導体積層膜１１の側壁１１ｋ上に誘電体膜１９を形成する誘電体膜形成工程と、基板２及び第１半導体積層膜１１上にエピタキシャル成長した第２半導体積層膜２１の所定領域をドライエッチングを含むエッチングにより基板２上まで除去して分断溝３を形成する第２エッチング工程とを備えた。【選択図】図２
2014220440.tif 000002
【特許請求の範囲】
【請求項１】
波長の異なるレーザ光を出射する第１素子部及び第２素子部を備えた半導体レーザ素子の製造方法において、基板上に第１素子部を形成する第１半導体積層膜をエピタキシャル成長させる第１エピタキシャル成長工程と、ドライエッチングによって第１半導体積層膜の所定領域を除去する第１エッチング工程と、第１半導体積層膜の側壁上に誘電体膜を形成する誘電体膜形成工程と、前記基板及び第１半導体積層膜上に第２素子部を形成する第２半導体積層膜をエピタキシャル成長させる第２エピタキシャル成長工程と、ドライエッチングを含むエッチングによって第１半導体積層膜の上面の第２半導体積層膜を除去するとともに前記誘電体膜上から法線方向に所定幅の第２半導体積層膜を前記基板上まで除去して第１素子部と第２素子部との間の分断溝を形成する第２エッチング工程と、第１半導体積層膜上及び第２半導体積層膜上にそれぞれ電極を形成する電極形成工程と、を備えたことを特徴とする半導体レーザ素子の製造方法。
【請求項２】
第２エッチング工程がドライエッチング後にウェットエッチングを行うことを特徴とする請求項１に記載の半導体レーザ素子の製造方法。
【請求項３】
前記誘電体膜形成工程後にウェットエッチングを行うことを特徴とする請求項１または請求項２に記載の半導体レーザ素子の製造方法。
【請求項４】
前記ウェットエッチングを塩酸系エッチャントにより行うことを特徴とする請求項２または請求項３に記載の半導体レーザ素子の製造方法。
【請求項５】
請求項１〜請求項４のいずれかに記載の半導体レーザ素子の製造方法により製造される半導体レーザ素子であって、前記分断溝の両壁面間の幅が１５μｍ以下であることを特徴とする半導体レーザ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の波長のレーザ光を出射するモノリシック型の半導体レーザ素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、音楽や映像等のデジタル情報の記録媒体としてＣＤ（Compact Disk）やＤＶＤ（Digital Versatile Disk）が広く普及している。これらの記録再生装置の基幹部品である光ピックアップの光源として半導体レーザ素子が用いられる。
【０００３】
通常、ＣＤの光ピックアップの光源には発振波長が７８０ｎｍ帯のＡｌＧａＡｓ系半導体レーザ素子が用いられる。また、ＤＶＤの光ピックアップの光源には発振波長が６５０ｎｍ帯のＡｌＧａＩｎＰ系半導体レーザ素子が用いられる。ここで双方に互換性を持つ記録再生装置においては、光学系の簡略化及び小型化のために同一基板上に発振波長の異なる複数の素子部を有したモノリシック型の半導体レーザ素子が用いられる。
【０００４】
図１３は従来のモノリシック型の半導体レーザ素子の出射方向に垂直な断面図を示している。半導体レーザ素子１はＧａＡｓから成る基板２上に発振波長の異なる第１素子部１０及び第２素子部２０が分断溝３を介して並設される。
【０００５】
第１素子部１０は基板２上に活性層１１ｄを含む半導体積層膜１１がエピタキシャル成長によって形成される。第２素子部２０は基板２上に活性層２１ｄを含む半導体積層膜２１がエピタキシャル成長によって形成される。
【０００６】
半導体積層膜１１の上部には一対の溝部１６で挟まれるリッジ部１５が設けられ、半導体積層膜２１の上部には一対の溝部２６で挟まれるリッジ部２５が設けられる。リッジ部１５、２５の上面を除く半導体積層膜１１、２１上には誘電体膜５が連続して形成される。リッジ部１５の上面を含む半導体積層膜１１の所定範囲にはＰ側電極層１２が形成され、リッジ部２５の上面を含む半導体積層膜２１の所定範囲にはＰ側電極層２２が形成される。また、基板２の背面にはＮ側電極層４が形成される。
【０００７】
半導体積層膜１１は基板２上に形成された後、第２素子部２０及び分断溝３の形成領域がウェットエッチングによって除去される。次に、半導体積層膜２１が基板２上及び半導体積層膜１１上に連続して形成された後、第１素子部１０及び分断溝３の形成領域がウェットエッチングによって除去される。
【０００８】
次に、リッジ部１５、２５をエッチングにより形成した後、リッジ部１５、２５の上面を除いて誘電体膜５が形成される。そして、第１素子部１０及び第２素子部２０上に電極材料が成膜され、所定部分をエッチングにより除去してＰ側電極層１２、２２を形成する。また、基板２の背面に電極材料を成膜してＮ側電極層４を形成する。
【０００９】
上記の工程において、半導体積層膜１１、２１の不要領域をウェットエッチングにより除去するため、第１、第２素子部１０、２０の対向する側壁が傾斜して分断溝３の幅Ｗ１が大きくなる（例えば、２０μｍ〜３０μｍ）。これにより、半導体レーザ素子１のチップサイズをコスト削減のために小さくすると、第１素子部１０及び第２素子部２０の上面の平坦面の面積を十分大きくすることができない。このため、レーザ発振の際の放熱性が低下し、半導体レーザ素子１の動作電流及び発振波長のばらつきによる歩留り低下や信頼性低下を招く問題があった。
【００１０】
上記問題を解決するために、特許文献１にはドライエッチングにより半導体積層膜１１、２１を除去する半導体レーザ素子１が開示される。図１４はこの半導体レーザ素子１の出射方向に垂直な断面図を示している。同図において、説明の便宜上、前述の図１３と同様の部分には同一の符号を付している。
【００１１】
この半導体レーザ素子１は基板２上に第１素子部１０及び第２素子部２０が誘電体膜１９を介して並設される。
【００１２】
第１素子部１０を形成する半導体積層膜１１は基板２上に形成される。次に、半導体積層膜１１は第２素子部２０の形成領域をエッチングによって除去される。この時、ドライエッチングによって大部分の半導体積層膜１１が除去され、一部がウェットエッチングにより除去される。
【００１３】
次に、半導体積層膜１１の側壁に誘電体膜１９が形成される。次に、半導体積層膜２１が基板２上、誘電体膜１９上及び半導体積層膜１１上に連続して形成された後、第１素子部１０の形成領域がエッチングによって除去される。
【００１４】
次に、リッジ部１５、２５をエッチングにより形成した後、リッジ部１５、２５の上面を除いて電流狭窄層８が形成される。そして、第１素子部１０及び第２素子部２０上に電極材料が成膜され、所定部分をエッチングにより除去してＰ側電極層１２、２２を形成する。また、基板２の背面に電極材料を成膜してＮ側電極層４が形成される。
【００１５】
上記構成の半導体レーザ素子１によると、半導体積層膜１１の不要領域の大部分がドライエッチングによって除去されるため、半導体積層膜１１の側壁を基板２に対して垂直に形成することができる。これにより、半導体レーザ素子１の放熱性を低下させずにチップサイズを小さくすることができる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−８７９８１号公報（第９頁〜第１８頁、第２図〜第３図）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記特許文献１に開示された半導体レーザ素子１によると、第２素子部２０は誘電体膜１９の近傍で誘電体膜１９の法線方向に積層された半導体積層膜２１がエッチングされる。このため、誘電体膜１９の近傍の半導体積層膜２１の上面に凹凸が形成される場合がある。
【００１８】
Ｐ側電極層１２、２２は電極材料を半導体積層膜１１、２１及び誘電体膜１９の上面に連続して成膜した後に誘電体膜１９の近傍を含む除去領域をエッチングして形成される。この時、絶縁不良防止のために除去領域の電極材料を完全に除去する必要があるが、誘電体膜１９の近傍の半導体積層膜１１、２１の凹凸によって電極材料の除去が困難となる。従って、半導体レーザ素子１のコストが増大する問題があった。
【００１９】
また、Ｐ側電極層１２、２２はメッキ層を含む積層膜により形成してもよい。この時、誘電体膜１９の近傍の半導体積層膜１１、２１の凹凸が大きいと、メッキを行う際に半導体積層膜１１、２１の表面に通電が良好に行われないためにメッキ厚みにばらつきを生じる。これにより、レーザ発振の際の放熱性が低下し、半導体レーザ素子１の動作電流及び発振波長のばらつきによる歩留り低下や信頼性低下を招く問題があった。また、半導体レーザ素子１の内部にかかる応力が不均一になるため偏光特性に影響を及ぼし、半導体レーザ素子１の歩留りが低下する問題もあった。
【００２０】
本発明は、チップサイズが小さく容易に電極を形成してコストを削減できるとともに、歩留り及び信頼性の高い半導体レーザ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために本発明は、波長の異なるレーザ光を出射する第１素子部及び第２素子部を備えた半導体レーザ素子の製造方法において、基板上に第１素子部を形成する第１半導体積層膜をエピタキシャル成長させる第１エピタキシャル成長工程と、ドライエッチングによって第１半導体積層膜の所定領域を除去する第１エッチング工程と、第１半導体積層膜の側壁上に誘電体膜を形成する誘電体膜形成工程と、前記基板及び第１半導体積層膜上に第２素子部を形成する第２半導体積層膜をエピタキシャル成長させる第２エピタキシャル成長工程と、ドライエッチングを含むエッチングによって第１半導体積層膜の上面の第２半導体積層膜を除去するとともに前記誘電体膜上から法線方向に所定幅の第２半導体積層膜を前記基板上まで除去して第１素子部と第２素子部との間の分断溝を形成する第２エッチング工程と、第１半導体積層膜上及び第２半導体積層膜上にそれぞれ電極を形成する電極形成工程と、を備えたことを特徴としている。
【００２２】
また本発明は、上記構成の半導体レーザ素子の製造方法において、第２エッチング工程がドライエッチング後にウェットエッチングを行うことを特徴としている。
【００２３】
また本発明は、上記構成の半導体レーザ素子の製造方法において、前記誘電体膜形成工程後にウェットエッチングを行うことを特徴としている。
【００２４】
また本発明は、上記構成の半導体レーザ素子の製造方法において、前記ウェットエッチングを塩酸系エッチャントにより行うことを特徴としている。
【００２５】
また本発明は、上記構成の半導体レーザ素子の製造方法により製造される半導体レーザ素子であって、前記分断溝の両壁面間の幅が１５μｍ以下であることを特徴としている。
【発明の効果】
【００２６】
本発明によると、第１エッチング工程により所定領域に形成した第１半導体積層膜の側壁上に、誘電体膜形成工程によって誘電体膜が形成される。また、第２エッチング工程により所定領域に分断溝及び第２半導体積層膜が形成される。このため、分断溝の両壁面が高い平滑性及び垂直性を有し、分断溝の底面が高い平滑性を有する。これにより、半導体レーザ素子のチップサイズを小さくすることができる。また、電極形成工程において不要領域の電極材料を容易に除去することができるとともに、メッキを行う際にメッキ厚を均一にすることができる。従って、コストを削減できるとともに、歩留り及び信頼性の高い半導体レーザ素子を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態の半導体レーザ素子を示す斜視図
【図２】本発明の実施形態の半導体レーザ素子を示す断面図
【図３】本発明の実施形態の半導体レーザ素子の第１エピタキシャル成長工程を示す断面図
【図４】本発明の実施形態の半導体レーザ素子の第１ドライエッチング工程を示す断面図
【図５】本発明の実施形態の半導体レーザ素子の第１誘電体膜形成工程及び第１ウェットエッチング工程を示す断面図
【図６】本発明の実施形態の半導体レーザ素子の第２エピタキシャル成長工程を示す断面図
【図７】本発明の実施形態の半導体レーザ素子の第２ドライエッチング工程を示す断面図
【図８】本発明の実施形態の半導体レーザ素子の第２ウェットエッチング工程を示す断面図
【図９】本発明の実施形態の半導体レーザ素子の誘電体膜除去工程を示す断面図
【図１０】本発明の実施形態の半導体レーザ素子のリッジ部形成工程を示す断面図
【図１１】本発明の実施形態の半導体レーザ素子の第２誘電体膜形成工程を示す断面図
【図１２】本発明の実施形態の半導体レーザ素子のＮ側電極形成工程を示す断面図
【図１３】従来の半導体レーザ素子を示す断面図
【図１４】従来の他の半導体レーザ素子を示す断面図
【発明を実施するための形態】
【００２８】
＜第１実施形態＞
以下に図面を参照して本発明の実施形態を説明する。図１、図２は一実施形態の半導体レーザ素子の斜視図及び出射方向に垂直な断面図を示している。説明の便宜上、前述の図１３、図１４に示す従来例と同様の部分には同一の符号を付している。
【００２９】
半導体レーザ素子１はＧａＡｓから成る基板２上に発振波長の異なる第１素子部１０及び第２素子部２０が分断溝３を介して並設される。第１素子部１０はＡｌＧａＡｓ系の半導体積層膜１１を有し、矢印Ａ１に示すように出射面１０ａから７８０ｎｍ帯のレーザ光を出射する。第２素子部２０はＡｌＧａＩｎＰ系の半導体積層膜２１を有し、矢印Ａ２に示すように出射面２０ａから６５０ｎｍ帯のレーザ光を出射する。
【００３０】
半導体積層膜１１は基板２上にエピタキシャル成長によって形成され、基板２側から順にバッファ層１１ａ、Ｎ型クラッド層１１ｂ、Ｎ型ガイド層１１ｃ、活性層１１ｄ、Ｐ型ガイド層１１ｅ、第１Ｐ型クラッド層１１ｆ、第２Ｐ型クラッド層１１ｇ、中間層１１ｈ、キャップ層１１ｉを有している。
【００３１】
バッファ層１１ａはＮ型ＧａＩｎＰにより形成される。Ｎ型クラッド層１１ｂはＮ型ＡｌＧａＩｎＰにより形成される。Ｎ型ガイド層１１ｃはＮ型ＡｌＧａＡｓにより形成される。活性層１１ｄはＡｌxＧａ1-xＡｓ（０＜ｘ＜１）及びＧａＡｓから成るウェル／バリア層により形成される。
【００３２】
Ｐ型ガイド層１１ｅはＰ型ＡｌＧａＡｓにより形成される。第１Ｐ型クラッド層１１ｆはＰ型ＡｌＧａＩｎＰにより形成される。第２Ｐ型クラッド層１１ｇはＰ型ＡｌＧａＩｎＰにより形成される。中間層１１ｈはＰ型ＧａＩｎＰにより形成される。キャップ層１１ｉはＰ型ＧａＡｓにより形成される。
【００３３】
同様に、半導体積層膜２１は基板２上にエピタキシャル成長によって形成され、基板２側から順にバッファ層２１ａ、Ｎ型クラッド層２１ｂ、Ｎ型ガイド層２１ｃ、活性層２１ｄ、Ｐ型ガイド層２１ｅ、第１Ｐ型クラッド層２１ｆ、第２Ｐ型クラッド層２１ｇ、中間層２１ｈ、キャップ層２１ｉを有している。
【００３４】
バッファ層２１ａはＮ型ＧａＡｓにより形成される。Ｎ型クラッド層２１ｂはＮ型ＡｌＧａＩｎＰにより形成される。Ｎ型ガイド層２１ｃはＮ型ＡｌＧａＩｎＰにより形成される。活性層２１ｄはＡｌxＧａ1-xＩｎＰ（０＜ｘ＜１）及びＧａＩｎＰから成るウェル／バリア層により形成される。
【００３５】
Ｐ型ガイド層２１ｅはＰ型ＡｌＧａＩｎＰにより形成される。第１Ｐ型クラッド層２１ｆはＰ型ＡｌＧａＩｎＰにより形成される。第２Ｐ型クラッド層２１ｇはＰ型ＡｌＧａＩｎＰにより形成される。中間層２１ｈはＰ型ＧａＩｎＰにより形成される。キャップ層２１ｉはＰ型ＧａＡｓにより形成される。
【００３６】
半導体積層膜１１の上部には一対の溝部１６間に出射面１０ａに垂直な方向に延びるストライプ状のリッジ部１５が設けられる。半導体積層膜２１の上部には一対の溝部２６間に出射面２０ａに垂直な方向に延びるストライプ状のリッジ部２５が設けられる。溝部１６、２６の両外側には平坦面のテラス部１７、２７が設けられ、テラス構造に形成される。
【００３７】
リッジ部１５、２５の上面を除く半導体積層膜１１、２１上には誘電体膜５が連続して形成される。リッジ部１５の上面及び半導体積層膜１１上の所定範囲にはＰ側電極層１２が形成され、リッジ部２５の上面及び半導体積層膜２１上の所定範囲にはＰ側電極層２２が形成される。
【００３８】
Ｐ側電極層１２は基板２側から順に、下地層１２ａ、メッキ層１２ｂ、表面層１２ｃを有している。Ｐ側電極層２２は基板２側から順に、下地層２２ａ、メッキ層２２ｂ、表面層２２ｃを有している。下地層１２ａ、２２ａはＴｉ、Ａｕの積層膜をスパッタ等により成膜して形成される。メッキ層１２ｂ、２２ｂは下地層１２ａ、２２ａ上にＡｕをメッキして形成される。表面層１２ｃ、２２ｃはメッキ層１２ｂ、２２ｂ上にＴｉ、Ａｕの積層膜をスパッタ等により成膜して形成される。
【００３９】
また、基板２の背面にはＮ側電極層４がオーミックコンタクト部（不図示）上にＴｉ、Ａｕの積層膜をスパッタ等により成膜して形成される。第１素子部１０及び第２素子部２０の出射方向の両端部にはリッジ部１５、２５の幅内で活性層１１ｄ、２１ｄをＺｎの拡散により混晶化した窓構造部３０が設けられる。
【００４０】
図３〜図１２は半導体レーザ素子１の製造工程を示す出射方向に垂直な断面図である。半導体レーザ素子１は基板２を形成するウェハ上で第１エピタキシャル成長工程、第１ドライエッチング工程、第１誘電体膜形成工程、第１ウェットエッチング工程、第２エピタキシャル成長工程、第２ドライエッチング工程、第２ウェットエッチング工程、誘電体膜除去工程、窓構造部形成工程、リッジ部形成工程、第２誘電体膜形成工程、Ｎ側電極形成工程、Ｐ側電極形成工程が順に行われる。その後、第１切断工程、コート膜形成工程、第２切断工程が順に行われ、ウェハを分割して多数の半導体レーザ素子１が個片化される。
【００４１】
図３は第１エピタキシャル成長工程を示している。第１エピタキシャル成長工程ではＮ型ＧａＡｓから成る基板２上にＭＯＣＶＤ等の成膜装置によりＡｌＧａＡｓ系の半導体積層膜１１をエピタキシャル成長させる。
【００４２】
図４は第１ドライエッチング工程を示している。第１ドライエッチング工程では半導体積層膜１１上にエッチングマスク３５を形成し、第２素子部２０及び分断溝３の形成領域がドライエッチングによって除去される。エッチングマスク３５はレジストにより形成してもよいが、ドライエッチングに対する耐性の高いＳｉＯ2やＳｉＮ等の誘電体により形成するとより望ましい。
【００４３】
即ち、半導体積層膜１１上に誘電体材料をプラズマＣＶＤ装置やスパッタ装置により成膜する。この時、誘電体材料の膜厚はドライエッチング装置の種類や放電条件における選択比（誘電体材料のエッチングレートに対する半導体積層膜１１のエッチングレート比）に応じて適切に設定され、例えば３０００Å〜８０００Åに形成される。
【００４４】
第１素子部１０の形成領域上の誘電体材料にはレジストマスクがフォトリソグラフにより形成される。そして、バッファードフッ酸によるウェットエッチングまたはＲＩＥ（Reactive  Ion  Etching）等のドライエッチングが行われ、レジストマスクが有機溶剤等により除去される。これにより、レジストマスクのパターンが誘電体材料に転写され、エッチングマスク３５が形成される。
【００４５】
次に、ＩＣＰ（Inductive  Coupled  Plasma）ドライエッチング装置等によって半導体積層膜１１がドライエッチングされる。半導体積層膜１１の不要領域をドライエッチングにより除去するため、半導体積層膜１１の側壁１１ｋの平滑性及び基板２に対する垂直性を高めることができる。
【００４６】
ＩＣＰドライエッチング装置の放電条件は一定のスループットが得られるエッチングレートを持ち、エッチング加工プロファイルにおいてその垂直性が得られることが必要である。例えば、ＩＣＰコイルにかかるＲＦ電源出力を３００Ｗ〜８００Ｗ、電極側コイルにかかるＲＦ電源出力を５０Ｗ〜２００Ｗとし、供給ガス種としてＳｉＣｌ4を５ＳＣＣＭ〜１５ＳＣＣＭ、Ａｒを１５ＳＣＣＭ〜２５ＳＣＣＭとする。
【００４７】
第１ドライエッチング工程ではエッチングの深さ方向ばらつきを考慮して基板２表面から数１０ｎｍ〜数１００ｎｍまでエッチングして放電を停止する。これにより、基板２の表面のエッチングを防止する。
【００４８】
次に、図５は第１誘電体膜形成工程及び第１ウェットエッチング工程を示している。第１誘電体膜形成工程は半導体積層膜１１の側壁１１ｋ上に誘電体膜１９を形成する。即ち、ＳｉＯ2やＳｉＮ等の誘電体材料をウェハの全面に成膜する。この時、半導体積層膜１１の側壁１１ｋ上に対して誘電体材料のカバレッジが必要であるため、プラズマＣＶＤ法により成膜を行うことが望ましい。尚、半導体積層膜１１の側壁１１ｋ上に所定のカバレッジが得られれば他の成膜方法でもよい。
【００４９】
基板２に平行な面に形成された誘電体材料はＲＩＥ等のドライエッチングにより除去される。この時、ＲＩＥの異方性を利用することにより、半導体積層膜１１の側壁１１ｋ上に誘電体膜１９を残して誘電体材料を容易に除去することができる。
【００５０】
第１ウェットエッチング工程は基板２上の第２素子部２０及び分断溝３の形成領域に残存した半導体積層膜１１をウェットエッチングにより除去する。これにより、基板２の表面を露出させる。この時、例えば塩酸系エッチャントを使用すると、選択的にバッファ層１１ａやＮ型クラッド層１１ｂを除去することができる。
【００５１】
また、誘電体膜１９によって半導体積層膜１１の側壁１１ｋのウェットエッチングが防止される。これにより、半導体積層膜１１の側壁１１ｋの平滑性及び基板２に対する垂直性を維持することができる。
【００５２】
図６は第２エピタキシャル成長工程を示している。第２エピタキシャル成長工程では基板２上にＭＯＣＶＤ等の成膜装置によりＡｌＧａＩｎＰ系の半導体積層膜２１をエピタキシャル成長させる。
【００５３】
この時、半導体積層膜１１の側壁１１ｋ上に誘電体膜１９が設けられるため、側壁１１ｋ上のエピタキシャル成長が誘電体膜１９により阻害される。このため、側壁１１ｋに対して法線方向に積層される積層膜の膜厚を小さくすることができる。側壁１１ｋ上の積層膜の膜厚が大きいと半導体積層膜２１の上面の基板２に平行な平坦部の面積が狭くなり、Ｐ側電極層２２（図２参照）の面積が狭くなる。従って、誘電体膜１９によって側壁１１ｋ上の積層膜の膜厚を小さくし、Ｐ側電極層２２（図２参照）の面積を広く確保して半導体レーザ素子１の放熱特性を向上することができる。
【００５４】
図７は第２ドライエッチング工程を示している。第２ドライエッチング工程は半導体積層膜２１上にエッチングマスク３６を形成し、第１素子部１０及び分断溝３の形成領域がドライエッチングによって除去される。エッチングマスク３６はレジストにより形成してもよいが、ドライエッチングに対する耐性の高いＳｉＯ2やＳｉＮ等の誘電体により形成するとより望ましい。
【００５５】
即ち、第１ドライエッチング工程と同様に、半導体積層膜２１上に誘電体材料がプラズマＣＶＤ装置やスパッタ装置により成膜される。誘電体材料の上面にはレジストマスクがフォトリソグラフにより形成される。バッファードフッ酸によるウェットエッチングまたはＲＩＥ等のドライエッチングによってレジストマスクのパターンを誘電体材料に転写し、エッチングマスク３６が形成される。
【００５６】
次に、ＩＣＰドライエッチング装置等によって半導体積層膜２１がドライエッチングされる。第２ドライエッチング工程ではエッチングの深さ方向ばらつきを考慮して基板２表面から数１０ｎｍ〜数１００ｎｍまでエッチングして放電を停止する。これにより、基板２の表面のエッチングを防止する。
【００５７】
図８は第２ウェットエッチング工程を示している。第２ウェットエッチング工程は基板２上の第１素子部１０及び分断溝３の形成領域に残存した半導体積層膜２１をウェットエッチングにより除去する。これにより、基板２の表面及び誘電体膜１９の表面が露出する。この時、例えば塩酸系エッチャントを使用すると、選択的にバッファ層２１ａやＮ型クラッド層２１ｂを除去することができる。
【００５８】
第２ドライエッチング工程及び第２ウェットエッチング工程によって誘電体膜１９上から法線方向に所定幅の半導体積層膜２１が基板２上まで除去され、分断溝３が形成される。第２ウェットエッチング工程のエッチング量は僅かであるので、半導体積層膜２１の側壁２１ｋの平滑性及び基板２に対する垂直性を高く形成することができる。
【００５９】
これにより、半導体積層膜１１、２１の側壁１１ｋ、２１ｋの基板２に対する傾斜角を８０゜〜９０゜に形成し、分断溝３の幅Ｗ１（図２参照）を１５μｍ以下に形成することができる。このため、半導体レーザ素子１のチップサイズを小さくすることができ、横幅Ｗ２（第１素子部１０と第２素子部２０の並設方向の幅）を１５０μｍ〜１７０μｍに形成することができる。
【００６０】
図９は誘電体膜除去工程を示している。誘電体膜除去工程ではバッファードフッ酸等のフッ酸系エッチャントにより誘電体膜１９（図８参照）をエッチングして除去する。
【００６１】
次に、窓構造部３０を形成する窓構造部形成工程が行われる。窓構造部形成工程はキャップ層１１ｉ、２１ｉ（図９参照）上の窓構造部３０（図２参照）の形成領域以外の領域にリフトオフ用のレジストパターンが形成される。レジストパターンの形成後、スパッタ等によってキャップ層１１ｉ、２１ｉ上にＺｎＯが成膜される。
【００６２】
そして、アセトン等の有機溶媒やレジスト剥離液に浸漬して超音波洗浄機によりレジストを除去するリフトオフが行われる。これにより、窓構造部３０の形成領域にＺｎＯのパターンが形成される。ＺｎＯのパターン形成後、ウェハの全面にＳｉＯ2をプラズマＣＶＤ法にて０．２μｍ程度成膜する。これにより、後工程の熱処理中にＡｓが抜け出してしまうことが防止される。
【００６３】
ＳｉＯ2を形成した後、熱処理によるＺｎの拡散が行われる。熱処理によってＺｎＯパターン直下の活性層１１ｄ、２１ｄがＺｎの拡散により混晶化される。この時、いわゆる窓構造としての機能を果たすように、窓構造部３０のバンドギャップが窓構造部３０以外の領域に対して十分に大きく、且つ過剰な拡散により無効電流が発生しないように熱処理条件が調整される。熱処理条件は例えば、処理温度５００℃〜６００℃、処理時間１２０分〜２５０分としている。熱処理が終了した後、フッ素系エッチャントを用いたエッチングによりキャップ層１１ｉ、２１ｉ上に成膜したＺｎＯ及びＳｉＯ2を除去する。
【００６４】
次に、図１０はリッジ部１５、２５を形成するリッジ部形成工程を示している。リッジ部形成工程では半導体積層膜１１、２１上にエッチングに耐性を有するＳｉＯ2等の誘電体材料をプラズマＣＶＤ法またはスパッタ法により成膜する。誘電体材料の厚みは主に後工程のドライエッチングに対して必要とされる厚みに対して余裕度をもって設定され、例えば２０００Å〜５０００Åに形成される。
【００６５】
リッジ部１５、２５及びテラス部１７、２７の形成領域上の誘電体材料にはレジストマスクがフォトリソグラフにより形成される。そして、ＲＩＥ等のドライエッチングを行い、レジストマスクが有機溶剤等により除去される。これにより、レジストマスクのパターンが誘電体材料に転写され、誘電体のエッチングマスクが形成される。そして、ＩＣＰドライエッチング装置等によるドライエッチングとウェットエッチングとの組み合わせにより、第１Ｐ型クラッド層１１ｆ、２１ｆの上面までエッチングして溝部１６、２６が形成される。これにより、リッジ部１５、２５及びテラス部１７、２７が形成される。
【００６６】
図１１は第２誘電体形成工程を示している。第２誘電体形成工程ではウェハの全面にＳｉＯ2膜等の誘電体膜５が成膜される。そして、フォトリソグラフ及びエッチングによってリッジ部１５、２５の上面の誘電体膜５が除去される。この時、ＲＩＥ装置を用いてドライエッチングを行ってもよく、フッ素系のエッチャントによるウェットエッチングを行ってもよい。また、窓構造部３０（図２参照）への電流の注入を防ぐため、リッジ部１５、２５上の窓構造部３０の領域には誘電体膜５が残るようにパターニングを行う。
【００６７】
図１２はＮ側電極層４を形成するＮ側電極形成工程を示している。Ｎ側電極形成工程では基板２の裏面が研磨装置により研磨され、基板２を所定の厚みに形成する。次に、基板２の裏面にスパッタや蒸着によりＡｕＧｅＮｉ、Ｔｉ、Ａｕの積層膜が成膜され、所定条件で熱処理してオーミックコンタクト部を形成する。熱処理条件は、例えば処理温度４４０℃、処理時間１０分にしている。その後、オーミックコンタクト部上にＴｉ、Ａｕを積層した表面層をスパッタ等によって形成する。これにより、基板２の裏面にＮ側電極層４が形成される。
【００６８】
次に、Ｐ側電極層１２、２２を形成するＰ側電極形成工程が行われる。Ｐ側電極形成工程では誘電体膜５及びリッジ部１５、２５上にＴｉ、Ａｕを積層した下地層１２ａ、２２ａがスパッタ等により成膜される。下地層１２ａ、２２ａはリッジ部１５、２５上を含む所定領域を残し、分断溝３内を含む不要領域がフォトリソグラフ及びエッチングにより除去される。
【００６９】
下地層１２ａ、２２ａ上にはメッキによってＡｕから成るメッキ層１２ｂ、２２ｂが形成される。メッキ層１２ｂ、２２ｂ上にはＴｉ、Ａｕを積層した表面層１２ｃ、２２ｃをスパッタ等によって形成する。表面層１２ｃ、２２ｃはリッジ部１５、２５上を含む所定領域を残し、分断溝３内を含む不要領域がフォトリソグラフ及びエッチングにより除去される。これにより、前述の図２に示すように、第１素子部１０及び第２素子部２０上にＰ側電極層１２、２２が形成される。
【００７０】
下地層１２ａ、２２ａ及び表面層１２ｃ、２２ｃの不要領域を除去することにより、後工程でＰ側電極層１２、２２を避けて半導体レーザ素子１を個片化することができる。また、第１素子部１０及び第２素子部２０の一方のレーザ発振時に他方へのリーク電流を防止することができる。
【００７１】
この時、分断溝３の一方の壁面を形成する側壁１１ｋは第１ドライエッチング工程により形成されるため、凹凸の少ない高い平滑性及び基板２に対する高い垂直性を有する。分断溝３の他方の壁面を形成する側壁２１ｋは第２ドライエッチング工程及び第２ウェットエッチング工程により形成される。第２ウェットエッチング工程によるエッチング量が僅かであるので、側壁２１ｋは凹凸の少ない高い平滑性及び基板２に対する高い垂直性を有する。また、分断溝３の底面は基板２により形成され、第１ウェットエッチング工程及び第２ウェットエッチング工程で選択的にエッチングが行われるため高い平滑性を有する。
【００７２】
このため、分断溝３を狭く形成して半導体レーザ素子１のチップサイズを小さくできるとともに、分断溝３内の下地層１２ａ、２２ａ及び表面層１２ｃ、２２ｃを容易に除去することができる。また、分断溝３内の凹凸が少ないため、メッキ層１２ｂ、２２ｂの形成時に半導体積層膜１１、２１の表面に通電が良好に行われ、メッキ厚を均一にすることができる。従って、レーザ発振の際の放熱性の低下を防止することができる。
【００７３】
次に、第１切断工程によりウェハを出射面１０ａ、２０ａに平行方向に切断して短冊状部材を形成する。次に、コート膜形成工程によって出射面１０ａ、２０ａ及びこれらの対向面上に端面コート膜（不図示）がＥＣＲスパッタ装置やＥＢ蒸着装置により成膜される。端面コート膜によって第１、第２素子部１０、２０の端面を保護するとともに端面の反射率を調整する。次に、第２切断工程により短冊状部材を出射面１０ａ、２０ａに直交する方向に切断し、多数の２波長モノリシック型の半導体レーザ素子１が個片化される。
【００７４】
本実施形態によると、第１ドライエッチング工程（第１エッチング工程）により所定領域に形成した半導体積層膜１１（第１半導体積層膜）の側壁１１ｋ上に、誘電体膜形成工程によって誘電体膜１９が形成される。また、第２ドライエッチング工程及び第２ウェットエッチング工程から成るエッチング工程（第２エッチング工程）により所定領域に分断溝３及び半導体積層膜２１が形成される。
【００７５】
このため、分断溝３の両壁面（側壁１１ｋ、２１ｋ）が高い平滑性及び垂直性を有し、分断溝３の底面（基板２）が高い平滑性を有する。これにより、半導体レーザ素子１のチップサイズを小さくすることができる。また、Ｐ側電極形成工程（電極形成工程）において不要領域の下地層１２ａ、２２ａ及び表面層１２ｃ、２１ｃから成る電極材料を容易に除去することができるとともに、メッキ層１２ｂ、２２ｂのメッキ厚を均一にすることができる。従って、コストを削減できるとともに、歩留り及び信頼性の高い半導体レーザ素子１を得ることができる。
【００７６】
また、誘電体膜１９によって側壁１１ｋに対して法線方向に積層される半導体積層膜２１の膜厚を小さくすることができ、Ｐ側電極層２２（図２参照）の面積を広く確保して半導体レーザ素子１の放熱特性をより向上することができる。
【００７７】
また、第２ドライエッチング工程後に第２ウェットエッチング工程を行うので、半導体積層膜２１を選択的にエッチングして基板２から成る分断溝３の底面のエッチングによる平滑性の低下を防止することができる。加えて、誘電体膜１９に対して法線方向に積層される半導体積層膜２１を誘電体膜１９が露出するまで容易に除去することができる。
【００７８】
また、誘電体膜形成工程後に第１ウェットエッチングを行うので、半導体積層膜１１を選択的にエッチングして分断溝３の底面のエッチングによる平滑性の低下を防止することができる。加えて、誘電体膜１９により半導体積層膜１１の側壁１１ｋが覆われた状態でウェットエッチングが行われ、側壁１１ｋの平滑性をより向上することができる。
【００７９】
また、第１、第２ウェットエッチング工程を塩酸系エッチャントにより行うので、第１、第２ドライエッチング工程で残存した半導体積層膜１１、２１を容易に選択的にエッチングすることができる。
【００８０】
本実施形態において、第１素子部１０がＡｌＧａＡｓ系の半導体積層膜１１を有し、第２素子部２０がＡｌＧａＩｎＰ系の半導体積層膜２１を有するが、他の成分の半導体積層膜であってもよい。
【産業上の利用可能性】
【００８１】
本発明によると、複数の波長のレーザ光を出射するモノリシック型の半導体レーザ素子に利用することができる。
【符号の説明】
【００８２】
１    半導体レーザ素子
２    基板
３    分断溝
４    Ｎ側電極層
５、１９  誘電体膜
１０    第１素子部
１０ａ、２０ａ  出射面
１１、２１  半導体積層膜
１１ａ、２１ａ  バッファ層
１１ｂ、２１ｂ  Ｎ型クラッド層
１１ｃ、２１ｃ  Ｎ型ガイド層
１１ｄ、２１ｄ  活性層
１１ｅ、２１ｅ  Ｐ型ガイド層
１１ｆ、２１ｆ  第１Ｐ型クラッド層
１１ｇ、２１ｇ  第２Ｐ型クラッド層
１１ｈ、２１ｈ  中間層
１１ｉ、２１ｉ  キャップ層
１２、２２  Ｐ側電極層
１２ａ、２２ａ  下地層
１２ｂ  ２２ｂ  メッキ層
１２ｃ、２２ｃ  表面層
１５、２５  リッジ部
１６、２６  溝部
２０    第２素子部
３０    窓構造部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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