(57)【要約】【課題】配線基板上に搭載された半導体チップ上にチップ積層体をフリップチップボンディングで良好に接合して、信頼性の高い半導体装置を提供する。【解決手段】本発明に係るチップ積層体は、それぞれ同じ配置で複数のバンプ電極が形成された少なくとも第１、第２及び第３の半導体チップ１０ａ〜１０ｃを積層したものである。第１の半導体チップ１０ａの一面に複数の第１のバンプ電極を有し、他面にバンプ電極が形成されていない。第２の半導体チップ１０ｂの一面に複数の第２のバンプ電極が、他面に複数の第３のバンプ電極があり、該第１のバンプ電極に第１のはんだ層を介して第３のバンプ電極が電気的に接続されている。第３の半導体チップ１０の一面に複数の第４のバンプ電極があり、該第４のバンプ電極上に第２のはんだ層があり、他面に複数の第５のバンプ電極がある。該第２のバンプ電極に第３のはんだ層を介して該第５のバンプ電極が電気的に接続されている。【選択図】図１
2014063974.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ同じ配置で複数のバンプ電極が形成された複数の半導体チップを積層したチップ積層体であって、
前記チップ積層体は、
一面に形成された複数の第１のバンプ電極を有し、他面にバンプ電極が形成されていない第１の半導体チップと、
一面に形成された複数の第２のバンプ電極と、他面に形成され前記複数の第２のバンプ電極とそれぞれ電気的に接続された複数の第３のバンプ電極とを有し、前記第１の半導体チップ上に積層され、前記複数の第１のバンプ電極に前記複数の第３のバンプ電極がそれぞれ第１のはんだ層を介して電気的に接続された、第２の半導体チップと、
一面に形成された複数の第４のバンプ電極と、前記複数の第４のバンプ電極上にそれぞれ形成された複数の第２のはんだ層と、他面に形成され前記複数の第４のバンプ電極とそれぞれ電気的に接続された複数の第５のバンプ電極とを有し、前記第２の半導体チップ上に積層され、前記複数の第２のバンプ電極に前記複数の第５のバンプ電極がそれぞれ第３のはんだ層を介して電気的に接続された、第３の半導体チップと、
を備えた、チップ積層体。
【請求項２】
前記第２の半導体チップは、前記第２のバンプ電極と前記第３のバンプ電極を互いに接続する第１の貫通電極を有し、前記第３の半導体チップは、前記第４のバンプ電極と前記第５のバンプ電極を互いに接続する第２の貫通電極を有し、前記第１の貫通電極と前記第２の貫通電極が一直線上に配置されていて直列接続されている、請求項１に記載のチップ積層体。
【請求項３】
前記第１の半導体チップの厚さは、前記第２及び第３の半導体チップの厚さよりも厚く構成されている、請求項２に記載のチップ積層体。
【請求項４】
前記第１の半導体チップと前記第２の半導体チップの間および前記第２の半導体チップと前記第３の半導体チップの間の隙間に少なくとも充填された樹脂からなる封止樹脂層をさらに備えた、請求項１から３のいずれか１項に記載のチップ積層体。
【請求項５】
請求項１から４のいずれか１項に記載のチップ積層体と、第４の半導体チップと、一面に該第４の半導体チップが実装されて該第４の半導体チップ上に該チップ積層体が積層された配線基板と、を備えた半導体装置であって、
該第４の半導体チップの前記配線基板とは反対側の面に複数の第６のバンプ電極が形成されており、
該複数の第６のバンプ電極の一部又は全部のバンプ電極に、前記チップ積層体における前記第３の半導体チップの前記複数の第４のバンプ電極がそれぞれ前記第２のはんだ層を介して電気的に接続された、半導体装置。
【請求項６】
前記第３の半導体チップと前記第４の半導体チップの間、および前記第４の半導体チップと前記配線基板の間の隙間に少なくとも充填された樹脂からなる第２の封止樹脂層と、
前記配線基板上の前記チップ積層体と前記第４の半導体チップの両方を覆うように封止する第３の封止樹脂層と、
をさらに備えた、請求項５に記載の半導体装置。
【請求項７】
それぞれ同じ配置で複数のバンプ電極が形成された第１、第２及び第３の半導体チップを少なくとも積層したチップ積層体と、第４の半導体チップと、一面に該第４の半導体チップが実装されて該第４の半導体チップ上に該チップ積層体が積層された配線基板と、を備えた半導体装置を製造する方法であって、
一面に形成された複数の第１のバンプ電極を有した、他面にバンプ電極が形成されていない第１の半導体チップを用意する工程と、
一面に形成された複数の第２のバンプ電極と、他面に形成され前記複数の第２のバンプ電極とそれぞれ電気的に接続された複数の第３のバンプ電極と、該複数の第３のバンプ電極上にそれぞれ形成された複数の第１のはんだ層とを有し、前記第２のバンプ電極と前記第３のバンプ電極がそれぞれ前記第１のバンプ電極の配置に合わせて配置されている、第２の半導体チップを用意する工程と、
一面に形成された複数の第４のバンプ電極と、前記複数の第４のバンプ電極上にそれぞれ形成された複数の第２のはんだ層と、他面に形成され前記複数の第４のバンプ電極とそれぞれ電気的に接続された複数の第５のバンプ電極と、前記複数の第５のバンプ電極上にそれぞれ形成された複数の第３のはんだ層とを有し、前記第４のバンプ電極と前記第５のバンプ電極がそれぞれ前記複数の第１のバンプ電極の配置に合わせて配置されている、第３の半導体チップを用意する工程と、
一面に形成された複数の第６のバンプ電極と、他面に形成され前記複数の第６のバンプ電極とそれぞれ電気的に接続された複数の第７のバンプ電極とを有する第４の半導体チップを用意する工程と、
一面に前記第４の半導体チップの前記複数の第６のバンプ電極を接続することが可能な配線基板を用意する工程と、を有し、さらに、
平坦なステージ上に前記第１の半導体チップの前記一面を上向きにして該第１の半導体チップを載置する工程と、
前記複数の第１のバンプ電極に前記複数の第３のバンプ電極がそれぞれ前記第１のはんだ層を介して電気的に接続されるように、前記第２の半導体チップを前記第１の半導体チップ上に積層する工程と、
前記複数の第２のバンプ電極上に前記複数の第５のバンプ電極がそれぞれ前記第３のはんだ層を介して電気的に接続されるように、前記第３の半導体チップを前記第２の半導体チップ上に積層する工程と、
前記配線基板に前記複数の第６のバンプ電極が電気的に接続されるように、前記第４の半導体チップを前記配線基板上に搭載する工程と、
前記複数の第７のバンプ電極の一部又は全部のバンプ電極に前記複数の第４のバンプ電極がそれぞれ前記第２のはんだ層を介して電気的に接続されるように、前記第１、第２及び第３の半導体チップを積層してなるチップ積層体を前記配線基板上の前記第４の半導体チップ上に積層する工程と、
を含む、半導体装置の製造方法。
【請求項８】
それぞれ同じ配置で複数のバンプ電極が形成された第１、第２及び第３の半導体チップを少なくとも積層したチップ積層体と、第４の半導体チップと、一面に該第４の半導体チップが実装されて該第４の半導体チップ上に該チップ積層体が積層された配線基板と、を備えた半導体装置を製造する方法であって、
一面に形成された複数の第１のバンプ電極を有した、他面にバンプ電極が形成されていない第１の半導体チップを用意する工程と、
一面に形成された複数の第２のバンプ電極と、他面に形成され前記複数の第２のバンプ電極とそれぞれ電気的に接続された複数の第３のバンプ電極と、該複数の第３のバンプ電極上にそれぞれ形成された複数の第１のはんだ層とを有し、前記第２のバンプ電極と前記第３のバンプ電極がそれぞれ前記第１のバンプ電極の配置に合わせて配置されている、第２の半導体チップを用意する工程と、
一面に形成された複数の第４のバンプ電極と、前記複数の第４のバンプ電極上にそれぞれ形成された複数の第２のはんだ層と、他面に形成され前記複数の第４のバンプ電極とそれぞれ電気的に接続された複数の第５のバンプ電極と、前記複数の第５のバンプ電極上にそれぞれ形成された複数の第３のはんだ層とを有し、前記第４のバンプ電極と前記第５のバンプ電極がそれぞれ前記複数の第１のバンプ電極の配置に合わせて配置されている、第３の半導体チップを用意する工程と、
一面に形成された複数の第６のバンプ電極と、他面に形成され前記複数の第６のバンプ電極とそれぞれ電気的に接続された複数の第７のバンプ電極とを有する第４の半導体チップを用意する工程と、
一面に前記第４の半導体チップの前記複数の第６のバンプ電極を接続することが可能な配線基板を用意する工程と、を有し、さらに、
平坦な第１のステージ上に前記第１の半導体チップの前記一面を上向きにして該第１の半導体チップを載置する工程と、
前記複数の第１のバンプ電極に前記複数の第３のバンプ電極がそれぞれ前記第１のはんだ層を介して電気的に接続されるように、前記第２の半導体チップを前記第１の半導体チップ上に積層する工程と、
前記複数の第２のバンプ電極上に前記複数の第５のバンプ電極がそれぞれ前記第３のはんだ層を介して電気的に接続されるように、前記第３の半導体チップを前記第２の半導体チップ上に積層する工程と、
前記第１、第２及び第３の半導体チップを積層してなるチップ積層体を平坦な第２のステージ上に前記第３の半導体チップの前記一面を上向きにして載置し、前記第１の半導体チップと前記第２の半導体チップの間、および前記第２の半導体チップと前記第３の半導体チップの間の隙間にアンダーフィル材を充填する工程と、
前記配線基板に前記複数の第６のバンプ電極が電気的に接続されるように、前記第４の半導体チップを前記配線基板上に搭載する工程と、
前記複数の第７のバンプ電極の一部又は全部のバンプ電極に前記複数の第４のバンプ電極がそれぞれ前記第２のはんだ層を介して電気的に接続されるように、前記アンダーフィル材が設けられた前記チップ積層体を前記配線基板上の前記第４の半導体チップ上に積層する工程と、
を含む、半導体装置の製造方法。
【請求項９】
前記第３の半導体チップを前記第２の半導体チップ上に積層する工程は、
前記第３の半導体チップの前記複数の第４のバンプ電極それぞれを収容可能な複数の凹部が一面に形成された第３のステージ上に、前記第２のはんだ層が形成された第４のバンプ電極を該凹部に収容した状態で前記第３の半導体チップを載置することと、
前記複数の第５のバンプ電極上に前記複数の第２のバンプ電極がそれぞれ前記第３のはんだ層を介して電気的に接続されるように、前記第１及び第２の半導体チップを積層してなる積層体を前記第３のステージ上の前記第３の半導体チップ上に積層することを含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
それぞれ同じ配置で複数のバンプ電極が形成された第１、第２及び第３の半導体チップを少なくとも積層したチップ積層体と、第４の半導体チップと、一面に該第４の半導体チップが実装されて該第４の半導体チップ上に該チップ積層体が積層された配線基板と、を備えた半導体装置を製造する方法であって、
一面に形成された複数の第１のバンプ電極を有した、他面にバンプ電極が形成されていない第１の半導体チップを用意する工程と、
一面に形成された複数の第２のバンプ電極と、他面に形成され前記複数の第２のバンプ電極とそれぞれ電気的に接続された複数の第３のバンプ電極と、該複数の第３のバンプ電極上にそれぞれ形成された複数の第１のはんだ層と、前記他面に形成された前記複数の第３のバンプ電極を覆う第１の絶縁性樹脂接着フィルム（ＮＣＦ）とを有し、前記第２のバンプ電極と前記第３のバンプ電極がそれぞれ前記第１のバンプ電極の配置に合わせて配置されている、第２の半導体チップを用意する工程と、
一面に形成された複数の第４のバンプ電極と、前記複数の第４のバンプ電極上にそれぞれ形成された複数の第２のはんだ層と、他面に形成され前記複数の第４のバンプ電極とそれぞれ電気的に接続された複数の第５のバンプ電極と、前記複数の第５のバンプ電極上にそれぞれ形成された複数の第３のはんだ層と、前記他面に形成された前記複数の第５のバンプ電極を覆う第２の絶縁性樹脂接着フィルム（ＮＣＦ）とを有し、前記第４のバンプ電極と前記第５のバンプ電極がそれぞれ前記複数の第１のバンプ電極の配置に合わせて配置されている、第３の半導体チップを用意する工程と、
一面に形成された複数の第６のバンプ電極と、他面に形成され前記複数の第６のバンプ電極とそれぞれ電気的に接続された複数の第７のバンプ電極とを有する第４の半導体チップを用意する工程と、
一面に前記第４の半導体チップの前記複数の第６のバンプ電極を接続することが可能な配線基板を用意する工程と、を有し、さらに、
平坦なステージ上に前記第１の半導体チップの前記一面を上向きにして該第１の半導体チップを載置する工程と、
前記複数の第１のバンプ電極に前記複数の第３のバンプ電極がそれぞれ前記第１のはんだ層を介して電気的に接続されるように前記第２の半導体チップを前記第１の半導体チップ上に積層するとともに、前記第１の半導体チップと前記第２の半導体チップの間の隙間を前記第１の絶縁性樹脂接着フィルムで埋める工程と、
前記複数の第２のバンプ電極上に前記複数の第５のバンプ電極がそれぞれ前記第３のはんだ層を介して電気的に接続されるように前記第３の半導体チップを前記第２の半導体チップ上に積層するとともに、前記第２の半導体チップと前記第３の半導体チップの間の隙間を前記第２の絶縁性樹脂接着フィルムで埋める工程と、
前記配線基板に前記複数の第６のバンプ電極が電気的に接続されるように、前記第４の半導体チップを前記配線基板上に搭載する工程と、
前記複数の第７のバンプ電極の一部又は全部のバンプ電極に前記複数の第４のバンプ電極がそれぞれ前記第２のはんだ層を介して電気的に接続されるように、前記第１、第２及び第３の半導体チップを積層してなるチップ積層体を前記配線基板上の前記第４の半導体チップ上に積層する工程と、
を含む、半導体装置の製造方法。
【請求項１１】
前記第３の半導体チップの前記一面を吸着し、前記第２のはんだ層が形成された前記複数の第４のバンプ電極それぞれを収容可能な複数の凹部を有するボンディングツールを用意し、
前記第２の半導体チップ上に前記第３の半導体チップを積層するときには、前記ボンディングツールを使って、前記第４のバンプ電極を前記凹部に収容した状態で前記第２の半導体チップ上に前記第３の半導体チップを積層する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記配線基板上の前記第４の半導体チップ上に前記チップ積層体を積層した後、前記第３の半導体チップと前記第４の半導体チップの間、および前記第４の半導体チップと前記配線基板の間の隙間にアンダーフィル材を充填する、請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第２のはんだ層の前記第４のバンプ電極からの厚さは、前記第３のはんだ層の前記第５のバンプ電極からの厚さよりも厚い、請求項７から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１の半導体チップと前記第２の半導体チップの間、前記第２の半導体チップと前記第３の半導体チップの間、前記第３の半導体チップと前記第４の半導体チップの間、および前記第４の半導体チップと前記配線基板の間におけるバンプ電極同士は、はんだ層の加熱溶融によって接合される、請求項７から１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣｏＣ（Chip on Chip）型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化や高機能化に伴って、貫通電極を有する複数の半導体チップを積載してなるＣｏＣ型の半導体装置が提供されている。
【０００３】
この半導体装置の一例として、特許文献１には以下のような技術が開示されている。すなわち、貫通電極を有する複数の半導体チップをそれぞれの貫通電極で接続しつつ積載し、積載された複数の半導体チップの周囲を覆うとともに半導体チップ間の隙間を埋める封止樹脂層を形成することで、チップ積層体を形成し、その後、チップ積層体を配線基板上に固定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2010-251347号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなＣｏＣ型の半導体装置では、チップ積層体のバンプ間接続の信頼性を確保する為に、複数の半導体チップのバンプ同士ははんだ層を介して接合される。はんだ溶融温度以上でバンプ間を接合する際に、ボンディングツールへのはんだ付着を避ける為、ボンディングツールで保持される半導体チップのおもて面にはバンプは形成されているが該バンプ上にははんだ層は形成されず、その半導体チップの裏面に形成されたバンプのみにはんだ層が形成される。尚、半導体チップ上のバンプは柱状のＣｕにＮｉメッキ層及びＡｕメッキ層を形成したバンプ（Ni/Auバンプ）である。
【０００６】
このような半導体チップを複数用意し、一の半導体チップの裏面を吸着ステージ上に貼り付け、他の半導体チップのおもて面をボンディングツールで保持し、前記他の半導体チップの裏面のバンプを、その裏面バンプ上のはんだ層を介して、吸着ステージ上の前記一の半導体チップのおもて面のバンプに接合する方法が行われる。
【０００７】
この方法のように複数の半導体チップを積み重ねてチップ積層体を形成した場合には、最上段の半導体チップのおもて面は、はんだ層が形成されていないバンプを有する面となる。また、チップ積層体を作る際に最下となる半導体チップの裏面は吸着ステージに接触させる面であるため、最下段の半導体チップの裏面も、はんだ層が形成されていない面である。
【０００８】
そのため、配線基板上にフリップチップボンディングで実装された半導体チップの裏側面に前記チップ積層体をフリップチップボンディングで接合するときは、ボンディングツールで保持する面として、はんだ層が形成されていないバンプを有する最下段の半導体チップの裏面が使われる。しかし、配線基板上の半導体チップのバンプと接合されるチップ積層体の面は、はんだ層が形成されていないバンプを有する最上段の半導体チップのおもて面となる。この場合、接合するNi/Auバンプ間にはんだ層が介在しないため、バンプ間の接合が困難になる。
【０００９】
以上の実情により、チップ積層体の最上段チップのおもて面に配設されたバンプ電極上にはんだ層を形成することが検討されているが、複数の半導体チップからなるチップ積層体の微細なバンプ上に、チップ積層体形成後にメッキや印刷等ではんだ層を形成するのは困難であった。
【００１０】
また、特許文献１に示されるように、配線基板上に積層された複数の半導体チップそれぞれのバンプ電極の配置がそれぞれの半導体チップで同じように配置されている場合、それぞれの半導体チップの貫通電極は、チップ積層体では一直線上に配置されることになる。このようなチップ積層体では、製造プロセスにおける温度変化により貫通電極の膨張や収縮の際に応力が発生する。その応力は、配線基板から最も遠い位置に配置された半導体チップの貫通電極の部位に最も大きくかかり、チップクラックを発生させる虞があった。
【課題を解決するための手段】
【００１１】
本発明の一の態様は、それぞれ同じ配置で複数のバンプ電極が形成された複数の半導体チップを積層したチップ積層体を提供する。
【００１２】
このチップ積層体は、少なくとも第１、第２及び第３の半導体チップを積層してなる。
【００１３】
該第１の半導体チップは、一面に形成された複数の第１のバンプ電極を有し、他面にバンプ電極が形成されていない半導体チップである。
【００１４】
該第２の半導体チップは、一面に形成された複数の第２のバンプ電極と、他面に形成され該複数の第２のバンプ電極とそれぞれ電気的に接続された複数の第３のバンプ電極とを有する。そして、該第２の半導体チップは該第１の半導体チップ上に積層され、該複数の第１のバンプ電極に該複数の第３のバンプ電極がそれぞれ第１のはんだ層を介して電気的に接続されている。
【００１５】
該第３の半導体チップは、一面に形成された複数の第４のバンプ電極と、該複数の第４のバンプ電極上にそれぞれ形成された複数の第２のはんだ層と、他面に形成され該複数の第４のバンプ電極とそれぞれ電気的に接続された複数の第５のバンプ電極とを有する。そして、該第３の半導体チップは該第２の半導体チップ上に積層され、該複数の第２のバンプ電極に該複数の第５のバンプ電極がそれぞれ第３のはんだ層を介して電気的に接続されている。
【００１６】
本態様のようなチップ積層体では、製造プロセスにおける温度変化により各半導体チップの貫通電極が膨張及び収縮して応力が発生する。しかし、配線基板上にフリップチップボンディングで実装された半導体チップの裏側面に、本態様のチップ積層体をフリップチップボンディングで接合する場合には、配線基板上の半導体チップのバンプ電極と接合されるチップ積層体の面ははんだ層が形成されたバンプ電極（即ち第３の半導体チップの第４のバンプ電極）を有する面となり、貫通電極と裏面バンプが無い第１の半導体チップが配線基板から最も遠い位置に配置される。このため、上記の応力を、該第１の半導体チップの貫通電極が無い表面で受けることができる。したがって、チップクラックの発生が抑制され、信頼性の高い半導体装置を提供できる。
【００１７】
また、本発明の他の態様は、それぞれ同じ配置で複数のバンプ電極が形成された第１、第２及び第３の半導体チップを少なくとも積層したチップ積層体と、第４の半導体チップと、一面に該第４の半導体チップが実装されて該第４の半導体チップ上に該チップ積層体が積層された配線基板と、を備えた半導体装置を製造する方法を提供する。
【００１８】
この製造方法は、上記した第１、第２及び第３の半導体チップを用意する工程を有する。さらに、一面に形成された複数の第６のバンプ電極と、他面に形成され該複数の第６のバンプ電極とそれぞれ電気的に接続された複数の第７のバンプ電極とを有する第４の半導体チップを用意する工程と、一面に該第４の半導体チップの該複数の第６のバンプ電極を接続することが可能な配線基板を用意する工程と、を有する。
【００１９】
そして、この製造方法は、
平坦なステージ上に該第１の半導体チップの前記一面を上向きにして該第１の半導体チップを載置する工程と、
該複数の第１のバンプ電極に該複数の第３のバンプ電極がそれぞれ該第１のはんだ層を介して電気的に接続されるように、該第２の半導体チップを該第１の半導体チップ上に積層する工程と、
該複数の第２のバンプ電極上に該複数の第５のバンプ電極がそれぞれ該第３のはんだ層を介して電気的に接続されるように、該第３の半導体チップを該第２の半導体チップ上に積層する工程と、
該配線基板に該複数の第６のバンプ電極が電気的に接続されるように、該第４の半導体チップを該配線基板上に搭載する工程と、
該複数の第７のバンプ電極の一部又は全部のバンプ電極に該複数の第４のバンプ電極がそれぞれ該第２のはんだ層を介して電気的に接続されるように、該第１、第２及び第３の半導体チップを積層してなるチップ積層体を該配線基板上の該第４の半導体チップ上に積層する工程と、
を含むことを特徴とする。
【００２０】
このような方法によれば、配線基板上にフリップチップボンディングで実装された半導体チップの裏側面に、チップ積層体をフリップチップボンディングで接合する場合、配線基板上の半導体チップのバンプ電極と接合されるチップ積層体の面は、はんだ層が形成されたバンプ電極を有する面となる。したがって、接合するバンプ電極間にはんだ層が介在するため、バンプ電極間の接合を良好に行うことが出来る。
【００２１】
さらに、配線基板上の第４の半導体チップのバンプ電極と接合される第３の半導体チップのバンプ電極を凹部に収容した状態でチップ積層を行うことで、該第３の半導体チップのバンプ電極はチップ積層体の形成時に潰れないため、後のバンプ接合の信頼性が向上する。
【００２２】
また、チップ積層体を構成する第２及び第３の半導体チップの裏面に予め絶縁性樹脂接着フィルム（ＮＣＰ）を設けておくことで、第１の半導体チップと第２の半導体チップの間、および第２の半導体チップと第３の半導体チップの間の隙間をチップ積層体の形成時にＮＣＰで埋めることができる。このため、それらの隙間にアンダーフィル材を充填する方法と比べて、半導体装置の製造工程を簡略化でき、さらにチップ積層体を覆う絶縁性樹脂の量も少なくなるので、絶縁性樹脂の硬化収縮によってチップ積層体へかかる応力を低減できる。
【発明の効果】
【００２３】
本発明によれば、配線基板上に搭載された半導体チップ上に良好にフリップチップボンディングで接合された、信頼性の高いチップ積層体が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による半導体装置の概略構成を示す断面図である。
【図２】（ａ）〜（ｄ）は一の実施形態のチップ積層体を構成する複数の半導体チップの概略構成を示す断面図である。
【図３】図２（ａ）に示される第３の半導体チップの概略構成を示す要部拡大図である。
【図４】図１に示したチップ積層体の組み立て手順の一例を示す断面図である。
【図５】図１に示したチップ積層体の組み立て手順の一例を示す断面図である。
【図６】図１に示したチップ積層体を用いた半導体装置の組み立て手順の一例を示す断面図である。
【図７】一の実施形態による半導体装置の変形例を示す断面図である。
【図８】他の実施形態による半導体装置の概略構成を示す断面図である。
【図９】（ａ）〜（ｄ）は他の実施形態のチップ積層体を構成する複数の半導体チップの概略構成を示す断面図である。
【図１０】図８に示したチップ積層体の形成工程を示す断面図である。
【図１１】図８に示したチップ積層体を用いた半導体装置の組み立て手順の一例を示す断面図である。
【図１２】図９に示すようなＮＣＦ層が設けられた半導体チップの形成フローを示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照して説明する。
【００２６】
図１は、本発明の一実施形態によるＣｏＣ（Chip on Chip）型の半導体装置の概略構成を示す断面図である。
【００２７】
図１に示される本実施形態の半導体装置１では、複数のメモリチップ（第１の半導体チップ１０ａ、２個の第２の半導体チップ１０ｂ、第３の半導体チップ１０ｃ）からなるチップ積層体１１が、配線基板１２上に搭載されたロジックチップ（第４の半導体チップ１０ｄ）上に、搭載されている。
【００２８】
チップ積層体１１は、略同一構成のメモリ回路と略同一配置の複数のバンプ電極がそれぞれの一面に形成された複数のメモリチップ（本例では半導体チップ１０ａ〜１０ｃ）から構成されている。また、チップ積層体１１を構成するメモリチップ（半導体チップ１０ａ〜１０ｃ）は、同じような動作を行なう同じメモリ回路を有するメモリチップではあるが、一部構成の異なる３種類のメモリチップからなる。チップ積層体１１の形成工程については後に述べるが、第１の半導体チップ１０ａを最下段のチップとし、この上に２個の第２の半導体チップ１０ｂを積層し、最上段に第３の半導体チップ１０ｃを積層している。
【００２９】
チップ積層体１１はさらに、半導体チップ１０ａ〜１０ｄそれぞれの間の隙間を埋めると共に側面から見た断面が略台形状となる第１の封止樹脂層１３を備えている。第１の封止樹脂層１３は、例えば周知のアンダーフィル材を用いて形成される。略台形状の第１の封止樹脂層１３の短辺（上底）側に配置された最上段の半導体チップ１０ｃが、配線基板１２上に搭載された第４の半導体チップ１０ｄに接続される。このため、図１に示す半導体装置１の態様では第３の半導体チップ１０ｃが最下部になる。
【００３０】
配線基板１２には、両面に不図示の配線が形成された絶縁基材１２ａ（例えばガラスエポキシ基板）が用いられ、各配線は後述する接続パッド１４やランド１５を除いてソルダーレジスト膜等の絶縁膜１２ｂによって覆われている。
【００３１】
配線基板１２の一方の面には、第４の半導体チップ１０ｄと接続するための複数の接続パッド１４が形成され、他方の面には外部端子となるはんだボール１６を接続するための複数のランド１５が形成されている。これらの接続パッド１４は、所定のランド１５と配線によって接続されている。ランド１５は、配線基板１２の他方の面に所定の間隔で、例えば格子状に配置されている。
【００３２】
チップ積層体１１と半導体チップ１０ｄの間ならびに半導体チップ１０ｄと配線基板１２の間の隙間はアンダーフィル材によって埋められている。該アンダーフィル材により、チップ積層体１１と配線基板１２が接着固定されるとともに、電極接続部位が保護されている。該アンダーフィル材は第２の封止樹脂層１７となっている。
【００３３】
さらに、配線基板１２上のチップ積層体１１と半導体チップ１０ｄは第３の封止樹脂層１８によって封止されている。チップ積層体１１が搭載されない配線基板１２の他方の面の複数のランド１５には、半導体装置１の外部端子となるはんだボール１６がそれぞれ接続されている。
【００３４】
図２は、上記したチップ積層体１１を構成する複数の半導体チップ１０ａ〜１０ｃの概略構成を示す断面図である。図３は、第３の半導体チップ１０ｃの概略構成を示す要部拡大図である。
【００３５】
前述したように、第１の半導体チップ１０ａの上に２個の第２の半導体チップ１０ｂを積層し、さらにその上に第３の半導体チップ１０ｃを積層してチップ積層体１１が構成される。
【００３６】
まず、第３の半導体チップ１０ｃ（メモリチップ）は、図２（ａ）及び図３に示すように、例えばシリコン基板２１の一面に所定のメモリ回路が形成されている。シリコン基板２１の一面側には前記メモリ回路に電気的に接続された複数の電極パッドが所定の配置で形成されている。前記メモリ回路が形成された回路形成層２６の上には絶縁性の保護膜２７が形成されており、回路形成面を保護している。保護膜２７には開口部が設けられており、電極パッド２８が露出される。シリコン基板２１の一面には、複数の電極パッド２８上にそれぞれ形成された複数の表面バンプ２２が形成されている。表面バンプ２２は例えばＣｕからなる柱状体であり、チップ表面から突出するように形成されている。表面バンプ２２上にはＣｕ拡散防止用のＮｉメッキ層２９と酸化防止用のＡｕメッキ層３０が形成されている。
【００３７】
そして、第３の半導体チップ１０ｃでは、前記Ａｕメッキ層上に、Ｓｎ／Ａｇからなるはんだ層２３が形成されている。Ｓｎ／Ａｇのはんだ層２３は、リフローすることで、はんだ層２３が一旦溶融されることで、表面バンプ２２上に半球状で配置される。
【００３８】
さらに、シリコン基板２１には電極パッドに対応する位置に貫通孔が形成されており、前記貫通孔には導体層、例えばＣｕが充填されることで貫通電極２４が構成される。
【００３９】
シリコン基板２１の他面上には複数の裏面バンプ２５が形成されている。複数の裏面バンプ２５はそれぞれ、対応する表面バンプ２２に貫通電極２４を介して電気的に接続されている。裏面バンプ２５は例えばＣｕからなる柱状体であり、チップ裏面から突出するように形成されている。そして裏面バンプ２５の表面上にはＳｎ／Ａｇからなるはんだ層２３が形成されている。チップ裏面のはんだ層２３もチップ表面と同様に、裏面バンプ２５上に半球状に配置される。
【００４０】
尚、表面バンプ２２上のＳｎ／Ａｇはんだ層２３の厚さは、裏面バンプ２５上のＳｎ／Ａｇはんだ層２３の厚さよりも大きくなるように構成されている。例えばチップ表面側のはんだ層２３の厚さは、１０μｍ以上で、チップ裏面側のはんだ層２３の厚さは７．５μｍとなる。チップ表面側のはんだ層２３の方を厚く構成することで、ロジックチップ等の異種チップ（第４の半導体チップ１０ｄ）のバンプとの接合の信頼性を向上できる。
【００４１】
第２の半導体チップ１０ｂ（メモリチップ）は、第３の半導体チップ１０ｃとほぼ同じメモリチップである。該第２の半導体チップ１０ｂは、図２（ｂ）（ｃ）に示すように、シリコン基板２１の一面に形成された複数の表面バンプ２２と、表面バンプ２２と貫通電極２４を介して電気的に接続されるように、シリコン基板２１の他面に形成された複数の裏面バンプ２５と、を有している。裏面バンプ２５上にはＳｎ／Ａｇからなるはんだ層２３が形成されている。
【００４２】
従って、第２の半導体チップ１０ｂは、図３に示される第３の半導体チップ１０ｃの表面バンプ２２上に形成されたはんだ層２３が無い点で、第３の半導体チップ１０ｃと異なる構成となる。第２の半導体チップ１０ｂは、第３の半導体チップ１０ｃの表面バンプ２２上へのＳｎ／Ａｇはんだメッキを形成する工程を実施しないようにすることで、同一のプロセスで作製できる。第２の半導体チップ１０ｂの裏面のはんだ層２３の厚さは、第３の半導体チップ１０ｃの裏面のはんだ層２３と同様に、例えば７．５μｍの厚さで形成される。
【００４３】
尚、本実施形態のチップ積層体では、第２の半導体チップ１０ｂを２つ配置する構成としたが、１つでも、３つ以上配置するように構成しても良い。
【００４４】
第１の半導体チップ１０ａ（メモリチップ）は、第３の半導体チップ１０ｃとほぼ同じメモリチップである。該第１の半導体チップ１０ａは、図２（ｄ）に示すように、シリコン基板２１の一面に形成された複数の表面バンプ２２を有している。しかし、第１の半導体チップ１０ａは、シリコン基板２１を貫通する貫通電極と、他面に裏面バンプが形成されていない。また第１の半導体チップ１０ａは例えば１００μｍ厚で構成され、第２の半導体チップ１０ｂ及び第３の半導体チップ１０ｃの厚さ（例えば５０μｍ厚）と比べて、第１の半導体チップ１０ａの方が厚く構成されている。
【００４５】
従って、第１の半導体チップ１０ａは、図３に示される第３の半導体チップ１０ｃの表面バンプ２２上に形成されたはんだ層と、シリコン基板２１を貫通する貫通孔に形成される貫通電極と、裏面バンプが形成されていない点で、第３の半導体チップ１０ｃと異なる構成となる。第１の半導体チップ１０ａは、シリコン基板２１に対して、第２の半導体チップ１０ｂのような貫通電極と裏面バンプを形成する工程を実施しないようにすることで作製できる。
【００４６】
次に、チップ積層体１１の組立フローを説明する。
【００４７】
図４及び図５は、チップ積層体１１の組立フローを示す断面図である。
【００４８】
まず、図４（ａ）に示すように、ボンディングステージ３１上に、第１の半導体チップ１０ａ（メモリチップ）が裏面を該ステージに向けた状態で載置され、真空吸着することで保持固定される。チップ積層体１１の最下段に配置される第１の半導体チップ１０ａについては、その裏面にはバンプ電極が形成されていないため、ボンディングステージ３１上に該チップを良好に保持できる。
【００４９】
次に、チップ積層体１１の中段のメモリチップとなる第２の半導体チップ１０ｂの表面をボンディングツール３２で吸着保持する。そして、吸着した第２の半導体チップ１０ｂの裏面バンプ２５のはんだ層２３を、フラックス槽に浸して、裏面バンプの先端にフラックスを転写させる。
【００５０】
その後、裏面バンプ２５の先端にフラックスが転写された第２の半導体チップ１０ｂを、図４（ａ）に示すように、第１の半導体チップ１０ａ上にフリップチップボンディングにより積層する。これにより、第２の半導体チップ１０ｂの裏面バンプ２５は、はんだ層２３を介して、それぞれ対応する第１の半導体チップ１０ａの表面バンプ２２に接合される。フリップチップボンディング時の加熱により溶融されたはんだ層２３は第２の半導体チップ１０ｂの裏面バンプ２５と第１の半導体チップ１０ａの表面バンプ２２の間に広がり、バンプ同士が良好に接合される。
【００５１】
同様に、もう一つの第２の半導体チップ１０ｂを、第１の半導体チップ１０ａ上に接合された第２の半導体チップ１０ｂ上に積層する。これにより、２つの第２の半導体チップ１０ｂ間の裏面バンプ２５と対応する表面バンプ２２とがはんだ層２３を介して良好に接合され、図４（ｂ）に示すようにチップ積層体１１の一部が構成される。
【００５２】
次いで、チップ積層体１１の最上段に位置させる第３の半導体チップ１０ｃを第２の第２の半導体チップ１０ｂに接続する。この際、図４（ｃ）に示すように、第３の半導体チップ１０ｃの表面バンプ２２に対応した位置に凹部３３ａが形成された第２のボンディングステージ３３が用意される。そして、ボンディングステージ３３の上に第３の半導体チップ１０ｃが、おもて面を該ステージに向け、かつ表面バンプ２２が凹部３３ａに収容された状態で、保持固定される。
【００５３】
尚、第３の半導体チップ１０ｃについては、両面のバンプにはんだ層２３が形成されている。このため、半導体チップ１０ｃをはんだの溶融温度以上に加熱することなく、コレット等の搬送器具で搬送することが好ましい。これにより、該搬送器具にバンプ上のはんだ層が転写されることなく、半導体チップ１０ｃをボンディングステージ３３に搬送できる。
【００５４】
そして、上記したように第１の半導体チップ１０ａと２個の第２の半導体チップ１０ｂとを積層してなる積層体を、図４（ｃ）に示すようにボンディングツール３２で第１の半導体チップ１０ａの裏面を吸着して保持する。そして、吸着した積層体の第２の半導体チップ１０ｂの表面バンプ２２を、フラックス槽に浸して、表面バンプ２２の先端にフラックスを転写させる。
【００５５】
その後、第２の半導体チップ１０ｂの表面バンプ２２の先端にフラックスが転写された積層体を、図４（ｄ）に示すように、第３の半導体チップ１０ｃ上にフリップチップボンディングにより積層する。これにより、第３の半導体チップ１０ｃの裏面バンプ２５は、はんだ層２３を介して、それぞれ対応する積層体の第２の半導体チップ１０ｂの表面バンプ２２に接合される。フリップチップボンディング時の加熱により溶融されたはんだ層２３は第３の半導体チップ１０ｃの裏面バンプ２５と第２の半導体チップ１０ｂの表面バンプ２２との間に広がり、バンプ同士が良好に接合される。
【００５６】
以上のように、両面のバンプにそれぞれはんだ層２３が形成された第３の半導体チップ１０ｃをボンディングステージ３３上に、第３の半導体チップ１０ｃの表面バンプ２２が凹部３３ａ内に配置されるように保持固定し、その後、第３の半導体チップ１０ｃの裏面上に、第１及び第２の半導体チップ１０ａ，１０ｂからなる積層体をフリップチップボンディングで接続した。この方法によれば、第３の半導体チップ１０ｃの表面バンプ２２上のはんだ層２３を潰すことなく良好に第１〜第３の半導体チップを積層でき、最上段の第３の半導体チップ１０ｃの表面バンプ２２上に所望の厚さのはんだ層２３を形成できる。また第３の半導体チップ１０ｃの表面上のはんだ層２３を潰すことがないため、隣接するバンプ間ではんだブリッジが起きてショート不良を発生することも抑制できる。
【００５７】
続いて、チップ積層工程を完了したチップ積層体１１は、図５（ａ）に示すように、ステージ３４に貼付された塗布用シート３５上に載置される。塗布用シート３５には、フッ素系シートやシリコーン系接着材が塗布されたシート等のように、第１の封止樹脂層１３となるアンダーフィル材３６に対する濡れ性が悪い材料が用いられる。
【００５８】
塗布用シート３５上に載置されたチップ積層体１１には、その端部近傍からディスペンサ３７によりアンダーフィル材３６を供給する。供給されたアンダーフィル材３６は、チップ積層体１１の周囲にフィレットを形成しつつ、半導体チップどうしの隙間へ毛細管現象によって進入し、第１の半導体チップ１０ａと第２の半導体チップ１０ｂの間、第２の半導体チップ１０ｂ間、及び第２の半導体チップ１０ｂと第３の半導体チップ１０ｃの間の隙間を埋める。
【００５９】
本実施形態では、塗布用シート３５にアンダーフィル材３６に対する濡れ性が悪い材料から成るシートを用いるため、アンダーフィル材３６の広がりが抑制されてフィレット幅が大きくなることがない。
【００６０】
アンダーフィル材３６の供給後のチップ積層体１１は、塗布用シート３５上に載置した状態で所定の温度、例えば１５０℃程度でキュア（熱処理）することで、アンダーフィル材３６を熱硬化させる。その結果、図５（ｂ）に示すように、チップ積層体１１の周囲を覆うと共に隣りの半導体チップどうしの隙間を埋めるアンダーフィル材３６から成る第１の封止樹脂層１３が形成される。本実施形態では、塗布用シート３５にアンダーフィル材３６に対する濡れ性が悪い材料からなるシートを用いるため、熱硬化時における塗布用シート３５へのアンダーフィル材３６の付着が防止される。
【００６１】
そして第１の封止樹脂層１３の熱硬化後、図５（ｃ）に示すように、第１の封止樹脂層１３を含むチップ積層体１１は塗布用シート１２１から外される。本実施形態では、塗布用シート３５にアンダーフィル材３６に対する濡れ性が悪い材料からなるシートを用いるため、チップ積層体１１を塗布用シート３５から容易に外すことができる。
【００６２】
尚、チップ積層体１１の最下段の第１の半導体チップ１０ａは裏面にバンプが形成されないため、チップ裏面にアンダーフィル材３６が回り込むことなく、良好に第１の封止樹脂層１３が形成される。チップ積層体１１の外形形状が安定化することで、配線基板１２上の第４の半導体チップ１０ｄ（例えばロジックチップ）へチップ積層体１１をフリップチップボンディングで実装する際に、チップ積層体１１を良好に保持でき、フリップチップ接合の信頼性を向上できる。
【００６３】
次に、チップ積層体１１を用いた半導体装置１の組立フローを説明する。
【００６４】
図６は、本実施形態のチップ積層体１１を用いた半導体装置１の組立フローを示す断面図である。
【００６５】
半導体装置１（図１参照）の組み立てに際して、まず、図６（ａ）に示すように、複数の製品形成部３８を備えた配線基板１２を準備する。複数の製品形成部３８は、配線基板１２にマトリックス状に配置された部位であり、各々が半導体装置１の配線基板２０になる部位である。
【００６６】
配線基板１２の各製品形成部３８には、両面に不図示の配線が形成された絶縁基材１２ａ（例えばガラスエポキシ基板）が用いられ、絶縁基材１２ａの一方の面には、第４の半導体チップ１０ｄと接続するための複数の接続パッド１４が形成され、他方の面には外部端子となるはんだボール１６を接続するための複数のランド１５が形成されている。これらの接続パッド１４は、所定のランド１５と配線によって接続されている。ランド１５は、配線基板１２の他方の面に所定の間隔で、例えば格子状に配置されている。
【００６７】
絶縁基材１２ａの両面の各配線は接続パッド１４やランド１５を除いてソルダーレジスト膜等の絶縁膜１２ｂによって覆われている。この配線基板２０の製品形成部３８間の境界が、各半導体装置１を個々に切り離す際のダイシングライン３９となっている。
【００６８】
このような配線基板１２の準備が完了すると、図６（ａ）に示すように、配線基板１２の各製品形成部３８上に第４の半導体チップ１０ｄ（ロジックチップ）が搭載される。第４の半導体チップ１０ｄの表面バンプ２２がはんだ層２３を介して製品形成部３８上の接続パッド１４にフェースダウンボンディングにより接合される。尚。第４の半導体チップ１０ｄ（ロジックチップ）については、不図示のボンディングルールで保持される裏面側のバンプ２５にははんだ層が形成されていない。第４の半導体チップ１０ｄの表面バンプ２２と裏面バンプ２５は貫通電極２４を介して電気的に接続されている。
【００６９】
次に、チップ積層体１１の第１の半導体チップ１０ａの裏面をボンディングツール３２等で吸着保持し、図６（ｂ）に示すように各々の製品形成部３８の第４の半導体チップ１０ｄ上にチップ積層体１１を搭載して固定する。
【００７０】
本実施形態では、第４の半導体チップ１０ｄの裏面バンプ２５に最上段の第３の半導体チップ１０ｃの表面バンプ２２が接合されるように、第４の半導体チップ１０ｄ上にチップ積層体１１がフリップチップボンディングにより積層される。このボンディング時の熱により第３の半導体チップ１０ｃの表面バンプ２２上のはんだ層２３が溶融して、第４の半導体チップ１０ｄの裏面バンプ２５とチップ積層体１１の第３の半導体チップ１０ｃの表面バンプ２２とが接合される。
【００７１】
尚、このようにチップ積層体１１を製品形成部３８の第４の半導体チップ１０ｄ上に実装することにより、チップ積層体１１における第１の半導体チップ１０ａが、配線基板１２から最も遠い位置に配置された半導体チップとなる。
【００７２】
一直線上に複数の貫通電極２４が配置され且つ直列接続されたチップ積層体１１では、製造プロセスにおける温度変化により貫通電極２４の膨張や収縮の際に応力が発生し、その最大応力が、配線基板１２から最も遠い位置に配置された半導体チップの貫通電極の部位にかかり、チップクラックを発生させる虞がある。しかし、本実施形態では、貫通電極と裏面バンプが無くて他の半導体チップ１０ｂ，１０ｃよりも厚さの厚い第１の半導体チップ１０ａが、配線基板１２から最も遠い位置に配置されるチップとなり、第１の半導体チップ１０ａの貫通電極が無い表面で応力を受けることができるため、チップクラックの発生を抑制し、半導体装置の信頼性を向上できる。
【００７３】
また、上記のように第４の半導体チップ１０ｄの裏面バンプ２５をチップ積層体１１の第３の半導体チップ１０ｃの表面バンプ２２をフリップチップボンディングで接合した後、配線基板１２上に載置された第４の半導体チップ１０ｄの周囲にアンダーフィル材を供給する。供給されたアンダーフィル材は、第４の半導体チップ１０ｄの周囲にフィレットを形成しつつ、チップ積層体１１と第４の半導体チップ１０ｄの間の隙間及び第４の半導体チップ１０ｄと配線基板１２の製品形成部３９の間の隙間へ毛細管現象によって進入し、それらの隙間を埋める。
【００７４】
該アンダーフィル材の供給後、所定の温度、例えば１５０℃程度でキュア（熱処理）することで、該アンダーフィル材を熱硬化させる。その結果、図６（ｂ）に示すように、第４の半導体チップ１０ｄの周囲を覆うと共に、第３の半導体チップ１０ｃと第４の半導体チップ１０ｄ間及び第４の半導体チップ１０ｄと配線基板１２の間の隙間を埋めるアンダーフィル材から成る第２の封止樹脂層１７が形成される。
【００７５】
次に、第４の半導体チップ１０ｄ及びチップ積層体１１が搭載された配線基板１２は、不図示のトランスファモールド装置の上型と下型から成る成型金型にセットされ、モールド工程に移行する。
【００７６】
成型金型の上型には、複数の半導体チップ１０ａ〜１０ｄを一括して覆う不図示のキャビティが形成され、該キャビティ内に、配線基板１２上に搭載された第４の半導体チップ１０ｄ及びチップ積層体１１が収容される。
【００７７】
その後、成型金型の上型に設けられたキャビティ内に加熱溶融させた封止樹脂を注入し、第４の半導体チップ１０ｄ及びチップ積層体１１の両方を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂を用いる。
【００７８】
続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させる。これにより、図６（ｃ）に示すように、それぞれの製品形成部３８上に搭載された第４の半導体チップ１０ｄ及びチップ積層体１１の両方を覆う第３の封止樹脂層１８を形成する。さらに、所定の温度でベークすることで、封止樹脂（第３の封止樹脂層１８）を完全に硬化させる。
【００７９】
本実施形態では、半導体チップ１０ａ〜１０ｄにおけるチップ間隙間に第１及び第２の封止樹脂層（アンダーフィル材）１３及び１７を充填した後、半導体チップ１０ａ〜１０ｄからなるチップ積層体全体を覆う第３の封止樹脂層１８を形成するため、半導体チップどうしの隙間でボイドが発生するのを抑制できる。
【００８０】
第３の封止樹脂層１８を形成したら、ボールマウント工程に移行し、図６（ｄ）に示すように配線基板１２の他方の面に形成されたランド１５に、半導体装置の外部端子となる導電性の金属ボール、例えばはんだボール１６を接続する。
【００８１】
ボールマウント工程では、配線基板１２の各ランド１５と位置が一致する複数の吸着孔を備えた不図示のマウントツールを用いて複数のはんだボール１６を吸着保持し、各はんだボール１６にフラックスを転写した後、保持した各はんだボール１６を配線基板１２のランド１５上に一括して搭載する。
【００８２】
全ての製品形成部３８に対するはんだボール１６の搭載が完了した後、配線基板１２をリフローすることで各はんだボール１６と各ランド１５とを接続する。
【００８３】
はんだボール１６の接続が完了すると、基板ダイシング工程に移行し、図６（ｄ）に示すように所定のダイシングライン３９で個々の製品形成部３８を切断分離することでＣｏＣ型の半導体装置１を形成する。
【００８４】
次に、上記した半導体装置１の変形例を示す。
【００８５】
図７は、上記実施形態のチップ積層体を用いた半導体装置の変形例を示す断面図である。この図では図１の半導体装置の構成要素と同じ構成要素には同一の符号を用いて示してある。
【００８６】
図７に示される半導体装置では、複数のメモリチップ（第１〜３の半導体チップ１０ａ〜１０ｃ）からなるチップ積層体１１が、配線基板１２上に搭載されたインターポーザチップ４０上に積層されている。
【００８７】
さらに、ロジックチップ（第４の半導体チップ１０ｄ）がインターポーザチップ４０上のチップ積層体１１とは異なる位置に積層されており、該インターポーザチップ４０上にチップ積層体１１と第４の半導体チップ１１が横並びに配置されている。そしてチップ積層体１１と第４の半導体チップ１１は、インターポーザチップ４０に形成された不図示の配線を介して電気的に接続される。
【００８８】
尚、インターポーザチップ４０は、所定の回路が形成されていないシリコン基板を用いたチップである。但し、インターポーザチップ４０では、シリコン基板の表裏面にそれぞれ電極が形成されており、表面の電極とこれに対応する裏面の電極とが、シリコン基板上に形成された所定の配線と該シリコン基板を貫通するビアとによって電気的に接続されている。
【００８９】
この変形例のように、本発明に用いられるチップ積層体１１が実装される半導体チップがロジックチップでなくインターポーザチップであっても、ロジックチップであるときと同様の効果が得られる。また、チップ積層体１１の第３の半導体チップ１０ｃの表面バンプ２２が狭ピッチで配置されている場合に、当該チップ積層体１１をインターポーザチップ４０を介して配線基板１２上に積層することで、当該チップ積層体１１の複数のバンプ電極と配線基板１２の複数の接続パッド１４とを、各接続パッド１４の配置に対応して引き回して接続させることができる。
【００９０】
なお、上記実施形態では、チップ積層後にアンダーフィル材をチップ間に充填する場合について説明したが、チップ積層前にNCF(Non Conductive Film: 絶縁性樹脂接着フィルム)、NCP(Non Conductive Paste)等の樹脂材をチップ上に配置した後、フリップチップ実装するように構成しても良い。
【００９１】
（他の実施形態）
図８は、他の実施形態によるＣｏＣ型の半導体装置の概略構成を示す断面図である。
【００９２】
他の実施形態においても、前述した一実施形態と同様に、複数のメモリチップ（第１〜３の半導体チップ１０ａ〜１０ｃ）からなるチップ積層体１１が、配線基板１２上に搭載されたロジックチップ（第４の半導体チップ１０ｄ）上に、搭載されている。チップ積層体１１は、例えば略同一構成のメモリ回路と略同一配置の複数の表面バンプが一面に形成された複数のメモリチップから構成されている。またチップ積層体１１を構成するメモリチップ（半導体チップ１０ａ〜１０ｃ）は、同じような動作を行なう同じメモリ回路を有するメモリチップではあるが、一部構成の異なる３種類のメモリチップからなる。
【００９３】
他の実施形態においては、図８に示すように、上記チップ積層体１１の半導体チップ間の隙間にＮＣＦ（Non Conductive Film）が配置されている点で、前述した一実施形態と異なる。つまり、半導体チップ１０ａ〜１０ｃのうちの隣接チップ間の隙間を埋める第１の封止樹脂層１３が、アンダーフィル材でなく、ＮＣＦを用いて形成されている。このため、図８と図１を比較すると分かるように、半導体装置１１の側面から見た第１の封止樹脂層１３の断面が、前述した一実施形態と異なる。
【００９４】
他の実施形態においても、前述した一実施形態と同様な効果が得られると共に、半導体チップ間の隙間をＮＣＦで埋めるように構成したことで、前述した一実施形態のようなチップ積層体１１の側面へのアンダーフィル材のフィレット部分が形成されない。この結果、チップ積層体１１のチップ間を埋める樹脂部材のバランスが良くなり、樹脂部材の硬化収縮等による応力を低減し、半導体装置の信頼性を向上できる。
【００９５】
図９は、他の実施形態のチップ積層体１１を構成する複数の半導体チップ１０ａ〜１０ｃの概略構成を示す断面図である。
【００９６】
第１〜第３の半導体チップ１０ａ〜１０ｃは、前述した一実施形態と同様に構成されている。他の実施形態に用いる第２及び第３の半導体チップ１０ｂ，１０ｃは、裏面にＮＣＦ層１３−１が形成されており、第２及び第３の半導体チップ各々の裏面バンプ２５がＮＣＦ層１３−１によって覆われている。
【００９７】
尚、他の実施形態のＮＣＦと前述した一実施形態のアンダーフィル材はエポキシ系樹脂から構成されているが、アンダーフィル材はフリップチップ接合後に隙間に充填するものであり液状にするための溶剤が含まれる。これに対し、ＮＣＦはフィルム状の樹脂であり、フリップチップ接合時にバンプ電極間を良好に接続させる為にフラックス活性材が含まれている。フラックス活性材としては、例えば有機酸やアミンが挙げられる。
【００９８】
次に、他の実施形態に使用されるチップ積層体１１の組立フローを説明する。
【００９９】
図１０は他の実施形態に用いられるチップ積層体１１の形成工程を示す断面図である。
【０１００】
まず、図１０（ａ）に示すように、ボンディングステージ３１上に、第１の半導体チップ１０ａ（メモリチップ）が裏面を該ステージに向けた状態で載置され、真空吸着することで保持固定される。チップ積層体１１の最下段に配置される第１の半導体チップ１０ａについては、その裏面にはバンプ電極が形成されていないため、ボンディングステージ３１上に該チップを良好に保持できる。
【０１０１】
続いて、チップ積層体１１の中段のメモリチップとなる第２の半導体チップ１０ｂの表面をボンディングツール３２で吸着保持する。この第２の半導体チップ１０ｂの裏面については、前もって、各々の裏面バンプ２５にはんだ層２３が形成され、かつＮＣＦ層１３−１で全ての裏面バンプ２５が覆われている。
【０１０２】
その後、ボンディングツール３２により、ＮＣＦ層１３−１が設けられた第２の半導体チップ１０ｂを、ＮＣＦ層１３−１を介して、第１の半導体チップ１０ａに押圧して、第２の半導体チップ１０ｂの裏面バンプ２５と第１の半導体チップ１０ａの表面バンプ２２とを熱圧着する。この結果、溶融されたＮＣＦ層１３−１が第１の半導体チップ１０ａと第２の半導体チップ１０ｂとの隙間を封止する。
【０１０３】
この方法の場合、前述した一実施形態（図５）のように別途、チップ積層体１１の半導体チップ間の隙間を封止するアンダーフィル樹脂を形成する工程を設ける必要がなくなり、半導体装置の製造工程を簡略化できる。また、ＮＣＦ層１３−１にはフラックス活性材が含まれているため、第１の半導体チップ１０ａ上にＮＣＦ層を設けた後で第２の半導体チップ１０ｂをフリップチップ実装で積層しても、第２の半導体チップ１０ｂの裏面バンプ２５と第１の半導体チップ１０ａの表面バンプ２２とを良好に接合できる。
【０１０４】
このような第２の半導体チップ１０ｂ上に、上記工程と同じ手法で、ＮＣＦ層１３−１が設けられた別の第２の半導体チップ１０ｂを接続することで、チップ積層体１１の一部が形成される（図１０（ｂ））。同様に、この別の第２の半導体チップ１０ｂ上に、ＮＣＦ層１３−１が設けられた第３の半導体チップ１０ｃを接続することで、チップ積層体１１が形成される（図１０（ｄ））。アンダーフィル材をＮＣＦに替えたことで、前述した一実施形態と比べてチップ積層体１１を覆う絶縁性樹脂の量が少なくなり、それによって、絶縁性樹脂の硬化収縮によってチップ積層体１１へかかる応力を低減できる。
【０１０５】
なお、チップ積層体１１の最上段に位置した第３の半導体チップ１０ｃの表面バンプ２２にははんだ層２３が形成されている。このため、第３の半導体チップ１０ｃの表面を吸着保持する手段として、図１０（ｃ）に示すように、第３の半導体チップ１０ｃの表面バンプ２２に対応した位置に凹部４１ａが形成された第２のボンディングツール４１が使用される。
【０１０６】
このボンディングツール４１によれば、第３の半導体チップ１０ｃの表面バンプ２２上のはんだ層２３を潰すことなく良好に第３の半導体チップ１０ｃを積層でき、最上段の第３の半導体チップ１０ｃの表面バンプ２２上に所望の厚さのはんだ層２３を形成できる。また第３の半導体チップ１０ｃの表面上のはんだ層２３を潰すことがないため、潰れたはんだ層がバンプ間ではんだブリッジを起こしてシート不良を発生するという問題が無い。
【０１０７】
また、前述した一実施形態の場合は、チップ積層体を形成した後、アンダーフィル材を充填するための設備（図５参照）へボンディングステージ３１からハンドリングする必要があり、当該ハンドリングによってチップ積層体へストレスを与えるリスクがあった。しかし、他の実施形態においてはそのリスクを低減できる。また前述した一実施形態の場合は、半導体チップ同士の間隙へアンダーフィル材を充填する工程は毛細管現象で行われるので比較的長い時間を要する。これに比べて、他の実施形態のＮＣＦにおいてはチップ積層と同時に半導体チップ同士の間隙が埋まるため、半導体装置の組立コストも低減できる。
【０１０８】
図１１は、他の実施形態による半導体装置の組立フローを示す断面図である。他の実施形態のチップ積層体１１を用いて半導体装置１を組立てるフローについては、図１１（ａ）〜図１１（ｅ）に示すように、前述した一実施形態と同様である（図６参照）。また、本実施形態による半導体装置１についても、図７に示した変形例を適用できる。
【０１０９】
図１２は、ＮＣＦ層付の半導体チップの形成フローを示す断面図である。本実施形態のチップ積層体の組立においては、図９に示した、予め裏面にＮＣＦ層１３−１が設けられた半導体チップ（１０ｂ，１０ｃ）が用意される。
【０１１０】
具体的には、まず、図１２（ａ）に示されるような半導体ウエハ２を準備する。この半導体ウエハ２については、シリコン基板の一面に所定の表面バンプ２２が形成され、他面に裏面バンプ２５が形成され、各表面バンプ２２と各裏面バンプ２５が貫通電極２４を介して接続された半導体チップ１０が、複数配置されている。それぞれの半導体チップ１０の間は、ダイシングライン４２によって区画されている。
【０１１１】
次に、図１２（ｂ）に示すように、半導体ウエハ２の裏面側の全面にＮＣＦ層１３−１を形成する。
【０１１２】
その後、図１２（ｃ）に示すように、ダイシング装置により、半導体ウエハ２をダイシングライン４２に沿って切断することで、個々の半導体チップ１０（本例では第２の半導体チップ１０ｂ）に分離する。半導体ウエハ２を切断するときにＮＣＦ層１３−１も切断されることで、裏面にＮＣＦ層１３−１が形成された半導体チップが得られる。
【０１１３】
このようにＮＣＦ層を有する半導体チップを準備することで、５０μｍといった厚さの薄い半導体チップの強度を向上できる。
【０１１４】
以上、本発明者によってなされた発明を実施形態例に基づき説明したが、本発明は上記実施形態例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１５】
上記実施形態では、同一のメモリチップからなるチップ積層体のバンプ電極にはんだ層を設ける場合について説明したが、異なる種類の複数の半導体チップからなるチップ積層体のバンプ電極にはんだ層を設けるように構成してよい。
【０１１６】
また上記実施形態では、４つの半導体チップからなるチップ積層体について説明したが、チップ積層体の最上段の半導体チップの表側のバンプ電極にはんだ層を設ける構成であれば、３つの半導体チップ、或いは５段以上の半導体チップからなるチップ積層体に本発明を適用しても良い。
【符号の説明】
【０１１７】
１    半導体装置
２    半導体ウエハ
１０    半導体チップ
１０ａ    第１の半導体チップ（メモリチップ）
１０ｂ    第２の半導体チップ（メモリチップ）
１０ｃ    第３の半導体チップ（メモリチップ）
１０ｄ    第４の半導体チップ（ロジックチップ）
１１    チップ積層体
１２    配線基板
１２ａ    絶縁基材
１２ｂ    絶縁膜
１３    第１の封止樹脂層（アンダーフィル材又はＮＣＦ）
１３−１    ＮＣＦ（ＮＣＦ層）
１４    接続パッド
１５    ランド
１６    はんだボール
１７    第２の封止樹脂層（アンダーフィル材）
１８    第３の封止樹脂層
２１    シリコン基板
２２    表面バンプ
２３    はんだ層
２４    貫通電極
２５    裏面バンプ
２６    回路形成層
２７    絶縁層
２８    電極パッド
２９    Ｎｉメッキ層
３０    Ａｕメッキ層
３１    第１のボンディングステージ
３２    ボンディングツール
３３    第２のボンディングステージ
３３ａ    凹部
３４    ステージ
３５    塗布用シート
３６    アンダーフィル材
３７    ディスペンサ
３８    製品形成部
３９    ダイシングライン
４０    インターポーザチップ
４１    ボンディングツール
４１ａ    凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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