(57)【要約】【課題】ＩＧＢＴ素子およびＦＷＤ素子を備える半導体装置において、ＦＤＷ素子の順方向電圧を低減できる半導体装置を提供する。【解決手段】ＩＧＢＴ素子１０３におけるゲート電極２０ａとＦＷＤ素子１０４におけるゲート電極２０ｂとに互いに独立したゲート電圧が印加されるようする。そして、ＦＷＤ素子１０４におけるゲート電極２０ｂには、ベース層１４のうちゲート電極２０ｂ下のゲート絶縁膜１９を介して反転層が形成される電圧を第２電圧、反転層が消滅する電圧を第１電圧としたとき、ＦＷＤ素子１０４に所定の閾値以下の電流が流れている場合には第１電圧と第２電圧とが交互に印加され、ＦＷＤ素子１０４に所定の閾値より大きい電流が流れている場合には第１電圧のみが印加されるようにする。【選択図】図２
2014063960.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１２）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１４）と、
前記ベース層の表層部に形成された第１導電型のエミッタ領域（１７）と、
前記ベース層のうち前記ドリフト層と前記エミッタ領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成されたゲート絶縁膜（１９）と、
前記ゲート絶縁膜上に形成されたゲート電極（２０ａ）と、
前記ドリフト層のうち前記ベース層と離間して形成されたコレクタ層（２６）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２４）と、
前記コレクタ層と電気的に接続される第２電極（２８）と、有するＩＧＢＴ素子（１０３）と、
第１導電型のカソード領域（１２、２５、２７）と、
前記カソード領域とＰＮ接合を構成する第２導電型のアノード領域（１４）と、
前記アノード領域の表層部に形成された第１導電型領域（１７）と、
前記アノード領域のうち前記カソード領域と前記第１導電型領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成された形成されたゲート絶縁膜（１９）と、
前記ゲート絶縁膜上に形成されたゲート電極（２０ｂ）と、
前記アノード領域および前記第１導電型領域と電気的に接続される第１電極（２４）と、
前記カソード領域と電気的に接続される第２電極（２８）と、を有するＦＷＤ素子と、を備え、
前記ＩＧＢＴ素子におけるゲート電極と、前記ＦＷＤ素子におけるゲート電極とは、互いに独立したゲート電圧が印加されるようになっており、
前記ＦＷＤ素子におけるゲート電極には、前記ベース層のうち前記ゲート電極下のゲート絶縁膜を介して反転層が形成される電圧を第２電圧、前記反転層が消滅する電圧を第１電圧としたとき、前記ＦＷＤ素子に所定の閾値以下の電流が流れている場合には前記第１電圧と前記第２電圧とが交互に印加され、前記ＦＷＤ素子に所定の閾値より大きい電流が流れている場合には前記第１電圧のみが印加されることを特徴とする半導体装置。
【請求項２】
前記ＦＷＤ素子に流れる電流を検出する電流検出手段を備え、
前記ＦＷＤ素子におけるゲート電極には、前記電流検出手段にて検出された結果に基づいて、前記第１電圧と前記第２電圧とが交互に印加されるか、または、前記第１電圧のみが印加されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２電圧が印加されている期間の順方向電圧が前記第１電圧が印加されているときの順方向電圧より低くなる電流を前記閾値とすることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子およびフリーホイールダイオード（以下では、単にＦＷＤという）素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子およびＦＷＤ素子を備えた半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されており、ベース層のうちコレクタ層上に位置する部分にはＮ型のエミッタ領域が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。つまり、半導体基板の裏面側にコレクタ層が形成されている領域においてＩＧＢＴ素子が形成され、カソード層が形成されている領域においてＦＷＤ素子が形成されている。
【０００４】
このような半導体装置は、インバータ回路等に用いられると、ＩＧＢＴ素子がオフされているときには上部電極に下部電極より高い電位が印加されることで負荷（モータ）に流れる電流がＦＷＤ素子に迂回するため、モータを流れる電流がＩＧＢＴ素子のスイッチングにより変化しない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５８３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のようにＩＧＢＴ素子およびＦＷＤ素子を備えた半導体装置においてＦＷＤ素子の順方向電圧を低減することが望まれているが、ＦＷＤ素子は、内部にＰＮ接合を有するため、ＦＷＤ素子のベース層の不純物濃度を高くしても順方向電圧を所定の電圧以下に低下させることが困難である。
【０００７】
本発明は上記点に鑑みて、ＩＧＢＴ素子およびＦＷＤ素子を備える半導体装置において、ＦＤＷ素子の順方向電圧を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１２）と、ドリフト層の表層部に形成された第２導電型のベース層（１４）と、ベース層の表層部に形成された第１導電型のエミッタ領域（１７）と、ベース層のうちドリフト層とエミッタ領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成されたゲート絶縁膜（１９）と、ゲート絶縁膜上に形成されたゲート電極（２０ａ）と、ドリフト層のうちベース層と離間して形成されたコレクタ層（２６）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２４）と、コレクタ層と電気的に接続される第２電極（２８）と、有するＩＧＢＴ素子（１０３）と、第１導電型のカソード領域（１２、２５、２７）と、カソード領域とＰＮ接合を構成する第２導電型のアノード領域（１４）と、アノード領域の表層部に形成された第１導電型領域（１７）と、アノード領域のうちカソード領域と第１導電型領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成されたゲート絶縁膜（１９）と、ゲート絶縁膜上に形成されたゲート電極（２０ｂ）と、アノード領域および第１導電型領域と電気的に接続される第１電極と、カソード領域と電気的に接続される第２電極と、を有するＦＷＤ素子と、を備え、以下の点を特徴としている。
【０００９】
すなわち、ＩＧＢＴ素子におけるゲート電極と、ＦＷＤ素子におけるゲート電極とは、互いに独立したゲート電圧が印加されるようになっており、ＦＷＤ素子におけるゲート電極には、ベース層のうちゲート電極下の絶縁膜を介して反転層が形成される電圧を第２電圧、反転層が消滅する電圧を第１電圧としたとき、ＦＷＤ素子に所定の閾値以下の電流が流れている場合には第１電圧と第２電圧とが交互に印加され、ＦＷＤ素子に所定の閾値より大きい電流が流れている場合には第１電圧のみが印加されることを特徴としている。
【００１０】
これによれば、ＦＷＤ素子に流れる電流が閾値より大きい場合に順方向電圧が増加することを抑制しつつ、ＦＷＤ素子に流れる電流が閾値以下の場合に順方向電圧を低減することができる（図４、図５、図７参照）。
【００１１】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態の半導体装置に備えられるＩＧＢＴ素子およびＦＷＤ素子がスイッチング素子として適用されたインバータ回路の回路図である。
【図２】図１に示す半導体素子を備える半導体チップの平面図である。
【図３】図２中のIII−III線に沿った断面図である。
【図４】ダイオード用ゲート電極に第２電圧が印加さているときの順方向電圧を示す図である。
【図５】ＦＷＤ素子に流れる電流と、順方向電圧の最大低下量との関係を示す図である。
【図６】（ａ）はＦＷＤ素子に流れる電流が閾値以下の場合にダイオード用ゲート電極に印加されるゲート電圧を示す図、（ｂ）はＦＷＤ素子に流れる電流が閾値より大きい場合にダイオード用ゲート電極に印加されるゲート電圧を示す図である。
【図７】（ａ）は０．１μｓ周期で矩形波が印加されたときの順方向電圧を示す図、（ｂ）は０．２μｓ周期で矩形波が印加されたときの順方向電圧を示す図、（ｃ）は０．４μｓ周期で矩形波が印加されたときの順方向電圧を示す図である。
【図８】インバータ回路のＵ相におけるＩＧＢＴ素子およびＦＷＤ素子に印加されるゲート電圧を示す図であり、（ａ）はカ行モードのゲート電圧を示す図、（ｂ）は回生モードのゲート電圧を示す図である。
【図９】本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。
【図１０】本発明の他の実施形態におけるＦＷＤ素子の最小単位の構造を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、三相モータを駆動するインバータ回路のスイッチング素子として本発明の半導体装置が適用された例を説明する。
【００１５】
図１に示されるように、インバータ回路は、電源からの電圧Ｖｃｃが印加される電源ライン１００とＧＮＤに接続されるＧＮＤライン１０１との間に２つの半導体素子１０２が直列接続されて構成されるＵ相、Ｖ相、Ｗ相の３回路が備えられて構成されている。各半導体素子１０２は、ｎチャネルタイプのＩＧＢＴ素子１０３と、ＩＧＢＴ素子１０３のコレクタとカソードが接続されると共にエミッタとアノードが接続されるＦＷＤ素子１０４とを備えた構成とされている。
【００１６】
そして、各相では、上側アームのＩＧＢＴ素子１０３のコレクタおよびＦＷＤ素子１０４のカソードが電源ライン１００に接続されると共に、下側アームのＩＧＢＴ素子１０３のエミッタおよびＦＷＤ素子１０４のアノードがＧＮＤライン１０１に接続されている。また、上側アームのＩＧＢＴ素子１０３のエミッタおよびＦＷＤ素子１０４のアノードと下側アームのＩＧＢＴ素子１０３のコレクタとＦＷＤ素子１０４のカソードが接続された接続形態とされ、下側アームと上側アームとの間がそれぞれ三相モータ１０５に対して電気的に接続されている。
【００１７】
さらに、具体的には後述するが、ＩＧＢＴ素子１０３はゲートドライバ１０６と接続されており、ＦＷＤ素子１０４はゲートドライバ１０７と接続されている。つまり、ＩＧＢＴ素子１０３とＦＷＤ素子１０４とは、異なるゲートドライバ１０６、１０７に接続されている。
【００１８】
また、各下側アームと各上側アームとの間と、三相モータ１０５との間には、各相のＦＷＤ素子１０４に流れる電流を検出する電流検出手段としての電流センサ１０８が備えられており、検出結果がゲートドライバ１０７に入力されるようになっている。
【００１９】
本実施形態では、このような構成のインバータ回路における各相それぞれに備えられた半導体素子１０２（例えば、図１中に破線で示したようにＵ層の１つの半導体素子１０２）、ゲートドライバ１０６、１０７、電流センサ１０８にて半導体装置が構成されている。つまり、上記インバータ回路は、６つの半導体装置を用いて構成されており、上側アームを構成する半導体装置と下側アームを構成する半導体装置の電流センサ１０８が共用されている。
【００２０】
次に、半導体素子１０２の構成について説明する。半導体素子１０２は、図２に示される半導体チップ１のセルエリア２に形成されている。なお、この半導体チップ１は、セルエリア２の他に、セルエリア２の外周に位置するガードリング部３と、複数のパッド４とを備えている。
【００２１】
セルエリア２は、図２および図３に示されるように、ＩＧＢＴ素子１０３が形成されたＩＧＢＴ領域１０およびＦＷＤ素子１０４が形成されたダイオード領域１１が交互に形成されている。つまり、本実施形態では、ＩＧＢＴ素子１０３およびＦＷＤ素子１０４が同じチップ内に形成されている。
【００２２】
具体的には、セルエリア２は、図３に示されるように、ドリフト層１２として機能するＮ−型の半導体基板１３を用いて構成されており、この半導体基板１３のうちの一面１３ａ側に所定厚さのＰ型のベース層１４が形成されている。そして、ベース層１４を貫通してドリフト層１２に達するように複数個のトレンチ１５が形成されており、このトレンチ１５によってベース層１４が複数個に分離されている。
【００２３】
トレンチ１５は、半導体基板１３の一面１３ａの面方向のうちの一方向（図２中紙面奥行き方向）を長手方向とし、この長手方向に平行に延設されている。本実施形態では、各トレンチ１５は、先端部が引き回されることで環状構造とされている。なお、以下では、トレンチ１５が環状構造とされているものについて説明するが、トレンチ１５は先端部が引き回されていないストライプ構造とされていてもよい。
【００２４】
そして、隣接するトレンチ１５同士の間に配置されているベース層１４（すなわち、環状のトレンチ１５に囲まれていないベース層１４）がＰ型のチャネル領域１６とされている。チャネル領域１６の表層部には、Ｎ＋型のエミッタ領域１７と、エミッタ領域１７に挟まれるようにＰ＋型のボディ領域１８とが形成されている。
【００２５】
エミッタ領域１７は、ドリフト層１２よりも高不純物濃度で構成され、ベース層１４内において終端しており、かつ、トレンチ１５の側面に接するように配置されている。一方、ボディ領域１８は、チャネル領域１６よりも高不純物濃度で構成され、エミッタ領域１７と同様に、ベース層１４内において終端している。また、ボディ領域１８は、半導体基板１３の一面１３ａを基準としてエミッタ領域１７よりも深く形成されている。
【００２６】
より詳しくは、エミッタ領域１７は、トレンチ１５間の領域において、トレンチ１５の長手方向に沿ってトレンチ１５の側面に接するように棒状に延設され、トレンチ１５の先端よりも内側で終端した構造とされている。また、ボディ領域１８は、２つのエミッタ領域１７に挟まれてトレンチ１５の長手方向（つまりエミッタ領域１７）に沿って棒状に延設されている。
【００２７】
各トレンチ１５内は、各トレンチ１５の内壁表面を覆うように形成されたゲート絶縁膜１９と、このゲート絶縁膜１９の上に形成されたＰ型のポリシリコン等により構成されるゲート電極２０ａ、２０ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、トレンチ１５の側面と接するベース層１４が本発明のチャネルに相当している。
【００２８】
以下では、ＩＧＢＴ領域１０に形成されたゲート電極２０ａをＩＧＢＴ用ゲート電極２０ａとし、ダイオード領域１１に形成されたゲート電極２０ｂをダイオード用ゲート電極２０ｂとして説明する。
【００２９】
各ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂは、図３とは別断面において、半導体基板１３の一面１３ａ上に形成されたゲート配線と電気的に接続されており、このゲート配線を介して図２に示されるパッド４のうちゲート用のものに接続されている。
【００３０】
そして、各ＩＧＢＴ用ゲート電極２０ａは、パッド４を介してゲートドライバ１０６と接続され、各ダイオード用ゲート電極２０ｂは、パッド４を介してゲートドライバ１０７と接続されている。つまり、各ＩＧＢＴ用ゲート電極２０ａおよび各ダイオード用ゲート電極２０ｂには、各ゲートドライバ１０６、１０７からそれぞれ独立したゲート電圧が印加されるようになっている。
【００３１】
また、環状構造を構成するトレンチ１５に囲まれたベース層１４、すなわちエミッタ領域１７が形成されていないベース層１４によってフロート領域２１が構成されている。
【００３２】
このように、ベース層１４はトレンチ１５により分割され、分割されたベース層１４のうち、エミッタ領域１７が形成されたものがチャネル領域１６とされていると共に、エミッタ領域１７が形成されていないものがフロート領域２１とされている。そして、複数に分割されたベース層１４に交互にエミッタ領域１７が形成されることで、チャネル領域１６とフロート領域２１とが一定の配置順で繰り返し配置されている。
【００３３】
ベース層１４のうちのフロート領域２１には、ドリフト層１２に供給されたホールがフロート領域２１を介して抜け出ることを抑制するためのＮ型のホールストッパー層（以下では、単にＨＳ層という）２２が形成されている。このＨＳ層２２は、トレンチ１５の深さ方向に当該フロート領域２１をトレンチ１５の開口側の第１領域２１ａとトレンチ１５の底部側の第２領域２１ｂとに分割するように形成されており、第１領域２１ａと第２領域２１ｂとは電位的に完全に分離されている。
【００３４】
なお、このＨＳ層２２は、コレクタ耐圧の低下を抑制するために、トレンチ１５の深さ方向においてはフロート領域２１の表層部側（つまり半導体基板１３の一面１３ａ側）であって、チャネル領域１６に設けられたボディ領域１８の底部よりも浅い位置に形成されることが好ましい。
【００３５】
ベース層１４の上にはＢＰＳＧ等の層間絶縁膜２３が形成されている。そして、層間絶縁膜２３にはコンタクトホール２３ａが形成されており、エミッタ領域１７の一部、ボディ領域１８、およびフロート領域２１のうちの第１領域２１ａの一部が層間絶縁膜２３から露出している。
【００３６】
そして、層間絶縁膜２３の上には本発明の第１電極に相当する上部電極２４が形成されており、この上部電極２４は、コンタクトホール２３ａを通じてエミッタ領域１７、ボディ領域１８、および第１領域２１ａに電気的に接続されている。この上部電極２４は、ＩＧＢＴ領域１０においてはエミッタ電極として機能し、ダイオード領域１１においてアノード電極として機能するものである。
【００３７】
なお、第１領域２１ａを上部電極２４に接続するのは、後述する下部電極２８からフロート領域２１を介してゲート電極２０ａ、２０ｂに到達する経路に形成されるミラー容量を低減することでスイッチング損失の低減を図るためである。
【００３８】
また、半導体基板１３のうち、一面１３ａとは反対側の他面１３ｂ側にはＮ型のフィールドストップ層（以下では、単にＦＳ層という）２５が形成されている。このＦＳ層２５は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。
【００３９】
そして、ＩＧＢＴ領域１０では、ＦＳ層２５を挟んでドリフト層１２と反対側にＰ型のコレクタ層２６が形成され、ダイオード領域１１では、ＦＳ層２５を挟んでドリフト層１２と反対側にＮ型のカソード層２７が形成されている。つまり、ＩＧＢＴ領域１０とダイオード領域１１とは、半導体基板１３の裏面側に形成される層がコレクタ層２６であるかカソード層２７であるかによって区画されている。
【００４０】
そして、コレクタ層２６およびカソード層２７上（半導体基板１３の他面１３ｂ）には本発明の第２電極に相当する下部電極２８が形成されている。この下部電極２８は、ＩＧＢＴ領域１０においてはコレクタ電極として機能し、ダイオード領域１１においてはカソード電極として機能するものである。
【００４１】
以上が本実施形態におけるセルエリア２の構成であり、半導体素子１０２は、ＩＧＢＴ領域１０に構成されたＩＧＢＴ素子１０３とダイオード領域１１に構成されたＦＷＤ素子１０４とにより構成される。
【００４２】
なお、ダイオード領域１１においては、ベース層１４（チャネル領域１６およびフロート領域２１）をアノードとし、ドリフト層１２、ＦＳ層２５、カソード層２７をカソードとしてＰＮ接合されたＦＷＤ素子１０４が構成される。つまり、ダイオード領域１１においては、ベース層１４（チャネル領域１６およびフロート領域２１）が本発明のアノード領域に相当し、ドリフト層１２、ＦＳ層２５、カソード層２７が本発明のカソード領域に相当し、エミッタ領域１７が本発明の第１導電型領域に相当している。
【００４３】
セルエリア２の周囲に形成されたガードリング部３は、特に図示しないが、半導体基板１３の表層部にセルエリア２を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成され、耐圧向上を図ることができるようになっている。
【００４４】
図２に示される複数のパッド４の一部は、ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂとゲートドライバ１０６、１０７とを電気的に接続するための接続部である。また、パッド４の残部は、温度センス用等に用いられるものである。
【００４５】
以上説明したように、半導体素子１０２を備える半導体チップ１が構成されている。なお、本実施形態では、Ｎ型、Ｎ−型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
【００４６】
次に、半導体素子１０２の作動について説明する。
【００４７】
まず、ＩＧＢＴ素子１０３の作動について説明する。ＩＧＢＴ素子１０３は、上部電極２４と下部電極２８との間に所定の電圧が印加されると共に、ＩＧＢＴ用ゲート電極２０ａにＭＯＳゲートの閾値電圧以上となる電圧が印加されると、ベース層１４のうちトレンチ１５と接する部分に反転層（チャネル）が形成される。そして、エミッタ領域１７から反転層を介して電子がドリフト層１２に供給されると共に、コレクタ層２６からホールがドリフト層１２に供給され、伝導度変調によりドリフト層１２の抵抗値が低下してオン状態となる。
【００４８】
なお、本実施形態では、フロート領域２１にＨＳ層２２が形成されており、ドリフト層１２に供給されたホールがフロート領域２１から上部電極２４に抜け難くなっている。つまり、オン電圧の低減を図れるようになっている。
【００４９】
そして、ＩＧＢＴ用ゲート電極２０ａにＭＯＳゲートの閾値電圧未満となる電圧が印加されると、ベース層１４に形成されていた反転層が消滅し、エミッタ領域１７から電子が供給されなくなると共にコレクタ層２６からホールが供給されなくなる。その後、ドリフト層１２に蓄積されている電子およびホールは、互いに再結合して消滅するか、上部電極２４または下部電極２８を介して排出される。
【００５０】
次に、ＦＷＤ素子１０４の動作について説明する。上記のように、ダイオード領域１１に形成されたベース層１４（チャネル領域１６およびフロート領域２１）はアノードとして機能するため、上部電極２４に下部電極２８より高い電位が印加され、上部電極２４と下部電極２８との間の電圧が順方向電圧より高くなるとＦＷＤ素子１０４に電流が流れる。
【００５１】
ここで、ダイオード領域１１には、ダイオード用ゲート電極２０ｂおよびエミッタ領域１７が形成されており、ダイオード用ゲート電極２０ｂはＩＧＢＴ用ゲート電極２０ａと独立した電圧がゲートドライバ１０７から印加されるようになっている。また、ゲートドライバ１０７には、図１に示されるように、電流センサ１０８で検出されたＦＷＤ素子１０４に流れる電流が入力される。つまり、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流に応じたゲート電圧を印加することができるようになっている。
【００５２】
以下に、ダイオード用ゲート電極２０ｂに印加されるゲート電圧とそのときの状態について説明する。
【００５３】
まず、ダイオード用ゲート電極２０ｂにＭＯＳゲートの閾値電圧未満となるゲート電圧（以下では、単に第１電圧という）が印加された場合は、ベース層１４に特に変化がないため、上部電極２４からベース層１４にホールが注入されると共に下部電極２８からカソード層２７に電子が注入され、通常のＦＷＤ素子１０４の動作となる。つまり、順方向電圧は流れる電流に依存して大きくなる。
【００５４】
これに対し、ダイオード用ゲート電極２０ｂにＭＯＳゲートの閾値電圧以上となるゲート電圧（以下では、単に第２電圧という）が印加された場合は、ベース層１４（チャネル領域１６）のうちトレンチ１５と接する部分にＮ型の反転層（チャネル）が形成される。この場合、ドリフト層１２中の電子が反転層およびエミッタ領域１７を介して上部電極２４から排出される。つまり、電流経路にＰＮジャンクションが存在しなくなる。このため、図４に示されるように、ダイオード用ゲート電極２０ｂに第２電圧が印加された時点Ｔ１では、順方向電圧が時点Ｔ１以前より低くなる。なお、図４では、時点Ｔ１以前は第１電圧が印加されている。また、図４中の上部電極２４に対する下部電極２８の電位は順方向電圧のことであり、下部電極２８の電位が低いほど順方向電圧が大きくなることを示している。
【００５５】
しかしながら、ダイオード用ゲート電極２０ｂに第２電圧が印加されると、ベース層１４にホールが注入されにくくなってＦＷＤ素子１０４はＤＭＯＳ素子の逆導通状態となる。このため、図４に示されるように、時点Ｔ１以降では時間が経つにつれて（ホールの減少に伴って）順方向電圧が大きくなり、いずれは順方向電圧が時点Ｔ１以前より高くなる。
【００５６】
さらに、第２電圧が印加されているときの順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる期間は、ＦＷＤ素子１０４に流れる電流（ホールの排出量）に依存し、ＦＷＤ素子１０４に流れる電流が大きくなるにつれて短くなる。
【００５７】
また、図４および図５に示されるように、ＦＷＤ素子１０４に流れる電流が大きくなるにつれて順方向電圧の最大低下量が小さくなり、ＦＷＤ素子１０４に流れる電流が１７０Ａを越えると、ダイオード用ゲート電極２０ｂに第２電圧が印加されても順方向電圧は第１電圧が印加されているときよりも低くならない。
【００５８】
以上より、本実施形態のダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流が閾値以下の場合には、図６（ａ）に示されるようにゲート電圧として第１電圧と第２電圧とが交互に印加される矩形波が印加され、ＦＷＤ素子１０４に流れる電流が閾値より大きい場合には図６（ｂ）に示されるようにゲート電圧として第１電圧のみが印加されるようになっている。
【００５９】
なお、閾値は適宜変更可能であり、本実施形態では、第１電圧が印加される期間と第２電圧が印加される期間とが等しいとしたとき、第２電圧が印加されている期間の順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる電流を閾値として説明する。
【００６０】
例えば、図７（ａ）に示されるように、矩形波の周期を０．１μｓとする場合には、ＦＷＤ素子１０４に流れる電流が３０Ａ以下のとき、第２電圧が印加されている０．０５μｓの期間において第１電圧が印加されているときより順方向電圧が低くなる。
【００６１】
このため、矩形波の周期を０．１μｍとする場合には、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流が３０Ａ以下の場合にゲート電圧として矩形波が印加され、電流が３０Ａより大きい場合にはゲート電圧として第１電圧のみが印加される。換言すると、ＦＷＤ素子１０４に流れる電流の閾値は３０Ａである。
【００６２】
また、図７（ｂ）および図７（ｃ）に示されるように、矩形波の周期を０．２μｓまたは０．４μｓとする場合には、ＦＷＤ素子１０４に流れる電流が１０Ａ以下のとき、第２電圧が印加されている０．１μｓまたは０．２μｓの期間において第１電圧が印加されているときより順方向電圧が低くなる。
【００６３】
このため、矩形波の周期を０．２μｓまたは０、４μｓとする場合には、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流が１０Ａ以下の場合にゲート電圧として矩形波が印加され、電流が１０Ａより大きい場合にはゲート電圧として第１電圧のみが印加される。換言すると、ＦＷＤ素子１０４に流れる電流の閾値は１０Ａである。
【００６４】
なお、ここでは、矩形波の周期が予め決定されている場合について説明したが、矩形波の周期もＦＷＤ素子１０４に流れる電流に応じて決定するようにしてもよい。すなわち、図７に示されるように、ＦＷＤ素子１０４に流れる電流が１０Ａ以下の場合にはゲート電圧として周期が０．４μｓ以下となる矩形波が印加されるようにし、ＦＷＤ素子１０４に流れる電流が３０Ａ以下の場合にはゲート電圧として周期が０．１μｓ以下となる矩形波が印加されるようにすることにより、第２電圧が印加されている期間において第１電圧が印加されているときより順方向電圧が低くなる。
【００６５】
換言すると、本実施形態では、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流に応じ、第２電圧が印加されている期間において第１電圧が印加されているときより順方向電圧を低くすることができる場合にゲート電圧として矩形波が印加され、第２電圧が印加されている期間において第１電圧が印加されているときより順方向電圧が高くなる期間が存在する場合に第１電圧のみが印加されるようになっている。
【００６６】
また、例えば、ＦＷＤ素子１０４に流れる電流が１０Ａ以下の場合にはゲート電圧として周期が０．４μｓ以下となる矩形波が印加されることにより順方向電圧が低くなるが、周波数が大きくなるとゲート駆動の負荷が増えるため、順方向電圧を低くすることができる範囲ならば周期を長くすることが好ましい。
【００６７】
なお、図４、図５、図７は半導体基板１３の厚さが１２０μｍであるもののシミュレーション結果であり、半導体基板１３は厚さを薄くするほど、低電界でホールが残留し易くなるため、第２電圧が印加されているときの順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる期間が長くなり、順方向電圧の最大低下量も変化する。
【００６８】
以上より、このような半導体素子１０２を用いて構成された図１に示すインバータ回路のＵ相では、図８に示されるように、ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂにゲート電圧が印加される。なお、図８では、ＦＷＤ素子１０４に１０Ａの電流が流れる場合を図示している。
【００６９】
すなわち、図８（ａ）に示されるように、カ行モードでは、上側アームのＩＧＢＴ素子１０３と下側アームのＦＷＤ素子１０４とが交互に駆動される。このとき、下側アームのゲートドライバ１０７により、下側アームのＦＷＤ素子１０４におけるダイオード用ゲート電極２０ｂにはゲート電圧として周期が０．４μｓ以下の矩形波が印加される。
【００７０】
これに対し、図８（ｂ）に示されるように、回生モードでは、上側アームのＦＷＤ素子１０４と下側アームのＩＧＢＴ素子１０３とが交互に駆動される。このとき、上側アームのゲートドライバ１０７により、上側アームのＦＷＤ素子１０４におけるダイオード用ゲート電極２０ｂにはゲート電圧として周期が０．４μｓ以下の矩形波が印加される。
【００７１】
なお、ここでは、Ｕ相について説明したが、Ｖ相、Ｗ相についても同様である。また、ＦＷＤ素子１０４に流れる電流が、例えば、２００Ａのような大電流の場合には、ダイオード用ゲート電極２０ｂには、図６（ｂ）に示されるように、第１電圧のみが印加される。
【００７２】
以上説明したように、本実施形態では、ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂには独立したゲート電圧が印加されるようになっている。そして、ＦＷＤ素子１０４が作動する際には、ＦＷＤ素子１０４に流れる電流が閾値以下の場合にはゲート電圧として矩形波が印加され、ＦＷＤ素子１０４に流れる電流が閾値より大きい場合にはゲート電圧として第１電圧のみが印加されるようになっている。このため、ＦＷＤ素子１０４に流れる電流が閾値より大きい場合に順方向電圧が増加することを抑制しつつ、ＦＷＤ素子１０４に流れる電流が閾値以下の場合に全体としての順方向電圧を低減することができる。
【００７３】
（他の実施形態）
上記第１実施形態で示された構造は一例であり、上記で示した構造に限定されることなく、本発明の特徴を含んだ他の構造とすることもできる。
【００７４】
例えば、ＩＧＢＴ素子１０３は、図９（ａ）に示されるように、フロート領域２１およびＨＳ層２２を備えないものが繰り返しミラー反転されることで構成されるものであってもよい。つまり、ベース層１４が全てチャネル領域１６とされ、各チャネル領域１６にエミッタ領域１７およびボディ領域１８が形成されるものであってもよい。また、図９（ｂ）に示されるように、ドリフト層１２に蓄積されたホールがチャネル領域１６を介して上部電極２４から抜け出ることを抑制するために、チャネル領域１６とドリフト層１２との間にキャリアストレージ（ＣＳ層）３０を備えるものが繰り返しミラー反転されることで構成されるものであってもよい。
【００７５】
また、ＦＷＤ素子１０４は、図１０（ａ）に示されるように、図９（ａ）と同様に、フロート領域２１およびＨＳ層２２を備えないものが繰り返しミラー反転されることで構成されるものであってもよい。また、図１０（ｂ）に示されるように、図９（ｂ）と同様に、キャリアストレージ層（ＣＳ層）３０を備えるものが繰り返しミラー反転されることで構成されるものであってもよい。さらに、図１０（ｃ）に示されるように、図１０（ａ）の変形例として、エミッタ領域１７をトレンチ１５の片側にのみ形成するようにしたものが繰り返しミラー反転されることで構成されるものであってもよい。また、図１０（ｄ）に示されるように、図１０（ｃ）の変形例として、エミッタ領域１７が形成されない側にボディ領域１８を備えないものが繰り返しミラー反転されることで構成されるものとしてもよい。さらに、特に図示しないが、図１０（ｄ）の変形例として、エミッタ領域１７およびボディ領域１８が形成されないベース層１４の不純物濃度を高くしてもよい。
【００７６】
さらに、上記第１実施形態では、ゲート電極２０ａ、２０ｂをＰ型のポリシリコンとしたが、外部の回路で電圧を制御できれば、ゲート電極２０ａ、２０ｂをＮ＋型のポリシリコンとしても良い。
【００７７】
また、上記第１実施形態では、エミッタ領域１７およびボディ領域１８は第１領域２１ａにおいてトレンチ１５の長手方向に沿って設けられていたが、トレンチ１５の長手方向に沿ってエミッタ領域１７とボディ領域１８とが交互に配置されていても良い。
【００７８】
さらに、上記第１実施形態では、トレンチゲート構造を有する半導体装置について説明したが、本発明はプレーナゲート構造を有する半導体装置に適用することも可能である。
【００７９】
そして、上記第１実施形態では、半導体基板１３の厚さ方向に電流を流す縦型の半導体装置について説明したが、本発明は半導体基板１３の平面方向に電流を流す横型の半導体装置に適用することも可能である。すなわち、半導体基板１３の一面１３ａ側のベース層１４（チャネル領域１６およびフロート領域２１）と離間した位置にコレクタ層２６およびカソード層２７を形成してもよい。
【００８０】
また、上記第１実施形態では、ＦＷＤ素子１０４に流れる電流を電流センサ１０８で検出する例について説明したが、ＦＷＤ素子１０４に流れる電流を検出する電流検出手段としての電流検出セルを半導体チップ１内に形成してもよい。
【００８１】
そして、上記第１実施形態において、ＩＧＢＴ素子１０３とＦＷＤ素子１０４とを別のチップに形成してもよい。この場合、ＦＷＤ素子１０４を備えるチップには、少なくともカソードを構成するＮ型のカソード領域と、アノードを構成するアノード領域と、アノード領域に形成された第１導電型領域（エミッタ領域１７）と、アノード領域のうちカソード領域と第１導電型領域との間に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたダイオード用ゲート電極２０ｂとが形成されていればよい。
【００８２】
また、上記第１実施形態では、ダイオード用ゲート電極２０ｂに第２電圧が印加されている期間の順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる電流を閾値として説明したが、閾値は適宜変更である。
【００８３】
例えば、ダイオード用ゲート電極２０ｂに第２電圧が印加されているときの半分の期間において、順方向電圧が第１電圧が印加されているときより低くなる電流を閾値としてもよい。この場合、図７に示されるように、例えば、ＦＷＤ素子１０４に流れる電流が５０Ａの場合にはゲート電圧として周期が０．２μｓ以下となる矩形波が印加され、ＦＷＤ素子１０４に流れる電流が１００Ａの場合にはゲート電圧として周期が０．１μｓ以下となる矩形波が印加される。
【００８４】
また、用途によっては、ダイオード用ゲート電極２０ｂに第２電圧が印加されているときにわずかな期間でも順方向電圧が低くなる電流を閾値としてもよい。つまり、図８に示されるように、ＦＷＤ素子１０４に流れる電流が１７０Ａ以下の場合にゲート電圧として矩形波が印加されるようにしてもよい。なお、このようにする場合には、第２電圧が印加されているときの順方向電圧が第１電圧が印加されているときの順方向電圧より高くなる期間を短くするために、第２電圧が印加される期間（矩形波の周期）を極力短くすることが好ましい。
【００８５】
そして、上記第１実施形態において、ダイオード用ゲート電極２０ｂには、ゲート電圧として第１電圧が印加される期間と第２電圧が印加される期間とが異なる矩形波が印加されるようにしてもよい。
【符号の説明】
【００８６】
１２    ドリフト層
１４    ベース層
１７    エミッタ領域
１９    ゲート絶縁膜
２０ａ  ＩＧＢＴ用ゲート電極
２０ｂ  ダイオード用ゲート電極
２４    上部電極
２６    コレクタ層
２７    カソード層
２８    下部電極
１０３  ＩＧＢＴ素子
１０４  ＦＷＤ素子
１０８  電流センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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