(57)【要約】【課題】表示性能の低下を抑制することが可能な半導体装置を提供する。【解決手段】絶縁基板の上に位置するとともに、チャネル領域、前記チャネル領域を挟んだ両側にそれぞれ位置するソース領域及びドレイン領域を有する酸化物半導体層と、前記チャネル領域を覆うとともに前記ソース領域及び前記ドレイン領域を露出する第１絶縁膜と、前記第１絶縁膜の上に位置するゲート電極、及び、前記絶縁基板の上に位置するとともに前記ゲート電極から離間した第１端子電極を含む第１導電層と、前記第１導電層、前記ソース領域及び前記ドレイン領域を覆う第２絶縁膜と、前記ソース領域にコンタクトしたソース電極、前記ドレイン領域及び前記第１端子電極にそれぞれコンタクトしたドレイン電極、及び、前記第２絶縁膜を介して前記第１端子電極と対向する第２端子電極を含む第２導電層と、を備えた半導体装置。【選択図】図２
2014160755.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板の上に位置するとともに、チャネル領域、前記チャネル領域を挟んだ両側にそれぞれ位置するソース領域及びドレイン領域を有する酸化物半導体層と、
前記チャネル領域を覆うとともに前記ソース領域及び前記ドレイン領域を露出する第１絶縁膜と、
前記第１絶縁膜の上に位置するゲート電極、及び、前記絶縁基板の上に位置するとともに前記ゲート電極から離間した第１端子電極を含む第１導電層と、
前記第１導電層、前記ソース領域及び前記ドレイン領域を覆う第２絶縁膜と、
前記ソース領域にコンタクトしたソース電極、前記ドレイン領域及び前記第１端子電極にそれぞれコンタクトしたドレイン電極、及び、前記第２絶縁膜を介して前記第１端子電極と対向する第２端子電極を含む第２導電層と、
を備えた半導体装置。
【請求項２】
絶縁基板と、
前記絶縁基板の上に位置するとともに、チャネル領域、前記チャネル領域を挟んだ両側にそれぞれ位置するソース領域及びドレイン領域を有する酸化物半導体層と、
前記絶縁基板の上に位置し、前記酸化物半導体と同一材料によって形成された第１端子電極と、
前記チャネル領域を覆うとともに前記ソース領域及び前記ドレイン領域を露出する第１絶縁膜と、
前記第１絶縁膜の上に位置するゲート電極を含む第１導電層と、
前記第１導電層、前記第１端子電極、前記ソース領域及び前記ドレイン領域を覆う第２絶縁膜と、
前記ソース領域にコンタクトしたソース電極、前記ドレイン領域及び前記第１端子電極にそれぞれコンタクトしたドレイン電極、及び、前記第２絶縁膜を介して前記第１端子電極と対向する第２端子電極を含む第２導電層と、
を備えた半導体装置。
【請求項３】
さらに、前記第２絶縁膜を覆うとともに前記第２絶縁膜と前記ソース電極及び前記ドレイン電極との間に介在する第３絶縁膜を備え、前記第２絶縁膜は非感光性絶縁材料によって形成され、前記第３絶縁膜は感光性絶縁材料によって形成された、請求項１または２に記載の半導体装置。
【請求項４】
前記第２絶縁膜はシリコン酸化物によって形成された、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３絶縁膜は少なくともオレフィン樹脂を含んだ感光性絶縁材料によって形成された、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記酸化半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の少なくとも１つを含む酸化物によって形成された、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
絶縁基板と、
前記絶縁基板の上に位置するとともに、チャネル領域、前記チャネル領域を挟んだ両側にそれぞれ位置するソース領域及びドレイン領域を有する酸化物半導体層と、
前記チャネル領域を覆うとともに前記ソース領域及び前記ドレイン領域を露出する第１絶縁膜と、
前記第１絶縁膜の上に位置するゲート電極と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域を覆う第２絶縁膜と、
前記第２絶縁膜を覆うとともにオレフィン樹脂を含んだ感光性絶縁材料によって形成された第３絶縁膜と、
前記第３絶縁膜の上に位置するとともに、前記ソース領域にコンタクトしたソース電極、及び、前記ドレイン領域にコンタクトしたドレイン電極と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタや容量を備えた表示装置が実用化されている。表示装置の一例として、液晶表示装置や有機エレクトロルミネッセンス表示装置等が挙げられる。
【０００３】
薄膜トランジスタの構造の一例として、ポリシリコン半導体層を備えたトップゲート構造が知られている。また、ポリシリコン半導体層を利用して容量を形成する構造も知られている。また、ゲート配線と同一層のＣｓ配線とゲート絶縁膜を介して対向するドレイン電極を用いて容量を形成する構造も知られている。
【０００４】
一方で、最近では、薄膜トランジスタとして、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を代表例とする酸化物半導体層を備えた構成が盛んに検討されている。半導体層として酸化物半導体を適用する場合、ポリシリコンに比べて比較的低温で大面積に均一に成膜でき、また、低温ポリシリコンを適用した場合に必要となるレーザーアニール法による結晶化や、イオン注入法による拡散領域の低抵抗化、さらに拡散領域の低抵抗化に必要となる活性化アニールなどの工程が不要となるために、製造コストを下げることができ、かつ高温プロセスを必要としない。酸化物半導体層を適用する場合、ボトムゲート構造が主流である。
【０００５】
ボトムゲート構造の薄膜トランジスタを採用した際の欠点は、チャネル長の短縮による高性能化や微細化が困難なことや、薄膜トランジスタのゲート−ソース間の寄生容量が大きくなることなどが挙げられる。このため、表示性能の低下等の問題の発生を招く。そこで、上記の問題を解消すべく、酸化物半導体層を備えたトップゲート構造の薄膜トランジスタの実用化が望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１３３２３３号公報
【特許文献２】特開平０９−３２５３６４号公報
【特許文献３】特開２０１０−１３５７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態の目的は、薄膜トランジスタの高性能化が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本実施形態によれば、
絶縁基板と、前記絶縁基板の上に位置するとともに、チャネル領域、前記チャネル領域を挟んだ両側にそれぞれ位置するソース領域及びドレイン領域を有する酸化物半導体層と、前記チャネル領域を覆うとともに前記ソース領域及び前記ドレイン領域を露出する第１絶縁膜と、前記第１絶縁膜の上に位置するゲート電極、及び、前記絶縁基板の上に位置するとともに前記ゲート電極から離間した第１端子電極を含む第１導電層と、前記第１導電層、前記ソース領域及び前記ドレイン領域を覆う第２絶縁膜と、前記ソース領域にコンタクトしたソース電極、前記ドレイン領域及び前記第１端子電極にそれぞれコンタクトしたドレイン電極、及び、前記第２絶縁膜を介して前記第１端子電極と対向する第２端子電極を含む第２導電層と、を備えた半導体装置が提供される。
【０００９】
本実施形態によれば、
絶縁基板と、前記絶縁基板の上に位置するとともに、チャネル領域、前記チャネル領域を挟んだ両側にそれぞれ位置するソース領域及びドレイン領域を有する酸化物半導体層と、前記絶縁基板の上に位置し、前記酸化物半導体と同一材料によって形成された第１端子電極と、前記チャネル領域を覆うとともに前記ソース領域及び前記ドレイン領域を露出する第１絶縁膜と、前記第１絶縁膜の上に位置するゲート電極を含む第１導電層と、前記第１導電層、前記第１端子電極、前記ソース領域及び前記ドレイン領域を覆う第２絶縁膜と、前記ソース領域にコンタクトしたソース電極、前記ドレイン領域及び前記第１端子電極にそれぞれコンタクトしたドレイン電極、及び、前記第２絶縁膜を介して前記第１端子電極と対向する第２端子電極を含む第２導電層と、を備えた半導体装置が提供される。
【００１０】
本実施形態によれば、
絶縁基板と、前記絶縁基板の上に位置するとともに、チャネル領域、前記チャネル領域を挟んだ両側にそれぞれ位置するソース領域及びドレイン領域を有する酸化物半導体層と、前記チャネル領域を覆うとともに前記ソース領域及び前記ドレイン領域を露出する第１絶縁膜と、前記第１絶縁膜の上に位置するゲート電極と、前記ゲート電極、前記ソース領域及び前記ドレイン領域を覆う第２絶縁膜と、前記第２絶縁膜を覆うとともにオレフィン樹脂を含んだ感光性絶縁材料によって形成された第３絶縁膜と、前記第３絶縁膜の上に位置するとともに、前記ソース領域にコンタクトしたソース電極、及び、前記ドレイン領域にコンタクトしたドレイン電極と、を備えた半導体装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態の半導体装置を適用可能な表示装置の一構成例を概略的に示す図である。
【図２】図２は、図１に示した表示装置に適用可能なアレイ基板の一構成例を概略的に示す断面図である。
【図３】図３は、図２に示したアレイ基板の製造方法を説明するための図である。
【図４】図４は、図２に示したアレイ基板の製造方法を説明するための図である。
【図５】図５は、図１に示した表示装置に適用可能なアレイ基板の他の構成例を概略的に示す断面図である。
【図６】図６は、図５に示したアレイ基板の製造方法を説明するための図である。
【図７】図７は、図５に示したアレイ基板の製造方法を説明するための図である。
【図８】図８は、図１に示した表示装置に適用可能なアレイ基板を本発明に先立って検討した一実施例を概略的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１３】
図１は、本実施形態の半導体装置を適用可能な表示装置の一構成例を概略的に示す図である。ここでは、表示装置として、液晶表示装置を例に説明する。
【００１４】
すなわち、液晶表示装置１は、画像を表示する表示部（アクティブエリア）ＡＣＴを備えている。この表示部ＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１５】
表示部ＡＣＴには、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などが形成されている。各ゲート配線Ｇは、表示部ＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、表示部ＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１６】
各画素ＰＸは、液晶容量ＣＬＣ、薄膜トランジスタ（ＴＦＴ）ＴＲ、液晶容量ＣＬＣと並列の容量（あるいは補助容量や蓄積容量などと称する場合もある）ＣＳなどで構成されている。液晶容量ＣＬＣは、薄膜トランジスタＴＲに接続された画素電極ＰＥと、コモン電位の給電部ＶＣＯＭと電気的に接続された共通電極ＣＥと、画素電極ＰＥと共通電極ＣＥとの間に介在する液晶層とで構成されている。
【００１７】
薄膜トランジスタＴＲは、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されている。ゲート配線Ｇには、薄膜トランジスタＴＲをオンオフ制御するための制御信号が供給される。ソース配線Ｓには、映像信号が供給される。薄膜トランジスタＴＲは、ゲート配線Ｇに供給された制御信号に基づいてオンした際に、ソース配線Ｓに供給された映像信号に応じた画素電位を画素電極ＰＥに書き込む。コモン電位の共通電極ＣＥと画素電位の画素電極ＰＥとの間の電位差により、液晶層に印加される電圧が制御される。
【００１８】
容量ＣＳは、液晶層に印加される電圧を一定期間保持するものであって、絶縁膜を介して対向する一対の電極で構成されている。例えば、容量ＣＳは、画素電極ＰＥと同電位の第１端子電極と、容量線Ｃの一部あるいは容量線Ｃと電気的に接続された第２端子電極と、第１端子電極と第２端子電極との間に介在する絶縁膜と、で構成されている。
【００１９】
図８は、図１に示した表示装置に適用可能なアレイ基板を本発明に先立って検討した一実施例を概略的に示す断面図である。
【００２０】
すなわち、アレイ基板ＳＵＢは、ガラス基板や樹脂基板などの絶縁基板１０を用いて形成されている。アレイ基板ＳＵＢは、絶縁基板１０の上に、薄膜トランジスタＴＲ及び容量ＣＳを備えている。薄膜トランジスタＴＲ及び容量ＣＳは、第１導電層ＣＤ１、第２導電層ＣＤ２、酸化物半導体層ＳＣ及びゲート絶縁膜（第１絶縁膜）１２を含んでいる。
【００２１】
図示した構成例では、絶縁基板１０の内面１０Ａは、絶縁膜であるアンダーコート層１１によって覆われている。アンダーコート層１１は、シリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）などによって形成されている。なお、アンダーコート層１１は、省略しても良い。
【００２２】
薄膜トランジスタＴＲ及び容量ＣＳを構成する酸化物半導体層ＳＣは、絶縁基板１０の上に位置している。図示した例では、酸化物半導体層ＳＣは、アンダーコート層１１の上に形成されている。薄膜トランジスタＴＲを構成する酸化物半導体層ＳＣは、チャネル領域ＳＣＣ、チャネル領域ＳＣＣを挟んだ両側にそれぞれ位置するソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。容量ＣＳはゲート絶縁膜（第１絶縁膜）１２を挟んで、第１電極ＴＥ１を構成する酸化物半導体層ＳＣと第２電極ＴＥ２が対向して形成される。酸化物半導体層ＳＣは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つを含む酸化物によって形成されている。酸化物半導体層ＳＣを形成する代表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）などが挙げられる。このような酸化物半導体層ＳＣは、アモルファスシリコンからなる半導体層と比較して高移動度を実現することができ、ポリシリコンからなる半導体層と比較してより低温で大面積に亘って均一に成膜できるといった特徴を有している。
【００２３】
チャネル領域ＳＣＣは、ゲート絶縁膜（第１絶縁膜）１２によって覆われている。ゲート絶縁膜１２は、ソース領域ＳＣＳ及びドレイン領域ＳＣＤを露出している。
【００２４】
第１導電層ＣＤ１は、薄膜トランジスタＴＲを構成するゲート電極ＧＥ、及び、容量ＣＳを構成する第２端子電極ＴＥ２を含んでいる。ゲート電極ＧＥは、島状のゲート絶縁膜１２の上に位置している。つまり、チャネル領域ＳＣＣとゲート電極ＧＥとは、ゲート絶縁膜１２を介して対向している。ゲート電極ＧＥは、図示しないゲート配線と電気的に接続されている。第２端子電極ＴＥ２は、ゲート電極ＧＥから離間して位置している。第１端子電極ＴＥ１は、例えば島状に形成されている。
【００２５】
ここで、薄膜トランジスタＴＲのソース領域ＳＣＳ及びドレイン領域ＳＣＤは、ゲート絶縁膜（第１絶縁膜）１２を形成した後に還元等を行うことによりチャネル領域ＳＣＣがマスクされ、ソース領域ＳＣＳ及びドレイン領域ＳＣＤのみが低抵抗化されるが、容量ＣＳにおいては第１端子電極ＴＥ１を形成する酸化物半導体層ＳＣの第２端子電極ＴＥ２と対向する容量を形成する部分はその上に第２端子電極ＴＥ２やゲート絶縁膜（第１絶縁膜）１２が形成されているため還元等によって低抵抗化することは困難である。従って、図８に示すアレイ基板に形成される容量ＣＳは印加電圧によって容量が変動する等十分な特性が得られないことが考えられる。
【００２６】
図２は、図１に示した表示装置に適用可能なアレイ基板の一構成例を概略的に示す断面図である。
【００２７】
すなわち、アレイ基板ＳＵＢは、ガラス基板や樹脂基板などの絶縁基板１０を用いて形成されている。アレイ基板ＳＵＢは、絶縁基板１０の上に、薄膜トランジスタＴＲ及び容量ＣＳを備えている。薄膜トランジスタＴＲ及び容量ＣＳは、第１導電層ＣＤ１及び第２導電層ＣＤ２を含んでいる。
【００２８】
図示した構成例では、絶縁基板１０の内面１０Ａは、絶縁膜であるアンダーコート層１１によって覆われている。アンダーコート層１１は、シリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）などによって形成されている。なお、アンダーコート層１１は、省略しても良い。
【００２９】
薄膜トランジスタＴＲを構成する酸化物半導体層ＳＣは、絶縁基板１０の上に位置している。図示した例では、酸化物半導体層ＳＣは、アンダーコート層１１の上に形成されている。酸化物半導体層ＳＣは、チャネル領域ＳＣＣ、チャネル領域ＳＣＣを挟んだ両側にそれぞれ位置するソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。ソース領域ＳＣＳ及びドレイン領域ＳＣＤは、チャネル領域ＳＣＣよりも低抵抗化されている。酸化物半導体層ＳＣは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）の少なくとも１つを含む酸化物によって形成されている。酸化物半導体層ＳＣを形成する代表的な例としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）などが挙げられる。このような酸化物半導体層ＳＣは、アモルファスシリコンからなる半導体層と比較して高移動度を実現することができ、ポリシリコンからなる半導体層と比較してより低温で大面積に亘って均一に成膜できるといった特徴を有している。
【００３０】
チャネル領域ＳＣＣは、ゲート絶縁膜（第１絶縁膜）１２によって覆われている。ゲート絶縁膜１２は、ソース領域ＳＣＳ及びドレイン領域ＳＣＤを露出している。
【００３１】
第１導電層ＣＤ１は、薄膜トランジスタＴＲを構成するゲート電極ＧＥ、及び、容量ＣＳを構成する第１端子電極ＴＥ１を含んでいる。ゲート電極ＧＥは、島状のゲート絶縁膜１２の上に位置している。つまり、チャネル領域ＳＣＣとゲート電極ＧＥとは、ゲート絶縁膜１２を介して対向している。ゲート電極ＧＥは、図示しないゲート配線と電気的に接続されている。第１端子電極ＴＥ１は、ゲート電極ＧＥから離間し、絶縁基板１０の上に位置している。図示した例では、第１端子電極ＴＥ１は、島状のゲート絶縁膜１２の上に位置している。第１端子電極ＴＥ１は、例えば島状に形成されている。なお、第１端子電極ＴＥ１とアンダーコート層１１との間に介在するゲート絶縁膜１２は省略しても良い。
【００３２】
ゲート電極ＧＥ及び第１端子電極ＴＥ１を含む第１導電層ＣＤ１は、例えば、同一工程で同一の配線材料を用いて形成される。一例として、第１導電層ＣＤ１は、モリブデン、タングステン、アルミニウム、チタン、銅などの金属材料あるいはこれらの金属材料を含む合金などによって形成されている。
【００３３】
第１導電層ＣＤ１（ゲート電極ＧＥ及び第１端子電極ＴＥ１を含む）、及び、酸化物半導体層ＳＣのソース領域ＳＣＳ及びドレイン領域ＳＣＤは、第１層間絶縁膜１３（第２絶縁膜）によって覆われている。また、第１層間絶縁膜１３は、ゲート絶縁膜１２の側面や、アンダーコート層１１の表面も覆っている。このような第１層間絶縁膜１３は、非感光性絶縁材料によって形成されている。第１層間絶縁膜１３を形成する材料としては、シリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）が好適である。ここで、第１層間絶縁膜１３は膜中の含有水素量が少なくなるような条件下で成膜する。一方で、第１層間絶縁膜１３として、シリコン窒化物（ＳｉＮ）は不向きである。この理由は、以下の通りである。すなわち、シリコン窒化物からなる第１層間絶縁膜１３を形成する過程で、水素を含むガスを使用するため、第１層間絶縁膜１３に水素が取り込まれる。このため、第１層間絶縁膜１３から酸化物半導体層ＳＣに水素が拡散し、チャネル領域ＳＣＣの酸素と結合してしまい、チャネル領域ＳＣＣの低抵抗化を招く。これにより、薄膜トランジスタＴＲの動作が不安定となるおそれがある。換言すると、シリコン酸化物によって形成された第１層間絶縁膜１３を適用することにより、例えチャネル長を短縮したとしてもチャネル領域ＳＣＣの低抵抗化を抑制することが可能となる。
【００３４】
第１層間絶縁膜１３は、第２層間絶縁膜（第３絶縁膜）１４によって覆われている。第２層間絶縁膜１４は、第１層間絶縁膜１３の全体を覆うのではなく、第１層間絶縁膜１３のうち第１端子電極ＴＥ１の上方に位置する領域の一部を露出している。このような第２層間絶縁膜１４は、感光性絶縁材料を塗布して例えばフォトリソグラフィーによって形成されている。第２層間絶縁膜１４を形成する材料としては、オレフィン樹脂、アクリル樹脂、シロキサン樹脂などが利用可能であるが、中でもオレフィン樹脂が好適である。第２層間絶縁膜１４としてオレフィン樹脂を適用することにより、薄膜トランジスタＴＲのうちの特に酸化物半導体層ＳＣ及びゲート電極ＧＥについての防水性あるいは信頼性を向上することが可能となる。
【００３５】
第２導電層ＣＤ２は、薄膜トランジスタＴＲを構成するソース電極ＳＥ及びドレイン電極ＤＥ、及び、容量ＣＳを構成する第２端子電極ＴＥ２を含んでいる。ソース電極ＳＥ及びドレイン電極ＤＥは、第２層間絶縁膜１４の上に形成されている。ソース電極ＳＥは、図示しないソース配線と電気的に接続され、第１層間絶縁膜１３及び第２層間絶縁膜１４を貫通するコンタクトホールＣＨ１を介してソース領域ＳＣＳにコンタクトしている。ドレイン電極ＤＥは、ソース電極ＳＥから離間し、第１層間絶縁膜１３及び第２層間絶縁膜１４を貫通するコンタクトホールＣＨ２を介してドレイン領域ＳＣＤにコンタクトしているとともに、第１層間絶縁膜１３及び第２層間絶縁膜１４を貫通するコンタクトホールＣＨ３を介して第１端子電極ＴＥ１にコンタクトしている。第２端子電極ＴＥ２は、ソース電極ＳＥ及びドレイン電極ＤＥから離間し、第２層間絶縁膜１４から露出した第１層間絶縁膜１３の上に形成され、第１層間絶縁膜１３を介して第１端子電極ＴＥ１と対向している。第２端子電極ＴＥ２は、容量線Ｃの一部であっても良いし、図示しない位置に形成された容量線Ｃと電気的に接続されていても良い。
【００３６】
ソース電極ＳＥ、ドレイン電極ＤＥ、及び、第２端子電極ＴＥ２を含む第２導電層ＣＤ２は、例えば、同一工程で同一の配線材料を用いて形成される。あるいは、ソース電極ＳＥ、ドレイン電極ＤＥは、第２端子電極ＴＥ２とは異なるレイヤーで形成してもよい。この場合、第２端子電極ＴＥ２を第２導電層ＣＤ２で形成し、その上方に更に別の層間絶縁膜を形成し、第１層間絶縁膜１３、第２層間絶縁膜１４及び第２導電層の上方に別に形成された層間絶縁膜を貫通するコンタクトホールを介して薄膜トランジスタＴＲのソース電極ＳＥ、ドレイン電極ＤＥ、及び容量ＣＳの第１端子電極ＴＥ１を取り出す等の構造が考えられる。このような第２導電層ＣＤ２は、上記した第１導電層ＣＤ１と同様の材料によって形成可能である。
【００３７】
上記工程により、容量ＣＳ部において、第１層間絶縁膜１３を介して容量を形成することが可能となる。
【００３８】
次に、上記の構成のアレイ基板ＳＵＢの製造方法の一例について図３及び図４を参照しながら説明する。
【００３９】
まず、図３の（Ａ）に示すように、絶縁基板１０の上の略全面にアンダーコート層１１を形成する。その後、アンダーコート層１１の上に酸化物半導体材料を成膜した後に、薄膜トランジスタを形成する領域に対応して酸化物半導体材料を島状にパターニングして酸化物半導体層ＳＣを形成する。
【００４０】
続いて、図３の（Ｂ）に示すように、ゲート絶縁膜材料を成膜した後に、第１導電材料を成膜する。その後、ゲート電極ＧＥ及び第１端子電極ＴＥ１を形成する領域に対応して島状にパターニングしたレジストＲ１１を形成する。その後、レジストＲ１１をマスクとして、ゲート絶縁膜材料及び第１導電材料をパターニングする。これにより、レジストＲ１１から露出したゲート絶縁膜材料及び第１導電材料が除去され、島状のゲート絶縁膜１２、ゲート電極ＧＥ及び第１端子電極ＴＥ１が形成されるとともに、酸化物半導体層ＳＣの一部が露出する。その後、露出した酸化物半導体層ＳＣをシランガスなどの還元ガスに曝すなどして低抵抗化する。これにより、ゲート電極ＧＥの直下に位置するチャネル領域ＳＣＣを挟んだ両側に低抵抗のソース領域ＳＣＳ及びドレイン領域ＳＣＤを有する酸化物半導体層ＳＣが形成される。その後、レジストＲ１１を除去する。
【００４１】
続いて、図３の（Ｃ）に示すように、酸化物半導体層ＳＣ、ゲート電極ＧＥ、第１端子電極ＴＥ１などを覆う第１層間絶縁膜１３を形成する。この第１層間絶縁膜１３は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン酸化物などの非感光性絶縁材料を成膜することによって形成され、その膜厚は、例えば、３０ｎｍ〜１５０ｎｍ程度である。
【００４２】
続いて、図４の（Ａ）に示すように、第１層間絶縁膜１３の上に第２層間絶縁膜１４を形成する。この第２層間絶縁膜１４のうち、ソース領域ＳＣＳ、ドレイン領域ＳＣＤ、及び、第１端子電極ＴＥ１の上方の位置には、それぞれ第１層間絶縁膜１３まで貫通した貫通孔が形成され、また、容量ＣＳを形成する領域では、第１端子電極ＴＥ１の上方の領域が除去されている。この第２層間絶縁膜１４は、例えば、オレフィン樹脂などの感光性絶縁材料を塗布した後に、フォトマスクを介した露光及び現像処理を伴うフォトリソグラフィプロセスを用いてパターニングすることで形成され、その膜厚は、例えば、０．５μｍ〜３．０μｍ程度である。
【００４３】
続いて、図４の（Ｂ）に示すように、第２層間絶縁膜１４、及び、容量ＣＳを形成する領域で露出した第１層間絶縁膜１３を覆うレジストＲ１２を形成する。レジストＲ１２のうち、第２層間絶縁膜１４の貫通孔に対応した領域は、レジストＲ１２のパターニングの際に除去されている。その後、レジストＲ１２をマスクとして、第１層間絶縁膜１３を除去する。これにより、ソース領域ＳＣＳまで貫通したコンタクトホールＣＨ１、ドレイン領域ＳＣＤまで貫通したコンタクトホールＣＨ２、及び、第１端子電極ＴＥ１まで貫通したコンタクトホールＣＨ３が形成される。その後、レジストＲ１２を除去する。
【００４４】
続いて、図４の（Ｃ）に示すように、第２導電材料を成膜する。その後、ソース電極ＳＥ、ドレイン電極ＤＥ、及び、第２端子電極ＴＥ２を形成する領域に対応して島状にパターニングした図示しないレジストを形成し、第２導電材料をパターニングする。これにより、レジストから露出した第２導電材料が除去され、ソース電極ＳＥ、ドレイン電極ＤＥ、及び、第２端子電極ＴＥ２が形成される。そして、レジストを除去する。その後、図示を省略するが、さらに、オレフィン樹脂などの感光性絶縁材料を塗布して、薄膜トランジスタＴＲ及び容量ＣＳを覆う第４絶縁膜を形成し、その表面を平坦化する。画素電極は、例えば、第４絶縁膜の上に形成され、第４絶縁膜を貫通するコンタクトホールを介してドレイン電極ＤＥにコンタクトする。
【００４５】
このような一連の工程により、アレイ基板あるいは半導体装置が製造される。
【００４６】
本実施形態によれば、半導体層として酸化物半導体層ＳＣを適用し、かつトップゲート構造を採用した薄膜トランジスタＴＲを形成することが可能となる。また、ボトムゲート構造と比較してチャネル長を短縮することができ、また、寄生容量を低減することができるため、薄膜トランジスタＴＲの微細化が可能となるとともに高性能化が可能となる。
【００４７】
また、容量ＣＳは、ゲート電極ＧＥと同一材料の第１導電層ＣＤ１である第１端子電極ＴＥ１と、ソース電極ＳＥなどと同一材料の第２導電層ＣＤ２である第２端子電極ＴＥ２とが対向することで構成されており、酸化物半導体層ＳＣと同一材料からなる導電層を利用していない。このため、酸化物半導体層ＳＣの形成過程に依存することなく、低抵抗な第１端子電極ＴＥ１及び第２端子電極ＴＥ２によって容量ＣＳを形成することが可能となる。つまり、簡素なプロセスによりＭＩＭ構造（メタル−絶縁膜−メタル）の容量ＣＳを形成することが可能となり、例え電圧が変化したとしても容量の変化を低減することができ、電圧マージンを広げることが可能となる。これにより、正常に機能する容量ＣＳを構成することが可能となり、表示性能の低下及び信頼性の低下を抑制することが可能となる。
【００４８】
また、半導体層として酸化物半導体層ＳＣを適用した場合には、半導体層として低温ポリシリコンを適用した場合に必要となるレーザーアニール法による結晶化や、イオン注入法による拡散領域の低抵抗化、さらに拡散領域の低抵抗化に必要となる活性化アニールなどの工程が不要となるために、製造コストを下げることが可能となる。また、半導体層として酸化物半導体層ＳＣを適用した場合には、高温プロセスを必要としないため、樹脂基板上への薄膜トランジスタＴＲの作製や、近年製品化が期待されているシートディスプレイ、或いはフレキシブルディスプレイと呼ばれている表示装置への適用も可能となる。
【００４９】
また、酸化物半導体層ＳＣのソース領域ＳＣＳ及びドレイン領域ＳＣＤを覆う第１層間絶縁膜１３は、非感光性絶縁材料によって形成され、特に、シリコン酸化物によって形成されている。このため、第１層間絶縁膜１３から酸化物半導体層ＳＣへの水素の拡散に起因したチャネル領域ＳＣＣの低抵抗化を抑制することが可能となり、例えチャネル長を短縮したとしても高性能の薄膜トランジスタＴＲを提供することが可能となる。
【００５０】
また、第１層間絶縁膜１３を覆う第２層間絶縁膜１４は、感光性絶縁材料によって形成されている。感光性絶縁材料は、フォトリソグラフィプロセスによってパターニングが可能であるため、第２層間絶縁膜１４を形成する過程で、その下地となる非感光性絶縁材料からなる第１層間絶縁膜１３の膜減りを防止することができる。このため、所望も膜厚の第１層間絶縁膜１３を介したＭＩＭ構造の容量ＣＳを形成することが可能となる。したがって、各画素の容量ＣＳのバラツキを抑制することが可能となる。
【００５１】
特に、第２層間絶縁膜１４が少なくともオレフィン樹脂を含んだ感光性絶縁材料によって形成された構成では、第２層間絶縁膜１４がパッシベーション膜として機能するため、別途、パッシベーション膜を設ける必要がなく、防水性を向上することが可能となる。薄膜トランジスタＴＲのうち、ゲート電極ＧＥ及び酸化物半導体層ＳＣは、水分の影響を受けにくくなるため、薄膜トランジスタＴＲの信頼性を向上することが可能となる。
【００５２】
次に、本実施形態の他の構成例について説明する。
【００５３】
図５は、図１に示した表示装置に適用可能なアレイ基板の他の構成例を概略的に示す断面図である。
【００５４】
ここに示した構成例は、図２に示した構成例と比較して、容量ＣＳの構造が相違している。なお、図２に示した構成例と同一構成については、同一の参照符号を付して詳細な説明を省略する。
【００５５】
すなわち、容量ＣＳを構成する第１端子電極ＴＥ１は、絶縁基板１０の上に位置し、アンダーコート層１１の上に形成されている。このような第１端子電極ＴＥ１は、酸化物半導体層ＳＣと同一材料によって形成され、ソース領域ＳＣＳ及びドレイン領域ＳＣＤと同等に低抵抗化されている。
【００５６】
第１端子電極ＴＥ１は、ゲート電極ＧＥ、ソース領域ＳＣＳ及びドレイン領域ＳＣＤとともに、第１層間絶縁膜１３によって覆われている。この構成例においても、第１層間絶縁膜１３は、ソース領域ＳＣＳ及びドレイン領域ＳＣＤのみならず、酸化物半導体からなる第１端子電極ＴＥ１と接触するため、シリコン酸化物によって形成されることが望ましい。第１端子電極ＴＥ１と第２端子電極ＴＥ２とは、第１層間絶縁膜１３を介して対向している。
【００５７】
このように、図２に示した構成例では容量ＣＳの第１端子電極ＴＥ１は、ゲート電極ＧＥと同一材料によって形成したのに対して、図示した構成例では、第１端子電極ＴＥ１は、酸化物半導体層ＳＣと同一材料によって形成している。このような構成例では、第１端子電極ＴＥ１は、その上方にゲート絶縁膜（第１絶縁膜）１２を有しないため、酸化物半導体層ＳＣのうちのソース領域ＳＣＳ及びドレイン領域ＳＣＤを形成するのと同時に、第１層間絶縁膜１３などを形成する以前に、低抵抗化されている。したがって、酸化物半導体層ＳＣと同一材料からなる第１端子電極ＴＥ１を用いて印加電圧に容量値が依存しない容量ＣＳを形成することが可能となる。
【００５８】
次に、上記の構成のアレイ基板ＳＵＢの製造方法の一例について図６及び図７を参照しながら説明する。なお、上記の製造方法と重複する説明は簡略化する。
【００５９】
まず、図６の（Ａ）に示すように、絶縁基板１０の上の略全面にアンダーコート層１１を形成する。その後、アンダーコート層１１の上に酸化物半導体材料を成膜した後に、薄膜トランジスタを形成する領域及び容量を形成する領域に対応して酸化物半導体材料を島状にパターニングする。これにより、酸化物半導体層ＳＣ及び第１端子電極ＴＥ１が形成される。なお、この時点では、酸化物半導体層ＳＣ及び第１端子電極ＴＥ１は、いずれもほぼ同等の高抵抗な膜である。
【００６０】
続いて、図６の（Ｂ）に示すように、ゲート絶縁膜材料を成膜した後に、第１導電材料を成膜する。その後、ゲート電極ＧＥを形成する領域に対応して島状にパターニングしたレジストＲ２１を形成する。その後、レジストＲ２１をマスクとして、ゲート絶縁膜材料及び第１導電材料をパターニングする。これにより、レジストＲ２１から露出したゲート絶縁膜材料及び第１導電材料が除去され、島状のゲート絶縁膜１２及びゲート電極ＧＥが形成されるとともに、酸化物半導体層ＳＣの一部及び第１端子電極ＴＥ１の全体が露出する。その後、露出した酸化物半導体層ＳＣ及び第１端子電極ＴＥ１を還元ガスに曝すなどして低抵抗化する。これにより、ゲート電極ＧＥの直下に位置するチャネル領域ＳＣＣを挟んだ両側に低抵抗のソース領域ＳＣＳ及びドレイン領域ＳＣＤを有する酸化物半導体層ＳＣが形成されるとともに、酸化物半導体層ＳＣから離間した第１端子電極ＴＥ１が形成される。酸化物半導体層ＳＣ及び第１端子電極ＴＥ１は、ほぼ同等の条件で低抵抗化処理されるため、これらの抵抗値もほぼ同等である。その後、レジストＲ２１を除去する。
【００６１】
続いて、図６の（Ｃ）に示すように、酸化物半導体層ＳＣ、ゲート電極ＧＥ、第１端子電極ＴＥ１などを覆う第１層間絶縁膜１３を形成する。
【００６２】
続いて、図７の（Ａ）に示すように、第１層間絶縁膜１３の上に第２層間絶縁膜１４を形成する。この第２層間絶縁膜１４のうち、ソース領域ＳＣＳ、ドレイン領域ＳＣＤ、及び、第１端子電極ＴＥ１の上方の位置には、それぞれ第１層間絶縁膜１３まで貫通した貫通孔が形成され、また、容量ＣＳを形成する領域では、第１端子電極ＴＥ１の上方の領域が除去されている。
【００６３】
続いて、図７の（Ｂ）に示すように、第２層間絶縁膜１４、及び、容量ＣＳを形成する領域で露出した第１層間絶縁膜１３を覆うレジストＲ２２を形成する。その後、レジストＲ２２をマスクとして、第１層間絶縁膜１３を除去する。これにより、ソース領域ＳＣＳまで貫通したコンタクトホールＣＨ１、ドレイン領域ＳＣＤまで貫通したコンタクトホールＣＨ２、及び、第１端子電極ＴＥ１まで貫通したコンタクトホールＣＨ３が形成される。その後、レジストＲ２２を除去する。
【００６４】
続いて、図７の（Ｃ）に示すように、第２導電材料を成膜する。その後、ソース電極ＳＥ、ドレイン電極ＤＥ、及び、第２端子電極ＴＥ２を形成する領域に対応して島状にパターニングした図示しないレジストを形成し、第２導電材料をパターニングする。これにより、ソース電極ＳＥ、ドレイン電極ＤＥ、及び、第２端子電極ＴＥ２が同一のレイヤーにて形成される。あるいは、ソース電極ＳＥ、ドレイン電極ＤＥは、第２端子電極ＴＥ２とは異なるレイヤーで形成してもよい。この場合、第２端子電極ＴＥ２を第２導電層ＣＤ２で形成し、その上方に更に別の層間絶縁膜を形成し、第１層間絶縁膜１３、第２層間絶縁膜１４及び第２導電層の上方に別に形成された層間絶縁膜を貫通するコンタクトホールを介して薄膜トランジスタＴＲのソース電極ＳＥ、ドレイン電極ＤＥ、及び容量ＣＳの第１端子電極ＴＥ１を取り出す等の構造が考えられる。
【００６５】
このような一連の工程により、アレイ基板あるいは半導体装置が製造される。
【００６６】
上記工程により、容量ＣＳ部において、第１層間絶縁膜１３を介して容量を形成することが可能となる。
【００６７】
このような構成例においても、上記の構成例と同様の効果が得られるのに加えて、第１端子電極ＴＥ１が酸化物半導体層ＳＣと同一材料によって形成されているが、酸化物半導体層ＳＣのソース領域ＳＣＳ及びドレイン領域ＳＣＤの低抵抗化の工程で同時に第１端子電極ＴＥ１の低抵抗化も可能となる。このため、別途、特別な処理を必要とすることなく、上記の構成例と同様に、広い電圧マージンを有するとともに正常に機能する容量ＣＳを構成することが可能となる。
【００６８】
以上説明したように、本実施形態によれば、薄膜トランジスタの高性能化が可能な半導体装置を提供することができる。
【００６９】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７０】
上記の本実施形態では、表示装置として、液晶表示装置を例に説明したが、本実施形態は、例えば、有機エレクトロルミネッセンス表示装置などの他の表示装置にも適用可能である。
【符号の説明】
【００７１】
ＴＲ…薄膜トランジスタ
ＳＣ…酸化物半導体層
ＳＣＣ…チャネル領域  ＳＣＳ…ソース領域  ＳＣＤ…ドレイン領域
ＧＥ…ゲート電極  ＳＥ…ソース電極  ＤＥ…ドレイン電極
ＣＳ…容量
ＴＥ１…第１端子電極  ＴＥ２…第２端子電極
【図１】
2014160755.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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