(57)【要約】【課題】本発明は、負荷短絡時のコレクタ電流の発振を抑制することが可能な電力半導体装置を提供することを目的とする。【解決手段】本発明による電力用半導体装置は、ｎ型ベース領域１の第１主面側の表面に選択的に、予め定められた間隔でストライプ状に形成されたｐ型ベース領域２ａ、および当該ｐ型ベース領域２ａと平行かつ離間して、しかも当該ｐ型ベース領域２ａと交互にストライプ状に形成されたｐ型ベース領域２ｂと、ｐ型ベース領域２ｂの第１主面側の表面に選択的に、ｐ型ベース領域２ｂよりも浅く形成されたｐ型コンタクト領域４ｂと、第１主面側の平面視においてｎ型ベース領域１、ｐ型ベース領域２ａ、ｐ型ベース領域２ｂ、およびｎ型エミッタ領域３の平行配列に直交し、深さにおいて第１主面からｎ型ベース領域１に達する、ストライプ状の溝部と、ゲート絶縁膜５上であって、溝部を充填するように形成されたトレンチゲート電極６とを備える。【選択図】図１
2014212160.tif 000002
【特許請求の範囲】
【請求項１】
第１主面と、当該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域と、
前記第１ベース領域の前記第１主面側の表面に選択的に、予め定められた間隔でストライプ状に形成された第２導電型の第２ベース領域、および当該第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状に形成された前記第２導電型の第３ベース領域と、
前記第２ベース領域の前記第１主面側の表面に選択的に、前記第２ベース領域よりも浅くかつ前記第２ベース領域に沿ってストライプ状に形成された前記第１導電型のエミッタ領域、および前記第２ベース領域よりも浅く形成された前記第２導電型の第１コンタクト領域と、
前記第３ベース領域の前記第１主面側の表面に選択的に、前記第３ベース領域よりも浅く形成された前記第２導電型の第２コンタクト領域と、
前記第１主面側の平面視において前記第１ベース領域、前記第２ベース領域、前記第３ベース領域、および前記エミッタ領域の平行配列に直交し、深さにおいて前記第１主面から前記第１ベース領域に達する、ストライプ状の溝部と、
前記溝部の内表面を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記溝部を充填するように形成されたゲート電極と、
前記エミッタ領域、前記第１コンタクト領域、および前記第２コンタクト領域と電気的に接続されたエミッタ電極と、
前記第１ベース領域の前記第２主面側に順に形成された、前記第１導電型のバッファ領域および前記第２導電型のコレクタ領域と、
前記コレクタ領域と電気的に接続されたコレクタ電極と、
を備える、電力用半導体装置。
【請求項２】
前記溝部は、前記第２ベース領域および前記第３ベース領域を分断し、当該分断された前記第２ベース領域の各々に前記第１コンタクト領域を形成し、かつ当該分断された前記第３ベース領域の各々に前記第２コンタクト領域を形成することを特徴とする、請求項１に記載の電力用半導体装置。
【請求項３】
前記第３ベース領域の不純物濃度は、前記第２ベース領域の不純物濃度と同じ、または前記第２ベース領域の不純物濃度よりも低濃度であることを特徴とする、請求項１または２に記載の電力用半導体装置。
【請求項４】
前記第３ベース領域および前記第２コンタクト領域に代えて、前記第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状に形成された前記第２導電型の不純物領域を備え、
前記不純物領域は、前記溝部よりも深く形成されることを特徴とする、請求項１ないし３のいずれか１項に記載の電力用半導体装置。
【請求項５】
前記不純物領域は、前記エミッタ電極と電気的に接続されることを特徴とする、請求項４に記載の電力用半導体装置。
【請求項６】
電力用半導体装置の製造方法であって、
（ａ）第１主面と、当該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域を準備する工程と、
（ｂ）前記第１ベース領域の前記第１主面側の表面に選択的に、予め定められた間隔でストライプ状の第２導電型の第２ベース領域、および当該第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状の前記第２導電型の第３ベース領域を形成する工程と、
（ｃ）前記第２ベース領域の前記第１主面側の表面に選択的に、前記第２ベース領域よりも浅くかつ前記第２ベース領域に沿ったストライプ状の前記第１導電型のエミッタ領域、および前記第２ベース領域よりも浅く前記第２導電型の第１コンタクト領域を形成する工程と、
（ｄ）前記第３ベース領域の前記第１主面側の表面に選択的に、前記第３ベース領域よりも浅く前記第２導電型の第２コンタクト領域を形成する工程と、
（ｅ）前記第１主面側の平面視において前記第１ベース領域、前記第２ベース領域、前記第３ベース領域、および前記エミッタ領域の平行配列に直交し、深さにおいて前記第１主面から前記第１ベース領域に達する、ストライプ状の溝部を形成する工程と、
（ｆ）前記溝部の内表面を覆うようにゲート絶縁膜を形成する工程と、
（ｇ）前記ゲート絶縁膜上であって、前記溝部を充填するようにゲート電極を形成する工程と、
（ｈ）前記エミッタ領域、前記第１コンタクト領域、および前記第２コンタクト領域と電気的に接続されたエミッタ電極を形成する工程と、
（ｉ）前記第１ベース領域の前記第２主面側に順に前記第１導電型のバッファ領域および前記第２導電型のコレクタ領域を形成する工程と、
（ｊ）前記コレクタ領域と電気的に接続されたコレクタ電極を形成する工程と、
を備える、電力用半導体装置の製造方法。
【請求項７】
前記工程（ｅ）において、
前記溝部は、前記第２ベース領域および前記第３ベース領域を分断し、当該分断された前記第２ベース領域の各々に前記第１コンタクト領域を形成し、かつ当該分断された前記第３ベース領域の各々に前記第２コンタクト領域を形成することを特徴とする、請求項６に記載の電力用半導体装置の製造方法。
【請求項８】
前記工程（ｂ）において、
前記第３ベース領域の不純物濃度は、前記第２ベース領域の不純物濃度と同じ、または前記第２ベース領域の不純物濃度よりも低濃度であることを特徴とする、請求項６または７に記載の電力用半導体装置の製造方法。
【請求項９】
前記工程（ｂ）において、
前記第３ベース領域および前記第２コンタクト領域に代えて、前記第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状の前記第２導電型の不純物領域を形成し、
前記不純物領域は、前記溝部よりも深く形成されることを特徴とする、請求項６ないし８のいずれか１項に記載の電力用半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）において、
前記不純物領域は、前記エミッタ電極と電気的に接続されることを特徴とする、請求項９に記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置およびその製造方法に関し、特に、トレンチゲート構造を有するＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）およびその製造方法に関する。
【背景技術】
【０００２】
従来、トレンチゲート構造（以下、単にトレンチゲートという）を有するＩＧＢＴ（以下、トレンチＩＧＢＴという）などの電力用半導体装置では、半導体基板表面の平面視において、複数のストライプ状のトレンチゲートを狭い間隔（ピッチ）で高密度に形成することによって、導通損失を低減している。トレンチＩＧＢＴでは、半導体基板の表面から裏面に向かって、ｎ型エミッタ領域およびｐ型コンタクト領域、ｐ型ベース領域、ｎ型ベース領域、ｎ型バッファ領域、ｐ型コレクタ領域が順に形成されている。
【０００３】
このように、従来のトレンチゲートは、ストライプ状に形成されることが多く、半導体基板表面の平面視においてｎ型エミッタ領域と隣接し、かつ断面視においてｎ型エミッタ領域およびｐ型ベース領域を貫いてｎ型ベース領域の一部に届くように形成されている。また、各トレンチゲートに隣接するｎ型エミッタ領域の外側に、当該ｎ型エミッタ領域と隣接してｐ型コンタクト領域が形成されている。
【０００４】
次に、トレンチＩＧＢＴの基本的な動作について説明する。
【０００５】
トレンチＩＧＢＴでは、表面側のｎ型エミッタ領域から、トレンチゲートに隣接したｐ型ベース領域に電子が注入される。このとき、ｐ型ベース領域に注入される電子の量は、トレンチゲートに印加する電圧を制御することによって調整される。具体的に、オフ電圧が印加された状態では、表面側のｎ型エミッタ領域からｐ型ベース領域に電子が注入されず導通しない。一方、オン電圧が印加された状態では、表面側のｎ型エミッタ領域からｐ型ベース領域に電子が注入され、その結果ｎ型ベース領域にも電子が注入される。また、裏面側のｐ型コレクタ領域からｎバッファ領域を経由して、正孔がｎ型ベース領域に注入される。
【０００６】
このように、表面側からは電子が注入され、裏面側からは正孔が注入されることによって、オン状態（導通状態）となったｎ型ベース領域における電子及び正孔のキャリア濃度が、元のｎ型ベース領域の電子濃度および正孔濃度（不純物濃度）よりも２桁以上多い電子濃度および正孔濃度となる伝導度変調効果が生じる。従って、ｎ型ベース領域の抵抗が非常に低くなって導通損失を低減することが可能となる。
【０００７】
従来では、トレンチＩＧＢＴの一種として、半導体装置の断面視においてストライプ状に繰り返して形成されるトレンチゲート間の所定の領域にｎ型エミッタ領域等を形成せず、ｐ型ベース領域を半導体基板表面に露出して形成する半導体装置が開示されている（例えば、特許文献１参照）。ここで、トレンチゲートを間引いていることから、トレンチ間引き構造とも呼ばれている。特許文献１では、トレンチゲートが形成される領域の全面にｐ型ベース領域が形成されている。特許文献１によれば、導通損失を上記の従来のトレンチＩＧＢＴと同程度にしつつ、トレンチＩＧＢＴのゲート容量を低減し、短絡（以下、負荷短絡という）時のコレクタ電流を低減することができる。
【０００８】
また、トレンチゲートの長手方向にｐ型ベース領域を間引いた半導体装置が開示されている（例えば、特許文献２参照）。特許文献２では、トレンチゲートが形成される領域の全面にｐ型ベース領域を配置するのではなく、トレンチゲートの長手方向、すなわちトレンチゲートと直交するようにストライプ状のｐ型ベース領域を配置している。また、ｐ型ベース領域には、上記の従来のＩＧＢＴと同様に、ｎ型エミッタ領域およびｐ型コンタクト領域が形成されている。特許文献２によれば、ｐ型ベース領域が全面に形成されずストライプ状に形成されているため、ゲート電極とエミッタ電極とのゲート容量を低減することができ、負荷短絡時のコレクタ電流を低減することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３５３４５６号公報
【特許文献２】特開２００１−２７４４００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来、トレンチＩＧＢＴの導通損失を低減するために、ストライプ状のトレンチゲートを狭い間隔で配置することによる高密度化、およびｎ型ベース領域の膜厚を薄くする薄膜化の傾向にあり、その結果、負荷短絡時のコレクタ電流の増加と、ｎ型ベース領域の薄膜化によるシリコンの熱容量減少によって短絡時の耐性が低下するという問題が生じる。
【００１１】
負荷短絡時におけるコレクタ電流を低減するために、特許文献１では、トレンチゲートの間引く数を増やしている。また、特許文献２では、ストレイプ状のｐ型ベース領域を形成する間隔を広くしている。しかしながら、間引く領域や形成する間隔を広くすると、負荷短絡時にコレクタ電流が発振するという問題があった。
【００１２】
本発明は、これらの問題を解決するためになされたものであり、負荷短絡時のコレクタ電流の発振を抑制することが可能な電力半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明による電力用半導体装置は、第１主面と、当該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域と、第１ベース領域の第１主面側の表面に選択的に、予め定められた間隔でストライプ状に形成された第２導電型の第２ベース領域、および当該第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状に形成された第２導電型の第３ベース領域と、第２ベース領域の第１主面側の表面に選択的に、第２ベース領域よりも浅くかつ第２ベース領域に沿ってストライプ状に形成された第１導電型のエミッタ領域、および第２ベース領域よりも浅く形成された第２導電型の第１コンタクト領域と、第３ベース領域の第１主面側の表面に選択的に、第３ベース領域よりも浅く形成された第２導電型の第２コンタクト領域と、第１主面側の平面視において第１ベース領域、第２ベース領域、第３ベース領域、およびエミッタ領域の平行配列に直交し、深さにおいて第１主面から第１ベース領域に達する、ストライプ状の溝部と、溝部の内表面を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上であって、溝部を充填するように形成されたゲート電極と、エミッタ領域、第１コンタクト領域、および第２コンタクト領域と電気的に接続されたエミッタ電極と、第１ベース領域の第２主面側に順に形成された、第１導電型のバッファ領域および第２導電型のコレクタ領域と、コレクタ領域と電気的に接続されたコレクタ電極とを備える。
【００１４】
また、本発明による電力用半導体装置の製造方法は、（ａ）第１主面と、当該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域を準備する工程と、（ｂ）第１ベース領域の第１主面側の表面に選択的に、予め定められた間隔でストライプ状の第２導電型の第２ベース領域、および当該第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状の第２導電型の第３ベース領域を形成する工程と、（ｃ）第２ベース領域の第１主面側の表面に選択的に、第２ベース領域よりも浅くかつ第２ベース領域に沿ったストライプ状の第１導電型のエミッタ領域、および第２ベース領域よりも浅く第２導電型の第１コンタクト領域を形成する工程と、（ｄ）第３ベース領域の第１主面側の表面に選択的に、第３ベース領域よりも浅く第２導電型の第２コンタクト領域を形成する工程と、（ｅ）第１主面側の平面視において第１ベース領域、第２ベース領域、第３ベース領域、およびエミッタ領域の平行配列に直交し、深さにおいて第１主面から第１ベース領域に達する、ストライプ状の溝部を形成する工程と、（ｆ）溝部の内表面を覆うようにゲート絶縁膜を形成する工程と、（ｇ）ゲート絶縁膜上であって、溝部を充填するようにゲート電極を形成する工程と、（ｈ）エミッタ領域、第１コンタクト領域、および第２コンタクト領域と電気的に接続されたエミッタ電極を形成する工程と、（ｉ）第１ベース領域の第２主面側に順に第１導電型のバッファ領域および第２導電型のコレクタ領域を形成する工程と、（ｊ）コレクタ領域と電気的に接続されたコレクタ電極を形成する工程とを備える。
【発明の効果】
【００１５】
本発明によると、電力用半導体装置は、第１主面と、当該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域と、第１ベース領域の第１主面側の表面に選択的に、予め定められた間隔でストライプ状に形成された第２導電型の第２ベース領域、および当該第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状に形成された第２導電型の第３ベース領域と、第２ベース領域の第１主面側の表面に選択的に、第２ベース領域よりも浅くかつ第２ベース領域に沿ってストライプ状に形成された第１導電型のエミッタ領域、および第２ベース領域よりも浅く形成された第２導電型の第１コンタクト領域と、第３ベース領域の第１主面側の表面に選択的に、第３ベース領域よりも浅く形成された第２導電型の第２コンタクト領域と、第１主面側の平面視において第１ベース領域、第２ベース領域、第３ベース領域、およびエミッタ領域の平行配列に直交し、深さにおいて第１主面から第１ベース領域に達する、ストライプ状の溝部と、溝部の内表面を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上であって、溝部を充填するように形成されたゲート電極と、エミッタ領域、第１コンタクト領域、および第２コンタクト領域と電気的に接続されたエミッタ電極と、第１ベース領域の第２主面側に順に形成された、第１導電型のバッファ領域および第２導電型のコレクタ領域と、コレクタ領域と電気的に接続されたコレクタ電極とを備えるため、負荷短絡時のコレクタ電流の発振を抑制することが可能となる。
【００１６】
また、電力用半導体装置の製造方法は、（ａ）第１主面と、当該第１主面に対向する第２主面とを有する第１導電型の第１ベース領域を準備する工程と、（ｂ）第１ベース領域の第１主面側の表面に選択的に、予め定められた間隔でストライプ状の第２導電型の第２ベース領域、および当該第２ベース領域と平行かつ離間して、しかも当該第２ベース領域と交互にストライプ状の第２導電型の第３ベース領域を形成する工程と、（ｃ）第２ベース領域の第１主面側の表面に選択的に、第２ベース領域よりも浅くかつ第２ベース領域に沿ったストライプ状の第１導電型のエミッタ領域、および第２ベース領域よりも浅く第２導電型の第１コンタクト領域を形成する工程と、（ｄ）第３ベース領域の第１主面側の表面に選択的に、第３ベース領域よりも浅く第２導電型の第２コンタクト領域を形成する工程と、（ｅ）第１主面側の平面視において第１ベース領域、第２ベース領域、第３ベース領域、およびエミッタ領域の平行配列に直交し、深さにおいて第１主面から第１ベース領域に達する、ストライプ状の溝部を形成する工程と、（ｆ）溝部の内表面を覆うようにゲート絶縁膜を形成する工程と、（ｇ）ゲート絶縁膜上であって、溝部を充填するようにゲート電極を形成する工程と、（ｈ）エミッタ領域、第１コンタクト領域、および第２コンタクト領域と電気的に接続されたエミッタ電極を形成する工程と、（ｉ）第１ベース領域の第２主面側に順に第１導電型のバッファ領域および第２導電型のコレクタ領域を形成する工程と、（ｊ）コレクタ領域と電気的に接続されたコレクタ電極を形成する工程とを備えるため、負荷短絡時のコレクタ電流の発振を抑制することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１によるトレンチＩＧＢＴの構成の一例を示す図である。
【図２】本発明の実施の形態１によるトレンチＩＧＢＴの製造工程の一例を示す図である。
【図３】本発明の実施の形態１によるトレンチＩＧＢＴの製造工程の一例を示す図である。
【図４】本発明の実施の形態１によるトレンチＩＧＢＴの製造工程の一例を示す図である。
【図５】本発明の実施の形態１によるトレンチＩＧＢＴの製造工程の一例を示す図である。
【図６】本発明の実施の形態１による負荷短絡時におけるコレクタ電流の波形を示す図である。
【図７】本発明の実施の形態１によるターンオン損失とコレクタ電圧の時間変化率の最大値との関係を示す図である。
【図８】本発明の実施の形態２によるトレンチＩＧＢＴの構成の一例を示す図である。
【図９】本発明の実施の形態２によるトレンチＩＧＢＴを有するチップの構成の一例を示す平面図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１９】
＜実施の形態１＞
本発明の実施の形態１では、耐圧クラスが１２００Ｖである縦型のトレンチＩＧＢＴを、電力用半導体装置の一例として説明する。
【００２０】
まず、本実施の形態１によるトレンチＩＧＢＴの構成について説明する。
【００２１】
図１は、トレンチＩＧＢＴの構成の一例を示す図である。なお、図１（ａ）は、トレンチＩＧＢＴの平面図を示している。また、図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面図である。また、図１（ｃ）は、図１（ａ）におけるＤ−Ｄ断面図である。
【００２２】
図１に示すように、トレンチＩＧＢＴは、第１主面（表面）と当該第１主面に対向する第２主面（裏面）とを有するｎ型ベース領域１（第１導電型の第１ベース領域）と、ｎ型ベース領域１の第１主面側の表面に選択的に、予め定められた間隔でストライプ状に形成されたｐ型ベース領域２ａ（第２導電型の第２ベース領域）、および当該ｐ型ベース領域２ａと平行かつ離間して、しかも当該ｐ型ベース領域２ａと交互にストライプ状に形成されたｐ型ベース領域２ｂ（第２導電型の第３ベース領域）とを備えている。
【００２３】
また、ｐ型ベース領域２ａの第１主面側の表面に選択的に、ｐ型ベース領域２ａよりも浅くかつｐ型ベース領域２ａに沿ってストライプ状に形成されたｎ型エミッタ領域３（第１導電型のエミッタ領域）、およびｐ型ベース領域２ａよりも浅く形成されたｐ型コンタクト領域４ａ（第２導電型の第１コンタクト領域）と、ｐ型ベース領域２ｂの第１主面側の表面に選択的に、ｐ型ベース領域２ｂよりも浅く形成されたｐ型コンタクト領域４ｂ（第２導電型の第２コンタクト領域）とを備えている。
【００２４】
また、第１主面側の平面視においてｎ型ベース領域１、ｐ型ベース領域２ａ、ｐ型ベース領域２ｂ、およびｎ型エミッタ領域３の平行配列に直交し、深さにおいて第１主面からｎ型ベース領域１に達する、ストライプ状の溝部と、溝部の内表面を覆うように形成されたゲート絶縁膜５と、ゲート絶縁膜５上であって、溝部を充填するように形成されたトレンチゲート電極６（ゲート電極）と、ｎ型エミッタ領域３、ｐ型コンタクト領域４ａ、およびｐ型コンタクト領域４ｂと電気的に接続されたエミッタ電極８とを備えている。
【００２５】
また、ｎ型ベース領域１の第２主面側に順に形成された、ｎ型バッファ領域９（第１導電型のバッファ領域）およびｐ型コレクタ領域１０（第２導電型のコレクタ領域）と、ｐ型コレクタ領域１０と電気的に接続されたコレクタ電極１１とを備えている。
【００２６】
次に、トレンチＩＧＢＴの製造方法について説明する。
【００２７】
図２〜５は、トレンチＩＧＢＴの製造工程の一例を示す図である。なお、図２（ａ）〜図５（ａ）は、各製造工程における平面図を示している。また、図２（ｂ）〜図５（ｂ）は、各図２（ａ）〜図５（ａ）におけるＡ−Ａ断面図である。また、図２（ｃ），図３（ｃ）は、各図２（ａ），図３（ａ）におけるＢ−Ｂ断面図である。また、図２（ｄ），図３（ｄ），図４（ｃ），図５（ｃ）は、各図２（ａ）〜図５（ａ）におけるＣ−Ｃ断面図あるいはＤ−Ｄ断面図である。
【００２８】
まず、図２（ａ）〜図２（ｄ）に示すように、ＦＺ（Floating Zone）法で作製されたｎ型シリコン基板を準備する。なお、シリコン基板には、以下で説明する工程を経て各種領域が選択的に形成されるが、当該各種領域が形成されない残余部分は、ドリフト層であるｎ型ベース領域１となる。
【００２９】
次に、準備したシリコン基板表面の予め定められた位置に対して、写真製版、イオン注入、および熱処理を行うことによって、ｐ型ベース領域２ａ，２ｂを形成する。
【００３０】
具体的には、図２（ａ）に示すように、ストライプ状のｐ型ベース領域２ａを、シリコン基板表面上において、予め定められた間隔でシリコン基板表面に形成する。また、ｐ型ベース領域２ｂを、シリコン基板表面において、ｐ型ベース領域２ａに対して平行であり、かつｐ型ベース領域２ａ間に形成する。
【００３１】
このように、シリコン基板表面において、ｐ型ベース領域２ａとｐ型ベース領域２ｂとを繰り返して選択的に形成する。なお、ｐ型ベース領域２ａおよびｐ型ベース領域２ｂの厚さは、例えば１〜４μｍの範囲内とする。
【００３２】
次に、シリコン基板表面において、ｐ型ベース領域２ａの予め定められた位置に対して、写真製版、イオン注入、および熱処理を行うことによって、ｎ型エミッタ領域３およびｐ型コンタクト領域４ａを形成する。
【００３３】
具体的には、図２（ａ），（ｂ），（ｄ）に示すように、ｎ型エミッタ領域３をｐ型ベース領域２ａの中央部に形成する。また、ｐ型コンタクト領域４ａを一定間隔（一定ピッチ）でｎ型エミッタ領域３に隣接かつ対向して、繰り返し形成する。
【００３４】
また、シリコン基板表面において、ｐ型ベース領域２ｂの予め定められた位置に対して、写真製版、イオン注入、および熱処理を行うことによって、ｐ型コンタクト領域４ｂを形成する。
【００３５】
具体的には、図２（ａ），（ｄ）に示すように、ｐ型コンタクト領域４ｂを一定間隔で形成する。
【００３６】
このように、シリコン基板表面において、ｐ型ベース領域２ａ上にｎ型エミッタ領域３およびｐ型コンタクト領域４ａが、ｐ型ベース領域２ｂ上にｐ型コンタクト領域４ｂをそれぞれ形成する。
【００３７】
なお、ｐ型コンタクト領域４ａ，４ｂは、同時に形成することが望ましい。また、図２（ｃ）に示すＢ−Ｂ断面図において、ｐ型ベース領域２ａ，２ｂ、ｎ型エミッタ領域３、ｐ型コンタクト領域４ａ，４ｂは形成しない。
【００３８】
次に、図３（ａ）〜（ｄ）に示すように、一定間隔で形成されたｐ型コンタクト領域４ａ，４ｂ間に溝部を形成する。溝部は、シリコン基板表面から、ｎ型エミッタ領域３およびｐ型ベース領域２ａ，２ｂを貫き、ｎ型ベース領域１に達するように（すなわち、ｐ型ベース領域１の上部をくり抜くように）形成される。
【００３９】
なお、溝部の深さは、シリコン基板表面から一定の深さであり、ｐ型ベース領域２ａ，２ｂの厚さよりも深い１〜８μｍの範囲内とする。また、溝部は、シリコン基板表面の平面視において、ｐ型ベース領域２ａ，２ｂに対して直交しており、ｐ型コンタクト領域４ａ間およびｐ型コンタクト領域４ｂ間に形成されている。また、溝部は、ｎ型エミッタ領域３を区分するように形成されている。すなわち、溝部は、ｐ型ベース領域２ａおよびｐ型ベース領域２ｂを分断し、当該分断されたｐ型ベース領域２ａの各々にｐ型コンタクト領域４ａを形成し、かつ当該分断されたｐ型ベース領域２ｂの各々にｐ型コンタクト領域４ｂを形成している。
【００４０】
次に、図３（ａ）〜（ｄ）に示すように、溝部の内壁に沿ってゲート絶縁膜５を形成する。そして、ゲート絶縁膜５が形成された溝部を充填するように、ｎ型のポリシリコンを埋め込み、トレンチゲート電極６を形成する。
【００４１】
次に、図４（ａ）〜（ｃ）に示すように、トレンチゲート電極６などが形成されたシリコン基板表面を覆うように、層間絶縁膜７を形成する。このとき、層間絶縁膜７には、少なくともｎ型エミッタ領域３およびｐ型コンタクト領域４ａの一部を露出する開口領域７ａと、少なくともｐ型コンタクト領域４ｂの一部を露出する開口領域７ｂが形成される。
【００４２】
なお、層間絶縁膜７は、例えばシリコン酸化膜などの材料で形成される。
【００４３】
次に、図５（ａ）〜（ｃ）に示すように、ｎ型エミッタ領域３、ｐ型コンタクト領域４ａ，４ｂと電気的に接続されるようにエミッタ電極８を形成する。
【００４４】
次に、ｎ型ベース領域１（シリコン基板）の裏面（図５（ｂ），（ｃ）の下側の面）上に、ｎ型バッファ領域９およびｐ型コレクタ領域１０を順に形成する。
【００４５】
具体的には、ｎ型ベース領域１の裏面上にｎ型バッファ領域９を形成し、ｎ型バッファ領域９の裏面上にｐ型コレクタ領域１０を形成する。
【００４６】
次に、ｐ型コレクタ領域１０と電気的に接続されるようにコレクタ電極１１を形成する。
【００４７】
上記の製造工程を経て、図１および図５に示すトレンチＩＧＢＴが製造される。すなわち、本実施の形態１によるトレンチＩＧＢＴの製造方法は、（ａ）第１主面と、当該第１主面に対向する第２主面とを有するｎ型ベース領域１（第１導電型の第１ベース領域）を準備する工程と、（ｂ）ｎ型ベース領域１の第１主面側の表面に選択的に、予め定められた間隔でストライプ状のｐ型ベース領域２ａ（第２導電型の第２ベース領域）、および当該ｐ型ベース領域２ａと平行かつ離間して、しかも当該ｐ型ベース領域２ａと交互にストライプ状のｐ型ベース領域２ｂ（第２導電型の第３ベース領域）を形成する工程と、（ｃ）ｐ型ベース領域２ａの第１主面側の表面に選択的に、ｐ型ベース領域２ａよりも浅くかつｐ型ベース領域２ａに沿ったストライプ状のｎ型エミッタ領域３（第１導電型のエミッタ領域）、およびｐ型ベース領域２ａよりも浅くｐ型コンタクト領域４ａ（第２導電型の第１コンタクト領域）を形成する工程と、（ｄ）ｐ型ベース領域２ｂの第１主面側の表面に選択的に、ｐ型ベース領域２ｂよりも浅くｐ型コンタクト領域４ｂ（第２導電型の第２コンタクト領域）を形成する工程と、（ｅ）第１主面側の平面視においてｎ型ベース領域１、ｐ型ベース領域２ａ、ｐ型ベース領域２ｂ、およびｎ型エミッタ領域３の平行配列に直交し、深さにおいて第１主面からｎ型ベース領域１に達する、ストライプ状の溝部を形成する工程と、（ｆ）溝部の内表面を覆うようにゲート絶縁膜５を形成する工程と、（ｇ）ゲート絶縁膜５上であって、溝部を充填するようにトレンチゲート電極６（ゲート電極）を形成する工程と、（ｈ）ｎ型エミッタ領域３、ｐ型コンタクト領域４ａ、およびｐ型コンタクト領域４ｂと電気的に接続されたエミッタ電極８を形成する工程と、（ｉ）ｎ型ベース領域１の第２主面側に順にｎ型バッファ領域（第１導電型のバッファ領域）およびｐ型コレクタ領域１０（第２導電型のコレクタ領域）を形成する工程と、（ｊ）ｐ型コレクタ領域１０と電気的に接続されたコレクタ電極１１を形成する工程とを備えている。
【００４８】
次に、本実施の形態１によるトレンチＩＧＢＴの作用および効果について説明する。
【００４９】
図１に示すように、本実施の形態１によるトレンチＩＧＢＴにおいて、ｐ型ベース領域２ａを繰り返して形成する間隔Ｐは４０μｍ、ｐ型ベース領域２ａの幅ＷＡは１０μｍ、ｐ型ベース領域２ｂの幅ＷＢは４μｍである。
【００５０】
また、比較のために、図１に示す本実施の形態１によるトレンチＩＧＢＴにおいて、ｐ型ベース領域２ｂ、ｐ型コンタクト領域４ｂ、および開口領域７ｂを形成していないＩＧＢＴ（以下、関連トレンチＩＧＢＴという）を準備する。関連ＩＧＢＴにおける間隔Ｐおよび幅ＷＡは、本実施の形態１によるＩＧＢＴと同様であるものとする。
【００５１】
図６（ａ）は、関連トレンチＩＧＢＴの負荷短絡時におけるコレクタ電流の波形を示し、図６（ｂ）は、本実施の形態１の負荷短絡時におけるコレクタ電流の波形を示している。
【００５２】
なお、各コレクタ電流の波形は、デバイスシミュレーションによって得られた計算値である。また、解析条件は、温度１２５℃、コレクタ電圧８００Ｖにおいて、時間０秒からゲート電圧を０Ｖから１００ｎｓ後に１５Ｖとし、６μｓまでの時間としている。
【００５３】
図６（ａ）に示すように、関連トレンチＩＧＢＴでは、ゲート電圧が０Ｖから１５Ｖになると、コレクタ電流が急激に増加して負荷短絡モードとなる。その後、コレクタ電流は、１２００Ａで一旦減少した後、増加と減少とを繰り返して振動する発振波形となる。
【００５４】
一方、図６（ｂ）に示すように、本実施の形態１によるトレンチＩＧＢＴでは、ゲート電圧が０Ｖから１５Ｖになるとコレクタ電流が増加して負荷短絡モードとなる。その後、コレクタ電流は、５００Ａで飽和した後、緩やかに減少する波形となる。
【００５５】
このように、本実施の形態１によるトレンチＩＧＢＴでは、安定した負荷短絡波形を得ることができる。
【００５６】
図７は、スイッチングモードの代表的な特性である、ターンオン損失とターンオン動作中でのコレクタ電圧の時間変化率の最大値との関係を示す図である。図７において、実線は、本実施の形態１によるＩＧＢＴおよび関連トレンチＩＧＢＴを示し、破線は、従来のトレンチＩＧＢＴを示している。ここで、従来のトレンチＩＧＢＴとは、ｐ型ベース領域を全面に形成した構造であり、上述のトレンチゲートの間引きを設けたトレンチ間引き構造を有するトレンチＩＧＢＴのことをいう。
【００５７】
なお、図７では、関連トレンチＩＧＢＴおよび本実施の形態１によるトレンチＩＧＢＴともに、ゲート抵抗（図示せず）をパラメータとしてデバイスシミュレーションによって解析した結果を示している。ゲート抵抗値を変えることで、ターンオン動作中でのコレクタ電圧の時間変化率の最大値を変えることができ、それぞれの値に対してターンオン損失値を解析したものである。
【００５８】
図７に示すように、異常時の負荷短絡ではなく通常のスイッチングモードにおいて、本実施の形態１によるトレンチＩＧＢＴおよび関連トレンチＩＧＢＴは、コレクタ電圧の時間変化率に対するターンオン損失が同じであることが分かる。これは、本実施の形態１によるトレンチＩＧＢＴおよび関連トレンチＩＧＢＴにおいて、チャネルを形成している領域が同じであること、すなわち、ｐ型ベース領域２ａの幅ＷＡが同じであり、かつｎ型エミッタ領域３の幅も同じであることによる。
【００５９】
また、本実施の形態１によるトレンチＩＧＢＴと関連トレンチＩＧＢＴとの相違点は、チャネルを形成する領域外において、トレンチゲート電極６とエミッタ電極８との間のゲート容量が異なる（本実施の形態１によるトレンチＩＧＢＴの方が大きい）ことと、負荷短絡時における電子および正孔のキャリアのうち、正孔を効率良く排出することが可能なｐ型ベース領域２ｂおよびｐ型コンタクト領域４ｂを設けていることである。
【００６０】
一方、従来のトレンチＩＧＢＴでは、コレクタ電圧の時間変化率の最大値に対するターンオン損失が大きいことが分かる。
【００６１】
以上のことから、本実施の形態１によれば、ストライプ状のｐ型ベース領域２ａ間にストライプ状のｐ型ベース領域２ｂを形成し、ｐ型ベース領域２ｂに形成されたｐ型コンタクト領域４ｂとエミッタ電極とを電気的に接続することによって、チャネルを形成する領域外においてトレンチゲート電極６とエミッタ電極８とのゲート容量を従来のトレンチＩＧＢＴよりも大きくすることができる。また、電子および正孔のキャリアのうち、正孔のみを効率良く排出することが可能となる。従って、負荷短絡時のコレクタ電流の発振を抑制し、負荷短絡時の安定動作を実現することができる。
【００６２】
なお、図２（ｄ）に示すＣ−Ｃ断面図およびＤ−Ｄ断面図において、ｐ型ベース領域２ａとｐ型ベース領域２ｂとの深さ（厚さ）およびｐ型の不純物濃度は同じであってもよいが、ｐ型ベース領域２ｂのｐ型の不純物濃度はｐ型ベース領域２ａの不純物濃度よりも低くしても（低濃度としても）よい。
【００６３】
＜実施の形態２＞
図８は、本発明の実施の形態２によるトレンチＩＧＢＴの構成の一例を示す図である。なお、図８（ａ）は、トレンチＩＧＢＴの平面図を示している。また、図８（ｂ）は、図８（ａ）におけるＡ−Ａ断面図である。また、図８（ｃ）は、図８（ａ）におけるＤ−Ｄ断面図である。
【００６４】
本実施の形態２において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、以下では異なる点について説明する。
【００６５】
図８（ａ），（ｃ）に示すように、本実施の形態２によるトレンチＩＧＢＴは、実施の形態１によるトレンチＩＧＢＴのｐ型ベース領域２ｂに代えて（図１参照）、低濃度ｐ型領域１２（第２導電型の不純物領域）を形成することを特徴としている。
【００６６】
低濃度ｐ型領域１２は、図１のようなｐ型コンタクト領域４ｂを形成しておらず、また、層間絶縁膜７に開口領域７ｂを設けていない。また、低濃度ｐ型領域１２は、シリコン基板表面からトレンチゲート電極６を形成する溝部よりも深く形成されている。すなわち、ｐ型ベース領域２ｂおよびｐ型コンタクト領域４ｂに代えて、ｐ型ベース領域２ａと平行かつ離間して、しかも当該ｐ型ベース領域２ａと交互にストライプ状に形成された低濃度ｐ型領域を形成し、低濃度ｐ型領域は、溝部よりも深く形成されている。
【００６７】
低濃度ｐ型領域１２の不純物濃度は、ｎ型ベース領域１におけるｎ型の不純物濃度である４×１０１３ｃｍ−３〜４×１０１４ｃｍ−３よりも数倍高い濃度であり、ｐ型ベース領域２ａにおけるｐ型の不純物濃度のピーク濃度１×１０１７ｍ−３〜４×１０１８ｃｍ−３よりも３桁程度低い濃度である。
【００６８】
図９は、本実施の形態２によるトレンチＩＧＢＴを有するチップの構成の一例を示す平面図である。
【００６９】
図９に示すように、トレンチＩＧＢＴを有するチップは、ゲート電圧によってコレクタ電流を制御するセル領域と、高電圧を保持する働きを有する終端領域とを備えている。
【００７０】
終端領域は、ガードリングと呼ばれる、複数のリング状のｐ型不純物層１３ａ，１３ｂ，１３ｃが形成されている。
【００７１】
チップの最外周部には、リング状のｎ型不純物層１４が形成されている。
【００７２】
なお、ｐ型不純物層１３ａ，１３ｂ，１３ｃは、低濃度ｐ型領域１２と同一の工程で形成される。
【００７３】
また、ストライプ状に形成される低濃度ｐ型領域１２は、ｐ型不純物層１３ａに接続されており、セル領域と終端領域の境界領域において、エミッタ電極８と電気的に接続されている。すなわち、低濃度ｐ型領域１２は、終端領域の形成時に同時に形成される。
【００７４】
また、ｎ型不純物層１４は、ｎ型エミッタ領域３の形成時に同時に形成される。
【００７５】
以上のことから、本実施の形態２によれば、ｐ型ベース領域２ａ間に低濃度ｐ型領域１２を形成し、低濃度ｐ型領域１２とエミッタ電極とを電気的に接続することによって、チャネルを形成する領域外においてトレンチゲート電極６とエミッタ電極８との間におけるゲート容量を大きくすることができる。従って、実施の形態１と同様に、負荷短絡時のコレクタ電流の発振を抑制し、負荷短絡時の安定動作を実現することができる。
【００７６】
なお、本実施の形態１，２では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【００７７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００７８】
１  ｎ型ベース領域、２ａ，２ｂ  ｐ型ベース領域、３  ｎ型エミッタ領域、４ａ，４ｂ  ｐ型コンタクト領域、５  ゲート絶縁膜、６  トレンチゲート電極、７  層間絶縁膜、７ａ，７ｂ  開口領域、８  エミッタ電極、９  ｎ型バッファ領域、１０  ｐ型コレクタ領域、１１  コレクタ電極、１２  低濃度ｐ型領域、１３ａ〜１３ｃ  ｐ型不純物層、１４  ｎ型不純物層。
【図１】
2014212160.tif 000003
【図２】
2014212160.tif 000004
【図３】
2014212160.tif 000005
【図４】
2014212160.tif 000006
【図５】
2014212160.tif 000007
【図６】
2014212160.tif 000008
【図７】
2014212160.tif 000009
【図８】
2014212160.tif 000010
【図９】
2014212160.tif 000011