(57)【要約】【課題】絶縁膜の残存に起因するトランジスタの動作不良を抑制した半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板の第１の面から基板を貫通しないように形成した第１の孔に絶縁膜を埋め熱処理を行なう工程と、半導体基板の第１の面にマスクを形成して第１の面に素子分離領域を形成する工程と、半導体基板の第１の面に対して裏面となる第２の面をエッチングする工程と、第２の面から第１の面まで貫通するように第２の孔を形成し導電膜導電膜を埋め込んで貫通電極を形成する工程を有し、更に、熱処理により絶縁膜が収縮することによって半導体基板の第１の面がある高さ分凹むが、その凹み以上にマスク膜を厚く形成する、又はその凹みが無くなるように半導体基板の表面を平坦化する。【選択図】図１０
2014029986.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の面から前記基板を貫通しないように第１の孔を形成する工程と、
前記第１の孔に絶縁膜を埋める工程と、
前記第１の孔に前記絶縁膜を埋め込んだ状態で熱処理を行なう工程と、
前記熱処理を実施した後に、前記半導体基板の前記第１の面にパターニングされたマスク膜を形成する工程と、
前記パターニングされたマスク膜を使用して前記半導体基板の前記第１の面に素子分離領域を形成する工程と、
前記半導体基板の第１の面に対して裏面となる第２の面をエッチングする工程と、
前記第２の面から前記第１の面まで貫通するように第２の孔を形成する工程と、
前記第２の孔に導電膜を埋め込んで貫通電極を形成する工程を有する半導体装置の製造方法において、
前記熱処理により前記絶縁膜が収縮することによって前記半導体基板の第１の面がある高さ分凹んで凹部が生成され、
前記凹部に形成された前記マスク膜の厚さを前記ある高さよりも厚くすることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の前記第１の面にマスク膜を形成した後であって、前記マスク膜をパターニングする前に、前記マスク膜に対し平坦化処理を行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク膜は、前記平坦化処理のエンドポイントとして作用するストッパ膜を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ストッパ膜はシリコン酸窒化膜で請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜はシリコン酸化膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記マスク膜はシリコン窒化膜であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１の孔は、前記貫通電極を取り囲むように形成された環状の孔であり、前記第１の孔に埋め込まれた絶縁膜は前記貫通電極と前記半導体基板を分離する絶縁リングであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記絶縁リングと前記貫通電極の間に前記素子分離領域よりも深く該絶縁リングよりも浅い第２の絶縁リングを設けることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の孔に埋め込まれた絶縁膜はアライメントマークであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の第１の面から前記基板を貫通しないように第１の孔を形成する工程と、
前記第１の孔に絶縁膜を埋める工程と、
前記第１の孔に前記絶縁膜を埋め込んだ状態で熱処理を行なう工程と、
前記熱処理を実施した後に、前記半導体基板の前記第１の面にパターニングされたマスク膜を形成する工程と、
前記マスク膜を使用して前記半導体基板の前記第１の面に素子分離領域を形成する工程と、
前記半導体基板の第１の面に対して裏面となる第２の面をエッチングする工程と、
前記第２の面から前記第１の面まで貫通するように第２の孔を形成する工程と、
前記第２の孔に導電膜を埋め込んで貫通電極を形成する工程を有する半導体装置の製造方法において、
前記熱処理により前記絶縁膜が収縮することによって前記半導体基板の第１の面がある高さ分凹んで凹部が生成された後且つ前記マスク膜を形成する前に、前記半導体基板の表面に対し平坦化処理を行なうことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の第１の面から前記基板を貫通しないように第１の孔を形成する工程と、
前記第１の孔に絶縁膜を埋める工程と、
前記第１の孔に前記絶縁膜を埋め込んだ状態で熱処理を行なう工程と、
前記熱処理により前記半導体基板の第１の面に生成された段差の大きさを測定する工程と、
前記熱処理を実施した後に、前記半導体基板の前記第１の面にパターニングされたマスク膜を形成する工程と、
前記半導体基板に溝部を形成する工程と、
前記溝部を埋めるように、前記パターニングされたマスク膜の上に絶縁材を形成する工程と、
前記段差の大きさに応じて前記マスク上の前記絶縁材を過研磨して、前記半導体基板の前記第１の面に素子分離領域を形成する工程と、
前記半導体基板の第１の面に対して裏面となる第２の面をエッチングする工程と、
前記第２の面から前記第１の面まで貫通するように第２の孔を形成する工程と、
前記第２の孔に導電膜を埋め込んで貫通電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体基板に絶縁材が埋め込まれた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層し、各半導体チップの基板に形成した貫通電極によって半導体チップ間を電気的に接続する半導体装置が提案されている（例えば、特許文献１及び２参照）。貫通電極は、半導体基板を貫通するように形成した電極であり、ＴＳＶ（Through Silicon Via；シリコン貫通電極）と呼ばれることもある。貫通電極を有する半導体基板には、貫通電極と半導体基板とを電気的に遮断するため、貫通電極を取り囲む分離溝（特許文献１参照）や円筒状絶縁材（特許文献２参照）等の絶縁材が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５１９６４号公報
【特許文献２】特開２０１１−１７１５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明の観点から与えられる。
【０００５】
貫通電極を形成する半導体基板に絶縁材を形成すると半導体基板に段差が形成される。この段差は、トランジスタの形成や動作を阻害する原因となる。図３１〜図３５を用いてその問題について説明する。図３１〜図３３は、トランジスタ形成領域における素子分離領域（ＳＴＩ；Shallow Trench Isolation）の形成工程を説明するための概略工程図である。半導体基板９０１には、貫通電極領域における絶縁材を形成した際に生じた段差９０１ａが存在する（図３１（ａ））。半導体基板９０１上に、素子分離領域を形成する箇所に開口９１１ａを有するマスク９１１を形成する（図３１（ｂ））。ここでは、問題点をより明瞭化するため、段差９０１ａに素子分離領域を形成する例を示す。マスク９１１の材料としては、例えば窒化シリコン（ＳｉＮ）を利用することができる。
【０００６】
次に、マスク９１１をマスクとして半導体基板９０１をエッチングして、素子分離領域を形成するための溝部９０１ｂを形成する（図３２（ｃ））。次に、溝部９０１ｂを埋め込むように、マスク９１１上に絶縁膜９１２を形成する（図３２（ｄ））。絶縁膜９１２の材料としては、例えば酸化シリコン（ＳｉＯ２）を利用することができる。酸化シリコン膜は例えば高密度プラズマＣＶＤ（ＨＤＰＣＶＤ；High Density Plasma Chemical Vapor Deposition）法により形成することができる。
【０００７】
次に、ＣＭＰ法等により平坦化処理を施し、半導体基板９０１上の絶縁膜９１２を除去する。しかし、半導体基板９０１の段差９０１ａによってマスク９１１には、絶縁膜９１２の一部９１２ａが残存してしまう（図３３（ｅ））。次に、マスク９１１をエッチング除去する。しかし、残存した絶縁膜９１２ａに覆われた部分においては、絶縁膜９１２ａがマスクとして作用してしまい、マスク９１１の一部９１１ｂが残存してしまう（図３３（ｆ））。この残存したマスク９１１ｂはトランジスタの形成及び動作を阻害する。
【０００８】
図３４に、トランジスタ形成領域の走査型顕微鏡写真を示す。図３４は、図３３（ｆ）に示す領域にトランジスタを形成したときの写真を示す。図３５に、図３４に示すゲート電極における概略断面図を示す。図３４に示す両矢印の領域においてマスクであるシリコン窒化膜（ＳｉＮ）が残存している。シリコン窒化膜上には、図３３（ｆ）に示すように、素子分離領域として充填したシリコン酸化膜（ＳｉＯ２）が残存することもある（不図示）。このシリコン窒化膜は、図３５に示すように、活性化領域（Active area）上に残存し、その上にゲート酸化膜及びゲート電極から構成されるトランジスタが形成されることになる。なお、マスクの一部９１１ｂは、図３３では活性化領域の一部のみに残存しているが、図３５のように、活性化領域の全面に残存することもある。その残存したマスク９１１ｂにより、そのトランジスタの動作が阻害されるという問題が生じる。
【課題を解決するための手段】
【０００９】
本発明の第１視点によれば、半導体基板の第１の面から前記基板を貫通しないように第１の孔を形成する工程と、第１の孔に絶縁膜を埋める工程と、第１の孔に絶縁膜を埋め込んだ状態で熱処理を行なう工程と、熱処理を実施した後に、半導体基板の第１の面にパターニングされたマスク膜を形成する工程と、パターニングされたマスク膜を使用して半導体基板の第１の面に素子分離領域を形成する工程と、半導体基板の第１の面に対して裏面となる第２の面をエッチングする工程と、第２の面から第１の面まで貫通するように第２の孔を形成する工程と、第２の孔に導電膜を埋め込んで貫通電極を形成する工程を有する半導体装置の製造方法が提供される。熱処理により絶縁膜が収縮することによって半導体基板の第１の面がある高さ分凹んで凹部が生成される。凹部に形成されたマスク膜の厚さをある高さよりも厚くする。
【００１０】
本発明の第２視点によれば、半導体基板の第１の面から前記基板を貫通しないように第１の孔を形成する工程と、第１の孔に絶縁膜を埋める工程と、第１の孔に絶縁膜を埋め込んだ状態で熱処理を行なう工程と、熱処理を実施した後に、半導体基板の第１の面にパターニングされたマスク膜を形成する工程と、マスク膜を使用して半導体基板の第１の面に素子分離領域を形成する工程と、半導体基板の第１の面に対して裏面となる第２の面をエッチングする工程と、第２の面から第１の面まで貫通するように第２の孔を形成する工程と、第２の孔に導電膜を埋め込んで貫通電極を形成する工程を有する半導体装置の製造方法が提供される。熱処理により絶縁膜が収縮することによって半導体基板の第１の面がある高さ分凹んで凹部が生成された後且つマスク膜を形成する前に、半導体基板の表面に対し平坦化処理を行なう。
【００１１】
本発明の第２視点によれば、半導体基板の第１の面から基板を貫通しないように第１の孔を形成する工程と、第１の孔に絶縁膜を埋める工程と、第１の孔に絶縁膜を埋め込んだ状態で熱処理を行なう工程と、熱処理により半導体基板の第１の面に生成された段差の大きさを測定する工程と、熱処理を実施した後に、半導体基板の第１の面にパターニングされたマスク膜を形成する工程と、半導体基板に溝部を形成する工程と、溝部を埋めるように、パターニングされたマスク膜の上に絶縁材を形成する工程と、段差の大きさに応じてマスク上の絶縁材を過研磨して、半導体基板の第１の面に素子分離領域を形成する工程と、半導体基板の第１の面に対して裏面となる第２の面をエッチングする工程と、第２の面から第１の面まで貫通するように第２の孔を形成する工程と、第２の孔に導電膜を埋め込んで貫通電極を形成する工程、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明においては、半導体基板上に設けたマスクを使用して半導体基板を開口しその開口部に絶縁材を埋め込んで素子分離領域を形成する際に、そのマスクの上面が平坦になるような処理を行なっている。マスクの上面が平坦であるがゆえに、その開口部に絶縁材を埋め込む際にマスク上に堆積した絶縁材は、マスク上に残存することとなく除去することが出来る。この結果、マスクは半導体基板上に残存すること無く除去することができる。これにより、半導体基板に形成したトランジスタについて、半導体基板上に残存したマスクが起因となる動作不良を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】貫通電極を適用した半導体装置の概略断面図。
【図２】図１の半導体装置の分解図。
【図３】図１の半導体装置の一部を示す概略断面図。
【図４】図３の貫通電極形成領域Ｂの概略平面図。
【図５】図３で示される半導体装置の製造方法を示す概略断面図。
【図６】図５で示される半導体の製造方法に続く工程を示す概略断面図。
【図７】図６で示される半導体の製造方法に続く工程を示す概略断面図。
【図８】図７で示される半導体の製造方法に続く工程を示す概略断面図。
【図９】図８で示される半導体の製造方法に続く工程を示す概略断面図。
【図１０】本発明の第１実施形態に係る半導体装置を示す概略断面図。
【図１１】図１０で示される半導体装置の製造方法を示す概略断面図。
【図１２】図１１で示される半導体の製造方法に続く工程を示す概略断面図。
【図１３】図１２で示される半導体の製造方法に続く工程を示す概略断面図。
【図１４】図１３で示される半導体の製造方法に続く工程を示す概略断面図。
【図１５】本発明の第２実施形態に係る半導体装置の製造方法を示す概略断面図。
【図１６】図１５で示される半導体の製造方法に続く工程を示す概略断面図。
【図１７】図１６で示される半導体の製造方法に続く工程を示す概略断面図。
【図１８】本発明の第３実施形態に係る半導体装置を示す概略断面図。
【図１９】図１８の領域Ｂの概略平面図。
【図２０】本発明の第４実施形態に係る半導体装置を示す概略断面図。
【図２１】本発明の第４実施形態に係る半導体装置の製造方法を示す概略断面図。
【図２２】図２１で示される半導体の製造方法に続く工程を示す概略断面図。
【図２３】図２２で示される半導体の製造方法に続く工程を示す概略断面図。
【図２４】図２３で示される半導体の製造方法に続く工程を示す概略断面図。
【図２５】本発明の第５実施形態に係る半導体装置を示すための概略平面図。
【図２６】図２５の領域Ａを示す概略平面図。
【図２７】図２６の領域Ｂを示す概略平面図。
【図２８】本発明の第６実施形態に係る半導体装置の製造方法を示す概略断面図。
【図２９】図２８で示される半導体の製造方法に続く工程を示す概略断面図。
【図３０】図２９で示される半導体の製造方法に続く工程を示す概略断面図。
【図３１】従来の半導体装置の製造方法を示す概略断面図。
【図３２】図３１で示される半導体の製造方法に続く工程を示す概略断面図。
【図３３】図３２で示される半導体の製造方法に続く工程を示す概略断面図。
【図３４】トランジスタ形成領域の走査型顕微鏡写真。
【図３５】図３４に示すゲート電極における概略断面図。
【発明を実施するための形態】
【００１４】
以下、図面を用いて本発明を説明する。なお、以下の各図面において、同一の要素には同一の符号を付してある。また、以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。
【００１５】
最初に、本発明が適用される半導体装置について説明する。図１は、その半導体装置を示す概略断面図である。図２は、図１の半導体装置の分解図である。
【００１６】
半導体装置１４０は、半田ボール１４１と、再配線層１４２と、インタフェースチップ１４３と、ＤＲＡＭチップ１４４と、リードフレーム１４５と、を備える。半導体装置１４０は、積層されたＤＲＡＭチップ１４４を備え、所謂ＣＯＣ（chip on chip）構造から構成されている。各ＤＲＡＭチップ１４４は、半導体基板１０１を備え、半導体基板１０１を貫通する貫通電極１０２によって電気的に接続されている。
【００１７】
図３は、ＤＲＡＭチップ１４４の一部を示す断面図である。ＤＲＡＭチップ１４４は、トランジスタ１２０が形成されるトランジスタ形成領域Ａと、貫通電極１０２が形成される貫通電極形成領域Ｂと、を有する。トランジスタ形成領域Ａには、周辺回路領域Ａ１及びメモリセル領域Ａ２が設けられている。トランジスタ形成領域Ａには、半導体基板１０１に形成された素子分離領域１１３と、素子分離領域１１３によって区画された領域に形成されたトランジスタ１２０と、を有する。トランジスタ１２０は、不純物拡散層１２１と、ゲート絶縁膜１２２と、ゲート電極１２３と、を有する。不純物拡散層１２１にはコンタクトプラグ１２４が電気的に接続されている。トランジスタ１２０の構造は、図３に示す形態には限定されない。また、図３には、簡略化のために１つのトランジスタ１２０を図示しているが、半導体装置１００は複数のトランジスタや他の要素を有してもよい。
貫通電極形成領域Ｂには、半導体基板１０１を貫通する貫通電極１０２と、貫通電極１０２と半導体基板１０１とを電気的に遮断する絶縁材１０３を有する。
【００１８】
図４に、貫通電極形成領域の概略平面図を示す。絶縁材１０３は、半導体基板１０１を貫通している。絶縁材１０３は、貫通電極１０２を連続的に取り囲んでいる。例えば、図４に示す形態においては、絶縁材１０３の平面形状は閉じた環状（例えば円形）となっている。この場合、絶縁材１０３は円筒形を有しており、貫通電極１０２は絶縁材１０３の円筒内に挿入されるような形態となっている。絶縁材１０３は、絶縁材料で形成されており、例えばＮＳＧ（Non-doped Silicate Glass）で形成することができる。
【００１９】
次に、図３で示されるＤＲＡＭチップ１４４の製造方法について図５乃至９を用いて説明する。同図において、Ｂで示す範囲は、貫通電極を形成する領域を示す。Ａで示す範囲は、貫通電極領域Ｂ外の領域、すなわちトランジスタ等を形成するメモリセル領域や周辺回路領域等のトランジスタ形成領域を示す。
【００２０】
まず、半導体基板１０１に、貫通電極を形成する領域１０２ａを取り囲む第１溝部（トレンチ）１０１ｃを形成する（図５（ａ））。次に、半導体基板１０１上に、ＮＧＳ（Non-doped Silicate Glass）等の絶縁材料を第１溝部１０１ｃに埋め込むように、第１絶縁膜１１５を形成する（図５（ｂ））。次に、第１絶縁膜１１５を熱処理する（図６（ｃ））。この熱処理により第１絶縁膜１１５が収縮し貫通電極領域Ｂが陥没するように半導体基板１０１の一部が変形し、トランジスタ形成領域Ａにおいて、半導体基板１０１に段差１０１ｄが生じる。次に、半導体基板１０１の表面の絶縁材料を取り除く。これにより、半導体基板１０１の中に絶縁材１０３からなる絶縁リングが形成される。なお、図６（ｄ
）では、半導体基板１０１の表面であって段差１０１ｄより低い部分の絶縁膜１１５が綺麗に除去されているが、その手法については後述する。次に、素子分離領域１１３を形成する（図７（ｅ））。次に、半導体基板１０１上にトランジスタ１２０を形成する（図７（ｆ））。次に、層間絶縁膜１２５を堆積し、適宜、コンタクト孔を形成した後、コンタクトプラグ１２４を形成する（図８（ｇ））。続いて、キャパシタや配線層を形成した後（図示せず）、半導体基板１０１の裏面をエッチングし、絶縁リングを露出させる（図８（ｈ））。続いて、貫通電極１０２を形成する（図９（ｉ））。
【００２１】
次に、図６（ｄ）が示すように、半導体基板１０１の表面の第１絶縁膜１１５を取り除く手段及びその手段によって得られる構造について説明する。
【００２２】
図１０は、本発明の第１実施形態の半導体装置の断面図である。図１０は、図９（ｉ）で示される貫通電極１０１付近の概略図である。
【００２３】
半導体基板１０１には、少なくとも１つの段差が形成されている。図１０に示す形態においては、素子分離領域１１３の部分で段差が生じている。段差が形成される箇所は素子分離領域１１３の形成箇所に限定されない。この段差は、絶縁材１０３を形成したときの絶縁材１０３の熱収縮によって、絶縁材１０３周囲の半導体基板１０１が陥没することによって生ずる。したがって、半導体基板１０１は、その上面のうち、絶縁材１０３側の第１上面１０１ａと、第１上面１０１ａよりも絶縁材１０３から離れた第２上面１０１ｂと、を有する。第１上面１０１ａは、第２上面１０１ｂよりも低くなっている。トランジスタ１２０は、第１上面１０１ａが存在する領域に形成されている。図１に示す形態においては、第１上面１０１ａは、貫通電極形成領域Ｂにおける半導体基板１０１の上面の高さと同じになっているが、貫通電極形成領域Ｂにおける半導体基板１０１の上面のほうが低くてもよい。
【００２４】
第１上面１０１ａにおいては、第２上面１０１ｂに近い領域や素子分離領域１１３に近い領域であっても、例えば素子分離領域１１３形成時に使用した絶縁材料が残存していない。したがって、絶縁材料の残存によるトランジスタ１２０の機能不全を防止することができる。
【００２５】
図１１乃至１４は、第１実施形態の半導体装置の製造方法を示す図面である。図１１乃至１４は、図１０で示される段差が形成されている素子分離領域１１３付近を示す図面である。
【００２６】
図１１（ａ）は、図６（ｄ）で示される半導体基板１０１上に第１マスク１１１を形成した後の図面である。第１マスク１１１は、半導体基板１０１の第２上面１０１ｂよりも高く形成する。すなわち、第１マスク１１１の厚さは、半導体基板１０１の第１上面１０１ａ上の第１マスク１１１の第１上面１１１ａの高さが、半導体基板１０１の第２上面１０１ｂの高さより高くなるようにする。第１マスク１１１としては、例えば、シリコン窒化膜を使用することができる。例えば、段差が５０ｎｍ以下である場合、第１マスク１１１の厚さは１００ｎｍとすることができる。また、ここで形成する第１マスク１１１は、複数の材料の積層体であってもよい。例えば、第１マスク１１１は、シリコン窒化膜と、シリコン窒化膜上に形成したＳＯＤ（Spin-On Dielectric）膜とを有する積層体であってもよい。第１マスク１１１は、絶縁材料に限られず、導電材料であってもよい。
【００２７】
次に、第１マスク１１１の上面の段差１１１ｂが除去されるように、第１マスク１１１に対して平坦化処理を施す（図１１（ｂ））。このとき、半導体基板１０１の第２上面１０１ｂ上に、所定の厚さの第１マスク１１１が残存するようにする。例えば、第２上面１０１ｂ上の第１マスク１１１の厚さが３０ｎｍとなるように第１マスク１１１を平坦化処理する。第１上面１０１ａ上の第１マスク１１１の厚さは、第２上面１０１ｂ上の第１マスク１１１の厚さより厚くなる。平坦化方法としては、例えばＣＭＰ法を使用することができる。また、第１マスク１１１がシリコン窒化膜とＳＯＤ膜の積層体である場合には、シリコン窒化膜とＳＯＤ膜のエッチングレートを合わせた条件で第１マスク１１１をエッチバックすることによって第１マスク１１１を平坦化処理してもよい。この場合、上面を平坦化処理されたシリコン窒化膜が残存させると好ましい。また、第１マスク１１１がシリコン窒化膜とＳＯＤ膜の積層体である場合には、ＳＯＤ膜はシリコン窒化膜より平坦性がよいため、図１１（ａ）の表面をより平坦にすることができる。そのため、図１１（ｂ）の第１マスク１１１の表面をより平坦にすることが出来る。
【００２８】
次に、フォトリソグラフィ法を用いて第１マスク１１１をエッチングして、第１マスク１１１に、素子分離領域１１３を形成するための開口１１１ｃを形成する（図１２（ｃ））。開口１１１ｃにおいて半導体基板１０１が露出する。同図に示す形態においては、半導体基板１０１の段差１０１ｄの上に開口１１１ｃを形成している。開口１１１ｃは、第１マスク１１１の平坦化処理を施す前に形成してもよい。
【００２９】
次に、第１マスク１１１をマスクとして、半導体基板１０１に、素子分離領域を形成するための凹部又は溝部（以下「溝部」と表記する）１０１ｆを形成する（図１２（ｄ））。第１マスク１１１上に形成した別の膜（例えばレジストマスク）をマスクとして用いてもよい。
【００３０】
次に、第２溝部１０１ｆを埋め込むように、第１マスク１１１上に第２絶縁膜１１２を形成する（図１３（ｅ））。第２絶縁膜１１２は、例えば、ＨＤＰＣＶＤ法によって形成した酸化シリコン膜とすることができる。
【００３１】
次に、第１マスク１１１をストッパとして、ＣＭＰ法等により第２絶縁膜１１２を平坦化して、素子分離領域１１３を形成する（図１３（ｆ））。第１マスク１１１の上面には段差が存在していないので、第２絶縁膜１１２は、半導体基板１０１の第２溝部１０１ｆ及び第１マスク１１１の開口１１１ｃ内にのみ残存し、第１マスク１１１上の第２絶縁膜１１２は除去される。
【００３２】
次に、第１マスク１１１をエッチング除去する（図１４（ｇ））。第１マスク１１１上に第２絶縁膜１１２は残存していないので、半導体基板１０１上に第１マスク１１１が残存することを防止することができる。
【００３３】
図１４（ｇ）は、図７（ｅ）に対応する図面であり、図７（ｆ）に示されるように、半導体基板１０１にトランジスタ１２０等を形成する。半導体基板１０１の第１上面１０１ａにトランジスタを形成しても、残存した第１マスク１１１によってトランジスタの機能不全が引き起こされることを防止することができる。
【００３４】
図１５乃至１７は、第２実施形態の半導体装置の製造方法を示す図面である。図１５乃至１７は、図１０で示される段差が形成されている素子分離領域１１３付近を示す図面である。
【００３５】
図６（ｄ）の半導体基板１０１上に、第１マスク４０１を形成する。次に、第１マスク４０１上に、ストッパ膜４０２を形成する。次に、ストッパ膜４０２上に、第２マスク４０３を形成する（図１５（ａ））。半導体基板１０１の第１上面１０１ａの上方に存在する第２マスク４０３の第１上面４０３ａは、半導体基板１０１の第２上面１０１ｂの上方に存在するストッパ膜４０２の第１上面４０２ａよりも高くなるようにする。第１マスク４０１及び第２マスク４０３としては、例えばシリコン窒化膜を使用することができる。また、ストッパ膜４０２としては、例えばシリコン酸窒化膜（ＳｉＯＮ膜）を使用することができる。
【００３６】
次に、ストッパ膜４０２をストッパとして、例えばＣＭＰ法等により、第２マスク膜４０３を平坦化する（図１５（ｂ））。すなわち、第２マスク膜４０３を平坦化する際に、ストッパ膜４０２が検出されたときにＣＭＰを終了する。つまり、ストッパ膜４０２はエンドポイントとして使用することができる。これにより、ストッパ膜４０２の第１上面４０２ａ上の第２マスク膜４０３が除去され、半導体基板１０１の第２上面１０１ｂ上には、第１マスク４０１及びストッパ膜４０２が残存する。一方、半導体基板１０１の第１上面１０１ａ上には、第１マスク４０１、ストッパ膜４０２及び第２マスク４０３が残存する。第２マスク膜４０３の高さは、ストッパ膜４０２の第１上面４０２ａの高さと同じになる。すなわち、ストッパ膜４０２の第１上面４０２ａと第２マスク膜４０３とで同一平面が形成される。
【００３７】
次に、図１２（ｃ）と同様にして、第１マスク４０１、ストッパ膜４０２及び第２マスク４０３に、素子分離領域１１３を形成するための開口４０１ａ，４０２ｂ，４０３ｂを形成する（図１６（ｃ））。
【００３８】
次に、図１２（ｄ）と同様にして、第１マスク４０１、ストッパ膜４０２及び第２マスク４０３をマスクとして、半導体基板１０１に、素子分離領域を形成するための第２溝部１０１ｆを形成する（図１６（ｄ））。
【００３９】
次に、図１３（ｅ）と同様にして、第２溝部１０１ｆを埋め込むように、ストッパ膜４０２及び第２マスク４０３上に第２絶縁膜１１２を形成する（図１７（ｅ））。
【００４０】
次に、図１３（ｆ）と同様にして、ストッパ膜４０２をストッパとして、ＣＭＰ法等により第２絶縁膜１１２を平坦化して、素子分離領域１１３を形成する（図１７（ｆ））。
【００４１】
次に、図１４（ｇ）と同様にして、第１マスク４０１、ストッパ膜４０２及び第２マスク４０３を除去して、図１４で示される半導体装置を得る。
【００４２】
図１８及び図１９は、本発明の第３実施形態に係る半導体装置を示す図面である。図１８は、同実施形態に係る半導体装置の概略断面図であり、図１９は、図１８に示す貫通電極形成領域の概略平面図を示す。図１９においては、明確性のため、貫通電極、絶縁材及び埋込材に図１８と同様のハッチングを付してある。
【００４３】
第３実施形態に係る半導体装置２００は、図１０で示される半導体装置の構成の他に、貫通電極１０２と絶縁材１０３との間に形成された埋込材２０１をさらに備える。
【００４４】
埋込材２０１は、半導体基板１０１の少なくとも一方の面側に形成されている。埋込材２０１は貫通電極１０２を連続的に取り囲んでいる。例えば、埋込材２０１は閉じた環状（例えば円形）となっている。この場合、埋込材２０１は円筒形を有しており、貫通電極１０２は埋込材２０１の円筒内に挿入されるような形態となっている。埋込材２０１と絶縁材１０３とは、平面投影において、図１９に示すような同心円のように配置することができる。埋込材２０１は、平面投影において、貫通電極１０２を不連続的に又は部分的に取り囲んでいてもよい。図１９に示す形態においては、絶縁材１０３と埋込材２０１の二重円構造を示したが、絶縁材１０３又は埋込材２０１は複数あってもよい。
【００４５】
埋込材２０１の深さは、半導体基板１０１を貫通しないように形成すると好ましい。
【００４６】
埋込材２０１は、絶縁材１０３と同じ材料で形成してもよいし、異なる材料で形成してもよい。
【００４７】
埋込材２０１を形成することにより、絶縁材１０３内部における半導体基板１０１の出っ張りを少なくすることができる。これにより、平坦化処理をスムーズに実施することができる。
【００４８】
図２０は、第４実施形態の半導体装置を示す図面である。
【００４９】
第４実施形態に係る半導体装置３００においては、半導体基板３０１は段差を有していない。半導体基板３０１の上面３０１ａは、同一の高さを有する。すなわち、トランジスタ形成領域Ａの高さと貫通電極形成領域Ｂの高さとは同じになっている。
【００５０】
第４実施形態におけるその他の形態は第１実施形態と同様である。
【００５１】
次に、第４実施形態に係る半導体装置を製造するため製造方法を図２１乃至２４を用いて説明する。
【００５２】
図２１（ａ）は、図６（ｄ）で示される製造工程と実質的に同じ断面図を示す図面である。続けて、ＣＭＰ法等により半導体基板１０１の上面を平坦化処理し、平坦な第３上面１０１ｇを形成する（図２１（ｂ））。これにより、半導体基板１０１の段差１０１ｄが除去される。次に、半導体基板１０１の第３上面１０１ｇ上に第１マスク１１１を形成した後、素子分離領域１１３を形成するための開口１１１ｃを第１マスク１１１に形成する（図２２（ｃ））。半導体基板１０１の第３上面１０１ｇには段差がないので、第１マスク１１１も平坦な膜となる。次に、第１マスク１１１をマスクとして、半導体基板１０１に、素子分離領域を形成するための第２溝部１０１ｆを形成する（図２２（ｄ））。次に、第２溝部１０１ｆを埋め込むように、第１マスク１１１上に第２絶縁膜１１２を形成する（図２３（ｅ））。次に、第１マスク１１１をストッパとして、ＣＭＰ法等により第１マスク１１１上の第２絶縁膜１１２を除去する。これにより、素子分離領域１１３を形成する（図２３（ｆ））。続けて第１マスクを除去する（図２４（ｇ））。第３実施形態におけるその他の形態は第１実施形態と同様である。
【００５３】
第１乃至第４実施形態によれば、素子分離領域となる第２絶縁膜を形成する前に、土台となる第１マスクや半導体基板の上面の段差を除去しておくことにより、第２絶縁膜を除去したときに溝部以外に第２絶縁膜が残存することを防止することができる。これにより、第２絶縁膜がマスクとなって第１マスクが残存することを防止することができる。これにより、トランジスタの動作不良を防止することができる。
【００５４】
次に、第５実施形態に係る半導体装置について説明する。第１〜第４実施形態は、貫通電極に埋め込まれた絶縁材が収縮することにより陥没が生じた半導体装置に対して、各実施形態で示された解決手段を適用した例を示したものである。一方、第５実施形態は、アライメントマークを形成することによって半導体基板に段差が生じた半導体装置に同様な解決手段を適用することができることを示すものである。この場合、上記実施形態における貫通電極形成領域の代わりにアライメントマーク形成領域を有する半導体装置に本発明を適用することとなる。すなわち、第５実施形態に係る半導体装置は、半導体基板に形成されたアライメントマークを備える。
【００５５】
図２５は、半導体基板の平面図であり、図２６は、図２５の四角Ａで囲った領域の拡大図である。図２６の四角Ｂで囲った領域にアライメントマークが存在する。図２７は、アライメントマークが存在する領域の写真である。図２７の楕円Ｃで囲った部分がアライメントマークである。このアライメントマークは、絶縁リングと同一工程、すなわち、アライメントマークは図５（ａ）乃至図６（ｄ）と同一の工程で形成することができる。したがって、アライメントマークの周囲の半導体基板も陥没し、半導体基板に、図６（ｃ）に示すような段差が生ずる。
【００５６】
第５実施形態におけるその他の形態は第１〜第３実施形態と同様とすることができる。また、第５実施形態に係る半導体装置は、上述の第１〜第４実施形態と同様の方法で形成することができる。このように、本発明の製造方法は、貫通電極及びそれを取り囲む絶縁リングを備える半導体装置に限られず、段差を有する半導体基板を備える半導体装置の製造方法に適用することができる。
【００５７】
次に、第６実施形態に係る半導体装置の製造方法について説明する。図２８乃至３０は、第６実施形態の半導体装置の製造方法を示す図面である。図２８乃至３０は、図１１乃至図１４と同様にして、図１０で示される段差が形成されている素子分離領域１１３付近を示す図面である。図２８乃至３０において、第１実施形態と同じ要素には同じ符号を付してある。
【００５８】
図２８（ａ）は、図６（ｄ）の部分拡大図、すなわち、貫通電極形成領域Ｂの第１絶縁膜１１５の熱処理によって半導体基板１０１に段差１０１ｄが生じた状態の図面である。第６実施形態においては、半導体基板１０１の変形の大きさを、例えば段差１０１ｄの大きさ又は陥没の深さを、測定する。図２８に示す形態においては、例えば、半導体基板１０１の第１上面１０１ａと第２上面１０１ｂの高さの差ｄを測定する。段差１０１ｄの大きさの測定方法は、例えば、原子間力顕微鏡（ＡＦＭ；Atomic Force Microscope）を使用することができる。
【００５９】
次に、半導体基板１０１上に、素子分離領域を形成するための第１マスク５１１を成膜する。第１マスク５１１は、半導体基板１０１上において均一な厚さとすることができる。例えば、第１マスク５１１の厚さは１００ｎｍとすることができる。第１マスク５１１としては、例えば、シリコン窒化膜を使用することができる。また、ここで形成する第１マスク５１１は、複数の材料の積層体であってもよい。例えば、第１マスク５１１は、シリコン窒化膜と、シリコン窒化膜上に形成したＳＯＤ（Spin-On Dielectric）膜とを有する積層体であってもよい。第１マスク５１１は、絶縁材料に限られず、導電材料であってもよい。次に、半導体基板１０１に溝部を形成するための開口５１１ａを第１マスク５１１に形成する（図２８（ｂ））。開口５１１ａにおいて半導体基板１０１が露出する。同図に示す形態においては、半導体基板１０１の段差１０１ｄの上に開口５１１ａを形成している。
【００６０】
次に、第１マスク５１１をマスクとして、半導体基板１０１に、素子分離領域を形成するための第２溝部１０１ｆを形成する（図２９（ｃ））。第１マスク５１１上に形成した別の膜（例えばレジストマスク）をマスクとして用いてもよい。次に、第２溝部１０１ｆを埋め込むように、第１マスク５１１上に第２絶縁膜１１２を形成する（図２９（ｄ））。第２絶縁膜１１２は、例えば、ＨＤＰＣＶＤ法によって形成した酸化シリコン膜とすることができる。
【００６１】
次に、第１マスク５１１をストッパとして、ＣＭＰ法等により第２絶縁膜１１２を平坦化して、素子分離領域１１３を形成する（図３０（ｅ））。このとき、第１マスク５１１上に第２絶縁膜１１２が残存しないように、特に、半導体基板１０１の第１上面１０１ａ上方の第２絶縁膜１１２が残存しないように、平坦化処理の条件を設定する。例えば、ＣＭＰ工程の場合、第２絶縁膜１１２を過研磨（オーバーポリッシュ）するように条件を設定することができる。過研磨とは、例えば、第１マスク５１１が露出してから、さらに第２絶縁膜１１２を研磨することをいう。過研磨の条件は、例えば、図２８（ａ）に示す工程で測定した段差１０１ｄの大きさｄに応じて設定することができる。例えば、段差１０１ｄの大きさｄが大きくなるほど、過研磨の量を大きくすると好ましい。表１に、段差１０１ｄの大きさに対して設定する第２絶縁膜１１２の過研磨量の一例を示す。過研磨量１００％とは、段差の大きさが３０ｎｍであるときに過研磨を無しとすることを示す。
【００６２】
【表１】
2014029986.tif 000003
【００６３】
次に、第１マスク５１１をエッチング除去する（図３０（ｆ））。本実施形態によれば、第２絶縁膜１１２を防止することによって、半導体基板１０１上に第１マスク５１１が残存することを防止することができる。
【００６４】
上記形態においては、第１マスク５１１の形成前に段差１０１ｄの大きさを測定したが、これに限定されることなく、例えば第１マスク５１１の形成後に段差１０１ｄを測定してもよい。
【００６５】
第６実施形態の上記以外の形態は第１実施形態と同様である。
【００６６】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００６７】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【００６８】
特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【００６９】
本願は、先の出願・特願２０１２−１４４６６６（出願日２０１２年６月２７日）の優先権を主張し、その利益を享受するものであり、該先の出願に記載された特許請求の範囲の記載事項の解釈においては専ら先の出願日を基準日として該先の出願の全記載事項（特許請求の範囲、明細書、図面を含む）にのみ基づいて解釈されるべきものである。また、後の出願日を基準日とする特許請求の範囲の解釈は、後の出願日における明細書、図面の全記載事項に基づいて解釈するものとする。
【符号の説明】
【００７０】
１００，２００，３００          半導体装置
１０１，３０１          半導体基板
１０１ａ        第１上面
１０１ｂ        第２上面
１０１ｃ        第１溝部
１０１ｄ        段差
１０１ｆ        第２溝部
１０１ｇ        第３上面
１０２          貫通電極
１０２ａ        貫通電極形成領域
１０３          絶縁材
１１１          第１マスク
１１１ａ        第１上面
１１１ｂ        段差
１１１ｃ        開口
１１２          第２絶縁膜
１１３          素子分離領域
１１５          第１絶縁膜
１２０          トランジスタ
１２１          不純物拡散層
１２２          ゲート絶縁膜
１２３          ゲート電極
１２４          コンタクトプラグ
１２５          層間絶縁膜
１４０          半導体装置
１４１          半田ボール
１４２          再配線層
１４３          インタフェースチップ
１４４          ＤＲＡＭチップ
１４５          リードフレーム
２０１          埋込材
３０１ａ        上面
４０１          第１マスク
４０１ａ        開口
４０２          ストッパ膜
４０２ａ        第１上面
４０２ｂ        開口
４０３          第２マスク
４０３ａ        第１上面
４０３ｂ        開口
５１１          第１マスク
５１１ａ        開口
９０１          半導体基板
９０１ａ        段差
９０１ｂ        溝部
９０４          絶縁材
９１１          マスク
９１１ａ        開口
９１１ｂ        残存したマスク
９１２          絶縁膜
９１２ａ        残存した絶縁膜
【図１】
2014029986.tif 000004
【図２】
2014029986.tif 000005
【図３】
2014029986.tif 000006
【図４】
2014029986.tif 000007
【図５】
2014029986.tif 000008
【図６】
2014029986.tif 000009
【図７】
2014029986.tif 000010
【図８】
2014029986.tif 000011
【図９】
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【図１０】
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【図１１】
2014029986.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２８】
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【図２９】
2014029986.tif 000029
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３５】
2014029986.tif 000034
【図２５】
2014029986.tif 000035
【図２６】
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【図２７】
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【図３４】
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