(57)【要約】【課題】従来のデバイス性能を犠牲にすることなく、表面金属層の平坦性を向上させることができる半導体装置およびその製造方法を提供すること。【解決手段】半導体装置１は、ゲートトレンチ５が形成されたｎ−型エピタキシャル層１３と、ゲートトレンチ５に埋め込まれたゲート電極２１と、ｎ−型エピタキシャル層１３に形成されたｎ＋型ソース領域６、ｐ型チャネル領域１６およびｎ−型ドレイン領域１５と、ｎ−型エピタキシャル層１３のソース部３０に形成されたソーストレンチ７とを含む。ソーストレンチ７には、トレンチ埋め込み層２３が埋め込まれている。また、ソース部３０においてソーストレンチ７の底部よりも高い位置には、ｐ＋型チャネルコンタクト領域８が形成されている。ソースパッド１０は、ソース部３０においてｎ＋型ソース領域６およびｐ＋型チャネルコンタクト領域８に電気的に接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲートトレンチが形成された第１導電型の半導体層と、
ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極と、
前記半導体層の表面に露出するように配置され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース領域と、
前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように配置され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル領域と、
前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように配置され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域と、
前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、
前記第２トレンチに埋め込まれたトレンチ埋め込み部と、
前記ソース部において前記第２トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域と、
前記ソース部上に配置され、前記ソース領域および前記チャネルコンタクト領域に電気的に接続された表面金属層とを含む、半導体装置。
【請求項２】
前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に形成された第２導電型層をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記トレンチ埋め込み部は、前記第２トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれたポリシリコン層とからなる、請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜は、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかからなる、請求項３に記載の半導体装置。
【請求項５】
前記絶縁膜は、窒素（Ｎ）を含むＳｉＯ２膜を有する、請求項３または４に記載の半導体装置。
【請求項６】
前記絶縁膜は、前記第２トレンチの前記底部において、前記第２トレンチの側部における部分よりも厚くなるように形成されている、請求項３〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ポリシリコン層は、ｎ＋型ポリシリコンからなる、請求項３〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記トレンチ埋め込み部は、前記第２トレンチを埋め戻す絶縁層からなる、請求項１または２に記載の半導体装置。
【請求項９】
前記絶縁層は、ＳｉＯ２からなる、請求項８に記載の半導体装置。
【請求項１０】
前記絶縁層は、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２からなる、請求項９に記載の半導体装置。
【請求項１１】
前記トレンチ埋め込み部は、前記第２トレンチを埋め戻すポリシリコン層からなる、請求項１または２に記載の半導体装置。
【請求項１２】
前記ポリシリコン層は、ｐ＋型ポリシリコンからなる、請求項１１に記載の半導体装置。
【請求項１３】
前記ゲート電極は、Ｍｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉのいずれかを含むメタルゲート電極である、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記表面金属層は、銅（Ｃｕ）を含む金属からなる、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記表面金属層は、Ａｌ−Ｃｕ系合金を含む、請求項１４に記載の半導体装置。
【請求項１６】
前記第２トレンチは、前記チャネルコンタクト領域を取り囲む環状構造を有している、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第２トレンチは、前記ゲートトレンチと同じ幅を有している、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記半導体層は、前記チャネル領域にチャネルを形成してトランジスタ動作を行うアクティブ領域と、前記アクティブ領域の周囲に配置された外周領域とを有しており、
前記半導体装置は、前記アクティブ領域および前記外周領域に跨るように配置され、前記アクティブ領域において、前記外周領域における部分よりも薄くなるように形成された表面絶縁膜をさらに含む、請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記表面絶縁膜は、前記アクティブ領域において５０００Å以下の厚さを有している、請求項１８に記載の半導体装置。
【請求項２０】
前記表面絶縁膜には、前記半導体層の前記表面全体に対して選択的に前記ソース部を露出させるコンタクトホールが形成されている、請求項１８または１９に記載の半導体装置。
【請求項２１】
前記半導体層には、前記チャネル領域にチャネルを形成してトランジスタ動作を行う単位セルが、前記ゲートトレンチによって格子状に区画されている、請求項１〜２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記半導体層には、前記チャネル領域にチャネルを形成してトランジスタ動作を行う単位セルが、前記ゲートトレンチによってストライプ状に区画されている、請求項１〜２０のいずれか一項に記載の半導体装置。
【請求項２３】
前記半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドからなる、請求項１〜２２のいずれか一項に記載の半導体装置。
【請求項２４】
第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域が表面側から裏面側へ順に互いに接するように形成された半導体層に、前記表面から前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達するゲートトレンチおよび第２トレンチを同時に形成する工程と、
前記半導体層において前記第２トレンチの底部よりも高い位置に、前記チャネル領域と電気的に接続される第２導電型のチャネルコンタクト領域を選択的に形成する工程と、
前記ゲートトレンチに、ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記第２トレンチに、トレンチ埋め込み部を埋め込む工程と、
前記半導体層の前記表面において、前記ソース領域、前記チャネルコンタクト領域および前記トレンチ埋め込み部を包含するソース部を選択的に露出させ、前記ソース部以外の部分を選択的に被覆する工程と、
前記ソース部上に、前記ソース領域および前記チャネルコンタクト領域に電気的に接続される表面金属層を形成する工程とを含む、半導体装置の製造方法。
【請求項２５】
前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に第２導電型層を形成する工程をさらに含む、請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記トレンチ埋め込み部を埋め込む工程は、前記第２トレンチの内面に絶縁膜を形成した後、前記絶縁膜の内側にポリシリコン層を埋め込む工程を含む、請求項２４または２５に記載の半導体装置の製造方法。
【請求項２７】
前記トレンチ埋め込み部を埋め込む工程は、前記第２トレンチを絶縁層で埋め戻す工程を含む、請求項２４または２５に記載の半導体装置の製造方法。
【請求項２８】
前記トレンチ埋め込み部を埋め込む工程は、前記第２トレンチをポリシリコン層で埋め戻す工程を含む、請求項２４または２５に記載の半導体装置の製造方法。
【請求項２９】
前記ゲートトレンチおよび前記第２トレンチを形成する工程は、互いに同じ幅のゲートトレンチおよび第２トレンチを形成する工程を含む、請求項２４〜２８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するＳｉＣ半導体装置が提案されている。
たとえば、特許文献１は、ｎ＋型のＳｉＣ基板と、当該ＳｉＣ基板上に形成されたｎ−型のエピタキシャル層（ドリフト領域）と、エピタキシャル層の表面側に形成されたｐ型のボディ領域と、ボディ領域内においてその表面側に形成されたｎ＋型のソース領域と、ソース領域およびボディ領域を貫通してドリフト領域に達するように形成された格子状のゲートトレンチと、ゲートトレンチの内面に形成されたゲート絶縁膜と、ゲートトレンチに埋設されたゲート電極と、格子状のゲートトレンチに取り囲む位置においてソース領域およびボディ領域を貫通してドリフト領域に達するように形成されたソーストレンチと、ソース電極に入り込むように形成されたソース電極とを含む、電界効果トランジスタを開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３４９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、従来のデバイス性能を犠牲にすることなく、表面金属層の平坦性を向上させることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上記目的を達成するための請求項１に記載の発明は、ゲートトレンチが形成された第１導電型の半導体層と、ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように配置され、前記ゲートトレンチの前記側面の一部を形成する第２導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように配置され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域と、前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、前記第２トレンチに埋め込まれたトレンチ埋め込み部と、前記ソース部において前記第２トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域と、前記ソース部上に配置され、前記ソース領域および前記チャネルコンタクト領域に電気的に接続された表面金属層とを含む、半導体装置である。
【０００６】
この構成によれば、第２トレンチにトレンチ埋め込み部が埋め込まれているので、半導体層の表面（デバイス表面）において、ソース部とそれ以外の部分との段差（凹凸）を小さくすることができる。これにより、当該デバイス表面上の表面金属層の平坦性を向上させることができる。したがって、たとえば表面金属層にワイヤを接合する場合においては、表面金属層とワイヤとの密着性を向上させることができる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上させることができる。さらに、表面金属層の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止することができる。
【０００７】
一方、第２トレンチによって、ゲートトレンチの底部付近における等電位面の集中を防止でき、当該底部付近での電位勾配を緩やかにすることができる。そのため、ゲートトレンチの底部に対する電界集中を緩和することができる。さらに、チャネルコンタクト領域が第２トレンチの底部よりも高い位置に配置されているので、第２トレンチが形成されていても、このチャネルコンタクト領域を介してチャネル領域へのコンタクトを確実にとることができる。つまり、表面金属層の平坦性の改善に際し、ゲート耐圧、チャネル領域へのコンタクト性等のデバイス性能の低下を防止することができる。
【０００８】
請求項２に記載の発明は、前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に形成された第２導電型層をさらに含む、請求項１に記載の半導体装置である。
この構成によれば、半導体層の導電型とは異なる第２導電型層によって、当該第２導電型層と半導体層との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチから遠ざけるので、ゲートトレンチの底部にかかる電界を一層緩和することができる。
【０００９】
請求項３に記載の発明は、前記トレンチ埋め込み部は、前記第２トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれたポリシリコン層とからなる、請求項１または２に記載の半導体装置である。
この構成によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成されている場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用することができる。そのため、当該コンタクトエッチングの工程の制御を簡単にすることができる。
【００１０】
請求項４に記載の発明は、前記絶縁膜は、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかからなる、請求項３に記載の半導体装置である。
この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜を上に例示した材料で構成することができる。この場合、ゲート絶縁膜をＡｌＯＮやＡｌ２Ｏ３等の高誘電率（High-k）膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上させることができる。
【００１１】
請求項５に記載の発明は、前記絶縁膜は、窒素（Ｎ）を含むＳｉＯ２膜を有する、請求項３または４に記載の半導体装置である。
この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、窒素（Ｎ）を含むＳｉＯ２膜を有する材料でゲート絶縁膜を構成することができる。このゲート絶縁膜によって、チャネル移動度を向上させることができる。
【００１２】
請求項６に記載の発明は、前記絶縁膜は、前記第２トレンチの前記底部において、前記第２トレンチの側部における部分よりも厚くなるように形成されている、請求項３〜５のいずれか一項に記載の半導体装置である。
この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜に関しても、ゲートトレンチの底部において、ゲートトレンチの側部における部分よりも厚くすることができる。これにより、ゲートトレンチの底部での耐圧を向上させることができる。
【００１３】
請求項７に記載の発明は、前記ポリシリコン層は、ｎ＋型ポリシリコンからなる、請求項３〜６のいずれか一項に記載の半導体装置である。
この構成によれば、たとえば、ゲート電極を第２トレンチ内のポリシリコン層と同一工程で形成することによって、ゲート電極をｎ＋型ポリシリコンで構成することができる。ｎ＋型ポリシリコンはシート抵抗が比較的低いので、トランジスタのスイッチング速度を高速化することができる。
【００１４】
請求項８に記載の発明は、前記トレンチ埋め込み部は、前記第２トレンチを埋め戻す絶縁層からなる、請求項１または２に記載の半導体装置である。
この構成によれば、第２トレンチ内が絶縁層で満たされているので、第２トレンチを介して流れるリーク電流を防止するか、もしくは低減することができる。
請求項９に記載の発明のように、前記絶縁層は、ＳｉＯ２からなることが好ましい。この場合、請求項１０に記載の発明のように、前記絶縁層は、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２からなっていてもよい。
【００１５】
この構成によれば、リンまたはホウ素を含むことによってＳｉＯ２の融点が低下するので、絶縁層の埋め込みプロセスを簡単にすることができる。そのようなＳｉＯ２としては、たとえば、ＰＳＧ（リンシリケートガラス）、ＰＢＳＧ（リンホウ素シリケートガラス）を使用できる。
請求項１１に記載の発明は、前記トレンチ埋め込み部は、前記第２トレンチを埋め戻すポリシリコン層からなる、請求項１または２に記載の半導体装置である。
【００１６】
この構成によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成されている場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用することができる。そのため、当該コンタクトエッチングの工程の制御を簡単にすることができる。
【００１７】
請求項１２に記載の発明は、前記ポリシリコン層は、ｐ＋型ポリシリコンからなる、請求項１１に記載の半導体装置である。
この構成によれば、たとえば、チャネル領域およびチャネルコンタクト領域がｐ型の場合、ｐ＋型のポリシリコン層を利用してこれらの領域を電気的に接続することができる。これにより、チャネル領域とチャネルコンタクト領域との間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくすることができる。その結果、ラッチアップを良好に防止することができる。さらに、チャネルコンタクト領域がポリシリコン層に接している場合には、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、チャネル領域−チャネルコンタクト領域間のベース抵抗の低減化に寄与する。
【００１８】
請求項１３に記載の発明は、前記ゲート電極は、Ｍｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉのいずれかを含むメタルゲート電極である、請求項１〜１２のいずれか一項に記載の半導体装置である。
この構成によれば、ゲート抵抗を比較的に低くできるので、トランジスタのスイッチング速度を高速化することができる。
【００１９】
請求項１４に記載の発明のように、前記表面金属層は、銅（Ｃｕ）を含む金属からなることが好ましい。この場合、請求項１５に記載の発明のように、前記表面金属層は、Ａｌ−Ｃｕ系合金を含んでいてもよい。
この構成によれば、表面金属層のシート抵抗を低くできるので、電流密度を高くすることができる。
【００２０】
請求項１６に記載の発明のように、前記第２トレンチは、前記チャネルコンタクト領域を取り囲む環状構造を有していてもよい。
請求項１７に記載の発明は、前記第２トレンチは、前記ゲートトレンチと同じ幅を有している、請求項１〜１６のいずれか一項に記載の半導体装置である。
この構成によれば、たとえば、ゲートトレンチと第２トレンチを同一工程で形成する場合、第２トレンチのエッチングレートをゲートトレンチと同じにできるため、第２トレンチの形成のためのエッチングを安定して制御することができる。
【００２１】
請求項１８に記載の発明のように、前記半導体層は、前記チャネル領域にチャネルを形成してトランジスタ動作を行うアクティブ領域と、前記アクティブ領域の周囲に配置された外周領域とを有しており、前記半導体装置は、前記アクティブ領域および前記外周領域に跨るように配置され、前記アクティブ領域において、前記外周領域における部分よりも薄くなるように形成された表面絶縁膜をさらに含むことが好ましい。この場合、請求項１９に記載の発明のように、前記表面絶縁膜は、前記アクティブ領域において５０００Å以下の厚さを有していてもよい。
【００２２】
また、請求項２０に記載の発明のように、前記表面絶縁膜には、前記半導体層の前記表面全体に対して選択的に前記ソース部を露出させるコンタクトホールが形成されていてもよい。
請求項２１に記載の発明のように、前記半導体層には、前記チャネル領域にチャネルを形成してトランジスタ動作を行う単位セルが、前記ゲートトレンチによって格子状に区画されていてもよい。また、請求項２２に記載の発明のように、前記半導体層には、前記チャネル領域にチャネルを形成してトランジスタ動作を行う単位セルが、前記ゲートトレンチによってストライプ状に区画されていてもよい。
【００２３】
請求項２３に記載の発明のように、前記半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドからなっていてもよい。
請求項２４に記載の発明は、第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域が表面側から裏面側へ順に互いに接するように形成された半導体層に、前記表面から前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達するゲートトレンチおよび第２トレンチを同時に形成する工程と、前記半導体層において前記第２トレンチの底部よりも高い位置に、前記チャネル領域と電気的に接続される第２導電型のチャネルコンタクト領域を選択的に形成する工程と、前記ゲートトレンチに、ゲート絶縁膜を介してゲート電極を埋め込む工程と、前記第２トレンチに、トレンチ埋め込み部を埋め込む工程と、前記半導体層の前記表面において、前記ソース領域、前記チャネルコンタクト領域および前記トレンチ埋め込み部を包含するソース部を選択的に露出させ、前記ソース部以外の部分を選択的に被覆する工程と、前記ソース部上に、前記ソース領域および前記チャネルコンタクト領域に電気的に接続される表面金属層を形成する工程とを含む、半導体装置の製造方法である。
【００２４】
この方法によれば、本発明の半導体装置を製造することができるので、従来のデバイス性能を犠牲にすることなく、表面金属層の平坦性を向上させることができる半導体装置を提供することができる。
また、第２トレンチをゲートトレンチと同時に形成するので、製造工程を増やさず、アライメントずれなく第２トレンチを簡単に形成することができる。
【００２５】
請求項２５に記載の発明は、前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に第２導電型層を形成する工程をさらに含む、請求項２４に記載の半導体装置の製造方法である。
この方法によれば、半導体層の導電型とは異なる第２導電型層によって、当該第２導電型層と半導体層との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチから遠ざけるので、ゲートトレンチの底部にかかる電界を一層緩和することができる。
【００２６】
請求項２６に記載の発明は、前記トレンチ埋め込み部を埋め込む工程は、前記第２トレンチの内面に絶縁膜を形成した後、前記絶縁膜の内側にポリシリコン層を埋め込む工程を含む、請求項２４または２５に記載の半導体装置の製造方法である。
この方法によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成される場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用することができる。そのため、当該コンタクトエッチングの工程の制御を簡単にすることができる。
【００２７】
請求項２７に記載の発明は、前記トレンチ埋め込み部を埋め込む工程は、前記第２トレンチを絶縁層で埋め戻す工程を含む、請求項２４または２５に記載の半導体装置の製造方法である。
この方法によれば、第２トレンチ内を絶縁層で満たすので、第２トレンチを介して流れるリーク電流を防止するか、もしくは低減することができる半導体装置を提供することができる。
【００２８】
請求項２８に記載の発明は、前記トレンチ埋め込み部を埋め込む工程は、前記第２トレンチをポリシリコン層で埋め戻す工程を含む、請求項２４または２５に記載の半導体装置の製造方法である。
この方法によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成される場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用することができる。そのため、当該コンタクトエッチングの工程の制御を簡単にすることができる。
【００２９】
請求項２９に記載の発明は、前記ゲートトレンチおよび前記第２トレンチを形成する工程は、互いに同じ幅のゲートトレンチおよび第２トレンチを形成する工程を含む、請求項２４〜２８のいずれか一項に記載の半導体装置の製造方法である。
この方法によれば、第２トレンチのエッチングレートをゲートトレンチと同じにできるため、第２トレンチの形成のためのエッチングを安定して制御することができる。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）（ｂ）は、本発明の第１実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。
【図２】図２は、本発明の第１実施形態に係る半導体装置の要部拡大図であって、図の上側が断面図を示し、図の下側が平面図を示している。
【図３Ａ】図３Ａは、本発明の第１実施形態に係る半導体装置の製造工程の一部を示す模式図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す図である。
【図３Ｋ】図３Ｋは、図３Ｊの次の工程を示す図である。
【図４】図４は、本発明の第２実施形態に係る半導体装置の要部拡大図であって、図の上側が断面図を示し、図の下側が平面図を示している。
【図５Ａ】図５Ａは、本発明の第２実施形態に係る半導体装置の製造工程の一部を示す模式図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図６】図６は、本発明の第３実施形態に係る半導体装置の要部拡大図であって、図の上側が断面図を示し、図の下側が平面図を示している。
【図７Ａ】図７Ａは、本発明の第３実施形態に係る半導体装置の製造工程の一部を示す模式図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図８】図８は、単位セルのレイアウトの変形例を示す図である。
【発明を実施するための形態】
【００３１】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１（ａ）（ｂ）は、本発明の第１実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。
半導体装置１は、ＳｉＣが採用されたトレンチゲート型ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）を含む。半導体装置１の外形は、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状の半導体装置１のサイズは、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。半導体装置１の表面には、アクティブ領域２と、アクティブ領域２の周囲に配置された外周領域３とが設定されている。
【００３２】
アクティブ領域２には、それぞれがトランジスタ動作を行う複数の単位セル４が、ゲートトレンチ５によって格子状に区画されている。各単位セル４は、環状のｎ＋型ソース領域６、ｎ＋型ソース領域６に取り囲まれた環状のソーストレンチ７（第２トレンチ）、およびソーストレンチ７の内側に島状に形成されたｐ＋型チャネルコンタクト領域８を含む。ｐ＋型チャネルコンタクト領域８は、その周囲がソーストレンチ７に取り囲まれている。また、各単位セル４の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ１０μｍ程度である。
【００３３】
外周領域３は、この実施形態では、アクティブ領域２を取り囲むように環状に形成されている。外周領域３には、アクティブ領域２を取り囲むように、複数のガードリング９が互いに間隔を空けて形成されている。なお、図１（ａ）では、ソースパッド１０（後述）の下方のガードリング９を透視して表している。
半導体装置１の表面には、ソースパッド１０（表面金属層）が形成されている。ソースパッド１０は、複数の単位セル４に跨るように、半導体装置１の表面のほぼ全域に亘って形成されている。ソースパッド１０は、この実施形態では、四隅が外方へ湾曲した平面視略正方形状である。このソースパッド１０には、その一辺の中央付近に除去領域１１が形成されている。除去領域１１は、ソースパッド１０が形成されていない領域である。
【００３４】
除去領域１１には、ゲートパッド１２が配置されている。ゲートパッド１２とソースパッド１０との間には間隔が設けられており、これらは互いに絶縁されている。
図２は、本発明の第１実施形態に係る半導体装置の要部拡大図であって、図の上側が断面図を示し、図の下側が平面図を示している。
次に、半導体装置１の内部構造について説明する。
【００３５】
半導体装置１は、ｎ＋型ＳｉＣ（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）からなる基板（図示せず）と、基板上に形成されたｎ−型ＳｉＣ（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）からなるｎ−型エピタキシャル層１３とを含む。ｎ−型エピタキシャル層１３は、基板の表面にＳｉＣをエピタキシャル成長させることによって形成された層である。この実施形態では、基板およびｎ−型エピタキシャル層１３が、本発明の半導体層の一例として示されている。
【００３６】
ｎ−型エピタキシャル層１３の表面部には、ｐ型ウェル１４（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）が、アクティブ領域２および外周領域３に跨るように形成されている。一方、ｎ−型エピタキシャル層１３においてｐ型ウェル１４の下方部の領域は、ｎ−型ドレイン領域１５である。
アクティブ領域２においてｐ型ウェル１４の表面部にｎ＋型ソース領域６が形成され、ｎ−型エピタキシャル層１３の表面に露出している。また、ｐ型ウェル１４のアクティブ領域２内の部分は、ｎ＋型ソース領域６に接するように配置され、トランジスタ動作の際にチャネルが形成されるｐ型チャネル領域１６である。
【００３７】
そして、ゲートトレンチ５およびソーストレンチ７は、ｎ＋型ソース領域６およびｐ型チャネル領域１６（ｐ型ウェル１４）を貫通して、ｎ−型ドレイン領域１５に達するように形成されている。ゲートトレンチ５およびソーストレンチ７は、この実施形態では、同じ幅および同じ深さで形成されているが、互いに異なる深さであってもよい。たとえば、ソーストレンチ７は、ゲートトレンチ５よりも浅くてもよいし、深くてもよい。
【００３８】
ゲートトレンチ５およびソーストレンチ７によって、各単位セル４は、ソーストレンチ７に取り囲まれた柱状部１７と、ソーストレンチ７とゲートトレンチ５との間に配置され、ソーストレンチ７によって柱状部１７と間隔が空けられた環状部１８とに分離されている。この実施形態では、環状部１８の幅Ｗ１（ソーストレンチ７とゲートトレンチ５との距離）は、たとえば、０．５μｍ〜２．０μｍとなっている。
【００３９】
柱状部１７の頂部には、ｎ−型エピタキシャル層１３の表面に露出するように、ｐ＋型チャネルコンタクト領域８（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）が形成されている。これにより、ｐ＋型チャネルコンタクト領域８は、ソーストレンチ７の側面の一部を形成している。ｐ＋型チャネルコンタクト領域８は、この実施形態では、その最深部がソーストレンチ７の底部よりも高い位置になっているが、特にこの位置である必要はない。ｐ＋型チャネルコンタクト領域８の最上部（この実施形態では、ｎ−型エピタキシャル層１３の表面で露出する部分）がソーストレンチ７の底部よりも高い位置にあってコンタクト可能であれば、当該最深部は、ソーストレンチ７の底部と同じ深さ位置であってもよいし、深くてもよい。
【００４０】
環状部１８には、ｎ＋型ソース領域６およびｐ型チャネル領域１６が表面側から順に形成されている。これにより、ｎ＋型ソース領域６およびｐ型チャネル領域１６は、ゲートトレンチ５の側面の一部をそれぞれ形成している。ｎ＋型ソース領域６は、この実施形態では、ｐ＋型チャネルコンタクト領域８と同じ深さで形成されている。
また、ｎ−型エピタキシャル層１３には、ｐ型チャネル領域１６およびｐ＋型チャネルコンタクト領域８に連なるように、本発明の第２導電型層の一例としてのｐ型層１９（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）が形成されている。ｐ型層１９は、この実施形態では、ソーストレンチ７の底部を介して柱状部１７および環状部１８に跨るように形成され、その内方領域がソーストレンチ７に接している（ソーストレンチ７内に露出している）。ｐ型層１９は、環状部１８のソーストレンチ７の側部においてｐ型チャネル領域１６に接続され、柱状部１７のソーストレンチ７の側部においてｐ＋型チャネルコンタクト領域８に接続されている。したがって、ｐ型チャネル領域１６とｐ＋型チャネルコンタクト領域８は、このｐ型層１９を介して電気的に接続されることとなる。
【００４１】
また、ｐ型層１９は、最外周のゲートトレンチ５の底部を介してゲートトレンチ５の外周縁に跨るようにも形成されており、当該外周縁において、外周領域３へと延びるｐ型ウェル１４に接続されている。
また、ｐ型層１９は、ソーストレンチ７の底部において、ソーストレンチ７の側部における部分よりも厚くなるように形成されている。ただし、柱状部１７においては、ソーストレンチ７の側部がソーストレンチ７で取り囲まれていて、その周囲から一様にイオン注入される。そのため、ｐ＋型チャネルコンタクト領域８の下方部を満たすように、ソーストレンチ７の底部の部分よりも厚く形成されている。
【００４２】
また、ｐ型層１９は、ゲートトレンチ５に沿うように形成されている。この実施形態では、ゲートトレンチ５に接しないように（ゲートトレンチ５と間隔を空けて）、ゲートトレンチ５で取り囲まれた環状部１８の全周に亘って形成されている。これにより、ゲートトレンチ５の側面の一部にｎ−型ドレイン領域１５が配置されることとなるので、チャネル形成時の電流路を確保することができる。
【００４３】
ゲートトレンチ５は、この実施形態では、側面および底面を有する断面視略Ｕ字状に形成されている。ゲートトレンチ５の内面（側面および底面）には、その一方表面および他方表面がゲートトレンチ５の内面に沿うように、ゲート絶縁膜２０が形成されている。
ゲート絶縁膜２０は、ゲートトレンチ５の底部において、ゲートトレンチ５の側部における部分よりも厚くなるように形成されている。この実施形態のように断面視略Ｕ字状のゲートトレンチ５では、ゲート絶縁膜２０の相対的に厚い部分はゲートトレンチ５の底面に接する部分であり、相対的に薄い部分はゲートトレンチ５の側面に接する部分である。電界集中が起きやすいゲートトレンチ５の底部の絶縁膜を厚くすることによって、ゲートトレンチ５の底部での耐圧を向上させることができる。なお、ゲートトレンチ５の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ゲートトレンチ５の深さ方向に交差する方向の面に接するゲート絶縁膜２０が相対的に厚ければよい。
【００４４】
そして、ゲート絶縁膜２０の内側は、ゲート電極２１で埋め戻されている。この実施形態では、ゲート電極２１は、その上面がｎ−型エピタキシャル層１３の表面と略面一となるように、ゲートトレンチ５に埋め込まれている。ゲート電極２１は、ゲート絶縁膜２０を介してｐ型チャネル領域１６に対向している。各単位セル４では、ゲート電極２１に印加する電圧を制御することによって、ｐ型チャネル領域１６に単位セル４の周囲に沿う環状のチャネルが形成される。そして、ゲートトレンチ５の側面に沿ってｎ−型エピタキシャル層１３の表面へ向かって流れるドレイン電流を、チャネルを介してｎ＋型ソース領域６に流すことができる。これにより、半導体装置１のトランジスタ動作が行われる。
【００４５】
ソーストレンチ７も同様に、この実施形態では、側面および底面を有する断面視略Ｕ字状に形成されている。ソーストレンチ７の内面（側面および底面）には、その一方表面および他方表面がソーストレンチ７の内面に沿うように、ソーストレンチ絶縁膜２２が形成されている。
ソーストレンチ絶縁膜２２は、ソーストレンチ７の底部において、ソーストレンチ７の側部における部分よりも厚くなるように形成されている。なお、ソーストレンチ７の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ソーストレンチ７の深さ方向に交差する方向の面に接するソーストレンチ絶縁膜２２が相対的に厚ければよい。そして、ソーストレンチ絶縁膜２２の内側は、トレンチ埋め込み層２３で埋め戻されている。この実施形態では、トレンチ埋め込み層２３は、その上面がｎ−型エピタキシャル層１３の表面と略面一となるように、ソーストレンチ７に埋め込まれている。
【００４６】
この実施形態では、ゲート絶縁膜２０とソーストレンチ絶縁膜２２が同じ材料で構成され、ゲート電極２１とトレンチ埋め込み層２３が同じ材料で構成されている。
たとえば、ゲート絶縁膜２０およびソーストレンチ絶縁膜２２の材料としては、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかの膜を使用でき、より好ましくは、窒素（Ｎ）を含むＳｉＯ２膜を有する膜を使用する。なお、ＳｉＯ２／ＡｌＯＮは、ＳｉＯ２（下側）とＡｌＯＮ（上側）の積層膜のことである。ゲート絶縁膜２０をＡｌＯＮやＡｌ２Ｏ３等の高誘電率（High-k）膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上させることができる。さらに、窒素（Ｎ）を含むＳｉＯ２膜を有する材料でゲート絶縁膜２０を構成すれば、チャネル移動度を向上させることもできる。
【００４７】
ゲート電極２１およびトレンチ埋め込み層２３の材料としては、ポリシリコンを使用でき、より好ましくは、ｎ＋型ポリシリコンを使用する。ｎ＋型ポリシリコンはシート抵抗が比較的低いので、トランジスタのスイッチング速度を高速化することができる。
なお、ゲート絶縁膜２０およびソーストレンチ絶縁膜２２は、互いに異なる材料で構成されていてもよい。ゲート電極２１およびトレンチ埋め込み層２３も同様に、互いに異なる材料で構成されていてもよい。たとえば、ゲート電極２１は、Ｍｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉのいずれかを含むメタルゲート電極であってもよい。メタルゲート電極によってもゲート抵抗を比較的に低くできるので、トランジスタのスイッチング速度を高速化することができる。
【００４８】
外周領域３においてｐ型ウェル１４の表面部には、ｐ＋型ウェルコンタクト領域２４（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）が形成されている。ｐ＋型ウェルコンタクト領域２４は、この実施形態では、アクティブ領域２を取り囲むように環状であり、ｐ＋型チャネルコンタクト領域８と同じ深さで形成されている。
また、外周領域３においてｐ型ウェル１４の外側には、ｐ型ウェル１４と間隔を空けてガードリング９が形成されている。
【００４９】
ガードリング９は、この実施形態では、ｎ−型エピタキシャル層１３の表面に形成されたトレンチ３１と、少なくとも当該トレンチ３１の底部に形成されたｐ型層３２（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）とを含む。この実施形態では、ｐ型層３２は、トレンチ３１の底部および側部に形成されており、トレンチ３１の底部において、トレンチ３１の側部における部分よりも厚くなるように形成されている。また、この実施形態では、トレンチ３１がゲートトレンチ５と同じ深さで形成され、ｐ型層３２がｐ型層１９と同じ深さで形成されている。
【００５０】
トレンチ３１には、ゲートトレンチ５と同様に、トレンチ絶縁膜３３を介してトレンチ埋め込み層３４が埋め込まれている。トレンチ絶縁膜３３およびトレンチ埋め込み層３４の材料としては、それぞれゲート絶縁膜２０およびゲート電極２１と同じ材料を使用できる。
ｎ−型エピタキシャル層１３の表面には、アクティブ領域２および外周領域３に跨るように表面絶縁膜２５が形成されている。表面絶縁膜２５は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁物からなる。表面絶縁膜２５は、アクティブ領域２上の内側部分２７が、外周領域３上の外側部分２６よりも薄くなるように形成されている。この実施形態では、アクティブ領域２上の内側部分２７の厚さが５０００Å以下であり、外周領域３上の外側部分２６の厚さが５５００Å〜２００００Å程度である。この表面絶縁膜２５は、図２では表れていないが、その上に多層配線構造が配置される場合には、層間絶縁膜と呼んでもよい。
【００５１】
表面絶縁膜２５には、ｎ−型エピタキシャル層１３の表面全体に対して、ｐ＋型チャネルコンタクト領域８、ソーストレンチ７およびｎ＋型ソース領域６を選択的に露出させるコンタクトホール２８が、単位セル４ごとに形成されている。この実施形態では、コンタクトホール２８によって、各単位セル４にソース部３０が区画されている。また、表面絶縁膜２５には、ｎ−型エピタキシャル層１３の表面全体に対してｐ＋型ウェルコンタクト領域２４を選択的に露出させるコンタクトホール２９が形成されている。
【００５２】
表面絶縁膜２５上には、ソースパッド１０が形成されている。ソースパッド１０は、各コンタクトホール２８，２９を介して全ての単位セル４のｐ＋型チャネルコンタクト領域８およびｎ＋型ソース領域６、ならびにｐ＋型ウェルコンタクト領域２４に一括して接続されている。つまり、ソースパッド１０は、全ての単位セル４に対して共通の電極となっている。また、ソースパッド１０の材料としては、銅（Ｃｕ）を含む金属を使用でき、より好ましくは、Ａｌ−Ｃｕ系合金を含む金属を使用する。これにより、ソースパッド１０のシート抵抗を低くできるので、電流密度を高くすることができる。また、ソースパッド１０の厚さ（ｎ−型エピタキシャル層１３の表面からソースパッド１０の表面までの距離）は、たとえば、４μｍ〜５μｍである。なお、ソースパッド１０は、ｎ−型エピタキシャル層１３との接続部分に、たとえばチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層構造（Ｔｉ／ＴｉＮ）からなるコンタクトメタルを有していてもよい。
【００５３】
一方、ゲートパッド１２（図１（ａ）参照）は、図示しないゲート配線等を介してゲート電極２１に電気的に接続されている。
図３Ａ〜図３Ｋは、本発明の第１実施形態に係る半導体装置の製造工程の一部を工程順に示す模式図である。
半導体装置１を製造するには、図３Ａに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法等のエピタキシャル成長法によって、ＳｉＣ基板（図示せず）の表面に、ｎ型不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板上に、ｎ−型エピタキシャル層１３が形成される。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる。
【００５４】
次に、ｎ−型エピタキシャル層１３の表面からｐ型不純物が選択的にイオン注入される。これにより、ｐ型ウェル１４（ｐ型チャネル領域１６）が形成される。なお、ｐ型不純物としては、たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等を使用できる。また、ｐ型ウェル１４の形成と同時に、ｎ−型エピタキシャル層１３の残りの部分がｎ−型ドレイン領域１５として形成される。
【００５５】
次に、図３Ｂに示すように、ｎ−型エピタキシャル層１３の表面からｎ型不純物が選択的にイオン注入される。これにより、ｎ＋型ソース領域６が形成される。
次に、図３Ｃに示すように、ｎ−型エピタキシャル層１３が、ゲートトレンチ５、ソーストレンチ７およびトレンチ３１を形成すべき領域に開口を有するマスクを用いて選択的にエッチングされる。これにより、ｎ−型エピタキシャル層１３が表面からｎ＋型ソース領域６およびｐ型チャネル領域１６を貫通するようにドライエッチングされて、ゲートトレンチ５、ソーストレンチ７およびトレンチ３１が同時に形成される。それと共に、ゲートトレンチ５によって、ｎ−型エピタキシャル層１３が複数の単位セル４に区画される。単位セル４は、柱状部１７および環状部１８を有することとなる。なお、エッチングガスとしては、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）等を使用できる。
【００５６】
次に、図３Ｄに示すように、ｎ−型エピタキシャル層１３の表面からｐ型不純物が選択的にイオン注入される。ｐ型不純物は、たとえば、ｎ−型エピタキシャル層１３の表面に対して垂直方向に注入される。これにより、ｐ型層１９およびｐ型層３２が同時に形成される。なお、ｐ型層１９およびｐ型層３２は、別々のイオン注入工程によって形成されてもよい。
【００５７】
次に、図３Ｅに示すように、ｎ−型エピタキシャル層１３の表面からｐ型不純物が選択的にイオン注入される。これにより、ｐ＋型チャネルコンタクト領域８およびｐ＋型ウェルコンタクト領域２４が同時に形成される。
次に、たとえば、１４００℃〜２０００℃でｎ−型エピタキシャル層１３が熱処理される。これにより、ｎ−型エピタキシャル層１３に注入されたｐ型不純物およびｎ型不純物のイオンが活性化される。
【００５８】
次に、図３Ｆに示すように、たとえば熱酸化によって、ゲート絶縁膜２０、ソーストレンチ絶縁膜２２およびトレンチ絶縁膜３３が同時に形成される。なお、ゲート絶縁膜２０、ソーストレンチ絶縁膜２２およびトレンチ絶縁膜３３を高誘電率（High-k）膜で構成する場合には、ＣＶＤ法によって膜材料を堆積すればよい。
次に、図３Ｇに示すように、たとえばＣＶＤ法によって、ｎ型不純物がドーピングされたポリシリコン材料がｎ−型エピタキシャル層１３の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ５、ソーストレンチ７およびトレンチ３１が完全に埋め戻されるまで続けられる。その後、堆積したポリシリコン材料は、エッチバック面がｎ−型エピタキシャル層１３の表面に対して面一になるまでエッチバックされる。これにより、ゲート電極２１およびトレンチ埋め込み層２３，３４が同時に形成される。
【００５９】
次に、図３Ｈに示すように、たとえばＣＶＤ法によって、ＳｉＯ２等の絶縁材料がｎ−型エピタキシャル層１３の上方から堆積される。これにより、表面絶縁膜２５が形成される。
次に、図３Ｉに示すように、表面絶縁膜２５のアクティブ領域２上の部分が選択的にエッチングされる。これにより、当該部分のみが薄くされて、表面絶縁膜２５の内側部分２７および外側部分２６が形成される。
【００６０】
次に、図３Ｊに示すように、表面絶縁膜２５が選択的にエッチングされることによって、コンタクトホール２８，２９が同時に形成される。
次に、図３Ｋに示すように、たとえばスパッタ法によって、金属材料がｎ−型エピタキシャル層１３の上方から堆積される。そして、当該材料をパターニングすることによって、ソースパッド１０が形成される。以上の工程を経て、図２に示す半導体装置１が得られる。
【００６１】
以上のように、この半導体装置１によれば、ソーストレンチ７に、ソーストレンチ絶縁膜２２を介してトレンチ埋め込み層２３が埋め込まれている。そのため、ｎ−型エピタキシャル層１３の表面（デバイス表面）において、コンタクトホール２８から露出するソース部３０とそれ以外の部分との段差（凹凸）を小さくすることができる。これにより、当該デバイス表面上のソースパッド１０の平坦性を向上させることができる。したがって、たとえばソースパッド１０の表面にワイヤを接合する場合においては、ソースパッド１０とワイヤとの密着性を向上させることができる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上させることができる。さらに、ソースパッド１０の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止することができる。
【００６２】
一方、ソーストレンチ７によって、ゲートトレンチ５の底部付近における等電位面の集中を防止でき、当該底部付近での電位勾配を緩やかにすることができる。そのため、ゲートトレンチ５の底部に対する電界集中を緩和することができる。さらに、ｐ＋型チャネルコンタクト領域８が柱状部１７の頂部に形成され、ソーストレンチ７の底部よりも高い位置に配置されている。したがって、ソーストレンチ７が形成されていても、このｐ＋型チャネルコンタクト領域８を介してｐ型チャネル領域１６へのコンタクトを確実にとることができる。つまり、ソースパッド１０の平坦性の改善に際し、ゲート耐圧、ｐ型チャネル領域１６へのコンタクト性等のデバイス性能の低下を防止することができる。
【００６３】
さらに、この実施形態では、ソーストレンチ７の周囲にｐ型層１９が形成されているので、このｐ型層１９とｎ−型ドレイン領域１５との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチ５から遠ざけるので、ゲートトレンチ５の底部にかかる電界を一層緩和することができる。
また、この実施形態では、Ｓｉデバイスに比べてラッチアップが起きにくいＳｉＣデバイスを採用しているため、ｐ＋型チャネルコンタクト領域８とｐ型チャネル領域１６とを、ソーストレンチ７によって互いに離れた位置に設けることができる。すなわち、Ｓｉデバイスでは、比較的ラッチアップが起きやすいので、ｐ＋型チャネルコンタクト領域８をｐ型チャネル領域１６の近傍に配置してこれらの領域８，１６間の距離をできる限り短くし、当該領域８，１６間のベース抵抗を低くすることが好ましい。一方、この半導体装置１のようなＳｉＣデバイスでは、比較的ラッチアップが起きにくく、領域８，１６間のベース抵抗を考慮する重要性が低いので、ｐ＋型チャネルコンタクト領域８をｐ型チャネル領域１６の近傍に配置しなくてもよい。したがって、ｐ＋型チャネルコンタクト領域８とｐ型チャネル領域１６とを、ソーストレンチ７によって互いに離れた位置に設け、これらの領域８，１６をソーストレンチ７の底部を経由する経路で電気的に接続することができる。
【００６４】
また、トレンチ埋め込み層２３の外側にソーストレンチ絶縁膜２２が配置されているので、ｎ−型エピタキシャル層１３とソースパッド１０との間にオフリーク電流が流れることを防止することができる。具体的には、ｐ型層１９は、イオン注入時にソーストレンチ７の側部にイオンが入りにくいことから、ソーストレンチ７の側部において、ソーストレンチ７の底部における部分よりも薄くなっている。そのため、オフ時に高い電圧がかかると、この薄いｐ型層１９の部分を通り抜けてオフリーク電流が流れるおそれがある。そこで、ソーストレンチ絶縁膜２２を形成しておくことで、たとえオフリーク電流がｐ型層１９を通り抜けても、ソーストレンチ絶縁膜２２で確実にリーク電流を遮断することができる。
【００６５】
また、ソーストレンチ７に埋め込まれたトレンチ埋め込み層２３がポリシリコンであれば、ＳｉＯ２からなる表面絶縁膜２５にコンタクトホール２８を形成するときに（図３Ｊ）、トレンチ埋め込み層２３（ポリシリコン層）をエッチングストッパとして使用することができる。そのため、当該コンタクトエッチングの工程の制御を簡単にすることができる。
【００６６】
また、ソーストレンチ７をゲートトレンチ５と同時に形成するので（図３Ｃ）、製造工程を増やさず、ソーストレンチ７を簡単に形成することができる。さらに、ソーストレンチ７とゲートトレンチ５の幅が同じであれば、ソーストレンチ７のエッチングレートをゲートトレンチ５と同じにできるため、ソーストレンチ７の形成のためのエッチングを安定して制御することができる。
＜第２実施形態＞
図４は、本発明の第２実施形態に係る半導体装置の要部拡大図であって、図の上側が断面図を示し、図の下側が平面図を示している。図４において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。
【００６７】
前述の第１実施形態では、ソーストレンチ７に埋め込まれたトレンチ埋め込み部は、ソーストレンチ絶縁膜２２およびトレンチ埋め込み層２３（ポリシリコン層）からなっていたが、この半導体装置４１のように、ソーストレンチ７を埋め戻す絶縁層４２のみからなっていてもよい。
絶縁層４２の材料としては、ＳｉＯ２を使用でき、より好ましくは、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２を使用する。そのようなＳｉＯ２としては、たとえば、ＰＳＧ（リンシリケートガラス）、ＰＢＳＧ（リンホウ素シリケートガラス）を使用できる。
【００６８】
この実施形態に係る半導体装置４１の製造工程は、図３Ａ〜図３Ｋに示した工程と実質的に同様である。ただし、図３Ｇの工程で、ゲート電極２１およびトレンチ埋め込み層２３，３４を形成した後、図５Ａに示すように、トレンチ埋め込み層２３が選択的にエッチングして除去され、ソーストレンチ７が空洞にされる。そして、図５Ｂに示すように、ｎ−型エピタキシャル層１３上に表面絶縁膜２５に形成することによって、表面絶縁膜２５の一部を利用してソーストレンチ７を埋め戻す。これにより、ソーストレンチ絶縁膜２２および表面絶縁膜２５がソーストレンチ７内で一体化して、絶縁層４２が形成される。
【００６９】
この半導体装置４１によれば、ソーストレンチ７が絶縁層４２で満たされているので、ｎ−型エピタキシャル層１３とソースパッド１０との間にオフリーク電流が流れることを効果的に防止することができる。
また、絶縁層４２がリンまたはホウ素を含むＳｉＯ２であれば、ＳｉＯ２の融点が低下するので、絶縁層４２の埋め込みプロセスを簡単にすることができる。
【００７０】
むろん、この半導体装置４１においても、第１実施形態と同様の効果を実現することもできる。
＜第３実施形態＞
図６は、本発明の第３実施形態に係る半導体装置の要部拡大図であって、図の上側が断面図を示し、図の下側が平面図を示している。図６において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。
【００７１】
前述の第１実施形態では、ソーストレンチ７に埋め込まれたトレンチ埋め込み部は、ソーストレンチ絶縁膜２２およびトレンチ埋め込み層２３（ポリシリコン層）からなっていたが、この半導体装置６１のように、ソーストレンチ７を埋め戻すポリシリコン層６２のみからなっていてもよい。ポリシリコン層６２の材料としては、ｐ＋型ポリシリコンを使用することが好ましい。
【００７２】
この実施形態に係る半導体装置６１の製造工程は、図３Ａ〜図３Ｋに示した工程と実質的に同様である。ただし、図３Ｆの工程で、ゲート絶縁膜２０、ソーストレンチ絶縁膜２２およびトレンチ絶縁膜３３を形成した後、図７Ａに示すように、ソーストレンチ絶縁膜２２が選択的にエッチングして除去され、ソーストレンチ７が空洞にされる。そして、図７Ｂに示すように、ｎ−型エピタキシャル層１３の上方からポリシリコンが堆積されることによって、そのポリシリコンでソーストレンチ７を埋め戻す。これにより、ゲート電極２１とポリシリコン層６２が同時に形成される。
【００７３】
この半導体装置６１によれば、ソーストレンチ７にポリシリコン層６２が埋め込まれているので、ＳｉＯ２からなる表面絶縁膜２５にコンタクトホール２８を形成するときに（図３Ｊ）、ポリシリコン層６２をエッチングストッパとして使用することができる。そのため、当該コンタクトエッチングの工程の制御を簡単にすることができる。
また、ポリシリコン層６２がｐ＋型ポリシリコンであれば、このポリシリコン層６２を利用して、ｐ＋型チャネルコンタクト領域８とｐ型チャネル領域１６とを電気的に接続することができる。これにより、領域８，１６間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくすることができる。その結果、ラッチアップを良好に防止することができる。さらに、ｐ＋型チャネルコンタクト領域８がソーストレンチ７の側面でポリシリコン層６２に接しているので、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、領域８，１６間のベース抵抗の低減化に寄与する。
【００７４】
むろん、この半導体装置６１においても、第１実施形態と同様の効果を実現することもできる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、各半導体装置（１，４１，６１）の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００７５】
また、半導体装置（１，４１，６１）において、半導体層を構成する層は、ＳｉＣからなるｎ−型エピタキシャル層に限らず、ＧａＮ、ダイヤモンド、Ｓｉからなる層等であってもよい。
また、各単位セル４は、平面視正方形（四角形状）に限らず、たとえば、平面視三角形、平面視五角形、平面視六角形等の他の平面視多角形状、さらには、図８の半導体装置８１のようにストライプ状であってもよい。
【００７６】
また、前述の実施形態では、ソーストレンチ７が環状に形成され、その内側にチャネルコンタクト領域８が配置される例を示したが、ソーストレンチ７は環状である必要はない。たとえば、ソーストレンチ７を平面視で三角形、四角形、円形、楕円形等の窪み状に形成し、その外側にチャネルコンタクト領域８を配置してもよい。
また、ガードリング９は、ｎ−型エピタキシャル層１３の表面に形成されたトレンチ３１と、少なくとも当該トレンチ３１の底部に形成されたｐ型層３２とを含む構造であったが、たとえば、ｐ型の半導体領域のみからなる構造であってもよい。
【００７７】
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００７８】
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７９】
１  半導体装置
２  アクティブ領域
３  外周領域
４  単位セル
５  ゲートトレンチ
６  ｎ＋型ソース領域
７  ソーストレンチ
８  ｐ＋型チャネルコンタクト領域
１０  ソースパッド
１３  ｎ−型エピタキシャル層
１４  ｐ型ウェル
１５  ｎ−型ドレイン領域
１６  ｐ型チャネル領域
１９  ｐ型層
２０  ゲート絶縁膜
２１  ゲート電極
２２  ソーストレンチ絶縁膜
２３  トレンチ埋め込み層
２５  表面絶縁膜
２６  （表面絶縁膜の）外側部分
２７  （表面絶縁膜の）内側部分
２８  コンタクトホール
３０  ソース部
４１  半導体装置
４２  絶縁層
６１  半導体装置
６２  ポリシリコン層
８１  半導体装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2014160715.tif 000008
【図３Ｅ】
2014160715.tif 000009
【図３Ｆ】
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【図３Ｇ】
2014160715.tif 000011
【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
2014160715.tif 000015
【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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