(57)【要約】【課題】  立体構造トランジスタの閾値電圧を、トランジスタごとに個別に安定して制御する。【解決手段】  半導体装置は、半導体基板上で第１方向に延びる第１ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成され、前記第１ゲート電極を前記半導体基板から絶縁する第１絶縁膜と、前記第１ゲート電極の上面および側面に形成される第１ゲート絶縁膜と、前記第１ゲート電極の前記側面に前記第１ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、前記半導体ボディの第１領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第２ゲート電極と、前記第２ゲート電極と前記半導体ボディとの間に形成される第２ゲート絶縁膜とを有し、前記第１絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも大きい。【選択図】図１
2014160774.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上で第１方向に延びる第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成され、前記第１ゲート電極を前記半導体基板から絶縁する第１絶縁膜と、
前記第１ゲート電極の上面および側面に形成される第１ゲート絶縁膜と、
前記第１ゲート電極の前記側面に前記第１ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第１領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第２ゲート電極と、
前記第２ゲート電極と前記半導体ボディとの間に形成される第２ゲート絶縁膜と、
を有し、前記第１絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
【請求項２】
前記半導体ボディは、前記第１ゲート絶縁膜を介して前記第１ゲート電極の前記側面と上面とに配置され、
前記半導体ボディの前記第２ゲート電極と対向する領域にチャネルが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体ボディは、前記第１ゲート絶縁膜を介して前記第１ゲート電極の前記側面にだけ形成され、
前記第１ゲート絶縁膜は、前記第１ゲート電極の上面で前記第２ゲート絶縁膜と接することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に、上面、および側面が第１ゲート絶縁膜で囲まれ、下面が第１絶縁膜で覆われたフィン形状の第１ゲート電極を形成し、
前記第１ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第１領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第２ゲート電極を、第２ゲート絶縁膜を介して形成する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体ボディの形成は、
前記第１ゲート絶縁膜で囲まれた前記第１ゲート電極上に、アモルファス半導体膜を形成し、
前記アモルファス半導体膜を結晶化して単結晶半導体ボディを形成する
工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１ゲート絶縁膜で囲まれた前記第１ゲート電極の形成は、
前記半導体基板上に、前記第１絶縁膜、ゲート電極材料膜、第２絶縁膜をこの順で形成し、
前記第２絶縁膜と前記ゲート電極材料膜を加工して、前記フィン形状の突起を形成し、
前記突起を含む全面に第３絶縁膜を形成し、
前記第３絶縁膜および前記半導体基板上の前記第１絶縁膜をエッチバックして前記半導体基板を露出させる工程を含むことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴのスケーリングの限界を超える手段として、様々な立体チャネル構造のデバイスが提案されている。チャネルを立体的にすることにより、同じサイズの従来型のプレーナ型トランジスタと比べてチャネル幅を長くすることができ、従って、チャネル電流を大きくすることができる。このような構造の一例として、例えば、FinFET（Fin Field Effect Transistor）がある。FinFETは、細い魚の尾（Fin）の形状をしたチャネルを、ゲートで立体的に挟み込む構造をしたトランジスタである。FinFETは、フィン型ＦＥＴまたはフィンゲート・トランジスタ（Fin Gate Transistor）とも呼ばれる。
【０００３】
FinFETは、シリコン領域を完全に空乏化するように薄くした場合には、寄生容量が減少し、優れたＯＮ−ＯＦＦ電流特性が得られる。
【０００４】
他方、FinFETは、チャネルが立体的であるため、チャネルの全域に亘って均一にドーパントを導入することが難しく、閾値電圧の値を制御することが難しい。また、完全空乏型のFinFETでは、バルクトランジスタで行われている同一基板内に閾値電圧の異なる複数のトランジスタを配置するマルチ閾値（ＶTH）設計をすることは困難である。完全に空乏化される微細なフィンに対して、所望の閾値電圧を得るために必要な不純物濃度が高くなりすぎるためである。高濃度の不純物を含むチャネルは、移動度の低下や不純物の統計的なゆらぎによる特性ばらつきの増加をもたらす。また、微細なフィンを形成するためにシリコン基板をエッチング加工するが、加工時に生じる形状の揺らぎも、特性ばらつきを増大させる要因となる。
【０００５】
FinFETで所望の閾値電圧を得るために、フィン（シリコンボディ）の片方の側壁にフロントゲートを配置し、もう片方の側壁に電気的に孤立したバックゲートを配置する構成が提案されている（たとえば、非特許文献１参照）。フロントゲートとバックゲートに別々の電位を与え、バックゲートをコントロールゲートとして用いる。フロントゲートによってシリコンボディの片側面に形成されるチャネル領域のポテンシャルを、バックゲートにより制御して所望の閾値電圧を得る。
【０００６】
しかし、チャネルとして使用されるのはフロントゲート側の側壁だけであり、ゲートの両側の面をチャネルとして使用する通常のFinFETに比較して電流量が半減し、デバイスの高速性を損なう。
【０００７】
ダブルゲートのFinFET構造において、シリコンボディを酸化膜上に形成してシリコン基板から電気的に独立したフローティングボディにする構成が提案されている（たとえば特許文献１および２参照）。フローティングボディの場合、電流が流れるにつれてボディ中にキャリアが蓄積されるため、閾値が変動してしまう。そのため、フローティングボディを有するトランジスタを使用した回路設計は困難である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２５１４５９号公報
【特許文献２】特開２００８−２８８５６７号公報
【非特許文献】
【０００９】
【非特許文献１】IEEE  International Conference on Integrated Circuit Design and Technology, 2007, pp.1-4
【発明の概要】
【発明が解決しようとする課題】
【００１０】
複数トランジスタのそれぞれの閾値電圧の個別制御を安定して行うことのできる構成と方法を提供する。
【課題を解決するための手段】
【００１１】
一つの態様では、半導体装置は、
半導体基板上で第１方向に延びる第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成され、前記第１ゲート電極を前記半導体基板から絶縁する第１絶縁膜と、
前記第１ゲート電極の上面および側面に形成される第１ゲート絶縁膜と、
前記第１ゲート電極の前記側面に前記第１ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第１領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第２ゲート電極と、
前記第２ゲート電極と前記半導体ボディとの間に形成される第２ゲート絶縁膜と、
を有し、前記第１絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも大きいことを特徴とする。
【００１２】
別の態様では、半導体装置の製造方法は、
半導体基板上に、上面、および側面が第１ゲート絶縁膜で囲まれ、下面が第１絶縁膜で覆われたフィン形状の第１ゲート電極を形成し、
前記第１ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第１領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第２ゲート電極を、第２ゲート絶縁膜を介して形成する、
ことを特徴とする。
【発明の効果】
【００１３】
上記の構成と方法により、各トランジスタの閾値電圧の個別制御を安定して行うことができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態の半導体装置が有するFinFETの概略構成図である。
【図２】第１実施形態のFinFETの製造工程図である。
【図３】第１実施形態のFinFETの製造工程図である。
【図４】第１実施形態のFinFETの製造工程図である。
【図５】第１実施形態のFinFETの製造工程図である。
【図６】第１実施形態のFinFETの製造工程図である。
【図７】第１実施形態のFinFETの製造工程図である。
【図８】第１実施形態のFinFETの製造工程図である。
【図９】第１実施形態のFinFETの製造工程図である。
【図１０】第１実施形態のFinFETの製造工程図である。
【図１１】第１実施形態のFinFETの製造工程図である。
【図１２】フロントゲート形成後のFinFETの平面図とそのＡ−Ａ'断面図である。
【図１３】図１２に引き続く工程を示す断面図である。
【図１４】コンタクトプラグ形成後のFinFETの平面図とそのＢ−Ｂ'断面図である。
【図１５】第１実施形態の変形例としてのＤＴＭＯＳトランジスタの平面図とＢ−Ｂ'断面図である。
【図１６】第２実施形態のFinFETの製造工程図である。
【図１７】第２実施形態のFinFETの製造工程図である。
【図１８】第２実施形態のFinFETの製造工程図である。
【図１９】第２実施形態のFinFETの製造工程図である。
【図２０】第２実施形態のFinFETの製造工程図である。
【図２１】フロントゲート形成後のFinFETの平明図とそのＢ−Ｂ'断面図である。
【発明を実施するための形態】
【００１５】
以下で、図面を参照して発明の実施形態を説明する。
【００１６】
＜第１実施形態＞
図１は、第１実施形態の半導体装置１の概略図である。半導体装置１は、フィン型トランジスタ（FinFET）１０を備える。FinFET１０は、シリコン基板１１上に形成された第１のゲート電極（フロントゲート電極）１５と、第２のゲート電極（バックゲート電極）１７を有し、第２のゲート電極１７を制御電極として用いることによって、トランジスタの閾値電圧を任意に制御する。
【００１７】
バックゲート電極１７（以下、「バックゲート１７」と略称する）の周囲にバックゲート絶縁膜（第２ゲート絶縁膜）１６が形成されている。バックゲート１７とシリコン基板１１の間に位置するバックゲート絶縁膜１６の膜厚は、バックゲート１７とシリコンボディ１９の間に位置するバックゲート絶縁膜１６の膜厚よりも厚い。
【００１８】
バックゲート絶縁膜１６を囲んで、半導体ボディ１９が配置される。半導体ボディ１９は、単結晶シリコン、単結晶の化合物半導体などで形成される。実施例では、シリコンボディ１９とする。バックゲート１７と、バックゲート絶縁膜１６と、シリコンボディ１９で、突起（フィン）を形成している。
【００１９】
フロントゲート電極１５（以下、「フロントゲート１５」と略称する）は、シリコンボディ１９の所定の箇所でフロントゲート絶縁膜（第１絶縁膜）１４を介してシリコンボディ１９に跨り、シリコンボディ１９を挟み込む。フロントゲート電極１５は絶縁膜１２上に形成され、シリコン基板１１と電気的に絶縁されている。
【００２０】
シリコンボディ１９はシリコン基板と電気的に接続され、シリコンボディ１９に、チャネル領域が形成される。シリコンボディ１９のうち、フロントゲート絶縁膜１４と立体的に接する領域がチャネル領域であり、フロントゲート１５の両側が、ソース（Ｓ）領域とドレイン（Ｄ）領域となる。チャネル長は、フロントゲート１５のゲート長Ｌにほぼ一致する。チャネル幅は、シリコンボディ１９の幅をＷ、絶縁膜１２からのシリコンボディ１９の高さをＨとすると、２Ｈ＋Ｗとなる。このチャネル構成を、従来のプレーナ型トランジスタと区別する意味で「立体型チャネル」と称する。「立体型チャネル」を有するトランジスタを「立体構造トランジスタ」と称する。
【００２１】
第１実施形態のFinFETは、完全空乏型にも部分空乏型にも適用可能であるが、一例としてシリコンボディ１９を薄く形成して、トランジスタ動作時に完全に空乏化させる。
【００２２】
動作時は、フロントゲート１５に動作電圧を印加して、トランジスタを動作させる。閾値電圧よりも高い電圧をフロントゲート１５に印加すると、ソース領域とドレイン領域の間に電流が流れる。バックゲート１７に電圧を印加すると、閾値電圧が変化する。複数のトランジスタ（FinFET）のバックゲート１７に異なる電圧を印加することで、トランジスタごとに個別に閾値電圧を変えることができ、マルチ閾値設計が可能になる。シリコンボディ１９はシリコン基板１１と電気的に接続されているので、キャリア蓄積による閾値の変動を防止することができる。
【００２３】
図２〜図１４を参照して、FinFET１０を有する半導体装置１の製造方法を説明する。まず、図２に示すように、シリコン基板１１上に絶縁膜２１を形成する。絶縁膜２１はたとえばシリコン酸化膜２１（以下、単に「酸化膜２１」と称する）である。酸化膜２１はシリコン基板１１の熱酸化、熱ＣＶＤ法、プラズマＣＶＤ法など、任意の方法で形成できる。酸化膜２１の膜厚は、２０〜２００ｎｍの範囲である。
【００２４】
図３で、ＣＶＤ法を用い、酸化膜２１上にポリシリコン（Poly-Si）膜２２、シリコン酸化（ＳｉＯ2）膜２３、及びシリコン窒化（ＳｉＮ）膜２４を堆積する。一例として、ポリシリコン膜２２の膜厚は２０〜２００ｎｍ、ポリシリコン膜２２上のシリコン酸化膜２３の膜厚は３〜３０ｎｍ、シリコン窒化膜２４の膜厚は３０〜５０ｎｍである。
【００２５】
図４で、図示しないレジストマスクを用い、ＳｉＮ／ＳｉＯ2／Poly-Siの積層構造をＲＩＥ法にてエッチングする。このエッチングにより、フィン状に加工された積層体２５が形成される。図示の便宜上、単一の積層体２５だけが描かれているが、エッチングにより所望の数の積層体２５が基板１１上に形成される。このエッチングで、ポリシリコン膜２２が、バックゲート１７の形状に加工される。エッチング後の積層体２５の線幅ｗ１は、５〜１００ｎｍの範囲である。
【００２６】
図示の便宜上、上層との電気的コンタクトをとるためのバックゲート用コンタクトパッドを描いていないが、実際は、フィン形状の加工時にバックゲートに接続されるコンタクトパッドも一緒に形成される。
【００２７】
図５で、全面にバックゲート絶縁膜用のシリコン酸化膜２６を堆積する。バックゲート絶縁膜用のシリコン酸化膜２１は、ポリシリコン膜２２上のシリコン酸化膜２３の膜厚と同程度の３〜３０ｎｍである。
【００２８】
図６で、シリコン酸化膜２６のエッチバックを行う。シリコン酸化膜２６のエッチングは、ＳｉＮ膜２４に対して高い選択比を有するため、ＳｉＮ膜２４は構造の上面に残る。ＳｉＮ膜２４は、ＳｉＮ膜２４の下にあるシリコン酸化膜２３を保護する。エッチバックの後に、シリコン基板１１上に酸化膜２１をエッチング残として残してもよい。酸化膜２１を残すことで、シリコン基板１１を保護することができる。
【００２９】
図７で、ＳｉＮ膜２４を除去する。ＳｉＮ膜２４の除去は、ドライエッチングでも、ウエットエッチングでもよい。シリコン窒化膜のエッチングは、シリコン酸化膜に対して高い選択比を有する。もっとも、その選択比は無限大ではないため、図６でシリコン基板１１上に残った酸化膜２１も除去される。その結果、シリコン基板１１が露出し、シリコン基板１１上にバックゲート１７とバックゲート絶縁膜１６が残る。
【００３０】
図８で、全面にアモルファスシリコンを堆積する。アモルファスシリコンの堆積温度は３００〜４５０℃である。完全空乏型の動作を確保する場合は、アモルファスシリコンの膜厚を１０ｎｍ以下にする。アモルファスシリコンの堆積後に結晶化アニールを行う。アニール温度は８００〜１１００℃、アニール時間は３秒〜３０分の範囲である。結晶化は、フラッシュアニール法やレーザーアニール法を用いてもよい。結晶化を行った後は、シリコン基板１１上の全面に単結晶シリコン層が形成される。単結晶シリコン層は、シリコンボディ１９となる。単結晶のシリコンボディ１９と、ポリシリコンのバックゲート１７との間に、バックゲート絶縁膜１６が位置する。この段階で、シリコン基板１１上に突起するフィン型のシリコンボディ１９が形成される。
【００３１】
アモルファスシリコンを結晶化することで、グレインバウンダリを低減することができる。アモルファスシリコンに替えて、アモルファス化合物半導体を堆積してもよい。たとえば、アモルファスＳｉＧｅやアモルファスＳｉＣを堆積して結晶化することにより、半導体ボディ１９をＳｉＧｅボディ、ＳｉＣボディとしてもよい。
【００３２】
シリコンボディ１９は、ノンドープでもよいし、低濃度の不純物を添加してもよい。不純物添加は、エピタキシャル成長時にin-situでドーピングすることができる。斜め注入でドープする場合は、ドーピング濃度が均一になるように注入角度を制御する。
【００３３】
図９で、全面に層間絶縁膜２９を堆積し、ＣＭＰ法により平坦化する。層間絶縁膜２９はシリコン酸化膜等、任意の絶縁膜である。シリコンボディ１９が露出する直前でＣＭＰを停止してもよい。
【００３４】
図１０で、層間絶縁膜２９のエッチバックを行う。シリコンボディ１９の両側のシリコン基板１１上に層間絶縁膜２９の一部が絶縁膜１２として残るように、エッチバック時間を制御する。エッチバックは、ドライエッチングでもウエットエッチングでもよい。シリコン酸化膜の層間絶縁膜２９をドライエッチングする場合は、Ｓｉに比べてＳｉＯ2のエッチングレートが大きくなるようにＲＩＥを行う。ウエット処理の場合はフッ酸を用いる。エッチバックにより、バックゲート絶縁膜１６を囲むシリコンボディ１９が残る。シリコンボディ１９はコーナーＣを有する。
【００３５】
図１１で、フロントゲート絶縁膜１４とフロントゲート１５を形成する。まず、全面に厚さ２〜４ｎｍ程度の絶縁膜を形成する。絶縁膜は、酸化膜、窒化膜、酸窒化膜、high-k膜などである。絶縁膜上に、ポリシリコンを堆積し、図示しないレジストマスクを形成する。ＲＩＥ法によりポリシリコンと絶縁膜を加工して、フロントゲート１５とフロントゲート絶縁膜１４を形成する。ポリシリコンに替えてメタル材料を用いてフロントゲート１５を形成してもよい。
【００３６】
図示の便宜上、上層との電気的なコンタクトをとるためのフロントゲート用のコンタクトパッドを描いていないが、フロントゲート１５の加工時に、フロントゲートに接続されるコンタクトパッドも一緒に形成される。
【００３７】
図１２は、図１１の立体構造の平面図と、Ａ−Ａ'断面図である。フロントゲート１５の端部にフロントゲート用のコンタクトパッド１５ｐが形成され、バックゲート１７の端部にバックゲート用のコンタクトパッド１７ｐが形成されている。バックゲート１７を取り囲んでシリコンボディ１９が配置される。フロントゲート１５は、バックゲート１７およびシリコンボディ１９と直交する方向に延びる。
【００３８】
図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ'断面図である。バックゲート１７はバックゲート絶縁膜１６に取り囲まれている（図１参照）。バックゲート絶縁膜のうち、シリコン基板１１との界面に位置する底部のバックゲート絶縁膜１６ａの厚さは、シリコンボディ１９との界面に位置するバックゲート絶縁膜１６ｂよりも厚くなっている。これは、図８に示すように、シリコンボディ１９をシリコン基板１１と電気的に接続するためにシリコン基板１１上の酸化膜２１を除去する過程で、バックゲート１７の上面と側面に形成されていた酸化膜もある程度削られるからである。
【００３９】
図１３は、図１２に引き続く工程を、図１２（Ｂ）と同じ断面で示す図である。図１３（Ａ）で、フロントゲート１５にサイドウォール３１を形成する。一例として、１０〜３０ｎｍのシリコン窒化膜を堆積して、シリコン窒化膜をエッチバックする。
【００４０】
図１３（Ｂ）で、ＮＭＯＳ領域にＳｉまたはＳｉＣ、ＰＭＯＳ領域にＳｉまたはＳｉＧｅを選択的に成長し、シリコンボディ１９のソース・ドレイン領域上にせり上げソース・ドレイン３５ａ、３５ｂを形成する。せり上げソース・ドレイン３５ａ、３６ｂの選択成長時に不純物を導入してもよいし、ＰＭＯＳ領域とＮＭＯＳ領域に交互にマスクを形成してイオン注入してもよい。ソース・ドレイン領域３５ａ、３５ｂをシリコンで形成する場合は、フロントゲート１５の上面とソース・ドレイン領域３５ａ、３５ｂの表面にサリサイド（不図示）を形成してもよい。ソース・ドレインをＳｉＧｅやＳｉＣで形成する場合は、チャネルに応力が印加されキャリア移動度が向上する。
【００４１】
図１３（Ｃ）で、通常のプロセスを使用して、コンタクト４１ａ、４１ｂ、４１ｃを形成する。基板の全面に層間絶縁膜３９を堆積し、ＣＭＰ法にて平坦化する。図示しないレジストマスクを用いて、コンタクトホールをパタニングし、ＲＩＥ法にて層間絶縁膜３９にコンタクトホールを形成する。コンタクトホール内を、バリア層を介して導体層で埋め込む。その後、不要な導体層とバリア層を除去して層間絶縁膜３９を露出する。ソース・ドレイン３５ａ、３５ｂに接続するソースコンタクト４１ａ、ドレインコンタクト４１ｂと、バックゲート１７に到達するバックゲートコンタクト４１ｃが形成される。
【００４２】
図１４は、図１３（Ｂ）の工程終了後の半導体装置の平面図と、そのＢ−Ｂ'断面図である。バックゲート１７につながるバックゲートコントロールパッド１７Ｐに、ビアコンタクト４１ｃが接続され、フロントゲートにつながるフロントゲートコントロールパッド１５Ｐに、ビアコンタクト４２が接続される。
【００４３】
ビアコンタクト４２を介してフロントゲート１５に動作電圧が印加され、ビアコンタクト４１ｃを介して、バックゲート１７に制御電圧が印加される。
【００４４】
図１５は、第１実施形態の変形例を示す図である。変形例では、ＤＴＭＯＳ構造のトランジスタを作製する。ＤＴＭＯＳ（Dynamic Threshold MOSFE）構造は、消費電力の低減と動作速度の増大を同時に図ることができるトランジスタ構造である。図１５（Ａ）に示すように、独立したフロントゲート電極１５とバックゲート電極１７を、メタル配線４１で短絡する。フロントゲート１５に電圧Ｖを印加すると、バックゲートにも電圧Ｖが印加される。たとえば、ＮＭＯＳについてみると、ゲートに印加する電圧が高い時は基板バイアスが高く、閾値電圧が低くなるが、ゲートに印加する電圧が低い時は基板バイアスも低くなり、閾値が高くなる。この動作により、トランジスタがオンの時は大きな駆動力が得られ、オフの時は閾値電圧の増加によるリークの増大を防止することができる。
【００４５】
この構成でも、各トランジスタの閾値電圧の個別制御を安定して行うことができる。
【００４６】
＜第２実施形態＞
図１６〜１９は、第２実施形態の半導体装置の製造工程を示す図である。第１実施形態では、バックゲート絶縁膜１６を形成するときに、保護膜としてシリコン窒化膜２４を使用した（図３〜７参照）。第２実施形態では、プロセスの簡略化を図るために、保護膜２４を用いない方法を提供する。
【００４７】
図１６に示すように、シリコン基板１１上に、シリコン酸化膜２１、ポリシリコン膜２２、及びシリコン酸化膜５３の積層を形成する。シリコン酸化膜２１とポリシリコン膜２２の厚さは、第１実施形態と同様である。シリコン酸化膜５３の厚さは、第１実施形態よりも厚くする。
【００４８】
図１７で、シリコン酸化膜５３とポリシリコン膜２２をフィン形状に加工する。第１実施形態と同様に、シリコン酸化膜５３上に図示しないレジストマスクを形成し、ＲＩＥ法などによりシリコン酸化膜５３とポリシリコン膜２２をエッチング加工する。その後、レジストマスクを除去する。
【００４９】
図１８で、全面にシリコン酸化膜５６を堆積する。このシリコン酸化膜５６は、バックゲート絶縁膜１６のうち、バックゲート１７の側面と上面を囲む部分となる。
【００５０】
図１９で、時間制御をしながら、シリコン基板１１の表面からシリコン酸化膜５３及び２１がなくなるまでエッチバックする。エッチバックにより、シリコン基板１１上に、バックゲート絶縁膜１６に囲まれたバックゲート電極１７が残り、シリコン基板１１の表面が露出する。
【００５１】
エッチバック後に、第１実施形態の図８以降の工程を実施して、FinFETを有する半導体装置１を形成する。
【００５２】
実施例２では、酸化膜エッチングの保護膜として使用していた窒化膜の堆積工程を省略がすることができ、トランジスタの形成時間を短縮できる。ただし、保護膜なしに酸化膜のエッチバックを行うため、バックゲート１７を構成するポリシリコン１７上の酸化膜の膜厚が均一になるように、エッチング条件を調整する。
【００５３】
＜第３実施形態＞
図２０及び図２１は、第３実施形態の半導体装置の製造を示す図である。第１実施形態では、層間絶縁膜２９の平坦化の工程は、シリコンボディ１９の表面で止めていた（図９参照）。第３実施形態では、ＣＭＰ処理で、バックゲート絶縁膜１６の上面に位置する単結晶シリコンボディ５９も研磨除去する。この場合、研磨剤として、ＳｉとＳｉＯ2の選択比が小さいものを用いる。研磨の結果、バックゲート絶縁膜１６の上面が露出する。
【００５４】
シリコンボディ１９の両側の層間絶縁膜２９をエッチバックするときは、露出したゲート絶縁膜１６及びシリコンボディ５９上に保護マスクを形成する。シリコンボディ５９の両側のシリコン基板１１上に層間絶縁膜２９の一部が絶縁膜として残るようにエッチバックしたら、フロントゲート絶縁膜１４とフロントゲート材料（ポリシリコン、メタル等）を全面に形成してエッチング加工する。
【００５５】
第１実施形態で、図１０に示すように、バックゲート絶縁膜１６の上面にシリコンボディ１９を残す場合、シリコンボディ１９にコーナーＣが残るが、第３実施形態の場合、図２０からわかるように、シリコンボディの尖ったコーナーＣが除去される。尖ったコーナーＣがあると、ゲート電極に印加する電圧を高くしたときにコーナーに電界が集中し、リーク電流が発生する可能性がある。これに対し、第３実施形態の構成では、リーク電流の発生を防止することができる。
【００５６】
図２１は、第３実施形態の半導体装置の平面図とＢ−Ｂ'断面図を示す。図２１（Ｂ）に示すように、バックゲート絶縁膜１６の上面にはシリコンボディ５９が存在しない。上面のシリコンボディ５９を除去したことにより、トータルのチャネル幅は少なくなるが、リーク電流の発生を防止することができる。
【００５７】
バックゲート絶縁膜１６のうち、シリコン基板１１との界面に位置する部分の膜厚が、バックゲート１７の側面に位置する部分（シリコンボディ５９との界面に位置する部分）の膜厚よりも厚くなっていること、及びシリコンボディ５９がシリコン基板１１と電気的に接続されていることは第１実施形態および第２実施形態と同様である。
【００５８】
第１〜第３実施形態の半導体装置によると、立体チャネル型トランジスタで、各トランジスタの閾値電圧を個別に制御することができる。バックゲートとフロントゲートの間に位置する半導体ボディ１９（または５９）がシリコン基板１１と電気的に接続しているので、半導体ボディ１９（または５９）へのキャリアの蓄積による閾値の変動を抑制することができる。
【００５９】
なお、図示はしないが、第１〜第３実施形態で、バックゲート１７、バックゲート絶縁膜１６、シリコンボディ１９（または５９）を有する複数の突起（フィン）が互いに平行に配列され、これとクロスする方向に共通のフロントゲート電極１５を配置してもよい。
【００６０】
以上の説明に対して、以下の付記を提示する。
（付記１）
半導体基板上で第１方向に延びる第１ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成され、前記第１ゲート電極を前記半導体基板から絶縁する第１絶縁膜と、
前記第１ゲート電極の上面および側面に形成される第１ゲート絶縁膜と、
前記第１ゲート電極の前記側面に前記第１ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第１領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第２ゲート電極と、
前記第２ゲート電極と前記半導体ボディとの間に形成される第２ゲート絶縁膜と、
を有し、前記第１絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
（付記２）
前記半導体ボディは、前記第１ゲート絶縁膜を介して前記第１ゲート電極の前記側面と上面とに配置され、
前記半導体ボディの前記第２ゲート電極と対向する領域にチャネルが形成されることを特徴とする付記１に記載の半導体装置。
（付記３）
前記半導体ボディは、前記第１ゲート絶縁膜を介して前記第１ゲート電極の前記側面にだけ形成され、
前記第１ゲート絶縁膜は、前記第１ゲート電極の上面で前記第２ゲート絶縁膜と接することを特徴とする付記１に記載の半導体装置。
（付記４）前記半導体ボディは単結晶のシリコンまたは単結晶の化合物半導体であることを特徴とする付記１−３のいずれかに記載の半導体装置。
（付記５）前記半導体ボディはノンドープの半導体であることを特徴とする付記１−３のいずれかに記載の半導体装置。
（付記６）前記半導体ボディは不純物が添加された半導体であることを特徴とする付記１−３のいずれかに記載の半導体装置。
（付記７）
前記半導体ボディの前記第２ゲート電極の両側に、ソース・ドレインが配置されることを特徴とする付記１−６のいずれかに記載の半導体装置。
（付記８）前記ソース・ドレインは応力印加膜で形成されていることを特徴とする付記７に記載の半導体装置。
（付記９）前記第１ゲート電極は、前記チャネルに電流が流れるときの閾値電圧を制御する制御電極であることを特徴とする付記１−８のいずれかに記載の半導体装置。
（付記１０）
半導体基板上に、上面、および側面が第１ゲート絶縁膜で囲まれ、下面が第１絶縁膜で覆われたフィン形状の第１ゲート電極を形成し、
前記第１ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第１領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第２ゲート電極を、第２ゲート絶縁膜を介して形成する、
ことを特徴とする半導体装置の製造方法。
（付記１１）
前記半導体ボディの形成は、
前記第１ゲート絶縁膜で囲まれた前記第１ゲート電極上に、アモルファス半導体膜を形成し、
前記アモルファス半導体膜を結晶化して単結晶半導体ボディを形成する
工程を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記第２ゲート電極を、前記単結晶半導体ボディの側面と上面に渡って形成することを特徴とする付記１０または１１に記載の半導体装置の製造方法。
（付記１３）
前記単結晶半導体ボディの上面を除去して、前記第１ゲート電極の前記上面に位置する前記第１ゲート絶縁膜を露出し、
前記第２ゲート絶縁膜を、露出した前記第１ゲート絶縁膜上に直接形成することを特徴とする付記１０または１１に記載の半導体装置の製造方法。
（付記１４）
前記半導体ボディは、不純物をドープしないで形成されることを特徴とする付記１０−１３のいずれかに記載の半導体装置の製造方法。
（付記１５）
前記半導体ボディに、不純物が添加されることを特徴とする付記１０−１３のいずれかに記載の半導体装置の製造方法。
（付記１６）
前記不純物の添加は、in-situまたは角度制御下でのイオン注入により行なわれることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第１ゲート絶縁膜で囲まれた前記第１ゲート電極の形成は、
前記半導体基板上に、前記第１絶縁膜、ゲート電極材料膜、第２絶縁膜をこの順で形成し、
前記第２絶縁膜と前記ゲート電極材料膜を加工して、前記フィン形状の突起を形成し、
前記突起を含む全面に第３絶縁膜を形成し、
前記第３絶縁膜および前記半導体基板上の前記第１絶縁膜をエッチバックして前記半導体基板を露出させる工程を含むことを特徴とする付記１０−１５のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記エッチバックは、前記突起上に形成されたマスクを用いて行われることを特徴とする付記１７に記載の半導体装置の製造方法。
【符号の説明】
【００６１】
１  半導体装置
１０  FinFET（立体構造トランジスタ）
１１  シリコン基板（半導体基板）
１２  酸化膜（第１絶縁膜）
１４  フロントゲート絶縁膜（第２ゲート絶縁膜）
１５  フロントゲート（第２のゲート電極）
１６  バックゲート絶縁膜（第１ゲート絶縁膜）
１７  バックゲート（第１のゲート電極）
１９、５９  シリコンボディ（半導体ボディ）
２２  ポリシリコン（ゲート電極材料）
２３、５３  酸化膜（第２絶縁膜）
２４  窒化膜（マスク）
２６、５６  酸化膜（第３絶縁膜）
３５ａ、３５ｂ  ソース・ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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