(57)【要約】      （修正有）【課題】サイドエッチングによるマイクロバンプやＣｕピラー等の接続部の強度の低下を回避できる半導体装置の製造方法及び半導体装置を提供する。【解決手段】まず、半導体基板１１上に電極１２及び絶縁膜１３を形成する。次に、半導体基板１１の絶縁膜１３上に導電層１５を形成し、導電層１５の上に、電極１２に対応する部分に開口部が設けられたレジスト膜を形成する。その後、電解めっき法により、レジスト膜の開口部の内側に金属めっき層１８を形成する。このめっき工程において、レジスト開口部の周囲のレジスト膜と導電層との間にめっき液が入り込んで、鍔部が形成される。次いで、レジスト膜を除去した後、露出した部分の導電層１５の表面を酸化させて酸化膜１５ａを形成する。その後、酸化膜１５ａ及びその下の導電層１５を、エッチングにより除去する。【選択図】図４
2014157906.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に電極を形成する工程と、
前記半導体基板上に、前記電極に対応する部分に開口部が設けられた絶縁膜を形成する工程と、
前記半導体基板の前記絶縁膜上に導電層を形成する工程と、
前記導電層の上に、前記電極に対応する部分に開口部が設けられたレジスト膜を形成する工程と、
電解めっき法により、前記レジスト膜の前記開口部の内側の前記導電層上に金属めっき層を形成するとともに、前記レジスト膜の前記開口部の周囲の前記レジスト膜と前記導電層との間に前記金属めっき層と同じ金属からなる鍔部を形成する工程と、
前記レジスト膜を除去して前記導電層を露出させる工程と、
前記レジスト膜を除去することにより露出した部分の前記導電層の表面を酸化させて酸化膜を形成する工程と、
前記酸化膜及びその下の前記導電層をエッチングにより除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成する工程と前記導電層を形成する工程との間に、前記絶縁膜上にバリア層を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電層を銅により形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記金属めっき層をニッケルにより形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属めっき層を形成する工程と前記レジスト膜を除去する工程との間に、前記金属めっき層の上に金属層をめっきする工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板の上方に形成された電極と、
前記電極の上に形成された導電層と、
前記導電層の上を覆う金属めっき層と、
前記金属めっき層の上に形成されて前記金属めっき層よりも小径の金属層と
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置のより一層の高密度化及び高性能化が促進されており、それにともなって複数の半導体チップを積層するスタックタイプの半導体装置も増えている。スタックタイプの半導体装置では、チップ間の接合に、従来のバンプよりも小型のマイクロバンプやＣｕピラーが使用される。
【０００３】
本願では、ＵＢＭ（Under Bump Metal）径が８５μｍ以上のバンプを通常バンプ、それよりも小さいものをマイクロバンプと呼んでいる。現状、マイクロバンプやＣｕピラーのＵＢＭ径は、３０μｍ程度である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３０２３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
サイドエッチングによるマイクロバンプやＣｕピラー等の接続部の強度の低下を回避できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
開示の技術の一観点によれば、半導体基板上に電極を形成する工程と、前記半導体基板上に、前記電極に対応する部分に開口部が設けられた絶縁膜を形成する工程と、前記半導体基板の前記絶縁膜上に導電層を形成する工程と、前記導電層の上に、前記電極に対応する部分に開口部が設けられたレジスト膜を形成する工程と、電解めっき法により、前記レジスト膜の前記開口部の内側の前記導電層上に金属めっき層を形成するとともに、前記レジスト膜の前記開口部の周囲の前記レジスト膜と前記導電層との間に前記金属めっき層と同じ金属からなる鍔部を形成する工程と、前記レジスト膜を除去して前記導電層を露出させる工程と、前記レジスト膜を除去することにより露出した部分の前記導電層の表面を酸化させて酸化膜を形成する工程と、前記酸化膜及びその下の前記導電層をエッチングにより除去する工程とを有する半導体装置の製造方法が提供される。
【０００７】
開示の技術の他の一観点によれば、半導体基板と、前記半導体基板の上方に形成された電極と、前記電極の上に形成された導電層と、前記導電層の上を覆う金属めっき層と、前記金属めっき層の上に形成されて前記金属めっき層よりも小径の金属層とを有する半導体装置が提供される。
【発明の効果】
【０００８】
上記一観点に係る半導体装置の製造方法によれば、鍔部の分だけ金属層よりも導電層のほうが大きくなる。これにより、接続部の強度が高い半導体装置が得られる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図６】図６は、レジスト膜と導電層との間の隙間にめっき液が入り込んで形成された鍔部を示す模式図である。
【図７】図７は、導電層の酸化に使用するプラズマアッシング装置を示す模式図である。
【図８】図８は、第１の実施形態に係る方法により形成した半導体チップを、他の半導体チップ上に積層（スタック）して半導体装置を完成させた状態を示す図である。
【図９】図９は、第１の実施形態に係る方法により形成した半導体チップを、パッケージ基板上に搭載して半導体装置を完成させた状態を示す図である。
【図１０】図１０は、導電層の表面を酸化させなることなく導電層をエッチングした場合の不具合を示す図である。
【図１１】図１１は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図１２】図１２は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図１３】図１３は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図１４】図１４は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図１５】図１５は、第２の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図１６】図１６は、第２の実施形態に係る方法により形成した半導体チップを、他の半導体チップ上に積層（スタック）して半導体装置を完成させた状態を示す図である。
【図１７】図１７は、第２の実施形態に係る方法により形成した半導体チップを、パッケージ基板上に搭載して半導体装置を完成させた状態を示す図である。
【発明を実施するための形態】
【００１０】
前述したように、スタックタイプの半導体装置では、通常バンプよりも小型のマイクロバンプやＣｕピラーが使用される。これらのマイクロバンプやＣｕピラーの形成には、成膜工程、フォトリソグラフィ工程、及びエッチング工程が使用されるが、エッチング工程においてＵＢＭがサイドエッチングされると、元々小さいＵＢＭ径が更に縮小して、強度が著しく低下してしまう。これにより、半導体装置の信頼性が損なわれる。
【００１１】
以下の実施形態では、サイドエッチングによるマイクロバンプやＣｕピラー等の接続部の強度の低下を回避できる半導体装置の製造方法について説明する。
【００１２】
（第１の実施形態）
図１〜図５は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、接続部にＣｕピラーを備えた半導体装置の製造方法について説明している。
【００１３】
まず、公知の方法により、半導体基板（ウェハ）にトランジスタ等の素子を形成し、その上に絶縁層及び配線層を形成する。図１（ａ）中の符号１１は、素子、絶縁層及び配線層が形成された半導体基板を示している。
【００１４】
この半導体基板１１上の所定の位置に、例えばＡｌ（アルミニウム）等の金属により、電極１２を形成する。電極１２の直径は例えば５０μｍ〜１００μｍ程度、電極１２の厚さは例えば数μｍ程度とする。
【００１５】
次に、ＣＶＤ（Chemical Vapor Deposition）法等により、半導体基板１１の上側全面に酸化シリコン又は窒化シリコン等の絶縁材料を堆積させて、パッシベーション膜１３を形成する。
【００１６】
その後、フォトリソグラフィ法を使用して、パッシベーション膜１３のうち電極１２に対応する部分を除去して、電極１２の表面を露出させる。
【００１７】
次に、図１（ｂ）に示すように、半導体基板１１の上側全面に、ＵＢＭとなるバリア層１４及び導電層１５を形成する。本実施形態では、スパッタリング法によりＴｉ（チタン）を１００μｍ程度の厚さに堆積させてバリア層１４とし、その上にＣｕ（銅）を２５０μｍ程度の厚さに堆積させて導電層１５とする。但し、バリア層１４及び導電層１５の材質及び厚さは、適宜変更してもよい。
【００１８】
次に、図１（ｃ）に示すように、導電層１５の上にフォトレジストを例えば４０μｍ〜８０μｍの厚さに塗布して、レジスト膜１６を形成する。レジスト膜１６の厚さは、後述するＣｕピラー１９及びはんだ層２０の厚さに応じて適宜設定する。
【００１９】
次に、レジスト膜１６を乾燥させた後、図２（ａ）に示すように、所定のパターンが設けられた露光マスク１７を使用して、レジスト膜１６のうち電極１２の上方の部分を選択的に露光する。
【００２０】
その後、現像処理を実施して、図２（ｂ）に示すように、導電層１５のうち電極１２の上方の部分が露出する開口部１６ａを形成する。開口部１６ａの直径は、例えば２５μｍ〜３５μｍ程度とする。
【００２１】
次に、アッシング装置を使用して、図２（ｃ）に示すようにレジスト膜１６をアッシングする。このアッシングは、後述の工程で行う電解めっき時にレジスト膜１６の濡れ性を確保して、開口部１６ａ内にめっき液が進入しやすくするために行うものである。
【００２２】
次に、図３（ａ）に示すように、導電層１５を電極としてＮｉ（ニッケル）めっきを行い、開口部１６ａの導電層１５上に、Ｎｉめっき層１８を形成する。Ｎｉめっき層１８の厚さは、例えば５μｍ〜１０μｍ程度とする。
【００２３】
このとき、開口部１６ａの内側のエッジ部分では、レジスト膜１６と導電層１５との間のわずかな隙間にめっき液が入り込んで導電層１５上にめっき金属（Ｎｉ）が析出し、図６に模式的に示すように、鍔部１８ａが形成される。鍔部１８ａの幅ａは、例えば２μｍ〜３μｍ程度である。
【００２４】
本実施形態では、上述の如く導電層１５とレジスト膜１６との界面にめっき液が入り込んで鍔部１８ａが形成されることが重要である。導電層１５とレジスト膜１６との界面にどの程度めっき液が入り込むかは、導電層１５とレジスト膜１６との密着度に関係する。
【００２５】
市販されている一般的なフォトレジスト（例えば、東京応化工業製フォトレジストPMER P-LA900 PM）を使用した場合、開口部１６ａのエッジ部分の導電層１５とレジスト膜１６との界面にめっき液が若干進入して、鍔部１８ａが必然的に形成される。
【００２６】
なお、本実施形態では導電層１５をＣｕにより形成し、めっき層１８をＮｉにより形成している。しかし、導電層１５及びめっき層１８は、それぞれＣｕ、Ｎｉ、Ａｕ、Ａｇ、Ｃｒ及びＳｎのうちから選択された金属、又はその金属を主成分とする合金により形成してもよい。
【００２７】
次に、図３（ｂ）に示すように、電解めっきにより、Ｎｉめっき層１８の上にＣｕを例えば３０μｍ〜６０μｍの厚さに堆積させて、Ｃｕピラー１９を形成する。Ｃｕピラー１９の直径は開口部１６ａの直径と同じになり、めっき層１８の直径よりも小径となる。
【００２８】
更に、図３（ｃ）に示すように、Ｃｕピラー１９の上にはんだを例えば１０μｍ〜１５μｍの厚さに電解めっきして、はんだ層２０を形成する。
【００２９】
次に、レジスト剥離液を使用して、図４（ａ）に示すようにレジスト膜１６を除去する。レジスト膜１６を除去した後には、導電層１５の上にＮｉめっき層１８（鍔部１８ａを含む）が残留する。
【００３０】
次に、図４（ｂ）に示すように、導電層１５のうち露出している部分の表面を酸化させて、酸化層１５ａを形成する。具体的には、図７に模式的に示すように、プラズマアッシング装置３０のチャンバ３１内に半導体基板１１を配置する。そして、チャンバ３１内に例えば酸素（Ｏ2）とＣＦ4との混合ガスを供給しながら、真空ポンプ（図示せず）によりチャンバ３１内を排気して、チャンバ３１内を一定の圧力に維持する。また、上部電極３２ａと下部電極３２ｂとの間に高周波（ＲＦ）電源３３から高周波電圧を印加する。これにより、チャンバ３１内にプラズマが発生し、Ｃｕにより形成された導電層１５の表面が酸化（プラズマアッシング）されて、酸化層１５ａが形成される。
【００３１】
この場合、酸化層１５ａの厚さはアッシング時間により決まる。導電層１５は、その厚さ方向の半分程度まで酸化すればよい。それよりも多く酸化しようとすると、アッシング時間が長くなり、スループットが低下する。本実施形態のように、Ｏ2ガスにＣＦ4を添加することにより、Ｃｕが酸化するときのアッシングレートが上昇する。
【００３２】
なお、導電層１５を酸化するときのアッシングは、等方性アッシングでもよく、異方性アッシングでもよい。
【００３３】
次に、図４（ｃ）に示すように、バリア層１４が露出するまで酸化層１５ａ及びその下の導電層１５をエッチングする。導電層１５及び酸化層１５ａのエッチングには、エッチング液として例えば過水酢酸（過酸化水素水と酢酸と純水とを混合した液）や過水硫酸（過酸化水素水と硫酸と純水とを混合した液）を使用することができる。
【００３４】
本実施形態では、導電層１５の表面を酸化させているため、短時間で導電層１５をエッチング除去することができる。エッチング終了後は、Ｎｉめっき層１８（鍔部１８ａを含む）の下に導電層１５が残留する。
【００３５】
一般的な半導体装置の製造工程では、めっき工程においてレジスト開口部の内側のエッジ部分に鍔部が形成されても、その後のエッチング工程等において鍔部が容易に脱落してしまう。しかし、本実施形態では、鍔部１８ａを残すために、上述したようにエッチング工程の前に導電層１５に対し酸化処理（アッシング処理）を行って、エッチング時間の短縮を図っている。
【００３６】
上述の如く、導電層１５及び酸化層１５ａをエッチングしてバリア層１４を露出させた後、図５（ａ）に示すように、パッシベーション膜１３が露出するまでバリア層１４をエッチングする。Ｔｉからなるバリア層１４のエッチングには、例えばアルカリ性チタンエッチング液（例えば、過酸化水素水に純水と水酸化カリウム等を混合した液）を使用することができる。
【００３７】
次いで、図５（ｂ）に示すようにはんだ層２０を例えば２３０℃〜２４０℃程度の低温でリフローして、はんだ層２０の表面を滑らかにする。本実施形態では、はんだ層２０の厚さが前述の如く１０μｍ〜１５μｍと薄いので、リフロー後のはんだ層２０のＣｕピラー１９から横方向に張り出し量が少ない。従って、狭ピッチの半導体装置に適用できる。
【００３８】
次いで、ダイシング装置により半導体基板１１を切断して、個々の半導体チップに分離する。そして、その半導体チップを、他の半導体チップ又はパッケージ基板上に実装して、半導体装置を完成する。
【００３９】
図８は、上述した方法により形成した半導体チップを、他の半導体チップ上に積層（スタック）して半導体装置を完成させた状態を示す図である。
【００４０】
図８に示す半導体装置４０は、パッケージ基板４１と、半導体チップ４４と、半導体チップ４５とを有する。
【００４１】
半導体チップ４４にはロジック回路が形成されており、この半導体チップ４４はパッケージ基板４１上に搭載されている。パッケージ基板４１の下面側には回路基板（図示せず）に形成された電極と接続する通常バンプ４２が形成されており、上面側には電極４３が形成されている。電極４４と半導体チップ４４の上面周縁部に形成された電極とは、金属細線（ボンディングワイヤ）４７により電気的に接続されている。
【００４２】
半導体チップ４５には例えばＤＲＡＭ（Dynamic Random Access Memory）が形成されており、上述の実施形態に記載した方法により形成されたＣｕピラー１９を介して半導体チップ４４の電極に接続されている。
【００４３】
図９は、上述した方法により形成した半導体チップを、パッケージ基板上に搭載して半導体装置を完成させた状態を示す図である。
【００４４】
図９に示す半導体装置５０は、パッケージ基板５１と、半導体チップ５５とを有する。
【００４５】
パッケージ基板５１の下側には通常バンプ５２が形成されている。また、パッケージ基板５１の上側には、電極５３が形成されている。
【００４６】
半導体チップ５５は、上述の実施形態に記載した方法により形成されたＣｕピラー１９を介して、パッケージ基板５１の電極５３に接続されている。
【００４７】
本実施形態では、前述したように、導電層１５をエッチングする前に導電層１５の表面を酸化させて、導電層１５のエッチング時間を短縮している。これにより、エッチング終了時には、鍔部１８ａと、鍔部１８ａの下方の導電層１５及びバリア層１４とが残る。
【００４８】
そして、鍔部１８ａの下方に導電層１５及びバリア層１４が残ることにより、ＵＢＭ径の縮小が回避され、Ｃｕピラー１９の強度が高くなる。その結果、半導体装置の信頼性が向上する。
【００４９】
仮に、導電層１５の表面を酸化させなることなく導電層１５をエッチングした場合は、エッチング時間が長くなり、鍔部１８ａが除去されてしまう。そのため、例えば図１０に示すように導電層１５の径が縮小し、更にバリア層１４がサイドエッチングされてしまう。これにより、Ｃｕピラー１９の強度が減少し、半導体装置の信頼性が低下してしまう。
【００５０】
（第２の実施形態）
図１１〜図１５は、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、接続部にマイクロバンプを備えた半導体装置の製造方法について説明している。
【００５１】
まず、公知の方法により、半導体基板（ウェハ）にトランジスタ等の素子を形成し、その上に絶縁層及び配線層を形成する。図１１（ａ）中の符号６１は、素子、絶縁層及び配線層が形成された半導体基板を示している。
【００５２】
この半導体基板６１上の所定の位置に、例えばＡｌ等の金属により、電極６２を形成する。
【００５３】
次に、ＣＶＤ法等により、半導体基板６１の上側全面に酸化シリコン又は窒化シリコン等の絶縁材料を堆積させて、パッシベーション膜６３を形成する。
【００５４】
その後、フォトリソグラフィ法を使用して、パッシベーション膜６３のうち電極６２に対応する部分を除去して、電極６２の表面を露出させる。
【００５５】
次に、図１１（ｂ）に示すように、半導体基板６１の上側全面に、ＵＢＭとなるバリア層６４及び導電層６５を形成する。本実施形態では、スパッタリング法によりＴｉ（チタン）を１００μｍ程度の厚さに堆積させてバリア層６４とし、その上にＣｕ（銅）を２５０μｍ程度の厚さに堆積させて導電層６５とする。
【００５６】
次に、図１１（ｃ）に示すように、導電層６５の上にフォトレジストを例えば１０μｍ〜２０μｍの厚さに塗布して、レジスト膜６６を形成する。レジスト膜６６の厚さは、後述するはんだ層６９の厚さに応じて適宜設定する。
【００５７】
次に、レジスト膜６６を乾燥させた後、図１２（ａ）に示すように、所定のパターンが設けられた露光マスク６７を使用して、レジスト膜６６のうち電極６２の上方の部分を選択的に露光する。
【００５８】
その後、現像処理を実施して、図１２（ｂ）に示すように、導電層６５のうち電極６２の上方の部分が露出する開口部６６ａを形成する。開口部６６ａの直径は、例えば２５μｍ〜３５μｍ程度とする。
【００５９】
次に、アッシング装置を使用して、図１２（ｃ）に示すようにレジスト膜６６をアッシングする。
【００６０】
次に、図１３（ａ）に示すように、導電層６５を電極としてＮｉ（ニッケル）めっきを行い、開口部６６ａ内の導電層６５上に、Ｎｉめっき層６８を形成する。Ｎｉめっき層６８の厚さは、例えば５μｍ程度とする。
【００６１】
このとき、開口部６６ａの内側のエッジ部分では、レジスト膜６６と導電層６５との間のわずかな隙間にめっき液が入り込んで導電層６５上にめっき金属（Ｎｉ）が析出し、鍔部６８ａが形成される。
【００６２】
次に、図１３（ｂ）に示すように、Ｎｉめっき層６８の上にはんだを例えば１０μｍ〜１５μｍの厚さに電解めっきして、はんだ層６９を形成する。本実施形態では、図１３（ｂ）のように、はんだ層６９が開口部６６ａの外側に若干突出するまでＮｉめっきを行うものとする。
【００６３】
次に、レジスト剥離液を使用して、図１３（ｃ）に示すようにレジスト膜６６を除去する。レジスト膜６６を除去した後には、導電層６５の上にＮｉめっき層６８（鍔部６８ａを含む）が残留する。
【００６４】
次に、図７に例示するプラズマアッシング装置を使用して、図１４（ａ）に示すように導電層６５のうち露出している部分の表面を酸化させて、酸化層６５ａを形成する。
【００６５】
次に、図１４（ｂ）に示すように、バリア層６４が露出するまで酸化層６５ａ及びその下の導電層６５をエッチングする。導電層６５及び酸化層６５ａのエッチングには、エッチング液として例えば過水酢酸（過酸化水素水と酢酸と純水とを混合した液）や過水硫酸（過酸化水素水と硫酸と純水とを混合した液）を使用することができる。
【００６６】
本実施形態では、導電層６５の表面を酸化させているため、短時間で導電層６５をエッチング除去することができる。エッチング終了後は、Ｎｉめっき層６８（鍔部６８ａを含む）の下に導電層６５が残留する。
【００６７】
次に、図１４（ｃ）に示すように、パッシベーション膜６３が露出するまでバリア層６４をエッチングする。Ｔｉからなるバリア層６４のエッチングには、例えばアルカリ性チタンエッチング液（例えば、過酸化水素水に純水と水酸化カリウム等を混合した液）を使用することができる。
【００６８】
次いで、図１５に示すようにはんだ層６９を例えば２３０℃〜２４０℃程度の低温でリフローして、はんだからなる表面が滑らかな球状のマイクロバンプ７０を形成する。本実施形態では、はんだ層６９の厚さが前述の如く１０μｍ〜１５μｍ程度と薄いので、はんだ層６９から形成されるマイクロバンプ７０の横方向に張り出し量が少ない。従って、狭ピッチの半導体装置に適用できる。
【００６９】
次いで、ダイシング装置により半導体基板６１を切断して、個々の半導体チップに分離する。そして、その半導体チップを、他の半導体チップ又はパッケージ基板上に実装して、半導体装置を完成する。
【００７０】
図１６は、上述した方法により形成した半導体チップを、他の半導体チップ上に積層（スタック）して半導体装置を完成させた状態を示す図である。
【００７１】
図１６に示す半導体装置８０は、パッケージ基板８１と、半導体チップ８４と、半導体チップ８５とを有する。
【００７２】
半導体チップ８４にはロジック回路が形成されており、この半導体チップ８４はパッケージ基板８１上に搭載されている。パッケージ基板８１の下面側には回路基板（図示せず）に形成された電極と接続する通常バンプ８２が形成されており、上面側には電極８３が形成されている。電極８４と半導体チップ８４の上面周縁部に形成された電極とは、金属細線（ボンディングワイヤ）８７により電気的に接続されている。
【００７３】
半導体チップ８５には例えばＤＲＡＭが形成されており、上述の実施形態に記載した方法により形成されたマイクロバンプ７０を介して半導体チップ８４の電極に接続されている。
【００７４】
図１７は、上述した方法により形成した半導体チップを、パッケージ基板上に搭載して半導体装置を完成させた状態を示す図である。
【００７５】
図１７に示す半導体装置９０は、パッケージ基板９１と、半導体チップ９５とを有する。
【００７６】
パッケージ基板９１の下側には通常バンプ９２が形成されている。また、パッケージ基板９１の上側には、電極９３が形成されている。
【００７７】
半導体チップ９５は、上述の実施形態に記載した方法により形成されたマイクロバンプ７０を介して、パッケージ基板９１の電極９３に接続されている。
【００７８】
本実施形態においても、第１の実施形態と同様に、導電層６５をエッチングする前に導電層６５の表面を酸化させて、導電層６５のエッチング時間を短縮している。これにより、エッチング終了時には、鍔部６８ａと、鍔部６８ａの下方の導電層６５及びバリア層６４とが残る。
【００７９】
そして、鍔部６８ａの下方に導電層６５及びバリア層６４が残ることにより、ＵＢＭ径の縮小が回避され、マイクロバンプ７０の強度が高くなる。その結果、半導体装置の信頼性が向上する。
【００８０】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００８１】
（付記１）半導体基板上に電極を形成する工程と、
前記半導体基板上に、前記電極に対応する部分に開口部が設けられた絶縁膜を形成する工程と、
前記半導体基板の前記絶縁膜上に導電層を形成する工程と、
前記導電層の上に、前記電極に対応する部分に開口部が設けられたレジスト膜を形成する工程と、
電解めっき法により、前記レジスト膜の前記開口部の内側の前記導電層上に金属めっき層を形成するとともに、前記レジスト膜の前記開口部の周囲の前記レジスト膜と前記導電層との間に前記金属めっき層と同じ金属からなる鍔部を形成する工程と、
前記レジスト膜を除去して前記導電層を露出させる工程と、
前記レジスト膜を除去することにより露出した部分の前記導電層の表面を酸化させて酸化膜を形成する工程と、
前記酸化膜及びその下の前記導電層をエッチングにより除去する工程と
を有することを特徴とする半導体装置の製造方法。
【００８２】
（付記２）前記絶縁膜を形成する工程と前記導電層を形成する工程との間に、前記絶縁膜上にバリア層を形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００８３】
（付記３）前記導電層を銅により形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００８４】
（付記４）前記金属めっき層をニッケルにより形成することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記５）前記酸化膜を形成する工程は、ＣＦ4を含む酸素雰囲気中で行うことを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００８６】
（付記６）前記金属めっき層を形成する工程と前記レジスト膜を除去する工程との間に、前記金属めっき層の上に金属層をめっきする工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００８７】
（付記７）前記金属層を銅により形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００８８】
（付記８）前記金属層をはんだにより形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００８９】
（付記９）半導体基板と、
前記半導体基板の上方に形成された電極と、
前記電極の上に形成された導電層と、
前記導電層の上を覆う金属めっき層と、
前記金属めっき層の上に形成されて前記金属めっき層よりも小径の金属層と
を有することを特徴とする半導体装置。
【００９０】
（付記１０）前記導電層が銅により形成され、前記金属めっき層がニッケルにより形成されていることを特徴とする付記９に記載の半導体装置。
【００９１】
（付記１１）前記金属層が銅により形成されたＣｕピラーであることを特徴とする付記９又は１０に記載の半導体装置。
【００９２】
（付記１２）前記金属層がはんだにより形成されたマイクロバンプであることを特徴とする付記９又は１０に記載の半導体装置。
【符号の説明】
【００９３】
１１，６１…半導体基板、１２，６２…電極、１３，６３…パッシベーション膜、１４，６４…バリア層、１５，６５…導電層、１５ａ，６５ａ…酸化層、１６，６６…レジスト膜、１７，６７…露光マスク、１８，６８…めっき層、１８ａ，６８ａ…鍔部、１９…Ｃｕピラー、２０、６９…はんだ層、３０…プラズマアッシング装置、３１…チャンバ、３２ａ…上部電極、３２ｂ…下部電極、３３…高周波電源、４０，５０．８０，９０…半導体装置、４１，５１，８１，９１…パッケージ基板、４２，５２，８２，９２…通常バンプ、４３，５３，８３，９３…電極、４４，４５，５５，８４，８５，９５…半導体チップ、４７，８７…金属細線、７０…マイクロバンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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