(57)【要約】【課題】ノイズをできるだけ除去しつつ、精度よく信号増幅を行う。【解決手段】半導体装置は抵抗群４１とスイッチ群４３と抵抗群４２とスイッチ群４４とレジスタ４０と増幅器２３とを具備する。抵抗群４１は直列接続の複数の第１抵抗を含む。スイッチ群４３は複数の第１抵抗から一つを選択する並列接続の複数の第１スイッチを含む。抵抗群４２は直列接続の複数の第２抵抗を含む。スイッチ群４４は複数の第２抵抗から一つを選択する並列接続の複数の第２スイッチを含む。レジスタ４０は第１スイッチ及び第２スイッチを一つずつ選択する。抵抗群４１は、一端が第１端子、他端が増幅器２３の出力に接続される。第１スイッチは、一端が第１抵抗間の接続点に、他端が増幅器２３の−入力端子に接続される。抵抗群４２は、一端が第２端子、他端が基準電圧に接続される。第２スイッチは、一端が第２抵抗間の接続点に、他端が増幅器２３の＋入力端子に接続される。【選択図】図２
2014212397.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１抵抗が直列に接続されたゲイン切替用抵抗群と、
前記複数の第１抵抗の少なくとも一つを選択する複数の第１アナログスイッチが並列に接続された第１アナログスイッチ群と、
複数の第２抵抗が直列に接続されたオフセット調整用抵抗群と、
前記複数の第２抵抗の少なくとも一つを選択する複数の第２アナログスイッチが並列に接続された第２アナログスイッチ群と、
前記複数の第１アナログスイッチの一つ及び前記複数の第２アナログスイッチの一つを選択してＯＮにする設定レジスタと、
前記第１アナログスイッチ群と前記第２アナログスイッチ群とに接続された第１増幅器と
を具備し、
前記ゲイン切替用抵抗群は、一端が第１アナログ入力端子、他端が前記第１増幅器の出力に接続され、
前記複数の第１抵抗の各々の接続点には前記複数の第１アナログスイッチの各々の一端が接続され、前記複数の第１アナログスイッチの各々の他端が前記第１増幅器の反転入力端子に接続され、
前記オフセット調整用抵抗群は、一端が第２アナログ入力端子、他端が基準電圧に接続され、
前記複数の第２抵抗の各々の接続点には前記複数の第２アナログスイッチの各々の一端が接続され、前記複数の第２アナログスイッチの各々の他端が前記第１増幅器の正転入力端子に接続されている
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の第１抵抗の抵抗値の和と前記複数の第２抵抗の抵抗値の和とは等しい
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数の第１抵抗のうちの選択された第１アナログスイッチの接続点の次の第１抵抗から前記第１増幅器の出力側の端の第１抵抗までの抵抗値の和と、前記複数の第２抵抗のうちの選択された第２アナログスイッチの接続点の次の第２抵抗から前記基準電圧側の端の第２抵抗までの抵抗値の和とは等しい
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数の第１抵抗の第ｍ番目（ｍは自然数）の抵抗の抵抗値と、前記複数の第２抵抗の第ｍ番目の抵抗の抵抗値とは等しい
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記オフセット調整用抵抗群の他端に接続され、前記基準電圧を変更可能に供給する基準電圧源を更に具備する
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記基準電圧源は、
前記基準電圧の値を設定する基準電圧設定レジスタと、
前記基準電圧設定レジスタの設定値をアナログに変換するデジタルアナログ変換器と、
前記アナログに変換された設定値を増幅する第２増幅器と
を備える
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記設定レジスタは、
前記複数の第１アナログスイッチの一つを選択してＯＮにする第１設定レジスタと、
前記複数の第２アナログスイッチの一つを選択してＯＮにする第２設定レジスタと
を備える
半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記ゲイン切替用抵抗群、前記第１アナログスイッチ群、前記オフセット調整用抵抗群、前記第２アナログスイッチ群、前記設定レジスタ及び前記第１増幅器は、Ｕ相、Ｖ相、及びＷ相の相ごとに設けられている
半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記第１増幅器の出力インピーダンスと前記第２増幅器の出力インピーダンスとは等しい
半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記複数の第１抵抗及び前記複数の第２抵抗は点対称にレイアウトされている
半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記第１増幅器の出力電圧をアナログ−デジタル変換して出力信号を生成するアナログデジタル変換器と、
前記出力信号に基づいて、インバータ回路の電流を制御する駆動信号を生成する制御回路と
を更に具備する
半導体装置。
【請求項１２】
モータに電流を供給するインバータ回路と、
前記インバータ回路における前記モータへの電流の供給を制御する請求項１１に記載の半導体装置と
を具備し、
前記インバータ回路は、電流経路に設けられたシャント抵抗を備え、
前記半導体装置は、
第１アナログ入力端子と第２アナログ入力端子とに前記シャント抵抗を接続され、
前記シャント抵抗の電圧に基づいて、前記モータへの電流の供給を制御する駆動信号を前記インバータ回路へ出力する
インバータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばインバータシステムに内蔵される半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
モータ制御に用いられるインバータ制御が知られている。インバータ制御は、エアコンや冷蔵庫や洗濯機のような家庭用電気製品や産業用機械などに利用されている。例えば、特許文献１（特開２００９−９５２０６号公報（対応米国特許ＵＳ８１３９３８５Ｂ２））には、インバータ制御を行うインバータ制御回路が開示されている。そのインバータ制御回路は、スイッチ素子で構成されるインバータ回路を制御する回路であり、タイマ回路と、増幅器と、ゲイン制御回路とを備えている。そのタイマ回路は、そのスイッチ素子の導通状態を制御するＰＷＭ信号を生成する。その増幅器は、インバータ回路の負荷電流により生成されるアナログ信号を入力し増幅して出力する。そのゲイン制御回路は、ＰＷＭ信号の出力変化タイミングに同期してその増幅器のゲインの切り替えを制御する。
【０００３】
関連する技術として、特許文献２（特開２００４−２１０２３３号公報（対応米国特許ＵＳ７３６６５９９Ｂ２））に、電動パワーステアリング装置が開示されている。その電動パワーステアリング装置は、電動モータの駆動力をステアリング機構に伝達して操舵補助する装置であり、電流検出回路と、マイクロコンピュータと、ゲイン変更手段とを含んでいる。その電流検出回路は、上記電動モータに流れる電流を検出してモータ電流検出信号を出力する電流検出回路であって、ゲインの変更が可能な可変ゲイン増幅回路によって増幅されたモータ電流検出信号を出力する。そのマイクロコンピュータは、この電流検出回路が出力するモータ電流検出信号が入力されるアナログ／ディジタル変換ポートを有し、このアナログ／ディジタル変換ポートを介して取り込まれたモータ電流検出信号に基づいて上記電動モータを制御する。そのゲイン変更手段は、上記可変ゲイン増幅回路のゲインを変更する。この可変ゲイン増幅回路は、アナログスイッチＳＷに電流が流れる構成を有している。そのため、そのアナログスイッチＳＷのオン抵抗の影響により差動増幅器のゲインに誤差を生じてしまう。
【０００４】
また、特許文献３（特開２００１−２９８３３７号公報）に、ゲイン可変増幅回路が開示されている。このゲイン可変増幅回路は、オペアンプと、ゲイン切替用抵抗群と、複数のアナログスイッチと、選択手段とを備えている。ゲイン切替用抵抗群は、複数の抵抗が直列接続されている。複数のアナログスイッチは、ゲイン切替用抵抗群の各抵抗の中間点とオペアンプの入力端子との間に各々接続されている。選択手段は、全てのアナログスイッチのうち何れか一つを選択的にオンする。このゲイン可変増幅回路は、アナログスイッチに電流が流れない構成を有している。そのため、アナログスイッチのオン抵抗の影響によりオペアンプのゲインに誤差を生じる、ということがなく、精度良く信号増幅を行うことができる。ただし、この場合、オペアンプの同相除去比（ＣＭＲＲ）が悪くなり、かつ、ゲインの変化により同相除去比（ＣＭＲＲ）が変化してしまう。
【０００５】
また、特許文献４（特開２０１１−２５４５６１号公報（対応欧州公開ＥＰ２３８８５９９Ａ２））に、モータ電流検出用ＩＣが開示されている。このモータ電流検出用ＩＣは、差動増幅回路と、その差動増幅回路の＋、−一対の入力端子と、その差動増幅回路の出力端子を備えている。その差動増幅回路の入力端子は負電圧の入力が可能である。その差動増幅回路の入力端子は過大電圧入力時に過大電圧が入力された端子の回路を遮断する機能を有する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−９５２０６号公報
【特許文献２】特開２００４−２１０２３３号公報
【特許文献３】特開２００１−２９８３３７号公報
【特許文献４】特開２０１１−２５４５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載されるようなインバータ制御では、そのインバータ回路の負荷電流を検出するためにシャント抵抗を用いている。そのシャント抵抗には約数十Ａの大電流が流れ、かつ、そのシャント抵抗に流れる電流の値の変化も大きい。そのため、そのインバータ制御回路は、ノイズが多い環境下で動作しなければならない。その環境下において、モータを精度よく制御して効率を向上させるためには、そのシャント抵抗に流れる電流により発生する電圧を精度よく増幅し、かつノイズを出来るだけ除去した信号をマイクロコンピュータ内に取り込む必要がある。ノイズをできるだけ除去しつつ、精度よく信号増幅を行うことが可能な技術が望まれる。
【０００８】
特許文献２の可変ゲイン増幅回路は、アナログスイッチＳＷに電流が流れる構成を有している。そのため、そのアナログスイッチＳＷのオン抵抗の影響により差動増幅器のゲインに誤差を生じてしまう。特許文献３のゲイン可変増幅回路は、アナログスイッチに電流が流れない構成を有している。そのため、アナログスイッチのオン抵抗の影響によりオペアンプのゲインに誤差を生じる、ということがなく、精度良く信号増幅を行うことができる。ただし、この場合、オペアンプの反転入力端子側のインピーダンスが変動するため、オペアンプの同相除去比（ＣＭＲＲ）が悪くなり、かつ、ゲインの変動により同相除去比（ＣＭＲＲ）が変動してしまう。特許文献４の差動増幅回路は、ゲインを決める４つの抵抗Ｒ１、Ｒ２、可変抵抗Ｒ４、Ｒ５を備えている。そして、その可変抵抗Ｒ４とその可変抵抗Ｒ５とが同じ値になるように制御することで、同相除去比（ＣＭＲＲ）を改善している。しかし、それら可変抵抗Ｒ４、Ｒ５の構成では、電流が流れる経路にアナログスイッチ（図示されず）が入る。そのため、そのアナログスイッチのオン抵抗の影響により差動増幅回路のゲインに誤差を生じてしまう。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置は、オペアンプの反転入力端子側のゲイン切り替え用の抵抗と正転入力端子側のオフセット切り替え用の抵抗とをそれぞれ任意に設定可能であり、かつ、各抵抗の切り替えに用いるアナログスイッチをオペアンプの電流経路から実質的に排除している。
【発明の効果】
【００１１】
前記一実施の形態によれば、その半導体装置は、ノイズをできるだけ除去しつつ、精度よく信号増幅を行うことができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態に係るインバータシステムを備えたモータ制御システムの構成例を示すブロック図である。
【図２】図２は、第１の実施の形態に係るマイクロコンピュータの構成例を示すブロック図である。
【図３】図３は、実施の形態に係るマイクロコンピュータのタイマ回路の構成例を示すブロック図である。
【図４】図４は、実施の形態に係るインバータシステムを備えたモータ制御システムの動作を示すタイミングチャートである。
【図５】図５は、第２実施の形態に係るマイクロコンピュータの構成例を示すブロック図である。
【図６Ａ】図６Ａは、基準電圧と、アナログ入力電圧との関係を示すグラフである。
【図６Ｂ】図６Ｂは、基準電圧と、オペアンプ正転入力電圧との関係を示すグラフである。
【図６Ｃ】図６Ｃは、基準電圧と、オペアンプ出力電圧との関係を示すグラフである。
【図７Ａ】図７Ａは、基準電圧と、アナログ入力電圧との間の関係を示すグラフである。
【図７Ｂ】図７Ｂは、基準電圧と、オペアンプ正転入力電圧との関係を示すグラフである。
【図７Ｃ】図７Ｃは、基準電圧と、オペアンプ出力電圧との間の関係を示すグラフである。
【図８Ａ】図８Ａは、基準電圧と、アナログ入力電圧との関係を示すグラフである。
【図８Ｂ】図８Ｂは、基準電圧と、オペアンプ正転入力電圧との間の関係を示すグラフである。
【図８Ｃ】図８Ｃは、基準電圧と、オペアンプ出力電圧との間の関係を示すグラフである。
【図９】図９は、第３実施の形態に係るマイクロコンピュータの構成例を示すブロック図である。
【図１０】図１０は、第４実施の形態に係るマイクロコンピュータの構成例を示すブロック図である。
【図１１Ａ】図１１Ａは、第５実施の形態に係る第１抵抗及び第２抵抗のレイアウトの一例を示す模式図である。
【図１１Ｂ】図１１Ｂは、第５実施の形態に係る第１抵抗及び第２抵抗のレイアウトの一例を示す模式図である。
【図１１Ｃ】図１１Ｃは、第５実施の形態に係る第１抵抗及び第２抵抗のレイアウトの一例を示す模式図である。
【図１２】図１２は、マイクロコンピュータの変形例を示す模式図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態に係る半導体装置及びインバータについて、添付図面を参照して説明する。
【００１４】
（第１の実施の形態）
第１の実施の形態に係る半導体装置及びインバータシステムの構成について説明する。図１は、第１の実施の形態に係るインバータシステムを備えたモータ制御システムの構成例を示すブロック図である。このモータ制御システム１は、インバータシステム（４、２）とモータ３とを具備している。インバータシステム（２、４）は、後述するように、制御された電流をモータ３に供給する。モータ３は、３相モータであり、インバータシステム（２、４）から供給される制御された電流で回転する。言い換えると、モータ３に流れる電流はインバータシステム（２、４）により制御される。この図では、モータ３のうち、モータコイルのみを図示している。また、以下の各実施の形態では、モータ３の相数やインバータシステム（４、２）の相数は、３相を例として説明するが、各実施の形態の相数はこれに限定されるものではない。
【００１５】
インバータシステムは、インバータ回路４とマイクロコンピュータ２とを備えている。インバータ回路４は、モータ３に接続され、モータ３に電流を供給する。インバータ回路４は、シャント抵抗Ｒｓを備えている。シャント抵抗Ｒｓは、インバータ回路４の電流経路に設けられている。マイクロコンピュータ２（半導体装置）は、シャント抵抗Ｒｓの電圧（モータ３に供給される電流に対応）に基づいて、インバータ回路４におけるモータ３への電流の供給を、駆動信号（ＰＷＭ信号）により制御する。このとき、マイクロコンピュータ２は、後述の構成を有するので、シャント抵抗Ｒｓの電圧について、ノイズをできるだけ除去しつつ、精度よく増幅を行うことができる。その結果、モータ３への電流の供給をより精度よく制御することができる。この図の例では、シャント抵抗Ｒｓが一つである１シャントの例を示している。
【００１６】
以下、インバータシステムについて更に説明する。
インバータ回路４は、更に、３相モータ駆動用のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、電源Ｅ０とを備えている。電源Ｅ０は、ノードｎ１とノードｎ２との間に接続されている。インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３は、電源Ｅ０に並列に接続されている。
【００１７】
インバータＩＮＶ１は、スイッチ素子ＴＲ１、ＴＲ２を含んでいる。スイッチ素子ＴＲ１、ＴＲ２はそれぞれＵ相のＰＷＭ信号５０、Ｕ相の逆相のＰＷＭ信号５１によって駆動される。スイッチ素子ＴＲ１は、ＮＰＮ型トランジスタであり、コレクタがノードｎ２に接続され、エミッタがノードｎ３に接続され、ベースにＵ相のＰＷＭ信号５０が入力される。スイッチ素子ＴＲ２は、ＮＰＮ型トランジスタであり、コレクタがノードｎ３に接続され、エミッタがノードｎ１に接続され、ベースにＵ相の逆相のＰＷＭ信号５１が入力される。インバータＩＮＶ１は、更に、帰還ダイオードＤ１、Ｄ２を含んでいる。帰還ダイオードＤ１は、アノードがノードｎ３に接続され、カソードがノードｎ２に接続されている。帰還ダイオードＤ２は、アノードがノードｎ１に接続され、カソードがノードｎ３に接続されている。
【００１８】
インバータＩＮＶ２は、スイッチ素子ＴＲ３、ＴＲ４を含んでいる。スイッチ素子ＴＲ３、ＴＲ４はそれぞれＶ相のＰＷＭ信号５２、Ｖ相の逆相のＰＷＭ信号５３によって駆動される。スイッチ素子ＴＲ３は、ＮＰＮ型トランジスタであり、コレクタがノードｎ２に接続され、エミッタがノードｎ４に接続され、ベースにＶ相のＰＷＭ信号５２が入力される。スイッチ素子ＴＲ４は、ＮＰＮ型トランジスタであり、コレクタがノードｎ４に接続され、エミッタがノードｎ１に接続され、ベースにＶ相の逆相のＰＷＭ信号５３が入力される。インバータＩＮＶ２は、更に、帰還ダイオードＤ３、Ｄ４を含んでいる。帰還ダイオードＤ３は、アノードがノードｎ４に接続され、カソードがノードｎ２に接続されている。帰還ダイオードＤ４は、アノードがノードｎ１に接続され、カソードがノードｎ４に接続されている。
【００１９】
インバータＩＮＶ３は、スイッチ素子ＴＲ５、ＴＲ６を含んでいる。スイッチ素子ＴＲ５、ＴＲ６はそれぞれＷ相のＰＷＭ信号５４、Ｗ相の逆相のＰＷＭ信号５５によって駆動される。スイッチ素子ＴＲ５は、ＮＰＮ型トランジスタであり、コレクタがノードｎ２に接続され、エミッタがノードｎ５に接続され、ベースにＷ相のＰＷＭ信号５４が入力される。スイッチ素子ＴＲ６は、ＮＰＮ型トランジスタであり、コレクタがノードｎ５に接続され、エミッタがノードｎ１に接続され、ベースにＷ相の逆相のＰＷＭ信号５５が入力される。インバータＩＮＶ３は、更に、帰還ダイオードＤ５、Ｄ６を含んでいる。帰還ダイオードＤ５は、アノードがノードｎ５に接続され、カソードがノードｎ２に接続されている。帰還ダイオードＤ６は、アノードがノードｎ１に接続され、カソードがノードｎ５に接続されている。
【００２０】
それぞれのインバータ出力であるノードｎ３、ｎ４、ｎ５は、モータ３を構成する３相のコイルに接続され、電流を供給している。ノードｎ３、ｎ４、ｎ５から供給される電流がモータ３を流れることでモータ３の回転が制御される。シャント抵抗Ｒｓは、ノードｎ１と接地との間に接続されており、インバータ回路４の負荷電流が抵抗Ｒｓを介して流れることで生成されるノードｎ１の電圧がマイクロコンピュータ２に供給される。インバータ回路４は、マイクロコンピュータ２から入力される６相のＰＷＭ信号に応じて、スイッチ素子ＴＲ１〜ＴＲ６をＯＮ／ＯＦＦさせることによりモータ３に供給する電流を調整する。スイッチ素子ＴＲ１〜ＴＲ６はＮＰＮ型トランジスタを例として示しているがこれに限定されない。
【００２１】
マイクロコンピュータ２（半導体装置）は、ゲイン制御回路２４とオペアンプ２３とアナログ−デジタルコンバータ（ＡＤＣ）２５とタイマ回路２２とＣＰＵ２１とを備えている。ゲイン制御回路２４とＡＤＣ２５とタイマ回路２２とＣＰＵ２１とがバス２６を介して双方向通信可能に接続されている。ゲイン制御回路２４は、オペアンプ２３と共に、シャント抵抗Ｒｓの電圧（ノードｎ１の電圧）２７を増幅して、出力電圧Ｖｏｕｔを生成する。オペアンプ（増幅器）２３のゲインは、ゲイン制御回路２４によって制御される。ＡＤＣ２５は、出力電圧Ｖｏｕｔ（アナログ値）をアナログ−デジタル変換して、出力信号（デジタル値）を生成する。ＣＰＵ２１は、出力信号（デジタル値）に基づいて、ＰＷＭ信号のパルス幅を調整するための演算を行い、制御信号を生成する。タイマ回路２２は、制御信号に基づいて、インバータ回路４の電流出力を制御するＰＷＭ信号（駆動信号）を生成する。タイマ回路２２とＣＰＵ２１とは一つの制御回路と見ることもできる。
【００２２】
ＰＷＭ信号は、インバータＩＮＶ１〜ＩＮＶ３のスイッチ素子ＴＲ１〜ＴＲ６のＯＮ／ＯＦＦを制御している。スイッチ素子ＴＲ１〜ＴＲ６は、電源Ｅ０からモータ３へ供給される電流を調整している。インバータ回路４は、シャント抵抗Ｒｓの一端であるノードｎ１の電圧をマイクロコンピュータ２に出力している。マイクロコンピュータ２は、このノードｎ１の電圧をモニタし、ＰＷＭ信号のパルス幅を調整するフィードバック制御を行っている。
【００２３】
なお、本実施形態では、ゲイン制御回路２４、オペアンプ２３、ＡＤＣ２５、タイマ回路２２及びＣＰＵ２１が全てマイクロコンピュータ２に含まれている。しかし、本実施の形態はこれに限定されるものではなく、それらのうち、ＣＰＵ２１を除いた構成要素の一部または全部がマイクロコンピュータ２の外部にあってもよい。
【００２４】
次に、ゲイン制御回路２４及びオペアンプ２３について更に説明する。図２は、本実施の形態に係るマイクロコンピュータ（半導体装置）２の構成例を示すブロック図である。この図において、タイマ回路２２は記載を省略している。また、シャント抵抗Ｒｓを除くインバータ回路４の記載も省略している。
【００２５】
ゲイン制御回路２４は、ゲイン切替用抵抗群４１と、第１アナログスイッチ群４３と、オフセット調整用抵抗群４２と、第２アナログスイッチ群４４と、ゲイン設定レジスタ４０と、オペアンプ（第１増幅器）２３とを具備している。ゲイン切替用抵抗群４１は、複数の第１抵抗Ｒ１’、Ｒ２’、…、Ｒｎ＋１’が直列に接続されている。第１アナログスイッチ群４３は、並列に接続された複数の第１アナログスイッチＳ１’、Ｓ２’、…、Ｓｎ’を備えている。複数の第１アナログスイッチＳ１’、Ｓ２’、…、Ｓｎ’は、複数の第１抵抗Ｒ１’、Ｒ２’、…、Ｒｎ＋１’の少なくとも一つを選択する。オフセット調整用抵抗群４２は、複数の第２抵抗Ｒ１、Ｒ２、…、Ｒｎ＋１が直列に接続されている。第２アナログスイッチ群４４は、並列に接続された複数の第２アナログスイッチＳ１、Ｓ２、…、Ｓｎを備えている。複数の第２アナログスイッチＳ１、Ｓ２、…、Ｓｎは、複数の第２抵抗Ｒ１、Ｒ２、…、Ｒｎ＋１の少なくとも一つを選択する。ゲイン設定レジスタ４０は、設定された値に応じた信号を出力することにより、複数の第１アナログスイッチＳ１’、Ｓ２’、…、Ｓｎ’の一つ及び複数の第２アナログスイッチＳ１、Ｓ２、…、Ｓｎの一つを選択してＯＮにする。オペアンプ（第１増幅器）２３は、第１アナログスイッチ群４３と第２アナログスイッチ群４４とに接続されている。
【００２６】
ゲイン切替用抵抗群４１は、一端が第１アナログ入力端子ＡＩＮ０、他端がオペアンプ２３の出力電圧Ｖｏｕｔに接続されている。言い換えると、第１抵抗Ｒ１’の一端が第１アナログ入力端子ＡＩＮ０に接続され、第１抵抗Ｒｎ＋１’の他端がオペアンプ２３の出力電圧Ｖｏｕｔに接続されている。また、複数の第１抵抗Ｒ１’、Ｒ２’、…、Ｒｎ＋１’の各々の接続点（Ｒ１’とＲ２’との接続点、Ｒ２’とＲ３’との接続点、…、Ｒｎ’とＲｎ＋１’との接続点）には複数の第１アナログスイッチＳ１’、Ｓ２’、…、Ｓｎ’の各々の一端が接続されている。複数の第１アナログスイッチＳ１’、Ｓ２’、…、Ｓｎ’の各々の他端がオペアンプ２３の反転入力端子（−端子）に接続されている。言い換えると、第１抵抗Ｒｉ’とＲｉ＋１’（ｉは１以上ｎ以下の自然数）との接続点に、第１アナログスイッチＳｉ’の一端が接続されている。第１アナログスイッチＳｉ’の他端がオペアンプ２３の反転入力端子（−端子）に接続されている。ゲイン切替用抵抗群４１の各第１抵抗Ｒ’の抵抗値は、例えば、オーダーとして数ｋΩ〜１００ｋΩで設計されている。第１アナログスイッチＳ’は、例えばトランスファゲートである。この図の例では、ゲイン切替用抵抗群４１は、一端が第１アナログ入力端子ＡＩＮ０を介して接地されている。
【００２７】
オフセット調整用抵抗群４２は、一端が第２アナログ入力端子ＡＩＮ１、他端が基準電圧Ｖｒに接続されている。言い換えると、第２抵抗Ｒ１の一端が第２アナログ入力端子ＡＩＮ１に接続され、第２抵抗Ｒｎ＋１の他端が基準電圧Ｖｒに接続されている。また、複数の第２抵抗Ｒ１、Ｒ２、…、Ｒｎ＋１の各々の接続点（Ｒ１とＲ２との接続点、Ｒ２とＲ３との接続点、…、ＲｎとＲｎ＋１との接続点）には複数の第２アナログスイッチＳ１、Ｓ２、…、Ｓｎの各々の一端が接続されている。複数の第２アナログスイッチＳ１、Ｓ２、…、Ｓｎの各々の他端がオペアンプ２３の正転入力端子（＋端子）に接続されている。言い換えると、第２抵抗ＲｉとＲｉ＋１との接続点に、第２アナログスイッチＳｉの一端が接続されている。第２アナログスイッチＳｉの他端がオペアンプ２３の正転入力端子（＋端子）に接続されている。オフセット調整用抵抗群４２の各第２抵抗Ｒの抵抗値は、例えば、オーダーとして数ｋΩ〜１００ｋΩで設計されている。第２アナログスイッチＳは、例えばトランスファゲートである。なお、基準電圧Ｖｒは、ノードｎ１の電圧Ｖｉｎがマイナス電位であっても、オペアンプ２３の正転入力端子の入力電圧Ｖｐがマイナスにならないような電圧とする。オペアンプ２３で基準をＧＮＤ（接地）にしているためである。
【００２８】
ゲイン設定レジスタ４０は、複数の第１アナログスイッチＳ１’、Ｓ２’、…、Ｓｎ’及び複数の第２アナログスイッチＳ１、Ｓ２、…、Ｓｎに対して共通に用いられている。したがって、第１アナログスイッチＳｉ’が選択されＯＮにされるとき、同時に第２アナログスイッチＳｉが選択されＯＮにされる。その場合、ゲイン切替用抵抗群４１については、第１抵抗がＲ１’＋…＋Ｒｉ’とＲｉ＋１’＋…＋Ｒｎ＋１’とに分割され、Ｒｉ’とＲｉ＋１’との接続点が、第１アナログスイッチＳ１’を介してオペアンプ２３の反転入力端子（−端子）に接続される（入力電圧Ｖｍ）。また、オフセット調整用抵抗群４２については、第２抵抗がＲ１＋…＋ＲｉとＲｉ＋１＋…＋Ｒｎ＋１とに分割され、ＲｉとＲｉ＋１との接続点がオペアンプ２３の正転入力端子（＋端子）に接続される（入力電圧Ｖｐ）。オペアンプ２３は、反転入力端子の入力電圧Ｖｍと正転入力端子の入力電圧Ｖｐとに基づいて、差動増幅を行い、出力電圧Ｖｏｕｔを出力する。
【００２９】
ＡＤＣ２５は、タイマ回路２２からのトリガ信号Ａ１〜Ａ３に応答して、オペアンプ２３の出力電圧Ｖｏｕｔ（アナログ値）を取り込んでデジタル値に変換する。そして、そのデジタル信号をＣＰＵ２１へ出力する。トリガ信号Ａ１〜Ａ３は、それぞれインバータＩＮＶ１〜ＩＮＶ３に対応している。
【００３０】
上述のように、シャント抵抗Ｒｓは、アナログ入力端子ＡＮＩ１とアナログ入力端子ＡＮＩ０との間に接続されている。シャント抵抗Ｒｓの一端は、（インバータ回路４のスイッチ素子ＴＲを介して）モータ３に、他端はＧＮＤに接続されている。シャント抵抗Ｒｓの抵抗値は、例えば、オーダーとして数ｍΩ〜１００ｍΩで設計されている。
【００３１】
この図２のゲイン制御回路２４及びオペアンプ２３は、プログラマブル・ゲインアンプと見ることができる。このプログラマブル・ゲインアンプのゲインと同相除去比を求めると、以下のようになる。
【００３２】
例として、ゲイン設定レジスタ４０に第１アナログスイッチＳｉと第２アナログスイッチＳｉ’がオンする値を設定した場合を考える。オペアンプ２３の正転入力端子の入力電圧をＶｐとし、オペアンプ２３の反転入力端子の入力電圧をＶｍとし、アナログ入力端子ＡＮＩ１に入力される入力電圧をＶｉｎ、ＡＩＮ０に入力される入力電圧とＶｓｓ、基準電圧をＶｒとする。また、オペアンプ２３の正転入力端子Ｖｐと反転入力端子Ｖｍは仮想接地されるため同電位となり、この電位をＶａとする。Ｒ１＋…＋ＲｉとＲｉ＋１＋…＋Ｒｎ＋１に流れる電流は同じであることから以下の式（１）が成り立つ。
【数１】
2014212397.tif 000003
【００３３】
また、Ｒ１’＋…＋Ｒｉ’とＲｉ＋１’＋…＋Ｒｎ＋１’に流れる電流が同じことから式（２）が成り立つ。
【数２】
2014212397.tif 000004
【００３４】
式（１）、式（２）からＶｏｕｔを求めると式（３）となる。
【数３】
2014212397.tif 000005
【００３５】
ここで差動ゲインＧＤは、Ｖｓｓを基準にＶｓｓからの差電圧をＶｉｎとして求めると、式（３）の
Ｖｓｓを０とし、Ｖｒの項はＶｉｎが変化しても変わらないゲインに無関係な項なので削除でき、式（４）を求めることができる。
【数４】
2014212397.tif 000006
【００３６】
また、同相ゲインＧＣは、同じ信号が入力されたときのゲインなので、式（３）のＶｓｓをＶｉｎとし、Ｖｒの項はＶｉｎが変化しても変わらないゲインに無関係な項なので削除でき式（５）を求めることができる。
【数５】
2014212397.tif 000007
【００３７】
したがって、同相除去比ＣＭＲＲは、以下の式（６）のようになる。
【数６】
2014212397.tif 000008
【００３８】
ここで、
（Ｒｉ＋１＋…＋Ｒｎ＋１）／（Ｒ１＋…＋Ｒｉ）＝
（Ｒｉ＋１’＋…＋Ｒｎ＋１’）／（Ｒ１’＋…＋Ｒｉ’）
とすると式（３）は式（７）となる。
【数７】
2014212397.tif 000009
【００３９】
また、式（６）は式（８）となる。
ＣＭＲＲ＝∞  …（８）
【００４０】
本実施の形態に係るプログラマブル・ゲインアンプ（ゲイン制御回路２４及びオペアンプ２３）は、ゲイン及び同相除去比を設定するゲイン切替用抵抗群４１及びオフセット調整用抵抗群４２の電流が流れる経路に、抵抗値を切り替えるためのアナログスイッチを設けていない。それにより、アナログスイッチのオン抵抗の影響を除去することができる。その結果、ゲインを精度良く設計することが可能となる。
【００４１】
また、そのプログラマブル・ゲインアンプは、ゲイン設定レジスタ４０の設定値により、ゲイン切替用抵抗群４１における複数の第１抵抗Ｒ’の抵抗値やとオフセット調整用抵抗群４２における複数の第２抵抗Ｒの抵抗値を適宜設定することができる。それにより、同相除去比を最適に設定することができる。
【００４２】
また、そのプログラマブル・ゲインアンプは、ゲイン切替用抵抗群４１における複数の第１抵抗Ｒ’の抵抗値の比（Ｒｉ＋１’＋…＋Ｒｎ＋１’）／（Ｒ１’＋…＋Ｒｉ’）とオフセット調整用抵抗群４２における複数の第２抵抗Ｒの抵抗値の比（Ｒｉ＋１＋…＋Ｒｎ＋１）／（Ｒ１＋…＋Ｒｉ）とを等しくすることが好ましい。それにより、同相除去比を改善することが可能になる。
【００４３】
更に抵抗素子の製造上のバラツキを抑制するためには、同一の抵抗値で同一の形状とした方が良い。この条件を満たすようにするためには、以下の条件を満たすことが好ましい。具体的には、Ｒ１’＝Ｒ１＝Ｒ２’＝Ｒ２＝…＝Ｒｎ＋１’＝Ｒｎ＋１である。
【００４４】
以上のように、本実施の形態では、オペアンプ２３は、第１アナログスイッチＳｉ’や第２アナログスイッチＳｉのオン抵抗の影響を受けずに精度良く増幅することができる（式（３）より）。また、（Ｒｉ＋１＋…＋Ｒｎ＋１）／（Ｒ１＋…＋Ｒｉ）＝（Ｒｉ＋１’＋…＋Ｒｎ＋１’）／（Ｒ１’＋…＋Ｒｉ’）となる抵抗値で設計すれば、良好な同相除去比を得ることができる（式（８）より）。
【００４５】
図３は、本実施の形態に係るマイクロコンピュータ（半導体装置）２のタイマ回路２２の構成例を示すブロック図である。タイマ回路２２は、アップ／ダウンカウンタ２１１と、ＰＷＭ発生回路２２０と、Ａ／Ｄトリガ発生回路２３０とを備えている。
【００４６】
アップ／ダウンカウンタ２１１は、マイクロコンピュータ２内部のクロック発生回路（図示せず）から供給されるカウント用クロックＣＬＫに基づいて、最小値の０から最大値のＭ（Ｍは整数）までカウントアップし、その後に０までカウントダウンする。そして、カウント値２１５を、ＰＷＭ発生回路２２０とＡ／Ｄトリガ発生回路２３０とに出力する。アップ／ダウンカウンタ２１１は、カウント用クロックＣＬＫの供給により上記のカウントアップとカウントダウンの動作を繰り返す。
【００４７】
ＰＷＭ発生回路２２０は、カウント値２１５に基づいて、インバータ回路４を制御するＰＷＭ信号を発生し、インバータ回路４へ出力する。具体的には、ＰＷＭ発生回路２２０は、Ｕ相用のＰＷＭタイマと、Ｖ相用のＰＷＭタイマと、Ｗ相用のＰＷＭタイマとを備えている。Ｕ相用のＰＷＭタイマは、Ｕ相のＰＷＭ信号５０とＵ相の逆相に対応したＰＷＭ信号５１を出力する。Ｖ相用のＰＷＭタイマは、Ｖ相のＰＷＭ信号５２とＶ相の逆相に対応したＰＷＭ信号５３を出力する。Ｗ相用のＰＷＭタイマは、Ｗ相のＰＷＭ信号５４とＷ相の逆相に対応したＰＷＭ信号５５を出力する。
【００４８】
Ｕ相用のＰＷＭタイマは、比較回路２２４と、比較値設定レジスタ２２１とを含んでいる。比較値設定レジスタ２２１は、ＰＷＭ信号５０の所定周期におけるパルス幅を設定する。比較回路２２４は、アップ／ダウンカウンタ２１１のカウント値２１５と比較値設定レジスタ２２１とを比較し、両者が一致したときの出力であるＰＷＭ信号５０を反転させる。それに伴い、ＰＷＭ信号５０の反転信号であるＰＷＭ信号５１も反転する。そして、その動作を繰り返すことでＰＷＭ信号の出力を周期的に繰り返す。
【００４９】
同様に、Ｖ相用のＰＷＭタイマは、比較回路２２５と、比較値設定レジスタ２２２とを含んでいる。比較値設定レジスタ２２２は、ＰＷＭ信号５２の所定周期におけるパルス幅を設定する。比較回路２２５は、アップ／ダウンカウンタ２１１のカウント値２１５と比較値設定レジスタ２２２とを比較し、両者が一致したときの出力であるＰＷＭ信号５２を反転させる。それに伴い、ＰＷＭ信号５２の反転信号であるＰＷＭ信号５３も反転する。そして、その動作を繰り返すことでＰＷＭ出力を周期的に繰り返す。
【００５０】
同様に、Ｗ相用のＰＷＭタイマは、比較回路２２６と、比較値設定レジスタ２２３とを含んでいる。比較値設定レジスタ２２３は、ＰＷＭ信号５４の所定周期におけるパルス幅を設定する。比較回路２２６は、アップ／ダウンカウンタ２１１のカウント値２１５と比較値設定レジスタ２２３とを比較し、両者が一致したときの出力であるＰＷＭ信号５４を反転させる。それに伴い、ＰＷＭ信号５４の反転信号であるＰＷＭ信号５３も反転する。そして、その動作を繰り返すことでＰＷＭ出力を周期的に繰り返す。
【００５１】
ＰＷＭ信号５０、５２、５４の比較値設定レジスタ２２１、２２２、２２３の内容はＣＰＵ２１からバス２６を介して転送される。ＰＷＭ信号５１、５３、５５はＰＷＭ信号５０、５２、５４を反転した信号として得られる。ＣＰＵ２１の設定に基づいて、Ｕ相、Ｖ相、Ｗ相に対応した異なるパルス幅のＰＷＭ信号が出力される。
【００５２】
Ａ／Ｄトリガ発生回路２３０は、カウント値２１５に基づいて、ＡＤＣ２５のＡ／Ｄ変換開始用のトリガ信号を発生し、ＡＤＣ２５へ出力する。具体的には、Ａ／Ｄトリガ発生回路２３０は、Ｕ相用のＡＤＣタイマと、Ｖ相用のＡＤＣタイマと、Ｗ相用のＡＤＣタイマとを備えている。Ｕ相用のＡＤＣタイマは、Ｕ相のトリガ信号Ａ１を出力する。Ｖ相用のタイマは、Ｖ相のトリガ信号Ａ２を出力する。Ｗ相用のＡＤＣタイマはＷ相のトリガ信号Ａ３を出力する。
【００５３】
Ｕ相用のＡＤＣタイマは、比較回路２３４と、比較値設定レジスタ２３１とを含んでいる。比較値設定レジスタ２３１は、ＰＷＭ信号５０の出力に伴って変化するインバータ回路４からのアナログ信号２７の電圧（ノードｎ１の電圧Ｖｉｎであり、ここではオペアンプ２３で増幅された出力電圧Ｖｏｕｔ）をＡ／Ｄ変換するタイミングを生成するための値を設定する。比較回路２３４は、カウントアップのときに、カウント値２１５と比較値設定レジスタ２３１とを比較し、両者が一致したときの出力であるＡ／Ｄ変換開始のトリガ信号Ａ１を出力する。そして、その動作を繰り返すことでトリガ信号Ａ１の出力を周期的に繰り返す。
【００５４】
Ｖ相用のＡＤＣタイマは、比較回路２３５と、比較値設定レジスタ２３２とを含んでいる。比較値設定レジスタ２３２は、ＰＷＭ信号５２の出力に伴って変化するインバータ回路４からのアナログ信号２７の電圧（ノードｎ１の電圧Ｖｉｎであり、ここではオペアンプ２３で増幅された出力電圧Ｖｏｕｔ）をＡ／Ｄ変換するタイミングを生成するための値を設定する。比較回路２３５は、カウントアップのときに、カウント値２１５と比較値設定レジスタ２３２とを比較し、両者が一致したときの出力であるＡ／Ｄ変換開始のトリガ信号Ａ２を出力する。そして、その動作を繰り返すことでトリガ信号Ａ２の出力を周期的に繰り返す。
【００５５】
Ｗ相用のＡＤＣタイマは、比較回路２３６と、比較値設定レジスタ２３３とを含んでいる。比較値設定レジスタ２３３は、ＰＷＭ信号５４の出力に伴って変化するインバータ回路４からのアナログ信号２７の電圧（ノードｎ１の電圧Ｖｉｎであり、ここではオペアンプ２３で増幅された出力電圧Ｖｏｕｔ）をＡ／Ｄ変換するタイミングを生成するための値を設定する。比較回路２３６は、カウントアップのときに、カウント値２１５と比較値設定レジスタ２３３とを比較し、両者が一致したときの出力であるＡ／Ｄ変換開始のトリガ信号Ａ３を出力する。そして、その動作を繰り返すことでトリガ信号Ａ３の出力を周期的に繰り返す。ここで、比較回路２３４、２３５，２３６はカウントダウンもしくはカウントアップとカウントダウンの両方にもトリガ信号Ａ１、Ａ２，Ａ３を出力することもできる。
【００５６】
トリガ信号Ａ１、Ａ２、Ａ３の比較値設定レジスタ２３１、２３２、２３３の内容はＣＰＵ２１からバス２６を介して転送される。ＣＰＵ２１の設定に基づいて、Ｕ相、Ｖ相、Ｗ相に対応した異なるタイミングのトリガ信号が出力される。
【００５７】
次に、本実施の形態に係るインバータシステムを備えたモータ制御システムの動作について説明する。図４は、本実施の形態に係るインバータシステムを備えたモータ制御システムの動作を示すタイミングチャートである。（ａ）は、カウント値２１５を示す。（ｂ）は、アナログ信号２７（ノードｎ１の電圧Ｖｉｎ）を示す。（ｃ）〜（ｈ）は、ＰＷＭ信号５０〜５５をそれぞれ示す。（ｉ）〜（ｊ）はカウントアップ時のトリガ信号Ａ１〜Ａ３を示す。
【００５８】
事前に、ＣＰＵ２１は、ゲイン設定レジスタ４０にモータ３の制御に適した値を格納する。その値は、ユーザに入力されても良いし、データベース（図示されず）内のモータ３に関連付けられた値を参照しても良いし、予め設定された値を用いても良い。ここでは、例えば、第１アナログスイッチＳ１’〜Ｓｎ’及び第２アナログスイッチＳ１〜Ｓｎのうち、第１アナログスイッチＳｉ’及び第２アナログスイッチＳｉを選択する値が、ゲイン設定レジスタ４０に格納されているものとする。そのゲイン設定レジスタ４０の値より、第１アナログスイッチＳｉ’及び第２アナログスイッチＳｉが選択される。その結果、第１抵抗Ｒｉ’と第１抵抗Ｒｉ＋１’との間の接続点がオペアンプ２３の反転入力端子（−端子）に接続される。また、第２抵抗Ｒｉと第２抵抗Ｒｉ＋１との間の接続点がオペアンプ２３の正転入力端子（＋端子）に接続される。なお、ゲイン設定レジスタ４０の値は、インバータシステムが動作中であっても、ＣＰＵ２１により変更可能である。
【００５９】
図４の（ａ）のアップ／ダウンカウンタ２１１のカウント値２１５は、０からカウントアップし、カウント値ｐ、ｑ、ｒ（ｐ，ｑ，ｒは自然数でｐ＜ｑ＜ｒ）を経て最大値Ｍに達する。その後、カウントダウンし、カウント値ｒ、ｑ、ｐを経て０になる。その後、再びカウントアップする。例えば、アップ／ダウンカウンタ２１１が１６ビットカウンタの場合、０から６５５３５（十進数）までカウントアップし、その後カウントダウンして０になると再びカウントアップする。
【００６０】
図４の（ｃ）のＰＷＭ信号５０は、カウント値２１５が０から増加してｐとなるｔ１のタイミングでローレベル（“０”）からハイレベル（“１”)に立ち上る。そして、カウント値２１５が減少して再びｐとなるｔ１１のタイミングで立ち下がる。カウント値２１５が０になると再度カウント値２１５が増加して行き、以降は同様の動作を繰り返す。図４の（ｄ）のＰＷＭ信号５１は、ＰＷＭ信号５０の反転出力である。図４の（ｅ）のＰＷＭ信号５２は、カウント値２１５が０から増加してｑとなるｔ３のタイミングでローレベル（“０”）からハイレベル（“１”)に立ち上る。そして、カウント値２１５が減少して再びｑとなるｔ９のタイミングで立ち下がる。カウント値２１５が０になると再度カウント値が増加して行き、以降は同様の動作を繰り返す。図４の（ｆ）のＰＷＭ信号５３は、ＰＷＭ信号５２の反転出力である。図４の（ｇ）のＰＷＭ信号５４は、カウント値２１５が０から増加してｒとなるｔ５のタイミングでローレベル（“０”）からハイレベル（“１”)に立ち上る。そして、カウント値２１５が減少して再びｒとなるｔ７のタイミングで立ち下がる。カウント値２１５が０になると再度カウント値が増加して行き、以降は同様の動作を繰り返す。図４の（ｈ）のＰＷＭ信号５５は、ＰＷＭ信号５４の反転出力である。
【００６１】
図４の（ｉ）のトリガ信号Ａ１は、カウント値２１５が０から増加して（ｐ＋α１）となるｔ２のタイミングでワンショットパルスとして出力される。カウント値２１５が減少して０になると再度カウント値２１５が増加して行き、以降は同様の動作を繰り返す。図４の（ｊ）のトリガ信号Ａ２は、カウント値２１５が０から増加して（ｑ＋α２）となるｔ４のタイミングでワンショットパルスとして出力される。カウント値２１５が減少して０になると再度カウント値２１５が増加して行き、以降は同様の動作を繰り返す。図４の（ｋ）のトリガ信号Ａ３は、カウント値２１５が０から増加して（ｒ＋α３）となるｔ６のタイミングでワンショットパルスとして出力される。カウント値２１５が減少して０になると再度カウント値２１５が増加して行き、以降は同様の動作を繰り返す。
【００６２】
なお、ＰＷＭ信号５０とＰＷＭ信号５１の変化タイミングが重ならないよう、一般的にデッドタイムと呼ばれる期間が設けられて変化タイミングが互いに前後するよう出力制御される。しかし、本実施の形態では理解をし易くするためにデッドタイムがない場合のタイミングで説明する。ＰＷＭ信号５２とＰＷＭ信号５３、ＰＷＭ信号５４とＰＷＭ信号５５、においても同様とする。
【００６３】
上記６相のＰＷＭ信号５０〜５５により、インバータ回路４のスイッチ素子ＴＲ１〜ＴＲ６がＯＮ又はＯＦＦする。それにより、図４の（ｂ）に示すようにマイクロコンピュータ２へのアナログ信号２７が変化する。具体的には以下のようになる。
【００６４】
まず、ｔ０からｔ１の期間では、ＰＷＭ信号５０、ＰＷＭ信号５２、ＰＷＭ信号５４がいずれも“０”出力のため、スイッチ素子ＴＲ１、ＴＲ３、ＴＲ５が全てＯＦＦする。その結果、モータ３に電流が流れず、ノードｎ１はローレベルＶ０、すなわちアナログ信号２７はローレベルＶ０となる。
【００６５】
その後、ｔ１からｔ３の期間では、ＰＷＭ信号５０、ＰＷＭ信号５３、ＰＷＭ信号５５が“１”出力のため、スイッチ素子ＴＲ１、ＴＲ４、ＴＲ６がＯＮになり、スイッチ素子ＴＲ２、ＴＲ３、ＴＲ５はＯＦＦになる。その結果、ＯＮ状態のスイッチ素子とモータ３とを経由して電流が流れることによりノードｎ１の電圧が０から上昇し、アナログ信号２７がＶ１となる。そして、ｔ２において、Ｖ１となったアナログ信号２７をＡＤＣ２５が検出する。
【００６６】
次に、ｔ３とｔ５の期間では、ＰＷＭ信号５０、ＰＷＭ信号５２、ＰＷＭ信号５５が“１”出力のため、スイッチ素子ＴＲ１、ＴＲ３、ＴＲ６がＯＮになり、スイッチ素子ＴＲ２、ＴＲ４、ＴＲ５がＯＦＦになる。その結果、ＯＮ状態のスイッチ素子とモータ３とを経由して電流が流れることによりノードｎ１の電圧がＶ１から上昇し、アナログ信号２７がＶ２となる。なお、ローレベルＶ０は０［Ｖ］とは限らず、インバータ回路４の設計条件により変わる。そして、ｔ４において、Ｖ２となったアナログ信号２７をＡＤＣ２５が検出する。
【００６７】
続いて、ｔ５からｔ７の期間では、ＰＷＭ信号５１、ＰＷＭ信号５３、ＰＷＭ信号５５の出力が全て“０”出力となるため、スイッチ素子ＴＲ２、ＴＲ４、ＴＲ６が全てＯＦＦになる。その結果、モータ３に電流が流れず、ノードｎ１はローレベルＶ０、すなわちアナログ信号２７はローレベルＶ０となる。そして、ｔ６において、Ｖ０となったアナログ信号２７をＡＤＣ２５が検出する。
【００６８】
次に、ｔ７からｔ９の期間では、ＰＷＭ信号５０、ＰＷＭ信号５２、ＰＷＭ信号５５が“１”出力のため、スイッチ素子ＴＲ１、ＴＲ３、ＴＲ６がＯＮになり、スイッチ素子ＴＲ２、ＴＲ４、ＴＲ５がＯＦＦになる。その結果、ＯＮ状態のスイッチ素子とモータ３とを経由して電流が流れることによりノードｎ１の電圧が再び上昇し、アナログ信号２７がＶ２となる。
【００６９】
続いて、ｔ９からｔ１１の期間では、ＰＷＭ信号５０、ＰＷＭ信号５３、ＰＷＭ信号５５が“１”出力となるため、スイッチ素子ＴＲ１、ＴＲ４、ＴＲ６がＯＮになり、スイッチ素子ＴＲ２、ＴＲ３、ＴＲ５がＯＦＦになる。その結果、ＯＮ状態のスイッチ素子とモータ３を経由して電流が流れることによりノードｎ１の電圧がＶ２から下降し、アナログ信号２７がＶ１となる。
【００７０】
次に、ｔ１１からｔ１３の期間では、ＰＷＭ信号５０、ＰＷＭ信号５２、ＰＷＭ信号５４がいずれも“０”出力のため、スイッチ素子ＴＲ１、ＴＲ３、ＴＲ５が全てＯＦＦになる。その結果、モータ３に電流が流れず、ノードｎ１はローレベルＶ０、すなわちアナログ信号２７はローレベルＶ０となる。
【００７１】
ｔ１３からｔ２６の期間は６相のＰＷＭ出力はｔ０からｔ１３の期間と同じタイミングで出力される例を示しており、従って、アナログ信号２７もｔ０からｔ１３の期間と同様に変化する。
【００７２】
以上のようにして、本実施の形態に係るインバータシステムを備えたモータ制御システムは動作する。
【００７３】
本実施の形態では、ゲイン設定レジスタ４０の設定で第１アナログスイッチ群４３及び第２アナログスイッチ群４４をＯＮ／ＯＦＦすることにより、同相除去比やゲインに関わるゲイン切替用抵抗群４１及びオフセット調整用抵抗群４２の抵抗値を自在に調節することができる。それにより、同相除去比を適切に調整することができ、ノイズを適切に抑制することが可能となる。また、本実施の形態では、第１アナログスイッチ群４３及び第２アナログスイッチ群４４に電流を流さないようにすることができる。それにより、それらアナログスイッチのオン抵抗の影響を排除し、精度よく信号増幅を行うことがでる。
【００７４】
（第２の実施の形態）
本実施の形態では、マイクロコンピュータ２のゲイン制御回路２４ａにおける基準電圧Ｖｒを自在に設定可能である点で第１の実施の形態のゲイン制御回路２４と相違している。以下では、その相違点について主に説明する。
【００７５】
ゲイン制御回路２４ａ及びオペアンプ２３について更に説明する。図５は、本実施の形態に係るマイクロコンピュータ（半導体装置）２の構成例を示すブロック図である。この図において、タイマ回路２２は記載を省略している。また、シャント抵抗Ｒｓを除くインバータ回路４の記載も省略している。
【００７６】
ゲイン制御回路２４ａは、第１の実施の形態の構成（ゲイン切替用抵抗群４１、第１アナログスイッチ群４３、オフセット調整用抵抗群４２、第２アナログスイッチ群４４、及びゲイン設定レジスタ４０）に加えて、基準電圧源４５を更に備えている。基準電圧源４５は、オフセット調整用抵抗群４２の他端に接続され、基準電圧Ｖｒを変更可能に供給する。言い換えると、オフセット調整用抵抗群４２へ供給される基準電圧Ｖｒは、基準電圧源４５により変更が可能である。
【００７７】
同相除去比を最適化する場合、オフセット調整用抵抗群４２とゲイン切替用抵抗群４１とは、同じ箇所のアナログスイッチ（Ｓｉ’＝Ｓｉ）が選択される。その場合、基準電圧Ｖｒが固定であると、オペアンプの入力電圧Ｖｐがオペアンプ２３の入力できる電圧範囲からはずれたり、オペアンプ２３の出力電圧Ｖｏｕｔがオペアンプの出力できる範囲を超えてしまったりする場合が生じうる。このような場合は、オペアンプ２３の出力Ｖｏｕｔが歪んだり、ＡＤＣ２５の入力レンジが有効に使えなかったりするなど、変換精度を悪化させる原因となる。これを回避するために、本実施の形態では、基準電圧源４５を用いて基準電圧Ｖｒを可変とし、オペアンプ２３の入出力の範囲を最適に利用し、ＡＤＣ２５の入力範囲を有効に使用し、精度を向上させる。
【００７８】
基準電圧源４５は、基準電圧用オペアンプ（第２増幅器）４５１と、デジタル−アナログ変換器（ＤＡＣ）４５２と、基準電圧設定レジスタ４５３とを備えている。基準電圧設定レジスタ４５３は、ＤＡＣ４５２の設定を行う設定値（デジタル値）を格納している。その設定値は、基準電圧Ｖｒに対応しており、ＣＰＵ２１により書き換え可能である。
【００７９】
ＤＡＣ４５２は、基準電圧設定レジスタ４５３のデジタル値（設定値）をアナログ値に変換する。この図の例では、抵抗ストリング型ＤＡＣであり、複数の抵抗と、複数のスイッチとを備えている。複数の抵抗は、同じ値であり、直列に接続され（抵抗ストリング）、両端に基準電圧を供給される。抵抗ストリングにおける複数の接続点の各々の一端に複数のスイッチの各々の一端が接続される。複数のスイッチの各々の他端は基準電圧用オペアンプ４５１の正転入力端子（＋端子）に接続される。基準電圧設定レジスタ４５３の設定値（デジタル値）に対応して、複数のスイッチの一つが選択される。選択されたスイッチの位置の電圧（アナログ値）は、抵抗ストリングでの分圧比の電圧で基準電圧用オペアンプ４５１へ出力される。ＤＡＣ４５２は、他のタイプのＤＡＣであっても良い。
【００８０】
基準電圧用オペアンプ（第２増幅器）４５１は、ボルテージフォロワで使用される。すなわち、正転入力端子（＋端子）がＤＡＣ４５２に接続され、反転入力端子（−端子）が出力端子に接続されている。基準電圧用オペアンプ４５１は、ＤＡＣ４５２からの出力電圧を基準電圧Ｖｒとしてオフセット調整用抵抗群４２へ供給する。
【００８１】
本実施の形態でも、第１の実施の形態と同様に、オペアンプ２３の同相除去比を最適化するために、（Ｒｉ＋１＋…＋Ｒｎ＋１）／（Ｒ１＋…＋Ｒｉ）＝（Ｒｉ＋１’＋…＋Ｒｎ＋１’）／（Ｒ１’＋…＋Ｒｉ’）となるように、同じ箇所のスアナログイッチ（Ｓｉ＝Ｓｉ’）が選択される。そのとき、本実施の形態では、オペアンプ２３の正転入力端子（＋端子）に印加される入力電圧Ｖｐがオペアンプ２３の入力可能な範囲になるように、基準電圧設定レジスタ４５３の値を設定することで、入力電圧Ｖｉｎの電圧レベルにオフセットを加えている。このとき、オペアンプ２３の出力電圧ＶｏｕｔがＡＤＣ２５の入力範囲を超えないように各設定レジスタ４０、４５３を設定する。
【００８２】
以上のように、基準電圧源４５は、ＣＰＵ２１を介して基準電圧設定レジスタ４５３に格納された値をＤＡＣ４５２でアナログ値に変換し、基準電圧用オペアンプ４５１から基準電圧Ｖｒとしてオフセット調整用抵抗群４２へ供給する。
【００８３】
次に、基準電圧Ｖｒと、アナログ入力電圧Ｖｉｎ、オペアンプ正転入力電圧Ｖｐ及びオペアンプ出力電圧Ｖｏｕｔとの間の関係の、ゲイン依存性について説明する。図６Ａ〜図６Ｃ、図７Ａ〜図７Ｃ及び図８Ａ〜図８Ｃは、基準電圧Ｖｒと、アナログ入力電圧Ｖｉｎ、オペアンプ正転入力電圧Ｖｐ及びオペアンプ出力電圧Ｖｏｕｔとの間の関係の、ゲイン依存性を示すグラフである。ただし、図６Ａ、図７Ａ及び図８Ａでは、縦軸はアナログ入力電圧Ｖｉｎ、横軸は時間ｔを示す。図６Ｂ、図７Ｂ及び図８Ｂでは、縦軸はオペアンプ正転入力電圧Ｖｐ、横軸は時間ｔを示す。図６Ｃ、図７Ｃ及び図８Ｃでは、縦軸はオペアンプ出力電圧Ｖｏｕｔ、横軸は時間ｔを示す。ここで、ＡＤＣ２５の入力範囲は、例えば、０〜５Ｖで、共通とする。Ｒ１＋Ｒ２＋…＋Ｒｉ＝Ｒ１’＋Ｒ２’＋…＋Ｒｉ’＝１２ｋΩ、Ｒｉ＋１＋Ｒｉ＋２＋…＋Ｒｎ＋１＝Ｒｉ＋１’＋Ｒｉ＋２’＋…＋Ｒｎ＋１’＝２８ｋΩとする。シャント抵抗Ｒｓの抵抗値は１０ｍΩとする。
【００８４】
図６Ａ〜図６Ｃを参照して、基準電圧Ｖｒ＝２．５Ｖのとき、アナログ入力電圧Ｖｉｎの振幅が−０．５Ｖ〜＋０．５Ｖの場合（図６Ａ）、オペアンプ正転入力電圧Ｖｐの振幅は＋０．１Ｖ〜＋０．９Ｖである（図６Ｂ）。そして、ゲインを４．０倍とすれば、オペアンプ出力電圧Ｖｏｕｔの振幅は＋０．５Ｖ〜＋４．５Ｖとなり（図６Ｃ）、ＡＤＣ２５の入力範囲を有効に利用できる。
【００８５】
ここで、図７Ａ〜図７Ｃを参照して、基準電圧Ｖｒ＝２．５Ｖ固定で、アナログ入力電圧Ｖｉｎの振幅が０Ｖ〜＋１．０Ｖの場合（図７Ａ）、オペアンプ正転入力電圧Ｖｐの振幅は＋０．７５Ｖ〜＋１．４５Ｖである（図６Ｂ）。そして、ゲインを２．３３倍とすれば、オペアンプ出力電圧Ｖｏｕｔの振幅は＋２．５Ｖ〜＋４．８３Ｖとなり（図７Ｃ）、ＡＤＣ２５の入力範囲に収めることができる。逆にいえば、ゲインが２．３３倍を超えると、オペアンプ出力電圧Ｖｏｕｔの振幅はＡＤＣ２５の入力範囲を超えてしまう。更に、この場合、オペアンプ出力電圧Ｖｏｕｔの振幅は＋２．５Ｖ〜＋４．８３Ｖとなるから、ＡＤＣ２５の入力範囲の半分しか利用できていない。
【００８６】
そこで、図８Ａ〜図８Ｃを参照して、基準電圧Ｖｒを可変とし、例えば基準電圧Ｖｒ＝０．５Ｖにする。その場合、アナログ入力電圧Ｖｉｎの振幅が０Ｖ〜＋１．０Ｖとすると（図８Ａ）、オペアンプ正転入力電圧Ｖｐの振幅は＋０．１Ｖ〜＋０．９Ｖである（図８Ｂ）。そして、ゲインを４．０倍とすれば、オペアンプ出力電圧Ｖｏｕｔの振幅は＋０．５Ｖ〜＋４．５Ｖとなり（図８Ｃ）、ＡＤＣ２５の入力範囲を有効に利用できるようになる。
【００８７】
以上のように、基準電圧Ｖｒを可変とし、アナログ入力電圧Ｖｉｎの振幅に応じて変更することで、ＡＤＣ２５の入力範囲を有効に使用することができ、増幅の精度を向上させることができる。
なお、シャント抵抗Ｒｓの抵抗値は１０ｍΩで、第１抵抗Ｒ’と第２抵抗Ｒは１０ｋΩのオーダーであり、１０の６乗の違いがあるので、シャント抵抗Ｒｓは計算上省略した。
【００８８】
本実施の形態に係るインバータシステムを備えたモータ制御システムの動作については、事前に、又は、動作中に、ＣＰＵ２１が基準電圧設定レジスタ４５３の値を変更することで基準電圧Ｖｒの値を調整する他は、第１の実施の形態と同様であるので、その説明を省略する。
【００８９】
本実施の形態についても、第１の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、基準電圧Ｖｒを可変とし、アナログ入力電圧Ｖｉｎの振幅に応じて変更することができ、ＡＤＣ２５の入力範囲を有効に使用することができ、増幅の精度を向上させることができる。
【００９０】
（第３の実施の形態）
本実施の形態では、マイクロコンピュータ２のゲイン制御回路２４ｂにおける、第１アナログスイッチＳｉ及び第２アナログスイッチＳｉの設定レジスタが、共用ではなく、個別に設けられている点で第２の実施の形態のゲイン制御回路２４ａと相違している。以下では、その相違点について主に説明する。
【００９１】
ゲイン制御回路２４ｂ及びオペアンプ２３について更に説明する。図９は、本実施の形態に係るマイクロコンピュータ（半導体装置）２の構成例を示すブロック図である。この図において、タイマ回路２２は記載を省略している。また、シャント抵抗Ｒｓを除くインバータ回路４の記載も省略している。
【００９２】
ゲイン制御回路２４ｂは、第２の実施の形態の構成（ゲイン切替用抵抗群４１、第１アナログスイッチ群４３、オフセット調整用抵抗群４２、第２アナログスイッチ群４４、ゲイン設定レジスタ４０及び基準電圧源４５）に加えて、オフセット設定レジスタ４６０を更に備えている。すなわち、ゲイン制御回路２４ｂは、ゲイン切替用抵抗群４１／第１アナログスイッチ群４３用のレジスタとしてゲイン設定レジスタ４０を有し、かつ、オフセット調整用抵抗群４２／第２アナログスイッチ群４４用のレジスタとしてオフセット設定レジスタ４６０を有している。オフセット設定レジスタ４６０は、設定された値に応じた信号を出力することにより、複数の第２アナログスイッチＳ１、Ｓ２、…、Ｓｎの一つを選択してＯＮにする。なお、ゲイン設定レジスタ４０とオフセット設定レジスタ４６０とを併せて設定レジスタ４６ともいう。
【００９３】
それにより、ゲイン切替用抵抗群４１の抵抗Ｒｉ’とオフセット調整用抵抗群４２の抵抗Ｒｉとを、ゲイン設定レジスタ４０とオフセット設定レジスタ４６０とを用いて、別々に独立に設定することができる。この場合、同相除去比が低下する可能性があるが、同相ノイズが少ない場合や、同相除去比を重視しないシステムでは問題ない。そして、同相ノイズが少ない場合や、同相除去比を重視しないシステムでは、ゲイン切替用抵抗群４１の抵抗Ｒｉ’とオフセット調整用抵抗群４２の抵抗Ｒｉとを互いに独立して設定することで、プログラマブル・ゲインアンプのゲイン及びオフセット電圧レベルの自由度を上げることができる。
【００９４】
また、同相除去比の低下が問題となる場合には、ゲイン設定レジスタ４０とオフセット設定レジスタ４６０とに同じ値を設定すればよい。また、この構成では、ゲイン切替用抵抗群４１の抵抗Ｒｉ’の構成とオフセット調整用抵抗群４２の抵抗Ｒｉの構成とが相違する場合、ゲイン設定レジスタ４０とオフセット設定レジスタ４６０をそれぞれ適切に設定することで、（Ｒｉ＋１＋…＋Ｒｎ＋１）／（Ｒ１＋…＋Ｒｉ）＝（Ｒｉ＋１’＋…＋Ｒｎ＋１’）／（Ｒ１’＋…＋Ｒｉ’）とすることができ、同相除去比の低下を防止できる。
【００９５】
本実施の形態に係るインバータシステムを備えたモータ制御システムの動作は、事前（又は動作中）に、ＣＰＵ２１がゲイン設定レジスタ４０及びオフセット設定レジスタ４６０の値を設定して、ゲイン切替用抵抗群４１及びオフセット調整用抵抗群４２の抵抗を設定する他は、第２の実施の形態と同様である。したがって、その説明を省略する。
【００９６】
本実施の形態についても、第２の実施の形態と同様の効果を得ることができる。
また、本実施の形態ではゲイン切替用抵抗群４１の抵抗とオフセット調整用抵抗群４２の抵抗Ｒｉとを互いに独立して設定することで、プログラマブル・ゲインアンプのゲイン及びオフセット電圧レベルの自由度を上げることができる。また、設定レジスタ４６は、第１の実施の形態にも適用可能である。
【００９７】
（第４の実施の形態）
本実施の形態では、マイクロコンピュータ２が、１シャント用ではなく、３シャント用である点で第３の実施の形態のマイクロコンピュータ２と相違している。言い換えると、マイクロコンピュータ２は、３相分のプログラマブル・ゲインアンプ（ＰＧＡ：ゲイン制御回路２４ｂとオペアンプ２３とを含む）を有している。以下では、その相違点について主に説明する。
【００９８】
ゲイン制御回路２４ｂ及びオペアンプ２３について更に説明する。図１０は、本実施の形態に係るマイクロコンピュータ（半導体装置）２の構成例を示すブロック図である。この図において、タイマ回路２２は記載を省略している。また、シャント抵抗Ｒｓ１〜Ｒｓ３を除くインバータ回路４の記載も省略している。
【００９９】
この図の例では、インバータ回路４（図１）は、３シャント用のインバータ回路であり、３個のシャント抵抗Ｒｓ１〜Ｒｓ３を有している。すなわち、シャント抵抗Ｒｓ１はインバータ回路４のＵ相用の回路（図１：電源Ｅ０、ノードｎ１、ｎ３、ｎ２を通る回路）に設けられている。シャント抵抗Ｒｓ２はインバータ回路４のＶ相用の回路（図１：電源Ｅ０、ノードｎ１、ｎ４、ｎ２を通る回路）に設けられている。シャント抵抗Ｒｓ３はインバータ回路４のＷ相用の回路（図１：電源Ｅ０、ノードｎ１、ｎ５、ｎ２を通る回路）に設けられている。Ｕ相用の回路と、Ｖ相用の回路と、Ｗ相用の回路とは、電源Ｅ０に対して並列に接続されている。
【０１００】
マイクロコンピュータ２では、３個のシャント抵抗Ｒｓ１〜Ｒｓ３に対応して３相分のプログラマブル・ゲインアンプ（ＰＧＡ）６１〜６３を備えている。ＰＧＡ６１〜６３は、いずれもゲイン制御回路２４ｂとオペアンプ２３とを備えている。ゲイン制御回路２４ｂは、第３の実施の形態の構成（ゲイン切替用抵抗群４１、第１アナログスイッチ群４３、オフセット調整用抵抗群４２、第２アナログスイッチ群４４、基準電圧源４５及び設定レジスタ４６）を備えている。ただし、ゲイン制御回路は、第１、２の実施の形態の構成を有していても良い。
【０１０１】
ＰＧＡ６１〜６３の第１アナログ入力端子ＡＩＮ０は、マイクロコンピュータ２の共通の端子ＶＳＳとして設けられている。また、ＰＧＡ６１〜６３の第２アナログ入力端子ＡＩＮ１は、それぞれマイクロコンピュータ２の端子ＡＮＩ１、端子ＡＮＩ２、端子ＡＮＩ３として個別に設けられている。アナログ入力端子ＡＮＩ１はシャント抵抗Ｒｓ１の一端、アナログ入力端子ＡＮＩ２はシャント抵抗Ｒｓ２の一端、アナログ入力端子ＡＮＩ３はシャント抵抗Ｒｓ３の一端に接続されている。各シャント抵抗Ｒｓ１〜Ｒｓ３の他端はＧＮＤに接続され、マイクロコンピュータ２のＶＳＳ端子に接続されている。
【０１０２】
ＰＧＡ６１〜６３の各々は、分担する相に応じて、ゲイン切替用抵抗群４１、オフセット調整用抵抗群４２及び基準電圧源４５を、他のＰＧＡに対して独立に設定できる。言い換えると、ＰＧＡ６１は、例えばＵ相について、ゲイン切替用抵抗群４１及びオフセット調整用抵抗群４２での抵抗の値、基準電圧源４５での基準電圧の値を、ＣＰＵ２１より、他のＰＧＡ６２、６３に対して独立に設定できる。また、ＰＧＡ６２は、例えばＶ相について、ゲイン切替用抵抗群４１及びオフセット調整用抵抗群４２での抵抗の値、基準電圧源４５での基準電圧の値を、ＣＰＵ２１より、他のＰＧＡ６１、６３に対して独立に設定できる。また、ＰＧＡ６３は、例えばＷ相について、ゲイン切替用抵抗群４１及びオフセット調整用抵抗群４２での抵抗の値、基準電圧源４５での基準電圧の値を、ＣＰＵ２１より、他のＰＧＡ６１、６２に対して独立に設定できる。したがって、ＰＧＡ６１〜６３の各々は、シャント抵抗Ｒｓ１〜Ｒｓ３の電圧Ｖｉｎを、相ごとに、より適切に増幅して、出力電圧Ｖｏｕｔとして出力することができる。
【０１０３】
そして、ＣＰＵ２１は、増幅されデジタル変換された出力電圧Ｖｏｕｔに基づいて、各相のＰＷＭ制御を実行する。言い換えると、ＣＰＵ２１は、ＡＤＣ２５でデジタル信号に変換されたＰＧＡ６１、ＰＧＡ６２、ＰＧＡ６３の出力電圧Ｖｏｕｔに基づいて、タイマ回路２２のＵ相、Ｖ相、Ｗ相のＰＷＭ制御を行う。なお、ＣＰＵ２１によるＵ相、Ｖ相、Ｗ相の各相のＰＷＭ制御は、他の相の出力電圧Ｖｏｕｔを利用して行っても良い。
【０１０４】
本実施の形態に係るインバータシステムを備えたモータ制御システムの動作は、事前（又は動作中）に、ＣＰＵ２１が、相ごとにＰＧＡの各レジスタを設定して、抵抗や基準電圧を設定する点や、動作中に相ごとに得られる出力電圧Ｖｏｕｔに基づいてＰＷＭ制御する点以外は、第３の実施の形態と同様である。したがって、その説明を省略する。
【０１０５】
本実施の形態についても、第３の実施の形態と同様の効果を得ることができる。
また、本実施の形態では相ごとにＰＧＡの抵抗や基準電圧を設定する点や、動作中に相ごとに得られる出力電圧に基づいて制御することで、インバータシステムの制御を精度良く行うことができる。また、各ＰＧＡ６１〜６３の第１アナログ入力端子ＡＩＮ０をマイクロコンピュータ２の内部で結線して、ＶＳＳ端子を共通化することにより、ゲインの精度、同相除去比を損なわずに、マイクロコンピュータ２に必要な端子数を減らすことができる。また、ＰＧＡ６１〜６３は、第１、２の実施の形態のプログラマブル・ゲインアンプ（ゲイン制御回路及びオペアンプ）を用いることも可能である。
【０１０６】
（第５の実施の形態）
本実施の形態では、マイクロコンピュータ２の第１抵抗Ｒ１’、Ｒ２’、…、Ｒｎ＋１’と第２抵抗Ｒ１、Ｒ２、…、Ｒｎ＋１のレイアウト点で第１〜５の実施の形態と相違している。以下では、その相違点について主に説明する。
【０１０７】
図１１Ａ〜図１１Ｃは、本実施の形態に係る第１抵抗及び第２抵抗のレイアウトの一例を示す模式図である。図１１Ａは抵抗が２個ずつの場合、図１１Ｂは抵抗が４個ずつの場合、図１１Ｃは抵抗が８個ずつの場合を示している。
【０１０８】
第１抵抗Ｒ１’、Ｒ２’、…、Ｒｎ＋１’と第２抵抗Ｒ１、Ｒ２、…、Ｒｎ＋１とは、近傍に配置されることが好ましい。それにより、製造ばらつきの影響を削減でき、Ｒ１’＝Ｒ１＝Ｒ２’＝Ｒ２＝…＝Ｒｎ＋１’＝Ｒｎ＋１とすることができる。その結果、プログラマブル・ゲインアンプの同相除去比や、ゲインの精度を改善することができる。
【０１０９】
更に、第１抵抗Ｒ１’、Ｒ２’、…、Ｒｎ＋１’及び第２抵抗Ｒ１、Ｒ２、…、Ｒｎ＋１は、同じ点に対して、同じような点対称（又は線対称）に配置される（レイアウトされる）ことが好ましい。それにより、マイクロコンピュータ２のチップ上の製造ばらつきの影響を受けずに、Ｒ１’＋Ｒ２’＋…＋Ｒｉ’、Ｒｉ＋１’＋Ｒｉ＋２’＋…＋Ｒｎ＋１’Ｒ１＋Ｒ２＋…＋Ｒｉ、Ｒｉ＋１＋Ｒｉ＋２＋…＋Ｒｎ＋１の相対精度を向上することができる。その結果、プログラマブル・ゲインアンプの同相除去比や、ゲインの精度を改善することができる。
【０１１０】
具体的には、例えば以下のとおりである。
図１１Ａにおいて、第１抵抗Ｒ１’、Ｒ２’と第２抵抗Ｒ１、Ｒ２とは、近傍に配置されている。更に、第１抵抗Ｒ１’と第２抵抗Ｒ１とは近傍に配置され、第１抵抗Ｒ２’と第２抵抗Ｒ２とは近傍に配置されている。また、第１抵抗Ｒ１’、Ｒ２’及び第２抵抗Ｒ１、Ｒ２は、同じ点Ｃに対して、同じような点対称の配置を有している（２回対称）。
【０１１１】
図１１Ｂにおいて、第１抵抗Ｒ１’〜Ｒ４’と第２抵抗Ｒ１〜Ｒ４とは、近傍に配置されている。更に、第１抵抗Ｒ１’と第２抵抗Ｒ１とは近傍に配置され、第１抵抗Ｒ２’と第２抵抗Ｒ２とは近傍に配置され、第１抵抗Ｒ３’と第２抵抗Ｒ３とは近傍に配置され、第１抵抗Ｒ４’と第２抵抗Ｒ４とは近傍に配置されている。また、第１抵抗Ｒ１’〜Ｒ４’及び第２抵抗Ｒ１〜Ｒ４は、同じ点Ｃに対して、同じような点対称の配置を有している（４回対称）。
【０１１２】
図１１Ｃにおいて、第１抵抗Ｒ１’〜Ｒ８’と第２抵抗Ｒ１〜Ｒ８とは、近傍に配置されている。更に、第１抵抗Ｒ１’と第２抵抗Ｒ１とは概ね近傍に配置され、第１抵抗Ｒ２’と第２抵抗Ｒ２とは概ね近傍に配置され、第１抵抗Ｒ３’と第２抵抗Ｒ３とは近傍に配置されている。更に、第１抵抗Ｒ４’と第２抵抗Ｒ４とは近傍に配置され、第１抵抗Ｒ５’と第２抵抗Ｒ５とは近傍に配置され、第１抵抗Ｒ６’と第２抵抗Ｒ６とは近傍に配置され、第１抵抗Ｒ７’と第２抵抗Ｒ７とは近傍に配置され、第１抵抗Ｒ８’と第２抵抗Ｒ８とは近傍に配置されている。また、第１抵抗Ｒ１’〜Ｒ８’及び第２抵抗Ｒ１〜Ｒ８は、同じ点Ｃに対して、同じような点対称の配置を有している（２回対称）。
【０１１３】
以上に示すように、マイクロコンピュータ２の第１抵抗Ｒ１’、Ｒ２’、…、Ｒｎ＋１’と第２抵抗Ｒ１、Ｒ２、…、Ｒｎ＋１を、近傍に配置したり、点対称に配置したりする等のレイアウトを採用することにより、プログラマブル・ゲインアンプの同相除去比や、ゲインの精度を改善することができる。
【０１１４】
本実施の形態についても、第１〜４の実施の形態と同様の効果を得ることができる。
加えて、図１１Ａ〜図１１Ｃに例示されるレイアウトにより、プログラマブル・ゲインアンプの同相除去比や、ゲインの精度を改善することができる。
【０１１５】
上記第１〜第５の実施の形態では、マイクロコンピュータ２を１チップとして説明してきたが、複数のチップで形成されていても良い。図１２は、マイクロコンピュータの変形例を示す模式図である。この図は、マイクロコンピュータ２が複数のチップので構成された一例（２チップ）を示している。マイクロコンピュータ２は、マイクロコンピュータ２ｂと、マイクロコンピュータ２ａとを備えている。マイクロコンピュータ２ｂは、１チップとして構成され、プログラマブル・ゲインアンプの部分（ゲイン制御回路及びオペアンプ）を含んでいる。この図では、第３の実施の形態のゲイン制御回路２４ｂとオペアンプ２３とを含む例を示している。マイクロコンピュータ２ａは、１チップとして構成され、ＣＰＵ２１とＡＤＣ２５とタイマ回路２２とを含んでいる。マイクロコンピュータ２ｂとマイクロコンピュータ２ａとはバスや配線により双方向通信可能に接続されている。しかし、各実施の形態はこれに限定されるものではなく、マイクロコンピュータ２が更に別の構成を有する複数のチップで構成されていてもよい。
【０１１６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１７】
Ｒｓ    シャント抵抗
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３    インバータ
Ｅ０    電源
ｎ１〜ｎ６    ノード
ＴＲ１〜ＴＲ６    スイッチ素子
Ｄ１〜Ｄ６    帰還ダイオード
Ｒ１’、Ｒ２’、…、Ｒｎ＋１’    第１抵抗
Ｓ１’、Ｓ２’、…、Ｓｎ’    第１アナログスイッチ
Ｒ１、Ｒ２、…、Ｒｎ＋１    第２抵抗
Ｓ１、Ｓ２、…、Ｓｎ    第２アナログスイッチ
Ａ１〜Ａ３    トリガ信号
１    モータ制御システム
２    マイクロコンピュータ
３    モータ
４    インバータ回路
２１    ＣＰＵ
２２    タイマ回路
２１１    アップ／ダウンカウンタ
２２０    ＷＭ発生回路
２２４〜２２６    比較回路
２２１〜２２３    比較値設定レジスタ
３０    Ａ／Ｄトリガ発生回路
２３４〜２３６    比較回路
２３１〜２３３    比較値設定レジスタ
２３    オペアンプ
２４、２４ａ、２４ｂ、２４ｃ    ゲイン制御回路
２５    アナログ−デジタルコンバータ（ＡＤＣ）
２６    バス
２７    アナログ信号
４０    ゲイン設定レジスタ
４１    ゲイン切替用抵抗群
４２    オフセット調整用抵抗群
４３    第１アナログスイッチ群
４４    第２アナログスイッチ群
４５    基準電圧源
４５１    基準電圧用オペアンプ
４５２    デジタル−アナログ変換器（ＤＡＣ）
４５３    基準電圧設定レジスタ
４６    設定レジスタ
４６０    オフセット設定レジスタ
５０〜５５    ＰＷＭ信号
６１〜６３    プログラマブル・ゲインアンプ
【図１】
2014212397.tif 000010
【図２】
2014212397.tif 000011
【図３】
2014212397.tif 000012
【図４】
2014212397.tif 000013
【図５】
2014212397.tif 000014
【図６Ａ】
2014212397.tif 000015
【図６Ｂ】
2014212397.tif 000016
【図６Ｃ】
2014212397.tif 000017
【図７Ａ】
2014212397.tif 000018
【図７Ｂ】
2014212397.tif 000019
【図７Ｃ】
2014212397.tif 000020
【図８Ａ】
2014212397.tif 000021
【図８Ｂ】
2014212397.tif 000022
【図８Ｃ】
2014212397.tif 000023
【図９】
2014212397.tif 000024
【図１０】
2014212397.tif 000025
【図１１Ａ】
2014212397.tif 000026
【図１１Ｂ】
2014212397.tif 000027
【図１１Ｃ】
2014212397.tif 000028
【図１２】
2014212397.tif 000029