(57)【要約】【課題】基板とゲート電極とゲート絶縁体とを含み、Ｉｎ−Ｇａ−Ｚｎ−Ｏから成る半導体のチャンネル層を含み、半導体上面に保護層を有するボトムゲート型の薄膜トランジスタにおいて、保護層の特性を改善することのできる薄膜トランジスタを提供する。【解決手段】薄膜トランジスタにおいて、保護層は、下部に設けられた閾値電圧を最適化するための絶縁性の第１の層と、第１の層の上部に設けられたパッシベーション機能に重きを置いた絶縁性の第２の層とから成り、且つ、前記第１の層が５０ｎｍから１２０ｎｍまでの程度の範囲内にある膜厚の水素を含むＳｉＯ２層である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板とゲート電極とゲート絶縁体とを含み、Ｉｎ−Ｇａ−Ｚｎ−Ｏから成る半導体のチャンネル層を含み、前記半導体上面に保護層を有するボトムゲート型の薄膜トランジスタにおいて、
前記保護層は、下部に設けられた閾値電圧を最適化するための絶縁性の第１の層と、上部に設けられたパッシベーション機能に重きを置いた絶縁性の第２の層とから成り、且つ、前記第１の層が５０ｎｍから１２０ｎｍまでの程度の範囲内にある膜厚の水素を含むＳｉＯ２層であることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法であって、
前記第１の層の製膜工程がプラズマＣＶＤであり、前記第１の層の前記プラズマＣＶＤによる製膜工程におけるＮ２Ｏ／シラン（ＳｉＨ４）の比が５０以上であることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
前記第２の層がＳｉＯ２あるいはＳｉＮｘ、あるいはＳｉＯＮ、あるいはＡｌ２Ｏ３であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記第２の層がＹ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕの内、少なくとも一種類以上の希土類元素Ｒを含む結晶性Ｒ２Ｏ３型の酸化物であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
請求項４に記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法であって、
前記結晶性Ｒ２Ｏ３型の酸化物の製造工程において、前記第１の層の上に水素を含む一種類以上のＲを蒸着装置により蒸着する工程とその膜を酸化する工程とを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項６】
請求項１、３、又は４に記載の薄膜トランジスタを製造する製造方法であって、
前記第１の層を形成後、前記第２の層形成前に２５０℃−３５０℃の範囲内の温度でアニールすることを特徴とする薄膜トランジスタの製造方法。
【請求項７】
前記第１の層を形成後、前記第２層形成前に２５０℃−３５０℃の範囲内の温度でアニールすることを特徴とする請求項２又は５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス半導体をチャンネル層とした薄膜トランジスタに関するものである。
【背景技術】
【０００２】
現在、電界効果型トランジスタは、半導体メモリ集積回路、高周波信号増幅素子等として広く用いられている。その中でも薄膜トランジスタは、液晶表示装置（ＬＣＤ）、有機ＥＬエレクトロルミネッセンス表示装置（ＯＬＥＤ）等の平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子として用いられている。ＦＰＤに用いられるＴＦＴは、ガラス基板上にチャンネル層としてアモルファスシリコン薄膜または多結晶シリコン薄膜が使用されている。しかしながら、前者は電界効果移動度が１ｃｍ２／Ｖ・ｓｅｃ未満と小さい。後者は、電界効果移動度が大きいものの、比較的高温の熱工程を要するなどの欠点を有する。
【０００３】
これに対して、近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（以下ＩＧＺＯと表記）のアモルファス半導体をチャンネル層とした薄膜トランジスタの開発が活発に行われている［非特許文献１］。この半導体は、アモルファスであるにも関わらず、その移動度が１０ｃｍ２／Ｖ・ｓｅｃに達する場合もあり、今後も期待の大きな半導体デバイスである。
【０００４】
このアモルファスＩＧＺＯのＴＦＴにおいて、閾値電圧の最適化は大きな問題となっている。この問題克服のために、アモルファスＩＧＺＯを熱処理することは有効な方法である。例えば、ＩＧＺＯ膜形成後の乾燥あるいは湿潤酸素雰囲気による閾値電圧、サブスレショルド値の改善が報告されている[非特許文献２]。又、通常より低温での閾値電圧の制御方法としては、ＩＧＺＯ膜のオゾン処理による閾値電圧の改善が報告されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２１６５７４号公報
【特許文献２】特開２００７−２９９９１３号公報
【非特許文献】
【０００６】
【非特許文献１】Ｋ．Ｎｏｍｕｒａ  ｅｔ  ａｌ，  Ｎａｔｕｒｅ    ４８８（２００４）４３２
【非特許文献２】Ｋ．Ｎｏｍｕｒａ  ｅｔ  ａｌ   Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ９３（２００８）１９２１０７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
これまで述べてきたように、又、それ以外にも、現在まで電界効果移動度、サブスレショルド値の改善、閾値電圧の最適化などの薄膜トランジスタ特性改善のための、数多くの研究、発明がなされている。
【０００８】
薄膜トランジスタの構造をアモルファスシリコンの場合と同様にボトムゲート型にする場合、実デバイスでは、アモルファスＩＧＺＯの上面に厚さ４００ｎｍ程度の保護層を設けることが多い。ただし、本発明で使用される保護層は、通常の保護層の他に、エッチングストッパー層等も含むものとする。この保護層はプラズマＣＶＤで作られるＳｉＯ２であることが多い。
【０００９】
プラズマＣＶＤで作られるＳｉＯ２膜を保護層とする場合、成膜中などに水素がＩＧＺＯ膜に取り込まれ、閾値電圧がデプレッション側にシフトする。このようなデプレッション側へのシフトを避けるために、プラズマＣＶＤの成膜において、ＳｉＯ２膜中の水素が少なくなるような条件で成膜することが望ましい。
【００１０】
しかしながら、このような条件で成膜したＳｉＯ２膜は、例えば、液晶ディスプレイのバックブレーンに使用される薄膜トランジスタの非アルカリガラス基板とほぼ同じ熱膨張係数を有するシリコン基板に成膜したＳｉＯ２膜の場合、−４００ＭＰａから−５００ＭＰａの大きな応力を持つ。このような大きな応力を持つ膜は４００ｎｍ程度の膜厚となる保護層として適切ではない。逆に、応力を小さくするような成膜条件で成膜したＳｉＯ２膜は、含有水素量が多い、あるいは、パッシベーション性能が不十分である等の欠点を有する。
【００１１】
本発明は、基板とゲート電極とゲート絶縁体とを含み、Ｉｎ−Ｇａ−Ｚｎ−Ｏから成る半導体のチャンネル層を含み、半導体上面に保護層を有するボトムゲート型の薄膜トランジスタにおいて、保護層の特性を改善することのできる薄膜トランジスタおよびその製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明は、上記状況を鑑みてなされたもので、基板とゲート電極とゲート絶縁体とを含み、Ｉｎ−Ｇａ−Ｚｎ−Ｏから成る半導体のチャンネル層を含み、前記半導体上面に保護層を有するボトムゲート型の薄膜トランジスタにおいて、前記保護層は、下部に設けられた閾値電圧を最適化するための絶縁性の第１の層と、前記第１の層の上部に設けられたパッシベーション機能に重きを置いた絶縁性の第２の層とから成り、且つ、前記第１の層が５０ｎｍから１２０ｎｍまでの程度の範囲内にある膜厚の水素を含むＳｉＯ２層であることを特徴とする。保護層を第１の層と第２の層との２つに分け、第１の層は閾値電圧の最適化、調整に重きを置いた層であり、第２の層はパッシベーション機能やテンション調整機能等に重きを置いた層である。本発明にかかる薄膜トランジスタの形態は図１に示すように、以下のようなものとなる。基板１上に、ゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁層（ゲート絶縁体）４と、ゲート絶縁層４上の半導体層（半導体のチャンネル層）５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして半導体層５上に、半導体層５を二つの領域に分割するように第１の保護膜（第１の層）６と第２の保護膜（第２の層）７が形成され、ソース電極８及びドレイン電極９はそれぞれ分割された半導体層領域で接触し、電気的に接続されている。また、ドレイン電極９は第２の保護膜７の一部を被覆するようにして画素電極１２と接続している。またゲート絶縁層４を挟んでドレイン電極９の下にキャパシタ電極３が形成されている。
【００１３】
第１の層をプラズマＣＶＤで成膜する場合、上述したように成膜中に水素がＩＧＺＯ膜に取り込まれ、閾値電圧がデプレッション側にシフトする。このようなデプレッション側へのシフトを避けるために、プラズマＣＶＤの成膜において、ＳｉＯ２膜中の水素が少なくなるような条件で成膜することが望ましい。そのために、第１の層の製造方法について、製膜工程がプラズマＣＶＤであり、第１の層のプラズマＣＶＤによる製膜工程におけるＮ２Ｏ／シラン（ＳｉＨ４）の比が５０以上であることを提案する。
【００１４】
第１の層は、単独でも、ある程度の保護機能を有する。しかしながら、比較的薄いために、完全な遮断とは成らない。しかしながら、その後の工程における界面汚染の心配は軽微である。そのために、第１の層形成後、第２の層の形成前に２５０−３５０℃でアニールして、ＩＧＺＯ膜からの水素の離脱や酸化を促すことも有効である。
【００１５】
第２の層はパッシベーション機能を有する、あるいは、テンションの緩和が可能な膜であれば良く。その膜がＳｉＯ２あるいはＳｉＮｘ、あるいはＳｉＯＮ、あるいはＡｌ２Ｏ３であっても良い。
【００１６】
本発明では、第２の層についても、更に、提案を行う。例えば基板に非アルカリガラス基板を使用する場合、上述したようにプラズマＣＶＤにより作られた第１の層であるＳｉＯ２の応力は大きい場合がある。その一因に、ＳｉＯ２の熱膨張係数が小さいことが挙げられる。すなわち、Ｓｉ（２．６×１０−６Ｋ−１)やそれと熱膨張係数が同程度の非アルカリガラス基板などに比べてＳｉＯ２の熱膨張は５．４×１０−７Ｋ−１と極端に小さい。第２の層がＹ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕなどの希土類元素Ｒを含む結晶性Ｒ２Ｏ３型の酸化物は、例えばＹ２Ｏ３の場合、７．２×１０−６Ｋ−１と大きな熱膨張係数を持つ。そのために、第２の層にこれらの結晶性酸化膜を用いることで、保護層全体の応力を緩和することが可能である。しかしながら基板は、非アルカリガラスに限定されるものではない。例えば、有機系のフィルム基板を使用しても良い。
【００１７】
本発明では、上述した第２の層の製造方法についても提案を行う。ここではＹ２Ｏ３膜の形成方法について述べる。第１の層の上に、例えばＹ膜を蒸着などにより成膜する。この蒸着に使用するＹのインゴットは、水素雰囲気中で熱処理され、通常より多くの水素を含むＹインゴットであることが望ましい。このようなＹインゴットを蒸着源として成膜されたＹ膜には、水素のほかにＹ２Ｏ３も含まれることが多い。ここでは、詳細は割愛するが、水素を含むＹインゴットから蒸着で成膜したＹ膜には酸素が多く含まれることが多い。すなわち、Ｙを主とした、ＹＨｘ、Ｙ２Ｏ３から成る膜が成膜される。又、第１の層にプラズマＣＶＤにより作られたＳｉＯ２を使用する場合、このＳｉＯ２に水素が含まれるために、Ｙ膜中のＹＨｘの割合は増加しやすい。このＹ、ＹＨｘ、Ｙ２Ｏ３から成る膜は、特に水素の影響のため、又、結晶構造欠陥などのために、大気中、２５０℃から３５０℃程度の範囲内にある温度で容易に酸化され、且つビクスバイト構造を有する良質なＹ２Ｏ３膜となる。又、酸化する際に水素が離脱するために、酸化膜中の水素量は少なく、ＩＧＺＯ膜に与える影響も少ない。又、Ｙを主とした、ＹＨｘ、Ｙ２Ｏ３から成る膜は、安価な製造装置で成膜可能であり、又、アニールも通常のオーブンで良く、安価な工程となる。
【００１８】
しかしながら、上述した工程は、全ての希土類で使用できるわけでは無い。例えば、ＥｕやＬａ、Ｃｅなどは極端に酸化されやすいために、その蒸着膜を大気中に取り出すと急激に酸化され、制御された酸化工程が不可能となる。又、薄膜で、複数個の結晶構造が共存する酸化物は、膜質も良くないなどの理由から使用は望ましくない。そのため、使用可能な希土類元素は、Ｙ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕ及びそれらを一種類以上含む膜に限定される。
【発明の効果】
【００１９】
第１の層の７０ｎｍ程度の成膜条件変化により閾値電圧Ｖｔｈが変化した例を示す。図４に第１の層を水素を含みやすい条件で作製した場合、例えばプラズマＣＶＤにて、Ｎ２Ｏ／シラン（ＳｉＨ４）の比を約７．５で、７０ｎｍ成膜したトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄｓの特性を示す。図５に第１の層を、より水素の少ない作製した場合、例えばプラズマＣＶＤにて、Ｎ２Ｏ／シラン（ＳｉＨ４）の比を約５０で７０ｎｍ成膜したトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄの特性を示す。ゲート電圧は−２０Ｖから＋２０Ｖ、ソースとドレイン電圧１０Ｖで測定を行っている。両者とも第２の層は、同一条件で作製している。前者は全くトランジスタとして動作していない。後者は閾値電圧が０Ｖ近傍の良好な特性を示す。これは、第１の層の成膜条件に強く依存して閾値電圧を制御することが可能であることを示している。これにより第２の層に、パッシベーション性能、応力緩和層としての役割を持たせることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態における薄膜トランジスタの構造を示す概略断面図
【図２】（ａ）〜（ｄ）は、本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図及び平面図
【図３】（ａ）〜（ｄ）は、本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図及び平面図
【図４】Ｖｔｈ制御用の保護膜を設けた特性が良好でない場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフ
【図５】Ｖｔｈ制御用の保護膜を設けた特性が良好な場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフ
【発明を実施するための形態】
【００２１】
図１に示すように、本発明の一実施形態にかかる薄膜トランジスタ（ＴＦＴ）は、基板１上に、ゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁膜４と、ゲート絶縁膜４上の半導体層５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして半導体層５上に、半導体層５を二つの領域に分割するように第１の保護膜６と第２の保護膜７とが順に積層されて保護層が形成され、ソース電極８及びドレイン電極９はそれぞれ分割された半導体層領域で接触し、電気的に接続されている。また、ドレイン電極９は第１の保護膜６と第２の保護膜７との一部を被覆するようにして画素電極１２と接続している。またゲート絶縁膜４を挟んでドレイン電極９の下にキャパシタ電極３が形成されている。
【００２２】
以下、本発明の各構成要素について、製造工程に沿って詳細に説明する。
【００２３】
本発明の実施の形態に係る基板１として、非アルカリガラス基板、石英ガラス基板のほかにポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタラート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂を使用することができるが、本発明ではこれらに限定されるものではない。
【００２４】
本発明の実施の形態に係る基板１が有機物フィルムである場合は、アクティブマトリクス基板上の素子の耐久性を向上させるためのガスバリア層（図示せず）を形成することができる。ガスバリア層としては酸化アルミニウム（Ａｌ２Ｏ３）、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）及びダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるが本発明ではこれらに限定されるものではない。またこれらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法及びゾルゲル法などを用いて形成することができるが本発明ではこれらに限定されるものではない。
【００２５】
まず基板１上にゲート電極２及びキャパシタ電極３、それぞれの配線を形成する。電極部分と配線部分は明確に分かれている必要はなく、本発明では特に各薄膜トランジスタの構成要素としては電極と呼称している。また電極と配線を区別する必要のない場合には、合わせてゲート、ソース、ドレイン、キャパシタ等と記載する。
【００２６】
図２（ａ）は、ゲート及びキャパシタを形成した段階での概略平面図及び当該平面図のＩ−Ｉ’での概略断面図である。図２（ａ）では、ソース電極とソース配線、キャパシタ電極とキャパシタ配線は一体化したストライプ状に形成されている。従って、このゲート及びキャパシタのライン上に薄膜トランジスタのアレイを配置していくことができる。
【００２７】
本発明の実施の形態に係る各電極（ゲート電極、ソース電極、ドレイン電極、キャパシタ電極、画素電極）及び各配線には、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属を用いることができる。
【００２８】
更に、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ２Ｏ４）、酸化カドミウムスズ（Ｃｄ２ＳｎＯ４）、酸化亜鉛スズ（Ｚｎ２ＳｎＯ４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料でもよい。またこの酸化物材料に不純物をドープしたものも好適に用いられる。例えば、酸化インジウムにスズ（Ｓｎ）やモリブデン（Ｍｏ）、チタン（Ｔｉ）をドープしたもの、酸化スズにアンチモン（Ｓｂ）やフッ素（Ｆ）をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウム（Ｇａ）をドープしたものなどである。また上記導電性酸化物材料と金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）などの金属の薄膜を複数積層したものも使用できる。
【００２９】
ゲート電極／配線２、キャパシタ電極／配線３、ソース電極／配線８、ドレイン電極／配線９、画素電極１２は同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにゲート電極／配線２とキャパシタ電極／配線３、ソース電極／配線８とドレイン電極／配線９は同一の材料であることがより望ましい。これらの配線および電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分に保護層を形成し、エッチングにより不要部分を除去して行うことができるが、これについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。
【００３０】
次に、図２（ｂ）に示すように、ゲート電極２を覆うようにゲート絶縁膜４を形成する。基板上全面に形成することができる。本発明の実施の形態に係るゲート絶縁膜４に使用される材料は特に限定しないが、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＺｒＯ２、ＴｉＯ２等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるがこれらに限定されるものではない。ゲートリーク電流を抑えるためには、絶縁材料の抵抗率は１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上であることが望ましい。ゲート絶縁膜４は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらのゲート絶縁膜４は単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。
【００３１】
次に、図２（ｂ）に示すように、半導体層５をゲート絶縁膜４上のゲート電極２直上の位置に形成する。本発明の実施の形態に係る半導体層５としては、ＩｎＧａＺｎＯ系アモルファス半導体が望ましい。しかし、水素が半導体層５のキャリヤーの増減に寄与する可能性のある金属酸化物を主成分とする酸化物半導体材料も使用できる。例えば、酸化物半導体材料は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウムのうち１種類以上の元素を含む酸化物である、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化インジウム亜鉛（ＩｎＺｎＯ系）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯｘ）が挙げられる。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。これらの材料は、ＣＶＤ法、スパッタ法、パルスレーザー堆積法、真空蒸着法、ゾルゲル法等の方法を用いて形成される。スパッタ法としてはＲＦマグネトロンスパッタ法、ＤＣスパッタ法、真空蒸着としては加熱蒸着、電子ビーム蒸着、イオンプレーティング法などが挙げられるがこれらに限定されるものではない。なお半導体層５の膜厚は２０ｎｍ以上が好ましい。
【００３２】
次に、図２（ｃ）に示すように、第１の保護膜６と第２の保護膜７とからなる層をゲート絶縁膜４及び半導体層５上の全面に形成する。第１の保護膜６は、閾値電圧を最適化するための絶縁性の膜であり、当該層の下部に設けられる。第２の保護膜７は、パッシベーション機能に重きを置いた絶縁性の膜であり、当該層の上部に設けられる。第１の保護膜６は、５０ｎｍから１２０ｎｍまでの程度の範囲内にある膜厚を有している。本発明の実施の形態に係る第１の保護膜６と第２の保護膜７には、ＳｉＯ２、ＳｉＮｘ窒化シリコン、ＳｉＯＮ，Ａｌ２Ｏ３等の無機材料が選択できるが、半導体層５として酸化物半導体材料を用いる場合には第１の保護膜６として水素を含む酸化シリコンを選択することが望ましい。又、基板１に通常の非アルカリガラス基板以外の熱膨張係数のより大きな材料を選択した場合，第２の保護膜７としてＹ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｌｕなどの希土類元素Ｒを含む結晶性Ｒ２Ｏ３型の酸化物を用いることが望ましい。
【００３３】
第１の保護膜６と第２の保護膜７は本発明に係る薄膜トランジスタの半導体層５に電気的影響を与えないために、その抵抗率が１×１０１１Ωｃｍ以上、特に１×１０１４Ωｃｍ以上であることが好ましい。第１の保護膜６と第２の保護膜７は無機材料であれば真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法等のドライ成膜法を材料に応じて適宜用いて形成される。ここでは、第１の保護膜６の製造方法について、例えば、製膜工程をプラズマＣＶＤとし、当該プラズマＣＶＤによる製膜工程におけるＮ２Ｏ／シラン（ＳｉＨ４）の比を５０以上とする。また、結晶性Ｒ２Ｏ３型の酸化物の製造工程において、第１の保護膜６の上に水素を含む一種類以上のＲを蒸着装置により蒸着する工程と、その蒸着した膜を酸化する工程とを行うようにすることができる。これらの保護膜は２層以上積層して用いても良い。又、第１の保護膜６成膜後と第２の保護膜７成膜前の間に、例えば２５０℃−３５０℃の範囲内の温度でアニールを行う等、適宜、アニールプロセスを加えても良い。
【００３４】
次に、図２（ｄ）に示すように、保護層となる層上にフォトリソ工程により第１の保護膜６と第２の保護膜７との形状に第１のレジスト膜１０を形成する。図１で示したように、第１の保護膜６と第２の保護膜７は半導体層５のソース電極８およびドレイン電極９との接触部分以外を覆うものであり、保護層を形成する領域は、半導体層５を二つの領域に分割するように一部を露出させること以外に特に制限はないため、第２の保護膜７上の第１のレジスト膜１０も第２の保護膜７と同様の形状に形成される。なお、チャネル幅は半導体層５の幅で決まるが、本発明の実施の形態においてはソース・ドレイン電極を第２の保護膜７よりも後に形成するため、チャネル長は第１の保護膜６と第２の保護膜７の幅で決まる。続いて、図３（ａ）に示すように、この第１のレジスト膜１０をマスクとして第１の保護膜６と第２の保護膜７をエッチングしてパターニングする。
【００３５】
本発明の実施の形態に係る第１のレジスト膜１０には、感光性アクリル樹脂、エポキシ樹脂、ポリイミド、ポジ型フォトレジスト等を用いることができ、後述する第２のレジスト膜１１も同様の材料を用いることができる。
【００３６】
次に、図３（ｂ）に示すように、ソース・ドレイン電極８、９及び画素電極１２となる配線・電極材料の導電材料をゲート絶縁膜４、半導体層５、第１の保護膜６と第２の保護膜７上の基板全面に成膜し、第１の保護膜６と第２の保護膜７を含めて被覆する。
【００３７】
次に、図３（ｃ）に示すように、ソース電極８及びドレイン電極９が２箇所の半導体層５の露出した表面をそれぞれ覆いつつ電気的に接続され、かつソース電極８とドレイン電極９とは半導体層５のみを介して接続されるように導電材料層をパターニングする。ソース・ドレイン電極８、９のパターニング工程はソース・ドレイン電極８、９のパターンと同形状の第２のレジスト膜１１を基板全面に形成された導電材料層上にパターン形成し、これをマスクとして導電材料層をエッチングすることにより行われる。なお、ソース・ドレイン電極８、９は第１の保護膜６及び第２の保護膜７と重なるようにパターニングすることが望ましい。これにより、後述の第２のレジスト膜１１のエッチングの際に半導体層５がソース・ドレイン電極８、９と第２の保護膜７に覆われるため、半導体層５がエッチングされる恐れが無い。
【００３８】
通常、薄膜トランジスタの半導体層上に設けられる保護膜がソース・ドレイン電極のパターニングの際のエッチストッパとして働く。薄膜トランジスタを画素電極を備えたアクティブマトリクス基板に用いる場合には、画素電極とドレイン電極とを層間絶縁層に形成されたビアを介して接続するが、このときドレイン電極上に第２のレジスト膜の残渣があると接続の信頼性が低下するため、後述の第２のレジスト膜１１の除去は念入りに行うことが望ましく、本発明では第１の保護膜６及び第２の保護膜７が半導体層５上に形成されているため、第２のレジスト膜１１を完全に除去するまでエッチングを行っても半導体層５までエッチングされるのを確実に防ぐことができる。また、半導体層５とレジストのような有機系の絶縁材料とが直接接触すると、トランジスタの駆動に支障が生じることが報告されているが（例えば、特許文献２）、本発明においては第１の保護膜６及び第２の保護膜７を設けることで第１のレジスト膜１０や後述の層間絶縁層などを構成するエポキシやアクリル等の樹脂が半導体層５と接触することによる半導体層５の劣化を防止することができる。
【００３９】
次に、図３（ｄ）に示すように、ソース・ドレイン電極８、９上に形成された第２のレジスト膜１１の除去と共に第２の保護膜７上に形成された第１のレジスト膜１０の一部も除去される。このように、従来別個に行っていた保護膜上の第１のレジスト膜１０を除去する工程をソース・ドレイン電極８、９上の第２のレジスト膜１１の除去工程と共に行うため、第１のレジスト膜１０を除去する工程を減らして歩留まりを向上させることが出来る。
【００４０】
なお、エッチング方法やエッチング時間によっては第１のレジスト膜１０は完全に除去されず、半導体層５に一部残る場合がある。特に、ソース・ドレイン電極８、９は第１のレジスト膜１０と一部重なって形成されるため、ソース・ドレイン電極８、９が重なっている部分の第１のレジスト膜１０は除去されずに残る可能性が高い。
【００４１】
本発明の薄膜トランジスタをディスプレイの駆動などに用いるアクティブマトリクス基板とする場合には、ソース電極８と画素電極１２を絶縁するための層間絶縁層をソース及びドレイン電極８、９を形成した基板上に形成する。第１の保護膜６により、層間絶縁層を形成する際の各種成膜・塗工法による影響から半導体層５を保護することができる。
【００４２】
層間絶縁層の材料としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＺｒＯ２、ＴｉＯ２等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができるがこれらに限定されるものではない。
【００４３】
層間絶縁層はソース配線８や画素電極１２間を絶縁するために、その抵抗率が１×１０１１Ωｃｍ以上、特に１×１０１４Ωｃｍ以上であることが好ましい。層間絶縁層は真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの層間絶縁層は２層以上積層して用いても良い。また成長方向に向けて組成を傾斜したものとしても良い。
【００４４】
続いて、層間絶縁層に画素電極１２とのスルーホールを設け、ドレイン電極９と接続するよう層間絶縁層上に導電性材料を成膜し、所定の画素形状にパターニングして第２の画素電極を形成することによりアクティブマトリクス基板とすることができる。
【００４５】
このようにして作成したアクティブマトリクス基板上に、画像表示要素及び対向電極を積層することで画像表示装置とすることができる。画像表示要素の例としては、電気泳動方式の表示媒体（電子ペーパー）や、液晶表示媒体、有機ＥＬ、無機ＥＬ等が挙げられる。積層方法としては、本発明のアクティブマトリクス基板と、対向基板、対向電極、画像表示要素の積層体を貼り合わせる方法や、画素電極上に画像表示要素、対向電極、対向基板を順次積層する方法等、画像表示要素の種類により適宜選択すればよい。
【産業上の利用可能性】
【００４６】
なお、本実施形態のトランジスタは、液晶、ＯＬＥＤ素子を用いた画像表示装置のスイッチング素子、駆動素子として用いることができる。さらに、本実施形態のトランジスタ１０を用いた画像表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶ用モニター、または一般照明を含む幅広い分野に応用可能である。さらに、本実施形態のトランジスタ１０の基板を、プラスチックフィルム等の可撓性基板とし、ＩＣカードまたはＩＤタグなどに応用することもできる。
【符号の説明】
【００４７】
１・・・基板
２・・・ゲート電極（ゲート配線）
３・・・キャパシタ電極（キャパシタ配線）
４・・・ゲート絶縁膜
５・・・半導体層
６・・・第１の保護膜
７・・・第２の保護膜
８・・・ソース電極（ソース配線）
９・・・ドレイン電極
１０・・第１のレジスト膜
１１・・第２のレジスト膜
１２・・画素電極
【図４】
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【図５】
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【図１】
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【図２】
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【図３】
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