(57)【要約】【課題】Ｇｅを主成分とする半導体層上に金属Ｇｅ化合物の単結晶層を形成することができ、且つ金属Ｇｅ化合物層と半導体層との界面平坦性の向上をはかる。【解決手段】Ｇｅを主成分とする半導体層１０上に金属Ｇｅ化合物層１６を形成した半導体装置であって、金属Ｇｅ化合物領域１６と半導体層１０との界面付近にＳｎを含有し、金属Ｇｅ化合物領域１６が半導体層１０の表面上にエピタキシャル成長している。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｇｅを主成分とする半導体層と、
前記半導体層の表面部に設けられた金属Ｇｅ化合物領域と、
を具備し、
前記金属Ｇｅ化合物領域と前記半導体層との界面付近にＳｎを含有し、
前記金属Ｇｅ化合物領域が前記半導体層の表面上にエピタキシャル成長していることを特徴とする半導体装置。
【請求項２】
前記半導体層の格子面と前記金属Ｇｅ化合物領域の格子面との面間隔が揃うように、前記半導体層の表面上に前記金属Ｇｅ化合物領域がエピタキシャル成長していることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体層の格子面は（０１１）面であり、前記金属Ｇｅ化合物領域の格子面は（１２１）面であることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記半導体層の表面が（１００）面であることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記金属Ｇｅ化合物領域の金属は、Ｎｉ，Ｆｅ，Ｃｏ，Ｐｄ，Ｐｔ，Ｃｕの中のから選ばれた少なくとも一つであることを特徴とする、請求項１乃至４の何れかに記載の半導体装置。
【請求項６】
前記半導体層の表面部に、該半導体層を構成する半導体とは異なる不純物を含有していることを特徴とする、請求項１乃至５の何れかに記載の半導体装置。
【請求項７】
Ｇｅを主成分とするｐ型半導体層と、
前記半導体層の表面部に離間して設けられた一対の金属Ｇｅ化合物領域と、
前記半導体層の前記金属Ｇｅ化合物領域により挟まれた領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
を具備し、
前記金属Ｇｅ化合物領域と前記半導体層との界面付近にＳｎを含有し、前記金属Ｇｅ化合物領域が前記半導体層の表面上にエピタキシャル成長していることを特徴とする半導体装置。
【請求項８】
Ｇｅを主成分とするｎ型半導体層と、
前記半導体層の表面部に離間して設けられた一対の金属Ｇｅ化合物領域と、
前記半導体層の前記金属Ｇｅ化合物領域により挟まれた領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
を具備し、
前記金属Ｇｅ化合物領域と前記半導体層との界面付近にＳｎを含有し、前記金属Ｇｅ化合物領域が前記半導体層の表面上にエピタキシャル成長していることを特徴とする半導体装置。
【請求項９】
Ｇｅを主成分とする半導体層の表面部にＳｎ層を堆積する工程と、
前記Ｓｎ層上に金属層を堆積する工程と、
熱処理を施すことにより前記金属層と前記半導体層とを反応させて、金属Ｇｅ化合物領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、Ｇｅを主成分とする半導体層上に金属Ｇｅ化合物層を形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
次世代デバイスとして期待されているＧｅ−ＭＯＳＦＥＴにおいて、ＮｉＧｅのようなジャーマナイドからなるソース／ドレイン（Ｓ／Ｄ）の開発が進められている。ジャーマナイドは、不純物の高濃度ドーピングによるｎ+−Ｇｅやｐ+−ＧｅよりもＳ／Ｄの抵抗を減らすことができ、またＧｅ層上に自己整合的に形成できる利点がある。
【０００３】
しかし、メタルをＧｅ層上に堆積し、熱処理してジャーマナイド形成すると、多結晶になり、平坦性の低い界面が形成されることが問題であった。このようなジャーマナイド／Ｇｅ界面では、Ｓ／Ｄとｎ型（ｐ型）Ｇｅとのコンタクト抵抗が高く（低く）なり、オン（オフ）電流が低く（高く）なるからである。
【０００４】
その理由として、ジャーマナイドのフェルミ準位がＧｅの価電子帯付近にある電荷中性準位にピニング（Fermi level pinning：ＦＬＰ）されるためと考えられる。界面準位が多いほどＦＬＰが強くなるため、界面準位が低くなるように平坦性の高い界面であることが望ましい。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】K. Kasahara, S. Yamada, K. Sawano, M. Miyao, and K. Hamaya, Phys. Rev. B 84, 205301 (2011)
【非特許文献２】P. S. Y. Lim, D. Z. Chi, X. C. Wang, and Y.-C. Yeo, Appl. Phys. Lett. 101, 172103 (2012)
【非特許文献３】S. Zaima, O. Nakatsuka, H. Kondo, M. Sakashita, A. Sakai, M. Ogawa , IEEE International Conference on Solid-State and Integrated Circuit Technology, 4 (2006)
【非特許文献４】J. W. Lee et al., Microelectronic Engineering 89, 23(2012)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
Ｇｅを主成分とする半導体層上に金属Ｇｅ化合物の単結晶層を形成することができ、且つ金属Ｇｅ化合物層と半導体層との界面平坦性の向上をはかり得る半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態の半導体装置は、Ｇｅを主成分とする半導体層と、前記半導体層の表面部に設けられた金属Ｇｅ化合物領域と、を備え、前記金属Ｇｅ化合物領域と前記半導体層との界面付近にＳｎを含有し、前記金属Ｇｅ化合物領域が前記半導体層の表面上にエピタキシャル成長していることを特徴とする。
【０００８】
また、本発明の他の実施形態の半導体装置の製造方法は、Ｇｅを主成分とする半導体層の表面部にＳｎ層を堆積する工程と、前記Ｓｎ層上に金属層を堆積する工程と、熱処理を施すことにより前記金属層と前記半導体層とを反応させて、金属Ｇｅ化合物領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、Ｇｅを主成分とする半導体層と金属Ｇｅ化合物領域との間にＳｎを含有させることにより、Ｇｅ層上に金属Ｇｅ化合物の単結晶層を形成することができ、且つ金属Ｇｅ化合物層とＧｅ層との界面平坦性の向上をはかることができる。従って、Ｇｅを主成分とする半導体層上に金属Ｇｅ化合物層を形成した半導体装置の素子特性向上をはかることができる。
【図面の簡単な説明】
【００１０】
【図１】Ｇｅ（１００）上にエピタキシャル成長したＮｉＧｅのＴＥＭ像とＴＥＭ−ＥＤＸ測定箇所を示す図。
【図２】図１におけるＮｉＧｅとＧｅとの界面部分のＴＥＭ像を拡大して示す図。
【図３】ＴＥＭ−ＥＤＸによるエネルギーとＸ線強度との関係を示す図。
【図４】図１のＴＥＭ像のＦＦＴによるスポットパターンを示す図。
【図５】ＮｉＧｅの格子とＧｅ（１００）の格子が面間隔を揃えるように形成されているＴＥＭ像を示す図。
【図６】ＮｉＧｅ／ｎＧｅの電流電圧特性を示す図。
【図７】ＥＤＸ線分析における抽出方向と抽出幅との関係を示す模式図。
【図８】ＥＤＸ線分析による組成分布を示す図。
【図９】Ｇｅ層上にＮｉＧｅ層を形成した場合（Ni:10nm，Sn:1nm）のＴＥＭ像を示す図。
【図１０】Ｇｅ層上にＮｉＧｅ層を形成した場合（Ni:5nm，Sn:1nm）のＴＥＭ像を示す図。
【図１１】Ｓｎ無しにＮｉＧｅ層を形成した場合（Ni:10nm）のＴＥＭ像を示す図。
【図１２】ＨＣｌ処理する前のＮｉＧｅ層のＴＥＭ像を示す図。
【図１３】図１２のＮｉＧｅ層のポイント１，２における組成分布を示す図。
【図１４】本発明の一実施形態に係わるＮｉＧｅ−Ｓ／Ｄ−Ｇｅ−ｎＭＯＳＦＥＴの概略構成を示す断面図。
【図１５】図１４のｎＭＯＳＦＥＴの製造工程を示す断面図。
【発明を実施するための形態】
【００１１】
発明の実施形態を説明する前に、本発明の概要について説明する。
【００１２】
前述したように、Ｇｅ層上にＮｉＧｅのような化合物層を形成すると、ＮｉＧｅ層は多結晶になり、平坦性の低い界面が形成される。
【００１３】
本発明者らは、Ｇｅ層上にＮｉＧｅの単結晶を平坦性の高い界面で成長する方法を種々検討した。その結果、ＮｉとＧｅとの界面にＳｎ層を挿入して熱処理すると、図１のＴＥＭ像（断面）及び図２の拡大図に示すように、広範囲で界面平坦性の高いＮｉＧｅがエピタキシャル成長することを見出した。例えば、Ｎｉ（１０ｎｍ）／Ｓｎ（１〜５ｎｍ）／Ｇｅ（１００）構造を熱処理（３５０℃，１ｍｉｎ）すると、界面平坦性の高い単結晶ＮｉＧｅ（１４ｎｍ）が形成される。その大きさは、〜１００〜５００ｎｍもの広範囲に及ぶ。
【００１４】
形成されたＮｉＧｅの組成比はほぼ１：１であることをＴＥＭ−ＥＤＸ（energy dispersive X-ray spectrometry）により確認した。例えば、図１のＴＥＭ像（断面）における point3 の位置の組成を調べると、図３のような結果になった。横軸はエネルギー、縦軸はＸ線強度である。Ｎｉは５３．９２at.％，Ｇｅは４５．７at.％検出され、ほぼその比率は１である。Ｓｎは０．３８at.％であり、結晶中には殆ど含まれない。
【００１５】
また、上記方法により形成されるＮｉＧｅの構造は、通常形成されるＮｉＧｅと同様に、直方晶（orthorhombic）であることをＴＥＭ像から高速フーリエ変換（Fast Fourier Transform；ＦＦＴ）により確認した。ＦＦＴによるスポットパターンから、格子面間隔やそれらの角度が分かり、結晶構造が同定できる。
【００１６】
例えば、図１の point3 の位置をＦＦＴすると、図４のようなスポットパターンが得られた。図４中のスポット１と２から、格子面間隔は、それぞれ、０．２９６ｎｍと０．１９６ｎｍであり、その二つの面がなす角度は２９．０°である。これらの値は、ＪＣＰＤＳデータベースと照らし合わせると、ＮｉＧｅ（orthorhombic）であり、それぞれ、ミラー指数ｈｋｌが０１１，１２１、格子面間隔が０．２８９ｎｍ，０．１９９ｎｍ、面と面がなす角度が２７．６°に対応することが分かった。
【００１７】
ＮｉＧｅはＧｅの格子面間隔と揃うようにＧｅ（１００）上にエピタキシャル成長している。図５に示すＴＥＭ像において、例えば、ＮｉＧｅ領域に見える縞１３６本に対して、ＮｉＧｅ／Ｇｅ界面における原子が６８個あり、つまり原子１つに対して縞２本がある。ＮｉＧｅ領域に見える縞はＮｉＧｅの（１２１）面に対応し、上述したように、その面間隔ｄ121 ＮｉＧｅは０．１９９ｎｍであった。
【００１８】
一方、ＮｉＧｅ／Ｇｅ界面における原子の間隔は、Ｇｅの（０１-1）面の間隔ｄ01-1 Ｇｅに対応しており、その値は０．４０２ｎｍである。ＮｉＧｅ／Ｇｅ（１００）をＧｅの＜０１１＞（ＴＥＭ像の垂直方向）から見たとき、Ｇｅ（０１-1）面とＮｉＧｅ（１２１）面がなす角度θは約９°である。これらのことから、
ｄ01-1 Ｇｅ cosθ＝２ｄ121 ＮｉＧｅ
の関係をほぼ満たすことが分かる。このように、ＮｉＧｅはＧｅ上にＮｉＧｅの（１２１）面間隔とＧｅの（０１-1）面間隔が合うように形成されている。
【００１９】
本発明の方法は、ＮｉＧｅとＧｅとの界面にＳｎ層を加えるだけで、特殊な装置を使わなくてもＧｅ（１００）面上にＮｉＧｅをエピタキシャル成長できることが特徴である。従来までに、ジャーマナイドではないが、例えばＦｅ3ＳｉをＧｅ（１１１）にエピタキシャル成長したという報告がある（非特許文献１）。しかし、この例では、〜１０-7Ｐａの超高真空中という特殊な環境で、分子線エピタキシー（molecular beam epitaxy；ＭＢＥ）装置という特殊な装置を使用しており、実際のデバイス開発での適用は難しい。
【００２０】
通常の半導体デバイスで使われるＧｅ（１００）上に、様々な相構造がある中で最も低抵抗のＮｉＧｅを１００〜５００ｎｍという広範囲にエピタキシャル成長できたのは、本発明が初めてである。
【００２１】
従来までに、Ｇｅ（１００）上にＮｉ2Ｇｅをエピタキシャル成長したという報告がある（非特許文献２）。しかし、Ｎｉリッチな相ほど抵抗率は高くなり、例えばＮｉＧｅは約２０μΩｃｍ、Ｎｉ2Ｇｅは約７０μΩｃｍ，Ｎｉ3Ｇｅは約８０ｋΩｃｍとなる（非特許文献３）。この結果から、デバイスに適用する場合、ＮｉＧｅが最も抵抗率が低く、最も相応しい組成と言える。
【００２２】
また、（特許文献４）には、Ｎｉ／Ｚｒ／Ｇｅを熱処理してＮｉＧｅ／Ｇｅを形成することにより、Ｓｎの場合と同様に平坦な界面が形成されることが開示されている。しかし、結晶サイズは約１００ｎｍ程度であり、Ｓｎの場合（１００〜５００ｎｍ）よりも小さい。また、ＺｒはＧｅ中に拡散すると基板リーク電流増大する原因になる。これに対して本発明で用いるＳｎは、ＧｅＳｎとして使われるくらいＧｅとは相性が良く、リーク電流の原因になることはない。
【００２３】
このように、ＮｉとＧｅとの界面にＳｎ層を挿入して熱処理することで形成したＮｉＧｅ層は、従来技術によるＮｉＧｅ／Ｇｅよりもｎ型（ｐ型）でコンタクト抵抗が低く（高く）なることが分かった。例えば、ＨＦ処理したｎＧｅ（１００）基板上に、Ｓｎを１〜５ｎｍ堆積し、続いてＮｉを１０ｎｍ堆積する。そして、３５０℃，１分で熱処理し、ＮｉＧｅをエピタキシャル成長させ、ＮｉＧｅ／ｎＧｅを作製した。Ｊ−Ｖ特性の結果、図６に示すように、逆方向電流が、−１Ｖで約２〜４桁増大できることが分かった。このＪ−Ｖ特性からショットキー電流の理論式とのフィッティングによってショットキーバリアハイト（ＳＢＨ）を見積もると、約０．４７〜０．５ｅＶであった。
【００２４】
従来技術によるＮｉＧｅ／ＧｅのＳＢＨは、約０．６０ｅＶである。本発明によるＮｉＧｅ／ｎＧｅダイオードは従来技術のそれより約０．１ｅＶ以上低減されており、コンタクト抵抗が低くなっている。実効的にＳＢＨを変調する技術、例えば界面にＰやＡｓなどのｎ型ドーパントを導入する技術と組み合わせることにより、更にコンタクト抵抗の低減が可能である。
【００２５】
また、Ｓｎの導入により上記の効果が得られる理由について、更に詳しく説明する。
【００２６】
図７に示すように、本発明によりＧｅ層上にＮｉＧｅ層を成長した試料に対し、ＥＤＸ線分析により組成分析を行った。その結果を、図８に示す。ＮｉＧｅ／Ｇｅ界面にＳｎが多く存在しているのが分かる。さらに、ＮｉＧｅ層の上面近くにもＳｎが存在しているのが分かる。なお、大量に存在するＣは、ＴＥＭ観察時の試料への電子照射によるコンタミネーションである。
【００２７】
図９は、Ｎｉ：１０ｎｍ，Ｓｎ：１ｎｍの場合のＴＥＭ像であり、広い範囲で界面が平坦であり（１００〜５００ｎｍ）、結晶が大きいのが分かる。図１０は、Ｎｉ：５ｎｍ，Ｓｎ：１ｎｍの場合であり、この場合も界面は平坦となっている。これに対し図１１は、Ｓｎ無しで形成した場合であり、界面は平坦ではなく、結晶も小さい。このように、Ｓｎの導入により、界面の平坦性が向上しているのが分かる。
【００２８】
また、図１２は本発明方法で形成したＮｉＧｅ層の表面をＨＣｌ処理する前のＮｉＧｅである。図１２のポイント１，２の分析結果を、図１３（ａ）（ｂ）に示す。Ｓｎは界面だけではなく、ＮｉＧｅの表面にも存在する。これは、Ｎｉ／Ｓｎ／Ｇｅにおいて、ＮｉがＳｎ層を通ってＧｅと反応してＮｉＧｅを形成するため、ＳｎがＮｉＧｅ最表面に存在することになるからである。未反応のＮｉを除去するためにＨＣｌ処理を行うと、Ｎｉや上部に形成されやすいＮｉ2Ｇｅと共にＳｎも除去されることになる。
【００２９】
以下、実施形態の半導体装置を、図面を参照して説明する。
【００３０】
（実施形態）
図１４は、本発明の一実施形態に係わるｎ型Ｇｅ−ＭＯＳＦＥＴの概略構成を示す断面図である。
【００３１】
図中の１０はｐ型Ｇｅ基板であり、この基板１０上の一部にゲート絶縁膜１１を介してゲート電極１２が形成されている。ゲート電極１２の両側面には、ゲート側壁絶縁膜１３が形成されている。ゲート絶縁膜１２としては、Ａｌ2Ｏ3 ，ＨｆＯ2 ，Ｌａ2Ｏ3 等やそれらの混合物を用いることができる。ゲート電極１３の材料としては、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｎｉ，Ａｕ，Ｐｔ等の各種金属やＮｉＳｉｘやＮｉＧｅｘ等の合金、また高濃度ドーピングを施したポリＳｉ1-xＧｅx 等を用いることができる。ゲート側壁絶縁膜１３としてはシリコン酸化膜やシリコン窒化膜を用いることができる。
【００３２】
ゲート電極１２下のチャネル領域を挟んで基板１０の表面部に、ＮｉＧｅ層１７からなるソース／ドレイン領域１４が形成されている。ＮｉＧｅ層１７と基板１０との界面にはＳｎが含有され、ＮｉＧｅ層１７は基板表面にエピタキシャル成長している。
【００３３】
このように、ＮｉＧｅ−Ｓ／Ｄ−Ｇｅ−ｎＭＯＳＦＥＴが構成されている。ゲート長が５０ｎｍのトランジスタでは、Ｓ／Ｄの基板方向の厚さはゲート長の約１／３（１０〜２０ｎｍ）である。
【００３４】
次に、本実施形態の製造工程を、図１５を参照して説明する。
【００３５】
まず、図１５（ａ）に示すように、ｐ型Ｇｅ基板１０上にゲート絶縁膜１１を介してゲート電極１２を堆積した後に、これらをゲートパターンに加工する。続いて、全面に酸化膜を堆積した後にエッチバックすることにより、ゲート側壁絶縁膜１３を形成する。その後、不純物のドープによりｎ型のソース／ドレイン領域１４を形成する。
【００３６】
次いで、図１５（ｂ）に示すように、ゲート部を形成した基板１０上に、スパッタ法でＳｎ膜１５を１〜５ｎｍ堆積し、更にその上にＮｉ膜１６を５〜１５ｎｍ堆積する。ここで、全面に形成するのではなく、ゲート電極１２を挟むソース／ドレイン領域とすべき領域上のみに、Ｓｎ膜１５及びＮｉ膜１６を形成するようにしても良い。
【００３７】
次いで、合金化のために３５０℃，１分の熱処理を施すことにより、図１５（ｃ）に示すように、ソース／ドレイン領域１４にＮｉＧｅ層１７を形成する。このとき、ソース／ドレイン領域１４上のＮｉ膜１６がＳｎ膜１５を通して基板Ｇｅと反応することにより、ソース／ドレイン領域１４にＮｉＧｅ層１７が形成される。ＳｎはＮｉＧｅ／Ｇｅ界面及びＮｉＧｅの表面に僅かに存在することになる。また、ＮｉＧｅ層１７と基板１０との界面は平坦であり、ＮｉＧｅ層１７はエピタキシャル成長した。
【００３８】
なお、ゲート電極１２をＧｅで形成しておくことにより、ゲート電極１２上にもＮｉＧｅ層を形成することができる。さらに、ゲート電極１２をポリＳｉで形成しておけば、ＮｉＳｉ層を形成することも可能である。
【００３９】
その後、未反応のＮｉ膜１６を除去し、さらにＮｉＧｅ層１７の表面をＨＣｌで処理することにより、前記図１４に示す構造が得られる。
【００４０】
このように本実施形態によれば、ＮｉとＧｅ界面にＳｎ層を挿入して熱処理することにより、広範囲で界面平坦性の高いＮｉＧｅ層１７をエピタキシャル成長させることができる。このため、ＮｉＧｅとＧｅとのコンタクト抵抗の低減をはかることができ、特性の優れたＮｉＧｅ−Ｓ／Ｄ−Ｇｅ−ｎＭＯＳＦＥＴを実現することが可能となる。
【００４１】
また、Ｓｎ層１５の形成工程を加えるだけで特殊な装置を使わなくてもエピタキシャル成長させることができる利点もある。さらに、Ｚｒとは異なりＳｎはＧｅとの相性が良いため、Ｓｎを用いてもリーク電流の原因になることはない。従って、次世代の低消費電力ＬＳＩの開発に極めて有効である。
【００４２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００４３】
実施形態では、下地半導体層としてバルクのＧｅ基板を用いたが、これに限らず絶縁基板上にＧｅ層を形成したものであっても良い。さらに、Ｇｅ単体のみに限るものではなく、Ｇｅ組成の高いＳｉＧｅなど、Ｇｅを主成分として含む半導体層であればよい。
【００４４】
実施形態では、ＭＯＳＦＥＴのＳ／Ｄに適用した例を説明したが、本発明は低抵抗なＮｉＧｅ／ｎＧｅ接合が必要である場所に適用が可能である。例えば、トランジスタのゲート電極や、不揮発性半導体装置の制御ゲート電極や浮遊ゲート電極、ジャンクションレス・トランジスタのＳ／Ｄなどにも適用できる。
【００４５】
実施形態では、ＮｉＧｅを３５０℃，１分の熱処理で形成する場合を示したが、ＮｉＧｅが形成される温度、例えば１５０℃以上でＮｉＧｅが形成される時間であればかまわない。ＮｉＧｅの厚さもＮｉの厚さを変えることによって、どのくらいの膜厚（例えば１〜１００ｎｍ）でも形成可能である。さらに、ＳｎはＧｅ表面全部を被覆できれば良い。
【００４６】
Ｇｅ（１００）の場合を示したが、例えば、Ｇｅ（１１１）やＧｅ（１１０）などの（１００）面方位以外でも良い。
【００４７】
また、Ｇｅと化合させる金属はＮｉに限るものではなく、他の遷移金属でも良く、例えば、低温で反応し、低抵抗のジャーマナイドが形成されるＦｅ，Ｃｏ，Ｐｄ，Ｐｔ，Ｃｕでも良く、Ｎｉを含むそれら二つ以上の金属でも構わない。
【００４８】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４９】
１０…ｐ型Ｇｅ基板（Ｇｅを主成分とする基板）
１１…ゲート絶縁膜
１２…ゲート電極
１３…ゲート側壁絶縁膜
１４…ソース／ドレイン領域
１５…Ｓｎ膜
１６…Ｎｉ膜
１７…ＮｉＧｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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