(57)【要約】【課題】周辺トランジスタを微細化しつつ、周辺トランジスタの信頼性が劣化するのを抑制する。【解決手段】抵抗変化メモリ１０は、メモリセルアレイ１１と、メモリセルアレイ１１の動作を制御する周辺回路１２とを含む。メモリセルアレイ１１は、複数のメモリセルＭＣを有し、各メモリセルＭＣは、可変抵抗素子２０及び選択トランジスタ２１を有する。可変抵抗素子２０は、選択トランジスタ２１の拡散層に電気的に接続されたコンタクトプラグ上に設けられる。周辺回路１２は、抵抗素子５１及び周辺トランジスタ５０を含む。抵抗素子５１は、周辺トランジスタ５０の拡散層に電気的に接続されたコンタクトプラグ上に設けられる。抵抗素子５１は、可変抵抗素子２０と同じ構造を有する。【選択図】  図１５
2014063851.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、前記複数のメモリセルの各々は、可変抵抗素子及び選択トランジスタを有し、前記可変抵抗素子は、前記選択トランジスタの拡散層に電気的に接続されたコンタクトプラグ上に設けられる、メモリセルアレイと、
前記メモリセルアレイの動作を制御し、抵抗素子及び周辺トランジスタを含み、前記抵抗素子は、前記周辺トランジスタの拡散層に電気的に接続されたコンタクトプラグ上に設けられる、周辺回路と、
を具備し、
前記抵抗素子は、前記可変抵抗素子と同じ構造を有し、
前記抵抗素子の抵抗変化が起こる第１の電流は、前記可変抵抗素子の抵抗変化が起こる第２の電流より大きく、
前記抵抗素子のサイズは、前記可変抵抗素子のサイズより大きく、
前記可変抵抗素子及び前記抵抗素子の各々は、磁気抵抗効果素子からなり、
前記磁気抵抗効果素子は、磁化方向が可変の記憶層と、磁化方向が不変の参照層と、前記記憶層及び前記参照層に挟まれた非磁性層とを含み、
前記抵抗素子の記憶層の膜厚は、前記可変抵抗素子の記憶層の膜厚より大きいことを特徴とする抵抗変化メモリ。
【請求項２】
複数のメモリセルを有し、前記複数のメモリセルの各々は、可変抵抗素子及び選択トランジスタを有し、前記可変抵抗素子は、前記選択トランジスタの拡散層に電気的に接続されたコンタクトプラグ上に設けられる、メモリセルアレイと、
前記メモリセルアレイの動作を制御し、抵抗素子及び周辺トランジスタを含み、前記抵抗素子は、前記周辺トランジスタの拡散層に電気的に接続されたコンタクトプラグ上に設けられる、周辺回路と、
を具備し、
前記抵抗素子は、前記可変抵抗素子と同じ構造を有することを特徴とする抵抗変化メモリ。
【請求項３】
前記抵抗素子の抵抗変化が起こる第１の電流は、前記可変抵抗素子の抵抗変化が起こる第２の電流より大きいことを特徴とする請求項２に記載の抵抗変化メモリ。
【請求項４】
前記抵抗素子のサイズは、前記可変抵抗素子のサイズより大きいことを特徴とする請求項２又は３に記載の抵抗変化メモリ。
【請求項５】
前記可変抵抗素子及び前記抵抗素子の各々は、磁気抵抗効果素子からなり、
前記磁気抵抗効果素子は、磁化方向が可変の記憶層と、磁化方向が不変の参照層と、前記記憶層及び前記参照層に挟まれた非磁性層とを含むことを特徴とする請求項２乃至４のいずれかに記載の抵抗変化メモリ。
【請求項６】
前記抵抗素子の記憶層の膜厚は、前記可変抵抗素子の記憶層の膜厚より大きいことを特徴とする請求項５に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
記憶素子の抵抗変化に応じてデータを記憶する抵抗変化メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）が知られている。ＭＲＡＭは、磁性層の磁化状態により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。
【０００３】
ＭＲＡＭのメモリセルは、ＭＴＪ素子と、このＭＴＪ素子の一端に接続された選択トランジスタとから構成される。選択トランジスタでは、オン電流を増加させるため、例えば、オン時のゲート電圧を増加させる手法が用いられる。ゲート電圧の昇圧によって選択トランジスタのゲート絶縁膜に大きな垂直方向電界が印加されるとゲート絶縁膜の信頼性が劣化するため、例えばゲート絶縁膜の膜厚を厚くする対策がなされる。ＭＲＡＭでは、選択トランジスタの寄生抵抗の他に、ビット線抵抗やＭＴＪ抵抗の影響で、書き込み電流が減少して書き込み不良が発生する問題があるが、ゲート電圧の昇圧は書き込み電流を増加させるための有効な手段である。
【０００４】
ＭＲＡＭの大容量化を実現するには、メモリセルの微細化及びＭＲＡＭのチップサイズの縮小化が要求される。また、ＭＲＡＭのチップサイズの縮小化には、メモリセルアレイを駆動する周辺回路（コア回路）のサイズも縮小することが重要になり、この際、周辺回路に含まれるＭＯＳトランジスタのゲート長の縮小化が求められる。データ書き込み時にワード線に電源電圧より高い昇圧電圧Ｖｐｐを印加する場合、ワード線を駆動する周辺回路内のＭＯＳトランジスタのソース−ドレイン間に昇圧電圧Ｖｐｐが印加される。ゲート長が縮小されたＭＯＳトランジスタのソース−ドレイン間に昇圧電圧Ｖｐｐが印加されると、短チャネル効果の抑制が困難になるとともに、ＨＣＩ（Hot Carrier Injection）によるゲート絶縁膜の劣化や、ゲート絶縁膜の経時絶縁破壊（ＴＤＤＢ：Time Dependent Dielectric Breakdown）などが問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５９３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、周辺トランジスタを微細化しつつ、周辺トランジスタの信頼性が劣化するのを抑制することが可能な抵抗変化メモリを提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る抵抗変化メモリは、複数のメモリセルを有し、前記複数のメモリセルの各々は、可変抵抗素子及び選択トランジスタを有し、前記可変抵抗素子は、前記選択トランジスタの拡散層に電気的に接続されたコンタクトプラグ上に設けられる、メモリセルアレイと、前記メモリセルアレイの動作を制御し、抵抗素子及び周辺トランジスタを含み、前記抵抗素子は、前記周辺トランジスタの拡散層に電気的に接続されたコンタクトプラグ上に設けられる、周辺回路とを具備する。前記抵抗素子は、前記可変抵抗素子と同じ構造を有する。
【図面の簡単な説明】
【０００８】
【図１】ＭＲＡＭの一部を抽出した回路図。
【図２】セルトランジスタ及び周辺トランジスタの特性に関するターゲットを示す図。
【図３】セルトランジスタ及び周辺トランジスタの特性に関するシミュレーション結果を示す図。
【図４】周辺トランジスタに関するパラメータ調整後のシミュレーション結果を示す図。
【図５】周辺トランジスタのコンタクト抵抗率と閾値電圧との関係を示すグラフ。
【図６】周辺トランジスタのオン電流及びオフ電流とコンタクト抵抗率との関係を示すグラフ。
【図７】周辺トランジスタのチャネル領域の横方向電界とコンタクト抵抗率との関係を示すグラフ。
【図８】本実施形態に係るＭＲＡＭのブロック図。
【図９】メモリセルアレイのレイアウト図。
【図１０】図９に示したＡ−Ａ´線に沿ったメモリセルアレイの断面図。
【図１１】図９に示したＢ−Ｂ´線に沿ったメモリセルアレイの断面図。
【図１２】メモリセルアレイの回路図。
【図１３】ＭＴＪ素子の断面図。
【図１４】第１の実施例に係る周辺回路のレイアウト図。
【図１５】図１４に示したＡ−Ａ´線に沿った周辺回路の断面図。
【図１６】図１４に示したＢ−Ｂ´線に沿った周辺回路の断面図。
【図１７】第２の実施例に係る周辺回路のレイアウト図。
【図１８】図１７に示したＡ−Ａ´線に沿った周辺回路の断面図。
【図１９】図１７に示したＢ−Ｂ´線に沿った周辺回路の断面図。
【図２０】メモリセルアレイ及び周辺回路のＭＴＪ素子の配置密度を説明する図。
【図２１】周辺回路に含まれるＭＴＪ素子の断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［１．シミュレーション及び考察］
抵抗変化メモリとしては、ＭＲＡＭ、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化メモリとしてＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化配列により情報を記憶する。
【００１１】
ＭＲＡＭは、メモリセルアレイと、このメモリセルアレイを駆動する周辺回路（コア回路）とを備えている。図１は、ＭＲＡＭの一部を抽出した回路図である。
【００１２】
メモリセルアレイに含まれるメモリセルＭＣは、ＭＴＪ素子（磁気抵抗効果素子）２０及び選択トランジスタ２１から構成される。選択トランジスタ２１は、例えば、ＮチャネルＭＯＳＦＥＴからなる。ＭＴＪ素子２０の一端は、ビット線ＢＬに電気的に接続され、その他端は、選択トランジスタ２１のドレインに電気的に接続されている。選択トランジスタ２１のソースは、ビット線／ＢＬに電気的に接続されている。
【００１３】
図１では、メモリセルＭＣに接続される複数の回路及び素子が周辺回路に含まれる。ビット線ＢＬは、カラム選択トランジスタＣＴ１の電流経路の一端に電気的に接続され、カラム選択トランジスタＣＴ１の電流経路の他端は、書き込み回路に電気的に接続されている。ビット線／ＢＬは、カラム選択トランジスタＣＴ２の電流経路の一端に電気的に接続され、カラム選択トランジスタＣＴ２の電流経路の他端は、書き込み回路に電気的に接続されている。カラム選択トランジスタＣＴ１、ＣＴ２のゲートには、カラムデコーダからカラム選択信号ＣＳＬが供給される。
【００１４】
ワード線ＷＬには、ドライバＤＲ１が接続されている。ドライバＤＲ１は、例えばＰチャネルＭＯＳＦＥＴ  Ｔ１、及びＮチャネルＭＯＳＦＥＴ  Ｔ２から構成される。ワード線ＷＬは、ＰチャネルＭＯＳＦＥＴ  Ｔ１とＮチャネルＭＯＳＦＥＴ  Ｔ２との接続ノードＮ１に電気的に接続されている。ＰチャネルＭＯＳＦＥＴ  Ｔ１のソースは、昇圧電圧Ｖｐｐの電源端子に電気的に接続されている。昇圧電圧Ｖｐｐは、電源電圧Ｖｃｃより高く、電源電圧Ｖｃｃを昇圧して生成される。ＮチャネルＭＯＳＦＥＴ  Ｔ２のソースは、接地端子Ｖｓｓに電気的に接続されている。ＰチャネルＭＯＳＦＥＴ  Ｔ１、及びＮチャネルＭＯＳＦＥＴ  Ｔ２のゲートは、接続ノードＮ２を介してドライバＤＲ２に接続されている。
【００１５】
ドライバＤＲ２は、例えばＰチャネルＭＯＳＦＥＴ  Ｔ３、及びＮチャネルＭＯＳＦＥＴ  Ｔ４から構成される。ＰチャネルＭＯＳＦＥＴ  Ｔ３、及びＮチャネルＭＯＳＦＥＴ  Ｔ４のドレインは、接続ノードＮ２に電気的に接続されている。ＰチャネルＭＯＳＦＥＴ  Ｔ３のソースは、昇圧電圧Ｖｐｐの電源端子に電気的に接続されている。ＮチャネルＭＯＳＦＥＴ  Ｔ４のソースは、接地端子Ｖｓｓに電気的に接続されている。ＰチャネルＭＯＳＦＥＴ  Ｔ３、及びＮチャネルＭＯＳＦＥＴ  Ｔ４のゲートには、制御信号ＤＳが供給される。
【００１６】
ワード線ＷＬの選択時には、制御信号ＤＳがハイレベルになる。制御信号ＤＳがハイレベルになると、接続ノードＮ２がローレベルになり、ワード線ＷＬに昇圧電圧Ｖｐｐが印加される。すなわち、本実施形態では、ワード線ＷＬに電源電圧Ｖｃｃより高い昇圧電圧Ｖｐｐを印加することができる。これにより、選択トランジスタ２１の駆動力が増加し、ＭＴＪ素子２０に流れる書き込み電流を増加させることができる。
【００１７】
図２は、セルトランジスタ及び周辺トランジスタのサイズ、バイアス条件、及び特性に関する目標値（ターゲット）を示す図である。セルトランジスタは、メモリセルＭＣに含まれる選択トランジスタを指している。周辺トランジスタは、周辺回路に含まれるＮチャネルＭＯＳＦＥＴを指しており、例えば図１のＴ２が該当する。
【００１８】
図２において、ゲート長Ｌｇ（ｎｍ）、フィン型半導体の幅Ｗｆｉｎ（ｎｍ）、ゲート酸化膜厚（ｎｍ）、ドレイン電圧Ｖｄ／ゲート電圧Ｖｇ（Ｖ）、飽和領域の閾値電圧Ｖｔｓａｔ（Ｖ）、オン電流Ｉｏｎ（μＡ／μｍ）、オフ電流Ｉｏｆｆ（ｎＡ／μｍ）である。また、図２は、セルトランジスタ及び周辺トランジスタとしてフィン型ＭＯＳＦＥＴを使用した場合のシミュレーション結果である。セルトランジスタ及び周辺トランジスタとしては、プレーナ型ＦＥＴ、フィン型ＦＥＴ、ＲＣＡＴ（Recess Channel Array Transistor）、サドルフィン型ＦＥＴなど様々なトランジスタを使用することができる。
【００１９】
図３は、セルトランジスタ及び周辺トランジスタの特性に関するシミュレーション結果を示す図である。図３の周辺トランジスタは、サイズ（例えばゲート長やソース／ドレイン領域のサイズ）及びバイアス条件以外のパラメータ（拡散層の不純物濃度、及びイオン注入条件などを含む）をセルトランジスタと同じにしている。周辺トランジスタをセルトランジスタと同じパラメータで形成すると、周辺トランジスタの閾値電圧Ｖｔｓａｔがターゲットに比べて若干高くなっている。
【００２０】
図４は、周辺トランジスタに関するパラメータ調整後のシミュレーション結果を示す図である。図４のケース１では、周辺トランジスタの閾値電圧Ｖｔｓａｔをターゲットに合わせるために、チャネルイオン注入を行っている。すなわち、周辺トランジスタのチャネル領域に、閾値電圧を下げるための不純物イオンを注入している。図４のケース１では、周辺トランジスタの閾値電圧Ｖｔｓａｔは、ターゲットと同じに調整されているが、オン電流Ｉｏｎがターゲットの１．６５倍になっている。このため、ＨＣＩによるゲート酸化膜の劣化や、ゲート酸化膜のＴＤＤＢが懸念される。
【００２１】
図４のケース２では、ケース１の調整に加えて、ソース/ドレイン領域（拡散層）の不純物濃度を調整することで、オン電流Ｉｏｎの調整を行っている。ケース２では、オン電流Ｉｏｎがターゲットに近い値に調整できている。
【００２２】
図５は、周辺トランジスタのソース／ドレイン領域とシリサイド（コンタクトプラグ）とのコンタクト抵抗率ρｃｏと閾値電圧Ｖｔとの関係を示すグラフである。図５の縦軸は、周辺トランジスタの閾値電圧Ｖｔ（Ｖ）、図５の横軸は、ソース／ドレイン領域とシリサイドとのコンタクト抵抗率ρｃｏ（Ω・μｍ２）を表している。シリサイドは、ソース／ドレイン領域に接続するコンタクトプラグの接触部に形成される層である。図５には、線形領域及び飽和領域の閾値電圧のグラフを載せている。図５から、コンタクト抵抗率ρｃｏを変化させても、閾値電圧Ｖｔはほとんど変化しないことが分かる。また、シリサイド材料が決まれば、コンタクト抵抗率ρｃｏは、ソース/ドレイン領域とシリサイドとの界面の不純物濃度によって決まると考えることができる。
【００２３】
図６は、周辺トランジスタのオン電流Ｉｏｎ（及びオフ電流Ｉｏｆｆ）と、ソース／ドレイン領域とシリサイドとのコンタクト抵抗率ρｃｏとの関係を示すグラフである。図６の縦軸は、周辺トランジスタのオン電流Ｉｏｎ（Ａ／μｍ）及びオフ電流Ｉｏｆｆ（ｎＡ／μｍ）、図５の横軸は、ソース／ドレイン領域とシリサイドとのコンタクト抵抗率ρｃｏ（Ω・μｍ２）を表している。図６には、ドレイン電圧Ｖｄ＝１．８Ｖ、Ｖｄ＝０．１Ｖの場合のオフ電流Ｉｏｆｆのグラフを載せている。図６より、コンタクト抵抗率ρｃｏが増加（ソース／ドレイン領域とシリサイドとの界面の不純物濃度が減少することに対応する）するにつれて、オフ電流Ｉｏｆｆは同じままでオン電流Ｉｏｎが減少することが分かる。例えばρｃｏ＝１０Ω・μｍ２の時にＩｏｎ≒４００μＡ／μｍとなっている。
【００２４】
図７は、周辺トランジスタのチャネル領域の横方向電界Ｅと、ソース／ドレイン領域とシリサイドとのコンタクト抵抗率ρｃｏとの関係を示すグラフである。図７の縦軸は、周辺トランジスタのチャネル領域の横方向電界Ｅ（ＭＶ／ｃｍ）、図７の横軸は、ソース／ドレイン領域とシリサイドとのコンタクト抵抗率ρｃｏ（Ω・μｍ２）を表している。なお、図７は、周辺トランジスタがオン時における横方向電界Ｅの最大値（ドレイン端での横方向電界）をプロットしている。図７より、コンタクト抵抗率ρｃｏが増加するにつれて、周辺トランジスタのドレイン端での横方向電界が低減することが分かる。例えばρｃｏ＝１０Ω・μｍ２の時にＥ≒０．６ＭＶ／ｃｍとなっており、コンタクト抵抗率ρｃｏを増加することは、ホットキャリア抑制に効果がある。
【００２５】
以上のシミュレーションから、周辺トランジスタのソース／ドレイン領域に電気的に接続されるコンタクトプラグのコンタクト抵抗率を調整することで、周辺トランジスタを所望の特性に調整することが可能である。さらに、コンタクト抵抗率を増加させることで、周辺トランジスタの閾値電圧をほとんど変化させずに、オン電流及びチャネル領域の横方向電界を低減することができる。
【００２６】
そこで、本実施形態では、周辺トランジスタにセルトランジスタと同じ構造のＭＯＳＦＥＴを使用し、さらに周辺トランジスタの特性に関する目標値（ターゲット）を満たすようにするために、ＭＴＪ素子を抵抗素子として使用し、ＭＴＪ素子の抵抗値を周辺トランジスタのコンタクトプラグに寄生抵抗として付加する。これにより、周辺トランジスタのソース／ドレイン領域に電気的に接続されるコンタクトプラグの寄生抵抗を調整することで、周辺トランジスタとセルトランジスタとを同じ構造及びサイズにしつつ、所望の特性を有する周辺トランジスタを実現する。
【００２７】
［２．ＭＲＡＭの全体構成］
図８は、本実施形態に係るＭＲＡＭ（磁気メモリ）１０のブロック図である。ＭＲＡＭ１０は、メモリセルアレイ１１、及び周辺回路（コア回路）１２を備えている。メモリセルアレイ１１は、複数のメモリセルＭＣを備えている。各メモリセルＭＣは、ＭＴＪ素子（磁気抵抗効果素子）２０及び選択トランジスタ２１から構成される。メモリセルアレイ１１には、それぞれがロウ方向に延在する複数のワード線ＷＬ、及びそれぞれがカラム方向に延在する複数のビット線対ＢＬ，／ＢＬが配設されている。
【００２８】
複数のワード線ＷＬには、ロウデコーダ１３が接続されている。ロウデコーダ１３は、ロウアドレスに基づいて、複数のワード線ＷＬのいずれか１本を選択及び駆動する。
【００２９】
複数のビット線対ＢＬ，／ＢＬには、カラム選択回路１４を介して、書き込み回路１５及び読み出し回路（センスアンプ）１６が接続されている。カラム選択回路１４は、複数のビット線対ＢＬ，／ＢＬに対応する数のカラム選択トランジスタを備えている。カラム選択トランジスタは、例えばＮチャネルＭＯＳＦＥＴから構成される。カラム選択回路１４は、カラムデコーダ１７の指示に応じて、動作に必要なビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ１７は、カラムアドレスをデコードし、このデコード信号（カラム選択信号ＣＳＬ）をカラム選択回路１４に送る。
【００３０】
書き込み回路１５は、外部から書き込みデータを受ける。書き込み回路１５は、書き込み対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに書き込み電流を流すことで、選択メモリセルにデータを書き込む。
【００３１】
センスアンプ１６は、読み出し対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに例えば読み出し電流を流し、この読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。センスアンプ１６によって読み出されたデータは、外部に出力される。
【００３２】
［３．メモリセルアレイの構成］
図９は、メモリセルアレイ１１のレイアウト図である。図１０は、図９に示したＡ−Ａ´線に沿ったメモリセルアレイ１１の断面図である。図１１は、図９に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。
【００３３】
Ｐ型半導体基板３０は、その表面領域に素子分離絶縁層３１が形成され、素子分離絶縁層３１が形成されていない領域が素子を形成する素子領域（アクティブ領域）ＡＡである。アクティブ領域ＡＡは、半導体基板３０に複数個設けられている。１本のビット線対ＢＬ，／ＢＬの下方に配置された複数のアクティブ領域ＡＡは、千鳥配置（ジグザグ配置）を有する。素子分離絶縁層３１は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。
【００３４】
各アクティブ領域ＡＡには、ＮチャネルＭＯＳＦＥＴからなる選択トランジスタ２１が設けられている。選択トランジスタ２１は、ソース領域３２、ドレイン領域３３、ゲート絶縁膜３４、ゲート電極ＧＣ、キャップ層３５、及び側壁３６から構成される。
【００３５】
ソース領域３２及びドレイン領域３３は、アクティブ領域ＡＡ内に互いに離間して設けられ、また、アクティブ領域ＡＡ内に高濃度のＮ型不純物を導入して形成されたＮ＋型拡散層により構成される。ソース領域３２及びドレイン領域３３間のアクティブ領域ＡＡ上には、ゲート絶縁膜３４を介して、Ｙ方向に延在するゲート電極ＧＣが設けられている。ゲート電極ＧＣは、ワード線ＷＬとして機能する。ゲート電極ＧＣ上には、絶縁性のキャップ層３５が設けられている。ゲート電極ＧＣの側面には、絶縁性の側壁３６が設けられている。ソース領域３２上には、コンタクトプラグ（ＣＢ）３７が設けられている。ドレイン領域３３上には、コンタクトプラグ（ＣＢ）３８が設けられている。
【００３６】
以下では、ビット線対ＢＬ１，／ＢＬ１に接続されるメモリセルアレイの構造について説明するが、その他のビット線対ＢＬ，／ＢＬに接続されるメモリセルアレイの構造は、ビット線対ＢＬ１，／ＢＬ１の繰り返しである。
【００３７】
コンタクトプラグ３８上には、ＭＴＪ素子２０が設けられている。ＭＴＪ素子２０上には、Ｙ方向に延在する上部電極ＵＥが設けられている。複数のＭＴＪ素子２０は、複数のワード線ＷＬ間に１個置きに配置される。また、ビット線対ＢＬ１，／ＢＬ１の下方に配置された複数のＭＴＪ素子２０は、千鳥配置（ジグザグ配置）を有する。
【００３８】
コンタクトプラグ３７上には、ビアプラグＶ０が設けられている。ビアプラグＶ０上には、Ｙ方向に延在する上部電極ＵＥが設けられている。各上部電極ＵＥは、Ｙ方向に隣接するＭＴＪ素子２０とビアプラグＶ０とを電気的に接続している。
【００３９】
上部電極ＵＥ上かつビアプラグＶ０の上方には、ビアプラグＶ１が設けられている。ビアプラグＶ１は、Ｘ方向に延在するビット線対ＢＬ１，／ＢＬ１（Ｍ１）の一方に電気的に接続される。半導体基板３０とビット線との間は、層間絶縁層３９で満たされている。
【００４０】
次に、メモリセルアレイ１１の回路構成について説明する。図１２は、メモリセルアレイ１１の回路図である。前述したように、ビット線対ＢＬ１，／ＢＬ１の下方に配置された複数のＭＴＪ素子２０は、千鳥配置（ジグザグ配置）を有する。これに起因して、ビット線対ＢＬ１，／ＢＬ１の下方に配置された複数のＭＴＪ素子２０は、ビット線対ＢＬ１，／ＢＬ１に交互に電気的に接続される。
【００４１】
具体的には、第１のＭＴＪ素子２０の一端は、ビット線／ＢＬ１に電気的に接続され、その他端は、選択トランジスタ２１のドレインに電気的に接続されている。第１のＭＴＪ素子２０に接続された選択トランジスタ２１のソースは、ビット線ＢＬ１に電気的に接続されている。
【００４２】
第１のＭＴＪ素子２０に隣接する第２のＭＴＪ素子２０の一端は、ビット線ＢＬ１に電気的に接続され、その他端は、選択トランジスタ２１のドレインに電気的に接続されている。第２のＭＴＪ素子２０に接続された選択トランジスタ２１のソースは、ビット線／ＢＬ１に電気的に接続されている。
【００４３】
次に、ＭＴＪ素子２０の構成について説明する。図１３は、ＭＴＪ素子２０の断面図である。
【００４４】
ＭＴＪ素子２０は、下から順に、下地層４０、記憶層４１、非磁性層（トンネルバリア層）４２、参照層４３、ハードマスク層４４が積層されて構成されている。図中の矢印は、磁化の様子を表している。ＭＴＪ素子２０の平面形状については特に制限はなく、例えば円や楕円である。
【００４５】
記憶層４１及び参照層４３はそれぞれ、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子２０は、記憶層４１及び参照層４３の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化ＭＴＪ素子である。なお、ＭＴＪ素子２０は、記憶層４１及び参照層４３の磁化方向がそれぞれ面内方向を向く、面内磁化ＭＴＪ素子であってもよい。
【００４６】
記憶層４１は、磁化方向が可変である（反転する）。参照層４３は、磁化方向が不変である（固着している）。参照層４３は、記憶層４１よりも十分大きな垂直磁気異方性エネルギーを持つように設計される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層４１の磁化反転電流を小さくし、参照層４３の磁化反転電流を記憶層４１のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層４１と磁化方向が不変の参照層４３とを備えたＭＴＪ素子２０を実現できる。
【００４７】
非磁性層４２は、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層４２として絶縁体を用いた場合はトンネルバリア層と呼ばれる。トンネルバリア層４２としては、酸化マグネシウム（ＭｇＯ）などが用いられる。
【００４８】
下地層４０は、非磁性材料からなり、記憶層４１の結晶配向を制御するために設けられている。ハードマスク層４４は、例えば金属からなり、ＭＴＪ素子２０を加工する際のマスクとして用いられる。ハードマスク層４４としては、タンタル（Ｔａ）などを用いることができる。
【００４９】
本実施形態では、ＭＴＪ素子２０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２０の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子２０は、記憶層４１と参照層４３との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００５０】
ＭＴＪ素子２０に対して、記憶層４１から参照層４３へ向かう書き込み電流を流すと、記憶層４１と参照層４３との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２０の抵抗値は最も低くなり、ＭＴＪ素子２０は低抵抗状態に設定される。ＭＴＪ素子２０の低抵抗状態を、例えばデータ“０”と規定する。
【００５１】
一方、ＭＴＪ素子２０に対して、参照層４３から記憶層４１へ向かう書き込み電流を流すと、記憶層４１と参照層４３との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２０の抵抗値は最も高くなり、ＭＴＪ素子２０は高抵抗状態に設定される。ＭＴＪ素子２０の高抵抗状態を、例えばデータ“１”と規定する。
【００５２】
これにより、ＭＴＪ素子２０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子２０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００５３】
ＭＴＪ素子２０からデータを読み出す場合は、ＭＴＪ素子２０に読み出し電圧を印加し、この時にＭＴＪ素子２０に流れる読み出し電流に基づいてＭＴＪ素子２０の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００５４】
［４．周辺回路の構成］
次に、周辺回路１２に含まれる周辺トランジスタの構成について説明する。この周辺トランジスタは、図１のＭＯＳＦＥＴ  Ｔ１〜Ｔ４のいずれかに対応する。周辺回路１２に含まれる周辺トランジスタは、例えば、メモリセルアレイ１１が形成される半導体基板に形成される。
【００５５】
本実施形態では、周辺トランジスタのソース／ドレイン領域（拡散層）に電気的に接続されるコンタクトプラグにＭＴＪ素子を電気的に接続することで、コンタクトプラグの寄生抵抗を増加させる。ＭＴＪ素子を配置する位置については、周辺トランジスタのソース領域又はドレイン領域の上方に１個のＭＴＪ素子を配置する第１の実施例と、周辺トランジスタのソース領域及びドレイン領域の上方に２個のＭＴＪ素子を配置する第２の実施例とが挙げられる。最初に、第１の実施例について説明する。
【００５６】
なお、以下の説明では、周辺トランジスタがＮチャネルＭＯＳＦＥＴから構成される場合を例に挙げて説明するが、周辺トランジスタがＰチャネルＭＯＳＦＥＴである場合も同様に実現可能である。周辺トランジスタがＰチャネルＭＯＳＦＥＴから構成される場合は、ウェル及び拡散層の導電型を逆に制御すればよい。
【００５７】
図１４は、第１の実施例に係る周辺回路１２のレイアウト図である。図１５は、図１４に示したＡ−Ａ´線に沿った周辺回路１２の断面図である。図１６は、図１４に示したＢ−Ｂ´線に沿った周辺回路１２の断面図である。
【００５８】
周辺回路１２は、複数の周辺トランジスタ５０、及び複数のＭＴＪ素子５１を備えている。周辺トランジスタ５０のサイズ及び構造は、メモリセルＭＣに含まれる選択トランジスタ２１のサイズ及び構造と同じである。ＭＴＪ素子５１の積層構造は、メモリセルＭＣに含まれるＭＴＪ素子２０の積層構造と同じである。ＭＴＪ素子５１の配置も、メモリセルアレイ１１に含まれるＭＴＪ素子２０と同じである。図１４乃至図１６に示した周辺回路１２のレイアウトは、図９乃至図１１に示したメモリセルアレイ１１のレイアウトと同じである。なお、図１４では、ビット線ＢＬが信号線ＳＬに置き換えられ、ワード線ＷＬがゲート電極ＧＣに置き換えられている。
【００５９】
このように構成された周辺回路１２では、複数のビアプラグＶ１の一部をＭＴＪ素子５１に置き換えることができる。すなわち、周辺トランジスタ５０では、そのドレイン領域３３に電気的に接続されたコンタクトプラグ３８に、ＭＴＪ素子５１の抵抗値を寄生抵抗として付加することができる。ビアプラグＶ１の抵抗値は、例えば１００Ω未満であり、ＭＴＪ素子５１の抵抗値は、例えば数ｋΩである。よって、本実施形態では、コンタクトプラグ３８に数ｋΩの抵抗を付加することができる。
【００６０】
また、第１の実施例では、周辺回路１２のＭＴＪ素子の配置密度は、メモリセルアレイ１１のＭＴＪ素子の配置密度と同じである。第１の実施例では、周辺回路１２とメモリセルアレイ１１とでＭＴＪ素子の配置密度が同じであるため、周辺回路１２とメモリセルアレイ１１とでＭＴＪ素子を同じデザインルールで形成することが可能であり、プロセス難易度が高くならないというメリットがある。
【００６１】
図１７は、第２の実施例に係る周辺回路１２のレイアウト図である。図１８は、図１７に示したＡ−Ａ´線に沿った周辺回路１２の断面図である。図１９は、図１７に示したＢ−Ｂ´線に沿った周辺回路１２の断面図である。
【００６２】
周辺トランジスタ５０のソース領域３２上のコンタクトプラグ３７上には、ＭＴＪ素子５１が設けられている。周辺トランジスタ５０のドレイン領域３３上のコンタクトプラグ３８上には、ＭＴＪ素子５１が設けられている。すなわち、第２の実施例では、第１の実施例のビアプラグＶ０がＭＴＪ素子５１に置き換えられており、複数のＭＴＪ素子５１が格子状に配置されている。その他の構成は、第１の実施例と同じである。
【００６３】
第２の実施例では、周辺トランジスタ５０のソース領域３２に電気的に接続されたコンタクトプラグ３７と、周辺トランジスタ５０のドレイン領域３３に電気的に接続されたコンタクトプラグ３８との両方に、ＭＴＪ素子５１の抵抗値を寄生抵抗として付加することができる。
【００６４】
図２０は、メモリセルアレイ１１及び周辺回路１２のＭＴＪ素子の配置密度を説明する図である。図２０（ａ）は、メモリセルアレイ１１のＭＴＪ素子を示しており、図２０（ｂ）は、周辺回路１２のＭＴＪ素子を示している。図中のＦ（minimum feature size）は、最小加工寸法である。ＭＴＪ素子の直径は、Ｆである。
【００６５】
メモリセルアレイ１１では、Ｘ方向及びＹ方向の各々において、ＭＴＪ素子が４Ｆピッチで配置されている。また、斜め方向において、ＭＴＪ素子が２√２Ｆピッチで配置されている。
【００６６】
周辺回路１２では、Ｘ方向及びＹ方向の各々において、ＭＴＪ素子が２Ｆピッチで配置されている。また、斜め方向において、ＭＴＪ素子が２√２Ｆピッチで配置されている。
【００６７】
第２の実施例では、周辺回路１２のＭＴＪ素子の配置密度は、メモリセルアレイ１１のＭＴＪ素子の配置密度より高くなっている。このため、周辺回路１２のＭＴＪ素子を形成する際のプロセス難易度が高くなる。第２の実施例では、ナノインプリント技術などを用いることで、ＭＴＪ素子を高密度に形成することが可能である。第２の実施例では、ソース領域及びドレイン領域の両方にＭＴＪ素子を配置するため、寄生抵抗の増加が第１の実施例よりも大きく、ＨＣＩによるゲート絶縁膜の劣化や、ゲート絶縁膜のＴＤＤＢを抑制するのにより有効である。
【００６８】
なお、ＭＴＪ素子の磁化反転電流ＩｃはＭＴＪ素子のサイズに依存することが知られており、ＭＴＪ素子のサイズが大きくなると磁化反転電流Ｉｃが大きくなる。本実施形態のようにビアプラグをＭＴＪ素子に置き換える場合、周辺トランジスタ５０を動作させている間にＭＴＪ素子５１（具体的には記憶層４１）の磁化が反転すると、ＭＴＪ素子５１の抵抗値が変化してしまう。これにより、周辺回路１２の動作に支障をきたす可能性がある。よって、周辺トランジスタ５０が動作中にＭＴＪ素子５１の磁化が反転しにくいようにすることが望ましい。
【００６９】
ＭＴＪ素子５１の磁化が反転しにくいようにする第１の手法としては、周辺回路１２のＭＴＪ素子５１のサイズ（平面形状のサイズ）を、メモリセルアレイ１１のＭＴＪ素子２０のサイズより大きくする。図２０の例では、ＭＴＪ素子５１のサイズは、Ｆより大きく２Ｆ未満に設定される。
【００７０】
また、ＭＴＪ素子５１の磁化が反転しにくいようにする第２の手法としては、ＭＴＪ素子５１の記憶層の膜厚を参照層の膜厚と同程度に設定する。図２１は、ＭＴＪ素子５１の断面図である。ＭＴＪ素子５１の積層構造は、ＭＴＪ素子２０の積層構造と同じである。ＭＴＪ素子５１の記憶層４１の膜厚は、ＭＴＪ素子２０の記憶層４１の膜厚より厚くなっている。また、ＭＴＪ素子５１の記憶層４１の膜厚は、参照層４３の膜厚と同程度である。この場合、ＭＴＪ素子５１のサイズは、ＭＴＪ素子２０のサイズと同じでよく、図２０の例では、ＭＴＪ素子５１のサイズは、ＭＴＪ素子２０のサイズと同じＦに設定される。
【００７１】
上記第１の手法又は第２の手法を用いることで、ＭＴＪ素子５１に電流を流した場合に、記憶層４１の磁化反転が起こりにくくなる。すなわち、ＭＴＪ素子５１の抵抗変化が起こる第１の磁化反転電流は、ＭＴＪ素子２０の抵抗変化が起こる第２の磁化反転電流より大きくなる。これにより、周辺トランジスタ５０が動作中にＭＴＪ素子５１の抵抗値が変化するのを抑制することができる。
【００７２】
［５．効果］
以上詳述したように本実施形態では、ＭＲＡＭ（抵抗変化メモリ）１０は、各々がＭＴＪ素子（可変抵抗素子）２０及び選択トランジスタ２１を有する複数のメモリセルＭＣを備えるメモリセルアレイ１１と、メモリセルアレイ１１の動作を制御し、ＭＴＪ素子（抵抗素子）５１及び周辺トランジスタ５０を含む周辺回路１２とを備えている。ＭＴＪ素子２０は、選択トランジスタ２１の拡散層に電気的に接続されたコンタクトプラグ上に設けられる。同様に、ＭＴＪ素子５１は、周辺トランジスタ５０の拡散層に電気的に接続されたコンタクトプラグ上に設けられる。そして、周辺トランジスタ５０は、選択トランジスタ２１と同じレイアウトで構成される。さらに、ＭＴＪ素子５１をコンタクトプラグの抵抗値を増加させるための寄生抵抗として使用するようにしている。
【００７３】
従って本実施形態によれば、周辺トランジスタ５０を微細化しつつ、周辺トランジスタ５０の信頼性が劣化するのを抑制することができる。これにより、メモリセルアレイ１１のサイズが縮小化された場合に、周辺回路１２のサイズも縮小することが可能となり、結果として、ＭＲＡＭ１０のチップサイズを縮小することが可能となる。
【００７４】
また、メモリセルアレイ１１と周辺回路１２とが同じ構成を有しているため、メモリセルアレイ１１と周辺回路１２とを同一基板上に同時に形成することができる。これにより、製造コストを抑えながら、所望の特性を有する周辺トランジスタ５０を形成することができる。
【００７５】
また、周辺トランジスタが所望の特性を有しつつ、周辺トランジスタのサイズ（チャネル長及び拡散層のサイズを含む）を、選択トランジスタのサイズと同じにすることができる。これにより、周辺回路１２のサイズ縮小化が可能となる。さらに、ＭＴＪ素子２０の微細化に伴いメモリセルアレイ１１のサイズが縮小された場合に、これに合わせて周辺回路１２のサイズを縮小することができる。この結果、ＭＲＡＭ１０のチップサイズを縮小することができる。また、周辺トランジスタ５０のサイズ（ゲート長を含む）を選択トランジスタ２１と同じにした場合でも、ＭＴＪ素子５１を用いてソース／ドレイン領域のコンタクト抵抗を制御することで、所望の特性を有する周辺トランジスタ５０を実現できる。
【００７６】
また、ＭＴＪ素子５１の磁化反転電流をＭＴＪ素子２０より大きくすることで、周辺回路１２が動作している間にＭＴＪ素子５１の抵抗値が変化しにくくしている。これにより、周辺回路１２の動作が不安定になるのを抑制することができる。
【００７７】
なお、本実施形態では、周辺回路１２において、周辺トランジスタ５０のコンタクト抵抗を増加させるためにＭＴＪ素子５１を使用しているが、ＭＴＪ素子５１を抵抗素子として使用する手法としては上記に限定されるものではない。周辺回路１２やその他の回路で必要な抵抗素子としてＭＴＪ素子５１を使用してもよい。
【００７８】
上記実施形態では、抵抗変化メモリとしてＭＲＡＭを例に挙げて説明しているが、他の抵抗変化メモリとして、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、及び相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）などにも適用可能である。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…周辺回路、１３…ロウデコーダ、１４…カラム選択回路、１５…書き込み回路、１６…読み出し回路、１７…カラムデコーダ、２０…ＭＴＪ素子、２１…選択トランジスタ、３０…半導体基板、３１…素子分離絶縁層、３２…ソース領域、３３…ドレイン領域、３４…ゲート絶縁膜、３５…キャップ層、３６…側壁、３７，３８…コンタクトプラグ、３９…層間絶縁層、４０…下地層、４１…記憶層、４２…トンネルバリア層、４３…参照層、４４…ハードマスク層、５０…周辺トランジスタ、５１…ＭＴＪ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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