(57)【要約】【課題】回路ブロック間のノイズ伝播を低減すると共に、チップ面積の増大を抑えた半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１０１の第１の面に設けられた第１の回路ブロック１０２と、シールド部１０４とを備えている。シールド部１０４は、半導体基板１０１の内部における第１の回路ブロック１０２の直下に設けられた埋め込み絶縁層１４１と、半導体基板１０１の第２の面に設けられ、埋め込み絶縁層１４１を露出する溝部１４２と、溝部１４２に設けられた第１の導電膜１４７とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１の面に設けられた第１の回路ブロックと、
シールド部とを備え、
前記シールド部は、
前記半導体基板の内部における前記第１の回路ブロックの直下に設けられた埋め込み絶縁層と、
前記半導体基板の前記第１の面と対向する第２の面に設けられ、前記埋め込み絶縁層を露出する溝部と、
前記溝部に設けられた第１の導電膜とを有している、半導体装置。
【請求項２】
前記第１の回路ブロックを囲む素子分離領域をさらに備え、
前記埋め込み絶縁層は、前記素子分離領域と接している、請求項１に記載の半導体装置。
【請求項３】
前記第１の導電膜は、電位が固定されている、請求項１又は２に記載の半導体装置。
【請求項４】
前記シールド部は、前記第１の回路ブロックの外縁部に沿って形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記素子分離領域を挟んで前記第１の回路ブロックと隣接し、前記第１の回路ブロックにおいて発生するノイズの影響を受ける第２の回路ブロックをさらに備え、
前記シールド部は、前記第１の回路ブロックと前記第２の回路ブロックとの境界に沿って設けられている、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の回路ブロックは高周波回路ブロックである、請求項５に記載の半導体装置。
【請求項７】
前記第１の回路ブロックはデジタル回路ブロックである、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板の前記第１の面から前記第２の面まで貫通する開口部に第２の導電膜が設けられた貫通電極をさらに備えている、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２の導電膜は、前記第１の導電膜と同一の材料からなる、請求項８に記載の半導体装置。
【請求項１０】
前記第１の導電膜と、前記貫通電極とを接続する裏面配線をさらに備えている、請求項８又は９に記載の半導体装置。
【請求項１１】
前記第１の導電膜には、前記貫通電極及び前記裏面配線を介して前記第１の面側から所定の電位が印加されている、請求項１０に記載の半導体装置。
【請求項１２】
半導体基板の内部に、埋め込み絶縁層を選択的に形成する工程と、
前記半導体基板の第１の面に第１の回路ブロック及び第２の回路ブロックを形成する工程と、
前記半導体基板の第２の面に、前記埋め込み絶縁層を露出する溝部を形成する工程と、
前記溝部の内壁を覆うように、前記半導体基板の第２の面上に保護絶縁膜を形成する工程と、
前記保護絶縁膜を形成する工程よりも後に、前記溝部に導電膜を形成する工程とを備え、
前記埋め込み絶縁層は、前記第１の回路ブロックの直下に形成されている、半導体装置の製造方法。
【請求項１３】
前記溝部を形成する工程において、前記溝部と共に、前記半導体基板を貫通する開口部を形成し、
前記導電膜を形成する工程において、前記溝部に前記導電膜を形成すると共に、前記開口部に前記導電膜を形成して貫通電極を形成する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記導電膜を形成する工程において、前記溝部に形成された導電膜と、前記貫通電極とを接続する裏面配線を形成する、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の小型化・高機能化に伴い、半導体製品は１つのチップの中に多様な機能を有する回路ブロックを混載させるＳｏＣ（System on Chip）が主流となっている。一方、電子機器が扱う情報量の飛躍的な増大に伴い、デジタル信号を高速で処理することが求められている。
【０００３】
しかし、高速動作するデジタル回路ブロックが高周波ノイズを発生させることはよく知られており、ノイズは基板やウエルを介してＳｏＣ上に混載されている他の回路ブロックに影響を与える。また、デジタル回路ブロックに限らず全ての回路ブロックはノイズを発生させるため、ＳｏＣの設計において各回路ブロックから発生するノイズの相互干渉を考慮することが非常に重要となっている。
【０００４】
以下、本明細書では、ノイズ発生源となる回路ブロックの代表例をデジタル回路ブロックとし、ノイズの影響を受けやすい回路ブロックの代表例をアナログ回路ブロックとして説明する。しかし、これらは必ずしもデジタル回路ブロックとアナログ回路ブロックとに限定されない。
【０００５】
高周波（ＲＦ）回路ブロックを含むアナログ回路ブロックはノイズの影響を受けやすい。このため、デジタル回路ブロックから発生するノイズはアナログ回路ブロックの動作を阻害する。このため、デジタル回路ブロックから発生するノイズに対する、種々の対策が提案されている。例えば、ノイズ源であるデジタル回路ブロックと、アナログ回路ブロックであるＲＦ回路ブロックとの間隔を大きくしたレイアウトが提案されている。このようにすれば、デジタル回路ブロックからアナログ回路ブロックに伝播するノイズを軽減することが可能である。しかし、この場合、ＳｏＣのチップ面積が増大したり、ＳｏＣにおける回路ブロックレイアウトに制約が生じたりする。
【０００６】
そこで、回路ブロックのレイアウトに関して制約がなく、デジタル回路ブロックからアナログ回路ブロックへのノイズの伝播を防止する技術が提案されている（例えば、非特許文献１を参照。）。具体的には、基板の裏面から表面に貫通する貫通シリコンビアをデジタル回路ブロックとアナログ回路ブロックとの間に設け、デジタル回路ブロックからアナログ回路ブロックへのノイズの伝搬を抑制する方法が提案されている。
【０００７】
貫通シリコンビアを設けることによりアナログ回路ブロックをデジタル回路ブロックの近くに配置することが可能となり、ＳｏＣにおける回路ブロックレイアウトの自由度が向上する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Shinichiro Uemura他、Isolation Techniques Against Substrate Noise Coupling UtilizingThrough Silicon Via (TSV) Process for アナログ/Mixed-SignalSoCs、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 47, NO.4, APRIL 2012年
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の貫通シリコンビアを設ける方法では、貫通シリコンビアの配置領域にはトランジスタ等の素子を形成することができない。通常、貫通シリコンビアの幅は５０μｍ〜１００μｍ程度となる。このため、アナログ回路ブロックを囲むように貫通シリコンビアを配置すると、素子を形成できない領域が非常に大きくなり、結果としてチップ面積の増大を招く。
【００１０】
本開示は、回路ブロック間のノイズ伝播を低減すると共に、チップ面積の増大を抑えた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
半導体装置の一態様は、半導体基板の第１の面に設けられた第１の回路ブロックと、シールド部とを備え、シールド部は、半導体基板の内部における第１の回路ブロックの直下に設けられた埋め込み絶縁層と、半導体基板の第１の面と対向する第２の面に設けられ、埋め込み絶縁層を露出する溝部と、溝部に設けられた第１の導電膜とを有している。
【００１２】
半導体装置の一態様は、第１の回路ブロックを囲む素子分離領域をさらに備え、埋め込み絶縁層は、素子分離領域と接していてもよい。
【００１３】
半導体装置の一態様において、第１の導電膜は、電位が固定されていてもよい。
【００１４】
半導体装置の一態様において、シールド部は、第１の回路ブロックの外縁部に沿って形成されていてもよい。
【００１５】
半導体装置の一態様は、素子分離領域を挟んで第１の回路ブロックと隣接し、第１の回路ブロックにおいて発生するノイズの影響を受ける第２の回路ブロックをさらに備え、シールド部は、第１の回路ブロックと第２の回路ブロックとの境界に沿って設けられていてもよい。
【００１６】
半導体装置の一態様において、第２の回路ブロックは高周波回路ブロックであってもよい。
【００１７】
半導体装置の一態様において、第１の回路ブロックはデジタル回路ブロックであってもよい。
【００１８】
半導体装置の一態様は、半導体基板の第１の面から第２の面まで貫通する開口部に第２の導電膜が設けられた貫通電極をさらに備えていてもよい。
【００１９】
半導体装置の一態様において、第２の導電膜は、第１の導電膜と同一の材料により形成されていてもよい。
【００２０】
半導体装置の一態様は、第１の導電膜と、貫通電極とを接続する裏面配線をさらに備えていてもよい。
【００２１】
半導体装置の一態様において、第１の導電膜には、貫通電極及び裏面配線を介して第１の面側から所定の電位が印加されていてもよい。
【００２２】
半導体装置の製造方法の一態様は、半導体基板の内部に、埋め込み絶縁層を選択的に形成する工程と、半導体基板の第１の面に第１の回路ブロック及び第２の回路ブロックを形成する工程と、半導体基板の第２の面を研磨して薄膜化する工程と、半導体基板の第２の面に、埋め込み絶縁層を露出する溝部を形成する工程と、溝部の内壁を覆うように、半導体基板の第２の面上に保護絶縁膜を形成する工程と、保護絶縁膜を形成する工程よりも後に、溝部に導電膜を形成する工程とを備え、埋め込み絶縁層は第１の回路ブロックの直下に形成されている。
【００２３】
製造方法の一態様は、溝部を形成する工程において、溝部と共に、半導体基板を貫通する開口部を形成し、導電膜を形成する工程において、溝部に導電膜を形成すると共に、開口部に導電膜を形成して貫通電極を形成してもよい。
【００２４】
製造方法の一態様は、導電膜を形成する工程において、溝部に形成された導電膜と、貫通電極とを接続する裏面配線を形成してもよい。
【発明の効果】
【００２５】
本開示に係る半導体装置及びその製造方法によれば、回路ブロック間のノイズ伝播を低減すると共に、チップ面積の増大を抑えた半導体装置を実現できる。
【図面の簡単な説明】
【００２６】
【図１】一実施形態に係る半導体装置を示す断面図である。
【図２】シールド部の配置例を示す平面図である。
【図３】シールド部の配置例を示す平面図である。
【図４】シールド部の配置例を示す平面図である。
【図５】シールド部の配置例を示す平面図である。
【図６】（ａ）及び（ｂ）はそれぞれ一実施例に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】（ａ）及び（ｂ）はそれぞれ一実施例に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】（ａ）及び（ｂ）はそれぞれ一実施例に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】（ａ）及び（ｂ）はそれぞれ一実施例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】変形例に係る半導体装置を示す断面図である。
【図１１】（ａ）及び（ｂ）はそれぞれ変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】（ａ）及び（ｂ）はそれぞれ変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【発明を実施するための形態】
【００２７】
（一実施形態）
図１に示すように、一実施形態に係る半導体装置は、半導体基板１０１の第１の面（表面）に設けられた第１の回路ブロック１０２及び第２の回路ブロック１０３と、第１の回路ブロック１０２から第２の回路ブロック１０３へのノイズの伝搬を抑えるシールド部１０４とを有している。本実施形態において、第１の回路ブロック１０２はノイズの発生源となるデジタル回路ブロックであり、第２の回路ブロック１０３はアナログ回路ブロックであり、第１の回路ブロック１０２において発生するノイズの影響を受ける回路ブロックである。
【００２８】
シールド部１０４は、半導体基板１０１における第１の回路ブロック１０２の直下に選択的に設けられた埋め込み絶縁層１４１と、半導体基板１０１の第１の面と対向する第２の面（裏面）に設けられ、埋め込み絶縁層１４１を露出する溝部１４２と、溝部１４２に設けられた保護絶縁膜１４５、拡散防止膜１４６及び導電膜１４７とを有している。
【００２９】
埋め込み絶縁層１４１は、ＳＩＭＯＸ（Separated by ImplantedOxygen）法等を用いて、半導体基板１０１の内部に設けられた、厚さが１００ｎｍ程度の酸化膜とすればよい。埋め込み絶縁層１４１は特に限定されないが、半導体基板１０１の第１の面から２００ｎｍ程度の位置に設ければよい。
【００３０】
溝部１４２は、半導体基板１０１の第２の面から埋め込み絶縁層１４１に達するように設けられている。溝部１４２の幅は、例えば５０μｍ〜１００μｍ程度であり、深さは半導体基板１０１の厚さに応じて１００μｍ〜２００μｍ程度である。溝部１４２の内部には、保護絶縁膜１４５、拡散防止膜１４６及び導電膜１４７が半導体基板１０１側から順次設けられている。
【００３１】
保護絶縁膜１４５は、金属からなる拡散防止膜１４６及び導電膜１４７と半導体基板１０１との間を絶縁する。保護絶縁膜１４５は溝部１４２の内壁面及び底面だけでなく、第２の面の全面を覆うように設けられている。拡散防止膜１４６は、導電膜１４７から保護絶縁膜１４５及び半導体基板１０１への金属の拡散を防ぐために設けられている。拡散防止膜１４６は、例えばタンタル（Ｔａ）若しくはチタン（Ｔｉ）等の高融点金属、これらの窒化物（ＴａＮ、ＴｉＮ）、又はチタンタングステン合金（ＴｉＷ）からなる厚さが５０ｎｍ〜１００ｎｍ程度の膜とすればよい。導電膜１４７は、銅（Ｃｕ）等の低電気抵抗の金属からなる膜とすればよく、厚さは５μｍ程度とすればよい。図１には、溝部１４２が導電膜１４７によって完全に埋め込まれていない例を示したが、溝部１４２が導電膜１４７によって完全に埋め込まれていてもよい。
【００３２】
シールド部１０４を設けることにより、第１の回路ブロック１０２から第２の回路ブロック１０３へのノイズ伝播のパスを細くして高抵抗化させることができる。このため、半導体基板１０１を介した、第１の回路ブロック１０２から第２の回路ブロック１０３へのノイズの伝搬を低減できる。また、埋め込み絶縁層１４１は、第１の回路ブロック１０２と第２の回路ブロック１０３とを分離する素子分離（ＳＴＩ）領域１０５の近くに設けてもよく、ＳＴＩ１０５と接していてもよい。埋め込み絶縁層１４１とＳＴＩ１０５とを接続することにより、第１の回路ブロック１０２と第２の回路ブロック１０３との絶縁をより効果的に行うことができ、ノイズの伝搬をさらに抑えることができる。
【００３３】
埋め込み絶縁層１４１は、第１の回路ブロック１０２の下側に形成されており、埋め込み絶縁層１４１の上にもトランジスタ１１１等の素子を設けることができる。このため、シールド部１０４を設けても半導体装置の面積は大きく増加しない。
【００３４】
また、本実施形態においては溝部１４２に導電膜１４７が埋め込まれている。例えば、導電膜１４７の電位を外部から固定することにより、第１の回路ブロック１０２において発生するノイズが、溝部１４２をキャパシタとして伝搬することを防ぐことができる。導電膜１４７と接続されたバンプ等を形成すれば、導電膜１４７に外部から電位を与えることが容易となる。
【００３５】
第１の回路ブロック１０２及び第２の回路ブロック１０３には、トランジスタ１１１等の素子が設けられている。半導体基板１０１の第１の面上には素子を覆うように配線構造１０６が設けられている。図１において配線構造１０６は、層間絶縁膜１１２及び層間絶縁膜１１３を有している。層間絶縁膜１１３の上には、配線層１１６及び１１７が設けられている。配線層１１６は層間絶縁膜１２１及び配線１２２を有し、配線１２２は層間絶縁膜１１２及び１１３を貫通するコンタクトプラグ１１５により、半導体基板１０１に設けられた素子等と接続されている。配線層１１６の上には配線層１１７が設けられている。配線層１１７は層間絶縁膜１２３及び配線１２４を有し、配線１２４はビアプラグ１２５により配線１２２と接続されている。配線層１１７の上には保護膜１１８が設けられている。保護膜１１８は、配線１２４を露出する開口部を有し、開口部には外部と電気的接続を行うためのパッド１１９が設けられている。
【００３６】
層間絶縁膜１１２は、例えば厚さが１００ｎｍの窒化シリコン（ＳｉＮx）膜とすることができ、層間絶縁膜１１３は、例えば厚さが５００ｎｍの酸化シリコン（ＳｉＯx）膜とすることができる。層間絶縁膜１２１、１２３は、例えばＳｉＯx、ＳｉＯxＣy、又はＳｉＣxＮyＯz等の化学式で表される化合物からなる絶縁膜とすることができる。コンタクトプラグ１１５は、例えばタングステン（Ｗ）又はその合金等により形成すればよい。また、半導体基板１０１との界面において電気抵抗を小さくするために、コンタクトプラグ１１５は、半導体基板１０１との界面にＴｉ等の薄膜を有していてもよい。また、層間絶縁膜１１２、１１３との密着性を向上させるために、コンタクトプラグ１１５は、層間絶縁膜１１２、１１３との界面にＴｉＮ等の薄膜を有していてもよい。配線１２２、１２４及びビアプラグ１２５は銅又は銅合金からなる膜とすることができる。配線１２２、１２４及びビアプラグ１２５と層間絶縁膜１２１、１２３との界面に、銅の拡散を防止するための拡散防止膜を設けてもよい。拡散防止膜は、Ｔａ、ＴａＮ・Ｔｉ、ＴｉＮ・Ｍｎ、ＭｎＮ・Ｒｕ、又はＲｕＮ等の高融点金属により形成することができる。パッド１１９は、アルミニウム等からなる膜とすればよい。アルミニウム膜は、金ワイヤ等との接続性が良好であり、検査用プローブとの接触を確保することも容易である。パッド１１９の上にボールグリッドアレイ（ＢＧＡ）を設けたり、バンプを設けたりしてもよい。
【００３７】
配線層１１６、１１７は必要に応じて設ければよい。また、配線層１１７が２層以上設けられた構成としてもよい。配線１２２、１２４及びビアプラグ１２５の数、配置、並びにサイズ等は必要に応じて変更することができる。
【００３８】
シールド部１０４はどのような位置に設けてもよいが、第１の回路ブロック１０２の外縁部に設けることが好ましい。例えば、図２に示すように、第１の回路ブロック１０２の周囲に、素子分離領域１０５を介して複数の第２の回路ブロック１０３が隣接して設けられている場合、第１の回路ブロック１０２と第２の回路ブロック１０３との境界に沿ってシールド部１０４を設ければよい。この場合には、埋め込み絶縁膜１４１と溝部１４２とを第１の回路ブロック１０２と第２の回路ブロック１０３との境界に沿って設ければよい。
【００３９】
また、図３に示すように、シールド部１０４を二重に設けてもよい。シールド部１０４を二重にすることにより、第１の回路ブロック１０２の中心部において発生するノイズが、第２の回路ブロック１０３に伝搬することをより効果的に抑えることができる。シールド部１０４は第１の回路ブロックの大きさに応じて三重以上としてもよい。
【００４０】
図４に示すように、第１の回路ブロック１０２の第２の回路ブロック１０３と接していない部分にもシールド部１０４を設けてもよい。シールド部１０４が第１の回路ブロック１０２を完全に囲むようにすることにより、さらにノイズの伝搬を低減できる。この場合にもシールド部１０４は二重以上としてもよい。
【００４１】
図５に示すように、シールド部１０４を特定の第２の回路ブロック１０３の側にのみ設けてもよい。特にノイズに弱い高周波回路ブロック等と接する側にのみシールド部１０４を設けることにより、シールド部１０４の形成が容易となる。この場合にもシールド部１０４は二重以上としてもよい。また、第１の回路ブロック１０２の外縁部に沿ってシールド部１０４を設け、特にノイズに弱い第２の回路ブロック１０３と接する側にのみ、シールド部１０４が二重以上となるように設けてもよい。
【００４２】
なお、絶縁膜及び導電膜は、連続したライン状の溝部に形成する必要はなく、直径が５０μｍ〜１００μｍ程度の凹部に絶縁膜及び導電膜を埋め込んでもよい。凹部は複数形成してもよい。複数の凹部を形成する場合には、各凹部に設けられた絶縁膜同士、及び導電膜同士は半導体基板の第２の面において互いに接続されていても、接続されていなくてもよい。
【００４３】
本実施形態の半導体装置は以下のようにして形成すればよい。まず、図６（ａ）に示すように、半導体基板１０１における第１の回路ブロック１０２を形成する部分に、埋め込み絶縁層１４１を形成する。埋め込み絶縁層１４１は、例えばＳＩＭＯＸ（Separated by Implanted Oxygen）法を用いて形成すればよい。具体的には、所定の位置に開口部を有するハードマスクを、リソグラフィ等により形成する。この後、加速電圧が１８０ＫｅＶで、ドーズ量が４×１０17／ｃｍ2、温度が５００℃の条件で酸素を注入する。この後、酸素とアルゴンとの雰囲気において１３５０℃の温度でアニールをする。これにより、約１００ｎｍの膜厚を持つ埋め込み絶縁層１４１を半導体基板１０１の第１の面（素子形成面）から、約２００ｎｍの深さに局所的に形成することができる。
【００４４】
次に、図６（ｂ）に示すように、半導体基板１０１の第１の面に素子分離領域１０５を形成して第１の回路ブロック１０２を形成する領域と第２の回路ブロック１０３を形成する領域とを分離する。続いて、第１の回路ブロック１０２及び第２の回路ブロック１０３にトランジスタ１１１等の素子を形成する。続いて、半導体基板１０１の第１の面上に配線構造１０６を形成する。これは一般的なＣＭＯＳのフローにより形成すればよい。なお、埋め込み絶縁層１４１と素子分離領域１０５とが接していた方が、ノイズの伝搬を、より効果的に抑制できるが、埋め込み絶縁膜１４１と素子分離領域１０５とは接していなくてもよい。
【００４５】
次に、図７（ａ）に示すように、第２の面側から半導体基板１０１を研磨して２００μｍ程度となるように薄膜化する。薄膜化は、半導体基板１０１を薄膜化した後にも製造に耐えうる十分な強度を確保するため、例えば、半導体基板１０１の第１の面側に別の半導体基板（図示せず）を一時的に貼り付けた後に、グラインダ等を用いて行えばよい。この後、半導体基板１０１の第２の面にレジストパターン１６１を形成する。レジストパターン１６１は、埋め込み絶縁層１４１と平面視において重なり合う位置に開口部１６１ａを有している。
【００４６】
次に、図７（ｂ）に示すように、レジストパターン１６１をマスクとして半導体基板１０１と埋め込み絶縁層１４１との選択比が高い条件においてドライエッチングを行い、埋め込み絶縁層１４１を露出する溝部１４２を形成する。例えば、ＳＦ6、Ｃ4Ｆ8、又はＡｒ等を使用したボッシュエッチングを用いれば、Ｓｉからなる半導体基板１０１と酸化膜である埋め込み絶縁層１４１との選択比を３００程度にすることができ、十分な選択性を確保できる。その後、レジストパターン１６１をウェットエッチングにより除去する。
【００４７】
次に、図８（ａ）に示すように、溝部１４２の内部を含む半導体基板１０１の第２の面の全面に、保護絶縁膜１４５を形成する。保護絶縁膜１４５は、例えばＣＶＤ法によりシリコン酸化膜を形成すればよく、第２の面上に形成された部分における膜厚を１μｍ程度とすればよい。
【００４８】
次に、図８（ｂ）に示すように、拡散防止膜１４６及び導電膜１４７ａを順次積層する。拡散防止膜１４６は、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、又はＴｉＷ等の高融点金属からなる膜とすればよく、ＰＶＤ法等により約５０ｎｍの厚さに成膜すればよい。導電膜１４７ａは、例えばＣｕ等の低電気抵抗の金属膜とすればよく、ＰＶＤ法等により約５００ｎｍの厚さに成膜すればよい。
【００４９】
次に、図９（ａ）に示すように、溝部１４２を露出する開口部１６２ａを有するレジストパターン１６２を形成した後、導電膜１４７ａをシードとしてめっきを行うことにより、厚さが５μｍ程度の導電膜１４７を形成する。
【００５０】
次に、図９（ｂ）に示すように、レジストパターン１６２をウェットエッチングにより除去し、半導体基板１０１の第２の面上に成膜されている導電膜１４７ａ及び拡散防止膜１４６をエッチングにより除去する。この際に、導電膜１４７の一部もエッチングされるが、導電膜１４７ａ及び拡散防止膜１４６が除去された段階でエッチングを停止すれば所望の構造を得ることができる。
【００５１】
以下の変形例に示すようにして、シールド部を形成する際に半導体基板を貫通する貫通プラグを形成してもよい。例えば、図１０に示すように、シールド部１０４の導電膜１４７と接続された貫通プラグ１０７を設けることにより、シールド部１０４の導電膜１４７に半導体基板１０１の第１の面側から電位を与えることが可能となる。シールド部１０４の導電膜１４７と貫通プラグ１０７とは、裏面配線１０８により接続すればよい。
【００５２】
また、シールド部１０４の導電膜１４７と接続されていない貫通プラグ１０９を設けてもよい。シールド部１０４と独立した貫通プラグ１０９は、信号経路及び電源供給の経路として使用できる。従って、シールド部１０４と独立した貫通プラグ１０９を設けることにより、半導体装置をスタックしたＳｏＣ構造等を容易に構成することが可能となる。
【００５３】
貫通プラグ１０７及び貫通プラグ１０９は、接続する必要があるコンタクトプラグ１１５と対応する位置にのみ設ければよい。従って、貫通プラグ１０７及び貫通プラグ１０９を設けても、回路ブロックを囲む貫通シリコンビアを形成する場合と異なり、半導体装置のサイズが大幅に増大することはない。
【００５４】
貫通プラグ１０７及び貫通プラグ１０９は以下のようにして形成すればよい。一実施形態と同様にして、半導体基板１０１を薄膜化する工程までを行った後、図１１（ａ）に示すように半導体基板１０１の第２の面にレジストパターン１６３を形成する。レジストパターン１６３は平面視において埋め込み絶縁層１４１と重なり合う位置に開口部１６３ａを有し、コンタクトプラグ１１５と重なり合う位置に開口部１６３ｂを有している。開口部１６３ｂは、例えば直径が５０μｍ〜１００μｍ程度の平面円形状とすればよい。
【００５５】
次に、図１１（ｂ）に示すように、レジストパターン１６３をマスクとして半導体基板１０１と埋め込み絶縁層１４１との選択比が高い条件においてドライエッチングを行う。これにより、埋め込み絶縁層１４１を露出する溝部１４２と、半導体基板１０１を貫通し、コンタクト１１５を露出する開口部１５１とが形成される。ドライエッチングは、例えば、ＳＦ6、Ｃ4Ｆ8、又はＡｒ等を使用したボッシュエッチングとすればよい。この場合、Ｓｉからなる半導体基板１０１と酸化膜である埋め込み絶縁層１４１との選択比を３００程度とすることができる。埋め込み絶縁層１４１は、半導体基板１０１の第１の面から２００ｎｍ程度の位置に設けられている。従って、エッチング選択比が３００程度あれば、開口部１５１を形成した場合においても、埋め込み絶縁層１４１は１０ｎｍ程度しかエッチングされない。
【００５６】
次に、図１２（ａ）に示すように、溝部１４２及び開口部１５１の内部を含む半導体基板１０１の第２の面全体に、保護絶縁膜１４５を形成する。続いて、保護絶縁膜１４５における溝部１４２の底面及び開口部１５１の底面に堆積した部分をエッチングにより除去する。カバレッジ状態を特に制御せずに保護絶縁膜１４５を形成した場合、保護絶縁膜１４５の半導体基板１０１の第２の面上に形成された部分の厚さと、溝部１４２及び開口部１５１の底面上に形成された部分の厚さとの比の値は１０程度となる。具体的には、半導体基板１０１の第２の面上において１μｍ程度の厚さの保護絶縁膜１４５を形成した場合には、溝部１４２及び開口部１５１の底面上における厚さは１００ｎｍ程度である。従って、保護絶縁膜１４５を１５０ｎｍ程度エッチングする条件において処理を行えば、保護絶縁膜１４５の溝部１４２及び開口部１５１の底面上に形成された部分のみを除去できる。この場合、指向性エッチング法を用いることができる。
【００５７】
次に、図１２（ｂ）に示すように、一実施形態と同様にして溝部１４２及び開口部１５１に拡散防止膜１４６及び導電膜１４７ａを形成する。この後、レジストパターン１６４を形成した後、導電膜１４７ａをシードとしてめっきを行い、厚さが５μｍ程度の導電膜１４７を形成する。
【００５８】
次に、図１３に示すように、半導体基板１０１の第２の面上に形成された不要な導電膜１４７ａ及び拡散防止膜１４６を除去する。これにより、シールド部１０４、シールド部１０４と接続された貫通プラグ１０７、シールド部１０４と独立した貫通プラグ１０９及びシールド部１０４と貫通プラグ１０７とを接続する裏面配線１０８が得られる。
【００５９】
貫通プラグ１０７及び貫通プラグ１０９の一方のみを形成してもよい。貫通プラグ１０７及び貫通プラグ１０９の少なくとも一方を複数形成してもよい。
【００６０】
シールド部１０４の導電膜１４７と、貫通プラグ１０７及び貫通プラグ１０９とを同一の工程において形成する例を示したが、互いに異なる工程において形成してもよい。また、裏面配線１０８も異なる工程において形成してもよい。
【００６１】
第１の回路ブロックがデジタル回路ブロックであり、第２の回路ブロックがアナログ回路ブロックである例を示した。しかし、これに限らず、本実施形態の構成は、第２の回路ブロックが、第１の回路ブロックにおいて発生するノイズの影響を受けるどのような構成に対しても適用することができる。例えば、第１の回路ブロック１０２及び第２の回路ブロックが共にデジタル回路ブロック又はアナログ回路ブロックであってもよい。また、第１の回路ブロックは、基板上に１つだけ設けられていても、複数設けられていてもよい。第１の回路ブロックが複数設けられている場合に、それらは同じ種類の回路ブロックであっても、異なる種類の回路ブロックであってもよい。第２の回路ブロックは、基板上に１つだけ設けられていても、複数設けられていてもよい。第２の回路ブロックが複数設けられている場合に、それらは同じ種類の回路ブロックであっても、異なる種類の回路ブロックであってもよい。
【産業上の利用可能性】
【００６２】
本開示に係る半導体装置及びその製造方法は、回路ブロック間のノイズ伝播を低減すると共に、チップ面積の増大を抑えることができ、半導体装置及びその製造方法等として有用である。
【符号の説明】
【００６３】
１０１      半導体基板
１０２      第１の回路ブロック
１０３      第２の回路ブロック
１０４      シールド部
１０５      素子分離領域
１０６      配線構造
１０７      貫通プラグ
１０８      裏面配線
１０９      貫通プラグ
１１１      トランジスタ
１１２      層間絶縁膜
１１５      コンタクトプラグ
１１６      配線層
１１７      配線層
１１８      保護膜
１１９      パッド
１２１      層間絶縁膜
１２２      配線
１２３      層間絶縁膜
１２４      配線
１２５      ビアプラグ
１４１      埋め込み絶縁層
１４２      溝部
１４５      保護絶縁膜
１４６      拡散防止膜
１４７      導電膜
１４７ａ    導電膜
１５１      開口部
１６１      レジストパターン
１６１ａ    開口部
１６２      レジストパターン
１６２ａ    開口部
１６３      レジストパターン
１６３ａ    開口部
１６３ｂ    開口部
１６４      レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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