(57)【要約】【課題】製造コストを低減しつつ、容量素子における容量密度を向上することが可能な半導体装置を実現する。【解決手段】半導体装置は、第１絶縁層と、第１絶縁層上に設けられた複数の配線ＩＣ３１と、配線ＩＣ３１の上面および側面上、ならびに平面視で互いに隣接する配線ＩＣ３１間に位置する領域において連続して設けられ、かつ配線ＩＣ３１の形状に沿って形成されている下部電極ＬＥ１と、下部電極ＬＥ１上に設けられた容量絶縁膜ＣＩ１と、容量絶縁膜ＣＩ１上に設けられた上部電極ＵＥ１と、を備える。【選択図】図１
2014220411.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁層と、
前記第１絶縁層上に設けられた複数の配線と、
前記配線の上面上および側面上、ならびに平面視で互いに隣接する前記配線間に位置する領域において連続して設けられ、かつ前記配線の形状に沿って形成されている下部電極と、
前記下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記下部電極は、前記配線の上面と接している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記配線の側面には、絶縁材料からなる側壁膜が設けられており、
前記下部電極は、前記配線の側面上においては前記側壁膜を介して設けられている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１絶縁層上に設けられ、前記配線を内部に含む開口部を有し、かつ前記配線よりも膜厚が大きい第２絶縁層を備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記下部電極は、平面視で前記開口部の内側のみに設けられている半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記上部電極および前記容量絶縁膜は、前記下部電極上と、前記第２絶縁層のうち前記下部電極の周囲に位置する部分上と、に設けられている半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１絶縁層には、平面視で前記配線に隣接する凹部が形成されており、
前記下部電極は、前記凹部の側面上および底面上に設けられている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１絶縁層内には下層配線が形成されており、
前記凹部は、底面において前記下層配線が露出するよう前記下層配線上に設けられている半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記上部電極上に設けられた導電膜と、
前記導電膜を介して前記上部電極と接続する上層配線と、
を備える半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記下部電極は、前記配線の上面および側面と接するように設けられている半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記上部電極、前記容量絶縁膜、および前記下部電極からなる容量素子により構成されるチャージポンプ型ＤＣ／ＤＣコンバータを含む半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記上部電極、前記容量絶縁膜、および前記下部電極からなる容量素子により構成される逐次比較型アナログ−デジタル変換回路を含む半導体装置。
【請求項１３】
環境発電素子と、
前記環境発電素子に接続され、前記環境発電素子から発生する電力を制御する電力制御回路素子と、
を備え、
前記電力制御回路素子は、
第１絶縁層と、
前記第１絶縁層上に設けられた複数の配線と、
前記配線の上面上および側面上、ならびに平面視で互いに隣接する前記配線間に位置する領域において連続して設けられ、かつ前記配線の形状に沿って形成されている下部電極と、
前記下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、
を有する電子装置。
【請求項１４】
第１絶縁層上に複数の配線を形成する工程と、
前記配線の上面および側面上、ならびに平面視で互いに隣接する前記配線間に位置する領域において連続し、かつ前記配線の形状に沿った形状を有する下部電極を形成する工程と、
前記下部電極上に容量絶縁膜および上部電極を順に形成する工程と、
を備える半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記下部電極を形成する前記工程において、前記下部電極は前記配線の上面と接するように設けられる半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記下部電極を形成する前記工程は、
前記第１絶縁層上に前記配線を覆う第２絶縁層を形成する工程と、
前記第２絶縁層上に、第１レジスト膜を形成する工程と、
前記第１レジスト膜を露光および現像することにより、前記第１レジスト膜に平面視で前記配線を内側に含む開口を形成する工程と、
前記第１レジスト膜をマスクとして前記第２絶縁層をエッチングする工程と、
前記第１レジスト膜を除去する工程と、
前記配線の上面および側面を覆うよう、前記第１絶縁層上および前記第２絶縁層上に前記下部電極を形成する工程と、
前記下部電極上であって前記開口内に第２レジスト膜を埋め込む工程と、
前記第２レジスト膜をマスクとして前記下部電極を選択的にエッチングする工程と、
前記第２レジスト膜を除去する工程と、
を含む半導体装置の製造方法。
【請求項１７】
請求項１４に記載の半導体装置の製造方法において、
前記下部電極を形成する前記工程は、
前記配線の上面および側面を覆うよう、前記第１絶縁層上に前記下部電極を形成する工程と、
前記配線を覆うよう第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして前記下部電極を選択的にエッチングする工程と、
前記第１レジスト膜を除去する工程と、
を含んでおり、
前記容量絶縁膜および前記上部電極を形成する前記工程は、
前記下部電極上および前記第１絶縁層上に、前記容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、前記上部電極を形成する工程と、
前記上部電極上に、第２レジスト膜を形成する工程と、
前記第２レジスト膜をマスクとして、前記容量絶縁膜および前記上部電極を選択的にエッチングする工程と、
前記第２レジスト膜を除去する工程と、
を含む半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記容量絶縁膜および前記上部電極を選択的にエッチングする前記工程は、
前記第２レジスト膜をマスクとし、かつ第１エッチャントを用いて前記上部電極をエッチングする工程と、
前記第２レジスト膜をマスクとし、かつ前記第１エッチャントとは異なる第２エッチャントを用いて前記容量絶縁膜をエッチングする工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電子装置および半導体装置の製造方法に関し、例えば容量素子を備える半導体装置、電子装置および半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
容量素子に関する技術は様々に検討されており、たとえば特許文献１〜８に記載のものが挙げられる。特許文献１〜８は、いずれもＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタに関する技術である。
【０００３】
特許文献１には、自己整合でプレート電極を形成する半導体メモリ素子が記載されている。特許文献２には、ダミーパターンの側壁面に形成された導電性側壁膜よりなる下部電極パターンと、ダミーパターンを覆うヒステリシス膜と、ヒステリシス膜上に設けられた上部電極パターンと、を備える電子装置が記載されている。特許文献３には、多層配線構造の配線として機能する金属膜よりも酸化されにくい材質からなるキャパシタ下部電極を備える半導体装置が記載されている。
【０００４】
特許文献４には、一の容量素子を構成する第１上部電極と他の容量素子を構成する第２下部電極が電気的に接続され、一の容量素子を構成する第１下部電極と他の容量素子を構成する第２上部電極が電気的に接続された半導体容量装置が記載されている。特許文献５には、第１電極と第２電極とからなる凸形状をなす３次元構造の下部電極が設けられた半導体装置が記載されている。特許文献６には、金属間絶縁膜を貫通する開口部の内側壁上にコンフォーマルに下部電極、誘電体膜及び上部電極を積層した半導体装置が記載されている。特許文献７には、層間絶縁膜に形成された開口部を覆うように形成された下部電極、容量絶縁膜、および上部電極からなる容量素子を備える半導体装置が記載されている。特許文献８に記載の技術は、容量素子の下部電極の上層バリア膜及びこれと同層に形成されている金属配線層の上層バリア膜の膜厚を、他の金属配線層の上層バリア膜の膜厚よりも厚くするというものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３６３２６号公報
【特許文献２】特開２００８−１４０９０７号公報
【特許文献３】特開２００４−１４７６１号公報
【特許文献４】特開２００５−２８６２５４号公報
【特許文献５】特開２００４−３５６２６２号公報
【特許文献６】特開２００３−２９７９４２号公報
【特許文献７】特開２００７−５９７６１号公報
【特許文献８】特開２００８−２１０９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の小型化を図る観点から、容量素子を備える半導体装置においては、容量素子の面積効率を高めることが求められる。これは、たとえば容量密度が高い、三次元構造を有する容量素子を採用することにより実現すること可能である。
三次元構造を有する容量素子は、たとえばフォトリソグラフィ工程を追加して、次のように形成することができる。まず、新たに作製したレチクルを用いてリソグラフィ工程を行うことにより、レジスト膜をパターニングする。次いで、当該レジスト膜をマスクとして絶縁層をエッチングし、絶縁層に開口部を形成する。そして、当該開口部内に容量素子を形成することにより、三次元構造を有する容量素子が得られる。しかしながら、このような形成方法においては、新たにレチクルを作製する必要がある。この場合、半導体装置の製造コストが増大してしまう。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、容量素子を構成する下部電極は、第１絶縁層上に設けられた配線の上面上および側面上、ならびに平面視で互いに隣接する配線間に位置する領域において連続して設けられる。
【発明の効果】
【０００８】
前記一実施の形態によれば、製造コストを低減しつつ、容量素子における容量密度を向上することが可能な半導体装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す配線の平面形状を示す模式図である。
【図３】図１に示す半導体装置の変形例を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】図１に示す容量素子により構成されるチャージポンプ型ＤＣ／ＤＣコンバータを示す回路図である。
【図９】図１に示す容量素子により構成される逐次比較型アナログ−デジタル変換回路を示す回路図である。
【図１０】第１の実施形態に係る電子装置の構成を示す機能ブロック図である。
【図１１】第２の実施形態に係る半導体装置を示す断面図である。
【図１２】第３の実施形態に係る半導体装置を示す断面図である。
【図１３】第４の実施形態に係る半導体装置を示す断面図である。
【図１４】第５の実施形態に係る半導体装置を示す断面図である。
【図１５】図１４に示す半導体装置の変形例を示す断面図である。
【図１６】図１４に示す半導体装置の製造方法を示す断面図である。
【図１７】図１４に示す半導体装置の製造方法を示す断面図である。
【図１８】図１４に示す半導体装置の製造方法を示す断面図である。
【図１９】第６の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤ１を示す断面図である。
本実施形態に係る半導体装置ＳＤ１は、絶縁層と、複数の配線ＩＣ３１と、下部電極ＬＥ１と、容量絶縁膜ＣＩ１と、上部電極ＵＥ１と、を備えている。複数の配線ＩＣ３１は、上記絶縁層上に設けられている。下部電極ＬＥ１は、配線ＩＣ３１の上面上および側面上、ならびに平面視で互いに隣接する配線ＩＣ３１間に位置する配線間領域ＢＩ１において連続して設けられ、かつ配線ＩＣ３１の形状に沿って形成されている。容量絶縁膜ＣＩ１は、下部電極ＬＥ１上に設けられている。上部電極ＵＥ１は、容量絶縁膜ＣＩ１上に設けられている。
【００１２】
本実施形態において、下部電極ＬＥ１は、配線ＩＣ３１の上面および側面上、ならびに平面視で互いに隣接する配線ＩＣ３１間に位置する配線間領域ＢＩ１において連続して設けられている。すなわち、絶縁層上に設けられた配線ＩＣ３１を利用して、シリンダ形状またはトレンチ形状といった三次元構造を有する下部電極ＬＥ１を形成することが可能となる。この場合、下部電極ＬＥ１を含む容量素子ＣＥ１を三次元構造に形成するための、新たなレチクルは不要となる。
したがって、本実施形態によれば、製造コストを低減しつつ、容量素子における容量密度を向上することが可能な半導体装置を実現することができる。
【００１３】
以下、本実施形態に係る半導体装置ＳＤ１の構成、電子装置ＥＡ１の構成、および半導体装置ＳＤ１の製造方法につき、詳細に説明する。
【００１４】
まず、本実施形態に係る半導体装置ＳＤ１の構成につき詳細に説明する。
半導体装置ＳＤ１は、容量素子ＣＥ１を備えている。容量素子ＣＥ１は、下部電極ＬＥ１と、上部電極ＵＥ１と、これらの間に配置された容量絶縁膜ＣＩ１と、により構成されるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタである。本実施形態に係る半導体装置ＳＤ１は、たとえば複数の容量素子ＣＥ１を備える。また、半導体装置ＳＤ１は、たとえば複数の容量素子ＣＥ１を含む容量部と、論理回路部と、を有する。
【００１５】
容量素子ＣＥ１は、トレンチ型またはシリンダ型等の三次元構造を有する。これにより、高い容量密度を有する容量素子ＣＥ１が実現される。図１に示す例によれば、２０ｆＦ／μｍ２以上の容量密度を有する容量素子ＣＥ１を実現することが可能である。本実施形態に係る容量素子ＣＥ１は、たとえばＤＣ／ＤＣコンバータやＡ／Ｄコンバータに用いられる。このような場合、半導体装置ＳＤ１は、たとえば環境発電素子に接続される電力制御回路素子を構成することができる。
【００１６】
半導体装置ＳＤ１は、たとえば半導体基板ＳＢ１と、半導体基板ＳＢ１上に設けられた複数の配線層からなる多層配線層と、を備えている。
容量素子ＣＥ１は、たとえば多層配線層を構成する少なくとも一の配線層内に形成される。本実施形態においては、面積効率を向上させる観点から、複数の配線層に容量素子ＣＥ１が設けられていることがとくに好ましい。なお、多層配線層のうちの一の配線層のみに、容量素子ＣＥ１が設けられていてもよい。
図１においては、後述する配線ＩＣ３を含む配線層内に容量素子ＣＥ１が形成される場合が例示されている。しかしながら、容量素子ＣＥ１が形成される配線層は、半導体装置ＳＤ１の設計に応じて適宜選択することが可能である。
【００１７】
半導体基板ＳＢ１には、たとえばトランジスタＴＲ１が設けられている。トランジスタＴＲ１は、たとえば半導体基板ＳＢ１上に設けられたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１と、平面視でゲート電極ＧＥ１を挟むよう半導体基板ＳＢ１に設けられたソース・ドレイン領域ＤＲ１と、により構成される。なお、半導体基板ＳＢ１には、トランジスタＴＲ１以外の各種能動素子が設けられていてもよい。
また、半導体基板ＳＢ１には、トランジスタＴＲ１を他の半導体素子から電気的に分離させる素子分離膜ＥＩ１が設けられている。半導体基板ＳＢ１上には、たとえばエッチングストッパ膜ＥＳ１が設けられている。
【００１８】
半導体基板ＳＢ１上には、トランジスタＴＲ１を覆うように層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１中には、たとえばトランジスタＴＲ１のソース・ドレイン領域ＤＲ１に接続されるコンタクトプラグＣＰ１が設けられている。
【００１９】
層間絶縁膜ＩＬ１上には、たとえば複数の配線ＩＣ１と、各配線ＩＣ１を覆う層間絶縁膜ＩＬ２と、が設けられている。本実施形態に係る配線ＩＣ１は、たとえば配線膜ＩＦ１と、配線膜ＩＦ１の上部に設けられた上層バリア膜ＵＢ１と、配線膜ＩＦ１の下部に設けられた下層バリア膜ＬＢ１と、により構成される。配線膜ＩＦ１は、たとえばＡｌ、またはＡｌを主成分として含む合金により構成される。上層バリア膜ＵＢ１および下層バリア膜ＬＢ１は、たとえばＴｉもしくはＴａ、またはこれらの窒化物により構成される。層間絶縁膜ＩＬ１を構成する材料としては、たとえばＳｉＯ２が挙げられる。
配線ＩＣ１の少なくとも一部は、コンタクトプラグＣＰ１に接続するよう設けられる。また、層間絶縁膜ＩＬ２中にはビアプラグＶＰ１が設けられている。配線ＩＣ１は、ビアプラグＶＰ１を介して後述する配線ＩＣ２に電気的に接続される。ビアプラグＶＰ１を構成する材料としては、たとえばＷが挙げられる。
【００２０】
層間絶縁膜ＩＬ２上には、たとえば複数の配線ＩＣ２と、各配線ＩＣ２を覆う層間絶縁膜ＩＬ３と、が設けられている。本実施形態に係る配線ＩＣ２は、たとえば配線膜ＩＦ２と、配線膜ＩＦ２の上部に設けられた上層バリア膜ＵＢ２と、配線膜ＩＦ２の下部に設けられた下層バリア膜ＬＢ２と、により構成される。配線膜ＩＦ２は、たとえばＡｌ、またはＡｌを主成分として含む合金により構成される。上層バリア膜ＵＢ２および下層バリア膜ＬＢ２は、たとえばＴｉもしくはＴａ、またはこれらの窒化物により構成される。層間絶縁膜ＩＬ２を構成する材料としては、たとえばＳｉＯ２が挙げられる。
配線ＩＣ２の少なくとも一部は、ビアプラグＶＰ１に接続するよう設けられる。また、層間絶縁膜ＩＬ３中にはビアプラグＶＰ２が設けられている。配線ＩＣ２は、ビアプラグＶＰ２を介して後述する配線ＩＣ３に電気的に接続される。ビアプラグＶＰ２を構成する材料としては、たとえばＷが挙げられる。
【００２１】
層間絶縁膜ＩＬ３上には、複数の配線ＩＣ３が設けられている。配線ＩＣ３の少なくとも一部は、ビアプラグＶＰ２に接続するよう設けられる。本実施形態に係る配線ＩＣ３は、たとえば配線膜ＩＦ３と、配線膜ＩＦ３の上部に設けられた上層バリア膜ＵＢ３と、配線膜ＩＦ３の下部に設けられた下層バリア膜ＬＢ３と、により構成される。配線膜ＩＦ３は、たとえばＡｌ、またはＡｌを主成分として含む合金により構成される。上層バリア膜ＵＢ３および下層バリア膜ＬＢ３は、たとえばＴｉもしくはＴａ、またはこれらの窒化物により構成される。配線ＩＣ３の膜厚は、たとえば３００ｎｍ以上７００ｎｍ以下である。
層間絶縁膜ＩＬ３上に設けられる複数の配線ＩＣ３は、容量素子ＣＥ１により覆われる配線ＩＣ３１と、容量素子ＣＥ１が形成される領域外に位置する配線ＩＣ３２とを含む。配線ＩＣ３１は、たとえば容量素子ＣＥ１を有する容量部内に形成される。配線ＩＣ３２は、たとえば論理回路部を構成する。
本実施形態において、配線ＩＣ３の側面には、たとえば絶縁材料からなる側壁膜ＳＷ１が設けられる。側壁膜ＳＷ１を構成する材料としては、たとえばＳｉＯ２が挙げられる。側壁膜ＳＷ１は、たとえば後述する層間絶縁膜ＩＬ４と同じ材料により構成される。
【００２２】
層間絶縁膜ＩＬ３上および配線ＩＣ３１上には、下部電極ＬＥ１が設けられている。下部電極ＬＥ１は、配線ＩＣ３１の上面および側面上、ならびに配線間領域ＢＩ１において連続するように形成される。ここで、配線間領域ＢＩ１とは、平面視において、隣接する配線ＩＣ３１間に位置する領域をさす。
本実施形態においては、たとえば層間絶縁膜ＩＬ３上に設けられた複数の配線ＩＣ３のうちの配線ＩＣ３１のみを覆うように下部電極ＬＥ１が形成される。
【００２３】
本実施形態における下部電極ＬＥ１は、配線ＩＣ３１の形状に沿って形成されている。すなわち、下部電極ＬＥ１は、層間絶縁膜ＩＬ３および配線ＩＣ３１に対しコンフォーマルに設けられることとなる。この場合、下部電極ＬＥ１の上面は、配線間領域ＢＩ１に位置する凹部と、配線ＩＣ３１上に位置する凸部と、により構成される凹凸形状を有する。このような構成は配線ＩＣ３１の上面上および側面上、ならびに配線間領域ＢＩ１において連続するように下部電極ＬＥ１を形成することにより実現される。
このように、下部電極ＬＥ１の上面を凹凸形状とすることで、下部電極ＬＥ１上に設けられる容量絶縁膜ＣＩ１および上部電極ＵＥ１についても凹凸形状を有するように形成することができる。したがって、配線ＩＣ３１を利用して三次元構造を有する容量素子ＣＥ１を実現することが可能となる。
【００２４】
下部電極ＬＥ１は、金属材料により構成される。下部電極ＬＥ１を構成する金属材料は、とくに限定されないが、たとえばＴｉもしくはＴａ、これらの窒化膜、またはＷが挙げられる。下部電極ＬＥ１は、これらから選択される１種または２種以上により構成される。
下部電極ＬＥ１は、隣接する配線ＩＣ３１間の空間を充填しない程度に薄い膜厚を有する。本実施形態における下部電極ＬＥ１の膜厚は、たとえば２０ｎｍ以上２００ｎｍ以下である。これにより、下部電極ＬＥ１について十分な導電性を実現しつつ、容量素子ＣＥ１の容量密度を効果的に向上させることができる。
【００２５】
図１に示す例において、下部電極ＬＥ１は、複数の配線ＩＣ３１の上面および側面を覆うように層間絶縁膜ＩＬ３上に形成される。ここでは、容量素子ＣＥ１の容量密度を向上させる観点から、３つ以上の配線ＩＣ３１の上面および側面を覆うように、下部電極ＬＥ１が設けられていることがとくに好ましい。この場合、下部電極ＬＥ１は、３つ以上の配線ＩＣ３１の上面および側面上と、各配線ＩＣ３１間に位置する各配線間領域ＢＩ１と、において連続して形成されることとなる。
【００２６】
図２は、図１に示す配線ＩＣ３１の平面形状を示す模式図である。
図２（ａ）では、複数の配線ＩＣ３１は、一の方向に延在する直線状の形状を有する場合が例示されている。このとき、複数の配線ＩＣ３１は、たとえば一の方向と直交する方向に配列される。下部電極ＬＥ１は複数の配線ＩＣ３１に対しコンフォーマルに形成される。このため、下部電極ＬＥ１の上面は、上記一の方向にそれぞれ延在する凹部および凸部により構成される凹凸形状を有することとなる。この場合、各配線ＩＣ３１間においてトレンチ形状を有する容量素子ＣＥ１が形成される。
図２（ｂ）では、複数の配線ＩＣ３１が、互いに離間したドットアレイ状に配列される場合が例示されている。下部電極ＬＥ１は複数の配線ＩＣ３１に対しコンフォーマルに形成される。このため、下部電極ＬＥ１の上面は、各配線ＩＣ３１上に形成された複数の凸部により構成される凹凸形状を有することとなる。この場合、各配線ＩＣ３１上においてシリンダ形状を有する容量素子ＣＥ１が形成されることとなる。また、当該シリンダ形状を有する部分は、アレイ状に配列されることとなる。
【００２７】
下部電極ＬＥ１は、たとえば配線ＩＣ３１の上面と接するように設けられる。この場合、容量素子ＣＥ１直下に存在する配線ＩＣ３１から容量素子ＣＥ１に対し電流が供給されるため、下部電極ＬＥ１に生じる寄生抵抗を低減することができる。本実施形態において、下部電極ＬＥ１は、複数の配線ＩＣ３１の上面と接するように形成される。これにより、下部電極ＬＥ１に生じる寄生抵抗は、より効果的に低減される。なお、配線ＩＣ３１の上面と接するとは、配線ＩＣ３１の上面に直接接する場合、および他の導電体を介して配線ＩＣ３１に接する場合の双方を含む。
本実施形態に係る下部電極ＬＥ１は、たとえば複数の配線ＩＣ３１の上面上に、各配線ＩＣ３１の上面と接するように設けられる。この場合、下部電極ＬＥ１に生じる寄生抵抗を、より効果的に低減することが可能となる。また、下部電極ＬＥ１は、たとえば配線ＩＣ３１の側面上においては側壁膜ＳＷ１を介して設けられる。
【００２８】
層間絶縁膜ＩＬ３上には、たとえば層間絶縁膜ＩＬ４が設けられている。
層間絶縁膜ＩＬ４は、容量素子ＣＥ１により覆われる複数の配線ＩＣ３１を内側に含む開口部ＯＰ１を有しており、かつ配線ＩＣ３よりも膜厚が大きい。この場合、開口部ＯＰ１内を埋め込みつつ配線ＩＣ３１の上部を覆うレジスト膜をマスクとして、下部電極ＬＥ１をエッチングすることにより、下部電極ＬＥ１をパターニングすることができる。これにより、配線ＩＣ３１の上面および側面上、ならびに配線間領域ＢＩ１において連続するように下部電極ＬＥ１を形成することが可能となる。また、下部電極ＬＥ１をエッチングによりパターニングする際に、容量素子ＣＥ１により覆われない配線ＩＣ３２を層間絶縁膜ＩＬ４により保護することができる。したがって、容量素子ＣＥ１の形成に起因して、半導体装置ＳＤ１の配線特性が低下してしまうことを抑制することもできる。
【００２９】
また、開口部ＯＰ１を有する層間絶縁膜ＩＬ４が形成される場合、下部電極ＬＥ１は、たとえば平面視で開口部ＯＰ１の内側のみに設けることができる。層間絶縁膜ＩＬ４を構成する材料としては、たとえばＳｉＯ２が挙げられる。
【００３０】
下部電極ＬＥ１上には、容量絶縁膜ＣＩ１が設けられている。本実施形態における容量絶縁膜ＣＩ１は、下部電極ＬＥ１に対しコンフォーマルに設けられる。すなわち、下部電極ＬＥ１上に設けられる容量絶縁膜ＣＩ１の上面は、配線間領域ＢＩ１に位置する凹部と、配線ＩＣ３１上に位置する凸部と、により構成される凹凸形状を有する。このように、配線ＩＣ３１を利用して三次元構造を有する容量絶縁膜ＣＩ１が実現されることとなる。
【００３１】
容量絶縁膜ＣＩ１を構成する材料は、下部電極ＬＥ１と上部電極ＵＥ１との間のリーク電流が小さい絶縁材料であれば、とくに限定されない。本実施形態における容量絶縁膜ＣＩ１は、たとえばＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＺｒＯ２、またはＴａ２Ｏ５により構成される。この中でも、半導体装置内において一般的に用いられており、かつ比誘電率が高いＳｉＮがとくに好適に用いられる。これにより、製造コストの低減および容量素子ＣＥ１の面積密度の向上を、さらに効果的に実現することができる。
容量絶縁膜ＣＩ１の膜厚は、たとえば２０ｎｍである。容量密度の観点からはより薄い１０ｎｍ程度であることが望ましい。
【００３２】
本実施形態における下部電極ＬＥ１は、たとえば層間絶縁膜ＩＬ４に設けられた開口部ＯＰ１内に形成される。この場合、容量絶縁膜ＣＩ１は、たとえば下部電極ＬＥ１上と、層間絶縁膜ＩＬ４のうち下部電極ＬＥ１の周囲に位置する部分上と、に設けられる。すなわち、容量絶縁膜ＣＩ１は、開口部ＯＰ１の内部から層間絶縁膜ＩＬ４上に亘って設けられることとなる。これにより、下部電極ＬＥ１の端部を容量絶縁膜ＣＩ１により覆うことができる。したがって、下部電極ＬＥ１と上部電極ＵＥ１との間におけるリーク電流の発生を抑制することが可能となる。
【００３３】
容量絶縁膜ＣＩ１上には、上部電極ＵＥ１が設けられている。本実施形態における上部電極ＵＥ１は、たとえば下部電極ＬＥ１および容量絶縁膜ＣＩ１に対しコンフォーマルに設けられる。この場合、上部電極ＵＥ１の上面は、配線間領域ＢＩ１に位置する凹部と、配線ＩＣ３１上に位置する凸部と、により構成される凹凸形状を有する。
上部電極ＵＥ１を構成する金属材料は、とくに限定されないが、たとえばＴｉもしくはＴａ、これらの窒化膜、またはＷが挙げられる。下部電極ＬＥ１は、これらから選択される１種または２種以上により構成される。また、上部電極ＵＥ１の膜厚は、たとえば１００ｎｍである。
【００３４】
上部電極ＵＥ１は、たとえば容量絶縁膜ＣＩ１と同一の平面形状を有する。図１では、平面視における上部電極ＵＥ１の外形線と容量絶縁膜ＣＩ１の外形線が一致する場合が例示されている。この場合、上部電極ＵＥ１と容量絶縁膜ＣＩ１を同一のマスクを使用してパターニングすることができる。したがって、製造コストの増大を抑制できる。
本実施形態における下部電極ＬＥ１は、たとえば層間絶縁膜ＩＬ４に設けられた開口部ＯＰ１内に形成される。この場合、上部電極ＵＥ１は、たとえば下部電極ＬＥ１上と、層間絶縁膜ＩＬ４のうち下部電極ＬＥ１の周囲に位置する部分上と、に設けられる。すなわち、上部電極ＵＥ１は、開口部ＯＰ１の内部から層間絶縁膜ＩＬ４上に亘って設けられることとなる。
【００３５】
上部電極ＵＥ１上および層間絶縁膜ＩＬ４上には、たとえば層間絶縁膜ＩＬ５が設けられている。すなわち、層間絶縁膜ＩＬ５は、上部電極ＵＥ１の全面を覆うように開口部ＯＰ１内および層間絶縁膜ＩＬ４上に設けられることとなる。本実施形態において、上部電極ＵＥ１は、たとえば上面が凹凸形状を有するように設けられる。この場合、層間絶縁膜ＩＬ５は、上部電極ＵＥ１に設けられた凹部を埋め込むように設けられる。これにより、配線ＩＣ３を含む配線層の上面を平坦化することができる。
層間絶縁膜ＩＬ５を構成する材料としては、たとえばＳｉＯ２が挙げられる。
【００３６】
層間絶縁膜ＩＬ５上には、複数の配線ＩＣ４が設けられる。本実施形態に係る配線ＩＣ４は、たとえば配線膜ＩＦ４と、配線膜ＩＦ４の上部に設けられた上層バリア膜ＵＢ４と、配線膜ＩＦ４の下部に設けられた下層バリア膜ＬＢ４と、により構成される。配線膜ＩＦ４は、たとえばＡｌ、またはＡｌを主成分として含む合金により構成される。上層バリア膜ＵＢ４および下層バリア膜ＬＢ４は、たとえばＴｉもしくはＴａ、またはこれらの窒化物により構成される。
配線ＩＣ４の一部は、ビアプラグＶＰ３を介して配線ＩＣ３に電気的に接続される。また、配線ＩＣ４の他の一部は、ビアプラグＶＰ３を介して上部電極ＵＥ１に電気的に接続される。ビアプラグＶＰ３を構成する材料としては、たとえばＷが挙げられる。
【００３７】
図１に示す例において、上部電極ＵＥ１の一部は、層間絶縁膜ＩＬ４上に設けられている。この場合、たとえば上部電極ＵＥ１のうちの層間絶縁膜ＩＬ４上に位置する部分上に、上部電極ＵＥ１と配線ＩＣ４とを接続するビアプラグＶＰ３が設けられる。また、ビアプラグＶＰ３は、たとえば層間絶縁膜ＩＬ４および層間絶縁膜ＩＬ５を貫通して配線ＩＣ３上に、層間絶縁膜ＩＬ５を貫通して上部電極ＵＥ１上に、それぞれ設けられる。
なお、層間絶縁膜ＩＬ５上には、たとえば複数の配線層がさらに積層される。図１では、層間絶縁膜ＩＬ５上に設けられる配線層の構成は省略されている。
【００３８】
図３は、図１に示す半導体装置ＳＤ１の変形例を示す断面図である。
図３に示す変形例において、上部電極ＵＥ１のうち各配線ＩＣ３１上に位置する各部分は、それぞれビアプラグＶＰ３を介して配線ＩＣ４に接続されている。これにより、上部電極ＵＥ１に生じる寄生抵抗を低減することが可能となる。本実施形態において、上部電極ＵＥ１の上面は、たとえば配線ＩＣ３上において凸部を有する凹凸形状となるように設けられる。この場合、上部電極ＵＥ１の上面のうちの各凸部上に、ビアプラグＶＰ３が形成されることとなる。
【００３９】
図８は、図１に示す容量素子ＣＥ１により構成されるチャージポンプ型ＤＣ／ＤＣコンバータを示す回路図である。
本実施形態に係る半導体装置ＳＤ１の一例は、下部電極ＬＥ１、容量絶縁膜ＣＩ１、および上部電極ＵＥ１からなる容量素子ＣＥ１により構成されるチャージポンプ型ＤＣ／ＤＣコンバータを含んでいる。チャージポンプ型ＤＣ／ＤＣコンバータは、容量素子であるコンデンサと、スイッチと、を組み合わせることにより構成される、電圧を上昇させるための電圧変換（昇圧）回路である。複数のコンデンサの接続状態をスイッチ等を用いて切り替えることにより、異なる電圧を発生させる。
本実施形態においては、チャージポンプ型ＤＣ／ＤＣコンバータに含まれる複数のコンデンサを容量素子ＣＥ１により構成することができる。したがって、製造コストを低減しつつ、面積効率の高いチャージポンプ型ＤＣ／ＤＣコンバータを実現することができる。
【００４０】
図８に示すチャージポンプ型ＤＣ／ＤＣコンバータにおいては、例えば３つのコンデンサを並列に接続した状態で充電した後、接続を直列に切り替えることによって電源の３倍の電圧を得ることができる。本実施形態に係るチャージポンプ型ＤＣ／ＤＣコンバータは、接続するコンデンサの数を任意に変更することにより、電源の任意倍率の電圧を得ることができる。放電による電圧低下を考慮して、充電に用いられる容量は、０．１μＦ以上の大容量であり、かつ等価直列抵抗が小さいことが好ましい。
本実施形態に係る容量素子ＣＥ１によれば、２０ｆＦ／μｍ２の容量密度を実現することができる。これにより、大容量の容量素子ＣＥ１を、たとえば５ｍｍ２の面積でオンチップ化することができる。このように、容量素子の専有面積削減に伴うチップサイズの縮小が可能となることから、トータルコストの削減が実現される。また、容量の小面積化により容量素子への引き回し配線等も短縮されるため、チップサイズの縮小をさらに促進することが可能となる。さらに、引き回し配線の短縮化により寄生抵抗が低減されるため、昇圧回路としての効率向上も実現される。
【００４１】
図９は、図１に示す容量素子ＣＥ１により構成される逐次比較型アナログ−デジタル変換回路を示す回路図である。
本実施形態に係る半導体装置ＳＤ１の一例は、下部電極ＬＥ１、容量絶縁膜ＣＩ１、および上部電極ＵＥ１からなる容量素子ＣＥ１により構成される逐次比較型アナログ−デジタル変換回路（ＡＤ変換回路）を含んでいる。逐次比較型アナログ−デジタル変換回路を用いてアナログ値をＮビットのデジタル値に変換する場合には、合計として２ＮＣの容量が必要となる。この場合、Ｃの容量を有する単位容量素子を２Ｎのアレイ状に並べて構成される容量アレイが用いられる。すなわち、１０ビットのＡＤ変換回路を実現するためには２１０＝１０２４個、１２ビットのＡＤ変換回路を実現するためには２１２＝４０９６個の容量素子を並べる必要がある。
本実施形態においては、逐次比較型アナログ−デジタル変換回路に含まれる複数の容量素子を容量素子ＣＥ１により構成することができる。したがって、製造コストを低減しつつ、面積効率の高い逐次比較型アナログ−デジタル変換回路を実現することができる。また、容量アレイを小面積化することにより、容量素子への引き回し配線等も短縮される。このため、寄生抵抗を低減し、アナログ−デジタル変換回路としての動作速度を向上させることも可能となる。
【００４２】
次に、本実施形態に係る電子装置ＥＡ１の構成について説明する。図１０は、本実施形態に係る電子装置ＥＡ１の構成を示す機能ブロック図である。
本実施形態に係る電子装置ＥＡ１は、たとえば環境から電力を取り出す環境発電素子ＥＨ１を備えるエナジーハーベストモジュールである。電子装置ＥＡ１は、たとえば環境発電素子ＥＨ１と、環境発電素子ＥＨ１から発生する電力を制御する電力制御回路素子ＰＭ１と、を備えている。環境発電素子ＥＨ１は、たとえば圧電素子、熱電変換素子、光電変換素子、またはアンテナ等により構成される。電力制御回路素子ＰＭ１は、たとえばＤＣ／ＤＣコンバータやＡ／Ｄコンバータを含む。
【００４３】
本実施形態に係る電力制御回路素子ＰＭ１は、半導体装置ＳＤ１により構成される。すなわち、電力制御回路素子ＰＭ１は、下部電極ＬＥ１と、容量絶縁膜ＣＩ１と、上部電極ＵＥ１と、により構成される容量素子ＣＥ１を有している。これにより、製造コストを低減しつつ、容量素子における容量密度を向上することが可能な電力制御回路素子が実現される。電力制御回路素子ＰＭ１がＤＣ／ＤＣコンバータやＡ／Ｄコンバータを含む場合には、これらに含まれる容量素子を容量素子ＣＥ１により構成することができる。
【００４４】
図１０に示す例において、電子装置ＥＡ１は、たとえば容量素子や二次電池等により構成される蓄電デバイスＥＳ１を備えている。蓄電デバイスＥＳ１は、電力制御回路素子ＰＭ１に接続され、電力制御回路素子ＰＭ１に対し電力を供給する。また、電子装置ＥＡ１は、たとえばマイコンＭＣ１、無線回路ＩＦ１、センサＳＳ１、およびアナログフロントエンドＡＦ１をさらに備えることができる。電子装置ＥＡ１においては、これらによりデータの取得、伝送等が行われる。
【００４５】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法について説明する。図４〜７は、図１に示す半導体装置ＳＤ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＤ１の製造方法は、次のように行われる。まず、絶縁層上に複数の配線ＩＣ３１を形成する。次に、配線ＩＣ３１の上面および側面上、ならびに平面視で互いに隣接する配線ＩＣ３１間に位置する配線間領域ＢＩ１において連続し、かつ配線ＩＣ３１の形状に沿った形状を有する下部電極ＬＥ１を形成する。次に、下部電極ＬＥ１上に容量絶縁膜ＣＩ１および上部電極ＵＥ１を順に形成する。このようにして、本実施形態に係る半導体装置ＳＤ１が製造されることとなる。
以下、本実施形態に係る半導体装置ＳＤ１の製造方法につき詳細に説明する。
【００４６】
まず、素子分離膜ＥＩ１が埋め込まれた半導体基板ＳＢ１に、トランジスタＴＲ１を形成する。次いで、トランジスタＴＲ１を覆うように、エッチングストッパ膜ＥＳ１および層間絶縁膜ＩＬ１を順に形成する。次いで、エッチングストッパ膜ＥＳ１および層間絶縁膜ＩＬ１を貫通し、かつトランジスタＴＲ１のソース・ドレイン領域ＤＲ１に接続するようコンタクトプラグＣＰ１を形成する。
【００４７】
次に、層間絶縁膜ＩＬ１上に複数の配線ＩＣ１を形成する。配線ＩＣ１は、層間絶縁膜ＩＬ１上に設けられた導電膜を、ドライエッチング等によりパターニングすることにより得られる。本実施形態においては、下層バリア膜ＬＢ１、配線膜ＩＦ１および上層バリア膜ＵＢ１のそれぞれを構成する複数の導電膜を順に積層した後、これらをパターニングすることにより上層バリア膜ＵＢ１、配線膜ＩＦ１および下層バリア膜ＬＢ１により構成される配線ＩＣ１が形成される。次いで、配線ＩＣ１を覆うように、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。次いで、層間絶縁膜ＩＬ２中にビアプラグＶＰ１を埋め込む。ビアプラグＶＰ１は、配線ＩＣ１に接続するよう配線ＩＣ１上に設けられる。
【００４８】
次に、層間絶縁膜ＩＬ２上に複数の配線ＩＣ２を形成する。配線ＩＣ２は、層間絶縁膜ＩＬ２上に設けられた導電膜を、ドライエッチング等によりパターニングすることにより得られる。本実施形態においては、下層バリア膜ＬＢ２、配線膜ＩＦ２および上層バリア膜ＵＢ２のそれぞれを構成する複数の導電膜を順に積層した後、これらをパターニングすることにより上層バリア膜ＵＢ２、配線膜ＩＦ２および下層バリア膜ＬＢ２により構成される配線ＩＣ１が形成される。次いで、配線ＩＣ２を覆うように、層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成する。次いで、層間絶縁膜ＩＬ３中にビアプラグＶＰ２を埋め込む。ビアプラグＶＰ２は、配線ＩＣ２に接続するよう配線ＩＣ２上に設けられる。
【００４９】
次に、層間絶縁膜ＩＬ３上に複数の配線ＩＣ３を形成する。配線ＩＣ３は、層間絶縁膜ＩＬ３上に設けられた導電膜を、ドライエッチング等によりパターニングすることにより得られる。本実施形態においては、下層バリア膜ＬＢ３、配線膜ＩＦ３および上層バリア膜ＵＢ３のそれぞれを構成する複数の導電膜を順に積層した後、これらをパターニングすることにより上層バリア膜ＵＢ３、配線膜ＩＦ３および下層バリア膜ＬＢ３により構成される配線ＩＣ３が形成される。複数の配線ＩＣ３は、容量素子ＣＥ１が設けられる領域内に位置する配線ＩＣ３１と、容量素子ＣＥ１が設けられる領域外に位置する配線ＩＣ３２と、を含む。
次に、複数の配線ＩＣ３を覆うように、層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）またはエッチバック等により層間絶縁膜ＩＬ４を薄膜化する。ここでは、たとえば層間絶縁膜ＩＬ４のうちの配線ＩＣ３上に位置する部分の膜厚が１００ｎｍ以上１５０ｎｍ以下となるように、層間絶縁膜ＩＬ４に対し薄膜化処理が施される。
これにより、図４（ａ）に示す構造が得られる。
【００５０】
次に、層間絶縁膜ＩＬ４上にレジスト膜ＲＦ１を形成する。次いで、レチクルを用いた露光および現像によりレジスト膜ＲＦ１をパターニングする。このとき、レジスト膜ＲＦ１のうち容量素子ＣＥ１が形成される領域と重なる部分に開口部ＯＰ２が形成されるよう、レジスト膜ＲＦ１がパターニングされる。本実施形態においては、層間絶縁膜ＩＬ３上に設けられた複数の配線ＩＣ３のうちの一部である２以上の配線ＩＣ３１を平面視で内側に含むように、開口部ＯＰ２が形成される。
【００５１】
次に、レジスト膜ＲＦ１をマスクとして、レジスト膜ＲＦ１下に位置する絶縁層に対しドライエッチングを行う。本実施形態においては、当該ドライエッチング処理により層間絶縁膜ＩＬ４が選択的に除去される。これにより、層間絶縁膜ＩＬ４には、開口部ＯＰ２と重なる開口部ＯＰ１が設けられることとなる。開口部ＯＰ１内に位置する配線ＩＣ３１の側壁上には、たとえば層間絶縁膜ＩＬ４により構成される側壁膜ＳＷ１が形成される。このとき、層間絶縁膜ＩＬ３のうち配線間領域ＢＩ１に位置する部分に凹部が形成されてもよく、層間絶縁膜ＩＬ３のうち配線間領域ＢＩ１に位置する部分上に層間絶縁膜ＩＬ４が残存していてもよい。
本実施形態においては、後述するように、開口部ＯＰ１を用いて下部電極ＬＥ１のパターニングが行われる。すなわち、レジスト膜ＲＦ１に対する露光時に用いられたレチクルは、下部電極ＬＥ１のパターンを形成するために使用されるものである。
【００５２】
レジスト膜ＲＦ１をマスクとした上記ドライエッチング工程において、平面視で開口部ＯＰ２と重なる領域では配線ＩＣ３１がエッチングマスクとして機能する。このため、平面視で開口部ＯＰ２と重なる領域においては、層間絶縁膜ＩＬ４のうちの配線ＩＣ３１上に位置する部分および配線間領域ＢＩ１に位置する部分が選択的に除去されることとなる。このように、開口部ＯＰ１内においては、配線ＩＣ３１により構成される凸部と、配線間領域ＢＩ１に形成される凹部と、を有する凹凸形状が、自己整合的に形成されることとなる。したがって、本実施形態によれば、レチクルによらず、配線ＩＣ３１を用いて自己整合的に三次元構造を有する容量素子ＣＥ１を実現することができる。
なお、レジスト膜ＲＦ１をマスクとした上記ドライエッチング工程においては、配線ＩＣ３上に設けられた上層バリア膜ＵＢ３がマスクとなる。このため、上層バリア膜ＵＢ３により配線ＩＣ３１を保護することができる。
これにより、図４（ｂ）に示す構造が得られる。
【００５３】
次に、アッシング処理等によりレジスト膜ＲＦ１を除去する。次いで、薬液処理等を用いてエッチング残渣やレジスト残渣を除去することにより、表面の清浄化を行う。
【００５４】
次に、配線ＩＣ３１の上面および側面を覆うよう、層間絶縁膜ＩＬ３１上および層間絶縁膜ＩＬ４上に下部電極ＬＥ１を形成する。ここでは、層間絶縁膜ＩＬ４上、開口部ＯＰ１から露出した層間絶縁膜ＩＬ３上、開口部ＯＰ１内に位置する配線ＩＣ３１上、および側壁膜ＳＷ１上において連続するよう下部電極ＬＥ１が成膜される。下部電極ＬＥ１は、配線ＩＣ３１の形状に沿った形状を有するように設けられる。すなわち、下部電極ＬＥ１は、開口部ＯＰ１内に形成された凹凸形状に対し、コンフォーマルに形成されることとなる。このため、下部電極ＬＥ１の上面は、開口部ＯＰ１内に位置する配線ＩＣ３１上において凸部を、配線間領域ＢＩ１において凹部を、それぞれ有する凹凸形状となる。また、本実施形態においては、配線ＩＣ３１の上面と接するように下部電極ＬＥ１が設けられる。
本実施形態において、下部電極ＬＥ１は、たとえばスパッタリング、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜される。これにより、開口部ＯＰ１内に形成された凹凸形状に対しコンフォーマルに下部電極ＬＥ１を形成することができる。
これにより、図５（ａ）に示す構造が得られる。
【００５５】
次に、図５（ｂ）に示すように、下部電極ＬＥ１上にレジスト膜ＲＦ２を形成する。レジスト膜ＲＦ２は、開口部ＯＰ１を埋め込むように下部電極ＬＥ１上に形成される。このとき、配線間領域ＢＩ１において生じる下部電極ＬＥ１の凹部を埋め込むように、レジスト膜ＲＦ２が形成されることとなる。
【００５６】
次に、レジスト膜ＲＦ２のうち開口部ＯＰ１外に位置する部分を選択的に除去する。これにより、下部電極ＬＥ１上のうち開口部ＯＰ１内のみに、レジスト膜ＲＦ２が埋め込まれることとなる。
レジスト膜ＲＦ２を選択的に除去する当該工程は、たとえばレチクルを用いずにレジスト膜ＲＦ２に対し露光および現像を行うことにより実現される。また、レジスト膜ＲＦ２に対しエッチバックを行うことにより、レジスト膜ＲＦ２を選択的に除去してもよい。
【００５７】
次に、レジスト膜ＲＦ２をマスクとして下部電極ＬＥ１に対しエッチバックを行い、下部電極ＬＥ１のうち開口部ＯＰ１外に位置する部分を選択的に除去する。これにより、下部電極ＬＥ１は、平面視で開口部ＯＰ１の内側のみに設けられることとなる。
これにより、図６（ａ）に示す構造が得られる。
【００５８】
次に、アッシング処理等によりレジスト膜ＲＦ２を除去する。次いで、薬液処理等を用いてエッチング残渣やレジスト残渣を除去することにより、表面の清浄化を行う。
【００５９】
次に、図６（ｂ）に示すように、下部電極ＬＥ１上に容量絶縁膜ＣＩ１および上部電極ＵＥ１を順に成膜する。ここでは、下部電極ＬＥ１上および層間絶縁膜ＩＬ４上において連続するよう容量絶縁膜ＣＩ１および上部電極ＵＥ１が成膜される。容量絶縁膜ＣＩ１および上部電極ＵＥ１は、下部電極ＬＥ１に形成された凹凸形状に対し、コンフォーマルに形成される。このため、容量絶縁膜ＣＩ１の上面は凹凸形状となる。
【００６０】
本実施形態において、容量絶縁膜ＣＩ１は、たとえばスパッタリング、ＣＶＤ、またはＡＬＤにより成膜される。これにより、開口部ＯＰ１内に形成された凹凸形状に対しコンフォーマルに容量絶縁膜ＣＩ１を形成することができる。この中でも、半導体装置ＳＤ１の製造における信頼性や歩留まりを向上する観点から、ＣＶＤまたはＡＬＤにより容量絶縁膜ＣＩ１を成膜することが好適である。
また、上部電極ＵＥ１は、たとえばスパッタリング、ＣＶＤ、またはＡＬＤにより成膜される。これにより、開口部ＯＰ１内に形成された凹凸形状に対しコンフォーマルに上部電極ＵＥ１を形成することができる。
【００６１】
次に、上部電極ＵＥ１上にレジスト膜ＲＦ３を形成する。次いで、レチクルを用いた露光および現像によりレジスト膜ＲＦ３をパターニングする。これにより、平面視で開口部ＯＰ１と重なるレジスト膜ＲＦ３が形成される。本実施形態においては、たとえば上部電極ＵＥ１のうちの、開口部ＯＰ１内に位置する部分および開口部ＯＰ１の周囲に位置する部分を覆うように、レジスト膜ＲＦ３がパターニングされる。
【００６２】
次に、レジスト膜ＲＦ３をマスクとして上部電極ＵＥ１および容量絶縁膜ＣＩ１に対しドライエッチングを行い、上部電極ＵＥ１および容量絶縁膜ＣＩ１をパターニングする。これにより、下部電極ＬＥ１、容量絶縁膜ＣＩ１および上部電極ＵＥ１により構成される容量素子ＣＥ１が形成されることとなる。
本実施形態においては、たとえば上部電極ＵＥ１のうちの開口部ＯＰ１内に位置する部分および開口部ＯＰ１の周囲に位置する部分が、レジスト膜ＲＦ３により覆われている。この場合、容量絶縁膜ＣＩ１および上部電極ＵＥ１のうち、開口部ＯＰ１内に位置する部分と、開口部ＯＰ１の周囲に位置する部分と、が残存するよう容量絶縁膜ＣＩ１および上部電極ＵＥ１がパターニングされる。すなわち、上部電極ＵＥ１および容量絶縁膜ＣＩ１は、開口部ＯＰ１内に設けられた下部電極ＬＥ１上と、層間絶縁膜ＩＬ４のうちの下部電極ＬＥ１の周囲に位置する部分上と、に設けられることとなる。
これにより、図７（ａ）に示す構造が得られる。
【００６３】
なお、上部電極ＵＥ１上には、たとえば上部電極ＵＥ１をエッチングする際のハードマスクとなる絶縁膜が設けられていてもよい。この場合、レジスト膜ＲＦ３をマスクとして上部電極ＵＥ１上に設けられた絶縁膜をパターニングした後、当該絶縁膜をハードマスクとして上部電極ＵＥ１がパターニングされることとなる。ハードマスクとなる上記絶縁膜は、たとえばＳｉＮまたはＳｉＣＮにより構成することができる。これにより、上部電極ＵＥ１に対する高いエッチング選択比を有するハードマスクを実現することが可能となる。
【００６４】
次に、アッシング処理等によりレジスト膜ＲＦ３を除去する。次いで、薬液処理等を用いてエッチング残渣やレジスト残渣を除去することにより、表面の清浄化を行う。
【００６５】
次に、図７（ｂ）に示すように、容量素子ＣＥ１上および層間絶縁膜ＩＬ４上に、層間絶縁膜ＩＬ５を形成する。層間絶縁膜ＩＬ５は、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成される。次いで、層間絶縁膜ＩＬ５に対しＣＭＰ処理を施す。これにより、容量素子ＣＥ１上に生じる凹凸をなくし、層間絶縁膜ＩＬ５表面を平坦化することができる。
【００６６】
次に、層間絶縁膜ＩＬ５および層間絶縁膜ＩＬ４を貫通するビアプラグＶＰ３を形成する。ビアプラグＶＰ３の一部は、上部電極ＵＥ１に接続するよう上部電極ＵＥ１上に設けられる。また、ビアプラグＶＰ３の他の一部は、配線ＩＣ３２に接続するよう配線ＩＣ３２上に設けられる。次いで、層間絶縁膜ＩＬ５上に、ビアプラグＶＰ３に接続する配線ＩＣ４を形成する。その後、層間絶縁膜ＩＬ５上に、たとえば複数の配線層が形成される。
本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が製造される。
【００６７】
次に、本実施形態の効果を説明する。
本実施形態において、下部電極ＬＥ１は、配線ＩＣ３１の上面および側面上、ならびに平面視で互いに隣接する配線ＩＣ３間に位置する配線間領域ＢＩ１において連続して設けられている。すなわち、絶縁層上に設けられた配線ＩＣ３１を利用して、シリンダ形状またはトレンチ形状といった三次元構造を有する下部電極ＬＥ１を形成することが可能となる。この場合、下部電極ＬＥ１を含む容量素子ＣＥ１を三次元構造に形成するための、新たなレチクルは不要となる。したがって、本実施形態によれば、製造コストを低減しつつ、容量素子における容量密度を向上することが可能な半導体装置を実現することができる。
【００６８】
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置ＳＤ２を示す断面図であって、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置ＳＤ２は、容量素子ＣＥ１の構成を除き第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有する。
以下、本実施形態に係る半導体装置ＳＤ２の構成につき詳細に説明する。
【００６９】
本実施形態において、配線ＩＣ３下に位置する絶縁層には、平面視で配線ＩＣ３１に隣接する凹部ＲＣ１が形成されている。下部電極ＬＥ１は、凹部ＲＣ１の側面上および底面上に設けられている。すなわち、下部電極ＬＥ１は、配線ＩＣ３１の上面および側面上、凹部ＲＣ１の側面および底面上において連続するように設けられることとなる。これにより、第１の実施形態と比較して、より深い凹凸形状を有する下部電極ＬＥ１が実現される。したがって、容量素子ＣＥ１の容量密度をさらに効果的に向上させることが可能となる。
【００７０】
図１１では、開口部ＯＰ１と重なる領域において、層間絶縁膜ＩＬ３のうちの平面視で配線ＩＣ３１に隣接する各部分に凹部ＲＣ１が形成されている。ここでは、たとえば層間絶縁膜ＩＬ３のうちの、配線間領域ＢＩ１に位置する部分と、開口部ＯＰ１の外縁と配線ＩＣ３１との間に位置する部分と、に凹部ＲＣ１が設けられる。
凹部ＲＣ１の深さは、求められる容量素子ＣＥ１の容量密度にあわせて適宜選択することができる。このため、本実施形態によれば、容量素子ＣＥ１の設計自由度を高めることが可能となる。図１１に示す例においては、層間絶縁膜ＩＬ３を貫通して層間絶縁膜ＩＬ２に至るように凹部ＲＣ１が設けられる。この例によれば、５２ｆＦ／μｍ２以上の容量密度を有する容量素子ＣＥ１を実現することが可能である。
なお、凹部ＲＣ１が層間絶縁膜ＩＬ３を貫通する場合、層間絶縁膜ＩＬ２のうち凹部ＲＣ１下に位置する部分には凹部が形成されていてもよい。また、凹部ＲＣ１は、層間絶縁膜ＩＬ３を貫通しないように設けられていてもよい。
【００７１】
本実施形態に係る半導体装置ＳＤ２の製造方法においては、レジスト膜ＲＦ１をマスクとしてドライエッチングを行う工程において、層間絶縁膜ＩＬ４をエッチングするとともに配線ＩＣ３下に位置する絶縁層に対してエッチングが行われる。これにより、配線ＩＣ３下に位置する絶縁層に、平面視で配線ＩＣ３１に隣接する凹部ＲＣ１を形成することができる。図１１に示す例においては、レジスト膜ＲＦ１をマスクとして層間絶縁膜ＩＬ４および層間絶縁膜ＩＬ３に対しエッチングが行われる。
また、下部電極ＬＥ１を成膜する工程においては、配線ＩＣ３１の上面および側面、ならびに凹部ＲＣ１の側面および底面を覆うように下部電極ＬＥ１が形成される。
本実施形態に係る半導体装置ＳＤ２の製造方法は、これらの点を除いて第１の実施形態に係る半導体装置ＳＤ１の製造方法と同様に行うことができる。
【００７２】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００７３】
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置ＳＤ３を示す断面図であって、第２の実施形態に係る図１１に対応している。本実施形態に係る半導体装置ＳＤ３は、容量素子ＣＥ１の構成および配線ＩＣ２の構成を除き第２の実施形態に係る半導体装置ＳＤ２と同様の構成を有する。
以下、本実施形態に係る半導体装置ＳＤ３の構成につき詳細に説明する。
【００７４】
本実施形態において、凹部ＲＣ１は、底面において配線ＩＣ２が露出するよう配線ＩＣ２上に設けられている。この場合、凹部ＲＣ１の底面上に形成される下部電極ＬＥ１は、配線ＩＣ２に電気的に接続されることとなる。これにより、下部電極ＬＥ１に生じる寄生抵抗をさらに効果的に低減することが可能となる。また、配線ＩＣ２は、凹部ＲＣ１をエッチングにより形成する工程においてエッチングストッパとして機能する。このため、凹部ＲＣ１を形成する際における、エッチングの制御が容易となる。
【００７５】
図１２では、容量素子ＣＥ１により覆われる複数の配線ＩＣ３１が、それぞれビアプラグＶＰ２を介して一の配線ＩＣ２に接続される場合が例示されている。この場合、容量素子ＣＥ１により覆われる複数の配線ＩＣ３１に接続される配線ＩＣ２は、たとえば複数の配線ＩＣ３１下および配線間領域ＢＩ１において連続して形成される。これにより、配線間領域ＢＩ１に形成される凹部ＲＣ１を、底面において配線ＩＣ２が露出するよう配線ＩＣ２上に設けることが可能となる。図１２に示す例によれば、３６ｆＦ／μｍ２以上の容量密度を有する容量素子ＣＥ１を実現することが可能である。
また、図１２に示す例において、上部電極ＵＥ１のうち配線ＩＣ３１上に位置する複数の部分は、それぞれビアプラグＶＰ３を介して配線ＩＣ４に接続されていてもよい。これにより、上部電極ＵＥ１に生じる寄生抵抗を低減することが可能となる。
【００７６】
本実施形態に係る半導体装置ＳＤ３の製造方法においては、たとえば配線ＩＣ２を形成する工程において、容量素子ＣＥ１と重なる領域全面において連続する一の配線ＩＣ２が形成される。また、レジスト膜ＲＦ１をマスクとしてドライエッチングを行う工程において、底面において配線ＩＣ２が露出するよう凹部ＲＣ１が形成される。
本実施形態に係る半導体装置ＳＤ３の製造方法は、これらの点を除いて第２の実施形態に係る半導体装置ＳＤ２の製造方法と同様に行うことができる。
【００７７】
本実施形態においても、第２の実施形態と同様の効果を得ることができる。
【００７８】
（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置ＳＤ４を示す断面図であって、第２の実施形態に係る図１１に対応している。本実施形態に係る半導体装置ＳＤ４は、導電膜ＣＬ１が形成される点を除き第２の実施形態に係る半導体装置ＳＤ２と同様の構成を有する。
以下、本実施形態に係る半導体装置ＳＤ４の構成につき詳細に説明する。
【００７９】
本実施形態に係る半導体装置ＳＤ４は、上部電極ＵＥ１上に設けられた導電膜ＣＬ１を備えている。配線ＩＣ４は、導電膜ＣＬ１を介して上部電極ＵＥ１と接続している。これにより、上部電極ＵＥ１における寄生抵抗を低減するよう半導体装置ＳＤ４を設計することが可能となる。
導電膜ＣＬ１は、たとえば上部電極ＵＥ１よりも電気抵抗率が低い金属材料により構成される。これにより、上部電極ＵＥ１における寄生抵抗を、より効果的に低減することができる。本実施形態に係る導電膜ＣＬ１は、たとえばＷにより構成される。
【００８０】
図１３においては、上部電極ＵＥ１の上面に設けられた凹凸を埋め込むように、上部電極ＵＥ１上に導電膜ＣＬ１が形成される場合が例示される。これにより、上部電極ＵＥ１における寄生抵抗の低減が可能となる。図１３に示す例において、導電膜ＣＬ１は、たとえば平面視における導電膜ＣＬ１の外形線と上部電極ＵＥ１の外形線が一致するように設けられる。また、図１３に示す例によれば、５２ｆＦ／μｍ２以上の容量密度を有する容量素子ＣＥ１を実現することが可能である。
【００８１】
本実施形態に係る半導体装置ＳＤ４の製造方法においては、下部電極ＬＥ１上に容量絶縁膜ＣＩ１および上部電極ＵＥ１を順に成膜する工程において、上部電極ＵＥ１上に導電膜ＣＬ１を成膜する。そして、レジスト膜ＲＦ３をマスクとして上部電極ＵＥ１のパターニングする工程において、上部電極ＵＥ１とともに導電膜ＣＬ１がパターニングされる。
本実施形態に係る半導体装置ＳＤ４の製造方法は、これらの点を除いて第２の実施形態に係る半導体装置ＳＤ２の製造方法と同様に行うことができる。
【００８２】
本実施形態においても、第２の実施形態と同様の効果を得ることができる。
【００８３】
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置ＳＤ５を示す断面図であって、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置ＳＤ５は、層間絶縁膜ＩＬ４を備えていない。また、本実施形態に係る容量素子ＣＥ１は、第１の実施形態と異なる構成を有する。これらの点を除いて、本実施形態に係る半導体装置ＳＤ５は、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
以下、本実施形態に係る半導体装置ＳＤ５の構成について詳細に説明する。
【００８４】
本実施形態において、下部電極ＬＥ１は、配線ＩＣ３１の上面および側面と接するように設けられている。これにより、下部電極ＬＥ１に生じる寄生抵抗を、より効果的に低減することができる。
【００８５】
層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が設けられていない。この場合、容量素子ＣＥ１により配線ＩＣ３１の側壁には、層間絶縁膜ＩＬ４により構成される側壁膜ＳＷ１が形成されない。このため、配線ＩＣ３１上に設けられた下部電極ＬＥ１は、配線ＩＣ３１の上面および側面と接することとなる。本実施形態においては、たとえばこのようにして、配線ＩＣ３１の上面および側面と接する下部電極ＬＥ１が実現される。
層間絶縁膜ＩＬ５は、容量素子ＣＥ１および配線ＩＣ３を覆うように層間絶縁膜ＩＬ３上に設けられる。この場合、上部電極ＵＥ１の上面に形成される凹凸は、層間絶縁膜ＩＬ５によって埋め込まれることとなる。
【００８６】
図１４に示す例においては、複数の配線ＩＣ３１を覆うように、下部電極ＬＥ１が形成されている。この場合、複数の配線ＩＣ３１の上面および側面上、ならびに配線間領域ＢＩ１において連続するように下部電極ＬＥ１が設けられることとなる。
また、図１４に示す例では、容量絶縁膜ＣＩ１および上部電極ＵＥ１は、平面視で下部電極ＬＥ１よりも外側に端部を有するように設けられている。これにより、下部電極ＬＥ１の端部を容量絶縁膜ＣＩ１により覆い、下部電極ＬＥ１と上部電極ＵＥ１との間におけるリーク電流の発生を抑制することが可能となる。
【００８７】
図１５は、図１４に示す半導体装置ＳＤ５の変形例を示す断面図である。
図１５に示す変形例において、上部電極ＵＥ１のうち各配線ＩＣ３１上に位置する各部分は、それぞれビアプラグＶＰ３を介して配線ＩＣ４に接続されている。これにより、上部電極ＵＥ１に生じる寄生抵抗を低減することが可能となる。本実施形態において、上部電極ＵＥ１の上面は、たとえば配線ＩＣ３１上において凸部を有する凹凸形状となるように設けられる。この場合、上部電極ＵＥ１の上面のうちの各凸部上に、ビアプラグＶＰ３が形成されることとなる。
【００８８】
次に、本実施形態に係る半導体装置ＳＤ５の製造方法について説明する。図１６〜１８は、図１４に示す半導体装置ＳＤ５の製造方法を示す断面図である。
まず、第１の実施形態と同様にして、トランジスタＴＲ１が設けられた半導体基板ＳＢ１上に、配線ＩＣ１および層間絶縁膜ＩＬ２を含む配線層と、配線ＩＣ２および層間絶縁膜ＩＬ３を含む配線層と、を順に形成する。次いで、層間絶縁膜ＩＬ３上に複数の配線ＩＣ３を形成する。このとき、たとえば容量素子ＣＥ１が形成される領域内に位置する配線ＩＣ３１と、容量素子ＣＥ１が形成される領域外に位置する配線ＩＣ３２と、を下層に位置する配線ＩＣ２を介して接続させることができる。
【００８９】
次に、複数の配線ＩＣ３を覆うように層間絶縁膜ＩＬ３上に下部電極ＬＥ１を形成する。このとき、下部電極ＬＥ１は、各配線ＩＣ３の上面および側面と接することとなる。また、下部電極ＬＥ１は、配線ＩＣ３および配線間領域ＢＩ１により構成される凹凸形状に対し、コンフォーマルに形成される。このため、下部電極ＬＥ１の上面は、配線ＩＣ３上において凸部を、配線間領域ＢＩ１において凹部を、それぞれ有する凹凸形状となる。
本実施形態において、下部電極ＬＥ１は、たとえば層間絶縁膜ＩＬ３上に設けられた全ての配線ＩＣ３を覆うように形成される。下部電極ＬＥ１は、たとえばスパッタリング、ＣＶＤまたはＡＬＤを用いて形成することができる。
これにより、図１６（ａ）に示す構造が得られる。
【００９０】
次に、下部電極ＬＥ１上にレジスト膜ＲＦ４を形成する。次いで、レチクルを用いた露光および現像によりレジスト膜ＲＦ４をパターニングする。これにより、複数の配線ＩＣ３のうち容量素子ＣＥ１を形成する領域に位置する配線ＩＣ３１のみを覆うよう、レジスト膜ＲＦ４がパターニングされる。
【００９１】
次に、レジスト膜ＲＦ４をマスクとして、下部電極ＬＥ１に対し選択的にドライエッチングを行う。これにより、下部電極ＬＥ１のうちの容量素子ＣＥ１を形成する領域に位置する部分が残存するよう、下部電極ＬＥ１がパターニングされる。
なお、本実施形態においては、容量素子ＣＥ１を形成する領域外に位置する配線ＩＣ３２上に下部電極ＬＥ１の一部が残存していてもよい。この場合においても、半導体装置ＳＤ５の配線特性を損なうことなく容量素子ＣＥ１を実現することが可能である。
これにより、図１６（ｂ）に示す構造が得られる。
【００９２】
次に、アッシング処理等によりレジスト膜ＲＦ４を除去する。次いで、薬液処理等を用いてエッチング残渣やレジスト残渣を除去することにより、表面の清浄化を行う。
【００９３】
次に、下部電極ＬＥ１上および層間絶縁膜ＩＬ３上に、容量絶縁膜ＣＩ１を形成する。ここでは、容量素子ＣＥ１を形成する領域外に位置する配線ＩＣ３２を覆うように、下部電極ＬＥ１および層間絶縁膜ＩＬ３上に容量絶縁膜ＣＩ１が形成される。容量絶縁膜ＣＩ１は、下部電極ＬＥ１に形成される凹凸形状に対し、コンフォーマルに形成される。このため、容量絶縁膜ＣＩ１の上面は凹凸形状となる。本実施形態において、容量絶縁膜ＣＩ１は、たとえばスパッタリング、ＣＶＤまたはＡＬＤを用いて形成することができる。
【００９４】
次に、容量絶縁膜ＣＩ１上に上部電極ＵＥ１を形成する。上部電極ＵＥ１は、容量絶縁膜ＣＩ１に形成される凹凸形状に対し、コンフォーマルに形成される。このため、上部電極ＵＥ１の上面は凹凸形状となる。本実施形態において、上部電極ＵＥ１は、たとえばスパッタリング、ＣＶＤまたはＡＬＤを用いて形成することができる。
これにより、図１７（ａ）に示す構造が得られる。
【００９５】
次に、上部電極ＵＥ１上にレジスト膜ＲＦ５を形成する。次いで、レチクルを用いた露光および現像によりレジスト膜ＲＦ５をパターニングする。これにより、複数の配線ＩＣ３のうち容量素子ＣＥ１を形成する領域に位置する配線ＩＣ３１のみを覆うよう、レジスト膜ＲＦ５がパターニングされる。本実施形態においては、たとえば平面視で下部電極ＬＥ１よりも外側に端部を有するように、レジスト膜ＲＦ５がパターニングされる。
【００９６】
次に、レジスト膜ＲＦ５をマスクとして、容量絶縁膜ＣＩ１および上部電極ＵＥ１に対し選択的にドライエッチングを行う。これにより、容量絶縁膜ＣＩ１および上部電極ＵＥ１のうちの容量素子ＣＥ１を形成する領域に位置する部分が残存するよう、容量絶縁膜ＣＩ１および上部電極ＵＥ１がパターニングされる。
本実施形態において、レジスト膜ＲＦ５は、たとえば平面視で下部電極ＬＥ１よりも外側に端部を有するようにパターニングされる。この場合、容量絶縁膜ＣＩ１および上部電極ＵＥ１は、平面視で下部電極ＬＥ１よりも外側に端部を有するようにパターニングされることとなる。これにより、下部電極ＬＥ１と上部電極ＵＥ１との間におけるリーク電流の発生を抑制することができる。
【００９７】
本実施形態において、容量絶縁膜ＣＩ１および上部電極ＵＥ１に対し選択的にエッチングを行う上記工程は、たとえば次のように行うことができる。まず、レジスト膜ＲＦ５をマスクとし、かつ第１エッチャントを用いて上部電極ＵＥ１をエッチングする。次に、レジスト膜ＲＦ５をマスクとし、かつ第１エッチャントと異なる第２エッチャントを用いて容量絶縁膜ＣＩ１をエッチングする。これにより、容量絶縁膜ＣＩ１および上部電極ＵＥ１に対し、選択的にエッチングが行われる。
この場合、配線ＩＣ３もしくは上層バリア膜ＵＢ３と比較して、容量絶縁膜ＣＩ１に対し高いエッチング選択比が得られるエッチャントを、第２エッチャントとして自由に選択することができる。このため、容量素子ＣＥ１を形成する領域外に位置する配線ＩＣ３２が容量絶縁膜ＣＩ１のパターニングの際にエッチングされてしまうことを抑制できる。
また、容量絶縁膜ＣＩ１と比較して、上部電極ＵＥ１に対し高いエッチング選択比が得られるエッチャントを、第１エッチャントとして自由に選択することができる。この場合、上部電極ＵＥ１に対するエッチング処理を、容量絶縁膜ＣＩ１が露出した状態において止めることができる。したがって、上部電極ＵＥ１および容量絶縁膜ＣＩ１を選択的にエッチングする際に、下部電極ＬＥ１と上部電極ＵＥ１との間においてリーク電流が生じることを効果的に抑制することができる。このため、この方法により容量絶縁膜ＣＩ１および上部電極ＵＥ１を形成する場合には、容量絶縁膜ＣＩ１および上部電極ＵＥ１を、平面視で下部電極ＬＥ１よりも内側に端部を有するようにパターニングしてもよい。
【００９８】
なお、本実施形態においては、容量素子ＣＥ１を形成する領域外に位置する配線ＩＣ３２上に容量絶縁膜ＣＩ１の一部が残存していてもよい。この場合においても、半導体装置ＳＤ５の配線特性を損なうことなく容量素子ＣＥ１を実現することが可能である。
これにより、図１７（ｂ）に示す構造が得られる。
【００９９】
次に、アッシング処理等によりレジスト膜ＲＦ５を除去する。次いで、薬液処理等を用いてエッチング残渣やレジスト残渣を除去することにより、表面の清浄化を行う。
【０１００】
次に、図１８に示すように、容量素子ＣＥ１および配線ＩＣ３を覆うように、層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ５を形成する。次いで、層間絶縁膜ＩＬ５に対しＣＭＰ処理を施す。これにより、容量素子ＣＥ１上に生じる凹凸をなくし、層間絶縁膜ＩＬ５表面を平坦化することができる。
次に、層間絶縁膜ＩＬ５を貫通するビアプラグＶＰ３を形成する。ビアプラグＶＰ３の一部は、上部電極ＵＥ１に接続するよう上部電極ＵＥ１上に設けられる。また、ビアプラグＶＰ３の他の一部は、配線ＩＣ３２に接続するよう配線ＩＣ３２上に設けられる。次いで、層間絶縁膜ＩＬ５上に、ビアプラグＶＰ３に接続する配線ＩＣ４を形成する。その後、層間絶縁膜ＩＬ５上に、たとえば複数の配線層が形成される。
本実施形態においては、たとえばこのようにして半導体装置ＳＤ５が製造される。
【０１０１】
本実施形態においても、絶縁層上に設けられた配線ＩＣ３１を利用して、シリンダ形状またはトレンチ形状といった三次元構造を有する下部電極ＬＥ１を形成することが可能となる。このため、下部電極ＬＥ１を含む容量素子ＣＥ１を三次元構造に形成するための、新たなレチクルは不要となる。したがって、本実施形態においても、第１の実施形態と同様に、製造コストを低減しつつ、容量素子における容量密度を向上することが可能な半導体装置を実現することができる。
【０１０２】
（第６の実施形態）
図１９は、第６の実施形態に係る半導体装置ＳＤ６を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤ６は、容量素子ＣＥ１の構成および層間絶縁膜ＩＬ４の構成を除き、第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。
以下、本実施形態に係る半導体装置ＳＤ６の構成につき詳細に説明する。
【０１０３】
本実施形態において、層間絶縁膜ＩＬ４は、複数の配線ＩＣ３を覆うように層間絶縁膜ＩＬ３上に設けられている。層間絶縁膜ＩＬ４のうち容量素子ＣＥ１が形成される領域に位置する部分は、隣接する配線ＩＣ３１間に位置する凹部ＲＣ２を有している。なお、本実施形態において、層間絶縁膜ＩＬ４には開口部ＯＰ１が形成されない。このため、開口部ＯＰ１を形成するためのフォトリソグラフィ工程は不要となる。
下部電極ＬＥ１は、凹部ＲＣ２の内壁を覆うように層間絶縁膜ＩＬ４上に設けられている。本実施形態における下部電極ＬＥ１は、層間絶縁膜ＩＬ４に対しコンフォーマルに設けられる。すなわち、下部電極ＬＥ１の上面は、配線ＩＣ３１上において凸部を、各凹部ＲＣ２上において凹部を、それぞれ有する凹凸形状となる。したがって、本実施形態においても、配線ＩＣ３１を利用して三次元構造を有する容量素子ＣＥ１を実現することが可能となる。
【０１０４】
図１９においては、下部電極ＬＥ１の少なくとも一端が、平面視で容量絶縁膜ＣＩ１および上部電極ＵＥ１よりも外側に位置する場合が例示されている。この例においては、下部電極ＬＥ１の上記一端が、層間絶縁膜ＩＬ５に埋め込まれたビアプラグＶＰ３を介して配線ＩＣ４に電気的に接続されている。
【０１０５】
本実施形態においても、絶縁層上に設けられた配線ＩＣ３１を利用して、シリンダ形状またはトレンチ形状といった三次元構造を有する下部電極ＬＥ１を形成することができる。したがって、本実施形態においても、容量素子における容量密度を向上することが可能な半導体装置を実現することができる。
【０１０６】
なお、上記実施の形態によれば、以下の発明が開示されている。
（付記１）
第１絶縁層と、
前記第１絶縁層上に設けられた複数の配線と、
前記配線の上面上および側面上、ならびに平面視で互いに隣接する前記配線間に位置する領域において連続して設けられ、かつ前記配線の上面と接している下部電極と、
前記下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、
を備える半導体装置。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０８】
ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５、ＳＤ６  半導体装置
ＥＡ１  電子装置
ＴＲ１  トランジスタ
ＳＢ１  半導体基板
ＣＥ１  容量素子
ＵＥ１  上部電極
ＣＩ１  容量絶縁膜
ＬＥ１  下部電極
ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ３１、ＩＣ３２、ＩＣ４  配線
ＶＰ１、ＶＰ２、ＶＰ３  ビアプラグ
ＵＢ１、ＵＢ２、ＵＢ３、ＵＢ４  上層バリア膜
ＬＢ１、ＬＢ２、ＬＢ３、ＬＢ４  下層バリア膜
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４  配線膜
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５  層間絶縁膜
ＳＷ１  側壁膜
ＯＰ１、ＯＰ２  開口部
ＲＣ１、ＲＣ２  凹部
ＢＩ１  配線間領域
ＣＬ１  導電膜
ＥＳ１  エッチングストッパ膜
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＤＲ１  ソース・ドレイン領域
ＥＩ１  素子分離膜
ＣＰ１  コンタクトプラグ
ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５  レジスト膜
ＥＨ１  環境発電素子
ＰＭ１  電力制御回路素子
ＥＳ１  蓄電デバイス
ＳＳ１  センサ
ＭＣ１  マイコン
ＩＦ１  無線回路
ＡＦ１  アナログフロントエンド
【図１】
2014220411.tif 000003
【図２】
2014220411.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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