(57)【要約】【課題】AD変換結果のバラツキおよびチップ面積の増大を抑圧することができるAD変換回路および撮像装置を提供する。【解決手段】参照信号生成部19は、少なくとも容量素子および定電流源23を備える積分回路を有し、定電流源23が出力する定電流に応じて変化する参照信号を生成する。クロック生成部18は、定電流源22が出力する定電流に応じて、入力された信号を所定の時間遅延させて出力する複数の遅延ユニットを備える遅延部を有し、複数の遅延ユニットから出力される信号に基づく下位位相信号を出力する。定電流源23は、単位電流源がバイアス電圧に応じて出力する単位電流のm（m>0）倍の電流を出力し、定電流源22は、単位電流のn（n>0）倍の電流を出力する。【選択図】図１
2014212452.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも容量素子および第1の定電流源を備える積分回路を有し、前記第1の定電流源が出力する定電流に応じて変化する参照信号を生成する参照信号生成部と、
AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、
第2の定電流源が出力する定電流に応じて、入力された信号を所定の時間遅延させて出力する複数の遅延ユニットを備える遅延部を有し、前記複数の遅延ユニットから出力される信号に基づく下位位相信号を出力するクロック生成部と、
前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部と、
前記下位位相信号に基づくクロックをカウントするカウント部と、
を備え、
前記第1の定電流源は、単位電流源がバイアス電圧に応じて出力する単位電流のm（m>0）倍の電流を出力し、
前記第2の定電流源は、前記単位電流のn（n>0）倍の電流を出力し、
前記ラッチ部がラッチした前記下位位相信号および前記カウント部のカウント結果に基づいて、前記アナログ信号に対応するデジタルデータを出力するAD変換回路。
【請求項２】
前記単位電流源は、前記バイアス電圧がゲートに印加されたトランジスタを有することを特徴とする請求項1に係るAD変換回路。
【請求項３】
光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、
前記画素信号に応じたアナログ信号が入力される請求項1または請求項2に係るAD変換回路と、
を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、AD変換回路、およびこのAD変換回路を備えた撮像装置に関する。
【背景技術】
【０００２】
撮像部に行列状に配置された画素列に対応して設けられたカラム部にAD変換機能を内蔵した、所謂カラムADC型固体撮像装置が提案されている。AD変換方式として、(1)逐次比較型AD変換方式、(2)シングルスロープ型AD変換方式、(3)サイクリック型AD変換方式、(4)ΔΣ型AD変換方式、等がある。これ以外のAD変換方式を適用したtdcSS（=time to digital converter Single Slope）型ADC（=Analog to Digital Converter）回路をカラム部に設けるカラムADC型固体撮像装置が提案されている（例えば、特許文献1参照）。この提案においては、tdcSS型ADC回路を用いることにより、画素からの信号を、比較的容易に高S/NでAD変換することが可能であることが示されている。
【０００３】
図7は、従来例に係るtdcSS型ADC回路の構成の一例を示している。図7に示すtdcSS型ADC回路は、クロック生成部1018、参照信号生成部1019、カウント部1103、ラッチ部1108、および比較部1109を有する。
【０００４】
参照信号生成部1019は、電圧値が時間の経過とともに増加または減少するランプ波を生成する。クロック生成部1018は、複数の遅延ユニットからなる発振回路を有し、スタートパルスStartPに基づいて、複数の遅延ユニットから出力されるクロックCK[0]〜CK[16]で構成される下位位相信号を出力する遅延部1021と、バイアス電圧Vbiasに基づいて、遅延ユニットを駆動する電流を供給する定電流源1022とを有する。
【０００５】
比較部1109は、AD変換の対象となるアナログ信号Vinが入力される第1の入力端子IN1と、参照信号生成部1019からのランプ波が入力される第2の入力端子IN2と、アナログ信号Vinおよびランプ波の比較結果を出力する出力端子OUTとを有しており、アナログ信号Vinとランプ波を比較し、ランプ波がアナログ信号Vinに対して所定の条件を満たしたタイミングで比較処理を終了する。ラッチ部1108は、比較部1109における比較処理の終了のタイミングでクロック生成部1018からの下位位相信号の論理状態をラッチする。カウント部1103は、クロック生成部1018からの下位位相信号を構成するクロックCK[0]〜CK[16]の1つをカウントクロックとしてカウントを行い、カウント値を得る。
【０００６】
比較部1109がランプ波とアナログ信号Vinとの比較を行う時間は、アナログ信号Vinの電圧値に応じた時間であり、この時間を計測した結果が、ラッチ部1108がラッチした下位位相信号のデータと、カウント部1103がカウントを行った結果のデータとして得られる。これらのデータを例えば2進化することで、AD変換結果であるデジタルデータを得ることができる。
【０００７】
次に、クロック生成部1018について説明する。tdcSS型ADC回路のクロック生成部1018として、VCO（= Voltage Controlled Oscillator）回路等の円環遅延回路を用いることが好適である。図8は、クロック生成部1018の構成の一例を示している。クロック生成部1018は、遅延部1021と、定電流源1022a，1022bとを有する。定電流源1022a，1022bは図7の定電流源1022に対応する。
【０００８】
遅延部1021は、17個の遅延ユニットDU[0]〜DU[16]がリング状に接続された発振回路を有する。遅延ユニットDU[0]の一方の入力端子にはスタートパルスStartPが入力され、他方の入力端子には遅延ユニットDU[16]からのクロックCK[16]が入力される。遅延ユニットDU[1]〜遅延ユニットDU[15]の一方の入力端子は電圧源VDDからの電圧が入力され、他方の入力端子には前段の遅延ユニットからのクロックが入力される。tdcSS型ADC回路の動作期間中、電圧源VDDの電圧はハイレベルに設定される。遅延ユニットDU[16]の一方の入力端子には遅延ユニットDU[13]からのクロックCK[13]が入力され、他方の入力端子には前段の遅延ユニットDU[15]からのクロックCK[15]が入力される。遅延ユニットDU[13]からのクロックCK[13]は、1段後の遅延ユニットDU[14]に加えて、3段後の遅延ユニットDU[16]に入力される。
【０００９】
図9は、スタートパルスStartPおよび遅延部1021の出力信号（クロックCK[0]〜CK[16]）の波形を示している。図9の水平方向は時間を示し、垂直方向は信号電圧を示している。1段目の遅延ユニットDU[0]に入力されるスタートパルスStartPの論理状態がL（Low）状態からH（High）状態に変化することで、遅延ユニットDU[0]〜DU[16]が遷移動作を開始する。スタートパルスStartPの論理状態が変化してから遅延ユニットDU[0]の遅延時間tdly[sec]が経過したタイミングで、遅延ユニットDU[0]から出力されるクロックCK[0]の論理状態がH状態からL状態に変化する。続いて、クロックCK[0]の論理状態が変化してから遅延ユニットDU[1]の遅延時間tdly[sec]が経過したタイミングで、遅延ユニットDU[1]から出力されるクロックCK[1]の論理状態がL状態からH状態に変化する。以降、同様にして各遅延ユニットから出力されるクロックの論理状態が順次変化する。
【００１０】
定電流源1022a，1022bは、遅延ユニットDU[0]〜DU[16]を駆動する定電流を流す。定電流源1022a，1022bの電流値は、単位電流源の電流値のn倍すなわちn×I[A]（n：0より大きい係数、I：単位電流源の電流値）である。単位電流源の電流値は、バイアス電圧Vbiasによって制御される。
【００１１】
遅延部1021は、遅延ユニットDU[*]（*：0〜16）の遅延時間tdly[sec]に応じた所定の周波数で動作する。遅延ユニットDU[*]（*：0〜16）の遅延時間tdly[sec]は、遅延ユニットDU[*]（*：0〜16）に流れる電流値n×I[A]に応じて変化する。具体的には、遅延部1021の動作周波数freq.[Hz]は、定電流源1022a，1022bの電流値n×I[A]に応じて変化し、所定の電流値の範囲内では電流値が大きくなるとそれに略比例して動作周波数が高くなり、電流値が小さくなるとそれに略比例して動作周波数が低くなるように制御される。つまり、所定の電流値の範囲内では、電流値n×I[A]と動作周波数freq.[Hz]が略比例する関係を得ることが可能である。
【００１２】
(1)式は遅延部1021の動作周波数freq.[Hz]を示している。ただし、Nは、遅延部1021を構成する遅延ユニットの数であり、tdlyは遅延ユニットの遅延時間であり、kは係数であり、CLは負荷容量であり、Vddは電源電圧である。
【００１３】
【数１】
2014212452.tif 000003
【００１４】
図10は、(1)式に従った電流値n×I[A]と動作周波数freq.[Hz]の関係を示している。図10の水平方向は電流値n×I[A]を示し、垂直方向は動作周波数freq.[Hz]を示している。所定の電流範囲では、動作周波数freq.[Hz]は電流値n×I[A]に略比例する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開2011-250009号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記のtdcSS型ADC回路の参照信号生成部1019として、一般的にはDAC（= Digital to Analog Converter）回路あるいは積分回路が用いられる。以下に、従来のtdcSS型ADC回路の問題点について説明する。
【００１７】
<参照信号生成部を積分回路で構成する場合の問題>
まず、参照信号生成部1019に積分回路を適用したtdcSS型ADC回路の問題点を説明する。一般的に、電源（電圧源あるいは電流源）には1/fノイズのような、比較的、周波数の低い（長周期な）ノイズが重畳することがある。円環遅延回路のバイアス電圧Vbias（定電圧値：Vconst.[V]）に1/fノイズ電圧Vn(t)（t：時間）が重畳すると、(2)式が示すように、バイアス電圧Vbiasは時間とともに変化する。
【００１８】
【数２】
2014212452.tif 000004
【００１９】
バイアス電圧Vbias[V]は、単位電流源の電流値I[A]を制御しており、バイアス電圧Vbias[V]が変化すると、それに応じて単位電流源の電流値I[A]も変化する。図11は、単位電流源の電流値I[A]の時間変化を示している。図11の左側には、(2)式に従って、一定の電圧値Vconst.[V]に1/fノイズ電圧Vn(t)が重畳する様子が示されている。図11の右側には、単位電流源の電流値I[A]のグラフが示されている。グラフの水平方向は時間tを示し、垂直方向は単位電流源の電流値I(t)を示している。電流値Iconst.[A]は電圧値Vconst.[V]に応じた一定の電流値であり、1/fノイズ電流値In(t)[A]は1/fノイズ電圧Vn(t)に応じて変化する電流値である。(3)式は、単位電流源の電流値I(t)、電流値Iconst.[A]、1/fノイズ電流値In(t)[A]の関係を示している。
【００２０】
【数３】
2014212452.tif 000005
【００２１】
例えば、図11の時刻t1でのAD変換における電流値I(t1)と時刻t2でのAD変換における電流値I(t2)が異なると、図10が示すように、円環遅延回路の動作周波数も異なる。仮に、ランプ波の傾きが一定である、すなわちAD変換を行う毎にランプ波の傾きが変化しないならば、同じアナログ信号をAD変換したとしても、円環遅延回路の動作周波数に応じてAD変換結果が異なる。つまり、ランプ波の変化と円環遅延回路の動作とが同期していないため、これに起因するAD変換結果のバラツキが発生する可能性があった（第1の問題）。また、PLL回路等の同期回路を用いることで、円環遅延回路の動作を所定の周波数のクロックに同期（ロック）させることも考えられるが、チップ面積が大幅に大きくなってしまう（第2の問題）。同期回路あるいは同期回路に内蔵した素子（抵抗、容量等）を外付けすることも可能であるが、チップ全体の面積は更に大きくなる。
【００２２】
<参照信号生成部をDAC回路で構成する場合の問題>
次に、参照信号生成部1019にDAC回路を適用したtdcSS型ADC回路の問題点を説明する。DAC回路を用いてデジタル的にランプ波を生成する場合、ランプ波のステップを細かくする必要がある。つまり、DAC回路には、AD変換の分解能と同程度の分解能が必要となる。例えば分解能が12bitのAD変換に対して、分解能が12bit程度のDAC回路が必要となる。
【００２３】
AD変換の分解能が12bitであり、DAC回路に必要な分解能が12bit程度である場合、例えば円環遅延回路の出力に基づいてDAC回路を制御することで、円環遅延回路とDAC回路の動作を同期させることができる。このため、動作周波数の変化に起因する影響を抑圧することが可能となる。つまり、バイアス電圧に1/fノイズが重畳することで円環遅延回路の動作周波数が変化した場合でも、DAC回路の動作周波数も同期して変化するので、例えば、PLL回路等の同期回路を用いることなく、容易に円環遅延回路とDAC回路の同期をとることができる。しかし、高分解能で、且つ、高速に動作できるDAC回路では、そのアーキテクチャが限定されてしまい、回路が複雑となる。結果として、チップ面積が大きくなる（第2の問題）。
【００２４】
本発明は、上述した課題（第1の問題および第2の問題）に鑑みてなされたものであって、AD変換結果のバラツキおよびチップ面積の増大を抑圧することができるAD変換回路および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明は、上記の課題を解決するためになされたもので、少なくとも容量素子および第1の定電流源を備える積分回路を有し、前記第1の定電流源が出力する定電流に応じて変化する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、第2の定電流源が出力する定電流に応じて、入力された信号を所定の時間遅延させて出力する複数の遅延ユニットを備える遅延部を有し、前記複数の遅延ユニットから出力される信号に基づく下位位相信号を出力するクロック生成部と、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部と、前記下位位相信号に基づくクロックをカウントするカウント部と、を備え、前記第1の定電流源は、単位電流源がバイアス電圧に応じて出力する単位電流のm（m>0）倍の電流を出力し、前記第2の定電流源は、前記単位電流のn（n>0）倍の電流を出力し、前記ラッチ部がラッチした前記下位位相信号および前記カウント部のカウント結果に基づいて、前記アナログ信号に対応するデジタルデータを出力するAD変換回路である。
【００２６】
また、本発明のAD変換回路において、前記単位電流源は、前記バイアス電圧がゲートに印加されたトランジスタを有することを特徴とする。
【００２７】
また、本発明は、光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、前記画素信号に応じたアナログ信号が入力される上記のAD変換回路と、を有することを特徴とする撮像装置である。
【発明の効果】
【００２８】
本発明によれば、参照信号生成部における第1の定電流源と、クロック生成部における第2の定電流源とが、バイアス電圧に同期した単位電流に応じた電流を出力するので、PLL回路等の同期回路を用いることなく、参照信号の変化と遅延部の動作とを同期させることが可能となる。これによって、AD変換結果のバラツキおよびチップ面積の増大を抑圧することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第1の実施形態に係るAD変換回路の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る積分回路の構成を示す回路図である。
【図３】本発明の第1の実施形態に係る積分回路の動作を示すタイミングチャートである。
【図４】本発明の第1の実施形態に係る定電流源の構成を示す回路図である。
【図５】本発明の第1の実施形態に係る定電流源の構成を示す回路図である。
【図６】本発明の第2の実施形態に係る撮像装置の構成を示すブロック図である。
【図７】従来例に係るtdcSS型ADC回路の構成の一例を示すブロック図である。
【図８】クロック生成部の構成の一例を示す回路図である。
【図９】遅延部の動作を示すタイミングチャートである。
【図１０】遅延部の動作周波数の関係を示すグラフである。
【図１１】単位電流源の電流値の時間変化を示すグラフである。
【発明を実施するための形態】
【００３０】
以下、図面を参照し、本発明の実施形態を説明する。
【００３１】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図１は、本実施形態に係るAD変換回路の構成の一例を示している。図1に示すAD変換回路は、クロック生成部18、参照信号生成部19、カウント部103、ラッチ部108、および比較部109を有する。
【００３２】
参照信号生成部19は、定電流源23（第1の定電流源）を備えた積分回路を有し、定電流源23が出力する定電流に応じて電圧値が時間の経過とともに増加または減少する参照信号であるランプ波を生成する。クロック生成部18は、複数の遅延ユニットからなる発振回路を有し、スタートパルスStartPに基づいて、複数の遅延ユニットから出力されるクロックCK[0]〜CK[16]で構成される下位位相信号を出力する遅延部21と、バイアス電圧に基づいて、遅延ユニットを駆動する電流を供給する定電流源22（第2の定電流源）とを有する。遅延部21の構成は、例えば図8に示した遅延部1021の構成と同様である。定電流源22は図8の定電流源1022a，1022bに対応する。参照信号生成部19の定電流源23を制御するバイアス電圧と、クロック生成部18の定電流源22を制御するバイアス電圧とは、共通のバイアス電圧Vbiasである。
【００３３】
比較部109は、AD変換の対象となるアナログ信号Vinが入力される第1の入力端子IN1と、参照信号生成部19からのランプ波が入力される第2の入力端子IN2と、アナログ信号Vinおよびランプ波の比較結果を出力する出力端子OUTとを有しており、アナログ信号Vinとランプ波を比較し、ランプ波がアナログ信号Vinに対して所定の条件を満たしたタイミングで比較処理を終了する。ラッチ部108は、比較部109における比較処理の終了のタイミングでクロック生成部18からの下位位相信号の論理状態（H状態（1に対応）またはL状態（0に対応））をラッチする。カウント部103は、クロック生成部18からの下位位相信号を構成するクロックCK[0]〜CK[16]の1つをカウントクロックとしてカウントを行い、カウント値を得る。
【００３４】
比較部109がランプ波とアナログ信号Vinとの比較を行う時間は、アナログ信号Vinの電圧値に応じた時間であり、この時間を計測した結果が、ラッチ部108がラッチした下位位相信号のデータと、カウント部103がカウントを行った結果のデータとして得られる。これらのデータを例えば2進化することで、AD変換結果であるデジタルデータを得ることができる。
【００３５】
図2は、参照信号生成部19が有する積分回路の構成の一例を示している。積分回路は、容量素子Cref、スイッチ素子SWset，SWref、定電流源23で構成されている。スイッチ素子SWsetは、容量素子Crefと電圧源VDD（電圧値：Vdd）との接続を切り替えるためのスイッチである。スイッチ素子SWrefは、容量素子Crefと定電流源23との接続を切り替えるためのスイッチである。
【００３６】
スイッチ素子SWsetの一端は電圧源VDDに接続されている。スイッチ素子SWrefの一端はスイッチ素子SWsetの他端に接続されている。定電流源23の一端はスイッチ素子SWrefの他端に接続され、定電流源23の他端はグランドに接続されている。容量素子Crefの一端はスイッチ素子SWsetの他端に接続され、容量素子Crefの他端はグランドに接続されている。スイッチ素子SWsetのONとOFFは制御信号Setによって制御され、スイッチ素子SWrefのONとOFFはスタートパルスStartPによって制御される。容量素子Crefの一端の電圧がランプ波として出力される。
【００３７】
定電流源23が出力する電流の電流値は、単位電流源の電流値（単位電流）のm倍すなわちm×I[A]（m：0より大きい係数、I：単位電流源の電流値）である。単位電流源の電流値は、バイアス電圧Vbiasによって制御される。
【００３８】
次に、積分回路の動作を説明する。図3は、積分回路の動作を示している。図3の水平方向は時間を示し、垂直方向は電圧値を示している。図3には、制御信号Set、スタートパルスStartP、ランプ波の電圧VRamp(t)の波形が示されている。
【００３９】
まず、制御信号SetがLレベルからHレベルに変化することでスイッチ素子SWsetがON状態となり、容量素子Crefの一端が電圧源VDDに接続される（時刻t0）。これにより、ランプ波の電圧VRamp(t)は電圧値Vddにリセットされる（VRamp(t)=Vdd）。続いて、制御信号SetがHレベルからLレベルに変化することでスイッチ素子SWsetがOFF状態となった後、スタートパルスStartPがLレベルからHレベルに変化することでスイッチ素子SWrefがON状態となり、容量素子Crefの一端が定電流源23に接続される（時刻t1）。これにより、定電流源23が出力する電流の電流値m×I[A]に応じた電流が流れる。バイアス電圧Vbiasにノイズが重畳する場合、電流値m×I[A]は、バイアス電圧Vbiasの変化に応じて変化する。
【００４０】
スイッチ素子SWrefがON状態となった時点（時刻t1）から、スイッチ素子SWrefがOFF状態となる時点（時刻t2）までの任意の時刻tでのランプ波の電圧VRamp(t)は以下の(4)式となる。(4)式において、Cは容量素子Crefの容量値である。
【００４１】
【数４】
2014212452.tif 000006
【００４２】
(4)式が示すように、一定の傾きで変化するランプ波を得ることができる。係数mが大きくなるほどランプ波の傾きは大きくなり、係数mが小さくなるほどランプ波の傾きは小さくなる。クロック生成部18の動作周波数は、前述した(1)式となり、参照信号生成部19が生成するランプ波の電圧は(4)式となる。(1)式の分子および(4)式の第2項の分子に単位電流源の電流値Iの項が存在するため、参照信号生成部19のランプ波の変化と遅延部21の動作とを略同期させることが可能となる。
【００４３】
図4は、定電流源22，23の構成の一例を示している。定電流源23は、同一のPMOSトランジスタであるトランジスタMP1，MP2，MP3，MP4，MP5と、同一のNMOSトランジスタであるトランジスタMN1，MN2，MN3と、バイアス電圧Vbias（第1のバイアス電圧）を出力する電圧源V1とを有する。定電流源22は、同一のPMOSトランジスタであるトランジスタMP6，MP7，MP8と、同一のNMOSトランジスタであるトランジスタMN4，MN5とを有する。
【００４４】
バイアス電圧VbiasはトランジスタMN1のゲート端子に入力される。トランジスタMN1は、単位電流源を構成しており、ゲート端子に入力されたバイアス電圧Vbiasに応じた電流（電流値：I[A]）を出力する。トランジスタMN1には、並列に接続されたトランジスタMP1，MP2から電流が供給される。トランジスタMP1，MP2は同一の電流（電流値：1/2×I[A]）を供給する。トランジスタMP2のゲート端子はトランジスタMP3，MP4，MP5のゲート端子に接続されているため、トランジスタMP2，MP3，MP4，MP5のゲート端子の電圧は同一となる。これにより、トランジスタMP2とトランジスタMP3，MP4，MP5とはカレントミラーを構成し、トランジスタMP2，MP3，MP4，MP5には同一の電流（電流値：1/2×I[A]）が流れる。
【００４５】
また、トランジスタMP2のゲート端子はトランジスタMP1のゲート端子およびトランジスタMN1のドレイン端子に接続されている。このため、トランジスタMP1，MP2のバイアス電圧（第2のバイアス電圧）は、トランジスタMN1のゲート端子に入力されるバイアス電圧Vbiasと、トランジスタMN1のゲート-ドレイン間電圧との和となり、バイアス電圧Vbiasに同期した電圧となる。よって、トランジスタMP2，MP3，MP4，MP5には、バイアス電圧Vbiasに同期した電流が流れる。
【００４６】
トランジスタMP3，MP4，MP5のドレイン端子はトランジスタMN2のドレイン端子に接続されている。トランジスタMN2には、トランジスタMP3，MP4，MP5から供給される電流を合計した電流（電流値：3/2×I[A]）が流れる。トランジスタMN2，MN3はカレントミラーを構成しており、トランジスタMN3にはトランジスタMN2に流れる電流と同一の電流が流れる。また、トランジスタMN3に流れる電流は、単位電流源を構成するトランジスタMN1が出力する電流に同期している。トランジスタMN3に流れる電流は、図2の定電流源23に流れる電流（電流値：m×I[A]）である。本例の場合、m＝3/2である。したがって、参照信号生成部19が生成するランプ波はバイアス電圧Vbiasに同期している。
【００４７】
また、トランジスタMP2のゲート端子はトランジスタMP6，MP7，MP8のゲート端子に接続されているため、トランジスタMP2，MP6，MP7，MP8のゲート端子の電圧は同一となる。これにより、トランジスタMP2とトランジスタMP6，MP7，MP8とはカレントミラーを構成し、トランジスタMP2，MP6，MP7，MP8には同一の電流（電流値：1/2×I[A]）が流れる。
【００４８】
また、上述したように、トランジスタMP1，MP2のバイアス電圧は、トランジスタMN1のゲート端子に入力されるバイアス電圧Vbiasと、トランジスタMN1のゲート-ドレイン間電圧との和となり、バイアス電圧Vbiasに同期した電圧となる。よって、トランジスタMP1，MP2，MP6，MP7，MP8には、バイアス電圧Vbiasに同期した電流が流れる。
【００４９】
トランジスタMP6，MP7，MP8のドレイン端子はトランジスタMN4のドレイン端子に接続されている。トランジスタMN4には、トランジスタMP6，MP7，MP8から供給される電流を合計した電流（電流値：3/2×I[A]）が流れる。トランジスタMN4，MN5はカレントミラーを構成しており、トランジスタMN5にはトランジスタMN4に流れる電流と同一の電流が流れる。また、トランジスタMN5に流れる電流は、単位電流源を構成するトランジスタMN1が出力する電流に同期している。トランジスタMN5に流れる電流は、遅延部21の遅延ユニットに流れる電流である。したがって、遅延ユニットの動作はバイアス電圧Vbiasに同期している。
【００５０】
上記のように、各ＰMOSトランジスタが同一かつ各ＮMOSトランジスタが同一の場合、単位電流源に流れる電流値の3/2倍の電流値を生成するカレントシンク型電流源が構成される。尚、カレントソースも、カレントシンク同様に構成することが可能である。また、カレントミラーを構成するトランジスタの数またはサイズを変更することで、定電流源22，23のそれぞれにおいて、任意のm（ただしm>0）に対して、電流値がm×I[A]となる電流を得ることが可能となる。
【００５１】
本例では、定電流源22，23で得られる電流値が同一であるが、定電流源22で得られる電流値と、定電流源23で得られる電流値とが異なるように定電流源22，23を構成してもよい。また、本例では、電圧源V1およびトランジスタMP1，MP2，MN1が定電流源23内にあるが、これらが定電流源22内にあってもよいし、定電流源22，23以外にあってもよい。
【００５２】
上述したように、本実施形態によれば、参照信号生成部19における定電流源23と、クロック生成部18における定電流源22とが、バイアス電圧Vbiasに同期したバイアス電圧（トランジスタMP2のバイアス電圧）に応じた電流（単位電流源が出力する電流に同期した電流）を出力するので、ランプ波の変化と遅延部21の動作とを同期させることが可能となる。このため、1/fノイズのような比較的周波数の低いノイズがバイアス電圧Vbiasに重畳した場合でも、AD変換結果のバラツキを抑圧することができる。また、PLL回路等の同期回路を用いなくてよいので、チップ面積の増大を抑圧することができる。
【００５３】
また、バイアス電圧Vbiasがゲートに印加されるトランジスタ（トランジスタMN1）で単位電流源を構成することによって、容易に単位電流源を構成することができる。
【００５４】
更に、図5は、定電流源22，23の構成の他の例を示している。定電流源23の構成は、図４の構成と略同様であるので、定電流源23の構成に関する説明は省略する。定電流源22は、同一のPMOSトランジスタであるトランジスタMP6，MP7，MP8，MP9，MP10，MP11，MP12と、同一のNMOSトランジスタであるトランジスタMN4，MN5，MN6，MN7とを有する。
【００５５】
バイアス電圧VbiasはトランジスタMN6，MN7のゲート端子に入力される。トランジスタMN6，MN7は、単位電流源を構成しており、ゲート端子に入力されたバイアス電圧Vbiasに応じた電流（電流値：I[A]）を出力する。トランジスタMN6，MN7には、並列に接続されたトランジスタMP9，MP10，MP11，MP12から電流が供給される。トランジスタMP9，MP10，MP11，MP12は同一の電流（電流値：1/2×I[A]）を供給する。トランジスタMP12のゲート端子はトランジスタMP6，MP7，MP8のゲート端子に接続されているため、トランジスタMP6，MP7，MP8，MP9，MP10，MP11，MP12のゲート端子の電圧は同一となる。これにより、トランジスタMP12とトランジスタMP6，MP7，MP8とはカレントミラーを構成し、トランジスタMP6，MP7，MP8，MP9，MP10，MP11，MP12には同一の電流（電流値：1/2×I[A]）が流れる。
【００５６】
また、トランジスタMP12のゲート端子はトランジスタMP9，MP10，MP11のゲート端子およびトランジスタMN6のドレイン端子に接続されている。このため、トランジスタMP9，MP10，MP11，MP12のバイアス電圧（第3のバイアス電圧）は、トランジスタMN6，MN7のゲート端子に入力されるバイアス電圧Vbiasと、トランジスタMN1のゲート-ドレイン間電圧との和となり、バイアス電圧Vbiasに同期した電圧となる。よって、トランジスタMP6，MP7，MP8，MP9，MP10，MP11，MP12には、バイアス電圧Vbiasに同期した電流が流れる。
【００５７】
トランジスタMP6，MP7，MP8のドレイン端子はトランジスタMN4のドレイン端子に接続されている。トランジスタMN4には、トランジスタMP6，MP7，MP8から供給される電流を合計した電流（電流値：3/2×I[A]）が流れる。トランジスタMN4，MN5はカレントミラーを構成しており、トランジスタMN5にはトランジスタMN4に流れる電流と同一の電流が流れる。また、トランジスタMN5に流れる電流は、単位電流源を構成するトランジスタMN6，MN7が出力する電流に同期している。トランジスタMN5に流れる電流は、遅延部21の遅延ユニットに流れる電流である。したがって、遅延ユニットの動作はバイアス電圧Vbiasに同期している。
【００５８】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図6は、本実施形態に係る撮像装置の構成の一例を示している。図6に示す撮像装置1は、撮像部2、読出電流源部5、アナログ部6、垂直選択部12、水平選択部14、ADC群15、出力部17、クロック生成部18、参照信号生成部19、および制御部20を有する。
【００５９】
撮像部2には、フォトダイオード（光電変換素子）と画素内アンプとを含み、入射光量に応じた画素信号を出力する単位画素3が行列状に配置されている。制御部20は、撮像部2から画素信号を読み出し、AD変換するための制御回路である。垂直選択部12は、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。水平選択部14は、ADC群15の列アドレスや列走査の制御を行う。読出電流源部5は、撮像部2からの画素信号を電圧信号として読み出すための電流源である。アナログ部6は、必要に応じて増幅等を実施する。
【００６０】
参照信号生成部19は、電圧値が時間の経過とともに増加または減少する参照信号であるランプ波を生成する。クロック生成部18は、VCO100を有し、制御部20から与えられるスタートパルスに基づいて、クロック信号を生成する。
【００６１】
ADC群15は、n（nは2以上の自然数）ビットのデジタル信号変換機能を有し、各画素列に対応した垂直信号線13毎に設けられた列ADC部16を有する。列ADC部16は、参照信号生成部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルデータに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
【００６２】
列ADC部16は、比較部109と、ラッチ部108と、カウント部103と、メモリー部104とを有する。比較部109は、参照信号生成部19からのランプ波と、行制御線11毎に単位画素3から各垂直信号線13を経由して得られるアナログ信号とを比較する。ラッチ部108は、クロック生成部18から出力される複数のクロック信号で構成される下位位相信号の論理状態をラッチ（保持／記憶）するラッチ回路を有する。カウント部103は、この下位位相信号を構成するクロック信号の1つをカウントクロックとしてカウントを行う。比較部109がランプ波とアナログ信号との比較を行う時間は、画素信号の電圧値に応じた時間であり、この時間を計測した結果が、ラッチ部108がラッチした下位位相信号のデータと、カウント部103がカウントを行った結果のデータとして得られる。
【００６３】
ラッチ部108およびカウント部103にラッチされたデータは、メモリー部104に転送される。メモリー部104は、水平転送線に接続されている。出力部17は、センスアンプ回路を含み、水平転送線に出力されたデータに対して2進化および減算を行い、最終的なAD変換結果のデータを撮像装置1の外部に出力する。
【００６４】
次に、撮像装置1の動作について説明する。撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してADC群15に時系列で入力される。
【００６５】
任意の行の単位画素3から垂直信号線13への1回目の読出しが安定した後、参照信号生成部19によって、参照電圧を時間的に変化させたランプ波が生成され、比較部109に入力される。比較部109は、ランプ波と垂直信号線13のアナログ信号との電圧の比較を行う。比較部109へのランプ波の入力と並行して、カウント部103によって1回目のカウントが行われる。
【００６６】
ランプ波と垂直信号線13のアナログ信号との電圧の大小関係が逆転したとき、比較部109の出力は反転し、同時に、比較部109が比較を行った期間に応じたデータがラッチ部108およびカウント部103にラッチされる。この1回目の読出し時には、単位画素3のリセットレベルのバラツキは一般に小さく、またリセット電圧は全画素で共通なため、任意の垂直信号線13に出力されるアナログ信号の電圧はおおよそ既知の値に等しい。したがって、1回目のリセットレベルの読出し時には、ランプ波の電圧を適宜調整することにより比較期間を短くすることが可能である。ラッチ部108およびカウント部103にラッチされたデータはメモリー部104に転送される。
【００６７】
2回目の読出し時には、リセットレベルに加えて単位画素3毎の入射光量に応じた信号レベルが読み出され、1回目の読出しと同様の動作が行われる。すなわち、任意の行の単位画素3から垂直信号線13への2回目の読出しが安定した後、参照信号生成部19によってランプ波が生成され、比較部109に入力される。比較部109は、ランプ波と垂直信号線13のアナログ信号との電圧の比較を行う。比較部109へのランプ波の入力と並行して、カウント部103によって2回目のカウントが行われる。
【００６８】
ランプ波と垂直信号線13のアナログ信号との電圧の大小関係が逆転したとき、比較部109の出力は反転し、同時に、比較部109が比較を行った期間に応じたデータがラッチ部108およびカウント部103にラッチされる。ラッチ部108およびカウント部103にラッチされたデータはメモリー部104に転送される。
【００６９】
以上の2回の読出しが終了した後、水平選択部14により、メモリー部104に保持された1回目と2回目のデータが、水平転送線を経由して、出力部17（のセンスアンプ回路）で検出される。続いて、出力部17において、ラッチ部108にラッチされたデータの2進化が行われ、更に2回目の読出しで得られたデータから1回目の読出しで得られたデータが減算された後、減算後のデータが外部に出力される。その後、順次、行毎に同様の動作が繰り返され、2次元画像が生成される。尚、2進化および減算は、列ADC部16内で実施しても構わない。
【００７０】
本実施形態の撮像装置1において、例えば第1の実施形態に係るAD変換回路を適用することで、ランプ波の変化とVCO100の動作とを同期させることが可能となる。これによって、AD変換結果のバラツキおよびチップ面積の増大を抑圧することができる。
【００７１】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００７２】
1  撮像装置、2  撮像部、5  読出電流源部、6  アナログ部、12  垂直選択部、14  水平選択部、15  ADC群、17  出力部、18，1018  クロック生成部、19，1019  参照信号生成部、20  制御部、21，1021  遅延部、22，23，1022，1022a，1022b  定電流源、103，1103  カウント部、104  メモリー部、108，1108  ラッチ部、109，1109  比較部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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