(57)【要約】【課題】基板面積の利用効率を高めつつ、データ読み出し動作時の動作マージンの向上に寄与する半導体装置を提供する。【解決手段】半導体装置は、第１及び第２メモリセルアレイと、アドレス回路に供給されるアドレス情報に応じ、複数のメモリセルのうちの１つのメモリセルを第１回路ノードに接続する第１デコーダ回路と、アドレス情報に応じ、複数のメモリセルのうちの１つのメモリセルを第２回路ノードに接続する第２デコーダ回路と、センスアンプ回路と、第１及び第２回路ノードのそれぞれに、カレントミラー電流を供給するカレントミラー回路と、第１領域信号に応じ、リファレンス電圧入力端子及び第１回路ノードの一方をセンスアンプ回路の第１入力端子に接続する第１選択回路と、第２領域信号に応じ、リファレンス電圧入力端子及び第２回路ノードの一方をセンスアンプ回路の第２入力端子に接続する第２選択回路と、を備える。【選択図】図１
2014220026.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化型の第１メモリセルを複数含む第１メモリセルアレイと、
抵抗変化型の第２メモリセルを複数含む第２メモリセルアレイと、
第１回路ノードと、
第２回路ノードと、
アドレス情報が供給されるアドレス回路と、
前記アドレス回路に供給される前記アドレス情報に応じ、前記複数の第１メモリセルのうちの１つのメモリセルを前記第１回路ノードに接続する第１デコーダ回路と、
前記アドレス回路に供給される前記アドレス情報に応じ、前記複数の第２メモリセルのうちの１つのメモリセルを前記第２回路ノードに接続する第２デコーダ回路と、
可変電圧が供給される第１リファレンス電圧入力端子と、
第１及び第２入力端子を含む第１センスアンプ回路と、
前記第１及び第２回路ノードのそれぞれに、第１カレントミラー電流を供給する第１カレントミラー回路と、
第１領域信号に応じ、前記第１リファレンス電圧入力端子及び前記第１回路ノードの一方を前記第１センスアンプ回路の前記第１入力端子に接続する第１選択回路と、
第２領域信号に応じ、前記第１リファレンス電圧入力端子及び前記第２回路ノードの一方を前記第１センスアンプ回路の前記第２入力端子に接続する第２選択回路と、を備える半導体装置。
【請求項２】
前記第１選択回路は、読み出し動作時に設定される前記第１領域信号の第１レベルに応じ、前記第１回路ノードを前記第１センスアンプ回路の前記第１入力端子に接続し、
前記第２選択回路は、前記読み出し動作時に設定される前記第２領域信号の第１レベルに応じ、前記第２回路ノードを前記第１センスアンプ回路の前記第２入力端子に接続する、請求項１の半導体装置。
【請求項３】
前記第１選択回路は、前記第１メモリセルアレイからリファレンスセルを抽出する時に設定される前記第１領域信号の前記第１レベルに応じ、前記第１回路ノードを前記第１センスアンプ回路の前記第１入力端子に接続し、
前記第２選択回路は、前記第１メモリセルアレイからリファレンスセルを抽出する時に設定される前記第２領域信号の前記第１レベルと異なる第２レベルに応じ、前記第１リファレンス電圧入力端子を前記第１センスアンプ回路の前記第２入力端子に接続する、請求項２の半導体装置。
【請求項４】
抵抗変化型の第３メモリセルを複数含む第３メモリセルアレイと、
抵抗変化型の第４メモリセルを複数含む第４メモリセルアレイと、
第３回路ノードと、
第４回路ノードと、
前記アドレス回路に供給される前記アドレス情報に応じ、前記複数の第３メモリセルのうちの１つのメモリセルを前記第３回路ノードに接続する第３デコーダ回路と、
前記アドレス回路に供給される前記アドレス情報に応じ、前記複数の第４メモリセルのうちの１つのメモリセルを前記第４回路ノードに接続すする第４デコーダ回路と、
可変電圧が供給される第２リファレンス電圧入力端子と、
第１及び第２入力端子を含む第２センスアンプ回路と、
前記第３及び第４回路ノードのそれぞれに、第２カレントミラー電流を供給する第２カレントミラー回路と、
第３領域信号に応じ、前記第２リファレンス電圧入力端子及び前記第３回路ノードの一方を前記第２センスアンプ回路の前記第１入力端子に接続する第３選択回路と、
第４領域信号に応じ、前記第２リファレンス電圧入力端子及び前記第４回路ノードの一方を前記第２センスアンプ回路の前記第２入力端子に接続する第４選択回路と、
を備える請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１回路ノードと前記第３回路ノードとの間に接続される第１スイッチ回路と、
前記第２回路ノードと前記第４回路ノードとの間に接続される第２スイッチ回路と、
をさらに備え、
前記読み出し動作時に、前記第１スイッチ回路及び前記第２スイッチ回路の一方が導通状態となり、前記第１スイッチ回路及び前記第２スイッチ回路の他方が非導通状態となる、請求項４の半導体装置。
【請求項６】
前記複数の第１メモリセル及び前記複数の第２メモリセルのそれぞれは、ＳＴＴ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ）型の抵抗変化素子を含むメモリセルである請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１カレントミラー回路は、
電源及び前記第１回路ノードの間に接続され、第１制御電極を有する第１の第１導電型トランジスタと、
前記電源及び第１内部ノードの間に接続され、前記第１の第１導電型トランジスタの前記第１制御電極及び前記第１内部ノード接続される第２制御電極を有する第２の第１導電型トランジスタと、
前記電源及び前記第２回路ノードの間に接続され、前記第１内部ノードに接続される第３制御電極を有する第３の第１導電型トランジスタと、
接地及び前記第１内部ノードの間に接続され、第４制御電極を有する第１の第２導電型トランジスタと、
前記電源及び前記接地の間に接続され、前記第１の第２導電型トランジスタの第４制御電極及び第２内部ノードに接続される第５制御電極を有する第２の第２導電型トランジスタと、
を備える請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１及び／又は第２のデコーダ回路は、
前記アドレス回路に供給される前記アドレス情報と、欠陥のあるデータ線のアドレス情報と、を比較するアドレス比較回路と、
制御信号に応じて、予備データ線を、前記欠陥のあるデータ線を救済するデータ線として使用するか、リファレンスセルが接続されたデータ線として使用するか、を切り替える回路と、
を備える請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１及び／又は第２のデコーダ回路は、
前記アドレス回路に供給される前記アドレス情報と、欠陥のあるデータ線のアドレス情報と、に基づいて前記欠陥のあるデータ線を救済する救済回路と、
制御信号応じて、前記第１及び第２のメモリセルアレイに含まれるデータ線から、リファレンスセルに接続されたデータ線を選択する回路と、
を備える請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１０】
複数のワード線と複数のビット線の交点にマトリックス状に配置される複数の抵抗変化型の第１メモリセル群から、リファレンスセル群を抽出するステップと、
前記リファレンスセル群から第１メモリセルをリファレンスセルとして抽出するステップと、
前記抽出されたリファレンスセル群以外の残りのメモリセル群に少なくとも１つの欠陥メモリセルがある場合に、前記少なくとも１つの欠陥メモリセルを、前記抽出されたリファレンスセル群のうちの、リファレンスセルとして抽出された前記第１メモリセル以外のメモリセルに置換するステップと、
を含むデータ線の切り替え方法。
【請求項１１】
前記リファレンスセル群は、前記複数のワード線の一部のワード線及び／又は前記複数のビット線の一部のビット線で選択されるメモリセルである請求項１０のデータ線の切り替え方法。
【請求項１２】
前記第１メモリセル群のそれぞれは、ＳＴＴ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ）型の抵抗変化素子を含むメモリセルである請求項１０又は１１のデータ線の切り替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びデータ線の切り替え方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化や大容量化に伴い、データを記憶する様々な種類のメモリデバイスの中で、磁気抵抗メモリＭＲＡＭ（Magnet Random Access memory）が注目されている。
【０００３】
特許文献１は、ＲＯＭ（Read Only Memory）又はＥＰＲＯＭ（Erasable Programmable ROM）をデータ記憶領域として開示する（段落［００２１］）。この文献は、データをセンスする際の基準電圧を発生させるダミーセル（リファレンスセル）が複数個結合されたダミーデータ線（リファレンスビット線）を複数本用意しておき、不良が存在しない１本のダミーデータ線をセレクタで選択してセンスアンプに供給する技術を開示する。
【０００４】
特許文献２は、上述したＭＲＡＭをデータ記憶領域として開示する。この文献は、データ「０」を記憶するダミーセル（リファレンスセル）とデータ「１」を記憶するダミーセルを用いてメモリセルのデータをセンスする際の基準電圧を発生させる技術を開示する。特許文献２が開示する技術では、ダミーセルが複数個結合されたダミーデータ線及び通常のデータ線（ビット線）に対して共通の冗長データ線を設け、通常のデータ線に生じた欠陥とダミーデータ線に生じた欠陥の両方を置換する。
【０００５】
特許文献３は、上述したＭＲＡＭをデータ記憶領域として開示する。この文献は、メモリセルのデータをセンスする際の基準電圧を発生させるリファレンスセルとスペアリファレンスセルを用意しておき、リファレンスセル特性の製造ばらつきや経時劣化に対応して両者を適宜切り替えて使用する技術が開示されている。
【０００６】
特許文献４は、上述したＭＲＡＭをデータ記憶領域として開示する。この文献は、リファレンスセルを全てのセルの中から選ぶ方法及び回路ボックスが開示されている。
【０００７】
非特許文献１は、上述したＭＲＡＭに関する。この文献は、メモリセルのデータをセンスする際の基準電圧を発生させるリファレンスセルが複数個結合されたリファレンスワード線から特定のリファレンスセルを常時、選択してセンスアンプに供給する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−１３６３６１号公報
【特許文献２】特開２００２−２２２５８９号公報
【特許文献３】特開２００４−０６２９２２号公報
【特許文献４】特開２０１２−２０９００４号公報
【非特許文献】
【０００９】
【非特許文献１】Kenji Tsuchida, et. al., "A 64Mb MRAM with Clamped-Reference and Adequate-Reference Schemes", ISSCC2010/SESSION14/NON-VOLATILE MEMORY/14.2, 9 February 2010, p.258-260
【発明の概要】
【発明が解決しようとする課題】
【００１０】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【００１１】
特許文献１が開示する技術は、選択されないダミーデータが常に存在するため、多数のセンスアンプに対してそれぞれダミーデータ線を供給する構成のため基板面積の利用効率が悪いという問題がある。
【００１２】
特許文献２が開示する技術は、冗長データ線を有効に活用することが可能であるが、単に欠陥が存在するダミーデータ線を冗長データ線で置換するだけであり、冗長データ線のダミーセルの特性ばらつきに対応できない問題がある。
【００１３】
特許文献３が開示する技術は、リファレンスセル特性のよい方を適宜選択できる自由度があるが、リファレンスビット線の本数が倍になるため、基板面積の利用効率が悪いという問題がある。
【００１４】
特許文献４には、リファレンスセルを全てのセルから選択するための具体的な回路構成が開示されていない。また、特許文献４が開示する技術は、第１の参照電流Ｉｒｅｆ１と第２の参照電流Ｉｒｅｆ２とが異なる電流源で生成されており、複数の電流源が必要であり、基板面積の利用効率が悪い。
【課題を解決するための手段】
【００１５】
本発明の第１の視点によれば、抵抗変化型の第１メモリセルを複数含む第１メモリセルアレイと、抵抗変化型の第２メモリセルを複数含む第２メモリセルアレイと、第１回路ノードと、第２回路ノードと、アドレス情報が供給されるアドレス回路と、前記アドレス回路に供給される前記アドレス情報に応じ、前記複数の第１メモリセルのうちの１つのメモリセルを前記第１回路ノードに接続する第１デコーダ回路と、前記アドレス回路に供給される前記アドレス情報に応じ、前記複数の第２メモリセルのうちの１つのメモリセルを前記第２回路ノードに接続する第２デコーダ回路と、可変電圧が供給される第１リファレンス電圧入力端子と、第１及び第２入力端子を含む第１センスアンプ回路と、前記第１及び第２回路ノードのそれぞれに、第１カレントミラー電流を供給する第１カレントミラー回路と、第１領域信号に応じ、前記第１リファレンス電圧入力端子及び前記第１回路ノードの一方を前記第１センスアンプ回路の前記第１入力端子に接続する第１選択回路と、第２領域信号に応じ、前記第１リファレンス電圧入力端子及び前記第２回路ノードの一方を前記第１センスアンプ回路の前記第２入力端子に接続する第２選択回路と、を備える半導体装置が提供される。
【００１６】
本発明の第２の視点によれば、複数のワード線と複数のビット線の交点にマトリックス状に配置される複数の抵抗変化型の第１メモリセル群から、リファレンスセル群を抽出するステップと、前記リファレンスセル群から第１メモリセルをリファレンスセルとして抽出するステップと、前記抽出されたリファレンスセル群以外の残りのメモリセル群に少なくとも１つの欠陥メモリセルがある場合に、前記少なくとも１つの欠陥メモリセルを、前記抽出されたリファレンスセル群のうちの、リファレンスセルとして抽出された前記第１メモリセル以外のメモリセルに置換するステップと、を含むデータ線の切り替え方法が提供される。
【発明の効果】
【００１７】
本発明の各視点によれば、基板面積の利用効率を高めつつ、データ読み出し動作時の動作マージンの向上に寄与する半導体装置及びデータ線の切り替え方法が、提供される。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る読み出し回路４２の回路構成の一例を示す図である。
【図２】第１の実施形態に係る半導体装置１をテストする構成の一例を示す図である。
【図３】第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。
【図４】半導体装置１のメモリセルアレイ及びその周辺制御回路の主たる部分の構成の一例を示す図である。
【図５】図４に示すカラムセレクタ４１の回路構成の一例を示す図である。
【図６】カラムデコーダ３２の回路構成の一例を示す図である。
【図７】第１書き込み回路４３と第２書き込み回路４４の回路構成の一例を示す図である。
【図８】スイッチ４５の回路構成の一例を示す図である。
【図９】メモリセルから得られる信号電圧とその度数分布の一例を示す図である。
【図１０】半導体装置１及びテスト装置２の動作の一例を示すフローチャートである。
【図１１】テスト装置２によるリファレンスビット線の選択・決定に係る動作の一例を示すフローチャートである。
【図１２】第１の実施形態に係るリファレンスビット線選択結果の一例を示す図である。
【図１３】第１の実施形態に係るリファレンスワード線選択結果の一例を示す図である。
【図１４】メモリセルから得られる信号電圧とその度数分布の一例を示す図である。
【図１５】第２の実施形態に係るテスト装置２ａによるリファレンスセルの選択・決定に係る動作の一例を示すフローチャートである。
【図１６】第２の実施形態に係るリファレンスセル選択結果の一例を示す図である。
【図１７】カラムデコーダ３２ａの回路構成の一例を示す図である。
【図１８】第４の実施形態に係る半導体装置１ｃのメモリセルアレイ及びその周辺制御回路の主たる部分の構成の一例を示す図である。
【発明を実施するための形態】
【００１９】
［第１の実施形態］
本発明の各実施形態は、磁気抵抗メモリＭＲＡＭのうち、特に、ＳＴＴ−ＲＡＭ（Spin Transfer Torque Random Access Memory）に関する。第１の実施形態について、図面を用いて詳細に説明する。
【００２０】
図１は、第１の実施形態に係る読み出し回路４２の回路構成の一例を示す図である。
【００２１】
読み出し回路４２は、メモリセルが記憶する通常データの読み出しに加えて、リファレンスセルが記憶する参照データの読み出しに利用でき、また、複数のリファレンスセルからなるリファレンスセル群から、最適なリファレンスセルを抽出するために利用できる。特に、この回路は、同一の電流源から電流が供給される２つのノード（Ａ０１／Ａ０２、Ａ０３／Ａ０４）と、可変電圧が供給される可変リファレンス電圧入力端子ＶＲとを含む。詳しくは後述する。
【００２２】
図２は、本実施形態に係る半導体装置１をテストする構成の一例を示す図である。
【００２３】
図２に示すテストシステムは、半導体装置１と、半導体装置１と接続されるテスト装置２と、を含んで構成される。
【００２４】
半導体装置１は、図１に示す読み出し回路４２（不図示）を含む。読み出し回路４２の可変リファレンス電圧入力端子ＶＲは、テスト装置２が出力する可変電圧を受ける構成である。また、半導体装置１は、チップ制御回路２３を含む。チップ制御回路２３は、リファレンスビット線（リファレンスセル群）の選択に必要な内部制御信号を生成する。詳しくは、図３以降で、後述する
【００２５】
テスト装置２は、半導体装置１の電気的特性を測定し、測定結果に基づいた各種設定を行う手段である。即ち、テスト装置２は、半導体装置１のプローブテストやテストボード等を使用し、半導体装置１をテストする手段である。テスト装置２は、半導体装置１に対してメモリ制御信号を与えることで、半導体装置１の動作モードを切り替える。具体的には、テスト装置２は、メモリ制御信号により半導体装置１をテストモードに遷移させる。
【００２６】
テスト装置２は、半導体装置１をテストモードに遷移させた上で、半導体装置１のリファレンスビット線を選択・決定し、選択したリファレンスビット線を半導体装置１に設定する。詳細については後述するが、テスト装置２によるリファレンスビット線の選択・決定は概略以下のとおりである。初めに、複数のスペアビット線（リファレンスセル群）のそれぞれについて、予めデータ「０」と「１」を書き込む。その後、複数のスペアビット線のそれぞれについて、各スペアビット線により選択されるメモリセルの特性を測定する。その後、各スペアビット線により選択されるメモリセルの特性を評価し、リファレンスビット線として採用可能なスペアビット線（リファレンスセル）を選択する。さらにその後、テスト装置２は、選択したリファレンスビット線を、半導体装置１に設定する。テスト装置２は、データを読み出す際に、決定されたリファレンスビット線から選択されるメモリセル（リファレンスセル）から得られる参照電圧を使用する。半導体装置１をユーザーが使用する際（半導体装置１の通常動作の際）には、半導体装置１を制御するコントローラは、上述のテストで得た参照電圧を使用することが可能であり、この参照電圧を使って半導体装置１からデータを読み出すことが可能となる。
【００２７】
よって、テスト装置２は、図１に示す読み出し回路４２等を使って半導体装置１からデータを読み出すことができ、読み出したデータに基づいて、リファレンスセル群から最適なリファレンスセルを抽出する（図１５で詳述）。
【００２８】
テスト装置２の内部構成は、以下で説明する。
【００２９】
テスト装置２は、制御部１０と、データ制御部１１と、メモリデバイス制御部１２と、ＶＲ電圧生成部１３と、を含んで構成される。
【００３０】
制御部１０は、データ制御部１１、メモリデバイス制御部１２及びＶＲ電圧生成部１３の各部と、テスト装置２の全体と、を制御する手段である。制御部１０は、半導体装置１に対してメモリ制御信号及び後述する可変リファレンス電圧ＶＲを与えることで、半導体装置１に含まれるスペアビット線の特性を評価し、最終的なリファレンスビット線を決定する。
【００３１】
データ制御部１１は、半導体装置１に対して、リファレンスビット線を選択するのに必要なデータ信号を供給し、且つ、半導体装置１が出力するデータ信号を受け取る手段である。メモリデバイス制御部１２は、半導体装置１に対し、メモリ制御信号（例えば、ライトイネーブル信号／ＷＥ等）を供給することで、半導体装置１の動作を制御する。ＶＲ電圧生成部１３は、半導体装置１に対して、可変リファレンス電圧ＶＲを供給する。なお、ＶＲ電圧生成部１３は、制御部１０からの指示に応じて、半導体装置１に供給する可変リファレンス電圧ＶＲの電圧値を変更する。可変リファレンス電圧ＶＲはメモリセルの特性の良否を判定する際に使用される。
【００３２】
図３は、半導体装置１の全体構成の一例を示す図である。
【００３３】
図３に示す半導体装置１は、抵抗変化型メモリセルとしてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭを使用したメモリセルアレイ（２０ａ〜２０ｈ）を備えている。このように、半導体装置１は、複数のメモリセルアレイを備えており、且つ、各メモリセルアレイには複数の抵抗変化型メモリセルが含まれている。メモリセルアレイは、複数のバンク（２０ａ〜２０ｈ）から構成されて良い。各バンクは、互いに独立なアクセス動作で制御されて良い。１つのメモリセルは、磁気抵抗変化素子及び選択トランジスタ（例えば、ＭＯＳトランジスタ）で構成される。
【００３４】
半導体装置１は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、データ入出力端子ＤＱ、電源入力端子ＶＤＤ、ＶＳＳ、外部（例えば、テスト装置２）から可変電圧が供給される可変リファレンス電圧入力端子ＶＲを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、ＣＫ、／ＣＫは互いに相補の信号である。
【００３５】
クロック発生回路２１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを入力する。クロック発生回路２１は、半導体装置１の内部で必要とされる内部クロック信号を発生し、各部に供給する。
【００３６】
コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを受ける。これらのコマンド信号は、コマンドデコーダ２２に供給される。コマンドデコーダ２２は、入力したコマンド信号をデコードし、チップ制御回路２３に供給する。
【００３７】
モードレジスタ２４は、半導体装置１の動作モードが設定される領域である。この領域は、レジスタに限らず、メモリセル、ＣＡＭ（Content Addressed Memory）、フューズ、アンチフューズ等の記憶素子で構成されて良い。チップ制御回路２３は、コマンドデコーダ２２によるコマンド信号のデコード結果及びモードレジスタ２４に設定された動作モードを入力する。チップ制御回路２３は、これらの情報に基づいて各種の内部制御信号を生成し、アレイ制御回路２５、ＲＷ（リードライト）アンプ２６、ラッチ回路２７、データ入出力バッファ２８、カラムアドレスバッファ２９、バンク及びロウアドレスバッファ３０に供給する。
【００３８】
さらに、チップ制御回路２３は、メモリセルにアクセスするのに必要な制御信号、及び、テスト装置２によるリファレンスビット線の選択・決定に必要な制御信号を生成し、メモリセルアレイを制御する回路に供給する。チップ制御回路２３は、リファレンスデータ書き込み信号ＲＦ、リファレンス電圧選択信号ＲＬ及びＲＲを生成する。これらの制御信号については、順次、説明する。
【００３９】
アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスと、を含む。アドレス信号ＡＤＤのうち、バンク及びロウアドレスは、バンク及びロウアドレスバッファ３０に供給され、カラムアドレスはカラムアドレスバッファ２９に供給される。即ち、カラムアドレスバッファ２９とバンク及びロウアドレスバッファ３０は、アドレス情報が供給されるアドレス回路である。
【００４０】
バンク及びロウアドレスバッファ３０は、バンク０〜７のいずれかを特定してロウアドレスを出力する。また、バンク及びロウアドレスバッファ３０が出力するロウアドレスは、ロウデコーダ３１によりデコードされ、デコード結果に応じて、いずれかのワード線が選択される。
【００４１】
また、カラムアドレスバッファ２９が出力するカラムアドレスは、カラムデコーダ３２によりデコードされ、デコード結果に応じて、カラムアドレスに対応するビット線が選択される。選択されたビット線に対応するメモリセルアレイ内のデータラッチ回路（図示せず）は、複数のＩ／Ｏ（Input/Output）線３３を介してＲＷ（リードライト）アンプ２６に接続される。
【００４２】
ＲＷアンプ２６は、ラッチ回路２７及びデータ入出力バッファ２８を介して、外部端子であるデータ入出力端子ＤＱと接続されるリードアンプ回路及びライトアンプ回路である。ここで、ラッチ回路２７及びデータ入出力バッファ２８には、クロック発生回路２１から内部クロック信号が供給され、メモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。
【００４３】
内部電圧生成回路３４は、電圧ＶＤＤ及びＶＳＳを受け付け、チップ制御回路２３を初めとした各部に供給する内部電圧を生成する。
【００４４】
制御情報記憶領域３５は、チップ制御回路２３がアクセス可能な領域であって、欠陥アドレス情報を記憶する第１記憶領域と、リファレンスアドレス情報を記憶する第２記憶領域と、を備える。なお、欠陥アドレス情報とは、欠陥の存在するメモリセルの位置を示すアドレス情報である。また、リファレンスアドレス情報とは、リファレンスビット線（リファレンスセル）の位置を示すアドレス情報である。図３では、制御情報記憶領域３５は、メモリセルアレイ（２０ａ〜２０ｈ）と異なる領域として図示されているが、この領域３５は、メモリセルアレイ（２０ａ〜２０ｈ）内の領域として構成されても良い。制御情報記憶領域３５は、メモリセル（特に、不揮発性メモリ、例えば、フラッシュメモリ、STT−RAMメモリ）、ＣＡＭ（Content Addressed Memory）、フューズ、アンチフューズ等の記憶素子で構成されて良い。
【００４５】
テスト装置２が供給する可変リファレンス電圧ＶＲは、メモリセルアレイを制御する回路に供給される。可変リファレンス電圧ＶＲを使用する回路の詳細は後述する。なお、半導体装置１が通常動作の際には、可変リファレンス電圧ＶＲは不要であるので、可変リファレンス電圧入力端子ＶＲがフローティング状態とならないように構成する。例えばメモリセルアレイを制御する回路に供給される可変リファレンス電圧ＶＲの電圧精度に影響を与えない程度の高抵抗のプルダウン抵抗等を接続するといった処置がなされる。
【００４６】
図４は、半導体装置１のメモリセルアレイ及びその周辺制御回路の主たる部分の構成の一例を示す図である。
【００４７】
メモリセル領域４０−１〜４０−４は、図３に示すメモリセルアレイ（例えば、２０ａ）に対応する。
【００４８】
ロウデコーダ（ＲＤ；Row Decoder）３１−１及び３１−２は、図３に示すロウデコーダ３１に対応する。
【００４９】
カラムセレクタ（ＣＳ；Column Selector）４１−１〜４１−４と、カラムデコーダ（ＣＤ；Column Decoder）３２−１及び３２−２は、図３に示すカラムデコーダ３２に対応する。
【００５０】
さらに、図４で示す構成は、図３の半導体装置１に含まれるが、図３では不図示であった以下の構成、すなわち、読み出し回路（ＲＣ；Read Circuit）４２−１及び４２−２と、第１書き込み回路（ＷＣ１；Write Circuit １）４３−１及び４３−２と、第２書き込み回路（ＷＣ２；Write Circuit 2）４４−１及び４４−２と、スイッチ（ＳＷ）４５−１及び４５−２と、Ｎチャネル型ＭＯＳトランジスタである電圧クランプトランジスタ４６−１〜４６−４と、を含む。なお、以降の説明において、メモリセル領域４０−１〜４０−４を区別する特別な理由がない場合には、「メモリセルアレイ４０」と表記する。カラムセレクタ、カラムデコーダ、ロウデコーダ、読み出し回路、第１及び第２書き込み回路、スイッチ、電圧クランプトランジスタについても同様の表記を行う。
【００５１】
４０−１〜４０−４の各メモリセル領域は、ｍ本のワード線と、ｓｒ本のスペアワード線と、ｎ本のビット線と、ｓｃ本のスペアビット線と、を含む。ｍ、ｓｒ、ｎ、ｓｃはそれぞれ正の整数とし、以降の説明においても同様とする。また、ワード線（含むスペアワード線）とビット線（含むスペアビット線）のそれぞれの交点には、メモリセルが配置されている。つまり、半導体装置１には、複数のワード線と複数のビット線の交点にマトリックス状に配置される複数の抵抗変化型メモリセルからなるメモリセル群が存在する。
【００５２】
カラムセレクタ４１は、カラムデコーダ３２により制御され、ｎ＋ｓｃ本のビット線から１本のビット線を選択する。ロウデコーダ３１は、ｍ＋ｓｒ本のワード線から１本のワード線を選択して対応するメモリセルをビット線に接続する。また、カラムセレクタ４１は、選択されたビット線とワード線の交点に位置するメモリセルと読み出し回路４２を、ゲートにクランプ電圧ＶＣが供給された電圧クランプトランジスタ４６を介して接続する。なお、クランプ電圧ＶＣは、メモリセルアレイからデータを読み出す際に、アレイ制御回路２５が供給する信号である。このように、ロウデコーダ３１又はカラムデコーダ３２は、アドレス回路（カラムアドレスバッファ２９又はバンク及びロウアドレスバッファ３０）に供給されるアドレス情報に応じ、複数のメモリセルのうちの１つのメモリセルを回路ノード（図４に示すノードＡ０１〜Ａ０４）に接続する機能を備える。
【００５３】
＜読み出し動作＞
半導体装置１の読み出し動作（データリード動作）において、左側の２個のメモリセルアレイ４０−１又は４０−２が選択された場合には、読み出し回路４２の左側のノード（図４のノードＡ０１又はＡ０２）に、ロウデコーダ３１−１及びカラムデコーダ３２−１により選択されたメモリセルが保持するデータに対応する読み出し信号電圧が入力される。
【００５４】
一方、読み出し回路４２−１の右側のノード（図４のノードＡ０３）には、ロウデコーダ３１−２及びカラムデコーダ３２−２により選択された右上のメモリセルアレイ４０−３に含まれるリファレンスビット線に接続されたメモリセルが保持するデータ「０」に対応する読み出し信号電圧が入力される。また、右下のメモリセルアレイ４０−４に含まれるリファレンスビット線に接続されたメモリセルが保持するデータ「１」に対応する読み出し信号電圧が、読み出し回路４２−２の右側の入力ノード（図４に示すノードＡ０４）に入力される。
【００５５】
これらのリファレンスビット線に接続されたメモリセルから読み出された信号電圧は、接続信号ＳＲにより選択されたスイッチ４５−２により短絡（ショート）される。その結果、データ「０」と「１」の読み出し信号電圧のほぼ中間電圧が、参照電圧として読み出し回路４２に入力される（ノードＡ０３及びＡ０４に参照電圧が印加される）。
【００５６】
読み出し回路４２は、左側のメモリセルアレイ４０−１又は４０−２に含まれるメモリセルからの読み出し信号電圧と、右側のメモリセルアレイ４０−３及び４０−３から得られる参照電圧と、を比較増幅し、入出力線ＩＯ０及びＩＯ１にそれぞれ出力する。このように、読み出し回路４２は、ロウデコーダ３１及びカラムデコーダ３２により選択されたメモリセルから読み出した信号電圧のデータ判別を行う際に、リファレンスセルから読み出した信号の中間電圧を参照電圧として用いる。
【００５７】
上記の説明は、左側のメモリセルアレイ４０−１又は４０−２が選択された場合の動作である。
【００５８】
右側のメモリセルアレイ４０−３又は４０−４が選択された場合には、左右の関係が逆になると共に、リファレンスビット線に接続されたメモリセルが保持するデータの上下関係が逆転する。より具体的には、左下のメモリセルアレイ４０−２に含まれるリファレンスビット線に接続されたメモリセルからデータ「０」に対応する読み出し信号電圧が得られる。また、左上のメモリセルアレイ４０−１に含まれるリファレンスビット線に接続されたメモリセルからデータ「１」に対応する読み出し信号電圧が得られる。
【００５９】
さらに、右側のメモリセルアレイ４０−３又は４０−４を選択する際には、接続信号ＳＬにより選択されたスイッチ４５−１が、ノードＡ０１及びＡ０２を短絡する。なお、接続信号ＳＲ及びＳＬは、メモリセルアレイからデータを読み出す際に、アレイ制御回路２５が、データを読み出そうとするメモリセルアレイの位置に応じて適宜、活性・非活性を制御する信号である。
【００６０】
＜書き込み動作＞
半導体装置１の書き込み動作（データライト動作）において、左側のメモリセルアレイ４０−１又は４０−２が選択された場合には、書き込み制御信号ＷＬにより第１書き込み回路４３−２と第２書き込み回路４４−１が活性化され、入出力線ＩＯ０とＩＯ１から入力されたデータに従って、ロウデコーダ３１−１及びカラムデコーダ３２−１により選択されたメモリセルにデータ「０」又は「１」が書き込まれる。
【００６１】
上記の説明は、左側のメモリセルアレイ４０−１又は４０−２が選択された場合の動作である。
【００６２】
右側のメモリセルアレイ４０−３又は４０−４が選択された場合には、左右の関係が逆になる。より具体的には、右側のメモリセルアレイ４０−３又は４０−４が選択された場合には、書き込み制御信号ＷＲにより第１書き込み回路４３−１と第２書き込み回路４４−２が活性化され、入出力線ＩＯ０とＩＯ１から入力されたデータに従って、ロウデコーダ３１−２及びカラムデコーダ３２−２により選択されたメモリセルにデータ「０」又は「１」が書き込まれる。
【００６３】
なお、書き込み制御信号ＷＬ及びＷＲは、メモリセルアレイにデータを書き込む際に、アレイ制御回路２５が、データを書き込もうとするメモリセルアレイの位置に応じて適宜、活性・非活性を制御する信号である。
【００６４】
＜リファレンスデータの書き込み動作（テスト時）＞
左側のメモリセル４０−１又は４０−２にリファレンスデータ（データ「０」又は「１」）を書き込む場合には、書き込み制御信号ＷＬに加え、リファレンスデータ書き込み信号ＲＦが活性化される。リファレンスデータ書き込み信号ＲＦは、チップ制御回路２３が、テスト装置２からの指示に従い活性・非活性を制御する信号である。
【００６５】
書き込み制御信号ＷＬ及びリファレンスデータ書き込み信号ＲＦが活性化されることで、左下のメモリセルアレイ４０−２にはデータ「０」が、左上のメモリセルアレイ４０−１にはデータ「１」がロウデコーダ３１−１及びカラムデコーダ３２−１で選択されたメモリセルにそれぞれ書き込まれる。
【００６６】
上記の説明は、左側のメモリセルアレイ４０−１又は４０−２が選択された場合の動作である。右側のメモリセルアレイ４０−３又は４０−４が選択された場合には、左右の関係が逆になると共に、リファレンスデータの上下関係が逆転する。より具体的には、書き込み制御信号ＷＲ及びリファレンスデータ書き込み信号ＲＦが活性化されることで、右上のメモリセルアレイ４０−３にはデータ「０」が右下のメモリセルアレイ４０−４にはデータ「１」が、ロウデコーダ３１−２及びカラムデコーダ３２−２で選択されたメモリセルにそれぞれ書き込まれる。
【００６７】
なお、リファレンスデータの書き込みは、左右のメモリセルアレイに同時に（並行して）行うことも可能である。リファレンスデータは左側のメモリセルアレイ４０−１及び４０−２と、右側のメモリセルアレイ４０−３及び４０−４にそれぞれ分かれて書き込まれる。そのため、左右のメモリセルアレイのリファレンスデータ（データ「０」又は「１」）を同時に読み出し回路４２で比較増幅して入出力線ＩＯ０及びＩＯ１に出力することで、リファレンスデータが正しく書き込まれたか否かを容易に確認できる。
【００６８】
図５は、図４に示すカラムセレクタ４１（ＣＳ４１−１、４１−２、４１−３、４１−４）の回路構成の一例を示す図である。
【００６９】
カラムセレクタ４１には、ｎ＋ｓｃ本のカラム選択信号がゲートに入力されたｎ＋ｓｃ個のＮチャネル型ＭＯＳトランジスタが含まれている。カラムデコーダ３２は、カラム選択信号を切り替えることで、ｎ＋ｓｃ本のビット線のうち１本を選択する。なお、Ｎチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔによる電圧降下を避けるため、カラム選択線を相補型にすると共に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ構成を用いてもよい。
【００７０】
図６は、図４に示すカラムデコーダ３２（ＣＤ３２−１、３２−２）の回路構成の一例を示す図である。
【００７１】
カラムデコーダ３２は、ｎ個の否定論理積回路（ＮＡＮＤ）と、ｎ＋２ｓｃ個のインバータ回路（ＩＮＶ）と、アドレス比較回路５０−１及び５０−２と、選択回路５１−１〜５０−３と、セレクタ５２−１〜５２−３と、を含む。なお、図６に示す構成は、スペアビット線の本数を３本（ｓｃ＝３）とする場合の構成であるが、スペアビット線の増減に従い、選択回路やセレクタを増減する。
【００７２】
カラムデコーダ３２は、ｓｃ本のスペアビット線を用いて欠陥の存在するビット線に置換する機能と、ｓｃ本のスペアビット線のうち、選択された１本をリファレンスビット線として用いる機能と、を備える。
【００７３】
＜欠陥置換＞
スペアビット線を欠陥の存在するビット線に置換する場合について説明する。この場合、カラムデコーダ３２は、選択されたビット線のアドレスが、アドレス比較回路５０−１及び５０−２にプログラムされたアドレス（不良アドレス）と一致した場合に、スペアビット線に置換する。欠陥アドレス情報は、チップ内の制御情報記憶領域３５（第１記憶領域）に記憶される。この記憶情報に基づき、置換先のビット線が選択される
【００７４】
＜リファレンスビット線の設定＞
ｓｒ又はｓｃで規定されるスペア領域は、上記の欠陥置換先として利用されるのに加えて、読み出し動作に使う参照電圧を生成する領域（リファレンセル）として利用される。ここで、リファレンスセルを指定するアドレス情報（リファレンスセルアドレス）は、テスト工程で取得され、この情報は、チップ内の制御情報記憶領域３５（第２記憶領域）に記憶される。この記憶情報に基づき、リファレンスセルが選択される（すなわち、選択回路５１−１〜５１−３のいずれかがリファレンスセルの選択に指定され、残りがスペアビット線の選択に指定される）。
【００７５】
スペアビット線のうち、選択された１本をリファレンスビット線として使用する場合、複数のスペアビット線のうちリファレンスビット線として使用するスペアビット線に対応する選択回路５１−１〜５１−３のいずれかが上述したチップ内の制御情報記憶領域３５に記憶されたリファレンスセルアドレスによって選ばれる。例えば、図６に示すスペアビット線のうち、セレクタ５２−１に接続されているスペアビット線をリファレンスビット線として使用する場合には、セレクタ５２−１が、リファレンスタイミング信号ＦＬ又はＦＲの活性化に応じて、スペアビット線を選択するように選択回路５１−１をプログラムする。
【００７６】
リファレンスタイミング信号ＦＬ又はＦＲは、メモリセルアレイからデータを読み出す際に、アレイ制御回路２５が、リファレンスビット線として使用するスペアビット線が含まれるメモリセルアレイの位置に応じて、適宜、活性・非活性を制御する信号である。より具体的には、左側のメモリセルアレイ４０−１又は４０−２に含まれるスペアビット線に接続されたメモリセルから参照電圧を得る場合には、リファレンスタイミング信号ＦＬが活性化される。一方、右側のメモリセルアレイ４０−３又は４０−４に含まれるスペアビット線に接続されたメモリセルから参照電圧を得る場合には、リファレンスタイミング信号ＦＲが活性化される。なお、リファレンスビット線として使用されないスペアビット線は、アドレス比較回路５０−１及び５０−２と１対１に対応付けられる。
【００７７】
なお、図６に示す回路構成は、図３に示すロウデコーダ３１（図４の３１−１、３１−２）にも適用でき、基本的な回路構成は、互いに同様である。即ち、ロウデコーダ３１は、ｎ本のアドレス信号ではなく、ｍ本のアドレス信号に対応可能に内部が構成され、ｓｃ本のスペアビット線ではなく、ｓｒ本のスペアワード線に対応可能に内部が構成される。
【００７８】
このように、ロウデコーダ３１及びカラムデコーダ３２は、アドレス回路（カラムアドレスバッファ２９又はバンク及びロウアドレスバッファ３０）に供給されるアドレス情報と、欠陥のあるデータ線（ビット線又はワード線）のアドレス情報と、を比較するアドレス比較回路を備える。また、ロウデコーダ３１及びカラムデコーダ３２は、制御信号（リファレンスタイミング信号ＦＬ又はＦＲ）に応じて、予め用意された予備ワード線（スペアワード線）を、欠陥のあるワード線を救済するワード線として使用するか、リファレンスセルが接続されたワード線として使用するか、及び予め用意された予備データ線（スペアビット線）を、欠陥のあるデータ線を救済するデータ線として使用するか、リファレンスセルが接続されたデータ線として使用するか、を切り替える回路を備える。なお、これらの切り替え結果の詳細については後述する。
【００７９】
図７は、第１書き込み回路４３（図４のＷＣ１４３−１、４３−２）と第２書き込み回路４４（図４のＷＣ２４４−１、４４−２）の回路構成の一例を示す図である。
【００８０】
第１書き込み回路４３及び第２書き込み回路４４は、それぞれ、２つのインバータ回路（ＩＮＶ）と、１つのトライステートインバータ回路（ＴＳ＿ＩＮＶ）と、３つの否定論理積回路（ＮＡＮＤ）と、を含んで構成される。第１書き込み回路４３と第２書き込み回路４４の基本的な回路構成には相違点が存在しない。
【００８１】
第１書き込み回路４３と第２書き込み回路４４の相違点は、メモリセルに書き込むリファレンスデータが相違する点である。より具体的には、第１書き込み回路４３は、データ「０」を書き込むため、否定論理積回路の入力ノードに電圧ＶＳＳを印加する。一方、第２書き込み回路４４は、データ「１」を書き込むため、否定論理積回路の入力ノードに電圧ＶＤＤを入力する。
【００８２】
図７において、書き込み制御信号ＷＬが選択状態のハイレベル、且つ、リファレンスデータ書き込み信号ＲＦが非活性状態のロウレベルの場合に、第１書き込み回路４３−２及び第２書き込み回路４４−１は、入出力線ＩＯ０及びＩＯ１の電圧に従ったデータをメモリセルアレイ４０−１又は４０−２に出力する。
【００８３】
一方、書き込み制御信号ＷＬが選択状態のハイレベル、且つ、リファレンスデータ書き込み信号ＲＦが活性状態のハイレベルの場合に、第１書き込み回路４３−２は、リファレンスデータ「０」に対応するロウレベルのデータをメモリセルアレイ４０−２に出力する。また、その際、第２書き込み回路４４−１は、リファレンスデータ「１」に対応するハイレベルのデータをメモリセルアレイ４０−１に出力する。なお、右側のメモリセルアレイ４０−３及び４０−４に入出力線ＩＯ０及びＩＯ１の電圧に従ったデータ、又はリファレンスデータを書き込む際は、書き込み制御信号ＷＲが選択状態のハイレベルとなる。
【００８４】
図８は、スイッチ４５（図４のＳＷ４５−１、４５−２）の回路構成の一例を示す図である。
【００８５】
図８（ａ）が、スイッチ４５−１の回路構成を示し、図８（ｂ）がスイッチ４５−２の回路構成を示す。スイッチ４５−１及び４５−２は、それぞれ、インバータ回路（ＩＮＶ）と、トランスファーゲート（ＴＧ）を含んで構成される。スイッチ４５−１は、ノードＡ０１とノードＡ０２の間に接続されるスイッチ回路である。スイッチ４５−２は、ノードＡ０３とノードＡ０４との間に接続されるスイッチ回路である。
【００８６】
スイッチ４５−１は、接続信号ＳＬがハイレベルとなると、トランスファーゲートの両端を接続する。同様に、スイッチ４５−２は、接続信号ＳＲがハイレベルとなると、トランスファーゲートの両端を接続する。
【００８７】
ここで、図４に示すＲＣ４２−１、４２−２について、図１を使って詳述する。
【００８８】
図１に示す読み出し回路４２は、Ｐチャネル型ＭＯＳトランジスタ６０−１〜６０−３と、Ｎチャネル型ＭＯＳトランジスタ６１−１及び６１−２と、定電流源６２と、インバータ回路６３−１及び６３−２と、トランスファーゲート６４−１〜６４−４と、センスアンプ６５と、を含んで構成される。
【００８９】
Ｐチャネル型ＭＯＳトランジスタ６０−１〜６０−３のソース（第１主電極）は、電圧ＶＤＤに接続される。Ｐチャネル型ＭＯＳトランジスタ６０−１及び６０−２のゲート（制御電極）は共通接続されると共に、Ｐチャネル型ＭＯＳトランジスタ６０−２のドレイン（第２主電極）に接続される。同様に、Ｐチャネル型ＭＯＳトランジスタ６０−１及び６０−３のゲートは互いに相互接続されると共に、Ｐチャネル型ＭＯＳトランジスタ６０−２のドレインに接続される。Ｐチャネル型ＭＯＳトランジスタ６０−１〜６０−３により、２つのカレントミラー回路を形成している。即ち、Ｐチャネル型ＭＯＳトランジスタ６０−２に流れる電流が複製されて、Ｐチャネル型ＭＯＳトランジスタ６０−１及び６０−３から流れる。
【００９０】
Ｎチャネル型ＭＯＳトランジスタ６１−１及び６１−２のソースは、電圧ＶＳＳに接続される。Ｎチャネル型ＭＯＳトランジスタ６１−１及び６１−２のゲートは共通接続されると共に、Ｎチャネル型ＭＯＳトランジスタ６１−２のドレインに接続される。Ｎチャネル型ＭＯＳトランジスタ６１−１及び６１−２により、カレントミラー回路を形成する。
【００９１】
Ｐチャネル型ＭＯＳトランジスタ６０−２のドレインとＮチャネル型ＭＯＳトランジスタ６１−１のドレインが接続される。Ｎチャネル型ＭＯＳトランジスタ６１−２のドレインは定電流源６２の一端と接続され、定電流源６２の他の一端は電圧ＶＤＤに接続される。定電流源６２は、読み出し電流ＩｒｅａｄをＮチャネル型ＭＯＳトランジスタ６１−２に供給する。読み出し電流Ｉｒｅａｄは、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタからなるカレントミラー回路により、左右のノード（Ａ０１／Ａ０２、又は、Ａ０３／Ａ０４）を介してメモリセルアレイに供給される。このように、読み出し回路４２は、２つの回路ノード（図４に示すノードＡ０１及びＡ０３、又は、ノードＡ０２及びＡ０４）のそれぞれに、カレントミラー電流を供給するカレントミラー回路を備えている。
【００９２】
以上のように、読み出し回路４２に含まれるカレントミラー回路は、Ｐチャネル型ＭＯＳトランジスタ６０−１〜６０−３と、Ｎチャネル型ＭＯＳトランジスタ６１−１及び６１−２と、を含んで構成される。Ｐチャネル型ＭＯＳトランジスタ６０−１は、電源ＶＤＤ及び回路ノード（ノードＡ０１又はＡ０２）の間に接続され、第１制御電極を有する。Ｐチャネル型ＭＯＳトランジスタ６０−２は、電源ＶＤＤ及び第１内部ノード（Ｐチャネル型ＭＯＳトランジスタ６０−２とＮチャネル型ＭＯＳトランジスタ６１−１の接続ノード）の間に接続され、Ｐチャネル型ＭＯＳトランジスタ６０−１の第１制御電極及び上述の第１内部ノード接続される第２制御電極を有する。Ｐチャネル型ＭＯＳトランジスタ６０−３は、電源ＶＤＤ及び回路ノード（ノードＡ０３又はＡ０４）の間に接続され、上述の第１内部ノードに接続される第３制御電極を有する。Ｎチャネル型ＭＯＳトランジスタ６１−１は、接地ＶＳＳ及び上述の第１内部ノードの間に接続され、第４制御電極を有する。Ｎチャネル型ＭＯＳトランジスタ６１−２は、電源ＶＤＤ及び接地ＶＳＳの間に接続され、Ｎチャネル型ＭＯＳトランジスタ６１−１の第４制御電極及び第２内部ノード（定電流源６２とＮチャンネル型ＭＯＳトランジスタ６１−２の接続ノード）に接続される第５制御電極を有する。
【００９３】
Ｐチャネル型ＭＯＳトランジスタ６０−１のドレインは、トランスファーゲート６４−１の入力端子に接続される。トランスファーゲート６４−１の他の入力端子は、トランスファーゲート６４−２の入力端子に接続されると共に、センスアンプ６５の非反転入力端子に接続される。トランスファーゲート６４−２の他の入力端子は、可変リファレンス電圧ＶＲを受け付ける。インバータ回路６３−１は、リファレンス電圧選択信号ＲＬを反転して、トランスファーゲート６４−１のＮチャネル型ＭＯＳトランジスタのゲートに出力する。また、インバータ回路６３−１は、リファレンス電圧選択信号ＲＬを反転して、トランスファーゲート６４−２のＰチャネル型ＭＯＳトランジスタのゲートに出力する。トランスファーゲート６４−１のＰチャネル型ＭＯＳトランジスタのゲート及びトランスファーゲート６４−２のＮチャネル型ＭＯＳトランジスタのゲートは、リファレンス電圧選択信号ＲＬを受け付ける。
【００９４】
同様に、Ｐチャネル型ＭＯＳトランジスタ６０−３のドレインは、トランスファーゲート６４−４の入力端子に接続される。トランスファーゲート６４−４の他の入力端子は、トランスファーゲート６４−３の入力端子に接続されると共に、センスアンプ６５の反転入力端子に接続される。トランスファーゲート６４−３の他の入力端子は、可変リファレンス電圧ＶＲを受け付ける。インバータ回路６３−２は、リファレンス電圧選択信号ＲＲを反転して、トランスファーゲート６４−４のＮチャネル型ＭＯＳトランジスタのゲートに出力する。また、インバータ回路６３−２は、リファレンス電圧選択信号ＲＬを反転して、トランスファーゲート６４−３のＰチャネル型ＭＯＳトランジスタのゲートに出力する。トランスファーゲート６４−４のＰチャネル型ＭＯＳトランジスタのゲート及びトランスファーゲート６４−３のＮチャネル型ＭＯＳトランジスタのゲートは、リファレンス電圧選択信号ＲＲを受け付ける。なお、Ｐチャネル型ＭＯＳトランジスタは、第１導電型トランジスタの代表例であり、Ｎチャネル型ＭＯＳトランジスタは第２導電型のトランジスタの代表例である。
【００９５】
リファレンス電圧選択信号ＲＬ及びＲＲは、リファレンスビット線を選択する際に、チップ制御回路２３が適宜、制御する信号である。
【００９６】
センスアンプ６５は、２つの入力端子（非反転入力端子及び反転入力端子）に入力された電圧を比較増幅して、入出力線ＩＯ０又はＩＯ１に出力する回路である。
【００９７】
定電流源６２が供給する読み出し電流Ｉｒｅａｄが、図４に示す電圧クランプトランジスタを介して、メモリセルアレイ（読み出し対象のメモリセルアレイ及び参照電圧を生成するメモリセルアレイ）に供給されると、電圧クランプトランジスタの電流−電圧変換作用により、読み出し回路４２の入力端子（ノードＡ０１／Ａ０２、及び、ノードＡ０３／Ａ０４）に、メモリセルの抵抗値に対応した読み出し信号電圧と参照電圧が現出する。
【００９８】
＜通常動作時（データ読み出しの際）の読み出し回路４２の回路動作＞
ここで、通常の読み出し動作の場合には、リファレンス電圧選択信号ＲＬ及びＲＲは共に、非選択（非活性状態）のロウレベルに制御される。そのため、トランスファーゲート６４−１及び６４−４が導通し、トランスファーゲート６４−２及び６４−３が非導通となる。その結果、読み出し信号電圧と参照電圧が差動増幅型のセンスアンプ６５に供給されることになり、センスアンプ６５により比較増幅されて入出力線ＩＯ０及びＩＯ１から読み出しデータが出力される。
【００９９】
＜テスト時（セル特性テストの際）の読み出し回路４２の回路動作＞
メモリセルの特性を評価する場合、例えば、左側のメモリセルアレイ４０−１に含まれるメモリセルの特性を評価する場合には、リファレンス電圧選択信号ＲＲが選択状態（活性状態）のハイレベルに制御される。そのため、トランスファーゲート６４−１及び６４−３が導通し、トランスファーゲート６４−２及び６４−４が非導通となる。すると、センスアンプ６５の非反転入力端子には読み出し信号電圧が、反転入力端子には可変リファレンス電圧ＶＲが、それぞれ入力され、読み出し信号電圧と可変リファレンス電圧ＶＲが比較される。即ち、可変リファレンス電圧ＶＲを変化させて、入出力線ＩＯ０及びＩＯ１の状態変化を観測することで、読み出し信号電圧が測定できる。なお、右側のメモリセルアレイ４０−３に含まれるメモリセルの特性を評価する際にはリファレンス電圧選択信号ＲＬが選択状態のハイレベルに制御され、読み出し信号電圧を測定する。
【０１００】
このように、読み出し回路４２は、リファレンス電圧選択信号ＲＬ（第１領域信号）に応じ、可変リファレンス電圧入力端子ＶＲ及び回路ノード（図４に示すノードＡ０１又はＡ０２）の一方を、センスアンプ６５の第１入力端子（非反転入力端子）に接続する第１選択回路（インバータ回路６３−１、トランスファーゲート６４−１及び６４−２からなる回路）を備えている。また、読み出し回路４２は、リファレンス電圧選択信号ＲＲ（第２領域信号）に応じ、可変リファレンス電圧入力端子ＶＲ及び回路ノード（図４に示すノードＡ０３又はＡ０４）の一方を、センスアンプ６５の第２入力端子（反転入力端子）に接続する第２選択回路（インバータ回路６３−２、トランスファーゲート６４−３及び６４−４からなる回路）を備えている。
【０１０１】
図９は、メモリセルから得られる信号電圧とその度数分布の一例を示す図である。
【０１０２】
図９の横軸が信号電圧を示し、縦軸が測定したメモリセルの度数を示す。図９に図示するグラフは、左端のグラフがデータ「０」に対応するメモリセル（低抵抗状態）から得られる読み出し信号電圧の度数分布を示す。また、右端のグラフはデータ「１」に対応するメモリセル（高抵抗状態）から得られる読み出し信号電圧の度数分布を示す。
【０１０３】
図９の中央に示すグラフは、参照電圧の度数分布を示す。参照抵抗値（参照電圧）の生成に関し、例えば、（１）通常メモリセルが示す低抵抗値（理想値）と高抵抗値（理想値）の中間の抵抗値を示すメモリセルＡを利用する例、また、（２）低抵抗値を示す低抵抗状態のメモリセルＢと高抵抗値を示す高抵抗状態のメモリセルＣとから中間の抵抗値を生成する例、（３）低抵抗値を示す低抵抗状態のメモリセルＢ又は高抵抗値を示す高抵抗状態のメモリセルＣの一方と、メモリセルではない抵抗素子とから中間の抵抗値を生成する例、が考えられる。
【０１０４】
上記（１）から（３）のいずれの例でも、参照電圧を生成するために用いられるメモリセルは、複数用意される必要があり、これにより図９の中央に示す参照電圧の度数分布を得て、ここで説明するように、最適なリファレンスセルを抽出する必要がある。
【０１０５】
また、上記（１）から（３）のいずれの例であっても、参照電圧は、データ「０」の分布の上限と、データ「１」の分布の下限と、の中間に参照電圧が位置することが理想である。そこで、データ「０」の分布の上限と、データ「１」の分布の下限と、の中間点を中心とし、一定のマージンを持たせ、参照電圧として許容できる範囲を下限値と上限値で規定する。図９を参照すると、下限値としてＸ１、上限値としてＸ２が設定されている。
【０１０６】
リファレンスビット線の選択において、テスト装置２は、下限値Ｘ１〜上限値Ｘ２の間に、メモリセルの特性が収まるスペアビット線をリファレンスビット線として選択・決定する。より具体的には、図９に示す３本のグラフのうち、波形１００の分布に対応するスペアビット線が、リファレンスビット線として選択される。換言するならば、波形１００の左右に位置するグラフに対応するスペアビット線は、リファレンスビット線には選択しない。
【０１０７】
特に、上記（２）の場合（０情報記憶のリファレンスセルと１情報記憶のリファレンスセルから参照電圧を生成する場合）において、図４に示す各メモリ領域に対するデコード構成を考慮すると、例えば、同一ワード線の２セルがペアとなると良い。これは、２本のビット線を選択し１本のワード線を立ち上げ、それらの交点の２つのメモリセル（例えば、４０−１のＳＣ領域のうちから１つ、４０−２のＳＣ領域から１つ）が選択可能であるからである。
【０１０８】
＜テストのフローチャート＞
図１０は、半導体装置１及びテスト装置２の動作の一例を示すフローチャートである。このフローでは、リファレンスセル群から最適なリファレンスセルを抽出する。
【０１０９】
ステップＳ０１で、リファレンスビット線の選択を行う際に、テスト装置２は、半導体装置１に含まれるスペアビット線に接続されたメモリセルに、リファレンスデータ（データ「０」又は「１」）を予め書き込む。例えば、図４において、ｓｃ本のスペアビット線のうち、左上のメモリセルアレイ４０−１に含まれるスペアビット線と左下のメモリセルアレイ４０−２に含まれるスペアビット線を、カラムデコーダ３２−１を用いて同時に選択する。この状態において、書き込み制御信号ＷＬとリファレンスデータ書き込み信号ＲＦが活性状態となることで、左上のメモリセルアレイ４０−１に含まれるスペアビット線に接続されたメモリセルにはデータ「１」が第２書き込み回路４４−１により書き込まれる。同様に、左下のメモリセルアレイ４０−２に含まれるスペアビット線に接続されたメモリセルにはデータ「０」が第１書き込み回路４３−２により書き込まれる。
【０１１０】
ステップＳ０２で、テスト装置２は、リファレンスデータの書き込まれたメモリセルの特性を測定する。すなわち、スペアビット線及び／又はスペアワード線に接続される複数のメモリセルから、データを読み出し、その抵抗値を測定する。詳しくは、図１１で詳述する。
【０１１１】
ステップＳ０３で、リファレンスデータの書き込まれたメモリセルの特性の測定が終了すると、各スペアビット線についてリファレンスビット線として採用可能か否かを判定する。即ち、テスト装置２は、スペアビット線の特性を評価し、リファレンスビット線として採用可能なものを抽出する（最適な抵抗値を有するメモリセルをリファレンスセルとして抽出する）。テスト装置２は、抽出したスペアビット線を、リファレンスビット線として定める。
【０１１２】
このように、本ステップでは、メモリセル群から、複数のリファレンスセル（リファレンスビット線に接続された複数のメモリセル）を抽出する処理を実行する。抽出されたリファレンスビット線（リファレンスセル）の位置を示すアドレス情報は、制御情報記憶領域３５の第２記憶領域に記憶される。これにより、最適な参照抵抗値を有するメモリセルは、リファレンスセルとして利用可能となる。
【０１１３】
ステップＳ０４で、必要に応じて、テスト装置２は、リファレンスビット線として使われなかったスペアビット線を用いたビット線の冗長救済を行う。
【０１１４】
本ステップでは、抽出されたリファレンスセル群以外のメモリセル群（即ち、リファレンスビット線に選択されていないビット線に接続された複数のメモリセル）に少なくとも１つの欠陥メモリセルがある場合に、そのような欠陥メモリセルを、抽出されたリファレンスセル群のうちの、欠陥メモリセル以外のメモリセルに置換するデータ線の切り替えが行われる。欠陥メモリセルの位置を示すアドレス情報は、制御情報記憶領域３５の第１記憶領域に記憶される。これにより、抽出されたリファレンスビット線（リファレンスセル）以外のセルは、冗長置換先のメモリセルとして利用可能となる。
【０１１５】
ＳＴＴ−ＲＡＭデバイスでは、そのメモリセルの特性上、上述のように、複数のリファレンスセルの候補の中から、最適な特性を示す（製造工程上、出来の良い）メモリセルをリファレンスセルとして選択・決定することが有用である。この場合、残りのセルは、当該最適な特性を示さないものの、不良セルとするほど特性が悪くない場合は、通常データの記憶に利用可能である。このため、上記のステップを行う事によって、スペア領域は、その一部がリファレンスセルとして利用され、他の一部が冗長置換先として利用される。
【０１１６】
図１１は、テスト装置２によるリファレンスビット線の選択・決定に係る動作の一例を示すフローチャートである。ここで、図１０のＳ０２及びＳ０３のステップを詳述する。
【０１１７】
ステップＳ１０１で、テスト装置２は、ｓｃ本のスペアビット線から、１本のスペアビット線を選択する。具体的には図４において、ｓｃ本のスペアビット線のうち、左上のメモリセルアレイ４０−１に含まれる１本のスペアビット線と左下のメモリセルアレイ４０−２に含まれる１本のスペアビット線を、カラムデコーダ３２−１を用いてスペアビット線対として同時に選択する。
【０１１８】
ステップＳ１０２で、テスト装置２は、可変リファレンス電圧ＶＲを、図９に示す下限値Ｘ１と上限値Ｘ２の中間値と、下限値Ｘ１と、の間で定めた初期値ＸＬ０に設定する。
【０１１９】
ステップＳ１０３で、上述した方法により、ステップＳ１０１で選択された１組のスペアビット線対に接続された全てのメモリセル対を順に選択し、メモリセル対から得られる参照電圧と、可変リファレンス電圧ＶＲと、を比較する。
【０１２０】
ステップＳ１０４で、参照電圧が可変リファレンス電圧ＶＲより低いメモリセル対があるか否かを判断する。Ｙｅｓ分岐の場合、ステップＳ１０５に進む。Ｎｏ分岐の場合、ステップＳ１０６に進む。
【０１２１】
ステップＳ１０５で、参照電圧が可変リファレンス電圧ＶＲよりも低いメモリセル対がある場合、テスト装置２は、可変リファレンス電圧ＶＲを予め定めた幅で下げ、ステップＳ１０３からの処理を繰り返す。
【０１２２】
ステップＳ１０６で、全てのメモリセル対の参照電圧が可変リファレンス電圧ＶＲよりも高くなった場合に、テスト装置２は、その際の可変リファレンス電圧ＶＲを記憶する。
【０１２３】
ステップＳ１０７で、テスト装置２は、可変リファレンス電圧ＶＲを、図９に示す下限値Ｘ１と上限値Ｘ２の中間値と、上限値Ｘ２と、の間で定めた初期値ＸＵ０に設定する。
【０１２４】
ステップＳ１０８で、上述した方法により、ステップＳ１０１で選択された１組のスペアビット線対に接続された全てのメモリセル対を順に選択し、メモリセル対から得られる参照電圧と、可変リファレンス電圧ＶＲと、を比較する。
【０１２５】
ステップＳ１０９で、参照電圧が可変リファレンス電圧ＶＲより高いメモリセル対があるか否かを判断する。Ｙｅｓ分岐の場合、テスト装置２は、可変リファレンス電圧ＶＲを予め定めた幅で上げ（ステップＳ１１０）、ステップＳ１０８からの処理を繰り返す。
【０１２６】
ステップＳ１０９、Ｎｏ分岐の場合、全てのメモリセル対の参照電圧が可変リファレンス電圧ＶＲよりも低くなった場合に、テスト装置２は、その際の可変リファレンス電圧ＶＲを記憶する（ステップＳ１１１）。
【０１２７】
ステップＳ１０１で、選択したスペアビット線対を、リファレンスビット線対として選択できるか否かを判定する。より具体的には、以下の絞り込み条件に従った判定をすることで、スペアビット線をリファレンスビット線として選択できるか決定する。
絞り込み条件：
ステップＳ１０６で記憶した可変リファレンス電圧ＶＲは下限値Ｘ１以上、且つ、
ステップＳ１１１で記憶した可変リファレンス電圧ＶＲは上限値Ｘ２以下である。
【０１２８】
ステップＳ１１２で、テスト装置２は、ステップＳ１０１で選択したスペアビット線対について、絞り込み条件に従った判定を行う。
【０１２９】
ステップＳ１１２、Ｎｏ分岐で、絞り込み条件を満たさなければ、テスト装置２は、次のスペアビット線を選択（ステップＳ１１３）し、ステップＳ１０２以降の処理を繰り返す。
【０１３０】
ステップＳ１１２、Ｙｅｓ分岐で、絞り込み条件を満たせば、テスト装置２は、選択したスペアビット線対をリファレンスビット線対に選択する（ステップＳ１１４）。
【０１３１】
図１２は、本実施形態に係るリファレンスビット線対選択結果の一例を示す図である。なお、以降の説明において、メモリセルアレイに含まれるメモリセルのうち、リファレンスセルを、黒色の円で表現する。図１０及び図１１に示すフローチャートに従って得られるリファレンスビット線対が、図１２には図示されている。
【０１３２】
＜リファレンスビット線の選択・設定後の読み出し方式＞
テスト装置２は、チップ制御回路２３を介して、リファレンスビット線対として選択したスペアビット線対に対応する選択回路（図６参照）に、対応するスペアビット線対をリファレンスビット線対として使用することを書き込む（プログラムする）。より具体的には、左側のメモリセルアレイ４０−１及び４０−２に含まれるスペアビット線対から１本のリファレンスビット線対を選択し、対応する選択回路が当該リファレンスビット線対を選択するように、選択回路をプログラムする。同様に、右側のメモリセルアレイ４０−３及び４０−４に含まれるスペアビット線対から１本のリファレンスビット線対を選択し、対応する選択回路に当該リファレンスビット線対の選択を設定する。
【０１３３】
半導体装置１の通常の読み出し動作時には、読み出し回路４２を中心にして、左右対称の位置にあるワード線が選択され、読み出し対象のメモリセルからの読み出し信号電圧が読み出し回路４２に入力される。その際、選択されたワード線とリファレンスビット線の交点に位置する２つのメモリセル（リファレンスセル）から参照電圧が読み出し回路４２に入力される。その後、読み出し回路４２に入力される読み出し信号電圧と参照電圧が比較増幅され、メモリセルからのデータの読み出しが行われる。
【０１３４】
このような読み出し方式では、読み出し回路４２からみて選択されたメモリセルまでのビット線の長さがほぼ等しくなるので、ビット線の抵抗差によるセンスマージンの低下が抑制される。
【０１３５】
なお、本実施形態においては、リファレンスビット線対の選択・決定について説明した。しかし、リファレンスビット線対の選択・決定と同様の方法により、リファレンスワード線を決定することができる。
【０１３６】
図１３は、本実施形態に係るリファレンスワード線選択結果の一例を示す図である。リファレンスワード線の選択は、例えば、図１０及び図１１に示す処理において、スペアビット線対をスペアワード線に、リファレンスビット線対をリファレンスワード線に置き換えればよい。
【０１３７】
上記のように、抵抗変化型メモリセルを含む半導体装置において、スペアビット線やスペアワード線を複数本用意し、それらのメモリセルの読み出し信号を測定した結果に基づき、１対のリファレンスビット線や１本のリファレンスワード線を選択する。本実施形態に係る半導体装置１は、ビット線単位又はワード線単位で、複数のリファレンスセル（リファレンスセル群）を抽出する。その結果、スペアワード線やスペアビット線を無闇に増加させることがない。即ち、半導体装置１における基板面積の利用効率は高い。また、半導体装置１は、リファレンスビット線対やリファレンスワード線から理想に近い参照電圧を得ることができ、半導体装置の動作マージンが向上する。さらに、リファレンスビット線対やリファレンスワード線として選択されなかったスペアビット線やスペアワード線を、欠陥の存在するビット線やワード線と置換することで、冗長救済も実現する。
【０１３８】
また、非特許文献１が開示する技術では、リファレンスセル特性のよい方を適宜選択できる自由度があるが、予めリファレンスセルの特性を評価する手段が存在しないため、実動作を行いながら特性のよいリファレンスセルを順次選択する必要がある。そのため、非特許文献１が開示する技術には、最適解が得られるまでに長い時間を要するという問題がある。一方、本実施形態に係る半導体装置１及びテスト装置２では、メモリセルの読み出し信号電圧を効率的に測定できるので、リファレンスビット線やリファレンスワード線の選択を短時間で実施できる。その結果、半導体装置の製造コストを低減できる。
【０１３９】
［第２の実施形態］
第２の実施形態について図面を参照して詳細に説明する。
【０１４０】
第１の実施形態においては、リファレンスビット線対又はリファレンスワード線についての選択・決定について説明を行ったが、第２の実施形態においては、このリファレンスビット線対又はリファレンスワード線に代えて、リファレンスセル対を選択・決定する例である。本発明の第１の実施形態及び第２の実施形態の目的の１つは、最適なリファレンス中間値を生成するリファレンスセル対を選び出す点にある。図１１のフローのみでも良いし、図１５のフローのみでも良いし、また、図１１のフロー行った後に図１５のフローを行っても良い。
【０１４１】
第２の実施形態に係る半導体装置１ａ及びテスト装置２ａについて、その内部構成等は第１の実施形態に係る半導体装置１及びテスト装置２と相違する点は存在しない。そのため、半導体装置１ａ及びテスト装置２ａについて、図１〜図８に相当する説明を省略する。
【０１４２】
ここで、図１４は、メモリセルから得られる信号電圧とその度数分布の一例を示す図である。第１の実施形態では、波形１００に相当する参照電圧が得られるリファレンスビット線対やリファレンスワード線を選択する。しかし、上述したように、参照電圧は、データ「０」の分布の上限と、データ「１」の分布の下限と、の中間に参照電圧が位置することが理想である。
【０１４３】
しかし、リファレンスビット線対に接続されたメモリセル対から得られる参照電圧も、メモリセルによっては中間値からのずれが大きくなる場合がある。
【０１４４】
そこで、第２の実施形態においては、下限値Ｘ１と上限値Ｘ２により規定される範囲をさらに狭くして、より特性のよいメモリセル対を、リファレンスセル対として選択する。図１４に示す上限値及び下限値を、下限値Ｙ１と上限値Ｙ２とする。下限値Ｙ１及び上限値Ｙ２は、図９で示した下限値Ｘ１及び上限値Ｘ２により規定される範囲よりさらに狭くするように設定する。
【０１４５】
より狭い下限値Ｙ１と上限値Ｙ２を使うことによって、上述したリファレンスビット線対又はリファレンスワード線の選択・決定に代えて、より精度良く中間値を生成するリファレンスセル対を選択・決定することが可能となる。
【０１４６】
図１５は、テスト装置２ａによるリファレンスセル対の選択・決定に係る動作の一例を示すフローチャートである。テスト装置２ａは、図１１に示すステップＳ１１４の処理を実行した後に、図１５に示す処理を実行して良い。
【０１４７】
ステップＳ２０１で、テスト装置２ａは、図１１に示す処理にて選択したスペアビット線対からメモリセルを１組選択する。
【０１４８】
ステップＳ２０２で、テスト装置２ａは、可変リファレンス電圧ＶＲを図１４に示す下限値Ｙ１と上限値Ｙ２の中間値と、下限値Ｙ１と、の間で定めた初期値ＹＬ０に設定する。
【０１４９】
ステップＳ２０３で、上述した方法により、ステップＳ２０１で選択されたメモリセル対から得られる参照電圧と、可変リファレンス電圧ＶＲと、を比較する。
【０１５０】
ステップＳ２０４、Ｙｅｓ分岐で、つまり、参照電圧が可変リファレンス電圧ＶＲよりも低い場合、テスト装置２ａは、可変リファレンス電圧ＶＲを予め定めた幅で下げ（ステップＳ２０５）、ステップＳ２０３からの処理を繰り返す。
【０１５１】
ステップＳ２０４、Ｎｏ分岐で、つまり、参照電圧が可変リファレンス電圧ＶＲよりも高くなった場合に、テスト装置２ａは、その際の可変リファレンス電圧ＶＲを記憶する（ステップＳ２０６）。
【０１５２】
ステップＳ２０７で、テスト装置２ａは、可変リファレンス電圧ＶＲを、図１４に示す下限値Ｙ１と上限値Ｙ２の中間値と、上限値Ｙ２と、の間で定めた初期値Ｙ２に設定する。
【０１５３】
ステップＳ２０８で、上述した方法により、ステップＳ２０１で選択されたメモリセル対から得られる参照電圧と、可変リファレンス電圧ＶＲと、を比較する。
【０１５４】
ステップＳ２０９、Ｙｅｓ分岐、つまり、参照電圧が可変リファレンス電圧ＶＲよりも高い場合、テスト装置２ａは、可変リファレンス電圧ＶＲを予め定めた幅で上げ（ステップＳ２１０）、ステップＳ２０８からの処理を繰り返す。
【０１５５】
ステップＳ２０９、Ｎｏ分岐、つまり、参照電圧が可変リファレンス電圧ＶＲよりも低くなった場合に、テスト装置２ａは、その際の可変リファレンス電圧ＶＲを記憶する（ステップＳ２１１）。
【０１５６】
ステップＳ２１２で、テスト装置２ａは、ステップＳ２０１で選択したメモリセル対を、リファレンスセル対として選択できるか否かを判定する。具体的には、以下の絞り込み条件に従った判定をすることで、メモリセル対をリファレンスセル対として選択できるか決定する。
絞り込み条件：
ステップＳ２０６で記憶した可変リファレンス電圧ＶＲは下限値Ｙ１以上、且つ、
ステップＳ２１１で記憶した可変リファレンス電圧ＶＲは上限値Ｙ２以下である。
【０１５７】
テスト装置２ａは、ステップＳ２０１で選択したメモリセル対について、絞り込み条件に従った判定を行う（ステップＳ２１２）。
【０１５８】
ステップＳ２１２、Ｎｏ分岐、つまり、上記絞り込み条件を満たさなければ、テスト装置２ａは、次のメモリセル対を選択（ステップＳ２１３）し、ステップＳ２０２以降の処理を繰り返す。
【０１５９】
ステップＳ２１２、Ｙｅｓ分岐、つまり、上記絞り込み条件を満たせば、テスト装置２ａは、選択したメモリセル対をリファレンスセル対に選択する（ステップＳ２１４）。
【０１６０】
図１６は、本実施形態に係るリファレンスセル選択結果の一例を示す図である。図１５に示すフローチャートに従って得られるリファレンスセル対が、図１６には図示されている。
【０１６１】
テスト装置２ａは、チップ制御回路２３を介して、リファレンスビット線対として選択したスペアビット線対に対応する選択回路（図６参照）に、対応するスペアビット線をリファレンスビット線対として使用することを書き込む（プログラムする）。さらに、テスト装置２ａは、チップ制御回路２３を介して、リファレンスセルとして決定したメモリセル対を選択するスペアワード線又は通常のワード線に対応する選択回路に、対応するスペアワード線又は通常のワード線をリファレンスセルの選択に使用することを書き込む（プログラムする）。リファレンスセルとして決定したメモリセル対を通常のワード線で選択する場合には、例えば図１７で後述するセレクタ７１をロウデコーダ３１に追加すればよい。この時、セレクタ３１で選択されたワード線に対応するアドレスが選択された場合には、そのアドレスをアドレス比較回路（図６の５０）にプログラムしスペアワード線が選択されるようにワード線を入れ替えても良い。その結果、選択されたリファレンスビット線に接続されたメモリセルから、特性のよいメモリセルを厳選して、リファレンスセルに設定できる。
【０１６２】
以上のように、本実施形態に係る半導体装置１ａは、複数のスペアビット線及び複数のスペアワード線から形成されるメモリセルのうち、１組のメモリセルを選択し、リファレンスセルとして使用する。即ち、本実施形態に係る半導体装置１ａは、メモリセル単位で複数のリファレンスセル（リファレンスセル群）を抽出する。そのため、より理想値に近い参照電圧を得ることができる。その結果、データ読み出し動作時の動作マージンがさらに向上する。
【０１６３】
［第３の実施形態］
第３の実施形態について図面を参照して詳細に説明する。
【０１６４】
第３の実施形態は、ワード線とビット線を最初に通常部分とスペア部分とに分離しない形態である。第１の実施形態（図１）では、スペア領域は、製造上、予め決定されている形態であるが、この第３の実施形態では、ｍ＋ｓｒ本のワード線とｎ＋ｓｃ本のビット線とする。そのため、図１７（第３の実施形態）に示すカラムデコーダ３２ａは、図６（第１の実施形態）に示すカラムデコーダ３２と異なる。他の構成は、第１の実施形態で説明した構成と同様であり、説明を省略する。
【０１６５】
第３の実施形態のメモリセルアレイでは、メモリセルアレイ４０に含まれるビット線やワード線は、予め通常のビット線及び通常のワード線と、スペアビット線及びスペアワード線と、に分かれていない。第１の実施形態の図４では、ｍとｓｒは、予め分離・選定されていて、ｎとｓｃは、予め分離・選定されている。第３の実施形態では、図４のｍとｓｒのラベル記載を統一してｍ＋ｓｒに置き換え、図４のｍとｓｒのラベル記載を統一してｎ＋ｓｃに置き換えて参照される。
【０１６６】
第３の実施形態のカラムセレクタ４１は、通常のビット線とスペアビット線に分離されていないｎ＋ｓｃ本のカラム選択信号がゲートに入力されたｎ＋ｓｃ個のＮチャネル型ＭＯＳトランジスタによりｎ＋ｓｃ本のビット線のうちの１本が選択される。なお、Ｎチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔによる電圧降下を避けるため、カラム選択線を相補型にすると共に、ＣＭＯＳ型トランジスタを用いてもよい。第１の実施形態の図５では、ｎとｓｃは、予め分離・選定されている。第３の実施形態では、図５のｎとｓｒのラベル記載を統一してｎ＋ｓｃに置き換えて参照される。
【０１６７】
図１７は、カラムデコーダ３２ａの回路構成の一例を示す図である。カラムデコーダ３２ａには、ｎ＋ｓｃ個の否定論理積回路（ＮＡＮＤ）と、ｎ＋ｓｃ個のインバータ回路（ＩＮＶ）と、シフト救済回路７０と、セレクタ７１と、が含まれている。
【０１６８】
図１７に示すカラムデコーダ３２ａは、ｎ＋ｓｃ本のビット線のうち欠陥の存在するビット線に対応するカラム選択線をスキップする機能を備える。具体的には、カラムデコーダ３２ａは、デコーダの出力とカラム選択線の対応付けを、シフト救済回路７０にプログラムすることで、欠陥の存在するビット線をスキップする。図１７においては、ビット線１０１及び１０３がスキップされている。
【０１６９】
また、カラムデコーダ３２ａは、ｎ＋ｓｃ本のビット線から選択された１本をリファレンスビット線として使用できる。具体的には、セレクタ７１をプログラムすることで、リファレンスタイミング信号ＦＲが活性化した際に、１本のビット線がリファレンスビット線として選択される。図１７においては、ビット線１０２がリファレンスビット線として選択されている。なお、図１７はカラムデコーダ３２ａの回路構成の一例を示す図であるが、ロウデコーダ３１ａの基本的な回路構成はカラムデコーダ３２ａと同様である。即ち、ロウデコーダ３１ａは、ｎ＋ｓｃ本のアドレス信号ではなく、ｍ＋ｓｒ本のアドレス信号に対応可能に内部が構成される。
【０１７０】
このように、ロウデコーダ３１ａ及びカラムデコーダ３２ａは、アドレス回路（カラムアドレスバッファ２９又はバンク及びロウアドレスバッファ３０）に供給されるアドレス情報と、欠陥のあるデータ線のアドレス情報と、に基づいて欠陥のあるデータ線を救済するシフト救済回路を備える。また、ロウデコーダ３１ａ及びカラムデコーダ３２ａは、制御信号（リファレンスタイミング信号ＦＬ又はＦＲ）に応じて、メモリセルアレイ４０に含まれるデータ線から、リファレンスセルに接続されたデータ線（リファレンスビット線又はリファレンスワード線）を選択する回路を備える。
【０１７１】
第３の実施形態では、上述した実施形態と同様に、図１０及び図１１に示すフローチャートに従って得られるリファレンスビット線は、図１２に示すように選択・設定可能である。
【０１７２】
第３の実施形態は、リファレンスビット線の選択のためにメモリセルの特性を測定する範囲が、ｎ＋ｓｃ本のビット線に及ぶ点が、第１の実施形態と異なる。即ち、図１０及び図１１に示すフローチャートに従って、所望の特性が得られたビット線が、図１７を用いて説明したとおり、セレクタ７１にプログラムされ、選択可能となる。本実施形態に係る半導体装置１ｂのリファレンスビット線の選択・決定方式は、第１の実施形態に係る半導体装置１と比較して、リファレンスビット線を選択するのに必要な時間は増加するものの、より特性のよりリファレンスビット線が選択できる利点がある。
【０１７３】
なお、リファレンスビット線の選択に変えて、リファレンスワード線を選択することもできる。あるいは、第２の実施形態と同様に、リファレンスセルを選択することもできる。この場合には、リファレンスセルとして選択可能なメモリセルが増加するため、メモリセル特性のばらつき分布が抑制された、特性のよいメモリセルをリファレンスとして使用できる。
【０１７４】
上記のように、第３の実施形態では、通常のビット線とワード線、スペアのビット線とワード線、のように区別することなく、メモリセルアレイに含まれているビット線やワード線から、リファレンスビット線、リファレンスワード線、リファレンスセルを選択する。即ち、選択肢が増加した結果、より理想に近い参照電圧を得ることができるため、データ読み出し動作時の動作マージンがさらに向上する。
【０１７５】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。
【０１７６】
本実施形態に係る半導体装置１ｃは、メモリセルにデータ「０」とデータ「１」に対応する抵抗値のほぼ中間の抵抗値を書き込むことが可能なメモリセルを使用する点である。その他に関しては、半導体装置１と相違する点は存在しないので、半導体装置１ｃに関する図１〜図３、図５〜図８に相当する説明を省略する。
【０１７７】
図１８は、半導体装置１ｃのメモリセルアレイ及びその周辺制御回路の主たる部分の構成の一例を示す図である。図１８において図４と同一構成要素には、同一の符号を付し、その説明を省略する。
【０１７８】
第４の実施形態では、半導体装置１ｃは、１個のメモリセルをリファレンスセルとして使用することになるので、上下の読み出し回路４２の入力端子間をショートするスイッチ４５が不要となる。また、リファレンスデータをデータ「０」とデータ「１」に分けて書き込む必要がなくなり、書き込み回路４２ａの回路構成が簡略化される。具体的な書き込み回路４２ａの構成は、使用する抵抗変化型メモリセルの特性に合わせて選択されることになる。
【０１７９】
上記で説明した各実施形態は、本発明を逸脱しない範囲において、ReRAM（Resistive Random Access Memory）及び相変化メモリPRAM (Phase Change Random Access Memory)にも、適宜、適用されて良い。
【０１８０】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１８１】
１、１ａ〜１ｃ  半導体装置
２、２ａ  テスト装置
１０  制御部
１１  データ制御部
１２  メモリデバイス制御部
１３  ＶＲ電圧生成部
２０ａ〜２０ｈ、４０、４１−１〜４０−４  メモリセルアレイ
２１  クロック発生回路
２２  コマンドデコーダ
２３  チップ制御回路
２４  モードレジスタ
２５  アレイ制御回路
２６  ＲＷ（リードライト）アンプ
２７  ラッチ回路
２８  データ入出力バッファ
２９  カラムアドレスバッファ
３０  バンク及びロウアドレスバッファ
３１、３１−１、３１−２、３１ａ、３１ａ−１、３１ａ−２  ロウデコーダ
３２、３２−１、３２−２、３２ａ、３２ａ−１、３２ａ−２  カラムデコーダ
３３  Ｉ／Ｏ線
３４  内部電圧生成回路
３５  制御情報記憶領域
４１、４１−１〜４１−４、４１ａ、４１ａ−１〜４１ａ−４  カラムセレクタ
４２、４２−１、４２−２、４２ａ、４２ａ−１、４２ａ−２  読み出し回路
４３、４３−１、４３−２  第１書き込み回路
４４、４４−１、４４−２  第２書き込み回路
４５、４５−１、４５−２  スイッチ
４６、４６−１〜４６−４  電圧クランプトランジスタ
５０−１、５０−２  アドレス比較回路
５１−１〜５１−３  選択回路
５２−１〜５２−３、７１  セレクタ
６０−１〜６０−３  Ｐチャネル型ＭＯＳトランジスタ
６１−１、６１−２  Ｎチャネル型ＭＯＳトランジスタ
６２  定電流源
６３−１、６３−２  インバータ回路
６４−１〜６４−４  トランスファーゲート
６５  センスアンプ
７０  シフト救済回路
１００  波形
１０１〜１０３  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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