(57)【要約】      （修正有）【課題】厚さが幅に比べて大きい積層セラミック電子部品を回路基板に実装するときに倒れる問題を解決する。【解決手段】厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面に形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含み、上記セラミック本体を幅方向に５個の領域に分けて、上記５個の領域のうち中央部領域をＣＷ１、上記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、上記中央部領域の電極連結性とその両側領域の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１を０．０２以上、０．１０以下の範囲とする。【選択図】図４
2014212291.tif 000002
【特許請求の範囲】
【請求項１】
厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように配置され、前記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、
前記セラミック本体の両端面に形成され、前記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、
を含み、
前記セラミック本体を幅方向に５個の領域に分けて、前記５個の領域のうち中央部領域をＣＷ１、前記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、前記中央部領域の電極連結性とその両側領域の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２≦（ＣＷ２又はＣＷ３）−ＣＷ１≦０．１０の範囲を満たす、積層セラミック電子部品。
【請求項２】
前記セラミック本体は幅をＷ、厚さをＴとしたとき、１．２≦Ｔ／Ｗ≦３．０の範囲を満たす、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２の内部電極を幅方向に３個の領域に分けて、前記３個の領域のうち中央部領域をＥＷ１、前記ＥＷ１の両側領域をそれぞれＥＷ２及びＥＷ３としたとき、前記中央部領域の厚さとその両側領域の厚さの比（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０≦（ＥＷ２又はＥＷ３）／ＥＷ１≦２．００の範囲を満たす、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記セラミック本体を幅方向に５個の領域に分けたとき、前記５個の領域のうち中央部領域ＣＷ１の電極連結性は８５％以上、前記ＣＷ１の両側領域ＣＷ２、ＣＷ３の電極連結性は８０％以上である、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記第１及び第２の内部電極の平均厚さは０．２〜０．８５μｍである、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記セラミック本体の厚さをＨｃ、前記セラミック本体の下端から最上部に位置した内部電極までの距離をＨｅとしたとき、Ｈｅ＜Ｈｃである、請求項１に記載の積層セラミック電子部品。
【請求項７】
セラミックシートを製造する段階と、
前記セラミックシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、
前記内部電極パターンが前記セラミックシートを介して対向して配置されるよう、前記内部電極パターンが形成された複数のセラミックシートを積層し加圧することにより、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たす積層体を製造する段階と、
前記積層体を１個のキャパシタに対応する領域ごとに切断し焼成して第１及び第２の内部電極が両端面から交互に露出するようにセラミック本体を製造する段階と、
前記セラミック本体に前記第１及び第２の内部電極とそれぞれ電気的に連結されるように第１及び第２の外部電極を形成する段階と、
を含み、
前記セラミック本体を幅方向に５個の領域に分けて、前記５個の領域のうち中央部領域をＣＷ１、前記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、前記中央部領域の電極連結性とその両側領域の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２≦（ＣＷ２又はＣＷ３）−ＣＷ１≦０．１０の範囲を満たす、積層セラミック電子部品の製造方法。
【請求項８】
前記積層体を製造する段階は、
前記セラミック本体の幅をＷ、厚さをＴとしたとき、１．２≦Ｔ／Ｗ≦３．０の範囲を満たす、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項９】
前記内部電極パターンを形成する段階は、
前記第１及び第２の内部電極を幅方向に３個の領域に分けて、前記３個の領域のうち中央部領域をＥＷ１、前記ＥＷ１の両側領域をそれぞれＥＷ２及びＥＷ３としたとき、前記中央部領域の厚さとその両側領域の厚さの比（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０≦（ＥＷ２又はＥＷ３）／ＥＷ１≦２．００の範囲を満たす、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項１０】
前記内部電極パターンを形成する段階は、
前記セラミック本体を幅方向に５個の領域に分けたとき、前記５個の領域のうち中央部領域ＣＷ１の電極連結性は８５％以上、前記ＣＷ１の両側領域ＣＷ２、ＣＷ３の電極連結性は８０％以上である、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項１１】
前記内部電極パターンを形成する段階は、
前記第１及び第２の内部電極の平均厚さが０．２〜０．８５μｍである、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項１２】
前記セラミック本体の厚さをＨｃ、前記セラミック本体の下端から最上部に位置した内部電極までの距離をＨｅとしたとき、Ｈｅ＜Ｈｃである、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項１３】
上部に第１及び第２の電極パッドを有する印刷回路基板と、
前記第１及び第２の電極パッド上に設置された請求項１から６のいずれか一項に記載の積層セラミック電子部品と、
を含む、積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品、その製造方法及びその実装基板に関する。
【背景技術】
【０００２】
最近、電子製品の小型化につれ、当該電子製品に用いられる積層セラミック電子部品の小型化及び高容量化も求められている。
【０００３】
これにより、誘電体層と内部電極の薄膜化及び多層化が多様な方法で試みられており、近来では、誘電体層の厚さを薄くしその積層数を増加させた積層セラミック電子部品が製造されている。
【０００４】
上記積層セラミック電子部品の小型化、及び誘電体層と内部電極の薄膜化が可能となるにつれ、高容量化を具現するために積層数の増加が求められている。
【０００５】
しかしながら、上記のように誘電体層及び内部電極の厚さを薄くし且つ積層数を増加させると、積層セラミック電子部品の高容量は具現することができるが、積層数の増加によって積層セラミック電子部品の厚さが幅に比べて大きくなる。
【０００６】
上記のように積層セラミック電子部品の厚さが幅に比べて大きくなると、一般に積層セラミック電子部品の両端面に形成された外部電極の周りの面がラウンド状となることから、積層セラミック電子部品を印刷回路基板などに実装するときに積層セラミック電子部品がうまく実装されずに倒れる問題がよく発生するため、積層セラミック電子部品の実装不良率が増加するという問題がある。
【０００７】
また、従来の工法で製作された高積層セラミック電子部品の場合、セラミック本体の形状は上下が凸状である。この際、上記セラミック本体は、幅方向において内部電極の中央部、即ち、最も高い部分がセラミック本体の両側の高さより高くて凸状に形成されるため、印刷回路基板などに実装されるときに倒れる現象がひどくなる可能性がある。
【０００８】
下記の特許文献１は、小型化及び高容量化を求める積層セラミックコンデンサーを開示しているが、積層セラミックコンデンサーを印刷回路基板に実装するときに倒れる問題を解決するための手段は開示していない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−１２９８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、高容量を具現し、且つ厚さが幅に比べて大きい積層セラミック電子部品を印刷回路基板などに実装するときに倒れる問題を解決することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面に形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含み、上記セラミック本体を幅方向に５個の領域に分けて、上記５個の領域のうち中央部領域をＣＷ１、上記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、上記中央部領域の電極連結性とその両側領域の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２≦（ＣＷ２又はＣＷ３）−ＣＷ１≦０．１０の範囲を満たす積層セラミック電子部品を提供する。
【００１２】
本発明の一態様において、上記セラミック本体は、幅をＷ、厚さをＴとしたとき、１．２≦Ｔ／Ｗ≦３．０の範囲を満たすことができる。
【００１３】
本発明の一態様において、上記第１及び第２の内部電極を幅方向に３個の領域に分けて、上記３個の領域のうち中央部領域をＥＷ１、上記ＥＷ１の両側領域をそれぞれＥＷ２及びＥＷ３としたとき、上記中央部領域の厚さとその両側領域の厚さの比（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０≦（ＥＷ２又はＥＷ３）／ＥＷ１≦２．００の範囲を満たすことができる。
【００１４】
本発明の一態様において、上記セラミック本体を幅方向に５個の領域に分けたとき、上記５個の領域のうち中央部領域ＣＷ１の電極連結性は８５％以上、上記ＣＷ１の両側領域ＣＷ２、ＣＷ３の電極連結性は８０％以上であることができる。
【００１５】
本発明の一態様において、上記第１及び第２の内部電極の平均厚さは０．２〜０．８５μｍであることができる。
【００１６】
本発明の一態様において、上記セラミック本体の厚さをＨｃ、上記セラミック本体の下端から最上部に位置した内部電極までの距離をＨｅとしたとき、Ｈｅ＜Ｈｃであることができる。
【００１７】
本発明の他の態様によれば、セラミックシートを製造する段階と、上記セラミックシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、上記内部電極パターンが上記セラミックシートを介して対向して配置されるよう、上記内部電極パターンが形成された複数のセラミックシートを積層し加圧することにより、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たす積層体を製造する段階と、上記積層体を１個のキャパシタに対応する領域ごとに切断し焼成して第１及び第２の内部電極が両端面から交互に露出するようにセラミック本体を製造する段階と、上記セラミック本体に上記第１及び第２の内部電極とそれぞれ電気的に連結されるように第１及び第２の外部電極を形成する段階と、を含み、上記セラミック本体を幅方向に５個の領域に分けて、上記５個の領域のうち中央部領域をＣＷ１、上記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、上記中央部領域の電極連結性とその両側領域の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２≦（ＣＷ２又はＣＷ３）−ＣＷ１≦０．１０の範囲を満たす積層セラミック電子部品の製造方法を提供する。
【発明の効果】
【００１８】
本発明の一態様によれば、厚さが幅に比べて大きく形成されたセラミック本体の内部電極の位置別の厚さを調節して電極連結性の差を付与し、内部電極の中央部分の収縮を誘導して外部電極の周りの面がラウンド状となる現象を緩和させることにより、印刷回路基板などに実装するときに倒れる現象を防止して積層セラミック電子部品の実装不良率を減らすことができる効果がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。
【図２】図１の外部電極を分離した状態を示した斜視図である。
【図３】図１の側断面図である。
【図４】図２のＡ部分を拡大して示した斜視図である。
【図５】本発明の一実施形態による積層セラミックキャパシタの第１及び第２の内部電極構造を示した平面図である。
【図６】本発明の他の実施形態による積層セラミックキャパシタの外部電極を分離した状態を示した斜視図である。
【図７】本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【発明を実施するための形態】
【００２０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２１】
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されるものではない。
【００２２】
[積層セラミックキャパシタ]
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は図１の外部電極を分離した状態を示した斜視図である。
【００２３】
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０、複数の第１及び第２の内部電極１２１、１２２及び第１及び第２の外部電極１３１、１３２を含む。
【００２４】
セラミック本体１１０は複数の誘電体層１１１を厚さ方向に積層した後に焼成したもので、隣接する誘電体層１１１の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化されている。
【００２５】
このようなセラミック本体１１０の形状は、特に制限されず、例えば、六面体形状であることができる。
【００２６】
本発明の実施形態を明確に説明するためにセラミック本体１１０の六面体の方向を定義すると、図面上のＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。
【００２７】
また、本実施形態では、説明の便宜のために、セラミック本体１１０の対向する厚さ方向の端面を第１及び第２の主面、第１及び第２の主面を連結し且つ対向する長さ方向の端面を第１及び第２の端面、対向する幅方向の端面を第１及び第２の側面と定義する。
【００２８】
また、セラミック本体１１０は、高容量の具現のために誘電体層１１１の積層数を増加させた形態であり、幅をＷ、厚さをＴとしたとき、Ｔ／Ｗ＞１．０を満たし、セラミック本体１１０の幅に比べて厚さが大きく形成される。この際、セラミック本体１１０は、より好ましくは、幅と厚さの比Ｔ／Ｗが１．２≦Ｔ／Ｗ≦３．０の範囲を満たす形で構成されることができる。
【００２９】
また、セラミック本体１１０の厚さをＨｃ、セラミック本体１１０の下端から最上部に位置した内部電極１２１までの距離をＨｅとしたときにＨｅ＜Ｈｃであることから、印刷回路基板などに実装するときに積層セラミックキャパシタ１００が倒れることを防止して実装不良を防止することができる。
【００３０】
つまり、セラミック本体１１０は、幅方向において内部電極１２１の中央部、即ち、最も高い部分がセラミック本体１１０の両側の高さより低く形成される。
【００３１】
誘電体層１１１は、高誘電率のセラミック材料、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末などを含むことができるが、これに制限されず、十分な静電容量が得られるものであればいずれでも良い。
【００３２】
また、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて遷移金属酸化物又は炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）などの多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されることができる。
【００３３】
図３は、本発明の一実施形態による積層セラミックキャパシタを示した側断面図である。
【００３４】
図３を参照すると、第１及び第２の内部電極１２１、１２２は、互いに異なる極性を有する電極であり、誘電体層１１１を形成するセラミックシートを介して対向して配置され、セラミック本体１１０内でセラミック本体１１０の第１及び第２の端面からそれぞれ露出するように形成されることができる。
【００３５】
この際、第１及び第２の内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００３６】
また、第１及び第２の内部電極１２１、１２２は、導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ又はこれらの合金などからなるもので形成されることができるが、本発明はこれに限定されるものではない。
【００３７】
第１及び第２の外部電極１３１、１３２は、セラミック本体１１０の両端面から第１及び第２の主面まで伸びて形成され、セラミック本体１１０の両端面からそれぞれ露出した複数の第１及び第２の内部電極１２１、１２２の露出した部分を覆ってそれぞれ電気的に連結される。
【００３８】
また、第１及び第２の外部電極１３１、１３２は、導電性金属で形成され、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）などで形成されることができる。このような第１及び第２の外部電極１３１、１３２は、上記導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成して形成されることができるが、本発明はこれに限定されるものではない。
【００３９】
一方、第１及び第２の外部電極１３１、１３２上には、必要に応じて第１及び第２のメッキ層（図示せず）が形成されることができる。
【００４０】
上記第１及び第２のメッキ層は、積層セラミックキャパシタ１００を印刷回路基板にハンダで実装するときに相互間の接着強度を高くするためのものである。
【００４１】
上記第１及び第２のメッキ層は、例えば、第１及び第２の外部電極１３１、１３２上に形成されたニッケル（Ｎｉ）メッキ層と、上記ニッケルメッキ層上に形成されたスズ（Ｓｎ）メッキ層を含むことができるが、本発明はこれに限定されるものではない。
【００４２】
図４は、図２のＡ部分を拡大して示した斜視図である。
【００４３】
図４を参照すると、セラミック本体１１０を幅方向に５個の領域（ＣＷ１〜ＣＷ５）に分けて、上記５個の領域のうち中央部領域をＣＷ１、上記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、中央部領域ＣＷ１の電極連結性とその両側領域ＣＷ２、ＣＷ３の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２≦（ＣＷ２又はＣＷ３）−ＣＷ１≦０．１０の範囲を満たすことができる。
【００４４】
この際、上記５個の領域のうち中央部領域ＣＷ１の電極連結性は８５％以上、中央部領域ＣＷ１の両側領域ＣＷ２、ＣＷ３の電極連結性は８０％以上であることができる。
【００４５】
上記（ＣＷ２又はＣＷ３）−ＣＷ１の値が０．０２未満の場合は、積層セラミックキャパシタ１００の形状改善効果が弱いため、積層セラミックキャパシタ１００の倒れ現象が発生する可能性がある。また、上記（ＣＷ２又はＣＷ３）−ＣＷ１の値が０．１０を超える場合は、ＣＷ１領域の電極連結性の確保及び高容量の具現が困難であるという問題が発生する可能性がある。
【００４６】
また、中央部領域ＣＷ１の電極連結性が８５％未満であるか、又は中央部領域ＣＷ１の両側領域ＣＷ２、ＣＷ３の電極連結性が８０％未満の場合は、電極連結性が低下して容量低下の問題が発生する可能性がある。
【００４７】
図５は、本発明の一実施形態による積層セラミックキャパシタの第１及び第２の内部電極構造を示した平面図である。
【００４８】
図５を参照すると、第１及び第２の内部電極１２１、１２２を幅方向に３個の領域（ＥＷ１〜ＥＷ３）に分けて、上記３個の領域のうち中央部領域をＥＷ１、上記ＥＷ１の両側領域をそれぞれＥＷ２及びＥＷ３としたとき、中央部領域ＥＷ１の厚さとその両側領域ＥＷ２、ＥＷ３の厚さの比（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０≦（ＥＷ２又はＥＷ３）／ＥＷ１≦２．００の範囲を満たすことができる。
【００４９】
ここで、第１及び第２の内部電極１２１、１２２の平均厚さは、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定されることができる。
【００５０】
例えば、セラミック本体１１０の幅方向（Ｗ方向）の中央部に沿う長さ及び厚さ方向（Ｌ−Ｔ方向）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の内部電極に対し、長さ方向に等間隔の３０個の地点の厚さを測定して平均値を求めることができる。
【００５１】
上記等間隔の３０個の地点は、第１及び第２の内部電極１２１、１２２が重なる領域を意味する活性領域で測定されることができる。
【００５２】
また、本実施形態において、第１及び第２の内部電極１２１、１２２の平均厚さは０．２〜０．８５μｍであることができる。
【００５３】
第１及び第２の内部電極１２１、１２２の平均厚さが０．２μｍ未満の場合は、電極連結性が低下して高容量を具現するのが困難であるという問題が発生する可能性がある。
【００５４】
また、第１及び第２の内部電極１２１、１２２の平均厚さが０．８５μｍを超える場合は、内部電極の厚さの増加による積層セラミックキャパシタの厚さ方向のサイズの限界によって積層数が限られて容量低下が発生し、誘電体層１１１との比率によりセラミック本体１１０のマージン部にデラミネーションが発生する可能性がある。
【００５５】
上記のように内部電極の位置別の厚さを調節すると、セラミック本体１１０の中央部分の収縮を誘導してセラミック本体１１０の第１及び第２の主面が凸状となることを最小化させるため、印刷回路基板などに実装するときに積層セラミックキャパシタが倒れることを防止して実装不良を最小化することができる。
【００５６】
下記表１は、セラミック本体１１０の内部電極の領域別に測定された電極連結性に対する積層セラミックキャパシタの目標容量具現の可否及び印刷回路基板への実装時の倒れの有無を示したものである。
【００５７】
【表１】
2014212291.tif 000003
【００５８】
上記表１を参照すると、サンプル１〜４の場合、（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２未満であり、（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０未満であり、セラミック本体の実装面、即ち、第２の主面が下に凸の形状であり、積層セラミックキャパシタを印刷回路基板上に２０回実装したときに倒れる現象が数回発生し実装不良が大きく発生することが確認できる。
【００５９】
サンプル５〜１１の場合、（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２〜０．１０の範囲を満たし、（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０〜２．００の範囲を満たし、セラミック本体１１０の実装面、即ち、第２の主面が凸状ではなく、積層セラミックキャパシタ１００を印刷回路基板上に２０回実装したときに倒れる現象が発生せずに実装安定性があることが確認できる。
【００６０】
サンプル１２の場合、（ＣＷ２又はＣＷ３）−ＣＷ１が０．１０を超え、（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０未満であり、セラミック本体の実装面、即ち、第２の主面が凸状ではなく、積層セラミックキャパシタを印刷回路基板上に２０回実装したときに倒れる現象が発生せずに実装安定性があることが確認できる。しかしながら、この場合、セラミック本体の中央部に位置した内部電極の厚さが薄すぎて内部電極間の重なり面積が減少し、製品の容量が低下して高容量の積層セラミックキャパシタを具現するのが困難であるという問題が発生する可能性がある。
【００６１】
[変形例]
図６は、本発明の他の実施形態による積層セラミックキャパシタの外部電極を分離した状態を示した斜視図である。
【００６２】
ここで、第１及び第２の外部電極１３１、１３２が形成された構造は前述した一実施形態と同一であるため具体的な説明を省略し、前述した実施形態と相違する構造を有する第１の内部電極１２１’及び第２の内部電極（図示せず）について具体的に説明する。
【００６３】
図６を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０を含む。
【００６４】
したがって、第１の内部電極１２１’及び第２の内部電極は、誘電体層１１１を形成するセラミックシートを介して対向するように幅方向に配置され、セラミック本体１１０内でセラミック本体１１０の第１及び第２の端面からそれぞれ露出するように形成されることができる。この際、第１の内部電極１２１’及び第２の内部電極は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００６５】
[積層セラミックキャパシタの製造方法]
以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。
【００６６】
まず、複数のセラミックシートを製造する。上記セラミックシートはセラミック本体１１０の誘電体層１１１を形成するためのものであり、セラミック粉末、ポリマー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法によりキャリアフィルム上に塗布し乾燥して数μｍの厚さのシート（ｓｈｅｅｔ）状に製作する。
【００６７】
次に、上記セラミックシートの少なくとも一面に０．２〜０．８５μｍの厚さで導電性ペーストを印刷して長さ方向に沿って一定間隔で複数の内部電極パターンを形成する。
【００６８】
上記セラミックシートを幅方向に５個の領域に分けて、上記５個の領域のうち中央部領域をＣＷ１、上記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、中央部領域ＣＷ１の電極連結性とその両側領域ＣＷ２、ＣＷ３の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２≦（ＣＷ２又はＣＷ３）−ＣＷ１≦０．１０の範囲を満たすようにする。
【００６９】
この際、中央部領域ＣＷ１の電極連結性は８５％以上、中央部領域ＣＷ１の両側領域ＣＷ２、ＣＷ３の電極連結性は８０％以上となるようにする。
【００７０】
また、上記内部電極パターンを幅方向に３個の領域に分けて、上記３個の領域のうち中央部領域をＥＷ１、上記ＥＷ１の両側領域をそれぞれＥＷ２及びＥＷ３としたとき、中央部領域ＥＷ１の厚さとその両側領域ＥＷ２、ＥＷ３の厚さの比（ＥＷ２又はＥＷ３）／ＥＷ１が１．１０≦（ＥＷ２又はＥＷ３）／ＥＷ１≦２．００の範囲を満たすようにする。
【００７１】
上記内部電極パターンを形成するための導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。
【００７２】
次に、上記内部電極パターンが交互に重なるように上記内部電極パターンが形成された複数のセラミックシートを厚さ方向に沿って積層し、積層方向から加圧して積層体を製造する。
【００７３】
次に、上記積層体を０６０３（長さ×幅）規格に合わせて１個のキャパシタに対応する領域ごとに切断して厚さ／長さが１．０を超えるチップを製造し、高温で焼成した後に研磨して第１及び第２の内部電極１２１、１２２を有するセラミック本体１１０を製造する。この際、セラミック本体１１０のＴ／Ｗが１．２≦Ｔ／Ｗ≦３．０の範囲を満たすように製作することができる。
【００７４】
また、セラミック本体１１０の厚さをＨｃ、セラミック本体１１０の下端から最上部に位置した内部電極までの距離をＨｅとしたとき、Ｈｅ＜Ｈｃとなるようにセラミック本体１１０を形成することができる。
【００７５】
次に、セラミック本体１１０の厚さ−長さの両端面に第１及び第２の内部電極１２１、１２２の露出した部分とそれぞれ電気的に連結されるように第１及び第２の外部電極１３１、１３２を形成する。
【００７６】
この際、必要に応じて、第１及び第２の外部電極１３１、１３２を形成する段階の後に、第１及び第２の外部電極１３１、１３２の表面を電気メッキなどの方法でメッキ処理して第１及び第２のメッキ層（図示せず）を形成することができる。
【００７７】
[積層セラミックキャパシタの実装基板]
図７は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【００７８】
図７を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平又は垂直に実装された印刷回路基板２１０と、印刷回路基板２１０の上面に離隔して形成された第１及び第２の電極パッド２２１、２２２を含む。
【００７９】
この際、積層セラミックキャパシタ１００は、セラミック本体１１０の厚さ方向の第２の主面が実装面として下側に配置され、第１及び第２の外部電極１３１、１３２の第２の主面がそれぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態で、ハンダ付け２３０によって印刷回路基板２１０と電気的に連結されることができる。
【００８０】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００８１】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２１、１２２  第１及び第２の内部電極
１３１、１３２  第１及び第２の外部電極
２００  実装基板
２１０  印刷回路基板    
２２１、２２２  第１及び第２の電極パッド
２３０  ハンダ付け
【図１】
2014212291.tif 000004
【図２】
2014212291.tif 000005
【図３】
2014212291.tif 000006
【図４】
2014212291.tif 000007
【図５】
2014212291.tif 000008
【図６】
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【図７】
2014212291.tif 000010
【手続補正書】
【提出日】平成26年4月10日(2014.4.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
図４を参照すると、セラミック本体１１０を幅方向に５個の領域（ＣＷ１〜ＣＷ５）に分けて、上記５個の領域のうち中央部領域をＣＷ１、上記ＣＷ１の両側領域をそれぞれＣＷ２及びＣＷ３としたとき、中央部領域ＣＷ１の電極連結性とその両側領域ＣＷ２、ＣＷ３の電極連結性の差（ＣＷ２又はＣＷ３）−ＣＷ１が０．０２≦（ＣＷ２又はＣＷ３）−ＣＷ１≦０．１０の範囲を満たすことができる。ここで、内部電極の電極連結性は、内部電極の全長長さに対する空隙を除いて、実際に内部電極が形成された部分の長さの比で定義することができる。この際、内部電極の長さは、５００倍以上の倍率の光学顕微鏡や走査電子顕微鏡を用いて撮影されたイメージから測定することができる。