(57)【要約】【課題】プログラミング中に、プログラム電流が一定の基準電流に追従できるようにプログラム電圧を動的に制御する。【解決手段】メモリセル(12)と、電流制限器(16)と、プログラム電圧発生器(18)とを含み、メモリセル(12)は、プログラム電流(Ipgm)およびプログラム電圧(Vzcl)に応答してプログラムされる。電流制限器(16)は、データライン信号、例えば、データライン電圧(DL)によるプログラム電流(Ipgm)の量を反映する。プログラム電圧発生器(18)は、そのプログラム電流(Ipgm)が一定の基準電流(Iref)に追従するように、データライン電圧(DL)に応答してそのプログラム電圧(Vzcl)を生成しおよび制御する。【選択図】図２
2014049151.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能なｐチャネル金属酸化膜半導体（ＰＭＯＳ）メモリセルと、
データライン端子のデータライン信号によって前記プログラム電流の量を反映するために、および基準電流を受けるために、前記ビットラインに結合された電流制限器と、
前記プログラム電流が前記基準電流に追従するように、前記データライン信号に応答して前記プログラム電圧を生成するために、前記制御ライン端子およびデータライン端子に結合されたプログラム電圧発生器と、
を備えるフラッシュメモリ。
【請求項２】
前記プログラム電圧発生器は、前記プログラム電流の増加傾向に応動して前記プログラム電圧を上昇させるように構成される、請求項１に記載のフラッシュメモリ。
【請求項３】
前記プログラム電圧発生器は、
それぞれ前記データライン端子、基準電圧および前記制御ライン端子に結合された一組の第１の入力端子および第１の出力端子を備える第１の増幅器を備え、
前記電流制限器は、
第１のゲートおよび第１のドレインを備える第１のトランジスタであって、第１のドレインが前記基準電流に結合されている第１のトランジスタと、
それぞれ第１のゲートおよび前記データライン端子に結合された第２のゲートおよび第２のドレインを備える第２のトランジスタと、
を備える請求項１に記載のフラッシュメモリ。
【請求項４】
前記電流制限器は、
それぞれ第１のドレイン、前記基準電圧および第１のゲートに結合された一組の第２の入力端子および第２の出力端子を備える第２の増幅器をさらに備える、請求項３に記載のフラッシュメモリ。
【請求項５】
前記第１のゲートは、前記第１のドレインに結合され、前記第１のドレインの電圧は、前記基準電圧として供給される、請求項３に記載のフラッシュメモリ。
【請求項６】
ビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能なメモリセルと、
データライン端子のデータライン電圧によってプログラム電流の量を反映するために、前記ビットラインに結合された電流制限器と、
前記データライン電圧と基準電圧との比較に応動して制御出力を供給するための、前記データライン端子に結合された電圧比較器と、
前記プログラム電流が基準電流に追従するように、前記制御出力に応答して前記プログラム電圧を生成するための、前記制御ライン端子および電圧比較器に結合されたプログラム電圧発生器と、
を備えるフラッシュメモリ。
【請求項７】
前記プログラム電圧発生器は、
前記制御ライン端子に結合された分圧器と、
前記制御出力に応答して前記分圧器の分圧比を調整するための、および前記プログラム電圧および前記分圧比に従ってフィードバック電圧を供給するための、前記制御出力に結合されたフィードバック制御回路と、
一組の入力端子と、出力端子とを備える増幅器であって、前記一組の入力端子は、それぞれ第２の基準電圧および前記フィードバック電圧に結合されている前記増幅器と、
それぞれ前記出力端子および制御ライン端子に結合されたゲートおよびドレインを備えるトランジスタと、
を備える請求項６に記載のフラッシュメモリ。
【請求項８】
前記電流制限器は、
第１のゲートおよび第１のドレインを備える第１のトランジスタであって、第１のドレインが前記基準電流に結合されている第１のトランジスタと、
それぞれ第１のゲートおよび前記データライン端子に結合された第２のゲートおよび第２のドレインを備える第２のトランジスタと、
を備える請求項６に記載のフラッシュメモリ。
【請求項９】
前記電流制限器は、
それぞれ第１のドレイン、前記基準電圧および第１のゲートに結合された一組の第１の入力端子および第１の出力端子を備える第１の増幅器をさらに備える請求項８に記載のフラッシュメモリ。
【請求項１０】
前記第１のゲートは前記第１のドレインに結合され、前記第１のドレインの電圧は、前記基準電圧として供給される請求項８に記載のフラッシュメモリ。
【請求項１１】
前記電圧比較器は、一組の第１の入力端子および第１の出力端子を備え、前記一組の第１の入力端子は、それぞれ前記データライン端子および前記基準電圧に結合され、前記制御出力は、前記第１の出力端子から出力される、請求項６に記載のフラッシュメモリ。
【請求項１２】
前記プログラム電圧発生器は、
第１の抵抗端子および第２の抵抗端子を備える分圧器であって、第１の抵抗端子が前記制御ライン端子に結合されている分圧器と、
前記制御出力に応答して、複数の基準電圧の候補から第２の基準電圧を選択するための、前記電圧比較器に結合された選択回路と、
一組の第２の入力端子および第２の出力端子を備える増幅器であって、一組の第２の入力端子がそれぞれ第２の基準電圧および第２の抵抗端子に結合されている増幅器と、
それぞれ第２の出力端子および第１の抵抗端子に結合された第１のゲートおよび第１のドレインを備える駆動トランジスタと、
を備える請求項１１に記載のフラッシュメモリ。
【請求項１３】
前記基準電流を供給するための基準メモリセルをさらに備える請求項６に記載のフラッシュメモリ。
【請求項１４】
前記プログラム電圧発生器は、
前記制御出力に応答して、ポンピングクロックを選択的に生成するための、前記電圧比較器に結合されたポンプクロック回路と、
前記ポンピングクロックのトグリングに応動して、前記プログラム電圧をポンピングするための、前記ポンプクロック回路と前記制御ライン端子との間に結合されたポンピング段と、
を備える請求項６に記載のフラッシュメモリ。
【請求項１５】
前記プログラム電圧発生器は、
前記制御ライン端子に結合された分圧器と、
前記制御出力に応答して、前記分圧器の分圧比を調整するための、および前記分圧比および前記プログラム電圧に従ってフィードバック電圧を供給するための、前記電圧比較器に結合されたフィードバック制御回路と、
一組の入力端子と、出力端子とを備える増幅器であって、一組の入力端子が、それぞれ第２の基準電圧および前記フィードバック電圧に結合されている増幅器と、
前記出力端子の信号に応答して、ポンピングクロックを選択的に生成するための、前記出力端子に結合されたポンプクロック回路と、
前記ポンピングクロックのトグリングに応動して、前記プログラム電圧をポンピングするための、前記ポンプクロック回路と前記制御ライン端子との間に結合されたポンピング段と、
を備える請求項６に記載のフラッシュメモリ。
【請求項１６】
前記プログラム電圧発生器は、
前記制御ライン端子に共通して結合された第１のゲートおよび第１のドレインを備える第１のトランジスタと、
それぞれ前記制御出力および第１のドレインに結合された第２のゲートおよび第２のドレインを備える第２のトランジスタと、
を備える請求項６に記載のフラッシュメモリ。
【請求項１７】
前記プログラム電圧発生器は、前記プログラム電流が、第１の期間にわたり前記基準電流よりも大きい場合に、前記プログラム電圧を上昇させるように構成される、請求項６に記載のフラッシュメモリ。
【請求項１８】
前記プログラム電圧発生器は、前記プログラム電流が、第１の期間の後の第２の期間にわたり前記基準電流以上のままである場合に、前記プログラム電圧を再度上昇させるように構成される、請求項１７に記載のフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリに関し、より具体的には、プログラミング中に、プログラム電流が一定の基準電流に追従できるようにプログラム電圧を動的に制御するためのサポート回路を含むＰＭＯＳフラッシュメモリに関するものである。
【背景技術】
【０００２】
フラッシュメモリは、電子的にプログラム可能（書き換え可能）で不揮発性のデータ記憶のための優れた解決策をもたらすため、幅広く利用されている。フラッシュメモリは、複数のメモリセルによって形成されたメモリアレイを含み、各メモリセルは、ゲートと、ドレインと、ソースと、フローティングゲート等の電荷蓄積構造とを含む金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ等のストレージトランジスタによってバイナリビットを格納する。
【０００３】
メモリセルをプログラムするために、すなわち、データのバイナリビットをそのメモリセルのストレージトランジスタに書き込むために、ドレイン電圧および制御ラインプログラム電圧が、それぞれそのトランジスタのドレインおよびゲートに印加され、その結果、電荷（電子）がフローティングゲートに注入されて、ストレージトランジスタの閾値電圧が、そのビットを記憶するように変更される。
【０００４】
しかし、プログラミング中に、ストレージトランジスタの閾値電圧が変更されると、そのストレージトランジスタの導通にも影響が及ぶ。例えば、ｐチャネルＭＯＳ（ＰＭＯＳ）ストレージトランジスタをプログラミングすると、その閾値電圧が上昇し、その結果として、そのＰＭＯＳストレージトランジスタは、そのゲートに印加されたプログラム電圧が、プログラミング中に一定のままであると、より多くのドレイン電流を流す傾向がある。より多くのドレイン電流は、より大きなレイアウト面積およびより高い消費電力の回路によって供給される必要がある。また、より多くのドレイン電流は、ストレージトランジスタのドレインとソースとの間のチャネル内のチャネルホットホールという効果を誘発するため、より多くのドレイン電流は、プログラミングの効率、およびメモリセルの信頼性に影響を及ぼす。誘発されたホットホールは、フローティングゲートに注入するため、そのフローティングゲート内の電子は消滅してプログラミングの速度を遅くし、そのフローティングゲートを囲むゲート酸化物が、必要以上の損傷を受ける。
【０００５】
従来技術のＰＭＯＳストレージトランジスタのフラッシュメモリのプログラミングにおいて、ストレージトランジスタに対する第１のプログラミングの試みが失敗したと確認された場合、そのストレージトランジスタのゲートに印加された制御ライン電圧が、第１のプログラミングの試みのレベルよりも高い所定の第２のレベルまで増加されて、第２のプログラミングの試みのための一定期間、その第２のレベルに常に保たれる。第２のプログラミングの試みが失敗したと確認された場合は、再び、制御ライン電圧は、第２のプログラムの試みの間に用いられた第２のレベルよりも高い所定の第３のレベルまで増加されて、第３のプログラミングの試みのためのその後の一定期間、常に第３のレベルのままである。
【０００６】
すなわち、各プログラミングの試みの失敗に応動して、制御ライン電圧は、所定の最大レベルに達するまで、次のプログラミングの試みのためのその後の一定期間、より高い一定レベルまで増加される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ドレイン電流が一定の基準電流に追従できるように、すなわち、ドレイン電流を基準電流近辺に維持できるように、メモリセルのストレージトランジスタのプログラミング中に、制御ライン電圧（プログラム電圧）を動的に調整するより適応可能なプログラミングスキームのフラッシュメモリを提供することを目的とする。プログラミング中に、実質的に一定のゲート電流を維持することにより、本発明のプログラミングスキームは、チャネルホットホールの効果による影響を回避し、プログラミングの効率を高め、レイアウト面積を低減し、および消費電力を少なくすることができる。
【課題を解決するための手段】
【０００８】
本発明は、メモリセル（例えば、ＰＭＯＳメモリセル）と、電流制限器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。メモリセルは、それぞれメモリセルのＰＭＯＳストレージトランジスタのドレインおよびゲートに印加されたビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能である。電流制限器は、データライン端子のデータライン信号（例えば、データライン電圧）によってプログラム電流の量を反映するために、および基準電流を受けるために、ビットラインに結合されている。制御ライン端子およびデータライン端子に結合されているプログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、データライン信号に応答してプログラム電圧を生成するように構成されている。
【０００９】
本発明の一実施態様において、プログラム電圧発生器は、プログラム電流の増加傾向に応動してそのプログラム電圧を上昇させるように構成されている。
本発明の一実施態様において、プログラム電圧発生器は、第１の増幅器を含み、該増幅器は、それぞれデータライン端子、基準電圧および制御ライン端子に結合された一組の第１の入力端子と、第１の出力端子とを有している。電流制限器は、第１のトランジスタと、第２のトランジスタとを含んでいる。第１のトランジスタは、第１のゲートと、第１のドレインとを有し、第１のドレインは、基準電流に結合されている。第２のトランジスタは、それぞれ第１のゲートおよびデータライン端子に結合された第２のゲートおよび第２のドレインを有している。
【００１０】
本発明の一実施態様において、第１のゲートは、第１のドレインに結合され、第１のドレインの電圧は、基準電圧として供給される。別の実施態様においては、その電流制限器は、第２の増幅器をさらに含み、第２の増幅器は、それぞれ第１のドレイン、基準電圧および第１のゲートに結合された一組の第２の入力端子と、第２の出力端子とを有している。
【００１１】
本発明は、メモリセル（例えば、ＰＭＯＳメモリセル）と、電流制限器と、電圧比較器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。電流制限器は、データライン端子のデータライン電圧によってプログラム電流の量を反映するためにそのビットラインに結合されている。電圧比較器は、データライン電圧と基準電圧との比較に応動して、制御出力（例えば、ディジタル信号）を生成するために、そのデータライン端子に結合されている。プログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、その制御出力に応答してプログラム電圧を生成するために、その制御ライン端子および電圧比較器に結合されている。
【００１２】
本発明の一実施態様において、プログラム電圧発生器は、プログラム電流の増加傾向に応動して、プログラム電圧を上昇させるように構成されている。
本発明の一実施態様において、プログラム電圧発生器は、分圧器と、フィードバック制御回路と、増幅器と、トランジスタとを含んでいる。分圧器は、その制御ライン端子に結合されている。フィードバック制御回路は、その制御出力に応答して分圧器の分圧比を調整するために、およびそのプログラム電圧および分圧比に従ってフィードバック電圧を供給するために、その制御出力に結合されている。増幅器は、一組の入力端子と、出力端子とを有し、その一組の入力端子は、それぞれ、第２の基準電圧およびフィードバック電圧に結合されている。トランジスタは、それぞれその増幅器および制御ライン端子の出力端子に結合されたゲートおよびドレインを有している。
【００１３】
本発明の一実施態様において、電流制限器は、第１のトランジスタおよび第２のトランジスタを含んでいる。第１のトランジスタは、第１のゲートおよび第１のドレインを有し、第１のドレインは、基準電流に結合されている。第２のトランジスタは、それぞれ第１のゲートおよびデータライン端子に結合された第２のゲートおよび第２のドレインを有している。
【００１４】
本発明の一実施態様において、第１のゲートは、第１のドレインに結合され、第１のドレインの電圧は、基準電圧として供給される。別の実施態様においては、電流制限器は、それぞれ、第１のドレイン、基準電圧および第１のゲートに結合された一組の第１の入力端子および第１の出力端子を有する第１の増幅器をさらに含んでいる。
本発明の一実施態様において、電圧比較器は、一組の第１の入力端子および第１の出力端子を有し、一組の第１の入力端子は、それぞれデータライン端子および基準電圧に結合されている。
【００１５】
本発明の一実施態様において、プログラム電圧発生器は、分圧器と、選択回路と、増幅器と、駆動トランジスタとを含んでいる。分圧器は、第１の抵抗端子および第２の抵抗端子を有し、第１の抵抗端子は、制御ライン端子に結合されている。選択回路は、その制御出力に応答して複数の基準電圧の候補から第２の基準電圧を選択するために、電圧比較器に結合されている。増幅器は、一組の第２の入力端子および第２の出力端子を有し、一組の第２の入力端子は、それぞれ第２の基準電圧および第２の抵抗端子に結合されている。駆動トランジスタは、それぞれ第２の出力端子および第１の抵抗端子に結合された第１のゲートおよび第１のドレインを有している。
【００１６】
本発明の一実施態様において、そのプログラム電圧発生器は、ポンプクロック回路とポンピング段とを含んでいる。ポンプクロック回路は、その制御出力に応答してポンピングクロックを選択的に生成するために、例えば、ポンピングクロックのトグリングを選択的に始動または停止させるために、電圧比較器に結合されている。ポンピング段は、ポンピングクロックのトグリングに応動してそのプログラム電圧をポンピングするために、ポンプクロック回路と制御ライン端子との間に結合されている。
【００１７】
本発明の一実施態様において、プログラム電圧発生器は、分圧器と、フィードバック制御回路と、増幅器と、ポンプクロックと、ポンピング段とを含んでいる。分圧器は、その制御ライン端子に結合されている。フィードバック制御回路は、その制御出力に応答して、分圧器の分圧比を調整するために、およびその分圧比およびプログラム電圧に従ってフィードバック電圧を供給するために、電圧比較器に結合されている。増幅器は、一組の入力端子および出力端子を有し、その一組の入力端子は、それぞれ第２の基準電圧およびそのフィードバック電圧に結合されている。ポンプクロック回路は、その出力端子の信号に応答してポンピングクロックを選択的に生成するために、増幅器の出力端子に結合されている。ポンピング段は、そのポンピングクロックのトグリングに応動してそのプログラム電圧をポンピングするために、ポンプクロック回路と制御ライン端子との間に結合されている。
【００１８】
本発明の一実施態様において、プログラム電圧発生器は、ＰＭＯＳトランジスタおよび相補ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ等の第１のトランジスタおよび第２のトランジスタを含んでいる。第１のトランジスタは、共通して制御ライン端子に結合された第１のゲートおよび第１のドレインを有している。第２のトランジスタは、それぞれ制御出力および第１のドレインに結合された第２のゲートおよび第２のドレインを有している。
【００１９】
本発明の一実施態様において、プログラム電圧発生器は、プログラム電流が、第１の期間、基準電流よりも大きい場合に、プログラム電圧を上昇させ、また、プログラム電流が、第１の期間の後の第２の期間、その基準電流以上のままである場合に、プログラム電圧を再度上昇させるように構成されている。
本発明の多くの目的、特徴および効果は、添付図面とともに解釈して、本発明の実施形態の以下の詳細な説明を読めば、容易に明らかになるであろう。しかし、本願明細書に採用されている図面は、説明目的のものであり、限定するものと見なすべきではない。
【図面の簡単な説明】
【００２０】
【図１】フラッシュメモリのメモリセルに用いられるＰＭＯＳストレージトランジスタの特性曲線を示すグラフである。
【図２】本発明の実施形態におけるフラッシュメモリを示す。
【図３】本発明の実施形態におけるフラッシュメモリを示す。
【図４】図３のフラッシュメモリにおける関連信号の波形を示すグラフである。
【図５】本発明の実施形態におけるフラッシュメモリを示す。
【図６】本発明の実施形態におけるフラッシュメモリを示す。
【図７】本発明の実施形態におけるフラッシュメモリを示す。
【図８】図７のフラッシュメモリにおける関連信号の波形を示すグラフである。
【図９】本発明の実施形態におけるフラッシュメモリを示す。
【図１０】本発明の実施形態におけるフラッシュメモリを示す。
【図１１】本発明の実施形態におけるフラッシュメモリを示す。
【図１２】本発明の実施形態におけるフラッシュメモリを示す。
【図１３】本発明の実施形態におけるフラッシュメモリを示す。
【発明を実施するための形態】
【００２１】
フラッシュメモリのメモリセルに用いられるＰＭＯＳストレージトランジスタの特性曲線を図１に示す。ドレインおよびソースの電圧が一定のままであると、ＰＭＯＳストレージトランジスタは、チャネルホットホール（channel hot hole：ＣＨＨ）領域で作動して、より低いゲート電圧がゲートに印加されると、より高いドレイン電流を伝導し、また、より高いゲート電圧が印加されると、チャネルホットエレクトロン（channel hot electron：ＣＨＥ）領域で作動して、より低いドレイン電流を伝導する。
【００２２】
ＣＨＥ領域においては、ＰＭＯＳストレージトランジスタのソースとドレインとの間のチャネル内で生成された電子は、そのＰＭＯＳストレージトランジスタをプログラムするのに用いることができる。しかし、ＣＨＨ領域においては、好ましくないホールがそのチャネル内で生成されるため、そのＰＭＯＳストレージトランジスタのプログラミングを劣化させる。したがって、ゲート電圧は、ＰＭＯＳストレージトランジスタがＣＨＥ領域で作動するように駆動されるように、そのＰＭＯＳストレージトランジスタの導通を制限するために十分に高くすべきである。好ましくは、ゲート電圧は、図１に示すように、ゲート電流が電流ＩｇＭに近く、それによって、ドレイン電流が電流ＩｄＭ近辺に制限されるように供給される。
【００２３】
プログラミング中、ＰＭＯＳストレージトランジスタの閾値電圧は、ＰＭＯＳトランジスタの導通（例えば、ドレイン電流）を増加させる傾向を引き起こすように増加するため、そのゲート電圧は、増加する導通を妨げるように上昇されることが望ましい。
本発明の一実施形態によるフラッシュメモリ１０を図２に示す。フラッシュメモリ１０は、メモリアレイ１２と、Ｙパス回路１４と、電流制限器１６と、プログラム電圧発生器１８とを含んでいる。メモリアレイ１２は、複数のメモリユニットを含み、各メモリユニットは、選択トランジスタと、メモリセルを実施するストレージトランジスタとを含み、選択トランジスタのドレインは、データラインに沿ってストレージトランジスタのソースに結合されており、そのためその選択トランジスタは、そのストレージトランジスタへのアクセスを制御することができる。
【００２４】
図２には、例えば、２つのメモリユニットが図示されており、これらのメモリユニットのうちの一方は、選択トランジスタおよびストレージトランジスタとしてのトランジスタＰａおよびＭａを含み、これらのメモリユニットのうちの他方は、選択トランジスタおよびストレージトランジスタとしてトランジスタＰｂおよびＭｂを有している。
本実施形態において、これらの選択トランジスタは、ＰＭＯＳトランジスタであり、また、これらのストレージトランジスタは、電荷蓄積構造を有するＰＭＯＳトランジスタである。トランジスタＰａおよびＰｂのソースは、電圧ＶＳＬに結合されており、また、トランジスタＰａおよびＰｂのゲートはともに、ノードｎ０において、電圧Ｖｚｗに結合されている。トランジスタＭａおよびＭｂのゲートはともに、制御ラインに沿って、ノードｎ１（制御ライン端子）において、電圧Ｖｚｃｌ（プログラム電圧）に結合されている。ビットラインに沿って、トランジスタＭａのドレインは、Ｙパス回路１４を介してノードｎ２（データライン端子）に結合されている。
【００２５】
トランジスタＭａのプログラミング中に、電圧Ｖｚｗは、トランジスタＰａをターンオンするように設定されるため、電圧Ｖｚｃｌに応答して、トランジスタＭａのドレインおよびソースを通って電流Ｉｐｇｍ（プログラム電流）が流れる。Ｙパス回路１４は、電流Ｉｐｇｍをノードｎ２に流すように機能する。電流制限器１６は、電流Ｉｐｇｍを受け取るためにノードｎ２に結合され、電流制限器１６はさらに、基準電流Ｉｒｅｆを受け取り、電流Ｉｐｇｍの量を反映するために、ノードｎ２に電圧ＤＬ（データライン信号）を供給する。プログラム電圧発生器１８は、電流Ｉｐｇｍが基準電流Ｉｒｅｆに追従するように、電圧ＤＬに応答して電圧Ｖｚｃｌを生成および制御するために、ノードｎ１，ｎ２間に結合されている。
【００２６】
トランジスタＭａのプログラミングが進行中の場合、電流Ｉｐｇｍは増加する傾向があり、電流Ｉｐｇｍの増加を反映する電圧ＤＬに応答して、プログラム電圧発生器１８は、トランジスタＭａのゲートに印加された電圧Ｖｚｃｌを上昇させて、電流Ｉｐｇｍを低下させる。したがって、電流Ｉｐｇｍは、トランジスタＭａの導通を制限するように、基準電流Ｉｒｅｆ近辺に保持することができ、また、トランジスタＭａは、ＣＨＨ領域の代わりにＣＨＥ領域で確実に作動する。増加する電圧Ｖｚｃｌは、より多くのゲート電流をトランジスタＭａのゲートに供給し、それに伴って、より速いプログラム時間（より短いプログラミング期間）およびより高いプログラミング効率が実現される。加えて、制限された低いドレイン電流Ｉｐｇｍを、より小さなレイアウト面積およびより低い消費電力から成る回路（例えば、ポンピング回路、図示せず）によって供給することができる。
【００２７】
本発明の一実施形態によるフラッシュメモリ１０ａを図３に示す。図２に示すフラッシュメモリ１０と同様に、図３のフラッシュメモリ１０ａは、メモリアレイ１２と、Ｙパス回路１４と、電流制限器１６ａと、プログラム電圧発生器１８ａとを含んでいる。電流制限器１６ａは、２つのトランジスタ（例えば、２つのＮＭＯＳトランジスタ）Ｎ１ａおよびＮ２ａと、増幅器（例えば、演算増幅器）１００とを含んでいる。トランジスタＮ１ａは、それぞれノードｎ３、ノードｎ４および電圧ＶＳＳ（例えば、接地電圧）に結合されたゲートと、ドレインとソースとを有し、また、基準電流Ｉｒｅｆがノードｎ４に供給されている。
【００２８】
トランジスタＮ２ａは、それぞれノードｎ３、ノードｎ２および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有している。増幅器１００は、それぞれノードｎ４、基準電圧ＶＤＬおよびノードｎ３に結合された一組の入力端子と出力端子とを有している。プログラム電圧発生器１８ａは、電圧ＶＺＣＬＩが供給される増幅器（例えば、差動増幅器）１０２ａを含み、およびそれぞれノードｎ２、基準電圧ＶＤＬおよびノードｎ１に結合された正の入力端子と、負の入力端子と、出力端子とを有している。
【００２９】
増幅器１００は、その２つの入力端子間の仮想接地により、トランジスタＮ１ａの基準電流Ｉｒｅｆと基準電圧ＶＤＬとを関連付ける。一実施形態において、基準電流Ｉｒｅｆと基準電圧ＶＤＬは、プログラミング中に一定値を保持する。したがって、トランジスタＮ１ａおよびＮ２ａによって形成されるカレントミラーは、電流Ｉｐｇｍの量を、基準電流Ｉｒｅｆ近辺に制限することができる。
【００３０】
また、ノードｎ２における電圧ＤＬは、電流Ｉｐｇｍの量を反映している。電流Ｉｐｇｍが、トランジスタＭａのプログラミング中に増加すると、電圧ＤＬは、それに応じて増加し、増幅器１０２ａは、電圧ＤＬと基準電圧ＶＤＬとの電圧差が大きくなるため、電圧Ｖｚｃｌを上昇させることになる。したがって、トランジスタＭａの導通は、高度なプログラミングのために抑制される。
【００３１】
本発明の一実施形態によるフラッシュメモリ１０ａの関連する信号の波形を図４に示す。図４に示すように、プログラミングが始まると、トランジスタＭａのドレインに供給される電流Ｉｐｇｍは、高レベルに増加する。その後、電圧ＤＬも高レベルに上昇する。電圧ＤＬの上昇に応答して、プログラム電圧発生器１８ａは、トランジスタＭａのゲートに印加される電圧Ｖｚｃｌを増加させる。電圧Ｖｚｃｌがより大きくなると、トランジスタＭａの導通が抑制され、それに伴って、電流Ｉｐｇｍが、基準電流Ｉｒｅｆに追従するように低下する。電流Ｉｐｇｍの低下に応答して、電圧ＤＬも、基準電圧ＶＤＬに近づくように低下する。
【００３２】
図３のフラッシュメモリ１０ａをプログラミングするための電圧ＶＳＬ，ＶＺＣＬＩおよび基準電圧ＶＤＬは、それぞれ５．７ボルト、８．５ボルトおよび０．３ボルトに設定され、基準電流Ｉｒｅｆは、１２マイクロアンペアに設定され、プログラミング中に、増幅器１０２ａは、電圧Ｖｚｃｌを２．７ボルトから７．３ボルトへ上昇させ、それに伴って、電流Ｉｐｇｍは、１３．３マイクロアンペアから１２マイクロアンペアに低下し、電圧ＤＬは、１．６ボルトから０．３ボルトに低下する。
【００３３】
本発明の一実施形態によるフラッシュメモリ１０ｂを図５に示す。図２に示すフラッシュメモリ１０と同様に、図５のフラッシュメモリ１０ｂは、メモリアレイ１２と、Ｙパス回路１４と、電流制限器１６ｂと、プログラム電圧発生器１８ｂとを含んでいる。電流制限器１６ｂは、２つのトランジスタＮ１ｂおよびＮ２ｂ、例えば、２つのＮＭＯＳトランジスタを含んでいる。トランジスタＮ１ｂは、それぞれノードｎ３、ノードｎ４および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、ノードｎ３は、ノードｎ４にも結合されており、また、基準電流Ｉｒｅｆがノードｎ４に供給されている。トランジスタＮ２ｂは、それぞれノードｎ３、ノードｎ２および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有している。プログラム電圧発生器１８ｂは、電圧ＶＺＣＬＩｂが供給される増幅器（例えば、差動増幅器）１１０を含み、およびそれぞれノードｎ２，ｎ４およびｎ１に結合された正の入力端子と、負の入力端子と、出力端子とを有している。
【００３４】
ノードｎ４は、増幅器１１０の負の入力端子に結合されているため、ノードｎ４における電圧は、基準電圧ＲＤＬとして供給される。外部から供給されるフラッシュメモリ１０ａ（図３）の基準電圧ＶＤＬとは異なって、フラッシュメモリ１０ｂの基準電圧ＲＤＬは、トランジスタＮ１ｂおよびＮ２ｂによって形成されるカレントミラーの作動によって内部で作られる。
【００３５】
電流制限器１６ｂにおいて、トランジスタＮ１ｂおよびＮ２ｂから成るカレントミラーは、基準電流Ｉｒｅｆを内蔵基準電圧ＲＤＬに関連付ける。メモリアレイ１２内のトランジスタＭａをプログラミングしている間、電流Ｉｐｇｍの上昇は、電圧ＤＬの上昇によって感知されるため、プログラム電圧発生器１８ｂ内の増幅器１１０は、トランジスタＭａの増加する導通を妨げるように電圧Ｖｚｃｌを増加させることができる。ダイオード接続トランジスタＮ１ｂの正しい動作をサポートするために、フラッシュメモリ１０ｂの基準電圧ＲＤＬは、フラッシュメモリ１０ａ（図３）に用いられる基準電圧ＶＤＬよりも高くすることができる。したがって、増幅器１１０に供給される電圧ＶＺＣＬＩｂは、増幅器１０２ａに供給される電圧ＶＺＣＬＩよりも高く設定することができる。フラッシュメモリのプログラミングは、高電圧を要するため、図２、図３および図５に示す電圧ＶＳＬ，ＶＺＣＬＩおよびＶＺＣＬＩｂは、ポンピングによって供給することができる。
【００３６】
図６は、本発明の一実施形態によるフラッシュメモリ２０を示す図である。メモリ２０は、メモリアレイ２２と、Ｙパス回路２４と、電流制限器２６と、電圧比較器２８と、プログラム電圧発生器３０とを含んでいる。メモリアレイ２２は、複数のメモリユニットを含み、各メモリユニットは、メモリセルとしての選択トランジスタおよびストレージトランジスタを含んでいる。例えば、図６には、２つのメモリユニットが図示されており、それらのメモリユニットのうちの一方は、選択トランジスタおよびストレージトランジスタとしてのトランジスタＰａおよびＭａを含み、それらのメモリユニットのうちの他方は、選択トランジスタおよびストレージトランジスタとしてのトランジスタＰｂおよびＭｂを有している。一実施形態において、これらの選択トランジスタはＰＭＯＳトランジスタであり、これらのストレージトランジスタは、電荷蓄積構造を有するＰＭＯＳトランジスタである。
【００３７】
トランジスタＰａおよびＰｂのソースは、電圧ＶＳＬに結合されており、トランジスタＰａおよびＰｂのゲートはともに、ノードｎ０において、電圧Ｖｚｗに結合されている。トランジスタＭａおよびＭｂのゲートはともに、制御ラインに沿って、ノードｎ１（制御ライン端子）において電圧Ｖｚｃｌ（プログラム電圧）に結合されている。トランジスタＭａのドレインは、ビットラインに沿って、Ｙパス回路２４を介してノードｎ２（データライン端子）に結合されている。
【００３８】
トランジスタＭａのプログラミング中に、電圧Ｖｚｗは、トランジスタＰａをターンオンするように設定されるため、電流Ｉｐｇｍ（プログラム電流）は、電圧Ｖｚｃｌに応答してトランジスタＭａのドレインおよびソースを介して流れる。Ｙパス回路２４は、電流Ｉｐｇｍをノードｎ２に流すように機能する。電流制限器２６は、電流Ｉｐｇｍを受けるためにノードｎ２に結合され、電流制限器２６は、基準電流Ｉｒｅｆも受け取り、電流Ｉｐｇｍの量を反映するために、ノードｎ２に電圧ＤＬ（データライン電圧）を供給する。電圧比較器２８は、電圧ＤＬを受け取るためにノードｎ２に結合され、および電圧ＤＬと基準電圧ＶＲの比較に応答して、制御出力ＤＬＣｏｕｔ（例えば、ディジタル信号）を供給する。プログラム電圧発生器３０は、電圧比較器２８とノードｎ１との間に結合され、および電流Ｉｐｇｍが基準電流Ｉｒｅｆに追従するように、制御出力ＤＬＣｏｕｔに応答して、電圧Ｖｚｃｌを生成／制御するように構成されている。
【００３９】
電流Ｉｐｇｍが、トランジスタＭａのプログラミング中に増加すると、電圧ＤＬも上昇する。比較により、電圧比較器２８は、制御出力ＤＬＣｏｕｔによって電圧ＤＬの上昇を反映し、プログラム電圧発生器３０は、制御出力ＤＬＣｏｕｔに応答して、電圧Ｖｚｃｌを上昇させるように構成され、それによって、トランジスタＭａの導通が抑制される。したがって、フラッシュメモリ２０は、より低い消費電力、より小さなレイアウト面積、向上したプログラミング効率およびより短いプログラミング時間等の効果を得ることができる。
【００４０】
電圧比較器２８には、制御出力ＤＬＣｏｕｔとしてのディジタル信号を出力するために、通常の（標準的な）電圧ＶＤＤを供給することができる（電圧ＶＤＤによってバイアスをかけることができる）。一方、プログラム電圧発生器３０には、ポンピングされた高電圧ＶＺＣＬＩを供給することができるため、プログラム電圧発生器３０によって供給された電圧Ｖｚｃｌを、メモリアレイ２２をプログラミングするために十分に上昇させることができる。
【００４１】
図７では、本発明の一実施形態によるフラッシュメモリ２０ａを示す。図６に示すフラッシュメモリ２０のアーキテクチャに従って、フラッシュメモリ２０ａは、メモリアレイ２２と、Ｙパス回路２４と、電流制限器２６ａと、電圧比較器２８ａと、プログラム電圧発生器３０ａとを含んでいる。
フラッシュメモリ２０ａにおいて、そのプログラム電圧発生器は、可変分圧器２１０と、フィードバック制御回路２１２と、増幅器２１４と、トランジスタ２１６、例えば、ＰＭＯＳトランジスタとを含んでいる。分圧器２１０、例えば、フィードバック制御回路２１２によって制御される可変分圧比Ｒｖを伴う抵抗分圧器は、ノードｎ１と、電圧ＶＳＳ、例えば、接地電圧との間に結合されている。フィードバック制御回路２１２は、制御出力ＤＬＣｏｕｔに応答して、分圧器２１０の分圧比Ｒｖを調整するために、および電圧Ｖｚｃｌの分割、すなわち、Ｖｆｂ＝Ｒｖ×Ｖｚｃｌであるフィードバック電圧Ｖｆｂを供給するために、制御出力ＤＬＣｏｕｔに結合されている。電圧ＶＺＣＬＩが供給される増幅器２１４は、それぞれ基準電圧Ｖｒｅｆ、フィードバック電圧Ｖｆｂおよびノードｎａ１に結合された一組の入力端子と、出力端子とを有している。
【００４２】
トランジスタ２１６は、それぞれ電圧ＶＺＣＬＩ、ノードｎａ１およびノードｎ１に結合されたソースと、ゲートと、ドレインとを有している。基準電圧ＶＲとＶｒｅｆは、同じにすることができ、または、異ならせることができる。プログラム電圧発生器３０ａの構造は、低ドロップアウト（low-drop out：ＬＤＯ）電圧発生器と見なすことができる。
増幅器２１４は、トランジスタ２１６が、電流を分圧器２１０に流して、電圧Ｖｚｃｌおよびフィードバック電圧Ｖｆｂを設定するように、トランジスタ２１６を制御する。電圧比較器２８ａは、電圧ＤＬが基準電圧ＶＲよりも大きい場合に、制御出力ＤＬＣｏｕｔをレベルＬから異なるレベルＨに変化させ、また、電圧ＤＬが基準電圧ＶＲよりも小さくなった場合には、制御出力ＤＬＣｏｕｔをレベルＨからレベルＬに変化させる。制御出力ＤＬＣｏｕｔがレベルＬからレベルＨに変化すると、フィードバック制御回路２１２は、分圧器２１０の分圧比Ｒｖを低下させるように作動される。増幅器２１４は、仮想接地により、フィードバック電圧Ｖｆｂを基準電圧Ｖｒｅｆ付近に保とうとするため、増幅器２１４は、低下する分圧比Ｒｖを妨げるために分圧器２１０で作られたフィードバック電圧Ｖｆｂを上昇させるようにトランジスタ２１６の導通を強化し、その後、電圧Ｖｚｃｌが上昇する。一方、フィードバック制御回路２１２は、制御出力ＤＬＣｏｕｔがレベルＨからレベルＬに変化した場合に、分圧器２１０の分圧比Ｒｖを変えるように作動されず、そのため、分圧器２１０で作られた電圧Ｖｚｃｌは、変化しないことになる。
【００４３】
図８は、本発明の一実施形態によるフラッシュメモリ２０ａにおける関連信号の波形を示すグラフである。トランジスタＭａのプログラミングが始まった後、電流Ｉｐｇｍは徐々に増加する。時刻ｔ１において、電流Ｉｐｇｍは、基準電流Ｉｒｅｆよりも大きくなっているため、電圧ＤＬ（図示せず）は、基準電圧ＲＬよりも大きくなり、そのため、電圧比較器２８ａは、制御出力ＤＬＣｏｕｔをレベルＬからレベルＨへ変化させる。制御出力ＤＬＣｏｕｔの変化に応動して、フィードバック制御回路２１２は、分圧器２１０の分圧比Ｒｖを変化させ、その結果、電圧Ｖｚｃｌが増加して電流Ｉｐｇｍが低下する。時刻ｔ２において、電流Ｉｐｇｍは、基準電流Ｉｒｅｆ以下に低下し、それに応じて、電圧ＤＬは、基準電圧Ｖｒｅｆ以下に低下し、および制御出力ＤＬＣｏｕｔは、電圧比較器２８ａによってレベルＬに戻され、制御出力ＤＬＣｏｕｔがレベルＨからレベルＬに変化した場合に、フィードバック制御回路２１２は、分圧比Ｒｖを変えないため、フィードバック制御回路２１２は、分圧器２１０の分圧比Ｒｖを保持することにより、電圧Ｖｚｃｌを変えずに維持する。
【００４４】
プログラミングが、トランジスタＭａの閾値電圧を上昇し続けると、電流Ｉｐｇｍが再び、基準電流Ｉｒｅｆ以上に増加するため、時刻ｔ３において、制御出力ＤＬＣｏｕｔは、レベルＨに変化する。それに応じて、フィードバック制御回路２１２は、電圧Ｖｚｃｌを上昇させるように、分圧器２１０の分圧比Ｒｖを調整する。
時刻ｔ３の後、制御出力ＤＬＣｏｕｔが、所定期間Ｔ１、レベルＨのままであると、フィードバック制御回路２１２は、自動的に分圧器２１０の分圧比Ｒｖを調整することとなり、その結果、時刻ｔ４において、電圧Ｖｚｃｌがより大きく増加する。時刻ｔ５において、制御出力ＤＬＣｏｕｔは、増加した電圧Ｖｚｃｌが電流Ｉｐｇｍを抑えた後に、レベルＬに戻る。時刻ｔ６において、制御出力ＤＬＣｏｕｔは、電流Ｉｐｇｍが再び、基準電流Ｉｒｅｆ以上になったことを反映させるためにレベルＨに変化し、フィードバック制御回路２１２は、電圧Ｖｚｃｌを上昇させることによって応動する。時刻ｔ７においては、時刻ｔ６の後に一定期間Ｔ１が経過しており、制御出力ＤＬＣｏｕｔがまだレベルＨのままである場合には、フィードバック制御回路２１２は、電圧Ｖｚｃｌを自発的に増加させる。時刻ｔ８においては、時刻ｔ７の後に所定期間Ｔ２が経過しており、制御出力ＤＬＣｏｕｔがまだレベルＨのままである場合には、フィードバック制御回路２１２は、電圧Ｖｚｃｌを再び増加させることになる。
【００４５】
すなわち、制御出力ＤＬＣｏｕｔが、期間Ｔ１よりも短い期間（例えば、時刻ｔ１から時刻ｔ２）、レベルＨのままである場合には、フィードバック制御回路２１２は、電圧Ｖｚｃｌを変化させない。制御出力ＤＬＣｏｕｔが、期間Ｔ１よりも長い期間、レベルＨのままである場合には、フィードバック制御回路２１２は、電圧Ｖｚｃｌをより高いレベルに増加させることになる。期間Ｔ１の後、フィードバック制御回路２１２は、制御出力ＤＬＣｏｕｔがレベルＨからレベルＬに変化するまで、または、電圧Ｖｚｃｌが所定の最大値に達するまで、期間Ｔ２ごとに、電圧Ｖｚｃｌを定期的に上昇させることになる。
【００４６】
図９は、本発明の一実施形態によるフラッシュメモリ２０ｂを示す。図６に示すフラッシュメモリ２０のアーキテクチャと同様に、フラッシュメモリ２０ｂは、メモリアレイ２２と、Ｙパス回路２４と、電流制限器２６ｂと、電圧比較器２８ｂと、プログラム電圧発生器３０ｂとを含んでいる。
電流制限器２６ｂは、増幅器２２０と、２つのトランジスタＴＮ１ｂおよびＴＮ２ｂ、例えば、２つのＮＭＯＳトランジスタを含んでいる。トランジスタＴＮ１ｂは、それぞれノードｎ３，ｎ４および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、ノードｎ４は、基準電流Ｉｒｅｆに結合されている。トランジスタＴＮ２ｂは、それぞれノードｎ３，ｎ２および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有している。電流制限器２６ｂは、ノードｎ４において基準電流を受け取り、およびノードｎ２において、トランジスタＭａ等のストレージトランジスタをプログラムする電流Ｉｐｇｍを受け取る。増幅器２２０は、それぞれノードｎ４、基準電圧ＶＤＬおよびノードｎ３に結合された一組の入力端子と、出力端子とを有している。
【００４７】
電圧比較器２８ｂは、正の入力端子と、負の入力端子と、出力端子とを有する比較器２２２によって実施されており、その正の入力端子および負の入力端子は、それぞれノードｎ２および基準電圧ＶＲに結合されている。比較器２２２は、ノードｎ２において、電圧ＤＬと基準電圧ＶＲを比較して、その比較結果を制御出力ＤＬＣｏｕｔとしてその出力端子に出力する。
【００４８】
プログラム電圧発生器３０ｂは、分圧器２２４と、選択回路２２６と、増幅器２２８と、トランジスタ２２９、例えば、ＰＭＯＳトランジスタとを含んでいる。分圧器２２４、例えば、抵抗分圧器は、それぞれノードｎ１、ノードｎａ２および電圧ＶＳＳに結合された３つの抵抗端子を有している。選択回路２２６は、制御出力ＤＬＣｏｕｔに応答して、複数の基準電圧の候補から基準電圧Ｖｒｅｆを選択するために、電圧比較器３０ｂに結合されている。電圧ＶＺＣＬＩが供給される増幅器２２８は、それぞれ基準電圧Ｖｒｅｆ、ノードｎａ２およびノードｎａ１に結合された一組の入力端子と、出力端子とを有している。駆動トランジスタとしてのトランジスタ２２９は、それぞれノードｎａ１、ノードｎ１および電圧ＶＺＣＬＩに結合されたゲートと、ドレインと、ソースとを有している。
【００４９】
本実施形態によれば、基準電圧ＶＤＬは、基準電圧ＶＲに等しい。増幅器２２０と、トランジスタＴＮ１ｂおよびＴＮ２ｂによって形成されるカレントミラーとによって、基準電流Ｉｒｅｆは、基準電圧ＶＤＬと関連付けられ、電流Ｉｐｇｍは、電圧ＤＬと関連付けられ、その結果、電流Ｉｐｇｍと基準電流Ｉｒｅｆとの関係は、電圧ＤＬと基準電圧ＶＲを比較することによって反映させることができる。
【００５０】
基準電圧Ｖｒｅｆに従って、増幅器２２８は、電流を分圧器２２４に流して、電圧Ｖｚｃｌを作るようにトランジスタ２２９を駆動し、また、フィードバック電圧Ｖｆｂもノードｎａ２に生成される。トランジスタＭａのプログラミング中に、電流Ｉｐｇｍが基準電流Ｉｒｅｆよりも大きくなった場合、電圧比較器２８ｂの制御出力ＤＬＣｏｕｔは、基準電圧Ｖｒｅｆを更新するために、より高い電圧を選択するように選択回路２２６を作動させる。そのため、増幅器２２８は、トランジスタ２２９の駆動を強化し、その結果、更新された基準電圧Ｖｒｅｆに達するように、フィードバック電圧Ｖｆｂが増加することができ、その後、プログラミングのための電圧Ｖｚｃｌは、トランジスタＭａの導通を抑制するように増加される。
【００５１】
図１０は、本発明の一実施形態によるフラッシュメモリ２０ｃを示す。図６に示すフラッシュメモリ２０のアーキテクチャおよび動作原理に従って、フラッシュメモリ２０ｃもまた、メモリアレイ２２と、Ｙパス回路２４と、電流制限器２６ｃと、電圧比較器２８ｃと、プログラム電圧発生器３０ｃとを含んでいる。メモリアレイ２２、例えば、トランジスタＭａのプログラミング中に、電流制限器２６ｃは、それぞれ基準電流Ｉｒｅｆおよびプログラミング電流Ｉｐｇｍをノードｎ４およびｎ２で受け取り、それぞれ基準電流Ｉｒｅｆおよび電流Ｉｐｇｍに関連付けられた基準電圧ＶＲおよび電圧ＤＬを生成する。比較器２３０によって実施される電圧比較器２８ｃは、電圧ＤＬと基準電圧ＶＲを比較して、電流Ｉｐｇｍと基準電流Ｉｒｅｆとの関係を反映するための制御出力ＤＬＣｏｕｔを生成する。制御出力ＤＬＣｏｕｔに従って、プログラム電圧発生器３０ｃは、トランジスタＭａのゲートに供給される電圧Ｖｚｃｌを生成する。
【００５２】
図１０に示す実施形態において、電流制限器２６ｃは、２つのトランジスタＴＮ１ｃおよびＴＮ２ｃ、例えば、２つのＮＭＯＳトランジスタを含んでいる。トランジスタＴＮ１ｃは、それぞれノードｎ３，ｎ４および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、トランジスタＴＮ２ｃは、それぞれノードｎ３，ｎ２および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、ノードｎ３は、ノードｎ４にも結合されている。したがって、ノードｎ４における電圧を、基準電圧ＶＲとして生成することができる。基準電流Ｉｒｅｆは、基準メモリセル、例えば、ストレージトランジスタＭｃによって供給することができる。
【００５３】
本実施形態において、トランジスタＭｃは、トランジスタＭａの複製であり、および冗長メモリセルとして機能し、トランジスタＭｃのゲートは、電圧Ｖｚｃｌ＿ｒｅｆによってバイアスがかけられている。そのため、トランジスタＭｃによって生成される基準電流Ｉｒｅｆは、トランジスタＭａの製造プロセス変動等の特性を反映することが可能である。
【００５４】
図１１は、本発明の一実施形態によるフラッシュメモリ２０ｄを示す。図６に示すフラッシュメモリ２０のアーキテクチャおよび動作原理と同様に、フラッシュメモリ２０ｄもまた、メモリアレイ２２と、Ｙパス回路２４と、電流制限器２６ｄと、電圧比較器２８ｄと、プログラム電圧発生器３０ｄとを含んでいる。
メモリアレイ２２のトランジスタＭａをプログラミングしている間、電流制限器２６ｄは、それぞれノードｎ４およびｎ２において、基準電流Ｉｒｅｆおよびプログラミング電流Ｉｐｇｍを受け取り、それぞれ基準電流Ｉｒｅｆおよび電流Ｉｐｇｍに関連付けられた基準電圧ＶＲおよび電圧ＤＬを生成する。比較器２４０によって実施される電圧比較器２８ｄは、電圧ＤＬと基準電圧ＶＲを比較して、電流Ｉｐｇｍと基準電流Ｉｒｅｆとの関係を反映させるための制御出力ＤＬＣｏｕｔを生成する。制御出力ＤＬＣｏｕｔに従って、プログラム電圧発生器３０ｄは、トランジスタＭａのゲートのための電圧Ｖｚｃｌを生成する。
【００５５】
電流制限器２６ｄは、２つのトランジスタＴＮ１ｄおよびＴＮ２ｄ、例えば、２つのＮＭＯＳトランジスタを含んでいる。トランジスタＴＮ１ｄは、それぞれノードｎ３，ｎ４および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、トランジスタＴＮ２ｄは、それぞれノードｎ３，ｎ２および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、ノードｎ３は、ノードｎ４にも結合されており、ノードｎ４における電圧は、基準電圧ＶＲとして供給される。
【００５６】
プログラム電圧発生器３０ｄは、ポンプクロック回路２４２と、ポンピング段２４４とを含んでいる。ポンプクロック回路２４２は、制御出力ＤＬＣｏｕｔに応答して、ポンピングクロックＣＫＰを選択的に生成するために、例えば、制御出力ＤＬＣｏｕｔに従って、ポンピングクロックＣＫＰのトグリングを選択的に始動または停止させるために、電圧比較器２８ｄに結合されている。ポンピング段２４４は、ポンピングクロックＣＫＰのトグリングに応動して電圧Ｖｚｃｌをポンピングするために、ポンプクロック回路２４２とノードｎ１との間に結合されている。一実施形態において、ポンピング段２４４は、ポンピングクロックＣＫＰが切り替わる場合、電圧Ｖｚｃｌを上昇させ続け、また、ポンピングクロックＣＫＰが切り替わらない場合には、電圧Ｖｚｃｌを変化させない。
【００５７】
トランジスタＭａのプログラミング中に、電流Ｉｐｇｍが基準電流Ｉｒｅｆを超えると、電圧比較器２８ｄは、制御出力ＤＬＣｏｕｔに関連する変化を反映させる。制御出力ＤＬＣｏｕｔに応答して、ポンプクロック回路２４２は、ポンピングクロックＣＫＰを切り替え始め、ポンピング段２４４は、ポンピングクロックＣＫＰのトグリングにより、電圧Ｖｚｃｌを上昇させる。一方、電流Ｉｐｇｍが基準電流Ｉｒｅｆ以下に抑えられている場合、ポンプクロック回路２４２は、制御出力ＤＬＣｏｕｔに応答して、ポンピングクロックＣＫＰのトグリングを停止し、それに伴って、電圧Ｖｚｃｌは変化しない。
【００５８】
図１２は、本発明の一実施形態によるフラッシュメモリ２０ｅを示す。図６に示すフラッシュメモリ２０のアーキテクチャおよび動作原理に従って、フラッシュメモリ２０ｅもまた、メモリアレイ２２と、Ｙパス回路２４と、電流制限器２６ｅと、電圧比較器２８ｅと、プログラム電圧発生器３０ｅとを含んでいる。
トランジスタＭａのプログラミング中に、電流制限器２６ｅは、基準電流Ｉｒｅｆおよびプログラミング電流Ｉｐｇｍを受け取り、電流Ｉｐｇｍに関連付けられた電圧ＤＬを生成する。電圧比較器２８ｅは、電圧ＤＬと基準電圧ＶＲを比較して、電流Ｉｐｇｍと基準電流Ｉｒｅｆとの関係を反映させるための制御出力ＤＬＣｏｕｔを生成する。制御出力ＤＬＣｏｕｔに従って、プログラム電圧発生器３０ｅは、電圧ＶｚｃｌをトランジスタＭａのゲートに供給する。
【００５９】
図１２に示すように、プログラム電圧発生器３０ｅは、分圧器２５０と、フィードバック制御回路２５２と、増幅器２５４と、ポンプクロック２５６と、ポンピング段２５８とを含んでいる。分圧器２５０は、ノードｎ１と電圧ＶＳＳとの間に結合されている。フィードバック制御回路２５２は、制御出力ＤＬＣｏｕｔに応答して分圧器２５０の分圧比を調整するために、およびその分圧比および電圧Ｖｚｃｌに従って、フィードバック電圧Ｖｆｂを生成するために、電圧比較器２８ｅに結合されている。増幅器２５４は、それぞれ基準電圧Ｖｒｅｆ、フィードバック電圧Ｖｆｂおよびノードｎａ１に結合された一組の入力端子と、出力端子とを有している。ポンプクロック回路２５６は、ノードｎａ１における信号に応答して、ポンピングクロックＣＫＰを選択的に切り替えるために、ノードｎａ１に結合されている。ポンピング段２５８は、ポンピングクロックＣＫＰのトグリングに応動して電圧Ｖｚｃｌをポンピングするために、ポンプクロック回路２５６とノードｎ１との間に結合されている。
【００６０】
プログラム電圧発生器３０ｅの動作は、増幅器２５４が、トランジスタ２１６の代わりにポンプクロック回路２５６およびポンピング段２５８を駆動することにより、電圧Ｖｚｃｌを上昇させることを除いて、図７に示すプログラム電圧発生器３０ａの動作と同様である。
プログラミング中に、プログラミングのための電流Ｉｐｇｍが基準電流Ｉｒｅｆよりも大きくなると、フィードバック制御回路２５２は、分圧器２５０の分圧比を調整して、フィードバック電圧Ｖｆｂを下げる。フィードバック電圧Ｖｆｂの低下を妨げるために、ポンプクロック回路２５６は、ポンピングクロックＣＫＰを切り替え、その結果、ポンピング段２５８は、ポンピングによってフィードバック電圧Ｖｆｂを上昇させ、その後、電圧Ｖｚｃｌは、電流Ｉｐｇｍを抑えるように増加される。
【００６１】
図１３は、本発明の一実施形態によるフラッシュメモリ２０ｆを示す。図６に示すフラッシュメモリ２０のアーキテクチャおよび動作原理と同様に、フラッシュメモリ２０ｆもまた、メモリアレイ２２と、Ｙパス回路２４と、電流制限器２６ｆと、電圧比較器２８ｆと、プログラム電圧発生器３０ｆとを含んでいる。
トランジスタＭａのプログラミング中に、電流制限器２６ｆは、ノードｎ４およびｎ２において、それぞれ基準電流Ｉｒｅｆおよびプログラミング電流Ｉｐｇｍを受け取り、それぞれ基準電流Ｉｒｅｆおよび電流Ｉｐｇｍに関連付けられた基準電圧ＶＲおよび電圧ＤＬを生成する。電圧比較器２８ｆは、電圧ＤＬと基準電圧ＶＲを比較して、電流Ｉｐｇｍと基準電流Ｉｒｅｆとの関係を反映させるための制御出力ＤＬＣｏｕｔを生成する。制御出力ＤＬＣｏｕｔに従って、プログラム電圧発生器３０ｆは、電圧Ｖｚｃｌを生成し、および適応制御する。
【００６２】
図１３に示すように、電流制限器２６ｆは、２つのトランジスタＴＮ１ｆおよびＴＮ２ｆ、例えば、２つのＮＭＯＳトランジスタを含んでいる。トランジスタＴＮ１ｆは、それぞれノードｎ３，ｎ４および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、トランジスタＴＮ２ｆは、それぞれノードｎ３，ｎ２および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有し、ノードｎ３は、ノードｎ４にも結合されており、ノードｎ４における電圧は、基準電圧ＶＲとして供給される。電圧比較器２８ｆは、比較器２６０によって実施され、その比較器は、それぞれ基準電圧ＶＲ、電圧ＤＬおよびプログラム電圧発生器３０ｆに結合された正の入力端子と、負の入力端子と、出力端子とを有している。プログラム電圧発生器３０ｆは、２つのトランジスタＴＰ３およびＴＮ３、例えば、ＰＭＯＳトランジスタと相補ＮＭＯＳトランジスタとを含んでいる。トランジスタＴＰ３は、それぞれノードｎ１、電圧ＶＺＣＬＩおよびノードｎ１に結合されたゲートと、ソースと、ドレインとを有している。トランジスタＴＮ３は、それぞれ制御出力ＤＬＣｏｕｔ、ノードｎ１および電圧ＶＳＳに結合されたゲートと、ドレインと、ソースとを有している。
【００６３】
プログラミング中に、プログラミングのための電流Ｉｐｇｍが基準電圧Ｉｒｅｆよりも大きくなると、比較器２６０は、電流Ｉｐｇｍを抑えるために、プログラミングのための電圧Ｖｚｃｌが増加するように、トランジスタＴＮ３の導通を調整する。
以上を総括すると、本発明によるプログラミング回路は、メモリセルに供給されるゲートプログラム電圧を適応的に調整することができるため、プログラミングのためのドレイン電流を、所定の基準電流に動的に制限することができる。したがって、ドレイン電流をポンピングするための回路は、より小さなレイアウト面積に低減することができ、およびより少ない電力を消費する。また、メモリセルのプログラミング効率および信頼性を高めて改善することができる。
【００６４】
本発明を、現時点で最も実用的で好適な実施形態であると考えられることに関して説明してきたが、本発明は、開示されている実施形態に限定する必要はないことを理解すべきである。すべての変更例および同様の構造を包含するように、最も広範な解釈で一致すべき添付特許請求の範囲の趣旨および範囲内に含まれるそのような様々な変更例および同様の構成を含めることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014049151.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成25年12月17日(2013.12.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能なｐチャネル金属酸化膜半導体（ＰＭＯＳ）メモリセルと、
データライン端子のデータライン信号によって、１本の前記ビットラインに流れる前記プログラム電流の量を反映するために、および基準電流を受けるために、前記ビットラインに結合された電流制限器と、
前記プログラム電流が前記基準電流に追従するように、前記データライン信号に応答して前記プログラム電圧を生成するために、前記制御ライン端子およびデータライン端子に結合されたプログラム電圧発生器と、を備え、
前記基準電流はプログラミングの間、前記ＰＭＯＳメモリセルの導通を制限するように設定され、前記ＰＭＯＳメモリセルはチャネルホットエレクトロン（ＣＨＥ）領域で作動することが保証される、フラッシュメモリ。
【請求項２】
前記プログラム電圧発生器は、前記プログラム電流の増加傾向に応動して前記プログラム電圧を上昇させるように構成される、請求項１に記載のフラッシュメモリ。
【請求項３】
前記プログラム電圧発生器は、
それぞれ前記データライン端子、基準電圧および前記制御ライン端子に結合された一組の第１の入力端子および第１の出力端子を備える第１の増幅器を備え、
前記電流制限器は、
第１のゲートおよび第１のドレインを備える第１のトランジスタであって、第１のドレインが前記基準電流に結合されている第１のトランジスタと、
それぞれ第１のゲートおよび前記データライン端子に結合された第２のゲートおよび第２のドレインを備える第２のトランジスタと、
を備える請求項１に記載のフラッシュメモリ。
【請求項４】
前記電流制限器は、
それぞれ第１のドレイン、前記基準電圧および第１のゲートに結合された一組の第２の入力端子および第２の出力端子を備える第２の増幅器をさらに備える、請求項３に記載のフラッシュメモリ。
【請求項５】
前記第１のゲートは、前記第１のドレインに結合され、前記第１のドレインの電圧は、前記基準電圧として供給される、請求項３に記載のフラッシュメモリ。
【請求項６】
ビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能なメモリセルと、
データライン端子のデータライン電圧によって、１本の前記ビットラインに流れる前記プログラム電流の量を反映するために、および基準電流を受けるために、前記ビットラインに結合された電流制限器と、
前記データライン電圧と基準電圧との比較に応動して制御出力を供給するための、前記データライン端子に結合された電圧比較器と、
前記プログラム電流が前記基準電流に追従するように、前記制御出力に応答して前記プログラム電圧を生成するための、前記制御ライン端子および前記電圧比較器に結合されたプログラム電圧発生器と、を備え、
前記基準電流はプログラミングの間、前記ＰＭＯＳメモリセルの導通を制限するように設定され、前記メモリセルはチャネルホットエレクトロン（ＣＨＥ）領域で作動することが保証される、フラッシュメモリ。
【請求項７】
前記プログラム電圧発生器は、
前記制御ライン端子に結合された分圧器と、
前記制御出力に応答して前記分圧器の分圧比を調整するための、および前記プログラム電圧および前記分圧比に従ってフィードバック電圧を供給するための、前記制御出力に結合されたフィードバック制御回路と、
一組の入力端子と、出力端子とを備える増幅器であって、前記一組の入力端子は、それぞれ第２の基準電圧および前記フィードバック電圧に結合されている前記増幅器と、
それぞれ前記出力端子および制御ライン端子に結合されたゲートおよびドレインを備えるトランジスタと、
を備える請求項６に記載のフラッシュメモリ。
【請求項８】
前記電流制限器は、
第１のゲートおよび第１のドレインを備える第１のトランジスタであって、第１のドレインが前記基準電流に結合されている第１のトランジスタと、
それぞれ第１のゲートおよび前記データライン端子に結合された第２のゲートおよび第２のドレインを備える第２のトランジスタと、
を備える請求項６に記載のフラッシュメモリ。
【請求項９】
前記電流制限器は、
それぞれ第１のドレイン、前記基準電圧および第１のゲートに結合された一組の第１の入力端子および第１の出力端子を備える第１の増幅器をさらに備える請求項８に記載のフラッシュメモリ。
【請求項１０】
前記第１のゲートは前記第１のドレインに結合され、前記第１のドレインの電圧は、前記基準電圧として供給される請求項８に記載のフラッシュメモリ。
【請求項１１】
前記電圧比較器は、一組の第１の入力端子および第１の出力端子を備え、前記一組の第１の入力端子は、それぞれ前記データライン端子および前記基準電圧に結合され、前記制御出力は、前記第１の出力端子から出力される、請求項６に記載のフラッシュメモリ。
【請求項１２】
前記プログラム電圧発生器は、
第１の抵抗端子および第２の抵抗端子を備える分圧器であって、第１の抵抗端子が前記制御ライン端子に結合されている分圧器と、
前記制御出力に応答して、複数の基準電圧の候補から第２の基準電圧を選択するための、前記電圧比較器に結合された選択回路と、
一組の第２の入力端子および第２の出力端子を備える増幅器であって、一組の第２の入力端子がそれぞれ第２の基準電圧および第２の抵抗端子に結合されている増幅器と、
それぞれ第２の出力端子および第１の抵抗端子に結合された第１のゲートおよび第１のドレインを備える駆動トランジスタと、
を備える請求項１１に記載のフラッシュメモリ。
【請求項１３】
前記基準電流を供給するための基準メモリセルをさらに備える請求項６に記載のフラッシュメモリ。
【請求項１４】
前記プログラム電圧発生器は、
前記制御出力に応答して、ポンピングクロックを選択的に生成するための、前記電圧比較器に結合されたポンプクロック回路と、
前記ポンピングクロックのトグリングに応動して、前記プログラム電圧をポンピングするための、前記ポンプクロック回路と前記制御ライン端子との間に結合されたポンピング段と、
を備える請求項６に記載のフラッシュメモリ。
【請求項１５】
前記プログラム電圧発生器は、
前記制御ライン端子に共通して結合された第１のゲートおよび第１のドレインを備える第１のトランジスタと、
それぞれ前記制御出力および第１のドレインに結合された第２のゲートおよび第２のドレインを備える第２のトランジスタと、
を備える請求項６に記載のフラッシュメモリ。
【請求項１６】
前記プログラム電圧発生器は、前記プログラム電流が、第１の期間にわたり前記基準電流よりも大きい場合に、前記プログラム電圧を上昇させるように構成される、請求項６に記載のフラッシュメモリ。
【請求項１７】
前記プログラム電圧発生器は、前記プログラム電流が、第１の期間の後の第２の期間にわたり前記基準電流以上のままである場合に、前記プログラム電圧を再度上昇させるように構成される、請求項１６に記載のフラッシュメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明は、メモリセル（例えば、ＰＭＯＳメモリセル）と、電流制限器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。メモリセルは、それぞれメモリセルのＰＭＯＳストレージトランジスタのドレインに印加されたビットラインのプログラム電流と、制御ライン端子のプログラム電圧とに応動してプログラムされることが可能である。電流制限器は、データライン端子のデータライン信号（例えば、データライン電圧）によってプログラム電流の量を反映するために、および基準電流を受けるために、ビットラインに結合されている。制御ライン端子およびデータライン端子に結合されているプログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、データライン信号に応答してプログラム電圧を生成するように構成されている。前記基準電流はプログラミングの間、前記ＰＭＯＳメモリセルの導通を制限するように設定され、前記ＰＭＯＳメモリセルはチャネルホットエレクトロン（ＣＨＥ）領域で作動することが保証される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明は、メモリセル（例えば、ＰＭＯＳメモリセル）と、電流制限器と、電圧比較器と、プログラム電圧発生器とを含むフラッシュメモリを提供する。電流制限器は、データライン端子のデータライン電圧によってプログラム電流の量を反映するためにそのビットラインに結合されている。電圧比較器は、データライン電圧と基準電圧との比較に応動して、制御出力（例えば、ディジタル信号）を生成するために、そのデータライン端子に結合されている。プログラム電圧発生器は、そのプログラム電流が基準電流に追従するように、その制御出力に応答してプログラム電圧を生成するために、その制御ライン端子および電圧比較器に結合されている。前記基準電流はプログラミングの間、前記ＰＭＯＳメモリセルの導通を制限するように設定され、前記メモリセルはチャネルホットエレクトロン（ＣＨＥ）領域で作動することが保証される。