(57)【要約】      （修正有）【課題】誤書き込みの可能性が小さい不揮発性半導体記憶装置を提供する。【解決手段】１つのメモリセルにｎビットデータ（ｎは３以上の自然数）を記憶できる複数の前記メモリセルを直列接続してなるメモリストリングを複数有するメモリセルアレイと、ワード線と、ビット線と、ソース線と、前記ビット線に接続されたセンスアンプ回路と、前記センスアンプ回路に接続された複数のデータ記憶回路と、第１書き込み動作及び第２書き込み動作及び書き込みベリファイ動作を制御する制御回路と、を備え、前記制御回路は、前記第１書き込み動作において第１ベリファイ電圧で書き込みベリファイを行うことにより中間しきい値分布を形成する第１ステップと、前記第１ステップの後に前記複数の前記メモリセルのうち一部のメモリセルのしきい値電圧を高くする第２ステップとを行い、前記第２書き込み動作において前記ｎビットデータに対応するしきい値分布を形成する。【選択図】図９
2014059930.tif 000002
【特許請求の範囲】
【請求項１】
１つのメモリセルにｎビットデータ（ｎは３以上の自然数）を記憶できる複数の前記メモ
リセルを直列接続してなるメモリストリングを複数有するメモリセルアレイと、
第1の方向に並ぶ前記メモリセルの制御線を共通接続するワード線と、
前記メモリストリングの第１の端部に接続されるビット線と、
前記メモリストリングの第２の端部に接続されるソース線と、
前記ビット線に接続されたセンスアンプ回路と、
前記センスアンプ回路に接続された複数のデータ記憶回路と、
第１書き込み動作及び第２書き込み動作及び書き込みベリファイ動作を制御する制御回路
と、
を備え、
前記制御回路は、前記第１書き込み動作において第１ベリファイ電圧で書き込みベリファ
イを行うことにより中間しきい値分布を形成する第１ステップと、前記第１ステップの後
に前記複数の前記メモリセルのうち一部のメモリセルのしきい値電圧を高くする第２ステ
ップとを行い、前記第２書き込み動作において前記ｎビットデータに対応するしきい値分
布を形成することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は前記第２ステップにおいて書き込みベリファイ動作を行わないことを特
徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、第３書き込み動作をさらに行い、
前記制御回路は、前記第２書き込み動作において、それぞれ第１目標ベリファイ電圧で
書き込みベリファイ動作を行い、前記第３書き込み動作において、それぞれ前記第１目標
ベリファイ電圧よりも高い第２目標ベリファイ電圧を用いて書き込みベリファイ動作を行
うことを特徴とする請求項1、または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記ワード線のうち第１ワード線に接続された第１メモリセルに前記
第１書き込み込み動作を行い、その後前記第１ワード線のドレイン側に隣接する第２ワー
ド線に接続された第２メモリセルに前記第１書き込み動作を行い、その後前記第１メモリ
セルに前記第２書き込み動作を行うことを特徴とする請求項1乃至３のいずれか記載の不
揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記ワード線のうち第１ワード線に接続された第１メモリセルに前記
第１書き込み込み動作を行い、その後前記第１ワード線のドレイン側に隣接する第２ワー
ド線に接続された第２メモリセルに前記第１書き込み動作を行い、その後前記第１メモリ
セルに前記第２書き込み動作を行い、その後前記第２ワード線のドレイン側に隣接する第
３ワード線に接続された第３メモリセルに前記第１書き込み動作を行い、その後前記第２
メモリセルに前記第２書き込み動作を行い、その後前記第１メモリセルに前記第３書き込
み動作を行うことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装
置。
【請求項６】
前記第１書き込み動作における、前記一部のメモリセルは前記中間しきい値分布よりも
高いしきい値分布に書き込まれる上位メモリセル、または、消去状態よりも高く前記中間
しきい値分布よりも低いしきい値分布に書き込まれる下位メモリセルであり、
前記制御回路は、前記第１ワード線に第１書き込み電圧を印加して前記下位メモリセル
のデータの書き込みを行い、前記第１ワード線に前記第１書き込み電圧よりも高い第２書
き込み電圧を印加して前記上位メモリセルのデータの書き込みを行い、
前記第１書き込み電圧、または、前記第２書き込み電圧は、前記第１ワード線と前記第２
ワード線では異なることを特徴とする請求項４または５に記載の半導体記憶装置。
【請求項７】
前記一部のメモリセルは前記中間しきい値分布よりも高いしきい値分布に書き込まれる
上位メモリセル、または、消去状態よりも高く前記中間しきい値分布よりも低いしきい値
分布に書き込まれる下位メモリセルであり、
前記上位メモリセルは前記第２書き込み動作において最も高い第１目標ベリファイ電圧
でベリファイ動作を行うメモリセルであり、前記下位メモリセルは前記第１ベリファイ電
圧の次に低い第１目標ベリファイ電圧でベリファイ動作を行うメモリセルであることを特
徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記一部のメモリセルは前記中間しきい値分布よりも高いしきい値分布に書き込まれる
上位メモリセル、または、消去状態よりも高く前記中間しきい値分布よりも低いしきい値
分布に書き込まれる下位メモリセルであり、
前記上位メモリセルは前記第２書き込み動作において最も高い第１目標ベリファイ電圧
及び２番目に高い第１目標ベリファイ電圧でベリファイ動作を行うメモリセルであり、前
記下位メモリセルは、前記第１ベリファイ電圧の次に低い第１目標ベリファイ電圧及び前
記第１ベリファイ電圧の次の次に低い第１目標ベリファイ電圧でベリファイ動作を行うメ
モリセルであることを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性半導体記憶装置に係り、特に、８値以上のデータ（１つのメ
モリセルに３ビット以上のデータ）を記憶できるＮＡＮＤ型フラッシュメモリのデータ書
き込みに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、カラム方向に配置された複数のメモリセルが直列接続
されてメモリストリングを構成し、各メモリストリングは選択ゲートを介して対応するビ
ット線に接続される。各ビット線は、書き込みデータ、及び読み出しデータをセンス・ラ
ッチするセンスアンプ回路に接続されている。ワード線方向に配置された複数のセルの全
て、又は半数のメモリセルは、同時に選択され、この同時に選択された全てのメモリセル
又は半数のメモリセルに対して、一括して書き込み、又は読み出し動作が行なわれる。
【０００３】
ここで、メモリストリングの縮小化に伴い、隣接するメモリセルのセル間干渉が大きく
なってきている。このセル間干渉によりメモリセルにデータを書き込む時においてデータ
の誤書き込みする可能性が高くなってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２９４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、誤書き込みの可能性が小さい不揮発性半導体記憶装置を提供しようとするも
のである。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の態様の一例は、１つのメモリセルにｎビットデータ（ｎは３
以上の自然数）を記憶できる複数の前記メモリセルを直列接続してなるメモリストリング
を複数有するメモリセルアレイと、第1の方向に並ぶ前記メモリセルの制御線を共通接続
するワード線と、前記メモリストリングの第1の端部に接続されるビット線と、前記メモ
リストリングの第2の端部に接続されるソース線と、前記ビット線に接続されたセンスア
ンプ回路と、前記センスアンプ回路に接続された複数のデータ記憶回路と、第１書き込み
動作及び第２書き込み動作及び書き込みベリファイ動作を制御する制御回路と、を備え、
前記制御回路は、前記第１書き込み動作において第１ベリファイ電圧で書き込みベリファ
イを行うことにより中間しきい値分布を形成する第１ステップと、前記第１ステップの後
に前記複数の前記メモリセルのうち一部のメモリセルのしきい値電圧を高くする第２ステ
ップとを行い、前記第２書き込み動作において前記ｎビットデータに対応するしきい値分
布を形成することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体記憶装置の一例を示す構成図。
【図２】本実施形態に係るメモリセルアレイの一例を示す回路図。
【図３】図３（ａ）（ｂ）はメモリセル及び選択トランジスタの一例を示す断面図。
【図４】ＮＡＮＤ型フラッシュメモリの断面の一例を示す断面図。
【図５】図４に示す各領域に供給される電圧の例を示す図。
【図６】図６（ａ）（ｂ）はビット線制御回路の回路構成の一例を示す図。
【図７】８値のデータを記憶する場合のメモリセルのしきい値分布の一例を示す図。
【図８】メモリセルＭＣの書き込み順序の一例を説明する図である。
【図９】第１の実施形態に係る書き込み動作におけるメモリセルのしきい値分布の遷移の一例を示す図。
【図１０】図９に続く、第１の実施形態に係る書き込み動作におけるメモリセルのしきい値分布の遷移の一例を示す図。
【図１１】図１０に続く、第１の実施形態に係る書き込み動作におけるメモリセルのしきい値分布の遷移の一例を示す図。
【図１２】第１書き込み動作のフローチャートの一例を示す図。
【図１３】データラッチのデータ保持状態の一例を示図。
【図１４】第２書き込み動作のフローチャートの一例を示す図。
【図１５】第３書き込み動作のフローチャートの一例を示す図。
【図１６】第２の実施形態に係る書き込み動作におけるメモリセルのしきい値分布の遷移の一例を示す図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について、図面を参照して説明する。
【０００９】
先ず、図１乃至図２を用いて、本実施形態に適用される半導体記憶装置を１つのＮＡＮ
Ｄ型フラッシュメモリの構成を例に挙げて説明する。
【００１０】
ＮＡＮＤ型フラッシュメモリは、データを記憶するメモリセルＭＣをマトリクス状に配
置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数のビット
線ＢＬ、複数のワード線ＷＬ、共通ソース線ＣＥＬＳＲＣ、及び複数のメモリセルＭＣを
含む。メモリセルＭＣは、１つのメモリセルにｎビット（ｎは３以上の自然数）のデータ
を記憶することができる。
【００１１】
ホストまたはメモリコントローラＨＭから供給されたＮＡＮＤ型フラッシュメモリの動
作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、ＩＯバッファ４
に入力される。ＩＯバッファ４に入力された書き込みデータは、データ入出力線ＩＯ、Ｉ
Ｏｎを介して、ビット線制御回路２によって選択されたビット線ＢＬｓに供給される。ま
た、各種コマンドＣＭＤ及びアドレスＡＤＤは、制御回路５に入力され、制御回路５は、
コマンドＣＭＤ及びアドレスＡＤＤに基づいて昇圧回路６やドライバ７を制御する。ＩＯ
バッファ４には、その他にも、制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬ
Ｅ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イ
ネーブル）が入力される。
【００１２】
昇圧回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を生成
し、ドライバ７に供給する。ドライバ７は制御回路５の制御により、これらの電圧をビッ
ト線制御回路２、ワード線制御回路３に供給する。ビット線制御回路２、ワード線制御回
路３はこれらの電圧によりメモリセルＭＣからデータを読み出し、メモリセルＭＣへデー
タを書き込み、メモリセルＭＣのデータの消去を行う。
【００１３】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。また、
ビット線制御回路２、ワード線制御回路３はドライバ７に接続されている。
【００１４】
すなわち、ドライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビッ
ト線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ド
ライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビット線ＢＬを介し
てメモリセルアレイ１中のメモリセルＭＣに書き込みを行う。
【００１５】
また、ビット線制御回路２、ワード線制御回路３、ドライバ７、制御回路５、を総称し
て「制御回路」と称する場合もある。
【００１６】
図２は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリセルア
レイ１には複数のメモリセルが配置されている。１つのＮＡＮＤストリングＮＳは、ビッ
ト線方向（図２のＹ方向）に直列接続された例えば８６個のメモリセルＭＣからなるメモ
リストリングと、選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモリス
トリングと選択トランジスタＳＤの間、メモリストリングと選択トランジスタＳＳの間に
ダミーメモリセルＤＭＣが配置されていても良い。
【００１７】
ＮＡＮＤストリングＮＳはワード線方向（図２のＸ方向）に複数個配置（図２の例では
、ｍ＋１個）され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接
続され、他端には共通ソース線ＣＥＬＳＲＣが接続されている。なお、ＮＡＮＤストリン
グＮＳはワード線方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット
線ＢＬのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも
言える。選択トランジスタＳＤ、ＳＳの制御線（ゲート電極）はそれぞれ選択ゲートＳＧ
Ｄ、ＳＧＳに接続されている。
【００１８】
ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続し
ている。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。メモリセルＭ
Ｃへの書き込みはページ単位で行われる。なお、書き込み単位の「ページ」とこの後述べ
るデータの書き込みビット分布である「下位ページ」、「中位ページ」、「上位ページ」
とは異なる概念なので留意していただきたい。また、ワード線方向に並んだメモリセルス
トリングＮＳでブロックを構成する。メモリセルＭＣの消去はブロック単位で行われる。
【００１９】
図３（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図３（ａ
）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセル
のソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上
にはゲート絶縁膜４３を介して電荷蓄積層（ＦＧ）４４が形成され、この電荷蓄積層４４
の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図３（ｂ）は選
択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４
７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート
４９が形成されている。
【００２０】
この電荷蓄積層（ＦＧ）に蓄積する電荷量を変化させることにより、メモリセルのしき
い値電圧を変化させることができる。このしきい値電圧に応じてデータを割り付けること
により、データを記憶することができる。通常、大きなデータを記憶するために複数のメ
モリセルが用いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたし
きい値分布を形成する。
【００２１】
図４は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５
１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ
型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメ
モリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル
領域５３、Ｐ型ウェル領域５６内に、例えば、制御回路５を構成する低電圧Ｐチャネルト
ランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前
記基板５１内には、例えば、ワード線とワード線制御回路３を接続する高電圧Ｎチャネル
トランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えば
ワード線制御回路３等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されて
いる。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トラン
ジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００２２】
図５は、図４に示す各領域に供給される電圧の例を示している。消去動作、プログラム
動作、読み出し動作において、各領域に図５に示すような電圧が供給される。ここで、Ｖ
ｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電
圧、書き込み電圧Ｖｐｇｍはデータの書き込み時に選択ワード線に供給される電圧、読み
出し電圧Ｖｃｇｒｖはデータの読み出し時に選択ワード線に供給される可変の電圧、読み
出しパス電圧Ｖｒｅａｄはデータの読み出し時に非選択ワード線に供給される電圧、書き
込みパス電圧Ｖｐａｓｓはデータの読み出し時に非選択ワード線に供給される電圧である
。
【００２３】
図６（ａ）は、ビット線制御回路２の回路構成の一例を示すブロック図である。図６（
ａ）に示すようにビット線制御回路２はセンスアンプユニットＳＡＵ、データラッチユニ
ットＡＤＬＵ、ＢＤＬＵ、ＣＤＬＵ、演算回路群ＢＯＸ、スイッチ回路群ＸＳＷＵ及びデ
ータラッチＸＤＬを有している。センスアンプユニットＳＡＵ、データラッチユニットＡ
ＤＬＵと演算回路群ＢＯＸはデータ線群ＳＢＵＳＧで結ばれている。
【００２４】
それぞれのセンスアンプユニットＳＡＵは複数のセンスアンプ回路Ｓ／Ａを有している
。それぞれのデータラッチユニットＡＤＬＵ、ＢＤＬＵ、ＣＤＬＵは複数のデータラッチ
ＡＤＬ、ＢＤＬ、ＣＤＬを有している。演算回路群ＢＯＸは複数の演算回路ＣＯＬＣを有
している。スイッチ回路群ＸＳＷＵは複数のスイッチ回路ＸＳＷを有している。スイッチ
回路ＸＳＷは、例えば、ＭＯＳトランジスタである。センスアンプ回路Ｓ／Ａ及びデータ
ラッチＡＤＬ、ＢＤＬ、ＣＤＬ、演算回路ＣＯＬＣ及びスイッチ回路ＸＳＷは１つのカラ
ムユニットＣＯＬを構成している。
【００２５】
図６（ｂ）にカラムユニットのブロック図の一例を示す。ＮＡＮＤストリングＮＳの一
端がビット線ＢＬに接続されている。ビット線ＢＬの一端はセンスアンプ回路Ｓ／Ａに接
続される。ここで、センスアンプ回路Ｓ／Ａはビット線ＢＬの電位または電流を検知して
メモリセルＭＣに保持されるデータを判定する。また、センスアンプ回路Ｓ／Ａは、デー
タラッチＡＤＬとは別に、判定したデータを記憶するデータラッチを有していても良い。
【００２６】
センスアンプ回路Ｓ／ＡはデータバスＳＢＵＳを介してデータラッチＡＤＬに接続され
る。
【００２７】
ここで、データバスＳＢＵＳにはデータラッチＡＤＬ以外にもデータラッチが接続されて
いても良い。また、データバスＳＢＵＳは演算回路ＣＯＬＣに接続されている。演算回路
ＣＯＬＣは他のカラムユニットＣＯＬと共通に用いることもできる。すなわち、複数のカ
ラムユニットＣＯＬで１つの演算回路ＣＯＬＣを共有していても良い。演算回路ＣＯＬＣ
はデータバスＤＢＵＳを介してデータラッチＢＤＬ、ＣＤＬ及びスイッチ回路ＸＳＷに接
続されている。ここで、データバスＤＢＵＳにはデータラッチＢＤＬ、ＣＤＬ以外にもデ
ータラッチが接続されていても良い。
【００２８】
ここで、演算回路ＣＯＬＣはデータラッチＢＤＬ、ＣＤＬに保持したデータを演算して
データラッチＡＤＬに転送したり、データラッチＢＤＬ、ＣＤＬに保持したデータを演算
してスイッチ回路ＸＳＷを介してデータラッチＸＤＬに転送することができる。また、演
算回路ＣＯＬＣはデータラッチＡＤＬに保持されたデータを反転してデータラッチＢＤＬ
に転送することもできる。
【００２９】
データラッチＸＤＬにはスイッチ回路ＸＳＷが接続されている。すなわち、データラッ
チＸＤＬには複数のカラムユニットＣＯＬが接続され、制御回路５がスイッチ回路ＸＳＷ
を制御することにより選択されたカラムユニットＣＯＬからデータをデータラッチＸＤＬ
に転送することができる。また、データラッチＸＤＬはデータ入出力線ＩＯ（または、デ
ータ入出力線ＩＯｎ）に接続されている。制御回路５はデータラッチＸＤＬに保持された
データをデータ入出力線ＩＯに出力したり、データ入出力線ＩＯからデータラッチＸＤＬ
にデータを入力し、データをデータラッチＸＤＬに保持することができる。
【００３０】
以降、上述のデータラッチＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬを総称して「データラッチ
ＤＬ」と記載する場合がある。
【００３１】
（メモリセルのしきい値分布）
メモリセルＭＣのしきい値分布とデータの記憶に関して図７を用いて説明する。図７は
ＮＡＮＤ型フラッシュメモリが、例えば、８値のデータを記憶する場合のメモリセルＭＣ
のしきい値分布の一例を示す図である。
【００３２】
例えば、１つのメモリセルＭＣに３ビットを記憶する場合、図７に示すように複数のメ
モリセルＭＣのしきい値は８つのしきい値分布を有する。ここで、しきい値電圧が低い方
から“ｅＲ”分布（消去状態）、“Ａ”分布、“Ｂ”、分布“Ｃ”分布、“Ｄ”分布、“
Ｅ”、分布“Ｆ”分布、“Ｇ”分布とする。ここで、左から順に、上位データ、中位デー
タ、下位データとすると、３ビットのデータを次のようにしきい値分布に割り当てること
ができる。例えば、“ｅＲ”分布”に“１１１”データ、“Ａ”分布”に“１１０”デー
タ、“Ｂ”分布”に“１００”データ、“Ｃ”分布”に“０００”データ、“Ｄ”分布”
に“０１０”データ、“Ｅ”分布”に“０１１”データ、“Ｆ”分布”に“００１”デー
タ、“Ｇ”分布”に“１０１”データを割り当てることができる。
【００３３】
（読み出し動作）
ＮＡＮＤ型フラッシュメモリのデータの読み出し動作を説明する。制御回路５が、複数
のワード線ＷＬから１つの選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓに読み出し
電圧Ｖｃｇｒｖを印加することにより行われる。言い換えると、１つのページが選択され
ると言える。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモリセルＭＣの
しきい値電圧によらず、メモリセルＭＣをオンにする読み出しパス電圧Ｖｒｅａｄが印加
される。この読み出しパス電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ電圧が
印加される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。ここで、
共通ソース線に０Ｖを、ビット線ＢＬにプリチャージ電圧を印加した後、選択トランジス
タＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値電圧がベリファイ電圧よ
りも高ければ、ビット線ＢＬに充電された電圧は放電しない。このビット線ＢＬの電位が
、センスアンプ回路Ｓ／Ａで検知され、メモリセルＭＣのデータは“０”データと判断さ
れる。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、ビット線
ＢＬに充電された電圧が放電する。このビット線ＢＬの電位が、センスアンプ回路Ｓ／Ａ
で検知されメモリセルＭＣのデータは“１”データと判断される。なお、メモリセルのＰ
型ウェル領域５５には０Ｖ（場合によっては正の電圧）を印加することができる。
【００３４】
読み出すページ（ここでは「上位ページ」などを意味している）により読み出し電圧Ｖ
ｃｇｒｖは異なる。図７に示す例では、読み出し電圧Ｖｃｇｒｖはそれぞれのしきい値分
布間に設定される。例えば、“Ａ”分布と“Ｂ”分布の間には読み出し電圧ＶＣＧ＿ＢＲ
が、“Ｂ”分布と“Ｃ”分布の間には読み出し電圧ＶＣＧ＿ＣＲが・・・、“Ｆ”分布と
“Ｇ”分布の間には読み出し電圧ＶＣＧ＿ＧＲが設定される。
【００３５】
下位ページを読み出すときは、制御回路５は、読み出し電圧Ｖｃｇ＿ＡＲと読み出し電
圧Ｖｃｇ＿ＥＲで読み出し動作を行う。その結果、しきい値電圧が読み出し電圧Ｖｃｇ＿
ＡＲと読み出し電圧Ｖｃｇ＿ＥＲの間にあるメモリセルＭＣが“０”データと判断され、
それ以外のメモリセルＭＣは“１”データと判断される。
【００３６】
中位ページを読み出すときは、制御回路５は、読み出し電圧Ｖｃｇ＿ＢＲと読み出し電
圧Ｖｃｇ＿ＤＲと読み出し電圧ＶＣＧ＿ＦＲで読み出し動作を行う。その結果、しきい値
電圧が読み出し電圧Ｖｃｇ＿ＢＲと読み出し電圧Ｖｃｇ＿ＤＲの間にあるメモリセルＭＣ
、及び、しきい値電圧が読み出し電圧Ｖｃｇ＿ＦＲより大きいメモリセルＭＣが“０”デ
ータと判断され、それ以外のメモリセルＭＣは“１”データと判断される。
【００３７】
上位ページを読み出すときは、制御回路５は、読み出し電圧Ｖｃｇ＿ＣＲと読み出し電
圧Ｖｃｇ＿ＧＲで読み出し動作を行う。その結果、しきい値電圧が読み出し電圧Ｖｃｇ＿
ＣＲと読み出し電圧Ｖｃｇ＿ＧＲの間にあるメモリセルＭＣが“０”データと判断され、
それ以外のメモリセルＭＣは“１”データと判断される。
【００３８】
（消去動作）
消去動作は、例えばブロック単位で行われる。制御回路５は図５の「消去」に示した電
圧を印加する。消去動作後、ブロック内の全てのメモリセルＭＣのしきい値電圧は、図７
の“Ｒｅ”分布になる。
【００３９】
（第１の実施形態に係る書き込み動作）
図８乃至図１５用いて第１の実施形態に係る書き込み動作を説明する。
【００４０】
（メモリセルＭＣの書き込み順序）
図８はメモリセルＭＣの書き込み順序の一例を説明する図である。第１の実施形態に係
る書き込み動作は第１〜第３書き込み動作を有している。第１〜第３書き込み動作により
メモリセルＭＣにデータを書き込む事により、隣接するメモリセルＭＣに与えるセル間干
渉を小さくすることができる。
【００４１】
ここで、ビット線が接続されている側（選択トランジスタＳＤが配置される側）をドレ
イン側と、共通ソース線ＣＥＬＳＲＣに接続されている側（選択トランジスタＳＳが配置
される側）をソース側と称する。
【００４２】
例えば、制御回路５は最初にワード線ＷＬ０に接続される複数のメモリセルＭＣ０を選
択する。以降、ワード線ＷＬを選択すると称する場合がある。制御回路５はメモリセルＭ
Ｃ０に第１書き込み動作を行う。次に、制御回路５はワード線ＷＬ０のドレイン側に隣接
するワード線ＷＬ１を選択する。制御回路５はワード線ＷＬ１に接続される複数のメモリ
セルＭＣ１に第１書き込み動作を行う。次に、制御回路５はワード線ＷＬ０を選択する。
制御回路５は複数のメモリセルＭＣ０に第２書き込み動作を行う。
【００４３】
次に、制御回路５はワード線ＷＬ１のドレイン側に隣接するワード線ＷＬ２を選択する
。制御回路５はワード線ＷＬ２に接続される複数のメモリセルＭＣ２に第１書き込み動作
を行う。次に、制御回路５はワード線ＷＬ１を選択する。制御回路５は複数のメモリセル
ＭＣ１に第２書き込み動作を行う。次に、制御回路５はワード線ＷＬ０を選択する。制御
回路５は複数のメモリセルＭＣ０に第３書き込み動作を行う。ここで、複数のメモリセル
ＭＣ３の書き込み動作が終了する。
【００４４】
次に、制御回路５はワード線ＷＬ２のドレイン側に隣接するワード線ＷＬ３を選択する
。制御回路５はワード線ＷＬ３に接続される複数のメモリセルＭＣ３に第１書き込み動作
を行う。次に、制御回路５はワード線ＷＬ２を選択する。制御回路５は複数のメモリセル
ＭＣ２に第２書き込み動作を行う。次に、制御回路５はワード線ＷＬ１を選択する。制御
回路５は複数のメモリセルＭＣ１に第３書き込み動作を行う。ここで、複数のメモリセル
ＭＣ１の書き込み動作が終了する。
【００４５】
制御回路は、上記動作を繰り返すことにより、メモリセルアレイ１に配置されたメモリ
セルＭＣにデータを順次書き込んでいく。なお、第３書き込み動作は省略することも可能
である。次に、第１〜第３書き込み動作を説明する。
【００４６】
（第１書き込み動作）
図９乃至図１１は書き込み動作におけるメモリセルＭＣのしきい値分布の遷移の一例を
示している。図１２は第１書き込み動作のフローチャートの一例を示している。図１３は
データラッチＡＤＬ、ＢＤＬ、ＣＤＬのデータ保持状態の一例を示している。
【００４７】
ステップＳ１０において、ホストまたはメモリコントローラＨＭから下位ページの書き
込みデータが入力され、下位ページの書き込みデータはデータラッチＸＤＬに保持される
。制御回路５はデータラッチＸＤＬに保持された下位ページの書き込みデータを、例えば
、データラッチＡＤＬに移動する。次に、ホストまたはメモリコントローラＨＭから中位
ページの書き込みデータが入力され、中位ページの書き込みデータはデータラッチＸＤＬ
に保持される。制御回路５はデータラッチＸＤＬに保持された中位ページの書き込みデー
タを、例えば、データラッチＢＤＬに移動する。その結果、データラッチＤＬの状態は、
図１３に示すステップＳ１０のようになる。
【００４８】
次に、ホストまたはメモリコントローラＨＭから上位ページの書き込みデータが入力さ
れ、上位ページの書き込みデータはデータラッチＸＤＬに保持される。
【００４９】
ステップＳ１１において、制御回路５はホストまたはメモリコントローラＨＭからデー
タロードコマンドが送付されたかどうか確認する。データロードコマンドが送付された場
合は、制御回路５は書き込み動作を終了する。データロードコマンドが送付されていない
場合は、制御回路５はデータラッチＸＤＬに保持された上位ページの書き込みデータを、
例えば、データラッチＣＤＬに移動する（ステップＳ１２）。その結果、データラッチＤ
Ｌの状態は、図１３に示すステップＳ１２のようになる。
【００５０】
また、下位ページおよび中位ページの書き込みデータのロードが行われる場合とは、例
えば、ホストまたはメモリコントローラＨＭからデータロードコマンドが送付され、図１
２のステップS１１において制御回路５が書き込みを終了した場合である。
【００５１】
次に、ステップＳ１３において、制御回路５は、書き込み電圧Ｖｐｇｍ、書き込みパス
電圧Ｖｐａｓｓを生成するために、昇圧回路６を起動する。また、制御回路５は後述する
第１書き込み動作の第１ステップに使用する書き込み電圧Ｖｐｇｍを初期設定値Vｐｇｍ
＿ＬＭに、書き込みパス電圧Ｖｐａｓｓを初期設定値Vｐａｓｓ＿ＬＭに設定する。
【００５２】
ステップＳ１４において、制御回路５はデータラッチＡＤＬ、ＢＤＬ、ＣＤＬのデータ
から演算回路ＣＯＬＣを用いて、8値データの上位4値データである、“ＬＭ”書き込みデ
ータを作成して、データラッチＡＤＬへ保持する。ここで、選択するメモリセルＭＣ（以
降、「選択メモリセルＭＣｓ」と称する）のしきい値電圧を上昇させる場合は、データラ
ッチＡＤＬに”０”データが保持される。一方、選択メモリセルＭＣｓのしきい値電圧を
上昇させない場合は、データラッチＡＤＬに”１”データが保持される。その結果、デー
タラッチＤＬに保持されるデータは図１３のステップＳ１４のようになる。なお、データ
ラッチＢＤＬ、ＣＤＬのデータは“ＬＭ”書き込みデータを作成する際に、図１３に示す
ステップＳ１４に示すように変更される場合がある。
【００５３】
ステップＳ１５において、制御回路５は“ＬＭ”書き込みデータを内部データラッチＢ
ＤＬへコピーする。制御回路５は演算回路ＣＯＬＣを用いて、“ｅＲ”、“Ａ”、“Ｂ”
、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”分布のうち、選択メモリセルＭＣｓのしきい
値電圧を“Ｃ”および“Ｇ”分布に書き込む場合に“０”データを、それ以外の分布に書
き込む場合は“１”データをデータラッチＣＤＬへ保持する。その結果、データラッチＤ
Ｌに保持されるデータは図１３のステップＳ１５のようになる。
【００５４】
その後、制御回路５はデータラッチＡＤＬに保持した“ＬＭ”書き込みデータをセンス
アンプ回路Ｓ／Ａ内に配置されたデータラッチＤＬへ転送する。
【００５５】
次に、制御回路５は第１書き込み動作の第１ステップを行う（ステップＳ１６〜Ｓ１９
）。選択メモリセルＭＣｓは第１書き込み動作の第１ステップを行う前は消去状態にある
。例えば、図９（ａ）に示すように、選択メモリセルＭＣｓのしきい値電圧は“ｅＲ”分
布を形成している。
【００５６】
ステップＳ１６において、制御回路５は第１プログラム動作を行う。制御回路５は選択
メモリセルＭＣｓに接続されるワード線ＷＬ（以降、「選択ワード線ＷＬｓ」と称する）
に書き込み電圧の初期設定値Ｖｐｇｍ＿ＬＭを印加し、選択ワード線ＷＬ以外の非選択ワ
ード線ＷＬｎｓに書き込みパス電圧の初期設定値Ｖｐａｓｓ＿ＬＭを印加する。なお、い
わゆるローカルセルフブーストを用いる場合もある。よって、制御回路５は非選択ワード
線ＷＬｎｓに初期設定値Ｖｐａｓｓ＿ＬＭ以外の電圧を与える場合もある。
【００５７】
選択メモリセルＭＣｓのしきい値電圧を上昇させたい場合（センスアンプ回路Ｓ／Ａ内
のデータラッチに“０”データが保持されている場合）は、ビット線制御回路２がビット
線ＢＬの電圧を、例えば、０Ｖに設定する。その結果、選択ワード線ＷＬｓと選択メモリ
セルＭＣｓのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧに電荷が注入される
。選択メモリセルＭＣｓのしきい値電圧を上昇させたくない場合（センスアンプ回路Ｓ／
Ａ内のデータラッチに“１”データが保持されている場合）は、ビット線制御回路２がビ
ット線ＢＬの電圧を、例えば、２．５Ｖに設定する。その結果、メモリセルＭＣのチャネ
ルがいわゆるセルフブーストにより上昇する。選択ワード線ＷＬｓとメモリセルＭＣのチ
ャネルとの間の電位差は小さくなり、電荷蓄積層ＦＧに電荷は殆ど注入さない。
【００５８】
次に、制御回路５は書き込みベリファイ動作を行う（ステップＳ１７、Ｓ１８）。ステ
ップＳ１７において、制御回路５は選択ワード線ＷＬｓにベリファイ電圧ＶＣＧ＿ＬＭＶ
を印加する。非選択ワード線ＷＬｎｓには、メモリセルＭＣのしきい値電圧によらず、メ
モリセルＭＣをオンにする読み出しパス電圧Ｖｒｅａｄが印加される。この読み出しパス
電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ電圧が印加される場合に限られず
、非選択ワード線ＷＬｎｓ間で異なっていても良い。
【００５９】
ここで、制御回路５は共通ソース線ＣＥＬＳＲＣに０Ｖを、ビット線ＢＬにプリチャー
ジ電圧を印加した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、選択メモリセ
ルＭＣｓのしきい値電圧がベリファイ電圧ＶＣＧ＿ＬＭＶよりも高ければ、ビット線ＢＬ
に充電された電圧が放電しない。このビット線ＢＬの電位が、センスアンプ回路Ｓ／Ａで
検知され選択メモリセルＭＣｓのしきい値電圧がベリファイ電圧ＶＣＧ＿ＬＭＶより高い
か低いか判断される（ステップＳ１７）。
【００６０】
制御回路５は“ＬＭ”分布に書き込むべき選択メモリセルＭＣｓのしきい値電圧が、ベ
リファイ電圧ＶＣＧ＿ＬＭＶより低い選択メモリセルＭＣｓの数を数える。制御回路５は
、この数が規定値より少ない場合はステップＳ２０の動作を行う（ＬＭベリファイパス：
ステップＳ１８のＹ）。一方、制御回路５は、この数が規定値以上場合はステップＳ１９
の動作を行う（ＬＭベリファイフェイル：ステップＳ１８のＮ）。例えば、規定値は０に
することができる。また、ＥＣＣ（error correction code）で救済する数を考慮して規
定値を１以上に設定することもできる。
【００６１】
制御回路５は、書き込み電圧の設定値を初期設定値Vｐｇｍ＿ＬＭからステップアップ
電圧ΔＶ＿ＬＭだけ高くする（ステップＳ１９）。また、制御回路５は、書き込みパス電
圧の設定値を初期設定値Vｐａｓｓ＿ＬＭからステップアップ電圧ΔＶ＿Ｐ＿ＬＭだけ高
くすることもできる。
【００６２】
その後、制御回路５は再度第１プログラム動作の第１ステップ（ステップＳ１６）を行
う。この後、ＬＭベリファイパスするまでステップＳ１６〜Ｓ１９の動作を繰り返す。こ
こで、ステップＳ１６〜Ｓ１９の動作を一定回数繰り返してもＬＭベリファイパスしない
場合、制御回路５は書き込み失敗と判断して、第１書き込み動作を終了することができる
。
【００６３】
ＬＭベリファイパスした時の選択メモリセルＭＣのしきい値電圧分布は図９（ｂ）のよ
うになる。例えば、規定値が０の場合、“ＬＭ”分布の下限はベリファイ電圧ＶＣＧ＿Ｌ
ＭＶとほぼ等しくなる。
【００６４】
次に、制御回路５は第１書き込み動作の第２ステップを行う（ステップＳ２０〜Ｓ２３
）。ステップＳ２０（第１データセット）において、制御回路５は“Ｇ”分布に書き込ま
れる選択メモリセルＭＣｓに接続されたセンスアンプ回路Ｓ／Ａ内のデータラッチに“０
”データを保持し、それ以外のメモリセルＭＣｓに接続されたセンスアンプ回路Ｓ／Ａ内
のデータラッチに“１”データを保持する。例えば、制御回路５は演算回路ＣＯＬＣを用
いて、データラッチＢＤＬに保持しておいたデータが“０”データ、データラッチＣＤＬ
に保持しておいたデータが“０”データの場合、センスアンプ回路Ｓ／Ａ内のデータラッ
チに“０”データをセットする。それ以外の場合は、センスアンプ回路Ｓ／Ａ内のデータ
ラッチに“１”データをセットする。
【００６５】
ここで、データラッチＡＤＬには、第１ステップの書き込みベリファイ動作の結果“Ｌ
Ｍ”書き込みデータ以外のデータが保持されている場合がある。ベリファイパスした選択
メモリセルＭＣｓに接続されるデータラッチＡＤＬに順次“１”データを書き込む場合が
あるからである。そのため、ステップＳ１５において、“ＬＭ”書き込みデータをデータ
ラッチＢＤＬへコピーしておくことにより、高速にセンスアンプ回路Ｓ／Ａ内のデータラ
ッチにデータをラッチすることができる。
【００６６】
ステップＳ２１において、制御回路５は第１プログラム動作の第２−１ステップを行う
。制御回路５は選択ワード線ＷＬｓに書き込み電圧の初期設定値Vｐｇｍ＿ＬＭＧを印加
し、選択ワード線ＷＬ以外の非選択ワード線ＷＬｎｓに書き込みパス電圧の初期設定値V
ｐａｓｓ＿ＬＭを印加する。ここで、初期設定値Vｐｇｍ＿ＬＭＧは初期設定値Ｖｐｇｍ
＿ＬＭ以上の電圧である。
【００６７】
“Ｇ”分布に書き込まれる選択メモリセルＭＣｓの場合（センスアンプ回路Ｓ／Ａ内の
データラッチに“０”データが保持されている場合）は、ビット線制御回路２がビット線
ＢＬの電圧を、例えば、０Ｖに設定する。その結果、選択ワード線ＷＬｓと選択メモリセ
ルＭＣｓのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧに電荷が注入される。
“Ｇ”分布以外に書き込まれる選択メモリセルＭＣｓの場合（センスアンプ回路Ｓ／Ａ内
のデータラッチに“１”データが保持されている場合）は、ビット線制御回路２がビット
線ＢＬの電圧を、例えば、２．５Ｖに設定する。その結果、メモリセルＭＣのチャネルが
いわゆるセルフブーストにより上昇する。選択ワード線ＷＬｓと選択メモリセルＭＣｓの
チャネルとの間の電位差は小さくなり、電荷蓄積層ＦＧに電荷は殆ど注入さない。
【００６８】
また、制御回路５は、隣接するワード線ＷＬで初期設定値Vｐｇｍ＿ＬＭＧを変更する
こともできる。例えば、図８に示す、ワード線ＷＬ０における第１書き込み動作の第２−
１ステップと、ワード線ＷＬ１における第１書き込み動作の第２−１ステップで初期設定
値Ｖｐｇｍ＿ＬＭＧを変更することができる。例えば、ランダムデータを書き込む時、ワ
ード線ＷＬ毎により書き込まれるデータは異なる。そこで“ＬＭ”分布に書き込まれるメ
モリセルＭＣの数により初期設定値Vｐｇｍ＿ＬＭＧを変更することによりセル間干渉を
小さくすることができ、図７に示す最終的なしきい値分布の幅を狭くすることができる。
【００６９】
ステップＳ２２（第２データセット）において、制御回路５は“Ｃ”分布に書き込まれ
る選択メモリセルＭＣｓに接続されたセンスアンプ回路Ｓ／Ａ内のデータラッチに“０”
データを保持し、それ以外のメモリセルＭＣｓに接続されたセンスアンプ回路Ｓ／Ａ内の
データラッチに“１”データを保持する。例えば、制御回路５は演算回路ＣＯＬＣを用い
て、データラッチＢＤＬに保持しておいたデータが“１”データ、データラッチＣDLに保
持しておいたデータが“０”データの場合、センスアンプ回路Ｓ／Ａ内のデータラッチに
“０”データをセットする。それ以外の場合は、センスアンプ回路Ｓ／Ａ内のデータラッ
チに“１”データをセットする。
【００７０】
ここで、データラッチＡＤＬには、第１ステップの書き込みベリファイ動作の結果“Ｌ
Ｍ”書き込みデータ以外のデータが保持されている場合がある。ベリファイパスした選択
メモリセルＭＣｓに接続されるデータラッチＡＤＬに順次“１”データを書き込む場合が
あるからである。そのため、ステップＳ１５において、“ＬＭ”書き込みデータをデータ
ラッチＢＤＬへコピーしておくことにより、高速にセンスアンプ回路Ｓ／Ａ内のデータラ
ッチにデータをラッチすることができる。
【００７１】
ステップＳ２３において、制御回路５は第１プログラム動作の第２−２ステップを行う
。なお、第１プログラム動作の第２−１ステップと第１プログラム動作の第２−２ステッ
プを合わせて、「第１プログラム動作の第２ステップ」と称する場合もある。制御回路５
は選択ワード線ＷＬｓに書き込み電圧の初期設定値Ｖｐｇｍ＿ＬＭＣを印加し、選択ワー
ド線ＷＬ以外の非選択ワード線ＷＬｎｓに書き込みパス電圧の初期設定値Ｖｐａｓｓ＿Ｌ
Ｍを印加する。ここで、初期設定値Ｖｐｇｍ＿ＬＭＣは初期設定値Ｖｐｇｍ＿ＬＭ以下の
電圧である。すなわち、初期設定値Ｖｐｇｍ＿ＬＭＣ≦初期設定値Ｖｐｇｍ＿ＬＭ≦初期
設定値Ｖｐｇｍ＿ＬＭＧの関係である。
【００７２】
“Ｃ”分布に書き込まれる選択メモリセルＭＣｓの場合（センスアンプ回路Ｓ／Ａ内の
データラッチに“０”データが保持されている場合）は、ビット線制御回路２がビット線
ＢＬの電圧を、例えば、０Ｖに設定する。その結果、選択ワード線ＷＬｓと選択メモリセ
ルＭＣｓのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧに電荷が注入される。
“Ｃ”分布以外に書き込まれる選択メモリセルＭＣｓの場合（センスアンプ回路Ｓ／Ａ
内のデータラッチに“１”データが保持されている場合）は、ビット線制御回路２がビッ
ト線ＢＬの電圧を、例えば、２．５Ｖに設定する。その結果、メモリセルＭＣのチャネル
がいわゆるセルフブーストにより上昇する。選択ワード線ＷＬｓと選択メモリセルＭＣｓ
のチャネルとの間の電位差は小さくなり、電荷蓄積層ＦＧに電荷は殆ど注入さない。
【００７３】
また、制御回路５は、隣接するワード線ＷＬで初期設定値Ｖｐｇｍ＿ＬＭＣを変更する
こともできる。例えば、図８に示す、ワード線ＷＬ０における第１書き込み動作の第２−
１ステップと、ワード線ＷＬ１における第１書き込み動作の第２−１ステップで初期設定
値Ｖｐｇｍ＿ＬＭＣを変更することができる。例えば、ランダムデータを書き込む時、ワ
ード線毎により書き込まれるデータは異なる。そこで“ｅＲ”分布を維持するメモリセル
ＭＣの数により初期設定値Ｖｐｇｍ＿ＬＭＣを変更することによりセル間干渉を小さくす
ることができ、図７に示す最終的なしきい値分布の幅を狭くすることができる。
【００７４】
次に、制御回路５は書き込みベリファイ動作を行うことなく、第１書き込み動作を終了
させるための終了動作を行う（ステップＳ２４）。ステップＳ２４において、制御回路５
は昇圧回路６を停止する。その結果、第１書き込み動作が終了する。
【００７５】
この結果、選択メモリセルＭＣｓのしきい値分布は図９（ｃ）に示すようになる。“Ｇ
“分布に書き込む選択メモリセルＭＣｓのしきい値は”ＬＭ＋”分布となり、“Ｃ“分布
に書き込む選択メモリセルＭＣｓのしきい値は”ｅＲ＋”分布となる。ここで、”ｅＲ＋
”分布の上部とＬＭ分布の下部が重なり合っていても良い。ホストまたはメモリコントロ
ーラＨＭから３ビット分の書き込みデータが送付されることにより、”ｅＲ＋“分布と”
ＬＭ“分布が判別できるからである。
【００７６】
ここで、“Ｇ”分布に書き込む選択メモリセルＭＣｓのしきい値電圧を上昇させてから
、“Ｃ”分布に書き込む選択メモリセルＭＣｓのしきい値電圧を上昇させている。その結
果、“Ｃ”分布に書き込む選択メモリセルＭＣｓのしきい値電圧が、高い初期設定値Vｐ
ｇｍ＿ＬＭＧによって上昇することがない。その結果、”ｅＲ＋“分布のしきい値分布の
幅を狭くすることができる。
【００７７】
また、第１書き込みの第１ステップを行ってから第２ステップを行うことにより、“Ｇ
”分布に書き込まれる選択メモリセルＭＣｓのしきい値電圧は“ＬＭ”分布を経由して“
ＬＭ＋”分布に上昇する。“ｅＲ”分布から“ＬＭ＋”分布まで一気に上昇させる場合に
比べて、隣接するメモリセルのセル間干渉を小さくすることができる。
【００７８】
また、第１書き込みの第２ステップ後には書き込みベリファイ動作を行わない。その結
果、書き込み動作を高速化することができる。また、“ｅＲ＋”分布及び“ＬＭ＋”分布
に対して書き込みベリファイ動作を行わなくても、第２書き込み動作以降でしきい値分布
幅の調整を行うことができる。
【００７９】
また、図１１に示したフローチャートでは、第１プログラム動作の第２−１ステップ、
第２−２ステップは１回しか行われない。しかし、制御回路５は第１プログラム動作の第
２−１ステップ、第２−２ステップを複数回行うこともできる。例えば、制御回路５は第
１プログラム動作の第２−１ステップを２回連続して繰り返した後、第２データセット（
ステップＳ２２）を行い、第１プログラム動作の第２−２ステップを２回連続して繰り返
すこともできる。また、制御回路５は、繰り返す毎に書き込み電圧を初期設定値からステ
ップアップすることもできる。
【００８０】
（第２書き込み動作）
図１４は第２書き込み動作のフローチャートの一例を示している。第１書き込み動作と
同様に、ステップＳ１１０において、ホストまたはメモリコントローラＨＭから下位ペー
ジの書き込みデータが入力され、このデータはデータラッチＸＤＬに保持される。制御回
路５はデータラッチＸＤＬに保持された下位ページの書き込みデータを、例えば、データ
ラッチＡＤＬに移動する。次に、ホストまたはメモリコントローラＨＭから中位ページの
書き込みデータが入力され、このデータはデータラッチＸＤＬに保持される。制御回路５
はデータラッチＸＤＬに保持された中位ページの書き込みデータを、例えば、データラッ
チＢＤＬに移動する。
【００８１】
その後、ホストまたはメモリコントローラＨＭから上位ページの書き込みデータが入力
され、このデータはデータラッチＸＤＬに保持される。ステップＳ１１１において、制御
回路５はホストまたはメモリコントローラＨＭからデータロードコマンドが送付されたか
どうか確認する。データロードコマンドが送付された場合は、制御回路５は書き込み動作
を終了する。データロードコマンドが送付されていない場合は、制御回路５はデータラッ
チＸＤＬに保持された上位ページの書き込みデータを、例えば、データラッチＣＤＬに移
動する（ステップＳ１１２）。
【００８２】
次に、ステップＳ１１３において、制御回路５は、書き込み電圧Ｖｐｇｍ、書き込みパ
ス電圧Ｖｐａｓｓを生成するために、昇圧回路６を起動する。
【００８３】
ステップＳ１１４において、制御回路５は、演算回路ＣＯＬＣを用いて、データラッチ
ＡＤＬ、ＢＤＬ、ＣＤＬに保持された３ビットの書き込みデータを”ｅＲ”分布〜“Ｇ”
分布に対応するように変換する。制御回路５は”ｅＲ”分布〜“Ｇ”分布に対応した書き
込みデータをセンスアンプ回路Ｓ／Ａ内に配置されたデータラッチへ転送する。
【００８４】
次に、制御回路５は第２書き込み動作を行う（ステップＳ１１５〜Ｓ１１８）。選択メ
モリセルＭＣｓは第２書き込み動作を行う前は図１０（ａ）の状態にある。
【００８５】
ステップＳ１１５において、制御回路５は第２プログラム動作を行う。制御回路５は選
択メモリセルＭＣｓに接続される選択ワード線ＷＬｓに書き込み電圧Ｖｐｇｍ＿２ｎｄを
印加し、選択ワード線ＷＬ以外の非選択ワード線ＷＬｎｓに書き込みパス電圧Ｖｐａｓｓ
＿２ｎｄを印加する。なお、いわゆるローカルセルフブーストを用いる場合もある。よっ
て、制御回路５は非選択ワード線ＷＬｎｓに初期設定値Vｐａｓｓ以外の電圧を与える場
合もある。
【００８６】
選択メモリセルＭＣｓのしきい値電圧を上昇させたい場合（センスアンプ回路Ｓ／Ａ内
のデータラッチに“０”データが保持されている場合）は、ビット線制御回路２がビット
線ＢＬの電圧を、例えば、０Ｖに設定する。その結果、選択ワード線ＷＬｓと選択メモリ
セルＭＣｓのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧに電荷が注入される
。選択メモリセルＭＣｓのしきい値電圧を上昇させたくない場合（センスアンプ回路Ｓ／
Ａ内のデータラッチに“１”データが保持されている場合）は、ビット線制御回路２がビ
ット線ＢＬの電圧を、例えば、２．５Ｖに設定する。その結果、メモリセルＭＣのチャネ
ルがいわゆるセルフブーストにより上昇する。選択ワード線ＷＬｓとメモリセルＭＣのチ
ャネルとの間の電位差は小さくなり、電荷蓄積層ＦＧに電荷は殆ど注入さない。
【００８７】
次に、制御回路５は書き込みベリファイ動作を行う（ステップＳ１１６、Ｓ１１７）。
ステップＳ１１６において、制御回路５は選択ワード線ＷＬｓにベリファイ電圧Ｖｃｇｒ
ｖを印加する。非選択ワード線ＷＬｎｓには、メモリセルＭＣのしきい値電圧によらず、
メモリセルＭＣをオンにする読み出しパス電圧Ｖｒｅａｄが印加される。この読み出しパ
ス電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ電圧が印加される場合に限られ
ず、非選択ワード線ＷＬｎｓ間で異なっていても良い。
【００８８】
ここで、制御回路５は共通ソース線ＣＥＬＳＲＣに０Ｖを、ビット線ＢＬにプリチャー
ジ電圧を印加した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、制御回路５は
ベリファイ電圧をＶＣＧ＿ＡＶ１、ＶＣＧ＿ＢＶ１・・・ＶＣＧ＿ＧＶ１と変化させ、そ
れぞれの選択メモリセルＭＣｓのしきい値電圧が設定値に達したかどうかを判断する（ス
テップＳ１１６）。例えば、選択メモリセルＭＣｓのしきい値電圧を“Ｂ”分布に入れる
場合は、制御回路５はベリファイ電圧ＶＣＧ＿ＢＶ１を選択ワード線ＷＬｓに印加したと
きにビット線ＢＬの電位が放電するかしないかを判断する。
【００８９】
ここで、選択メモリセルＭＣｓのしきい値電圧が設定値に達したときにセンスアンプ回
路Ｓ／Ａ内のデータラッチに保持されたデータを“１”データに変化させる。
【００９０】
制御回路５はデータラッチに保持された“１”データの数を数える。制御回路５は、“
１”データの数が規定値より少ない場合は第２書き込み動作を終了する。（ベリファイパ
ス：ステップＳ１１７のＹ）。一方、制御回路５は、“１”データの数が規定値以上場合
はステップＳ１１７の動作を行う（ベリファイフェイル：ステップＳ１１７のＮ）。例え
ば、規定値は０にすることができる。また、ＥＣＣ（error correction code）で救済す
る数を考慮して規定値を１以上に設定することもできる。
【００９１】
制御回路５は、書き込み電圧Ｖｐｇｍをステップアップ電圧ΔV＿２ｎｄだけ高くする
（ステップＳ１１８）。また、制御回路５は、書き込みパス電圧の設定値を初期設定値V
ｐａｓｓ＿２ｎｄからステップアップ電圧ΔV＿Ｐ＿２ｎｄだけ高くすることもできる。
【００９２】
その後、制御回路５は再度第２プログラム動作（ステップＳ１１５）を行う。この後、
ベリファイパスするまでステップＳ１１５〜Ｓ１１８の動作を繰り返す。ここで、ステッ
プＳ１１５〜Ｓ１１８の動作を一定回数繰り返してもベリファイパスしない場合、制御回
路５は書き込み失敗と判断して、第２書き込み動作を終了することができる。
【００９３】
ベリファイパスした時の選択メモリセルＭＣのしきい値電圧分布は図１０（ｂ）のよう
になる。例えば、規定値が０の場合、それぞれのしきい値分布の下限はベリファイ電圧Ｖ
ＣＧ＿ＡＶ１、ＶＣＧ＿ＢＶ１・・・ＶＣＧ＿ＧＶ１とほぼ等しくなる。
【００９４】
このように、隣接するワード線ＷＬに接続されるメモリセルＭＣの第１書き込み動作後
に、選択メモリセルＭＣｓの第２書き込み動作を行うことにより、セル間干渉を抑制する
ことができる。すなわち、隣接するメモリセルＭＣの第１書き込み動作によるセル間干渉
を、第２書き込み動作を行うことによりある程度打ち消すことができるからである。
【００９５】
また、第２書き込み動作において、しきい値電圧の“ｅＲ＋”分布から“Ｃ＋”分布ま
での移動量は、“ｅＲ”分布から“Ｃ＋”分布までの移動量よりも小さい。また、しきい
値電圧の“ＬＭ＋”分布から“Ｇ＋”分布までの移動量は、“ＬＭ”分布から“Ｃ＋”分
布までの移動量よりも小さい。その結果、第２書き込み動作において隣接するメモリセル
ＭＣに与えるセル間干渉をさらに小さくすることができる。例えば、第２書き込み動作が
終了しているソース線側に隣接するメモリセルＭＣへのセル間干渉を抑制することができ
る。その結果、メモリセルＭＣのしきい値分布の幅を小さくすることができる。
【００９６】
また、しきい値電圧を“ＬＭ”分布から“Ｇ＋”分布への移動させるためには、選択ワ
ード線ＷＬｓに大きな書き込み電圧Ｖｐｇｍを印加する必要がある。一方、しきい値電圧
を“ｅＲ”分布から“Ｃ＋”分布に移動させる時、書き込み電圧Ｖｐｇｍは小さくするこ
とができる場合がある。すなわち、“ｅＲ”分布から“Ｃ＋”分布に移動させる場合、セ
ル間干渉が問題とならないこともある。そのため、第１書き込みの第２−２ステップを省
略して、第１書き込みの第２−１ステップのみ行うこともできる。その結果、書き込み動
作を高速に行うことができる。
【００９７】
また、図１０（ｂ）の第２書き込み動作後において、それぞれのしきい値分布は重なっ
ていても良い。ホストまたはメモリコントローラＨＭから３ビット分の書き込みデータが
送付されることにより、メモリセルＭＣに設定されるしきい値電圧が判別できるからであ
る。
【００９８】
（第３書き込み動作）
制御回路５は第２書き込み動作の後に第３書き込み動作を行う。図１５は第３書き込み
動作のフローチャートの一例を示している。第３書き込み動作のフローは第２書き込み動
作とほぼ同様である。第３書き込み動作において、第２書き込み動作と同じ動作は説明を
省略する。
【００９９】
第２書き込み動作のステップＳ１１０乃至ステップＳ１１８は第３書き込み動作のステ
ップＳ２１０〜２１８に対応する。ここで、第２書き込み動作と第３書き込み動作の異な
る点はステップＳ２１６におけるベリファイ電圧の値である。なお、このベリファイ電圧
の値の違いにより、ステップＳ２１５の書き込み電圧、書き込みパス電圧を第２書き込み
動作とは異なる値の書き込み電圧Ｖｐｇｍ＿３ｒｄ、書き込みパス電圧Ｖｐａｓｓ＿３ｒ
ｄを用いる。また、ステップＳ２１８のステップアップ電圧も第２書き込み動作とは異な
る値のステップアップ電圧ΔＶ＿３ｒｄ、ΔＶ＿Ｐ＿３ｒｄを用いる。なお、書き込み電
圧Ｖｐｇｍ＿３ｒｄ、書き込みパス電圧Ｖｐａｓｓ＿３ｒｄ、ステップアップ電圧ΔＶ＿
２ｎｄ及びΔＶ＿Ｐ＿２ｎｄは、それぞれ書き込み電圧Ｖｐｇｍ＿２ｎｄ、書き込みパス
電圧Ｖｐａｓｓ＿２ｎｄと同じにすることもできる。
【０１００】
第３書き込み動作において、制御回路５はベリファイ電圧をＶＣＧ＿ＡＶ２、ＶＣＧ＿
ＢＶ２・・・ＶＣＧ＿ＧＶ２と変化させ、それぞれの選択メモリセルＭＣｓのしきい値電
圧が設定値に達したかどうかを判断する。例えば、選択メモリセルＭＣｓのしきい値電圧
を“Ｂ”分布に入れる場合は、制御回路５はベリファイ電圧ＶＣＧ＿ＢＶ２を選択ワード
線ＷＬｓに印加したときにビット線ＢＬの電位が放電するかしないかを判断する（ステッ
プＳ２１５）。
【０１０１】
ここで、ベリファイ電圧をＶＣＧ＿ＡＶ２、ＶＣＧ＿ＢＶ２・・・ＶＣＧ＿ＧＶ２はベ
リファイ電圧をＶＣＧ＿ＡＶ１、ＶＣＧ＿ＢＶ１・・・ＶＣＧ＿ＧＶ１よりもそれぞれ高
い電圧である。すなわち、第２目標ベリファイ電圧より低い第１目標ベリファイ電圧でし
きい値分布を粗く形成し、第２目標ベリファイ電圧で精度良くしきい値分布を形成してい
る。
【０１０２】
ここで、選択メモリセルＭＣｓは第２書き込み動作を行う前は図１１（ａ）の状態にあ
る。ベリファイパスした時の選択メモリセルＭＣのしきい値電圧分布は図１１（ｂ）のよ
うになる。例えば、規定値が０の場合、それぞれのしきい値分布の下限はベリファイ電圧
ＶＣＧ＿ＡＶ２、ＶＣＧ＿ＢＶ２・・・ＶＣＧ＿ＧＶ２とほぼ等しくなる。
【０１０３】
ここで、第２書き込み動作での選択メモリセルＭＣｓしきい値電圧の移動量は比較的大
きい。そのため、第２書き込み動作により隣接するメモリセルＭＣのしきい値分布がセル
間干渉により変化してしまう。そこで、制御回路５は、選択ワード線ＷＬｓのドレイン側
に隣接するワード線に接続されるメモリセルＭＣの第２書き込み動作後に選択ワード線Ｌ
Ｌｓに接続される選択メモリセルＭＣｓに第３書き込み動作を行う。その結果、メモリセ
ルＭＣのセル間干渉によるしきい値分布の変動を抑制することができる。すなわち、隣接
するメモリセルＭＣの第２書き込み動作によるセル間干渉を、第３書き込み動作を行うこ
とによりある程度打ち消すことができるからである。
【０１０４】
また、第２書き込み動作において、“Ｃ＋”分布、“Ｇ＋”分布に書き込むメモリセル
ＭＣのしきい値電圧の移動量を小さくすることができる。すなわち、第１書き込み動作の
第２ステップを行うことにより、第２書き込み動作において隣接するメモリセルＭＣが与
えるセル間干渉を小さくすることができる。前述したように、この第１書き込み動作によ
るセル間干渉は第２書き込み動作において打ち消されている。つまり、書き込み動作全体
として見ると、ドレイン側に隣接するワード線ＷＬから選択ワード線ＷＬｓへのセル間干
渉を低減することが出来る。その結果、最終的なしきい値分布である第３書き込み動作後
のしきい値分布幅を狭くすることができる。
【０１０５】
また、第２書き込み動作において隣接するメモリセルＭＣに与えるセル間干渉は小さい
ので、第３書き込み動作を省略することも可能である。
【０１０６】
（第２の実施形態に係る書き込み動作）
図１６用いて第２の実施形態に係る書き込み動作を説明する。図１６は第２の実施形態
に係る書き込み動作におけるメモリセルＭＣのしきい値分布の遷移の一例を示している。
なお、第１の実施形態に係る書き込み動作と同じ動作は説明を省略する。
【０１０７】
第２の実施形態に係る書き込み動作は、第１の実施形態に係る書き込み動作と第１書き
込み動作の第２ステップのしきい値分布の設定が異なっている。第１〜第３書き込み動作
のフローは第１の実施形態に係る書き込み動作と同じであるため説明を省略する。
【０１０８】
図１６（ｂ）、（ｃ）に示すように、第１書き込み動作において、制御回路５は、“Ｇ
“分布、”Ｆ“分布に書き込む選択メモリセルＭＣｓのしきい値を”ＬＭ“分布から”Ｌ
Ｍ＋”分布に移動させる。また、制御回路５は、“Ｃ“分布、”Ｂ“分布に書き込む選択
メモリセルＭＣｓのしきい値を”Ｒｅ“分布から”ｅＲ＋”分布に移動させる。
【０１０９】
例えば、制御回路５はステップＳ１５において、演算回路ＣＯＬＣを用いて、“ｅＲ”
、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”分布のうち、選択メモリセ
ルＭＣのしきい値電圧を“Ｂ”、“Ｃ”、“Ｆ”及び“Ｇ”分布に書き込む場合に“0”
データを、それ以外の分布に書き込む場合は“１”データをデータラッチＣＤＬへ保持す
る。
【０１１０】
また、制御回路５はステップＳ２０において演算回路ＣＯＬＣを用いて、例えば、デー
タラッチＢＤＬに保持しておいたデータが“０”データ、データラッチＣＤＬに保持して
おいたデータが“０”データの場合、センスアンプ回路Ｓ／Ａ内のデータラッチに“０”
データをセットする。それ以外の場合は、センスアンプ回路Ｓ／Ａ内のデータラッチに“
１”データをセットする。
【０１１１】
また、制御回路５はステップＳ２１の第１プログラム動作の第２−１ステップにおいて
、“Ｆ”分布及び“Ｇ”分布に書き込まれる選択メモリセルＭＣｓの場合（センスアンプ
回路Ｓ／Ａ内のデータラッチに“０”データが保持されている場合）は、ビット線制御回
路２がビット線ＢＬの電圧を、例えば、０Ｖに設定する。“Ｆ”分布及び“Ｇ”分布以外
に書き込まれる選択メモリセルＭＣｓの場合（センスアンプ回路Ｓ／Ａ内のデータラッチ
に“１”データが保持されている場合）は、ビット線制御回路２がビット線ＢＬの電圧を
、例えば、２．５Ｖに設定する。なお、制御回路５は、第１プログラム動作の第２−１ス
テップ後には書き込みベリファイ動作を行わない。
【０１１２】
また、制御回路５はステップＳ２２（第２データセット）において、例えば、制御回路
５は演算回路ＣＯＬＣを用いて、データラッチＢＤＬに保持しておいたデータが“１”デ
ータ、データラッチＣDLに保持しておいたデータが“０”データの場合、センスアンプ回
路Ｓ／Ａ内のデータラッチに“０”データをセットする。それ以外の場合は、センスアン
プ回路Ｓ／Ａ内のデータラッチに“１”データをセットする。
【０１１３】
また、制御回路５はステップＳ２３の第１プログラム動作の第２−２ステップにおいて
、
“Ｂ”分布及び“Ｃ”分布に書き込まれる選択メモリセルＭＣｓの場合（センスアンプ回
路Ｓ／Ａ内のデータラッチに“０”データが保持されている場合）は、ビット線制御回路
２がビット線ＢＬの電圧を、例えば、０Ｖに設定する。“Ｂ”分布及び“Ｃ”分布以外に
書き込まれる選択メモリセルＭＣｓの場合（センスアンプ回路Ｓ／Ａ内のデータラッチに
“１”データが保持されている場合）は、ビット線制御回路２がビット線ＢＬの電圧を、
例えば、２．５Ｖに設定する。なお、制御回路５は、第１プログラム動作の第２−２ステ
ップ後には書き込みベリファイ動作を行わない。
【０１１４】
この結果、選択メモリセルＭＣｓのしきい値分布は図１６（ｂ）に示すようになる。“
Ｆ”分布及び“Ｇ“分布に書き込む選択メモリセルＭＣｓのしきい値は”ＬＭ＋”分布と
なり、“Ｂ”分布及び“Ｃ“分布に書き込む選択メモリセルＭＣｓのしきい値は”ｅＲ＋
”分布となる。
【０１１５】
その後、制御回路５は第２書き込み動作のステップＳ１１４〜ステップ１１７を行う。
ステップＳ１１６のベリファイパスした時の選択メモリセルＭＣのしきい値電圧分布は図
１６（ｂ）のようになる。
【０１１６】
このように、第２の実施形態に係る書き込み動作においても第１の実施形態に係る書き
込み動作と同様の効果が得られる。また、第２の実施形態に係る書き込み動作において、
“Ｇ”分布だけでなく“Ｆ”分布に書き込む選択メモリセルＭＣｓのしきい値電圧も上昇
させている。また、“Ｃ”分布だけでなく“Ｂ”分布に書き込む選択メモリセルＭＣｓの
しきい値電圧も上昇させている。
【０１１７】
ここで、第２書き込み動作において、しきい値電圧の“ｅＲ＋”分布から“Ｂ＋”分布
までの移動量は、“ｅＲ”分布から“Ｂ”分布までの移動量よりも小さい。また、しきい
値電圧の“ＬＭ＋”分布から“Ｆ＋”分布までの移動量は、“ＬＭ”分布から“Ｆ＋”分
布までの移動量よりも小さい。このように、しきい値電圧の移動量が最も大きい分布だけ
でなく、２番目に移動量が大きい分布も第１書き込み動作においてしきい値電圧を移動さ
せておく。その結果、第２書き込み動作において隣接するメモリセルＭＣに与えるセル間
干渉をさらに小さくすることができる。例えば、第２書き込み動作が終了しているソース
線側に隣接するメモリセルＭＣへのセル間干渉を抑制することができる。その結果、メモ
リセルＭＣのしきい値分布の幅を小さくでき、また、書き込み動作を高速に行うことがで
きる。
【０１１８】
その他、制御回路５は第１書き込み動作の第１ステップにおいて、“Ｃ”〜“Ｇ”分布
に書き込むメモリセルＭＣのしきい値電圧を“ＬＭ“分布に移動させ、第１書き込み動作
の第２ステップで、”Ｆ“分布及び”Ｇ“分布に書き込むメモリセルＭＣのしきい値電圧
を”ＬＭ＋“分布に移動させることもできる。このように、本発明の思想は、第１書き込
み動作の第１ステップ後、第２書き込み動作の前において”ＬＭ“分布、または、”ｅＲ
“分布からメモリセルＭＣのしきい値電圧を予め高い方に移動させておく動作を全て包含
している。
【０１１９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１２０】
１…メモリセルアレイ、２…ビット線制御回路、３…ワード線制御回路、５…制御回路
、６…昇圧回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＮＳ…ＮＡＮＤ
ストリング、ＬＤＬ、ＸＤＬ…データラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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