(57)【要約】【課題】オン抵抗が低く短チャネル効果が抑制された横型電界効果トランジスタの提供。【解決手段】実施形態に係る電界効果トランジスタは、第１導電形の第１の半導体層２と、第２導電形の半導体からなるソース層３と、第２導電形の半導体からなるドレイン層４と、ゲート電極６と、を備える。ソース層は、第１の半導体層上に設けられる。ドレイン層は、第１の半導体層上に設けられソース層と離間する。ゲート電極は、ソース層のドレイン層に向かい合う側壁上、ドレイン層のソース層に向かい合う側壁上、及び第１の半導体層上に、ゲート絶縁膜５を介しても設けられる。ゲート電極の第１の半導体層とは反対側の上面は、ソース層の第１の半導体層とは反対側の上面及びドレイン層の第１の半導体層とは反対側の上面よりも第１の半導体層側にある。【選択図】図１
2014063776.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１の半導体層と、
前記第１の半導体層上に設けられ第２導電形の半導体からなるソース層と、
前記第１の半導体層上に設けられ前記ソース層と離間し第２導電形の半導体からなるドレイン層と、
前記ソース層の前記ドレイン層に向かい合う側壁上、前記ドレイン層の前記ソース層に向かい合う側壁上、及び前記第１の半導体層上に、ゲート絶縁膜を介しても設けられたゲート電極と、
前記ゲート電極上に設けられた金属からなるゲートメタルと、
前記ゲート電極上の、前記ソース層と前記ゲートメタルとの間、及び前記ドレイン層と前記ゲートメタルとの間に設けられた絶縁膜と、
前記第１の半導体層の前記ゲート電極とは反対側の下面上に、第１の半導体層よりも高い第２導電形不純物濃度を有する第２導電形の第２の半導体層と、
を備え、
前記ゲート電極の前記第１の半導体層とは反対側の上面は、前記ソース層の前記第１の半導体層とは反対側の上面及び前記ドレイン層の前記第１の半導体層とは反対側の上面よりも、前記第１の半導体層側にあり、
前記絶縁膜の誘電率は、前記ゲート絶縁膜の誘電率よりも低く、
前記絶縁膜は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、窒化ホウ素、及び有機ポリマーのうちのいずれか１つより構成され、
前記ゲート電極は、モリブデン、モリブデンシリサイド、及びタングステンのいずれか１つより構成される電界効果トランジスタ。
【請求項２】
第１導電形の第１の半導体層と、
前記第１の半導体層上に設けられ第２導電形の半導体からなるソース層と、
前記第１の半導体層上に設けられ前記ソース層と離間し第２導電形の半導体からなるドレイン層と、
前記ソース層の前記ドレイン層に向かい合う側壁上、前記ドレイン層の前記ソース層に向かい合う側壁上、及び前記第１の半導体層上に、ゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記ゲート電極の前記第１の半導体層とは反対側の上面は、前記ソース層の前記第１の半導体層とは反対側の上面及び前記ドレイン層の前記第１の半導体層とは反対側の上面よりも、前記第１の半導体層側にある電界効果トランジスタ。
【請求項３】
前記ゲート電極上に設けられた金属からなるゲートメタルと、
前記ゲート電極上の、前記ソース層と前記ゲートメタルとの間、及び前記ドレイン層と前記ゲートメタルとの間に設けられた絶縁膜と、
をさらに備えた、請求項２記載の電界効果トランジスタ。
【請求項４】
前記絶縁膜の誘電率は、前記ゲート絶縁膜の誘電率よりも低い請求項３記載の電界効果トランジスタ。
【請求項５】
前記絶縁膜は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、窒化ホウ素、及び有機ポリマーのうちのいずれか１つより構成される請求項４記載の電界効果トランジスタ。
【請求項６】
第１導電形の第１の半導体層と、
前記第１の半導体層の上面からｐ形ベース層２中に入り込むように設けられた第２導電形の半導体からなるソース層と、
前記第１の半導体層の上面上に設けられ前記ソース層と離間し第２導電形の半導体からなるドレイン層と、
前記ドレイン層の前記ソース層に向かい合う側壁上、及び前記ソース層と前記ドレイン層との間の前記第１の半導体の前記上面上に、ゲート絶縁膜を介して設けられたゲート電極と、
を備えた電界効果トランジスタ。
【請求項７】
前記ソース層は、前記第１の半導体層の前記上面から第２導電形不純物を拡散させた第２導電形不純物拡散層であり、
前記ドレイン層は、エピタキシャル成長により形成されたエピタキシャル層である請求項６記載の電界効果トランジスタ。
【請求項８】
前記第１の半導体層の前記ゲート電極とは反対側の下面上に、第１の半導体層よりも高い第１導電形不純物濃度を有する第１導電形の第２の半導体層をさらに備えた請求項２〜７のいずれか１つに記載の電界効果トランジスタ。
【請求項９】
前記ゲート電極は、モリブデン、モリブデンシリサイド、及びタングステンのいずれか１つより構成される請求項２〜８のいずれか１つに記載の電界効果トランジスタ。
【請求項１０】
前記ゲート電極は、導電性シリコンから構成される請求項２〜８のいずれか１つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電界効果トランジスタに関する。
【背景技術】
【０００２】
チューナーや無線機などに用いられる電界効果トランジスタでは、オン抵抗が低いこと、ゲート−ソース間容量が小さいこと、及びゲート−ドレイン間容量が小さいことが求められる。オン抵抗を低くするために、ドレイン層とソース層との間隔を狭くしてチャネル長を短くする方法がある。しかしながら、チャネル層が短すぎると短チャネル効果を引き起こし、ゲート電圧にかかわらずドレイン−ソース間に電流が流れてしまう。オン抵抗が低く短チャネル効果が抑制された電界効果トランジスタが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１５０３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
オン抵抗が低く短チャネル効果が抑制された電界効果トランジスタを提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態に係る電界効果トランジスタは、第１導電形の第１の半導体層と、第２導電形の半導体からなるソース層と、第２導電形の半導体からなるドレイン層と、ゲート電極と、を備える。ソース層は、第１の半導体層上に設けられる。ドレイン層は、第１の半導体層上に設けられソース層と離間する。ゲート電極は、ソース層のドレイン層に向かい合う側壁上、ドレイン層のソース層に向かい合う側壁上、及び第１の半導体層上に、ゲート絶縁膜を介しても設けられる。ゲート電極の第１の半導体層とは反対側の上面は、ソース層の第１の半導体層とは反対側の上面及びドレイン層の第１の半導体層とは反対側の上面よりも第１の半導体層側にある。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る電界効果トランジスタの要部模式断面図。
【図２】第１の実施形態に係る電界効果トランジスタの寄生容量を示す図。
【図３】第１の実施形態に係る電界効果トランジスタの製造工程の一部を示す要部模式断面図。
【図４】第１の実施形態に係る電界効果トランジスタの製造工程の一部を示す要部模式断面図。
【図５】第１の実施形態に係る電界効果トランジスタの製造工程の一部を示す要部模式断面図。
【図６】第１の実施形態に係る電界効果トランジスタの製造工程の一部を示す要部模式断面図。
【図７】第１の実施形態に係る電界効果トランジスタの製造工程の一部を示す要部模式断面図。
【図８】第２の実施形態に係る電界効果トランジスタの要部模式断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｐ形で、第２導電形をｎ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【０００８】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係る電界効果トランジスタを説明する。図１は、本実施形態に係る電界効果トランジスタの要部模式断面図である。図２は、本実施形態に係る電界効果トランジスタの寄生容量を示す図である。
【０００９】
図１に示したように、本実施形態に係る電界効果トランジスタは、ｐ＋形基板１、ｐ形ベース層２（第１導電形の第１の半導体層）、ｎ＋形ソース層３（第２導電形の半導体からなるソース層）、ｎ＋形ドレイン層４（第２導電形の半導体からなるドレイン層）、ゲート絶縁膜５、ゲート電極６、ゲートメタル７、絶縁膜８、及び層間絶縁膜９を備える。ｐ＋形基板１、ｐ形ベース層２、ｎ＋形ソース層３、ｎ＋形ドレイン層４、は半導体で有り、例えば、シリコンである。ｎ形不純物は、例えば、リン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。
【００１０】
ｐ＋形基板１のｐ形不純物濃度は、例えば、１×１０２０／ｃｍ３以上である。ｐ形ベース層２は、ｐ＋形基板１の上に設けられる。ｐ形ベース層２のｐ形不純物得濃度は、例えば、１×１０１５〜１×１０１６／ｃｍ３である。ｎ＋形ソース層３は、ｐ形ベース層２のｐ＋形基板とは反対側の上面上に設けられる。ｐ形ベース層２の下面上には、上記のように、ｐ＋形基板がある。ｎ＋形ドレイン層４は、ｐ形ベース層の上面上に設けられ、ｎ＋形ソース層３と離間する。ｎ＋形ソース層３及びｎ＋形ドレイン層４のｎ形不純物濃度は、例えば、１×１０２０〜１×１０２１／ｃｍ３である。
【００１１】
ゲート絶縁膜は、ｎ＋形ソース層３のｎ＋形ドレイン層４と向かい合う側壁上、ｐ形ベース層２の上面上、及びｎ＋形ドレイン層４のｎ＋形ソース層３と向かい合う側壁上に設けられる。ゲート絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）である。酸化シリコンの代わりに、窒化シリコン（ＳｉＮ）または酸窒化シリコン（ＳｉＮＯ）とすることも可能である。
【００１２】
ゲート電極６は、ゲート絶縁膜５を介して、ｎ＋形ソース層３の側壁上、ｐ形ベース層２の上面上、及びｎ＋形ドレイン層４の側壁上に設けられる。すなわち、ゲート電極６は、ｎ＋形ソース層３とｎ＋形ドレイン層４との間のｐ形ベース層２の上面上にゲート絶縁膜を介して設けられる。ゲート電極６は、例えば、高融点金属であることが望ましく、例えば、モリブデン（Ｍｏ）、モリブデンシリサイド、チタン（Ｔｉ）、またはタングステン（Ｗ）等が用いられる。しかしながら、これに限定されることなく、例えば、ゲート電極６は、導電性のシリコンとすることも可能である。ゲート電極６のｐ形ベース層２とは反対側の上面が、ｎ＋形ソース層３のｐ形ベース層２とは反対側の上面及びｎ＋形ドレイン層４とは反対側の上面よりもｐ形ベース層２側に位置するように、ゲート電極６は、薄く形成される。
【００１３】
ゲートメタル７は、ゲート電極６の上面に電気的に接続するように設けられる。ゲートメタル７は、ゲート電極６に沿ってゲート電極６の上面上を延伸する。ゲートメタル７は、金属から構成され、例えば、電気配線層として一般的に用いられる、アルミニウムまたは銅である。ゲートメタル７がゲート電極６の上面上に沿って設けられることにより、ゲート電極６のゲート抵抗が低減される。ゲートメタル７がゲート電極６上に設けられることにより、ゲート電極６が導電性のシリコンから構成されていても、ゲート抵抗が低減される。
【００１４】
絶縁膜８は、ゲート電極６の上面上のゲートメタル７とｎ＋形ソース層３との間、及びゲート電極６の上面上のゲートメタル７とｎ＋形ドレイン層４との間に設けられる。絶縁膜８は、例えば、ゲート絶縁膜５と同じ酸化シリコンである。しかしながら、ゲート絶縁膜８は、これに限定されることなく、ゲート絶縁膜５の誘電率よりも低い誘電率を有する絶縁膜であることも可能である。例えば、フッ素を添加した酸化シリコン（ＳｉＯＦ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、窒化ホウ素（ＢＮ）、ポリイミド、及び有機ポリマーのいずれか１つにより絶縁膜８が構成されてもよい。
【００１５】
層間絶縁膜９は、ｎ＋形ソース層３上及びｎ＋形ドレイン層４上に設けられる。層間絶縁膜９は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンとすることも可能である。層間絶縁膜９には開口部が設けられる。ゲートメタル７は、この開口部を介してゲート電極６と電気的に接続される。
【００１６】
ゲート電極６は、図示しないゲートパッドに引き出される。ｎ＋形ソース層３は、図示しないソース電極に電気的に接続される。また、ｎ＋形ドレイン層４は、図示しないドレイン電極に電気的に接続される。
【００１７】
次に、本実施形態に係る電界効果トランジスタの動作及び特徴について説明する。ソース電極に対して閾値を超える正の電圧がゲート電極６に印加されると、ｐ形ベース層２のゲート絶縁膜５と接する面にチャネル層が形成される。ここで、ソース電極に対して正の電圧がドレイン電極に印加されると、電子がｎ＋形ソース層３から、ｐ形ベース層２中のチャネル層を介して、ｎ＋形ドレイン層４に流れる。この結果、電流がドレイン電極からソース電極へ流れ、電界効果トランジスタはオン状態となる。
【００１８】
ゲート電極に印加された電圧が閾値より低くなると、ｐ形ベース層２中のチャネル層は消失し、電界効果トランジスタはオフ状態となる。オフ状態では、ドレイン−ソース電圧の上昇により、ｎ＋形ドレイン層４とｐ形ベース層２のｐ−ｎ接合からｐ形ベース層２側へ空乏層が広がる。
【００１９】
本実施形態に係る電界効果トランジスタでは、ｎ＋形ドレイン層４及びゲート電極６がｐ形ベース層２の上面上に設けられているため、ｎ＋形ドレイン層４のｐ形ベース層２と接する下面が、ゲート電極６下部のゲート絶縁膜５よりもｐ形ベース層２側にはほとんど設けられていない。このため、ｎ＋形ドレイン層４とｐ形ベース層２とのｐ−ｎ接合面は、曲率が大きいコーナー部を有しない。従って、ｎ＋形ドレイン層４とｐ形ベース層２とのｐ−ｎ接合において、局所的な電界集中が抑制される。この結果、ｎ＋形ドレイン層４とｐ形ベース層２との間の耐圧が向上する。また、ｎ＋形ドレイン層４からｐ形ベース層２中へ広がる空乏層が、ｎ＋形ソース層３に向かって伸びにくい。このため、ｎ＋形ソース層３とｎ＋形ドレイン層４との間隔を狭くしてチャネル長を短くしても、短チャネル効果が発生しにくい。すなわち、本実施形態に係る電界効果トランジスタでは、短チャネル効果を抑制しつつオン抵抗が低減される。
【００２０】
さらに、図２に示したように、本実施形態に係る電力用半導体装置では、ゲート電極６とｎ＋形ソース層３との間に設けられたゲート絶縁膜５により、ゲート−ソース間の寄生容量ＣＧＳが存在する。また、ゲート電極６とｎ＋形ドレイン層４との間に設けられたゲート絶縁膜５により、ゲート−ドレイン間の寄生容量ＣＧＤが存在する。本実施形態に係る電界効果トランジスタでは、ゲート電極６の上面が、ｎ＋形ソース層３の上面及びｎ＋形ドレイン層４の上面よりもｐ形ベース層２側にある。このため、ゲート電極６の上面がｎ＋形ソース層３の上面及びｎ＋形ドレイン層４の上面とほぼ同一面を形成するように、ゲート電極６が形成されている電力用半導体装置と比べて、本実施形態に係る電力用半導体装置では、ゲート−ソース間の寄生容量ＣＧＳ及びゲート−ドレイン間の寄生容量ＣＧＤが小さい。
【００２１】
また、本実施形態では、ゲートメタル７がゲート電極６上に設けられているので、ゲートメタル７とｎ＋形ソース層３との間の寄生容量及びゲートメタル７とｎ＋形ドレイン層４との間の寄生容量が、それぞれ、ゲート−ソース間の寄生容量ＣＧＳ及びゲート−ドレイン間の寄生容量ＣＧＤに加算される。
【００２２】
しかしながら、ゲートメタル７とｎ＋形ソース層３との間には、ゲート絶縁膜５と直列に絶縁膜８が存在するので、ゲートメタル７とｎ＋形ソース層３との間の寄生容量は、ゲート電極６とｎ＋形ソース層３との間の寄生容量と比べて遙かに小さい。同様に、ゲートメタル７とｎ＋形ドレイン層４との間には、ゲート絶縁膜５と直列に絶縁膜８が存在するので、ゲートメタル７とｎ＋形ドレイン層４との間の寄生容量は、ゲート電極６とｎ＋形ドレイン層４との間の寄生容量と比べて遙かに小さい。従って、ゲートメタル７とｎ＋形ソース層３との間の寄生容量及びゲートメタル７とｎ＋形ドレイン層４との間の寄生容量は、ほとんど無視することができる。本効果は、絶縁膜８の水平方向の厚みを絶縁膜５より大きくするか、または水平方向の厚みが小さくても絶縁膜８の誘電率をゲート絶縁膜５の誘電率より低くすることによって得られる。
【００２３】
また、本実施形態に係る電界効果トランジスタでは、ゲートメタル７がゲート電極６上に設けられているが、これに限定されない。ゲート電極６が抵抗の低い金属材料で形成されていれば、ゲートメタル７を設けなくてもゲート抵抗を低く維持できる。この場合は、ゲートメタルが存在しないので、上記の、ゲートメタル７とｎ＋形ソース層３との間の寄生容量及びゲートメタル７とｎ＋形ドレイン層４との間の寄生容量を全く考慮する必要がなくなる。
【００２４】
従って、本実施形態に係る電力用半導体装置では、ゲート電極６の上面が、ｎ＋形ソース層３の上面及びｎ＋形ドレイン層４の上面よりもｐ形ベース層２側にあることにより、ゲート−ソース間の寄生容量ＣＧＳ及びゲート−ドレイン間の寄生容量ＣＧＤを小さくすることができる。この結果、電力用半導体装置の電力利得が向上し、例えば、１ＧＨｚの入力信号に対する電力利得は５％向上する。
【００２５】
次に本実施形態に係る電界効果トランジスタの製造方法を図３〜図７を用いて説明する。図３に示したように、ｐ＋形半導体基板１の上にｐ形ベース層２が設けられたものを用意する。ｐ形ベース層２の上面に所定のパターンを有するマスク１０が形成される。マスク１０は、例えば、酸化シリコンである。
【００２６】
次に、ＣＶＤ法（Chemical Vapor Deposition）により、ｎ形のシリコンが、マスク１０から露出したｐ形ベース層２の上面上に選択的にエピタキシャル成長される。その後、マスクを除去することにより、ｎ＋形ソース層３及びｎ＋形ドレイン層４が、互いに離間して、ｐ形ベース層２の上面上に形成される。
【００２７】
次に、図４に示したように、例えば、ＣＶＤ法または熱酸化により、酸化シリコン５が、ｎ＋形ソース層３、ｐ形ベース層２、及びｎ＋形ドレイン層５を覆うように形成される。この結果、ゲート絶縁膜５が、ｎ＋形ソース層３のｎ＋形ドレイン層４に向かい合った側壁上、ｐ形ベース層２の上面上、及びｎ＋形ドレイン層４のｎ＋形ソース層３に向かい合った側壁上に形成される。
【００２８】
次に、図５に示したように、例えば、高融点金属であるモリブデンが、ゲート絶縁膜５を介して、ｎ＋形ソース層３上、ｐ形ベース層２上、及びｎ＋形ドレイン層４上に堆積される。
【００２９】
次に、図６に示したように、例えば、ＣＭＰ法（Chemical Mechanical Polishing）により、ゲート絶縁膜５が露出するまでモリブデンを平坦化する。この結果、ゲート電極６が、ｎ＋形ソース層３の側壁上、ｐ形ベース層２の上面上、及びｎ＋形ドレイン層４の側壁上にゲート絶縁膜５を介して設けられる。ゲート電極６の上面は、ｎ＋形ソース層３の上面及びｎ＋形ドレイン層４の上面と、ほとんど同一面上にある。
【００３０】
次に、図７に示したように、ゲート電極６を例えばＲＩＥ法（Reactive Ion Etching）などによりエッチングして、ゲート電極６の上面が、ｎ＋形ソース層３の上面及びｎ＋形ドレイン層４の上面よりも、ｐ形ベース層２側に位置するようにする。次に、絶縁膜８が、ゲート電極６の上面上の両端で、ゲート絶縁膜５を介して、ｎ＋形ソース層３の側壁上及びｎ＋形ドレイン層４の側壁上に形成される。例えば、酸化シリコンがｎ＋形ソース層３とｎ＋形ドレイン層４との間のゲート電極６上に形成された後、ゲート電極６の上面を露出する開口部を絶縁膜８にＲＩＥ法などによって形成することによって、絶縁膜８は、上記のように形成されることができる。
【００３１】
次に層間絶縁膜９が、ｎ＋形ソース層３上及びｎ＋形ドレイン層４上に形成される。層間絶縁膜９には、ゲート電極６の上面に通じる開口部が形成される。ゲートメタル７が所定のパターニングを有するように層間絶縁膜９上に形成され、ゲートメタル７は、層間絶縁膜９の上記開口部を介して、ゲート電極６に電気的に接続される。以上により、図１に示した、本実施形態に係る電力用半導体装置が得られる。
【００３２】
（第２の実施形態）
第２の実施形態に係る電界効果トランジスタを図８を用いて説明する。図８は第２の実施形態に係る電界効果トランジスタの要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００３３】
本実施形態に係る電界効果トランジスタは、ｎ＋形ソース層３は、ｐ形ベース層２の上面上に設けられているのではなく、ｐ形ベース層２の上面に設けられる。すなわち、ｎ＋形ソース層３は、ｐ形ベース層２の上面からｐ形ベース層２中に入り込むように形成される。ｎ＋形ソース層３は、例えば、ｐ形ベース層２上にｎ＋形ドレイン層４、ゲート絶縁膜５、及びゲート電極６を所定の形状に形成後、ゲート電極６をマスクに用いてｎ形不純物をｐ形ベース層２中にイオン注入することによって、形成されることができる。
【００３４】
ゲート電極６は、ゲート電極６の上面がｎ＋形ドレイン層４の上面とほとんど同一面内にあるように形成される。しかしながら、これに限定されることなく、ゲート電極６の上面は、ｎ＋形ドレイン層４の上面よりもｐ形ベース層２側に位置していてもよく、または、反対側に突出していてもよい。また、第１の実施形態の電界効果トランジスタに設けられた、ゲートメタル７及び層間絶縁膜９は必要に応じて設けることができる。
【００３５】
本実施形態に係る電界効果トランジスタでは、ｎ＋形ソース層３の側壁とゲート電極６とによって挟まれたゲート絶縁膜５が存在しないので、この構造に起因したゲート−ソース間の寄生容量ＣＧＳが存在しない。このため、本実施形態に係る電界効果トランジスタでは、第１の実施形態にかかる電界効果トランジスタと比べて、ゲート−ソース間容量ＣＧＳを極めて小さくすることができる。
【００３６】
また、本実施形態に係る電界効果トランジスタにおいても、第１の実施形態に係る電界効果トランジスタと同様に、ｎ＋形ドレイン層４がｐ形ベース層２の上面上に設けられている。このため、ｎ＋形ドレイン層４のｐ形ベース層２と接する下面が、ゲート電極６下部のゲート絶縁膜５よりもｐ形ベース層２側にはほとんど設けられていない。この結果、ｎ＋形ドレイン層４とｐ形ベース層２とのｐ−ｎ接合において電界集中が抑制され、ｎ＋形ドレイン層４とｐ形ベース層２との間の耐圧が向上する。
【００３７】
また、ｎ＋形ドレイン層４からｐ形ベース層２中へ広がる空乏層が、ｎ＋形ソース層３に向かって伸びにくい。このため、ｎ＋形ソース層３とｎ＋形ドレイン層４との間隔を狭くしてチャネル長を短くしても、短チャネル効果が発生しにくい。すなわち、本実施形態に係る電界効果トランジスタにおいても、短チャネル効果を抑制しつつオン抵抗が低減される。
【００３８】
また、本実施形態に係る電界効果トランジスタでは、ゲート電極６は、ｎ＋形ドレイン層４の側壁にゲート絶縁膜５を介して隣接して設けられる。このようなゲート電極６の構造は、以下のようにして形成される。先ず、ｐ形ベース層２の表面上に、段差を有するようにｎ＋形ドレイン層４が形成される。次に、絶縁膜５及びゲート電極６が、ｐ形ベース層上及びｎ＋形ドレイン層上に順番に形成される。
【００３９】
ここで、ゲート電極６のｐ形ベース層２上の平坦部及びｎ＋形ドレイン層４上の平坦部の垂直方向の厚さよりも、ｎ＋形ドレイン層４の側壁部に隣接した部分の垂直方向の厚さが、ｎ＋形ドレイン層４の厚さの分だけ厚い。このため、マスクを用いなくても、この後に、例えばＲＩＥ法等の異方性エッチングでゲート電極６全体をエッチングすることによって、図８に示したように、ゲート電極６をｎ＋形ドレイン層４の側壁部にだけ隣接して形成することができる。ゲート電極６の水平方向の幅は、ゲート電極６の成膜した厚さにより制御することができる。
【００４０】
このように、本実施形態に係る電界効果トランジスタは、マスクを形成するリソグラフィー工程を省略することができるので、生産コストを低減することができる。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１  ｐ＋形基板
２  ｐ形ベース層
３、３ａ  ｎ＋形ソース層
４  ｎ＋形ドレイン層
５  ゲート絶縁膜
６  ゲート電極
７  ゲートメタル
８  絶縁膜
９  層間絶縁膜
１０  マスク
【図１】
2014063776.tif 000003
【図２】
2014063776.tif 000004
【図３】
2014063776.tif 000005
【図４】
2014063776.tif 000006
【図５】
2014063776.tif 000007
【図６】
2014063776.tif 000008
【図７】
2014063776.tif 000009
【図８】
2014063776.tif 000010