(57)【要約】【課題】電極間絶縁膜の開口部に段切れ無くバリア金属膜を形成出来る構成を得る。【解決手段】実施形態によれば、半導体基板の上面にゲート絶縁膜を介して形成されたゲート電極は、前記ゲート絶縁膜上に形成され上面に第１の開口幅の凹部が形成された第１導電膜と、前記第１導電膜の上面に形成されシリコン酸化膜を有すると共に前記第１導電膜の凹部の位置で前記第１の開口幅よりも広い第２の開口幅の開口を有する電極間絶縁膜と、前記電極間絶縁膜の上面に形成され前記開口の位置で前記第２の開口幅よりも広い第３の開口幅の開口を有する第２導電膜と、前記第２導電膜の上面および前記開口の側面、前記電極間絶縁膜の前記開口の上面および側面、前記第１導電膜の前記凹部の内部に形成された所定膜厚のバリア金属膜と、前記バリア金属膜の上面を覆うように形成された金属膜とを備えたことを特徴とする。【選択図】図３
2014220368.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面にゲート絶縁膜を介して形成されたゲート電極とを具備し、
前記ゲート電極は、
前記ゲート絶縁膜上に形成され上面に第１の開口幅の凹部が形成された第１導電膜と、
前記第１導電膜の上面に形成されシリコン酸化膜を有すると共に前記第１導電膜の凹部の位置で前記第１の開口幅よりも広い第２の開口幅の開口を有する電極間絶縁膜と、
前記電極間絶縁膜の上面に形成され前記開口の位置で前記第２の開口幅よりも広い第３の開口幅の開口を有する第２導電膜と、
前記第２導電膜の上面および前記開口の側面、前記電極間絶縁膜の前記開口の上面および側面、前記第１導電膜の前記凹部の内部に形成された所定膜厚のバリア金属膜と、
前記バリア金属膜の上面を覆うように形成された金属膜と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バリア金属膜は、前記第２導電膜の上面および前記開口の側面、前記電極間絶縁膜の前記開口の上面および側面、前記第１導電膜の前記凹部の内部に連続的に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記バリア金属膜の下面は、前記電極間絶縁膜の下面よりも低いことを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜、第１導電膜、酸化膜を有する電極間絶縁膜および第２導電膜を形成する工程と、
前記第２導電膜に開口を形成して前記電極間絶縁膜の上面を露出させる工程と、
前記第２導電膜の上面および開口の側壁面および前記電極間絶縁膜の露出している上面に沿うように酸化膜を形成する工程と、
前記酸化膜をエッチバック処理することによりスペーサ状に加工し、前記電極間絶縁膜を開口すると共に前記第１導電膜に凹部を形成する工程と、
前記スペーサ状に加工した前記酸化膜を選択的に除去する工程と、
前記第２導電膜の上面および開口の側壁、前記電極間絶縁膜の開口上面及び側壁、前記第１導電膜の凹部内を覆うようにバリア金属膜を形成し、さらに金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記酸化膜の除去工程では、前記酸化膜のエッチング速度が前記電極間絶縁膜のエッチング速度よりも大きいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置として例えばＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタは、浮遊ゲート電極、電極間絶縁膜および制御ゲート電極を積層したゲート電極を備えている。ここで、制御ゲート電極の抵抗を下げるため、制御ゲート電極はその一部にバリア金属膜および金属膜を有している。
【０００３】
一方、メモリセルトランジスタに隣接して配置される選択ゲートトランジスタでは、制御ゲート電極用と浮遊ゲート電極とを短絡する構成を採用している。電極間絶縁膜を上部の多結晶シリコン膜と共に開口する際に、加工後の後処理を経ると電極間絶縁膜が多結晶シリコン膜の端部よりも後退することがある。このため、スパッタなどによりバリア金属膜を形成すると電極間絶縁膜が後退している部分で段切れ状態となる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１７６１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、ゲート電極の抵抗を下げることができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板の上面にゲート絶縁膜を介して形成されたゲート電極を備えた半導体装置であって、前記ゲート電極は、前記ゲート絶縁膜上に形成され上面に第１の開口幅の凹部が形成された第１導電膜と、前記第１導電膜の上面に形成されシリコン酸化膜を有すると共に前記第１導電膜の凹部の位置で前記第１の開口幅よりも広い第２の開口幅の開口を有する電極間絶縁膜と、前記電極間絶縁膜の上面に形成され前記開口の位置で前記第２の開口幅よりも広い第３の開口幅の開口を有する第２導電膜と、前記第２導電膜の上面および前記開口の側面、前記電極間絶縁膜の前記開口の上面および側面、前記第１導電膜の前記凹部の内部に形成された所定膜厚のバリア金属膜と、前記バリア金属膜の上面を覆うように形成された金属膜とを備えたことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図の一例
【図２】メモリセル領域の模式的な平面図の一例
【図３】図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例
【図４】製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その１）
【図５】製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その２）
【図６】製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その３）
【図７】製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その４）
【図８】製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その５）
【図９】製造工程の一段階における図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その６）
【図１０】（ａ）は第２実施形態を示す図２中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｂ）は図１０（ａ）中一点鎖線で囲った部分の拡大図の一例
【発明を実施するための形態】
【０００８】
以下、実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを、図面を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【０００９】
（第１実施形態）
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の電気的な等価回路の一例を示している。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置１は、メモリセルアレイを備えていて、そのメモリセルアレイは、ＮＡＮＤセルユニットＳＵを行列状に設けている。ＮＡＮＤセルユニットは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これら選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有する。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１１】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通に接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通に接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通に接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２は、メモリセル領域の一部のレイアウトパターンの平面図の一例である。なお図２では、ビット線コンタクトＣＢは示していない。この図２に示すように、半導体基板としてのｐ型のシリコン基板２のメモリセル領域には、表面に形成した素子分離溝（トレンチ）２ｄ内に絶縁物を充填したＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表面に複数の素子領域ＳａをＸ方向に分離して設けている。
【００１３】
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸して配置される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方に、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３参照）が形成されている。
【００１４】
Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１（Ｔｒｓ２）は、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧが構成されている。
【００１５】
同様に、選択ゲートトランジスタＴｒｓ２は、図示はしていないがＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２のゲート電極は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にもゲート電極が構成されている。
【００１６】
図３は、図２のＡ−Ａ線に沿う部分のメモリセルトランジスタＴｒｍおよび選択ゲートトランジスタＴｒｓの縦断面図の一例である。図３を参照してメモリセル領域のメモリセルトランジスタＴｒｍおよび選択ゲートトランジスタＴｒｓの構成について説明する。シリコン基板２の上面にゲート絶縁膜３が形成され、その上面にメモリセルトランジスタＴｒｍのゲート電極ＭＧおよび選択ゲートトランジスタＴｒｓ（Ｔｒｓ１、Ｔｒｓ２；以下単にＴｒｓとする）のゲート電極ＳＧが形成される。メモリセルトランジスタＴｒｍは、ゲート電極ＭＧとその両側のシリコン基板２に形成されたソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成される。これらメモリセルトランジスタＴｒｍの端部のものに隣接して一対の選択ゲートトランジスタＴｒｓが形成される。
【００１７】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜３上に、多結晶シリコン膜（第１導電膜）４、電極間絶縁膜５、多結晶シリコン膜（第２導電膜）６、タングステンナイトライド（ＷＮ）膜（バリア金属膜）７、タングステン（Ｗ）膜（金属膜）８およびシリコン窒化膜９を順に積層している。電極間絶縁膜５は、単層の膜あるいは複数層からなる膜で、いずれの場合にもシリコン酸化膜を含んだものである。電極間絶縁膜６としては、例えばＯＮＯ（oxide-nitride-oxide）膜や、ＮＯＮＯ（nitride-oxide-nitride-oxide）、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいはＮＯＮＯＮ膜の中央のシリコン窒化膜に代えて高誘電率を有する絶縁膜を用いた膜などが用いられる。
【００１８】
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられる。ソース／ドレイン領域２ａは、シリコン基板２の表層に不純物を導入して形成することができる。
【００１９】
選択ゲートトランジスタＴｒｓのゲート電極ＳＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造であり、ゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、タングステンナイトライド膜７、タングステン膜８、シリコン窒化膜９が順に積層されている。
【００２０】
ゲート電極ＳＧにおいては、Ｙ方向において、多結晶シリコン膜４の上面にＸ方向に沿って凹部４ａが形成されており、凹部４ａは第１の開口幅Ｗ１を有している。電極間絶縁膜５には、凹部４ａの上方に開口５ａがＸ方向に沿って形成されており、開口５ａは第２の開口幅Ｗ２を有している。多結晶シリコン膜６には、電極間絶縁膜５の開口５ａの上方にＸ方向に沿って開口６ａが形成されており、開口ａは第３の開口幅Ｗ３を有している。ここで、第１の開口幅Ｗ１＜第２の開口幅Ｗ２＜第３の開口幅Ｗ３の関係を有している。これにより、多結晶シリコン膜４の凹部４ａ、電極間絶縁膜５の開口５ａ、多結晶シリコン膜６の開口６ａは、多結晶シリコン膜６側から下方に階段状に幅寸法が細くなる短絡用の凹部が形成された状態となる。
【００２１】
タングステンナイトライド膜７は、多結晶シリコン膜６の上面、開口６ａの側壁面、電極間絶縁膜５の開口５ａ近傍の上面、側壁面、多結晶シリコン膜４の凹部４ａ近傍の上面、側壁面、底面の表面に沿うように連続的に形成されている。タングステン膜８は、タングステンナイトライド膜７の上面を覆うように形成され、上面は平坦な状態に形成することができる。また、タングステンナイトライド膜７の下面は電極間絶縁膜５の下面よりも低い位置にある。このようにタングステンナイトライド膜７を低くすることにより、ゲート電極に占める金属の割合を大きくすることができ、ゲート電極の抵抗を低くすることができる。
【００２２】
上記構成を採用しているので、メモリセルトランジスタＴｒｍおよび選択ゲートトランジスタＴｒｓあるいは周辺回路トランジスタにおいて、ゲート電極ＭＧ、ＳＧの構成を電極間絶縁膜５の上部に比較的薄い膜厚の多結晶シリコン膜６を形成し、タングステンナイトライド膜７を介してタングステン膜８を積層した構成とすることができる。この結果、制御ゲート電極として多結晶シリコン膜６の膜厚を薄くしていわゆる「ポリメタル」構造としてアスペクト比を小さくした構成とすることができる。また、電極間絶縁膜５の開口５ａの端部が多結晶シリコン膜６の開口６ａの端部よりも後退することが無い（第３の開口幅Ｗ３＜第２の開口幅Ｗ２とならない）。この結果、選択ゲート電極ＳＧにおいて、電極間絶縁膜５の開口５ａ部分でタングステンナイトライド膜７の段切れが発生しない階段状の構成にすることができる。よって、ゲート電極ＭＧ、ＳＧの電気的特性についても良好な構成とすることができる。
【００２３】
次に、上記構成の製造方法の一例について、図４〜図９も参照して説明する。なお、本実施形態の説明では選択ゲート電極ＳＧの短絡用の開口の形成を行う工程を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。
【００２４】
図４は、電極間絶縁膜５に開口５ａを形成する前の状態を示している。シリコン基板２の上面に、ゲート絶縁膜３、多結晶シリコン膜４、電極間絶縁膜５および多結晶シリコン膜６が順に積層された状態である。この状態に至るまでの製造工程について簡単に説明する。
【００２５】
まず、シリコン基板２の上面に、例えば、熱酸化法などを用いて所定膜厚のシリコン酸化膜をゲート絶縁膜３として形成する。この後、ゲート絶縁膜３の上面に第１導電膜として多結晶シリコン膜４を形成し、その上面に加工用のシリコン窒化膜（図示せず）を成膜する。次に、加工用のシリコン窒化膜をマスクとして素子分離溝を形成し、素子分離絶縁膜Ｓｂを埋め込み、平坦化処理およびエッチバック処理を行うことで素子形成領域Ｓａを形成する。この後、上面に電極間絶縁膜５および多結晶シリコン膜６を形成する。電極間絶縁膜５は、前述したようにシリコン酸化膜やシリコン窒化膜などを有する多層膜である。
【００２６】
以下の工程では、選択ゲートトランジスタＴｒｓあるいは周辺回路トランジスタＴｒｐなどにおいて多結晶シリコン膜４と６とを電気的に短絡させるために、電極間絶縁膜５に開口５ａを形成する際の処理を中心として説明する。
【００２７】
図５に示すように、フォトリソグラフィ技術によりレジストをパターニングして多結晶シリコン膜６に開口６ａを形成するためのレジストパターンを形成し、ＲＩＥ（reactive ion etching）法により多結晶シリコン膜６のエッチングを行い、電極間絶縁膜５の上面が露出する状態とする。これにより、多結晶シリコン膜６に開口６ａが形成される。この後、レジストパターンを剥離する。この場合、多結晶シリコン膜６の開口６ａは、選択ゲート電極ＳＧが素子分離領域Ｓｂを跨いで形成される選択ゲート線ＳＧＬ１、ＳＧＬ２の形成方向（Ｘ方向）に沿うように溝状に形成されるもので、前述のようにほぼ第３の開口幅Ｗ３で形成されている。
【００２８】
続いて、図６に示すように、多結晶シリコン膜６の上面および開口６ａの側壁面、底面に露出している電極間絶縁膜５の上面に連続的にスペーサ形成用のシリコン酸化膜１０を膜厚ｄで形成する。シリコン酸化膜１０は、例えば低温で成膜するＴＥＯＳ酸化膜あるいは常温で成膜するＴＥＯＳ酸化膜などを用いることができる。これは、後述するウェット処理でのシリコン酸化膜１０のエッチングレートが電極間絶縁膜５に含まれるシリコン酸化膜よりも高く、電極間絶縁膜５に含まれるシリコン酸化膜よりも剥離しやすい膜質を得るためである。この場合、シリコン酸化膜１０は、膜厚ｄが５〜１５ｎｍ程度の範囲で例えば１０ｎｍ程度で成膜することができる。
【００２９】
次に、図７に示すように、上記成膜したシリコン酸化膜１０に対して、異方性エッチングを用いたエッチバック処理を行なってスペーサ加工を行い、多結晶シリコン膜６上、開口６ａの底面部の電極間絶縁膜５の上面のシリコン酸化膜１０を除去する。さらに、電極間絶縁膜５をエッチングして開口５ａを形成する。このとき、シリコン酸化膜１０は、多結晶シリコン膜６の開口６ａの側壁部で残り、スペーサ１０ａとなる。また、このＲＩＥ法によるエッチングバック処理は、この後、電極間絶縁膜５の開口５ａにより露出した多結晶シリコン膜４を一部除去して凹部４ａを形成するまで行う。
【００３０】
この場合、電極間絶縁膜５の開口５ａおよび多結晶シリコン膜４の凹部４ａはいずれも同じ幅寸法で形成され、多結晶シリコン膜６の開口６ａの開口幅Ｗ３に対して、シリコン酸化膜１０の膜厚ｄの２倍分だけ狭い第１の開口幅Ｗ１となる。
【００３１】
次に、図８に示すように、例えば、希釈した弗酸（ＨＦ）溶液を処理液としてウェット処理（薬液処理）を行い、シリコン酸化膜１０によるスペーサ１０ａを除去する。シリコン酸化膜１０は前述したように、この処理液に対して電極間絶縁膜５に含まれるシリコン酸化膜よりもエッチングレートが高くなる条件で成膜されている。そのため、シリコン酸化膜１０は比較的短時間で除去される。このときスペーサ１０ａの下部に位置する電極間絶縁膜５が露出すると、電極間絶縁膜５に含まれるシリコン酸化膜が一部除去され、若干開口幅が広くなり、開口５ａは第２の開口幅Ｗ２となる。しかし、電極間絶縁膜５に含まれるシリコン酸化膜のエッチングレートはシリコン酸化膜１０のエッチングレートよりも低い。その結果、開口幅Ｗ２は開口幅Ｗ３よりも小さくなる。
【００３２】
これにより、多結晶シリコン膜４の凹部４ａは第１の開口幅Ｗ１で形成され、電極間絶縁膜５の開口５ａは、第１の開口幅Ｗ１よりも広い第２の開口幅Ｗ２で形成され、さらに、多結晶シリコン膜６の開口６ａは、第２の開口幅Ｗ２よりも広い第３の開口幅Ｗ３で形成された階段状の形状となる。なお、このウェット処理は、凹部４ａで露出された多結晶シリコン膜４の表面に形成された自然酸化膜を除去する工程と同じ工程で行うことができる。その結果、製造工程を省略することができる。
【００３３】
次に、図９に示すように、多結晶シリコン膜６の上面、開口６ａの側壁面、電極間絶縁膜５の開口５ａの近傍の上面、側壁面、多結晶シリコン膜４の凹部４ａの近傍の上面および内面にバリア金属膜としてタングステンナイトライド（ＷＮ）膜７をスパッタリング法により所定膜厚で形成する。この場合、多結晶シリコン膜６の開口６ａ、電極間絶縁膜５の開口５ａ、多結晶シリコン膜４の凹部４ａは階段状に露出した状態となっているので、開口６ａ、５ａ、凹部４ａ内の側壁および底面に連続的に形成され、段切れなどが発生しない状態で形成することができる。
【００３４】
この後、タングステンナイトライド膜７の上面にタングステン膜８を形成し、開口６ａ、５ａおよび凹部４ａ内を埋めるように形成する。さらに、その上面にシリコン窒化膜９を形成する。これにより、制御ゲート電極となる膜構成が形成される。
【００３５】
この後、図３に示したように、マスクパターンを形成してＲＩＥ法によりゲート加工を行ない、メモリセルトランジスタＴｒｍのゲート電極ＭＧ、選択ゲートトランジスタＴｒｓのゲート電極ＳＧを形成すると共に、図示しない周辺回路トランジスタのゲート電極を形成する。ゲート加工の後、ゲート電極ＭＧ、ＳＧの側壁面にシリコン酸化膜を形成し、さらに、ゲート電極ＭＧ間およびＭＧ−ＳＧ間のシリコン基板２の表面にイオン注入により不純物を導入してソース／ドレイン領域となる拡散領域２ａを形成する。
【００３６】
この後、図３に示した構成に、さらに、ゲート電極ＭＧ、ＳＧを覆うように層間絶縁膜を形成し、コンタクト形成あるいは配線層形成などの一般的な工程を経てＮＡＮＤ型フラッシュメモリ装置１のチップを形成する。
【００３７】
このような第１実施形態によれば、選択ゲートトランジスタＴｒｓのゲート電極ＳＧにおいて、電極間絶縁膜５の開口５ａに対して、上下の多結晶シリコン膜６、４の開口６ａ、凹部４ａの開口幅を次のように形成した。すなわち、電極間絶縁膜５の開口５ａの開口幅Ｗ２に対して、上層の多結晶シリコン膜６の開口６ａの開口幅Ｗ３を広くし（Ｗ３＞Ｗ２）、下層の多結晶シリコン膜４の凹部４ａの開口幅Ｗ１を狭くした（Ｗ１＜Ｗ２）。これにより、開口６ａ、５ａ、凹部４ａが下に行くほど開口が狭くなる階段状に形成されている。よって、開口６ａ、５ａ、凹部４ａ中にタングステンナイトライド膜７を成膜する際に、スパッタリング法により形成しても、開口５ａの部分で段切れの発生しない連続的な成膜を行える。この結果、タングステンナイトライド膜７の上面にタングステン膜８を形成したときに、タングステン膜８が多結晶シリコン膜６や多結晶シリコン膜４と直接接触するなどの不具合を解消できる。
【００３８】
また、上記のように電極間絶縁膜５に開口５ａを形成する際に、多結晶シリコン膜６をエッチングにより除去し、電極間絶縁膜５を露出させた状態とし、多結晶シリコン膜６の開口６ａの側壁面にスペーサ１０ａを形成するようにした。これにより、スペーサ１０ａがマスクとなって電極間絶縁膜５および多結晶シリコン膜４をエッチングするので、開口幅の狭い開口５ａ、凹部４ａをセルフアライン方式で形成することができる。さらに、スペーサ１０ａをウェット処理でのエッチングレートが電極間絶縁膜５に含まれるシリコン酸化膜のエッチングレートよりも高い材料で形成するので、除去する際に電極間絶縁膜５が後退する分を少なくして加工することができる。
【００３９】
（第２実施形態）
図１０（ａ）、（ｂ）は第２実施形態を示すもので、以下第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態と同様にして加工工程を実施する際に、ＲＩＥ法などのエッチング処理で、テーパーを有する形状に加工される場合の一例を示している。
【００４０】
図１０（ａ）、（ｂ）に示しているように、多結晶シリコン膜６の開口６ｂは、開口６ｂの側壁面が下方に向かって幅が狭くなる傾斜面を有する形状に形成されている。すなわち、多結晶シリコン膜６の開口６ｂは、いわゆるテーパーを有する形状に形成されている。また、同様にして電極間絶縁膜５の開口５ｂも下面側の開口幅が狭くなるようなテーパーを有する形状に形成されている。多結晶シリコン膜４の凹部４ｂも、テーパーを有する側壁面つまり底面に向かって幅が狭くなる側壁面を有する形状に形成されている。
【００４１】
なお、この実施形態においては、多結晶シリコン膜６の開口６ｂの開口幅Ｗ３は、上面部分での幅寸法を示しており、下面部分では傾斜している分だけやや狭い幅寸法（Ｗ３−ΔＷ３）となっている。同様に、電極間絶縁膜５の開口５ｂの開口幅Ｗ２は、上面部分での幅寸法を示しており、下面部分では傾斜している分だけやや狭い幅寸法（Ｗ２−ΔＷ２）となっている。さらに、多結晶シリコン膜４の凹部４ｂの開口幅Ｗ１は、上面部分での幅寸法を示しており、底面部分では傾斜している分だけやや狭い幅寸法（Ｗ１−ΔＷ１）となっている。図１０（ｂ）は、図１０（ａ）中に一点鎖線で囲った部分を拡大して示す図の一例で、上記した各寸法が対応する位置を示している。
【００４２】
そして、電極間絶縁膜５の開口５ｂの開口幅Ｗ２は、多結晶シリコン膜６の開口６ｂの下面部分での開口幅（Ｗ３−ΔＷ３）よりも小さくなるように形成される（Ｗ３−ΔＷ３＞Ｗ２）。また、多結晶シリコン膜４の凹部４ｂの開口幅Ｗ１は、電極間絶縁膜５の開口５ｂの下面部分での開口幅（Ｗ２−ΔＷ２）よりも小さくなるように形成される（Ｗ２−ΔＷ２＞Ｗ１）。
【００４３】
製造工程上での工程順序や製造方法については、第１実施形態と同様にして行われる。ただし、図５あるいは図７に示したＲＩＥ法によるエッチング工程では、垂直方向ではなく、ややテーパーが形成される条件でエッチング処理がなされる。テーパー形状の形成については、開口６ｂ、５ｂ、凹部４ｂの形成において、各部の開口幅が上記した条件を満たすように形成される。
【００４４】
したがって、このような第２実施形態によっても、第１実施形態と同様の作用効果を得ることができる。また、開口６ｂ、５ｂおよび凹部４ｂに傾斜が形成されている分、タングステンナイトライド膜７およびタングステン膜８の形成では、より段切れを防止した成膜を行うことができ、階段状の面部分で連続的な膜を形成することができる。これによって、ポリメタル構造の制御ゲート電極を前提とした構成で、ゲート加工ではアスペクト比を低減した加工工程を採用することができる。
【００４５】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
なお、上記実施形態では、多結晶シリコン膜６の開口６ａの開口幅Ｗ３と、電極間絶縁膜５の開口５ａの開口幅５ａと、多結晶シリコン膜４の凹部４ａの開口幅４ａとについて、Ｗ３＞Ｗ２＞Ｗ１の関係を有するように形成することを説明したが、必ずしも明確な階段状の構造が形成されていなくても良い。すなわち、開口幅Ｗ３とＷ２とは、大小関係が保持されていればほぼ同じ寸法となっても良い。また、開口幅Ｗ２とＷ１とについても同様に、大小関係が保持されていればほぼ同じ寸法となっても良い。
【００４６】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、ゲート電極としての金属膜の材料はタングステンに限られず、タンタルやチタンなどでも良い。この場合のバリア金属膜の材料はそれぞれ窒化タンタルや窒化チタンとなる。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン膜（第１導電膜）、５は電極間絶縁膜、６は多結晶シリコン膜（第２導電膜）、７はタングステンナイトライド膜（バリア金属膜）、８はタングステン膜（金属膜）、１０はシリコン酸化膜、１０ａはスペーサ、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、ＭＧ、ＳＧはゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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