(57)【要約】【課題】本発明の実施形態は、配線抵抗が小さく、消費電力が小さい半導体記憶装置及びその製造方法を提供することを目的とする。【解決手段】  実施形態に係る半導体記憶装置は、第１方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第２方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第２方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、前記上部配線は、前記メモリセル上に成膜された上部配線第１部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第１部分の結晶粒径と異なる上部配線第２部分からなり、前記メモリセルの上面は、前記層間絶縁膜の上面よりも低いことを特徴とする。【選択図】図１０
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【特許請求の範囲】
【請求項１】
互いに交差する２つの方向を第１方向及び第２方向とし、第１方向及び第２方向と交差する方向を上下方向とした場合、
第１方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第２方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第２方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、
前記上部配線は、前記メモリセル上に成膜された上部配線第１部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第１部分の結晶粒径と異なる上部配線第２部分からなり、
前記メモリセルの上面は、前記層間絶縁膜の上面よりも低い
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、直列接続された可変抵抗素子及び前記上部配線に接触する上部電極を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記上部配線第１部分の第１方向における断面は、上方ほど第２方向の幅が次第に狭くなる形状を持つ
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記上部配線第２部分の結晶粒径は、前記上部配線第１部分の結晶粒径よりも大きい
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
互いに交差する２つの方向を第１方向及び第２方向とし、第１方向及び第２方向と交差する方向を上下方向とした場合、
第１方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第２方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第２方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、
前記上部配線は、前記メモリセル上に成膜された上部配線第１部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第１部分の結晶粒径と異なる上部配線第２部分からなり、
前記メモリセルの上面は、前記層間絶縁膜の上面よりも高い
ことを特徴とする半導体記憶装置。
【請求項６】
前記メモリセルは、直列接続された可変抵抗素子及び前記上部配線に接触する上部電極を有する
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記上部配線第２部分の第１方向における断面は、上方ほど第２方向の幅が次第に狭くなる形状を持つ
ことを特徴とする請求項５又は６記載の半導体記憶装置。
【請求項８】
前記上部配線第１部分のシート抵抗の抵抗値は、前記上部配線第２部分のシート抵抗の抵抗値よりも小さい
ことを特徴とする請求項５〜７のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに用いた抵抗変化型の半導体記憶装置が提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００３】
この可変抵抗素子を用いた半導体記憶装置の場合、メモリセルをクロスポイント型に形成できるため、メモリセル１つ当たりのサイズを小さくできるのに加え、メモリセルアレイを３次元構造にできることから、大容量且つチップサイズの小さい半導体記憶装置を実現することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７７４２１１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、配線抵抗が小さく、消費電力が小さい半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、互いに交差する２つの方向を第１方向及び第２方向とし、第１方向及び第２方向と交差する方向を上下方向とした場合、第１方向に延びる複数の下部配線、当該複数の下部配線の上方に配置された第２方向に延びる複数の上部配線、前記複数の下部配線及び前記複数の上部配線の各交差部にそれぞれ設けられた複数のメモリセル、並びに、第２方向で隣接する複数の前記メモリセル間に設けられた層間絶縁膜を有するメモリセルアレイを備え、前記上部配線は、前記メモリセル上に成膜された上部配線第１部分と、前記層間絶縁膜上に成膜され、結晶粒径が前記上部配線第１部分の結晶粒径と異なる上部配線第２部分からなり、前記メモリセルの上面は、前記層間絶縁膜の上面よりも低いことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図の一例である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図の一例である。
【図３Ａ】同実施形態に係る半導体記憶装置のメモリセル１つ分の断面図の一例である。
【図３Ｂ】同実施形態に係る半導体記憶装置のメモリセルの等価回路図の一例である。
【図４】同実施形態に係る半導体記憶装置の可変抵抗素子の例を示す図の一例である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
【図６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
【図７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
【図８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
【図９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
【図１０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
【図１１】下地の材料及び配線の材料の組み合わせと配線の結晶粒径との関係を示すグラフの一例である。
【図１２】下地の材料毎の配線の厚さと配線のシート抵抗との関係を示すグラフの一例である。
【図１３】同実施形態に係る半導体記憶装置における配線の結晶粒径を説明するメモリセルアレイの断面図の一例である。
【図１４Ａ】同実施形態に係る半導体記憶装置における配線の結晶粒径を説明するメモリセルアレイの断面図の一例である。
【図１４Ｂ】同実施形態に係る半導体記憶装置における配線の結晶粒径を説明するメモリセルアレイの断面図の一例である。
【図１５Ａ】同実施形態に係る半導体記憶装置における配線の結晶粒径を説明するメモリセルアレイの断面図の一例である。
【図１５Ｂ】同実施形態に係る半導体記憶装置における配線の結晶粒径を説明するメモリセルアレイの断面図の一例である。
【図１６】同実施形態に係る半導体記憶装置における層間絶縁膜上面に対するメモリセル層上面の深さと配線のシート抵抗との関係を示すグラフの一例である。
【図１７】第２の実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を示す斜視図の一例である。
【図１８】同実施形態に係る半導体記憶装置のメモリセルアレイの他の製造工程を示す斜視図の一例である。
【図１９】同実施形態に係る半導体記憶装置のメモリセルアレイの他の製造工程を示す斜視図の一例である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態に係る半導体記憶装置及びその製造方法について説明する。
【０００９】
［第１の実施形態］
先ず、第１の実施形態に係る半導体記憶装置の全体構成について説明する。
図１は、本実施形態に係る半導体記憶装置の構成を示すブロック図の一例である。この半導体記憶装置は、メモリセルアレイ１を備える。メモリセルアレイ１は、マトリクス状に配置された複数のメモリセルＭＣと、これら複数のメモリセルＭＣを選択する複数のワード線ＷＬ（下部配線）及び複数のビット線ＢＬ（上部配線）を有する。
【００１０】
メモリセルアレイ１のワード線ＷＬには、ワード線ＷＬを選択し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。また、メモリセルアレイ１のビット線ＢＬには、ビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。
【００１１】
次に、メモリセルアレイ１の構造について説明する。
図２は、本実施形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図の一例である。図２において、ロウ方向を「Ｘ方向」（第１方向）、カラム方向を「Ｙ方向」（第２方向）、ロウ方向及びカラム方向に交差する上下方向を「Ｚ方向」として示している。以降で示す図においても同様である。
【００１２】
メモリセルアレイ１は、カラム方向に延びる複数のビット線ＢＬ、ロウ方向に延びる複数のワード線ＷＬ、並びに、これら複数のビット線ＢＬ及び複数のワード線ＷＬの各交差部において両配線に挟まれるように配置されたメモリセルＭＣを有する。ビット線ＢＬ及びワード線ＷＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
次に、メモリセルＭＣについて説明する。
図３Ａ及び３Ｂは、本実施形態に係る半導体記憶装置のメモリセルの断面図及びメモリセルの等価回路図である。図３Ａは、図２におけるＩ−Ｉ´線で切断して矢印方向に見た場合のメモリセル１つ分の断面図の一例である。
【００１４】
メモリセルＭＣは、図３Ｂに示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００１５】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２及びＥＬ３が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｒＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。なお、電極ＥＬ３上には、必要に応じて、図３Ｂに示すように、配向性を一様にするためのＷ等からなるトップ電極ＥＬＴを配置しても良い。また、メモリセルＭＣには、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１６】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの、酸化膜の酸素濃度を変化させることにより膜の抵抗を変化させるもの、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。
【００１７】
図４は、ＲｅＲＡＭ素子の例を示す図である。図４に示すＲｅＲＡＭ素子は、電極層１１及び１３間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００１８】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば、記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００１９】
非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ１、ＥＬ２を挿入しても良い。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｒＩｒＯｘ、ＰｒＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
【００２０】
次に、メモリセルアレイ１の製造工程について説明する。
図５〜１０は、本実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を工程順に示す斜視図の一例である。
【００２１】
始めに、図５に示すように、半導体基板１０１上に周辺回路を構成するトランジスタ等（図示せず）を形成する。トランジスタ等の上にＳｉＯ２等からなる層間絶縁層１０２を堆積させる。続いて、ＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等を用いて、層間絶縁層１０２上にワード線ＷＬとなる下部配線層１０３´、電極ＥＬ１となる層１０４´´、非オーミック素子ＮＯとなる層１０５´´、電極ＥＬ２となる層１０６´´、可変抵抗素子ＶＲとなる層１０７´´、電極ＥＬ３となる層１０８´´、及びトップ電極ＥＬＴとなる層１０９（３）を順次積層する。このうち、層１０４´´〜１０９（３）がメモリセルＭＣとなるメモリセル層１１０（３）となる。その後、必要に応じて、層１０９（３）上にロウ方向に延びるライン／スペースパターンのＳｉＯ２等からなるハードマスクを成膜しても良い。
【００２２】
続いて、図６に示すように、例えば、ドライエッチング法を用いて、メモリセル層１１０（３）及び下部配線層１０３´に対して、層間絶縁層１０２の上面が露出するまで、ロウ方向に延びる複数の溝１１２（第１溝）を形成する。これによって、下部配線層１０３´及びメモリセル層１１０（３）は、ロウ方向に分断された下部配線層１０３及びメモリセル層１１０´´となる。そして、下部配線層１０３が、ワード線ＷＬとなる。
【００２３】
続いて、図７に示すように、溝１１２に例えばＳｉＯ２等からなる層間絶縁膜１１３´を埋め込む。続いて、メモリセル層１１０´´及び層間絶縁膜１１３´の上面をＣＭＰ（Chemical Mechanical Polish）等を用いて平滑化する。
【００２４】
続いて、図８に示すように、ウェットエッチング法を用いて、トップ電極ＥＬＴとなる層１０９´´の上部を５〜１０ｎｍ程度除去する。ウェットエッチングは、酸性の薬液等を用いて層間絶縁膜１１３´との選択比を持たせるように実行する。これによって、層１０９´´は、層１０９´となり、メモリセル層１１０´´は、メモリセル層１１０´となる。この工程によって、トップ電極ＥＬＴとなる層１０９´の上面は、層間絶縁膜１１３´の上面よりも低くなる。
【００２５】
続いて、図９に示すように、例えば、スパッタリング法を用いて、メモリセル層１１０´及び層間絶縁膜１１３´上にビット線ＢＬとなる上部配線層１１４´を成膜する。ここで、成膜された上部配線層１１４´には、平均的な結晶粒径の違いによって、メモリセル層１１０´上に成膜された第１部分１１４ａ´（以下、単に「第１部分」と呼ぶ）と、層間絶縁膜１１３´上に成膜された第２部分１１４ｂ´（以下、単に「第２部分」と呼ぶ）ができる。なお、上部配線層１１４´及びこの上部配線層１１４´から形成されるビット線ＢＬについては後ほど詳述する。
【００２６】
続いて、図１０に示すように、ドライエッチング法等を用いて、上部配線層１１４´、層間絶縁膜１１３´、及びメモリセル層１１０´に対して、下部配線層１０３の上面が露出するまで、カラム方向に延びる複数の溝１１５（第２溝）を形成する。これによって、上部配線層１１４´、層間絶縁膜１１３´、及びメモリセル層１１０´は、カラム方向に分断された上部配線層１１４、層間絶縁膜１１３、及びメモリセル層１１０となる。そして、上部配線層１１４及びメモリセル層１１０が、ワード線ＷＬ及びメモリセルＭＣとなる。なお、溝１１５の底面は、メモリセル層１１０´の電極１０４´の上面の位置であっても良い。
【００２７】
その後、必要に応じて、溝１１５対してＳｉＯ２等からなる層間絶縁膜等を埋め込むことで、メモリセルアレイ１を製造することができる。
【００２８】
次に、上記工程によって製造されたメモリセルアレイ１の効果について説明する。
始めに、上部配線層１１４（ビット線ＢＬ）の第１部分１１４ａ及び第２部分１１４ｂの性質について説明する。
【００２９】
図１１は、下地の材料及び配線の材料の組み合わせと配線の結晶粒径との関係を示すグラフである。図１１には、（ｉ）下地をＳｉＯ２、配線を５０ｎｍ厚のＷとした場合、（ｉｉ）下地をＳｉＯ２及び１０ｎｍ厚のＴｉＮ、配線を５０ｎｍ厚のＷＮとした場合、（ｉｉｉ）下地をＳｉＯ２及び１０ｎｍ厚のＷＮ、配線を５０ｎｍ厚のＷとして場合、（ｉｖ）下地をＳｉＯ２及び１０ｎｍ厚のＴｉＮ、配線を５０ｎｍ厚のＷとした場合、（ｖ）下地をＳｉＯ２及び１０ｎｍ厚のＴｉＮ、配線を５０ｎｍ厚のＷＮとした場合、（ｖｉ）下地をＳｉＯ２、１０ｎｍ厚のＴｉＮ、及び１０ｎｍ厚のＷＮ、配線を５０ｎｍ厚のＷとした場合、が示されている。
【００３０】
このグラフから明らかなように、配線の材料がＷ、ＷＮであるかに関わらず、下地にＴｉＮがない場合、配線の平均結晶粒径が５０ｎｍ以上と比較的大きいのに対し、下地にＴｉＮがある場合、配線の平均結晶粒径が半分以下と小さくなる。換言すれば、下地にＴｉＮがない場合、配線抵抗が低くなり、下地にＴｉＮがある場合、配線抵抗が高くなる。
【００３１】
図１２は、下地の材料毎の配線の厚さと配線のシート抵抗との関係を示すグラフの一例である。図１２は、配線の厚さが１００ｎｍの場合である。また、図１２には、（ｉ）下地がない場合、（ｉｉ）下地を５ｎｍ厚のＴｉＮとした場合、（ｉｉｉ）下地を５ｎｍのＷＮとした場合、（ｉｖ）下地を１０ｎｍ厚のＷＮとした場合、が示されている。いずれも配線はＷによって成膜されている。
【００３２】
配線の厚みが１００ｎｍの場合、図１２に示すように、配線のシート抵抗Ｒｓは、配線の幅に大きく依存することなく、下地にＴｉＮがない場合のシート抵抗は、下地にＴｉＮがある場合のシート抵抗に比べ、値が２倍程度となる。このように、同じ材料を使っても、その配線を成膜する下地の材料によって配線抵抗は大きく異なることが分かる。
【００３３】
以上の事を、図５〜１０に示す工程で製造された上部配線層１１４（ビット線ＢＬ）に当てはめて考える。電極ＥＬ３の材料をＴｉＮとした場合、メモリセル層１１０´上で成膜される第１部分１１４ａ´は、ＳｉＯ２を材料とする第２部分１１４ｂ´よりも、結晶粒径が小さい。すなわち、第１部分１１４ａ´のシート抵抗は第２部分１１４ｂ´のシート抵抗よりも抵抗値が大きくなることが分かる。つまり、第１部分１１４ａ´よりも第２部分１１４ｂ´の割合が大きくなるように上部配線層１１４´を成膜すれば、ビット線ＢＬの配線抵抗を低く抑えることができる。
【００３４】
そこで、本実施形態では、メモリセル層１１０´及び層間絶縁膜１１３´の上面の高さを調整することで、上部配線１１４の第１部分１１４ａ´及び第２部分１１４ｂ´の割合を調整する。
【００３５】
図１３〜１５Ａ及び１５Ｂは、本実施形態に係る半導体記憶装置における配線の結晶粒径の違いを説明するメモリセルアレイの断面図である。
【００３６】
本実施形態に係る製造方法の場合、図９に示すように、上部配線層１１４´を例えばスパッタリング法を用いて成膜する。ここで、スパッタリング法の性質上、下地の上面の位置が高いほど、成長レートが早くなる。そのため、上部配線層１１４´の第１部分１１４ａ´及び第２部分１１４ｂ´は、具体的には以下のようになる。
【００３７】
図１３は、メモリセル層１１０´の上面と層間絶縁膜１１３´の上面の高さを揃えた後、上部配線層１１４´を成膜した場合を示している。この場合、メモリセル層１１０´上面から成長する第１部分１１４ａ´と、層間絶縁膜１１３´上面から成長する第２部分１１４ｂ´の成長レートは同程度になるため、第１部分１１４ａ´、第２部分１１４ｂ´ともに、略四角形状になる。
【００３８】
一方、図１４Ａは、メモリセル層１１０´の上面に対して、層間絶縁膜１１３´の上面を低くした（凹ませた）後、上部配線層１１４´を成膜した場合を示している。この場合、メモリセル層１１０´上面から成長する第１部分１１４ａ´の方が、層間絶縁膜層１１３´上面から成長する第２部分１１４ｂ´よりも成長レートが早くなるため、第１部分１１４ａ´はメモリセル層１１０´上面から放射状に成長するのに対し、第２部分１１４ｂ´は成長レートの早い第１部分１１４ａ´によって成長が抑制される。そのため、第２部分１１４ｂ´のロウ方向を面法線とする断面は、上方ほどカラム方向の幅が狭くなる形状となる。その結果、第２部分１１４ｂ´に比べ第１部分１１４ａ´の占める割合が高い上部配線層１１４´が成膜される。
【００３９】
また、図１４Ｂに示すように、スパッタリング法を用いると、層間絶縁膜層１１３´よりも上に位置する層１０９´の側面からも上部配線層１１４´が形成される場合がある。層間絶縁膜層１１３´上からも上部配線層１１４´が成長するが、層１０９´の側面から成長した第１部分１１４ａ´により層間絶縁膜層１１３´の上部において閉塞される。その結果、第２部分１１４ｂ´の成長が抑制され、第２部分１１４ｂ´に比べ第１部分１１４ａ´の占める割合が高い上部配線層１１４´が成膜される。また、第１部分１１４ａの下面は曲面となる。
【００４０】
また、図１５Ａは、層間絶縁膜１１３´の上面に対して、メモリセル層１１０´の上面を低くした後（凹ませた後）、上部配線層１１４´を成膜した場合を示している。この場合、層間絶縁膜１１３´上面から成長する第２部分１１４ｂ´の方が、メモリセル層１１０´上面から成長する第２部分１１４ａ´よりも成長レートが早くなるため、第２部分１１４ｂ´は層間絶縁膜１１３´上面から放射状に成長するのに対し、第１部分１１４ａ´は成長レートの早い第２部分１１４ｂ´によって成長が抑制される。そのため、第２部分１１４ｂ´のロウ方向を面法線とする断面は、上方ほどカラム方向の幅が狭くなる形状となる。その結果、第１部分１１４ａ´に比べ第２部分１１４ｂ´の占める割合が高い上部配線層１１４´が成膜される。
【００４１】
また、図１５Ｂに示すように、スパッタリング法を用いると、メモリセル層１１０´よりも上に位置する層間絶縁膜層１１３´の側面からも上部配線層１１４´が形成される場合がある。メモリセル層１１０´上からも上部配線層１１４´が成長するが、層間絶縁膜層１１３´の側面から成長した第２部分１１４ｂ´によりメモリセル層１１０´の上部において閉塞される。その結果、第１部分１１４ａ´の成長が抑制され、第１部分１１４ａ´に比べ第２部分１１４ｂ´の占める割合が高い上部配線層１１４´が成膜される。また、第２部分１１４ｂの下面は曲面となる。
【００４２】
図１６は、本実施形態に係る半導体記憶装置における層間絶縁膜上面に対するメモリセル層上面の深さと配線のシート抵抗との関係を示すグラフである。図１６は、メモリセルＭＣの電極ＥＬ３の材料をＴｉＮとし、層間絶縁膜の材料をＳｉＯ２とした場合を示している。
【００４３】
この場合、図１１及び１２を用いて説明した様に、第１部分１１４ａ´は、電極ＥＬ３の材料として下地に含まれるＴｉＮの影響によって、結晶粒径が小さく、シート抵抗が高くなる。一方、第２部分１１４ｂ´は、下地にＴｉＮが含まれていないため、結晶粒径が大きく、シート抵抗が低くなる。その結果、図１８のグラフに示すように、小さいシート抵抗を持つ第２部分１１４ｂの割合が大きい程、つまり、層間絶縁膜１１３上面に対するメモリセル層１１０上面の深さαが深いほどビット線ＢＬ全体のシート抵抗Ｒｓが低くなる。
【００４４】
その点、図５〜１０に示したメモリセルアレイ１の製造工程によれば、図１７に示すように、メモリセル層１１０´の上面を層間絶縁膜１１３´の上面よりも低くしている（凹ませている）ため、ビット線ＢＬの配線抵抗を小さくすることができる。
【００４５】
なお、メモリセル層１１０´や層間絶縁膜１１３´の材料によっては、第１部分１１４ａ´のシート抵抗よりも第２部分１１４ｂ´のシート抵抗が高くなる場合もある。この場合、図１４Ａ及び１４Ｂに示すように、層間絶縁膜１１３´の上面をメモリセル層１１０´の上面よりも低くする（凹ませる）ことで、ビット線ＢＬの配線抵抗を小さくすることができる。
【００４６】
また、第１部分１１４ａ´のシート抵抗と第２部分１１４ｂ´のシート抵抗が同程度である場合、メモリセル層１１０´と層間絶縁膜１１３´の上面の高さの関係がいずれの場合であってもビット線ＢＬの配線抵抗が変わらない。但し、図１３Ａ及び１３Ｂに示すように、メモリセル層１１０´と層間絶縁膜１１３´の上面を同じにする場合、メモリセル層１１０´或いは層間絶縁膜１１３´の上面の高さ調整を必要としないため、その分だけ製造プロセスをより簡略化することができる。
【００４７】
なお、層間絶縁膜１１３´上面に対するメモリセル層１１０´上面を深くし過ぎた場合、或いは、メモリセル層１１０´上面に対する層間絶縁膜１１３´上面を深くし過ぎた場合、図１４Ａ、１４Ｂ、１５Ａ、及び１５Ｂに示す点線円ａの部分に、ボイドが発生する場合がある。
【００４８】
以上、本実施形態によれば、メモリセル層と層間絶縁膜の上面の高さを適切に調整することで、配線抵抗が小さく、消費電力が小さい半導体記憶装置、及びその製造方法を提供することができる。
【００４９】
［第２の実施形態］
第２の実施形態は、メモリセル層の上部の除去の工程について列挙していく。ここで説明する工程は、第１の実施形態における図８に示す工程の代わりとなるものである。したがって、ここで説明する工程以外の工程については、第１の実施形態と同様であるため、本実施形態では説明を割愛する。
【００５０】
図１７〜１９は、本実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を示す斜視図の一例である。
【００５１】
１つ目は、ドライエッチング法を用いる方法である。図１７に示すように、メモリセルＭＣのトップ電極ＥＬＴとなる層１０９´´を、ドライエッチング法を用いて５〜１０ｎｍ程度除去する。
【００５２】
２つ目は、アッシング法を用いる方法である。図１８で示すように、メモリセルＭＣのトップ電極ＥＬＴとなる層１０９´´の表層（図２０の斜線を施した部分）をアッシング法を用いて酸化する。その後、Ｗが酸化してＷＯｘとなった層１０９´´を、ウェットエッチング法を用いて除去する。ウェットエッチングは、酸化された層１０９´´の表層部分を選択的に除去できるコリン等のアルカリ系の薬液を用いて実行することができる。
【００５３】
３つ目は、ＣＭＰを用いる方法である。メモリセル層１１０´´及び層間絶縁膜１１３´の上面をＣＭＰで平坦化する際、層１０９´´のエッチングレートをやや大きくすることにより、図１９に示すように、トップ電極ＥＬＴとなる層１０９´´の上面を５〜１０ｎｍ程度だけ低くする（凹ませる）ことができる。
【００５４】
以上、本実施形態では、メモリセル層上部の除去の工程について３つの方法を説明したが、メモリセル層及び層間絶縁膜の上面の調整にはこれら３つの方法に限らず種々の方法を利用することができる。いずれの場合であっても、上部配線層の成膜前にメモリセル層及び層間絶縁膜の上面を適切に調整することで、第１の実施形態と同様、配線抵抗が小さく、消費電力が小さい半導体記憶装置、及びその製造方法を提供することができる。
【００５５】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５６】
［付記１］
互いに交差する２つの方向を第１方向及び第２方向とし、第１方向及び第２方向と交差する方向を上下方向とした場合、
半導体基板上に形成された下部配線層、前記下部配線層上に形成されたメモリセル層、並びに、前記下部配線層及び前記メモリセル層を第１方向で複数に分断し、第２方向に延びる複数の層間絶縁膜を有する積層体を形成し、
前記メモリセル層の上面が前記層間絶縁膜の上面よりも低くなるように、前記メモリセル層の上部を除去し、
前記メモリセル層及び前記層間絶縁膜上に上部配線層を積層する
ことを特徴とする半導体記憶装置の製法方法。
【００５７】
［付記２］
前記メモリセル層の上部の除去の際、ドライエッチング法を用いる
ことを特徴とする付記１記載の半導体記憶装置の製造方法。
【００５８】
［付記３］
前記メモリセル層の上部の除去の際、ウェットエッチング法を用いる
ことを特徴とする付記１記載の半導体記憶装置の製造方法。
【００５９】
［付記４］
前記メモリセル層の上部の除去の際、ＣＭＰ（Chemical Mechanical Polishing）を用いる
ことを特徴とする付記１記載の半導体記憶装置の製造方法。
【００６０】
［付記５］
前記メモリセル層の上部の除去の前、アッシング法を用いて前記メモリセル層の上部を変質させる
ことを特徴とする付記１記載の半導体記憶装置の製造方法。
【００６１】
［付記６］
前記積層体の形成の際、前記メモリセル層の一部として前記上部配線層に接触する上部電極層を積層する
ことを特徴とする付記１記載の半導体記憶装置の製造方法。
【００６２】
［付記７］
前記上部電極は、窒化チタン（ＴｉＮ）からなり、
前記層間絶縁膜は、酸化シリコン（ＳｉＯ２）からなり、
前記上部配線は、タングステン（Ｗ）からなる
ことを特徴とする付記６記載の半導体記憶装置の製造方法。
【００６３】
［付記８］
前記上部配線層の積層の際、前記メモリセル層上の成長レートよりも前記層間絶縁膜上の成長レートが早くなるように前記上部配線層を成膜する
ことを特徴とする付記１記載の半導体記憶装置の製造方法。
【００６４】
［付記９］
前記積層体の形成の際、
前記半導体基板上に前記下部配線層を積層し、
前記下部配線層上に前記メモリセル層を積層し、
前記メモリセル層及び前記下部配線層に対して、第１方向に延びる複数の第１溝を形成し、
前記第１溝に対して前記層間絶縁膜を埋め込む
ことを特徴とする付記１記載の半導体記憶装置の製造方法。
【符号の説明】
【００６５】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１０１・・・半導体基板、１０２・・・層間絶縁層、１０３・・・下部配線層、１０４、１０６、１０８・・・電極となる層、１０５・・・非オーミック素子となる層、１０７・・・可変抵抗素子となる層、１０９・・・トップ電極となる層、１１０・・・メモリセル層、１１２、１１５・・・溝、１１３・・・層間絶縁膜、１１４・・・上部配線層。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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