(57)【要約】【課題】選択メモリセルに隣接するメモリセルによる動作への影響を抑制することのできる半導体記憶装置を提供する。【解決手段】一の実施の形態に係る半導体記憶装置は、複数の第１配線と、複数の第２配線と、第１配線と第２配線との各交差部に配置されたメモリセルを含むメモリセルアレイと、選択第１配線に第１電圧を印加し、選択第２配線に第１電圧よりも電圧値の小さい第２電圧を印加し、非選択第１配線及び非選択第２配線に第３電圧及び第４電圧をそれぞれ印加するように構成された制御回路とを備える。制御回路は、非選択第１配線のうち、選択第１配線に隣接する隣接非選択第１配線に第３電圧とは第１のバイアス電圧値だけ異なる第５電圧を印加するとともに、非選択第２配線のうち、選択第２配線に隣接する隣接非選択第２配線に第４電圧とは第２のバイアス電圧値だけ異なる第６電圧を印加するように構成されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に前記第１電圧よりも電圧値の小さい第２電圧を印加し、非選択第１配線及び非選択第２配線に第３電圧を印加するように構成された制御回路とを備え、
前記制御回路は、非選択第１配線のうち、前記選択第１配線に隣接する隣接非選択第１配線と、非選択第２配線のうち、前記選択第２配線に隣接する隣接非選択第２配線とに前記第３電圧とは第１のバイアス電圧値だけ異なる第４電圧を印加するように構成され、
前記制御回路は、前記第１の電位差を前記電流整流素子の電流整流方向とは逆方向に印加するように構成され、
前記可変抵抗素子は、前記第１の電位差により高抵抗状態から低抵抗状態に変化する
ことを特徴とする半導体記憶装置。
【請求項２】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に前記第１電圧よりも電圧値の小さい第２電圧を印加し、非選択第１配線及び非選択第２配線に第３電圧及び第４電圧をそれぞれ印加するように構成された制御回路とを備え、
前記制御回路は、非選択第１配線のうち、前記選択第１配線に隣接する隣接非選択第１配線に前記第３電圧とは第１のバイアス電圧値だけ異なる第５電圧を印加するとともに、非選択第２配線のうち、前記選択第２配線に隣接する隣接非選択第２配線に前記第４電圧とは第２のバイアス電圧値だけ異なる第６電圧を印加するように構成された
ことを特徴とする半導体記憶装置。
【請求項３】
前記制御回路は、前記第１の電位差を前記電流整流素子の電流整流方向とは逆方向に印加するように構成され、
前記可変抵抗素子は、前記第１の電位差により高抵抗状態から低抵抗状態に変化する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第３電圧と前記第４電圧とは同一の値である
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記第１の電位差を前記電流整流素子の電流整流方向と同じ方向に印加するように構成され、
前記可変抵抗素子は、前記第１の電位差により低抵抗状態から高抵抗状態に変化する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記制御回路は、前記第１の電位差を前記電流整流素子の電流整流方向と同じ方向に印加するとともに、前記メモリセルに流れる電流に基づいて前記可変抵抗素子の抵抗状態を検知可能に構成されている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記第１のバイアス電圧値と、前記第２のバイアス電圧値とは同一の値である
ことを特徴とする請求項２乃至６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子とダイオード等の電流整流素子とからなるメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、ダイオード等の電流整流素子を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
【０００４】
ビット線及びワード線の交差部にメモリセルを配置したメモリセルアレイにおいては、選択メモリセルに対して動作を実行する際、選択メモリセルに隣接するメモリセルが、選択メモリセルに印加する電圧の影響を受けることがある。その場合、選択メモリセルに隣接するメモリセルのダイオードのリーク電流が増加し、消費電力の増加や誤動作を引き起こす可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特願２００９−２６６３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、選択メモリセルに隣接するメモリセルによる動作への影響を抑制することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、選択第１配線に第１電圧を印加し、選択第２配線に第１電圧よりも電圧値の小さい第２電圧を印加し、非選択第１配線及び非選択第２配線に第３電圧及び第４電圧をそれぞれ印加するように構成された制御回路とを備える。制御回路は、非選択第１配線のうち、選択第１配線に隣接する隣接非選択第１配線に第３電圧とは第１のバイアス電圧値だけ異なる第５電圧を印加するとともに、非選択第２配線のうち、選択第２配線に隣接する隣接非選択第２配線に第４電圧とは第２のバイアス電圧値だけ異なる第６電圧を印加するように構成されている。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１及びその周辺回路の回路図である。
【図５】第１の実施の形態の動作時における電圧印加状態を示す図である。
【図６】比較例の動作時における電圧印加状態を示す図である。
【図７】比較例の動作時におけるビット線に流れるリーク電流を示すグラフである。
【図８】第１の実施の形態の動作時におけるビット線に流れるリーク電流を示すグラフである。
【図９】第２の実施の形態の動作時における電圧印加状態を示す図である。
【図１０】第３の実施の形態の動作時における電圧印加状態を示す図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１０】
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うためにワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設され、これと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、可変抵抗素子ＶＲと、例えばダイオードＤＩ等の電流整流素子とが半導体基板Ｓに垂直なＺ方向に直列接続された回路である。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２、ＥＬ３が配置される。電極ＥＬ１上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ２が配置されている。電極ＥＬ２上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ３が配置されている。電極ＥＬ１、ＥＬ２、ＥＬ３の電極材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、電極ＥＬ１、ＥＬ２、ＥＬ３の材料をそれぞれ、異なる材料とすることもできる。電極の材料として、例えばＰｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、Ｗ、ＷＮ、ＴａＳｉＮ、ＴａＳｉ２、ＴｉＳｉ、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ２、ＮｉＳｉ、ＣｏＳｉ等を用いることもできる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。また、ダイオードＤＩと可変抵抗素子ＶＲとの、Ｚ方向積層の順番を変更した構造も本発明の実施の形態に含まれる。
【００１４】
［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００１５】
［電流整流素子］
メモリセルＭＣに用いられる電流整流素子は、電圧・電流特性において電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。電流整流素子としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したダイオードＤＩが挙げられる。ダイオードＤＩの一例としては、不純物を含有するｐ型層及びｎ型層と、このｐ型層及びｎ型層の間に挿入された不純物を含有しないｉ層を有するＰＩＮダイオードを用いることができる。また他にも、ダイオードＤＩとして、ｐ型層及びｎ型層を備えるＰＮ接合ダイオードや、ショットキーダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。
【００１６】
［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。図４において、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤＩにより構成されている。ダイオードＤＩは、選択ビット線ＢＬから選択ワード線ＷＬに、選択されたメモリセルＭＣを通って電流が流れるように電流整流特性を有している。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
【００１７】
［本実施の形態の動作］
以下、図５を参照して、本実施の形態に係る動作を説明する。メモリセルＭＣに対するデータの書き込みは、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【００１８】
ここで、本実施の形態におけるセット動作は、ダイオードＤＩの電流整流方向とは逆の方向にセット電圧を印加して可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作である。以下、ダイオードＤＩの電流整流方向とは逆の方向にセット電圧を印加して可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をリバースセット動作という。
【００１９】
図５は、本実施の形態のリバースセット動作時における電圧印加状態を示す図である。図５に示すように、リバースセット動作時には、選択ビット線ＢＬ１にセット電圧Ｖｓｅｔが印加される。なお、リバースセット動作においては、セット電圧Ｖｓｅｔは負の電圧値を有する電圧である。また、選択ワード線ＷＬ１には電圧０Ｖが印加される。これにより選択ビット線ＢＬ１及び選択ワード線ＷＬ１に接続された選択メモリセルＭＣ１１は、ダイオードＤＩの電流整流方向とは逆方向にセット電圧Ｖｓｅｔが印加される。選択メモリセルＭＣ１１の可変抵抗素子ＶＲは、このセット電圧Ｖｓｅｔにより高抵抗状態から低抵抗状態へと変化する。
【００２０】
非選択ビット線ＢＬ３（及び図示しないＢＬ４以上のビット線ＢＬ）と、非選択ワード線ＷＬ３（及び図示しないＷＬ４以上のワード線ＷＬ）には電圧Ｖｓｅｔ／２が印加される。
【００２１】
ここで、本実施の形態のリバースセット動作において、選択ビット線ＢＬ１に隣接する非選択ビット線ＢＬ０、ＢＬ２には、電圧Ｖｓｅｔ／２とは異なる電圧が印加される。また、選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ０、ＷＬ２にも、電圧Ｖｓｅｔ／２とは異なる電圧が印加される。以下、選択ビット線ＢＬ１に隣接する非選択ビット線ＢＬ０、ＢＬ２（隣接非選択ビット線）、及び選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ０、ＷＬ２（隣接非選択ワード線）に印加される電圧について説明する。
【００２２】
隣接非選択ビット線ＢＬ０、ＢＬ２には、電圧Ｖｓｅｔ／２とはバイアス電圧値α＊Ｖｓｅｔ／２だけ異なる電圧Ｖｓｅｔ／２±α＊Ｖｓｅｔ／２が印加される。また、隣接非選択ワード線ＷＬ０、ＷＬ２には、電圧Ｖｓｅｔ／２とはバイアス電圧値β＊Ｖｓｅｔ／２だけ異なる電圧Ｖｓｅｔ／２±β＊Ｖｓｅｔ／２が印加される。ここで、α及びβの値は、０より大きい所定の値である。α及びβの値は、同一の値であっても良いし（α＝β）、異なる値であっても良い（α≠β）。
【００２３】
［効果］
以下、本実施の形態におけるリバースセット動作の効果を、比較例を参照して説明する。図６は、比較例のリバースセット動作時における電圧印加状態を示す図である。
【００２４】
図６に示すように、比較例のリバースセット動作時にも、選択ビット線ＢＬ１にセット電圧Ｖｓｅｔが印加され、選択ワード線ＷＬ１には電圧０Ｖが印加される。ここで、比較例のリバースセット動作時には、全ての非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３・・・、及び全ての非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・に電圧Ｖｓｅｔ／２が印加される。
【００２５】
比較例のリバースセット動作時、選択ビット線ＢＬ１に接続された選択メモリセルＭＣ１１以外のメモリセルＭＣ１０、ＭＣ１２、ＭＣ１３・・・には、ダイオードＤＩの電流整流方向とは逆方向に電圧Ｖｓｅｔ／２が印加される。同様に、選択ワード線ＷＬ１に接続された選択メモリセルＭＣ１１以外のメモリセルＭＣ０１、ＭＣ２１、ＭＣ３１・・・にも、ダイオードＤＩの電流整流方向とは逆方向に電圧Ｖｓｅｔ／２が印加される。
【００２６】
選択ビット線ＢＬ１又は選択ワード線ＷＬ１に接続された選択メモリセルＭＣ１１以外のメモリセルＭＣの中で、選択メモリセルＭＣ１１に最も近接したメモリセルＭＣ０１、ＭＣ１０、ＭＣ２１、ＭＣ１２は、選択メモリセルＭＣ１１に印加されている高い電圧の影響を受けやすい。この場合、メモリセルＭＣ０１、ＭＣ１０、ＭＣ２１、ＭＣ１２から、ダイオードＤＩの逆方向に流れるリーク電流が増加する可能性があり、結果として消費電力が増大するおそれがある。
【００２７】
図７は、比較例のリバースセット動作時におけるビット線ＢＬに流れるリーク電流を示すグラフである。図７は、選択ビット線ＢＬ１にセット電圧Ｖｓｅｔを印加した際に、非選択ビット線ＢＬ２、ＢＬ３、及び図６では省略しているビット線ＢＬ４、ＢＬ５に流れる電流を測定した結果をシグマプロットしたものである。
【００２８】
図７に示されるように、選択ビット線ＢＬ１に最も近いビット線ＢＬ２のリーク電流は、その他のビット線ＢＬ３、ＢＬ４、ＢＬ５に流れるリーク電流より１桁ほど大きい。これは選択ビット線ＢＬ１のセット電圧Ｖｓｅｔの近接効果により、隣接するビット線ＢＬ２の電位が影響を受けたものと考えられる。このように、選択メモリセルＭＣに隣接するメモリセルＭＣから、リーク電流が流れると、消費電力が増大するおそれがある。また、非選択ビット線ＢＬ、非選択ワード線ＷＬの電圧が変動し、非選択メモリセルＭＣに誤動作が生じるおそれもある。
【００２９】
これに対し、本実施の形態のリバースセット動作では、図５に示すように、隣接非選択ビット線ＢＬ０、ＢＬ２及び隣接非選択ワード線ＷＬ０、ＷＬ２に対して、他の非選択ビット線ＢＬ及び非選択ワード線ＷＬとは異なる電圧を印加している。次に、隣接非選択ビット線ＢＬ０、ＢＬ２に、電圧Ｖｓｅｔ／２±α＊Ｖｓｅｔ／２を印加し、隣接非選択ワード線ＷＬ０、ＷＬ２に電圧Ｖｓｅｔ／２±β＊Ｖｓｅｔ／２を印加した場合の効果について説明する。
【００３０】
図８は、本実施の形態のリバースセット動作時における隣接非選択ビット線ＢＬ２に流れるリーク電流を示すグラフである。図８は、隣接非選択ビット線ＢＬ０、ＢＬ２に印加する電圧Ｖｓｅｔ／２±α＊Ｖｓｅｔ／２の値を変化させた際の、隣接非選択ビット線ＢＬ２に流れる電流を測定した結果をシグマプロットしたものである。なお、α＝０の場合は、図６に示す比較例と同様の電圧印加状態となる。図８に示すように、αの値を増加させると、隣接非選択ビット線ＢＬ２に流れるリーク電流は、０に近づく。すなわち、隣接非選択ビット線ＢＬ２に流れるリーク電流が低減される。
【００３１】
このように、本実施の形態のリバースセット動作では、隣接非選択ビット線ＢＬ０、ＢＬ２に、電圧Ｖｓｅｔ／２±α＊Ｖｓｅｔ／２を印加することにより、選択ワード線ＷＬ１からメモリセルＭＣ０１、ＭＣ２１を介して隣接非選択ビット線ＢＬ０、ＢＬ２に流れるリーク電流を低減することができる。同様に、隣接非選択ワード線ＷＬ０、ＷＬ２に、電圧Ｖｓｅｔ／２±β＊Ｖｓｅｔ／２を印加することにより、隣接非選択ワード線ＷＬ０、ＷＬ２から、メモリセルＭＣ１０、ＭＣ１２を介して選択ビット線ＢＬ１に流れるリーク電流を低減することができる。
【００３２】
本実施の形態の半導体記憶装置では、選択メモリセルＭＣに隣接するメモリセルＭＣからのリーク電流を低減することにより、消費電力を減少させることができる。また、非選択ビット線ＢＬ、非選択ワード線ＷＬの電圧の変動を抑制し、非選択メモリセルＭＣの誤動作も防ぐことができる。さらに、非選択ビット線ＢＬや非選択ワード線ＷＬを介したリーク電流が減るため、選択ビット線ＢＬ１、選択ワード線ＷＬ１の電圧が変動することがなく、正確な電圧印加によりリバースセット動作の速度を上げることができる。
【００３３】
なお、実施の形態におけるα及びβの値は０よりも大きく０．２以下であることが望ましい。α及びβの値が０の場合は効果が得られず、α及びβの値が０．２より大きい場合は隣接非選択ビット線ＢＬ及び隣接非選択ワード線ＷＬと、他の非選択ビット線ＢＬ及び非選択ワード線ＷＬとの間でリーク電流が増大する可能性があるためである。また、２本の隣接非選択ビット線ＢＬにそれぞれ異なる電圧を印加してもよいし、２本の隣接非選択ワード線ＷＬにそれぞれ異なる電圧を印加してもよい。
【００３４】
そして、バイアス電圧値α＊Ｖｓｅｔ／２、β＊Ｖｓｅｔ／２の値は加えることとしてもよいし、減じることとしてもよい。なぜなら、メモリセルアレイ１の規模により、非選択ビット線ＢＬ及び非選択ワード線ＷＬに流れるリーク電流を低減することのできるバイアス電圧値α＊Ｖｓｅｔ／２、β＊Ｖｓｅｔ／２の加減の調整が変化するからである。バイアス電圧値α＊Ｖｓｅｔ／２、β＊Ｖｓｅｔ／２の値や、加減の調整は、選択ビット線ＢＬ１・選択ワード線ＷＬ１や、非選択ビット線ＢＬ・非選択ワード線ＷＬからなるアレイ全体の消費電力が最も小さくなるように、決定することができる。バイアス電圧値α＊Ｖｓｅｔ／２、β＊Ｖｓｅｔ／２の値や、加減の調整は、実際に実験を行って決定してもよいし、シミュレーションで予測して決定してもよい。
【００３５】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図９を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、選択メモリセルＭＣの可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へと変化させるセット動作について説明した。以下の第２の実施形態では、選択メモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へと変化させる動作について説明する。
【００３６】
［本実施の形態の動作］
図９は、本実施の形態のリセット動作時における電圧印加状態を示す図である。メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、所定の電圧を所定方向に所定時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。ここで、本実施の形態におけるリセット動作は、ダイオードＤＩの電流整流方向と同じ方向にリセット電圧を印加して可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作である。
【００３７】
図９は、本実施の形態のリセット動作時における電圧印加状態を示す図である。図９に示すように、リセット動作時には、選択ビット線ＢＬ１にリセット電圧Ｖｒｅｓｅｔが印加される。なお、リセット動作においては、リセット電圧は正の電圧値を有する電圧である。また、選択ワード線ＷＬ１には電圧０Ｖが印加される。これにより選択ビット線ＢＬ１及び選択ワード線ＷＬ１に接続された選択メモリセルＭＣ１１は、ダイオードＤＩの電流整流方向と同じ方向にリセット電圧Ｖｒｅｓｅｔが印加される。選択メモリセルＭＣ１１の可変抵抗素子ＶＲは、このリセット電圧Ｖｒｅｓｅｔにより高抵抗状態から低抵抗状態へと変化する。
【００３８】
非選択ビット線ＢＬ３（及び図示しないＢＬ４以上のビット線ＢＬ）には、電圧０Ｖが印加される。また、非選択ワード線ＷＬ３（及び図示しないＷＬ４以上のワード線ＷＬ）には電圧Ｖｒｅｓｅｔが印加される。
【００３９】
ここで、本実施の形態のリセット動作において、隣接非選択ビット線ＢＬ０、ＢＬ２には、電圧０Ｖとは異なる電圧が印加される。また、隣接非選択ワード線ＷＬ０、ＷＬ２にも、電圧Ｖｒｅｓｅｔとは異なる電圧が印加される。隣接非選択ビット線ＢＬ０、ＢＬ２には、電圧０Ｖとはバイアス電圧値α＊Ｖｒｅｓｅｔだけ異なる電圧±α＊Ｖｒｅｓｅｔが印加される。また、隣接非選択ワード線ＷＬ０、ＷＬ２には、電圧Ｖｒｅｓｅｔとはバイアス電圧値β＊Ｖｒｅｓｅｔだけ異なる電圧Ｖｒｅｓｅｔ±β＊Ｖｒｅｓｅｔが印加される。ここで、α及びβの値は、同一の値であっても良いし、異なる値であっても良い。
【００４０】
［効果］
本実施の形態のリセット動作では、図９に示すように、隣接非選択ビット線ＢＬ０、ＢＬ２及び隣接非選択ワード線ＷＬ０、ＷＬ２に対して、他の非選択ビット線ＢＬ及び非選択ワード線ＷＬとは異なる電圧を印加している。上述の第１の実施の形態と同様に、リセット動作時に隣接非選択ビット線ＢＬ０、ＢＬ２に、電圧±α＊Ｖｒｅｓｅｔを印加することにより、選択ワード線ＷＬ１からメモリセルＭＣ２１、ＭＣ０１を介して隣接非選択ビット線ＢＬ０、ＢＬ２に流れるリーク電流を低減することができる。同様に、隣接非選択ワード線ＷＬ０、ＷＬ２に、電圧Ｖｒｅｓｅｔ±β＊Ｖｒｅｓｅｔを印加することにより、隣接非選択ワード線ＷＬ０、ＷＬ２から、メモリセルＭＣ１０、ＭＣ１２を介して選択ビット線ＢＬ１に流れるリーク電流を低減することができる。
【００４１】
本実施の形態の半導体記憶装置では、選択メモリセルＭＣに隣接するメモリセルＭＣからのリーク電流を低減することにより、消費電力を減少させることができる。また、非選択ビット線ＢＬ、非選択ワード線ＷＬの電圧の変動を抑制し、非選択メモリセルＭＣの誤動作も防ぐことができる。さらに、非選択ビット線ＢＬや非選択ワード線ＷＬを介したリーク電流が減るため、選択ビット線ＢＬ１、選択ワード線ＷＬ１の電圧が変動することがなく、正確な電圧印加によりリセット動作の速度を上げることができる。
【００４２】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１０を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１及び第２の実施の形態は、選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を変化させる動作について説明した。以下の第３の実施形態では、選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態読み出す動作について説明する。
【００４３】
［本実施の形態の動作］
図１０は、本実施の形態の読み出し動作時における電圧印加状態を示す図である。メモリセルＭＣからのデータの読み出しは、選択ビット線ＢＬから所定の電圧を印加することにより行う。このとき、選択ビット線ＢＬから選択メモリセルＭＣを介して選択ワード線ＷＬに流れる電流をカラム制御回路２内に設けられたセンスアンプにより検知し、選択メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態にあるか、低抵抗状態にあるかを読み出す。
【００４４】
図１０は、本実施の形態の読み出し動作時における電圧印加状態を示す図である。図１０に示すように、読み出し動作時には、選択ビット線ＢＬ１に読み出し電圧Ｖｒｅａｄが印加される。なお、読み出し動作においては、読み出し電圧は正の電圧値を有する電圧である。また、選択ワード線ＷＬ１には電圧０Ｖが印加される。これにより選択ビット線ＢＬ１及び選択ワード線ＷＬ１に接続された選択メモリセルＭＣ１１は、ダイオードＤＩの電流整流方向と同じ方向に読み出し電圧Ｖｒｅａｄが印加される。このとき、選択ビット線ＢＬ１から選択メモリセルＭＣ１１を介して選択ワード線ＷＬ１に流れる電流をカラム制御回路２内に設けられたセンスアンプにより検知する。選択メモリセルＭＣ１１内を流れる電流が所定の判定値より大きければ、選択メモリセルＭＣの可変抵抗素子ＶＲが低抵抗状態にあると判定される。一方、選択メモリセルＭＣ１１内を流れる電流が所定の判定値以下であれば、選択メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態にあると判定される。
【００４５】
非選択ビット線ＢＬ３（及び図示しないＢＬ４以上のビット線ＢＬ）には、電圧０Ｖが印加される。また、非選択ワード線ＷＬ３（及び図示しないＷＬ４以上のワード線ＷＬ）には電圧Ｖｒｅａｄが印加される。
【００４６】
ここで、本実施の形態の読み出し動作において、隣接非選択ビット線ＢＬ０、ＢＬ２には、電圧０Ｖとは異なる電圧が印加される。また、隣接非選択ワード線ＷＬ０、ＷＬ２にも、電圧Ｖｒｅａｄとは異なる電圧が印加される。隣接非選択ビット線ＢＬ０、ＢＬ２には、電圧０Ｖとはバイアス電圧値α＊Ｖｒｅａｄだけ異なる電圧±α＊Ｖｒｅａｄが印加される。また、隣接非選択ワード線ＷＬ０、ＷＬ２には、電圧Ｖｒｅａｄとはバイアス電圧値β＊Ｖｒｅａｄだけ異なる電圧Ｖｒｅａｄ±β＊Ｖｒｅａｄが印加される。ここで、α及びβの値は、同一の値であっても良いし、異なる値であっても良い。
【００４７】
［効果］
本実施の形態の読み出し動作では、図１０に示すように、隣接非選択ビット線ＢＬ０、ＢＬ２及び隣接非選択ワード線ＷＬ０、ＷＬ２に対して、他の非選択ビット線ＢＬ及び非選択ワード線ＷＬとは異なる電圧を印加している。上述の実施の形態と同様に、読み出し動作時に隣接非選択ビット線ＢＬ０、ＢＬ２に、電圧±α＊Ｖｒｅａｄを印加することにより、選択ワード線ＷＬ１からメモリセルＭＣ２１、ＭＣ０１を介して隣接非選択ビット線ＢＬ０、ＢＬ２に流れるリーク電流を低減することができる。同様に、隣接非選択ワード線ＷＬ０、ＷＬ２に、電圧Ｖｒｅａｄ±β＊Ｖｒｅａｄを印加することにより、隣接非選択ワード線ＷＬ０、ＷＬ２から、メモリセルＭＣ１０、ＭＣ１２を介して選択ビット線ＢＬ１に流れるリーク電流を低減することができる。
【００４８】
本実施の形態の半導体記憶装置では、選択メモリセルＭＣに隣接するメモリセルＭＣからのリーク電流を低減することにより、消費電力を減少させることができる。また、非選択ビット線ＢＬ、非選択ワード線ＷＬの電圧の変動を抑制し、非選択メモリセルＭＣの誤動作も防ぐことができる。さらに、非選択ビット線ＢＬや非選択ワード線ＷＬを介したリーク電流が減るため、選択ビット線ＢＬ１、選択ワード線ＷＬ１の電圧が変動することがなく、正確な電圧印加により読み出し動作の速度を上げることができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ・・・電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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