(57)【要約】【課題】演算増幅器への入力コモン電圧のレベル変動を大幅に抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供する。【解決手段】サンプル期間に、基準電圧ＶＩＣ１を基準として入力信号ＶｉｐをコンデンサＣにサンプリングし、ホールド期間に、前記コンデンサＣでサンプリングした信号を、演算増幅器Ａ１を用いて増幅するスイッチトキャパシタ回路１０において、前記基準電圧ＶＩＣ１は、前記演算増幅器Ａ１に許容されるアナログコモン電圧範囲内の電圧ＶＩＣと、前記入力信号の入力コモン電圧Ｖｃｉと前記アナログコモン電圧Ｖｃｍとの差に比例した差分電圧と、を加算した電圧とする。【選択図】          図１
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【特許請求の範囲】
【請求項１】
サンプル期間に、基準電圧を基準として入力信号をコンデンサにサンプリングし、ホールド期間に、前記コンデンサでサンプリングした信号を、演算増幅器を用いて増幅するスイッチトキャパシタ回路において、
前記基準電圧は、前記演算増幅器に許容されるアナログコモン電圧範囲内の電圧と、前記入力信号の入力コモン電圧と前記アナログコモン電圧との差に比例した差分電圧と、を加算した電圧であることを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記差分電圧は、前記入力信号の入力コモン電圧と前記アナログコモン電圧との差と、前記演算増幅器の入力側に接続される全てのコンデンサの容量値の和を分母、前記全てのコンデンサのうちの前記入力信号をサンプリングする全てのコンデンサの容量値の和を分子とする容量値の比との積であることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路に関し、特に差動で動作するスイッチトキャパシタ回路に含まれる演算増幅器の同相入力変動を抑制することの可能なスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路は、例えば図３、図４に示すように、演算増幅器Ａ１を備えており、一般に入力信号をコンデンサにサンプルするサンプル期間と、サンプルした信号を、演算増幅器Ａ１を用いて増幅して出力するホールド期間と、から成る。
このようなスイッチトキャパシタ回路のうち、差動で動作するスイッチトキャパシタ回路では、差動入力信号Ｖｉｐ、Ｖｉｎの入力コモン電圧がスイッチトキャパシタ回路内のアナログコモン電圧と異なると、ホールド期間における演算増幅器Ａ１への入力コモン電圧が変動してしまう。特に、入力信号Ｖｉｐ、Ｖｉｎの一方が固定の基準電圧で、他方が単相信号の場合、信号レベルによって入力信号Ｖｉｐ、Ｖｉｎの入力コモン電圧が変動し、それによってホールド期間における演算増幅器Ａ１への入力コモン電圧も大きく変動してしまうため、低電源電圧や高速動作時の演算増幅器Ａ１の設計を非常に困難なものにしている。
【０００３】
図３〜図６を用いて、一般的な、差動で動作するスイッチトキャパシタ回路１０について説明する。
図３は、スイッチトキャパシタ回路１０の一例を示す回路図であって、差動信号を入力する、正極側および負極側、それぞれＮ個の単位コンデンサＣと、演算増幅器Ａ１と、を備えたスイッチトキャパシタ回路１０のサンプル期間における構成を示している。実際にはサンプル期間とホールド期間とで、単位コンデンサＣの接続先を切り替えるスイッチが存在するが、ここでは簡単のため図示していない。
【０００４】
正極側のＮ個のコンデンサＣのうち、ｘ個はある基準電圧ＶＩＣを基準として、正極入力信号Ｖｉｐをサンプルし、残りの（Ｎ−ｘ）個のコンデンサＣは前記基準電圧ＶＩＣを基準として、アナログコモン電圧Ｖｃｍをサンプルする。
負極側のＮ個のコンデンサＣのうち、ｘ個はある基準電圧ＶＩＣを基準として、負極入力信号Ｖｉｎをサンプルし、残りの（Ｎ−ｘ）個のコンデンサＣは前記基準電圧ＶＩＣを基準として、アナログコモン電圧Ｖｃｍをサンプルする。
前記基準電圧ＶＩＣは、例えば基準電圧生成回路２０で生成される。
ここで、基準電圧ＶＩＣは演算増幅器Ａ１が正常に動作することが可能な入力コモン電圧の範囲内の電圧である。例として、入力段が図５に示すような構成を有する演算増幅器Ａ１について説明する。
【０００５】
図５に示す演算増幅器Ａ１の入力段は、ＮＭＯＳトランジスタからなる差動対Ｍ１Ｐ、Ｍ１Ｎと、定電流Ｉ０を流すＮＭＯＳトランジスタからなる電流源Ｍ２と、抵抗Ｒ１、Ｒ２による負荷と、を含んでいる。この時、基準電圧ＶＩＣは、電流源Ｍ２と、差動対Ｍ１Ｐ、Ｍ１Ｎと、がともに飽和領域で動作するような電圧範囲内の電圧であり、例えば図６に示す基準電圧生成回路２０によって生成することが出来る。すなわち、定電流源Ｅ１の一端とＮＭＯＳトランジスタＭ３のドレインとが接続されて電源間に接続され、さらにＮＭＯＳトランジスタＭ３のドレインとゲートが接続され、ＮＭＯＳトランジスタＭ３のゲート電圧が基準電圧ＶＩＣとして出力される。
【０００６】
ここで、図５において、差動対Ｍ１Ｐ、Ｍ１Ｎ、および電流源Ｍ２を構成するＮＭＯＳトランジスタのオーバードライブ電圧が同一とした場合、ＮＭＯＳトランジスタＭ３のオーバードライブ電圧は、電流源Ｍ２のオーバードライブ電圧の２倍より少し大きくなるようにサイズを決定すればよい。
図４は、図３に示すスイッチトキャパシタ回路１０の、ホールド期間における回路構成を示したものである。正極側のＮ個のコンデンサＣの一端は演算増幅器Ａ１の正極入力ＶＩＰに入力され、他端のうちｙ個は演算増幅器Ａ１の負極出力Ｖｏｐに接続されて負帰還を形成し、残りの（Ｎ−ｙ）個がアナログコモン電圧Ｖｃｍに接続される。負極側のコンデンサＣの一端は演算増幅器Ａ１の負極入力ＶＩＮに入力され、他端のうちｙ個は演算増幅器Ａ１の正極出力Ｖｏｎに接続されて負帰還を形成し、残りの（Ｎ−ｙ）個がアナログコモン電圧Ｖｃｍに接続される。
【０００７】
このような、スイッチトキャパシタ回路１０において、入力信号Ｖｉｐ、Ｖｉｎの入力コモン電圧をＶｃｉ、演算増幅器Ａ１の出力コモン電圧をＶｃｏとすると、ホールド期間の演算増幅器Ａ１への入力コモン電圧Ｖｓｕｍｃは次式（１）で表される。
Ｖｓｕｍｃ
＝ＶＩＣ−（１／Ｎ）・｛ｘ・（Ｖｃｉ−Ｖｃｍ）＋ｙ・（Ｖｃｍ−Ｖｃｏ）｝
……（１）
【０００８】
通常、演算増幅器Ａ１の出力コモン電圧Ｖｃｏは、アナログコモン電圧Ｖｃｍと等しくなるように設定することが多いため、ここでもＶｃｏ＝Ｖｃｍとすると、前記式（１）は次式（２）のように表される。
Ｖｓｕｍｃ
＝ＶＩＣ−（ｘ／Ｎ）・（Ｖｃｉ−Ｖｃｍ）            ……（２）
式（２）から明らかなように、入力信号Ｖｉｐ、Ｖｉｎの入力コモン電圧Ｖｃｉがスイッチトキャパシタ回路１０のアナログコモン電圧Ｖｃｍと異なると、ホールド時、演算増幅器Ａ１への入力コモン電圧Ｖｓｕｍｃが基準電圧ＶＩＣから変動してしまう。この変動量が、演算増幅器Ａ１が正常に動作することが可能な入力コモン電圧範囲を超えてしまうと、スイッチトキャパシタ回路１０が正常に動作しなくなる。
【０００９】
例えば、正極側のＮ個のコンデンサＣのうち正極入力信号ＶｉｐをサンプルするコンデンサＣの数ｘを、ｘ＝１０、正極側のコンデンサＣの数ＮをＮ＝１５、スイッチトキャパシタ回路１０のアナログコモン電圧ＶｃｍをＶｃｍ＝１〔Ｖ〕とし、スイッチトキャパシタ回路１０の負極入力Ｖｉｎに固定電圧Ｖｒ＝０．８〔Ｖ〕が入力され、正極入力信号Ｖｉｐに固定電圧Ｖｒを基準とした信号Ｖｒ＋Ｖｉ（Ｖｉ＝０〜１.５〔Ｖ〕）が入力されたとする。この時、演算増幅器Ａ１への入力コモン電圧Ｖｓｕｍｃは、ＶＩＣ＋０．１３〔Ｖ〕〜ＶＩＣ−０．８７〔Ｖ〕と大きく変動してしまう。これは、特に微細プロセスなどの低電源電圧駆動を行う回路に適用される場合などには、深刻な問題となる。
【００１０】
そのため、従来、入力信号の同相成分の変動を防止する回路技術がいくつか提案されている（例えば特許文献１、特許文献２参照）。
特許文献１の提案では、第１及び第２のクロックでスイッチトキャパシタ回路における複数のスイッチを制御して、演算増幅器に負帰還を施すコンデンサと入力信号をサンプルするコンデンサとをスイッチで切り換える構成としている。
【００１１】
この提案の場合、第１のクロックがオンの時に演算増幅器の入出力をショートして、サミングノードの電位と入力電圧との差をサンプル容量にチャージしておく。そして、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と帰還容量との比によって増幅し出力するサンプルホールド回路において、補正回路をさらに設け、入力信号の入力コモン電圧と参照電圧とに応じた制御信号を演算増幅器に供給し、同相入力の変動を防止するようにしている。
特許文献２の提案では、前述した従来技術の基準電圧ＶＩＣを、入力信号Ｖｉｐ、Ｖｉｎの入力コモン電圧とすることによって（つまり、ＶＩＣ＝Ｖｃｉ）、入力信号レベルによる演算増幅器への入力コモン電圧変動を抑制するようにしている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−１２１３０７号公報
【特許文献２】特開２０１１−１８８０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１の技術では、サンプルホールド回路がホールドモードであるときの出力電圧から同相電圧のズレを検出するため、演算増幅器の同相入力レベルの変化分の補正は１周期後のホールドモードに行われる。このため、大信号入力時のシングル／ 差動変換において、補正が追従できず、図３、図４に示す従来のスイッチトキャパシタ回路１０と同様に、高速の変換が困難になるという技術課題を残している。
【００１４】
また、特許文献２の技術では、前記式（２）から明らかなように、ＶＩＣ＝Ｖｃｉとしたとしても、演算増幅器への入力コモン電圧のレベル変動を大幅に抑制することは困難である。
本発明は上述のような状況に鑑みてなされたものであり、スイッチトキャパシタ回路における演算増幅器の入力コモン電圧のレベル変動を大幅に抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、サンプル期間に、基準電圧を基準として入力信号をコンデンサにサンプリングし、ホールド期間に、前記コンデンサでサンプリングした信号を、演算増幅器を用いて増幅するスイッチトキャパシタ回路において、前記基準電圧は、前記演算増幅器に許容されるアナログコモン電圧範囲内の電圧と、前記入力信号の入力コモン電圧と前記アナログコモン電圧との差に比例した差分電圧と、を加算した電圧であることを特徴とするスイッチトキャパシタ回路、である。
【００１６】
前記差分電圧は、前記入力信号の入力コモン電圧と前記アナログコモン電圧との差と、前記演算増幅器の入力側に接続される全てのコンデンサの容量値の和を分母、前記全てのコンデンサのうちの前記入力信号をサンプリングする全てのコンデンサの容量値の和を分子とする容量値の比との積であってよい。
【発明の効果】
【００１７】
本発明によれば、スイッチトキャパシタ回路における演算増幅器への入力コモン電圧のレベル変動を大幅に抑制し、低電源電圧での変換、または高速の変換にも対応することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態における基準電圧生成回路の一例を示す回路図である。
【図２】本発明の第２実施形態における基準電圧生成回路の一例を示す回路図である。
【図３】本発明を適用したスイッチトキャパシタ回路の、サンプリング期間における回路構成の一例を示す回路図である。
【図４】本発明を適用したスイッチトキャパシタ回路の、ホールド期間における回路構成の一例を示す回路図である。
【図５】図３、図４に示す演算増幅器の一例を示す回路図である。
【図６】図３、図４に示す基準電圧生成回路の一例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しながら、本発明のスイッチトキャパシタ回路を説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
【００２０】
（第１実施形態）
まず、第１実施形態を説明する。
本発明は、差動で動作するスイッチトキャパシタ回路で用いられる基準電圧ＶＩＣの生成回路に関するものである。スイッチトキャパシタ回路の機能構成は、図３、図４に示す従来の構成と同一である。
図１は、第１実施形態における基準電圧生成回路１の一例を示す回路図である。
【００２１】
この基準電圧生成回路１は、図３、図４に示すスイッチトキャパシタ回路１０の基準電圧生成回路２０として適用される。なお、この基準電圧生成回路１は、図３、図４に示すスイッチトキャパシタ回路１０内に配置されていてもよく、あるいはスイッチトキャパシタ回路１０とは別体として設けられており、外部で生成された基準電圧ＶＩＣ１を、スイッチトキャパシタ回路１０に基準電圧として入力するようにしてもよい。
【００２２】
基準電圧生成回路１は、前記図６に示す従来の基準電圧生成回路２０からなる基準電圧生成部１１を備え、この基準電圧生成部１１で生成された基準電圧ＶＩＣをもとに新たな基準電圧ＶＩＣ′を生成し、これが図３に示す基準電圧ＶＩＣとして各コンデンサＣ（単位コンデンサ）の一端に供給される。
基準電圧生成回路１は、コンデンサＣ１〜Ｃ３と、スイッチｓｗ１〜ｓｗ５と、ボルテージフォロアＡ２と、基準電圧生成部１１と、を含んでいる。スイッチｓｗ１は、スイッチトキャパシタ回路１０のアナログコモン電圧Ｖｃｍの入力端とコンデンサＣ１の一端との間に接続される。スイッチｓｗ２は、正極入力信号Ｖｉｐの入力端とコンデンサＣ１の一端との間に接続される。
【００２３】
スイッチｓｗ３は、アナログコモン電圧Ｖｃｍの入力端とコンデンサＣ２の一端との間に接続される。スイッチｓｗ４は、負極入力信号Ｖｉｎの入力端とコンデンサＣ２の一端との間に接続される。
コンデンサＣ１の他端と、コンデンサＣ２の他端と、コンデンサＣ３の一端とは共通に接続されて、ボルテージフォロアＡ２の非反転入力端子に接続される。コンデンサＣ３の他端は接地される。
スイッチｓｗ５の一端は、コンデンサＣ１〜Ｃ３の共通接続点およびボルテージフォロアＡ２の非反転入力端子を結ぶライン間に接続され、他端に、基準電圧生成部１１で生成された基準電圧ＶＩＣが供給される。
そして、ボルテージフォロアＡ２の出力が基準電圧ＶＩＣ１として出力される。
【００２４】
これらスイッチｓｗ１〜ｓｗ５は、システムコントローラ３からの制御信号に応じて制御される。このシステムコントローラ３は、たとえば、基準電圧生成回路１の各スイッチｓｗ１〜ｓｗ５を制御する制御信号を生成するとともに、図３、図４に示す、スイッチトキャパシタ回路１０に含まれる図示しないスイッチなど、スイッチトキャパシタ回路１０に関連した回路系を統括的に制御する制御信号も生成するようになっており、このようなシステムコントローラ３によって、各スイッチｓｗ１〜ｓｗ５のオンオフを制御することによって、関連した回路系全体の動作タイミングが最適化されるようになっている。
【００２５】
ここで、図１中のコンデンサＣ１、Ｃ２、Ｃ３は、その容量が次式（３）を満たす比となるように設定する。
Ｃ１＝Ｃ２
Ｃ３＝２・｛（Ｎ／ｘ）−１｝・Ｃ１            ……（３）
【００２６】
次に、図１、図３、図４を用いて第１実施形態の動作について説明する。
スイッチトキャパシタ回路１０が図３に示すようにホールド期間の構成の状態にある時、図１に示す基準電圧生成回路１では、スイッチｓｗ１、ｓｗ３、およびｓｗ５が短絡し、ｓｗ２およびｓｗ４が開放される。これにより、コンデンサＣ１、Ｃ２により、基準電圧生成部１１で生成された基準電圧ＶＩＣを基準として、アナログコモン電圧Ｖｃｍがサンプルされ、コンデンサＣ３により、前記基準電圧ＶＩＣを基準として、グランドレベルがサンプルされる。
【００２７】
ここで、基準電圧生成部１１で生成される基準電圧ＶＩＣは、図３、図４に示す演算増幅器Ａ１が正常に動作することが可能な入力コモン電圧範囲内の電圧であり、図６で説明した従来の基準電圧ＶＩＣと同等の特性を有する電圧である。
次に、スイッチトキャパシタ回路１０が図３のサンプル期間の構成の状態にある時、図１のスイッチｓｗ１、ｓｗ３、ｓｗ５が開放され、ｓｗ２、ｓｗ４が短絡する。この時、ボルテージフォロアＡ２の出力電圧、すなわち基準電圧ＶＩＣ１は次式（４）で表される。
ＶＩＣ１
＝ＶＩＣ＋（ｘ／Ｎ）・（Ｖｃｉ−Ｖｃｍ）            ……（４）
【００２８】
式（４）中の（ｘ／Ｎ）は、図３、図４に示す演算増幅器Ａ１の入力側に接続されるコンデンサ、すなわち単位コンデンサの容量をＣとしたとき、演算増幅器Ａ１の入力側に接続される全てのコンデンサの容量値の和（Ｎ・Ｃ）と、演算増幅器Ａ１の入力側に接続される全てのコンデンサのうちの入力信号Ｖｉｐをサンプリングする全てのコンデンサの容量値の和（ｘ・Ｃ）との比を表す。したがって、基準電圧ＶＩＣ１は、演算増幅器Ａ１の入力側に接続される全てのコンデンサの容量値の和と、演算増幅器Ａ１の入力側に接続される全てのコンデンサのうちの入力信号Ｖｉｐをサンプリングする全てのコンデンサの容量値の和との比（ｘ／Ｎ）と、入力信号Ｖｉｐの入力コモン電圧Ｖｃｉとスイッチトキャパシタ回路１０のアナログコモン電圧Ｖｃｍとの差分電圧（Ｖｃｉ−Ｖｃｍ）との積と、基準電圧生成部１１で生成される基準電圧ＶＩＣとの和で表される。
【００２９】
この、基準電圧ＶＩＣ１が、図３に示す基準電圧ＶＩＣとして、各コンデンサＣの一端に供給される。これにより、ホールド期間における演算増幅器Ａ１への入力コモン電圧Ｖｓｕｍｃは、前記式（２）中のＶＩＣに、前記式（４）で表されるＶＩＣ１を代入することにより、次式（５）で表すことができる。
Ｖｓｕｍｃ
＝ＶＩＣ１−（ｘ／Ｎ）・（Ｖｃｉ−Ｖｃｍ）
＝ＶＩＣ＋（ｘ／Ｎ）・（Ｖｃｉ−Ｖｃｍ）−（ｘ／Ｎ）・（Ｖｃｉ−Ｖｃｍ）
＝ＶＩＣ                                                          ……（５）
以上から、ホールド期間における演算増幅器Ａ１への入力コモン電圧Ｖｓｕｍｃを、図３、図４に示すスイッチトキャパシタ回路１０への入力信号Ｖｉｐの入力コモン電圧Ｖｃｉの電圧レベルに依存せずに、より高精度に所望する基準電圧に制御することができる。
【００３０】
なお、コンデンサＣ１、Ｃ２、Ｃ３の容量の関係が、前記式（３）の関係から多少ずれたとしても演算増幅器Ａ１への入力コモン電圧Ｖｓｕｍｃの電圧レベルの変動抑制効果があることは当然である。
このように、第１実施形態におけるスイッチトキャパシタ回路１０では、入力コモン電圧Ｖｓｕｍｃを、高精度に所望の基準電圧に制御することができ、すなわち、入力コモン電圧Ｖｓｕｍｃの変動を抑制することができる。そのため、低電源電圧や高速動作を行う演算増幅器Ａ１を容易に実現することができ、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路１０を提供することができる。
【００３１】
次に、本発明の第２実施形態を説明する。
この第２実施形態は、上記第１実施形態と、基準電圧生成回路２の構成が異なること以外は、上記第１実施形態と同様である。すなわち、この第２実施形態は、前記式（４）で表される、基準電圧ＶＩＣ１の生成方法が、第１実施形態と異なる。なお、スイッチトキャパシタ回路１０の機能構成は、図３、図４に示す従来の構成と同一である。なお、この基準電圧生成回路２は、図３、図４に示すスイッチトキャパシタ回路１０内に配置されていてもよく、あるいはスイッチトキャパシタ回路１０とは別体として設けられており、外部で生成された基準電圧ＶＩＣ１を、スイッチトキャパシタ回路１０に基準電圧として入力するようにしてもよい。
【００３２】
基準電圧生成回路２は、前記図６に示す従来の基準電圧生成回路２０からなる基準電圧生成部１１を含み、この基準電圧生成部１１で生成された基準電圧ＶＩＣをもとに新たな基準電圧ＶＩＣ１を生成し、この新たな基準電圧ＶＩＣ１が、図３に示す基準電圧ＶＩＣとして各コンデンサＣの一端に供給される。
基準電圧生成回路２は、抵抗Ｒ１１、Ｒ１２と、コンデンサＣ４、Ｃ５と、スイッチｓｗ６〜ｓｗ８と、ボルテージフォロアＡ３と、基準電圧生成部１１と、を含んでいる。
【００３３】
抵抗Ｒ１１およびＲ１２は直列に接続され、抵抗Ｒ１１の一端は正極入力信号Ｖｉｐの入力端に接続され、抵抗Ｒ１２の一端は、負極入力信号Ｖｉｎの入力端に接続される。
スイッチｓｗ６は、スイッチトキャパシタ回路１０のアナログコモン電圧Ｖｃｍの入力端とコンデンサＣ４の一端との間に接続される。スイッチｓｗ７は、前記抵抗Ｒ１１およびＲ１２の接続点とコンデンサＣ４の一端との間に接続される。
【００３４】
コンデンサＣ４の他端と、コンデンサＣ５の一端とは共通に接続されて、ボルテージフォロアＡ３の非反転入力端子に接続される。コンデンサＣ５の他端は接地される。
スイッチｓｗ８の一端は、コンデンサＣ４およびＣ５の共通接続点とボルテージフォロアＡ３の非反転入力端子とを結ぶライン間に接続され、他端に、基準電圧生成部１１で生成された基準電圧ＶＩＣが供給される。
【００３５】
そして、ボルテージフォロアＡ３の出力が基準電圧ＶＩＣ１として出力される。
これらスイッチｓｗ６〜ｓｗ８は、システムコントローラ３からの制御信号に応じて制御される。このシステムコントローラ３は、たとえば、基準電圧生成回路２の各スイッチｓｗ６〜ｓｗ８を制御する制御信号を生成するとともに、図３、図４に示す、スイッチトキャパシタ回路１０に含まれる図示しないスイッチなど、スイッチトキャパシタ回路１０に関連した回路系を統括的に制御する制御信号も生成するようになっており、このようなシステムコントローラ３によって、各スイッチｓｗ６〜ｓｗ８のオンオフを制御することによって、関連した回路系全体の動作タイミングが最適化されるようになっている。
【００３６】
ここで、図２中の抵抗Ｒ１１、Ｒ１２はその抵抗値が次式（６）を満足するように設定される。また、コンデンサＣ４、Ｃ５は、その容量が次式（７）を満たす比となるように設定される。
Ｒ１１＝Ｒ１２            ……（６）
Ｃ５＝｛（Ｎ／ｘ）−１｝・Ｃ４            ……（７）
【００３７】
次に、図２、図３、図４を用いて第２実施形態におけるスイッチトキャパシタ回路の動作を説明する。
スイッチトキャパシタ回路１０が図３に示すようにホールド期間の構成の状態にある時、図２に示す基準電圧生成回路２のスイッチｓｗ６およびｓｗ８が短絡し、スイッチｓｗ７が開放され、コンデンサＣ４により、基準電圧生成部１１で生成された基準電圧ＶＩＣを基準として、アナログコモン電圧Ｖｃｍがサンプルされ、コンデンサＣ５により、前記基準電圧ＶＩＣを基準としてグランドレベルがサンプルされる。
【００３８】
ここで、基準電圧ＶＩＣは、図３、図４に示すスイッチトキャパシタ回路１０の演算増幅器Ａ１が正常に動作することが可能な入力コモン電圧範囲内の電圧であり、従来技術で説明した基準電圧ＶＩＣと同等の特性を有する電圧である。
スイッチトキャパシタ回路１０が図３のサンプル期間の構成の状態にある時、図２のスイッチｓｗ６およびｓｗ８が開放され、スイッチｓｗ７が短絡する。この時、ボルテージフォロアＡ３の出力電圧つまり基準電圧ＶＩＣ１は次式（８）となる。
ＶＩＣ１＝ＶＩＣ＋（ｘ／Ｎ）・（Ｖｃｉ−Ｖｃｍ）            ……（８）
【００３９】
よって、この第２実施形態における基準電圧生成回路２においても、第１実施形態における基準電圧生成回路１で生成される基準電圧ＶＩＣ１と同等の特性を有する基準電圧ＶＩＣ１を生成することができる。
したがって、この第２実施形態における基準電圧生成回路２においても、第１実施形態における基準電圧生成回路１と同等の作用効果を得ることができる。
【００４０】
なお、上記各実施形態においては、基準電圧生成回路１、２を、図３、図４に示す回路構成を有するスイッチトキャパシタ回路に適用する場合について説明したが、これに限るものではなく、基本的な回路構成が図３、図４に示す回路構成となるスイッチトキャパシタ回路であれば適用することができる。
【符号の説明】
【００４１】
１、２  基準電圧生成回路
３  システムコントローラ
１０  基準電圧生成回路
１１  基準電圧生成部
Ａ１  演算増幅器
Ａ２、Ａ３  ボルテージフォロア
Ｅ１  定電流源
Ｍ１Ｐ，Ｍ１Ｎ  差動対
Ｍ２  電流源
Ｍ３  ＮＭＯＳトランジスタ
Ｒ１１、Ｒ１２  抵抗
Ｃ１〜Ｃ５  コンデンサ
ｓｗ１〜ｓｗ８  スイッチ
【図１】
2014160903.tif 000003
【図２】
2014160903.tif 000004
【図３】
2014160903.tif 000005
【図４】
2014160903.tif 000006
【図５】
2014160903.tif 000007
【図６】
2014160903.tif 000008