(57)【要約】【課題】パワーＭＩＳＦＥＴのゲート抵抗を低減し、装置の特性の向上を図る。【解決手段】チップ領域ＣＡのＹ方向にストライプ状に形成された複数の溝の内部の多結晶シリコン膜よりなるゲート部と電気的に接続されるゲート電極ＧＥを、前記ストライプ状の溝の間に形成されるソース領域と電気的に接続されるソース電極ＳＥと同層の膜で形成し、さらに、ゲート電極ＧＥを、チップ領域ＣＡの周辺に沿って形成されたゲート電極部Ｇ１と、チップ領域ＣＡをＸ方向に２分割するよう配置されたゲートフィンガー部Ｇ２とで構成し、ソース電極ＳＥを、ゲートフィンガー部Ｇ２の上部に位置する部分と、下部に位置する部分とで構成し、ゲート電極ＧＥおよびソース電極ＳＥをバンプ電極を介してリードフレームと接続する。【選択図】図１１
2014160851.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に形成されたＭＩＳＦＥＴを含み、
前記ＭＩＳＦＥＴを構成するドレイン部、複数のソース領域、および、第１導体よりなる複数のゲート部と、
前記ゲート部と電気的に接続され、前記第１導体より抵抗率の低い第２導体よりなるゲート電極と、
前記ソース領域と電気的に接続され、前記第２導体からなり、前記ゲート電極と同層に形成されたソース電極と、
前記ゲート電極および前記ソース電極上に形成された保護膜と、
前記ゲート電極上の前記保護膜に形成され、前記ゲート電極を露出するゲート電極用開口部と、
前記ソース電極上の前記保護膜に形成され、前記ソース電極を露出する複数のソース電極用開口部と、
前記ゲート電極用開口部内に形成され、前記ゲート電極と電気的に接続されたゲート用バンプ電極と、
前記複数のソース電極用開口部内のそれぞれに形成され、前記ソース電極と電気的に接続されたソース用バンプ電極とを有する半導体装置であって、
前記半導体チップの平面形状は、一組の長辺と一組の短辺を有する長方形であり、
前記複数のゲート部は、前記半導体チップの短辺方向に延びるようにストライプ状に形成され、
前記ゲート電極は、前記半導体チップの周辺部に配置された第１部および前記第１部に囲まれるように配置された第２部を有し、
前記ゲート電極用開口部および前記ゲート用バンプ電極は、前記半導体チップの前記一組の短辺のうちの１つの短辺の中央部に位置し、
前記ゲート電極の前記第２部は、前記ゲート電極用開口部の直下から前記半導体チップの長辺方向に延びるように配置され、
前記ゲート電極の前記第２部は、前記一組の短辺の中心を結ぶ直線状に配置され、かつ、前記ゲート電極の前記第２部は、一端と他端の両方で前記ゲート電極の前記第１部と接続され、
前記ソース電極は、前記ゲート電極の前記第２部によって２つの領域に分けられ、
前記ソース電極の前記２つの領域上には、それぞれ複数の前記ソース用バンプ電極が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート部と接続され、前記第１導体からなる第１の導体パターンが前記半導体チップの周辺部に形成され、
前記ゲート部と接続され、前記第１導体からなる第２の導体パターンが前記第１の導体パターンに囲まれた領域に形成され、
前記第１の導体パターンと前記ゲート電極の前記第１部は平面的に重なって配置され、
前記第２の導体パターンと前記ゲート電極の前記第２部は平面的に重なって配置され、
前記第１の導体パターンと前記ゲート電極の前記第１部は、第１のゲートコンタクトを介して電気的に接続され、
前記第２の導体パターンと前記ゲート電極の前記第２部は、第２のゲートコンタクトを介して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１導体は、シリコンを主成分とし、前記第２導体は、アルミニウムを主成分とすることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記ソース電極の前記２つの領域は、前記ゲート電極の前記第２部に対して線対称の平面形状を有していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ゲート部および前記ソース領域は、前記半導体チップの第１面に形成され、
前記ドレイン部は、前記第１面に対向する第２面に形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記ゲート部は、半導体基板中の溝内に形成された前記第１導体よりなることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ゲート電極と前記ゲート用バンプ電極の間には、前記第２導体からなるゲート用導電性膜が形成され、
前記ソース電極と前記ソース用バンプ電極の間には、前記第２導体からなるソース用導電性膜が形成され、
前記ゲート用導電性膜は、前記ゲート電極用開口部の内部を含む前記保護膜の一部上に形成され、
前記ソース用導電性膜は、前記ソース電極用開口部の内部を含む前記保護膜の一部上に形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
さらに、前記ソース電極上の前記保護膜に形成され、かつ、前記ソース電極用開口部とは別の開口部であって、検査用プローブを接触させるためのプローブ接触用開口部が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係る技術に関し、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
数ワット（Ｗ）以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。
【０００３】
中でも、パワーＭＩＳＦＥＴにおいては、縦型や横型と呼ばれるものがあり、また、ゲート部の構造に応じてトレンチ（溝）型やプレーナ型といった構造に分けられる。
【０００４】
このようなパワーＭＩＳＦＥＴにおいては、大電力を得るため微細パターンのＭＩＳＦＥＴを多数（例えば数万個）並列に接続した構造となっている。
【０００５】
例えば、特開平７−２４９７７０号公報には、トレンチゲート型のパワーＭＩＳＦＥＴに関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２４９７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、高効率電源等に用いられるパワーＭＩＳＦＥＴの研究、開発に従事している。
【０００８】
このようなパワーＭＩＳＦＥＴは、オン抵抗（Ｒｏｎ）、ゲート容量（Ｑｇ）、特に、ゲート−ドレイン容量（Ｑｇｄ）の低減が求められる。オン抵抗を低減することにより、大電流を得ることができる。また、ゲート−ドレイン間容量を低減することによりスイッチング特性を向上させることができる。
【０００９】
そこで、パワーＭＩＳＦＥＴの微細化を図り、特に、ゲート部が形成される溝の幅を低減することが検討されている。
【００１０】
即ち、オン抵抗を低減するためには、単位面積当たりのチャネル面積を大きくする必要があり、ゲート部が形成される溝の幅を小さくすることで、単位面積当たりのチャネル面積を大きくできる。また、ゲート部が形成される溝の幅を小さくすれば、ゲート部と基板裏面のドレイン部との対向面積を小さくでき、容量（Ｑｇｄ）を低減することができる。
【００１１】
しかしながら、ゲート部が形成される溝の幅を低減すると、ゲート部の抵抗が大きくなり、却ってスイッチング特性が劣化する。
【００１２】
特に、高周波動作においては、追って詳細に説明するように、ゲート部の抵抗によって効率ηが大きく左右される。この効率とは、出力電力／入力電力をいう。
【００１３】
従って、ゲート部の抵抗を低減するための対策が重要となってくる。
【００１４】
本発明の目的は、半導体装置、特に、パワーＭＩＳＦＥＴのゲート部の抵抗を低減することにある。
【００１５】
本発明の他の目的は、半導体装置、特に、パワーＭＩＳＦＥＴを有する半導体装置の特性の向上を図ることにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の半導体装置は、（ａ）半導体基板のチップ領域に形成されたＭＩＳＦＥＴであって、第１導体よりなるゲート部、ソース部およびドレイン部と、を有するＭＩＳＦＥＴと、（ｂ）前記ゲート部と電気的に接続され、前記第１導体より抵抗率の低い第２導体よりなるゲート電極であって、（ｂ１）前記チップ領域の周辺に沿って形成された第１部と、（ｂ２）前記第１部と接続され、前記第１部より内側の前記チップ領域に形成された第２部と、を有するゲート電極と、（ｃ）前記ソース部と電気的に接続され、前記第２導体からなるソース電極であって、前記チップ領域内に複数形成されたソース電極と、（ｄ）前記ゲート電極および前記複数のソース電極のそれぞれの上部に形成されたバンプ電極と、を有し、（ｅ）前記ゲート電極およびソース電極は同層であり、（ｆ）前記複数のソース電極の隣接するソース電極間に、前記ゲート電極の第２部が配置されたものである。
【発明の効果】
【００１９】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００２０】
パワーＭＩＳＦＥＴのゲート電極にゲートフィンガー部（第２部）を設けたので、ゲート抵抗を低減し、半導体装置の特性の向上を図ることができる。
【００２１】
また、パワーＭＩＳＦＥＴのゲート電極およびソース電極をバンプ電極を用いて外部端子と接続したので、半導体装置の特性の向上を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図１４】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図１６】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１の効果を説明するためのゲート抵抗と効率との関係を示すグラフである。
【図１８】本発明の実施の形態２である半導体装置の製造方法を示す基板の要部平面図である。
【図１９】本発明の実施の形態２である半導体装置の製造方法を示す基板の要部平面図である。
【図２０】本発明の実施の形態３である半導体装置の製造方法を示す基板の要部平面図である。
【図２１】本発明の実施の形態３である半導体装置の製造方法を示す基板の要部平面図である。
【図２２】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部平面図である。
【図２５】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部平面図である。
【図２７】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部平面図である。
【図２９】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部平面図である。
【図３１】本発明の実施の形態５である半導体装置の製造方法を示す基板の要部平面図である。
【図３２】本発明の実施の形態５である半導体装置の製造方法を示す基板の要部平面図である。
【図３３】本発明の実施の形態５である半導体装置の製造方法を示す基板の要部平面図である。
【図３４】本発明の実施の形態５である半導体装置の製造方法を示す基板の要部平面図である。
【図３５】本発明の実施の形態１の効果を説明するための半導体装置の基板の要部断面図である。
【図３６】本発明の実施の形態５の効果を説明するための半導体装置の基板の要部平面図である。
【図３７】本発明の実施の形態の他の溝のパターンを示す基板の要部平面図である。
【図３８】本発明の実施の形態の他の溝のパターンを示す基板の要部平面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本実施の形態の半導体装置をその製造方法に従って説明する。
【００２５】
図１〜図１６は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図もしくは要部平面図である。断面図は、例えば、平面図のＡ−Ａ断面部に対応する。
【００２６】
まず、図１に示すように、ｎ型単結晶シリコン基板１ａの表面に、ｎ型不純物（例えば、ヒ素）がドープされた単結晶シリコン層１ｂをエピタキシャル成長させた半導体基板（以下、単に「基板」という）１を準備する。
【００２７】
次いで、図２に示すように、基板１の表面を、例えば熱酸化することによって酸化シリコン膜３を形成する。次いで、酸化シリコン膜３上に、フォトリソグラフィー技術を用いてパターニングされた窒化シリコン膜（図示せず）等をマスクに、ｐ型不純物（例えば、ホウ素）を注入し、熱拡散させることによりｐ型ウエル５を形成する。次いで、前記窒化シリコン膜を除去する。
【００２８】
次に、図３および図４に示すように、フォトリソグラフィー技術を用いてパターニングされた膜をマスクに、酸化シリコン膜３および基板１をエッチングし、溝（トレンチ）７を形成する。図４に示すように、溝７のパターンは、Ｙ方向に延在するストライプ状である。ＣＡは、チップ領域を示す。このチップ領域は、Ｘ方向に長い矩形状（長方形状）である。なお、図示はしないが、ウエハ状態の半導体基板上には、このようなチップ領域が多数存在する。
【００２９】
次に、図５および図６に示すように、基板１に熱処理を施すことにより、溝７の底部および側壁に熱酸化膜９を形成する。この熱酸化膜９は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。次いで、不純物がドープされた低抵抗の多結晶シリコン膜１１を、溝７を埋め込む程度堆積する。この際、ｐ型ウエル５上の酸化シリコン膜３上には、多結晶シリコン膜１１が層状に形成される。次いで、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、多結晶シリコン膜１１をエッチングすることにより、溝７内に多結晶シリコン膜１１を残存させる。この溝内の多結晶シリコン膜１１は、パワーＭＩＳＦＥＴのゲート部Ｇとなる。また、この際、チップ領域ＣＡの外周部に、多結晶シリコン膜パターンＰ１を形成し、また、チップ領域ＣＡをＸ方向に２分割するよう配置された多結晶シリコン膜パターンＰ２を形成する（図６）。パターンＰ１とＰ２は接続されている。ここで、多結晶シリコン膜パターンＰ１の下部の酸化シリコン膜３の形成領域は、素子分離領域であり、この領域で区画される領域が素子形成領域（アクティブ）となる。
【００３０】
次いで、素子形成領域の酸化シリコン膜３を除去し、図７に示すように、薄い酸化シリコン膜１３をゲート部Ｇおよび溝７間上に形成した後、図示しないレジスト膜をマスクとして、溝７間の基板１中にｐ型不純物を注入し、拡散させることによりｐ−型半導体領域（チャネル領域）１５を形成する。このｐ−型半導体領域１５は、ｐ型ウエル５の内部まで延在している。
【００３１】
次いで、図示しないレジスト膜をマスクとして、溝７間の基板１中にｎ型不純物（例えば、ヒ素）を注入し、拡散させることによりｎ＋型半導体領域（ソース領域）１７を形成する。なお、このｎ＋型半導体領域（ソース領域）１７は、図６に示したゲート部Ｇ間にストライプ状に延在することとなる。
【００３２】
次いで、図８および図９に示すように、基板１上に酸化シリコン膜１９を形成した後、図示しないレジスト膜をマスクに、ゲート部Ｇ間（ｎ＋型半導体領域１７上）の酸化シリコン膜１３、１９および基板１（ｐ−型半導体領域１５およびｎ＋型半導体領域１７）をエッチングすることによりコンタクト溝（ソースコンタクト）２１ｓを形成する。
【００３３】
このコンタクト溝２１ｓの側壁からはｎ＋型半導体領域１７が露出し、その底部からはｐ−型半導体領域１５が露出している。言い換えれば、このコンタクト溝２１ｓの深さは、ｎ＋型半導体領域１７を越え、ｐ−型半導体領域１５まで達している。
【００３４】
また、この際、多結晶シリコン膜パターンＰ１およびＰ２上の酸化シリコン膜１９を除去しコンタクト溝（ゲートコンタクト、２１ａ、２１ｂ）を形成する（図９）。パターンＰ１上のコンタクト溝を２１ａ、パターンＰ２上のコンタクト溝を２１ｂとする。
【００３５】
ここで、コンタクト溝２１ｂの一端（図９中の左端）は、コンタクト溝２１ａと接続され、他端（図９中の右端）は、コンタクト溝２１ａと接続されていない。即ち、コンタクト溝２１ａと２１ｂとの間には、スペースＳ１がしている。
【００３６】
次いで、図１０および図１１に示すように、コンタクト溝２１ｓの底部に、ｐ型不純物として、例えばフッ化ホウ素（ＢＦ２）を注入し、拡散させることによりｐ＋型半導体領域（バックゲートコンタクト領域）２３を形成する。即ち、コンタクト溝２１ｓ上に形成されるソース電極は、ソース領域（１７）に接続され、また、ｐ＋型半導体領域２３を介してバックゲートと接続される。
【００３７】
このように、コンタクト溝２１ｓを形成し、その底部にｐ＋型半導体領域２３を設けることによって、例えば、図３５に示す構造の装置を形成する場合と比較し、マスク合わせ余裕を低減でき、ゲート部間の微細化を図ることができる。
【００３８】
次いで、コンタクト溝（２１ｓ、２１ａ、２１ｂ）の内部を含む酸化シリコン膜１９の上部に、バリア膜として例えばＴｉＷ（チタンタングステン）膜２５をスパッタ法で薄く堆積した後、熱処理を施す。続いて、導電性膜として例えばアルミニウム（Ａｌ）膜２７をスパッタ法で堆積する。このバリア膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していても良い。
【００３９】
次いで、ＴｉＷ膜２５およびＡｌ膜２７を図示しないレジスト膜をマスクにエッチングすることによりゲート電極（ゲート引出し電極）ＧＥおよびソース電極（ソース引出し電極）ＳＥを形成する。これらの電極（ＧＥ、ＳＥ）は、第１層目の配線である。
【００４０】
ここで、図１１に示すように、ゲート電極ＧＥは、チップ領域ＣＡの周辺に沿って形成されたゲート電極部（第１部）Ｇ１と、チップ領域ＣＡをＸ方向に２分割するよう配置されたゲートフィンガー部（第２部）Ｇ２とからなる。図１２にゲート電極ＧＥのパターンを、図１３にソース電極ＳＥのパターンを示す。
【００４１】
図１１および図１２に示すように、ゲート電極部Ｇ１は、多結晶シリコン膜パターンＰ１上に位置し、また、コンタクト溝２１ａ上に位置する。また、ゲートフィンガー部Ｇ２は、多結晶シリコン膜パターンＰ２上に位置し、また、コンタクト溝２１ｂ上に位置する。
【００４２】
ここで、コンタクト溝２１ａと２１ｂとの間（スペースＳ１）上には、ゲートフィンガー部Ｇ２は形成されていない。
【００４３】
一方、ソース電極ＳＥは、図１１および図１３に示すように、多結晶シリコン膜パターンＰ２によって２分割されたチップ領域ＣＡの一方（ゲートフィンガー部Ｇ２の上側）に位置する部分と、他方のチップ領域（ゲートフィンガー部Ｇ２の下側）に位置する部分と、からなり、これらの部分はスペースＳ１上で接続され一体となっている。言い換えれば、ソース電極ＳＥは、ゲートフィンガー部Ｇ２の終端部近傍で接続されている。
【００４４】
なお、ゲート電極ＧＥやソース電極ＳＥと同層で、ゲート電極ＧＥのさらに外側に素子の保護等のためガードリング（図示せず）を形成しても良い。
【００４５】
次いで、図１４および図１５に示すように、基板１の上部に、保護膜として例えばポリイミド樹脂膜２９を塗布し、露光、現像することによって、ゲート電極ＧＥおよびソース電極ＳＥ上のポリイミド樹脂膜２９を除去し、開口部（パッド部）３１ｇ、３１ｓを形成する。この開口部からは、Ａｌ膜２７（ゲート電極ＧＥ、ソース電極ＳＥ）が露出している。なお、図１５のＡ−Ａ断面には、開口部３１ｓは現れないが、ソース電極ＳＥと開口部３１ｓとの関係を明確にするために図１４中に開口部３１ｓを記載してある。
【００４６】
次いで、基板１の表面をテープ等で保護した後、保護面を下側とし、図１６に示すように、基板１の裏面を研削する。次に、基板１の裏面上に、導電性膜として例えば、Ｎｉ（ニッケル）膜、Ｔｉ（チタン）膜および金（Ａｕ）膜を順次スパッタ法により形成し、これらの積層膜３５を形成する。この積層膜３５は、ドレイン（１ａ、１ｂ）の引出し電極（ドレイン電極ＤＥ）となる。
【００４７】
次いで、前記テープを剥がし、開口部３１ｇ、３１ｓ上に例えば、金等よりなるバンプ電極を形成した後、ウエハ状態の基板１を、例えば、チップ領域に沿ってダイシングし、個々のチップを例えば外部端子を有するリードフレーム（実装板）上に搭載し樹脂等で封止する（実装する）。その結果、半導体装置が完成するが、バンプ形成工程や実装工程については、実施の形態４等で詳細に説明するため、ここではその説明を省略する。
【００４８】
このように、本実施の形態においては、ゲート電極ＧＥ中にゲートフィンガー部Ｇ２を設けたので、ゲート抵抗Ｒｇを低減することができる。その結果、スイッチング特性を向上させることができる。
【００４９】
特に、ゲート−ドレイン容量（Ｑｇｄ）を低減するため、ゲート部が形成される溝の幅を小さくした場合（例えば、ストライプ形状とした場合）であっても、ゲート抵抗を低減することができる。その結果、ゲート−ドレイン容量（Ｑｇｄ）の低減並びにゲート抵抗の低減によりスイッチング動作の高速化、スイッチング損失の低減を図ることができる。
【００５０】
特に、溝のパターンをストライプ形状とした場合には、後述する図３７のパターンと比較し、セルの並列数が少なくなるため、溝のパターン長さに比例してゲート抵抗Ｒｇが大きくなる傾向にあるが、本実施の形態によればゲート抵抗の低減を図ることができる。
【００５１】
さらに、ＬＳＩの駆動に際しては、低電圧化、大電流化の傾向にあり、例えば、ノート型パソコンのＣＰＵでは、駆動電圧が１．６Ｖ程度、使用電流が２０Ａ程度のものが検討されている。また、ノート型パソコン等においては小型化の要求が大きく、動作周波数（ｆ）も３００ｋＨｚから５００ｋＨｚの高周波になる。そこで、これらの電源に用いられ、パワーＭＩＳＦＥＴにより構成される同期整流回路の損失の内訳について検討してみると、オン損失およびスイッチング損失の和が５０％以上あることが分かった。従って、これらの低減が高効率化に非常に寄与することが分かる。
【００５２】
図１７は、ゲート抵抗Ｒｇ（Ω）と効率η（％）との関係を示すグラフである。図示するように周波数ｆが３００ｋＨｚの場合と比較し１ＭＨｚの方が効率は低くなる。また、どちらの場合もゲート抵抗が低くなるに従って効率は高くなる。しかしながら、周波数ｆが１ＭＨｚの場合は、３００ｋＨｚの場合よりグラフの傾きが急であり、ゲート抵抗を低下させることによる効率の上昇率が大きいことがわかる。なお、入力電位Ｖｉｎは、１２Ｖ、出力電位Ｖｏｕｔは、１．６Ｖ、出力電流Ｉｏｕｔは、１０Ａである。
【００５３】
従って、高周波の電位に対応するパワーＭＩＳＦＥＴにおいては、本実施の形態の構造を用いて好適である。
【００５４】
なお、ゲートフィンガー部Ｇ２等を設ける等してその構造を種々検討した結果、ゲート抵抗を１Ω以下に抑えられることが分かった。
【００５５】
また、本発明者が検討した既存の構造（溝７のパターンが図３８に示す形状で、ゲートフィンガー部Ｇ２を形成していない構造）のものに比べ、本実施の形態の構造の装置は、３００ｋＨｚで約２％、１ＭＨｚで２〜４％の効率改善結果が得られた。
【００５６】
このように、ゲート抵抗Ｒｇを低減することができ、効率を向上させることができる。
【００５７】
なお、コンタクト溝のパターン形状は、ゲート電極ＧＥとゲート部Ｇ、ソース電極ＳＥとｎ＋型半導体領域１７とを接続し得る形状であればよく、図９を参照しながら説明した形状に限られない。しかし、ゲート抵抗Ｒｇ等を低減するためには、これらの接触面積が大きい方が好ましいことは言うまでもない。
【００５８】
また、本実施の形態においては、ゲート部に多結晶シリコン膜を用いたが、この他、シリサイド膜や多結晶シリコンとシリサイドとの複合膜を用いてもよい。
【００５９】
（実施の形態２）
実施の形態１においては、コンタクト溝２１ａと２１ｂとの間に、スペースＳ１を設け（図９参照）、このスペースＳ１上に、ゲートフィンガー部Ｇ２を形成していない（図１１、図１２参照）が、コンタクト溝２１ａと２１ｂとを接続し、スペースＳ１上において、ゲートフィンガー部Ｇ２と前記ゲート電極部Ｇ１とを接続してもよい。
【００６０】
図１８にコンタクト溝（２１ａ、２１ｂ、２１ｓ）のパターンを示す。また、図１９に、ゲート電極ＧＥおよびソース電極ＳＥのパターンを示す。図示するように、ソース電極ＳＥは、２分割されることとなる。
【００６１】
なお、コンタクト溝、ゲート電極ＧＥおよびソース電極ＳＥのパターン以外は、実施の形態１の場合と同様であるため、各部位の構造や製法の説明を省略する。
【００６２】
（実施の形態３）
実施の形態１においては、ゲートフィンガー部Ｇ２がＸ方向に１本形成されている場合（図１１、図１２参照）について説明したが、以下に説明するように、ゲートフィンガー部の本数を多くしても良い。
【００６３】
図２０に、ゲートフィンガー部Ｇ２を２本設けた場合のゲート電極ＧＥおよびソース電極ＳＥのパターンを示す。
【００６４】
また、図２１に、ゲートフィンガー部Ｇ２を３本設けた場合のゲート電極ＧＥおよびソース電極ＳＥのパターンを示す。
【００６５】
なお、コンタクト溝（２１ａ、２１ｂ）のパターンは、ゲート電極ＧＥのパターンと同じ形状とすることができる。
【００６６】
このように、ゲートフィンガー部の本数を増やすことによって、ゲート抵抗Ｒｇを効率的に低減することができる。特に、チップ領域の大きさに対応し、ゲート部ＧがＹ方向に長くなる場合には、ゲートフィンガーの本数を増やし、ゲート抵抗を低減することが好ましい。
【００６７】
また、図２０および図２１においては、スペースＳ１上に、ゲートフィンガー部Ｇ２を設けていないが、実施の形態２で説明したように、スペースＳ１上においてゲートフィンガー部Ｇ２を前記ゲート電極部Ｇ１と接続してもよい。
【００６８】
（実施の形態４）
本実施の形態においては、実施の形態１で説明した開口部３１ｇ、３１ｓ上に、バンプ電極を形成し、さらに、チップを実装する工程について説明する。
【００６９】
図２２〜図２８は、本実施の形態の半導体装置の製造方法を示す基板等の要部断面図もしくは要部平面図である。
【００７０】
まず、実施の形態１において図１４および図１５を参照しながら説明した基板１を準備し、図２２〜図２４に示すように、開口部３１ｇ、３１ｓ上に、金等の金属よりなるバンプ電極３７ｇ、３７ｓを形成する。図２３は、開口部３１ｓ近傍の基板の状態を模式的に表した要部断面図であり、図２４は、基板の要部平面図である。図２３は、例えば、図２４のＢ−Ｂ断面部に対応する。
【００７１】
３７ｇは、ゲート電極ＤＥと接続されるバンプ電極であり、３７ｓは、ソース電極ＳＥと接続されるバンプ電極である。このバンプ電極３７ｓ、３７ｇは、例えば溶融した金のボールを開口部３１ｇ、３１ｓ上に置いていくことにより形成することができる。
【００７２】
次いで、ウエハ状態の基板１を、例えば、チップ領域に沿って矩形状にダイシングする。
【００７３】
次いで、図２５および図２６に示すように、チップＣＨの裏面側をリードフレームＲ１上に銀（Ａｇ）ペースト３９等を用いて接着し、固定する。このリードフレームＲ１は、チップ搭載部Ｒ１ａと外部端子Ｒ１ｂとを有する。この際、リードフレームＲ１とチップＣＨの裏面（ドレイン電極ＤＥ）は電気的に接続される。即ち、外部端子Ｒ１ｂは、ドレイン端子ＤＴとなる。
【００７４】
一方、チップＣＨの表面側には、リードフレームＲ２が搭載され、熱圧着することによって、バンプ電極３７ｓ、３７ｇとリードフレームＲ２が接着される。リードフレームＲ２は、４つの外部端子Ｒ２ａ〜Ｒ２ｄを有し、Ｒ２ｂ〜Ｒ２ｄは、バンプ電極３７ｓと電気的に接続され、Ｒ２ａは、バンプ電極３７ｇと電気的に接続される。即ち、外部端子Ｒ２ａは、ゲート端子ＧＴとなり、外部端子Ｒ２ｂ〜Ｒ２ｄは、ソース端子ＳＴとなる。
【００７５】
その後、図２７および図２８に示すように、チップＣＨとリードフレームＲ２との間およびリードフレームＲ２の上部に溶融樹脂４１を充填し硬化させることにより封止を行う。
【００７６】
このように、本実施の形態によれば、バンプ電極を用いて外部端子Ｒ２ａ〜Ｒ２ｄとの接続を行ったので、ソース電極ＳＥやゲート電極ＧＥと外部端子Ｒ２ａ〜Ｒ２ｄとの接続抵抗を低減することができる。
【００７７】
例えば、これらの間を金線等のワイヤを用いて接続することも可能であるが、この場合、金線の抵抗やソースやゲートのインダクタンスが大きくなってしまう。
【００７８】
このインダクタンスが大きいと、１）過渡的な誘起電圧を発生させる。この電圧は、ゲート駆動電圧に対して負帰還となり過渡時のオン抵抗を上昇させる。また、２）ソース、ドレイン間のインピーダンスを増大させ、大電流、高ｄｉ／ｄｔ動作時の過渡特性に悪影響を与える。また、このような問題は、高周波になるに従い顕著に現れる。
【００７９】
これに対し、本実施の形態によればインダクタンスを低減でき、効率の向上、装置の特性の向上を図ることができる。なお、本発明者が検討した結果、金線を用いたパッケージに比べ、本実施の形態の装置においては、１〜２％程度高い効率を得ている。
【００８０】
特に、実施の形態１で詳細に説明したように、ゲート電極やソース電極の構成を工夫することによってゲート部の抵抗Ｒｇを低減しても、外部端子との間において、抵抗やインダクタンスが大きくなる場合には、高周波動作に対し、ゲート抵抗Ｒｇの低減効果を充分に発揮し得ない。
【００８１】
従って、本実施の形態において説明した実装形態（パッケージ構造）は、実施の形態１等で説明したパワーＭＩＳＦＥＴに用いて好適な実装形態と言える。もちろん、実施の形態１で説明したパワーＭＩＳＦＥＴと異なる構造のものにも適用可能である。
【００８２】
（実施の形態５）
実施の形態４においては、ゲート電極ＧＥ等の上部にバンプ電極を形成したが、以下に説明するように、ゲート電極ＧＥ上にＡｌ等の導電性膜を設けた後、バンプ電極を形成してもよい。
【００８３】
図２９および図３０は、本実施の形態の半導体装置を示す基板等の要部断面図である。
【００８４】
まず、実施の形態１において図１４および図１５を参照しながら説明した基板１を準備し、図２９および図３０に示すように、開口部３１ｇ、３１ｓ内を含むポリイミド樹脂膜２９上に導電性膜として例えばＡｌ膜（３３）を堆積する。
【００８５】
次いで、開口部３１ｇ、３１ｓより大きい形状にＡｌ膜（３３）をパターニングする。３３ｇは、開口部３１ｇ上のＡｌ膜であり、３３ｓは、開口部３１ｓ上のＡｌ膜である。
【００８６】
次いで、Ａｌ膜３３ｇ、３３ｓ上に、実施の形態４と同様に、バンプ電極３７ｇ、３７ｓを形成する。
【００８７】
この後、ウエハ状態の基板１をダイシングし、個々のチップを実装するが、これらの工程は、実施の形態４の場合と同様であるためその説明を省略する。
【００８８】
このように、本実施の形態においては、バンプ電極３７ｇ、３７ｓ下に、ゲート電極やソース電極を構成するＡｌ膜２７に加え、Ａｌ膜３３ｇ、３３ｓを設けたので、バンプ電極３７ｇ、３７ｓを形成する際やリードフレームＲ１、Ｒ２との接続の際に加わる応力を緩和し、ボンディングダメージを低減することができる。
【００８９】
いわゆるワイヤボンディング技術を用いた実装ではチップにワイヤボンディングする際にしか応力が加わらないので、本実施の形態を適用する必要性は小さいが、バンプ電極を用いた実装ではバンプ電極を形成するときに加えて、リードフレームとバンプ電極を接続（熱圧着）するときにも応力が加わるのでボンディングダメージが加わりやすく、本実施の形態の技術が重要となる。
【００９０】
この応力は、ゲート電極やソース電極を構成するＡｌ膜（２７）自身を厚くすることによっても緩和し得るが、このＡｌ膜を厚くした場合には、その後の加工（ゲート電極やソース電極の形成）が困難となる。
【００９１】
特に、実施の形態１等で説明したように、ゲート電極ＧＥにゲートフィンガー部Ｇ２を設けた場合にはパターン形状が複雑となるため、Ａｌ膜を積層する本実施の形態を用いて好適である。
【００９２】
また、Ａｌ膜３３ｇ、３３ｓを開口部３１ｇ、３１ｇの上部にのみ形成したので、基板に加わる膜応力を緩和することができる。即ち、Ａｌ膜３３ｇ、３３ｓの形成領域が大きくなると、膜応力が大きくなり、基板の歪みや割れ等の要因となる。
【００９３】
また、実施の形態１等で説明したパワーＭＩＳＦＥＴにおいては、ゲート部Ｇの上部にバンプ電極が形成され、また、ゲート部Ｇをトレンチ構造としている。このような場合には、図２２に示す溝７の上端部において応力が加わりやすく、ゲート破壊の要因となる。従って、応力緩和のため本実施の形態の導電性膜（Ａｌ膜３３ｇ、３３ｓ）を用いて好適である。なお、実施の形態１で説明したパワーＭＩＳＦＥＴと異なる構造のものにも適用可能である。
【００９４】
（実施の形態６）
半導体装置においては、その製造工程の途中もしくは製品の完成後に種々の試験（検査）が行われる。
【００９５】
例えば、実施の形態１で図１１を参照しながら説明したゲート電極ＧＥやソース電極ＳＥ等に所定の電位を印加し、パワーＭＩＳＦＥＴが所定の動作を行うか否かの検査が行われる。この検査は、プローブ検査と呼ばれ、ウエハ状態の基板の各チップ領域の電極上にプローブ針を介して電位を印加することにより行われる。
【００９６】
このプローブ検査は、例えば、図１５に示す開口部３１ｇ、３１ｓから露出したゲート電極ＧＥやソース電極ＳＥにプローブ針を当接することにより行っても良いが、この場合、ゲート電極等の表面にプローブ痕（プローブ針による傷跡）が残る。
【００９７】
このようなプローブ痕上にバンプ電極（３７ｇ、３７ｓ）を形成した場合には接続不良や接続強度の低下をもたらす恐れがある。
【００９８】
そこで、本実施の形態においては、バンプ電極用の開口部の他にプローブ検査用（測定用）の開口部３１ｐを設けた（図３１）。この開口部３１ｐは、検査の種類に応じて複数設けてもよく、例えば、センス検査端子とフォース検査端子等を設けてもよい。
【００９９】
また、本実施の形態のＭＩＳＦＥＴにおいては、プローブ検査用のパッドはチップ面積を有効に活用するために、いわゆるアクティブ領域上に形成されている。このアクティブ領域上とは、例えば、図１６に示すゲート電極ＧＥの下層の酸化シリコン膜３によって区画される領域をいう。この酸化シリコン膜３によってアクティブ領域が略矩形状に区画される。言い換えれば、アクティブ領域は、酸化シリコン膜３によって囲まれている。
【０１００】
これに対し、例えば、アクティブ領域以外の領域（例えば、アクティブ領域の周辺やチップ領域間に延在するスクライブ領域）に、プローブ検査用のパッドを設けることも可能であるが、かかる領域は非常に狭く、プローブ検査用のパッドを設けることは困難である。また、仮に、プローブ検査用のパッドを周辺領域に設けることとなると、チップサイズが大きくなり、一枚のウエハから得られるチップ数が少なくなる。その結果、製品コストが高くなる。
【０１０１】
図３１は、開口部形成後の、基板の要部平面図である。図示するバンプ電極用の開口部３１ｓ、３１ｇと同時に、ソース電極ＳＥ上に開口部３１ｐを形成する。なお、ポリイミド樹脂膜２９の形成工程までは、実施の形態１の場合と同様であるためその説明を省略する。また、開口部３１ｐ形成後は、かかる開口部を利用し、プローブ検査を行った後、実施の形態４等で説明したようにバンプ電極を形成し、ダイシングし、実装する。もちろんゲート電極上にもプローブ検査用の開口部を形成しても良い。
【０１０２】
ここで、開口部３１ｐのパターン形状は、矩形状（長方形状）である。このように、パターン形状を矩形状とすることで、プローブ針が当接し易くなり、また、開口面積を低減することができる。なお、開口部３１ｐ上には、バンプ電極は形成されず、例えば樹脂４１で覆われる。
【０１０３】
ここで、例えば、図３６に示すように、ゲートフィンガー部Ｇ２を形成しない場合には、チップ領域ＣＡ内に大きな開口部５０ｓを形成することができた。この場合、プローブ痕上にボンディング部が形成される可能性は小さかった。
【０１０４】
従って、前記実施の形態で説明したように、ゲートフィンガー部Ｇ２を設け、また、バンプ電極により外部端子との接続を図るような場合には、プローブ検査用の開口部３１ｐを設けることが好ましい。
【０１０５】
また、実施の形態２で説明したように、ゲートフィンガー部Ｇ２とチップ領域ＣＡの周辺に沿って形成されたゲート電極部Ｇ１とを、スペースＳ１上で接続した場合には、図３２に示すように、２分割されたソース電極ＳＥのそれぞれの上部にプローブ検査用の開口部３１ｐを設けることが望ましい。
【０１０６】
このように、分割されたソース電極ＳＥ毎にプローブ検査用の開口部３１ｐを設けることにより、各領域の素子特性を的確に把握することができる。
【０１０７】
逆に、ソース電極ＳＥのパターンを接続し、一体とした場合には、図３１に示すように、いずれかの領域上にプローブ検査用の開口部３１ｐが形成されていれば良く、また、プローブ検査時間（検査回数）を低減することができる。
【０１０８】
なお、本実施の形態においては、２分割の場合（図３１）を例に説明したが、実施の形態３で説明した多分割の場合にも本実施の形態は適用可能である。図３３に、ゲートフィンガー部Ｇ２を２本設けた場合のプローブ検査用の開口部３１ｐの配置例を示す。また、図３４に、ゲートフィンガー部Ｇ２を３本設けた場合のプローブ検査用の開口部３１ｐの配置例を示す。
【０１０９】
また、本実施の形態によれば、図３６に示す場合と異なり、ソース電極ＳＥ等が広くポリイミド樹脂で覆われているため封止樹脂との接触面積を確保でき、開口部に水分等が侵入することを防止できる。
【０１１０】
なお、本実施の形態は、実施の形態１で説明したパワーＭＩＳＦＥＴと異なる構造のものにも適用可能である。
【０１１１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１２】
特に、前記実施の形態においては、溝７をストライプ状のパターンとした場合について説明したが、この他、溝７を図３７および図３８に示すようなパターンとしてもよい。図３７は、溝７の外部の形状が八角形のメッシュ状である場合、図３８は、溝７の外部の形状が四角形のメッシュ状である場合である。
【符号の説明】
【０１１３】
１  半導体基板（基板）
１ａ  単結晶シリコン基板
１ｂ  ｎ型単結晶シリコン層
３  酸化シリコン膜
５  ｐ型ウエル
７  溝
９  熱酸化膜
１１  多結晶シリコン膜
１３  酸化シリコン膜
１５  ｐ−型半導体領域（チャネル領域）
１７  ｎ＋型半導体領域（ソース領域）
１９  酸化シリコン膜
２１ａ  コンタクト溝
２１ｂ  コンタクト溝
２１ｓ  コンタクト溝
２３  ｐ＋型半導体領域（バックゲートコンタクト領域）
２５  ＴｉＷ膜
２７  アルミニウム膜（Ａｌ膜）
２９  ポリイミド樹脂膜
３１ｇ  開口部
３１ｐ  検査用開口部
３１ｓ  開口部
３３  Ａｌ膜
３３ｇ  Ａｌ膜
３３ｓ  Ａｌ膜
３７ｇ  バンプ電極
３７ｓ  バンプ電極
３９  銀ペースト
４１  （溶融）樹脂
５０ｓ  開口部
ＣＡ  チップ領域
ＣＨ  チップ
ＤＥ  ドレイン電極
ＤＴ  ドレイン端子
Ｇ  ゲート部
Ｇ１  ゲート電極部
Ｇ２  ゲートフィンガー部
ＧＥ  ゲート電極
ＧＴ  ゲート端子
Ｐ１  多結晶シリコン膜パターン
Ｐ２  多結晶シリコン膜パターン
Ｒ１  リードフレーム
Ｒ１ａ  チップ搭載部
Ｒ１ｂ  外部端子
Ｒ２  リードフレーム
Ｒ２ａ〜Ｒ２ｄ  外部端子
Ｓ１  スペース
ＳＥ  ソース電極
ＳＴ  ソース端子
【図１】
2014160851.tif 000003
【図２】
2014160851.tif 000004
【図３】
2014160851.tif 000005
【図４】
2014160851.tif 000006
【図５】
2014160851.tif 000007
【図６】
2014160851.tif 000008
【図７】
2014160851.tif 000009
【図８】
2014160851.tif 000010
【図９】
2014160851.tif 000011
【図１０】
2014160851.tif 000012
【図１１】
2014160851.tif 000013
【図１２】
2014160851.tif 000014
【図１３】
2014160851.tif 000015
【図１４】
2014160851.tif 000016
【図１５】
2014160851.tif 000017
【図１６】
2014160851.tif 000018
【図１７】
2014160851.tif 000019
【図１８】
2014160851.tif 000020
【図１９】
2014160851.tif 000021
【図２０】
2014160851.tif 000022
【図２１】
2014160851.tif 000023
【図２２】
2014160851.tif 000024
【図２３】
2014160851.tif 000025
【図２４】
2014160851.tif 000026
【図２５】
2014160851.tif 000027
【図２６】
2014160851.tif 000028
【図２７】
2014160851.tif 000029
【図２８】
2014160851.tif 000030
【図２９】
2014160851.tif 000031
【図３０】
2014160851.tif 000032
【図３１】
2014160851.tif 000033
【図３２】
2014160851.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2014160851.tif 000039
【図３８】
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