(57)【要約】【課題】製造工程の簡略化を図ることができる構造を有するデュアルゲート構造の半導体装置を提供する。【解決手段】ＮｃｈＭＯＳについて、同じチャネル濃度のＰ型ウェル領域１０としつつ、ゲート電極１２の導電型を逆にする。また、ＰｃｈＭＯＳについても、同じチャネル濃度のＮ型ウェル領域２０としつつ、ゲート電極２２の導電型を逆にする。これにより、ＮｃｈＭＯＳとＰｃｈＭＯＳそれぞれについて、ゲート電極１２、２２の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のＭＯＳＦＥＴを構成できる。このような構造の半導体装置は、第１、第２のＮｃｈＭＯＳのチャネル濃度が同じであるし、第１、第２のＰｃｈＭＯＳのチャネル濃度も同じであるため、閾値電圧Ｖｔを調整するためのイオン注入工程などを行う必要がない。したがって、製造工程の簡略化を図ることが可能となる。【選択図】図１
2014157867.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）と、
前記半導体基板に備えられた第１導電型ウェル領域（２０）と第２導電型ウェル領域（１０）と、
前記第１導電型ウェル領域および前記第２導電型ウェル領域の表面に形成されたゲート絶縁膜（１１、２１）と、
前記第２導電型ウェル領域の上の前記ゲート絶縁膜の上に形成され、ポリシリコン層に対して不純物がドープされることで構成された第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極（１２）と、
前記第１導電型ウェル領域の上の前記ゲート絶縁膜の上に形成され、ポリシリコン層に対して不純物がドープされることで構成された第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極（２２）と、
前記第１ゲート電極の両側において、前記第２導電型ウェル領域の表層部に形成された第１導電型のソース領域（１４）およびドレイン領域（１５）と、
前記第２ゲート電極の両側において、前記第１導電型ウェル領域の表層部に形成された第２導電型のソース領域（２４）およびドレイン領域（２５）と、を有し、
前記第２導電型ウェル領域と前記第１ゲート電極および前記第１導電型のソース領域およびドレイン領域により前記第１導電型チャネルのＭＯＳＦＥＴが構成されていると共に、前記第１導電型ウェル領域と前記第２ゲート電極および前記第２導電型のソース領域およびドレイン領域により前記第２導電型チャネルのＭＯＳＦＥＴが構成されており、
前記第１導電型チャネルのＭＯＳＦＥＴは、前記第２導電型ウェル領域の不純物濃度が同じで、前記第１ゲート電極の導電型が第２導電型とされたエンハンスメント型のＭＯＳＦＥＴおよび前記第１ゲート電極の導電型が第１導電型とされたデプレッション型のＭＯＳＦＥＴを有して構成され、
前記第２導電型チャネルのＭＯＳＦＥＴは、前記第１導電型ウェル領域の不純物濃度が同じで、前記第２ゲート電極の導電型が第１導電型とされたエンハンスメント型のＭＯＳＦＥＴおよび前記第２ゲート電極の導電型が第２導電型とされたデプレッション型のＭＯＳＦＥＴを有して構成されていることを特徴とするデュアルゲート構造の半導体装置。
【請求項２】
前記第１導電型ウェル領域のうち前記第２導電型のソース領域およびドレイン領域の下方に備えられた第１導電型のパンチスルーストッパ層（２０ａ）と、
前記第２導電型ウェル領域のうち前記第１導電型のソース領域およびドレイン領域の下方に備えられた第２導電型のパンチスルーストッパ層（１０ａ）と、を有していることを特徴とする請求項１に記載のデュアルゲート構造の半導体装置。
【請求項３】
前記ゲート絶縁膜の膜厚は２０ｎｍ以下であり、
前記第１導電型ウェル領域および前記第２導電型ウェル領域のうちチャネル領域が形成される表層部の不純物濃度が１×１０16ｃｍ-3以下であることを特徴とする請求項１または２に記載のデュアルゲート構造の半導体装置。
【請求項４】
エンハンスメント型およびデプレッション型の第１導電型チャネルのＭＯＳＦＥＴの形成予定領域に第２導電型ウェル領域（１０）が形成されると共に、エンハンスメント型およびデプレッション型の第２導電型チャネルのＭＯＳＦＥＴの形成予定領域に第１導電型ウェル領域（２０）が形成された半導体基板（１）を用意する工程と、
前記第１導電型ウェル領域および前記第２導電型ウェル領域の表面にゲート絶縁膜（１１、２１）を形成したのち、該ゲート絶縁膜の上にポリシリコン層を成膜し、該ポリシリコン層をエッチングすることで、第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極（１２）と第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極（２２）を形成する工程と、
前記第１導電型ウェル領域を覆いつつ、前記第２導電型ウェル領域と前記エンハンスメント型の第２導電型ＭＯＳＦＥＴの形成予定領域における前記第２ゲート電極および前記デプレッション型の第１導電型ＭＯＳＦＥＴの形成予定領域における前記第１ゲート電極を露出させる第１レジスト（３０）を配置したのち、該第１レジストをマスクとして第１導電型不純物をイオン注入することで、前記第１ゲート電極の両側において、前記第２導電型ウェル領域の表層部に第１導電型のソース領域（１４）およびドレイン領域（１５）を形成すると共に、前記エンハンスメント型の第２導電型ＭＯＳＦＥＴの形成予定領域における前記第２ゲート電極および前記デプレッション型の第１導電型ＭＯＳＦＥＴの形成予定領域における前記第１ゲート電極に第１導電型不純物をドープする工程と、
前記第２導電型ウェル領域を覆いつつ、前記第１導電型ウェル領域と前記エンハンスメント型の第１導電型ＭＯＳＦＥＴの形成予定領域における前記第１ゲート電極および前記デプレッション型の第２導電型ＭＯＳＦＥＴの形成予定領域における前記第２ゲート電極を露出させる第２レジスト（３１）を配置したのち、該第２レジストをマスクとして第２導電型不純物をイオン注入することで、前記第２ゲート電極の両側において、前記第１導電型ウェル領域の表層部に第２導電型のソース領域（２４）およびドレイン領域（２５）を形成すると共に、前記エンハンスメント型の第１導電型ＭＯＳＦＥＴの形成予定領域における前記第１ゲート電極および前記デプレッション型の第２導電型ＭＯＳＦＥＴの形成予定領域における前記第２ゲート電極に第２導電型不純物をドープする工程と、を含んでいることを特徴とするデュアルゲート構造の半導体装置の製造方法。
【請求項５】
エンハンスメント型およびデプレッション型の第１導電型チャネルのＭＯＳＦＥＴの形成予定領域に第２導電型ウェル領域（１０）が形成されると共に、エンハンスメント型およびデプレッション型の第２導電型チャネルのＭＯＳＦＥＴの形成予定領域に第１導電型ウェル領域（２０）が形成された半導体基板（１）を用意する工程と、
前記第１導電型ウェル領域および前記第２導電型ウェル領域の表面にゲート絶縁膜（１１、２１）を形成したのち、該ゲート絶縁膜の上にポリシリコン層（５１）を成膜する工程と、
前記ポリシリコン層のうち、エンハンスメント型の第２導電型チャネルのＭＯＳＦＥＴの形成予定領域およびデプレッション型の第１導電型チャネルのＭＯＳＦＥＴの形成予定領域の部分に第１導電型不純物をドープすると共に、エンハンスメント型の第１導電型チャネルのＭＯＳＦＥＴの形成予定領域およびデプレッション型の第２導電型チャネルのＭＯＳＦＥＴの形成予定領域の部分に第２導電型不純物をドープする工程と、
前記第１、第２導電型不純物をドープした前記ポリシリコン層をエッチングすることで、第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極（１２）と第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極（２２）を形成する工程と、
前記第１導電型ウェル領域を覆いつつ、前記第２導電型ウェル領域を露出させる第１レジスト（５４）を配置したのち、該第１レジストをマスクとして第１導電型不純物をイオン注入することで、前記第１ゲート電極の両側において、前記第２導電型ウェル領域の表層部に第１導電型のソース領域（１４）およびドレイン領域（１５）を形成する工程と、
前記第２導電型ウェル領域を覆いつつ、前記第１導電型ウェル領域を露出させる第２レジスト（５５）を配置したのち、該第２レジストをマスクとして第２導電型不純物をイオン注入することで、前記第２ゲート電極の両側において、前記第１導電型ウェル領域の表層部に第２導電型のソース領域（２４）およびドレイン領域（２５）を形成する工程と、を含んでいることを特徴とするデュアルゲート構造の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンハンスメント型のＭＯＳＦＥＴとデプレッション型のＭＯＳＦＥＴを同一基板に混載したデュアルゲート構造の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＭＯＳＦＥＴの製造方法として、特許文献１に示される手法が知られている。具体的には、シリコン基板上にゲート酸化膜やＰｏｌｙ−Ｓｉ（ポリシリコン）層を順に成膜したのち、Ｐｏｌｙ−Ｓｉ層上にレジストを積み、これを露光して所望のマスクパターンとする。そして、このレジストを用いてＰｏｌｙ−Ｓｉ層をパターニングすることでゲート電極を形成したのち、レジストを除去し、さらにゲート電極をマスクとしてイオン注入することでシリコン基板の表層部にソース領域およびドレイン領域を形成する。このような手法により、ＭＯＳＦＥＴを製造している。
【０００３】
エンハンスメント型とデプレッション型の両方のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置を形成する場合にも、基本的には上記と同様の手法を用いている。ただし、エンハンスメント型とデプレッション型それぞれのＭＯＳＦＥＴの閾値電圧Ｖｔを異ならせるために、閾値調整用のイオン注入を行ったり、チャネル領域が形成されるウェル領域の濃度調整を行うようにしている。
【０００４】
例えば、Ｎチャネル型のＭＯＳＦＥＴを形成する場合、Ｐ型シリコン基板もしくはシリコン基板に形成したＰウェル領域の表面にゲート酸化膜やゲート電極を形成する前に、デプレッション型のＭＯＳＦＥＴのチャネルとなる部分にＮ型不純物をイオン注入している。これにより、Ｎ型不純物によって打ち返される分、エンハンスメント型のＭＯＳＦＥＴと比較してデプレッション型のＭＯＳＦＥＴのチャネル領域におけるキャリアとして働くＰ型不純物濃度を低下させ、閾値電圧Ｖｔが異なった値となるようにしている。または、不純物濃度の薄いＰ型シリコン基板を用いつつ、エンハンスメント型のＭＯＳＦＥＴの形成位置にイオン注入を行ってＰ型不純物濃度を高めたＰ型ウェル領域を形成し、Ｐ型シリコン基板とＰ型ウェル領域にそれぞれ各型のＭＯＳＦＥＴを形成している。これにより、エンハンスメント型のＭＯＳＦＥＴと比較してデプレッション型のＭＯＳＦＥＴのチャネル領域におけるＰ型不純物濃度が低くなるようにし、閾値電圧Ｖｔが異なった値となるようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０４−３４３２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、同一基板上にエンハンスメント型とデプレッション型のＭＯＳＦＥＴを両方とも形成する場合には、デプレッション型の方に閾値調整用のイオン注入を行ったり、エンハンスメント型の方にＰ型ウェル領域形成用のイオン注入を行う必要がある。このため、マスクによるイオン注入の打ち分けが必要となり、製造工程の増加が発生すると共に、それによる製造コストの増加の問題が発生する。
【０００７】
本発明は上記点に鑑みて、製造工程の簡略化を図ることができる構造を有するデュアルゲート構造の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１ないし３に記載の発明では、第２導電型ウェル領域（１０）と第１ゲート電極（１２）および第１導電型のソース領域（１４）およびドレイン領域（１５）により第１導電型チャネルのＭＯＳＦＥＴが構成されていると共に、第１導電型ウェル領域（２０）と第２ゲート電極（２２）および第２導電型のソース領域（２４）およびドレイン領域（２５）により第２導電型チャネルのＭＯＳＦＥＴが構成されており、第１導電型チャネルのＭＯＳＦＥＴは、第２導電型ウェル領域の不純物濃度が同じで、第１ゲート電極の導電型が第２導電型とされたエンハンスメント型のＭＯＳＦＥＴおよび第１ゲート電極の導電型が第１導電型とされたデプレッション型のＭＯＳＦＥＴを有して構成され、第２導電型チャネルのＭＯＳＦＥＴは、第１導電型ウェル領域の不純物濃度が同じで、第２ゲート電極の導電型が第１導電型とされたエンハンスメント型のＭＯＳＦＥＴおよび第２ゲート電極の導電型が第２導電型とされたデプレッション型のＭＯＳＦＥＴを有して構成されていることを特徴としている。
【０００９】
このように、第１導電型のＭＯＳＦＥＴについて、同じチャネル濃度の第２導電型ウェル領域としつつ、第１ゲート電極の導電型を逆にしている。また、第２導電型のＭＯＳＦＥＴについても、同じチャネル濃度の第１導電型ウェル領域としつつ、第２ゲート電極の導電型を逆にしている。これにより、第１、第２導電型のＭＯＳＦＥＴそれぞれについて、第１、第２ゲート電極の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のＭＯＳＦＥＴを構成できる。
【００１０】
このような構造の半導体装置では、第１導電型チャネルのＭＯＳＦＥＴにおけるチャネル領域を構成する部分の第２導電型不純物濃度が同じであるし、第２導電型チャネルのＭＯＳＦＥＴにおけるチャネル領域を構成する部分の第１導電型不純物濃度も同じである。このため、閾値電圧Ｖｔを調整するためのイオン注入工程などを行う必要がない。また、第１導電型チャネルのＭＯＳＦＥＴの第１ゲート電極の導電型を逆にするために、エンハンスメント型の方の第１ゲート電極への第２導電型不純物のイオン注入、デプレッション型の方の第１ゲート電極への第１導電型不純物のイオン注入が必要になる。しかしながら、これら各イオン注入については、それぞれ、第２導電型のソース領域やドレイン領域を形成するためのイオン注入や、第１導電型のソース領域やドレイン領域を形成するためのイオン注入と同時に行える。また、第２導電型チャネルのＭＯＳＦＥＴの第２ゲート電極の導電型を逆にする際にも、同様のことが言える。したがって、第１導電型チャネルのＭＯＳＦＥＴの各第１ゲート電極の導電型を逆にするためのイオン注入工程や、第２導電型チャネルのＭＯＳＦＥＴの各第２ゲート電極の導電型を逆にするためのイオン注入工程を単独の工程として行わなくても済む。これにより、製造工程の簡略化を図ることが可能となる。このような構造の半導体装置については、例えば請求項４、５に記載の製造方法により製造可能である。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態にかかるエンハンスメント型およびデプレッション型のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置の断面図である。
【図２】ウェル領域の不純物濃度に対する閾値電圧Ｖｔの関係を示した図である。
【図３−１】図１に示すデュアルゲート構造の半導体装置の製造工程を示した断面図である。
【図３−２】図３−１に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。
【図４】図１に示す半導体装置の適用例としてのアナログ回路の回路図である。
【図５】ディプレッション型のＭＯＳＦＥＴと抵抗それぞれの電源変動に対する電流バラツキを示した図である。
【図６】本発明の第２実施形態にかかるエンハンスメント型およびデプレッション型のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置の断面図である。
【図７】パンチスルーストッパ層１０ａ、２０ａの濃度とオフリーク電流との関係を示したグラフである。
【図８−１】本発明の第３実施形態で説明する図１に示すデュアルゲート構造の半導体装置の製造工程を示した断面図である。
【図８−２】図８−１に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。
【図８−３】図８−１に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。
【図９】打ち返しによるＰ型不純物の濃度とシリコン基板１のＮ型不純物濃度および打ち返し後のキャリア濃度との関係を示した図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
本発明の第１実施形態について説明する。まず、図１を参照して、本実施形態にかかるエンハンスメント型およびデプレッション型のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置の構成について説明する。
【００１５】
図１に示す半導体装置は、エンハンスメント型およびデプレッション型のＮチャネルタイプのＭＯＳＦＥＴ（以下、ＮｃｈＭＯＳという）とＰチャネルタイプのＭＯＳＦＥＴ（以下、ＰｃｈＭＯＳという）を同一のシリコン基板１に形成したものである。シリコン基板１の表層部は、ＳＴＩ（Shallow Trench Isolation、シャロートレンチアイソレーション）構造などによる素子分離部２にて素子分離されている。そして、この素子分離部２にて囲まれた各領域それぞれに、デプレッション型のＮｃｈＭＯＳとＰｃｈＭＯＳおよびエンハンスメント型のＮｃｈＭＯＳとＰｃｈＭＯＳが形成されている。
【００１６】
エンハンスメント型のＮｃｈＭＯＳ（以下、第１のＮｃｈＭＯＳという）が形成された第１のＮｃｈＭＯＳ形成領域では、シリコン基板１の表層部に比較的低濃度でＰウェル領域１０が形成されている。例えば、Ｐウェル領域１０は、表面濃度が１×１０16ｃｍ-3以下、好ましくは２×１０15ｃｍ-3以下とされている。Ｐウェル領域１０の不純物濃度については、薄いほどＮｃｈＭＯＳの閾値電圧Ｖｔのバラツキを小さくできることから、できるだけ薄く設定してある。
【００１７】
このＰウェル領域１０の表面に、例えば１０〜２０ｎｍの膜厚のゲート酸化膜１１を介してゲート電極１２が形成されている。ゲート電極１２は、Ｐ型ドープとされたＰｏｌｙ−Ｓｉによって構成されることで、ＮｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。また、ゲート電極１２の側面には、側壁酸化膜１３が形成されている。
【００１８】
さらに、ゲート電極１２を挟んだ両側において、Ｐウェル領域１０の表層部には、互いに離間するＮ+型ソース領域１４とＮ+型ドレイン領域１５とが形成されている。これらＮ+型ソース領域１４およびＮ+型ドレイン領域１５は、不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3とされている。そして、Ｎ+型ソース領域１４およびＮ+型ドレイン領域１５のうちのゲート電極１２側の端部からそれよりも内側において、ゲート電極１２の下部にまで入り込むように、Ｎ-型の電界緩和層１４ａ、１５ａが互いに離間して形成されている。これら電界緩和層１４ａ、１５ａは、Ｎ+型ソース領域１４およびＮ+型ドレイン領域１５よりも低濃度で構成されている。このような構造により、ＬＤＤ（Lightly Doped Drain）構造を有する第１のＮｃｈＭＯＳが構成されている。
【００１９】
なお、図１では省略してあるが、実際にはゲート電極１２などを覆うように層間絶縁膜が形成されている。そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極１２に接続されるようにゲート配線が形成され、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５に接続されるソース電極やドレイン電極が備えられている。このような構成により、第１のＮｃｈＭＯＳが構成されている。
【００２０】
また、エンハンスメント型のＰｃｈＭＯＳ（以下、第１のＰｃｈＭＯＳという）が形成された第１のＰｃｈＭＯＳ形成領域では、シリコン基板１の表層部に比較的低濃度でＮウェル領域２０が形成されている。例えば、Ｎウェル領域２０は、表面濃度が１×１０16ｃｍ-3以下、好ましくは２×１０15ｃｍ-3以下とされている。Ｎウェル領域２０の不純物濃度については、薄いほどＰｃｈＭＯＳの閾値電圧Ｖｔのバラツキを小さくできることから、できるだけ薄く設定してある。
【００２１】
このＮウェル領域２０の表面に、例えば１０〜２０ｎｍの膜厚のゲート酸化膜２１を介してゲート電極２２が形成されている。ゲート電極２２は、Ｎ型ドープとされたＰｏｌｙ−Ｓｉによって構成されることで、第１のＰｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。また、ゲート電極２２の側面には、側壁酸化膜２３が形成されている。
【００２２】
さらに、ゲート電極２２を挟んだ両側において、Ｎウェル領域２０の表層部には、互いに離間するＰ+型ソース領域２４とＰ+型ドレイン領域２５とが形成されている。これらＰ+型ソース領域２４およびＰ+型ドレイン領域２５は、不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3とされている。そして、Ｐ+型ソース領域２４およびＰ+型ドレイン領域２５のうちのゲート電極２２側の端部からそれよりも内側において、ゲート電極２２の下部にまで入り込むように、Ｐ-型の電界緩和層２４ａ、２５ａが互いに離間して形成されている。これら電界緩和層２４ａ、２５ａは、Ｐ+型ソース領域２４およびＰ+型ドレイン領域２５よりも低濃度で構成されている。このような構造により、ＬＤＤ構造を有する第１のＰｃｈＭＯＳが構成されている。
【００２３】
なお、図１では省略してあるが、実際にはゲート電極２２などを覆うように層間絶縁膜が形成されている。そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極２２に接続されるようにゲート配線が形成され、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５に接続されるソース電極やドレイン電極が備えられている。このような構成により、第１のＰｃｈＭＯＳが構成されている。
【００２４】
デプレッション型のＮｃｈＭＯＳ（以下、第２のＮｃｈＭＯＳという）が形成された第２のＮｃｈＭＯＳ形成領域では、基本的には、第１のＮｃｈＭＯＳ形成領域と同様の構成とされている。すなわち、第２のＮｃｈＭＯＳ形成領域にも、Ｐウェル領域１０、ゲート酸化膜１１、ゲート電極１２、側壁酸化膜１３、Ｎ+型ソース領域１４、Ｎ+型ドレイン領域１５およびＮ-型の電界緩和層１４ａ、１５ａが形成されている。第２のＮｃｈＭＯＳ形成領域のＰ型ウェル領域１０は、多少の製造バラツキはあるものの、第１のＮｃｈＭＯＳ形成領域のＰ型ウェル領域１０と同じ不純物濃度で構成されている。また、第２のＮｃｈＭＯＳ形成領域のＮ+型ソース領域１４、Ｎ+型ドレイン領域１５およびＮ-型の電界緩和層１４ａ、１５ａも、第１のＮｃｈＭＯＳ形成領域に形成された各部と同じ不純物濃度で構成されている。ただし、第２のＮｃｈＭＯＳ形成領域のゲート電極１２についてはＮ型ドープとされたＰｏｌｙ−Ｓｉによって構成され、第１のＮｃｈＭＯＳ形成領域と異なる導電型とされることで、第２のＮｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。
【００２５】
デプレッション型のＰｃｈＭＯＳ（以下、第２のＰｃｈＭＯＳという）が形成された第２のＰｃｈＭＯＳ形成領域では、基本的には、第１のＰｃｈＭＯＳ形成領域と同様の構成とされている。すなわち、第２のＰｃｈＭＯＳ形成領域にも、Ｎウェル領域２０、ゲート酸化膜２１、ゲート電極２２、側壁酸化膜２３、Ｐ+型ソース領域２４、Ｐ+型ドレイン領域２５およびＰ-型の電界緩和層２４ａ、２５ａが形成されている。第２のＰｃｈＭＯＳ形成領域のＮ型ウェル領域２０は、多少の製造バラツキはあるものの、第１のＰｃｈＭＯＳ形成領域のＮ型ウェル領域２０と同じ不純物濃度で構成されている。また、第２のＰｃｈＭＯＳ形成領域のＰ+型ソース領域２４、Ｐ+型ドレイン領域２５およびＰ-型の電界緩和層２４ａ、２５ａも、第１のＰｃｈＭＯＳ形成領域に形成された各部と同じ不純物濃度で構成されている。ただし、第２のＰｃｈＭＯＳ形成領域のゲート電極２２についてはＰ型ドープとされたＰｏｌｙ−Ｓｉによって構成され、第１のＰｃｈＭＯＳ形成領域と異なる導電型とされることで、第２のＰｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。
【００２６】
上記の構造により、エンハンスメント型およびデプレッション型のＮｃｈＭＯＳとＰｃｈＭＯＳが同一基板に形成されたデュアルゲート構造の半導体装置が構成されている。そして、エンハンスメント型とデプレッション型それぞれのＮｃｈＭＯＳを、Ｐウェル領域１０の不純物濃度については同じにしつつ、ゲート電極１２の導電型を反転させるだけで形成するようにしている。同様に、エンハンスメント型とデプレッション型それぞれのＰｃｈＭＯＳを、Ｎウェル領域２０の不純物濃度については同じにしつつ、ゲート電極２２の導電型を反転させるだけで形成するようにしている。
【００２７】
これについて、図２に示すチャネル濃度（チャネル領域が形成されるウェル領域の表層部の不純物濃度）に対する閾値電圧Ｖｔの関係を参照して説明する。図２では、ゲート酸化膜の膜厚を１０ｎｍ、１５ｎｍ、２０ｎｍの３種類とした場合について、不純物濃度に対する閾値電圧Ｖｔの関係を調べてある。
【００２８】
図２に示すように、チャネル領域が形成されるウェル領域の不純物濃度（チャネル濃度）に対する閾値電圧Ｖｔの変化は、チャネル濃度が比較的低いときにはほぼ一定値で推移し、チャネル濃度が高くなると指数関数的に大きくなる。すなわち、ゲート酸化膜の膜厚に関係なく、チャネル濃度が１×１０13ｃｍ-3〜１×１０15ｃｍ-3程度まではほぼ閾値電圧Ｖｔが一定で、チャネル濃度が１×１０16ｃｍ-3以上になると急激に閾値電圧Ｖが大きくなる。
【００２９】
そして、ゲート電極の導電型が第１導電型で、ウェル領域の導電型が第２導電型の場合には、チャネル濃度が１×１０16ｃｍ-3近傍まで閾値電圧Ｖｔが負値となり、デプレッション特性となる。ところが、それを超えると閾値電圧Ｖｔが正値となりエンハンスメント特性になる。具体的には、ゲート酸化膜の膜厚が１０ｎｍだとチャネル濃度が２×１０16ｃｍ-3までは閾値電圧Ｖｔが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Ｖｔが正値となってエンハンスメント特性となる。また、ゲート酸化膜の膜厚が１５ｎｍだとチャネル濃度が１×１０16ｃｍ-3までは閾値電圧Ｖｔが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Ｖｔが正値となってエンハンスメント特性となる。そして、ゲート酸化膜の膜厚が２０ｎｍだとチャネル濃度が８×１０15ｃｍ-3までは閾値電圧Ｖｔが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Ｖｔが正値となってエンハンスメント特性となる。
【００３０】
一方、ゲート電極の導電型が第２導電型で、ウェル領域の導電型が第２導電型の場合には、ゲート酸化膜の膜厚がいずれの場合であっても、チャネル濃度にかかわらず閾値電圧Ｖｔが正値となり、エンハンスメント特性となる。
【００３１】
したがって、ウェル領域の導電型が同じ第２導電型で、かつ、チャネル濃度が同じであったとしても、不純物濃度によっては、ゲート電極の導電型（極性）を逆にするだけでデプレッション特性とエンハンスメント特性の両方を得ることができる。そして、本実施形態では、ゲート酸化膜１１、２１を例えば１０〜２０ｎｍの膜厚で構成すると共に各ウェル領域１０、２０の表面濃度を１×１０16ｃｍ-3としている。さらに、ＮｃｈＭＯＳについては、第１のＮｃｈＭＯＳのゲート電極１２をＰ型ドープにしつつ、第２のＮｃｈＭＯＳのゲート電極１２をＮ型ドープとしている。また、ＰｃｈＭＯＳについては、第１のＰｃｈＭＯＳのゲート電極２２をＮ型ドープにしつつ、第２のＰｃｈＭＯＳのゲート電極２２をＰ型ドープとしている。
【００３２】
このように、ＮｃｈＭＯＳについて、同じチャネル濃度のＰ型ウェル領域１０としつつ、ゲート電極１２の導電型を逆にしており、ＰｃｈＭＯＳについても、同じチャネル濃度のＮ型ウェル領域２０としつつ、ゲート電極２２の導電型を逆にしている。これにより、ＮｃｈＭＯＳとＰｃｈＭＯＳそれぞれについて、ゲート電極１２、２２の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のＭＯＳＦＥＴを構成できる。
【００３３】
次に、上記のように構成される本実施形態の半導体装置の製造方法について、図３（ａ）〜（ｆ）に示す製造工程中の断面図を参照して説明する。
【００３４】
〔図３（ａ）に示す工程〕
まず、シリコン基板１を用意する。このとき用意するシリコン基板１の導電型については限定されず、Ｎ型、Ｐ型いずれであっても良いし、ｉ型であっても構わない。そして、トレンチ形成工程や絶縁膜の埋め込み工程および絶縁膜の平坦化工程などのＳＴＩ工程を行うことで、シリコン基板１の上層部に素子分離部２を形成する。その後、第１、第２のＮｃｈＭＯＳ形成予定領域にＰウェル領域１０を形成すると共に、第１、第２のＰｃｈＭＯＳ形成予定領域にＮウェル領域２０を形成する。
【００３５】
具体的には、Ｐウェル領域１０の形成予定領域以外をマスクで覆った状態でのＰ型不純物のイオン注入や、Ｎウェル領域２０の形成予定領域以外をマスクで覆った状態でのＮ型不純物のイオン注入を順に行うことで、Ｐウェル領域１０やＮウェル領域２０を形成する。
【００３６】
その後、熱酸化などによってＰウェル領域１０やＮウェル領域２０の表面に酸化膜を形成したのち、この上にＰｏｌｙ−Ｓｉ層を成膜し、Ｐｏｌｙ−Ｓｉ層および酸化膜をパターニングすることで、ゲート電極１２、２２およびゲート酸化膜１１、２１を形成する。このとき使用するＰｏｌｙ−Ｓｉ層については、ノンドープもしくは不純物濃度が１×１０18ｃｍ-3未満のものとしている。
【００３７】
〔図３（ｂ）に示す工程〕
ＰｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極１２をマスクとしてＮ型不純物をイオン注入することで電界緩和層１４ａ、１５ａを形成する。また、ＮｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極２２をマスクとしてＰ型不純物をイオン注入することで電界緩和層２４ａ、２５ａを形成する。
【００３８】
〔図３（ｃ）に示す工程〕
ＣＶＤ法などによって酸化膜を成膜したのち、酸化膜をエッチングしてゲート電極１２、２２の側壁にのみ残すことで側壁酸化膜１３、２３を形成する。
【００３９】
〔図３（ｄ）に示す工程〕
表面全面にレジスト３０を配置したのち、メタルマスクなどを用いてレジスト３０を所望パターンに露光する。具体的には、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５の形成予定領域、第２のＮｃｈＭＯＳのゲート電極１２および第１のＰｃｈＭＯＳのゲート電極２２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト３０をマスクとしてＮ型不純物をイオン注入する。これにより、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５を形成すると共に、第２のＮｃｈＭＯＳのゲート電極１２および第１のＰｃｈＭＯＳのゲート電極２２をＮ型ドープとする。この後、レジスト３０を除去する。
【００４０】
〔図３（ｅ）に示す工程〕
表面全面にレジスト３１を配置したのち、メタルマスクなどを用いてレジスト３１を所望パターンに露光する。具体的には、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５の形成予定領域、第１のＮｃｈＭＯＳのゲート電極１２および第２のＰｃｈＭＯＳのゲート電極２２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト３１をマスクとしてＰ型不純物をイオン注入する。これにより、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５を形成すると共に、第１のＮｃｈＭＯＳのゲート電極１２および第２のＰｃｈＭＯＳのゲート電極２２をＰ型ドープとする。この後、レジスト３１を除去する。
【００４１】
〔図３（ｆ）に示す工程〕
熱処理を行うことで、注入された不純物を熱拡散させる。これにより、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５、各電界緩和層１４ａ、１５ａ、２４ａ、１５ａおよび各ゲート電極１２、２２内の不純物が拡散し、図１に示す構造が完成する。
【００４２】
この後の工程については図示しないが、層間絶縁膜の形成工程、コンタクトホールの形成工程、金属材料の成膜工程および金属材料のパターニングによるゲート配線およびソース電極やドレイン電極の形成工程等を周知の手法により行う。これにより、各ゲート電極１２、２２がＮ型ドープもしくはＰ型ドープとされることで閾値電圧Ｖｔが調整された、エンハンスメント型とデプレッション型のＮｃｈＭＯＳおよびＰｃｈＭＯＳを備えたデュアルゲート構造の半導体装置が完成する。
【００４３】
以上説明したように、本実施形態では、ＮｃｈＭＯＳについて、同じチャネル濃度のＰ型ウェル領域１０としつつ、ゲート電極１２の導電型を逆にしている。また、ＰｃｈＭＯＳについても、同じチャネル濃度のＮ型ウェル領域２０としつつ、ゲート電極２２の導電型を逆にしている。これにより、ＮｃｈＭＯＳとＰｃｈＭＯＳそれぞれについて、ゲート電極１２、２２の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のＭＯＳＦＥＴを構成できる。
【００４４】
また、このような構造の半導体装置では、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度で構成しているが、図２からも判るように、チャネル濃度が低いほどゲート酸化膜１１、２１の膜厚変化に対する閾値電圧Ｖｔの変化が小さくなる。このため、ゲート酸化膜１１、２１の膜厚バラツキが生じたとしても、それによる閾値電圧Ｖｔのバラツキを抑制でき、閾値電圧Ｖｔのペア性を向上させることが可能となる。
【００４５】
そして、このような構造の半導体装置について、第１、第２のＮｃｈＭＯＳのチャネル濃度が同じであるし、第１、第２のＰｃｈＭＯＳのチャネル濃度も同じであるため、閾値電圧Ｖｔを調整するためのイオン注入工程などを行う必要がない。
【００４６】
また、第１、第２のＮｃｈＭＯＳのゲート電極１２の導電型を逆にするために、第１のＮｃｈＭＯＳのゲート電極１２についてはＰ型不純物のイオン注入、第２のＮｃｈＭＯＳのゲート電極１２についてはＮ型不純物のイオン注入が必要になる。しかしながら、これら各イオン注入を、それぞれ、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５を形成するためのＰ型不純物のイオン注入や、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５を形成するためのＮ型不純物のイオン注入と同時に行っている。したがって、第１、第２のＮｃｈＭＯＳのゲート電極１２の導電型を逆にするためのイオン注入工程を単独の工程として追加しなくても済み、製造工程の簡略化を図ることが可能となる。
【００４７】
同様に、第１、第２のＰｃｈＭＯＳのゲート電極２２の導電型を逆にするために、第１のＰｃｈＭＯＳのゲート電極２２についてはＮ型不純物のイオン注入、第２のＰｃｈＭＯＳのゲート電極２２についてはＰ型不純物のイオン注入が必要になる。しかしながら、これら各イオン注入を、それぞれ、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５を形成するためのＮ型不純物のイオン注入や、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５を形成するためのＰ型不純物のイオン注入と同時に行っている。したがって、第１、第２のＰｃｈＭＯＳのゲート電極２２の導電型を逆にするためのイオン注入工程を単独の工程として追加しなくても済み、製造工程の簡略化を図ることが可能となる。
【００４８】
このような半導体装置の具体的な適用例としては、図４に示す回路構成を挙げることができる。この回路は、ＭＯＳＦＥＴを使用したアナログ回路である。図４に示すように、定電流部４０にディプレッション型のＭＯＳＦＥＴを適用し、定電流部４０への電流供給をＭＯＳＦＥＴで構成されるカレントミラー部４１を介して行っている。図５に示すように、ディプレッション型のＭＯＳＦＥＴは、抵抗と比較して電源変動に対する電流バラツキを小さくできる。このため、定電流部４０に対して適用すると好ましい。また、カレントミラー部４１は、閾値電圧Ｖｔの精度良いペア比が必要であり、高精度に閾値電圧Ｖｔを設定できるエンハンスメント型のＭＯＳＦＥＴであるのが好ましい。
【００４９】
したがって、定電流部４０を構成するＭＯＳＦＥＴについては、第２のＮｃｈＭＯＳもしくは第２のＰｃｈＭＯＳを適用するのが好ましい。また、カレントミラー部４１を構成するＭＯＳＦＥＴについては、第１のＮｃｈＭＯＳもしくは第１のＰｃｈＭＯＳを適用するのが好ましい。
【００５０】
なお、図４の回路図では、定電流部４０をＮｃｈＭＯＳ、カレントミラー部４１をＰｃｈＭＯＳとした場合を例に挙げているが、導電型を変更しても良い。また、図４では、カレントミラー部４１を構成する第１のＰｃｈＭＯＳ、定電流部４０を構成する第２のＮｃｈＭＯＳしか図示していないが、実際には回路の色々な部分でＭＯＳＦＥＴが適用されている。これら各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの高精度な制御が要求されるエンハンスメント型のＭＯＳＦＥＴについては第１のＮｃｈＭＯＳや第１のＰｃｈＭＯＳを適用すると好ましい。また、回路に備えられる各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの精度が比較的要求されないＭＯＳＦＥＴについては、素子寸法減のために、第３のＮｃｈＭＯＳや第３のＰｃｈＭＯＳを適用すると好ましい。さらに、回路に備えられる各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの高精度な制御が要求されるディプレッション型のＭＯＳＦＥＴについては第２のＮｃｈＭＯＳや第２のＰｃｈＭＯＳを適用すると好ましい。
【００５１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してパンチスルーストッパ層を備えた構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
上記第１実施形態で説明したように、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度で構成することで、ゲート酸化膜１１、２１の膜厚バラツキやチャネル濃度そのもののバラツキが生じたとしても、それによる閾値電圧Ｖｔのバラツキを抑制できる。このため、閾値電圧Ｖｔのペア性を向上させることが可能となる。しかしながら、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度で構成すると、サブシュレッショルド領域におけるリーク電流（以下、オフリーク電流という）も増加することが懸念される。
【００５３】
したがって、本実施形態では、図６に示すように、Ｐ型ウェル領域１０やＮ型ウェル領域２０に対して、それぞれＰ型のパンチスルーストッパ層１０ａとＮ型のパンチスルーストッパ層２０ａを備えるようにしている。具体的には、第１、第２のＮｃｈＭＯＳおよび第１、第２のＰｃｈＭＯＳに備えられたＰ型ウェル領域１０やＮ型ウェル領域２０内において、各ソース領域１４、２４や各ドレイン領域１５、２５の下方に、パンチスルーストッパ層１０ａ、２０ａを備えている。例えば、パンチスルーストッパ層１０ａ、２０ａの最大濃度が各ウェル領域１０、２０の表面濃度よりも高濃度となるようにすることで、オフリーク電流の発生やショートチャネル効果を抑制することが可能となる。
【００５４】
具体的に、パンチスルーストッパ層１０ａ、２０ａに必要な不純物濃度としては、下記の数式１に示すように、ゲート長Ｌｇ、つまりソース−ドレイン間の長さが、ソース−ドレイン間に伸びる空乏層の幅Ｗよりも大きくなるという関係を満たす濃度にすれば良い。
【００５５】
【数１】
2014157867.tif 000003
ただし、数式１中において、εSは半導体の誘電率、Ｖbiは内部電位（ビルトインポテンシャル）、Ｖｃｃは電源電圧を示している。また、ＮAはソースおよびドレイン領域の底部でのウェル領域の不純物濃度を示している。さらに、数式１における内部電位Ｖbiは、数式２で表される。ただし、数式２中において、ｋはボルツマン定数、Ｔは半導体装置の温度、ｑは素電荷、ＮDはソースおよびドレイン領域の底部での不純物濃度、ｎiは真性キャリア密度を示している。
【００５６】
【数２】
2014157867.tif 000004
このように、数式１に示される関係を満たすようにパンチスルーストッパ層１０ａ、２０ａの不純物濃度を設定することで、オフリーク電流の増加を抑制することが可能となる。例えば、各ソース領域１４、２４および各ドレイン領域１５、２５とパンチスルーストッパ層１０ａ、２０ａとの境界部での各パンチスルーストッパ層１０ａ、２０ａの濃度とオフリーク電流との関係を調べたところ、図７に示す結果が得られた。ここでは、一例として、ゲート長Ｌｇが１．６μｍ、温度Ｔが１７５℃、ドレイン電圧Ｖｄが５．０Ｖ、ゲート電圧およびソース電圧が０Ｖの場合のオフリーク電流についてシミュレーションにより調べた。この結果から分かるように、パンチスルーストッパ層１０ａ、２０ａの不純物濃度が濃くなるほどオフリーク電流が低減され、１×１０16ｃｍ-3以上であると、オフリーク電流をほぼ一定となるまで低減できていた。
【００５７】
このように、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度にしたとしても、Ｐ型ウェル領域１０やＮ型ウェル領域２０に対してパンチスルーストッパ層１０ａ、２０ａを備えることで、オフリーク電流を低減できる。
【００５８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５９】
以下、図８（ａ）〜（ｇ）を参照して、本実施形態にかかる半導体装置の製造方法について説明する。
【００６０】
〔図８（ａ）に示す工程〕
上記第１実施形態で説明した図３（ａ）に示した工程の一部と同様の工程を行う。すなわち、シリコン基板１を用意する工程と、素子分離部２を形成する工程と、第１、第２のＮｃｈＭＯＳ形成予定領域にＰウェル領域１０を形成すると共に、第１、第２のＰｃｈＭＯＳ形成予定領域にＮウェル領域２０を形成する工程を行う。
【００６１】
〔図８（ｂ）に示す工程〕
熱酸化などによってＰウェル領域１０やＮウェル領域２０の表面に酸化膜５０を形成したのち、この上にＰｏｌｙ−Ｓｉ層５１を成膜する。このとき使用するＰｏｌｙ−Ｓｉ層５１については、ノンドープもしくは不純物濃度が１×１０18ｃｍ-3未満のものとしている。そして、表面全面にレジスト５２を配置したのち、メタルマスクなどを用いてレジスト５２を所望パターンに露光する。具体的には、第１のＮｃｈＭＯＳ形成領域および第２のＰｃｈＭＯＳ形成領域を覆いつつ、第１のＰｃｈＭＯＳ形成領域および第２のＮｃｈＭＯＳ形成領域を露出させるレジストパターンとしてレジスト５２を配置している。この後、レジスト５２をマスクとしてＮ型不純物（例えばリン（Ｐ））をイオン注入する。これにより、Ｐｏｌｙ−Ｓｉ層５１のうち第１のＰｃｈＭＯＳのゲート電極２２および第２のＮｃｈＭＯＳのゲート電極１２となる部分をＮ型ドープとする。この後、レジスト５２を除去する。
【００６２】
〔図８（ｃ）に示す工程〕
再び、表面全面にレジスト５３を配置したのち、メタルマスクなどを用いてレジスト５３を所望パターンに露光する。具体的には、第１のＮｃｈＭＯＳ形成領域および第２のＰｃｈＭＯＳ形成領域を露出させつつ、第１のＰｃｈＭＯＳ形成領域および第２のＮｃｈＭＯＳ形成領域を覆うレジストパターンとしてレジスト５３を配置している。この後、レジスト５３をマスクとしてＰ型不純物（例えばボロン（Ｂ））をイオン注入する。これにより、Ｐｏｌｙ−Ｓｉ層５１のうち第１のＮｃｈＭＯＳのゲート電極１２および第２のＰｃｈＭＯＳのゲート電極２２となる部分をＰ型ドープとする。この後、レジスト５３を除去する。
【００６３】
〔図８（ｄ）に示す工程〕
所望のエッチングマスクを用いてＰｏｌｙ−Ｓｉ層５１および酸化膜５０をパターニングすることで、第１、第２のＮｃｈＭＯＳのゲート電極１２や第１、第２のＰｃｈＭＯＳの２２およびゲート酸化膜１１、２１を形成する。
【００６４】
〔図８（ｅ）に示す工程〕
ＰｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極１２をマスクとしてＮ型不純物をイオン注入することで電界緩和層１４ａ、１５ａを形成する。また、ＮｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極２２をマスクとしてＰ型不純物をイオン注入することで電界緩和層２４ａ、２５ａを形成する。
【００６５】
〔図８（ｆ）に示す工程〕
ＣＶＤ法などによって酸化膜を成膜したのち、酸化膜をエッチングしてゲート電極１２、２２の側壁にのみ残すことで側壁酸化膜１３、２３を形成する。
【００６６】
〔図８（ｇ）に示す工程〕
表面全面にレジスト５４を配置したのち、メタルマスクなどを用いてレジスト５４を所望パターンに露光する。具体的には、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５の形成予定領域、第２のＮｃｈＭＯＳのゲート電極１２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト５４をマスクとしてＮ型不純物（例えば砒素（Ａｓ））をイオン注入する。これにより、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５を形成すると共に、第２のＮｃｈＭＯＳのゲート電極１２を更にＮ型ドープとする。この後、レジスト５４を除去する。
【００６７】
なお、ここでは第１のＮｃｈＭＯＳのゲート電極１２の端部についてはレジスト５４を配置していない状態にしているため、この領域にＮ型不純物がドープされることになる。このような形態とされていても良いし、ゲート電極１２を全域覆うようにしても良い。
【００６８】
〔図８（ｈ）に示す工程〕
表面全面にレジスト５５を配置したのち、メタルマスクなどを用いてレジスト５５を所望パターンに露光する。具体的には、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５の形成予定領域および第２のＰｃｈＭＯＳのゲート電極２２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト５５をマスクとしてＰ型不純物をイオン注入する。これにより、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５を形成すると共に、第２のＰｃｈＭＯＳのゲート電極２２を更にＰ型ドープとする。この後、レジスト５５を除去する。
【００６９】
なお、ここでは第１のＰｃｈＭＯＳのゲート電極２２の端部についてはレジスト５５を配置していない状態にしているため、この領域がＮ型不純物がドープされることになる。このような形態とされていても良いし、ゲート電極２２を全域覆うようにしても良い。
【００７０】
さらに、熱処理を行うことで、注入された不純物を熱拡散させる。これにより、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５、各電界緩和層１４ａ、１５ａ、２４ａ、１５ａおよび各ゲート電極１２、２２内の不純物が拡散し、図１に示す構造が完成する。
【００７１】
このように、Ｐｏｌｙ−Ｓｉ層５１をパターニングする前に、予めＮ型不純物やＰ型不純物をドープしておき、その後、Ｐｏｌｙ−Ｓｉ層５１をパターニングして、各ゲート電極１２、２２を形成しても良い。このようにしても、低濃度のＰウェル領域１０やＮウェル領域２０に対して閾値調整用のイオン注入を行ったり、濃度調整を行う必要がないため、製造工程の簡略化を図ることは可能である。
【００７２】
（他の実施形態）
（１）上記各実施形態において、ゲート電極１２、２２の全域をＰ型もしくはＮ型ドープする必要はない。すなわち、ゲート電極１２、２２のうち各ソース領域１４、２４や各ドレイン領域１５、２５側の端部の少なくとも一方においてＰ型もしくはＮ型ドープが為されていなくても良い。
【００７３】
さらに、そのＰ型もしくはＮ型ドープが為されていないゲート電極１２、２２の端部に、第３実施形態で説明したように、極性が逆の導電型のドープが行われるようにしても良い。例えば、上記第１実施形態では、第１のＰｃｈＭＯＳのゲート電極２２にＮ型ドープする工程をＮ+型ソース領域１４およびＮ+型ドレイン領域１５へのＮ型不純物のイオン注入と同時に行った。そして、このときに第１のＮｃｈＭＯＳのゲート電極１２が全域レジスト３０で覆われるようにした。同様に、第１のＮｃｈＭＯＳのゲート電極１２にＰ型ドープする工程をＰ+型ソース領域２４およびＰ+型ドレイン領域２５へのＰ型不純物のイオン注入と同時に行った。そして、このときに第１のＮｃｈＭＯＳのゲート電極２２が全域レジスト３１で覆われるようにした。これに対して、第１のＰｃｈＭＯＳのエーと電極２２をＮ型ドープする工程の際に、第１のＮｃｈＭＯＳのゲート電極１２の少なくとも一方の端部がレジスト３０から露出するようにしてＮ型ドープされるようにする。また、第１のＮｃｈＭＯＳのゲート電極１２をＰ型ドープする工程の際に、第１のＰｃｈＭＯＳのゲート電極２２の少なくとも一方の端部がレジスト３１から露出するようにしてＰ型ドープされるようにする。これにより、第１のＮｃｈＭＯＳおよび第１のＰｃｈＭＯＳのゲート電極１２、２２は、中央部と両端部とで不純物濃度もしくは導電型の極性が異なる構造となるようにできる。
【００７４】
また、第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳのゲート電極１２、２２についても同様の手法を適用できる。これにより、第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳのゲート電極１２、２２は、中央部と両端部とで不純物濃度もしくは導電型の極性が異なる構造となるようにできる。
【００７５】
（２）上記各実施形態において、電界緩和層１４ａ、１５ａの形成工程や電界緩和層２４ａ、２５ａの形成工程の順番はいずれが先であっても良い。また、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５の形成工程とＰ+型ソース領域２４やＰ+型ドレイン領域２５の形成工程の順番についても、いずれが先であっても良い。
【００７６】
（３）上記各実施形態では、ゲート絶縁膜としてゲート酸化膜１１、２１を例に挙げたが、窒化膜など他の絶縁膜であっても良い。その場合、厳密にはＭＯＳ（Metal  Oxide Sillicon）構造ではなくＭＩＳ（Metal  Insulator  Sillicon）構造となるが、一般的にＭＯＳ素子として扱われているため、本明細書で記載したＭＯＳＦＥＴにはＭＩＳ構造のものも含まれることとする。また、側壁絶縁膜として側壁酸化膜１３、２３を例に挙げたが、これについても他の絶縁膜で構成しても良いし、側壁絶縁膜の無い構造であっても良い。
【００７７】
（４）上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型として、ＮｃｈＭＯＳが第１導電型チャネルのＭＯＳＦＥＴ、ＰｃｈＭＯＳが第２導電型チャネルのＭＯＳＦＥＴとなる場合を想定しているが、第１導電型をＰ型、第２導電型をＮ型としても良い。
【００７８】
また、半導体基板に対して、第１導電型ウェル領域に相当するＮ型ウェル領域１０と第２導電型ウェル領域に相当するＰ型ウェル領域２０を形成するようにしている。しかしながらが、半導体基板を所定濃度の第１導電型もしくは第２導電型とすることで、半導体基板によって第１導電型ウェル領域と第２導電型ウェル領域のいずれかを構成しても良い。
【００７９】
ただし、Ｎ型ウェル領域１０やＰ型ウェル領域２０の表層部をより低濃度で形成するためには、イオン注入による逆極性への打ち返しによって、Ｎ型ウェル領域１０やＰ型ウェル領域２０を形成するのが好ましい。
【００８０】
例えば、シリコン基板１をＮ型とし、Ｐ型不純物をドープすることでＰ型ウェル領域２０を形成する場合に、打ち返しによるＰ型不純物の濃度とシリコン基板１のＮ型不純物濃度および打ち返し後のキャリア濃度との関係は、図９のようになる。打ち返したＰ型不純物がシリコン基板１内に元々存在していたＮ型不純物と相殺されるため、相殺されずに実際にキャリアとして働くＰ型不純物濃度は、打ち返しによるＰ型不純物濃度とシリコン基板１内に存在していたＮ型不純物の濃度との差分となる。そして、打ち返したときのＰ型不純物濃度はシリコン基板１のうちの深さDepthが浅い位置の方が深い位置よりも薄くなることから、シリコン基板１のうちの表層部において、Ｐ型不純物濃度をより低く急峻に変化させることが可能となる。したがって、Ｎ型ウェル領域１０やＰ型ウェル領域２０の表層部をより低濃度で形成することが可能となる。
【符号の説明】
【００８１】
１                              シリコン基板
２                              素子分離部
１０、２０                      ウェル領域
１１、２１                      ゲート酸化膜
１２、２２                      ゲート電極
１３、２３                      側壁酸化膜
１４、２４                      ソース領域
１５、２５                      ドレイン領域
１４ａ、１５ａ、２４ａ、２５ａ  電界緩和層
３０、３１                      レジスト（第１、第２レジスト）
４０                            定電流部
４１                            カレントミラー部
【図１】
2014157867.tif 000005
【図２】
2014157867.tif 000006
【図３−１】
2014157867.tif 000007
【図３−２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図９】
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