(57)【要約】【課題】差動形式で入力信号を増幅する場合に、容量素子のばらつきを補正して正確なデジタル信号に変換する。【解決手段】ＡＤ変換装置１は、差動増幅部１０を備える。補正モードの第１期間において、容量素子１１及び２１は電荷を放電し、容量素子１２には低基準電圧VREFNと基準電圧VREFが印加され、容量素子２２には高基準電圧VREFPと基準電圧VREFが印加される。第２期間において、容量素子１１の一方の電極に低基準電圧VREFNを供給し、容量素子２１の一方の電極に高基準電圧VREFPを供給する。これによって、容量値の比に応じて容量素子１１及び１２の間、容量素子２１及び２２の間で電荷が移動する。このため、負出力信号Ｓ１及び正出力信号Ｓ２は、容量値の比を反映したものとなる。【選択図】図１
2014212421.tif 000002
【特許請求の範囲】
【請求項１】
計測モードにおいて、信号レベルが第1電圧から第２電圧までの範囲にあり、差動形式で供給される正入力信号及び負入力信号をアナログ信号からデジタル信号に変換して出力データを生成し、補正モードにおいて前記出力データを補正するために補正データを生成するＡＤ変換装置であって、
前記正入力信号及び前記負入力信号を増幅して正出力信号及び負出力信号を出力する差動増幅部と、
前記正出力信号及び前記負出力信号を差動形式で入力し、差動振幅の大きさを大、小、不定のいずれに属するかを判定する比較部と、
前記比較部の比較結果に基づいて前記出力データを生成する演算部と、
前記比較部の比較結果に基づいて、前記差動増幅部及び前記演算部の動作を制御する制御部とを備え、
前記差動増幅部は、
正入力端子、負入力端子、正出力端子、及び負出力端子を備え、振幅中心となる基準電圧が供給されるオペアンプと、
容量の理想値が互いに等しい第1容量素子、第２容量素子、第３容量素子、及び第４容量素子を備え、
前記補正モードは、第1期間と前記第1期間に続く第２期間を含み、
前記第1期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極に前記第1電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第２電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、
前記第２期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第1電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第２電圧を供給し、
前記制御部は、前記第２期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第1データに基づいて、前記第1容量素子、前記第２容量素子、前記第３容量素子、及び前記第４容量素子の容量比の誤差によって生じる前記差動増幅部のゲインの誤差を補正するための前記補正データを生成するように、前記差動増幅部及び前記演算部を制御し、
前記計測モードにおいて、前記演算部は、前記補正データを用いて前記比較部の比較結果に基づいて生成したデータを補正して前記出力データを生成する、
ことを特徴とするＡＤ変換装置。
【請求項２】
前記補正モードは、前記第２期間に続く第３期間、前記第３期間に続く第４期間を含み、
前記第３期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極に前記第２電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第1電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、
前記第４期間において、
前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第２電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第1電圧を供給し、
前記制御部は、前記第４期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第２データを生成し、前記第２データと前記第1データの差分に基づいて、前記補正データを生成するように、前記差動増幅部及び前記演算部を制御する、
ことを特徴とする請求項１に記載のＡＤ変換装置。
【請求項３】
前記第1容量素子の容量値をＣ、前記第２容量素子の容量値をＣ（１＋α２）、前記第３容量素子の容量値をＣ（１＋α１）、前記第４容量素子の容量値をＣ（１＋α３）、前記オペアンプのオフセット電圧をＡＤ変換した値をＤｘ、前記差動増幅部のゲインをＧ＝−（１+α）としたとき、α＝（−α１+α２+α３）／（２+α１）であり、
前記第1データは、−α／２+Ｄｘ、前記第２データはα／２+Ｄｘであり、
前記第２データと前記第1データとの差分はαである、
ことを特徴とする請求項２に記載のＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換する技術に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換する手法として、複数の比較レベルを持つ逐次比較法が知られている。この逐次比較法では、入力信号が第1比較レベルより大きい場合、入力信号が第２比較レベルより小さい場合、入力信号が第２比較レベルから第1比較レベルの範囲内である場合を判定する。そして、入力信号を２倍して更に判定を繰り返し、ＡＤ変換を行う。
【０００３】
非特許文献１には、入力信号を２倍に増幅するために、２個の容量素子と１個のオペアンプを用い、それらの接続関係を変更することによって、入力信号を２倍に増幅する技術が開示されている。
ここで、２個の容量素子の容量値は理想的には等しい必要があるが、実際の容量素子では容量値にばらつきがある。このため、容量値のばらつきに起因して、ＡＤ変換の精度が低下する。非特許文献１には、更に、容量値のばらつきを計測し、計測結果に基づいてＡＤ変換の結果を補正する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】A 12-b 600 ks/s Digitally Self-Calibrated Pipelined Algorithmic ADC IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.29, NO.4, APRIL 1994
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来の技術は、シングルエンド形式で供給される入力信号について、増幅過程で発生する誤差の補正に関するものであり、２個の容量素子のばらつきを補正すればよい。
しかしながら、差動形式で入力信号を入力し、差動形式で出力信号を出力する場合には、４個の容量素子が必要となる。正入力信号の増幅に２個の容量素子が割り当てられ、負入力信号の増幅に２個の容量素子が割り当てられる。したがって、ある容量素子に着目すると、他の３個の容量素子との間で容量値がばらつく。この場合、正側の２個の容量素子の容量値の比を算出したとしても、その値が、負側の２個の容量素子の容量値の比と一致するとは限らない。よって、従来の技術を、差動形式で入力信号が供給され、差動形式で出力信号を出力する場合に適用することはできない。
【０００６】
本発明は上述した事情に鑑みてなされたものであり、差動形式で入力信号を増幅する場合に、容量素子のばらつきを補正して正確なデジタル信号に変換することなどを解決課題とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために本発明に係るＡＤ変換装置は、計測モードにおいて、信号レベルが第1電圧（例えば、実施形態のVREFN）から第２電圧（例えば、実施形態のVREFP）までの範囲にあり、差動形式で供給される正入力信号及び負入力信号をアナログ信号からデジタル信号に変換して出力データを生成し、補正モードにおいて前記出力データを補正するために補正データを生成するものであって、前記正入力信号及び前記負入力信号を増幅して正出力信号及び負出力信号を出力する差動増幅部と、前記正出力信号及び前記負出力信号を差動形式で入力し、差動振幅の大きさを大、小、不定のいずれに属するかを判定する比較部と、前記比較部の比較結果に基づいて前記出力データを生成する演算部と、前記比較部の比較結果に基づいて、前記差動増幅部及び前記演算部の動作を制御する制御部とを備え、前記差動増幅部は、正入力端子、負入力端子、正出力端子、及び負出力端子を備え、振幅中心となる基準電圧が供給されるオペアンプと、容量の理想値が互いに等しい第1容量素子（例えば、実施形態の容量素子１２）、第２容量素子（例えば、実施形態の容量素子１１）、第３容量素子（例えば、実施形態の容量素子２２）、及び第４容量素子（例えば、実施形態の容量素子２１）を備え、前記補正モードは、第1期間と前記第1期間に続く第２期間を含み、前記第1期間において、前記差動増幅部は、前記第1容量素子の一方の電極（例えば、実施形態のノードN１３の側）、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極（例えば、実施形態のノードN１２の側）に前記第1電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極（例えば、実施形態のノードN２３の側）、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第２電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、前記第２期間において、前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第1電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第２電圧を供給し、前記制御部は、前記第２期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第1データに基づいて、前記第1容量素子、前記第２容量素子、前記第３容量素子、及び前記第４容量素子の容量比の誤差によって生じる前記差動増幅部のゲインの誤差を補正するための前記補正データを生成するように、前記差動増幅部及び前記演算部を制御し、前記計測モードにおいて、前記演算部は、前記補正データを用いて前記比較部の比較結果に基づいて生成したデータを補正して前記出力データを生成する、ことを特徴とする。
【０００８】
この発明によれば、第1期間において、第1容量素子に第1電圧と基準電圧との差分に応じた電圧を保持すると共に第２容量素子の電荷を放電し、第３容量素子に第２電圧と基準電圧との差分に応じた電圧を保持すると共に第４容量素子の電荷を放電する。そして、第２期間において、第２容量素子及び第４容量素子の一方の電極の電圧を変化させるので、第２容量素子と第1容量素子との間、第４容量素子と第３容量素子との間で電荷の移動が発生する。電荷の移動量は、第1容量素子の容量値と第２容量素子の容量値との比、第３容量素子の容量値と第４容量素子の容量値との比によって定まる。したがって、第２期間において差動増幅部から出力される負出力信号は、第1容量素子の容量値と第２容量素子の容量値との比を反映しており、正出力信号は第３容量素子の容量値と第４容量素子の容量値との比を反映している。よって、負出力信号と正出力信号との差分をＡＤ変換した第1データに基づいて補正データを生成することが可能となる。演算部は補正データを用いて補正した出力データを生成するから、ＡＤ変換の精度を向上させることができる。
【０００９】
上述したＡＤ変換装置において、前記補正モードは、前記第２期間に続く第３期間、前記第３期間に続く第４期間を含み、前記第３期間において、前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、前記正入力端子、及び前記負出力端子を電気的に接続し、前記第1容量素子の他方の電極に前記第２電圧を供給し、前記第２容量素子の一方の電極に前記基準電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、前記負入力端子、及び前記正出力端子を電気的に接続し、前記第３容量素子の他方の電極に前記第1電圧を供給し、前記第４容量素子の一方の電極に前記基準電圧を供給し、前記第４期間において、前記差動増幅部は、前記第1容量素子の一方の電極、前記第２容量素子の他方の電極、及び前記正入力端子を電気的に接続し、前記第1容量素子の他方の電極と前記負出力端子とを電気的に接続し、前記第２容量素子の一方の電極に前記第２電圧を供給し、前記第３容量素子の一方の電極、前記第４容量素子の他方の電極、及び前記負入力端子を電気的に接続し、前記第３容量素子の他方の電極と前記正出力端子とを電気的に接続し、前記第４容量素子の一方の電極に前記第1電圧を供給し、前記制御部は、前記第４期間において前記差動増幅部から出力される前記正出力信号及び前記負出力信号の差分をＡＤ変換した第２データを生成し、前記第1データと前記第２データの差分に基づいて、前記補正データを生成するように、前記差動増幅部及び前記演算部を制御することが好ましい。
【００１０】
この発明によれば、第1期間と第３期間とで、第1容量素子に印加する電圧と第３容量素子に印加する電圧を入れ替え、第２期間と第４期間とで、第２容量素子の一方の電極に供給する電圧と第４容量素子の一方の電極に供給する電圧を入れ替えることが可能となる。
【００１１】
上述した発明において、前記第1容量素子の容量値をＣ、前記第２容量素子の容量値をＣ（１＋α２）、前記第３容量素子の容量値をＣ（１＋α１）、前記第４容量素子の容量値をＣ（１＋α３）、前記オペアンプのオフセット電圧をＡＤ変換した値をＤｘ、前記差動増幅部のゲインをＧ＝−（１+α）としたとき、α＝（−α１+α２+α３）／（２+α１）であり、前記第1データは−α／２+Ｄｘ、前記第２データはα／２+Ｄｘであることが好ましい。この場合には、第1データと第２データとの差分を生成することによって、オフセット電圧をキャンセルすることができる。したがって、オペアンプでオフセット電圧が発生しても、正確に補正できる補正データを生成することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係るＡＤ変換装置の構成を示すブロック図である。
【図２】比較部の電圧を説明するための説明図である。
【図３】比較部の真理値表である。
【図４】容量値のばらつきを説明するための説明図である。
【図５】第1期間における差動増幅部の動作を示す説明図である。
【図６】第２期間における差動増幅部の動作を示す説明図である。
【図７】第３期間における差動増幅部の動作を示す説明図である。
【図８】第４期間における差動増幅部の動作を示す説明図である。
【発明を実施するための形態】
【００１３】
＜１．実施形態＞
以下、図面を参照しつつ、本発明に係る実施形態を説明する。図１は、本発明の実施形態に係るＡＤ変換装置１の主要構成を示すブロック図である。この図に示すようにＡＤ変換装置１には、正入力信号ＩＮｐと負入力信号ＩＮｎとが差動形式で入力される。負入力信号ＩＮｎは基準電圧VREF0を中心レベルとして正入力信号ＩＮｐを反転したものである。以下の説明では、正入力信号ＩＮｐと負入力信号ＩＮｎの組みを単に入力信号ＩＮと称する。
【００１４】
ＡＤ変換装置１は、入力信号ＩＮを増幅して負出力信号Ｓ１と正出力信号Ｓ２とを出力する差動増幅部１０、差動形式で与えられる負出力信号Ｓ１と正出力信号Ｓ２とを第1比較電圧Ｖ１及び第２比較電圧Ｖ２と比較して第1比較データＤＴ１と第２比較データＤＴ２とを出力する比較部４０、差動増幅部１０及び演算部６０の動作を制御する制御部５０、第1比較データＤＴ１及び第２比較データＤＴ２に基づいて、入力信号ＩＮをデジタル信号に変換した出力データＤoutを生成する演算部６０とを備える。
【００１５】
差動増幅部１０は、正入力信号ＩＮｐが供給される正入力端子Ｔ１と負入力信号ＩＮｎが供給される負入力端子Ｔ２とを備える。正入力端子Ｔ１とノードＮ１１との間にはスイッチ１０１が設けられ、負入力端子Ｔ２とノードＮ２１との間にはスイッチ２０１が設けられている。スイッチ１０１及び２０１は、後述する容量誤差を計測して補正係数を算出する補正モードにおいてオフ状態に制御される一方、入力信号ＩＮを取り込んでＡＤ変換する計測モードにおいてオン状態に制御される。
【００１６】
オペアンプ３０は、差動形式の信号を入力し、差動形式で信号を出力する。また、基準電圧VREF0が入力端子に供給される。この例では、高基準電圧VREFPと低基準電圧VREFNの中心電圧が基準電圧VREF0となっている。オペアンプ３０の正入力端子と負出力端子との間にはスイッチ１１１が設けられており、オペアンプ３０の負入力端子と正出力端子との間にはスイッチ２１１が設けられている。
【００１７】
また、オペアンプ３０の負出力端子とノードＮ１２の間にはスイッチ１１２、ノードＮ１２とノードＮ１３との間には容量素子１２、ノードＮ１３とオペアンプ３０の正入力端子との間にはスイッチ１１０が設けられている。一方、オペアンプ３０の正出力端子とノードＮ２２の間にはスイッチ２１２、ノードＮ２２とノードＮ２３との間には容量素子２２、ノードＮ２３とオペアンプ３０の負入力端子との間にはスイッチ２１０が設けられている。
【００１８】
また、ノードＮ１３とノードＮ１４との間にはスイッチ１０９が、ノードＮ１４とノードＮ１５との間には容量素子１１が、ノードＮ１５とノードＮ１１との間にはスイッチ１０５が、ノードＮ１１とノードＮ１２との間にはスイッチ１０４が設けられている。一方、ノードＮ２３とノードＮ２４との間にはスイッチ２０９が、ノードＮ２４とノードＮ２５との間には容量素子２１が、ノードＮ２５とノードＮ２１との間にはスイッチ２０５が、ノードＮ２１とノードＮ２２との間にはスイッチ２０４が設けられている。
【００１９】
また、ノードＮ１１には、スイッチ１０２を介して低基準電圧VREFNが供給されると共にスイッチ１０３を介して高基準電圧VREFPが供給される。一方、ノードＮ２１には、スイッチ２０２を介して高基準電圧VREFPが供給されると共にスイッチ２０３を介して低基準電圧VREFNが供給される。
また、ノードＮ１５には、スイッチ１０６を介して基準電圧VREF0が、スイッチ１０７を介して高基準電圧VREFPが、スイッチ１０８を介して低基準電圧VREFNが供給される。一方、ノードＮ２５には、スイッチ２０６を介して基準電圧VREF0が、スイッチ２０７を介して高基準電圧VREFPが、スイッチ２０８を介して低基準電圧VREFNが供給される。
さらに、ノードＮ１５とノードＮ２５との間にはスイッチ１１３が設けられ、ノードＮ１４とノードＮ２４との間にはスイッチ２１３が設けられている。
【００２０】
上述したスイッチ１０１〜１１３及びスイッチ２０１〜２１３には、制御部５０で生成する制御信号が供給され、制御信号に基づいてオン・オフが制御される。また、容量素子１１、１２、２１、及び２２の容量値は、理想的には等しいが、実際にはばらつきがある。
容量値のばらつきは、出力データＤoutの誤差となる。そこで、補正モードにおいて容量値のばらつきを反映させた補正データＤｈを生成し、計測モードにおいて補正データＤｈを用いて容量値のばらつきを補正し、出力データＤoutを生成している。補正モードの動作の詳細については後述する。
【００２１】
比較部４０は、コンパレータ４１及び４２、並びに抵抗４３〜４５を備える。抵抗４３〜４５は高基準電圧VREFPと低基準電圧VREFNとを分圧する分圧抵抗として機能し、それらの抵抗値の比は、例えば、３：２：３になるように設定されている。したがって、抵抗４３と抵抗４４及び４５とで分圧される第１比較電圧Ｖ１は、図２に示されるように、Ｖ１＝（VREFP−VREF0）／４となり、抵抗４３及び抵抗４４と抵抗４５とで分圧される第２比較電圧Ｖ２は、Ｖ２＝（VREF0-VREFN）３／４となる。
そして、比較部４０は、負出力信号Ｓ１及び正出力信号Ｓ２に基づいて、図３に示す第1比較データＤＴ１及び第２比較データＤＴ２を生成する。すなわち、Ｖ２＜Ｓ１である場合にＤＴ１＝１となり、Ｓ１≦Ｖ２である場合にＤＴ１＝０となる。また、Ｖ１＜Ｓ１である場合にＤＴ２＝１となり、Ｓ１≦Ｖ１である場合にＤＴ２＝０となる。
【００２２】
演算部６０は、第1比較データＤＴ１及び第２比較データＤＴ２に基づいて、出力データＤoutを生成する。より具体的には、ＤＴ１＝１且つＤＴ２＝１の場合に、出力データの所定ビットを「１(０)」に設定し、制御部５０は負出力信号Ｓ１及び正出力信号Ｓ２のレベルが２倍になるようにすると同時に高基準電位VREFPと低基準電位VREFNの差を減算するようにスイッチのオン・オフを制御する。また、ＤＴ１＝０且つＤＴ２＝０の場合に、出力データの所定ビットを「０(０)」に設定し、制御部５０は負出力信号Ｓ１及び正出力信号Ｓ２のレベルが２倍になるようにすると同時に高基準電位VREFPと低基準電位VREFNの差を加算するようにスイッチのオン・オフを制御する。また、ＤＴ１＝１且つＤＴ２＝０の場合には、出力データの所定ビットは不定とし「(０１)」に設定する。制御部５０は負出力信号Ｓ１及び正出力信号Ｓ２のレベルが２倍になるようにスイッチのオン・オフを制御し、比較部４０は次の判定を実行する。この判定を繰り返すことによって、入力信号ＩＮを逐次ＡＤ変換していく。ＡＤ出力は上記所定ビットの設定になるが、ＤＴ１とＤＴ２の出力データ列を単に加算したものになる。ここで、レベルを２倍にするためには、容量素子１１、１２、２１、及び２２の容量値が等しいこと、及びオペアンプ３０のゲインが無限大であることが必要である。オペアンプ３０のゲインは大きくすることが可能であるので、実際上問題とならない。一方、容量値のばらつきは、レベルを２倍にする動作を繰り返すことから、わずかなずれであってもＡＤ変換の精度に与える影響は大きい。
【００２３】
容量値のばらつきについて、図４を参照して検討する。容量素子１２の容量値をＣ、容量素子２２の容量値をＣ（１+α１）、容量素子１１の容量値をＣ（１+α２）、容量素子２１の容量値をＣ（１+α３）とすると、差動増幅部１０のゲインＧは、以下に示す式１で与えられる。
Ｇ=-{C(1+α2)+C(1+α3)}／{C+C(1+α1)}
=-1-{(-α1+α2+α3)／（2+α1)} ……式１
ここで、α=(-α1+α2+α3)／（2+α1)と置けば、式1は以下に示す式２に変形できる。
Ｇ=-（1+α）……式２
【００２４】
このように、ゲインＧを算出する場合、「α」によってゲインの誤差を表すことができる。さらに、Ｇ=-（1+α）となるように容量素子１１、１２、２１、及び２２の容量値を等価的に設定すると、図４に示すように、容量素子２２の容量値を「Ｃ」とし、容量素子２１の容量値を「Ｃ（１+α）」、容量素子１１の容量値を「Ｃ（１+α）」とおくことができる。
この結果、差動形式で入力信号ＩＮが与えられる場合であっても、４個の容量素子１１、１２、２１、及び２２の容量値のばらつきを、「α」で表すことができる。「α」を求めることができれば、出力データＤoutを補正することができる。本実施形態では、補正モードにおいて「α」を求め、演算部６０は、これを用いて補正データＤｈを算出している。
【００２５】
次に、補正モードの動作について、第1期間、第1期間に続く第２期間、第２期間に続く第３期間、第３期間に続く第４期間に分けて説明する。
第1期間では、容量素子１１及び２１に充電されている電荷を放電し、容量素子１２に低基準電圧VREFNと基準電圧VREF0との差分の電圧を充電するとともに、容量素子２２に高基準電圧VREFPと基準電圧VREF0との差分の電圧を充電する。
図５に示すように、スイッチ１０２、１０４、１０６、１０９、１１０、１１１、２０２、２０４、２０６、２０９、２１０、及び２１１がオン状態に制御され、スイッチ１０１、１０３、１０５、１０７、１０８、１１２、１１３、２０１、２０３、２０５、２０７、２０８、２１２、及び２１３がオフ状態に制御される。
第1期間では、スイッチ１０６及び２０６がオン状態となるので、容量素子１１の一方の電極（ノードＮ１５の側）及び容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0となる。また、スイッチ１１１及び２１１がオン状態となるので、オペアンプ３０は、ボルテージフォロアとして機能し、第1出力信号Ｓ１と第２出力信号Ｓ２の電圧は、いずれも基準電圧VREF0となる。このため、容量素子１１の他方の電極（ノードＮ１４の側）及び容量素子２１の他方の電極（ノードＮ２４の側）の電圧は、基準電圧VREF0となる。同様に、容量素子１２の一方の電極（ノードＮ１３の側）及び容量素子２２の一方の電極（ノードＮ２３の側）の電圧は、いずれも基準電圧VREF0となる。
【００２６】
また、スイッチ１０２及び１０４がオン状態になるので、低基準電圧VREFNが容量素子１２の他方の電極（ノードＮ１２の側）に供給される。同様に、スイッチ２０２及び２０４がオン状態になるので、高基準電圧VREFPが容量素子２２の他方の電極（ノードＮ２２の側）に供給される。
したがって、容量素子１１及び２１の一方の電極の電圧と他方の電極と電圧は等しく、基準電圧VREF0となる。この結果、容量素子１１及び２１に充電されている電荷は放電される。一方、容量素子１２には（VREFN-VREF0）が印加され、容量素子２２には（VREFP-VREF0）が印加される。
【００２７】
次に、第２期間では、容量素子１１及び容量素子１２の間、容量素子２１及び容量素子２２の間で容量値の比に応じた電荷の移動を発生させる。図６に示すように、スイッチ１０８、１０９、１１０、１１２、２０７、２０９、２１０、及び２１２がオン状態に制御され、スイッチ１０１〜１０７、１１１、１１３、２０１〜２０６、２０８、２１１、及び２１３がオフ状態に制御される。
【００２８】
第２期間では、スイッチ１０８及び２０７がオン状態となるので、容量素子１１の一方の電極（ノードＮ１５の側）の電圧が基準電圧VREF0から低基準電圧VREFNに変化し、容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0から高基準電圧VREFPに変化する。
【００２９】
一方、オペアンプ３０ではイマジナリーショートが成立するので、正入力端子と負入力端子との電圧は基準電圧VREF0となる。この結果、容量素子１１と容量素子１２との間で容量値の比に応じた電荷の移動が発生する。電荷は容量値の比に応じて移動するので、容量素子１２の他方の電極の電圧Ｖn12（ノードＮ１２の電圧）は、以下に示す式３で与えられる。
Ｖn12＝VREFN-VREFN*C(1+α)/C＝-αVREFN……式３
同様に、容量素子２１と容量素子２２との間で容量値の比に応じた電荷の移動が発生し、容量素子２２の他方の電極の電圧Ｖn22（ノードＮ２２の電圧）は、以下に示す式４で与えられる。
Ｖn22＝VREFP-VREFP*C(1+α)/C＝-αVREFP……式４
【００３０】
この結果、第２期間において負出力信号Ｓ１と正出力信号Ｓ２との差分電圧は、-α（VREFN-VREFP）となる。ここで、高基準電圧VREFPは、ＡＤ変換の入力範囲の最大電圧である一方、低基準電圧VREFNは、ＡＤ変換の入力範囲の最小電圧である。差動形式で与え得られるため、差分電圧のフルスケールは２（VREFN-VREFP）である。-α（VREFN-VREFP）を２（VREFN-VREFP）で正規化すると、―α／２となる。
【００３１】
よって、第２期間における負出力信号Ｓ１及び正出力信号Ｓ２をＡＤ変換すれば、容量素子１１、１２、２１、及び２２の容量値のばらつきに起因する差動増幅部１０のゲインＧの誤差を補正するための補正データＤｈを生成することができる。但し、オペアンプ３０のオフセット電圧はゼロでは無い。このため、第２期間における負出力信号Ｓ１及び正出力信号Ｓ２をＡＤ変換したデータを第1データＤ１とすると、Ｄ１＝―α／２＋Ｄｘとなる。ここで、Ｄｘはオペアンプ３０のオフセット電圧に相当する。Ｄｘが「―α／２」に対して無視できるぐらい小さい場合には、Ｄ１＝―α／２となり、第1データＤ１に基づいて補正データＤｈを演算部６０で生成すればよい。
但し、本実施形態ではオフセット電圧をキャンセルして、「α」を生成できるように第３期間及び第４期間の処理を行う。
【００３２】
次に、第３期間では、容量素子１１及び２１に充電されている電荷を放電し、容量素子１２に高基準電圧VREFPと基準電圧VREF0との差分の電圧を充電するとともに、容量素子２２に低基準電圧VREFNと基準電圧VREF0との差分の電圧を充電する。
第３期間では、図７に示すように、スイッチ１０３、１０４、１０６、１０９、１１０、１１１、２０３、２０４、２０６、２０９、２１０、及び２１１がオン状態に制御され、スイッチ１０１、１０２、１０５、１０７、１０８、１１２、１１３、２０１、２０２、２０５、２０７、２０８、２１２、及び２１３がオフ状態に制御される。
第３期間では、第1期間と同様に、スイッチ１０６及び２０６がオン状態となり、また、スイッチ１１１及び２１１がオン状態となる。このため、容量素子１１の一方の電極（ノードＮ１５の側）及び容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0となり、容量素子１１の他方の電極（ノードＮ１４の側）及び容量素子２１の他方の電極（ノードＮ２４の側）の電圧は、基準電圧VREF0となる。同様に、容量素子１２の一方の電極（ノードＮ１３の側）及び容量素子２２の一方の電極（ノードＮ２３の側）の電圧は、いずれも基準電圧VREF0となる。
【００３３】
また、スイッチ１０３及び１０４がオン状態になるので、高基準電圧VREFPが容量素子１２の他方の電極（ノードＮ１２の側）に供給される。同様に、スイッチ２０３及び２０４がオン状態になるので、低基準電圧VREFNが容量素子２２の他方の電極（ノードＮ２２の側）に供給される。
この結果、容量素子１１及び２１の一方の電極の電圧と他方の電極と電圧は等しく、基準電圧VREF0となる。一方、容量素子１２には（VREFP-VREF0）が印加され、容量素子２２には（VREFN-VREF0）が印加される。
【００３４】
次に、第４期間では、第２期間と同様に、容量素子１１及び容量素子１２の間、容量素子２１及び容量素子２２の間で容量値の比に応じた電荷の移動を発生させる。
第４期間では、図８に示すように、スイッチ１０７、１０９、１１０、１１２、２０８、２０９、２１０、及び２１２がオン状態に制御され、スイッチ１０１〜１０６、１０８、１１１、１１３、２０１〜２０７、２１１、及び２１３がオフ状態に制御される。
スイッチ１０７及び２０８がオン状態となるので、容量素子１１の一方の電極（ノードＮ１５の側）の電圧が基準電圧VREF0から高基準電圧VREFPに変化し、容量素子２１の一方の電極（ノードＮ２５の側）の電圧が基準電圧VREF0から低基準電圧VREFNに変化する。
【００３５】
一方、オペアンプ３０ではイマジナリーショートが成立するので、正入力端子と負入力端子との電圧は基準電圧VREF0となる。この結果、容量素子１１と容量素子１２との間で容量値の比に応じた電荷の移動が発生する。電荷は容量値の比に応じて移動するので、容量素子１２の他方の電極の電圧Ｖn12（ノードＮ１２の電圧）は、以下に示す式５で与えられる。
Ｖn12＝VREFP-VREFP*C(1+α)/C＝-αVREFP……式５
同様に、容量素子２１と容量素子２２との間で容量値の比に応じた電荷の移動が発生し、容量素子２２の他方の電極の電圧Ｖn22（ノードＮ２２の電圧）は、以下に示す式６で与えられる。
Ｖn22＝VREFN-VREFN*C(1+α)/C＝-αVREFN……式６
【００３６】
この結果、第４期間において負出力信号Ｓ１と正出力信号Ｓ２との差分電圧は、-α（VREFP-VREFN）となる。ここで、差分電圧のフルスケールは２（VREFN-VREFP）である。-α（VREFP-VREFN）を２（VREFN-VREFP）で正規化すると、α／２となる。
【００３７】
さらに、オペアンプ３０のオフセット電圧を考慮する。第４期間における負出力信号Ｓ１及び正出力信号Ｓ２をＡＤ変換したデータを第２データＤ２とすると、Ｄ２＝α／２＋Ｄｘとなる。上述した第２期間で生成した第1データＤ１は、Ｄ１＝−α／２＋Ｄｘであるから、演算部６０において「Ｄ２−Ｄ１」を演算することによって、「α」を得ることができる。そして、演算部６０は「α」に基づいて補正データＤｈを生成し、これをメモリに記憶する。
【００３８】
また、計測モードにおいて、演算部６０は、メモリから補正データＤｈを読み出して、比較部４０の比較結果に基づいて生成したデータを補正して出力データＤoutを生成する。
これによって容量素子１１、１２、２１、及び２２の容量値がばらついても、補正データＤｈを用いた演算を実行することによって、入力信号ＩＮを高精度でＡＤ変換して出力データＤoutを生成することができる。
【００３９】
＜２．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。また、上述した実施形態と各変形例は適宜組み合わせてもよいことは勿論である。
【００４０】
（１）上述した実施形態では、補正モードの各期間においてＡＤ変換の最大入力電圧である高基準電圧VREFPと最小入力電圧である低基準電圧VREFNとを差動増幅部１０に供給したが、本発明はこれに限定されるものではなく、ＡＤ変換の入力範囲内の異なる２つの電圧であれば、どのような電圧であってもよい。但し、高基準電圧VREFPと低基準電圧VREFNとにすれば、ＡＤ変換のダイナミックレンジを全て用いて「α」をＡＤ変換できるので、補正データＤｈを高い精度で生成することが可能となる。
【００４１】
（２）上述した実施形態では、補正モードの第1乃至第４期間において、各種のスイッチを介して高基準電圧VREFPと低基準電圧VREFNとを容量素子１１、１２、２１、及び２２に供給したが、スイッチの設け方は任意である。要は、第1期間及び第３期間においては、容量素子１１及び２１の電荷を放電させればよく、例えば、容量素子１１及び２１の各々において、一方の電極と他方の電極との間にスイッチを設け、このスイッチを第1期間及び第３期間にオン状態にしてもよい。また、第1期間及び第３期間において、高基準電圧VREFPと低基準電圧VREFNとを、容量素子１２及び２２の他方の電極に供給する経路は任意である。
【符号の説明】
【００４２】
１……ＡＤ変換装置、１０……差動増幅部、１１……容量素子（第２容量素子）、１２……容量素子（第1容量素子），２１……容量素子（第４容量素子）、２２……容量素子（第３容量素子）、３０……オペアンプ、４０……比較部、４１，４２……コンパレータ、５０……制御部、６０……演算部、４３，４４，４５……抵抗、１０１〜１１３，２０１〜２１３……スイッチ、Ｓ１……負出力信号、Ｓ２……正出力信号、ＩＮｐ……正入力信号、ＩＮｎ……負入力信号、VREFP……高基準電圧、VREFN……低基準電圧、VREF0……基準電圧、Dout……出力データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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