(57)【要約】【課題】狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を提供する。【解決手段】表示装置は、複数の画素ＰＸと、複数の制御線と、走査線駆動回路ＹＤＲ１、ＹＤＲ２と、を備える。画素ＰＸは、表示素子と画素回路とを有する。複数の制御線（Ｓｇａ、Ｓｇｒ）は、複数の画素の画素回路に接続される。走査線駆動回路ＹＤＲ２は複数の出力部３０を有する。複数の出力部３０の各々は、複数の制御線（Ｓｇａ、Ｓｇｒ）に接続され、複数行に設けられた複数の画素ＰＸの画素回路に制御信号（ＢＧ、Ｖｒｓｔ、Ｖｒｓｔ２）を与える。【選択図】図４
2014157333.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ表示素子と前記表示素子の駆動を制御する画素回路とを有し、行方向及び列方向に沿ってマトリクス状に設けられた複数の画素と、
前記行方向に延出し前記複数の画素の画素回路に接続された複数の制御線と、
複数の出力部を有した走査線駆動回路と、を備え、
前記複数の出力部の各々は、前記複数の制御線に接続され、複数行に設けられた前記複数の画素の画素回路に制御信号を与える表示装置。
【請求項２】
前記複数の制御線は、複数のリセット配線を有し、
前記表示素子は、高電位電源及び低電位電源間に接続され、
前記画素回路は、
前記表示素子に接続されたソース電極と、前記リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、
前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、を備え、
前記複数の出力部の各々に接続された前記複数の制御線は、前記複数のリセット配線であり、
前記制御信号は、リセット信号である請求項１に記載の表示装置。
【請求項３】
前記複数の出力部の各々は、
リセット電源及び前記リセット配線間に接続され、与えられる制御信号により、前記リセット電源及びリセット配線間を導通状態又は非導通状態に切替えるリセットスイッチを備える請求項２に記載の表示装置。
【請求項４】
前記複数の出力部の各々は、
他のリセット電源及び前記リセット配線間に接続され、与えられる制御信号により、前記他のリセット電源及びリセット配線間を導通状態又は非導通状態に切替える他のリセットスイッチをさらに備える請求項３に記載の表示装置。
【請求項５】
前記複数の画素のうち、前記列方向に隣合う複数の画素は、前記出力スイッチを共用し、
前記複数の出力部の各々は、４行以上に設けられた前記複数の画素の画素回路に制御信号を与える請求項２に記載の表示装置。
【請求項６】
前記複数の画素は、第１画素と、前記第１画素に前記列方向に隣合う第２画素と、前記第１画素に前記行方向に隣合う第３画素と、前記第２画素に前記行方向に隣合い前記第３画素に前記列方向に隣合う第４画素とを有し、
前記第１乃至第４画素は、前記出力スイッチを共用している請求項５に記載の表示装置。
【請求項７】
前記第１乃至第４画素は、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、青色の画像を表示するように構成された画素、及び無彩色の画像を表示するように構成された画素である請求項６に記載の表示装置。
【請求項８】
前記複数の画素において、前記行方向には、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、及び青色の画像を表示するように構成された画素が並べられ、前記列方向には、同一色の画像を表示するように構成された画素が並べられている請求項５に記載の表示装置。
【請求項９】
前記複数の画素において、前記行方向には、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、青色の画像を表示するように構成された画素、及び無彩色の画像を表示するように構成された画素が並べられ、前記列方向には、同一色の画像を表示するように構成された画素が並べられている請求項５に記載の表示装置。
【請求項１０】
それぞれ表示素子と前記表示素子の駆動を制御する画素回路とを有し、行方向及び列方向に沿ってマトリクス状に設けられた複数の画素と、複数のリセット配線を有し、前記行方向に延出し前記複数の画素の画素回路に接続された複数の制御線と、複数の出力部を有した走査線駆動回路と、を備え、前記表示素子は、高電位電源及び低電位電源間に接続され、前記画素回路は、前記表示素子に接続されたソース電極と、前記リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、を備え、前記複数の出力部の各々は、前記複数のリセット配線に接続され、複数行に設けられた前記複数の画素の画素回路にリセット信号を与える表示装置の駆動方法において、
ソース初期化期間に、前記リセット配線を通して前記駆動トランジスタのドレイン電極に前記リセット信号を与え、
前記ソース初期化期間に続くゲート初期化期間に、前記駆動トランジスタのドレイン電極に前記リセット信号を与えた状態で、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に初期化信号を与え、前記駆動トランジスタを初期化し、
前記ゲート初期化期間に続くオフセットキャンセル期間に、前記駆動トランジスタのゲート電極に前記初期化信号を与えた状態で、前記リセット配線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記オフセットキャンセル期間に続く映像信号書き込み期間において、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に映像信号を与え、前記リセット配線から駆動トランジスタに電流を流し、
前記映像信号書き込み期間に続く表示期間に、前記高電位電源から前記出力スイッチ及び駆動トランジスタを通して前記表示素子に、前記映像信号に応じた駆動電流を流す、表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。
【０００３】
このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。有機ＥＬ表示装置は、バックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を有している。
【０００４】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられた複数の画素を備えている。各画素は、自己発光素子である有機ＥＬ素子、及び有機ＥＬ素子に駆動電流を供給する画素回路により構成され、有機ＥＬ素子の発光輝度を制御することにより表示動作を行う。
【０００５】
画素回路の駆動方式としては、電圧信号により行なう方式が知られている。また、電圧電源をスイッチングし、ロー、ハイを切り換えるとともに、映像信号配線から映像信号及び初期化信号の両方を出力することにより、画素の構成素子数と配線数とを削減し、画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，２２９，５０６号明細書
【特許文献２】特開２００７−３１０３１１号公報
【特許文献３】特開２０１１−１４５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献２に開示された表示装置のように、電源を各行毎にスイッチングする構成とした場合、電源に流れる電流が大きいことから、これをスイッチングするスイッチの電圧降下も大きくなる。これにより、スイッチを大きくすると、駆動回路が大型化し、駆動回路を内蔵するパネル額縁部が増加する。
【０００８】
また、上記特許文献３に開示された表示装置のように、画素内のスイッチの数が増加すると、高精細化が困難になる。  
この発明は以上の点に鑑みなされたもので、その目的は、狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
一実施形態に係る表示装置は、
それぞれ表示素子と前記表示素子の駆動を制御する画素回路とを有し、行方向及び列方向に沿ってマトリクス状に設けられた複数の画素と、
前記行方向に延出し前記複数の画素の画素回路に接続された複数の制御線と、
複数の出力部を有した走査線駆動回路と、を備え、
前記複数の出力部の各々は、前記複数の制御線に接続され、複数行に設けられた前記複数の画素の画素回路に制御信号を与える。
【００１０】
また、一実施形態に係る表示装置の駆動方法は、
それぞれ表示素子と前記表示素子の駆動を制御する画素回路とを有し、行方向及び列方向に沿ってマトリクス状に設けられた複数の画素と、複数のリセット配線を有し、前記行方向に延出し前記複数の画素の画素回路に接続された複数の制御線と、複数の出力部を有した走査線駆動回路と、を備え、前記表示素子は、高電位電源及び低電位電源間に接続され、前記画素回路は、前記表示素子に接続されたソース電極と、前記リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、を備え、前記複数の出力部の各々は、前記複数のリセット配線に接続され、複数行に設けられた前記複数の画素の画素回路にリセット信号を与える表示装置の駆動方法において、
ソース初期化期間に、前記リセット配線を通して前記駆動トランジスタのドレイン電極に前記リセット信号を与え、
前記ソース初期化期間に続くゲート初期化期間に、前記駆動トランジスタのドレイン電極に前記リセット信号を与えた状態で、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に初期化信号を与え、前記駆動トランジスタを初期化し、
前記ゲート初期化期間に続くオフセットキャンセル期間に、前記駆動トランジスタのゲート電極に前記初期化信号を与えた状態で、前記リセット配線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記オフセットキャンセル期間に続く映像信号書き込み期間において、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に映像信号を与え、前記リセット配線から駆動トランジスタに電流を流し、
前記映像信号書き込み期間に続く表示期間に、前記高電位電源から前記出力スイッチ及び駆動トランジスタを通して前記表示素子に、前記映像信号に応じた駆動電流を流す、表示装置の駆動方法。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施形態に係る表示装置を概略的に示す平面図である。
【図２】図２は、図１の表示装置の画素の等価回路図である。
【図３】図３は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。
【図４】図４は、上記第１の実施形態に係る実施例１の画素の配置構成を示す概略図である。
【図５】図５は、上記第１の実施形態に係る実施例２の画素の配置構成を示す概略図である。
【図６】図６は、上記第１の実施形態に係る絵素を示す平面図である。
【図７】図７は、上記第１の実施形態に係る実施例１の画素の配置構成を採り、オフセットキャンセル動作を１回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図８】図８は、上記第１の実施形態に係る実施例１の画素の配置構成を採り、オフセットキャンセル動作を２回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図９】図９は、上記第１の実施形態に係る実施例２の画素の配置構成を採り、オフセットキャンセル動作を１回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１０】図１０は、上記第１の実施形態に係る実施例２の画素の配置構成を採り、オフセットキャンセル動作を２回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１１】図１１は、第２の実施形態に係る表示装置の画素の等価回路図である。
【図１２】図１２は、上記第２の実施形態に係る実施例１の画素の配置構成を示す概略図である。
【図１３】図１３は、上記第２の実施形態に係る実施例２の画素の配置構成を示す概略図である。
【図１４】図１４は、上記第２の実施形態に係る実施例１の画素の配置構成を採る場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１５】図１５は、上記第２の実施形態に係る実施例２の画素の配置構成を採る場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら第１の実施形態に係る表示装置及び表示装置の駆動方法について詳細に説明する。この実施形態において、表示装置は、アクティブマトリクス型の表示装置であり、より詳しくはアクティブマトリクス型の有機ＥＬ（エレクトロルミネッセンス）表示装置である。
【００１３】
図１は、本実施形態に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置の画素の等価回路図である。図３は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。なお、図３では、表示装置を、その表示面、すなわち前面又は光出射面が上方を向き、背面が下方を向くように描いている。この表示装置は、アクティブマトリクス型駆動方式を採用した上面発光型の有機ＥＬ表示装置である。尚、本実施形態では、上面発光型の有機ＥＬ表示装置であるが、本実施の形態は下面発光型の有機ＥＬ表示装置についても容易に適用可能である。
【００１４】
図１に示すように、本実施形態に係る表示装置は、例えば、２型以上のアクティブマトリクス型の表示装置として構成され、表示パネルＤＰと、表示パネルＤＰの動作を制御するコントローラ１２とを含んでいる。この実施の形態において、表示パネルＤＰは、有機ＥＬパネルである。
【００１５】
表示パネルＤＰは、ガラス板等の光透過性を有する絶縁基板ＳＵＢ、絶縁基板ＳＵＢの表示領域Ｒ１上にマトリクス状に配列されたｍ×ｎ個の画素ＰＸ、複数の制御線等を備えている。複数の制御線は、複数本（ｍ／２本）の第１走査線Ｓｇａ（１〜ｍ／２）と、複数本（ｍ本）の第２走査線Ｓｇｂ（１〜ｍ）と、複数本（ｍ／２本）のリセット配線Ｓｇｒ（１〜ｍ／２）と、複数本（ｎ本）の映像信号線ＶＬ（１〜ｎ）とを有している。
【００１６】
後述するが、絶縁基板ＳＵＢ上には、複数本（ｍ／４本）の第３走査線Ｓｇｃ（１〜ｍ／４）、及び複数本（ｍ／４本）の第４走査線Ｓｇｄ（１〜ｍ／４）も形成されている。
【００１７】
画素ＰＸは、列方向Ｙにｍ個、行方向Ｘにｎ個並べられている。第１走査線Ｓｇａ、第２走査線Ｓｇｂ及びリセット配線Ｓｇｒは、行方向Ｘに延出して設けられている。映像信号線ＶＬは、列方向Ｙに延出して設けられている。
【００１８】
図１及び図２に示すように、表示パネルＤＰは、高電位Ｐｖｄｄに固定される高電位電源線ＳＬａと、低電位Ｐｖｓｓに固定される低電位電源電極ＳＬｂと、を有している。高電位電源線ＳＬａは高電位電源に接続され、低電位電源電極ＳＬｂは低電位電源（基準電位電源）に接続されている。
【００１９】
表示パネルＤＰは、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び第３走査線Ｓｇｃを駆動する走査線駆動回路ＹＤＲ１、ＹＤＲ２、映像信号線ＶＬを駆動する信号線駆動回路ＸＤＲを備えている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、絶縁基板ＳＵＢの表示領域Ｒ１外側の非表示領域Ｒ２上に一体的に形成され、コントローラ１２とともに駆動部１０を構成している。
【００２０】
各画素ＰＸは、表示素子と、表示素子に駆動電流を供給する画素回路と、を含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機ＥＬダイオードＯＬＥＤ（以下、単にダイオードＯＬＥＤという）を用いている。
【００２１】
図２に示すように、各画素ＰＸの画素回路は、電圧信号からなる映像信号に応じてダイオードＯＬＥＤの発光を制御する電圧信号方式の画素回路であり、出力スイッチＢＣＴ、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整する為に設けられる素子であり、場合によっては不要となる場合もある。容量部Ｃｅｌは、ダイオードＯＬＥＤ自体の容量（ダイオードＯＬＥＤの寄生容量）である。ダイオードＯＬＥＤは、キャパシタとしても機能している。
【００２２】
列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用してもよい。画素ＰＸのレイアウト面積を小さくすることができるため、高精細化を図ることができる。この実施形態において、行方向Ｘ及び列方向Ｙに隣合う４つの画素ＰＸは、１つの出力スイッチＢＣＴを共用している。
【００２３】
また、走査線駆動回路ＹＤＲ１及び走査線駆動回路ＹＤＲ２は、複数の出力部を有している。走査線駆動回路ＹＤＲ１はｍ個の出力部２０を有している。各出力部２０は、第２走査線Ｓｇｂに一対一で接続されている。図示しないが、出力部２０は、シフトレジスタやバッファ等を有している。
【００２４】
走査線駆動回路ＹＤＲ２はｍ／４個の出力部３０を有している。各出力部３０は、複数の第１走査線Ｓｇａ及び複数のリセット配線Ｓｇｒに接続されている。この実施形態において、各出力部３０は、２本の第１走査線Ｓｇａ及び２本のリセット配線Ｓｇｒに接続されている。出力部３０は、リセットスイッチＲＳＴ及びリセットスイッチＲＳＴ２を有している。図示しないが、出力部３０は、シフトレジスタやバッファ等も有している。
【００２５】
上記のように、各出力部３０を第１走査線Ｓｇａ及びリセット配線Ｓｇｒに一対一で接続させる場合に比べ、出力部３０の個数を半分（１／２）にすることができる。また、列方向Ｙに隣合う画素ＰＸが１つの出力スイッチＢＣＴを共用しているため、各画素ＰＸに出力スイッチＢＣＴを設ける場合に比べ、出力部３０の個数をさらに半分（１／４）にすることができる。走査線駆動回路ＹＤＲ２のレイアウト面積を小さくすることができるため、狭額縁化（非表示領域Ｒ２の低減）に寄与することができる。
【００２６】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ及びリセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型のＴＦＴ（薄膜トランジスタ）により構成されている。
【００２７】
本実施形態に係る表示装置において、各駆動トランジスタ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。
【００２８】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、リセットスイッチＲＳＴ、及びリセットスイッチＲＳＴ２の各々は、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
【００２９】
画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＳＬａと低電位電源電極ＳＬｂとの間でダイオードＯＬＥＤと直列に接続されている。高電位電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、低電位電源電極ＳＬｂ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。
【００３０】
出力スイッチＢＣＴにおいて、ドレイン電極は高電位電源線ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。これにより、出力スイッチＢＣＴは、第１走査線Ｓｇａからの制御信号ＢＧ（１〜ｍ／４）によりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、ダイオードＯＬＥＤの発光時間を制御する。
【００３１】
駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極及びリセット配線Ｓｇｒに接続され、ソース電極はダイオードＯＬＥＤの一方の電極（ここでは陽極）に接続されている。ダイオードＯＬＥＤの他方の電極（ここでは陰極）は、低電位電源電極ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流をダイオードＯＬＥＤに出力する。
【００３２】
画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬ（１〜ｎ）に接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂ（１〜ｍ）に接続されている。画素スイッチＳＳＴは、第２走査線Ｓｇｂから供給される制御信号ＳＧ（１〜ｍ）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１〜ｍ）に応答して、画素回路と映像信号線ＶＬ（１〜ｎ）との接続、非接続を制御し、対応する映像信号線ＶＬ（１〜ｎ）から映像信号Ｖｓｉｇを画素回路に取り込む。
【００３３】
リセットスイッチＲＳＴは、４行毎に、走査線駆動回路ＹＤＲ２に設けられている。リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレイン電極とリセット電源との間に接続されている。リセットスイッチＲＳＴにおいて、ソース電極はリセット電源に接続されたリセット電源線ＳＬｃに接続され、ドレイン電極はリセット配線Ｓｇｒに接続され、ゲート電極はリセット制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。上記のように、リセット電源線ＳＬｃは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。
【００３４】
リセットスイッチＲＳＴは、第３走査線Ｓｇｃを通して与えられる制御信号ＲＧ（１〜ｍ／４）に応じて、リセット電源線ＳＬｃ及びリセット配線Ｓｇｒ間を導通状態（オン）又は非導通状態（オフ）に切替える。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。
【００３５】
リセットスイッチＲＳＴ２は、リセットスイッチＲＳＴ等と同一導電型、例えばＮチャネル型のＴＦＴにより構成されている。リセットスイッチＲＳＴ２は、４行毎に、走査線駆動回路ＹＤＲ２に設けられている。リセットスイッチＲＳＴ２は、他のリセット電源と、リセット配線Ｓｇｒとの間に接続されている。リセットスイッチＲＳＴ２において、ソース電極は他のリセット電源に接続されたリセット電源線ＳＬｄに接続され、ドレイン電極はリセット配線Ｓｇｒに接続され、ゲート電極はリセット制御用ゲート配線として機能する第４走査線Ｓｇｄに接続されている。上記のように、リセット電源線ＳＬｄは、他のリセット電源に接続され、定電位であるリセット電位Ｖｒｓｔ２に固定される。なお、リセット電位Ｖｒｓｔ２の値は、上記リセット電位Ｖｒｓｔの値と異なる。ここで、他のリセット電源（リセット電位Ｖｒｓｔ２）は、例えば５Ｖに設定されている。
【００３６】
リセットスイッチＲＳＴ２は、第４走査線Ｓｇｄを通して与えられる制御信号ＲＧ２（１〜ｍ／４）に応じて、リセット電源線ＳＬｄ及びリセット配線Ｓｇｒ間を導通状態又は非導通状態に切替える。リセットスイッチＲＳＴ２がオン状態に切替えられることにより、駆動トランジスタＤＲＴの閾値オフセットがキャンセルされる。
【００３７】
一方、図１に示すコントローラ１２は表示パネルＤＰの外部に配置されたプリント回路基板（図示せず）上に形成され、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
【００３８】
そして、コントローラ１２は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平および垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
【００３９】
信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬ（１〜ｎ）に並列的に供給する。また、信号線駆動回路ＸＤＲは、初期化信号Ｖｉｎｉを映像信号線ＶＬに供給する。
【００４０】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の画素ＰＸに４種類の制御信号、すなわち、制御信号ＢＧ（１〜ｍ／４）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／４）、ＲＧ２（１〜ｍ／４）を供給する。
【００４１】
なお、画素ＰＸには、制御信号ＲＧが直接供給されないが、制御信号ＲＧに応じた所定のタイミングで、リセット電位Ｖｒｓｔに固定されたリセット電源線ＳＬｃから所定の電圧が供給される。又は、画素ＰＸには、制御信号ＲＧ２に応じた所定のタイミングで、リセット電位Ｖｒｓｔ２に固定されたリセット電源線ＳＬｄから所定の電圧が供給される。
【００４２】
これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ及び第４走査線Ｓｇｄは、それぞれ制御信号ＢＧ、ＳＧ、ＲＧ、ＲＧ２により駆動される。
【００４３】
次に図３を参照して、駆動トランジスタＤＲＴ及びダイオードＯＬＥＤの構成を詳細に説明する。  
駆動トランジスタＤＲＴを形成したＮチャネル型のＴＦＴは、半導体層ＳＣを備えている。半導体層ＳＣは、絶縁基板ＳＵＢ上に形成されたアンダーコート層ＵＣ上に形成されている。半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。
【００４４】
半導体層ＳＣは、ゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩ上には、駆動トランジスタＤＲＴのゲート電極Ｇが形成されている。ゲート電極Ｇは半導体層ＳＣと対向している。ゲート絶縁膜ＧＩ及びゲート電極Ｇ上には層間絶縁膜ＩＩが形成されている。
【００４５】
層間絶縁膜ＩＩ上には、ソース電極ＳＥ及びドレイン電極ＤＥがさらに形成されている。ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに形成されたコンタクトホールを通って半導体層ＳＣのソース領域及びドレイン領域にそれぞれ接続されている。ソース電極ＳＥ及びドレイン電極ＤＥ上にはパッシベーション膜ＰＳが形成されている。
【００４６】
ダイオードＯＬＥＤは、画素電極ＰＥと、有機物層ＯＲＧと、対向電極ＣＥとを含んでいる。この実施形態において、画素電極ＰＥは陽極であり、対向電極ＣＥは陰極である。
【００４７】
パッシベーション膜ＰＳ上には、画素電極ＰＥが形成されている。画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールを通って、駆動トランジスタＤＲＴのソース電極ＳＥに接続されている。画素電極ＰＥは、この例では光反射性を有する背面電極である。
【００４８】
パッシベーション膜ＰＳ上には、さらに、隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩは、画素電極ＰＥに対応した位置に貫通孔を有している。
【００４９】
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、青色、又は無彩色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００５０】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極、すなわち共通電極である。また、この例では、対向電極ＣＥは、陰極であり且つ光透過性の前面電極である。対向電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを通って、ソース電極ＳＥ及びドレイン電極ＤＥと同一の層に形成された電極配線（図示せず）に電気的に接続されている。
【００５１】
このような構造のダイオードＯＬＥＤでは、画素電極ＰＥから注入されたホールと、対向電極ＣＥから注入された電子とが有機物層ＯＲＧの内部で再結合したときに、有機物層ＯＲＧを構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機物層ＯＲＧから透明な対向電極ＣＥを介して外部へ放出される。
【００５２】
次に、複数の画素ＰＸの配置構成について説明する。図４は本実施形態に係る実施例１の画素ＰＸの配置構成を示す概略図であり、図５は本実施形態に係る実施例２の画素ＰＸの配置構成を示す概略図である。
【００５３】
図４に示すように、画素ＰＸはいわゆる縦ストライプ画素である。行方向Ｘには、赤色の画像を表示するように構成された画素ＰＸ、緑色の画像を表示するように構成された画素ＰＸ、青色の画像を表示するように構成された画素ＰＸ、及び無彩色の画像を表示するように構成された画素ＰＸが交互に並べられている。列方向Ｙには、同一色の画像を表示するように構成された画素ＰＸが並べられている。
【００５４】
赤色（Ｒ）の画素ＰＸ、緑色（Ｇ）の画素ＰＸ、青色（Ｂ）の画素ＰＸ及び無彩色（Ｗ）の画素ＰＸは、絵素Ｐを形成している。本実施例１では、絵素Ｐは４つ（４色）の画素ＰＸを有しているが、これに限定されるものではなく、種々変形可能である。例えば、無彩色の画素ＰＸを設けない場合、絵素Ｐは、赤色、緑色及び青色の３つ（３色）の画素ＰＸを有していてもよい。
【００５５】
出力スイッチＢＣＴは、隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）の画素ＰＸで共用されている。ここでは、出力スイッチＢＣＴは、４ｋ−３行目と４ｋ−２行目の画素ＰＸで共用され、４ｋ−１行目と４ｋ行目の画素ＰＸで共用されている。上記のことから、第１走査線Ｓｇａ及びリセット配線Ｓｇｒの本数はｍ／２本となっている。ここで、１≦ｋ≦ｍ／４である。
【００５６】
ｋ段目の出力部３０は、２ｋ−１番目と２ｋ番目の第１走査線Ｓｇａに接続され、２ｋ−１番目と２ｋ番目のリセット配線Ｓｇｒに接続されている。上記のことから、出力部３０の個数はｍ／４個となっている。
【００５７】
なお、４ｋ−３番目（行目）の第２走査線Ｓｇｂには４ｋ−３番目（行目）の出力部２０が接続され、４ｋ−２番目（行目）の第２走査線Ｓｇｂには４ｋ−２番目（行目）の出力部２０が接続され、４ｋ−１番目（行目）の第２走査線Ｓｇｂには４ｋ−１番目（行目）の出力部２０が接続され、４ｋ番目（行目）の第２走査線Ｓｇｂには４ｋ番目（行目）の出力部２０が接続されている。
【００５８】
図５に示すように、画素ＰＸはいわゆるＲＧＢＷ正方画素である。複数の画素ＰＸは、第１画素と、第１画素に列方向Ｙに隣合う第２画素と、第１画素に行方向Ｘに隣合う第３画素と、第２画素に行方向Ｘに隣合い第３画素に列方向Ｙに隣合う第４画素とを有している。第１乃至第４画素は、赤色の画素ＰＸ、緑色の画素ＰＸ、青色の画素ＰＸ、及び無彩色の画素ＰＸである。絵素Ｐは、第１乃至第４画素を有している。
【００５９】
例えば、偶数行に、赤色、緑色、青色及び無彩色の画素ＰＸの何れか２個が配置され、奇数行に、残りの２個が配置されている。本実施例２では、偶数行に赤色及び青色の画素ＰＸが配置され、奇数行に緑色及び無彩色の画素ＰＸが配置されている。出力スイッチＢＣＴは、第１乃至第４画素で共用されている。第１走査線Ｓｇａ及びリセット配線Ｓｇｒの本数はｍ／２本であり、出力部３０の個数はｍ／４個である。
【００６０】
なお、実施例２（図５）では、実施例１（図４）と異なり、出力部２０は２本の第２走査線Ｓｇｂに接続されている。このため、実施例２において、出力部２０の個数はｍ／２個である。
【００６１】
図６は、本実施形態に係る画素ＰＸを示す平面図である。図６では、４個の画素ＰＸ（１絵素Ｐ）で出力スイッチＢＣＴを共用した場合の画素ＰＸの構成を示している。ここでは、代表例として、ＲＧＢＷ正方配置画素を挙げている。
【００６２】
画素回路内の素子を効率良く配置するため、出力スイッチＢＣＴを共用（共有）する４個の画素ＰＸは、駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、映像信号線ＶＬ、保持容量Ｃｓ、補助容量Ｃａｄ、第２走査線Ｓｇｂが、出力スイッチＢＣＴを中心として、列方向及び行方向にほぼ線対称となる配置となっている。  
ここで、本実施形態において、画素ＰＸ、絵素Ｐの用語で説明したが、画素を副画素と言い換えることが可能である。この場合、絵素が画素である。
【００６３】
次に、上記のように構成された表示装置（有機ＥＬ表示装置）の動作について説明する。図７、図８、図９、及び図１０は、それぞれ動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。
【００６４】
図７は縦ストライプ画素でオフセットキャンセル期間が１回の場合、図８は縦ストライプ画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合、図９はＲＧＢＷ正方画素でオフセットキャンセル期間が１回の場合、図１０はＲＧＢＷ正方画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合を表している。
【００６５】
このため、上記実施例１の場合、図７の制御信号又は図８の制御信号を用いて表示装置を駆動することができる。そして、上記実施例２の場合、図９の制御信号又は図１０の制御信号を用いて表示装置を駆動することができる。
【００６６】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、例えば、スタート信号（ＳＴＶ１〜ＳＴＶ３）とクロック（ＣＫＶ１〜ＣＫＶ３）とから各水平走査期間に対応した１水平走査期間の幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号ＢＧ（１〜ｍ／４）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／４）として出力する。ここでは、１水平走査期間を１Ｈとしている。
【００６７】
画素回路の動作は、ソース初期化期間Ｐｉｓに行われるソース初期化動作と、ゲート初期化期間Ｐｉｇに行われるゲート初期化動作と、オフセットキャンセル期間Ｐｏに行われる、オフセットキャンセル（ＯＣ）動作と、映像信号書き込み期間Ｐｗに行われる映像信号書き込み動作と、表示期間Ｐｄ（発光期間）に行われる表示動作（発光動作）と、に分けられる。
【００６８】
図７乃至図１０、図１及び図２に示すように、まず、駆動部１０はソース初期化動作を行う。ソース初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベル（オフ電位：ここではローレベル）に設定される。
【００６９】
出力スイッチＢＣＴ、画素スイッチＳＳＴ、及びリセットスイッチＲＳＴ２がそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電源の電位（リセット電位Ｖｒｓｔ）と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源（リセット電位Ｖｒｓｔ）は、例えば−２Ｖに設定されている。
【００７０】
次に、駆動部１０はゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベルに設定される。出力スイッチＢＣＴ及びリセットスイッチＲＳＴ２がオフ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオンとなり、ゲート初期化動作が開始される。
【００７１】
ゲート初期化期間Ｐｉｇにおいて、映像信号線ＶＬから出力された初期化信号Ｖｉｎｉ（初期化電圧）は、画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｎｉの電圧レベルは、例えば、２Ｖに設定されている。
【００７２】
続いて、駆動部１０はオフセットキャンセル動作を行なう。制御信号ＳＧがオン電位、制御信号ＢＧがオフ電位、制御信号ＲＧがオフ電位（ローレベル）、制御信号ＲＧ２がオン電位（ハイレベル）となる。これによりリセットスイッチＲＳＴ及び出力スイッチＢＣＴがオフ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴ２がオンとなり、閾値のオフセットキャンセル動作が開始される。
【００７３】
オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲート電極には映像信号線ＶＬ及び画素スイッチＳＳＴを通して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲート電極の電位は固定される。
【００７４】
また、リセットスイッチＲＳＴ２はオン状態にあり、他のリセット電源からリセットスイッチＲＳＴ２及びリセット配線Ｓｇｒを通して駆動トランジスタＤＲＴに電流が流れ込む。ここで、他のリセット電源（リセット電位Ｖｒｓｔ２）は、例えば５Ｖに設定されている。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位Ｖｒｓｔ）を初期値とし、駆動トランジスタＤＲＴのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間Ｐｏは例えば１μｓｅｃ程度の時間に設定されている。
【００７５】
オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｉｎｉは初期化信号Ｖｉｎｉの電圧値であり、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。なお、図８及び図１０に示す例のように、オフセットキャンセル期間Ｐｏは必要に応じて複数回設ける事が可能である。
【００７６】
続いて、映像信号書き込み期間Ｐｗでは、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオン状態とするレベルに設定される。すると、画素スイッチＳＳＴ及びリセットスイッチＲＳＴ２がオン、出力スイッチＢＣＴ及びリセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。
【００７７】
映像信号書き込み期間Ｐｗにおいて、映像信号線ＶＬから画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、他のリセット電源からリセットスイッチＲＳＴ２及びリセット配線Ｓｇｒを経由して駆動トランジスタＤＲＴに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。  
なお、Ｖｓｉｇは映像信号Ｖｓｉｇの電圧値であり、Ｃｓは保持容量Ｃｓの容量であり、Ｃｅｌは容量部Ｃｅｌの容量であり、Ｃａｄは補助容量Ｃａｄの容量である。
【００７８】
その後、ダイオードＯＬＥＤの容量部Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れ、映像信号書き込み期間Ｐｗ終了時には、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。
【００７９】
なお、駆動トランジスタＤＲＴに流れる電流Ｉｄｒｔと容量Ｃｓ＋Ｃｅｌ＋Ｃａｄの関係は次の式で表され、ΔＶ１は、次の式から決定される映像信号Ｖｓｉｇの電圧値、映像書き込み期間Ｐｗ、トランジスタの移動度に対応したソース電極の電位の変位である。
【数１】
2014157333.tif 000003
【００８０】
ここで、
Ｉｄｒｔ＝β×(Ｖｇｓ−Ｖｔｈ)２
＝{（Ｖｓｉｇ−Ｖｉｎｉ）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝２
である。
【００８１】
βは次の式で定義される。
【００８２】
β＝μ×Ｃｏｘ×Ｗ／２Ｌ
なお、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート静電容量である。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【００８３】
最後に、表示期間Ｐｄでは、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベル、に設定される。出力スイッチＢＣＴがオン、画素スイッチＳＳＴ、リセットスイッチＲＳＴ、及びリセットスイッチＲＳＴ２がオフとなり、表示動作が開始される。
【００８４】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅｌを出力する。この駆動電流ＩｅｌがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流Ｉｅｌに応じた輝度で発光し、表示動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【００８５】
上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。
【００８６】
上記のように構成された第１の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、複数の画素ＰＸと、複数の制御線と、複数の出力部２０、３０を有した走査線駆動回路ＹＤＲ１、ＹＤＲ２と、を備えている。画素ＰＸは、ダイオードＯＬＥＤと、ダイオードＯＬＥＤの駆動を制御する画素回路とを有している。複数の制御線は、行方向Ｘに延出し複数の画素ＰＸの画素回路に接続されている。出力部３０は、複数の制御線に接続され、複数行に設けられた複数の画素ＰＸの画素回路に制御信号を与える。
【００８７】
これにより、出力部３０の個数を画素ＰＸが設けられる行数より少なくすることができる。例えば、出力部３０の個数を画素ＰＸが設けられる行数の１／４に削減することができる。
【００８８】
詳しくは、表示装置は、複数の映像信号線ＶＬと、複数の走査線（第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ、第４走査線Ｓｇｄ）と、複数のリセット配線Ｓｇｒと、複数の画素ＰＸと、を備えている。各画素ＰＸは、駆動トランジスタＤＲＴと、ダイオードＯＬＥＤと、画素スイッチＳＳＴと、出力スイッチＢＣＴと、保持容量Ｃｓと、補助容量Ｃａｄと、を有している。
【００８９】
ダイオードＯＬＥＤは、高電位電源線ＳＬａ及び低電位電源電極ＳＬｂ間に接続されている。駆動トランジスタＤＲＴは、ダイオードＯＬＥＤに接続されたソース電極と、リセット配線Ｓｇｒに接続されたドレイン電極と、ゲート電極とを有している。出力スイッチＢＣＴは、高電位電源線ＳＬａ及び駆動トランジスタＤＲＴのドレイン電極間に接続され、高電位電源線ＳＬａ及び駆動トランジスタＤＲＴのドレイン電極間を導通状態又は非導通状態に切替える。
【００９０】
画素スイッチＳＳＴは、映像信号線ＶＬ及び駆動トランジスタＤＲＴのゲート電極間に接続され、映像信号線ＶＬを通して与えられる初期化信号Ｖｉｎｉ又は映像信号Ｖｓｉｇを駆動トランジスタのゲート電極側に取り込むかどうかを切替える。保持容量Ｃｓは、駆動トランジスタＤＲＴのソース電極及びゲート電極間に接続されている。
【００９１】
各出力部３０は、２本の第１走査線Ｓｇａ及び２本のリセット配線Ｓｇｒに接続されている。各出力部３０を第１走査線Ｓｇａ及びリセット配線Ｓｇｒに一対一で接続させる場合に比べ、出力部３０（リセットスイッチＲＳＴ、ＲＳＴ２）の個数を低減することができる。
【００９２】
また、複数の画素ＰＸの中、列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、４個の画素ＰＸが１個の出力スイッチＢＣＴを共用している。
【００９３】
各画素ＰＸに出力スイッチＢＣＴを１個ずつ設ける場合に比べ、出力スイッチＢＣＴの個数を１／４に低減することができ、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、第４走査線Ｓｇｄ、及びリセット配線Ｓｇｒの本数を１／２に低減することができ、リセットスイッチＲＳＴ、ＲＳＴ２の個数をさらに低減することができる。この実施形態において、出力部３０（リセットスイッチＲＳＴ、ＲＳＴ２）の個数は、ｍ／４個である。このため、表示装置の狭額縁化を図ることができ、高精細な表示装置を得ることができる。また、素子の個数を低減することができ、表示領域Ｒ１内においては出力スイッチＢＣＴの個数を低減することができる。
【００９４】
走査線駆動回路ＹＤＲ２はリセットスイッチＲＳＴ２を有している。オフセットキャンセル動作において、リセットスイッチＲＳＴ２は、他のリセット電源と、駆動トランジスタＤＲＴとを導通状態に切替えることができる。これにより、オフセットキャンセル動作終了時の駆動トランジスタＤＲＴのドレイン電極−ソース電極間の電圧（Ｖｄｓ）の値を、表示動作時（白表示時）の上記電圧（Ｖｄｓ）の値に近づけることができる。このため、本実施形態では、表示品位に一層優れた表示装置を得ることができる。
【００９５】
表示期間Ｐｄにおいて、駆動トランジスタＤＲＴの飽和領域の出力電流ＩｅｌをダイオードＯＬＥＤに与え、発光させる。ここで、駆動トランジスタＤＲＴの利得係数をβとすると、出力電流Ｉｅｌは次の式で表される。
【００９６】
Ｉｅｌ＝β×｛（Ｖｓｉｇ−Ｖｉｎｉ−ΔＶ１）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝２
βは次の式で定義される。
【００９７】
β＝μ×Ｃｏｘ×Ｗ／２Ｌ
なお、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート静電容量である。
【００９８】
このため、出力電流Ｉｅｌは、駆動トランジスタＤＲＴの閾値電圧Ｖｔｈに依存しない値となり、出力電流Ｉｅｌへの駆動トランジスタＤＲＴの閾値電圧のばらつきによる影響を排除することができる。
【００９９】
また、上記ΔＶ１は、駆動トランジスタＤＲＴの移動度μが大きい程、絶対値が大きい値となるため、移動度μの影響も補償することができる。従って、これらのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができる。  
上記のことから、狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【０１００】
次に、第２の実施形態に係る表示装置及び表示装置の駆動方法について説明する。この実施形態において、上述した第１の実施形態と同一機能部分には同一符号を付し、その詳細な説明は省略する。図１１は、第２の実施形態に係る表示装置の画素の等価回路図である。
【０１０１】
図１１に示すように、表示パネルＤＰは、複数本（ｍ本）の第５走査線Ｓｇｅ（１〜ｍ）と、複数本（ｎ本）の基準信号線ＢＬ（１〜ｎ）とを備えている。各出力部２０は、第５走査線Ｓｇｅに一対一で接続されている。各画素ＰＸは、初期化スイッチＩＳＴを備えている。初期化スイッチＩＳＴは、駆動トランジスタＤＲＴ等と同一導電型、例えばＮチャネル型のＴＦＴにより構成されている。
【０１０２】
なお、本実施形態においても、各駆動トランジスタおよび各スイッチをそれぞれ構成した薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。
【０１０３】
初期化スイッチＩＳＴにおいて、ソース電極は基準信号線ＢＬ（１〜ｎ）に接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は第５走査線Ｓｇｅ（１〜ｍ）に接続されている。初期化スイッチＩＳＴは、第５走査線Ｓｇｅから供給される制御信号ＩＧ（１〜ｍ）によりオン、オフ制御される。そして、初期化スイッチＩＳＴは、制御信号ＩＧ（１〜ｍ）に応答して、画素回路と基準信号線ＢＬ（１〜ｎ）との接続、非接続を制御し、対応する基準信号線ＢＬ（１〜ｎ）から初期化信号Ｖｉｎｉを画素回路に取り込む。
【０１０４】
次に、本実施形態に係る複数の画素ＰＸの配置構成について説明する。図１２は本実施形態に係る実施例１の画素ＰＸの配置構成を示す概略図であり、図１３は本実施形態に係る実施例２の画素ＰＸの配置構成を示す概略図である。
【０１０５】
図１２に示すように、画素ＰＸはいわゆる縦ストライプ画素である。出力スイッチＢＣＴは、隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）の画素ＰＸで共用されている。
【０１０６】
なお、４ｋ−３番目（行目）の第５走査線Ｓｇｅには４ｋ−３番目（行目）の出力部２０が接続され、４ｋ−２番目（行目）の第５走査線Ｓｇｅには４ｋ−２番目（行目）の出力部２０が接続され、４ｋ−１番目（行目）の第５走査線Ｓｇｅには４ｋ−１番目（行目）の出力部２０が接続され、４ｋ番目（行目）の第５走査線Ｓｇｅには４ｋ番目（行目）の出力部２０が接続されている。
【０１０７】
図１３に示すように、画素ＰＸはいわゆるＲＧＢＷ正方画素である。複数の画素ＰＸは、第１画素と、第１画素に列方向Ｙに隣合う第２画素と、第１画素に行方向Ｘに隣合う第３画素と、第２画素に行方向Ｘに隣合い第３画素に列方向Ｙに隣合う第４画素とを有している。出力スイッチＢＣＴは、第１乃至第４画素で共用されている。
【０１０８】
なお、実施例２（図１３）では、実施例１（図１２）と異なり、出力部２０は２本の第５走査線Ｓｇｅに接続されている。このため、実施例２において、出力部２０の個数はｍ／２個である。
【０１０９】
次に、上記のように構成された表示装置（有機ＥＬ表示装置）の動作について説明する。図１４及び図１５は、それぞれ動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。図１４は第２の実施形態に係る表示装置が縦ストライプ画素で形成されている場合、図１５は第２の実施形態に係る表示装置がＲＧＢＷ正方画素で形成されている場合を表している。
【０１１０】
このため、上記実施例１の場合、図１４の制御信号を用いて表示装置を駆動することができる。そして、上記実施例２の場合、図１５の制御信号を用いて表示装置を駆動することができる。
【０１１１】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、例えば、スタート信号（ＳＴＶ１〜ＳＴＶ３）とクロック（ＣＫＶ１〜ＣＫＶ３）とから各水平走査期間に対応した１水平走査期間の幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号ＢＧ（１〜ｍ／４）、ＳＧ（１〜ｍ）、ＩＧ（１〜ｍ）、ＲＧ（１〜ｍ／４）として出力する。ここでは、１水平走査期間を１Ｈとしている。
【０１１２】
画素回路の動作は、ソース初期化期間Ｐｉｓに行われるソース初期化動作と、ゲート初期化期間Ｐｉｇに行われるゲート初期化動作と、オフセットキャンセル期間Ｐｏに行われる、オフセットキャンセル（ＯＣ）動作と、映像信号書き込み期間Ｐｗに行われる映像信号書き込み動作と、表示期間Ｐｄ（発光期間）に行われる表示動作（発光動作）と、に分けられる。
【０１１３】
図１４及び図１５、並びに図１及び図１１に示すように、まず、駆動部１０はソース初期化動作を行う。ソース初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベル、制御信号ＩＧが初期化スイッチＩＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、に設定される。
【０１１４】
出力スイッチＢＣＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、及びリセットスイッチＲＳＴ２がそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電源の電位（リセット電位Ｖｒｓｔ）と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源（リセット電位Ｖｒｓｔ）は、例えば−２Ｖに設定されている。
【０１１５】
次に、駆動部１０はゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベル、制御信号ＩＧが初期化スイッチＩＳＴをオン状態とするレベル、に設定される。出力スイッチＢＣＴ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴ２がオフ、初期化スイッチＩＳＴ及びリセットスイッチＲＳＴがオンとなり、ゲート初期化動作が開始される。
【０１１６】
ゲート初期化期間Ｐｉｇにおいて、基準信号線ＢＬから出力された初期化信号Ｖｉｎｉ（初期化電圧）は、初期化スイッチＩＳＴを通して駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｎｉの電圧レベルは、例えば、２Ｖに設定されている。
【０１１７】
続いて、駆動部１０はオフセットキャンセル動作を行なう。制御信号ＳＧがオフ電位、制御信号ＢＧがオフ電位、制御信号ＲＧがオフ電位、制御信号ＲＧ２がオン電位、制御信号ＩＧがオン電位となる。これによりリセットスイッチＲＳＴ、画素スイッチＳＳＴ及び出力スイッチＢＣＴがオフ、初期化スイッチＩＳＴ及びリセットスイッチＲＳＴ２がオンとなり、閾値のオフセットキャンセル動作が開始される。
【０１１８】
オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲート電極には基準信号線ＢＬ及び初期化スイッチＩＳＴを通して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲート電極の電位は固定される。
【０１１９】
また、リセットスイッチＲＳＴ２はオン状態にあり、他のリセット電源からリセットスイッチＲＳＴ２及びリセット配線Ｓｇｒを通して駆動トランジスタＤＲＴに電流が流れ込む。ここで、他のリセット電源（リセット電位Ｖｒｓｔ２）は、例えば５Ｖに設定されている。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位Ｖｒｓｔ）を初期値とし、駆動トランジスタＤＲＴのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。
【０１２０】
なお、本実施形態において、表示装置は、画素ＰＸに初期化信号Ｖｉｎｉを与えるためのみに使用する基準信号線ＢＬ及び初期化スイッチＩＳＴを備えている。これにより、本実施形態では、上述した第１の実施形態と異なり、十分な長さのオフセットキャンセル期間Ｐｏを確保することができる。
【０１２１】
オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈとなる。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。
【０１２２】
続いて、映像信号書き込み期間Ｐｗでは、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオン状態とするレベル、制御信号ＩＧが初期化スイッチＩＳＴをオフ状態とするレベルに設定される。すると、画素スイッチＳＳＴ及びリセットスイッチＲＳＴ２がオン、出力スイッチＢＣＴ、初期化スイッチＩＳＴ及びリセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。
【０１２３】
映像信号書き込み期間Ｐｗにおいて、映像信号線ＶＬから画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、他のリセット電源からリセットスイッチＲＳＴ２及びリセット配線Ｓｇｒを経由して駆動トランジスタＤＲＴに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。
【０１２４】
その後、ダイオードＯＬＥＤの容量部Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れ、映像信号書き込み期間Ｐｗ終了時には、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【０１２５】
最後に、表示期間Ｐｄでは、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベル、制御信号ＩＧが初期化スイッチＩＳＴをオフ状態とするレベルに設定される。出力スイッチＢＣＴがオン、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、リセットスイッチＲＳＴ、及びリセットスイッチＲＳＴ２がオフとなり、表示動作が開始される。
【０１２６】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅｌを出力する。この駆動電流ＩｅｌがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流Ｉｅｌに応じた輝度で発光し、表示動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【０１２７】
上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。
【０１２８】
上記のように構成された第２の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、複数の画素ＰＸと、複数の制御線と、複数の出力部２０、３０を有した走査線駆動回路ＹＤＲ１、ＹＤＲ２と、を備えている。画素ＰＸは、ダイオードＯＬＥＤと、ダイオードＯＬＥＤの駆動を制御する画素回路とを有している。複数の制御線は、行方向Ｘに延出し複数の画素ＰＸの画素回路に接続されている。出力部３０は、複数の制御線に接続され、複数行に設けられた複数の画素ＰＸの画素回路に制御信号を与える。
【０１２９】
これにより、出力部３０の個数を画素ＰＸが設けられる行数より少なくすることができる。例えば、出力部３０の個数を画素ＰＸが設けられる行数の１／４に削減することができる。また、複数の画素ＰＸの中、列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。
【０１３０】
第１走査線Ｓｇａ、第３走査線Ｓｇｃ、第４走査線Ｓｇｄ、及びリセット配線Ｓｇｒの本数を低減することができ、リセットスイッチＲＳＴ、ＲＳＴ２の個数をさらに低減することができる。このため、表示装置の狭額縁化を図ることができ、高精細な表示装置を得ることができる。
【０１３１】
表示装置は、基準信号線ＢＬ及び初期化スイッチＩＳＴを備えている。十分な長さのオフセットキャンセル期間Ｐｏを確保することができ、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧を閾値電圧に到達させることができる。このため、駆動トランジスタＤＲの閾値電圧ばらつきの影響を抑制することができる。
【０１３２】
図１４及び図１５から分かるように、制御信号ＩＧ４ｋ−３、４ｋ−２、４ｋ−１、４ｋの波形は同一である。このため、変形例として、制御信号ＩＧ４ｋ−３、４ｋ−２、４ｋ−１、４ｋの出力源を１つにしてもよい。制御信号ＩＧを出力するために使用するバッファの個数等を低減することができるため、走査線駆動回路ＹＤＲ１のレイアウト面積を小さくすることができる。
【０１３３】
その他、本実施形態に係る表示装置及び表示装置の駆動方法は、上記第１の実施形態に係る表示装置及び表示装置の駆動方法と同様の効果を得ることができる。  
上記のことから、狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【０１３４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１３５】
例えば、走査線駆動回路ＹＤＲ２は、ｍ／６個又はｍ／８個等、ｍ／４個未満の出力部３０を有していてもよい。これにより、走査線駆動回路ＹＤＲ２のレイアウト面積を一層小さくすることができる。そして、出力部３０の各々は、４行以上に設けられた複数の画素ＰＸの画素回路に制御信号を与えることができる。上記第１の実施形態に係る走査線駆動回路ＹＤＲ２がｍ／６個の出力部３０を有している場合を例に採ると、各出力部３０は、３本の第１走査線Ｓｇａ及び３本のリセット配線Ｓｇｒに接続される。  
出力部３０は、リセットスイッチＲＳＴ２を有していなくともよい。
【０１３６】
ＴＦＴの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。各スイッチを構成するＴＦＴや駆動トランジスタＤＲＴは、Ｎチャネル型のＴＦＴに限らず、Ｐチャネル型のＴＦＴで形成されていてもよい。同様に、リセットスイッチＲＳＴ、ＲＳＴ２は、Ｐチャネル型又はＮチャネル型のＴＦＴで形成されていればよい。駆動トランジスタＤＲＴ及びスイッチの形状、寸法は、前述した実施形態に限定されることなく、必要に応じて変更可能である。
【０１３７】
また、出力スイッチＢＣＴは、４つの画素ＰＸに１つ設けて共有される構成としたが、これに限らず、必要に応じて、出力スイッチＢＣＴの数を増減可能である。例えば、２行１列に設けられた２個の画素ＰＸが１個の出力スイッチＢＣＴを共用したり、２行４列に設けられた８個の画素ＰＸが１個の出力スイッチＢＣＴを共用したりしていてもよい。  
さらに、画素ＰＸを構成する自己発光素子は、ダイオード（有機ＥＬダイオード）ＯＬＥＤに限定されず自己発光可能な様々な表示素子を適用して形成することが可能である。
【０１３８】
補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極及び定電位の配線間に接続されていればよい。定電位の配線としては、高電位電源線ＳＬａや、低電位電源線ＳＬｂや、リセット配線Ｓｇｒを挙げることができる。  
本発明の実施形態は、表示装置及び表示装置の駆動方法に限らず、各種の表示装置及び表示装置の駆動方法に適用することが可能である。
【符号の説明】
【０１３９】
ＤＰ…表示パネル、１０…駆動部、１２…コントローラ、ＹＤＲ１，ＹＤＲ２…走査線駆動回路、２０，３０…出力部、ＸＤＲ…信号線駆動回路、Ｓｇａ…第１走査線、Ｓｇｂ…第２走査線、Ｓｇｃ…第３走査線、Ｓｇｄ…第４走査線、Ｓｇｅ…第５走査線、Ｓｇｒ…リセット配線、ＶＬ…映像信号線、ＢＬ…基準信号線、Ｐ…絵素、ＰＸ…画素、ＯＬＥＤ…ダイオード、ＳＳＴ…画素スイッチ、ＤＲＴ…駆動トランジスタ、ＢＣＴ…出力スイッチ、ＩＳＴ…初期化スイッチ、ＲＳＴ，ＲＳＴ２…リセットスイッチ、Ｃｓ…保持容量、Ｃａｄ…補助容量、Ｐｉｓ…ソース初期化期間、Ｐｉｇ…ゲート初期化期間、Ｐｏ…オフセットキャンセル期間、Ｐｗ…映像信号書き込み期間、Ｐｄ…表示期間、Ｙ…列方向、Ｘ…行方向。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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