(57)【要約】【課題】静電気が印加されることによるＣＰＵの劣化を抑制でき、信頼性を向上させることができる半導体装置を提供する。【解決手段】第１の端子２１ａ〜２５ａは、外部装置と常時接続される端子であり、第２の端子２６ａ〜２９ａは、ＣＰＵ１２の検査時又はＣＰＵ１２へのプログラミング時に使用される端子である。第１の端子２１ａ〜２５ａ及び第２の端子２６ａ〜２９ａは、樹脂封止部３０の一側面を所定方向から見た形状における一つの辺に配置されており、少なくとも二つの第１の端子２１ａ〜２５ａは、第２の端子２６ａ〜２９ａよりも前記一つの辺の両端側に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線部材と、該配線部材に実装されるＣＰＵと、前記配線部材に電気的に接続される複数の第１の端子及び少なくとも一つの第２の端子と、前記配線部材を封止する樹脂封止部とを備える半導体装置において、
前記第１の端子は、外部装置と常時接続される端子であり、
前記第２の端子は、ＣＰＵの検査時又はＣＰＵへのプログラミング時に使用される端子であり、
前記第１の端子及び前記第２の端子は、前記樹脂封止部の一側面を所定方向から見た形状における一つの辺に配置されており、少なくとも二つの前記第１の端子は、前記第２の端子よりも前記一つの辺の両端側に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の端子及び前記第２の端子は、前記一つの辺において、交互に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の端子の前記樹脂封止部から延出している長さは、前記第２の端子の前記樹脂封止部から延出している長さよりも長くされていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記一つの辺の両端には、接地端子が配置されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１の端子は、先端が分かれた挟み込み型の端子であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記第１の端子は、前記第２の端子よりも前記一つの辺の長さ方向と直交する厚さ方向における両端側に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、樹脂封止によってパッケージされた半導体装置に関するものである。
【背景技術】
【０００２】
従来、こうした半導体装置としては、例えば特許文献１に記載されたものが知られている。図６に一例を示したように、この半導体装置は、例えば電源等の外部装置と常時接続される複数の端子（以下、「外部接続用端子」という）９１が一の辺から外部に引き出されている。また、この半導体装置は、ＣＰＵ（マイコン）の検査時又はＣＰＵへのプログラミング時に使用される複数の端子（以下、ＣＰＵの「検査用又はプログラミング用端子」という）９２が前記一の辺に隣り合う他の辺から外部に引き出されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３４９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１では、ＣＰＵの検査用又はプログラミング用端子９２が外部接続用端子９１とは異なる半導体装置の辺に設けられているため、半導体装置の組付け時に作業者の手Ｈが触れやすくなってしまう。この場合、検査用又はプログラミング用端子に静電気が印加されて、該静電気に脆弱なＣＰＵが劣化する可能性がある。
【０００５】
本発明の目的は、静電気が印加されることによるＣＰＵの劣化を抑制でき、信頼性を向上させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題点を解決するために、請求項１に記載の発明は、配線部材と、該配線部材に実装されるＣＰＵと、前記配線部材に電気的に接続される複数の第１の端子及び少なくとも一つの第２の端子と、前記配線部材を封止する樹脂封止部とを備える半導体装置において、前記第１の端子は、外部装置と常時接続される端子であり、前記第２の端子は、ＣＰＵの検査時又はＣＰＵへのプログラミング時に使用される端子であり、前記第１の端子及び前記第２の端子は、前記樹脂封止部の一側面を所定方向から見た形状における一つの辺に配置されており、少なくとも二つの前記第１の端子は、前記第２の端子よりも前記一つの辺の両端側に配置されていることを要旨とする。
【０００７】
同構成によれば、前記第２の端子は、前記一つの辺において、少なくとも二つの前記第１の端子に挟まれることで、半導体装置の組付け時等に作業者が前記第２の端子に接触する可能性が低下する。このため、前記第２の端子に静電気が印加されることによるＣＰＵの劣化を抑制でき、信頼性を向上させることができる。そして、静電気対策用の回路や端子保護カバー等を追加する必要がなくなる。
【０００８】
また、互いに異なる役割の端子（第１の端子及び第２の端子）を前記一つの辺に集約配置したことで、より小型化が可能であるとともに、取付構造を簡素化できる。
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記第１の端子及び前記第２の端子は、前記一つの辺において、交互に配置されていることを要旨とする。
【０００９】
同構成によれば、前記第２の端子は、前記一つの辺において、両側にそれぞれ前記第１の端子が隣り合っていることで、作業者が前記第２の端子に接触して該第２の端子に静電気が印加される可能性を低減することができる。
【００１０】
請求項３に記載の発明は、請求項１又は２に記載の半導体装置において、前記第１の端子の前記樹脂封止部から延出している長さは、前記第２の端子の前記樹脂封止部から延出している長さよりも長くされていることを要旨とする。
【００１１】
同構成によれば、前記第２の端子に対する前記第１の端子の延出分だけ、作業者が前記第２の端子に接触して該第２の端子に静電気が印加される可能性を低減することができる。
【００１２】
請求項４に記載の発明は、請求項１〜３のいずれか一項に記載の半導体装置において、前記一つの辺の両端には、接地端子が配置されていることを要旨とする。
同構成によれば、前記一つの辺の両端に静電気対策用の接地端子が配置されることで、これら接地端子に挟まれる前記第２の端子等に静電気が印加される可能性を低減することができる。
【００１３】
請求項５に記載の発明は、請求項１〜４のいずれか一項に記載の半導体装置において、前記第１の端子は、先端が分かれた挟み込み型の端子であることを要旨とする。
請求項６に記載の発明は、請求項１〜５のいずれか一項に記載の半導体装置において、前記第１の端子は、前記第２の端子よりも前記一つの辺の長さ方向と直交する厚さ方向における両端側に配置されていること要旨とする。
【発明の効果】
【００１４】
本発明では、静電気が印加されることによるＣＰＵの劣化を抑制でき、信頼性を向上させることができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）（ｂ）は、本発明の第１の実施形態を示す平面図及び断面図。
【図２】本発明の第２の実施形態を示す平面図。
【図３】本発明の第３の実施形態を示す平面図。
【図４】同実施形態を示す平面図。
【図５】本発明の変形形態を示す立面図。
【図６】従来形態を示す斜視図。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
図１を参照して本発明の第１の実施形態について説明する。
図１に示すように、本実施形態の半導体装置（モジュール）１は、配線部材としての略四角板状の配線基板１１と、該配線基板１１に実装されるＣＰＵ１２及び適宜の電気部品１３と、配線基板１１に電気的に接続される複数（５つ）の第１のリードフレーム２１，２２，２３，２４，２５及び複数（４つ）の第２のリードフレーム２６，２７，２８，２９と、配線基板１１を封止する略直方体状の樹脂封止部３０とを備えて構成される。
【００１７】
配線基板１１は、例えばガラスエポキシ樹脂やセラミックスなどの絶縁板上に銅箔などの導電体で配線パターンを描いたもので、図１（ａ）に示すように、その略四角形に広がる領域は、その周囲に配置される略四角枠状の非部品実装エリア１１ａと、該非部品実装エリア１１ａに包囲される部品実装エリア１１ｂとに区画されている。そして、ＣＰＵ１２（及び電気部品１３）は、配線基板１１の部品実装エリア１１ｂに実装されている。
【００１８】
一方、非部品実装エリア１１ａは、配線基板１１の図示下側に偏在するように広がっている。特に、非部品実装エリア１１ａは、配線基板１１の図示右下側で段付き状に拡大されている。そして、非部品実装エリア１１ａの表面の当該下側の部位には、ＣＰＵ１２に電気的に接続された複数（１１つ）のボンディングパッドＴ１と、配線基板１１の負極に繋がる複数（２つ）のボンディングパッドＴ２と、配線基板１１の正極に繋がる複数（３つ）のボンディングパッドＴ３とが配設されている。これらボンディングパッドＴ１〜Ｔ３は、配線パターンの一部を構成するもので、非部品実装エリア１１ａの図示下側の部位に沿って概ね一列に並んでいる。
【００１９】
ただし、ボンディングパッドＴ１〜Ｔ３は、ＣＰＵ１２に対向する部位を避けて配置されている。また、図示右側に配置されるボンディングパッドＴ１〜Ｔ３は、基本的に非部品実装エリア１１ａの形状に合わせてそれら以外のボンディングパッドＴ１〜Ｔ３よりも配線基板１１の内部側に配置されている。
【００２０】
第１のリードフレーム２１〜２５及び第２のリードフレーム２６〜２９は、非部品実装エリア１１ａ表面のボンディングパッドＴ１〜Ｔ３よりも更に図示下側の部位に設置されている。これら第１のリードフレーム２１〜２５及び第２のリードフレーム２６〜２９は、例えば同じ板厚の銅材にて同層で形成されている。また、第１のリードフレーム２１〜２５及び第２のリードフレーム２６〜２９は、非部品実装エリア１１ａの図示下側の部位に沿って一列に並んでいる。そして、第１のリードフレーム２１〜２５及び第２のリードフレーム２６〜２９は、各第２のリードフレーム２６〜２９が各隣り合う二つの第１のリードフレーム２１〜２５に挟まれるように交互に配置されている。
【００２１】
第１のリードフレーム２１〜２５は、各々の基端部が非部品実装エリア１１ａ表面の図示下側の部位に載置されており、樹脂封止部３０内から突出する先端部は、第１の端子２１ａ，２２ａ，２３ａ，２４ａ，２５ａを形成する。これら第１の端子２１ａ〜２５ａは、先端が分かれた挟み込み型の端子であって、互いに略同一形状を呈する。すなわち、第１の端子２１ａ〜２５ａは、樹脂封止部３０の図示下側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）からの突出長（樹脂封止部３０から延出している長さ）が互いに同等であるとともに、樹脂封止部３０の当該辺に沿う幅が互いに同等である。なお、第１の端子２１ａ〜２５ａは、外部装置と常時接続される端子であって、耐静電気性能の強い端子である。
【００２２】
同様に、第２のリードフレーム２６〜２９は、各々の基端部が非部品実装エリア１１ａ表面の図示下側の部位に載置されており、樹脂封止部３０内から突出する先端部は、第２の端子２６ａ，２７ａ，２８ａ，２９ａを形成する。これら第２の端子２６ａ〜２９ａは、略長尺状の差し込み型の端子であって、互いに略同一形状を呈する。すなわち、第２の端子２６ａ〜２９ａは、樹脂封止部３０の図示下側の辺からの突出長（樹脂封止部３０から延出している長さ）が互いに同等であるとともに、樹脂封止部３０の当該辺に沿う幅が互いに同等である。また、第２の端子２６ａ〜２９ａの前記突出長は、第１の端子２１ａ〜２５ａのそれよりも短く設定されており、且つ、第２の端子２６ａ〜２９ａの前記幅は、第１の端子２１ａ〜２５ａのそれよりも短く（狭く）設定されている。なお、第２の端子２６ａ〜２９ａは、ＣＰＵ１２の検査時又はＣＰＵ１２へのプログラミング時に使用される端子であって、耐静電気性能の弱い端子である。
【００２３】
ここで、第１のリードフレーム２１の樹脂封止部３０内に配置される基端部は、ワイヤＷ１を介してボンディングパッドＴ１に電気的に接続されている。また、第１のリードフレーム２１の基端部には、例えばｎチャネルのパワーＭＯＳＦＥＴからなる一対のスイッチング素子３１，３２が載置されている。
【００２４】
スイッチング素子３１は、そのゲートがワイヤＷ２を介してボンディングパッドＴ１に電気的に接続されるとともに、ドレインがワイヤＷ３を介してボンディングパッドＴ３に電気的に接続されている。そして、スイッチング素子３１は、そのソースが第１のリードフレーム２１に電気的に接続された状態でこれに載置されている。一方、スイッチング素子３２は、そのゲートがワイヤＷ４を介してボンディングパッドＴ１に電気的に接続されるとともに、ソースがワイヤＷ５を介してボンディングパッドＴ２に電気的に接続されている。そして、スイッチング素子３２は、そのドレインが第１のリードフレーム２１に電気的に接続された状態でこれに載置されている。
【００２５】
つまり、スイッチング素子３１のソース及びスイッチング素子３２のドレインは、第１のリードフレーム２１を介して短絡されている。また、スイッチング素子３１，３２は、該当のボンディングパッドＴ１を介してＣＰＵ１２にそれぞれ電気的に接続されることになる。第１のリードフレーム２１は、第１の端子２１ａにおいて電動モータの一側端子（図示略）に電気的に接続されており、ＣＰＵ１２により制御されるスイッチング素子３１，３２のスイッチング動作に応じて電動モータと導通する。
【００２６】
同様に、第１のリードフレーム２２の樹脂封止部３０内に配置される基端部は、ワイヤＷ６を介してボンディングパッドＴ１に電気的に接続されている。また、第１のリードフレーム２２の基端部には、例えばｎチャネルのパワーＭＯＳＦＥＴからなる一対のスイッチング素子３３，３４が載置されている。
【００２７】
スイッチング素子３３は、そのゲートがワイヤＷ７を介してボンディングパッドＴ１に電気的に接続されるとともに、ソースがワイヤＷ８を介してボンディングパッドＴ２に電気的に接続されている。そして、スイッチング素子３３は、そのドレインが第１のリードフレーム２２に電気的に接続された状態でこれに載置されている。一方、スイッチング素子３４は、そのゲートがワイヤＷ９を介してボンディングパッドＴ１に電気的に接続されるとともに、ドレインがワイヤＷ１０を介してボンディングパッドＴ３に電気的に接続されている。そして、スイッチング素子３４は、そのソースが第１のリードフレーム２２に電気的に接続された状態でこれに載置されている。
【００２８】
つまり、スイッチング素子３３のドレイン及びスイッチング素子３４のソースは、第１のリードフレーム２２を介して短絡されている。また、スイッチング素子３３，３４は、該当のボンディングパッドＴ１を介してＣＰＵ１２にそれぞれ電気的に接続されることになる。第１のリードフレーム２２は、第１の端子２２ａにおいて電動モータの他側端子（図示略）に電気的に接続されており、ＣＰＵ１２により制御されるスイッチング素子３３，３４のスイッチング動作に応じて電動モータと導通する。
【００２９】
第１のリードフレーム２３の樹脂封止部３０内に配置される基端部は、ワイヤＷ１１を介してボンディングパッドＴ３に電気的に接続されている。第１のリードフレーム２３は、第１の端子２３ａにおいてバッテリのプラス端子（図示略）に電気的に接続されており、配線基板１１を介してＣＰＵ１２等に給電する。
【００３０】
同様に、第１のリードフレーム２４の樹脂封止部３０内に配置される基端部は、ワイヤＷ１２を介してボンディングパッドＴ２に電気的に接続されている。第１のリードフレーム２４は、第１の端子２４ａにおいてバッテリのマイナス端子（図示略）に電気的に接続されており、配線基板１１を介してＣＰＵ１２等に給電する。
【００３１】
第１のリードフレーム２５の樹脂封止部３０内に配置される基端部は、ワイヤＷ１３を介してボンディングパッドＴ１に電気的に接続されている。従って、第１のリードフレーム２５は、ＣＰＵ１２に電気的に接続されることになる。第１のリードフレーム２５は、第１の端子２５ａにおいて外部の適宜のホストコンピュータ（図示略）に電気的に接続されており、配線基板１１を介してＣＰＵ１２に情報信号を出力する。
【００３２】
第２のリードフレーム２６〜２９の樹脂封止部３０内に配置される各基端部は、ワイヤＷを介して該当のボンディングパッドＴ１に電気的に接続されている。従って、第２のリードフレーム２６〜２９は、ＣＰＵ１２にそれぞれ電気的に接続されることになる。第２のリードフレーム２６〜２９は、第２の端子２６ａ〜２９ａにおいて外部の適宜の整備用端末（図示略）に電気的に接続可能であり、配線基板１１を介してＣＰＵ１２にデータ転送する。これにより、ＣＰＵ１２（半導体装置１）の電気的特性の検査や、ＣＰＵ１２内の不揮発性メモリへのプログラム書き込みなどが行われる。
【００３３】
なお、ワイヤＷ１〜Ｗ１３，Ｗは、例えばアルミニウムの細線からなり、超音波を利用した熱圧着にてボンディングパッドＴ１〜Ｔ３等に結線されている。特に、ボンディングパッドＴ２，Ｔ３に結線されるワイヤＷ３，Ｗ５，Ｗ８，Ｗ１０は、それら以外よりも外径が相対的に大きくなっている。これは、ワイヤＷ３，Ｗ５，Ｗ８，Ｗ１０に大電流が流れることを考慮して、それらの抵抗を小さくするためである。
【００３４】
また、スイッチング素子３１〜３４を搭載する第１のリードフレーム２１，２２の基端部は、それら以外のリードフレーム２３〜２９よりも占有面積が拡大されており、これに伴って配線基板１１の内部側への突出長も拡大されている。そして、両第１のリードフレーム２１，２２に対向するボンディングパッドＴ１〜Ｔ３（図示右側に配置されるボンディングパッドＴ１〜Ｔ３）は、第１のリードフレーム２１，２２の形状に合わせて配線基板１１の内部側に配置されている。
【００３５】
換言すれば、配線基板１１の部品実装エリア１１ｂは、このようなボンディングパッドＴ１〜Ｔ３の配置に合わせて第１のリードフレーム２３〜２５及び第２のリードフレーム２７〜２９の周辺で段付き状に拡大されている。そして、ＣＰＵ１２は、部品実装エリア１１ｂの上述の拡大された部位に実装されている。これは、配線基板１１の限られた領域内で、より大きなＣＰＵ１２を実装可能とするためである。
【００３６】
なお、図１（ｂ）に示すように、前記電気部品１３は、ＣＰＵ１２の実装面とは反対側となる配線基板１１（部品実装エリア１１ｂ）の表面に実装されている。
そして、前記樹脂封止部３０は、第１の端子２１ａ〜２５ａ及び第２の端子２６ａ〜２９ａを除く全て（配線基板１１、ＣＰＵ１２、電気部品１３、スイッチング素子３１〜３４、ボンディングパッドＴ１〜Ｔ３、ワイヤＷ１〜Ｗ１３，Ｗ）を封止する。これにより、ＣＰＵ１２、電気部品１３及びスイッチング素子３１〜３４は、配線基板１１とともに１パッケージ化されている。
【００３７】
次に、本実施形態の動作について説明する。
既述のように、第１の端子２１ａ〜２５ａ及び第２の端子２６ａ〜２９ａは、樹脂封止部３０の図示下側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）に配置されており、第２の端子２６ａ〜２９ａは、当該辺において、少なくとも二つの第１の端子２１ａ〜２５ａに挟まれる。これにより、半導体装置１の組付け時等に作業者が第２の端子２６ａ〜２９ａに接触する可能性が低下する。
【００３８】
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
（１）本実施形態では、半導体装置１の組付け時等に作業者が第２の端子２６ａ〜２９ａに接触する可能性が低下する。このため、第２の端子２６ａ〜２９ａに静電気が印加されることによるＣＰＵ１２の劣化を抑制でき、信頼性を向上させることができる。そして、静電気対策用の回路や端子保護カバー等を追加する必要がなくなり、低コスト化を図ることができる。
【００３９】
また、互いに異なる役割の端子（第１の端子２１ａ〜２５ａ及び第２の端子２６ａ〜２９ａ）を樹脂封止部３０の図示下側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）に集約配置したことで、より小型化が可能であるとともに、取付構造を簡素化できる。
【００４０】
（２）本実施形態では、第１の端子２１ａ〜２５ａ及び第２の端子２６ａ〜２９ａは、前記一つの辺において交互に配置されている。従って、第２の端子２６ａ〜２９ａは、前記一つの辺において、両側にそれぞれ第１の端子２１ａ〜２５ａが隣り合っていることで、作業者が第２の端子２６ａ〜２９ａに接触して該第２の端子２６ａ〜２９ａに静電気が印加される可能性を低減することができる。
【００４１】
（３）本実施形態では、第１の端子２１ａ〜２５ａの樹脂封止部３０から延出している長さ（樹脂封止部３０からの突出長）は、第２の端子２６ａ〜２９ａの樹脂封止部から延出している長さよりも長くされている。従って、第２の端子２６ａ〜２９ａに対する第１の端子２１ａ〜２５ａの延出分だけ、作業者が第２の端子２６ａ〜２９ａに接触して該第２の端子２６ａ〜２９ａに静電気が印加される可能性を低減することができる。
【００４２】
特に、第１の端子２１ａ〜２５ａの前記一つの辺に沿う幅は、第２の端子２６ａ〜２９ａの前記一つの辺に沿う幅よりも長く（広く）されていることで、第２の端子２６ａ〜２９ａに対する第１の端子２１ａ〜２５ａの拡幅分だけ、作業者が第２の端子２６ａ〜２９ａに接触して該第２の端子２６ａ〜２９ａに静電気が印加される可能性をいっそう低減することができる。
【００４３】
（４）本実施形態では、配線基板１１の一部（非部品実装エリア１１ａ）に重ねて第１のリードフレーム２１〜２５及び第２のリードフレーム２６〜２９を設置したことで、より小型化することができる。特に、第１のリードフレーム２１，２２（スイッチング素子３１〜３４）周辺のボンディングパッドＴ１〜Ｔ３の位置と、第１のリードフレーム２３〜２５及び第２のリードフレーム２７〜２９周辺のボンディングパッドＴ１〜Ｔ３の位置とをずらしたことで、より大型のＣＰＵ１２を実装することができる。
【００４４】
（５）本実施形態では、ＣＰＵ１２及びスイッチング素子３１〜３４を１パッケージ化したことで、例えばこれらを個別にパッケージする場合に比べて小型化することができる。
【００４５】
（６）本実施形態では、大電流が流れることで発熱しやすいスイッチング素子３１〜３４を熱伝導に優れた第１のリードフレーム２１，２２に搭載したことで、例えば配線基板１１に直に搭載する場合に比べて放熱効率を向上させることができる。特に、第１のリードフレーム２１，２２の基端部は、他の第１のリードフレーム２３〜２５及び第２のリードフレーム２６〜２９の基端部よりも拡大されていることで、大電流による発熱を抑制することができるとともに、放熱効率を向上させることができる。
【００４６】
（７）本実施形態では、ＣＰＵ１２を、スイッチング素子３１〜３４を搭載する第１のリードフレーム２１，２２から離して配置したことで、ＣＰＵ１２及びスイッチング素子３１〜３４のいずれか一方の発熱が、ＣＰＵ１２及びスイッチング素子３１〜３４のいずれか他方に及ぼす影響を抑制することができる。
【００４７】
（第２の実施形態）
図２を参照して本発明の第２の実施形態について説明する。なお、第２の実施形態は、配線基板に接地端子を設置したことが主に第１の実施形態と異なる構成である。
【００４８】
すなわち、本実施形態の半導体装置（モジュール）４０は、配線部材としての略四角板状の配線基板４１と、該配線基板４１に電気的に接続される複数（５つ）の第１のリードフレーム５１，５２，５３，５４，５５及び複数（６つ）の第２のリードフレーム５６と、接地フレーム５７と、前記樹脂封止部３０とを備えて構成される。なお、配線基板４１には、図１に示すＣＰＵ１２が実装されている（図２においては図示略）。
【００４９】
第１のリードフレーム５１〜５５、第２のリードフレーム５６及び接地フレーム５７は、配線基板４１表面の図示下側の部位に設置されている。これら第１のリードフレーム５１〜５５、第２のリードフレーム５６及び接地フレーム５７は、例えば同じ板厚の銅材にて同層で形成されている。
【００５０】
第１のリードフレーム５１〜５５及び第２のリードフレーム５６は、配線基板４１の図示下側の部位に沿って一列に並んでいる。そして、隣り合う第１のリードフレーム５１，５２間には二つの第２のリードフレーム５６が配置されるとともに、隣り合う第１のリードフレーム５２，５３間には一つの第２のリードフレーム５６が配置されている。また、隣り合う第１のリードフレーム５３，５４間には一つの第２のリードフレーム５６が配置されるとともに、隣り合う第１のリードフレーム５４，５５間には二つの第２のリードフレーム５６が配置されている。
【００５１】
第１のリードフレーム５１〜５５は、各々の基端部が配線基板４１表面の図示下側の部位に載置されており、樹脂封止部３０内から突出する先端部は、第１の端子５１ａ，５２ａ，５３ａ，５４ａ，５５ａを形成する。これら第１の端子５１ａ〜５５ａは、先端が分かれた挟み込み型の端子であって、互いに略同一形状を呈する。すなわち、第１の端子５１ａ〜５５ａは、樹脂封止部３０の図示下側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）からの突出長が互いに同等であるとともに、樹脂封止部３０の当該辺に沿う幅が互いに同等である。なお、第１の端子５１ａ〜５５ａは、外部装置と常時接続される端子である。
【００５２】
同様に、複数の第２のリードフレーム５６は、各々の基端部が配線基板４１表面の図示下側の部位に載置されており、樹脂封止部３０内から突出する先端部は、第２の端子５６ａを形成する。これら第２の端子５６ａは、略長尺状の差し込み型の端子であって、互いに略同一形状を呈する。すなわち、第２の端子５６ａは、樹脂封止部３０の図示下側の辺からの突出長が互いに同等であるとともに、樹脂封止部３０の当該辺に沿う幅が互いに同等である。また、第２の端子５６ａの前記突出長は、第１の端子５１ａ〜５５ａのそれよりも短く設定されており、且つ、第２の端子５６ａの前記幅は、第１の端子５１ａ〜５５ａのそれよりも短く（狭く）設定されている。なお、第２の端子５６ａは、ＣＰＵ１２の検査時又はＣＰＵ１２へのプログラミング時に使用される端子である。
【００５３】
接地フレーム５７は、第１のリードフレーム５１〜５５及び第２のリードフレーム５６よりも配線基板４１の内部側でそれらの並設方向に延在する接続部５７ａと、該接続部５７ａの両端から図示下側に屈曲する一対の延出部５７ｂとを有して略コの字状に成形されている。そして、各延出部５７ｂの樹脂封止部３０内から突出する先端部は、接地端子５７ｃを形成する。両接地端子５７ｃは、全ての第１の端子５１ａ〜５５ａ及び第２の端子５６ａを挟むように樹脂封止部３０の図示下側の辺の両端に配置されている。
【００５４】
第１のリードフレーム５２，５４の樹脂封止部３０内に配置される基端部には、例えばｎチャネルのパワーＭＯＳＦＥＴからなる一対のスイッチング素子５８がそれぞれ載置されている。これら４つのスイッチング素子５８の電気的な接続は、前記スイッチング素子３１〜３４に準じたものであるため、その説明は割愛する。なお、スイッチング素子５８を搭載する第１のリードフレーム５２，５４の基端部は、それら以外のリードフレームよりも占有面積が拡大されている。
【００５５】
前記樹脂封止部３０は、第１の端子５１ａ〜５５ａ、第２の端子５６ａ及び接地端子５７ｃを除く全て（配線基板４１、スイッチング素子５８等）を封止する。
以上詳述したように、本実施形態によれば、前記第１の実施形態における（１）（３）〜（６）の効果に加えて以下に示す効果が得られるようになる。
【００５６】
（１）本実施形態では、樹脂封止部３０の図示下側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）の両端に静電気対策用の接地端子５７ｃが配置されることで、これら接地端子５７ｃに挟まれる第２の端子５６ａ等に静電気が印加される可能性を低減することができる。
【００５７】
（第３の実施形態）
図３及び図４を参照して本発明の第３の実施形態について説明する。
図３に示すように、本実施形態の半導体装置７０は、配線基板（図示略）に実装されるＣＰＵ７１、サージ対策部品７２、通信ＩＣ７３及び三相のブリッジ回路７４と、配線基板と共にこれらを封止する略直方体状の樹脂封止部７７とを備えて構成される。
【００５８】
サージ対策部品７２は、樹脂封止部７７内から突出する一対の第１の端子７５ａ，７５ｂと電気的に接続されている。サージ対策部品７２は、これら第１の端子７５ａ，７５ｂを介してバッテリのプラス端子及びマイナス端子（図示略）にそれぞれ電気的に常時接続される。また、サージ対策部品７２は、樹脂封止部７７内でＣＰＵ７１、通信ＩＣ７３及びブリッジ回路７４にそれぞれ電気的に接続されている。従って、両第１の端子７５ａ，７５ｂは、サージ対策部品７２を介してＣＰＵ７１等にバッテリ電源を供給する。
【００５９】
通信ＩＣ７３は、樹脂封止部７７内から突出する一対の第１の端子７５ｃ，７５ｄと電気的に接続されている。通信ＩＣ７３は、樹脂封止部７７内でＣＰＵ７１に電気的に接続されるとともに、第１の端子７５ｃ，７５ｄを介して外部の適宜のホストコンピュータ（図示略）に電気的に常時接続される。通信ＩＣ７３は、ホストコンピュータから受信した情報信号をＣＰＵ７１に出力する。
【００６０】
ブリッジ回路７４は、樹脂封止部７７内から突出する３つの第１の端子７５ｅ，７５ｆ，７５ｇと電気的に接続されている。ブリッジ回路７４は、樹脂封止部７７内でＣＰＵ７１に電気的に接続されるとともに、これら第１の端子７５ｅ〜７５ｇを介して三相の電動モータの３つの端子（図示略）にそれぞれ電気的に常時接続される。そして、ブリッジ回路７４は、ＣＰＵ７１により制御されるスイッチング動作に応じて電動モータと導通する。
【００６１】
ＣＰＵ７１は、樹脂封止部７７内から突出する複数（６つ）の第２の端子７６とそれぞれ電気的に接続されている。これら第２の端子７６は、外部の適宜の整備用端末（図示略）に電気的に接続可能であり、ＣＰＵ７１にデータ転送する。これにより、ＣＰＵ７１（半導体装置７０）の電気的特性の検査や、ＣＰＵ７１内の不揮発性メモリへのプログラム書き込みなどが行われる。
【００６２】
図４に示すように、第１の端子７５ａ〜７５ｇ及び複数の第２の端子７６は、樹脂封止部７７の図示下側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）に沿って一列に並んでいる。そして、第１の端子７５ａ〜７５ｇ及び複数の第２の端子７６は、各第２の端子７６が各隣り合う二つの第１の端子７５ａ〜７５ｇに挟まれるように交互に配置されている。
【００６３】
第１の端子７５ａ〜７５ｇは、略長尺状の差し込み型の端子であって、互いに略同一形状を呈する。すなわち、第１の端子７５ａ〜７５ｇは、樹脂封止部７７の図示下側の辺からの突出長（樹脂封止部７７から延出している長さ）が互いに同等であるとともに、樹脂封止部７７の当該辺に沿う幅が互いに同等である。
【００６４】
複数の第２の端子７６は、略長尺状の差し込み型の端子であって、互いに略同一形状を呈する。すなわち、第２の端子７６は、樹脂封止部７７の図示下側の辺からの突出長（樹脂封止部７７から延出している長さ）が互いに同等であるとともに、樹脂封止部７７の当該辺に沿う幅が互いに同等である。また、第２の端子７６の前記突出長は、第１の端子７５ａ〜７５ｇのそれよりも短く設定されている。
【００６５】
以上詳述したように、本実施形態によれば、前記第１の実施形態における（２）（３）と同様の効果に加えて以下に示す効果が得られるようになる。
（１）本実施形態では、複数の第２の端子７６は、樹脂封止部７７の図示下側の辺において、少なくとも二つの第１の端子７５ａ〜７５ｇに挟まれるため、半導体装置７０の組付け時等に作業者が第２の端子７６に接触する可能性が低下する。このため、第２の端子７６に静電気が印加されることによるＣＰＵ７１の劣化を抑制でき、信頼性を向上させることができる。
【００６６】
また、互いに異なる役割の端子（第１の端子７５ａ〜７５ｇ及び第２の端子７６）を樹脂封止部７７の図示下側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）に集約配置したことで、より小型化が可能であるとともに、取付構造を簡素化できる。
【００６７】
なお、上記実施形態は以下のように変更してもよい。
・図５に示すように、樹脂封止部３０（配線基板１１，４１）の板厚方向に並設される第１の端子６１及び第２の端子６２であってもよい。つまり、第１の端子６１及び第２の端子６２は、樹脂封止部３０の図示左側の辺（樹脂封止部の一側面を所定方向から見た形状における一つの辺）に配置されている。そして、第２の端子６２は、隣り合う二つの第１の端子６１に挟まれて配置されている。また、第１の端子６１の樹脂封止部から延出している長さ（樹脂封止部３０からの突出長）は、第２の端子６２の樹脂封止部から延出している長さよりも長くされている。このように変更しても、前記第１の実施形態における（１）〜（３）の効果と同様の効果が得られるようになる。
【００６８】
なお、少なくとも二つの第１の端子６１が第２の端子６２よりも前記一つの辺の両端側に配置されるのであれば、第１の端子６１及び第２の端子６２の個数及びそれらの配置は任意である。
【００６９】
・前記第１の実施形態において、第１のリードフレーム２１〜２５は、互いに同一形状を呈していてもよい。
・前記第１の実施形態において、ＣＰＵ１２は、スイッチング素子３１〜３４を搭載する第１のリードフレーム２１，２２の近傍に配置してもよい。
【００７０】
・前記第１の実施形態において、ワイヤＷ１〜Ｗ１３，Ｗは、例えば金線などであってもよい。また、ワイヤＷ１〜Ｗ１３，Ｗに代えて、例えばアルミニウム製のリボンを採用してもよい。
【００７１】
・前記第２の実施形態において、第１のリードフレーム５１〜５５は、互いに同一形状を呈していてもよい。
・前記第１、第２の実施形態において、リードフレーム２１〜２９，５１〜５６の全体を、配線基板１１の外側に配置してもよい。
【００７２】
・前記第１、第２の実施形態において、スイッチング素子３１〜３４，５８は、ｐチャネルのパワーＭＯＳＦＥＴや、大パワーのバイポーラトランジスタであってもよい。
・前記第１、第２の実施形態において、スイッチング素子３１〜３４，５８は、配線基板１１に直に搭載してもよい。
【００７３】
・前記第１、第２の実施形態において、第１の端子及び第２の端子は、樹脂封止部３０の前記一つの辺に沿う幅が互いに同等であってもよい。
・前記３の実施形態において、サージ対策部品７２を割愛してもよい。
【００７４】
・前記各実施形態において、第１の端子及び第２の端子は、樹脂封止部３０，７７からの延出方向に対して段差を設けることで、互いに異なる形状になるようにしてもよい。
・前記各実施形態において、第１の端子及び第２の端子は、樹脂封止部３０，７７からの突出長が互いに同等であってもよい。
【００７５】
・前記各実施形態において、第１の端子及び第２の端子は、互いに同一形状を呈していてもよい。
・前記各実施形態において、少なくとも二つの第１の端子が第２の端子よりも前記一つの辺の両端側に配置されるのであれば、第１の端子及び第２の端子の配置は任意である。特に、少なくとも二つの第１の端子が第２の端子よりも前記一つの辺の両端側に配置されるのであれば、第１のリードフレーム及び第２のリードフレームの基端部の配置は任意である。つまり、第１の端子及び第２の端子の配列順と、第１のリードフレーム及び第２のリードフレームの基端部の配列順とは必ずしも合致していなくてもよい。
【００７６】
・前記各実施形態において、樹脂封止部の一側面を所定方向から見た形状は、略四角形以外の略多角形状であってもよい。
・前記各実施形態において、配線部材としての配線基板１１，４１に代えて、例えば絶縁板状に配線パターンに合わせて敷設したバスバーを採用してもよい。この場合、ＣＰＵ１２等はバスバーに実装される。
【００７７】
・本発明において、「ＣＰＵ」とは、所定処理に特化したＤＳＰも含むものとする。
次に、上記実施形態及び別例から把握できる技術的思想について以下に追記する。
（イ）請求項１〜５のいずれか一項に記載の半導体装置において、
前記第１の端子の前記一つの辺に沿う幅は、前記第２の端子の前記一つの辺に沿う幅よりも長くされていることを特徴とする半導体装置。同構成によれば、特に、請求項３に記載の構成にこの構成が適用されることで、前記第２の端子に対する前記第１の端子の拡幅分だけ、作業者が前記第２の端子に接触して該第２の端子に静電気が印加される可能性をいっそう低減することができるといった作用効果も得られるようになる。
【符号の説明】
【００７８】
１，４０，７０…半導体装置、１１，４１…配線基板（配線部材）、１２，７１…ＣＰＵ、２１ａ〜２５ａ，５１ａ〜５５ａ，６１，７５ａ〜７５ｇ…第１の端子、２６ａ〜２９ａ，５６ａ，６２，７６…第２の端子、３０，７７…樹脂封止部、５７ｃ…接地端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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