(57)【要約】【課題】１つの電子部品内蔵基板に集積した複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの動作の精度を向上する。【解決手段】複数の非絶縁型ＤＣ／ＤＣコンバータ１０ｋはそれぞれ、ノードｎ１ｋとノードｎ２ｋの間に直列に接続されたスイッチ素子１１ｋ及びチョークコイル１３ｋと、一方端部がスイッチ素子１１ｋとチョークコイル１３ｋの接続点であるノードｎ３ｋに接続され、他方端部が対応するグランド端子Ｇｋに接続されたスイッチ素子１２ｋと、スイッチ素子１２ｋの他方端部であるノードｎ４ｋの電圧に基づき、スイッチ素子１１ｋ，１２ｋのオンオフ状態を排他的に制御するエラーアンプ１４ｋとを有し、共通基準線ＺＧは、複数の非絶縁型ＤＣ／ＤＣコンバータ１０ｋそれぞれのスイッチ素子１２ｋとグランド端子Ｇｋを接続する配線に設けられるノードｎ５ｋに接続される。【選択図】図１
2014220958.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ、外部電源が供給される第１のノードと、負荷に接続される第２のノードと、グランド電位が供給されるグランド端子とを有する複数の非絶縁型ＤＣ／ＤＣコンバータと、
前記複数の非絶縁型ＤＣ／ＤＣコンバータに共通に接続される共通基準線とを備え、
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、
前記第１のノードと前記第２のノードの間に直列に接続された第１のスイッチ素子及びインダクタと、
一方端部が前記第１のスイッチ素子と前記インダクタの接続点である第３のノードに接続され、他方端部が対応する前記グランド端子に接続された第２のスイッチ素子と、
前記第２のスイッチ素子の前記他方端部である第４のノードの電圧に基づき、前記第１及び第２のスイッチ素子のオンオフ状態を排他的に制御する出力電圧調整回路とを有し、
前記共通基準線は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第２のスイッチ素子と前記グランド端子とを接続する配線に設けられる第５のノードに接続される
ことを特徴とする複合電源管理装置。
【請求項２】
第１乃至第３の配線層、前記第１の配線層と前記第２の配線層の間に位置する第１の樹脂層、前記第２の配線層と前記第３の配線層の間に位置する第２の樹脂層、前記第１の樹脂層を貫通して前記第１及び第２の配線層を相互に接続する第１のビア導体、前記第２の樹脂層を貫通して前記第２及び第３の配線層を相互に接続する第２のビア導体、及び、前記第２の樹脂層に設けられるＩＣ用ビア導体を有する多層基板と、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第１及び第２のスイッチ素子並びに前記出力電圧調整回路が集積され、かつ前記第２の樹脂層に埋め込まれた半導体電子部品とをさらに備え、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第１の配線層に形成されるとともに、前記第１及び第２のビア導体を介して前記第２及び第３の配線層に接続され、
前記半導体電子部品は、前記ＩＣ用ビア導体を介して、対応する前記グランド端子に接続される前記第２の配線層内の配線に接続され、
前記共通基準線は、前記第３の配線層に設けられ、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第３の配線層内の前記共通基準線である配線に接続される
ことを特徴とする請求項１に記載の複合電源管理装置。
【請求項３】
前記多層基板は、第４の配線層、前記第３の配線層と前記第４の配線層の間に位置する第３の樹脂層、及び、前記第３の樹脂層を貫通して前記第３及び第４の配線層を相互に接続する第３のビア導体をさらに有し、
前記インダクタは、前記第４の配線層に接続するチップ部品である
ことを特徴とする請求項２に記載の複合電源管理装置。
【請求項４】
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、
前記第１のノードと前記共通基準線との間に接続される第１のキャパシタと、
前記第２のノードと前記共通基準線との間に接続される第２のキャパシタとをさらに有し、
前記第１及び第２のキャパシタはそれぞれ、前記第４の配線層に接続するチップ部品である
ことを特徴とする請求項３に記載の複合電源管理装置。
【請求項５】
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記共通基準線がないとした場合の前記第４のノードの電圧である第１の電圧が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の電圧の合計値に占める割合を第１の割合とし、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記第５のノードと前記共通基準線の間の配線抵抗である第１の抵抗の値が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の抵抗の値の合計値に占める割合を第２の割合とすると、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける前記第１の抵抗の値は、当該非絶縁型ＤＣ／ＤＣコンバータにおける前記第１及び第２の割合が反比例の関係となるように決定される
ことを特徴とする請求項１乃至４のいずれか一項に記載の複合電源管理装置。
【請求項６】
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第４のノードと前記第５のノードの間を流れる電流の量を測定する電流センサを有し、
前記複合電源管理装置は、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の伝達関数を補正する伝達関数補正手段と、
前記伝達関数の補正情報を前記複数の非絶縁型ＤＣ／ＤＣコンバータごとに記憶する記憶手段とをさらに備え、
前記伝達関数補正手段は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記電流センサの測定結果と、前記記憶手段に記憶される前記補正情報とに基づき、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の前記伝達関数を補正する
ことを特徴とする請求項１乃至５のいずれか一項に記載の複合電源管理装置。
【請求項７】
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ降圧ＤＣ／ＤＣコンバータであり、
前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第１のノード寄りの位置に配置される
ことを特徴とする請求項１乃至６のいずれか一項に記載の複合電源管理装置。
【請求項８】
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ昇圧ＤＣ／ＤＣコンバータであり、
前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第２のノード寄りの位置に配置される
ことを特徴とする請求項１乃至６のいずれか一項に記載の複合電源管理装置。
【請求項９】
請求項１乃至８のいずれか一項に記載された複合電源管理装置を備えることを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合電源管理装置及び通信装置に関し、特に、１つの電子部品内蔵基板内に複数の非絶縁型降圧（又は昇圧）ＤＣ／ＤＣコンバータが集積された構造を有する複合電源管理装置及びそのような複合電源管理装置を備える通信装置に関する。
【背景技術】
【０００２】
近年急速に普及しているスマートフォンなどの通信装置では、外部から供給される電源電圧を降圧又は昇圧して内部のプロセッサに供給するために、非絶縁型のＤＣ／ＤＣコンバータが用いられる。非絶縁型のＤＣ／ＤＣコンバータは、トランジスタのスイッチングにより電圧を変換するもので、変圧器を用いないため小型化に適している。近年では、このような非絶縁型のＤＣ／ＤＣコンバータを内蔵した電子部品内蔵基板も用いられるようになっており、特許文献１には、降圧ＤＣ／ＤＣコンバータを内蔵した電子部品内蔵基板の例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４９５３０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、最近のスマートフォンなどの通信装置には、ベースバンドプロセッサやアプリケーションプロセッサなど、互いに異なる電源電圧を必要とする複数の部品を内蔵するものがある。この場合、単一の電源電圧から複数の電源電圧を生成する仕組みが必要であり、その具体的な例として近年、複数の非絶縁型ＤＣ／ＤＣコンバータを１つの電子部品内蔵基板に集積した構造を有する複合電源管理装置が検討されている。
【０００５】
しかしながら、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合、１つの非絶縁型ＤＣ／ＤＣコンバータのみを組み込む場合に比べて降圧動作や昇圧動作の誤差が大きくなってしまうので、改善が必要とされている。以下、この点について詳しく説明する。
【０００６】
図６（ａ）（ｂ）はそれぞれ、本発明の背景技術による非絶縁型の降圧ＤＣ／ＤＣコンバータ１００、本発明の背景技術による非絶縁型の昇圧ＤＣ／ＤＣコンバータ１１０を示す図である。図６（ａ）には、直流電源１２０と、降圧した電源電圧の供給先である負荷１２１も図示し、図６（ｂ）には、直流電源１２０と、昇圧した電源電圧の供給先である負荷１２２も図示している。以下では、まず初めにこれらの構成を説明し、その後、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合の問題点について説明する。
【０００７】
降圧ＤＣ／ＤＣコンバータ１００は、図６（ａ）に示すように、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子１０１と、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子１０２と、チョークコイル１０３と、エラーアンプ１０４と、基準電圧生成回路１０５と、可変抵抗１０６と、抵抗１０７と、ランプ波生成回路１０８と、コンパレータ１０９とを有して構成される。降圧ＤＣ／ＤＣコンバータ１００の入力ノードｎ１００には直流電源１２０、出力ノードｎ１０１には負荷１２１がそれぞれ接続される。
【０００８】
スイッチ素子１０１及びチョークコイル１０３は、入力ノードｎ１００と出力ノードｎ１０１の間に、この順で直列に接続される。スイッチ素子１０２は、スイッチ素子１０１とチョークコイル１０３の接続点であるノードｎ１０２と、グランド端子との間に接続される。抵抗１０７及び可変抵抗１０６は、出力ノードｎ１０１と、スイッチ素子１０２のグランド側端部であるノードｎ１０３との間に、この順で直列に接続される。
【０００９】
スイッチ素子１０１，１０２のゲート電極は、ともにコンパレータ１０９の出力端子に接続される。コンパレータ１０９の非反転入力端子はランプ波生成回路１０８の出力端子に接続され、コンパレータ１０９の反転入力端子はエラーアンプ１０４の出力端子に接続される。エラーアンプ１０４の非反転入力端子は基準電圧生成回路１０５に接続され、エラーアンプ１０４の反転入力端子は抵抗１０７と可変抵抗１０６の接続点であるノードｎ１０４に接続される。
【００１０】
降圧ＤＣ／ＤＣコンバータ１００では、エラーアンプ１０４の制御によって、スイッチ素子１０１，１０２の状態が切り替えられる。具体的には、スイッチ素子１０１，１０２がそれぞれオン、オフである第１の状態と、スイッチ素子１０１，１０２がそれぞれオフ、オンである第２の状態との間で、スイッチ素子１０１，１０２の状態が切り替えられる。第１の状態では、直流電源１２０からルートＲ１０１に沿って負荷１２１に電源電圧が供給され、さらにチョークコイル１０３にエネルギーが蓄積される。一方第２の状態では、チョークコイル１０３から放出されるエネルギーによって電圧が生じ、この電圧がルートＲ１０２に沿って負荷１２１に供給される。
【００１１】
エラーアンプ１０４は、ノードｎ１０４の電圧と基準電圧生成回路１０５の出力電圧との差分を積分した値を出力し、コンパレータ１０９は、この積分値がランプ波生成回路１０８の出力電圧より大きい場合にローレベルの電圧を出力し、スイッチ素子１０１，１０２を上述した第１の状態とする。これにより、出力ノードｎ１０１の電圧が上昇する。一方、コンパレータ１０９は、エラーアンプ１０４の出力がランプ波生成回路１０８の出力電圧より小さい場合にハイレベルの電圧を出力し、スイッチ素子１０１，１０２を上述した第２の状態とする。これにより、出力ノードｎ１０１の電圧が下降する。こうして、出力ノードｎ１０１の電圧が一定値とされる。
【００１２】
次に、昇圧ＤＣ／ＤＣコンバータ１１０は、図６（ｂ）に示すように、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子１１１と、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子１１２と、チョークコイル１１３と、エラーアンプ１１４と、基準電圧生成回路１１５と、可変抵抗１１６と、抵抗１１７と、ランプ波生成回路１１８と、コンパレータ１１９とを有して構成される。昇圧ＤＣ／ＤＣコンバータ１１０の入力ノードｎ１１０には直流電源１２０が、出力ノードｎ１１１には負荷１２２がそれぞれ接続される。
【００１３】
チョークコイル１１３及びスイッチ素子１１２は、入力ノードｎ１１０と出力ノードｎ１１１の間に、この順で直列に接続される。スイッチ素子１１１は、チョークコイル１１３とスイッチ素子１１２の接続点であるノードｎ１１２と、グランド端子との間に接続される。抵抗１１７及び可変抵抗１１６は、出力ノードｎ１１１と、スイッチ素子１１１のグランド側端部であるノードｎ１１３との間に、この順で直列に接続される。
【００１４】
スイッチ素子１１１，１１２のゲート電極は、ともにコンパレータ１１９の出力端子に接続される。コンパレータ１１９の非反転入力端子はランプ波生成回路１１８の出力端子に接続され、コンパレータ１１９の反転入力端子はエラーアンプ１１４の出力端子に接続される。エラーアンプ１１４の非反転入力端子は基準電圧生成回路１１５に接続され、エラーアンプ１１４の反転入力端子は抵抗１１７と可変抵抗１１６の接続点であるノードｎ１１４に接続される。
【００１５】
昇圧ＤＣ／ＤＣコンバータ１１０では、エラーアンプ１１４の制御によって、スイッチ素子１１１，１１２の状態が切り替えられる。具体的には、スイッチ素子１１１，１１２がそれぞれオン、オフである第３の状態と、スイッチ素子１１１，１１２がそれぞれオフ、オンである第４の状態との間で、スイッチ素子１１１，１１２の状態が切り替えられる。第３の状態では、直流電源１２０からルートＲ１０３に沿ってチョークコイル１１３に電源電圧が供給され、これによってチョークコイル１１３にエネルギーが蓄積される。一方第４の状態では、直流電源１２０からルートＲ１０４に沿って負荷１２２に電源電圧が供給されるが、チョークコイル１１３から放出されるエネルギーによって生ずる電圧が加わるため、負荷１２２に印加される電圧は、直流電源１２０が出力する電源電圧より大きい電圧となる。
【００１６】
エラーアンプ１１４は、ノードｎ１１４の電圧と基準電圧生成回路１０５の出力電圧との差分を積分した値を出力し、コンパレータ１１９は、この積分値がランプ波生成回路１１８の出力電圧より大きい場合にハイレベルの電圧を出力し、スイッチ素子１１１，１１２を上述した第３の状態とする。これにより、チョークコイル１１３にエネルギーが蓄積される一方、出力ノードｎ１１１の電圧は下降する。一方、コンパレータ１１９は、エラーアンプ１１４の出力がランプ波生成回路１１８の出力電圧より小さい場合にローレベルの電圧を出力し、スイッチ素子１１１，１１２を上述した第４の状態とする。これにより、出力ノードｎ１１１の電圧が上昇する。こうして、出力ノードｎ１１１の電圧が一定値とされる。
【００１７】
以下、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合の問題点について説明する。
【００１８】
初めに、降圧ＤＣ／ＤＣコンバータ１００に着目して説明する。上記の説明から理解されるように、エラーアンプ１０４は、ノードｎ１０４の電圧に基づいてスイッチ素子１０１，１０２の切り替え制御を行っている。そして、ノードｎ１０４の電圧は、ノードｎ１０１の電圧だけでなく、ノードｎ１０３の電圧によっても変動する。したがって、エラーアンプ１０４を正しく動作させるためには、ノードｎ１０３の電圧を一定に保つ必要がある。
【００１９】
ノードｎ１０３は、図６（ａ）に示すように、グランド端子に接続されている。したがって、通常であれば、ノードｎ１０３の電圧は、外部から供給されるグランド電位に等しい値となる。実際、ルートＲ１０１を電流が流れる場合（ノードｎ１０３を電流が流れない場合）には、ノードｎ１０３の電圧はグランド電位にほぼ等しくなる。しかしながら、ルートＲ１０２を電流が流れる場合、ノードｎ１０３の電圧はグランド電位より小さな値に変化してしまう。これは、ノードｎ１０３とグランド端子の間に配線抵抗が存在するために生ずる電圧降下によるものである。
【００２０】
１つの電子部品内蔵基板に１つの非絶縁型ＤＣ／ＤＣコンバータのみを組み込む場合、ノードｎ１０３とグランド端子の間の配線抵抗が極力小さな値となるよう電子部品内蔵基板の内部配線や内部ビア導体を設計することが可能であり、そうすることによって、上記のようなノードｎ１０３の電圧降下をほぼ問題とならないレベルにまで低減することができる。しかし、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合、電子部品内蔵基板の内部配線や内部ビア導体の設計自由度が大きく制限されるため、設計を工夫することによるノードｎ１０３の電圧降下の低減が難しい。その結果として、降圧動作の誤差が大きくなってしまう。
【００２１】
昇圧ＤＣ／ＤＣコンバータ１１０についても同様である。昇圧ＤＣ／ＤＣコンバータ１１０では、エラーアンプ１１４を正しく動作させるためにノードｎ１１３の電圧を一定に保つ必要があるが、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合、電子部品内蔵基板の内部配線や内部ビア導体の設計自由度が大きく制限される。その結果、設計を工夫することによるノードｎ１１３の電圧上昇（ルートＲ１０３を電流が流れることによる上昇）の低減が難しくなり、昇圧動作の誤差が大きくなる場合が生じている。
【００２２】
したがって、本発明の目的の一つは、１つの電子部品内蔵基板に集積した複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの動作の精度を向上できる複合電源管理装置及び通信装置を提供することにある。
【課題を解決するための手段】
【００２３】
本発明による複合電源管理装置は、それぞれ、外部電源が供給される第１のノードと、負荷に接続される第２のノードと、グランド電位が供給されるグランド端子とを有する複数の非絶縁型ＤＣ／ＤＣコンバータと、前記複数の非絶縁型ＤＣ／ＤＣコンバータに共通に接続される共通基準線とを備え、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第１のノードと前記第２のノードの間に直列に接続された第１のスイッチ素子及びインダクタと、一方端部が前記第１のスイッチ素子と前記インダクタの接続点である第３のノードに接続され、他方端部が対応する前記グランド端子に接続された第２のスイッチ素子と、前記第２のスイッチ素子の前記他方端部である第４のノードの電圧に基づき、前記第１及び第２のスイッチ素子のオンオフ状態を排他的に制御する出力電圧調整回路とを有し、前記共通基準線は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第２のスイッチ素子と前記グランド端子とを接続する配線に設けられる第５のノードに接続されることを特徴とする。
【００２４】
本発明によれば、非絶縁型ＤＣ／ＤＣコンバータが降圧タイプである場合には第４のノードの電圧降下、非絶縁型ＤＣ／ＤＣコンバータが昇圧タイプである場合には第４のノードの電圧上昇をそれぞれ防止できるので、１つの電子部品内蔵基板に集積した複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの動作の精度を向上できる。また、第２のノードに現れるリップルノイズを低減する効果、及び、第１及び第２のスイッチ素子のオンオフを切り替えた直後に発生する高周波共振ノイズを低減する効果も得られる。
【００２５】
上記複合電源管理装置において、第１乃至第３の配線層、前記第１の配線層と前記第２の配線層の間に位置する第１の樹脂層、前記第２の配線層と前記第３の配線層の間に位置する第２の樹脂層、前記第１の樹脂層を貫通して前記第１及び第２の配線層を相互に接続する第１のビア導体、前記第２の樹脂層を貫通して前記第２及び第３の配線層を相互に接続する第２のビア導体、及び、前記第２の樹脂層に設けられるＩＣ用ビア導体を有する多層基板と、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第１及び第２のスイッチ素子並びに前記出力電圧調整回路が集積され、かつ前記第２の樹脂層に埋め込まれた半導体電子部品とをさらに備え、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第１の配線層に形成されるとともに、前記第１及び第２のビア導体を介して前記第２及び第３の配線層に接続され、前記半導体電子部品は、前記ＩＣ用ビア導体を介して、対応する前記グランド端子に接続される前記第２の配線層内の配線に接続され、前記共通基準線は、前記第３の配線層に設けられ、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第３の配線層内の前記共通基準線である配線に接続されることとしてもよい。
【００２６】
この複合電源管理装置においてさらに、前記多層基板は、第４の配線層、前記第３の配線層と前記第４の配線層の間に位置する第３の樹脂層、及び、前記第３の樹脂層を貫通して前記第３及び第４の配線層を相互に接続する第３のビア導体を有し、前記インダクタは、前記第４の配線層に接続するチップ部品であることとしてもよい。
【００２７】
また、さらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第１のノードと前記共通基準線との間に接続される第１のキャパシタと、前記第２のノードと前記共通基準線との間に接続される第２のキャパシタとを有し、前記第１及び第２のキャパシタはそれぞれ、前記第４の配線層に接続するチップ部品であることとしてもよい。
【００２８】
上記各複合電源管理装置においてさらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記共通基準線がないとした場合の前記第４のノードの電圧である第１の電圧が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の電圧の合計値に占める割合を第１の割合とし、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記第５のノードと前記共通基準線の間の配線抵抗である第１の抵抗の値が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の抵抗の値の合計値に占める割合を第２の割合とすると、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける前記第１の抵抗の値は、当該非絶縁型ＤＣ／ＤＣコンバータにおける前記第１及び第２の割合が反比例の関係となるように決定されることとしてもよい。
【００２９】
上記各複合電源管理装置においてさらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第４のノードと前記第５のノードの間を流れる電流の量を測定する電流センサを有し、前記複合電源管理装置は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の伝達関数を補正する伝達関数補正手段と、前記伝達関数の補正情報を前記複数の非絶縁型ＤＣ／ＤＣコンバータごとに記憶する記憶手段とをさらに備え、前記伝達関数補正手段は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記電流センサの測定結果と、前記記憶手段に記憶される前記補正情報とに基づき、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の前記伝達関数を補正することとしてもよい。
【００３０】
上記各複合電源管理装置においてさらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ降圧ＤＣ／ＤＣコンバータであり、前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第１のノード寄りの位置に配置されることとしてもよいし、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ昇圧ＤＣ／ＤＣコンバータであり、前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第２のノード寄りの位置に配置されることとしてもよい。
【００３１】
また、本発明による通信装置は、上記各複合電源管理装置のいずれかを備えることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、１つの電子部品内蔵基板に集積した複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの動作の精度を向上できる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は、本発明の好ましい第１の実施の形態による複合電源管理装置１の断面の模式図であり、（ｂ）は、この複合電源管理装置１に内蔵されるＤＣ／ＤＣコンバータ１０ｋの回路構成を示す図である。
【図２】（ａ）は、本発明の好ましい第１の実施の形態による複合電源管理装置１に関して、ノードｎ４ｋ，ｎ６ｋ，ｎ７ｋ、共通基準線ＺＧ、及びグランド端子Ｇｋの間を接続する配線のインピーダンスを示す図であり、（ｂ）は、ｎ＝２である場合を示す図である。
【図３】（ａ）は、本発明の比較例による複合電源管理装置に含まれるＤＣ／ＤＣコンバータ５０ｋの回路構成を示す図であり、（ｂ）は、ＤＣ／ＤＣコンバータ５０ｋに関して、ノードｎ４ｋ，ｎ６ｋ，ｎ７ｋ及びグランド端子Ｇｋの間を接続する配線のインピーダンスを示す図である。
【図４】（ａ）は、本発明の第２の実施の形態による複合電源管理装置１の回路構成を示す図であり、（ｂ）は、伝達関数ｆｋの補正情報の説明図である。
【図５】本発明の第３の実施の形態による複合電源管理装置に内蔵される非絶縁型昇圧ＤＣ／ＤＣコンバータ３０ｋの回路構成を示す図である。
【図６】（ａ）（ｂ）はそれぞれ、本発明の背景技術による非絶縁型の降圧ＤＣ／ＤＣコンバータ１００、本発明の背景技術による非絶縁型の昇圧ＤＣ／ＤＣコンバータ１１０を示す図である。
【発明を実施するための形態】
【００３４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３５】
図１（ａ）は、本発明の好ましい第１の実施の形態による複合電源管理装置１の断面の模式図である。また、図１（ｂ）は、この複合電源管理装置１に内蔵されるＤＣ／ＤＣコンバータ１０ｋの回路構成を示す図である。ＤＣ／ＤＣコンバータ１０ｋは非絶縁型の降圧ＤＣ／ＤＣコンバータであり、複合電源管理装置１には、このようなＤＣ／ＤＣコンバータ１０ｋがｎ＋１個（ＤＣ／ＤＣコンバータ１００〜１０ｎ）内蔵される。
【００３６】
図１（ａ）に示すように、複合電源管理装置１は、３層の樹脂層Ｉ１〜Ｉ３からなる多層基板に半導体電子部品２が埋め込まれた構造を有している。半導体電子部品２は、ＤＣ／ＤＣコンバータ１００〜１０ｎに含まれる半導体回路（後述するスイッチ素子１１ｋ，１２ｋ、エラーアンプ１４ｋなどを含む回路）を構成するもので、端子面を樹脂層Ｉ１側に向けた状態で、樹脂層Ｉ２に埋め込まれる。
【００３７】
多層基板の下側表面を構成する樹脂層Ｉ１の下側表面には、配線層Ｌ１及び半田ボールＢが形成される。半田ボールＢは、外部のプリント基板等に複合電源管理装置１を実装する際、プリント基板上の配線と、複合電源管理装置１の端子とを接続するために用いられる。
【００３８】
樹脂層Ｉ１と樹脂層Ｉ２の間には配線層Ｌ２が、樹脂層Ｉ２と樹脂層Ｉ３の間には配線層Ｌ３が、それぞれ形成される。配線層Ｌ３として形成される配線には、後ほど詳しく説明する共通基準線ＺＧが含まれる。
【００３９】
多層基板の上側表面を構成する樹脂層Ｉ３の上側表面には、配線層Ｌ４が形成される。配線層Ｌ４の表面には、それぞれチップ部品である一次側キャパシタ１８０〜１８ｎ、チョークコイル１３０〜１３ｎ、及び二次側キャパシタ１９０〜１９ｎが実装される。なお、図１（ａ）には、それぞれ１つずつのみ（一次側キャパシタ１８ｋ、チョークコイル１３ｋ、及び二次側キャパシタ１９ｋ）を例示している。
【００４０】
樹脂層Ｉ１，Ｉ２，Ｉ３には、それぞれビア導体Ｖ１２，Ｖ２３，Ｖ３４が設けられる。ビア導体Ｖ１２は樹脂層Ｉ１を貫通し、配線層Ｌ１と配線層Ｌ２とを接続する。ビア導体Ｖ２３は樹脂層Ｉ２を貫通し、配線層Ｌ２と配線層Ｌ３とを接続する。ビア導体Ｖ３４は樹脂層Ｉ３を貫通し、配線層Ｌ３と配線層Ｌ４とを接続する。また、樹脂層Ｉ２には、ＩＣ用ビア導体ＶＩＣも設けられる。ＩＣ用ビア導体ＶＩＣは、配線層Ｌ２と半導体電子部品２の端子電極とを接続する。
【００４１】
図１（ｂ）に示すように、ＤＣ／ＤＣコンバータ１０ｋは、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子１１ｋと、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子１２ｋと、チョークコイル１３ｋと、エラーアンプ１４ｋ（出力電圧調整回路）と、基準電圧生成回路１５ｋと、可変抵抗１６ｋと、抵抗１７ｋと、一次側キャパシタ１８ｋと、二次側キャパシタ１９ｋと、ランプ波生成回路１Ａｋと、コンパレータ１Ｂｋとを有して構成される。ＤＣ／ＤＣコンバータ１０ｋの入力ノードｎ１ｋには直流電源６ｋが、出力ノードｎ２ｋには負荷７ｋがそれぞれ接続される。なお、直流電源６ｋとしては、ＤＣ／ＤＣコンバータ１００〜１０ｎの一部又は全部に共通のものを用いてもよい。
【００４２】
スイッチ素子１１ｋ及びチョークコイル１３ｋは、入力ノードｎ１ｋと出力ノードｎ２ｋの間に、この順で直列に接続される。スイッチ素子１２ｋは、スイッチ素子１１ｋとチョークコイル１３ｋの接続点であるノードｎ３ｋと、図１（ａ）に示した半田ボールＢのひとつであるグランド端子Ｇｋとの間に接続される。抵抗１７ｋ及び可変抵抗１６ｋは、出力ノードｎ２ｋと、スイッチ素子１２ｋのグランド側端部であるノードｎ４ｋとの間に、この順で直列に接続される。
【００４３】
グランド端子Ｇｋには、スイッチ素子１２ｋ（ノードｎ４ｋ）の他にも、一次側キャパシタ１８ｋのグランド側端部であるノードｎ６ｋ、及び、二次側キャパシタ１９ｋのグランド側端部であるノードｎ７ｋが接続される。つまり、グランド端子Ｇｋは、スイッチ素子１２ｋ、一次側キャパシタ１８ｋ、及び二次側キャパシタ１９ｋに共通のグランド端子となっている。一次側キャパシタ１８ｋのもう一方の端部は入力ノードｎ１ｋに接続され、二次側キャパシタ１９ｋのもう一方の端部は出力ノードｎ２ｋに接続される。
【００４４】
ノードｎ６ｋ，ｎ７ｋとグランド端子Ｇｋとは、図１（ａ）に示した配線層Ｌ３に属する共通基準線ＺＧを介して接続される。この共通基準線ＺＧとグランド端子Ｇｋとを接続する配線の途中にはノードｎ５ｋが設けられ、ノードｎ４ｋは、このノードｎ５ｋを介してグランド端子Ｇｋに接続される。
【００４５】
共通基準線ＺＧは、ＤＣ／ＤＣコンバータ１００〜１０ｎに共通である。つまり、共通基準線ＺＧは、ノードｎ５０〜ｎ５ｎ（ノードｎ４０〜ｎ４ｎ及びグランド端子Ｇ０〜Ｇｎ）、ノードｎ６０〜ｎ６ｎ、及びノードｎ７０〜ｎ７ｎのそれぞれと接続されている。
【００４６】
スイッチ素子１１ｋ，１２ｋのゲート電極は、ともにコンパレータ１Ｂｋの出力端子に接続される。コンパレータ１Ｂｋの非反転入力端子はランプ波生成回路１Ａｋの出力端子に接続され、コンパレータ１４ｋの反転入力端子はエラーアンプ１４ｋの出力端子に接続される。エラーアンプ１４ｋの非反転入力端子は基準電圧生成回路１５ｋに接続され、エラーアンプ１４ｋの反転入力端子は抵抗１７ｋと可変抵抗１６ｋの接続点であるノードｎ８ｋに接続される。
【００４７】
ＤＣ／ＤＣコンバータ１０ｋでは、エラーアンプ１４ｋの制御によって、スイッチ素子１１ｋ，１２ｋの状態が排他的に切り替えられる。具体的には、スイッチ素子１１ｋ，１２ｋがそれぞれオン、オフである第１の状態（以下、スイッチ素子１１ｋ，１２ｋがこの第１の状態にある期間を「オン期間」という）と、スイッチ素子１１ｋ，１２ｋがそれぞれオフ、オンである第２の状態（以下、スイッチ素子１１ｋ，１２ｋがこの第２の状態にある期間を「オフ期間」という）との間で、スイッチ素子１１ｋ，１２ｋの状態が切り替えられる。オン期間においては、直流電源６ｋからルートＲ１に沿って負荷７ｋに電源電圧が供給され、さらにチョークコイル１３ｋにエネルギーが蓄積される。一方オフ期間においては、チョークコイル１３ｋから放出されるエネルギーによって電圧が生じ、この電圧がルートＲ２に沿って負荷７ｋに供給される。
【００４８】
エラーアンプ１４ｋは、ノードｎ８ｋの電圧と基準電圧生成回路１５ｋの出力電圧との差分を積分した値を出力し、コンパレータ１Ｂｋは、この積分値がランプ波生成回路１Ａｋの出力電圧より大きい場合にローレベルの電圧を出力し、スイッチ素子１１ｋ，１２ｋを上述した第１の状態とする。これにより、出力ノードｎ２ｋの電圧が上昇する。一方、コンパレータ１Ｂｋは、エラーアンプ１４ｋの出力がランプ波生成回路１Ａｋの出力電圧より小さい場合にハイレベルの電圧を出力し、スイッチ素子１１ｋ，１２ｋを上述した第２の状態とする。これにより、出力ノードｎ２ｋの電圧が下降する。こうして、出力ノードｎ２ｋの電圧が一定値とされる。
【００４９】
図２（ａ）は、ノードｎ４ｋ，ｎ６ｋ，ｎ７ｋ、共通基準線ＺＧ、及びグランド端子Ｇｋの間を接続する配線のインピーダンスを示す図である。同図に示すインピーダンスＺｘ，ｋ（ｘはＬ１，Ｖ１２，Ｌ２，Ｖ２３，Ｌ３のいずれか）は、グランド端子Ｇｋと共通基準線ＺＧとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表している。同図から理解されるように、ノードｎ５ｋは配線層Ｌ２に設けられる。また、インピーダンスＺ１ｘ，ｋ（ｘはＬ４，Ｖ３４，Ｌ３のいずれか）は、共通基準線ＺＧとノードｎ６ｋとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表し、インピーダンスＺ２ｘ，ｋ（ｘはＬ４，Ｖ３４，Ｌ３のいずれか）は、共通基準線ＺＧとノードｎ７ｋとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表し、インピーダンスＺ３ｘ，ｋ（ｘはＬ３，ＶＩＣのいずれか）は、ノードｎ５ｋとノードｎ４ｋとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表している。
【００５０】
電流ｉｋ０は、オフ期間にノードｎ５ｋからノードｎ４ｋに流れ込む電流であり、電流ｉｋ１は、オフ期間にノードｎ５ｋから共通基準線ＺＧに流れ込む電流である。
【００５１】
電流ｉｋ０は、負荷７ｋに流れ込む電流をｉＬＯＡＤ，ｋと、スイッチ素子１１ｋのオンデューティーＤ（時比率＝オン期間の時間長／周期）とを用いて、次の式（１）で表される。なお、式（１）第三辺のＶｉ，ｋ，Ｖｏ，ｋはそれぞれ、ノードｎ１ｋ，ｎ２ｋの電圧である（図１（ｂ）参照）。
【００５２】
【数１】
2014220958.tif 000003
【００５３】
また、電流ｉｋ１は、次の式（２）で表される。ただし、式（２）中のＺＡ，ｋはノードｎ５ｋとグランド端子Ｇｋの間のインピーダンス（＝ＺＬ１，ｋ＋ＺＶ１２，ｋ）であり、ＺＢ，ｋはノードｎ５ｋと共通基準線ＺＧの間のインピーダンス（＝ＺＬ２，ｋ＋ＺＶ２３，ｋ＋ＺＬ３，ｋ）である。また、Ａは、式（３）のように表される定数である。また、Ｍ，Ｌ，ｊはそれぞれ、式（４）〜式（６）のように定義される。
【００５４】
【数２】
2014220958.tif 000004
【００５５】
ノードｎ４ｋの電圧Ｖｋは、理想的にはグランド電位となることが好ましい。しかしながら、オフ期間においては上記電流ｉｋ０，ｉｋ１が流れるため、グランド端子Ｇｋとノードｎ４ｋの間に存在するインピーダンスＺＬ１，ｋ，ＺＶ１２，ｋ，Ｚ３Ｌ２，ｋ，Ｚ３ＶＩＣ，ｋにおいて電圧降下が発生する。その結果、電圧Ｖｋはグランド電位よりも低くなる。本実施の形態による複合電源管理装置１では、共通基準線ＺＧを利用してノードｎ５０〜ｎ５ｎを相互に接続していることにより、このような電圧Ｖｋの変化を緩和することが可能になっている。そしてこれにより、共通基準線ＺＧを利用しない場合に比べ、降圧動作の精度を向上することが可能になっている。
【００５６】
以下、複合電源管理装置１が上記のような効果を奏する理由について詳しく説明するが、図２（ａ）の構成に沿って説明を進めると数式などが複雑になってしまうので、以下では、図２（ｂ）に示すように、ｎ＝２である場合（複合電源管理装置１が３つのＤＣ／ＤＣコンバータ１００〜１０２によって構成される場合）を例として取り上げて説明する。また、直流成分のみに着目して説明することとし、各インピーダンスを、インピーダンスＺ３ＶＩＣ，ｋ，Ｚ３Ｖ２，ｋの合成抵抗Ｒｋ０、インピーダンスＺＬ３，ｋ，ＺＶ２３，ｋ，ＺＬ２，ｋの合成抵抗Ｒｋ１、及び、インピーダンスＺＶ１２，ｋ，ＺＬ１，ｋの合成抵抗Ｒｋ２に置き換えて説明する。
【００５７】
まず、電流Ｉ００〜Ｉ２０が変化しない定常状態を考える。定常状態では、キャパシタ１８ｋ，１９ｋ（ノードｎ６ｋ，ｎ７ｋ）に電流が流れないことから、グランド端子Ｇ０〜Ｇ２のそれぞれから共通基準線ＺＧに流れ込む電流Ｉ０１〜Ｉ２１の間に、次の式（７）が成り立つ。
【００５８】
【数３】
2014220958.tif 000005
【００５９】
また、共通基準線ＺＧ内での電圧分布が一定であるとすると、共通基準線ＺＧの電圧ＶＧは、次の式（８）のように表される。
【００６０】
【数４】
2014220958.tif 000006
【００６１】
式（７）から電流Ｉ２１を求めて式（８）の第４辺に代入すると、式（８）の第２辺との関係から次の式（９）が得られる。
【００６２】
【数５】
2014220958.tif 000007
【００６３】
また、式（８）の第１辺及び第２辺より、次の式（１０）が得られる。
【００６４】
【数６】
2014220958.tif 000008
【００６５】
式（９）と式（１０）を電流Ｉ０１，Ｉ１１の連立方程式と見て解くと、次の式（１１）及び式（１２）に示すように、電流Ｉ０１，Ｉ１１のそれぞれを電流Ｉ００〜Ｉ２０の関数で表すことが可能になる。同様にして電流Ｉ２１についても、次の式（１３）に示すように電流Ｉ００〜Ｉ２０の関数で表すことができる。ただし、式（１１）〜式（１３）に示すＢは、式（１４）のように表される定数である。なお、式（１１）〜式（１３）は、上述した式（２）に対応する。
【００６６】
【数７】
2014220958.tif 000009
【００６７】
式（１１）〜式（１３）を用いると、次の式（１５）〜式（１７）のように、電圧Ｖ０〜Ｖ２を電流Ｉ００〜Ｉ２０の関数で表すことが可能になる。
【００６８】
【数８】
2014220958.tif 000010
【００６９】
ここで、仮に共通基準線ＺＧを用いないこととすると、その場合のノードｎ４０〜ｎ４２それぞれの電圧Ｖ０Ｂ〜Ｖ２Ｂは、図２（ｂ）から明らかなように、次の式（１８）〜式（２０）のように表される。
【００７０】
【数９】
2014220958.tif 000011
【００７１】
式（１５）〜式（２０）から、共通基準線ＺＧを用いる場合と用いない場合との間のノードｎ４０〜ｎ４２それぞれの電圧の差分Ｄ０〜Ｄ２は、次の式（２１）〜式（２３）のように表される。
【００７２】
【数１０】
2014220958.tif 000012
【００７３】
式（１８）から理解されるように、電圧Ｖ０Ｂは電流Ｉ００に対して単調減少の関係にある。これに対し、式（２１）から理解されるように、差分Ｄ０は電流Ｉ００に対して単調増加の関係にある。したがって、図１（ａ）に示したルートＲ２を電流が流れることによる電圧Ｖ０Ｂの低下は、差分Ｄ０の増加よってキャンセルされることになる。このことは、ルートＲ２を電流が流れることによるノードｎ４０の電圧降下が緩和されるということを意味しており、これによってエラーアンプ１４０の反転入力端子に供給される電圧の精度が高まる。エラーアンプ１４１，１４２に関しても同様であり、したがって複合電源管理装置１では、共通基準線ＺＧを利用しない場合に比べて降圧動作の精度が向上する。
【００７４】
以下、Ｒ０２＝Ｒ１２＝Ｒ２２＝Ｒ１、Ｒ０１＝Ｒ１１＝Ｒ２１＝Ｒ２である場合に着目して、より詳しく説明する。この場合、式（２１）〜式（２３）は、次の式（２４）〜式（２６）のように変形される。
【００７５】
【数１１】
2014220958.tif 000013
【００７６】
差分Ｄ０をゼロとして式（２４）を変形すると、差分Ｄ０がゼロとなるときの電流Ｉ００が、次の式（２７）のように求められる。
【００７７】
【数１２】
2014220958.tif 000014
【００７８】
式（２７）の右辺は、電流Ｉ００〜Ｉ２０の平均値である。つまり、差分Ｄ０は、電流Ｉ００が電流Ｉ００〜Ｉ２０の平均値に等しいときにゼロとなり、このとき電圧Ｖ０は電圧Ｖ０Ｂに等しくなる。そして、電流Ｉ００が電流Ｉ００〜Ｉ２０の平均値より小さくなる方向に変動すると、差分Ｄ０はマイナスの値となる。式（１８）から理解されるように、このときの電圧Ｖ０Ｂは電流Ｉ００の変動に伴って大きくなる方向に変動しているので、マイナスの値である差分Ｄ０は、この電圧Ｖ０Ｂの変動を打ち消す方向に作用する。また、電流Ｉ００が電流Ｉ００〜Ｉ２０の平均値より大きくなる方向に変動すると、差分Ｄ０はプラスの値となる。式（１８）から理解されるように、このときの電圧Ｖ０Ｂは電流Ｉ００の変動に伴って小さくなる方向に変動しているので、プラスの値である差分Ｄ０は、この電圧Ｖ０Ｂの変動を打ち消す方向に作用する。
【００７９】
このように、電流Ｉ００の変化に伴う差分Ｄ０の変動は電圧Ｖ０Ｂの変動を打ち消す方向に作用するので、複合電源管理装置１では、上述したように、共通基準線ＺＧを利用しない場合に比べ、ルートＲ２を電流が流れることによるノードｎ４０の電圧降下が緩和される。ノードｎ４１，ｎ４２についても同様である。
【００８０】
以上説明したように、本実施の形態による複合電源管理装置１によれば、降圧動作の精度向上が実現される。
【００８１】
なお、抵抗値Ｒｋ１の具体的な値は、抵抗値Ｒ０１〜Ｒｎ１の合計中に占めるＲｋ１の割合（＝Ｒｋ１／（Ｒ０１＋・・・＋Ｒｎ１））が、共通基準線ＺＧを用いない場合のノードｎ４０〜ｎ４ｎの電圧Ｖ０Ｂ〜ＶｎＢの合計中に占めるＶｋＢの割合に反比例するように決定することが好ましい。上に例示したｎ＝２である場合を再度例に取ると、そのようにして決定される抵抗値Ｒ０１〜Ｒ２１は、次の式（２８）〜式（３０）を満たすものである。
【００８２】
【数１３】
2014220958.tif 000015
【００８３】
式（２８）〜式（３０）を満たすように抵抗値Ｒ０１〜Ｒ２１を決定することで、電流Ｉ００〜Ｉ２０の変動による電圧Ｖ０〜Ｖ２の変動を適切に抑制することが可能になる。以下、電圧Ｖ０を例に取って具体的に説明する。
【００８４】
式（２８）から、Ｖ０Ｂ＋Ｖ１Ｂ＋Ｖ２Ｂ中に占めるＶ０Ｂの割合が大きいほど、電流Ｉ００の変動による差分Ｄ０の変動が大きくなると言える。つまり、式（２８）によれば、Ｖ０Ｂ＋Ｖ１Ｂ＋Ｖ２Ｂ中に占めるＶ０Ｂの割合が大きいほどＲ０１＋Ｒ１１＋Ｒ２１中に占めるＲ０１の割合が小さくなる。その結果、Ｒ０１＋Ｒ１１＋Ｒ２１中に占めるＲ１１＋Ｒ２１の割合が大きくなり、式（１５）右辺の｛  ｝内の３項目（＝Ｒ０２（Ｒ１１＋Ｒ１２＋Ｒ２１＋Ｒ２２）Ｉ００）が大きくなるので、電流Ｉ００の変動による差分Ｄ０の変動が大きくなる。
【００８５】
一方、式（１８）から理解されるように、電流Ｉ００の変動による電圧Ｖ０Ｂの変動は、Ｖ０Ｂ＋Ｖ１Ｂ＋Ｖ２Ｂ中に占めるＶ０Ｂの割合が大きいほど（すなわち、Ｒ０２＋Ｒ００が大きいほど）大きくなる。この大きな変動を打ち消すためには差分Ｄ０の変動が大きくなければならないが、上記のように式（２８）によれば差分Ｄ０の変動が大きくなるので、電圧Ｖ０Ｂの大きな変動を打ち消し、電圧Ｖ０の変動を適切に抑制することが可能になる。
【００８６】
なお、一般的には、次の式（３１）を満たすように、インピーダンスＺＬ３，ｋ，ＺＶ２３，ｋを決めることが好ましい。こうすることで、各ＤＣ／ＤＣコンバータ１０ｋは、他のＤＣ／ＤＣコンバータ１０ｋと比べて相対的に電流ｉｋ０が大きい場合には、対応するグランド端子Ｇｋからの電流引き込み量（＝ｉｋ０）を抑制し、一方で共通基準線ＺＧを通じて他のＤＣ／ＤＣコンバータ１０ｋ（に対応するグランド端子Ｇｋ）から電流（＝ｉｋ１）の分配を受けることが可能になる。また、他のＤＣ／ＤＣコンバータ１０ｋと比べて相対的に電流ｉｋ０が小さい場合には、対応するグランド端子Ｇｋからノードｎ４ｋへの引き込まれる電流（＝ｉｋ０）の一部を、共通基準線ＺＧを通じて他のＤＣ／ＤＣコンバータ１０ｋに分配することが可能になる。したがって、各ＤＣ／ＤＣコンバータ１０ｋにおいて、電圧Ｖｋの変動を適切に抑制することが可能になる。
【００８７】
【数１４】
2014220958.tif 000016
【００８８】
その他、本実施の形態による複合電源管理装置１では、ノードｎ４ｋの電圧に基づいてエラーアンプ１４ｋに実装された伝達関数の制御収束点を補正することにより、ノードｎ４ｋの電圧値をできるだけグランド電圧に近づけることとしてもよい。こうすることで、降圧動作の精度をより向上させることが可能になる。
【００８９】
本実施の形態による複合電源管理装置１は、ここまでに記述した効果の他にも、出力電圧（出力ノードｎ２ｋの電圧）に現れるリップルノイズを低減する効果、及び、スイッチ素子１１ｋ，１２ｋのオンオフを切り替えた直後に発生する高周波共振ノイズを低減する効果も有するので、以下、それぞれについて詳しく説明する。なお、以下の説明では、初めに比較例として共通基準線ＺＧを用いない複合電源管理装置の例を挙げ、リップルノイズ及び高周波共振ノイズについての一般的な説明を行う。その後、本実施の形態による複合電源管理装置１が有する効果について、比較例と比較しながら説明する。
【００９０】
図３（ａ）は、本発明の比較例による複合電源管理装置に含まれるＤＣ／ＤＣコンバータ５０ｋの回路構成を示す図である。同図に示すＤＣ／ＤＣコンバータ５０ｋは、共通基準線ＺＧを用いない点を除けば、上述したＤＣ／ＤＣコンバータ１０ｋと同様の構成を有している。スイッチ素子１２ｋのグランド側端部であるノードｎ４ｋ、一次側キャパシタ１８ｋのグランド側端部であるノードｎ６ｋ、二次側キャパシタ１９ｋのグランド側端部であるノードｎ７ｋは、ノードｎ９ｋで互いに接続される。ノードｎ９ｋはグランド端子Ｇｋに接続されており、ノードｎ４ｋ，ｎ６ｋ，ｎ７ｋはそれぞれ、ノードｎ９ｋを介してグランド端子Ｇｋに接続される。
【００９１】
図３（ａ）には、一次側キャパシタ１８ｋの寄生インダクタンスＥＳＬ１及び寄生抵抗ＥＳＲ１、二次側キャパシタ１９ｋの寄生インダクタンスＥＳＬ２及び寄生抵抗ＥＳＲ２、ノードｎ６ｋとノードｎ９ｋの間の寄生インダクタンスＥＳＬ３及び寄生抵抗ＥＳＲ３、ノードｎ７ｋとノードｎ９ｋの間の寄生インダクタンスＥＳＬ４及び寄生抵抗ＥＳＲ４、ノードｎ４ｋとノードｎ９ｋの間の寄生インダクタンスＥＳＬ５及び寄生抵抗ＥＳＲ５、ノードｎ９ｋとグランド端子Ｇｋの間の寄生インダクタンスＥＳＬ６及び寄生抵抗ＥＳＲ６を明示している。また、スイッチ素子１１ｋ及びスイッチ素子１２ｋのそれぞれについて、寄生ダイオードと等価キャパシタを明示している。
【００９２】
図３（ｂ）は、ノードｎ４ｋ，ｎ６ｋ，ｎ７ｋ及びグランド端子Ｇｋの間を接続する配線のインピーダンスを示す図である。同図に示すインピーダンスの記号の意味は、図２（ａ）と同様である。同図に示すように、寄生インダクタンスＥＳＬ３及び寄生抵抗ＥＳＲ３の大きさは、配線層Ｌ４のインピーダンスＺ１Ｌ４，ｋ、ビア導体Ｖ３４のインピーダンスＺ１Ｖ３４，ｋ、配線層Ｌ３のインピーダンスＺ１Ｌ３，ｋ、ビア導体Ｖ２３のインピーダンスＺ１Ｖ２３，ｋ、及び配線層Ｌ３のインピーダンスＺ１Ｌ２，ｋによって決定される。具体的に数式で表すと、それぞれ次の式（３２）及び式（３３）のように書ける。
【００９３】
【数１５】
2014220958.tif 000017
【００９４】
同様に、他の寄生インダクタンス及び寄生抵抗も、次の式（３４）〜式（３９）のように書くことができる。
【００９５】
【数１６】
2014220958.tif 000018
【００９６】
さて、ＤＣ／ＤＣコンバータ５０ｋにおけるリップルノイズΔＶｏ，ｋ（ｔ）は、次の式（４０）で表される。式（４０）中のｖＣ（ｔ）、ｖＥＳＲ（ｔ）、ｖＥＳＬ（ｔ）は、それぞれ式（４１）〜式（４３）で表される。式（４１）〜式（４３）中、ＣＤ２は二次側キャパシタ１９ｋの静電容量であり、ＩＬ（ｔ）はチョークコイル１３ｋを流れる電流である。
【００９７】
【数１７】
2014220958.tif 000019
【００９８】
本実施の形態による複合電源管理装置１では、容量成分ｖＣ（ｔ）、抵抗成分ｖＲ（ｔ）、インダクタンス成分ｖＬ（ｔ）のうち、抵抗成分ｖＲ（ｔ）、インダクタンス成分ｖＬ（ｔ）の２つが低減される。以下、詳しく説明する。
【００９９】
まず、ＤＣ／ＤＣコンバータ５０ｋにおけるＩＬ（ｔ）の算出方法について説明する。ＤＣ／ＤＣコンバータ５０ｋの状態方程式は、次の式（４４）のように表される。ただし、Ｉｏ，ｋは出力ノードｎ２ｋを流れる電流であり、Ｌはチョークコイル１３ｋのインダクタンスである。Ｒ，Ｃはそれぞれ、回路の抵抗成分及び容量成分を表している。Ｄは上述したスイッチ素子１１ｋのオンデューティーであり、Ｒｓは、スイッチ素子１１ｋ，１２ｋのオン抵抗が同一であるとした場合のそのオン抵抗に、チョークコイル１３ｋの直流抵抗成分を加算したものである。
【０１００】
【数１８】
2014220958.tif 000020
【０１０１】
Ｒｓは０とみなして差し支えないので、Ｖｏ，ｋ，Ｉｏ，ｋの時間微分（式（４４）の左辺参照）がいずれも０となる定常状態では、式（４４）から次の式（４５）及び式（４６）の関係が得られる。
【０１０２】
【数１９】
2014220958.tif 000021
【０１０３】
式（４５）を用いると、オン期間の電流ＩＬ（ｔ）であるＩＬｏｎ（ｔ）と、オフ期間の電流ＩＬ（ｔ）であるＩＬｏｆｆ（ｔ）とを、それぞれ次の式（４７）及び式（４８）のように求めることができる。ただし、Ｔｏｆｆ及びＴｏｎはそれぞれ、オフ期間及びオン期間の時間長である。
【０１０４】
【数２０】
2014220958.tif 000022
【０１０５】
式（４７）及び式（４８）を式（４２）及び式（４３）に代入すると、オン期間の抵抗成分による電圧変動量ｖＲ（ｔ）であるｖＲｏｎ（ｔ）、オフ期間の抵抗成分による電圧変動量ｖＲ（ｔ）であるｖＲｏｆｆ（ｔ）、オン期間のインダクタンス成分による電圧変動量ｖＬ（ｔ）であるｖＬｏｎ（ｔ）、オフ期間のインダクタンス成分による電圧変動量ｖＬ（ｔ）であるｖＬｏｆｆ（ｔ）を、それぞれ次の式（４９）〜（５２）のように求めることができる。
【０１０６】
【数２１】
2014220958.tif 000023
【０１０７】
式（５０）、式（３５）、及び式（３９）から、抵抗成分ｖＲ（ｔ）の変動幅ΔｖＲを、次の式（５３）のように求めることができる。また、式（５１）、式（５２）、式（３４）、及び式（３８）から、インダクタンス成分ｖＬ（ｔ）の変動幅ΔｖＬを、次の式（５４）のように求めることができる。
【０１０８】
【数２２】
2014220958.tif 000024
【０１０９】
式（５３）及び式（５４）はＤＣ／ＤＣコンバータ５０ｋのものであるが、本実施の形態によるＤＣ／ＤＣコンバータ１０ｋにおいても同様に、リップルノイズΔＶｏ，ｋ（ｔ）の抵抗成分ｖＲ（ｔ）の変動幅ΔｖＲと、インダクタンス成分ｖＬ（ｔ）の変動幅ΔｖＬとを求めることができる。ただしこの場合、複数のグランド端子Ｇ０〜Ｇｎに共通に接続されている共通基準線ＺＧと、これらグランド端子Ｇ０〜Ｇｎとの間のインピーダンス（図２（ａ）において共通基準線ＺＧより下側に描かれているもの）のリップルノイズΔＶｏ，ｋ（ｔ）に対する寄与は、無視して構わないほどに小さくなる。したがって、ＤＣ／ＤＣコンバータ１０ｋにおける変動幅ΔｖＲ，ΔｖＲはそれぞれ、次の式（５５）及び式（５６）のように書ける。
【０１１０】
【数２３】
2014220958.tif 000025
【０１１１】
式（５３）と式（５５）、式（５４）と式（５６）をそれぞれ比較すると明らかなように、ＤＣ／ＤＣコンバータ１０ｋでは、ＤＣ／ＤＣコンバータ５０ｋに比べ、リップルノイズΔＶｏ，ｋ（ｔ）の抵抗成分ｖＲ（ｔ）及びインダクタンス成分ｖＬ（ｔ）が低減されている。したがって、複合電源管理装置１では、出力電圧（出力ノードｎ２ｋの電圧）に現れるリップルノイズが低減されていると言える。
【０１１２】
次に、ＤＣ／ＤＣコンバータ５０ｋにおいてスイッチ素子１１ｋ，１２ｋのオンオフを切り替えた直後に発生する高周波共振ノイズに関して、このノイズはスイッチ素子１１ｋ又はスイッチ素子１２ｋの寄生ダイオードに蓄積された電荷が共振によって放出されることに起因するものである。より具体的に説明すると、スイッチ素子１１ｋがオンとなっている間、スイッチ素子１２ｋの寄生ダイオードには入力電圧Ｖｉ，ｋが逆方向に印加されており、したがってスイッチ素子１２ｋの寄生ダイオードの等価キャパシタ（容量＝ＣＤ２）にＱ＝ＣＤ２Ｖｉ，ｋの電荷が蓄積される。スイッチ素子１１ｋがオフになった瞬間、この等価キャパシタと一次側回路のインダクタ成分（ＥＳＬ１＋ＥＳＬ３＋ＥＳＬ５）との間で共振が発生して等価キャパシタに蓄積された電荷が放出され、高周波共振ノイズとして出力電圧Ｖｏ，ｋに重畳されることになる。一方、スイッチ素子１２ｋがオンとなっている間には、スイッチ素子１１ｋの寄生ダイオードに入力電圧Ｖｉ，ｋが逆方向に印加されており、したがってスイッチ素子１１ｋの寄生ダイオードの等価キャパシタ（容量＝ＣＤ１）にＱ＝ＣＤ１Ｖｉ，ｋの電荷が蓄積される。スイッチ素子１２ｋがオフになった瞬間、この等価キャパシタと一次側回路のインダクタ成分（ＥＳＬ１＋ＥＳＬ３＋ＥＳＬ５）との間で共振が発生して等価キャパシタに蓄積された電荷が放出され、高周波共振ノイズとして出力電圧Ｖｏ，ｋに重畳されることになる。
【０１１３】
以上のような高周波共振ノイズの電力は、次の式（５７）及び式（５８）で表される。ただし、ＰＴｕｒｎ＿ｏｆｆはスイッチ素子１１ｋがオフとなった直後に発生する高周波共振ノイズの電力であり、ＰＴｕｒｎ＿ｏｎはスイッチ素子１１ｋがオンとなった直後に発生する高周波共振ノイズの電力である。また、ＶＴｕｒｎ＿ｏｆｆ及びＩＴｕｒｎ＿ｏｆｆはそれぞれスイッチ素子１１ｋがオフとなった直後に発生する高周波共振ノイズの電圧及び電流であり、ＶＴｕｒｎ＿ｏｎ及びＩＴｕｒｎ＿ｏｎはそれぞれスイッチ素子１１ｋがオンとなった直後に発生する高周波共振ノイズの電圧及び電流である。
【０１１４】
【数２４】
2014220958.tif 000026
【０１１５】
式（５７）、式（３２）、及び式（３６）から、次の式（５９）のように、ＶＴｕｒｎ＿ｏｆｆを表すことができる。同様に、式（５８）、式（３２）、及び式（３６）から、次の式（６０）のように、ＶＴｕｒｎ＿ｏｎを表すことができる。
【０１１６】
【数２５】
2014220958.tif 000027
【０１１７】
式（５９）及び式（６０）はＤＣ／ＤＣコンバータ５０ｋのものであるが、本実施の形態によるＤＣ／ＤＣコンバータ１０ｋにおいても同様に、スイッチ素子１１ｋの状態が変化した直後に発生する高周波共振ノイズの電圧ＶＴｕｒｎ＿ｏｆｆ，ＶＴｕｒｎ＿ｏｎを求めることができる。ただしこの場合、共通基準線ＺＧより一次側キャパシタ１８ｋ寄りに存在するインピーダンス、すなわち、一次側キャパシタ１８ｋの寄生インダクタンスＥＳＬ１と、図２（ａ）に示すインピーダンスＺ１Ｌ４，ｋ，Ｚ１Ｖ２３，ｋ，Ｚ１Ｌ３，ｋとが高周波共振ノイズに与える寄与は、無視して構わないほどに小さくなる。したがって、ＤＣ／ＤＣコンバータ１０ｋにおける高周波共振ノイズの電圧は、次の式（６１）及び式（６２）のように書ける。
【０１１８】
【数２６】
2014220958.tif 000028
【０１１９】
式（５９）と式（６１）、式（６０）と式（６２）をそれぞれ比較すると明らかなように、ＤＣ／ＤＣコンバータ１０ｋでは、ＤＣ／ＤＣコンバータ５０ｋに比べ、高周波共振ノイズの電圧レベルが低減されている。したがって、複合電源管理装置１では、スイッチ素子１１ｋ，１２ｋのオンオフを切り替えた直後に発生する高周波共振ノイズが低減されていると言える。
【０１２０】
図４は（ａ）は、本発明の第２の実施の形態による複合電源管理装置１の回路構成を示す図である。この複合電源管理装置１は、ＤＣ／ＤＣコンバータ１００〜１０ｎのそれぞれに電流センサ２０ｋが設けられている点、及び、各ＤＣ／ＤＣコンバータ１００〜１０ｎに共通な伝達関数補正手段２１を備える点で第１の実施の形態による複合電源管理装置１と相違し、その他の点では同一である。以下では、相違点に着目して説明する。
【０１２１】
電流センサ２０ｋはノードｎ４ｋとノードｎ５ｋの間に設置され、ここを流れる電流（図１（ｂ）に示した電流ｉｋ０）の電流の量を測定する。各電流センサ２０ｋの測定結果は、伝達関数補正手段２１に供給される。
【０１２２】
伝達関数補正手段２１は、不揮発メモリ２２（記憶手段）を有して構成される。この不揮発メモリ２２には、予め、各エラーアンプ１４ｋに実装された伝達関数ｆｋの補正情報が書き込まれる。
【０１２３】
図４（ｂ）は、伝達関数ｆｋの補正情報の説明図である。図４（ｂ）の横軸は電流ｉｋ０であり、縦軸は、上述したスイッチ素子１１ｋのオンデューティーＤである。破線で示した伝達関数ｆｋ０は補正前の状態（初期状態）における伝達関数ｆｋであり、同図に示すように、電流ｉｋ０に対して変化しない定数とされている。補正情報は、この伝達関数ｆｋ０を縦軸方向にシフトさせる情報ΔＤと、傾きを変化させる情報θとを含んで構成される。この補正情報によって補正された伝達関数ｆｋは、同図に示すように、伝達関数ｆｋ０に比べて縦軸方向にΔＤだけシフトし、さらに横軸に対してθだけ傾いた直線となる。
【０１２４】
補正情報ΔＤは、定常状態（ｉｋ０＝ｉｋ０＿ｓｔａｂｌｅ）におけるノードｎ４ｋの電圧がグランド電圧となるように決定される。図４（ｂ）では、定常状態におけるオンデューティーＤの値をＤｓｔａｂｌｅと表記している。補正情報θは、電流ｉｋ０が定常状態から変化した場合のノードｎ４ｋの電圧の変動が最小となるように決定される。
【０１２５】
伝達関数補正手段２１は、こうして補正された伝達関数ｆｋと、電流センサ２０ｋから入力される電流量とに基づき、オンデューティーＤを決定する。そして、このオンデューティーＤに基づき、スイッチ素子１１ｋ，１２ｋの状態を制御する。これにより、本実施の形態による複合電源管理装置１によれば、降圧動作の精度をより向上させることが可能になっている。
【０１２６】
図５は、本発明の第３の実施の形態による複合電源管理装置に内蔵される非絶縁型昇圧ＤＣ／ＤＣコンバータ３０ｋの回路構成を示す図である。本実施の形態による複合電源管理装置は、図５に示すＤＣ／ＤＣコンバータ３０ｋと同様の構成を有するＤＣ／ＤＣコンバータを複数個内蔵するものであり、降圧ＤＣ／ＤＣコンバータに代えて昇圧ＤＣ／ＤＣコンバータを有する点で、第１の実施の形態による複合電源管理装置と相違する。以下、相違点に着目して説明する。
【０１２７】
同図に示すように、ＤＣ／ＤＣコンバータ３０ｋは、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子３１ｋと、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子３２ｋと、チョークコイル３３ｋと、エラーアンプ３４ｋ（出力電圧調整回路）と、基準電圧生成回路３５ｋと、可変抵抗３６ｋと、抵抗３７ｋと、一次側キャパシタ３８ｋと、二次側キャパシタ３９ｋと、ランプ波生成回路３Ａｋと、コンパレータ３Ｂｋとを有して構成される。ＤＣ／ＤＣコンバータ３０ｋの入力ノードｍ１ｋには直流電源８ｋが、出力ノードｍ２ｋには負荷９ｋがそれぞれ接続される。
【０１２８】
チョークコイル３３ｋ及びスイッチ素子３１ｋは、入力ノードｍ１ｋと出力ノードｍ２ｋの間に、この順で直列に接続される。スイッチ素子３２ｋは、スイッチ素子３１ｋとチョークコイル３３ｋの接続点であるノードｍ３ｋと、グランド端子Ｇｋとの間に接続される。抵抗３７ｋ及び可変抵抗３６ｋは、出力ノードｍ２ｋと、スイッチ素子３２ｋのグランド側端部であるノードｍ４ｋとの間に、この順で直列に接続される。
【０１２９】
グランド端子Ｇｋには、スイッチ素子３２ｋ（ノードｍ４ｋ）の他にも、一次側キャパシタ３８ｋのグランド側端部であるノードｍ６ｋ、及び、二次側キャパシタ３９ｋのグランド側端部であるノードｍ７ｋが接続される。つまり、グランド端子Ｇｋは、スイッチ素子３２ｋ、一次側キャパシタ３８ｋ、及び二次側キャパシタ３９ｋに共通のグランド端子となっている。一次側キャパシタ３８ｋのもう一方の端部は入力ノードｍ１ｋに接続され、二次側キャパシタ３９ｋのもう一方の端部は出力ノードｍ２ｋに接続される。
【０１３０】
ノードｍ６ｋ，ｍ７ｋとグランド端子Ｇｋとは、共通基準線ＺＧを介して接続される。この共通基準線ＺＧとグランド端子Ｇｋとを接続する配線の途中にはノードｍ５ｋが設けられ、ノードｍ４ｋは、このノードｍ５ｋを介してグランド端子Ｇｋに接続される。
【０１３１】
共通基準線ＺＧは、複合電源管理装置内の複数のＤＣ／ＤＣコンバータに共通である。つまり、共通基準線ＺＧは、各ＤＣ／ＤＣコンバータのノードｍ５ｋ（ノードｍ４ｋ及びグランド端子Ｇｋ）、ノードｍ６ｋ、及びノードｍ７ｋと接続されている。
【０１３２】
スイッチ素子３１ｋ，３２ｋのゲート電極は、ともにコンパレータ３Ｂｋの出力端子に接続される。コンパレータ３Ｂｋの非反転入力端子はランプ波生成回路３Ａｋの出力端子に接続され、コンパレータ３Ｂｋの反転入力端子はエラーアンプ３４ｋの出力端子に接続される。エラーアンプ３４ｋの非反転入力端子は基準電圧生成回路３５ｋに接続され、エラーアンプ３４ｋの反転入力端子は抵抗３７ｋと可変抵抗３６ｋの接続点であるノードｍ８ｋに接続される。
【０１３３】
ＤＣ／ＤＣコンバータ３０ｋでは、エラーアンプ３４ｋの制御によって、スイッチ素子３１ｋ，３２ｋの状態が排他的に切り替えられる。具体的には、スイッチ素子３１ｋ，３２ｋがそれぞれオン、オフである第３の状態と、スイッチ素子３１ｋ，３２ｋがそれぞれオフ、オンである第４の状態との間で、スイッチ素子３１ｋ，３２ｋの状態が切り替えられる。第３の状態では、直流電源８ｋからルートＲ３に沿ってチョークコイル３３ｋに電源電圧が供給され、これによってチョークコイル３３ｋにエネルギーが蓄積される。一方第４の状態では、直流電源８ｋからルートＲ４に沿って負荷９ｋに電源電圧が供給されるが、チョークコイル３３ｋから放出されるエネルギーによって生ずる電圧が加わるため、負荷９ｋに印加される電圧は、直流電源８ｋが出力する電源電圧より大きい電圧となる。
【０１３４】
エラーアンプ３４ｋは、ノードｍ８ｋの電圧と基準電圧生成回路３５ｋの出力電圧との差分を積分した値を出力し、コンパレータ３Ｂｋは、この積分値がランプ波生成回路３Ａｋの出力電圧より大きい場合にハイレベルの電圧を出力し、スイッチ素子３１ｋ，３２ｋを上述した第３の状態とする。これにより、チョークコイル３３ｋにエネルギーが蓄積される一方、出力ノードｍ２ｋの電圧は下降する。一方、コンパレータ３Ｂｋは、エラーアンプ３４ｋの出力がランプ波生成回路３Ａｋの出力電圧より小さい場合にローレベルの電圧を出力し、スイッチ素子３１ｋ，３２ｋを上述した第４の状態とする。これにより、出力ノードｍ２ｋの電圧が上昇する。こうして、出力ノードｍ２ｋの電圧が一定値とされる。
【０１３５】
スイッチ素子３１ｋ，３２ｋが上述した第３の状態であるときにノードｍ５ｋからノードｍ４ｋに流れ込む電流ｉｋ０（負の値）は、本実施の形態では、次の式（６３）で表される。ただし、ｉＬＯＡＤ，ｋは負荷９ｋに流れ込む電流であり、Ｄはスイッチ素子３１ｋのオンデューティー（時比率＝オン期間の時間長／周期）であり、ηは電力変換効率である。また、Ｖｉ，ｋ，Ｖｏ，ｋはそれぞれ、ノードｍ１ｋ，ｍ２ｋの電圧である。
【０１３６】
【数２７】
2014220958.tif 000029
【０１３７】
本実施の形態による複合電源管理装置によれば、第１の実施の形態による複合電源管理装置と同様、共通基準線ＺＧを利用して各ＤＣ／ＤＣコンバータ３０ｋのノードｍ５ｋを相互に接続していることにより、ルートＲ３を電流が流れることによるノードｍ４ｋの電圧上昇が緩和される。したがって、昇圧動作の精度を向上することが可能になっている。
【０１３８】
なお、本実施の形態による複合電源管理装置においても、上述した式（３１）を満たすように、インピーダンスＺＬ３，ｋ，ＺＶ２３，ｋ（ノードｍ５ｋと共通基準線ＺＧの間のインピーダンス）を決めることが好ましい。こうすることで、各ＤＣ／ＤＣコンバータ３０ｋは、他のＤＣ／ＤＣコンバータ３０ｋと比べて相対的に電流ｉｋ０（の絶対値）が大きい場合には、対応するグランド端子Ｇｋへの電流放出（＝ｉｋ０）を抑制し、抑制により生じた余剰分を、共通基準線ＺＧを通じて他のＤＣ／ＤＣコンバータ３０ｋに電流（＝ｉｋ１）を分散放出することが可能になる。
【０１３９】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【符号の説明】
【０１４０】
Ｂ                  半田ボール
ＥＳＬ１〜ＥＳＬ６  寄生インダクタンス
ＥＳＲ１〜ＥＳＲ６  寄生抵抗
Ｇｋ                グランド端子
Ｉ１〜Ｉ３          樹脂層
Ｌ１〜Ｌ４          配線層
Ｖ１２，Ｖ２３，Ｖ３４  ビア導体
ＶＩＣ              ＩＣ用ビア導体
ＺＧ                共通基準線
１０ｋ              降圧ＤＣ／ＤＣコンバータ
１                  複合電源管理装置
２                  半導体電子部品
１１ｋ，１２ｋ      スイッチ素子
１３ｋ              チョークコイル
１４ｋ              エラーアンプ
１５ｋ              基準電圧生成回路
１６ｋ              可変抵抗
１７ｋ              抵抗
１８ｋ              一次側キャパシタ
１９ｋ              二次側キャパシタ
１Ａｋ              ランプ波生成回路
１Ｂｋ              コンパレータ
２０ｋ              電流センサ
２１                伝達関数補正手段
２２                不揮発メモリ
３０ｋ              昇圧ＤＣ／ＤＣコンバータ
３１ｋ，３２ｋ      スイッチ素子
３３ｋ              チョークコイル
３４ｋ              エラーアンプ
３５ｋ              基準電圧生成回路
３６ｋ              可変抵抗
３７ｋ              抵抗
３８ｋ              一次側キャパシタ
３９ｋ              二次側キャパシタ
３Ａｋ              ランプ波生成回路
３Ｂｋ              コンパレータ
【図１】
2014220958.tif 000030
【図２】
2014220958.tif 000031
【図３】
2014220958.tif 000032
【図４】
2014220958.tif 000033
【図５】
2014220958.tif 000034
【図６】
2014220958.tif 000035
【手続補正書】
【提出日】平成26年5月7日(2014.5.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
【数８】
2014220958.tif 000036
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
【数１０】
2014220958.tif 000037
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
【数１１】
2014220958.tif 000038