(57)【要約】【課題】従来のヒステリシスコンパレータは、２つの基準電圧供給手段、および２つの基準電圧を伝送する配線が必要となるため、レイアウト面積が大きくなる。【解決手段】基準電圧生成回路３０２は、１つの基準電圧を出力する。第１の差動アンプ２１は、入力電圧を一方の入力端子に受け、基準電圧を他方の入力端子に受ける。第２の差動アンプ２２は、入力電圧を一方の入力端子に受け、基準電圧を他方の入力端子に受ける。ラッチ回路１３は、第１の差動アンプ２１の出力をセット端子に受け、第２の差動アンプ２２の出力をリセット端子に受ける。第１の差動アンプ２１および第２の差動アンプ２２のうちの少なくとも１つに含まれる、入力電圧を受けるＭＯＳトランジスタの閾値電圧と基準電圧を受けるＭＯＳトランジスタの閾値電圧とが相違する。【選択図】図４
2014195128.tif 000002
【特許請求の範囲】
【請求項１】
１つの基準電圧を出力する基準電圧生成回路と、
入力電圧を一方の入力端子に受け、前記基準電圧を他方の入力端子に受ける第１の差動アンプと、
前記入力電圧を一方の入力端子に受け、前記基準電圧を他方の入力端子に受ける第２の差動アンプと、
前記第１の差動アンプの出力をセット端子に受け、前記第２の差動アンプの出力をリセット端子に受けるラッチ回路とを備え、
前記第１の差動アンプおよび前記第２の差動アンプのうちの少なくとも１つに含まれる、前記入力電圧を受けるＭＯＳトランジスタの閾値電圧と前記基準電圧を受けるＭＯＳトランジスタの閾値電圧とが相違する、ヒステリシスコンパレータ。
【請求項２】
前記第１の差動アンプに含まれる前記入力電圧をゲートに受ける第１のＭＯＳトランジスタの閾値電圧は、前記第１の差動アンプに含まれる前記基準電圧をゲートに受ける第２のＭＯＳトランジスタの閾値電圧よりも大きい、請求項１記載のヒステリシスコンパレータ。
【請求項３】
前記第１のＭＯＳトランジスタを構成するポリシリコンと接続する直上の層の前記入力電圧を受けるメタル配線の面積が、前記第２のＭＯＳトランジスタを構成するポリシリコンと接続する直上の層の前記基準電圧を受けるメタル配線の面積よりも大きい、請求項２記載のヒステリシスコンパレータ。
【請求項４】
前記第１のＭＯＳトランジスタを構成するポリシリコンには、フローティング状態のメタル配線が接続し、前記第２のＭＯＳトランジスタを構成するポリシリコンには、フローティング状態のメタル配線が接続しない、請求項２記載のヒステリシスコンパレータ。
【請求項５】
前記第１のＭＯＳトランジスタを構成するポリシリコンと接続するフローティング状態のメタル配線の面積が、前記第２のＭＯＳトランジスタを構成するポリシリコンと接続するフローティング状態のメタル配線の面積よりも大きい、請求項２記載のヒステリシスコンパレータ。
【請求項６】
前記第２の差動アンプに含まれる前記入力電圧をゲートに受ける第３のＭＯＳトランジスタの閾値電圧は、前記第２の差動アンプに含まれる前記基準電圧をゲートに受ける第４のＭＯＳトランジスタの閾値電圧よりも小さい、請求項１記載のヒステリシスコンパレータ。
【請求項７】
前記第４のＭＯＳトランジスタを構成するポリシリコンと接続する直上の層の前記基準電圧を受けるメタル配線の面積が、前記第３のＭＯＳトランジスタを構成するポリシリコンと接続する直上の層の前記入力電圧を受けるメタル配線の面積よりも大きい、請求項６記載のヒステリシスコンパレータ。
【請求項８】
前記第４のＭＯＳトランジスタを構成するポリシリコンには、フローティング状態のメタル配線が接続し、前記第３のＭＯＳトランジスタを構成するポリシリコンには、フローティング状態のメタル配線が接続しない、請求項６記載のヒステリシスコンパレータ。
【請求項９】
前記第４のＭＯＳトランジスタを構成するポリシリコンと接続するフローティング状態のメタル配線の面積が、前記第３のＭＯＳトランジスタを構成するポリシリコンと接続するフローティング状態のメタル配線の面積よりも大きい、請求項６記載のヒステリシスコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスコンパレータに関する。
【背景技術】
【０００２】
ヒステリシスコンパレータは、入力電圧が第１の値まで増加すると、出力がロウレベルからハイレベルに遷移し、入力電圧が第１の値よりも小さな第２の値まで減少すると、出力がハイレベルからロウレベルに遷移するコンパレータである。
【０００３】
このようなヒステリシスコンパレータは、たとえば、特許文献１（特開平１−９３９１５号公報）に記載されている。
【０００４】
特許文献１に記載のヒステリシスコンパレータは、比較電圧を第１の極性の入力端子に受ける第１の電圧比較器と、比較電圧を第２の極性の入力端子に受ける第２の電圧比較器と、第１の電圧比較器の第２の極性の入力端子に第１の基準電圧を与える第１の基準電圧供給手段とを備える。このヒステリシスコンパレータは、さらに第２の電圧比較器の第１の極性の入力端子に第１の基準電圧と所定の差を有する第２の基準電圧を与える第２の基準電圧供給手段と、第１および第２の電圧比較器の出力を第１および第２入力として受けコンパレート出力を導出するフリップフロップを備える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−９３９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のヒステリシスコンパレータは、２つの基準電圧供給手段、および２つの基準電圧を伝送する配線が必要となるため、レイアウト面積が大きくなる。
【０００７】
それゆえに、本発明の目的は、レイアウト面積を小さくすることができるヒステリシスコンパレータを提供することである。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００９】
本発明の一実施形態のヒステリシスコンパレータでは、第１の差動アンプおよび第２の差動アンプのうちの少なくとも１つに含まれる、入力電圧を受けるＭＯＳトランジスタの閾値電圧と基準電圧を受けるＭＯＳトランジスタの閾値電圧とが相違する。
【発明の効果】
【００１０】
本発明の一実施形態のヒステリシスコンパレータによれば、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】アンテナ効果を説明するための図である。
【図２】従来のヒステリシスコンパレータの構成を表わす図である。
【図３】従来のヒステリシスコンパレータの入出力特性を表わす図である。
【図４】第１の実施形態のヒステリシスコンパレータの構成を表わす図である。
【図５】第１の差動アンプの構成を表わす図である。
【図６】第２の差動アンプの構成を表わす図である。
【図７】第１の実施形態のヒステリシスコンパレータの入出力特性を表わす図である。
【図８】第１の実施形態における第１の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ１１を基板に垂直な方向から見たレイアウトを表わす図である。
【図９】第１の実施形態における第１の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ１２を基板に垂直な方向から見たレイアウトを表わす図である。
【図１０】第１の実施形態における第２の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ２１を基板に垂直な方向から見たレイアウトを表わす図である。
【図１１】第１の実施形態における第２の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ２２を基板に垂直な方向から見たレイアウトを表わす図である。
【図１２】第２の実施形態における第１の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ１１を基板に垂直な方向から見たレイアウトを表わす図である。
【図１３】第２の実施形態における第１の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ１２を基板に垂直な方向から見たレイアウトを表わす図である。
【図１４】第２の実施形態における第２の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ２１を基板に垂直な方向から見たレイアウトを表わす図である。
【図１５】第２の実施形態における第２の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ２２を基板に垂直な方向から見たレイアウトを表わす図である。
【図１６】第３の実施形態における第１の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ１１を基板に垂直な方向から見たレイアウトを表わす図である。
【図１７】第３の実施形態における第１の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ１２を基板に垂直な方向から見たレイアウトを表わす図である。
【図１８】第３の実施形態における第２の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ２１を基板に垂直な方向から見たレイアウトを表わす図である。
【図１９】第３の実施形態における第２の差動アンプを構成するＮチャネルＭＯＳトランジスタＮ２２を基板に垂直な方向から見たレイアウトを表わす図である。
【図２０】ＭＯＳトランジスタの閾値電圧Ｖｔｈの変動率（％）と、電荷のチャージ確率（％）の実験結果を表わす図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
本実施の形態は、アンテナ効果を積極的に利用することによって、ヒステリシスコンパレータのレイアウト面積を小さくしたものである。
【００１３】
まず、図１を参照して、アンテナ効果について説明する。
半導体装置の製造工程では、プラズマ放電を利用したプロセスが多用されている。たとえば、ドライエッチングプロセスでは、フォトレジストで保護されない導体膜にプラズマ放電の電荷が衝突してエッチングされ、パターンが形成される。他にも、プラズマ放電は、レジストの剥離プロセスや表面の洗浄プロセスなどで用いられている。
【００１４】
このようなプロセスでは、プラズマ中に存在する電荷が半導体装置の表面に露出したＭＯＳ（Metal Oxide Semiconductor）トランジスタのポリシリコンからゲート酸化膜を介して基板に電流が流れ、ゲート酸化膜がダメージを受けたり、ＭＯＳトランジスタの閾値電圧が増加したりする。この現象をアンテナ効果という。
【００１５】
アンテナ効果によって増加するＭＯＳトランジスタの閾値電圧は、プラズマにさらされる導体面積が大きくなるほど、大きくなる。特に、ポリシリコンに直接接続している直上の層のメタル配線の面積の影響が大きい。
【００１６】
次に、従来のヒステリシスコンパレータについて説明する。
図２は、従来のヒステリシスコンパレータの構成を表わす図である。
【００１７】
図２を参照して、このヒステリシスコンパレータ１０は、差動アンプ１１と、差動アンプ１２と、ラッチ回路１３と、抵抗Ｒ１，Ｒ２，Ｒ３からなる基準電圧生成回路３０１とを備える。
【００１８】
以下では、差動アンプ１１および差動アンプ１２を構成するＭＯＳトランジスタは、アンテナ効果の影響を受けないものとして説明する。
【００１９】
抵抗Ｒ１と抵抗Ｒ２の接続ノードＮ１の電圧が、基準電圧Ｖｒｅｆ１である。抵抗Ｒ２と抵抗Ｒ３の接続ノードＮ２の電圧が、基準電圧Ｖｒｅｆ２である。ここで、Ｖｒｅｆ１＞Ｖｒｅｆ２である。
【００２０】
差動アンプ１２は、入力電圧Ｖｉｎを受ける正側の入力端子と、基準電圧Ｖｒｅｆ２を受ける負側の入力端子と、ラッチ回路１３のリセット端子Ｒｅｓｅｔに接続される出力端子を有する。差動アンプ１２は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ２の差に応じた電圧Ｖ２を出力する。差動アンプ１２は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ２よりも大きい場合に、正の電圧Ｖ２を出力する。差動アンプ１２は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ２よりも小さい場合に、零の電圧Ｖ２を出力する。
【００２１】
差動アンプ１１は、入力電圧Ｖｉｎを受ける正側の入力端子と、基準電圧Ｖｒｅｆ１を受ける負側の入力端子と、ラッチ回路１３のセット端子ｓｅｔに接続される出力端子を有する。差動アンプ１１は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ１の差に応じた電圧Ｖ１を出力する。差動アンプ１１は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ１よりも大きい場合に、正の電圧Ｖ１を出力する。差動アンプ１１は、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ１よりも小さい場合に、零の電圧Ｖ１を出力する。
【００２２】
入力電圧Ｖｉｎが零のときには、電圧Ｖ１およびＶ２は零である。
入力電圧Ｖｉｎが増加して、基準電圧Ｖｒｅｆ２よりも大きくなったときに、電圧Ｖ２が正に変化する。さらに、入力電圧Ｖｉｎが増加して、基準電圧Ｖｒｅｆ１よりも大きくなったときに、電圧Ｖ１が正に変化する。
【００２３】
図３に示すように、入力電圧Ｖｉｎが零から増加して、セット端子Ｓｅｔに入力される電圧Ｖ１が零から正に変化したときに（つまり、Ｖｉｎ＞Ｖｒｅｆ１）、ラッチ回路１３は、「Ｈ」レベル（「１」）の出力電圧Ｖｏｕｔを出力する。その後、入力電圧Ｖｉｎが減少して、リセット端子Ｒｅｓｅｔに入力される電圧Ｖ２が正から零に変化したときに（つまり、Ｖｉｎ＜Ｖｒｅｆ２）、ラッチ回路１３は、「Ｌ」レベル（「０」）の出力電圧Ｖｏｕｔを出力する。
【００２４】
以上のように、従来のヒステリシスコンパレータ１０は、２つの基準電圧を生成するために３つの抵抗からなる基準電圧生成回路３０１を要する。また、接続ノードＮ１および接続ノードＮ２から配線を引き出す必要がある。その結果、このヒステリシスコンパレータ１０のレイアウトが大きくなる。また、上記の説明では、差動アンプ１１，１２を構成するＭＯＳトランジスタは、アンテナ効果の影響を受けないものとして説明したが、実際には、アンテナ効果の影響を受けて、閾値電圧がばらつくため、図３に示すような所望の入出力特性が得られない場合がある。
【００２５】
これに対して、本実施の形態では、差動アンプを構成するＭＯＳトランジスタのアンテナ効果を積極的に利用する。
【００２６】
図４は、第１の実施形態のヒステリシスコンパレータの構成を表わす図である。
図４を参照して、このヒステリシスコンパレータ２０は、第１の差動アンプ２１と、第２の差動アンプ２２と、ラッチ回路１３と、抵抗Ｒ４，Ｒ５からなる基準電圧生成回路３０２とを備える。
【００２７】
抵抗Ｒ４と抵抗Ｒ５の接続ノードＮ３の電圧が、基準電圧Ｖｒｅｆである。
第２の差動アンプ２２は、入力電圧Ｖｉｎを受ける正側の入力端子と、基準電圧Ｖｒｅｆを受ける負側の入力端子と、ラッチ回路１３のリセット端子Ｒｅｓｅｔに接続される出力端子を有する。第２の差動アンプ２２は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの差に応じた電圧Ｖ２を出力する。
【００２８】
第１の差動アンプ２１は、入力電圧Ｖｉｎを受ける正側の入力端子と、基準電圧Ｖｒｅｆを受ける負側の入力端子と、ラッチ回路１３のセット端子ｓｅｔに接続される出力端子を有する。第１の差動アンプ２１は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの差に応じた電圧Ｖ１を出力する。
【００２９】
入力電圧Ｖｉｎが零から増加して、セット端子Ｓｅｔに入力される電圧Ｖ１が零から正に変化したときに、ラッチ回路１３は、「Ｈ」レベル（「１」）の出力電圧Ｖｏｕｔを出力する。
【００３０】
その後、入力電圧Ｖｉｎが減少して、リセット端子Ｒｅｓｅｔに入力される電圧Ｖ２が正から零に変化したときに、ラッチ回路１３は、「Ｌ」レベル（「０」）の出力電圧Ｖｏｕｔを出力する。
【００３１】
図５は、第１の差動アンプ２１の構成を表わす図である。図６は、第２の差動アンプ２２の構成を表わす図である。図７は、第１の実施形態のヒステリシスコンパレータ２０の入出力特性を表わす図である。
【００３２】
図５を参照して、第１の差動アンプ２１は、１対のＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２と、１対のＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２と、ＮチャネルＭＯＳトランジスタＮ１３とを備える。
【００３３】
ＰチャネルＭＯＳトランジスタＰ１１は、電源ＶＤＤとノードＮＤ２との間に設けられる。ＰチャネルＭＯＳトランジスタＰ１１のゲートは、ノードＮＤ２およびＰチャネルＭＯＳトランジスタＰ１２のゲートに接続される。
【００３４】
ＰチャネルＭＯＳトランジスタＰ１２は、電源ＶＤＤとノードＮＤ３との間に設けられる。ＰチャネルＭＯＳトランジスタＰ１２のゲートは、ノードＮＤ２およびＰチャネルＭＯＳトランジスタＰ１１のゲートに接続される。
【００３５】
ノードＮＤ３は、第１の差動アンプ２１の出力端子と接続され、出力端子からノードＮＤ３の電圧Ｖ１（出力電圧）が出力される。
【００３６】
ＮチャネルＭＯＳトランジスタＮ１１は、ノードＮＤ２とノードＮＤ１の間に設けられる。ＮチャネルＭＯＳトランジスタＮ１１のゲートは、入力電圧Ｖｉｎを受ける。ＮチャネルＭＯＳトランジスタＮ１２は、ノードＮＤ３とノードＮＤ１の間に設けられる。ＮチャネルＭＯＳトランジスタＮ１２のゲートは、基準電圧Ｖｒｅｆを受ける。
【００３７】
次式で表わされるように、ＮチャネルＭＯＳトランジスタＮ１１の閾値電圧Ｖｔｈ１１は、ＮチャネルＭＯＳトランジスタＮ１２の閾値電圧Ｖｔｈ１２よりも、ΔＶｔｈだけ大きいとする。このような特性を有するためのＮチャネルＭＯＳトランジスタＮ１１とＮチャネルＭＯＳトランジスタＮ１２の構造の相違については、後述する。
【００３８】
Ｖｔｈ１１＝Ｖｔｈ１２＋ΔＶｔｈ…（Ａ１）
ＮチャネルＭＯＳトランジスタＮ１３は、ノードＮＤ１とグランドＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ１３のゲートは、バイアス電圧Ｖｂｉａｓを受ける。
【００３９】
ＰチャネルＭＯＳトランジスタＰ１１を流れる電流をＩｐ１１、ＰチャネルＭＯＳトランジスタＰ１２を流れる電流をＩｐ１２、ＮチャネルＭＯＳトランジスタＮ１１を流れる電流をＩｎ１１、ＮチャネルＭＯＳトランジスタＮ１２を流れる電流をＩｎ１２、ＮチャネルＭＯＳトランジスタＮ１３を流れる電流をＩｎ１３とし、ノードＮＤ３から出力される電流をＩ１とする。
【００４０】
ＰチャネルＭＯＳトランジスタＰ１１を流れる電流は、ＮチャネルＭＯＳトランジスタＮ１１を流れるので、次式が成立する。
【００４１】
Ｉｐ１１＝Ｉｎ１１…（Ａ２）
ＰチャネルＭＯＳトランジスタＰ１１と、ＮチャネルＭＯＳトランジスタＮ１１は、カレントミラー回路を構成するので、次式が成立する。
【００４２】
Ｉｐ１１＝Ｉｐ１２…（Ａ３）
出力電流Ｉ１は、以下の式で表わされる。
【００４３】
Ｉ１＝Ｉｐ１２−Ｉｎ１２…（Ａ４）
式（Ａ４）は、式（Ａ２）および式（Ａ３）を用いると、以下のように変形できる。
【００４４】
Ｉ１＝Ｉｎ１１−Ｉｎ１２…（Ａ５）
式（Ａ５）から、出力電流Ｉ１が正となるのは、以下の条件が満たされるときである。
【００４５】
Ｉｎ１１＞Ｉｎ１２…（Ａ６）
ＮチャネルＭＯＳトランジスタＮ１１を流れる電流Ｉｎ１１は、次式で表わされる。
【００４６】
Ｉｎ１１＝ｆ（Ｖｉｎ−Ｖｔｈ１１）…（Ａ７）
ＮチャネルＭＯＳトランジスタＮ１２を流れる電流Ｉｎ１２は、次式で表わされる。
【００４７】
Ｉｎ１２＝ｆ（Ｖｒｅｆ−Ｖｔｈ１２）…（Ａ８）
ただし、ｆ（ｘ）は、ｘが正の場合に、ｘが大きいほどｆ（ｘ）の値が大きくなる関数である。
【００４８】
したがって、出力電流Ｉ１が正となるのは、以下の条件が満たされるときである。
Ｖｉｎ−Ｖｔｈ１１＞Ｖｒｅｆ−Ｖｔｈ１２＞０…（Ａ９）
式（Ａ９）は、式（Ａ１）を用いると、以下のように変形できる。
【００４９】
Ｖｉｎ＞Ｖｒｅｆ＋ΔＶｔｈ…（Ａ１０）
したがって、入力電圧Ｖｉｎが零から増加する場合、入力電圧Ｖｉｎの値がＶｒｅｆ＋ΔＶｔｈよりも小さいときには、出力電流Ｉ１が０または負となり、出力電圧Ｖ１が零となる。入力電圧Ｖｉｎがさらに増加してＶｒｅｆ＋ΔＶｔｈを超えたときに、出力電流Ｉ１が正となり、出力電圧Ｖ１が正となる。図７に示すように、出力電圧Ｖ１が正となると、ラッチ回路１３のセット端子Ｓｅｔに正の電圧が印加され、ラッチ回路１３の出力電圧Ｖｏｕｔが正（「Ｈ」レベル）となる。
【００５０】
図６を参照して、第２の差動アンプ２２は、１対のＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２と、１対のＮチャネルＭＯＳトランジスタＮ２１，Ｎ２２と、ＮチャネルＭＯＳトランジスタＮ２３とを備える。
【００５１】
ＰチャネルＭＯＳトランジスタＰ２１は、電源ＶＤＤとノードＮＤ５との間に設けられる。ＰチャネルＭＯＳトランジスタＰ２１のゲートは、ノードＮＤ５およびＰチャネルＭＯＳトランジスタＰ２２のゲートに接続される。
【００５２】
ＰチャネルＭＯＳトランジスタＰ２２は、電源ＶＤＤとノードＮＤ６との間に設けられる。ＰチャネルＭＯＳトランジスタＰ２２のゲートは、ノードＮＤ５およびＰチャネルＭＯＳトランジスタＰ２１のゲートに接続される。
【００５３】
ノードＮＤ６は、第２の差動アンプ２２の出力端子と接続され、出力端子からノードＮＤ６の電圧Ｖ２（出力電圧）が出力される。
【００５４】
ＮチャネルＭＯＳトランジスタＮ２１は、ノードＮＤ５とノードＮＤ４の間に設けられる。ＮチャネルＭＯＳトランジスタＮ２１のゲートは、入力電圧Ｖｉｎを受ける。ＮチャネルＭＯＳトランジスタＮ２２は、ノードＮＤ６とノードＮＤ４の間に設けられる。ＮチャネルＭＯＳトランジスタＮ２２のゲートは、基準電圧Ｖｒｅｆを受ける。
【００５５】
次式で表わされるように、ＮチャネルＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｈ２２は、ＮチャネルＭＯＳトランジスタＮ２１の閾値電圧Ｖｔｈ２１よりも、ΔＶｔｈだけ大きいとする。このような特性を有するためのＮチャネルＭＯＳトランジスタＮ２１とＮチャネルＭＯＳトランジスタＮ２２の構造の相違については、後述する。
【００５６】
Ｖｔｈ２２＝Ｖｔｈ２１＋ΔＶｔｈ…（Ｂ１）
ＮチャネルＭＯＳトランジスタＮ２３は、ノードＮＤ４とグランドＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２３のゲートは、バイアス電圧Ｖｂｉａｓを受ける。
【００５７】
ＰチャネルＭＯＳトランジスタＰ２１を流れる電流をＩｐ２１、ＰチャネルＭＯＳトランジスタＰ２２を流れる電流をＩｐ２２、ＮチャネルＭＯＳトランジスタＮ２１を流れる電流をＩｎ２１、ＮチャネルＭＯＳトランジスタＮ２２を流れる電流をＩｎ２２、ＮチャネルＭＯＳトランジスタＮ２３を流れる電流をＩｎ２３とし、ノードＮＤ６から出力される電流をＩ２とする。
【００５８】
ＰチャネルＭＯＳトランジスタＰ２１を流れる電流は、ＮチャネルＭＯＳトランジスタＮ２１を流れるので、次式が成立する。
【００５９】
Ｉｐ２１＝Ｉｎ２１…（Ｂ２）
ＰチャネルＭＯＳトランジスタＰ２１と、ＮチャネルＭＯＳトランジスタＮ２１は、カレントミラー回路を構成するので、次式が成立する。
【００６０】
Ｉｐ２１＝Ｉｐ２２…（Ｂ３）
出力電流Ｉ２は、以下の式で表わされる。
【００６１】
Ｉ２＝Ｉｐ２２−Ｉｎ２２…（Ｂ４）
式（Ｂ４）は、式（Ｂ２）および式（Ｂ３）を用いると、以下のように変形できる。
【００６２】
Ｉ２＝Ｉｎ２１−Ｉｎ２２…（Ｂ５）
式（Ｂ５）から、出力電流Ｉ２が負となるのは、以下の条件が満たされるときである。
【００６３】
Ｉｎ２１＜Ｉｎ２２…（Ｂ６）
ＮチャネルＭＯＳトランジスタＮ２１を流れる電流Ｉｎ２１は、次式で表わされる。
【００６４】
Ｉｎ２１＝ｆ（Ｖｉｎ−Ｖｔｈ２１）…（Ｂ７）
ＮチャネルＭＯＳトランジスタＮ１２を流れる電流Ｉｎ１２は、次式で表わされる。
【００６５】
Ｉｎ２２＝ｆ（Ｖｒｅｆ−Ｖｔｈ２２）…（Ｂ８）
ただし、ｆ（ｘ）は、ｘが正の場合に、ｘが大きいほどｆ（ｘ）の値が大きくなる関数である。
【００６６】
したがって、出力電流Ｉ２が負となるのは、以下の条件が満たされるときである。
０＜Ｖｉｎ−Ｖｔｈ２１＜Ｖｒｅｆ−Ｖｔｈ２２…（Ｂ９）
式（Ｂ９）は、式（Ｂ１）を用いると、以下のように変形できる。
【００６７】
Ｖｉｎ＜Ｖｒｅｆ−ΔＶｔｈ…（Ｂ１０）
したがって、入力電圧Ｖｉｎが減少する場合、値がＶｒｅｆ−ΔＶｔｈよりも大きいときには、出力電流Ｉ２が正となり、出力電圧Ｖ２が正となる。入力電圧Ｖｉｎがさらに減少してＶｒｅｆ−ΔＶｔｈよりも小さくなったときに、出力電流Ｉ２が負となり、出力電圧Ｖ２が零となる。図７に示すように、出力電圧Ｖ２が零となると、ラッチ回路１３のリセット端子Ｒｅｓｅｔに零の電圧が印加され、ラッチ回路１３の出力電圧Ｖｏｕｔが零（「Ｌ」レベル）となる。
【００６８】
次に、式（Ａ１）および式（Ｂ１）が成立するための、ＮチャネルＭＯＳトランジスタＮ１１とＮチャネルＭＯＳトランジスタＮ１２の構造の相違と、ＮチャネルＭＯＳトランジスタＮ２１とＮチャネルＭＯＳトランジスタＮ２２の構造の相違について説明する。
【００６９】
図８は、第１の実施形態における第１の差動アンプ２１を構成するＮチャネルＭＯＳトランジスタＮ１１を基板に垂直な方向から見たレイアウトを表わす図である。
【００７０】
図８に示すように、ＮチャネルＭＯＳトランジスタＮ１１は、ゲートを構成するポリシリコン２０１とＮ型拡散領域１０１，１０２で構成される。ポリシリコン２０１は、コンタクトホールを介して直上の層のメタル配線Ｍ１−１が接続される。メタル配線Ｍ１−１は、入力電圧Ｖｉｎを受ける１層または複数層の上層のメタル配線ＭＵ−１と接続される。
【００７１】
図９は、第１の実施形態における第１の差動アンプ２１を構成するＮチャネルＭＯＳトランジスタＮ１２を基板に垂直な方向から見たレイアウトを表わす図である。
【００７２】
ＮチャネルＭＯＳトランジスタＮ１２は、ゲートを構成するポリシリコン２０２とＮ型拡散領域１０３，１０４で構成される。ポリシリコン２０２は、コンタクトホールを介して直上の層のメタル配線Ｍ１−２が接続される。メタル配線Ｍ１−２は、基準電圧Ｖｒｅｆを受ける１層または複数層の上層のメタル配線ＭＵ−２と接続される。
【００７３】
図８および図９に示すように、メタル配線Ｍ１−１の面積は、メタル配線Ｍ１−２の面積よりも大きい。前述したように、アンテナ効果は、ポリシリコンの直上の層のメタル配線の面積の影響を最も受けやすいため、ＮチャネルＭＯＳトランジスタＮ１１へのアンテナ効果が、ＮチャネルＭＯＳトランジスタＮ１２のアンテナ効果よりも大きくなる。その結果、ＮチャネルＭＯＳトランジスタＮ１１の閾値電圧Ｖｔｈ１１は、ＮチャネルＭＯＳトランジスタＮ１２の閾値電圧Ｖｔｈ１２よりもΔＶｔｈだけ大きくなる。言い換えると、メタル配線Ｍ１−１の面積、および／またはメタル配線Ｍ１−２の面積を調整することによって、２つのＮＭＯＳトランジスタＮ１１，Ｎ１２の閾値電圧の差をΔＶｔｈに設定することができる。
【００７４】
図１０は、第１の実施形態における第２の差動アンプ２２を構成するＮチャネルＭＯＳトランジスタＮ２１を基板に垂直な方向から見たレイアウトを表わす図である。
【００７５】
図１０に示すように、ＮチャネルＭＯＳトランジスタＮ２１は、ゲートを構成するポリシリコン２０３とＮ型拡散領域１０５，１０６で構成される。ポリシリコン２０３は、コンタクトホールを介して直上の層のメタル配線Ｍ１−３が接続される。メタル配線Ｍ１−３は、入力電圧Ｖｉｎを受ける１層または複数層の上層のメタル配線ＭＵ−３と接続される。
【００７６】
図１１は、第１の実施形態における第２の差動アンプ２２を構成するＮチャネルＭＯＳトランジスタＮ２２を基板に垂直な方向から見たレイアウトを表わす図である。
【００７７】
図１１に示すように、ＮチャネルＭＯＳトランジスタＮ２２は、ゲートを構成するポリシリコン２０４とＮ型拡散領域１０７，１０８で構成される。ポリシリコン２０４は、コンタクトホールを介して直上の層のメタル配線Ｍ１−４が接続される。メタル配線Ｍ１−４は、基準電圧Ｖｒｅｆを受ける１層または複数層の上層のメタル配線ＭＵ−４と接続される。
【００７８】
図１０および図１１に示すように、メタル配線Ｍ１−４の面積は、メタル配線Ｍ１−３の面積よりも大きい。前述したように、アンテナ効果は、ポリシリコンの直上の層のメタル配線の面積の影響を最も受けやすいため、ＮチャネルＭＯＳトランジスタＮ２２へのアンテナ効果が、ＮチャネルＭＯＳトランジスタＮ２１のアンテナ効果よりも大きくなる。その結果、ＮチャネルＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｈ２２は、ＮチャネルＭＯＳトランジスタＮ２１の閾値電圧Ｖｔｈ２１よりもΔＶｔｈだけ大きくなる。言い換えると、メタル配線Ｍ１−３の面積、および／またはメタル配線Ｍ１−４の面積を調整することによって、２つのＮＭＯＳトランジスタＮ２１，Ｎ２２の閾値電圧の差をΔＶｔｈに設定することができる。
【００７９】
以上のように、本実施の形態によれば、基準電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続する直上の層のメタル配線の面積と、入力電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続する直上の層のメタル配線の面積の差を調整することによって、この２つのＮチャネルＭＯＳトランジスタの閾値電圧を所定量異なるようにすることができる。これによって、基準電圧生成回路が生成する１つの基準電圧によって、コンパレータのヒステリシス特性を実現することができる。
【００８０】
［第２の実施形態］
図１２は、第２の実施形態における第１の差動アンプ２１を構成するＮチャネルＭＯＳトランジスタＮ１１を基板に垂直な方向から見たレイアウトを表わす図である。
【００８１】
図１２に示すように、ＮチャネルＭＯＳトランジスタＮ１１は、ゲートを構成するポリシリコン２０１とＮ型拡散領域１０１，１０２で構成される。ポリシリコン２０１は、コンタクトホールを介して、入力電圧Ｖｉｎを受ける１層または複数層の上層のメタル配線ＭＳ−１と接続される。また、ポリシリコン２０１は、コンタクトホールを介して１層または複数層の上層のメタル配線Ｍ１Ｆ−１と接続される。このメタル配線Ｍ１Ｆ−１は、電圧を受けず、フローティング状態にある。
【００８２】
図１３は、第２の実施形態における第１の差動アンプ２１を構成するＮチャネルＭＯＳトランジスタＮ１２を基板に垂直な方向から見たレイアウトを表わす図である。
【００８３】
図１３に示すように、ＮチャネルＭＯＳトランジスタＮ１２は、ゲートを構成するポリシリコン２０２とＮ型拡散領域１０３，１０４で構成される。ポリシリコン２０２は、コンタクトホールを介して、基準電圧Ｖｒｅｆを受ける１層または複数層の上層のメタル配線ＭＳ−２と接続される。
【００８４】
図１２および図１３に示すように、ＮチャネルＭＯＳトランジスタＮ１１のポリシリコンは、フローティング状態のメタル配線Ｍ１Ｆ−１と接続する。メタル配線ＭＳ−１のうちのポリシリコン２０１の直上の層のメタル配線の面積と、メタル配線ＭＳ−２のうちのポリシリコン２０２の直上の層のメタル配線の面積とは、ほぼ同様とする。したがって、前述したように、アンテナ効果は、ポリシリコンの直上の層のメタル配線の面積の影響を最も受けやすいため、メタル配線Ｍ１Ｆ−１と接続するＮチャネルＭＯＳトランジスタＮ１１へのアンテナ効果が、ＮチャネルＭＯＳトランジスタＮ１２のアンテナ効果よりも大きくなる。その結果、ＮチャネルＭＯＳトランジスタＮ１１の閾値電圧Ｖｔｈ１１は、ＮチャネルＭＯＳトランジスタＮ１２の閾値電圧Ｖｔｈ１２よりもΔＶｔｈだけ大きくなる。言い換えると、メタル配線Ｍ１Ｆ−１の面積を調整することによって、２つのＭＯＳトランジスタＮ１１，Ｎ１２の閾値電圧の差をΔＶｔｈに設定することができる。
【００８５】
図１４は、第２の実施形態における第２の差動アンプ２２を構成するＮチャネルＭＯＳトランジスタＮ２１を基板に垂直な方向から見たレイアウトを表わす図である。
【００８６】
図１４に示すように、ＮチャネルＭＯＳトランジスタＮ２１は、ゲートを構成するポリシリコン２０３とＮ型拡散領域１０５，１０６で構成される。ポリシリコン２０３は、コンタクトホールを介して、入力電圧Ｖｉｎを受ける１層または複数層の上層のメタル配線ＭＳ−３と接続される。
【００８７】
図１５は、第２の実施形態における第２の差動アンプ２２を構成するＮチャネルＭＯＳトランジスタＮ２２を基板に垂直な方向から見たレイアウトを表わす図である。
【００８８】
図１５に示すように、ＮチャネルＭＯＳトランジスタＮ２２は、ゲートを構成するポリシリコン２０４とＮ型拡散領域１０７，１０８で構成される。ポリシリコン２０４は、コンタクトホールを介して、基準電圧Ｖｒｅｆを受ける１層または複数層の上層のメタル配線ＭＳ−３と接続される。また、ポリシリコン２０４は、コンタクトホールを介して１層または複数層の上層のメタル配線Ｍ１Ｆ−４と接続される。このメタル配線Ｍ１Ｆ−４は、電圧を受けず、フローティング状態にある。
【００８９】
図１４および図１５に示すように、ＮチャネルＭＯＳトランジスタＮ２２のポリシリコンは、フローティング状態のメタル配線Ｍ１Ｆ−４と接続する。メタル配線ＭＳ−３のうちのポリシリコン２０３の直上の層のメタル配線の面積と、メタル配線ＭＳ−４のうちのポリシリコン２０４の直上の層のメタル配線の面積とは、ほぼ同様とする。したがって、前述したように、アンテナ効果は、ポリシリコンの直上の層のメタル配線の面積の影響を最も受けやすいため、メタル配線Ｍ１Ｆ−４と接続するＮチャネルＭＯＳトランジスタＮ２２へのアンテナ効果が、ＮチャネルＭＯＳトランジスタＮ２１のアンテナ効果よりも大きくなる。その結果、ＮチャネルＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｈ２２は、ＮチャネルＭＯＳトランジスタＮ２１の閾値電圧Ｖｔｈ２１よりもΔＶｔｈだけ大きくなる。言い換えると、メタル配線Ｍ１Ｆ−４の面積を調整することによって、２つのＭＯＳトランジスタＮ２１，Ｎ２２の閾値電圧の差をΔＶｔｈに設定することができる。
【００９０】
以上のように、本実施の形態によれば、基準電圧を受けるＮチャネルＭＯＳトランジスタと入力電圧を受けるＮチャネルＭＯＳトランジスタのうちの一方のポリシリコンにフローティング状態のメタル配線を接続し、このメタル配線の面積を調整することによって、この２つのＮチャネルＭＯＳトランジスタの閾値電圧を所定量異なるようにすることができる。これによって、基準電圧生成回路が生成する１つの基準電圧によって、コンパレータのヒステリシス特性を実現することができる。
【００９１】
［第３の実施形態］
図１６は、第３の実施形態における第１の差動アンプ２１を構成するＮチャネルＭＯＳトランジスタＮ１１を基板に垂直な方向から見たレイアウトを表わす図である。
【００９２】
図１６に示すように、ＮチャネルＭＯＳトランジスタＮ１１は、ゲートを構成するポリシリコン２０１とＮ型拡散領域１０１，１０２で構成される。ポリシリコン２０１は、コンタクトホールを介して、入力電圧Ｖｉｎを受ける１層または複数層の上層のメタル配線ＭＳ−１と接続される。また、ポリシリコン２０１は、コンタクトホールを介して１層または複数層の上層のメタル配線ＭＭ１Ｆ−１と接続される。このメタル配線ＭＭ１Ｆ−１は、電圧を受けず、フローティング状態にある。
【００９３】
図１７は、第３の実施形態における第１の差動アンプ２１を構成するＮチャネルＭＯＳトランジスタＮ１２を基板に垂直な方向から見たレイアウトを表わす図である。
【００９４】
図１７に示すように、ＮチャネルＭＯＳトランジスタＮ１２は、ゲートを構成するポリシリコン２０２とＮ型拡散領域１０３，１０４で構成される。ポリシリコン２０２は、コンタクトホールを介して、基準電圧Ｖｒｅｆを受ける１層または複数層の上層のメタル配線ＭＳ−２と接続される。また、ポリシリコン２０２は、コンタクトホールを介して１層または複数層の上層のメタル配線ＭＭ１Ｆ−２と接続される。このメタル配線ＭＭ１Ｆ−２は、電圧を受けず、フローティング状態にある。
【００９５】
図１６および図１７に示すように、ＮチャネルＭＯＳトランジスタＮ１１のポリシリコンは、フローティング状態のメタル配線ＭＭ１Ｆ−１と接続する。ＮチャネルＭＯＳトランジスタＮ１２のポリシリコンは、フローティング状態のメタル配線ＭＭ１Ｆ−２と接続する。メタル配線ＭＭ１Ｆ−１の面積は、メタル配線ＭＭ１Ｆ−２の面積よりも大きい。メタル配線ＭＳ−１のうちのポリシリコン２０１の直上の層のメタル配線の面積と、メタル配線ＭＳ−２のうちのポリシリコン２０２の直上の層のメタル配線の面積とは、ほぼ同様とする。したがって、前述したように、アンテナ効果は、ポリシリコンの直上の層のメタル配線の面積の影響を最も受けやすいため、面積の大きなメタル配線ＭＭ１Ｆ−１と接続するＮチャネルＭＯＳトランジスタＮ１１へのアンテナ効果が、ＮチャネルＭＯＳトランジスタＮ１２のアンテナ効果よりも大きくなる。その結果、ＮチャネルＭＯＳトランジスタＮ１１の閾値電圧Ｖｔｈ１１は、ＮチャネルＭＯＳトランジスタＮ１２の閾値電圧Ｖｔｈ１２よりもΔＶｔｈだけ大きくなる。言い換えると、メタル配線ＭＭ１Ｆ−１の面積、および／またはメタル配線ＭＭ１Ｆ−２の面積を調整することによって、２つのＭＯＳトランジスタＮ１１，Ｎ１２の閾値電圧の差をΔＶｔｈに設定することができる。
【００９６】
図１８は、第３の実施形態における第２の差動アンプ２２を構成するＮチャネルＭＯＳトランジスタＮ２１を基板に垂直な方向から見たレイアウトを表わす図である。
【００９７】
図１８に示すように、ＮチャネルＭＯＳトランジスタＮ２１は、ゲートを構成するポリシリコン２０３とＮ型拡散領域１０５，１０６で構成される。ポリシリコン２０３は、コンタクトホールを介して、入力電圧Ｖｉｎを受ける１層または複数層の上層のメタル配線ＭＳ−３と接続される。また、ポリシリコン２０３は、コンタクトホールを介して１層または複数層の上層のメタル配線ＭＭ１Ｆ−３と接続される。このメタル配線ＭＭ１Ｆ−３は、電圧を受けず、フローティング状態にある。
【００９８】
図１９は、第３の実施形態における第２の差動アンプ２２を構成するＮチャネルＭＯＳトランジスタＮ２２を基板に垂直な方向から見たレイアウトを表わす図である。
【００９９】
図１９に示すように、ＮチャネルＭＯＳトランジスタＮ２２は、ゲートを構成するポリシリコン２０４とＮ型拡散領域１０７，１０８で構成される。ポリシリコン２０４は、コンタクトホールを介して、基準電圧Ｖｒｅｆを受ける１層または複数層の上層のメタル配線ＭＳ−４と接続される。また、ポリシリコン２０４は、コンタクトホールを介して１層または複数層の上層のメタル配線ＭＭ１Ｆ−４と接続される。このメタル配線ＭＭ１Ｆ−４は、電圧を受けず、フローティング状態にある。
【０１００】
図１８および図１９に示すように、ＮチャネルＭＯＳトランジスタＮ２１のポリシリコンは、フローティング状態のメタル配線ＭＭ１Ｆ−３と接続する。ＮチャネルＭＯＳトランジスタＮ２２のポリシリコンは、フローティング状態のメタル配線ＭＭ１Ｆ−４と接続する。メタル配線ＭＭ１Ｆ−４の面積は、メタル配線ＭＭ１Ｆ−３の面積よりも大きい。メタル配線ＭＳ−３のうちのポリシリコン２０１の直上の層のメタル配線の面積と、メタル配線ＭＳ−４のうちのポリシリコン２０２の直上の層のメタル配線の面積とは、ほぼ同様とする。したがって、前述したように、アンテナ効果は、ポリシリコンの直上の層のメタル配線の面積の影響を最も受けやすいため、面積の大きなメタル配線ＭＭ１Ｆ−４と接続するＮチャネルＭＯＳトランジスタＮ２２へのアンテナ効果が、ＮチャネルＭＯＳトランジスタＮ２１のアンテナ効果よりも大きくなる。その結果、ＮチャネルＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｈ２２は、ＮチャネルＭＯＳトランジスタＮ２１の閾値電圧Ｖｔｈ２１よりもΔＶｔｈだけ大きくなる。言い換えると、メタル配線ＭＭ１Ｆ−３の面積、およびメタル配線ＭＭ１Ｆ−４の面積を調整することによって、２つのＭＯＳトランジスタＮ２１，Ｎ２２の閾値電圧の差をΔＶｔｈに設定することができる。
【０１０１】
以上のように、本実施の形態によれば、基準電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続するフローティング状態のメタル配線の面積と、入力電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続するフローティング状態のメタル配線の面積の差を調整することによって、この２つのＮチャネルＭＯＳトランジスタの閾値電圧を所定量異なるようにすることができる。これによって、基準電圧生成回路が生成する１つの基準電圧によって、コンパレータのヒステリシス特性を実現することができる。
【０１０２】
（参考）
図２０を用いて、ポリシリコンと接続する直上のメタル配線の面積と、ＭＯＳトランジスタの閾値電圧Ｖｔｈの変動率の関係をサポートする実験結果について説明する。
【０１０３】
図２０は、ＭＯＳトランジスタの閾値電圧Ｖｔｈの変動率（％）と、電荷のチャージ確率（％）の実験結果を表わす図である。
【０１０４】
図２０において、横軸は、ＭＯＳトランジスタの閾値電圧Ｖｔｈの変動率（％）を表わし、縦軸は、電荷のチャージ確率（％）である。電荷のチャージ確率は、ポリシリコンと接続する直上のメタル配線の面積と相関を有する。図２０によれば、ポリシリコンと接続する直上のメタル配線の面積が増加すると、ＭＯＳトランジスタの閾値電圧Ｖｔｈが変動することが示されている。
【０１０５】
（変形例）
第１の実施形態では、基準電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続する直上の層のメタル配線の面積と、入力電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続する直上の層のメタル配線の面積の差を調整することによって、この２つのＮチャネルＭＯＳトランジスタの閾値電圧を所定量異なるようにしたが、これに限定するものではない。可能であれば、基準電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続する１層または複数層のメタル配線の面積と、入力電圧を受けるＮチャネルＭＯＳトランジスタのポリシリコンに接続する１層または複数層のメタル配線の面積の差を調整することによって、この２つのＮチャネルＭＯＳトランジスタの閾値電圧を所定量異なるようにしてもよい。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０７】
１０，２０  ヒステリシスコンパレータ、１１，１２，２１，２２  差動アンプ、１３  ラッチ回路、１０１〜１０８  Ｎ型拡散領域、２０１〜３０４  ポリシリコン、３０１，３０２  基準電圧生成回路、Ｒ１〜Ｒ５  抵抗，Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２  ＰチャネルＭＯＳトランジスタ、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３  ＮチャネルＭＯＳトランジスタ、Ｍ１−１〜Ｍ１−４，ＭＵ−１〜ＭＵ−４，ＭＳ−１〜ＭＳ−４，ＭＭ１Ｆ−１〜ＭＭ１Ｆ−４  メタル配線。
【図１】
2014195128.tif 000003
【図２】
2014195128.tif 000004
【図３】
2014195128.tif 000005
【図４】
2014195128.tif 000006
【図５】
2014195128.tif 000007
【図６】
2014195128.tif 000008
【図７】
2014195128.tif 000009
【図８】
2014195128.tif 000010
【図９】
2014195128.tif 000011
【図１０】
2014195128.tif 000012
【図１１】
2014195128.tif 000013
【図１２】
2014195128.tif 000014
【図１３】
2014195128.tif 000015
【図１４】
2014195128.tif 000016
【図１５】
2014195128.tif 000017
【図１６】
2014195128.tif 000018
【図１７】
2014195128.tif 000019
【図１８】
2014195128.tif 000020
【図１９】
2014195128.tif 000021
【図２０】
2014195128.tif 000022