(57)【要約】【課題】縦横の寸法が同じ画素駆動回路と縦横の寸法が異なる反射画素電極とを備えた画素部を容易に構成することができる反射型光空間変調装置を提供する。【解決手段】画素部１１は、反射画素電極１２ａまたは１２ｂと共通電極３０とに与えられて液晶２９の両端に印加される電圧の差に応じて、読み出し光を光変調する。画素部１１は、画素信号に応じた画素駆動電圧を反射画素電極１２ａまたは１２ｂに供給する画素駆動回路１３を備える。画素駆動回路１３は、縦方向ならびに横方向にかける行列状に配置される。画素駆動回路１３の縦方向の配置行数または横方向の配置列数と、各画素駆動回路１３に対応した反射画素電極１２ａ、１２ｂの縦方向の配置行数または横方向の配置列数とは異なる。【選択図】図１
2014157183.tif 000002
【特許請求の範囲】
【請求項１】
入射した読み出し光を、反射画素電極と共通電極との間に配置された液晶を透過させて前記反射画素電極で反射させた後、再び前記液晶を透過させて読み出し、前記反射画素電極と前記共通電極とに与えられて前記液晶の両端に印加される電圧の差に応じて、読み出し光を光変調する画素部を備え、
前記画素部は、画素信号に応じた画素駆動電圧を前記反射画素電極に供給する画素駆動回路を備え、
前記画素駆動回路は、縦方向ならびに横方向に行列状に配置され、前記画素駆動回路の縦方向の配置行数または横方向の配置列数と、前記各画素駆動回路に対応した前記反射画素電極の縦方向の配置行数または横方向の配置列数とは異なる
ことを特徴とする反射型光空間変調装置。
【請求項２】
前記画素駆動回路は、縦方向にｍ（ｍ：正の整数）行に配置され、横方向にｎ（ｎ：２以上の正の整数）列に配置され、ｍ×ｎ個の前記画素駆動回路に対応したｍ×ｎ個の反射画素電極は、縦方向にｍｎ行×１列に配置されている
ことを特徴とする請求項１に記載の反射型光空間変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶に読み出し光を透過させて光変調する反射型光空間変調装置に関する。
【背景技術】
【０００２】
反射型光空間変調装置は、表示装置として用いられる場合がある。従来の反射型の液晶表示装置としては、例えば以下に示す特許文献１に記載されたものが知られている。この液晶表示装置は、液晶に入射した読み出し光を透過させて画素電極で反射させた後、再び液晶を透過させて読み出すことで、読み出し光を画素部単位で変調して画像を表示する。
【０００３】
従来の液晶表示装置では、正方形状の画素部が行列状に等間隔かつ狭い間隔で配置されているほど画像の解像度が高められ、画質の向上に有利となる。したがって、反射画素電極ならびに反射画素電極に駆動電圧を供給制御する画素駆動回路は、画素部と同様に正方形状に形成されて、行列状に配列されているのが好ましい。
【０００４】
また、反射型光空間変調装置は、液晶による光変調の機能を利用して、例えば光通信の分野で用いられる場合がある。例えば、波長多重化された光信号を受けて任意の波長を任意の経路に通過／分岐させるといった機能を有する波長選択スイッチ（WSS：Wavelength  Selectable  Switch）が代表的な例として挙げられる。
【０００５】
光通信での用途の場合には、画素部を構成する反射画素電極は、液晶表示装置のように必ずしも縦横の寸法が同じで、かつ行列状に配置される必要はない。例えば、波長選択スイッチでは、反射画素電極は横方向の寸法に比べて縦方向の寸法を狭くするほど、波長選択の分解能を向上させることができる。したがって、波長選択スイッチの画素駆動回路は、反射画素電極の寸法や配列に対応して形成される。
【０００６】
このように、液晶表示装置と波長選択スイッチとでは、同様に液晶を用いてはいるが、反射画素電極の縦横の寸法や配列において要求される仕様が異なっている。これにともなって、反射画素電極ならびに画素駆動回路の縦横の寸法や配列においても要求される仕様は異なる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−３３４１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、反射型光空間変調装置を液晶表示装置もしくは波長選択スイッチとして利用する場合には、画素部の反射画素電極ならびに画素駆動回路の縦横の寸法や配列が異なるので、それぞれ独立して設計するのが一般的である。そのため、半導体製造プロセスで必要になる露光マスクも別々に設計して作製している。
【０００９】
即ち、反射型光空間変調装置を液晶表示装置用と波長選択スイッチ用とそれぞれ作製するためには、多くの工数を要するとともにコストの増大をもたらすといった不具合を招くことになる。
【００１０】
そこで、本発明の目的は、縦横の寸法が同じ画素駆動回路と縦横の寸法が異なる反射画素電極とを備えた画素部を容易に構成することができる反射型光空間変調装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、入射した読み出し光（Ｌ）を、反射画素電極（１２ａ、１２ｂ）と共通電極（３０）との間に配置された液晶（２９）を透過させて反射画素電極で反射させた後、再び液晶を透過させて読み出し、反射画素電極と共通電極とに与えられて液晶の両端に印加される電圧の差に応じて、読み出し光を光変調する画素部（１１）を備え、画素部は、画素信号に応じた画素駆動電圧を反射画素電極に供給する画素駆動回路（１３）を備え、画素駆動回路は、縦方向ならびに横方向に行列状に配置され、画素駆動回路の縦方向の配置行数または横方向の配置列数と、各画素駆動回路に対応した反射画素電極の縦方向の配置行数または横方向の配置列数とは、異なることを特徴とする反射型光空間変調装置を提供する。
【発明の効果】
【００１２】
本発明の反射型光空間変調装置によれば、縦横の寸法が同じ画素駆動回路と縦横の寸法が異なる反射画素電極とを備えた画素部を容易に構成することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る反射型光空間変調装置の構成を示す図である。
【図２】図１におけるＡ１−Ａ１部の断面を示す図である。
【図３】図１に示す画素部における反射画素電極と配線層の平面方向の配置を示す図である。
【図４】図３におけるＢ１−Ｂ１部の断面、ならびにＣ１−Ｃ１部の断面を示す図である。
【図５】反射型光空間変調装置の他の一構成を示す図である。
【図６】図５におけるＡ２−Ａ２部の断面を示す図である。
【図７】図５に示す画素部における反射画素電極と配線層の平面方向の配置を示す図である。
【図８】図７におけるＢ２−Ｂ２部の断面、ならびにＣ２−Ｃ２部の断面を示す図である。
【図９】図１ならびに図５に示す装置における階調表示の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１５】
（第１実施形態）
図１を参照して、本発明の第１実施形態に係る反射型光空間変調装置の構成を説明する。
【００１６】
図１は反射型光空間変調装置の構成を示す図であり、同図（ａ）は装置の回路構成を示す図であり、同図（ｂ）は反射画素電極の平面方向の配列を示す図である。
【００１７】
図１において、反射型光空間変調装置は、画素部１１を備える。画素部１１は、入射した読み出し光を反射する反射画素電極１２ａ（１２ａ−１〜１２ａ−９）と、画素信号に応じた画素駆動電圧を反射画素電極１２ａに供給する画素駆動回路１３（１３−１〜１３−９）を備える。画素部１１は、入射した読み出し光を、共通電極と反射画素電極１２ａとの間に配置された液晶を透過させて反射画素電極１２ａで反射させた後、再び液晶を透過させて読み出す。画素部１１は、共通電極と反射画素電極１２ａに与えられて液晶の両端に印加される電圧の差に応じて、読み出し光を光変調する。
【００１８】
画素駆動回路１３は、縦方向（図１（ａ）ではＹ軸方向）に配列された行走査線Ｇと横方向（同図（ａ）ではＸ軸方向）に配列された列画素信号線Ｄとの各交差部にマトリックス状（行列状）に複数配置されている。図１では、紙面の横方向をＸ軸方向とし、紙面の縦方向をＹ軸方向としているが、Ｘ軸方向とＹ軸方向とが逆であってもかまわない。なお、図１では、一例として９個の画素部１１が行列状に配置された構成を示しているが、画素部１１は、縦方向の配列の行数と横方向の配列の列数とはそれぞれ個別に独立して任意に設定することができる。
【００１９】
画素駆動回路１３は、画素信号に応じた画素駆動電圧を反射画素電極１２ａに供給する。画素駆動回路１３は、スイッチング素子１４と容量部１５を備える。スイッチング素子１４は、例えばＭＯＳＦＥＴ等のトランジスタで構成される。スイッチング素子１４をＭＯＳＦＥＴで構成した場合に、ゲート端子は行走査線Ｇに接続され、ソース端子が列画素信号線Ｄに接続され、ドレイン端子が容量部１５に接続されている。
【００２０】
容量部１５は、後述する画素駆動回路容量部１５−１と液晶容量部１５−２とで構成される。画素駆動回路容量部１５−１と液晶容量部１５−２とは並列に接続され、一方の並列接続点が反射画素電極１２ａに接続され、他方の並列接続点が共通電極に接続されている。
【００２１】
反射型光空間変調装置は、垂直アドレス回路１６と画素信号供給回路１７を備える。
【００２２】
垂直アドレス回路１６は、行走査線Ｇに接続され、行走査線Ｇに与える行走査信号に基づいて横方向に配列された１行分の画素駆動回路１３を一括して選択する。垂直アドレス回路１６は、上記１行分の画素駆動回路１３を一括して選択する動作を、順次縦方向に択一的に行う。
【００２３】
画素信号供給回路１７は、列画素信号線Ｄに接続され、垂直アドレス回路１６で一括して選択されたそれぞれの画素駆動回路１３に対応した画素信号を、順次画素駆動回路１３に供給制御する。画素信号供給回路１７は、水平アドレス回路１７−１と書き込みスイッチ１７−２とを備える。
【００２４】
水平アドレス回路１７−１は、書き込みスイッチ１７−２を導通制御する書き込み制御信号を順次書き込みスイッチ１７−２に供給する。水平アドレス回路１７−１は、書き込み制御信号に基づいて書き込みスイッチ１７−２を順次択一的に導通状態とする。
【００２５】
書き込みスイッチ１７−２は、列画素信号線Ｄに対応して設けられ、例えばＭＯＳＦＥＴ等のトランジスタで構成される。書き込みスイッチ１７−２は、例えばＭＯＳＦＥＴで構成された場合には、ゲート端子は水平アドレス回路１７−１に接続されて書き込み制御信号が与えられる。書き込みスイッチ１７−２は、画素信号が与えられる画素信号供給線Ｓと列画素信号線Ｄとの間に挿入され、書き込み制御信号により導通状態になると画素信号を列画素信号線Ｄに与える。
【００２６】
９個の画素部１１に対応した９個の画素駆動回路１３（１３−１〜１３−９）は、図１（ａ）に示すように、３行×３列の行列状に配列されている。画素駆動回路１３−１〜１３−９は、図１（ｂ）において、破線で囲まれた領域１３−１Ｒ〜１３−９Ｒ内に形成されている。領域１３−１Ｒ〜１３−９Ｒは、縦方向の寸法と横方向の寸法とが概ね同等で等間隔に配置された領域である。
【００２７】
すなわち、画素駆動回路１３−１は、領域１３−１Ｒに形成され、画素駆動回路１３−２は、領域１３−２Ｒに形成され、画素駆動回路１３−３は、領域１３−３Ｒに形成されている。画素駆動回路１３−４は、領域１３−４Ｒに形成され、画素駆動回路１３−５は、領域１３−５Ｒに形成され、画素駆動回路１３−６は、領域１３−６Ｒに形成されている。画素駆動回路１３−７は、領域１３−７Ｒに形成され、画素駆動回路１３−８は、領域１３−８Ｒに形成され、画素駆動回路１３−９は、領域１３−９Ｒに形成されている。
【００２８】
各画素駆動回路１３〜１〜１３−９は、正方形状の領域１３−１Ｒ〜１３−９Ｒ内に形成されることで、各画素駆動回路１３〜１〜１３−９は、縦方向ならびに横方向に予め設定された等間隔で配列されている。
【００２９】
一方、９個の画素駆動回路１３（１３−１〜１３−９）に対応した９個の反射画素電極１２ａ（１２ａ−１〜１２ａ−９）は、図１（ｂ）に示すように、９行×１列に配列されている。すなわち、反射画素電極１２ａ−１は、画素駆動回路１３−１に対応し、反射画素電極１２ａ−２は、画素駆動回路１３−２に対応し、反射画素電極１２ａ−３は、画素駆動回路１３−３に対応している。反射画素電極１２ａ−４は、画素駆動回路１３−４に対応し、反射画素電極１２ａ−５は、画素駆動回路１３−５に対応し、反射画素電極１２ａ−６は、画素駆動回路１３−６に対応している。反射画素電極１２ａ−７は、画素駆動回路１３−７に対応し、反射画素電極１２ａ−８は、画素駆動回路１３−８に対応し、反射画素電極１２ａ−９は、画素駆動回路１３−９に対応している。
【００３０】
反射画素電極１２ａ−１〜１２ａ−３は、図１（ｂ）に示すように、画素駆動回路１３−１〜１３−３が形成された領域１３−１Ｒ〜１３−３Ｒを併せた領域に形成されている。同様に、反射画素電極１２ａ−４〜１２ａ−６は、図１（ｂ）に示すように、画素駆動回路１３−４〜１３−６が形成された領域１３−４Ｒ〜１３−６Ｒを併せた領域に形成されている。反射画素電極１２ａ−７〜１２ａ−９は、図１（ｂ）に示すように、画素駆動回路１３−７〜１３−９が形成された領域１３−７Ｒ〜１３−９Ｒを併せた領域に形成されている。
【００３１】
したがって、画素駆動回路１３は、縦横の寸法が概ね同等の正方形状の領域に形成されているのに対して、反射画素電極１２ａは、縦方向の寸法が横方向の寸法に比べて短い長方形状に形成されている。反射画素電極１２ａの縦方向の寸法は、図１（ｂ）に示す配列例では、画素駆動回路１３が形成された領域における縦方向の寸法の概ね１／３以下に形成されている。また、反射画素電極１２ａの横方向の寸法は、画素駆動回路１３が形成された領域における横方向の寸法の概ね３倍程度に形成されている。
【００３２】
このように、この第１実施形態では、画素駆動回路１３の縦方向の配置行数または横方向の配置列数と、各画素駆動回路１３に対応した反射画素電極１２ａの縦方向の配置行数または横方向の配置列数とは異なる構成を採用している。すなわち、画素駆動回路１３は、縦方向に３行、横方向に３列配列されて３行×３列に配列されているのに対して、反射画素電極１２ａは、縦方向に９行、横方向に１列に配列されて９行×１列に配列されている。
【００３３】
このように配列された反射画素電極１２ａと画素駆動回路１３とを備える画素部１１は、図２の断面図に示すように構成されている。図２は、画素部１１を代表して、例えば反射画素電極１２ａ−５と画素駆動回路１３−５とを備える画素部１１の断面を示す図である。すなわち、図２は図１（ｂ）におけるＡ１−Ａ１部の断面を示す図である。他の各画素部１１においても、図２と同様に形成されている。
【００３４】
図２において、画素部１１を構成する画素駆動回路１３−５は、半導体基板の例えばシリコン基板２１に形成されている。シリコン基板２１には、ゲート電極２２、ソース領域２３ならびにドレイン領域２４が形成されている。このゲート電極２２、ソース領域２３ならびにドレイン領域２４によりスイッチング素子１４のトランジスタを構成している。ゲート電極２２は、行走査線Ｇに接続され、ソース領域２３は、配線層Ｌ１を介して列画素信号線Ｄに接続され、ドレイン領域２４は、反射画素電極１２ａ−５に接続されている。
【００３５】
すなわち、ドレイン領域２４は、配線層Ｌ２に接続され、配線層Ｌ２は配線層Ｌ３−５に接続されている。配線層Ｌ３−５は配線層Ｌ４ａ−５に接続され、配線層Ｌ４ａ−５は配線層Ｌ５ａ−５に接続され、配線層Ｌ５ａ−５は反射画素電極１２ａ−５に接続されている。
【００３６】
シリコン基板２１には、スイッチング素子１４に隣接して、例えばポリシリコンからなる第１容量電極２５と、例えば拡散層からなる第２容量電極２６とが形成されている。第１容量電極２５と第２容量電極２６とは、絶縁層２７を介して対向して形成されている。第１容量電極２５、第２容量電極２６ならびに絶縁層２７により画素駆動回路容量部１５−１を構成している。
【００３７】
第１容量電極２５は、配線層Ｌ２に接続され、配線層Ｌ２を介してスイッチング素子１４のドレイン領域２４に接続されている。第２容量電極２６は、配線層Ｌ６に接続され、配線層Ｌ６は配線層Ｌ７ａに接続されている。
【００３８】
配線層Ｌ１と、配線層Ｌ２，Ｌ３−５，Ｌ４ａ−５，Ｌ５ａ−５と、配線層Ｌ６，Ｌ７ａとは、絶縁層２７により絶縁されている。配線層Ｌ４ａ−５ならびに配線層Ｌ７ａは、画素部１１に入射した読み出し光Ｌが、画素駆動回路１３−５側に進入するのを抑制する遮光層として機能し、例えばアルミニウムやアルミニウム合金などで形成される。
【００３９】
スイッチング素子１４と画素駆動回路容量部１５−１とは、素子分離領域として機能するフィールド絶縁膜２８により電気的に分離されている。なお、図２において、画素駆動回路１３−５は、配線層Ｌ４ａ−５ならびに配線層Ｌ７ａよりも下層を指すものとする。
【００４０】
画素駆動回路１３−５の上部には、反射画素電極１２ａ−５が配置形成されている。反射画素電極１２ａ−５上には、画素部１１を構成する液晶２９、共通電極３０ならびにガラス基板３１が配置形成されている。反射画素電極１２ａ−５上には、液晶２９が形成され、液晶２９上には透明な共通電極３０が反射画素電極１２ａ−５に対向して形成されている。
【００４１】
液晶２９は、対向して配置された反射画素電極１２ａ−５と共通電極３０との間に介装されて封止されている。液晶２９は、画素駆動回路１３−５によって反射画素電極１２ａ−５と共通電極３０とに印加される電圧の差に応じて駆動されて、読み出し光Ｌを光変調する。
【００４２】
反射画素電極１２ａ−５と共通電極３０、ならびに反射画素電極１２ａ−５と共通電極３０とに挟まれた液晶２９とで、液晶容量部１５−２が構成される。
【００４３】
共通電極３０は、各画素部１１の液晶２９に対して共通した電極として構成される。共通電極３０は、反射画素電極１２ａ−５に対向してガラス基板３１に覆設されている。共通電極３０は、配線層（図示せず）を介して配線層Ｌ７ａに接続され、配線層Ｌ７ａは配線層Ｌ６を介して画素駆動回路容量部１５−１の第２容量電極２６に接続されている。これにより、画素駆動回路容量部１５−１と液晶容量部１５−２とは、電気的に並列に接続されている。
【００４４】
図３は図１に示す各画素部１１に対して、図２に示す断面構造の反射画素電極１２ａと配線層Ｌ３〜Ｌ５ａとの平面方向の配置を示す図である。図３（ａ）は配線層Ｌ３（Ｌ３−１〜Ｌ３−９），Ｌ４ａ（Ｌ４ａ−１〜Ｌ４ａ−９）の配置を示す図である。図３（ｂ）は配線層Ｌ５ａ（Ｌ５ａ−１〜Ｌ５ａ−９）の配置を示す図であり、同図（ｃ）は反射画素電極１２ａ−１〜１２ａ−９の配置を示す図である。なお、図３（ｃ）は図１（ｂ）と同様である。
【００４５】
図３において、先の図２に示すように、図３（ｃ）に示す反射画素電極１２ａ−１〜１２ａ−９の下層には、同図（ｂ）に示す配線層Ｌ５ａ−１〜Ｌ５ａ−９が配置形成されている。配線層Ｌ５ａ−１〜Ｌ５ａ−９の下層には、同図（ａ）に示す配線層Ｌ４ａ−１〜Ｌ４ａ−９が配置形成されている。配線層Ｌ４ａ−１〜Ｌ４ａ−９の下層には、同図（ａ）に示す配線層Ｌ３−１〜Ｌ３−９が配置形成されている。
【００４６】
図３（ａ）において、配線層Ｌ３−１〜Ｌ３−９は概ね正方形状に形成され、配線層Ｌ４ａ−１〜Ｌ４ａ−９は、横方向に対して縦方向の寸法が長い長方形状に形成されている。図３（ｂ）において、配線層Ｌ５ａ−１〜Ｌ５ａ−９は、概ね正方形状に形成されている。
【００４７】
図３において、画素駆動回路１３−１の反射画素電極１２ａ−１に対応した配線層Ｌ３−１，Ｌ４ａ−１，Ｌ５ａ−１は、画素駆動回路１３−１が配置形成される図１（ｂ）に示す領域１３−１Ｒに配置形成される。画素駆動回路１３−２の反射画素電極１２ａ−２に対応した配線層Ｌ３−２，Ｌ４ａ−２，Ｌ５ａ−２は、画素駆動回路１３−２が配置形成される図１（ｂ）に示す領域１３−２Ｒに配置形成されている。画素駆動回路１３−３の反射画素電極１２ａ−３に対応した配線層Ｌ３−３，Ｌ４ａ−３，Ｌ５ａ−３は、画素駆動回路１３−３が配置形成される図１（ｂ）に示す領域１３−３Ｒに配置形成されている。
【００４８】
画素駆動回路１３−４の反射画素電極１２ａ−４に対応した配線層Ｌ３−４，Ｌ４ａ−４，Ｌ５ａ−４は、画素駆動回路１３−４が配置形成される図１（ｂ）に示す領域１３−４Ｒに配置形成されている。画素駆動回路１３−５の反射画素電極１２ａ−５に対応した配線層Ｌ３−５，Ｌ４ａ−５，Ｌ５ａ−５は、画素駆動回路１３−５が配置形成される図１（ｂ）に示す領域１３−５Ｒに配置形成されている。画素駆動回路１３−６の反射画素電極１２ａ−６に対応した配線層Ｌ３−６，Ｌ４ａ−６，Ｌ５ａ−６は、画素駆動回路１３−６が配置形成される図１（ｂ）に示す領域１３−６Ｒに配置形成されている。
【００４９】
画素駆動回路１３−７の反射画素電極１２ａ−７に対応した配線層Ｌ３−７，Ｌ４ａ−７，Ｌ５ａ−７は、画素駆動回路１３−７が配置形成される図１（ｂ）に示す領域１３−７Ｒに配置形成されている。画素駆動回路１３−８の反射画素電極１２ａ−８に対応した配線層Ｌ３−８，Ｌ４ａ−８，Ｌ５ａ−８は、画素駆動回路１３−８が配置形成される図１（ｂ）に示す領域１３−８Ｒに配置形成されている。画素駆動回路１３−９の反射画素電極１２ａ−９に対応した配線層Ｌ３−９，Ｌ４ａ−９，Ｌ５ａ−９は、画素駆動回路１３−９が配置形成される図１（ｂ）に示す領域１３−９Ｒに配置形成されている。
【００５０】
図３において、同図（ｃ）に示す９行×１列に配列された反射画素電極１２ａのうち、反射画素電極１２ａ−１は、同図（ｂ）に示す配線層Ｌ５ａ−１に接続されている。配線層Ｌ５ａ−１は、配線層Ｌ４ａ−１に接続され、配線層Ｌ４ａ−１は配線層Ｌ３−１に接続されている。反射画素電極１２ａ−２は、同図（ｂ）に示す配線層Ｌ５ａ−２に接続され、配線層Ｌ５ａ−２は、配線層Ｌ４ａ−２に接続され、配線層Ｌ４ａ−２は配線層Ｌ３−２に接続されている。反射画素電極１２ａ−３は、同図（ｂ）に示す配線層Ｌ５ａ−３に接続され、配線層Ｌ５ａ−３は、配線層Ｌ４ａ−３に接続され、配線層Ｌ４ａ−３は配線層Ｌ３−３に接続されている。
【００５１】
反射画素電極１２ａ−４は、同図（ｂ）に示す配線層Ｌ５ａ−４に接続され、配線層Ｌ５ａ−４は、配線層Ｌ４ａ−４に接続され、配線層Ｌ４ａ−４は配線層Ｌ３−４に接続されている。反射画素電極１２ａ−５は、同図（ｂ）に示す配線層Ｌ５ａ−５に接続され、配線層Ｌ５ａ−５は、配線層Ｌ４ａ−５に接続され、配線層Ｌ４ａ−５は配線層Ｌ３−５に接続されている。反射画素電極１２ａ−６は、同図（ｂ）に示す配線層Ｌ５ａ−６に接続され、配線層Ｌ５ａ−６は、配線層Ｌ４ａ−６に接続され、配線層Ｌ４ａ−６は配線層Ｌ３−６に接続されている。
【００５２】
反射画素電極１２ａ−７は、同図（ｂ）に示す配線層Ｌ５ａ−７に接続され、配線層Ｌ５ａ−７は、配線層Ｌ４ａ−７に接続され、配線層Ｌ４ａ−７は配線層Ｌ３−７に接続されている。反射画素電極１２ａ−８は、同図（ｂ）に示す配線層Ｌ５ａ−８に接続され、配線層Ｌ５ａ−８は、配線層Ｌ４ａ−８に接続され、配線層Ｌ４ａ−８は配線層Ｌ３−８に接続されている。反射画素電極１２ａ−９は、同図（ｂ）に示す配線層Ｌ５ａ−９に接続され、配線層Ｌ５ａ−９は、配線層Ｌ４ａ−９に接続され、配線層Ｌ４ａ−９は配線層Ｌ３−９に接続されている。
【００５３】
図４は図３（ｃ）の一部断面を示す図であり、図４（ａ）は図３（ｃ）におけるＢ１−Ｂ１部の断面を示す図であり、図４（ｂ）は図３（ｃ）におけるＣ１−Ｃ１部の断面を示す図である。
【００５４】
図４（ａ）では、反射画素電極１２ａ−５と、配線層Ｌ３−４，Ｌ３−５，Ｌ３−６、配線層Ｌ４ａ−４，Ｌ４ａ−５，Ｌ４ａ−６、配線層Ｌ５ａ−５の断面を示している。図４（ａ）において、図２に示したと同様に、反射画素電極１２ａ−５は、横方向の概ね中央部で配線層Ｌ５ａ−５と接続されている。配線層Ｌ５ａ−５は配線層Ｌ４ａ−５に接続され、配線層Ｌ４ａ−５は配線層Ｌ３−５に接続されている。
【００５５】
反射画素電極１２ａ−５と配線層Ｌ５ａ−５とが接続された箇所に対して、紙面の左側に反射画素電極１２ａ−４に対応した配線層Ｌ３−４と配線層Ｌ４ａ−４とが配置形成されている。一方、反射画素電極１２ａ−５と配線層Ｌ５ａ−５とが接続された箇所に対して、紙面の右側に反射画素電極１２ａ−６に対応した配線層Ｌ３−６と配線層Ｌ４ａ−６とが配置形成されている。
【００５６】
図４（ｂ）では、反射画素電極１２ａ−１〜１２ａ−９と配線層Ｌ３−２，Ｌ３−５，Ｌ３−８、配線層Ｌ４ａ−２，Ｌ４ａ−５，Ｌ４ａ−８、配線層Ｌ５ａ−２，Ｌ５ａ−５，Ｌ５ａ−８の断面を示している。図４（ｂ）において、反射画素電極１２ａ−１〜１２ａ−９は、紙面の左右方向（図１（ｃ）、図３（ｃ）では縦方向）に等間隔に配列されている。
【００５７】
反射画素電極１２ａ−２は配線層Ｌ５ａ−２に接続され、配線層Ｌ５ａ−２は配線層Ｌ４ａ−２に接続され、配線層Ｌ４ａ−２は配線層Ｌ３−２に接続されている。反射画素電極１２ａ−５は配線層Ｌ５ａ−５に接続され、配線層Ｌ５ａ−５は配線層Ｌ４ａ−５に接続され、配線層Ｌ４ａ−５は配線層Ｌ３−５に接続されている。反射画素電極１２ａ−８は配線層Ｌ５ａ−８に接続され、配線層Ｌ５ａ−８は配線層Ｌ４ａ−８に接続され、配線層Ｌ４ａ−８は配線層Ｌ３−８に接続されている。
【００５８】
次に、図１ならびに図２を参照して、上記構成の装置の動作を説明する。
【００５９】
先ず、垂直アドレス回路１６は、水平同期信号に同期して走査信号を行走査線Ｇに順次出力する。走査信号が出力された行走査線Ｇにゲート端子が接続されたスイッチング素子１４は導通状態となる。
【００６０】
このような状態において、水平アドレス回路１７−１は画素信号の時系列的な出力タイミングに同期して書き込み制御信号を書き込みスイッチ１７−２に順次出力する。これにより、書き込みスイッチ１７−２は、順次非導通状態→導通状態→非導通状態となる。その結果、走査信号が出力された行走査線Ｇに接続されて導通状態のスイッチング素子１４を介して反射画素電極１２ａに画素信号に対応する電圧が印加される。
【００６１】
一方、共通電極３０には、すべての画素部１１に共通して予め設定された共通電極電圧が印加される。これにより、画素駆動回路容量部１５−１と液晶容量部１５−２とには、反射画素電極１２ａに印加された電圧に対応した電荷が蓄積される。この蓄積された電荷は、次の画素信号に対応する電圧が反射画素電極１２ａに印加されるまで保持される。
【００６２】
画素信号に対応する電圧が反射画素電極１２ａに印加されると、反射画素電極１２ａと共通電極３０とに印加された電圧の差に応じた電界が液晶２９の両端に生じる。この電界により、反射画素電極１２ａと共通電極３０とに挟まれた液晶２９は、光透過率を変化させる。すなわち、液晶２９は、反射画素電極１２ａに印加された電圧に対応して光透過率が変化する。
【００６３】
ガラス基板３１ならびに共通電極３０を介して液晶２９に入射して液晶２９を透過し、反射画素電極１２ａで反射した後再び液晶２９を透過して出射する読み出し光Ｌは、液晶２９の光透過率に応じて変調される。これにより、それぞれの画素部１１毎にそれぞれの画素部１１に与えられた画素信号に応じて変調された読み出し光Ｌが得られる。
【００６４】
次に、図５〜図８を参照して、反射画素電極１２ｂが概ね正方形状に形成された反射型光空間変調装置について、上記図１〜図４に示す反射画素電極１２ａが長方形状に形成された装置と対比させて説明する。なお、図５は先の図１、図６は先の図２、図７は先の図３、図８は先の図４にそれぞれ対応する。
【００６５】
図５は反射画素電極１２ｂが概ね正方形状に形成された反射型光空間変調装置の構成を示す図であり、同図（ａ）は装置の回路構成を示す図であり、同図（ｂ）は反射画素電極１２ｂの平面の配列を示す図である。
【００６６】
図５に示す装置は、反射画素電極１２ｂが正方形状に形成された点が先の図１に示す装置と異なり、回路の構成など他は図１に示す装置と同様である。したがって、図５（ａ）は先の図１（ａ）と同様であり図１（ａ）と同符号のものは同一物であるので、その説明は省略する。
【００６７】
図５（ｂ）は先の図１（ｂ）に対応する図である。図５（ｂ）において、反射画素電極１２ｂ（１２ｂ−１〜１２ｂ−９）は、上述したように縦横の寸法が概ね同等の正方形状に形成されている。
【００６８】
先の９個の画素駆動回路１３（１３−１〜１３−９）に対応した９個の反射画素電極１２ｂ（１２ｂ−１〜１２ｂ−９）は、図５（ｂ）に示すように、縦横ともに概ね等間隔に３行×３列の行列状に配置されている。
【００６９】
すなわち、反射画素電極１２ｂ−１は、画素駆動回路１３−１に対応し、反射画素電極１２ｂ−２は、画素駆動回路１３−２に対応し、反射画素電極１２ｂ−３は、画素駆動回路１３−３に対応している。反射画素電極１２ｂ−４は、画素駆動回路１３−４に対応し、反射画素電極１２ｂ−５は、画素駆動回路１３−５に対応し、反射画素電極１２ｂ−６は、画素駆動回路１３ｂ−６に対応している。反射画素電極１２ｂ−７は、画素駆動回路１３−７に対応し、反射画素電極１２ｂ−８は、画素駆動回路１３−８に対応し、反射画素電極１２ｂ−９は、画素駆動回路１３−９に対応している。
【００７０】
反射画素電極１２ｂ−１は、図５（ｂ）に示すように、画素駆動回路１３−１が形成された領域１３−１Ｒに形成されている。同様に、反射画素電極１２ｂ−２は、画素駆動回路１３−２が形成された領域１３−２Ｒに形成されている。反射画素電極１２ｂ−３は、画素駆動回路１３−３が形成された領域１３−３Ｒに形成されている。
【００７１】
反射画素電極１２ｂ−４は、画素駆動回路１３−４が形成された領域１３−４Ｒに形成されている。反射画素電極１２ｂ−５は、画素駆動回路１３−５が形成された領域１３−５Ｒに形成されている。反射画素電極１２ｂ−６は、画素駆動回路１３−６が形成された領域１３−６Ｒに形成されている。
【００７２】
反射画素電極１２ｂ−７は、画素駆動回路１３−７が形成された領域１３−７Ｒに形成されている。反射画素電極１２ｂ−８は、画素駆動回路１３−８が形成された領域１３−８Ｒに形成されている。反射画素電極１２ｂ−９は、画素駆動回路１３−９が形成された領域１３−９Ｒに形成されている。
【００７３】
これにより、各反射画素電極１２ｂ−１〜１２ｂ−９は、各画素駆動回路１３−１〜１３−９が形成された領域１３−１Ｒ〜１３−９Ｒと概ね同じ寸法の正方形状に形成されている。したがって、反射画素電極１２ｂと画素駆動回路１３とは、縦方向の配置行数が同じで、横方向の配置列数が同じとなる。すなわち、この第１実施形態の配列例では、反射画素電極１２ｂと画素駆動回路１３とは、ともに縦方向に３行、横方向に３列に配列されて３行×３列の行列状に配列されている。
【００７４】
このように配列された反射画素電極１２ｂと画素駆動回路１３とを備える画素部１１は、図６の断面図に示すように構成されている。図６は、画素部１１を代表して、反射画素電極１２ｂ−５と画素駆動回路１３−５とを備える画素部１１の断面を示す図である。すなわち、図６は図５（ｂ）におけるＡ２−Ａ２部の断面を示す図である。他の各画素部１１においても、図６と同様に形成されている。
【００７５】
なお、図６において、図２と同符号のものは図６と同様であり、その説明は省略する。
【００７６】
図６において、図２と異なる点は、反射画素電極１２ｂ−５の形状が反射画素電極１２ａ−５の形状と変わったことにより、配線層Ｌ４ｂ−５、配線層Ｌ５ｂ−５が異なることである。また、配線層Ｌ４ｂ−５の形状が配線層Ｌ４ａ−５の形状と変わったことにより、配線層Ｌ７ｂが異なることである。一方、他の画素駆動回路１３、配線層Ｌ２，Ｌ３、液晶２９ならびに共通電極３０などは図２と同様である。
【００７７】
図６において、スイッチング素子１４を構成するドレイン領域２４は、反射画素電極１２ｂ−５に接続されている。すなわち、ドレイン領域２４は、配線層Ｌ２に接続され、配線層Ｌ２は配線層Ｌ３−５に接続されている。配線層Ｌ３−５は配線層Ｌ４ｂ−５に接続され、配線層Ｌ４ｂ−５は配線層Ｌ５ｂ−５に接続されている。配線層Ｌ５ｂ−５は反射画素電極１２ｂ−５に接続されている。
【００７８】
配線層７ｂは、配線層Ｌ６に接続され、かつ図示しない配線層を介して共通電極３０に接続されている。配線層Ｌ４ｂならびに配線層Ｌ７ｂは、先の配線層Ｌ４ａならびに配線層Ｌ７ａと同様に遮光層として機能する。
【００７９】
図７は図５に示す各画素部１１に対して、図６に示す断面構造の反射画素電極１２ｂと配線層Ｌ３、Ｌ４ｂ、Ｌ５ｂとの平面方向の配置を示す図であり、先の図３に対応した図である。図７（ａ）は配線層Ｌ３（Ｌ３−１〜Ｌ３−９），Ｌ４ｂ（Ｌ４ｂ−１〜Ｌ４ｂ−９）の配置を示す図である。図７（ｂ）は配線層Ｌ５ｂ（Ｌ５ｂ−１〜Ｌ５ｂ−９）の配置を示す図であり、同図（ｃ）は反射画素電極１２ｂ−１〜１２ｂ−９の配置を示す図である。なお、図７（ｃ）は図５（ｂ）と同様である。
【００８０】
図７において、先の図６に示すように、図７（ｃ）に示す反射画素電極１２ｂ−１〜１２ｂ−９の下層に同図（ｂ）に示す配線層Ｌ５ｂ−１〜Ｌ５ｂ−９が配置形成されている。また、配線層Ｌ５ｂ−１〜Ｌ５ｂ−９の下層に図７（ａ）に示す配線層Ｌ４ｂ−１〜Ｌ４ｂ−９が配置形成され、配線層Ｌ４ｂ−１〜Ｌ４ｂ−９の下層に同図（ａ）に示す配線層Ｌ３−１〜Ｌ３−９が配置形成されている。
【００８１】
図７（ａ）において、配線層Ｌ３−１〜Ｌ３−９は、先の図３（ａ）に示すと同様に形成されている。配線層Ｌ４ｂ−１〜Ｌ４ｂ−９は、配線層Ｌ３−１〜Ｌ３−９に比べて若干大きな正方形状に形成されている。図７（ｂ）において、配線層Ｌ５ｂ−１〜Ｌ５ｂ−９は、配線層Ｌ３−１〜Ｌ３−９と概ね同等の寸法で正方形状に形成されている。なお、配線層Ｌ５ｂ−２と先の図３に示す配線層Ｌ５ａ−２とは、符号は異なるものの寸法ならびに配置は同様である。また、配線層Ｌ５ｂ−５と先の図３に示す配線層Ｌ５ａ−５とは、符号は異なるものの寸法ならびに配置は同様であり、配線層Ｌ５ｂ−８と先の図３に示す配線層Ｌ５ａ−８とは、符号は異なるものの寸法ならびに配置は同様である。
【００８２】
図７において、画素駆動回路１３−１の反射画素電極１２ｂ−１に対応した配線層Ｌ３−１、Ｌ４ｂ−１、Ｌ５ｂ−１は、画素駆動回路１３−１が配置形成される図５（ｂ）に示す領域１３−１Ｒに配置形成されている。配線層Ｌ３−１、配線層Ｌ４ｂ−１ならびに配線層Ｌ５ｂ−１は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００８３】
画素駆動回路１３−２の反射画素電極１２ｂ−２に対応した配線層Ｌ３−２、Ｌ４ｂ−２、Ｌ５ｂ−２は、画素駆動回路１３−２が配置形成される図５（ｂ）に示す領域１３−２Ｒに配置形成されている。配線層Ｌ３−２、配線層Ｌ４ｂ−２ならびに配線層Ｌ５ｂ−２は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００８４】
画素駆動回路１３−３の反射画素電極１２ｂ−３に対応した配線層Ｌ３−３、Ｌ４ｂ−３、Ｌ５ｂ−３は、画素駆動回路１３−３が配置形成される図５（ｂ）に示す領域１３−３Ｒに配置形成されている。配線層Ｌ３−３、配線層Ｌ４ｂ−３ならびに配線層Ｌ５ｂ−３は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００８５】
画素駆動回路１３−４の反射画素電極１２ｂ−４に対応した配線層Ｌ３−４、Ｌ４ｂ−４、Ｌ５ｂ−４は、画素駆動回路１３−４が配置形成される図５（ｂ）に示す領域１３−４Ｒに配置形成されている。配線層Ｌ３−４、配線層Ｌ４ｂ−４ならびに配線層Ｌ５ｂ−４は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００８６】
画素駆動回路１３−５の反射画素電極１２ｂ−５に対応した配線層Ｌ３−５、Ｌ４ｂ−５、Ｌ５ｂ−５は、画素駆動回路１３−５が配置形成される図５（ｂ）に示す領域１３−５Ｒに配置形成されている。配線層Ｌ３−５、配線層Ｌ４ｂ−５ならびに配線層Ｌ５ｂ−５は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００８７】
画素駆動回路１３−６の反射画素電極１２ｂ−６に対応した配線層Ｌ３−６、Ｌ４ｂ−６、Ｌ５ｂ−６は、画素駆動回路１３−６が配置形成される図５（ｂ）に示す領域１３−６Ｒに配置形成されている。配線層Ｌ３−６、配線層Ｌ４ｂ−６ならびに配線層Ｌ５ｂ−６は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００８８】
画素駆動回路１３−７の反射画素電極１２ｂ−７に対応した配線層Ｌ３−７、Ｌ４ｂ−７、Ｌ５ｂ−７は、画素駆動回路１３−７が配置形成される図５（ｂ）に示す領域１３−７Ｒに配置形成されている。配線層Ｌ３−７、配線層Ｌ４ｂ−７ならびに配線層Ｌ５ｂ−７は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００８９】
画素駆動回路１３−８の反射画素電極１２ｂ−８に対応した配線層Ｌ３−８、Ｌ４ｂ−８、Ｌ５ｂ−８は、画素駆動回路１３−８が配置形成される図５（ｂ）に示す領域１３−８Ｒに配置形成されている。配線層Ｌ３−８、配線層Ｌ４ｂ−８ならびに配線層Ｌ５ｂ−８は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００９０】
画素駆動回路１３−９の反射画素電極１２ｂ−９に対応した配線層Ｌ３−９、Ｌ４ｂ−９、Ｌ５ｂ−９は、画素駆動回路１３−９が配置形成される図５（ｂ）に示す領域１３−９Ｒに配置形成されている。配線層Ｌ３−９、配線層Ｌ４ｂ−９ならびに配線層Ｌ５ｂ−９は、それぞれの中央部が概ね同一となるように上下方向に配置されている。
【００９１】
図７において、同図（ｃ）に示す３行×３列に配列された反射画素電極１２ｂ−１〜１２ｂ−９のうち、反射画素電極１２ｂ−１は、同図（ｂ）に示す配線層Ｌ５ｂ−１に接続されている。配線層Ｌ５ｂ−１は、図７（ａ）に示す配線層Ｌ４ｂ−１に接続され、配線層Ｌ４ｂ−１は配線層Ｌ３−１に接続されている。
【００９２】
反射画素電極１２ｂ−２は、図７（ｂ）に示す配線層Ｌ５ｂ−２に接続され、配線層Ｌ５ｂ−２は、図７（ａ）に示す配線層Ｌ４ｂ−２に接続され、配線層Ｌ４ｂ−２は配線層Ｌ３−２に接続されている。反射画素電極１２ｂ−３は、図７（ｂ）に示す配線層Ｌ５ｂ−３に接続され、配線層Ｌ５ｂ−３は、図７（ａ）に示す配線層Ｌ４ｂ−３に接続され、配線層Ｌ４ｂ−３は配線層Ｌ３−３に接続されている。
【００９３】
反射画素電極１２ｂ−４は、図７（ｂ）に示す配線層Ｌ５ｂ−４に接続され、配線層Ｌ５ｂ−４は、図７（ａ）に示す配線層Ｌ４ｂ−４に接続され、配線層Ｌ４ｂ−４は配線層Ｌ３−４に接続されている。反射画素電極１２ｂ−５は、図７（ｂ）に示す配線層Ｌ５ｂ−５に接続され、配線層Ｌ５ｂ−５は、図７（ａ）に示す配線層Ｌ４ｂ−５に接続され、配線層Ｌ４ｂ−５は配線層Ｌ３−５に接続されている。反射画素電極１２ｂ−６は、図７（ｂ）に示す配線層Ｌ５ｂ−６に接続され、配線層Ｌ５ｂ−６は、図７（ａ）に示す配線層Ｌ４ｂ−６に接続され、配線層Ｌ４ｂ−６は配線層Ｌ３−６に接続されている。
【００９４】
反射画素電極１２ｂ−７は、図７（ｂ）に示す配線層Ｌ５ｂ−７に接続され、配線層Ｌ５ｂ−７は、図７（ａ）に示す配線層Ｌ４ｂ−７に接続され、配線層Ｌ４ｂ−７は配線層Ｌ３−７に接続されている。反射画素電極１２ｂ−８は、図７（ｂ）に示す配線層Ｌ５ｂ−８に接続され、配線層Ｌ５ｂ−８は、図７（ａ）に示す配線層Ｌ４ｂ−８に接続され、配線層Ｌ４ｂ−８は配線層Ｌ３−８に接続されている。反射画素電極１２ｂ−９は、図７（ｂ）に示す配線層Ｌ５ｂ−９に接続され、配線層Ｌ５ｂ−９は、図７（ａ）に示す配線層Ｌ４ｂ−９に接続され、配線層Ｌ４ｂ−９は配線層Ｌ３−９に接続されている。
【００９５】
図８は図７（ｃ）の一部断面を示す図であり、図８（ａ）は図７（ｃ）におけるＢ２−Ｂ２部の断面を示す図であり、図８（ｂ）は図７（ｃ）におけるＣ２−Ｃ２部の断面を示す図である。
【００９６】
図８（ａ）では、反射画素電極１２ｂ−４〜１２ｂ−６、ならびに配線層Ｌ３−４〜ＬＬ３−６、配線層Ｌ４ｂ−４〜Ｌ４ｂ−６、配線層Ｌ５ｂ−４〜Ｌ５ｂ−６の断面を示している。他の反射画素電極１２ｂ−１〜１２ｂ−３，１２ｂ−７〜１２ｂ−９、ならびにこれらの反射画素電極に接続される配線層の断面も同様である。
【００９７】
図８（ａ）において、図６に示したと同様に、反射画素電極１２ｂ−４は、概ね中央部で配線層Ｌ５ｂ−４に接続されている。配線層Ｌ５ｂ−４は配線層Ｌ４ｂ−４に接続され、配線層Ｌ４ｂ−４は配線層Ｌ３−４に接続されている。反射画素電極１２ｂ−５は、概ね中央部で配線層Ｌ５ｂ−５に接続され、配線層Ｌ５ｂ−５は配線層Ｌ４ｂ−５に接続され、配線層Ｌ４ｂ−５は配線層Ｌ３−５に接続されている。反射画素電極１２ｂ−６は、概ね中央部で配線層Ｌ５ｂ−６に接続され、配線層Ｌ５ｂ−６は配線層Ｌ４ｂ−６に接続され、配線層Ｌ４ｂ−６は配線層Ｌ３−６に接続されている。
【００９８】
図８（ｂ）では、反射画素電極１２ｂ−２，１２ｂ−５，１２ｂ−８、配線層Ｌ３−２，Ｌ３−５，Ｌ３−８、配線層Ｌ４ｂ−２，Ｌ４ｂ−５，Ｌ４ｂ−８、配線層Ｌ５ｂ−２，Ｌ５ｂ−５，Ｌ５ｂ−８の断面を示している。他の反射画素電極１２ｂ−１，１２ｂ−３〜１２ｂ−４，１２ｂ−６〜１２ｂ−７，１２ｂ−９、ならびにこれらの反射画素電極に接続される配線層の断面も同様である。
【００９９】
図８（ｂ）において、図６に示したと同様に、反射画素電極１２ｂ−２は、概ね中央部で配線層Ｌ５ｂ−２に接続されている。配線層Ｌ５ｂ−２は配線層Ｌ４ｂ−２に接続され、配線層Ｌ４ｂ−２は配線層Ｌ３−２に接続されている。反射画素電極１２ｂ−５は、概ね中央部で配線層Ｌ５ｂ−５に接続され、配線層Ｌ５ｂ−５は配線層Ｌ４ｂ−５に接続され、配線層Ｌ４ｂ−５は配線層Ｌ３−５に接続されている。反射画素電極１２ｂ−８は、概ね中央部で配線層Ｌ５ｂ−８に接続され、配線層Ｌ５ｂ−８は配線層Ｌ４ｂ−８に接続され、配線層Ｌ４ｂ−８は配線層Ｌ３−８に接続されている。
【０１００】
すなわち、図８から分かるように、それぞれ対応する反射画素電極１２ｂ−１〜１２ｂ−９と配線層Ｌ３−１〜Ｌ３−９、Ｌ４ｂ−１〜Ｌ４ｂ−９、Ｌ５ｂ−１〜Ｌ５ｂ−９とは、同様に接続配置されている。
【０１０１】
次に、図９を参照して、画素信号に基づいて読み出し光が変調され、液晶２９の表示状態が縦方向にのみ変化する階調（グラデーション）表示について説明する。図９（ａ）は反射画素電極１２ａが長方形状に形成された図１〜図４に示す装置の縦方向における階調表示状態の一例を示す図である。図９（ｂ）は反射画素電極１２ｂが正方形状に形成された図５〜図８に示す装置の縦方向における階調表示状態の一例を示す図である。
【０１０２】
なお、図９において、反射画素電極１２ａ，１２ｂ内に記載されている数値は、例えば８ビットの階調データとなる画素信号により２５６通りの階調表示（「０」〜「２５５」階調）が可能な場合の階調の度合いを示している。したがって、「０」階調では白色が表示され、「２５５」階調では黒色が表示され、中間の例えば「１２８」階調ではグレー色が表示される。
【０１０３】
図９（ａ）に示す縦方向の階調表示例では、例えば「０」階調に対応した画素信号が反射画素電極１２ａ−１に対応した画素駆動回路１３−１に書き込まれる。これにより、反射画素電極１２ａ−１に対応した液晶２９では、読み出し光は「０」階調の画素信号に対応して変調され、「０」階調に対応した階調表示状態となる。
【０１０４】
同様に、例えば「３２」階調に対応した画素信号は、反射画素電極１２ａ−２に対応した画素駆動回路１３−２に書き込まれる。これにより、反射画素電極１２ａ−２に対応した液晶２９では、読み出し光は「３２」階調の画素信号に対応して変調され、「３２」階調に対応した階調表示状態となる。
【０１０５】
例えば「６４」階調に対応した画素信号は、反射画素電極１２ａ−３に対応した画素駆動回路１３−３に書き込まれる。これにより、反射画素電極１２ａ−３に対応した液晶２９では、読み出し光は「６４」階調の画素信号に対応して変調され、「６４」階調に対応した階調表示状態となる。
【０１０６】
例えば「９６」階調に対応した画素信号は、反射画素電極１２ａ−４に対応した画素駆動回路１３−４に書き込まれる。これにより、反射画素電極１２ａ−４に対応した液晶２９では、読み出し光は「９６」階調の画素信号に対応して変調され、「９６」階調に対応した階調表示状態となる。
【０１０７】
例えば「１２８」階調に対応した画素信号は、反射画素電極１２ａ−５に対応した画素駆動回路１３−５に書き込まれる。これにより、反射画素電極１２ａ−５に対応した液晶２９では、読み出し光は「１２８」階調の画素信号に対応して変調され、「１２８」階調に対応した階調表示状態となる。
【０１０８】
例えば「１６０」階調に対応した画素信号は、反射画素電極１２ａ−６に対応した画素駆動回路１３−６に書き込まれる。これにより、反射画素電極１２ａ−６に対応した液晶２９では、読み出し光は「１６０」階調の画素信号に対応して変調され、「１６０」階調に対応した階調表示状態となる。
【０１０９】
例えば「１９２」階調に対応した画素信号は、反射画素電極１２ａ−７に対応した画素駆動回路１３−７に書き込まれる。これにより、反射画素電極１２ａ−７に対応した液晶２９では、読み出し光は「１９２」階調の画素信号に対応して変調され、「１９２」階調に対応した階調表示状態となる。
【０１１０】
例えば「２２４」階調に対応した画素信号は、反射画素電極１２ａ−８に対応した画素駆動回路１３−８に書き込まれる。これにより、反射画素電極１２ａ−８に対応した液晶２９では、読み出し光は「２２４」階調の画素信号に対応して変調され、「２２４」階調に対応した階調表示状態となる。
【０１１１】
例えば「２５５」階調に対応した画素信号は、反射画素電極１２ａ−９に対応した画素駆動回路１３−９に書き込まれる。これにより、反射画素電極１２ａ−９に対応した液晶２９では、読み出し光は「２５５」階調の画素信号に対応して変調され、「２５５」階調に対応した階調表示状態となる。
【０１１２】
一方、図９（ｂ）に示す階調表示例では、例えば「０」階調に対応した画素信号が同行の反射画素電極１２ｂ−１〜１２ｂ−３に対応した画素駆動回路１３−１〜１３−３に書き込まれる。これにより、反射画素電極１２ｂ−１〜１２ｂ−３に対応した液晶２９では、読み出し光は「０」階調の画素信号に対応して変調され、「０」階調に対応した階調表示状態となる。
【０１１３】
同様に、例えば「１２８」階調に対応した画素信号は、同行の反射画素電極１２ｂ−４〜１２ｂ−６に対応した画素駆動回路１３−４〜１３−６に書き込まれる。これにより、反射画素電極１２ｂ−４〜１２ｂ−６に対応した液晶２９では、読み出し光は「１２８」階調の画素信号に対応して変調され、「１２８」階調に対応した階調表示状態となる。
【０１１４】
例えば「２５５」階調に対応した画素信号は、同行の反射画素電極１２ｂ−７〜１２ｂ−９に対応した画素駆動回路１３−７〜１３−９に書き込まれる。これにより、反射画素電極１２ｂ−７〜１２ｂ−９に対応した液晶２９では、読み出し光は「２５５」階調の画素信号に対応して変調され、「２５５」階調に対応した階調表示状態となる。
【０１１５】
このように、反射画素電極１２ａを縦方向に配列した装置では、図９（ａ）に示すように、それぞれの反射画素電極１２ａ−１〜１２ａ−９に対応した画素部１１毎に読み出し光の変調の度合いを変えることが可能となる。すなわち、反射画素電極１２ａの配列方向となる縦方向に、配列数と同数の９段階に読み出し光を変調することができる。
【０１１６】
これに対して、反射画素電極１２ｂを縦方向と横方向に配列した装置では、図９（ｂ）に示すように、横方向に配列された反射画素電極１２ｂに対応した画素部１１における読み出し光の変調の度合いは同一となる。これにより、反射画素電極１２ｂが図９（ｂ）に示す３行×３列の配列例では、読み出し光は縦方向の配列数と同数の３段階に変調される。
【０１１７】
上記反射画素電極１２ａ，１２ｂの形状、配列が異なる２つの装置を対比してみると、両者は画素駆動回路１３の数、形状ならびに配列、反射画素電極１２ａ，１２ｂの数の点で同様の構成を採用している。一方、反射画素電極１２ａを縦方向に配列した装置は、反射画素電極１２ｂを縦横方向に配列した装置に比べて、上述したように縦方向の階調表示の分解能、すなわち読み出し光の変調の分解能を格段に向上させることが可能となる。
【０１１８】
以上説明したように、上記両装置では、画素駆動回路の構成や配列は同一である。これにより、この第１実施形態の反射型光空間変調装置は、反射画素電極の寸法ならびに配列が異なる画素部１１を製造する際に、画素駆動回路１３を共通化することができる。
【０１１９】
したがって、反射画素電極１２ａ，１２ｂの寸法ならびに配列が異なる画素部１１を構成する際に、画素駆動回路１３などの設計を新たにやり直す必要はなくなり、半導体製造工程における露光マスクなどもすべて作成し直す必要もなくなる。すなわち、画素駆動回路１３ならびに配線層Ｌ１，Ｌ２，Ｌ６を形成する際に使用する露光マスクを共通化することができる。この結果、反射型光空間変調装置において、画素駆動回路１３が共通で反射画素電極の寸法ならびに配列が異なる画素部１１を容易に構成することができる。
【０１２０】
前述した発明が解決しようとする課題の欄で説明したように、光通信の分野で用いられる波長選択スイッチでは、画素部は横方向の寸法に比べて縦方向の寸法を狭くするほど、波長選択の分解能を向上させることができる。すなわち、波長選択スイッチは、横方向に比べて縦方向の階調表示の分解能、すなわち縦方向における読み出し光の変調の分解能が高い方が望ましいことが従来から知られている。
【０１２１】
したがって、反射画素電極１２ａを縦方向に配列した図１〜図４に示す反射型光空間変調装置は、波長選択スイッチなどに代表されるように縦方向に読み出し光の変調の高分解能が要求されるデバイスに対して好適な構成を提供することができる。
【０１２２】
一方、映像などを表示する液晶表示装置は、正方形状の画素が等間隔でかつ狭い間隔で配置されているほど表示画像の解像度が高められ、画質の向上に有利となることが従来から知られている。したがって、反射画素電極１２ｂを縦横方向に等間隔に配列した図５〜図８に示す反射型光空間変調装置は、液晶表示装置として好適な構成を提供することができる。
【０１２３】
例えば、反射画素電極１２ｂが縦横方向に行列状に配列された液晶表示装置として好適な反射型光空間変調装置において、反射画素電極１２ｂの形状ならびに配列を変更することで波長選択スイッチとして好適な反射型光空間変調装置を提供することができる。これとは逆に、反射画素電極１２ａが縦方向に配列された波長選択スイッチとして好適な反射型光空間変調装置において、反射画素電極１２ａの形状ならびに配列を変更することで液晶表示装置として好適な反射型光空間変調装置を提供することができる。
【０１２４】
したがって、画素駆動回路１３を兼用することで、反射画素電極１２ｂが縦横方向に行列状に配列された液晶表示装置から波長選択スイッチに代表される反射画素電極が縦方向に配列されたデバイスを容易に構成することができる。もしくは、画素駆動回路１３を兼用することで、波長選択スイッチに代表される反射画素電極が縦方向に配列されたデバイスから反射画素電極１２ｂが縦横方向に行列状に配列された液晶表示装置を容易に構成することができる。
【０１２５】
この結果、この第１実施形態の反射型光空間変調装置においては、液晶表示装置として好適な反射型光空間変調装置、もしくは波長選択スイッチなどに好適な反射画素電極が縦方向に配列された反射型光空間変調装置を容易かつ安価に提供することができる。
【０１２６】
なお、上記第１実施形態では、一例として画素駆動回路１３は３行×３列に配列され、反射画素電極１２ｂが正方形状に形成された装置では、反射画素電極１２ｂが３行×３列に配列された構成を説明した。また、反射画素電極１２ａが長方形状に形成された装置では、反射画素電極１２ａが９行×１列に配列された構成を説明した。
【０１２７】
画素駆動回路１３ならびに反射画素電極１２ａ，１２ｂの数ならびに配列は、これに制約されることはない。すなわち、反射画素電極１２ｂが正方形状に形成された装置では、
画素駆動回路１３ならびに反射画素電極１２ｂはｍ行×ｎ列であっても同様の効果を得ることができる。また、反射画素電極１２ａが長方形状に形成された装置では、画素駆動回路１３はｍ行×ｎ列、反射画素電極１２ｂはｍｎ行×１列であっても同様の効果を得ることができる。なお、ｍは正の整数、ｎは２以上の正の整数とする。
【符号の説明】
【０１２８】
１１…画素部
１２ａ（１２ａ−１〜１２ａ−９），１２ｂ（１２ｂ−１〜１２ｂ−９）…反射画素電極
１３（１３−１〜１３−９）…画素駆動回路
１３−１Ｒ〜１３−９Ｒ…領域
１４…スイッチング素子
１５…容量部
１５−１…画素駆動回路容量部
１５−２…液晶容量部
１６…垂直アドレス回路
１７…画素信号供給回路
１７−１…水平アドレス回路
１７−２…書き込みスイッチ
２１…シリコン基板
２２…ゲート電極
２３…ソース領域
２４…ドレイン領域
２５…第１容量電極
２６…第２容量電極
２７…絶縁層
２８…フィールド絶縁膜
２９…液晶
３０…共通電極
３１…ガラス基板
Ｌ１，Ｌ２，Ｌ３（Ｌ３−１〜Ｌ３−９），Ｌ４（Ｌ４ａ−１〜Ｌ４ａ−９），Ｌ５（Ｌ５ａ−１〜Ｌ５ａ−９），Ｌ６，Ｌ７（Ｌ７ａ，Ｌ７ｂ）…配線層
Ｄ…列画素信号線
Ｇ…行走査線
Ｓ…画素信号供給線
【図１】
2014157183.tif 000003
【図２】
2014157183.tif 000004
【図３】
2014157183.tif 000005
【図４】
2014157183.tif 000006
【図５】
2014157183.tif 000007
【図６】
2014157183.tif 000008
【図７】
2014157183.tif 000009
【図８】
2014157183.tif 000010
【図９】
2014157183.tif 000011