(57)【要約】      （修正有）【課題】複数の受動素子を備えた複合電子部品に関する。【解決手段】バッテリーから第１電源の供給を受け、上記第１電源を安定化させて電力管理部５００に供給する第１入力端子Ａを含む第１電源安定化部と、上記電力管理部で変換された第２電源の供給を受ける第２入力端子Ｂ及び上記第２電源を安定化させて駆動電源を供給する出力端子を含む第２電源安定化部と、を含み、上記第１及び第２電源安定化部は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタとを含んで上記電源を安定化させ、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を低減させる、複合電子部品７００及びその実装基板並びにそれを含む電源安定化ユニットを提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
バッテリーから第１電源の供給を受け、前記第１電源を安定化させて電力管理部に供給する第１入力端子を含む第１電源安定化部と、
前記電力管理部で変換された第２電源の供給を受ける第２入力端子、及び前記第２電源を安定化させて駆動電源を供給する出力端子を含む第２電源安定化部と、を含み、
前記第１及び第２電源安定化部は、複数の誘電体層を有し、前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタとを含んで前記電源を安定化させ、前記インダクタは供給された電源の交流成分を抑制し、前記キャパシタは前記供給された電源のリップル（Ｒｉｐｐｌｅ）を低減させる、複合電子部品。
【請求項２】
前記第２電源安定化部に入力される入力電力に対する出力電力の比率（出力電力／入力電力）が８５％以上である、請求項１に記載の複合電子部品。
【請求項３】
前記第２電源安定化部で入出力される電源の周波数は１〜３０ＭＨｚである、請求項１または２に記載の複合電子部品。
【請求項４】
前記キャパシタの静電容量は１〜１００μＦである、請求項１から３のいずれか一項に記載の複合電子部品。
【請求項５】
前記インダクタのインダクタンスは０．０１μＨ〜１．１μＨである、請求項１から４のいずれか一項に記載の複合電子部品。
【請求項６】
前記複合電子部品の全体体積に対する前記磁性体の体積比率（磁性体の体積／複合電子部品の体積）は５５％〜９５％である、請求項１から５のいずれか一項に記載の複合電子部品。
【請求項７】
前記第１及び第２入力端子は前記複合電子部品の一端面の一部に形成された、請求項１から６のいずれか一項に記載の複合電子部品。
【請求項８】
前記第２電源安定化部で入出力される電源の電流は１．０〜１０．０Ａである、請求項１から７のいずれか一項に記載の複合電子部品。
【請求項９】
前記第１及び第２電源安定化部を接地と連結する接地端子を含む、請求項１から８のいずれか一項に記載の複合電子部品。
【請求項１０】
複数の誘電体層を有し、前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を含む磁性体本体からなるインダクタとが結合された六面体状の複合体と、
前記複合体の第１端面に形成され、前記インダクタのコイル部と連結される第１入力端子と、前記第１入力端子と離隔されて形成され、前記キャパシタの内部電極と連結される第２入力端子と、
前記複合体の第２端面に形成され、前記インダクタのコイル部及びキャパシタの内部電極と連結される出力端子と、
前記複合体の上下面、第１及び第２側面のいずれか一つ以上に形成され、前記キャパシタの内部電極と連結される接地端子と、を含み、
前記インダクタと前記キャパシタは直列連結される、複合電子部品。
【請求項１１】
前記磁性体本体は導電パターンが形成された複数の磁性体層が積層された形態で、前記導電パターンが前記コイル部を構成する、請求項１０に記載の複合電子部品。
【請求項１２】
前記インダクタは薄膜型であり、前記磁性体本体が絶縁基板及び前記絶縁基板の少なくとも一面に形成されたコイルを含む、請求項１０または１１に記載の複合電子部品。
【請求項１３】
前記インダクタは巻線型であり、前記磁性体本体がコア及び前記コアに巻取された巻線コイルを含む、請求項１０から１２のいずれか一項に記載の複合電子部品。
【請求項１４】
前記複合体に入力される入力電力に対する出力電力の比率（出力電力／入力電力）が８５％以上である、請求項１０から１３のいずれか一項に記載の複合電子部品。
【請求項１５】
前記複合体で入出力される電源の周波数は１〜３０ＭＨｚである、請求項１０から１４のいずれか一項に記載の複合電子部品。
【請求項１６】
前記キャパシタの静電容量は１〜１００μＦである、請求項１０から１５のいずれか一項に記載の複合電子部品。
【請求項１７】
前記インダクタのインダクタンスは０．０１μＨ〜１．１μＨである、請求項１０から１６のいずれか一項に記載の複合電子部品。
【請求項１８】
前記複合体の全体体積に対する前記磁性体の体積比率（磁性体の体積／複合体の体積）は５５％〜９５％である、請求項１０から１７のいずれか一項に記載の複合電子部品。
【請求項１９】
前記第１及び第２入力端子は前記複合体の第１端面の一部に形成された、請求項１０から１８のいずれか一項に記載の複合電子部品。
【請求項２０】
前記複合体で入出力される電源の電流は０．１〜１０．０Ａである、請求項１０から１９のいずれか一項に記載の複合電子部品。
【請求項２１】
前記内部電極は、前記複合体の第１端面に露出するリードを有する第１内部電極、第１及び第２側面の何れか一つ以上に露出するリードを有する第２内部電極、及び第２端面に露出するリードを有する第３内部電極を含む、請求項１０から２０のいずれか一項に記載の複合電子部品。
【請求項２２】
前記インダクタは前記キャパシタの上部に配置される、請求項１０から２１のいずれか一項に記載の複合電子部品。
【請求項２３】
前記セラミック本体は直列連結される第１及び第２キャパシタ部を含む、請求項１０から２２のいずれか一項に記載の複合電子部品。
【請求項２４】
前記キャパシタは前記インダクタの上部と下部に配置される、請求項１０から２３のいずれか一項に記載の複合電子部品。
【請求項２５】
前記キャパシタは前記インダクタの両側面に配置される、請求項１０から２３のいずれか一項に記載の複合電子部品。
【請求項２６】
携帯モバイル機器の電源端に使用され、供給された電源の交流成分を抑制し、リップル（Ｒｉｐｐｌｅ）を低減させる電源安定化電子部品において、
複数の誘電体層を有し、前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を含む磁性体本体からなるインダクタとが一体に結合された電源安定化部と、
前記電源安定化部の一端面に形成され、電力管理部により変換された電源の供給を受ける入力端子と、
前記電源安定化部の一端面に形成され、前記電源安定化部で安定化された前記電源を供給する出力端子と、を含み、
前記インダクタは供給された電源の交流成分を抑制し、前記キャパシタは前記供給された電源のリップル（Ｒｉｐｐｌｅ）を低減させる、複合電子部品。
【請求項２７】
上部に電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた請求項１から２６のいずれか一項の複合電子部品と、
前記電極パッドと前記複合電子部品を連結するための半田と、を含む、複合電子部品の実装基板。
【請求項２８】
バッテリーと、
前記バッテリーから供給された電源を安定化させる第１電源安定化部と、
前記第１電源安定化部から提供された電源をスイッチング動作により変換する電力管理部と、
前記電力管理部から提供された電源を安定化させる第２電源安定化部と、を含み、
前記第２電源安定化部は、複数の誘電体層を有し、前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタとを含む複合電子部品であり、前記インダクタは供給された電源の交流成分を抑制し、前記キャパシタは前記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品を含む電源安定化ユニット。
【請求項２９】
前記電力管理部は、
１次側及び２次側が互いに絶縁されるトランスフォーマーと、
前記トランスフォーマーの１次側に位置し、前記第１電源安定化部から提供された電源をスイッチングするスイッチ部と、
前記スイッチ部のスイッチング動作を制御するＰＷＭ  ＩＣと、
前記トランスフォーマーの２次側に位置し、前記変換された電源を整流する整流部と、
を含む、請求項２８に記載の電源安定化ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の受動素子を備えた複合電子部品に関する。
【背景技術】
【０００２】
最近の電子機器は、軽薄短小化及び高性能化の要求に伴い、電子機器のサイズを最小化しながら、多様な機能を備えることが求められている。
【０００３】
これらの電子機器は、求められる多様なサービスを満たすために、制限されたバッテリーリソースの効率的な制御及び管理機能を担う電力半導体基盤のＰＭＩＣを備えている。
【０００４】
しかし、電子機器に多様な機能が備えられるに伴って、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバータの数も増加しており、さらに、ＰＭＩＣの電源入力端及び電源出力端に備えるべき受動素子の数も増加している。
【０００５】
この場合、電子機器の部品配置面積が増加するため、電子機器の小型化が制限される。
【０００６】
また、ＰＭＩＣとその周辺回路の配線パターンによりノイズが大きく発生する恐れがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国公開特許ＫＲ２００３−００１４５８６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本明細書では、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品を提供する。
【０００９】
また、本明細書では、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品を提供する。
【課題を解決するための手段】
【００１０】
本発明の一実施形態では、バッテリーから第１電源の供給を受け、上記第１電源を安定化させて電力管理部に供給する第１入力端子を含む第１電源安定化部と、上記電力管理部で変換された第２電源の供給を受ける第２入力端子及び上記第２電源を安定化させて駆動電源を供給する出力端子を含む第２電源安定化部と、を含み、上記第１及び第２電源安定化部は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタとを含んで上記電源を安定化させ、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を低減させる複合電子部品を提供する。
【００１１】
上記第２電源安定化部に入力される入力電力に対する出力電力の比率（出力電力／入力電力）が８５％以上であってもよい。
【００１２】
上記第２電源安定化部で入出力される電源の周波数は、１〜３０ＭＨｚであってもよい。
【００１３】
上記キャパシタの静電容量は、１〜１００μＦであってもよい。
【００１４】
上記インダクタのインダクタンスは、０．０１μＨ〜１．１μＨであってもよい。
【００１５】
上記複合電子部品の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合電子部品の体積）は、５５％〜９５％であってもよい。
【００１６】
上記第１及び第２入力端子は、上記複合電子部品の一端面の一部に形成されてもよい。
【００１７】
上記第２電源安定化部で入出力される電源の電流は、１．０〜１０．０Ａであってもよい。
【００１８】
上記複合電子部品は、上記第１及び第２電源安定化部を接地と連結する接地端子を含んでもよい。
【００１９】
本発明の他の実施形態は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を含む磁性体本体からなるインダクタとが結合された六面体状の複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される第１入力端子と、上記第１入力端子と離隔されて形成され、上記キャパシタの内部電極と連結される第２入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部及びキャパシタの内部電極と連結される出力端子と、上記複合体の上下面、第１及び第２側面の何れか一つ以上に形成され、上記キャパシタの内部電極と連結される接地端子と、を含み、上記インダクタと上記キャパシタは直列連結される複合電子部品を提供する。
【００２０】
上記磁性体本体は導電パターンが形成された複数の磁性体層が積層された形態で、上記導電パターンが上記コイル部を構成してもよい。
【００２１】
上記インダクタは薄膜型であり、上記磁性体本体が絶縁基板及び上記絶縁基板の少なくとも一面に形成されたコイルを含んでもよい。
【００２２】
上記インダクタは巻線型であり、上記磁性体本体がコア及び上記コアに巻取された巻線コイルを含んでもよい。
【００２３】
上記複合体に入力される入力電力に対する出力電力の比率（出力電力／入力電力）が８５％以上であってもよい。
【００２４】
上記複合体で入出力される電源の周波数は、１〜３０ＭＨｚであってもよい。
【００２５】
上記キャパシタの静電容量は、１〜１００μＦであってもよい。
【００２６】
上記インダクタのインダクタンスは、０．０１μＨ〜１．１μＨであってもよい。
【００２７】
上記複合体の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合体の体積）は、５５％〜９５％であってもよい。
【００２８】
上記第１及び第２入力端子は、上記複合体の第１端面の一部に形成されてもよい。
【００２９】
上記電源安定化部で入出力される電源の電流は０．１〜１０．０Ａであってもよい。
【００３０】
上記内部電極は、上記複合体の第１端面に露出するリードを有する第１内部電極、第１及び第２側面の何れか一つ以上に露出するリードを有する第２内部電極、及び第２端面に露出するリードを有する第３内部電極を含んでもよい。
【００３１】
上記インダクタは、上記キャパシタの上部に配置されてもよい。
【００３２】
上記セラミック本体は、直列連結される第１及び第２キャパシタ部を含んでもよい。
【００３３】
上記キャパシタは、上記インダクタの上部と下部に配置されてもよい。
【００３４】
上記キャパシタは、上記インダクタの両側面に配置されてもよい。
【００３５】
本発明の他の実施形態によると、携帯モバイル機器の電源端に使用され、供給された電源の交流成分を抑制し、リップル（Ｒｉｐｐｌｅ）を低減させる電源安定化電子部品において、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を含む磁性体本体からなるインダクタとが一体に結合された電源安定化部と、上記電源安定化部の一端面に形成され、電力管理部により変換された電源の供給を受ける入力端子と、上記電源安定化部の一端面に形成され、上記電源安定化部で安定化された上記電源を供給する出力端子と、を含み、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を低減させる複合電子部品を提供する。
【００３６】
本発明のさらに他の実施形態によると、上部に電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた複合電子部品と、上記電極パッドと上記複合電子部品を連結するための半田と、を含む複合電子部品の実装基板を提供する。
【００３７】
本発明のさらに他の実施形態によると、バッテリーと、上記バッテリーから供給された電源を安定化させる第１電源安定化部と、上記第１安定化部から提供された電源をスイッチング動作により変換する電力管理部と、上記電力管理部から提供された電源を安定化させる第２電源安定化部と、を含み、上記第２電源安定化部は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタとを含む複合電子部品であり、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品を含む電源安定化ユニットを提供する。
【００３８】
また、上記電力管理部は、１次側及び２次側が互いに絶縁されるトランスフォーマーと、上記トランスフォーマーの１次側に位置し、上記第１安定化部から提供された電源をスイッチングするスイッチ部と、上記スイッチ部のスイッチング動作を制御するＰＷＭ  ＩＣと、上記トランスフォーマーの２次側に位置し、上記変換された電源を整流する整流部と、を含む電源安定化ユニットを提供する。
【発明の効果】
【００３９】
本明細書の開示により、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品を提供することができる。
【００４０】
また、本明細書の開示により、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】駆動電源を必要とする所定の端子に、バッテリー及び電力管理部を介して駆動電源を供給する駆動電源供給システムを示したものである。
【図２ａ】電力管理部から出力された電源電圧の波形を示したものである。
【図２ｂ】電力管理部から出力された電源がパワーインダクタを通過した後の電流波形を示したものである。
【図２ｃ】パワーインダクタ通過後の電源が第２キャパシタを通過した後の電圧波形を示したものである。
【図３】駆動電源供給システムの配置パターンを示したものである。
【図４】本発明の一実施形態による複合電子部品の回路図を示したものである。
【図５】本発明の一実施形態による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示したものである。
【図６】本発明の一実施形態による複合電子部品を適用した駆動電源供給システムの配置パターンを示したものである。
【図７】本発明の一実施形態による複合電子部品を概略的に示す斜視図である。
【図８】図７の複合電子部品の第１実施形態によるＡ−Ａ'断面図である。
【図９】図７の複合電子部品の第２実施形態によるＡ−Ａ'断面図である。
【図１０】図７の複合電子部品の第３実施形態によるＡ−Ａ'断面図である。
【図１１】図７の複合電子部品の第１実施形態による積層状態を分解して示した概略斜視図である。
【図１２】図７に示された複合電子部品のうち積層セラミックキャパシタに採用可能な内部電極を示す平面図である。
【図１３】図７に示された複合電子部品の等価回路図である。
【図１４】本発明の他の実施形態による複合電子部品を概略的に示す斜視図である。
【図１５】本発明の他の実施形態による複合電子部品を概略的に示す斜視図である。
【図１６】図７の複合電子部品が印刷回路基板に実装された様子を示した斜視図である。
【発明を実施するための形態】
【００４２】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００４３】
本発明の一実施形態による複合電子部品は、バッテリーから第１電源の供給を受け、上記第１電源を安定化させて電力管理部に供給する第１入力端子を含む第１電源安定化部と、上記電力管理部で変換された第２電源の供給を受ける第２入力端子及び上記第２電源を安定化させて駆動電源を供給する出力端子を含む第２電源安定化部と、を含み、上記第１及び第２電源安定化部は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタとを含んで上記電源を安定化させ、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる。
【００４４】
本発明の一実施形態による複合電子部品は、電力管理部（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）と連結されて電源を安定化させるインダクタと２つのキャパシタを一つの部品に複合した電子部品を意味する。
【００４５】
本発明の一実施形態によると、バッテリーから第１電源の供給を受け、上記第１電源を安定化させて電力管理部に供給する第１電源安定化部のキャパシタと、上記電力管理部（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）により変換された電源の供給を受けて安定化させる第２電源安定化部のインダクタとキャパシタを一つの複合部品に形成したが、これに制限されず、上記電力管理部に接続される多数の部品を一つの複合形態に具現してもよい。
【００４６】
従って、上記複合電子部品は、上記電力管理部（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）に接続される１つのインダクタと二つのキャパシタを一つに複合化した部品であるが、複数のインダクタ及びキャパシタを一つに複合化したアレイ型複合部品であってもよい。
【００４７】
上記複合電子部品は、バッテリーから第１電源の供給を受け、上記第１電源を安定化させて電力管理部に供給する第１入力端子を含む第１電源安定化部と、上記電力管理部で変換された第２電源の供給を受ける第２入力端子と上記第２電源を安定化させて駆動電源を供給する出力端子を含む第２電源安定化部と、を含み、上記第１及び第２電源安定化部は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタと、を備える。
【００４８】
上述したように、上記複合電子部品は上記電力管理部（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）に接続されるパワー用部品であり、一般的な高周波フィルタ用インダクタとキャパシタを複合した部品とは、以下に説明するように、素材及び容量などの差異によって設計と製造工程などの様々な面で差異がある。
【００４９】
以下では、本発明の一実施形態による上記複合電子部品について、より具体的に説明する。
【００５０】
上記第２電源安定化部に入力される入力電力に対する出力電力の比率（出力電力／入力電力）が、８５％以上であることを特徴とする。
【００５１】
上記第２電源安定化部は、上述したように、電力管理部により電圧が変換された電源の供給を受け、上記電源を安定化させる役割をし、モバイル機器では、制限されたバッテリー容量でより長い時間電源を供給するために、供給された入力電力に対する出力電力の比率、即ち、電力効率が８５％以上でなければならない。
【００５２】
即ち、一般的な高周波フィルタ用インダクタとキャパシタを複合した部品とは異なって、後述するように、本発明の一実施形態による複合電子部品のインダクタはインダクタンスが０．０１μＨ〜１．１μＨであるパワーインダクタで、キャパシタは静電容量が１〜１００μＦである容量部品であり、入出力される電力の効率が８５％以上となることができる。
【００５３】
上記第２電源安定化部で入出力される電源の周波数は１〜３０ＭＨｚの範囲であることを特徴とする。
【００５４】
上記第２電源安定化部で入出力される電源のスイッチング周波数が低いほど、高電流用高インダクタンス特性のインダクタが求められ、周波数が高くなるほど、高電流用で、且つ比較的に低インダクタンス特性のインダクタが求められる。
【００５５】
上記高周波数帯域に用いられる高電流用で、且つ比較的に低インダクタンス特性のインダクタは、インダクタ製品の小型化には有利であるが、スイッチング抵抗による電力損失によって電力効率が低下するという問題が発生する。
【００５６】
従って、本発明の一実施形態によると、１〜３０ＭＨｚ程度の低周波帯域のスイッチング周波数が用いられる。
【００５７】
一般的な高周波フィルタ用インダクタとキャパシタを複合した部品は、信号線に使用される部品で、１００ＭＨｚまたは１ＧＨｚ以上の高周波領域で使用されるが、本発明の一実施形態による複合電子部品は、電源線に使用される部品で、適用される周波数帯域が１〜３０ＭＨｚであり、低周波領域で使用することができる。
【００５８】
上記キャパシタは、必ずしもこれに制限されないが、例えば、１〜１００μＦの静電容量を有する。
【００５９】
即ち、本発明の一実施形態による複合電子部品に含まれるキャパシタは、供給された電源のリップルを除去するために１〜１００μＦの静電容量を有する大容量製品である。
【００６０】
上記インダクタは、必ずしもこれに制限されないが、例えば、０．０１μＨ〜１．１μＨのインダクタンスを有する。
【００６１】
携帯用モバイル機器では、小さくて軽く、バッテリーの使用時間が長いことが重要である。
【００６２】
上記内容のうち小さく製作する技術的な観点から、上記インダクタを小型化するためには、ＤＣ−ＤＣにおけるスイッチング損失抵抗を減らすことが重要である。
【００６３】
上記ＤＣ−ＤＣにおけるスイッチング損失抵抗を下げると、効率が改善されるため、クロックスピード（Ｃｌｏｃｋ  Ｓｐｅｅｄ）を上げることができ、上記クロックスピードが上がると、インダクタのインダクタンスを減少させることができ、インダクタンスが減少すると、インダクタ内部のコイルの巻き数を減少させることができるため、インダクタを小型化することができる。
【００６４】
即ち、本発明の一実施形態による複合電子部品に含まれるインダクタは、上記電力管理部で変換された電源の供給を受け、上記電源に含まれた低周波交流成分を抑制する役割をする０．０１μＨ〜１．１μＨの高インダクタンス製品で、特に、パワーインダクタの製品である。
【００６５】
本発明の一実施形態によると、上記インダクタは０．０１μＨ〜１．１μＨの高インダクタンス、且つ小型化製品であり、スイッチング周波数が１〜３０ＭＨｚの低周波領域で高効率特性を有しながらも上記キャパシタとの結合が可能で、複雑な電子部品を具現することができる。
【００６６】
上記複合電子部品において、上記インダクタのインダクタンスが０．０１μＨ未満では、電源のリップルが大きくなり、問題となり得る。
【００６７】
一方、携帯用モバイル機器に用いられる小型インダクタは、インダクタンスが１．１μＨを超えると、上記インダクタンスを具現するためにコイルの巻き数を増加させるが、そうすると、相対的に直流抵抗（Ｒｄｃ）が高くなり、ＤＣバイアス特性が低下して効率が悪くなるという問題が生じ得る。
【００６８】
従って、本発明の一実施形態による複合電子部品の上記インダクタのインダクタンスは、０．０１μＨ以上１．１μＨ以下であることを特徴とする。
【００６９】
一方、本発明の一実施形態によると、上記複合電子部品に含まれるインダクタは、コイル部と磁性体を含む磁性体本体を含むことを特徴とする。
【００７０】
一般的な高周波フィルタ用インダクタとキャパシタの複合部品における上記インダクタは、誘電体層及び上記誘電体層上に形成された導電パターンを含んで形成され、高インピーダンス（Ｉｍｐｅｄａｎｃｅ）の具現を目的とするが、本発明の一実施形態による複合電子部品のインダクタは、高インダクタンス（Ｉｎｄｕｃｔａｃｅ）を目的とするため、コイル部及び磁性体を含む磁性体本体を含むことができる。
【００７１】
上記のように、本発明の一実施形態によるインダクタは、コイル部及び磁性体からなる磁性体本体を含むため、高インダクタンスの効果を得ることができる。
【００７２】
上記複合電子部品の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合電子部品の体積）は、５５％〜９５％であることを特徴とする。
【００７３】
上記複合電子部品の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合電子部品の体積）が５５％〜９５％を満たすように調節することにより、高いＤＣバイアス特性、低い直流抵抗（Ｒｄｃ）及びリップル（Ｒｉｐｐｌｅ）低減の効果を得ることができる。
【００７４】
上記複合電子部品の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合電子部品の体積）が５５％未満では、低周波帯域（１〜３０ＭＨｚ）で用いられるインダクタに要求される高電流用高インダクタンス特性、即ち、高いＤＣバイアス特性と低いＲｄｃ特性を有するインダクタを具現するのには問題があり得る。
【００７５】
上記複合電子部品の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合電子部品の体積）が９５％を超えると、キャパシタの容量及び性能低下によりリップル低減に問題が生じる可能性がある。
【００７６】
上記第１及び第２入力端子は、上記複合電子部品の一端面の一部に形成されてもよい。
【００７７】
本発明の一実施形態によると、上記第１及び第２入力端子は、上記複合電子部品の一端面の一部に形成され、インダクタの自己共振周波数（Ｓｅｌｆ  Ｒｅｓｏｎａｎｔ  Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の低下を防ぐことができる。
【００７８】
本発明の一実施形態のように、インダクタとキャパシタを結合した複合電子部品において、上記第１及び第２入力端子が上記複合電子部品の一端面に形成されると、上記第１及び第２入力端子と上記インダクタのコイル部、上記キャパシタの内部電極または上記インダクタのコイル部と上記キャパシタの内部電極の間に寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）が発生する可能性がある。
【００７９】
上記寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）により、上記インダクタの自己共振周波数（Ｓｅｌｆ  Ｒｅｓｏｎａｎｔ  Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波側に移動するという問題が発生することがある。
【００８０】
上記のように自己共振周波数（Ｓｅｌｆ  Ｒｅｓｏｎａｎｔ  Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波側に移動すると、本発明の一実施形態で使用できるインダクタの周波数範囲が狭くなるという問題が生じる恐れがある。
【００８１】
即ち、自己共振周波数（Ｓｅｌｆ  Ｒｅｓｏｎａｎｔ  Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）以上の高周波領域ではインダクタの機能が発現しないため、自己共振周波数（Ｓｅｌｆ  Ｒｅｓｏｎａｎｔ  Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波側に移動すると、使用できる周波数範囲が制限されるという問題がある。
【００８２】
しかし、本発明の一実施形態によると、上記第１及び第２入力端子は、上記複合電子部品の一端面の一部に形成されるため、上記第１及び第２入力端子の面積が小さくてインダクタのコイル部とキャパシタの内部電極との間で発生する寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）の発生を最小化し、自己共振周波数（Ｓｅｌｆ  Ｒｅｓｏｎａｎｔ  Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防ぐことができる。
【００８３】
上記第２電源安定化部で入出力される電源の電流は、０．１〜１０．０Ａであることを特徴とする。
【００８４】
一般的な高周波用インダクタとキャパシタの複合部品とは異なって、本発明の一実施形態による複合電子部品は低周波用であって、上記第２電源安定化部に入出力される電源の電流は０．１〜１０．０Ａであることを特徴とするが、必ずしもこれに制限されない。
【００８５】
一方、本発明の一実施形態によると、上記複合電子部品は、上記インダクタと上記キャパシタが結合された形態で、上記インダクタとキャパシタの結合面の面積整合度が９５％以上であることを特徴とする。
【００８６】
上記インダクタとキャパシタの結合面の面積整合度とは、それぞれの部品の結合面の面積が一致する場合を１００とした場合、その面積が一致する程度のことである。
【００８７】
上記インダクタとキャパシタの結合面の面積が９５％以上整合するため、上記複合電子部品を基板に実装する際の不良率を最小化することができる。
【００８８】
具体的には、上記複合電子部品は真空装置により基板に実装され、上記インダクタとキャパシタの結合面の面積が９５％以上整合するように調節することで、上記複合電子部品を基板に実装する際の不良率を最小化することができる。
【００８９】
上記インダクタとキャパシタの結合面の面積が９５％未満一致するときには、上記複合電子部品を基板に実装する際、真空がうまく行われない恐れがあり、この場合、複合電子部品の実装不良、実装時の倒れなどの問題が生じ得る。
【００９０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。
【００９１】
図１は、駆動電源を必要とする所定の端子に、バッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示したものである。
【００９２】
図１を参照すると、上記駆動電源供給システムは、バッテリー３００、第１電源安定化部４００、電力管理部５００、及び第２電源安定化部６００を含んでもよい。
【００９３】
上記バッテリー３００は、上記電力管理部５００に電源を供給することができる。ここで、上記バッテリー３００が上記電力管理部５００に供給する電源を第１電源と定義する。
【００９４】
上記第１電源安定化部４００は、上記第１電源Ｖ１を安定化させ、安定化した第１電源を電力管理部に供給することができる。具体的には、上記第１電源安定化部４００は、バッテリー３００と電力管理部５００の連結端子及び接地の間に形成されたキャパシタＣ１を含んでもよい。上記キャパシタＣ１は、第１電源に含まれるリップルを低減させることができる。
【００９５】
また、上記キャパシタＣ１は電荷を充電することができる。そして、上記電力管理部５００が瞬間的に大きな電流を消費する場合、上記キャパシタＣ１は充電された電荷を放電させて上記電力管理部５００の電圧変動を抑制することができる。
【００９６】
上記キャパシタＣ１は、誘電体層の積層数が３００層以上の大容量キャパシタであることが好ましい。
【００９７】
上記電力管理部５００は、電子機器に入る電力をその電子機器に合わせて変換させ、分配、充電、制御する役割をする。従って、上記電力管理部５００は、一般的にＤＣ／ＤＣコンバータを備えてもよい。
【００９８】
また、上記電力管理部５００は、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＰＭＩＣ）で具現されてもよい。
【００９９】
上記電力管理部５００は、上記第１電源Ｖ１を第２電源Ｖ２に変換することができる。上記第２電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受けるＩＣなどのアクティブ素子が求める電源であってもよい。
【０１００】
上記第２電源安定化部６００は上記第２電源Ｖ２を安定化させ、安定化した第２電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、上記電力管理部５００から駆動電源の供給を受けるＩＣなどのアクティブ素子が連結されてもよい。
【０１０１】
具体的には、上記第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄとの間に直列連結されたパワーインダクタＬ１を含んでもよい。また、上記第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄの連結端子及び接地の間に形成されたキャパシタＣ２を含んでもよい。
【０１０２】
上記第２電源安定化部６００は、上記第２電源Ｖ２に含まれたリップルを減少させることができる。
【０１０３】
また、上記第２電源安定化部６００は、出力端Ｖｄｄに安定的に電力を供給することができる。
【０１０４】
上記パワーインダクタＬ１は、大容量電流に適用できるパワーインダクタであることが好ましい。
【０１０５】
上記パワーインダクタとは、直流電流を加えたとき、通常のインダクタより容量（Ｉｎｄｕｃｔａｎｃｅ）変化が少ない効率性の高いインダクタのことである。即ち、パワーインダクタは、通常のインダクタの機能にＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）まで含むとみることができる。
【０１０６】
また、上記キャパシタＣ２は、大容量キャパシタであることが好ましい。
【０１０７】
図２ａは電力管理部５００から出力された電源電圧の波形を示したものであり、図２ｂは電力管理部５００から出力された電源がパワーインダクタＬ１を通過した後の電流波形を示したものであり、図２ｃはパワーインダクタＬ１通過後の電源が第２キャパシタＣ２を通過した後の電圧波形を示す図である。
【０１０８】
図１及び図２ａを参照すると、電力管理部５００は、第１電源安定化部４００を通過して入力される第１電圧Ｖ１を第２電圧Ｖ２に変換することができる。
【０１０９】
例えば、第１電源安定化部４００は、バッテリー３００によって印加される電圧のリップルを低減させ、ＤＣの第１電圧Ｖ１を電力管理部５００に供給することができる。
【０１１０】
上記電力管理部５００は、上記第１電源安定化部４００を通過して入力されるＤＣの第１電圧Ｖ１の供給を受けて、第２電圧Ｖ２に変換することができる。ここで、図２ａを参照すると、上記第２電圧Ｖ２はＰＷＭ電圧（ＡＣ電圧）であってもよい。その後、上記電力管理部５００は上記第２電圧Ｖ２を第２電源安定化部６００に提供することができる。
【０１１１】
第２電源安定化部６００は、コイル部を含む磁性体本体からなるパワーインダクタＬ１と、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる第２キャパシタＣ２と、を備えることができる。また、上記第２電源安定化部６００は、上記電力管理部５００から提供された第２電圧Ｖ２の交流成分を抑制することができ、リップルを低減させることができる。
【０１１２】
即ち、上記パワーインダクタＬ１は上記第２電圧Ｖ２の交流成分を抑制することができ、上記第２キャパシタＣ２は上記第２電圧Ｖ２のリップルを低減させることができる。
【０１１３】
図２ｂを参照すると、ＰＷＭ電圧である第２電圧Ｖ２は、上記パワーインダクタＬ１を通過した後に上記交流成分が抑制されることができる。従って、図２ａに示された第２電圧Ｖ２の波形は、図２ｂの形態に変換されることができる。
【０１１４】
図２ｃを参照すると、パワーインダクタＬ１を通過した後の第２電圧Ｖ２は、第２キャパシタＣ２を通過しながらリップルが低減されることができる。従って、図２ｂに示された第２電圧Ｖ２の電流波形は、図２ｃの電圧形態に変換されることができる。ここで、上記第２電圧Ｖ２のリップルをより効果的に低減させるために、第２キャパシタＣ２は静電容量が１〜１００μＦの大容量キャパシタであってもよい。
【０１１５】
従って、本発明による複合電子部品は、第２電圧Ｖ２の交流成分を抑制するパワーインダクタＬ１と、第２電圧Ｖ２のリップルを低減させる第２キャパシタＣ２とを備える第２電源安定化部６００を含むことにより、第２電源安定化部６００に入力される入力電力に対する出力電力の比率が８５％以上であってもよい。
【０１１６】
図３は、駆動電源供給システムの配置パターンを示したものである。
【０１１７】
図３を参照すると、電力管理部５００、パワーインダクタＬ１、第１キャパシタＣ１、第２キャパシタＣ２の配置パターンを確認することができる。
【０１１８】
通常、電力管理部（ＰＭＩＣ）５００は、数個から数十個のＤＣ／ＤＣコンバータを備えることができる。また、上記ＤＣ／ＤＣコンバータの機能を具現するために、１個のＤＣ／ＤＣコンバータごとにパワーインダクタと大容量キャパシタが必要である。
【０１１９】
図３を参照すると、電力管理部５００は所定の端子Ｎ１、Ｎ２、Ｎ３を備えることができる。上記電力管理部５００は、第２端子Ｎ２を通じてバッテリーから電源の供給を受けることができる。また、上記電力管理部５００は、バッテリーから供給された電源を変換し、第１端子Ｎ１を通じて変換された電力を供給することができる。上記第３端子Ｎ３は接地端子であってもよい。
【０１２０】
ここで、第１キャパシタＣ１は、バッテリーと電力管理部５００の連結端子及び接地の間に形成されて第１電源安定化部の機能を行うことができる。
【０１２１】
また、パワーインダクタＬ１と第２キャパシタＣ２は、第１端子Ｎ１から第２電源の供給を受け、これを安定化させて第４端子Ｎ４に駆動電源を供給するため、第２電源安定化部の機能を行うことができる。
【０１２２】
図３に示された第５〜８端子（Ｎ５〜Ｎ８）は、第１〜４端子（Ｎ１〜Ｎ４）と同じ機能を行うため、具体的な説明を省略する。
【０１２３】
駆動電源供給システムのパターン設計において重要に考慮すべき点は、電力管理部、インダクタ素子、キャパシタ素子を最大限近くに配置することである。また、電源線の配線を短くて厚く設計する必要がある。
【０１２４】
その理由は、上記のような要件を満たさなければ、部品配置面積を減少させることができず、ノイズの発生を抑制することができないためである。
【０１２５】
電力管理部５００の出力端の数が少ない場合は、インダクタ素子とキャパシタ素子を近く配置するのに大きな問題はない。しかし、電力管理部５００に複数の出力端を使用する場合は、部品の密集度によりインダクタ素子とキャパシタ素子の配置が正常に行われない。また、電源の優先順位によって、インダクタ素子とキャパシタ素子を最適化されていない状態に配置する状況が発生し得る。
【０１２６】
例えば、パワーインダクタ素子、大容量キャパシタ素子のサイズが大きいため、実際に素子を配置する際、電源線及び信号線がやむを得ず長くなるような状況が発生し得る。
【０１２７】
パワーインダクタと大容量キャパシタが最適化されていない状態に配置される場合、各素子の間隔及び電源線が長くなることにより、ノイズが発生する恐れがある。上記ノイズは電源供給システムに悪影響を及ぼす。
【０１２８】
図４は、本発明の一実施形態による複合電子部品の回路図を示したものである。
【０１２９】
図４を参照すると、上記複合電子部品７００は、第１電源安定化部及び第２電源安定化部を含んでもよい。
【０１３０】
上記第１電源安定化部は、第１キャパシタＣ１を含んでもよい。
【０１３１】
上記第２電源安定化部は、パワーインダクタＬ１及び第２キャパシタＣ２を含んでもよい。
【０１３２】
上記複合電子部品７００は、上述した第１電源安定化部及び第２電源安定化部の機能の全てを行うことができる素子である。
【０１３３】
上記複合電子部品７００は、バッテリーから第１電源の供給を受け、上記第１電源を安定化させて電力管理部に供給することができる。このとき、バッテリーから第１電源の供給を受ける端子Ａと電力管理部に第１電源を供給する端子Ａは、同じ端子であってもよい。即ち、第１端子（第１入力端子）Ａは、上記バッテリーから第１電源の供給を受け、上記第１電源を電力管理部に供給することができる。
【０１３４】
また、上記複合電子部品７００は、第２端子（第２入力端子）Ｂを介して上記電力管理部で変換された第２電源の供給を受けることができる。
【０１３５】
また、上記複合電子部品７００は、上記第２電源を安定化させて駆動電源を第３端子（出力端子）Ｃに伝達することができる。
【０１３６】
図４を参照すると、上記パワーインダクタＬ１及び第２キャパシタＣ２が第３端子を共有することにより、パワーインダクタＬ１と第２キャパシタＣ２の間隔を減少させることができる。
【０１３７】
一方、上記複合電子部品７００は、上記第１キャパシタＣ１及び上記第２キャパシタＣ２を接地と連結させる第４端子（接地端子）Ｄを含んでもよい。上記第４端子Ｄは、一つの端子で具現されてもよい。
【０１３８】
このように、上記複合電子部品７００は、電力管理部５００の入力電源端に備えられる大容量キャパシタと、電力管理部５００の出力電源端に備えられるパワーインダクタ及び大容量キャパシタとを一つの部品に具現したものである。従って、上記複合電子部品７００は素子の集積度が向上する。
【０１３９】
図５は、本発明の一実施形態による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示したものである。
【０１４０】
図５を参照すると、本発明による複合電子部品を含む電源安定化ユニットは、バッテリー３００と、上記バッテリー３００から供給された電源を安定化させる第１電源安定化部４００と、上記第１電源安定化部４００から提供された電源をスイッチング動作により変換する電力管理部５００と、上記電力管理部５００から提供された電源を安定化させる第２電源安定化部６００と、を含んでもよい。
【０１４１】
このとき、上記電力管理部５００は、１次側及び２次側が互いに絶縁されるトランスフォーマーと、上記トランスフォーマーの１次側に位置し、上記第１電源安定化部から提供された電源をスイッチングするスイッチ部と、上記スイッチ部のスイッチング動作を制御するＰＷＭ  ＩＣと、上記トランスフォーマーの２次側に位置し、上記変換された電源を整流する整流部と、を含んでもよい。
【０１４２】
即ち、上記電力管理部５００は、第１電源安定化部４００から提供された電源、例えば、第１電圧Ｖ１をスイッチ部のスイッチング動作により第２電圧Ｖ２に変換してもよい。ここで、電力管理部５００の構成のうちＰＷＭ  ＩＣは、第１電圧Ｖ１を第２電圧Ｖ２に変換できるように、上記スイッチ部のスイッチング動作を制御することができる。
【０１４３】
その後、第２電圧Ｖ２は、上記整流部、例えば、ダイオード素子Ｄ１を介して整流されて第２電源安定化部６００に提供されてもよい。
【０１４４】
一方、上記第２電源安定化部６００は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタＣ２と、コイル部と磁性体を含む磁性体本体からなるパワーインダクタＬ１と、を含む複合電子部品であってもよい。また、上記パワーインダクタＬ１は供給された第２電圧Ｖ２の交流成分を抑制し、上記キャパシタＣ１は上記供給された第２電圧Ｖ２のリップルを低減させることができる。
【０１４５】
図６は、本発明の一実施形態による複合電子部品を適用した駆動電源供給システムの配置パターンを示したものである。
【０１４６】
図６を参照すると、図３に示された第１キャパシタＣ１、第２キャパシタＣ２及びパワーインダクタＬ１が本発明の一実施形態による複合電子部品に代替されていることが分かる。
【０１４７】
上述したように、上記複合電子部品は、第１電源安定化部及び第２電源安定化部の機能を行うことができる。
【０１４８】
また、第１キャパシタＣ１、第２キャパシタＣ２及びパワーインダクタＬ１を、本発明の一実施形態による複合電子部品に代替することで、配線の長さを最小化することができる。また、配置される素子の数が減少されるため、最適化された素子の配置が可能である。
【０１４９】
即ち、本発明の一実施形態によると、電力管理部、パワーインダクタ、大容量キャパシタを最大限近くに配置することができ、電源線の配線を短くて厚く設計することができ、ノイズを低減させることができる。
【０１５０】
一方、電子機器製造メーカーでは、消費者のニーズを満たすべく、電子機器に備えられるＰＣＢのサイズを減らす努力をしている。従って、ＰＣＢに実装されるＩＣの集積度を上げることが求められている。本発明の一実施形態による複合電子部品のように複数個の素子を一つの複合部品に構成することで、該ニーズを満たすことができる。
【０１５１】
また、本発明の一実施形態によると、三つの部品（第１キャパシタ、第２キャパシタ、パワーインダクタ）を一つの複合電子部品に具現することで、ＰＣＢの実装面積を減少させることができる。本実施形態によると、既存の配置パターンに比べて約３０〜５０％の実装面積減少効果がある。
【０１５２】
［複合電子部品］
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。
【０１５３】
本発明の実施形態を明確に説明すべく、六面体の方向を定義すると、図面上に示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向である。
【０１５４】
図７は本発明の一実施形態による複合電子部品を概略的に示す斜視図であり、図８は図７の複合電子部品の第１実施形態によるＡ−Ａ'断面図であり、図９は図７の複合電子部品の第２実施形態によるＡ−Ａ'断面図であり、図１０は図７の複合電子部品の第３実施形態によるＡ−Ａ'断面図であり、図１１は図７の複合電子部品の第１実施形態による積層状態を分解して示した概略斜視図であり、図１２は図７に示された複合電子部品のうち積層セラミックキャパシタに採用可能な内部電極を示す平面図である。
【０１５５】
図７〜図１２を参照すると、本発明の一実施形態による複合電子部品１００は、複数の誘電体層１１を有し、上記誘電体層１１を介して対向配置される内部電極３１、３２、３３が積層されたセラミック本体からなるキャパシタ１０と、コイル部４０を含む磁性体本体からなるインダクタ２０と、が結合された複合体３０を含んでもよい。
【０１５６】
本実施形態において、上記複合体３０は対向する上面及び下面と、上記上面及び下面を連結する第１側面、第２側面、第１端面及び第２端面を有することができる。
【０１５７】
上記複合体３０の形状は特に制限されないが、図示したように六面体状であってもよい。
【０１５８】
上記六面体状の複合体３０は、上記キャパシタ１０とインダクタ２０が結合されて形成されてもよく、上記複合体３０の形成方法は特に制限されない。
【０１５９】
例えば、上記複合体３０は、別途に製作された上記キャパシタ１０とインダクタ２０を導電性接着剤または樹脂などで結合させて形成してもよく、上記キャパシタ１０を構成するセラミック本体とインダクタ２０を構成する磁性体本体を順次積層して形成してもよいが、特に制限されない。
【０１６０】
一方、本発明の一実施形態によると、上記インダクタ２０は、上記キャパシタ１０の上部に配置されてもよいが、これに限定されず、様々な形態で配置されてもよい。
【０１６１】
以下では、上記複合体３０を構成するキャパシタ１０とインダクタ２０について具体的に説明する。
【０１６２】
本発明の一実施形態によると、上記インダクタ２０を構成する磁性体本体は、コイル部４０を含んでもよい。
【０１６３】
上記インダクタ２０は特に制限されず、例えば、積層型インダクタ、薄膜型インダクタまたは巻線型インダクタであってもよく、その他に、レーザーヘリキシング（Ｌａｓｅｒ  Ｈｅｌｉｘｉｎｇ）型などを用いてもよい。
【０１６４】
上記積層型インダクタとは、薄いフェライトまたはガラスセラミックシートに電極を厚膜印刷して複数層の電極が印刷されたシートを積層し、ビアホールを介して内部導線を連結する方式で製造されるインダクタのことである。
【０１６５】
上記薄膜型インダクタとは、セラミック基板上にコイル導体を薄膜スパッタリングまたはめっきで形成し、フェライト材料で充填して製造されるインダクタのことである。
【０１６６】
上記巻線型インダクタとは、コアに線材（コイル導体）を巻取して製造されるインダクタのことである。
【０１６７】
上記レーザーヘリキシング（Ｌａｓｅｒ  Ｈｅｌｉｘｉｎｇ）型インダクタとは、セラミックボビンに電極層をスパッタリングしたり、めっきして形成した後、レーザーでコイルを螺旋状に形成させた後、その上部に外部保護膜樹脂を塗布して外部電極を形成したインダクタのことである。
【０１６８】
図８を参照すると、本発明の第１実施形態による複合電子部品における上記インダクタ２０は、積層型インダクタであってもよい。
【０１６９】
具体的には、上記インダクタにおいて、上記磁性体本体は導電パターン４１が形成された複数の磁性体層２１が積層された形態であり、上記導電パターン４１は上記コイル部４０を構成することができる。
【０１７０】
図９を参照すると、本発明の第２実施形態による複合電子部品における上記インダクタ２０は、薄膜型インダクタであってもよい。
【０１７１】
具体的には、上記インダクタ２０において、上記磁性体本体は絶縁基板２３及び上記絶縁基板２３の少なくとも一面に形成されたコイルを含む形態であってもよい。
【０１７２】
上記磁性体本体は、上記コイルが少なくとも一面に形成された絶縁基板２３の上下部に磁性体２２を充填して形成することができる。
【０１７３】
図１０を参照すると、本発明の第３実施形態による複合電子部品における上記インダクタ２０は、巻線型インダクタであってもよい。
【０１７４】
具体的には、上記インダクタ２０における上記磁性体本体は、コア２４及び上記コア２４に巻取された巻線コイルを含む形態であってもよい。
【０１７５】
上記磁性体層２１及び磁性体２２には、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系フェライト系材料を用いてもよいが、これらに制限されない。
【０１７６】
本発明の一実施形態によると、上記インダクタ２０は、大容量電流に適用できるパワーインダクタであってもよい。
【０１７７】
上記パワーインダクタとは、直流電流を加えたとき、通常のインダクタより容量（Ｉｎｄｕｃｔａｎｃｅ）変化が少ない効率の高いインダクタのことである。即ち、パワーインダクタは、通常のインダクタの機能にＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）までを含むとみることができる。
【０１７８】
即ち、本発明の一実施形態による複合電子部品は、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）で用いられるものであり、一般的なインダクタではなく、直流電流を加えたときに容量（Ｉｎｄｕｃｔａｎｃｅ）変化が少ない効率の高いインダクタであるパワーインダクタを含んでもよい。
【０１７９】
以下では、複合電子部品において、上記インダクタ２０が積層型インダクタである第１実施形態についてより詳細に説明する。
【０１８０】
上記磁性体本体は、磁性体層２１ｂ〜２１ｊ上に導電パターン４１を印刷し、上記導電パターン４１が形成された複数の磁性体層２１ｂ〜２１ｊを積層してから上部及び下部に磁性体層２１ａ、２１ｋをさらに積層した後、焼結して製造することができる。
【０１８１】
上記磁性体としては、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系フェライト系材料を用いるが、これに制限されない。
【０１８２】
図１１を参照すると、磁性体層２１ｂ〜２１ｊ上に導電パターン４１を印刷して乾燥した後、上部及び下部に磁性体層２１ａ、２１ｋを積層して磁性体本体を形成することができる。
【０１８３】
上記磁性体本体内の上記導電パターン４１は、積層方向にコイルパターンを形成するように多数の導電パターン４１ａ〜４１ｆが積層されてもよい。
【０１８４】
上記導電パターン４１は、銀（Ａｇ）を主成分とする導電ペーストを所定の厚さに印刷して形成することができる。
【０１８５】
上記導電パターン４１は長さ方向の両端部に形成される第１入力端子及び出力端子５１、５３に電気的に連結されてもよい。
【０１８６】
上記導電パターン４１は、上記第１入力端子５１及び出力端子５３と電気的に接続されるリードを備えてもよい。
【０１８７】
上記導電パターン４１のうち一つの導電パターン４１ａは、磁性体層２１ｂを介して配置される他の導電パターン４１ｂと磁性体層２１ｂに形成されるビア電極により電気的に連結されることができ、積層方向にコイルパターンを形成することができる。
【０１８８】
本発明の一実施形態における上記コイルパターンは特に限定されず、インダクタの容量に合わせて設計することができる。
【０１８９】
即ち、上記複合体の第２端面に露出するリードを有する第１導電パターン４１ａと、第１端面に露出するリードを有する第６導電パターン４１ｆとの間に、第２ないし第５導電パターン４１ｂ〜４１ｅがコイル状をなして積層されてもよく、各導電パターンは、上述したように各磁性体に形成されるビア電極により互いに連結されてもよい。
【０１９０】
図１１には、上記第２ないし第４導電パターン４１ｂ〜４１ｄがそれぞれ二回繰り返されるものが示されているが、その数はこれに限定されず、本発明の目的に応じて変更してもよい。
【０１９１】
一方、上記キャパシタ１０を構成する上記セラミック本体は、複数の誘電体層１１ａ〜１１ｄが積層されて形成され、上記セラミック本体内には、複数の内部電極３１、３２、３３（順に第１ないし第３内部電極）が誘電体層を介して分離されて配置されてもよい。
【０１９２】
上記誘電体層１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートを焼成することにより形成されてもよい。上記セラミック粉末は高誘電率を有する物質で、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを使用することができる。
【０１９３】
一方、本発明の一実施形態によると、上記内部電極は、上記複合体３０の第１端面に露出するリード３１ａを有する第１内部電極３１と、第１及び第２側面の何れか一つ以上に露出するリード３２ａ、３２ｂを有する第２内部電極３２と、第２端面に露出するリード３３ａを有する第３内部電極３３と、を含んでもよいが、必ずしもこれに限定されない。
【０１９４】
具体的には、上記キャパシタ１０を構成する上記セラミック本体は、複数の誘電体層１１ａ〜１１ｅを積層して形成することができる。
【０１９５】
上記複数の誘電体層１１ａ〜１１ｅの一部の誘電体層１１ｂ〜１１ｄ上には、第１から第３内部電極３１、３２、３３が形成されて積層されてもよい。
【０１９６】
本発明の一実施形態によると、上記第１から第３内部電極３１、３２、３３は、導電性金属を含む導電性ペーストで形成されてもよい。
【０１９７】
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよい。
【０１９８】
スクリーン印刷法またはグラビア印刷法などの印刷法により、誘電体層１１を形成するセラミックグリーンシート上に、導電性ペーストで第１から第３内部電極３１、３２、３３を印刷してもよい。
【０１９９】
内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することで、セラミック本体を形成することができる。
【０２００】
本発明の一実施形態によると、上記セラミック本体は直列連結された第１及び第２キャパシタ部Ｃ１、Ｃ２を含んでもよい。
【０２０１】
上記第１キャパシタ部Ｃ１は、上記複合体３０の第１端面に露出するリード３１ａを有する第１内部電極３１と、第１及び第２側面の何れか一つ以上に露出するリード３２ａ、３２ｂを有する第２内部電極３２とにより形成されてもよい。
【０２０２】
また、上記第２キャパシタ部Ｃ２は、上記複合体３０の第１及び第２側面の何れか一つ以上に露出するリード３２ａ、３２ｂを有する第２内部電極３２と、第２端面に露出するリード３３ａを有する第３内部電極３３と、により形成されてもよい。
【０２０３】
図１２には、上記第１から第３内部電極３１、３２、３３のパターン形状を示されているが、これに制限されず、様々な変形が可能である。
【０２０４】
上記第１キャパシタ部Ｃ１と上記第２キャパシタ部Ｃ２は、上記複合体３０内で直列連結されてもよい。
【０２０５】
上記第１キャパシタ部Ｃ１はバッテリー電源から供給される電圧を調整する機能を行い、上記第２キャパシタ部Ｃ２は電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）から供給される電圧を調整する役割を担うことができる。
【０２０６】
本発明の一実施形態による複合電子部品１は、上記複合体３０の第１端面に形成され、上記インダクタ２０のコイル部４０と連結される第１入力端子５１及び上記第１入力端子５１と一定距離離隔して形成され、上記キャパシタ１０の内部電極３１と連結される第２入力端子５２と、上記複合体３０の第２端面に形成され、上記インダクタ２０のコイル部４０及びキャパシタ１０の内部電極３１と連結される出力端子５３と、上記複合体３０の上下面、第１及び第２側面の何れか一つ以上に形成され、上記キャパシタ１０の内部電極３１と連結される接地端子５４と、を含んでもよい。
【０２０７】
上記第１入力端子５１と上記出力端子５３が上記インダクタ２０のコイル部４０と連結されて上記複合電子部品内のインダクタの役割を行うことができる。
【０２０８】
また、上記第２入力端子５２と上記出力端子５３が上記キャパシタ１０の内部電極と連結され、上記キャパシタ１０の内部電極３１が上記接地端子５４と連結されて上記複合電子部品内のキャパシタの役割を行うことができる。
【０２０９】
上記第１及び第２入力端子５１、５２、出力端子５３及び接地端子５４は、導電性金属を含む導電性ペーストで形成される。
【０２１０】
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であってもよい。
【０２１１】
上記導電性ペーストは絶縁性物質をさらに含むことができ、これに制限されない。例えば、上記絶縁性物質はガラスであってもよい。
【０２１２】
上記第１及び第２入力端子５１、５２、出力端子５３及び接地端子５４を形成する方法は、特に制限されず、上記複合体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、めっきなどの他の方法を用いて形成してもよい。
【０２１３】
図１３は図７に示された複合電子部品の等価回路図である。
【０２１４】
図１３を参照すると、上記第１及び第２入力端子、出力端子及び接地端子が各部品を連結して上記インダクタ２０と上記キャパシタ１０が直列連結されることができる。
【０２１５】
また、上述したように、上記第１キャパシタ部Ｃ１と上記第２キャパシタ部Ｃ２は、上記複合体３０内で直列連結されてもよい。
【０２１６】
本発明の一実施形態による複合電子部品は、従来とは異なって、上記インダクタ２０とキャパシタ１０が結合されており、インダクタ２０とキャパシタ１０を最短距離に設計することができるため、ノイズの低減に効果がある。
【０２１７】
また、上記インダクタ２０とキャパシタ１０が結合されており、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ、ＰＭＩＣ）における実装面積を最小化するため、実装空間確保に優れた効果がある。
【０２１８】
また、実装時の費用を減少させる効果もある。
【０２１９】
上記複合体に入力される入力電力に対する出力電力の比率（出力電力／入力電力）は、８５％以上であってもよい。
【０２２０】
上記複合体で入出力される電源の周波数は１〜３０ＭＨｚであってもよい。
【０２２１】
上記キャパシタの静電容量は、１〜１００μＦであってもよい。
【０２２２】
上記インダクタのインダクタンスは０．０１μＨ〜１．１μＨであってもよい。
【０２２３】
上記複合体の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合体の体積）は、５５％〜９５％であってもよい。
【０２２４】
上記第１及び第２入力端子は、上記複合体の第１端面の一部に形成されてもよい。
【０２２５】
上記複合体で入出力される電源の電流は、０．１〜１０．０Ａであってもよい。
【０２２６】
図１４は、本発明の他の実施形態による複合電子部品を概略的に示す斜視図である。
【０２２７】
図１４を参照すると、本発明の他の実施形態による複合電子部品１００は、六面体状の複合体１３０を含み、上記複合体１３０はキャパシタ１１０とインダクタ１２０が結合されて形成されてもよく、上記キャパシタ１１０は上記インダクタ１２０の上部及び下部に配置されてもよい。
【０２２８】
本発明の他の実施形態による複合電子部品１００は、上記キャパシタ１１０が上記インダクタ１２０の上部及び下部に配置されることを除き、上述した本発明の一実施形態による複合電子部品１の特徴と同一であるため、ここでは、その説明を省略する。
【０２２９】
図１５は、本発明の他の実施形態による複合電子部品を概略的に示す斜視図である。
【０２３０】
図１５を参照すると、本発明の他の実施形態による複合電子部品２００は、六面体状の複合体２３０を含み、上記複合体２３０はキャパシタ２１０とインダクタ２２０が結合されて形成されてもよく、上記キャパシタ２１０は上記インダクタ２２０の両側面に配置されてもよい。
【０２３１】
本発明の他の実施形態による複合電子部品２００は、上記キャパシタ２１０が上記インダクタ２２０の両側面に配置されることを除き、上述した本発明の一実施形態による複合電子部品１の特徴と同一であるため、ここでは、その説明を省略する。
【０２３２】
一方、本発明の他の実施形態による複合電子部品は、携帯用モバイル機器の電源端に使用され、供給された電源の交流成分を抑制し、リップル（Ｒｉｐｐｌｅ）を低減させる電源安定化電子部品において、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を含む磁性体本体からなるインダクタとが一体に結合された電源安定化部と、上記電源安定化部の一端面に形成され、電力管理部により変換された電源の供給を受ける入力端子と、上記電源安定化部の一端面に形成され、上記電源安定化部で安定化された上記電源を供給する出力端子と、を含み、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を低減させることができる。
【０２３３】
下表１には、複合電子部品の全体体積に対する上記磁性体の体積比率（磁性体の体積／複合電子部品の体積）によるＤＣバイアス特性、直流抵抗（Ｒｄｃ）及びリップル（Ｒｉｐｐｌｅ）減少特性の判定結果が示されている。
【０２３４】
本テストは、０．４７μＨのインダクタンスを有するインダクタと２２μＦの容量を有するキャパシタを結合した複合電子部品に対して行われ、上記複合電子部品の全体体積に対する上記インダクタの磁性体の体積の比率を変化させながら行った。
【０２３５】
上記０．４７μＨのインダクタンスを有するインダクタと２２μＦの容量を有するキャパシタは、モバイル機器で使用される最も低いインダクタンスを有するインダクタと最も高い容量を有するキャパシタである。
【０２３６】
即ち、上記テストは、上記複合電子部品において、最も過酷な条件で行われた。
【０２３７】
上記ＤＣバイアス特性は、一定電流以上がインダクタに印加されるとき、全体インダクタンスが設計値の７０％となることであるため、それ以下に低下した場合を不良と判定した。
【０２３８】
即ち、本実施形態では、０．４７μＨのインダクタンスを有するインダクタを用いたため、この値の７０％である０．３２９μＨ以下の場合を不良と判定した。
【０２３９】
上記直流抵抗（Ｒｄｃ）は、５０ｍΩ以上になると、効率が８５％以下となり、効率低下のためにモバイル機器で使用することが困難であるため、直流抵抗（Ｒｄｃ）が５０ｍΩ以上の場合を不良と判定した。
【０２４０】
上記リップル（Ｒｉｐｐｌｅ）減少特性は、Ｖｐ−ｐ（ｐｅａｋ  ｔｏ  ｐｅａｋ）の測定結果に基づいて判定し、Ｖｐ−ｐが基準電圧に対して１０％以上の場合を不良と判定した。
【０２４１】
【表１】
2014212688.tif 000003
＊：比較例
【０２４２】
上記表１を参照すると、サンプル１及び２は、複合電子部品の全体体積に対する磁性体の体積比（磁性体の体積／複合電子部品の体積）が５５％未満のものであり、ＤＣバイアス特性が０．４７μＨの７０％である０．３２９μＨ以下であるため、不良で、直流抵抗（Ｒｄｃ）が５０ｍΩ以上で不良であることが分かる。
【０２４３】
また、サンプル１０は、複合電子部品の全体体積に対する磁性体の体積比（磁性体の体積／複合電子部品の体積）が９５％を超えており、リップル（Ｒｉｐｐｌｅ）減少特性が不良であることが分かる。
【０２４４】
一方、複合電子部品の全体体積に対する磁性体の体積比（磁性体の体積／複合電子部品の体積）が本発明の数値範囲である５５％〜９５％を満たすサンプル３〜９は、ＤＣバイアス特性、直流抵抗（Ｒｄｃ）及びリップル（Ｒｉｐｐｌｅ）減少特性に全て優れることが分かる。
【０２４５】
［複合電子部品の実装基板］
図１６は、図７の複合電子部品が印刷回路基板に実装された様子を示した斜視図である。
【０２４６】
図１６を参照すると、本実施形態による複合電子部品１の実装基板8００は、複合電子部品１が実装される印刷回路基板8１０と、印刷回路基板8１０の上面に形成された４つ以上の電極パッド8２１、8２１'、8２２、8２３と、を含む。
【０２４７】
上記電極パッドは、上記複合電子部品の第１入力端子５１、第２入力端子５２、出力端子５３及び接地端子５４とそれぞれ連結される第１〜第４電極パッド8２１、8２１'、8２２、8２３からなる。
【０２４８】
この際、複合電子部品１の上記第１入力端子５１、第２入力端子５２、出力端子５３及び接地端子５４は、それぞれ第１〜第４電極パッド8２１、8２１'、8２２、8２３上に接触するように位置した状態で半田付けにより、印刷回路基板8１０と電気的に連結されることができる。
【０２４９】
［電源安定化ユニット］
本発明のさらに他の実施形態による複合電子部品を含む電源安定化ユニットは、バッテリーと、上記バッテリーから供給された電源を安定化させる第１電源安定化部と、上記第１安定化部で変換された電源が供給され、複数個のＤＣ／ＤＣコンバータとスイッチング素子を備えた電源管理部と、上記電源管理部で変換された電源の供給を受け、電源を安定化させる第２電源安定化部と、を含み、上記第２電源安定化部は、複数の誘電体層を有し、上記誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなるキャパシタと、コイル部と磁性体を含む磁性体本体からなるインダクタとを含む複合電子部品であり、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を低減させることができる。
【０２５０】
上記特徴の他には、上述した本発明の一実施形態による複合電子部品の特徴と同様であるため、ここでは、その説明を省略する。
【０２５１】
本発明は、上述した実施形態及び添付された図面によって限定されず、添付の特許請求の範囲によって限定しようとする。従って、特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、当技術分野の通常の知識を有する者により様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属するとする。
【符号の説明】
【０２５２】
１、１００、２００  複合電子部品
１０、１１０、２１０  キャパシタ
２０、１２０、２２０  インダクタ
３０、１３０、２３０  複合体
１１  誘電体層
２１  磁性体層
２２  磁性体
２３  基板
２４  コア
３１、３２、３３  内部電極
３１ａ、３２ａ、３２ｂ、３３ａ  リード
４０  コイル部
４１  導電パターン
５１、１５１、２５１  第１入力端子
５２、１５２、２５２  第２入力端子
５３、１５３、２５３  出力端子
５４、１５４、２５４  接地端子
３００  バッテリー
４００  第１電源安定化部
５００  電力管理部
６００  第２電源安定化部
７００  複合電子部品
【図１】
2014212688.tif 000004
【図２ａ】
2014212688.tif 000005
【図２ｂ】
2014212688.tif 000006
【図２ｃ】
2014212688.tif 000007
【図３】
2014212688.tif 000008
【図４】
2014212688.tif 000009
【図５】
2014212688.tif 000010
【図６】
2014212688.tif 000011
【図７】
2014212688.tif 000012
【図８】
2014212688.tif 000013
【図９】
2014212688.tif 000014
【図１０】
2014212688.tif 000015
【図１１】
2014212688.tif 000016
【図１２】
2014212688.tif 000017
【図１３】
2014212688.tif 000018
【図１４】
2014212688.tif 000019
【図１５】
2014212688.tif 000020
【図１６】
2014212688.tif 000021