(57)【要約】【課題】ＰＣＭなどモニタチップ領域に起因する不良を低減できる半導体装置の製造方法の提供。【解決手段】半導体基板ウェハ２１の一方の主面側に格子状に区画される領域内のそれぞれの基板表層に所要の活性領域１と該活性領域１を取り巻くエッジ領域２を有するデバイスチップ領域３と中央にセンシング領域を備えるプロセス管理用のモニタチップ領域７ｃとを形成する第１工程と、前記チップ領域の表面上に所要のパターンの金属膜４を形成した後、前記デバイスチップ領域３とモニタチップ領域７ｃのそれぞれの表面上に保護膜６を形成する第２工程と、前記半導体基板ウェハ２１の他方の主面側を研磨研削して前記半導体基板ウェハ２１を薄くする第３工程とを有する半導体装置の製造方法において、前記モニタチップ領域７ｃの１チップ内の保護膜６の占有面積と前記デバイスチップ領域３の１チップ内の保護膜の占有面積との差を２０％以下とする。【選択図】図１
2014212154.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板ウェハの一方の主面側に格子状に区画される領域内のそれぞれの基板表層に所要の活性領域と該活性領域を取り巻くエッジ領域を有するデバイスチップ領域と中央にセンシング領域を備えるプロセス管理用のモニタチップ領域とを形成する第１工程と、前記デバイスチップ領域および前記モニタチップ領域の表面上に蒸着とフォトリソグラフィにより所要のパターンの金属膜を形成した後、前記デバイスチップ領域と前記モニタチップ領域のそれぞれの表面上に保護膜を形成する第２工程と、前記半導体基板ウェハの他方の主面側を研磨研削して前記半導体基板ウェハを薄くする第３工程とを有する半導体装置の製造方法において、前記モニタチップ領域の１チップ内の前記保護膜の占有面積と前記デバイスチップ領域の１チップ内の前記保護膜の占有面積との差が２０％以下であることを特徴とする半導体装置の製造方法。
【請求項２】
前記モニタチップ領域内に形成する前記保護膜のパターンが、前記デバイスチップ領域内に形成する前記保護膜のパターンと同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記保護膜が、前記デバイスチップ領域と前記モニタチップ領域の周辺領域に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記デバイスチップ領域と前記モニタチップ領域における前記保護膜の占有面積がいずれも３０％以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記保護膜がポリイミド樹脂膜であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２工程で形成される前記金属膜と前記保護膜との積層領域の膜厚が１０μｍ以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記第３工程後の前記半導体基板ウェハの厚さＡと、前記金属膜と前記保護膜との積層領域の膜厚Ｂの比がＢ／Ａ＞７．７％を満たすことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記デバイスチップ領域と前記モニタチップ領域とにおける前記金属膜の占有面積がいずれも６２．６％以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーモジュール等に搭載されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）などの半導体装置の製造方法にかかわり、特には、半導体装置のウェハプロセスに、耐圧に対応するウェハ厚さにするためのウェハの裏面研削工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワーモジュール等に搭載されるＩＧＢＴ、ＦＷＤなどは、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。さらに、その適用分野の拡大のため、ＩＧＢＴ、ＦＷＤに対して、市場からは、低オン電圧化など、よりいっそうの低損失化を求められている。このＩＧＢＴの低損失化をできるだけ高い生産効率で製造するための有効な方法の一つとして、ウェハプロセスの途中で、投入時の厚い半導体基板の厚さを、設計耐圧が許容する厚さおよび製造プロセスの許容範囲内で、ウェハを裏面から削ってできる限り薄くする製造方法が知られている。
【０００３】
このような製造方法にかかるウェハプロセスにより作製されるＩＧＢＴ、ＦＷＤなどのパワーデバイスでは、半導体特性の改善のために、チップ厚み（Ｓｉ基板厚み）は、耐圧低下を来たさない範囲でますます薄く研削される傾向がある。そのような従来のウェハプロセスにより作製されたウェハ２１全体の平面図を図６に、モニタチップ領域７ａ（図６ではＰＣＭと表示）の近辺の拡大平面配列図を図７に、それぞれ示す。図６、７に示すモニタチップ領域７ａを除くデバイスチップ領域３はＩＧＢＴやＦＷＤなどのチップとなる領域である。モニタチップ領域７ａは、製造目的であるデバイスチップとしては使用できないが、ウェハプロセスを監視して良品率を向上させるために使用される領域であり、ウェハ２１内にＰＣＭ（Ｐｒｏｃｅｓｓ  Ｃｏｎｔｒｏｌ  Ｍｏｎｉｔｏｒ）などと称して、ウェハ一枚当たり数個形成される。
【０００４】
図７に示すように、デバイスチップ領域３の中央表面の活性領域１に形成される電極（ＩＧＢＴのエミッタ電極４、ＦＷＤのアノード電極など）は、３μｍ以上の金属膜の厚みを必要とし、その周辺のエッジ領域２上に塗布形成される保護膜（ポリイミド樹脂膜６など）（図７では斜線ハッチングで示す）は１０μｍ以上の厚みを持つことが多い。また、前記エッジ領域２内のＳｉ基板表面では、前述の活性領域１のエミッタ電極４と同時形成の金属膜からなるフィールドプレート（図示せず）上に、さらに１０μｍ程度の厚みの前記保護膜が積層される構成を有する。チップ全体における面積比率では、保護膜のない活性領域１のエミッタ電極４部分が大部分を占める。一方、モニタチップ領域７ａでは、保護膜が領域７ａの大部分に被覆される。
【０００５】
また、このモニタチップ領域７ａはデバイス（ＩＧＢＴなど）特性のゲート酸化膜１２（図８）の絶縁耐圧測定など破壊試験を実施するためにも用いられることがある。また、ＣＶＤ法により絶縁膜の成膜を行った後の最初のフォトリソグラフィ工程以降に形成された絶縁膜をモニタチップ領域７ａに残しておくことにより、その後の工程で工程異常が発見された場合でも、モニタチップ領域７ａに残された絶縁膜を解析することで異物等による異常発生工程を容易に特定するためにも用いられることもある。
【０００６】
さらに、異物等を分析することで原因解析を行うことができて異常発生工程へのフィードバックを行うことができ、原因除去がやり易くなるメリットもある。その結果、半導体装置の信頼性が向上し、また不良が低減して製造歩留が向上する（特許文献１）。さらにモニタチップ領域７ａには前述の説明以外にも、フォトアライメントマーカー、ゲート耐圧モニタのためのＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）、酸化膜厚やシート抵抗などのトレンドを管理するためのＰＣＭなどが設けられることもある。さらに、オン電圧などの電気特性の管理や（特許文献２）エッチングばらつきを管理してエッチングばらつきを小さくするために小型チップなどが設けられることもある（特許文献３）。
【０００７】
前述のモニタチップ領域７ａでは、金属膜がスパッタ蒸着などでウェハ全面に厚さ５μｍで被着された後、中央の矩形枠（破線）で示すセンシング領域９ａ内のセンサーコンタクト領域１０の金属膜のみを残して他の金属膜はエッチングされ除去される。図７に示すセンシング領域９ａ内の格子状の線は前述の目的で残しておいた絶縁膜のパターンである。センシング領域９ａの外側の金属膜はすべてエッチングされ除去される。さらに、前記センサーコンタクト領域１０以外のセンシング領域９ａとセンシング領域９ａの外側領域の表面には、すべて厚さ１０μｍの保護膜（ポリイミド樹脂膜６ａ）が被覆される。従って、ウェハ表面上では、モニタチップ領域７ａがデバイスチップ領域３の大部分（厚さ５μｍ）より表面厚さが厚い凸状となる。
【０００８】
このような表面状態のウェハについて、裏面研削の際に問題点となるウェハ面内の研削の不均一性を小さくするために、その原因であるウェハ表面側の段差をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により、同レベルに揃えた後に裏面研削をする方法が知られている（特許文献４）。さらに、半導体ウェハのポリイミド保護膜による凹凸を有する表面に、厚い表面保護テープを貼り付け、その後、表面保護テープを加熱し変形させて、表面をほぼ平坦にするという趣旨の記述がある文献もある（特許文献５）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−１１４３３４号公報（段落００２４）
【特許文献２】特開２０１１−２１６７６４号公報（要約、課題）
【特許文献３】特開２０１１−８６７７１号公報（段落００３７）
【特許文献４】特開２００９−２１８３４３号公報（段落００５８）
【特許文献５】特開２００６−１９６７１０号公報（要約）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述のＩＧＢＴ、ＦＷＤなどのパワーデバイスを製造するためのウェハプロセスでは、ウェハ割れなどの懸念から厚いウェハで投入し、ウェハの表面側に形成する半導体機能領域を形成後、ウェハを薄くするための裏面研削工程を必要とする。この裏面研削工程では、図９に示すように、ウェハ２１の表面側に保護テープ２０を貼り付けて保護し、さらに支持盤２２に固着した後、反対側の面であるウェハ２１の裏面側を上にして、接触面に砥石を備えるグラインディングホイール２３により、回転させながら押圧してウェハ２１の裏面側を研削する。その際、ウェハ２１の表面側に凹凸があると凸部と凹部とで裏面研削量が異なる（凸部で裏面研削量が多く、凹部で少なく）ことがあり、Ｓｉ基板の裏面研削が均一にされないという問題が生じる。この問題はウェハ径が５インチ以上で、耐圧が低く１００μｍ以下のＳｉ基板厚さに研磨研削する場合に特に大きくなり易いことが分かった。そのような問題が生じ易い凹凸をウェハの表面に有するウェハとして、前述のモニタチップ領域７ａを有するウェハ２１がある。デバイスチップ領域３（ＩＧＢＴチップ領域）とモニタチップ領域７ａとでは、前述したように、チップ内に形成されるパターンレイアウトが異なるので、ウェハ表面側に凹凸が生じるのである。そのような凹凸の原因はＳｉ基板上に形成される金属膜とその上に積層される保護膜の有無の組み合わせにより生じる段差である。例えば、前述したようにデバイスチップ領域３（ＩＧＢＴチップ領域）では、その中央部の大部分が厚さ５μｍの金属膜であり、周辺部のエッジ領域では、５μｍの厚みの金属膜からなるフィールドプレートと１０μｍ程度の厚みの前記保護膜が積層される構成を有する。一方、モニタチップ領域７ａでは、保護膜（１０μｍ厚のポリイミド樹脂膜６ａ）が大部分を占める。保護膜（ポリイミド樹脂膜６ａ）の無い領域は複数の狭いセンサーコンタクト領域１０（図７）のみである。
【００１１】
すなわち、デバイスチップ領域３とモニタチップ領域７ａの表面上に形成される５μｍ厚の金属膜と１０μｍ厚の保護膜の形成状態についてまとめると、以下のようになる。
【００１２】
【表１】
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しかしながら、前述のように、裏面研削によれば、チップ厚み（正味Ｓｉ基板の厚み）（Ａ）はウェハプロセス中に研削されて薄くされるが、表面側のフィールドプレートと保護膜を合わせた厚み（Ｂ）は裏面研削前後で変わらないので、比率Ｂ／Ａは裏面研削後に大きくなる。しかも、チップ厚み（Ｓｉ厚み）が裏面研削によりデバイスの設計耐圧に必要な厚さ近くまで薄くされるプロセス仕様の場合、裏面研削後のウェハ厚さにバラツキが生じると、Ｓｉ厚さが耐圧で決まる限界厚さ以上に薄くなる領域が生じて耐圧低下など、電気特性に影響を及ぼすことがある。例えば、図７に示す通常のデバイスチップ領域３とモニタチップ領域７ａとを有するウェハの裏面研削では、凸部となる厚い表面領域を有するため過剰に研削され易いモニタチップ領域７ａの影響で、モニタチップ領域７ａの外側の周りに配置された通常のデバイスチップ領域３のチップ厚み（Ｓｉ厚み）も、過剰研削され易くなる。その結果、通常のデバイスチップ領域３の耐圧が低下し耐圧不良が発生し易くなり良品率が低下するという問題が生じることがある。
【００１３】
さらに、通常のデバイスチップ領域３とモニタチップ領域７ａのチップ表面に形成される金属膜を比較すると、モニタチップ領域７ａの金属膜の占有面積は通常のデバイスチップ領域３の金属膜の占有面積よりはるかに小さい。このため、金属膜がエッチングされて除去される面積がモニタチップ領域７ａでは極めて大きくてエッチングによる発熱量も大きくなる。この熱によりエッチングが促進され易くなり、その影響を受けてモニタチップ領域７ａを取り巻く周辺のデバイスチップ領域３のエッチング条件が異なってくるため、金属膜エッチング不良が増大する問題もあることが分かった。
【００１４】
本発明は、以上説明した点を考慮してなされたものであり、本発明の目的は、耐圧不良や金属膜のエッチング不良などの、モニタチップ領域に起因する不良を低減することのできる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明は、前記目的を達成するために、半導体基板ウェハの一方の主面側に格子状に区画される領域内のそれぞれの基板表層に所要の活性領域と該活性領域を取り巻くエッジ領域を有するデバイスチップ領域と中央にセンシング領域を備えるプロセス管理用のモニタチップ領域とを形成する第１工程と、前記デバイスチップ領域およびモニタチップ領域の表面上に蒸着とフォトリソグラフィにより所要のパターンの金属膜を形成した後、前記デバイスチップ領域と前記モニタチップ領域のそれぞれの表面上に保護膜を形成する第２工程と、前記半導体基板ウェハの他方の主面側を研磨研削して前記半導体基板ウェハを薄くする第３工程とを有する半導体装置の製造方法において、前記モニタチップ領域の保護膜の占有面積と前記デバイスチップ領域の保護膜の占有面積との差が２０％以下である半導体装置の製造方法とする。前記モニタチップ領域内に形成する前記保護膜のパターンは、前記デバイスチップ領域内に形成する前記保護膜のパターンと同じであることが好ましい。前記保護膜は前記デバイスチップ領域と前記モニタチップ領域の周辺領域に形成されることが好ましい。前記デバイスチップ領域と前記モニタチップ領域の保護膜の占有面積がいずれも３０％以下であることが好ましい。前記保護膜がポリイミド樹脂膜であることがより好ましい。前記第２工程で形成される前記金属膜と保護膜との積層領域の膜厚が１０μｍ以上であることが好ましい。前記第３工程後の前記半導体基板ウェハの厚さＡと、前記金属膜と保護膜との積層領域の膜厚Ｂの比がＢ／Ａ＞７．７％を満たすことがより好ましい。また、前記デバイスチップ領域と前記モニタチップ領域の金属膜の占有面積がいずれも６２．６％以上であることがより好ましい。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法によれば、裏面研削工程や金属膜エッチング工程などの各種工程において、デバイスチップ領域とモニタチップ領域との条件差を少なくしているので、耐圧不良や金属膜のエッチング不良といったモニタチップ領域が存在する事に起因する不良を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１にかかるウェハ表面にモニタチップ領域とその周辺のデバイスチップ領域を格子状に並べた拡大平面配列図である。
【図２】半導体ウェハのプロセスフロー図である。
【図３】隣接するデバイスチップ領域とモニタチップ領域の裏面研削後の断面図であり、モニタチップ領域の表面凸部の影響が裏面研削の均一性に現れる理由を説明する図である。
【図４】本発明の実施例１にかかるウェハ表面にモニタチップ領域とその周辺のデバイスチップ領域を格子状に並べた拡大平面配列図である。
【図５】本発明の実施例１にかかるチップ面積に対する金属膜の被エッチング面積の比率とモニタチップ領域の周辺のデバイスチップ領域における金属膜のエッチング不良の関係を示す図表である。
【図６】本発明、および従来における表面側デバイスチップ領域の格子状配列とその中のモニタチップ領域の配置例を示すウェハの平面図である。
【図７】従来のウェハ表面にチップをモニタチップ領域とその周辺のデバイスチップ領域格子状に並べた拡大平面配列図である。
【図８】本発明、および従来におけるデバイスチップ領域の活性領域内の要部断面図である。
【図９】裏面研削工程に用いられる研削装置（概略断面図）にウェハを取り付けた状態を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１９】
本発明の半導体装置の製造方法、特に、半導体基板の厚さを薄くする工程を有するＩＧＢＴのウェハプロセスについて、図２のウェハプロセスの工程フロー図および図７を除く図１〜９を参照して、以下説明する。
【００２０】
図２の工程１では、ウェハ２１（図６）の表面側に、フォトリソグラフィ工程、イオン注入、熱拡散、酸化、成膜工程などの既知の各プロセス工程を経て形成されるＭＯＳゲート構造１３（図８）を含む表面側半導体領域が各デバイスチップ領域３にそれぞれ形成される。この表面側半導体領域はＭＯＳゲート構造１３を含む活性領域１（図１、４、６、８）を中央に有し、その外周にエッジ領域２（図１，４）を有する。このデバイスチップ領域３（図１，４）が複数個、図６のウェハ２１の平面図または図１，４のウェハの拡大平面配列図に示すような格子状のチップ配列パターンで形成される。活性領域１にはエミッタ電極４、ゲート電極パッド５、ゲート電極配線（図示せず）などが金属膜としてのアルミニウム合金膜により形成される（メタライゼーション工程２）。後のデバイスチップ３のアッセンブリ（組み立て）工程で、アルミワイヤがボンディング接続されることになるチップ中央部（活性領域１）のエミッタ電極４およびゲート電極パッド５などを取り巻くチップ周辺部（エッジ領域２）上にポリイミド樹脂膜６ｂ、６ｃなどの保護膜が被覆される（保護膜形成工程３）。活性領域１には保護膜は形成されない。
【００２１】
続いて、裏面研削に用いられる図９の概略断面図に示す研削装置を用いて、ウェハ２１の裏面研削時の表面側保護のための保護テープ２０をウェハ２１表面側に貼り付けて支持盤２２で固着し、ウェハ２１の裏面を耐圧などで決まる所要の厚さにまで、自転するグラインディングホイール２３を押圧し研磨研削してウェハ厚さを薄くする（ウェハ裏面研削工程４）。例えば、研削前に６５０μｍ程度の厚さのウェハが耐圧３００Ｖ〜１７００Ｖのデバイスでは、それぞれ耐圧に応じて５０μｍ〜２００μｍ程度の厚さに減厚される。ウェハプロセスへの投入当初から薄いウェハを用いない理由はウェハ割れ、欠けによる良品率低下をできるだけ少なくするためである。裏面研削後に仕上げエッチングを施した後、ウェハ裏面側に、図８のＩＧＢＴの要部断面図に示すようにｎ型フィールドストップ層８やｐ型コレクタ領域１０を形成し（裏面側半導体領域形成工程５）、Ｔｉ−Ｎｉ−Ａｕなどの金属膜をスパッタ蒸着などにより被着させ、コレクタ電極１１を形成する（メタライゼーション工程６）。
【００２２】
このようなウェハプロセスで作製されるＩＧＢＴ、ＦＷＤなどのパワーデバイスでは、半導体特性の改善のために、チップ厚み（Ｓｉ基板厚み）は裏面研削によって、従来よりも、いっそう薄くされる傾向があるが、特に、耐圧６００Ｖ以下のデバイスでは１００μｍ以下まで薄くされることがオン電圧等のいっそうの低減のために好ましい。
【００２３】
一方、デバイスチップ領域３の中央表面の活性領域１に形成される電極（ＩＧＢＴのエミッタ電極４、ＦＷＤのアノード電極など）は、３μｍ以上の金属膜の厚みを必要とし、その周辺のエッジ領域２上に塗布形成される保護膜（ポリイミド樹脂膜６）は１０μｍ以上の厚みを持つことが多い。金属膜を３μｍ以上に厚くする理由は、金属膜が薄いと太線Ａｌワイヤをボンディングする際に、ボンディングダメージがＳｉ基板表面に及ぶ惧れがあるので、そのダメージを避けるためである。保護膜はポリイミド樹脂などの塗布による成膜のため、凹凸部を含めて均一な膜厚で薄く制御することが比較的困難であることと、外部由来の電荷によるチャージが耐圧およびその信頼性に及ぼす影響を小さくすることを考慮して１０μｍ程度の膜厚にされる。また、前記エッジ領域２内では、前述の活性領域１と同時形成の金属膜からなるフィールドプレート上で、特に、１０μｍ程度の厚みの前記保護膜が積層される構成を有するが、面積的には、活性領域１が大部分を占める。
【００２４】
また一方、実施例にかかる半導体装置のウェハプロセスでは、ウェハ２１面内に、従来と同様に、モニタチップ領域７ｂ、７ｃを設けてプロセスを管理し、プロセスにフィードバックして良品率を高める方法が採用される。例えば、ウェハ２１内に通常のデバイスチップ領域３（ＩＧＢＴチップ領域）の他に、数個のＰＣＭ（Ｐｒｏｃｅｓｓ  Ｃｏｎｔｒｏｌ  Ｍｏｎｉｔｏｒ）などのモニタチップ領域７ｂ、７ｃが形成される。
【００２５】
実施例にかかるモニタチップ領域７ｂ、７ｃはデバイス特性のゲート酸化膜１１（図８）の絶縁耐圧測定など破壊試験を実施するために用いられる。また、ＣＶＤ法により絶縁膜を成膜した後の最初のフォトリソグラフィ工程以降に形成された絶縁膜をモニタチップ領域７ｂ、７ｃ内に残しておくことにより、後の工程で工程異常が発見された場合でも、モニタチップ領域７に残された絶縁膜を解析することで異物等による異常発生工程を容易に特定するために用いられるからである。
【００２６】
本発明の実施例にかかる図１，４は図６のモニタチップ領域７ｂ、７ｃとその周辺に配置されるデバイスチップ領域３の拡大平面配列図である。図１，４では、モニタチップ領域７ｂ、７ｃ内のポリイミド樹脂膜６ｂ、６ｃなどの保護膜形成領域（斜線ハッチング）が、従来の前記図７に示す拡大平面配列図内のモニタチップ領域７ａ内でほぼ全面に形成されるポリイミド樹脂膜６ａの形成領域（斜線ハッチング）に比べて、はるかに小さい面積にされていることが特徴である。具体的には、図１では、前記モニタチップ領域７ｃのセンシング領域９ｃをデバイスチップ領域３の活性領域１と同様にチップの中央に配置し、その周辺領域に環状のポリイミド樹脂膜６ｃがデバイスチップ領域３のエッジ領域２と同様な配置で形成されていることを特徴としている。そして、モニタチップ領域のポリイミド樹脂膜６ｃおよびデバイスチップ領域のポリイミド樹脂膜６が１チップに占める占有面積はチップ面積に対しそれぞれ１３％、１３％と、同じとなっている。また図４では、モニタチップ領域７ｂの中央近辺のセンシング領域９ｂを取り巻く狭い周辺領域（斜線ハッチング内）だけにポリイミド樹脂膜６ｂが形成されている。図４では、モニタチップ領域のポリイミド樹脂膜６ｂおよびデバイスチップ領域のポリイミド樹脂膜６が１チップ内に占める占有面積はチップ面積に対しそれぞれ１３％、３２％であり、その差は１９％である。本発明では、図１，４のどちらの保護膜パターンであっても、モニタチップ領域に起因する耐圧不良が生じないので、適宜選択することができる。
【００２７】
その理由について、図３を参照して詳細に説明する。図３（ａ）はデバイスチップ領域３とモニタチップ領域７の近辺の裏面研削前のウェハ断面図である。図３（ｂ）は同じく裏面研削後のデバイスチップ領域３（ｂ１）とモニタチップ領域７（ｂ２）、（ｂ３）のそれぞれの断面図である。また、図３（ｃ）は裏面研削後にＳｉウェハの厚みが、デバイスチップ領域３（ｂ１）＞モニタチップ領域７（ｂ３）＞モニタチップ領域７（ｂ２）となる理由である。
【００２８】
前記図２のウェハプロセスの工程フローにおいて、工程１〜３の保護膜形成まで終えたウェハ２１を次の工程４で裏面研削すると、裏面研削後、ウェハ表面側のモニタチップ領域近辺で凹凸による段差の影響を受けて、表面凸部段差が大きく高さが高い領域ほど正味のＳｉ基板厚さが薄くなる。このことを図３（ｂ）に示す。図３（ｂ）は、裏面研削が図３（ｃ）に説明するように、ｂ１の裏面研削後の厚みｄ１とｂ２の裏面研削後の厚みｄ２とｂ３の裏面研削後の厚みｄ３とが等しいように研削されるので、正味のＳｉ厚さについては、ｂ１＞ｂ３＞ｂ２となることを示している。すなわち、正味のＳｉ厚さはｂ２が最も薄くなる。従来のモニタチップ領域７ａはこのｂ２の状態であるＳｉウェハ表面上に保護膜が形成された領域の占有面積が大部分であったからである。そのため、モニタチップ領域７ａの正味のＳｉウェハ厚さが最も薄くなっていた。
【００２９】
ところが今回、Ｓｉウェハの厚さが薄くなる領域がモニタチップ領域７ａだけでなく、このモニタチップ領域７ａを取り巻く通常のデバイスチップ領域３にも及ぶことが新たに判明した。このことを原因として、通常のデバイスチップ領域３の正味のＳｉ厚さが耐圧で決まる限界の厚さ以上に薄くなり耐圧不良が増加することが分かったのである。このため、モニタチップ領域７ｂ，７ｃの保護膜のパターンをデバイスチップ領域３の保護膜のパターンと近づける事により、モニタチップ領域７ｂ，７ｃが周辺のデバイスチップ領域３に及ぼす影響を低減できた。この効果は、図１のように、モニタチップ領域の保護膜のパターンをデバイスチップ領域の保護膜のパターンと完全に一致させることが最良であるが、完全に一致させていなくてもパターン形状や占有面積が近ければ低減効果は得られる。例えば、図４のように、モニタチップ領域３の１チップ内の保護膜の占有面積とデバイスチップ領域の１チップ内の保護膜の占有面積との差を２０％以内に設定した条件では、モニタチップ領域に起因する不良を低減する効果が得られていた。
【００３０】
ここで、通常のデバイスにおいて保護膜を形成するのはエッジ領域であり、この面積はデバイスチップ領域の面積に対しておおよそ３０％以下であるので、モニタチップ領域における保護膜の占有面積も３０％以下であることが好ましい。また、このような効果は裏面研削後のＳｉウェハ厚さが薄いほど、そしてチップ面積が大きいほど顕著となるため、低耐圧でチップ面積の大きいものほど本発明が有効となる。具体的には、保護膜と金属膜とを積層した膜厚（Ｂ）とチップ厚み（Ａ）との比率Ｂ／Ａが７．７％以上となる条件で本発明が有効となる。
【００３１】
次に、実施例１と同じ条件において、図３のメタライゼーション工程２において作製される金属膜のエッチング面積についても検討を行った。図５は、タイプＡ〜Ｅの異なる金属膜パターンを有するウェハ内のデバイスチップ領域とモニタチップ領域について、デバイスチップ領域の金属膜パターンエッチング不良の発生との関係を示す表図である。図５からモニタチップ領域の金属膜の被エッチング面積が３７．４％以下ではデバイスチップ領域の金属膜のエッチング不良は無しであるが、７７．６％ではエッチング不良が発生することを示している。
【００３２】
これは、タイプＡのデバイスでは、モニタチップ領域内の金属膜はセンサーコンタクト領域１０を残して他はほとんど除去されるので、エッチングの際の化学反応熱が大きくなり、周囲のデバイスチップ領域３に影響を及ぼすためである。これに対し、タイプＢ〜Ｅのデバイスの場合、モニタチップ領域内の金属膜の被エッチング面積は高々３７．４％とデバイスチップ領域とあまり変わらないので、その分反応熱を抑えることができ、デバイスチップ領域の金属膜のエッチング精度に及ぼす影響を小さくできた。このことから、デバイスチップ領域とモニタチップ領域の金属膜の占有面積をいずれも６２．６％以上に設定することにより、金属膜をエッチングする際にモニタチップ領域が周囲のデバイスチップ領域に及ぼす影響を低減することができる。
【符号の説明】
【００３３】
１          活性領域
２          エッジ領域
３          デバイスチップ領域
４          エミッタ電極
５          ゲート電極パッド
６          ポリイミド樹脂膜
７ａ、７ｂ、７ｃ    モニタチップ領域
８          ｎ型フィールドストップ層
１０          コレクタ領域
１１        コレクタ電極
１２        ゲート酸化膜
１３        ＭＯＳゲート構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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