(57)【要約】【課題】信頼性の高い半導体装置を製造する方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板上に、第１方向に延在しかつ第２方向の第１開口幅Ｗ１を有する開口部が形成されたマスク膜を形成する工程と、マスク膜をマスクとして半導体基板を異方性ドライエッチングして第１トレンチを形成する工程と、第１トレンチ内に少なくとも第１トレンチの内表面を覆う第１埋設絶縁膜を形成し、第１開口幅Ｗ１よりも狭い第２開口幅Ｗ２を有する第２トレンチを形成する工程と、第２トレンチを部分的に埋設するシリコン膜を全面に形成する工程と、熱酸化法によりシリコン膜をシリコン酸化膜に変換して第２埋設絶縁膜を形成する工程と、を有している。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１方向に延在しかつ第２方向の第１開口幅Ｗ１を有する開口部が形成されたマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を異方性ドライエッチングし、前記開口部である第１上部トレンチと前記半導体基板内に形成される第１下部トレンチとからなる第１トレンチを形成する工程と、
前記第１トレンチ内に少なくとも前記第１トレンチの内表面を覆う第１埋設絶縁膜を形成し、前記第１上部トレンチ内に位置する第２上部トレンチと前記第１下部トレンチ内に位置する第２下部トレンチとからなり、かつ前記第２方向に関して前記第１開口幅Ｗ１よりも狭い第２開口幅Ｗ２を有する第２トレンチを形成する工程と、
前記第２下部トレンチを埋設しかつ前記第２上部トレンチの少なくとも一部を残す厚さのシリコン膜を全面に形成する工程と、
熱酸化法により前記シリコン膜をシリコン酸化膜に変換して第２埋設絶縁膜を形成する工程と、を有している
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２トレンチを形成する工程は、前記マスク膜を除去することなく行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２トレンチを形成する工程は、原料ガスとしてＴＥＯＳを、酸化ガスとしてオゾンを用いるＣＶＤ法により行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２埋設絶縁膜を形成する工程は、前記第２上部トレンチが閉塞されるように行われることを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２埋設絶縁膜を形成する工程の後、さらに全面に第３埋設絶縁膜を形成する工程を含むことを特徴とする請求項２，３又は４に記載の半導体装置の製造方法。
【請求項６】
前記第３の埋設絶縁膜を形成する工程は、ＨＤＰ−ＣＶＤ法を用いて行われることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３埋設絶縁膜を形成する工程の後、さらに前記マスク膜をストッパーとするＣＭＰを行い、前記第３埋設絶縁膜、前記第２埋設絶縁膜及び前記第１埋設絶縁膜の各々の一部を除去する工程を更に含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を異方性ドライエッチングし、前記半導体基板に第１下部トレンチを形成する工程と、
前記第１下部トレンチ内に第２下部トレンチが残留形成されるように、前記第１下部トレンチの一部を埋設しかつ前記第１下部トレンチの側壁を覆う第１埋設絶縁膜を形成する工程と、
前記第２下部トレンチを埋設するようにシリコン膜を形成する工程と、
前記シリコン膜を熱酸化法により酸化させて第２埋設絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１埋設絶縁膜を形成する工程は、前記マスク膜を除去することなく行われることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１埋設絶縁膜を形成する工程は、原料ガスとしてＴＥＯＳを、酸化ガスとしてオゾンを用いるＣＶＤ法により行われることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記シリコン膜を形成する工程は、前記第２下部トレンチを完全に埋設し、かつ前記開口部の少なくとも一部を残すように行われることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２埋設絶縁膜を形成する工程は、前記開口部が閉塞されるように行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２埋設絶縁膜を形成する工程の後、さらに全面に第３埋設絶縁膜を形成する工程を含むことを特徴とする請求項９乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第３の埋設絶縁膜を形成する工程は、ＨＤＰ−ＣＶＤ法を用いて行われることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第３埋設絶縁膜を形成する工程の後、さらに前記マスク膜をストッパーとするＣＭＰを行い、前記第３埋設絶縁膜、前記第２埋設絶縁膜、及び前記第１埋設絶縁膜の一部を除去する工程を更に含むことを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＳＴＩ（Shallow Trench Isolation）領域を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、トランジスタなどの能動素子が形成される複数の活性領域が規定された半導体基板を含む。複数の活性領域の各々は、その周囲を素子分離領域で囲まれ、それによって隣接する活性領域から電気的に分離されている。
【０００３】
近年、半導体装置の微細化に伴い、素子分離領域の幅は縮小されている。このため、素子分離領域の形成には、ＳＴＩ法が主に用いられている。ＳＴＩ法は、半導体基板に溝を形成し、その溝を絶縁膜で埋設して素子分離領域（ＳＴＩ領域）とする方法である。ＳＴＩ法による素子分離領域の形成は、例えば、特許文献１や２に記載されている。
【０００４】
なお、特許文献１には、溝に絶縁膜を埋設した後の工程における絶縁膜自体の膜減りを抑制するために絶縁膜表面を酸素ラジカルで酸化しエッチング耐性を向上させる方法が開示されている。また、特許文献２には、流動性絶縁膜で溝を埋設した場合の流動性絶縁膜の緻密化による堆積収縮を補償するために、流動性絶縁膜を形成する前に溝内面に予めシリコン膜を形成する方法が開示されている。この方法は、シリコン膜の体積が酸化されると２倍に増加することを利用するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−０９７０２９号公報
【特許文献２】特開２０１２−０４９５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２に開示されるＳＯＤ（Spin On Dielectric）やＳＯＧ（Spin On Glass）を用いる方法は、流動性絶縁膜を成膜した後に、その膜の酸化改質処理を行う必要がある。しかしながら、酸化改質処理は、半導体基板を必要以上に酸化させ、寸法変動や結晶欠陥発生の原因となるという問題点ある。
【０００７】
酸化改質処理を必要としない成膜方法としてＣＶＤ法があるが、カバレージ性能に劣るため溝の中央部にボイドが形成され易いという問題点がある。
【０００８】
それゆえ、信頼性の高い半導体装置を製造するために、酸化改質処理を行うことなしに、ボイドを発生させることなくトレンチに絶縁膜を埋設することができる半導体装置の製造方法が望まれている。
【課題を解決するための手段】
【０００９】
本発明の一形態に係る半導体装置の製造方法は、半導体基板上に、第１方向に延在しかつ第２方向の第１開口幅Ｗ１を有する開口部が形成されたマスク膜を形成する工程と、前記マスク膜をマスクとして前記半導体基板を異方性ドライエッチングし、前記開口部である第１上部トレンチと前記半導体基板内に形成される第１下部トレンチとからなる第１トレンチを形成する工程と、前記第１トレンチ内に少なくとも前記第１トレンチの内表面を覆う第１埋設絶縁膜を形成し、前記第１上部トレンチ内に位置する第２上部トレンチと前記第１下部トレンチ内に位置する第２下部トレンチとからなり、かつ前記第２方向に関して前記第１開口幅Ｗ１よりも狭い第２開口幅Ｗ２を有する第２トレンチを形成する工程と、前記第２下部トレンチを埋設しかつ前記第２上部トレンチの少なくとも一部を残す厚さのシリコン膜を全面に形成する工程と、熱酸化法により前記シリコン膜をシリコン酸化膜に変換して第２埋設絶縁膜を形成する工程と、を有している。
【００１０】
また、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上に、開口部を有するマスク膜を形成する工程と、前記マスク膜をマスクとして前記半導体基板を異方性ドライエッチングし、前記半導体基板に第１下部トレンチを形成する工程と、前記第１下部トレンチ内に第２下部トレンチが残留形成されるように、前記第１下部トレンチの一部を埋設しかつ前記第１下部トレンチの側壁を覆う第１埋設絶縁膜を形成する工程と、前記第２下部トレンチを埋設するようにシリコン膜を形成する工程と、前記シリコン膜を熱酸化法により酸化させて第２埋設絶縁膜を形成する工程と、を含んでいる。
【発明の効果】
【００１１】
本発明によれば、第１トレンチを部分的に第１埋設絶縁膜で埋設することにより第１トレンチ内に第２トレンチを形成し、第２のトレンチの表面にシリコン膜を形成して酸化させ第２埋設絶縁膜とする。これにより、第１のトレンチを第１埋設絶縁膜で完全に埋設しようとした場合に発生するシームの発生を防止するとともに、エッチング耐性の向上を図ることができる。その結果、ボイドを発生させることなく、又、酸化改質処理を行うことなく、第１トレンチを絶縁膜で埋設することができる。
【図面の簡単な説明】
【００１２】
【図１】比較例としての半導体装置の製造方法における一工程を説明するための部分断面図である。
【図２】図１に示す工程に続く工程を説明するための部分断面図である。
【図３】図２に示す工程に続く工程を説明するための部分断面図である。
【図４】図３に示す工程に続く工程を説明するための部分断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図であって、素子分領域を形成した後の状態を示す平面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明するための部分断面図である。
【図７】図６に示す工程に続く工程を説明するための部分断面図である。
【図８】図７に示す工程に続く工程を説明するための部分断面図である。
【図９】図８に示す工程に続く工程を説明するための部分断面図である。
【図１０】図９に示す工程に続く工程を説明するための部分断面図である。
【図１１】図１０に示す工程に続く工程を説明するための部分断面図である。
【図１２】図１１に示す工程に続く工程を説明するための部分断面図であり、図５のＡ−Ａ’線断面図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態について説明する前に、発明者が検討した比較例について図１〜図４を参照して説明する。なお、ここでは、半導体装置として、ＮＡＮＤ型フラッシュ不揮発性メモリを想定している。
【００１４】
（比較例）
図１〜図４は、比較例に係る半導体装置１００Ａの製造方法を説明するための図であって、製造途中にある半導体装置１００Ａの部分断面図である。各図には、それぞれ４つの素子分離領域１０３を含む部分が示されている。なお、ここでは説明の都合上、素子分離領域１０３が複数（４つ）存在しているものとして説明するが、これらの素子分離領域は単一の素子分離領域１０３の４つの部分である（図５参照）。
【００１５】
まず、図１に示すように、半導体基板１０１の表面に第１パッド酸化膜１０４を形成し、その上に、所定の開口パターンを有するマスク膜（シリコン窒化膜ハードマスク）１０５を形成する。次に、マスク膜１０５をマスクとする異方性ドライエッチングを行い、半導体基板１０１に素子分離領域用のトレンチ１０９を形成する。次に、半導体基板１０１の露出面に第２パッド酸化膜１１０を形成した後、トレンチ１０９を埋め込むように埋設絶縁膜１１１Ａを形成する。埋設絶縁膜１１１Ａの形成には、ＣＶＤ（Chemical Vapor Deposition）法を用いることができる。
【００１６】
ここで、埋設絶縁膜１１１Ａの形成は、下地形状の影響を受け易い。このため、トレンチ１０９を完全に埋め込む際、埋設絶縁膜１１１Ａ内に不連続な層であるシーム（空隙）が形成されることがある。このシームは、半導体基板１０１をスチーム雰囲気下でアニールすることにより消滅させることができる。しかし、シームを消滅させることができたとしても、シームであった領域及びその周辺領域の密度は、他の領域に比べて低くなる。その結果、シームであった領域及びその周辺領域は、後に実施されるエッチングに対して埋設絶縁膜１１１Ａに求められるエッチング耐性よりも低い耐性（早いエッチング速度）を持つウィークポイント１２０となる。
【００１７】
次に、図２に示すように、マスク膜１０５をストッパーとするＣＭＰ（Chemical Mechanical Polishing）を実施し、埋設絶縁膜１１１Ａの一部を除去する。これにより、埋設絶縁膜１１１Ａの上面とマスク膜１０５の上面とを面一にする。このとき、ウィークポイント１２０は、埋設絶縁膜１１１Ａの上面に露出し、あるいは、状面付近に位置する場合がある。
【００１８】
次に、図３に示すように、半導体基板１０１を熱燐酸を浸漬し、マスク膜１０５を全て除去する。続いて、半導体基板１０１をフッ酸溶液に浸漬し、第１パッド酸化膜１０４を除去する。こうして、埋設絶縁膜１１１Ａの上部が半導体基板１０１の上面位置１０１ａよりも上方に突出した構造を持つ素子分離領域１０３が完成する。
【００１９】
ここで、埋設絶縁膜１１１Ａのウィークポイント１２０は、埋設絶縁膜１１１Ａの他の領域に比べて熱燐酸やフッ酸溶液によりエッチングされ易い。このため、ウィークポイント１２０を含む素子分離領域１０３の埋設絶縁膜１１１Ａの高さＨ１は、ウィークポイント１２０を含まない素子分離領域１０３の埋設絶縁膜１１１Ａの高さＨ２に比べて低くなる。
【００２０】
次に、半導体基板１０１に不純物を導入する等の工程を経た後、図４に示すように、半導体基板１０１の露出面にゲート酸化膜１２１を形成する。続いて、全面にシリコンリッチ窒化膜（ＳｉＲＮ膜）１２２を形成し、形成したＳｉＲＮ膜１２２をエッチバックする。これにより、素子分離領域１０３によって相互に分離されたＳｉＲＮ膜１２２からなる複数の記憶層を形成する。各記憶層は、ＮＡＮＤフラッシュ不揮発性メモリセルの一部として利用される。
【００２１】
ここで、ウィークポイント１２０が存在する素子分離領域１０３の埋設絶縁膜１１１Ａの高さＨ２は、他の素子分離領域１０３の埋設絶縁膜１１１Ａの高さＨ１よりも低い。そのため、ウィークポイント１２０が存在する素子分離領域１０３の埋設絶縁膜１１１Ａ上に形成されたＳｉＲＮ膜１２２は、エッチバックによって完全に除去することができずＳｉＲＮ膜残り１２２ａとなる可能性がある。ＳｉＲＮ膜残り１２２ａは、本来分離されるべき記憶層同士の間を互いに接続し、ショートの問題を引き起こす。
【００２２】
そこで、本発明は、ウィークポイント１２０を発生させることのない素子分離領域を形成する方法を提供し、もって信頼性の高い半導体装置を製造する半導体装置の製造方法を提供することを目指す。
【００２３】
（第１実施形態）
次に、図５〜図１２を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について詳細に説明する。
【００２４】
図５〜図１２は、本発明の第１の実施形態に係る半導体装置の製造方法に基づく製造工程の一部、具体的には、素子分離領域を製造するための工程、を説明するための図である。ここで、図５は半導体装置１００のメモリセル部の素子分離領域形成後の平面図であり、図６〜図１２は、一連の製造工程を説明するための図であって、図１のＡ−Ａ’線に対応する位置での断面図である。特に、図１２は、図５のＡ−Ａ’線断面図に相当する。
【００２５】
図５を参照すると、単結晶シリコンからなる半導体基板１０１に複数の活性領域１０２が規定されている。活性領域１０２は、Ｙ方向（第１方向）に延在するストライプ状で、その周囲を素子分離領域１０３によって囲まれている。素子分離領域１０３は、半導体基板１０１に形成された溝（トレンチ）に絶縁膜を埋設することにより構成されている。以下、図６〜図１２を参照して素子分離領域１０３の形成工程について説明する。
【００２６】
まず、図６に示すように、半導体基板１０１の一面に第１パッド酸化膜１０４を形成し、その上にマスク膜１０５となるシリコン窒化膜を形成する。周知のリソグラフィー技術を用いて、シリコン窒化膜に、活性領域１０２に対応する開口部１０６を形成する。こうして、半導体基板１０１上に、Ｙ方向に延在し、Ｘ方向（第２方向）に関して第１開口幅Ｗ１を有する開口部１０６が形成されたマスク膜１０５を形成する。第１パッド酸化膜１０４の膜厚は、例えば１ｎｍとすることができ、第１開口部の幅である第１開口幅Ｗ１は、例えば４０ｎｍとすることができる。
【００２７】
次に、マスク膜１０５をマスクとして、半導体基板１０１を異方性ドライエッチングし、素子分離領域用の溝を形成する。ここでは、半導体基板１０１に形成された溝を第１下部トレンチ１０７と呼び、その上方に続くマスク膜１０５の開口部１０６を第１上部トレンチ１０８と呼ぶ。また、これら第１下部トレンチ１０７と第１上部トレンチ１０８の両者を総称して第１トレンチ１０９という。
【００２８】
次に、第１下部トレンチ１０７を規定する半導体基板１０１の露出面を覆うように第２パッド酸化膜１１０を形成する。第２パッド酸化膜１１０の膜厚は、例えば１ｎｍとすることができる。
【００２９】
次に、図７に示すように、第１トレンチ１０９の内表面を覆うとともにその一部を埋設するように、シリコン酸化膜からなる第１埋設絶縁膜１１１を全面に形成する。第１埋設絶縁膜１１１の形成は、例えば、原料ガスとしてテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）を、酸化ガスとしてオゾン（Ｏ３）を用い、温度４５０℃、大気圧以下の圧力を条件とするＣＶＤ法で形成することができる。
【００３０】
第１埋設絶縁膜１１１の膜厚は、第１トレンチ１０９を閉塞させない膜厚とする。例えば、第１開口幅Ｗが４０ｎｍの場合、１５ｎｍとすることができる。第１トレンチ１０９の一部を第１埋設絶縁膜１１１で埋設することにより、第１トレンチ１０９内に、新たに第２トレンチ１１２が形成される。
【００３１】
第２トレンチ１１２は、Ｘ方向に関して互いに対向する２つの側面１１２ａ，１１２ｂと、これらの側面に連続する底面１１２ｃにより規定される。２つの側面１１２ａ，１１２ｂの上部間距離（第２開口幅）Ｗ２は、第１開口幅Ｗ１よりも狭い。第２開口幅Ｗ２は、上記例では１０ｎｍとなる。底面１１２ｃは、半導体基板１０１の上面位置１０１ａよりも半導体基板１０１の内部側に位置している。第２トレンチ１１２の半導体基板１０１内に形成される部分を第２下部トレンチ１１３と呼び、その上方に続く部分（マスク膜１０５内に形成される部分）を第２上部トレンチ１１４と呼ぶことがある。
【００３２】
次に、図８に示すように、第２トレンチ１１２の一部を埋設するように、全面にシリコン膜１１５を形成する。シリコン膜１１５の膜厚は、第２下部トレンチ１１３を埋設し、第２上部トレンチ１１４の少なくとも開口部を埋設しない膜厚とする。シリコン膜１１５は、例えば、モノシラン（ＳｉＨ４）を原料ガスとし、温度５３０℃、大気圧以下の圧力を条件とするＣＶＤ法により非晶質状態で形成される。また、シリコン膜１１５の膜厚は、例えば、３〜４ｎｍとすることができる。
【００３３】
次に、周知の熱酸化法を用いてシリコン膜１１５を熱酸化してシリコン酸化膜に変換し、図９に示すようにシリコン酸化膜からなる第２埋設絶縁膜１１６を形成する。周知のように、熱酸化法を用いてシリコン膜を酸化させると、元のシリコン膜の厚みの略２倍の酸化シリコン膜が形成される。したがって、シリコン膜１１５を熱酸化させると、第２上部トレンチ１１４内に残る開口リセス部１１７は縮小される。図９では、依然、第２上部トレンチ１１４内に開口リセス部１１７が残る状態を示しているが、この開口リセス部１１７が閉塞されるまでシリコン膜１１５の熱酸化を行ってもよい。例えば、膜厚３ｎｍのシリコン膜１１５を形成したとき、開口リセス部１１７の幅が４ｎｍであれば、２ｎｍ厚のシリコン膜１１５を酸化させて４ｎｍ厚の酸化シリコン膜を形成すれば、開口リセス部１１７は塞がれる。
【００３４】
以上のようにして形成された第２埋設絶縁膜１１６は、下地構造に依存せず、良質で高い密度を有する。それゆえ、第２埋設絶縁膜１１６は、後のエッチングに対して十分な耐性（遅いエッチングレート）を示す。
【００３５】
次に、図１０に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法により第３埋設絶縁膜１１８を全面に形成し、残存する開口リセス部１１７を全て埋設する。第３埋設絶縁膜１１８は、全ての活性領域１０２の周囲を囲む素子分離領域１０３全体を埋め込むように形成される。
【００３６】
次に、図１１に示すように、マスク膜１０５をストッパーとしてＣＭＰを行い、第３埋設絶縁膜１１８、第２埋設絶縁膜１１６及び第１埋設絶縁膜１１１を研磨し、それらの一部を除去する。このＣＭＰにより、第３埋設絶縁膜１１８、第２埋設絶縁膜１１６及び第１埋設絶縁膜１１１の上面は、マスク膜１０５の上面と面一となる。
【００３７】
次に、半導体基板１０１を熱燐酸に浸漬させ、図１２に示すようにマスク膜１０５を選択的に除去する。続いて、半導体基板１０１をフッ酸溶液に浸漬させ、マスク膜１０５を除去したことにより露出した第１パッド酸化膜１０４を除去する。
【００３８】
以上の工程により、素子分離領域１０３が完成する。図１２に示されるような、素子分離領域１０３の埋設絶縁膜１１，１１６，１１８の一部が、半導体基板１０１の上面位置１０１ａよりも上方に突き出す素子分離構造は、特にＮＡＮＤフラッシュ型不揮発性メモリに有用である。
【００３９】
この後、公知の方法を用いて活性領域への不純物拡散、ゲート絶縁膜の形成、記憶層となるＳｉｒＮ膜の形成、絶縁膜の形成、ゲート電極の形成、上層配線の形成等の工程を経て、半導体装置１００が完成する。
【００４０】
以上説明したように、本実施の形態では、第１トレンチ１０９を完全に埋設しないように第１埋設絶縁膜１１１を形成することにより、第１トレンチ１０９内の上部に第２トレンチ１１２を形成する。それから、第２トレンチ１１２の一部である第２下部トレンチ１１３を埋設するようにシリコン膜１１５を形成した後、熱酸化法によりシリコン膜１１５を酸化シリコン膜に変換して第２埋設絶縁膜１１６とする。この方法によれば、埋設絶縁膜の上部はエッチング速度の遅い熱酸化シリコン膜で構成され、ボイドも発生しない。したがって、マスク膜１０５や第１パッド酸化膜１０４を除去するエッチングに対する、素子分離領域１０３の埋設絶縁膜のエッチング耐性のばらつきが抑制される。即ち、本実施の形態によれば、上面からの局所的膜減りのばらつきが抑制された素子分離領域１０３を有する半導体装置を製造することができる。その結果、信頼性の高い半導体装置を得ることができる。
【００４１】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の主旨から逸脱することなしに種々の変形、変更が可能である。
【符号の説明】
【００４２】
１００，１００Ａ    半導体装置
１０１    半導体基板
１０１ａ    上面位置
１０２    活性領域
１０３    素子分離領域
１０４    第１パッド酸化膜
１０５    マスク膜
１０６    開口部
１０７    第１下部トレンチ
１０８    第１上部トレンチ
１０９    第１トレンチ
１１０    第２パッド酸化膜
１１１    第１埋設絶縁膜
１１１Ａ    埋設絶縁膜
１１２    第２トレンチ
１１２ａ，１１２ｂ    側面
１１２ｃ    底面
１１３    第２下部トレンチ
１１４    第２上部トレント
１１５    シリコン膜
１１６    第２埋設絶縁膜
１１７    開口リセス部
１１８    第３埋設絶縁膜
１２０    ウィークポイント
１２１    ゲート酸化膜
１２２    シリコンリッチ窒化膜
１２２ａ    ＳｉＲＮ膜残り
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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