(57)【要約】      （修正有）【課題】信頼性の高い記憶装置を提供する。【解決手段】記憶装置１は、第１配線１０と、下端が第１配線の上に位置する複数の第２配線２０と、複数の第３配線３０と、第２配線と第３配線との間に設けられた記憶層４０と、第１配線と、第２配線の下端と、の間に設けられたセレクタ５０と、を備える。記憶層４０は、抵抗変化型の記憶層である。セレクタ５０は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１半導体層と第２半導体層との間に設けられ、第１半導体層の不純物濃度および第２半導体層の不純物濃度よりも不純物濃度が低い第３半導体層と、第３半導体層にゲート絶縁膜を介して接するゲート電極と、を有する。第１半導体層、第２半導体層、および第３半導体層は、ポリシリコンもしくはポリシリコンゲルマニウムを含み、第１半導体層、第３半導体層、および第２半導体層のそれぞれは、第２方向に並ぶ。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延在する第１配線と、
前記第１方向に交差する第２方向に延在する複数の第２配線であって、その下端が前記第１配線の上に位置する複数の第２配線と、
前記第２方向に交差する第３方向に延在する複数の第３配線と、
前記第２配線と前記第３配線との間に設けられた記憶層と、
前記第１配線と、前記複数の第２配線の前記下端と、の間にそれぞれ設けられたセレクタと、
を備え、
前記セレクタは、
第１導電形の第１半導体層と、
第２導電形の第２半導体層と、
前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層の不純物濃度および前記第２半導体層の不純物濃度よりも不純物濃度が低い第３半導体層と、
前記第３半導体層にゲート絶縁膜を介して接するゲート電極と、
を有し、
前記第１半導体層、前記第２半導体層、および前記第３半導体層のそれぞれは、ポリシリコンもしくはポリシリコンゲルマニウムを含み、
前記第１半導体層、前記第３半導体層、および前記第２半導体層のそれぞれは、前記第２方向に並ぶ記憶装置。
【請求項２】
前記ゲート電極は、第１電極領域と第２電極領域とを有し、
前記第３半導体層は、前記ゲート絶縁膜を介して前記第１電極領域と前記第２電極領域とによって挟まれている請求項１に記載の記憶装置。
【請求項３】
前記第３半導体層は、前記ゲート絶縁膜を介して前記ゲート電極によって取り囲まれている請求項１または２に記載の記憶装置。
【請求項４】
制御回路部をさらに備え、
前記制御回路部は、前記第１配線、前記第３配線、および前記ゲート電極のそれぞれに電圧を印加することが可能であり、
前記制御回路部は、前記第３配線に第１電位、前記第１配線に前記第１電位よりも高い第２電位を印加し、さらに前記ゲート電極に第３電位以上の電位を印加する第１動作を実行することが可能な請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
制御回路部をさらに備え、
前記制御回路部は、前記第１配線、前記第３配線、および前記ゲート電極のそれぞれに電圧を印加することが可能であり、
前記制御回路部は、前記第３配線に第４電位、前記第１配線に前記第４電位よりも低い第５電位を印加し、さらに前記ゲート電極に第６電位以上の電位を印加する第２動作を実行することが可能な請求項１〜３のいずれか１つに記載の記憶装置。
【請求項６】
前記第１導電形はｎ形であり、
前記第２導電形はｐ形であり、
前記第１半導体層は、前記第１配線と接し、
前記第２半導体層は、前記第２配線と接している請求項１〜５のいずれか１つに記載の記憶装置。
【請求項７】
第１方向に延在する第１配線と、
前記第１方向に交差する第２方向に延在する複数の第２配線であって、その下端が前記第１配線の上に位置する複数の第２配線と、
前記第２方向に交差する第３方向に延在する複数の第３配線と、
前記第２配線と前記第３配線との間に設けられた記憶層と、
前記第１配線と、前記複数の第２配線の前記下端と、の間にそれぞれ設けられ、第２半導体層のそれぞれが前記第２方向に並ぶセレクタと、
制御回路と、
を備え、
前記セレクタは、
第１導電形の第１半導体層と、
第２導電形の第２半導体層と、
前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層の不純物濃度および前記第２半導体層の不純物濃度よりも不純物濃度が低い第３半導体層と、
前記第３半導体層にゲート絶縁膜を介して接するゲート電極と、
を有し、
前記第３配線は、共通接続された第１組の第３配線と第２組の第３配線を有し、
前記制御回路は、前記第１配線に電位を与え、前記セレクタのうち１つを選択し、前記第１組の第３配線を選択する記憶装置。
【請求項８】
前記制御回路は、選択した前記セレクタの前記ゲート電極に正の電圧を印加してオンし、前記セレクタのうち、選択した前記セレクタ以外の非選択セレクタのいずれかをオフする請求項７に記載の記憶装置。
【請求項９】
前記ゲート電極は、第１電極領域と第２電極領域とを有し、
前記第３半導体層は、前記ゲート絶縁膜を介して前記第１電極領域と前記第２電極領域とによって挟まれている請求項７または８に記載の記憶装置。
【請求項１０】
前記制御回路は、選択した前記セレクタの第１電極領域及び第２電極領域に正の第１電圧を印加し、
オフさせる前記非選択セレクタの前記ゲート電極の前記第１電極領域に前記第１電圧を印加し、前記第２電極領域に第１電圧よりも小さい第２電圧を印加する請求項９記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、ＬＳＩ素子の回路パターンは微細化している。パターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上が要求される。記憶装置に関しても、微細なセルにおいて、記憶に必要な一定の電荷を、より狭い領域で保持することが要求されている。
【０００３】
近年、このような課題を克服する技術として、抵抗変化材料によりメモリセルが構成されたＲｅＲＡＭ（Resistance Random Access Memory）がある。ＲｅＲＡＭは、三次元積層構造のため、二次元平面を利用するメモリセルに比べて集積度を上げることができる。三次元積層構造の微細化に伴い、セレクタデバイスの駆動力を向上させることと、セレクタデバイスのオフリーク電流をより低減させることが要求されている。  
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０６６３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性の高い記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、第１方向に延在する第１配線と、前記第１方向に交差する第２方向に延在する複数の第２配線であって、その下端が前記第１配線の上に位置する複数の第２配線と、前記第２方向に交差する第３方向に延在する複数の第３配線と、前記第２配線と前記第３配線との間に設けられた記憶層と、前記第１配線と、前記複数の第２配線の前記下端と、の間にそれぞれ設けられたセレクタと、を備える。
【０００７】
前記セレクタは、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層の不純物濃度および前記第２半導体層の不純物濃度よりも不純物濃度が低い第３半導体層と、前記第３半導体層にゲート絶縁膜を介して接するゲート電極と、を有する。
【０００８】
前記第１半導体層、前記第２半導体層、および前記第３半導体層のそれぞれは、ポリシリコンもしくはポリシリコンゲルマニウムを含み、前記第１半導体層、前記第３半導体層、および前記第２半導体層のそれぞれは、前記第２方向に並ぶ。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、第１実施形態に係る記憶装置を表す模式的立体図の一例であり、図１（ｂ）は、第１実施形態に係る記憶装置を表す等価回路図の一例である。
【図２】図２は、第１実施形態に係る抵抗変化メモリを表すブロック図の一例である。
【図３】図３は、メモリセルアレイの平面図の一例である。
【図４】図４は、ワード線とセレクタの関係を示す図の一例である。
【図５】図５は、第１実施形態に係る記憶装置のセレクタを表す模式的断面図の一例である。
【図６】図６（ａ）および図６（ｂ）は、第１実施形態に係るセレクタの製造過程を表す模式的立体図の一例である。
【図７】図７（ａ）および図７（ｂ）は、第１実施形態に係るセレクタの製造過程を表す模式的立体図の一例である。
【図８】図８（ａ）〜図８（ｃ）は、第１実施形態に係る記憶装置の動作を表す模式図の一例である。
【図９】図９（ａ）〜図９（ｃ）は、第１実施形態に係る記憶装置の動作を表す模式図の一例である。
【図１０】図１０（ａ）および図１０（ｂ）は、第２実施形態に係る記憶装置のセレクタを表す模式的断面図の一例である。
【図１１】図１１（ａ）は、第３実施形態に係る記憶装置のセレクタを表す模式的平面図の一例であり、図１１（ｂ）は、第３実施形態に係る記憶装置のセレクタを表す模式的断面図の一例である。
【図１２】図１２（ａ）および図１２（ｂ）は、第４実施形態に係る記憶装置のセレクタのエネルギーバンドを表す模式図の一例である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１１】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る記憶装置を表す模式的立体図の一例であり、図１（ｂ）は、第１実施形態に係る記憶装置を表す等価回路図の一例である。  
図２は、第１実施形態に係る抵抗変化メモリを表すブロック図の一例である。
【００１２】
抵抗変化メモリ１（不揮発性記憶装置１）は、３次元構造を有するメモリセルアレイ１１を有する。メモリセルアレイ１１の第Ｘ方向における横側には、第１デコーダ１２が配置されている。メモリセルアレイ１１の第Ｙ方向における横側には、第２デコーダ１３が配置される。
【００１３】
メモリセルアレイ１１は、複数のメモリセルが配置されている。複数のメモリセルのそれぞれは、読み出し／セット（書き込み）／リセット（消去）時にアドレスバッファ１４に入力されたアドレス信号により選択される。アドレス信号の一部は、アドレスバッファ１４から第１デコーダ１２に入力され、アドレス信号の一部は、アドレスバッファ１４から第２デコーダ１３に入力される。
【００１４】
第１デコーダ１２は、アドレス信号に基づいて、ワード線を選択する機能を有する。また、第２デコーダ１３は、アドレス信号に基づいて、ビット線を選択する機能を有する。以降、選択されたワード線を、「選択ワード線」、選択されたローカルビット線を「選択ビット線」と称する場合がある。
【００１５】
制御回路１５は、セットあるいはリセット時に、電圧パルス生成回路１６が出力すべきパルスの大きさ（電圧値）および幅（持続時間）を指定して、電圧パルス生成回路に制御信号ＣＮＴとして出力する。
【００１６】
電圧パルス生成回路１６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）および所定の幅（持続時間）を有するセット電圧／リセット電圧を生成する。
【００１７】
電圧パルス生成回路１６より出力されたセット電圧／リセット電圧（以降、電圧パルスと称する場合がある）は、第１デコーダ１２を経由して、選択行線に供給される。また、電圧パルス生成回路１６により出力された電圧パルスは、第２デコーダ１３を経由して、選択列線に供給される。なお、選択ワード線、選択ビット線以外の非選択ワード線、非選択ローカルビット線（非選択のワード線／ビット線）には電圧パルス生成回路１６から第１デコーダ１２および第２デコーダ１３を経由して非選択電圧がそれぞれ供給される。その結果、選択メモリセルの抵抗値が変化し、選択メモリセル以外のメモリセル（非選択メモリセル）の抵抗値は変化しない。
【００１８】
ここで、選択されたメモリセルである選択ビットを低抵抗状態から高抵抗状態に書き換える動作をリセット動作と呼ぶ場合があり、高抵抗状態から低抵抗状態に書き換える動作をセット動作と呼ぶ場合がある。
【００１９】
メモリセルアレイ１１は、グローバルビット線１０（第１配線）と、ローカルビット線２０（第２配線）と、ワード線３０（第３配線）と、記憶層４０と、セレクタ５０と、を備える。不揮発性記憶装置１は、三次元的に配列された記憶層４０を有する。記憶層４０は、抵抗変化型の記憶層である。ここで、記憶層４０がメモリセルとなる。
【００２０】
複数のグローバルビット線１０のそれぞれは、例えば、Ｘ方向（第１方向）に延在し、Ｙ方向（第３方向）に配列されている。複数のローカルビット線２０のそれぞれは、例えば、Ｚ方向（第２方向）に延在し、Ｙ方向に配列されている。複数のワード線３０のそれぞれは、例えば、Ｙ方向に延在し、Ｚ方向に配列されている。複数のローカルビット線２０のそれぞれと、複数のワード線３０のそれぞれとが交差する位置に記憶層４０が設けられている。すなわち、不揮発性記憶装置１は、クロスポイント型の記憶装置である。また、複数のローカルビット線２０と、複数のグローバルビット線１０との間に、セレクタ５０がそれぞれ設けられている。セレクタ５０の一方の側（例えば、上側）は、ローカルビット線２０に直接接続することができる。セレクタ５０の他方の側（例えば、下側）は、引き出し線２１を介してグローバルビット線１０に接続されている（図５参照）。メモリセルアレイ１１において、引き出し線２１については、適宜、取り除くことが可能である。引き出し線２１が取り除かれた場合、セレクタ５０の他方の側は、直接、グローバルビット線１０に接触する。
【００２１】
ここで、記憶層４０は、印加される電圧によって抵抗が変化する材料を含む。例えば、記憶層４０は、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。
【００２２】
記憶層４０に含まれる具体的な材質としては、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施した窒素ドープトＧＳＴ、酸素ドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等から選択された少なくとも１つを含む材料が適用される。
【００２３】
グローバルビット線１０、ローカルビット線２０、およびワード線３０のそれぞれは、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）等の少なくとも１つを含む。
【００２４】
不揮発性記憶装置１は、制御回路部６０をさらに備える。制御回路部６０は、メモリセルアレイ１１の周辺に位置する周辺回路領域に配置されている。ここで、制御回路部６０は制御回路１５、第１デコーダ１２、第２デコーダ１３、アドレスバッファ１４、電圧パルス生成回路１６などを有している。制御回路部６０は、グローバルビット線１０、ワード線３０、およびセレクタ５０のゲート電極のそれぞれに電圧を印加することができる。
【００２５】
制御回路部６０は、グローバルビット線１０（若しくはローカルビット線２０）とワード線３０とに電圧を与えることにより、記憶層４０の両端に印加される電圧を変化させることができる。その結果、記憶層４０に情報を記憶したり消去したりすることができる。
【００２６】
すなわち、記憶層４０には、ローカルビット線２０の側からワード線３０の側に電流を流すことが可能であり、ワード線３０の側の側からローカルビット線２０に電流を流すことが可能である。記憶層４０は、例えば、バイポーラ型の記憶層として用いることができる。
【００２７】
図３は、メモリセルアレイ１１の平面図を示している。  
同図は、図２のＸ方向とＹ方向とで形成される面内のレイアウトであり、特に、ワード線ＷＬの平面パターンを説明するための図である。
【００２８】
即ち、図３は、図１（ａ）のＺ方向に積層された複数のワード線３０のうちの、いずれか１つのワード線３０のＸ方向及びＹ方向の平面図である。図３において、斜線を付した領域は、ワード線ＷＬのレイアウト、及び、記憶層４０のレイアウトを表している。
【００２９】
図示するように、ワード線ＷＬは、１本おきに共通に接続されている。言い換えれば、メモリセルアレイは、櫛形構造を有する２組のワード線ＷＬ＿ｕとワード線ＷＬ＿ｕを有し、ワード線ＷＬのＸ、Ｙ方向に沿った直線上の領域は、いずれかの櫛形構造に交互に属している。
【００３０】
図４はワード線とセレクタの関係を示す図の一例である。図５は、図４に示したセレクタ５０を表す模式的断面図の一例である。
【００３１】
セレクタ５０は、ｎ＋形（第１導電形）の半導体層５１（第１半導体層）と、ｐ＋形（
第２導電形）の半導体層５２（第２半導体層）と、半導体層５１と半導体層５２との間に設けられた半導体層５３（第３半導体層）と、を有する。さらに、セレクタ５０は、Ｘ方向において半導体層５３にゲート絶縁膜５４を介して接するゲート電極５５と、を有する。半導体層５１、半導体層５３、および半導体層５２のそれぞれは、ローカルビット線２０が延在するＺ方向に並んでいる。
【００３２】
すなわち、第１実施形態に係るセレクタ５０は、ゲート電極５５の電位に応じてオン状態になったり、オフ状態になったりするトランジスタである。
【００３３】
ゲート電極５５は、金属、半導体、または、シリサイドなど、例えば、チタン窒化物、不純物をドープした半導体等の少なくとも１つを含んでいる。ゲート絶縁膜５４は、例えば、シリコン酸化物等を含んでいる。
【００３４】
図５に示すように、セレクタ５０は、第１電極領域５５ａと第２電極領域５５ｂとを有している。半導体層５３は、Ｘ方向において、ゲート絶縁膜５４を介して配置された第１電極領域５５ａとゲート絶縁膜５４を介して配置された第２電極領域５５ｂとによって挟まれている。つまり、セレクタ５０は、２つのゲート電極５５ａ、５５ｂを有する、いわゆるダブルゲート構造を有する。なお、セレクタ５０の構造は、ダブルゲート構造に限らない。例えば、セレクタ５０の構造は、第１電極領域５５ａおよび第２電極領域５５ｂのどちらか一方を有するシングルゲート構造でもよい。
【００３５】
ここで、Ｘ方向において、ゲート絶縁膜５４及びゲート電極５５は半導体層５３の側面に接している。なお、Ｘ方向において、ゲート絶縁膜５４及びゲート電極５５は半導体層５２及び半導体層５１まで延びていても良い。
【００３６】
半導体層５１、半導体層５２、および半導体層５３のそれぞれは、ポリシリコン（poly−Ｓｉ）を含む。半導体層５３の不純物濃度は、半導体層５１の不純物濃度および半導体層５２の不純物濃度よりも低い。半導体層５１には、例えば、リン（Ｐ）、ヒ素（Ａｓ）等の不純物元素が含まれる。半導体層５２には、例えば、ホウ素（Ｂ）等の不純物元素が含まれる。半導体層５１および半導体層５２のそれぞれに含まれる不純物の濃度は、１×１０２０（ａｔｏｍｓ／ｃｍ３）以上である。半導体層５３は、例えば、真性半導体層である。つまり、セレクタ５０は、ｐｉｎ構造（ｐ＋層／ｉ層／ｎ＋層）を有する。実施形態では、真性半導体とは、完全に不純物を含まない半導体だけでなく、半導体層５１および半導体層５２のそれぞれに含まれる不純物よりも低い濃度の不純物を含む半導体と、を意味する。
【００３７】
また、図４に示すように、ワード線３０は１本おきに共通に接続されワード線ＷＬ_ｕとワード線ＷＬ＿ｓを構成している。一方、ゲート電極５５Ａ〜５５Ｈはそれぞれが独立して動作することが可能である。すなわち、制御回路部６０はゲート電極５５Ａ〜５５Ｈを制御することによりセレクタ５０Ａ〜５０Ｇのオン／オフを制御することができる。その結果、グローバルビット線１０に接続される複数のローカルビット線２０のうち１つまたは複数を、グローバルビット線１０に電気的に接続／切り離し（選択）することができる。ここで、ワード線３０は１本おきに共通接続されているが、制御回路部６０が１つのローカルビット線２０を選択することにより、複数の記憶層４０の中から１つの記憶層４０を選択することができる。
【００３８】
図６（ａ）〜図７（ｂ）は、第１実施形態に係るセレクタの製造過程を表す模式的立体図の一例である。
【００３９】
まず、図６（ａ）に表すように、グローバルビット線層１０Ｌ、半導体層５１Ｌ、半導体層５３Ｌ、および半導体層５２Ｌの順に積層された積層体５６が準備される。積層体５６は、シリコン基板等の下地層（不図示）の上に形成されている。積層体５６が形成される前の下地層には、トランジスタ等を含む周辺回路を予め形成してもよい。
【００４０】
半導体層５１Ｌの層厚は、２０ｎｍ以下である。半導体層５３Ｌの層厚は、６０ｎｍ以上、２００ｎｍ以下である。半導体層５３Ｌの層厚は、２００ｎｍ以上としてもよい。半導体層５２Ｌの層厚は、２０ｎｍ以下である。ここで、半導体層５１Ｌには、例えば、リン（Ｐ）、ヒ素（Ａｓ）等の不純物元素を含ませながら堆積させることができる。また、半導体層５３Ｌには、例えば、ホウ素（Ｂ）等の不純物元素を含ませながら堆積させることができる。その結果、半導体層５１Ｌをｎ形半導体層に、半導体層５３Ｌをｐ形半導体層にすることができる。
【００４１】
次に、図６（ｂ）に表すように、積層体５６がＹ方向に分割される。この分割では、フォトリソグラフィ技術およびドライエッチング技術が利用される。これにより、複数のグローバルビット線１０のそれぞれがＸ方向に延在する構造が形成される。また、複数のグローバルビット線１０のそれぞれの上には、半導体層５１Ｌ、半導体層５３Ｌ、および半導体層５２Ｌが形成される。半導体層５１Ｌ、半導体層５３Ｌ、および半導体層５２Ｌのそれぞれは、Ｘ方向に延在している。
【００４２】
続いて、複数のグローバルビット線１０のそれぞれの上側の積層体５６がＸ方向に分割される。この分割では、フォトリソグラフィ技術およびドライエッチング技術が利用される。この状態を、図７（ａ）に表す。
【００４３】
図７（ａ）に表すように、複数のグローバルビット線１０のそれぞれの上に、半導体層５１、半導体層５３、および半導体層５２の順に積層された複数の積層体５７が形成される。複数の積層体５７のそれぞれは、Ｚ方向に並んでいる。複数の積層体５７のそれぞれは、ピラー状になっている。
【００４４】
次に、図７（ｂ）に表すように、Ｘ方向に並ぶ複数の積層体５７のそれぞれの間にゲート絶縁膜５４と、ゲート電極５５とが形成される。このような製造過程によって、セレクタ５０が形成される。
【００４５】
その後、積層体５７上にローカルビット線２０、ワード線３０及び記憶層４０が形成される。
【００４６】
不揮発性記憶装置１の動作について説明する。不揮発性記憶装置１の動作は、制御回路部６０によって制御されている。例えば、制御回路部６０の制御によって、記憶層４０にセット動作もしくはリセット動作が施される。
【００４７】
図８（ａ）〜図９（ｃ）は、第１実施形態に係る記憶装置の動作を表す模式図の一例である。
【００４８】
図８（ａ）〜図８（ｃ）には、ダブルゲート構造のセレクタ５０のオンオフ状態が表されている。図８（ａ）〜図８（ｃ）のそれぞれの上段には、セレクタ５０の模式的断面が表されている。また、グローバルビット線１０、ローカルビット線２０、およびゲート電極５５のそれぞれに印加された電位が表されている。図８（ａ）〜図８（ｃ）のそれぞれの中段には、セレクタ５０の等価回路図が表されている。図８（ａ）〜図８（ｃ）のそれぞれの下段には、半導体層５１、半導体層５３、および半導体層５２のそれぞれのエネルギーバンドが表されている。ここで、セレクタ５０の動作をわかりやすく説明するため、ローカルビット線２０に電圧が与えられているとして説明する。
【００４９】
ローカルビット線２０に第１電位（例えば、０Ｖ）が印加され、グローバルビット線１０に第１電位よりも高い第２電位（例えば、２．０Ｖ）が印加されている。その結果、ｐ＋形半導体層５２に印加された電位よりも高い電位がｎ＋形半導体層５１に印加されている。換言すれば、セレクタ５０の半導体層５１〜５３には、いわゆる逆バイアスが印加されている。また、セレクタ５０が導電状態になる閾値電位（Ｖｔｈ）よりも高い電圧を第３電位（例えば、２．０Ｖ）とする。
【００５０】
図８（ａ）では、ゲート電極５５の第１電極領域５５ａおよび第２電極領域５５ｂのそれぞれに、第３電位よりも低い電位（例えば、−１．０Ｖ）が印加されている。
【００５１】
この場合、ｐ＋形半導体層５２とｎ＋形半導体層５１との間の半導体層５３の静電ポテンシャルは、ｐ＋形半導体層５２の静電ポテンシャルとｎ＋形半導体層５１の静電ポテンシャルとのほぼ中間になる。従って、ｐ＋形半導体層５２と半導体層５３の間、およびｎ＋形半導体層５１と半導体層５３の間のそれぞれに、ポテンシャルバリアが存在する。すなわち、セレクタ５０はオフ状態であり、グローバルビット線１０とローカルビット線２０との間には、セレクタ５０を介して電流が流れない。
【００５２】
図８（ｂ）では、ゲート電極５５の第１電極領域５５ａに、第３電位よりも低い電位（例えば、−１．０Ｖ）が印加されている。一方、ゲート電極５５の第２電極領域５５ｂには、閾値電位（例えば、２．０Ｖ）が印加されている。
【００５３】
この場合、ｎ＋形半導体層５１と半導体層５３との間のポテンシャルバリアが図８（ａ）の状態よりも若干降下する。しかし、ｐ＋形半導体層５２と半導体層５３との間には比較的高いポテンシャルバリアが存在している。その結果、セレクタ５０はオフ状態であり、グローバルビット線１０とローカルビット線２０との間には、セレクタ５０を介して電流が流れない。
【００５４】
一方、図８（ｃ）では、ゲート電極５５の第１電極領域５５ａおよび第２電極領域５５ｂのそれぞれに、第３電位以上の電位（例えば、２．０Ｖ）が印加されている。
【００５５】
この場合、半導体層５３のポテンシャルバリアが図８（ｂ）の状態よりもさらに降下する。一方、ｐ＋形半導体層５２と半導体層５３との接合によって形成された空乏層の幅は狭くなる。その結果、ｐ＋形半導体層５２と半導体層５３の間でバンド間トンネリングが発生する。すなわち、ｐ＋形半導体層５２から半導体層５３にトンネル電子が流れる。その結果、セレクタ５０はオン状態になる。ここで、ｎ＋形半導体層５１からｐ＋形半導体層５２に流れる電流を、電流Ｉａとする。
【００５６】
このように、セレクタ５０に逆バイアスを印加して、ゲート電極５５に第３電位以上の電位を印加することにより、グローバルビット線１０とローカルビット線２０との間を通電させることができる。
【００５７】
図９（ａ）〜図９（ｃ）には、ダブルゲート構造のセレクタ５０のオンオフ状態が表されている。図９（ａ）〜図９（ｃ）のそれぞれの上段には、セレクタ５０の模式的断面が表されている。また、グローバルビット線１０、ローカルビット線２０、およびゲート電極５５のそれぞれに印加された電位が表されている。図９（ａ）〜図９（ｃ）のそれぞれの中段には、セレクタ５０の等価回路図が表されている。図９（ａ）〜図９（ｃ）のそれぞれの下段には、半導体層５１、半導体層５３、および半導体層５２のそれぞれのエネルギーバンドが表されている。
【００５８】
ここで、図９（ａ）および図９（ｂ）では、ローカルビット線２０に、例えば、０Ｖが印加され、グローバルビット線１０に０Ｖよりも高い１．０Ｖが印加されている。つまり、ｐ＋形半導体層５２に印加された電位よりも高い電位がｎ＋形半導体層５１に印加されている。
【００５９】
また、図９（ｃ）では、ローカルビット線２０に第３電位（例えば、２．０Ｖ）が印加され、グローバルビット線１０に第３電位よりも低い第４電位（例えば、１．０Ｖ）が印加されている。つまり、ｐ＋形半導体層５２に印加された電位よりも低い電位がｎ＋形半導体層５１に印加されている。換言すれば、図９（ｃ）では、セレクタ５０には、いわゆる順バイアスが印加されている。
【００６０】
図９（ａ）では、ゲート電極５５の第１電極領域５５ａおよび第２電極領域５５ｂのそれぞれに、第３電位よりも低い電位（例えば、−１．０Ｖ）が印加されている。
【００６１】
この場合、半導体層５３の静電ポテンシャルは、ｐ＋形半導体層５２のポテンシャルとｎ＋形半導体層５１の静電ポテンシャルとのほぼ中間になる。従って、ｐ＋形半導体層５２と半導体層５３の間、およびｎ＋形半導体層５１と半導体層５３の間のそれぞれに、ポテンシャルバリアが存在する。すなわち、セレクタ５０はオフ状態になる。
【００６２】
図９（ｂ）では、ゲート電極５５の第１電極領域５５ａに、第３電位よりも低い電位（例えば、−１．０Ｖ）が印加されている。一方、ゲート電極５５の第２電極領域５５ｂに、閾値電位（例えば、２．０Ｖ）が印加されている。
【００６３】
この場合、ｎ＋形半導体層５１と半導体層５３との間のポテンシャルバリアが図９（ａ）の状態よりも若干降下する。しかし、ｐ＋形半導体層５２と半導体層５３との間に比較的高いポテンシャルバリアが存在している。その結果、セレクタ５０はオフ状態になる。
【００６４】
一方、図９（ｃ）では、ゲート電極５５の第１電極領域５５ａおよび第２電極領域５５ｂのそれぞれに、第３電位以上の電位（例えば、２．０Ｖ）が印加されている。また、セレクタ５０には、いわゆる順バイアスが印加されている。
【００６５】
従って、ｎ＋形半導体層５１の静電ポテンシャルは、ｐ＋形半導体層５２の静電ポテンシャルよりも高くなる。また、半導体層５３のポテンシャルは、ｐ＋形半導体層５２のポテンシャルとｎ＋形半導体層５１のポテンシャルとのほぼ中間になる。その結果、セレクタ５０はオン状態になる。これにより、ｐ＋形半導体層５２からｎ＋形半導体層５１に、電流Ｉｂが流れる。ｐ＋形半導体層５２からｎ＋形半導体層５１に流れる電流を、電流Ｉｂとする。電流Ｉｂの向きは、電流Ｉａの向きと逆になっている。
【００６６】
トンネル効果で流れる電流Ｉａは、順バイアスで流れる電流Ｉｂよりも、その電流値が大きい。従って、記憶層４０の書き込み（セット動作）および消去（リセット動作）のそれぞれにおいて、記憶層４０に通電させる電流の大きさが異なる場合には、第１実施形態に係るセレクタ５０が有効に機能する。
【００６７】
記憶層４０を低抵抗状態から高抵抗状態にする動作（リセット動作）では、記憶層４０を高抵抗状態から低抵抗状態にする動作（セット動作）よりも大きい電流が必要になる場合がある。ここで、第１実施形態のセレクタ５０では、セレクタ５０内に通電させる電流値を半導体層５１と半導体層５２間に印加する極性（順バイアス、逆バイアス）とによって変えることが可能なので、該セレクタ５０がリセット動作およびセット動作において有効に機能する。
【００６８】
また、セレクタ５０は、ｐｉｎ構造を有する。ｐｉｎ構造は、ｐ＋層／ｉ層／ｎ＋層の３層構造である。従って、セレクタ５０に逆バイアス印加され、ゲート電極５５に閾値電位より小さい電位が印加された場合は、ｐ＋形層とｎ＋形層との間にポテンシャル障壁が形成される。これにより、オフリーク電流を小さくすることができる。
【００６９】
また、第１実施形態に係るセレクタ構造によれば、オン状態において、電流を、半導体層５１の側から半導体層５２の側に流すこともでき、半導体層５２の側から半導体層５１の側に流すこともできる。従って、下側から半導体層５１／半導体層５３／半導体層５２の順で積層した順序（図５参照）を、下側から半導体層５２／半導体層５３／半導体層５１の順で積層した順序にしても、同じ効果が得られる。実施形態には、下側から半導体層５２／半導体層５３／半導体層５１の順で積層したセレクタも含まれる。
【００７０】
また、セレクタ５０に含まれる半導体層５２／半導体層５３／半導体層５１が並ぶ方向は、下地層の上面に対して垂直である。従って、半導体層５２／半導体層５３／半導体層５１が並ぶ方向が下地層の上面に対して平行になる場合に比べて、セレクタ５０の配置面積が低減し、記憶装置のさらなる微細化を図ることができる。
【００７１】
（第２実施形態）  
第２の実施形態は、第１の実施形態で説明したセレクタを、図１（ｂ）の構造において動作させる一例である。図１０（ａ）および図１０（ｂ）は、第２実施形態に係る記憶装置のセレクタを表す模式的断面図の一例である。
【００７２】
図１０（ａ）および図１０（ｂ）には、一例として３つのセレクタ５０Ａ〜５０ＣのそれぞれがＸ方向に並んだ状態が表されている。例えば、Ｘ方向において、セレクタ５０Ａの横には、別のセレクタ５０Ｂが並び、セレクタ５０Ｂの横には、別のセレクタ５０Ｃが並んでいる。セレクタ５０Ａ、５０Ｂ、５０Ｃのそれぞれの構成は同じである。
【００７３】
セレクタ５０Ａとセレクタ５０Ｂとは、ゲート電極５５Ｂを共有している。セレクタ５０Ｂとセレクタ５０Ｃとは、ゲート電極５５Ｃを共有している。
【００７４】
なお、図中Ｙ方向において図１０（ａ）、（ｂ）に示す構造が複数配置されている。ここでＹ方向に隣接するセレクタ５０においてゲート電極５５は共通接続されている。
【００７５】
最初に、図１０（ａ）の状態を説明する。図１０（ａ）はローカルビット線ＢＬ３を選択してリセット動作を行う場合の一例を示している。
【００７６】
制御回路部６０は、ビット線１Ｃに接続されている記憶層４０（メモリセル）のうち、１つのメモリセルを選択してリセット動作を行う場合を考える。制御回路は、ワード線３０にリセット電圧として、例えば、０Ｖを印加する。しかし、図３に示すように、ワード線３０は１本おきに共通接続されている。すなわち、非選択ローカルビット線ＢＬ１、ＢＬ２に接続される非選択メモリセルのワード線にも０Ｖが印加されてしまう。そこで、制御回路はセレクタ５０を制御して非選択ローカルビット線ＢＬ１、ＢＬ２に電流が流れないようにする。
【００７７】
制御回路部６０はグローバルビット線１０には、２．０Ｖの電位を印加する。なお。制御回路は、非選択のワード線に例えば、２．０Ｖを印加する。
【００７８】
制御回路部６０はゲート電極５５Ａ、５５Ｂのそれぞれに−１．０Ｖの電位を印加する。ここで、セレクタ５０Ａが図８（ａ）の状態に、セレクタ５０Ｂが図８（ｂ）の状態に、セレクタ５０Ｃが図８（ｃ）の状態になっている。従って、セレクタ５０Ａ、セレクタ５０Ｂはオフ状態にある（図８（ａ）、（ｂ））。
【００７９】
一方、図８（ｃ）のように、セレクタ５０Ｂはオン状態にある。
【００８０】
ここで、ローカルビット線ＢＬ１、ＢＬ２に接続される非選択メモリセルが低抵抗状態であり、この非選択メモリセルに接続されるワード線に０Ｖが印加される場合を考える。このとき、ワード線から非選択メモリセルを介してローカルビット線１Ａ、１Ｂに０Ｖが転送される。しかし、セレクタ５０Ａ、セレクタ５０Ｂはオフ状態にある（図８（ａ）、（ｂ））。その結果、非選択ローカルビット線ＢＬ１、ＢＬ２には電流が流れず、低抵抗状態にある非選択メモリセルはリセット動作により高抵抗状態にならない。一方、選択ローカルビット線ＢＬ３にはワード線から低抵抗状態の選択メモリセルを介して０Ｖが転送される。ここでセレクタ５０Ｃはオン状態である。その結果、低抵抗状態の選択メモリセルには電流が流れ、低抵抗状態にある非選択メモリセルはリセット動作により高抵抗状態になる。
【００８１】
続いて、図１０（ｂ）の状態を説明する。図１０（ｂ）はローカルビット線ＢＬ３を選択してセット動作を行う場合の一例を示している。
【００８２】
制御回路部６０はグローバルビット線１０に、例えば、１．０Ｖの電位を印加する。
【００８３】
制御回路部６０は、ゲート電極５５Ａ、５５Ｂのそれぞれに−１．０Ｖ電位を印加し、ゲート電極５５Ｃに２．０Ｖの電位を印加する。ここで、セレクタ５０Ａが図９（ａ）の状態に、セレクタ５０Ｂが図９（ｂ）の状態に、セレクタ５０Ｃが図９（ｃ）の状態になっている。従って、図９（ａ）のように、セレクタ５０Ａ、５０Ｂはオフ状態にある。一方、図９（ｃ）のように、セレクタ５０Ｃはオン状態にある。
【００８４】
ここで、ローカルビット線ＢＬ１、ＢＬ２の非選択メモリセルが高抵抗状態であり、この非選択メモリセルに接続されるワード線に２．０Ｖが印加される場合を考える。このとき、セレクタ５０Ａ、セレクタ５０Ｂはオフ状態にある（図９（ａ）、（ｂ））。その結果、非選択ローカルビット線ＢＬ１、ＢＬ２はフローティング状態になる。その後、非選択ローカルビット線ＢＬ１、ＢＬ２とワード線に２．０Ｖの電圧が印加されても非選択メモリセルには電流が流れない。その結果、高抵抗状態にある非選択メモリセルはセット動作により低抵抗状態にならない。
【００８５】
一方、選択ローカルビット線１Ｃにはグローバルビット線１０からセレクタ５０を介して電圧が転送される。ここでグローバルビット線１０にはおよそ１．０Ｖ−Ｖｔｈの電位が転送される。その結果、低抵抗状態の選択メモリセル間に電位差が生じ、低抵抗状態にある非選択メモリセルはリセット動作により高抵抗状態になる。
【００８６】
このように、複数のセレクタ５０のなかで、隣り合うセレクタ５０同士で、１つのゲート電極５５を共有しても、複数のセレクタ５０のなかから所定のセレクタ５０のみを選択的にオン状態にすることができる。また、隣り合うセレクタ５０同士で、１つのゲート電極５５を共有すれば、隣り合うセレクタ間の距離を縮めることができる。これにより、記憶装置をより微細に加工できる。
【００８７】
（第３実施形態）  
図１１（ａ）は、第３実施形態に係る記憶装置のセレクタを表す模式的平面図の一例であり、図１１（ｂ）は、第３実施形態に係る記憶装置のセレクタを表す模式的断面図の一例である。
【００８８】
図１１（ａ）には、図１１（ｂ）のＢ−Ｂ’断面が表されている。図１１（ｂ）には、図１１（ａ）のＡ−Ａ’断面が表されている。
【００８９】
セレクタ５０においては、半導体層５３がゲート絶縁膜５４を介してゲート電極５５によって取り囲まれてもよい。このような構造によれば、チャネル密度が増加して、電流Ｉａ、Ｉｂの電流値がさらに大きくなる。その結果、セレクタ５０の駆動力がさらに増加する。
【００９０】
（第４実施形態）  
図１２（ａ）および図１２（ｂ）は、第４実施形態に係る記憶装置のセレクタのエネルギーバンドを表す模式図の一例である。図１２（ａ）および図１２（ｂ）では、例えば、ワード線３０（ローカルビット線２０）に、例えば、０Ｖが印加され、ゲート電極に、例えば、２．０Ｖが印加され、グローバルビット線１０に、例えば、２．０Ｖが印加されている。ゲート電極５５の第１電極領域５５ａおよび第２電極領域５５ｂのそれぞれには、例えば、２．０Ｖが印加されている。
【００９１】
半導体層５１、半導体層５２、および半導体層５３のそれぞれの材料は、ポリシリコンに代えて、ポリシリコンゲルマニウム（poly−ＳｉＧｅ）でもよい。ポリシリコンゲルマニウムのなかに含まれるゲルマニウム（Ｇｅ）の濃度は、３０％以下である。また、半導体層５３の不純物濃度は、ｎ＋形半導体層５１の不純物濃度およびｐ＋形半導体層５２の不純物濃度よりも低い。
【００９２】
例えば、図１２（ａ）には、半導体層５１、半導体層５２、および半導体層５３のそれぞれがポリシリコンを含む場合のエネルギーバンドが表されている。この場合は、上述したように、半導体層５２から半導体層５３にトンネル電子が流れる（図８（ｃ）参照）。
【００９３】
図１２（ｂ）には、半導体層５１、半導体層５２、および半導体層５３のそれぞれがポリシリコンゲルマニウムを含む場合のエネルギーバンドが表されている。この場合は、半導体層５２と半導体層５３との間の空乏層の幅が図１２（ａ）に表す状態よりもさらに縮まって、半導体層５２から半導体層５３にさらに多くのトンネル電子が流れる。すなわち、電流Ｉａの電流値がさらに大きくなる。その結果、セレクタ５０の駆動力がさらに増加する。
【００９４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００９５】
また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。
【００９６】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１  抵抗変化メモリ（不揮発性記憶装置）、  １Ａ  ローカルビット線、  １Ｃ  ビット線、  １０  グローバルビット線、  １０Ｌ  グローバルビット線層、  １１  メモリセルアレイ、  １２  第１デコーダ、  １３  第２デコーダ、  １４  アドレスバッファ、  １５  制御回路、  １６  電圧パルス生成回路、  ２０  ローカルビット線、  ２１  引き出し線、  ３０  ワード線、  ４０  記憶層、  ５０、５０Ａ、５０Ｂ、５０Ｃ  セレクタ、  ５１、５１Ｌ、５２、５２Ｌ、５３、５３Ｌ  半導体層、  ５４  ゲート絶縁膜、  ５５、５５Ａ、５５Ｂ、５５Ｃ  ゲート電極、  ５５ａ  第１電極領域（ゲート電極）、  ５５ｂ  第２電極領域（ゲート電極）、  ５６、５７  積層体、  ６０  制御回路部
【図１】
2014212300.tif 000003
【図２】
2014212300.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014212300.tif 000012
【図１１】
2014212300.tif 000013
【図１２】
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