(57)【要約】【課題】書き込みフェイルを減らすメモリ装置、それを含むメモリシステム及びその書き込み方法を提供する。【解決手段】本発明のメモリシステムは、複数のメモリセルを含むメモリ装置と、メモリ装置を制御するメモリコントローラと、を含み、メモリ装置の指定されたメモリセルにデータが書き込まれ、指定されたメモリセルが含まれたワードラインがプリチャージされた後、プリチャージ直前に書き込まれたデータは、同じメモリセルに再び再書き込まれることによって、書き込み不良を減らしうる。【選択図】      図６
2014049135.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリ装置と、
前記メモリ装置に複数の書き込み命令を行うメモリコントローラと、を含み、前記メモリ装置は、
前記複数の書き込み命令のうち、最後の書き込み命令に該当する第１書き込み動作を行った後、前記第１書き込み動作が行われたメモリセルに対するプリチャージ動作を行い、前記プリチャージ動作後に、前記最後の書き込み命令に該当する第２書き込み動作を行い、
前記第１書き込み動作と前記第２書き込み動作は、同じアドレスを有するメモリセルに同じデータセットを書き込むメモリシステム。
【請求項２】
前記メモリコントローラは、
前記プリチャージ動作後と前記第２書き込み動作前とに少なくとも１つの読み出し命令または書き込み命令を行い、
前記プリチャージ動作は、前記メモリコントローラから発給されたプリチャージ命令に応答して行われるか、または前記メモリ装置の内部で生成されたプリチャージ命令に応答して行われる請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、
ホストから複数の書き込み要請を受信し、アクティブ命令、前記複数の書き込み命令及びプリチャージ命令を生成し、キューに前記複数の書き込み命令を保存し、スケジューリングアルゴリズムによって、前記キューに保存された命令をスケジューリングするアービタを含む請求項１に記載のメモリシステム。
【請求項４】
前記キューは、
前記複数の書き込み命令を保存するための書き込みキューと、
少なくとも１つの読み出し命令を保存するための読み出しキューと、
を含む請求項３に記載のメモリシステム。
【請求項５】
前記メモリコントローラは、
前記第１書き込み動作後にも、
前記書き込みキューに前記最後の書き込み命令を保持し、前記第２書き込み動作のために、前記最後の書き込み命令を発給する請求項４に記載のメモリシステム。
【請求項６】
前記メモリ装置は、
前記メモリコントローラに警告信号を伝送し、
前記メモリコントローラは、前記警告信号に応答して、前記プリチャージ命令後に、前記最後の書き込み命令を前記メモリ装置に印加する請求項２に記載のメモリシステム。
【請求項７】
前記メモリ装置は、
前記プリチャージ動作が行われるか否かを検出するイベント検出器をさらに含み、
前記検出結果によって、前記警告信号を発生させる請求項６に記載のメモリシステム。
【請求項８】
前記メモリ装置は、
前記メモリコントローラの介入なしに、前記プリチャージ動作後と前記第２書き込み動作前とに少なくとも１つの読み出し命令または書き込み命令を行う請求項１に記載のメモリシステム。
【請求項９】
前記メモリ装置は、
前記メモリコントローラから印加される前記複数の書き込み命令を保存するための書き込みキューをさらに含む請求項８に記載のメモリシステム。
【請求項１０】
前記メモリ装置は、
前記最後の書き込み命令に応答して、前記第１書き込み動作が行われた後にも、前記プリチャージ動作後の前記第２書き込み動作を行うために、前記書き込みキューに前記最後の書き込み命令を保持する請求項９に記載のメモリシステム。
【請求項１１】
前記メモリ装置は、
前記第２書き込み動作が実行していることを前記メモリコントローラに知らせる状態信号を前記メモリコントローラに伝送する請求項１０に記載のメモリシステム。
【請求項１２】
前記メモリコントローラは、
前記複数の書き込み命令に対して、ローアドレスが同じである書き込み命令が順次に行われるようにスケジューリングする請求項１に記載のメモリシステム。
【請求項１３】
前記メモリコントローラは、
前記複数の書き込み命令に対して、バンクアドレス及びローアドレスが同じである書き込み命令が順次に行われるようにスケジューリングする請求項１に記載のメモリシステム。
【請求項１４】
メモリ装置にデータを書き込む方法において、
アクティブ命令に応答してメモリバンク内の１本のワードラインをアクティブする段階と、
複数の書き込み命令のうち、当該書き込み命令に応答して、前記ワードラインに関連したメモリセルに複数のデータセット（ｄａｔａ  ｓｅｔｓ）を連続して書き込む段階と、
前記複数の書き込み命令のうち、最後の書き込み命令が行われた後に、前記ワードラインをプリチャージする段階と、
前記プリチャージ後に、前記最後の命令に応答して、前記メモリセルに前記複数のデータセットのうち、最後のデータセットを書き込む段階と、
を含むデータ書き込み方法。
【請求項１５】
前記データ書き込み方法は、
前記プリチャージ後と前記プリチャージ後の前記最後の書き込み命令発給前とに少なくとも１つの読み出し命令または書き込み命令を行う段階をさらに含む請求項１４に記載のデータ書き込み方法。
【請求項１６】
前記プリチャージ後の前記最後の書き込み命令は、
前記メモリ装置からの警告信号に応答して行われる請求項１４に記載のデータ書き込み方法。
【請求項１７】
前記データ書き込み方法は、
メモリコントローラから印加される複数の書き込み命令を書き込みキューに保存する段階をさらに含む請求項１４に記載のデータ書き込み方法。
【請求項１８】
前記データ書き込み方法は、
前記書き込みキューに保存された複数の書き込み命令のうち、実行された書き込み命令を削除する段階をさらに含み、
前記最後の書き込み命令は、前記プリチャージ後にも保持され、前記プリチャージ後に行われる請求項１７に記載のデータ書き込み方法。
【請求項１９】
前記プリチャージは、
メモリコントローラから発給されたプリチャージ命令に応答して行われるか、または前記メモリ装置の内部から生成されたプリチャージ命令に応答して行われる請求項１４に記載のデータ書き込み方法。
【請求項２０】
メモリ装置にデータを書き込む方法において、
ホストから複数の書き込み要請及び複数の書き込みデータセットを受信する段階と、
複数の書き込み命令を生成して書き込みキューに保存する段階と、
特定のスケジューリング方法に基づいて、アクティブ命令とプリチャージ命令との間に、前記複数の書き込み命令を前記メモリ装置に印加する段階と、
前記プリチャージ命令が行われた後、前記メモリ装置に前記複数の命令のうち、最後の書き込み命令を印加する段階と、
を含むデータ書き込み方法。
【請求項２１】
前記データ書き込み方法は、
前記プリチャージ命令を印加した後と前記最後の書き込み命令を印加する前とに少なくとも１つの読み出し命令または書き込み命令を実行させる段階をさらに含む請求項２０に記載のデータ書き込み方法。
【請求項２２】
前記スケジューリング方法は、
バンクアドレスとローアドレスとに基づいて、前記複数の書き込み命令の間の優先順位を決定する請求項２１に記載のデータ書き込み方法。
【請求項２３】
前記データ書き込み方法は、
前記書き込みキューに保存された前記複数の書き込み命令のうち、実行された書き込み命令を削除する段階をさらに含み、
前記最後の書き込み命令は、前記プリチャージ命令後にも保持されて、前記プリチャージ命令後に実行される請求項２０に記載のデータ書き込み方法。
【請求項２４】
アクティブ命令、プリチャージ命令及び複数の書き込み命令を生成し、前記アクティブ命令と前記プリチャージ命令との間に、前記複数の書き込み命令を発給するアービタを含み、
前記プリチャージ命令は、前記複数の書き込み命令の最後の書き込み命令を有する第１書き込み動作が行われた後に発給され、
前記最後の書き込み命令は、前記プリチャージ命令後に第２書き込み動作のために発給され、
前記第１書き込み動作と前記第２書き込み動作は、複数のメモリセルのうち、同じメモリセルに同じデータセットを書き込むメモリコントローラ。
【請求項２５】
前記メモリコントローラは、
前記複数の書き込み命令を保存する書き込みキューをさらに含む請求項２４に記載のメモリコントローラ。
【請求項２６】
前記データセットは、バースト長に該当する数（ｎｕｍｂｅｒ）のデータを含む請求項２４に記載のメモリコントローラ。
【請求項２７】
前記アービタは、
ホストから複数の書き込み要請を受信し、
前記アクティブ命令、前記複数の書き込み命令及び前記プリチャージ命令を生成し、
前記書き込みキューに前記複数の書き込み命令を保存し、特定のスケジューリングアルゴリズムによって、前記ギイブキュに保存された命令をスケジューリングする請求項２５に記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、より具体的には、メモリ装置のデータ書き込み方法に関する。
【背景技術】
【０００２】
半導体装置の集積度は、次第に増加している。すなわち、半導体装置内に集積される素子のサイズ、素子間の間隔及び経路の長さなどが次第に減少する。同様に、ディーラム（ＤＲＡＭ）のセルキャパシタ（ｃｅｌｌ  ｃａｐａｃｉｔｏｒ）のコンタクトサイズが減ることによって、コンタクト抵抗が増加する。また、工程の微細化によるＤＲＡＭ書き込み経路の抵抗成分の増加、例えば、ビットライン（ｂｉｔ  ｌｉｎｅ）の抵抗増加Ｒｂｌ、コンタクト抵抗増加Ｒｃなどによる書き込みの難点及び書き込み時間（Ｗｒｉｔｅ  ｔｉｍｅ）の増加が招来されている。また、半導体装置の集積度の向上のために、セルトランジスタのサイズが縮小されることによって、セルトランジスタの駆動能力Ｉｄｓは、低下する。
このように、半導体装置の工程の微細化に伴って半導体装置のパラメータを緩和する必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５９１１４号公報
【特許文献２】特開２００６−２６８７３４号公報
【特許文献３】特開２００８−１５６９９号公報
【特許文献４】韓国特許出願公開１９９９−００７９９８３号
【特許文献５】特開２００６−２６０１５９号公報
【特許文献６】特表２００４−５００６６７号公報
【特許文献７】特開２０１１−０６０１６２号公報
【特許文献８】特開２０１０−００３０６７号公報
【特許文献９】米国特許第７６４４２４８号公報
【特許文献１０】米国特許第６４９６９０６号公報
【特許文献１１】米国特許出願公開２００９−３２７６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、メモリ装置の工程の微細化による書き込み失敗確率を減らすデータ書き込み方法、該方法を行うメモリ装置及びシステムを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、メモリシステムが提供される。前記メモリシステムは、複数のメモリセルを含むメモリ装置と、前記メモリ装置に複数の書き込み命令を行うメモリコントローラと、を含む。
前記メモリ装置は、前記複数の書き込み命令のうち、最後の書き込み命令に該当する第１書き込み動作を行った後、前記第１書き込み動作が行われたメモリセルに対するプリチャージ動作を行い、前記プリチャージ動作後に、前記最後の書き込み命令に該当する第２書き込み動作を行う。
前記第１書き込み動作と前記第２書き込み動作は、同じアドレスを有するメモリセルに同じデータセットを書き込む。
【０００６】
前記メモリコントローラは、前記プリチャージ動作後と前記第２書き込み動作前とに少なくとも１つの読み出し命令または書き込み命令を行うことができる。
前記プリチャージ動作は、前記メモリコントローラから発給されたプリチャージ命令に応答して行われるか、または前記メモリ装置の内部で生成されたプリチャージ命令に応答して行われる。
前記メモリコントローラは、ホストから複数の書き込み要請を受信し、アクティブ命令、前記複数の書き込み命令及び前記プリチャージ命令を生成し、キューに前記複数の書き込み命令を保存し、スケジューリングアルゴリズムによって、前記キューに保存された命令をスケジューリングするアービタを含みうる。
【０００７】
本発明の他の実施形態によれば、メモリ装置にデータを書き込む方法が提供される。前記データ書き込む方法は、アクティブ命令に応答してメモリバンク内の１本のワードラインをアクティブする段階と、複数の書き込み命令のうち、当該書き込み命令に応答して、前記ワードラインに関連したメモリセルに複数のデータセット（ｄａｔａ  ｓｅｔｓ）を連続して書き込む段階と、前記複数の書き込み命令のうち、最後の書き込み命令が行われた後に、前記ワードラインをプリチャージする段階と、前記プリチャージ後に、前記最後の命令に応答して、前記メモリセルに前記複数のデータセットのうち、最後のデータセットを書き込む段階と、を含む。
【０００８】
前記データ書き込む方法は、前記プリチャージ後と前記プリチャージ後の前記最後の書き込み命令発給前とに少なくとも１つの読み出し命令または書き込み命令を行う段階をさらに含みうる。
前記プリチャージは、メモリコントローラから発給されたプリチャージ命令に応答して行われるか、または前記メモリ装置の内部から生成されたプリチャージ命令に応答して行われる。
【０００９】
本発明のさらに他の実施形態によれば、メモリ装置にデータを書き込む方法が提供される。前記データ書き込む方法は、ホストから複数の書き込み要請及び複数の書き込みデータセットを受信する段階と、複数の書き込み命令を生成して書き込みキューに保存する段階と、特定のスケジューリング方法に基づいて、アクティブ命令とプリチャージ命令との間に、前記複数の書き込み命令を前記メモリ装置に印加する段階と、前記プリチャージ命令が行われた後、前記メモリ装置に前記複数の命令のうち、最後の書き込み命令を印加する段階と、を含む。
【００１０】
本発明のさらに他の実施形態によれば、アクティブ命令、プリチャージ命令及び複数の書き込み命令を生成し、前記アクティブ命令と前記プリチャージ命令との間に、前記複数の書き込み命令を発給するアービタを含むメモリコントローラが提供される。
前記プリチャージ命令は、前記複数の書き込み命令の最後の書き込み命令を有する第１書き込み動作が行われた後に発給され、前記最後の書き込み命令は、前記プリチャージ命令後に第２書き込み動作のために発給され、前記第１書き込み動作と前記第２書き込み動作は、複数のメモリセルのうち、同じメモリセルに同じデータセットを書き込む。
前記メモリコントローラは、前記複数の書き込み命令を保存する書き込みキューをさらに含みうる。
前記データセットは、バースト長に該当する数（ｎｕｍｂｅｒ）のデータを含みうる。
【発明の効果】
【００１１】
本発明の実施形態によれば、メモリ装置で十分ではない書き込み（Ｗｒｉｔｅ）動作が起こった場合に、同じデータに対して書き込み動作を再実行することによって、書き込み不良を改善する。これにより、メモリ装置の工程の微細化による書き込み失敗確率を減らしうる。
また、書き込み回復時間（ｔＷＲ：Ｗｒｉｔｅ  Ｒｅｃｏｖｅｒｙ  ｔｉｍｅ）のようなメモリ装置（例えば、ＤＲＡＭ）のパラメータを効率的に緩和することができる。これにより、緩和されたパラメータでメモリ装置の収率を高めうる。
【図面の簡単な説明】
【００１２】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
【図１】本発明の一実施形態によるメモリシステムの概略的な構成ブロック図。
【図２】本発明の一実施形態によるメモリコントローラの概略的な構成ブロック図。
【図３】本発明の一実施形態によるメモリ装置の概略的な構成ブロック図。
【図４】図３に示されたメモリセルの一実施形態を概略的に示す図。
【図５】図４に示されたメモリセルへのデータ書き込み経路（ｗｒｉｔｅ  ｐａｔｈ）を概念的に示す回路図。
【図６】本発明の実施形態によるデータ書き込み方法を示すフローチャート。
【図７】本発明の実施形態による命令キュー及び命令による実行シーケンスを示す図。
【図８】本発明の実施形態によるデータ書き込み方法の動作を示す概略的な信号タイミング図。
【図９】本発明の他の実施形態によるデータ書き込み方法の動作を示す概略的な信号タイミング図。
【図１０】本発明の他の実施形態によるメモリシステムの構成ブロック図。
【図１１】本発明のさらに他の実施形態によるメモリシステムの構成ブロック図。
【図１２Ａ】本発明の一実施形態による書き込み動作のスケジューリング方法を説明する図。
【図１２Ｂ】本発明の一実施形態による書き込み動作のスケジューリング方法を説明する図。
【図１２Ｃ】本発明の一実施形態による書き込み動作のスケジューリング方法を説明する図。
【図１３】本発明の他の実施形態による書き込み動作のスケジューリング方法を説明する図。
【図１４】本発明の実施形態による多数のメモリ装置を含んだモジュールの一実施形態を示すブロック図。
【図１５】本発明の実施形態による多数のメモリ装置を含んだモジュールの他の実施形態を示すブロック図。
【図１６】図１に示されたメモリ装置を含むデータ処理システムの一実施形態を示す図。
【図１７】図１に示されたメモリ装置を含むデータ処理システムの他の実施形態を示す図。
【図１８】図１に示されたメモリ装置を含むデータ処理システムのさらに他の一実施形態を示す図。
【図１９】図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を概略的に示す概念図。
【図２０】図１９に示されたメモリ装置を含むマルチチップパッケージの一実施形態を立体的に示す概念図。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
図１は、本発明の一実施形態によるメモリシステムの概略的な構成ブロック図である。図２は、本発明の一実施形態によるメモリコントローラの概略的な構成ブロック図である。図３は、本発明の一実施形態によるメモリ装置の概略的な構成ブロック図である。
【００１４】
図１ないし図３を参照すると、メモリシステム１０は、メモリコントローラ１００及びメモリ装置２００を含む。
メモリコントローラ１０は、アービタ１１０、命令キュー１２０、１３０、トランザクション部１４０、及びメモリインターフェース１５０を含みうる。命令キュー１２０、１３０は、図２に示したように、書き込みキュー１２０及び読み出しキュー１３０を含みうる。本発明の一実施形態では、書き込みキュー１２０及び読み出しキュー１３０が別途のキューとして具現されると記述するが、本発明の他の実施形態では、１つのキューとして具現されることもある。
【００１５】
アービタ１１０は、ホスト２０から書き込み要請及び読み出し要請を受信し、書き込み要請から書き込み命令を生成し、読み出し要請から読み出し命令を生成し、読み出し命令は、読み出しキュー１３０に、書き込み命令は、書き込みキュー１２０に順次に保存される。
読み出しキュー１３０は、読み出し命令（ｃｏｍｍａｎｄ）とアドレスとを保存することができる。
書き込みキュー１２０は、書き込み命令とアドレス及び書き込みデータとを保存することができる。他の実施形態では、書き込みキュー１２０には、書き込み命令とアドレスとが保存され、関連書き込みデータは、他のメモリ（例えば、データキューやバッファ）（図示せず）に保存することができる。
【００１６】
アービタ１１０は、命令キュー１２０、１３０にある読み出し及び／または書き込み命令の順序（すなわち、シーケンス）をスケジューリングするか、再配列することができる。
メモリコントローラ１００は、メモリ装置２００に対する動作制御のために、他の命令を生成して実行することができる。例えば、メモリ装置２００が、ＤＲＡＭをメモリとして利用する場合、ホストからのリード要請（ｒｅａｄ）またはライト要請（ｗｒｉｔｅ）を行うために、アービタ１１０は、各ロウ（Ｒｏｗ）を開閉するアクティブ命令（ａｃｔｉｖｅ）／プリチャージ命令（ｐｒｅｃｈａｒｇｅ）を生成することができる。
【００１７】
アービタ１１０は、ホスト２０から受信した要請からの命令と、アクティブ命令、及びプリチャージ命令と、を所定のスケジューリング方法によってスケジューリングする。
アービタ１１０は、スケジューリング方法によって、アクティブ命令、読み出し／書き込み命令及びプリチャージ命令を含んだ命令ＣＭＤをメモリインターフェース１５０を通じてメモリ装置２００に伝送して動作を制御する。
【００１８】
トランザクション部１４０は、アービタ１１０から出力される命令を実行するために、あらかじめメモリ装置２００を準備する。トランザクション部１４０は、メモリ装置２００のアクセスなしにホスト２０にデータを提供することもできる。例えば、メモリコントローラ１００は、書き込みキュー１３０に保存されているデータ、すなわち、メモリ装置２００に書き込みがなされていない書き込みデータに対してホストから読み出し（リード）要請が受信される場合には、メモリ装置２００をアクセスせず、メモリコントローラ１００の書き込みキュー１３０から読み出してホスト２０に伝送しうる。
【００１９】
メモリコントローラ１００は、ホスト２０から受信された複数の読み出しまたは書き込み要請のうち、読み出し要請を優先的に行うことができる。メモリコントローラ１００は、書き込み命令は書き込みキュー１３０に保存した後、既定のスケジューリング方法によって、保存された命令の実行順序をスケジューリングする。すなわち、メモリコントローラのスケジューリング方法によって、優先順位を置いて、書き込みキュー１３０に保存された書き込み動作を行い、行われた命令は、書き込みキュー１３０で削除することができる。
【００２０】
書き込みキュー１３０の書き込み命令エントリを指定するためのポインタは、順次に増加する。例えば、書き込みキュー１３０でポインタが指定した書き込み命令を行えば、次の段階にポインタは次の書き込み命令エントリに移動して、次の書き込み命令を示すことができる。しかし、本発明の実施形態によれば、メモリコントローラ１００は、ｔＷＲ（Ｗｒｉｔｅ  Ｒｅｃｏｖｅｒｙ  ｔｉｍｅ）が十分ではない最後の書き込みサイクルである場合、当該書き込み命令（例えば、プリチャージ直前の書き込み命令）の実行後、ポインタを次のエントリに移動させず、当該書き込み動作が再実行されるように制御する。
【００２１】
例えば、メモリコントローラ１００は、メモリ装置２００のプリチャージ直前に書き込まれたデータに対する書き込み命令エントリは、当該命令の実行後にも、書き込みキュー１３０で削除せずに保持することによって、プリチャージ後（これは、プリチャージ直後だけではなく、プリチャージ後、他の命令実行後を含む）にもう一度同じ書き込み命令を再実行する。プリチャージは、メモリコントローラ１００から印加されるプリチャージ命令によって行われることもあるが、メモリ装置２００の内部的に生成されたプリチャージ命令によって行われることもある。例えば、オートプリチャージ（ａｕｔｏ−ｐｒｅｃｈａｒｇｅ）動作は、メモリコントローラ１００から印加されるプリチャージ命令なしにメモリ装置２００の内部的に生成されたプリチャージ命令によって行われる。
【００２２】
メモリ装置２００は、メモリセルアレイ２１０、ローデコーダ２２０、センスアンプ２３０、カラムデコーダ２４０、制御ロジック２５０、及びデータ入出力回路２６０を備える。
メモリ装置２００の概略的な動作は、次の通りである。
メモリセルアレイ２１０は、多様なメモリセルがロウ（ｒｏｗ）方向とカラム（ｃｏｌｕｍｎ）方向とに配列されているデータの保存場所である。センスアンプ２３０は、メモリセルのデータを感知増幅し、またメモリセルにデータを保存する。図１のメモリセルアレイ２１０は、複数（例えば、４個、８個など）のメモリバンクを有しうるが、これに限定されるものではない。
【００２３】
データ入出力回路２６０を通じて入力されたデータＤＱは、アドレス信号ＡＤＤに基づいてメモリセルアレイ２１０に書き込まれ、アドレス信号ＡＤＤに基づいてメモリセルアレイ２１０から読出されたデータＤＱは、データ入出力回路２６０を通じて外部に出力される。
データが書き込まれるか、あるいは読出されるメモリセルを指定するために、アドレス信号ＡＤＤがアドレスバッファ（図示せず）に入力される。アドレスバッファ（図示せず）は、外部から入力されるアドレス信号ＡＤＤを一時的に保存する。
【００２４】
ローデコーダ２２０は、データが入力あるいは出力されるメモリセルと連結されたワードラインを指定するために、アドレスバッファ（図示せず）から出力されたアドレス信号ＡＤＤのうち、ローアドレス（ｒｏｗ  ａｄｄｒｅｓｓ）をデコーディングする。
すなわち、ローデコーダ２２０は、データ書き込みあるいは読み出しモードではアドレスバッファから出力されたローアドレスをデコーディングして、当該ワードラインをイネーブルする。
カラムデコーダ２４０は、データが入力あるいは出力されるメモリセルと連結されたビットラインを指定するために、アドレスバッファから出力されたアドレス信号ＡＤＤのうち、カラムアドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）をデコーディングする。
【００２５】
メモリセルアレイ２１０は、ロー及びカラムアドレスによって指定されたメモリセルからデータを出力するか、あるいはメモリセルにデータを書き込む。
制御ロジック２５０は、外部から印加される命令信号ＣＭＤを受信し、この信号をデコーディングして、該デコーディングされた命令信号を内部的に発生する。
制御ロジック２５０は、動作モードを指定するためのＭＲＳ／ＥＭＲＳ回路（図示せず）を含みうる。
【００２６】
ＭＲＳ／ＥＭＲＳ回路は、メモリ装置２００の動作モードを指定するためのＭＲＳ／ＥＭＲＳ命令及びアドレス信号ＡＤＤに応答して、内部のモードレジスタを設定する。
また、図３には図示していないが、メモリ装置２００は、クロック信号を発生させるためのクロック回路（図示せず）、外部から印加される電源電圧を受信して、内部電圧を生成するか、分配する電源回路（図示せず）などをさらに備えることができる。
【００２７】
図４は、本発明の一実施形態によるメモリセルアレイ２１０の一部を概略的に示す図である。これを参照すると、メモリセル２１０は、ワードラインＷＬとビットラインＢＬとに接続されるアクセストランジスタＴＡとアクセストランジスタＴＡによって選択的にビットラインに接続されるメモリセルＭＣとを含みうる。メモリセルＭＣは、セルキャパシタとして具現可能である。
【００２８】
図５は、図４に示されたメモリセルへのデータ書き込み経路（ｗｒｉｔｅ  ｐａｔｈ）を概念的に示す回路図である。図５に示したように、データは、ビットラインＢＬ及びアクセストランジスタＴＡを通じてメモリセルＭＣに書き込まれる。
ビットラインＢＬには、ビットライン抵抗Ｒｂｌが存在し、アクセストランジスタＴＡ及びセルキャパシタＭＣには、コンタクト抵抗Ｒｃが存在する。
ビットラインＢＬが微細化され、長くなるほどビットライン抵抗Ｒｂｌも増加し、またセルキャパシタＭＣのコンタクトサイズが減れば、コンタクト抵抗Ｒｃが増加する。
【００２９】
したがって、メモリセル２１０の集積度が増加するにつれて、ビットラインＢＬを通じてメモリセルＭＣに流れる電流Ｉｄｓが減少する。これにより、データ書き込み経路の増加した抵抗を通じて、メモリセルＭＣにデータを書き込むためには、さらに多い時間がかかる。例えば、書き込み回復時間ｔＷＲは、メモリセル２１０にデータを正確に書き込むために、さらに多いクロックサイクルを必要とする。
【００３０】
図６は、本発明の実施形態によるデータ書き込み方法を示すフローチャートである。
図２、図３、及び図６を参照すると、ホストから書き込み命令及び書き込みデータを受信する（ステップＳ１１０）。書き込み命令は、書き込みキュー１２０に保存され、書き込みデータは、データキューに保存される（ステップＳ１２０）。例えば、書き込みキュー１２０には、書き込み命令及びアドレスを保存することができる。アドレスは、バンクアドレス、ローアドレス及びカラムアドレスを含みうる。
メモリコントローラ１００は、データをメモリ装置２００に書き込むための一連のコマンドシーケンス（例えば、アクティブ命令（Ａｃｔｉｖｅ）、書き込み命令（Ｗｒｉｔｅ）、プリチャージ命令（Ｐｒｅ−ｃｈａｒｇｅ）など）を生成して、メモリ装置２００に印加する（ステップＳ１３０）。
【００３１】
メモリコントローラ１００は、プリチャージ命令を発給した以後に、データを正確に書き込むために、書き込み命令を再び印加する（ステップＳ１４０）。ここで、再び印加される書き込み命令を再書き込み命令と言う。再書き込み命令とは、プリチャージ直前に書き込まれたデータと同じデータとを同じアドレスに再び書き込むための命令である。
メモリコントローラ１００は、プリチャージ直前のデータを再書き込みするために、当該データを削除せずに再書き込み命令時まで保存する。例えば、再書き込み命令の実行が完了した後、メモリコントローラ１００は、書き込み命令とデータとを削除することができる。
【００３２】
図７は、本発明の実施形態による命令キュー及び命令による命令シーケンスを示す図である。図８は、本発明の実施形態によるデータ書き込み方法の動作を示す概略的な信号タイミング図である。図８は、特に、クロック書き込みレイテンシ（ＣＷＬ：ＣｌｏｃｋＷｒｉｔｅ  Ｌａｔｅｎｃｙ）が５であり、バースト長（ＢＬ：Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）が８であるＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＤＲＡＭ装置のバースト書き込み動作（ｂｕｒｓｔ  ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ）を示す。
【００３３】
図７及び図８を参照すると、書き込みキューには、Ｔ３に示したように、書き込み命令“ｗｒｉｔｅ（ａ、ｍ、ｎ）”及び“ｗｒｉｔｅ（ａ、ｍ、ｐ）”命令が順次に保存されている。ｗｒｉｔｅ（ａ、ｍ、ｎ）命令は、バンクアドレスが“ａ”であり、ローアドレスが“ｍ”であり、カラムアドレスが“ｎ”であるメモリセルにデータを書き込みせよとの命令を意味し、ｗｒｉｔｅ（ａ、ｍ、ｐ）命令は、バンクアドレスが“ａ”であり、ローアドレスが“ｍ”であり、カラムアドレスが“ｐ”であるメモリセルにデータを書き込みせよとの命令を意味する。
【００３４】
このような書き込み命令（書き込みキューに保存されているｗｒｉｔｅ（ａ、ｍ、ｎ）及びｗｒｉｔｅ（ａ、ｍ、ｐ））を実行するために、アービタ１１０は、メモリ装置２００に印加する一連の命令シーケンスを生成する。例えば、アービタ１１０は、図７のＴ４に示したように、アクティブ命令（Ａｃｔｉｖｅ（ａ、ｍ））、第１書き込み命令（Ｗｒｉｔｅ（ａ、ｍ、ｎ））、第２書き込み命令（Ｗｒｉｔｅ（ａ、ｍ、ｐ））、プリチャージ命令（Ｐｒｅ−ｃｈａｒｇｅ（ａ））のような命令シーケンスを生成して、メモリ装置２００に印加することができる。
【００３５】
図８に示したように、メモリコントローラ１００から発生した命令シーケンスは、クロック信号ＣＬＫに同期して、アクティブ命令（ａｃｔｉｖｅ）、Ｔ０で最初の書き込み命令（ｗｒｉｔｅ）、Ｔ４で二番目の書き込み命令（ｗｒｉｔｅ）、Ｔｍでプリチャージ命令ＰＲＥ順に順次にメモリ装置２００に入力され、各命令の間（例えば、最初の書き込み命令と二番目の書き込み命令との間、または、二番目の書き込み命令とプリチャージ命令との間）には、“ＮＯＰ”が介入されうる。
【００３６】
アクティブ命令（Ａｃｔｉｖｅ）に応答して、当該バンクの当該ワードラインＷＬがイネーブルされる。次いで、最初の書き込み命令（Ｔ０でのｗｒｉｔｅ）がデータＤＱを書き込む当該ビットラインを含むデータ書き込み経路をイネーブルする。
クロック書き込みレイテンシＣＷＬが５であるので、データＤＱは、当該書き込み命令（ｗｒｉｔｅ）よりも５クロックサイクル後に入力されうる。入力されたデータＤＱは、プリチャージ時点Ｔｍまで当該アドレスのメモリセルに書き込まれる。
【００３７】
二番目の書き込み命令（Ｔ４でのｗｒｉｔｅ）に応答して、データ書き込み経路がイネーブルされ、二番目のバーストデータセットＤｓｅｔ２が、Ｔ９でメモリ装置２００に書き込まれる。プリチャージ命令ＰＲＥが、二番目のバーストデータセットＤｓｅｔ２が正確に書き込みされる前に発給されれば、二番目のバーストデータセットＤｓｅｔ２は、十分ではない書き込み回復時間ｔＷＲを有する。
【００３８】
活性化されていたワードラインＷＬは、プリチャージ命令ＰＲＥに応答して、ディセーブルされる。したがって、相対的にさらに遅く入力された二番目のバーストデータセットＤｓｅｔ２の書き込み区間ｔＤ２は、相対的にさらに早く入力された最初のバーストデータセットＤｓｅｔ１の書き込み区間ｔＤ１よりも短い。したがって、二番目のバーストデータセットＤｓｅｔ２は、最初のバーストデータセットＤｓｅｔ１に比べて、相対的にデータを書き込むことができる時間が短い。これにより、プリチャージ直前のバーストデータセットＤｓｅｔ２は、十分に書き込まれないか、正確に書き込まれないこともある。
【００３９】
例えば、メモリのバンクとワードラインとをアクティブ（または、イネーブル）した以後、連続したバースト書き込み動作を行い、次にプリチャージ動作が行われる時、最後の書き込みサイクル動作は、次のプリチャージ動作によってワードラインが直ちにディセーブルされるので、相対的に他の書き込みサイクルに備えて、データ書き込み区間が短い。したがって、プリチャージ前の最後の書き込みサイクル（Ｌａｓｔ  ｗｒｉｔｅ  ｃｙｃｌｅ）のメモリセルが、相対的にデータを書き込みしにくい条件となる。
これを補完するために、本発明の実施形態によれば、アービタ１１０は、最後の書き込みサイクルのデータセットＤｓｅｔ２を以後（例えば、プリチャージ以後）に再び再書き込み（Ｒｅｗｒｉｔｅ）する。ここで、最後の書き込みサイクルのデータとは、プリチャージ直前に書き込まれるデータセットＤｓｅｔ２を意味する。
【００４０】
ホスト２０から受信された書き込みデータは、メモリコントローラ１００内のデータキューに臨時保存される。書き込みデータのうち、最後の書き込みサイクルに該当するデータは、そのデータの書き込み動作後、直ちにプリチャージ動作がなされる場合に、メモリセルに十分に書き込む時間無しでプリチャージ動作が行われる。したがって、メモリコントローラ１００は、最後の書き込みサイクルに該当するデータを書き込みキュー１３０やデータキューに消去せずに保持しておいて、プリチャージ動作後に、同じデータを再びメモリ装置２００の同じアドレスに書き込む再書き込み動作を行う。
【００４１】
そのために、アービタ１１０は、図７に示したように、ｗｒｉｔｅ（ａ、ｍ、ｐ）を再び生成して、メモリ装置２００に印加する。この際、ｗｒｉｔｅ（ａ、ｍ、ｐ）を行うために、当該バンク及びワードラインをイネーブルするために、ａｃｔｉｖｅ（ａ、ｍ）が先にメモリ装置２００に印加されうる。すなわち、アービタ１１０は、プリチャージ直前の書き込み命令であるｗｒｉｔｅ（ａ、ｍ、ｐ）を再び実行するために、一連の命令シーケンス（ａｃｔｉｖｅ（ａ、ｍ）及びｗｒｉｔｅ（ａ、ｍ、ｐ））を再び生成して、メモリ装置２００に印加することによって、図８の（ｂ）に示したように、再書き込み動作を行うことができる。時間上に、図８の（ａ）、及び図８の（ｂ）順に動作がなされる。
図８では図示していないが、このような再書き込み命令の実行前に、他の命令（例えば、データ読み出しなど）が行われる。
【００４２】
図９は、本発明の他の実施形態によるデータ書き込み方法の動作を示す概略的な信号タイミング図である。図９も、クロック書き込みレイテンシＣＷＬが５であり、バースト長ＢＬが８であるＤＤＲ  ＤＲＡＭ装置のバースト書き込み動作を示す。
特に、図９は、１本のワードラインＷＬｎにデータを書き込み、他のワードラインＷＬｎ＋１のデータを読み出した後、ワードラインＷＬｎに最後のデータを再書き込む場合に該当する。
【００４３】
図９の（ａ）と図９の（ｂ）とを参照すると、ワードラインＷＬｎにデータセットＤｓｅｔ１、Ｄｓｅｔ２を書き込みした後、ワードラインＷＬｎは、ワードラインＷＬｎ＋１がイネーブルされる前に、Ｔｍでプリチャージが行われる。ワードラインＷＬｎ＋１は、ロープリチャージタイムｔＲＰ後に、イネーブルされる必要がある。ロープリチャージタイムｔＲＰは、このイネーブルされたワードラインＷＬｎのアクセスを終了し、次のワードラインＷＬｎ＋１のアクセスのオープンに必要なクロックサイクル数である。ワードラインＷＬｎのプリチャージ以後、他のワードラインＷｎ＋１をアクティブした後、ｔＲＣＤ（ＡＣＴ  ｔｏ  ｉｎｔｅｒｎａｌ  ｒｅａｄ  ｏｒ  ｗｒｉｔｅ  ｄｅｌａｙ  ｔｉｍｅ）だけ待った後、読み出し命令（Ｒｅａｄ  ｃｏｍｍａｎｄ）を印加すれば、読み出し命令からｔＡＡ（ｉｎｔｅｒｎａｌ  ｒｅａｄ  ｃｏｍｍａｎｄ  ｔｏ  ｆｉｒｓｔ  ｄａｔａ）後に、ワードラインＷｎ＋１のデータが読出される。したがって、プリチャージ以後、行われる読み出し命令のレイテンシは、“ｔＲＰ＋ｔＲＣＤ＋ｔＡＡ”に相応する。
【００４４】
他のワードラインＷｎ＋１に対する読み出し命令実行後、ワードラインＷＬｎのプリチャージ直前にワードラインＷＬｎに書き込まれたデータセットＤｓｅｔ２に対しては、図９の（ｃ）に示したように、再書き込みがなされうる。時間上に、図９の（ａ）、図９の（ｂ）、及び図９の（ｃ）順に動作がなされる。
【００４５】
図１０は、本発明の他の実施形態によるメモリシステムの構成ブロック図である。
これを参照すると、本発明の他の実施形態によるメモリシステムは、メモリコントローラ１００ａ及びメモリ装置２００ａを含む。メモリ装置２００ａは、書き込みキュー２７０を備える。メモリコントローラ１００ａの構成は、図２に示されたメモリコントローラ１００の構成と類似している。
メモリ装置２００ａは、図３に示されたメモリ装置２００の構成に書き込みキュー２７０をさらに備えることができる。
【００４６】
図１０に示された実施形態は、メモリ装置２００ａの内部に書き込み命令及びアドレスを保存することができる書き込みキュー２７０と、これと連携されたデータを保存することができる別途の保存空間と、が備えられる場合である。
メモリ装置２００ａは、メモリコントローラ１００ａから印加される書き込み命令を書き込みキュー２７０に保存する。メモリ装置２００ａは、書き込みキュー２７０に保存された書き込み命令を順次に実行し、書き込みキュー２００ａに保存された書き込み命令エントリのうち、実行された書き込み命令エントリは削除することができる。しかし、プリチャージ直前に書き込まれたデータに対する書き込み命令エントリは、実行後にも削除せずに保持することによって、プリチャージ後に当該書き込み命令を再実行することができる。
メモリ装置２００ａは、プリチャージ後と同じデータの再書き込み前とに少なくとも１つの読み出し命令または書き込み命令を行うことができる。すなわち、プリチャージ後と同じデータの再書き込み前とに他の命令や動作が介入されうる。
【００４７】
図１０に示された実施形態によれば、メモリ装置２００ａは、同じデータの再書き込みのための再書き込み命令をメモリコントローラ１００ａの介入なしに自体的に行うことができる。
メモリ装置２００ａは、書き込みキュー２７０に保存された書き込み命令に基づいてデータをメモリセルに書き込む間には、メモリコントローラ１００ａに“書き込み動作中”であることを表わす状態信号ＷＴを送ることができる。状態信号ＷＴは、メモリコントローラ１００ａとメモリ装置２００ａとの間の通常の信号ラインではない別途に備えられた信号ラインを用いて伝送することができる。すなわち、メモリコントローラ１００ａとメモリ装置２００ａとの間に状態信号ＷＴのための別途の信号ラインが備えられうる。
【００４８】
他の実施形態では、状態信号ＷＴは、既存の信号ラインのうちの１つを用いて伝送することもできる。
メモリコントローラ１００ａは、メモリ装置２００ａから出力される状態信号ＷＴを参照して、メモリ装置２００ａをアクセスする。
【００４９】
図１１は、本発明のさらに他の実施形態によるメモリシステムの構成ブロック図である。
これを参照すると、本発明のさらに他の実施形態によるメモリシステムは、メモリコントローラ１００ｂ及びメモリ装置２００ｂを含む。メモリ装置２００ｂは、イベント検出器２８０を備える。メモリコントローラ１００ｂの構成は、図２に示されたメモリコントローラ１００の構成と類似している。
【００５０】
メモリ装置２００ｂは、図３に示されたメモリ装置２００の構成にイベント検出器２８０をさらに備えることができる。
イベント検出器２８０は、書き込み動作後、当該ページに対してプリチャージを行うか否かを検出する。この場合、イベント検出器２８０は、メモリコントローラ１００ｂに警告信号ＡＴを送る。
メモリ装置２００ｂの警告信号ＡＴは、書き込み命令が正しく行われていないことをメモリコントローラ１００ｂに知らせる役割を果たす。
メモリコントローラ１００ｂは、メモリ装置２００ｂから警告信号ＡＴを受信すれば、警告信号ＡＴに対応する動作（例えば、プリチャージ直前のデータ書き込み動作）を行わないように処理し、今後再び再実行する。
【００５１】
図１１に示された実施形態によれば、メモリ装置２００ｂから警告信号ＡＴに応答して、メモリコントローラ２００ｂが、当該データを再書き込むようにメモリ装置２００ｂに再書き込み命令を印加することができる。
警告信号ＡＴは、メモリコントローラ１００ｂとメモリ装置２００ｂとの間の通常の信号ラインではない別途に備えられた信号ラインを用いて伝送することができる。すなわち、メモリコントローラ１００ｂとメモリ装置２００ｂとの間に警告信号ＡＴのための別途の信号ラインが備えられうる。
他の実施形態では、警告信号ＡＴは、既存の信号ラインのうちの１つを用いて伝送することもできる。
【００５２】
図１２Ａないし図１２Ｃは、本発明の一実施形態による書き込み動作のスケジューリング方法を説明する図である。
本発明の一実施形態によるメモリシステムでは、書き込みキューを用いて書き込み動作をスケジューリングする。これを通じて、データ再書き込み動作によって発生するシステムの性能低下を減らしうる。
書き込みキューは、前述したように、メモリコントローラ１００内にも、メモリ装置２００内にもあり得る。
【００５３】
図１２Ａに示したように、ＡからＨまでのデータ書き込み命令（Ｗｒｉｔｅ  ｃｏｍｍａｎｄ）があると仮定する。
各書き込み命令は、図１２Ａに示したように、バンクアドレスＢＡ、ローアドレスＲＡ及びカラムアドレスＣＡを含む。すなわち、各書き込み命令は、当該アドレスに当該データを書き込むための命令である。
このように、ＡからＨまでのデータ書き込み命令が書き込みキューに保存されている時、メモリコントローラ１００は、図１２Ｂに示したように、ＡからＨまで順次に書き込み命令が行われるようにスケジューリングすることができる。
【００５４】
一方、図１２Ｃに示したように、アドレス情報を参照して、書き込み命令をスケジューリングすることもできる。
例えば、ローアドレスＲＡが同じ書き込み命令が順次に行われるようにスケジューリングすることができる。図１２Ｃに示したように、まず、Ａ書き込み命令後、Ａ書き込み命令と同じローアドレスを有するＣ、Ｅ、Ｇ書き込み命令とが順次に行われるようにスケジューリングし、次いで、Ｂ書き込み命令後、Ｂ書き込み命令と同じローアドレスを有するＤ、Ｆ、Ｈ書き込み命令とが順次に行われるようにスケジューリングすることができる。
【００５５】
図１２Ｂ及び図１２Ｃで、ｔＲＰは、プリチャージ命令時間（ｐｒｅｃｈａｒｇｅ  ｃｏｍｍａｎｅ  ｐｅｒｉｏｄまたはｐｒｅｃｈａｒｇｅ  ｔｏ  ａｃｔｉｖｅ  ｄｅｌａｙ）、ｔＲＲＤは、アクティブ命令とアクティブ命令との間の時間（Ａｃｔｉｖｅ  ｔｏ  Ａｃｔｉｖｅ  ｃｏｍｍａｎｄ  ｐｅｒｉｏｄ）、ｔＡＡは、内部読み出し命令と最初のデータとの間のディレイ時間（ｉｎｔｅｒｎａｌ  ｒｅａｄ  ｃｏｍｍａｎｄ  ｔｏ  ｆｉｒｓｔ  ｄａｔａ  ｄｅｌａｙ  ｔｉｍｅ）を意味する。
【００５６】
また、ｔＣＣＤは、内部書き込み命令と内部書き込み命令との間のディレイ時間（ｗｒｉｔｅ  ｔｏ  Ｗｒｉｔｅ  Ｄｅｌａｙ）、ｔＲＣＤは、アクティブ命令と内部読み出しまたは書き込み命令との間のディレイ時間（ＡＣＴ  ｔｏ  ｉｎｔｅｒｎａｌ  ｒｅａｄ  ｏｒ  ｗｒｉｔｅ  ｄｅｌａｙ）を意味する。
【００５７】
図１２Ｂ及び図１２Ｃから分かるように、場合１（図１２Ｂ）は、総実行時間が遥かに長く、場合２（図１２Ｃ）は、総実行時間が短い。したがって、複数の書き込み命令の間の実行順序をスケジューリングすることによって、総実行時間を減らしうる。
図１３は、本発明の他の実施形態による書き込み動作のスケジューリング方法を説明する図である。
【００５８】
本発明の他の実施形態によれば、バンクアドレスＢＡとローアドレスＲＡとが同じである書き込み命令を連続して実行し、そのような場合がなければ、バンクアドレスＢＡが互いに異なる書き込み命令を連続して行う。
このような優先順位を有し、メモリ装置（例えば、ＤＲＡＭ）の動作をスケジューリングすれば、バンクアドレスＢＡが同じであり、ローアドレスＲＡが他の書き込み命令が連続して行われる場合を防止することができる。したがって、システムの性能低下を防ぐことができる。
【００５９】
図１４は、本発明の実施形態による多数のメモリ装置を含んだモジュールの一実施形態を示すブロック図である。
図１４を参照すると、モジュール５００は、メモリコントローラ５１０、入出力インターフェース装置５１１及び複数のメモリ装置５５０−１〜５５０−４を含みうる。
メモリコントローラ５１０と入出力インターフェース装置５１１は、メモリ装置５５０と別途に具現されてホストと通信することができる。
【００６０】
実施形態によって、メモリコントローラ５１０と入出力インターフェース装置５１１は、１つのチップに具現されうる。複数のメモリ装置５５０−１〜５５０−４のそれぞれは、前記チップを通じてホストとデータ交換することができる。
入出力インターフェース装置５１１は、光学インターフェースとして具現可能である。この場合、入出力インターフェース装置５１１は、複数のメモリ装置５５０−１〜５５０−４のそれぞれの入出力動作を制御することができる入出力制御装置（図示せず）及び入出力される信号を光信号に変換させる信号変換装置（図示せず）を含みうる。
入出力インターフェース装置５１１は、光学的通信を用いてメモリコントローラ５１０とホストとの間でデータ交換を提供する。
【００６１】
入出力インターフェース装置５１１は、光繊維（ｏｐｔｉｃａｌ  ｆｉｂｅｒ）または導波管（ｗａｖｅｇｕｉｄｅ）を用いてデータを送受信することができる。交換されるデータは、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）規格によるような高速の信号を送受信する場合に適し、波長分割多重（Ｗａｖｅｌｅｎｇｔｈ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式でデータを送受信することも可能である。
【００６２】
図１５は、本発明の実施形態による多数のメモリ装置を含むメモリモジュールの他の実施形態を示すブロック図である。
図１５を参照すると、メモリモジュール６００は、複数のメモリ装置６１０−１〜６１０−５を含みうる。複数のメモリ装置６１０−１〜６１０−５のうち何れか１つ６１０−３は、メモリコントローラ６２０と直接連結されて通信することができる。複数のメモリ装置６１０−１〜６１０−５の相互間にチェーン（ｃｈａｉｎ）方式で連結されうる。メモリコントローラ６２０と直接連結されていない残りのメモリ装置６１０−１、６１０−２、６１０−４、６１０−５は、チェーンに沿って間接にホストと通信することができる。
実施形態によって、メモリ装置６１０の動作を制御することができるメモリコントローラ６２０は、モジュール６００内に具現され、またメモリ装置６１０と積層された構造で具現されることもある。
【００６３】
図１６は、図１に示されたメモリ装置を含むデータ処理システムの一実施形態を示す。
図１６を参照すると、データ処理システム８００は、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＭＰ３プレーヤ、またはＭＰ４プレーヤとして具現可能である。
【００６４】
データ処理システム８００は、メモリ装置８４０を含む。メモリ装置８４０は、メモリ装置８４０のデータ処理動作を制御することができるメモリコントローラ８５０を含む。
メモリコントローラ８５０は、本発明の実施形態によるメモリコントローラ１００、１００ａ、１００ｂに該当し、メモリ装置８４０は、本発明の実施形態によるメモリ装置２００、２００ａ、２００ｂに該当する。
【００６５】
プロセッサ８２０は、入力装置８３０を通じて入力されたデータによって、メモリ装置８４０に保存されたデータをディスプレイ８１０を通じてディスプレイすることができる。例えば、入力装置８３０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。
プロセッサ８２０は、データ処理システム８００の全般的な動作を制御し、メモリコントローラ８５０の動作を制御することができる。
【００６６】
図１７は、図１に示されたメモリ装置を含むデータ処理システムの他の実施形態を示す。
図１７を参照すると、データ処理システム９００は、携帯電話（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ＰＤＡ、または無線通信装置として具現可能である。
データ処理システム９００は、メモリ装置９５０を含む。メモリ装置９５０は、メモリ装置９５０の動作を制御することができるメモリコントローラ９６０を含む。メモリコントローラ９６０は、プロセッサ９４０の制御によってメモリ装置９５０のデータＤＡＴＡアクセス動作、例えば、プログラム（ｐｒｏｇｒａｍ）動作、イレーズ（ｅｒａｓｅ）動作、またはリード（ｒｅａｄ）動作を制御することができる。
【００６７】
メモリ装置９５０にプログラムされたページデータは、プロセッサ９４０とメモリコントローラ９６０との制御によって、ディスプレイ９３０を通じてディスプレイされる。
無線送受信器９１０は、アンテナＡＮＴを通じて無線信号を送受信することができる。例えば、無線送受信器９１０は、アンテナＡＮＴを通じて受信された無線信号をプロセッサ９４０で処理される信号に変更することができる。
したがって、プロセッサ９４０は、無線送受信器９１０から出力された信号を処理し、該処理された信号をメモリコントローラ９６０またはディスプレイ９３０に伝送しうる。メモリコントローラ９６０は、プロセッサ９４０によって処理された信号をメモリ装置９５０にプログラムすることができる。
【００６８】
また、無線送受信器９１０は、プロセッサ９４０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナＡＮＴを通じて外部装置に出力することができる。
入力装置９２０は、プロセッサ９４０の動作を制御するための制御信号またはプロセッサ９４０によって処理されるデータＤＡＴＡを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ  ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ  ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
【００６９】
プロセッサ９４０は、メモリコントローラ９６０から出力されたデータＤＡＴＡ、無線送受信器９１０から出力されたデータＤＡＴＡ、または入力装置９２０から出力されたデータＤＡＴＡが、ディスプレイ９３０を通じてディスプレイされるように、ディスプレイ９３０の動作を制御することができる。
メモリコントローラ９６０は、本発明の実施形態によるメモリコントローラ１００、１００ａ、１００ｂに該当し、メモリ装置９５０は、本発明の実施形態によるメモリ装置２００、２００ａ、２００ｂに該当する。
【００７０】
図１８は、図１に示されたメモリ装置を含むデータ処理システムのさらに他の一実施形態を示す。
図１８を参照すると、データ処理システム１０００は、イメージ処理装置、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話として具現可能である。
データ処理システム１０００は、メモリ装置１０４０のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ１０５０を含んだメモリ装置１０４０を含む。
【００７１】
データ処理システム１０００のセンサ１０１０は、イメージセンサ、温度センサ、モーションセンサ、音声センサなどであり得る。マルチメディアイメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ１０２０またはメモリ装置１０４０に伝送される。プロセッサ１０２０の制御によって、変換されたデジタル信号は、ディスプレイ１０３０を通じてディスプレイされるか、またはメモリ装置１０４０に保存することができる。
【００７２】
また、メモリ装置１０４０に保存されたデータは、プロセッサ１０２０またはメモリコントローラ１０５０の制御によって、ディスプレイ１０３０を通じてディスプレイされる。メモリコントローラ１０５０は、メモリ装置１０４０の動作を制御することができる。
メモリコントローラ１０５０は、本発明の実施形態によるメモリコントローラ１００、１００ａ、１００ｂに該当し、メモリ装置１０４０は、本発明の実施形態によるメモリ装置２００、２００ａ、２００ｂに該当する。
【００７３】
図１９は、図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を概略的に示す概念図である。
図１９を参照すると、マルチチップパッケージ１３００は、パッケージ基板１３１０上に順次に積層される多数の半導体装置１３３０〜１３５０（Ｃｈｉｐ  ＃１〜Ｃｈｉｐ  ＃３）を含みうる。多数の半導体装置１３３０〜１３５０のそれぞれは、前述したメモリコントローラまたはメモリ装置であり得る。メモリ装置は、前述した揮発性メモリ装置または不揮発性メモリ装置であり得る。
【００７４】
多数の半導体装置１３３０〜１３５０間の電気的連結のために、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａ、図示せず）、連結線（図示せず）、バンプ（ｂｕｍｐ、図示せず）、ソルダボール１３２０などが使われる。
一例として、図１6のように、第１半導体装置１３３０は、ロジックダイ（ｌｏｇｉｃｄｉｅ）であって、入出力インターフェース装置及びメモリコントローラを含み、第２半導体装置１３４０と第３半導体装置１３５０は、複数のメモリ装置が積層されたダイ（ｄｉｅ）であって、それぞれメモリセルアレイを含みうる。この際、第２半導体装置１３４０のメモリ装置と第３半導体装置１３５０は、実施形態によって、同じ種類のメモリ装置でもあり、他種のメモリ装置でもあり得る。
【００７５】
他の一例として、図１7のように、第１半導体装置ないし第３半導体装置１３３０〜１３５０のそれぞれは、それぞれのメモリコントローラを含みうる。この際、メモリコントローラは、実施形態によって、メモリセルアレイと同じダイにも、メモリセルアレイと異なるダイにもあり得る。
【００７６】
さらに他の一例として、図１8のように、第１半導体装置（Ｄｉｅ  １）１３３０は、光学インターフェース装置を含みうる。メモリコントローラは、第１半導体装置１３３０または第２半導体装置１３４０に位置し、メモリ装置は、第２半導体装置１３４０または第３半導体装置１３５０に位置して、メモリコントローラとシリコン貫通電極（ＴＳＶ）とに連結されうる。
また、前記実施形態は、メモリコントローラと複数のメモリセルアレイダイとが積層された構造として具現可能である。前記積層された構造として具現することによって、帯域幅の増加によるメモリ装置の性能向上、メモリ装置が占める面積を最小化することによって、消費電力及び生産コストを減少させることができる。
【００７７】
図２０は、図１９に示されたメモリ装置を含むマルチチップパッケージの一実施形態を立体的に示す概念図である。
図２０を参照すると、マルチチップパッケージ１３００´は、シリコン貫通電極（ＴＳＶ）１３６０を通じて相互連結された積層構造の多数のダイ（Ｄｉｅ  １〜  Ｄｉｅ  ３）１３３０〜１３５０を含む。ダイ（Ｄｉｅ  １〜  Ｄｉｅ  ３）１３３０〜１３５０のそれぞれは、メモリ装置２００の機能を具現するための複数の回路ブロック（図示せず）、周辺回路（Ｐｅｒｉｐｈｅｒｙ  ｃｉｒｃｕｉｔ）を含みうる。半導体装置１０の一例として、メモリセルアレイを含む半導体メモリ装置が適用可能であり、図１の装置が、半導体メモリ装置２００である場合、ダイ１３３０〜１３５０は、セルレイヤと指称され、複数の回路ブロックは、メモリブロックとして具現可能である。
【００７８】
シリコン貫通電極１３６０は、銅（Ｃｕ）などの金属を含む導電性物質からなり、シリコン基板の中央に配され、シリコン基板は、シリコン貫通電極１３６０を取り囲んでいる構造を有する。シリコン貫通電極１３６０とシリコン基板との間に絶縁領域（図示せず）が配置される。
【００７９】
本発明は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。
コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがあり、また、本発明による客体情報推定方法を行うためのプログラムコードは、キャリアウェーブ（例えば、インターネットを介した伝送）の形態で伝送することもできる。
【００８０】
また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードとして保存されて実行可能である。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマによって容易に推論されうる。
【００８１】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００８２】
本発明は、書き込みフェイルを減らすメモリ装置、それを含むメモリシステム及びその書き込み方法関連の技術分野に適用可能である。
【符号の説明】
【００８３】
１０：メモリシステム
１００、１００ａ、１００ｂ：メモリコントローラ
１１０：アービタ
１２０：書き込みキュー
１３０：読み出しキュー
１４０：トランザクション部
１５０：メモリインターフェース
２００、２００ａ、２００ｂ：メモリ装置
２１０：メモリセルアレイ
２２０：ローデコーダ
２３０：センスアンプ
２４０：カラムデコーダ
２５０：制御ロジック
２６０：データ入出力回路
２７０：書き込みキュー
２８０：イベント検出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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