(57)【要約】【課題】オン抵抗と入力容量との積が小さい電力用半導体装置を提供する。【解決手段】実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層１、第１導電形の第２の半導体層２、第２導電形の第３の半導体層３、第１導電形の第４の半導体層４、複数のゲート電極７、及び複数のフィールドプレート電極１０を備える。複数のフィールドプレート電極は、第１の半導体層の第１の面に垂直な第１の方向に沿って第２の半導体層中を延伸し、第１の面に平行な第２の方向に沿って第１の間隔で繰り返し配列される。複数のゲート電極は、第１の方向及び第２の方向に垂直な第３の方向に沿って、第４の半導体層中から第３の半導体層中を通り抜け第２の半導体層中に延伸し、且つ第１の方向に沿って第４の半導体層中、第３の半導体層中、及び第２の半導体層中を延伸し、第２の方向に沿って第１の間隔より大きい第２の間隔で繰り返し配列される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の面と第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の面に垂直な第１の方向に沿って前記第１の半導体層中を延伸し、且つ前記第１の面に平行な第２の方向に沿って前記第１の半導体層中を延伸し、前記第１の半導体層より第１導電形不純物濃度が低い第１導電形の第２の半導体層と、
前記第２の半導体層の表面から前記第１の方向に沿って前記第２の半導体層中を延伸し、且つ前記第２の方向に沿って前記第２の半導体層中を延伸する第２導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第１の方向に沿って前記第３の半導体層中を延伸し、且つ前記第２の方向に沿って前記第３の半導体層中を延伸し、前記第２の半導体層よりも第１導電形不純物濃度が高い第１導電形の第４の半導体層と、
前記第２の半導体層中を前記第１の方向及び前記第２の方向に垂直な第３の方向に延伸し且つ前記第１の方向に沿って延伸し、前記第２の方向に沿って第１の間隔で繰り返し配列された複数のフィールドプレートトレンチ内に、フィールドプレート絶縁膜を介して設けられた複数のフィールドプレート電極と、
前記第４の半導体層中から前記第３の半導体層中を通り抜け前記第２の半導体層中に延伸し、且つ前記第１の方向に沿って前記第４の半導体層中、前記第３の半導体層中、及び前記第２の半導体層中を延伸し、前記第２の方向に沿って前記第１の間隔より大きい第２の間隔で繰り返し配列された複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、
前記第３の半導体層と前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の半導体層の前記第２の面に電気的に接続された第２の電極と、
前記第１の半導体層上、前記第２の半導体層上、前記第３の半導体層上、及び前記第４の半導体層上に設けられた第１の層間絶縁膜と、
前記複数のフィールドプレート電極に電気的に接続され前記第１の層間絶縁膜上に設けられたフィールドプレート配線層と、
前記フィールドプレート配線層上及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜と、
前記複数のゲート電極に電気的に接続され、前記第２の層間絶縁膜上に設けられたゲート配線層と、
前記ゲート配線層上及び前記第２の層間絶縁膜上に設けられた第３の層間絶縁膜と、
を備え、
前記複数のフィールドプレート電極は第１の電極と電気的に接続され、
前記前記第２の間隔は前記第１の間隔の２倍以上の整数倍であり、
前記複数のゲート電極の各々は、前記第３の方向において前記複数のフィールドプレート電極のうちの１つと向かい合い、
前記複数のゲート電極の前記各々の前記ゲート絶縁膜は、前記複数のフィールドプレート電極のうちの前記１つの前記フィールドプレート絶縁膜と直接接合されており、
前記フィールドプレート絶縁膜は、前記ゲート絶縁膜より厚く、
前記第１の電極は、前記第１の層間絶縁膜、前記第２の層間絶縁膜、及び前記第２の層間絶縁膜を貫通する開口部を介して、前記第３の半導体層及び前記第４の半導体層に電気的に接続される電力用半導体装置。
【請求項２】
第１の面と第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の面に垂直な第１の方向に沿って前記第１の半導体層中を延伸し、且つ前記第１の面に平行な第２の方向に沿って前記第１の半導体層中を延伸し、前記第１の半導体層より第１導電形不純物濃度が低い第１導電形の第２の半導体層と、
前記第２の半導体層の表面から前記第１の方向に沿って前記第２の半導体層中を延伸し、且つ前記第２の方向に沿って前記第２の半導体層中を延伸する第２導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第１の方向に沿って前記第３の半導体層中を延伸し、且つ前記第２の方向に沿って前記第３の半導体層中を延伸し、前記第２の半導体層よりも第１導電形不純物濃度が高い第１導電形の第４の半導体層と、
前記第２の半導体層中を前記第１の方向及び前記第２の方向に垂直な第３の方向に延伸し且つ前記第１の方向に沿って延伸し、前記第２の方向に沿って第１の間隔で繰り返し配列された複数のフィールドプレートトレンチ内に、フィールドプレート絶縁膜を介して設けられた複数のフィールドプレート電極と、
前記第４の半導体層中から前記第３の半導体層中を通り抜け前記第２の半導体層中に延伸し、且つ前記第１の方向に沿って前記第４の半導体層中、前記第３の半導体層中、及び前記第２の半導体層中を延伸し、前記第２の方向に沿って前記第１の間隔より大きい第２の間隔で繰り返し配列された複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、
前記第３の半導体層と前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の半導体層の前記第２の面に電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項３】
前記複数のフィールドプレート電極は第１の電極と電気的に接続されている請求項２記載の電力用半導体装置。
【請求項４】
前記前記第２の間隔は前記第１の間隔の２倍以上の整数倍である請求項３記載の電力用半導体装置。
【請求項５】
前記複数のゲート電極の各々は、前記第３の方向において前記複数のフィールドプレート電極のうちの１つと向かい合う請求項４記載の電力用半導体装置。
【請求項６】
前記複数のゲート電極の前記各々の前記ゲート絶縁膜は、前記複数のフィールドプレート電極のうちの前記１つの前記フィールドプレート絶縁膜と直接接合されている請求項５記載の電力用半導体装置。
【請求項７】
前記複数のゲート電極の各々は、前記第３の方向において前記複数のフィールドプレート電極のうちの一組の隣り合うフィールドプレート電極の間隙と向かい合う請求項４記載の電力用半導体装置。
【請求項８】
前記フィールドプレート絶縁膜は、前記ゲート絶縁膜より厚い請求項２〜７のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記第１の半導体層上、前記第２の半導体層上、前記第３の半導体層上、及び前記第４の半導体層上に設けられた第１の層間絶縁膜と、
前記複数のフィールドプレート電極に電気的に接続され前記第１の層間絶縁膜上に設けられたフィールドプレート配線層と、
前記フィールドプレート配線層上及び前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜と、
前記複数のゲート電極に電気的に接続され、前記第２の層間絶縁膜上に設けられたゲート配線層と、
前記ゲート配線層上及び前記第２の層間絶縁膜上に設けられた第３の層間絶縁膜と、
をさらに備え、
前記第１の電極は、前記第１の層間絶縁膜、前記第２の層間絶縁膜、及び前記第２の層間絶縁膜を貫通する開口部を介して、前記第３の半導体層及び前記第４の半導体層に電気的に接続される請求項２〜８のいずれか１つに記載の電力用半導体装置。
【請求項１０】
第１の面と第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の面に垂直な第１の方向に沿って前記第１の半導体層中を延伸し、且つ前記第１の面に平行な第２の方向に沿って前記第１の半導体層中を延伸し、前記第１の半導体層より第１導電形不純物濃度が低い第１導電形の第２の半導体層と、
前記第２の半導体層の表面から前記第１の方向に沿って前記第２の半導体層中を延伸し、且つ前記第２の方向に沿って前記第２の半導体層中を延伸する第２導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第１の方向に沿って前記第３の半導体層中を延伸し、且つ前記第２の方向に沿って前記第３の半導体層中を延伸し、前記第２の半導体層よりも第１導電形不純物濃度が高い第１導電形の第４の半導体層と、
前記第４の半導体層中から前記前記３の半導体層中を通り抜け前記第２の半導体層中に延伸し、且つ前記第１の方向に沿って前記第４の半導体層中、前記第３の半導体層中、及び前記第２の半導体層中を延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第４の半導体層と直接電気的に接続されて前記第４の半導体層中を前記第１の方向に沿って延伸し、且つ前記第３の半導体層と直接電気的に接続された、金属ピラーと、
前記第３の半導体層、前記第４の半導体層、及び前記金属ピラーに電気的に接続された第１の電極と、
前記第１の半導体層の前記第２の面に電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項１１】
前記金属ピラーは、前記金属ピラーの前記第１の半導体層の前記第２の面側の先端及び前記金属ピラーの前記第１の方向に沿った側面で前記第３の半導体層と直接電気的に接続される請求項１０記載の電力用半導体装置。
【請求項１２】
前記金属ピラーは、前記第１の方向及び前記第２の方向に垂直な第３の方向に沿って前記第３の半導体層中から前記第４の半導体層中に延伸する請求項１１記載の電力用半導体装置。
【請求項１３】
前記金属ピラーは、前記第３の方向に沿って前記第３の半導体層中から前記第４の半導体層中を通り抜けて前記第３の半導体層中に延伸する請求項１１記載の電力用半導体装置。
【請求項１４】
前記金属ピラーは、前記金属ピラーの前記第１の半導体層の前記第２の面側の先端で、前記第１の方向及び前記第３の方向において、前記第３の半導体層と直接電気的に接続される請求項１０記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の絶縁ゲート型トランジスタが用いられる。これらの電力用半導体装置は、低オン抵抗化による低消費電力化が求められる。耐圧が数十Ｖ〜３００Ｖ程度の中高耐圧の絶縁ゲート型トランジスタでは、オン抵抗Ｒｏｎはチャネル層の密度に支配される。例えばＭＯＳＦＥＴの場合は、チャネル層は、ソース層とドリフト層との間のベース層の表面において、ゲート絶縁膜を介してゲート電極に向かい合った領域に形成される。ソース層とドリフト層との間隔は、チャネル長といい、電流の流れる経路の長さである。チャネル長に垂直なチャネル層の幅は、チャネル幅といい、電流経路の断面に相当する。同一チップ内にチャネル幅を多く形成するほど、チャネル層の抵抗を下げることができる。そのため、微細化により絶縁ゲート型トランジスタの低オン抵抗化が行われてきたが、微細化によるさらなる低オン抵抗化は限界がある。
【０００３】
そこで、チャネル幅の延伸する方向がチップに水平な方向ではなく、垂直な方向に延伸する絶縁ゲート形トランジスタが開発されている。このような絶縁ゲート形トランジスタでは、チャネル幅がチップの垂直方向に延伸し、チャネル長がチップの水平方向に延伸するように、ソース層、ベース層、ドリフト層、ドレイン層、及びゲート電極が設けられる。チップの垂直方向の厚さを増すほど、チャネル幅が増加するので、さらなるオン抵抗の低減が期待できる。
【０００４】
しかしながら、チャネル幅が増加するほど入力容量Ｃｉｓｓ及び帰還容量Ｃｒｓｓが増加してしまう。すなわち、オン抵抗とこれらの寄生容量との間にはトレードオフの関係がある。入力容量Ｃｉｓｓが増加するとゲート駆動回路の損失が大きくなる。また、帰還容量Ｃｒｓｓが増加すると高速応答性が劣化する。従って、チャネル幅の延伸する方向がチップに垂直な方向となる絶縁ゲート形トランジスタにおいて、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓまたはオン抵抗と寄生容量との積Ｒｏｎ・Ｃｒｓｓが低減されることが望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５９９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オン抵抗と入力容量との積が小さい電力用半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層と、第１導電形の第２の半導体層と、第２導電形の第３の半導体層と、第１導電形の第４の半導体層と、複数のゲート電極と、複数のフィールドプレート電極と、第１の電極と、第２の電極と、を備える。
【０００８】
第１の半導体層は、第１の面と第１の面とは反対側の第２の面とを有する。第２の半導体層は、第１の半導体層の第１の面から第１の面に垂直な第１の方向に沿って第１の半導体層中を延伸し、且つ第１の面に平行な第２の方向に沿って第１の半導体層中を延伸し、第１の半導体層より第１導電形不純物濃度が低い。第３の半導体層は、第２の半導体層の表面から第１の方向に沿って第２の半導体層中を延伸し、且つ第２の方向に沿って第２の半導体層中を延伸する。第４の半導体層は、第３の半導体層の表面から第１の方向に沿って第３の半導体層中を延伸し、且つ第２の方向に沿って第３の半導体層中を延伸し、第２の半導体層よりも第１導電形不純物濃度が高い。
【０００９】
複数のフィールドプレート電極は、第２の半導体層中を第１の方向及び第２の方向に垂直な第３の方向に延伸し且つ第１の方向に沿って延伸し、第２の方向に沿って第１の間隔で繰り返し配列された複数のフィールドプレートトレンチ内に、フィールドプレート絶縁膜を介して設けられる。複数のゲート電極は、第４の半導体層中から第３の半導体層中を通り抜け第２の半導体層中に延伸し、且つ第１の方向に沿って第４の半導体層中、第３の半導体層中、及び第２の半導体層中を延伸し、第２の方向に沿って第１の間隔より大きい第２の間隔で繰り返し配列された複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられる。
【００１０】
第１の電極は、第３の半導体層と第４の半導体層に電気的に接続され、第２の電極は、第１の半導体層の第２の面に電気的に接続される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る電力用半導体装置の要部模式斜視図。
【図２】図１中のＡ−Ａ線における要部模式平面図。
【図３】第１の実施形態の変形例に係る電力用半導体装置の図２に相当する要部模式平面図。
【図４】第１の実施形態に係る電力用半導体装置のオン抵抗のゲート電極の間隔に対する依存性を示すグラフ。
【図５】第１の実施形態に係る電力用半導体装置のオン抵抗・入力容量のゲート電極の間隔に対する依存性を示すグラフ。
【図６】第１の実施形態に係る電力用半導体装置のオン抵抗・帰還容量のゲート電極の間隔に対する依存性を示すグラフ。
【図７】第１の実施形態に係る電力用半導体装置のオン抵抗・出力容量のゲート電極の間隔に対する依存性を示すグラフ。
【図８】（ａ）〜（ｆ）第１の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図。
【図９】（ａ）〜（ｆ）第１の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図。
【図１０】第２の実施形態に係る電力用半導体装置の図２に相当する要部模式平面図。
【図１１】第２の実施形態の変形例に係る電力用半導体装置の図２に相当する要部模式平面図。
【図１２】第３の実施形態に係る電力用半導体装置の要部模式斜視図。
【図１３】第４の実施形態に係る電力用半導体装置の要部模式斜視図。
【図１４】第５の実施形態に係る電力用半導体装置の要部模式斜視図。
【図１５】第６の実施形態に係る電力用半導体装置の要部模式斜視図。
【図１６】第７の実施形態に係る電力用半導体装置の要部模式斜視図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１３】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。電力用半導体装置は、ＭＯＳＦＥＴを例に説明するが、ＩＧＢＴに対しても適用可能である。以後の実施例においても同様である。図１は、第１の実施形態に係る電力用半導体装置の要部模式斜視図である。図２は、図１のＡ−Ａの平面における要部模式平面図である。また、図１は、図２の領域Ｂにおける部分の斜視図である。なお、図１の斜視図では、ソース電極、及びドレイン電極は、図示を省略した。
【００１４】
図１に示したように、本実施形態に係る電力用半導体装置は、ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ形ベース層３、ｎ＋形ソース層４、複数のゲート電極７、複数のフィールドプレート電極９、ソース電極（図示せず）、及びドレイン電極（図示せず）を備える。ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ形ベース層３、及びｎ＋形ソース層４は、半導体層であり、例えば、シリコンである。ｎ形不純物は、例えば、リン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。
【００１５】
ｎ＋形ドレイン層１は、第１の面と第１の面とは反対側に第２の面とを有する。ｎ＋形ドレイン層のｎ形不純物の濃度は、例えば、１×１０１９／ｃｍ３以上である。ｎ＋形ドレイン層１の厚さは、１０〜５０μｍである。
【００１６】
ｎ−形ドリフト層２は、ｎ＋形ドレイン層１の第１の表面から第２の表面に向かって、すなわち、第１の表面に垂直なＺ方向に沿って、ｎ＋形ドレイン層１中を延伸する。また、ｎ−形ドリフト層２は、第１の表面に平行なＹ方向に沿ってｎ＋形ドレイン層１中を延伸する。ｎ−形ドリフト層２のｎ形不純物濃度は、例えば、５×１０１６／ｃｍ３である。
【００１７】
ｐ形ベース層３は、ｎ−形ドリフト層２の表面からＺ方向に沿ってｎ−形ドリフト層２中を延伸する。また、ｐ形ベース層３は、Ｙ方向に沿ってｎ−形ドリフト層中を延伸する。ｐ形ベース層３は、Ｚ方向及びＹ方向に平行なＸ方向において、ｎ−形ドリフト層２の中央に位置する。ｎ−形ドリフト層２のＸ方向においてｎ＋形ドレイン層１及びｐ形ベース層３により挟まれた部分（側部）のＸ方向における幅は、例えば、３μｍである。ｎ−形ドリフト層２のＺ方向においてｎ＋形ドレイン層１及びｐ形ベース層３により挟まれた部分（底部）のＺ方向における幅は、上記ｎ−形ドリフト層２の側部のＸ方向における幅とほぼ同じである。ｐ形ベース層３のｐ形不純物濃度は、例えば、１×１０１７〜１×１０１８／ｃｍ３である。
【００１８】
ｎ＋形ソース層４は、ｐ形ベース層３の表面からＺ方向に沿ってｐ形ベース層３中を延伸する。また、ｎ＋形ソース層４は、Ｙ方向に沿ってｐ形ベース層３中を延伸する。ｎ＋形ソース層４は、Ｘ方向においてｐ形ベース層３の中央に位置する。ｐ形ベース層３のＸ方向においてｎ−形ドリフト層２及びｎ＋形ソース層４に挟まれた部分（側部）のＸ方向における幅は、例えば、０．２〜１．０μｍである。ｐ形ベース層３のＺ方向においてｎ−形ドリフト層２及びｎ＋形ソース層４に挟まれた部分（底部）のＺ方向における幅は、上記ｐ形ベース層３の側部のＸ方向における幅とほぼ同じである。ｎ＋形ソース層４のｎ形不純物濃度は、例えば、１×１０１９／ｃｍ３以上である。ｎ＋形ソース層４のＸ方向における幅は、例えば、１．０〜２．０μｍである。
【００１９】
第１の層間絶縁膜１２が、ｎ＋形ソース層４、ｐ形ベース層３、ｎ−形ドリフト層２、及びｎ＋形ドレイン層１上に設けられる。第１の層間絶縁膜１２は、例えば、酸化シリコンである。酸化シリコンの代わりに、窒化シリコンまたは酸窒化シリコンとすることも可能である。
【００２０】
複数のフィールドプレートトレンチ８が、第１の層間絶縁膜１２の開口部を介して、ｎ−形ドリフト層２の側部内に設けられ、Ｙ方向に沿って、第１の間隔で繰り返し配列される。また、複数のフィールドプレートトレンチ８は、ｎ−形ドリフト層２中をＸ方向に延伸し、ｐ形ベース層３及びｎ＋形ドレイン層１とそれぞれｎ−形ドリフト層２を介して隣接する。また、複数のフィールドプレートトレンチ８は、ｎ−形ドリフト層２中をＺ方向に沿って延伸し、ｎ＋形ドレイン層１に達する。複数のフィールドトレンチ８は、必ずしもｎ＋形ドレイン層１に達する必要は無く、ｐ形ベース層３の底よりもｎ＋形ドレイン層１の第２の面側まで延伸していればよい。
【００２１】
フィールドプレート絶縁膜９が、複数のフィールドプレートトレンチ８の側壁及び底面を覆うように設けられる。フィールドプレート絶縁膜９は、例えば、酸化シリコンである。酸化シリコンの代わりに、窒化シリコン、又は、酸窒化シリコンとすることも可能である。
【００２２】
複数のフィールドプレート電極１０は、複数のフィールドプレートトレンチ８内に、フィールドプレート絶縁膜９を介して設けられる。フィールドプレート電極１０は、導電性材料であればよく、例えば、導電性のポリシリコンである。
【００２３】
フィールドプレート配線層１３が、第１の層間絶縁膜１２上に設けられ、第１の層間絶縁膜１２の開口部を介して、複数のフィールドプレート電極１０に電気的に接続される。フィールドプレート配線層１３は、例えば、導電性のポリシリコンである。
【００２４】
第２の層間絶縁膜は、フィールドプレート配線層１３を覆うように第１の層間絶縁膜１２上に設けられる。第２の層間絶縁膜１４は、例えば、酸化シリコンである。酸化シリコンの代わりに、窒化シリコンまたは酸窒化シリコンとすることも可能である。
【００２５】
第２の層間絶縁膜１４及び第１の層間絶縁膜１２を貫通する開口部を介して、複数のゲートトレンチ５が、Ｘ方向に沿ってｎ＋形ソース層４中からｐ形ベース層３中を通り抜けてｎ−形ドリフト層２中に延伸するように設けられる。複数のゲートトレンチ５は、Ｚ方向に沿って、ｎ＋形ソース層中、ｐ形ベース層中、及びｎ−形ドリフト層２中を延伸する。また、複数のゲートトレンチ５は、複数のフィールドプレートトレンチ８の第１の間隔より大きい第２の間隔で、Ｙ方向に沿って繰り返し配列される。
【００２６】
本実施形態では、複数のゲートトレンチ５の第２の間隔は、複数のフィールドプレートトレンチ８の第１の間隔の２倍である。隣り合うゲートトレンチ５は、それぞれ、Ｘ方向において、フィールドプレートトレンチ８の１つと向かい合う。すなわち、複数のゲートトレンチ５は、Ｙ方向において１つ飛ばして隣り合うフィールドプレートトレンチ８と、Ｘ方向において向かい合うように配列される。
【００２７】
ゲート絶縁膜６が、複数のゲートトレンチ５の側壁及び底面を覆うように設けられる。ゲート絶縁膜６は、例えば、酸化シリコンである。酸化シリコンの代わりに、窒化シリコン、又は、酸窒化シリコンとすることも可能である。
【００２８】
複数のゲート電極７は、複数のゲートトレンチ５内に、ゲート絶縁膜６を介して設けられる。ゲート電極７は、導電性材料であればよく、例えば、導電性のポリシリコンである。
【００２９】
以上より、複数のゲート電極７は、第２の間隔でＹ方向に沿って繰り返し配列され、複数のフィールドプレート電極１０は、第１の間隔でＹ方向に沿って繰り返し配列される。複数のゲート電極７の第２の間隔は、複数のフィールドプレート電極１０の第１の間隔の２倍である。隣り合うゲート電極７は、それぞれ、Ｘ方向において、フィールドプレート電極１０の１つと向かい合う。すなわち、複数のゲート電極７は、Ｙ方向において１つ飛ばして隣り合うフィールドプレート電極１０と、Ｘ方向において向かい合うように配列される。
【００３０】
本実施形態に係る電力用半導体装置では、ゲートトレンチ５とフィールドプレートトレンチ８とは、Ｘ方向において間にｎ−形ドリフト層２を介して離間している。すなわち、ゲート絶縁膜６は、Ｘ方向においてフィールドプレート絶縁膜９とｎ−形ドリフト層２を介して離間している。しかしながら、ゲートトレンチ５とフィールドプレートトレンチ８とがＸ方向において連結されていてもよい。すなわち、ゲート絶縁膜６は、フィールドプレート絶縁膜９と直接接合されていてもよい。また、フィールドプレート絶縁膜８は、ゲート絶縁膜６よりも厚い。
【００３１】
ゲート配線層１５が、第２の層間絶縁膜１４上に設けられ、第２の層間絶縁膜１４及び第１の層間絶縁膜１２を貫通する開口部を介して、複数のゲート電極７に電気的に接続される。ゲート配線層１５は、例えば、導電性のポリシリコンである。
【００３２】
第３の層間絶縁膜１６は、ゲート配線層１５を覆うように第２の層間絶縁膜１４上に設けられる。第３の層間絶縁膜１６は、例えば、酸化シリコンである。酸化シリコンの代わりに、窒化シリコンまたは酸窒化シリコンとすることも可能である。
【００３３】
第３の層間絶縁膜１６、第２の層間絶縁膜１４、及び第１の層間絶縁膜１２を貫通するソースコンタクト開口部１７が設けられる。図示しないソース電極が、第３の層間絶縁膜１６上に設けられ、ソースコンタクト開口部１７を介して、ｎ＋形ソース層４及びｐ形ベース層３と電気的に接続される。なお、本実施形態では、ｐ形ベース層３の表面にシリコンからなるｐ＋形コンタクト層１１が設けられる。ソース電極は、ｐ＋形コンタクト層１１を介してｐ形ベース層３と電気的に接続される。ｐ＋形コンタクト層１１のｐ形不純物濃度は、１×１０１８／ｃｍ３以上である。
【００３４】
ｐ＋形コンタクト層１１は、Ｘ方向に沿ってｐ型ベース層３からｎ−形ドリフト層２中へ突出している。すなわち、Ｘ方向において、ｎ＋形ドレイン層１とｐ＋形コンタクト層１１との間隔は、ｎ＋形ドレイン層１とｐ型ベース層３との間隔よりも大きい。この結果、Ｘ方向におけるｎ−形ドリフト層２の厚さが、ゲート配線層１３側の表面で内部よりも小さくなる。そのため、アバランシェ降伏が、ｐ形ベース層３とｎ−形ドリフト層２とのｐ−ｎ接合よりも、ｐ＋型コンタクト層１１とｎ−形ドリフト層２とのｐ−ｎ接合において発生しやすくなり、アバランシェ耐量が向上する。
【００３５】
図示しないドレイン電極が、ｎ＋形ドレイン層１の第２の面に電気的に接続される。ドレイン電極及びソース電極は、例えば、銅またはアルミニウムである。
【００３６】
次に本実施形態に係る電力用半導体装置の動作について説明する。ドレイン電極に、ソース電極に対して正の電圧を印加した状態で、ゲート電極７にソース電極に対して閾値を超える電圧を印加すると、ｐ形ベース層３のゲート絶縁膜と接する表面に反転分布によるチャネル層が形成される。この結果、電力用半導体装置はオン状態となる。ソース電極から供給された電子は、Ｘ方向に沿ってｎ＋形ソース層４、ｐ形ベース層３中のチャネル層、ｎ−形ドリフト層２、及びｎ＋形ドレイン層１を流れて、ドレイン電極に至る。この結果、ドレイン電極からソース電極に電流が流れる。
【００３７】
チャネル層のＸ方向における幅は、チャネル長である。チャネル層のＺ方向における幅は、チャネル幅である。電子は、チャネル幅が大きいほど流れやすくなる。すなわち、チャネル幅が大きいほど、チャネル抵抗が小さい。従来のトレンチゲートを有する電力用半導体装置では、チャネル幅は、チップの水平方向に沿って形成される。このため、微細化プロセスによりトレンチゲート間隔を小さくすることによってチャネル幅の密度を増大させ、チャネル抵抗を低減していた。
【００３８】
これに対して本実施形態に係る電力用半導体装置では、チャネル幅がチップの垂直方向（Ｚ方向）に沿って形成される。このため、微細化プロセスに頼ることなく、ｎ＋形ソース層４、ｐ形ベース層３、ｎ−形ドリフト層２、及びゲート電極７を、チップの垂直方向（Ｚ方向）に沿って長くなるように形成することによってチャネル幅の密度を増大させ、チャネル抵抗を低減することが可能となる。微細化プロセスによりゲート電極７のＹ方向における間隔（第２の間隔）を小さくすることによって、さらにチャネル抵抗を低減することができる。
【００３９】
次に、ゲート電極７に閾値以下の電圧が印加されると、ｐ形ベース層３中に形成されていたチャネル層が消失する。この結果、電流が遮断されて、電力用半導体装置はオフ状態となる。このとき、ドレイン電極−ソース電極間の電圧が上昇すると同時に、ｐ形ベース層３とｎ−形ドリフト層２とのｐ−ｎ接合からｎ−形ドリフト層２中に、空乏層が広がり始める。
【００４０】
本実施形態に係る電力用半導体装置では、Ｙ方向に沿って第１の間隔で繰り返し配列された複数のフィールドプレート電極１０がｎ−形ドリフト層２中に設けられている。フィールプレート電極１０は、ソース電極に電気的に接続されているため、ソース電位を有する。このため、ｎ＋形ドレイン層１とフィールプレート電極１０との間にドレイン電極−ソース電極間の電圧が印加される。この結果、フィールドプレート絶縁膜９からｎ−形ドリフト層２に向かって空乏層が広がるので、フィールドプレート電極１０が存在しない場合と比べて、ｎ−形ドリフト層２が容易に完全に空乏化する。
【００４１】
これにより、本実施形態に係る電力用半導体装置では、耐圧の低下を引き起こすことなく、ｎ−形ドリフト層２のｎ形不純物濃度を高くすることが可能となる。すなわちドリフト抵抗を低減できる。フィールドプレート電極のＹ方向における第１の間隔を小さくするほど、ｎ−形ドリフト層は空乏化しやすくなるので、ｎ−形ドリフト層のｎ形不純物濃度を高くすることができる。すなわち、フィールドプレート電極の第１の間隔を小さくするほど、ドリフト抵抗は低減できる。
【００４２】
電力用半導体装置のオン抵抗Ｒｏｎは、ドリフト抵抗Ｒｄｒ及びチャネル抵抗Ｒｃｈの和に依存する。従って、電力用半導体装置において、Ｙ方向におけるゲート電極７の第２の間隔及びフィールドプレート電極１０の第１の間隔をともに小さくすることによって、オン抵抗Ｒｏｎを大きく低減することができる。しかしながら、ゲート電極７の第２の間隔を小さくしてチャネル抵抗Ｒｃｈを低減すると、電力用半導体装置の入力容量Ｃｉｓｓ及び帰還容量Ｃｒｓｓが逆に増大するという問題が発生する。これは、入力容量Ｃｉｓｓ及び帰還容量Ｃｒｓｓがチャネル幅の増加により増加するためである。従って、チャネル抵抗Ｒｃｈと入力容量Ｃｉｓｓ（または帰還容量Ｃｒｓｓ）との間にはトレードオフの関係がある。ここで、入力容量Ｃｉｓｓは、ゲート−ドレイン間容量ＣＧＤとゲート−ソース間容量ＣＧＳとの和である。また、帰還容量Ｃｒｓｓは、ゲート−ドレイン間容量ＣＧＤである。
【００４３】
電力用半導体装置では、オン抵抗Ｒｏｎが大きいほど電力用半導体装置の動作中の電力損失が大きくなる。また、入力容量Ｃｉｓｓが大きいほどゲート駆動回路の電力損失が大きくなる。帰還容量Ｃｒｓｓが大きいと電力用半導体装置の高速応答性が劣化する。電力用半導体装置において、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓ及びオン抵抗と帰還容量との積Ｒｏｎ・Ｃｒｓｓはチップ面積によらず一定であり、電力用半導体装置の指標（Figure of Merit）となる。Ｒｏｎ・Ｃｉｓｓ及びＲｏｎ・Ｃｒｓｓが小さいほど、同一のオン抵抗Ｒｏｎに対しては、入力容量Ｃｉｓｓ及び帰還容量Ｃｒｓｓを小さくすることができる。電力用半導体装置において、オン抵抗と入力容量の積Ｒｏｎ・Ｃｉｓｓ及びオン抵抗と帰還容量の積Ｒｏｎ・Ｃｒｓｓの低減が強く望まれる。
【００４４】
本実施形態に係る電力用半導体装置では、上記問題点を鑑みて、Ｙ方向におけるゲート電極７の第１の間隔は、Ｙ方向におけるフィールドプレート電極１０の間隔より大きく設定される。本実施形態では、フィールドプレート電極１０の第１の間隔を小さくすることにより、ドリフト抵抗Ｒｄｒを低減する。ゲート電極７の第２の間隔をフィールドプレート電極１０の第１の間隔より大きくすることにより、フィールドプレート電極１０の第１の間隔と同じとした場合より入力容量Ｃｉｓｓ（または帰還容量Ｃｒｓｓ）を小さくすることができる。この反面、チャネル抵抗Ｒｃｈが大きくなってしまう。しかしながら、オン抵抗Ｒｏｎはチャネル抵抗Ｒｃｈとドリフト抵抗Ｒｄｒの和によってきまるので、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓ及びオン抵抗と帰還容量との積Ｒｏｎ・Ｃｒｓｓは低減できる。
【００４５】
以下に一例を示して説明する。ゲート電極７の第２の間隔とフィールドプレート電極１０の第１の間隔が同じ場合、すなわち、図２において、ゲート電極５の各々がフィールドプレート電極の各々と、Ｘ方向において隣り合っている場合を比較例に考える。この場合の、チャネル抵抗をＲｃｈ１、ドリフト抵抗をＲｄｒ１、オン抵抗をＲｏｎ１、及び入力容量をＣｉｓｓ１とする。次に、フィールドプレート電極１０のＹ方向における第１の間隔は同じで、ゲート電極５のＹ方向における第２の間隔を上記比較例のｎ倍にした場合を考える。図２の本実施形態では、ｎ＝２に相当するが、本実施形態の一般的な場合で考える。説明を容易にするために理想的な場合で近似すると、本実施形態の、オン抵抗Ｒｏｎｎ、チャネル抵抗Ｒｃｈｎ、ドリフト抵抗Ｒｄｒｎ、入力容量Ｃｉｓｓｎ、及びオン抵抗と入力容量との積Ｒｏｎｎ・Ｃｉｓｓｎは、それぞれ、以下のようになる。
Ｒｏｎｎ＝Ｒｃｈｎ＋Ｒｄｒｎ
Ｒｃｈｎ＝ｎ・Ｒｃｈ１
Ｒｄｒｎ＝Ｒｄｒ１
Ｃｉｓｓｎ＝Ｃｉｓｓ１／ｎ
Ｒｏｎｎ・Ｃｉｓｓｎ＝（Ｒｃｈｎ＋Ｒｄｒｎ）・Ｃｉｓｓ１／ｎ
＝（Ｒｃｈ１＋Ｒｄｒ１／ｎ）・Ｃｉｓｓ１
ここで、比較例のオン抵抗と入力容量との積Ｒｏｎ１・Ｃｉｓｓ１は、
Ｒｏｎ１・Ｃｉｓｓ１＝（Ｒｃｈ１＋Ｒｄｒ１）・Ｃｉｓｓ１
であるので、本実施形態に係る電力用半導体装置では、比較例の電力用半導体装置と比較して、（１−１／ｎ）・Ｒｄｒ１・Ｃｉｓｓ１だけオン抵抗と入力容量との積が小さくなる。ドリフト抵抗がチャネル抵抗よりも高い場合（Ｒｄｒ＞Ｒｃｈ）ほど、すなわち、耐圧が高い電力用半導体装置ほど、本実施形態により、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓを低減できる。
【００４６】
図２の本実施形態に係る電力用半導体装置では、ｎ＝２であり、ドリフト抵抗とチャネル抵抗が同じと仮定すると、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓは比較例の電力用半導体装置と比べて２５％減少することとなる。
【００４７】
また、図３には、本実施形態に係る電力用半導体装置の変形例の要部模式平面図を示す。図３は、図２において、ゲート電極７のＹ方向における第２の間隔を、フィールドプレート電極１０のＹ方向における第１の間隔の３倍（ｎ＝３）とした例である。この場合も、上記よりオン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓは約３３％減少する。
【００４８】
図４に、本実施形態に係る電力用半導体装置のオン抵抗とチップ面積との積Ｒｏｎ・Ａのゲート電極７の間隔に対する依存性を示す。前述のように、ゲート電極７のＹ方向における第２の間隔が大きくなると、チャネル幅の密度が減少するので、チャネル抵抗が増大するため、Ｒｏｎ・Ａはゲート電極７の間隔が大きくなるほど増加する。
【００４９】
図５に、本実施形態に係る電力用半導体装置のオン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓのゲート電極の間隔に対する依存性を示す。Ｒｏｎ・Ｃｉｓｓは、ゲート電極７のＹ方向における第２の間隔が大きくなると、指数関数的に減少する。これは、上述の理由による。
【００５０】
図６に、本実施形態に係る電力用半導体装置のオン抵抗と帰還容量との積Ｒｏｎ・Ｃｒｓｓのゲート電極の間隔に対する依存性を示す。Ｒｏｎ・Ｃｒｓｓは、ゲート電極７のＹ方向における間隔が大きくなると、指数関数的に減少する。これは、帰還容量Ｃｒｓｓが入力容量Ｃｉｓｓと同様にチャネル密度が増加すると増加するためである。
【００５１】
図７に、オン抵抗と出力容量との積Ｒｏｎ・Ｃｏｓｓのゲート電極７の間隔に対する依存性を示す。ここで、Ｃｏｓｓはドレイン−ソース間容量ＣＤＳとゲート−ドレイン間容量ＣＧＤとの和である。本実施形態では、ゲート電極７とｎ＋形ドレイン層１との間にソース電位のフィールドプレート電極１０が設けられている。このため、ゲート電極７は、フィールドプレート電極１０にシールドされるため、ゲート−ドレイン間容量ＣＧＤはドレイン−ソース間容量ＣＤＳと比べて無視できるほど小さい。また、ドレイン−ソース間容量ＣＤＳは、フィールドプレート電極１０の間隔が一定であれば一定である。これによって、Ｃｏｓｓはゲート電極７のＹ方向における第２の間隔の大きさに対してほとんど依存しない。従ってＲｏｎ・Ｃｏｓｓは、Ｒｏｎのゲート電極７の間隔への依存性により支配され、ゲート電極７の間隔が大きくなるほど増加する。
【００５２】
以上、本実施形態に係る電力用半導体装置では、複数のゲート電極７のＹ方向における第２の間隔を、複数のフィールドプレート電極１０のＹ方向における第１の間隔より大きくすることにより、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓ及びオン抵抗と帰還容量との積Ｒｏｎ・Ｃｒｓｓを低減することができる。また、本実施形態に係る電力用半導体装置では、ゲート電極７は、ソース電極と電気的に接続されたフィールドプレート電極１０とＸ方向において向かい合っている。このため、ゲート電極７は、ソース電位のフィールドプレート電極１０によりシールドされるので、ゲート−ドレイン間容量ＣＧＤが大きく低減される。すなわち、帰還容量Ｃｒｓｓが大きく低減される。
【００５３】
さらに、ゲート電極７のＹ方向における第２の間隔が大きいほど、ソース電極とｎ＋形ソース層とのコンタクト面積が大きくなるので、ソースコンタクト抵抗が低減される。また、ゲート電極７のＹ方向における第２の間隔が大きいほど、Ｙ方向におけるｐ＋形コンタクト層１１の領域が広がる。ｐ＋形コンタクト層１１は、前述のように、ｐ形ベース層３よりｎ−形コンタクト層２へ突出していることにより、アバランシェ降伏がｐ＋形コンタクト層１１とｎ−形ドリフト層２とのｐ−ｎ接合で発生しやすくしている。すなわち、ｐ＋形コンタクト層１１とｎ−形ドリフト層２との接合はクランプダイオードとして機能する。このため、ゲート電極７のＹ方向における第２の間隔が大きくなるほど、アバランシェ耐量が向上する。
【００５４】
次に、本実施形態に係る電力用半導体装置の製造方法を、図８（ａ）〜（ｆ）及び図９（ａ）〜（ｆ）を用いて説明する。
【００５５】
図８（ａ）に示したように、ｎ＋形ドレイン層１の第１の表面上に形成された所望のパターンを有するマスクＭを用いて、ＲＩＥ（Reactive Ion Etching）によりｎ＋形ドレイン層１の第１の表面をエッチングする。この結果、ｎ＋形ドレイン層の第１の表面から第２の表面に延伸するトレンチが形成される。
【００５６】
次に、図８（ｂ）に示したように、上記トレンチの側壁及び底面に沿って、ｎ−形ドリフト層２、ｐ形ベース層３、及びｎ＋形ソース層４が、順にｎ＋形ドレイン層１上にＣＶＤ（Cheimcal Vapor Deposition）によりエピタキシャル成長される。
【００５７】
その後、図８（ｃ）に示したように、ＣＭＰ（Chemical Mechanical Polishing）により、ｎ＋形ソース層４、ｐ形ベース層３、及びｎ−形ドリフト層２をｎ＋形ドレイン層１が露出するまで平坦化する。この結果、ｎ−形ドリフト層２は、ｎ＋形ドレイン層１の第１の表面からＺ方向に沿って、ｎ＋形ドレイン層１中を延伸する。また、ｎ−形ドリフト層２は、Ｙ方向に沿ってｎ＋形ドレイン層１中を延伸する。
【００５８】
ｐ形ベース層３は、ｎ−形ドリフト層２の表面からＺ方向に沿ってｎ−形ドリフト層２中を延伸する。また、ｐ形ベース層３は、Ｙ方向に沿ってｎ−形ドリフト層２中を延伸する。ｐ形ベース層３は、Ｘ方向において、ｎ−形ドリフト層２の中央に位置する。ｎ−形ドリフト層２のＸ方向においてｎ＋形ドレイン層１及びｐ形ベース層３により挟まれた部分（側部）のＸ方向における幅、及び、ｎ−形ドリフト層２のＺ方向においてｎ＋形ドレイン層１及びｐ形ベース層３により挟まれた部分（底部）のＺ方向における幅は、ｎ−形ドリフト層２のエピタキシャル成長による膜厚できまり、側部と底部の結晶面方位が同じ場合には、ほぼ同じ値になる。
【００５９】
ｎ＋形ソース層４は、ｐ形ベース層３の表面からＺ方向に沿ってｐ形ベース層３中を延伸する。また、ｎ＋形ソース層４は、Ｙ方向に沿ってｐ形ベース層３中を延伸する。ｎ＋形ソース層４は、Ｘ方向においてｐ形ベース層３の中央に位置する。ｐ形ベース層３のＸ方向においてｎ−形ドリフト層２及びｎ＋形ソース層４に挟まれた部分（側部）のＸ方向における幅、及びｐ形ベース層３のＺ方向においてｎ−形ドリフト層２及びｎ＋形ソース層４に挟まれた部分（底部）のＺ方向における幅は、ｐ形ベース層３のエピタキシャル成長による膜厚できまり、側部と底部の結晶面方位が同じ場合には、ほぼ同じ値になる。
【００６０】
次に図示は省略するが、所定のマスクを用いてｐ形ベース層３の表面にｐ形不純物をイオン注入し、その後熱処理を実施することにより、ｐ＋形コンタクト層１１がｐ形ベース層の表面に形成される。
【００６１】
次に、図８（ｄ）に示したように、第１の層間絶縁膜１２が、ｎ＋形ソース層４、ｐ形ベース層３、ｎ−形ドリフト層２、及びｎ＋形ドレイン層１上に、ＣＶＤにより形成される。第１の層間絶縁膜１２は、酸化シリコンである。第１の層間絶縁膜１２には、ＲＩＥにより所定の位置に開口部が形成される。
【００６２】
複数のフィールドプレートトレンチ８が、第１の層間絶縁膜１２の開口部を介して、ｎ−形ドリフト層２の側部内にＲＩＥにより形成され、Ｙ方向に沿って、第１の間隔で繰り返し配列される。また、複数のフィールドプレートトレンチ８は、ｎ−形ドリフト層２中をＸ方向に延伸し、ｐ形ベース層３及びｎ＋形ドレイン層１とそれぞれｎ−形ドリフト層２を介して隣接する。また、複数のフィールドプレートトレンチ８は、ｎ−形ドリフト層２中をＺ方向に沿って延伸し、ｎ＋形ドレイン層１に達する。
【００６３】
次に、図８（ｅ）に示したように、フィールドプレート絶縁膜９が、複数のフィールドプレートトレンチ８の側壁及び底面を覆うように形成される。フィールドプレート絶縁膜９は、例えば、熱酸化により形成された酸化シリコンである。フィールドプレート絶縁膜９は、ＣＶＤにより形成されることも可能である。
【００６４】
次に、図８（ｆ）に示したように、複数のフィールドプレート電極１０は、複数のフィールドプレートトレンチ８内に、フィールドプレート絶縁膜９を介して設けられる。フィールドプレート電極１０は、ＣＶＤによりフィールドプレートトレンチ８内に埋め込まれた導電性のポリシリコンである。導電性のポリシリコンは、ＣＶＤにより同時に、フィールドプレート電極１０上、及び第１の層間絶縁膜１２上の全面に形成され、複数のフィールドプレート電極１０に電気的に接続されたフィールドプレート配線層１３になる。
【００６５】
次に、図９（ａ）示したように、フィールドプレート配線層１３は、所定のマスクを用いてＲＩＥを実施することにより、所定のパターンに形成される。
【００６６】
次に、図９（ｂ）に示したように、第２の層間絶縁膜１４が、フィールドプレート配線層１３を覆うように第１の層間絶縁膜１２上に設けられる。第２の層間絶縁膜１４は、ＣＶＤにより形成された酸化シリコンである。
【００６７】
次に、所定のマスクを用いてＲＩＥにより、第２の層間絶縁膜１４及び第１の層間絶縁膜１２を貫通する開口部が形成される。この開口部を介して、ＲＩＥにより、複数のゲートトレンチ５が、Ｘ方向に沿ってｎ＋形ソース層４中からｐ形ベース層３中を通り抜けてｎ−形ドリフト層２中に延伸し、且つ、Ｚ方向に沿って、ｎ＋形ソース層４中、ｐ形ベース層３中、及びｎ−形ドリフト層２中を延伸するように形成される。また、複数のゲートトレンチ５は、複数のフィールドプレートトレンチの第１の間隔より大きい第２の間隔で、Ｙ方向に沿って繰り返し配列される。
【００６８】
複数のゲートトレンチ５の第２の間隔は、複数のフィールドプレートトレンチ８の第１の間隔の２倍である。隣り合うゲートトレンチ５は、それぞれ、Ｘ方向において、フィールドプレートトレンチ８の１つと向かい合う。すなわち、複数のゲートトレンチ５は、Ｙ方向において１つ飛ばして隣り合うフィールドプレートトレンチ８と、Ｘ方向において向かい合うように配列される。
【００６９】
次に、図９（ｃ）に示したように、ゲート絶縁膜６が、複数のゲートトレンチ５の側壁及び底面を覆うように設けられる。ゲート絶縁膜６は、熱酸化により形成された酸化シリコンである。ゲート絶縁膜６は、ＣＶＤにより形成された酸化シリコンでもよい。
【００７０】
次に、図９（ｄ）に示したように、複数のゲート電極７は、複数のゲートトレンチ５内に、ゲート絶縁膜６を介して設けられる。ゲート電極７は、ＣＶＤによりゲートトレンチ５内に埋め込まれた導電性のポリシリコンである。導電性のポリシリコンは、ＣＶＤにより同時に、ゲート電極７上、及び第２の層間絶縁膜１４上の全面に形成され、複数のゲート電極７に電気的に接続されたゲート配線層１５になる。
【００７１】
次に、図９（ｅ）に示したように、所定のマスクを用いてＲＩＥにより、ゲート配線層１５は所定のパターンに形成される。
【００７２】
次に、図１に示したように、第３の層間絶縁膜１６が、ゲート配線層１５を覆うように第２の層間絶縁膜１４上に設けられる。
【００７３】
その後、ＲＩＥにより、第３の層間絶縁膜１６、第２の層間絶縁膜１４、及び第１の層間絶縁膜１２を貫通するソースコンタクト開口部１７が形成される。図示は省略するが、この後、このソースコンタクト開口部１７を介して、ソース電極がｐ＋形コンタクト層１１上及びｎ＋形ソース層４上に形成される。ドレイン電極が、ｎ＋形ドレイン層１の第２の面上に形成される。
【００７４】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置を図１０を用いて説明する。図１０は第２の実施形態に係る電力用半導体装置の図２に相当する要部模式平面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００７５】
本実施形態に係る電力用半導体装置は、図２に示した第１の実施形態に係る電力用半導体装置において、複数のゲート電極７の各々が、Ｘ方向において、複数のフィールドプレート電極１０のうちの一組の隣り合うフィールドプレート電極の間隙と向かい合うように設けられる。この点において、本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置と相異する。
【００７６】
本実施形態に係る電力用半導体装置においても、第１の実施形態と同様に、複数のゲート電極７のＹ方向における第２の間隔を、複数のフィールドプレート電極のＹ方向における第１の間隔より大きくすることにより、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓ及びオン抵抗と帰還容量との積Ｒｏｎ・Ｃｒｓｓを低減することができる。
【００７７】
本実施形態に係る電力用半導体装置では、ゲート電極７がＸ方向において、隣り合うフィールドプレート電極１０の間隙に向かい合うように設けられる。このため、チャネル層を介してｎ−形ドリフト層に流れてきた電子が、フィールドプレート電極１０により進路を妨げられなくなるので、ドリフト抵抗が低減される。しかしながら、ゲート電極７に対するフィールドプレート電極１０によるシールド効果が低減されるので、ゲート−ドレイン間容量ＣＧＤが大きくなるデメリットがある。
【００７８】
図１１は、本実施形態の変形例に係る電力用半導体装置の図２に相当する要部模式平面図である。図１０との違いは、ゲート電極７のＹ方向における第２の間隔を、フィールドプレート電極１０のＹ方向における第１の間隔の３倍とした点である。本変形例に係る電力用半導体装置においても、本実施形態にかかる電力用半導体装置と同様な効果が得られる。
【００７９】
（第３の実施形態）
第３の実施形態に係る電力用半導体装置を図１２を用いて説明する。図１２は、本実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００８０】
図１２に示したように、本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置と同様に、ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ形ベース層３、ｎ＋形ソース層４、複数のゲート電極７、ソース電極、及びドレイン電極を備える。本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置における、複数のフィールドプレート電極１０を有しない。
【００８１】
また、本実施形態に係る電力用半導体装置では、Ｘ方向に沿ってｐ形ベース層３中からｎ＋形ソース層４中へ延伸し、Ｚ方向に沿ってｎ＋形ソース層中４及びｐ形ベース層中を延伸する金属ピラー１８を有する。金属ピラー１８は、高融点の金属材料であればよく、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、チタン（Ｔｉ）、または窒化チタン（ＴｉＮ）等を金属ピラー１８とすることができる。金属ピラー１８は、ｐ形ベース層のＺ方向においてｎ＋形ソース層４及びｎ−形ドリフト層２に挟まれた部分の中に達する。金属ピラー１８は、図示しないソース電極に直接電気的に接続される。
【００８２】
金属ピラー１８は、Ｚ方向に沿った側面でｎ＋形ソース層４と直接電気的に接続される。また、金属ピラー１８は、Ｚ方向に沿った側面でｐ形ベース層と直接電気的に接続される。さらに、金属ピラー１８は、ｎ＋形ドレイン層１の第２の面側の先端で、ｐ形ベース層３と直接電気的に接続される。
【００８３】
本実施形態に係る電力用半導体装置は、上記の点において第１の実施形態に係る電力用半導体装置と相異する。
【００８４】
本実施形態に係る電力用半導体装置は、金属ピラー１８がｎ＋形ソース層とＺ方向に沿って直接電気的に接続されることによって、ソース抵抗が大きく低減される。この結果、オン抵抗が低減され、オン抵抗と入力容量との積Ｒｏｎ・Ｃｉｓｓが低減される。
【００８５】
また、金属ピラー１８がＺ方向に沿ってｐ形ベース層３と直接電気的に接続されることによって、ｐ形ベース層３中に発生した正孔を容易にソース電極に排出することができる。アバランシェ降伏が、ｐ形ベース層３の底部のｎ−形ドリフト層２とｐ形ベース層３とのｐ−ｎ接合で発生すると、正孔がｐ形ベース層中に生成される。金属ピラー１８が存在しない場合は、この正孔は、ｐ形ベース層３中のｎ−形ドリフト層２とｎ＋形ソース層４とにより挟まれた部分をＺ方向に沿って流れて、ソース電極へ排出される。このため、正孔による電流によってｐ形ベース層３の底部はｎ＋形ソース層４に対して電位が上昇する。この結果、ｎ＋形ソース層４、ｐ型ベース層３、及びｎ−型ドリフト層４により形成される寄生トランジスタがオン状態となるラッチアップが起こり、電力用半導体装置が破壊される。
【００８６】
本実施形態に係る電力用半導体装置では、金属ピラー１８により正孔が容易にソース電極に排出されるため、ラッチアップの発生が抑制される。このため、本実施形態に係る電力用半導体装置では、アバランシェ耐量が向上する。
【００８７】
なお、本実施形態に係る電力用半導体装置では、ゲート絶縁膜６を介してゲート電極７が設けられるゲートトレンチ５は、Ｘ方向に沿って第１の側に向かって、ｎ＋形ソース層４中からｐ形ベース層３を通り抜けてｎ−形ドリフト層２中に延伸し、かつ第１の側とは反対側に向かって、ｎ＋形ソース層４中からｐ形ベース層３を通り抜けてｎ−形ドリフト層２中へ延伸するように設けられる。さらに、ゲートトレンチ５は、Ｚ方向に沿ってｎ＋形ソース層４中、ｐ形ベース層３中、及びｎ−形ドリフト層２中を延伸する。すなわち、ゲートトレンチ５は、Ｘ方向において間にｎ＋形ソース層を介して隣合う第１の実施形態に係るゲートトレンチが、連結されて１つになった構造である。しかしながら、本実施形態に係るゲートトレンチ５は、第１の実施形態と同様にＸ方向においてｎ＋形ソース層４を介して隣合うゲートトレンチとすることも可能である。以下の実施形態においても同様である。
【００８８】
（第４の実施形態）
第４の実施形態に係る電力用半導体装置を図１３を用いて説明する。図１３は第４の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
【００８９】
本実施形態に係る電力用半導体装置では、第３の実施形態に係る電力用半導体装置と比較して、金属ピラー１８がｐ型ベース層３中からｎ＋形ソース層４中を通り抜けて反対側のｐ型ベース層３中へ延伸する。この点で、本実施形態に係る電力用半導体装置は、第３の実施形態に係る電力用半導体装置と相異する。
【００９０】
本実施形態に係る電力用半導体装置においても、第３の実施形態にかかる電力用半導体装置と同様な効果が得られる。さらに、本実施形態に係る電力用半導体装置では、第３の実施形態に比べて、ソース抵抗を低くすることができる。
【００９１】
（第５の実施形態）
第５の実施形態に係る電力用半導体装置を図１４を用いて説明する。図１４は第５の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第４の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第４の実施形態との相異点について主に説明する。
【００９２】
本実施形態に係る電力用半導体装置では、第４の実施形態に係る電力用半導体装置と比較して、金属ピラー１８がＸ方向及びＺ方向において、ｐ型ベース層３中に延伸していない。この点において本実施形態に係る電力用半導体装置は、第４の実施形態に係る電力用半導体装置と相異する。
【００９３】
本実施形態に係る電力用半導体装置は上記金属ピラー１８を有することにより、金属ピラー１８を形成する製造工程において製造バラツキが発生しても、金属ピラー１８が、ｐ型ベース層１８の外側に突き抜けることを防止することができる。これ以外の点においては、本実施形態に係る電力用半導体装置においても、第４の実施形態に係る電力用半導体装置と同様な効果がえられる。
【００９４】
（第６の実施形態）
第６の実施形態に係る電力用半導体装置を図１５を用いて説明する。図１５は第６の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第５の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第５の実施形態との相異点について主に説明する。
【００９５】
本実施形態に係る電力用半導体装置では、第５の実施形態に係る電力用半導体装置と比較して、金属ピラー１８は、ｎ＋形ドレイン層１の第２の面側の先端で、Ｘ方向及びＺ方向において、ｐ型ベース層３と直接電気的に接続されるように先端部でＸ方向において幅広になっている。金属ピラー１８のＺ方向に沿った側面全域では、金属ピラー１８はｐ型ベース層３と直接電気的に接続されない。この点において、本実施形態に係る電力用半導体装置は、第５の実施形態に係る電力用半導体装置と相異する。
【００９６】
本実施形態に係る電力用半導体装置では、第５の実施形態に係る電力用半導体装置と比較して、上記金属ピラー１８により、Ｙ方向のソース領域が増えるので、チャネル密度の低減が抑制されながら、アバランシェ耐量が向上する。  
（第７の実施形態）
第７の実施形態に係る電力用半導体装置を図１６を用いて説明する。図１６は第７の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。
【００９７】
本実施形態に係る電力用半導体装置では、第６の実施形態に係る電力用半導体装置と比較して、金属ピラー１８は、ｎ＋形ドレイン層１の第２の面側の先端で、Ｘ方向及びＺ方向において、ｐ型ベース層３と直接電気的に接続されるが、先端が幅広になっていない。すなわち、金属ピラー１８は、Ｚ方向に沿ってＸ方向における幅が一様で、その先端で、ｎ＋形ソース層４からｐ型ベース層３中へ突出している。この点で、本実施形態に係る電力用半導体装置は、第６の実施形態に係る電力用半導体装置と相異する。
【００９８】
本実施形態に係る電力用半導体装置においても、第６の実施形態に係る電力用半導体装置と同様な効果が得られる。本実施形態に係る電力用半導体装置では、第６の実施形態に係る電力用半導体装置と比較して、金属ピラー１８のＸ方向における幅がＺ方向において一様であるので、製造工程において容易に金属ピラー１８を形成することができる。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１  ｎ＋形ドレイン層
２  ｎ−形ドリフト層
３  ｐ形ベース層
４  ｎ＋形ソース層
５  ゲートトレンチ
６  ゲート絶縁膜
７  ゲート電極
８  フィールドプレートトレンチ
９  フィールドプレート絶縁膜
１０  フィールドプレート電極
１１  ｐ＋形コンタクト層
１２  第１の層間絶縁膜
１３  フィールドプレート配線層
１４  第２の層間絶縁膜
１５  ゲート配線層
１６  第３の層間絶縁膜
１７  ソースコンタクト開口部
１８  金属ピラー
Ｍ  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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