(57)【要約】【課題】半導体メモリの消費電力を低減する。【解決手段】本実施形態の半導体メモリは、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルアレイ１０の動作を制御するための第１及び第２の回路１１〜１９を含むメモリコア１と、メモリコア１とメモリコア１外部との間の信号の入出力を制御する入出力回路２０と、第１及び第２の電源８１，８２を含み、３つ以上の異なる駆動電圧Ｖ１，Ｖ２，ＶＳＳを、メモリコア１０及び入出力回路２０に印加する電源回路８０と、を含む。第１の駆動電圧ＶＣＣ１が第１の回路に印加され、第２の駆動電圧ＶＣＣＱが入出力回路２０に印加され、第３の駆動電圧ＶＣＣ２が第２の回路に印加される。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの動作を制御するための第１及び第２の回路を含むメモリコアと、
前記メモリコアと前記メモリコアの外部との間の信号の入出力を制御する入出力回路と、
第１及び第２の電源を含み、３つ以上の異なる駆動電圧を出力する電源回路と、
を具備し、
前記第１の駆動電圧が前記第１の回路に印加され、前記第２の駆動電圧が前記入出力回路に印加され、前記第３の駆動電圧が前記第２の回路に印加される、
ことを特徴とする半導体メモリ。
【請求項２】
前記第２の駆動電圧は、前記第１の駆動電圧より小さく、
前記第３の駆動電圧は、前記第１の駆動電圧以下、前記第２の駆動電圧以上であり、
前記第１の回路は、電位生成回路である、
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第２の回路は、内部制御回路内の回路、ロウ／カラム制御回路内のバッファ、デコーダ、及び、メモリコア内のレジスタのうち、いずれか１つである、
ことを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
半導体メモリチップと、
前記半導体メモリチップを制御する制御装置と、
第１及び第２の電源を含み、３つ以上の異なる駆動電圧を出力する電源回路と、
を具備し、
前記半導体メモリチップは、メモリセルアレイと第１及び第２の回路とを含むメモリコアと、前記メモリコアと前記制御装置との間の信号の入出力を制御する入出力回路と、前記異なる駆動電圧に対応するように互いに分離されている複数の電源パッドと、を含み、
前記電源回路は、第１の駆動電圧を、前記第１の回路に印加し、前記第１の駆動電圧より小さい第２の駆動電圧を、前記入出力回路及び前記制御装置に印加し、前記第１の駆動電圧以下、前記第２の駆動電圧以上の第３の駆動電圧を、前記第２の回路に印加する、
ことを特徴とするメモリシステム。
【請求項５】
前記第１の回路は電位生成回路であり前記第２の回路は、内部制御回路の内部構成、ロウ／カラム制御回路内のバッファ、デコーダ１２１、及び、メモリコア１内のレジスタのうちいずれか１つであり、前記第２の回路に印加する、
ことを特徴とする請求項４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリ及びメモリシステムに関する。
【背景技術】
【０００２】
近年、フラッシュメモリは、ＨＤＤ、ＣＤ／ＤＶＤなどとともに、主要なストレージデバイスとして、様々な電子機器に用いられている。
【０００３】
例えば、消費電力の低減が、フラッシュメモリには求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００４−５３１８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体メモリの消費電力を低くする技術を提案する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体メモリは、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの動作を制御するための第１及び第２の回路を含むメモリコアと、前記メモリコアと前記メモリコアの外部との間の信号の入出力を制御する入出力回路と、第１及び第２の電源を含み、３つ以上の異なる駆動電圧を出力する電源回路と、を具備し、前記第１の駆動電圧が前記第１の回路に印加され、前記第２の駆動電圧が前記入出力回路に印加され、前記第３の駆動電圧が前記第２の回路に印加される。
【図面の簡単な説明】
【０００７】
【図１】本実施形態の半導体メモリの基本例を示すブロック図。
【図２】メモリセルアレイの内部構成を示す等価回路図。
【図３】本実施形態の半導体メモリの構成例を示す模式図。
【図４】本実施形態の半導体メモリの構成例を示すブロック図。
【図５】本実施形態の半導体メモリの構成例を示す模式的断面図。
【図６】本実施形態の半導体メモリの適用例を示す模式図。
【図７】本実施形態の半導体メモリの適用例を示す模式図。
【図８】本実施形態の半導体メモリの適用例を示す模式図。
【図９】本実施形態の半導体メモリの適用例を示す模式図。
【発明を実施するための形態】
【０００８】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１）  基本例  
図１は、本実施形態の不揮発性半導体メモリを含むチップを示している。
【００１０】
図１乃至図３を用いて、本実施形態の半導体メモリの構成及び機能について、説明する。
【００１１】
図１は、本実施形態の半導体メモリの構成の主要部を示すブロック図である。本実施形態の半導体メモリ（メモリチップ又はパッケージ）９は、例えば、不揮発性半導体メモリである。ここでは、フラッシュメモリを用いて、本実施形態について、説明する。
【００１２】
フラッシュメモリ９において、メモリセルアレイ１は、複数のメモリセルを含んでいる。メモリセルアレイ１に対して、制御単位としての複数のブロックＢＬＫが設定されている。  
図２を用いて、図１のメモリセルアレイ１の内部構成について説明する。  
図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックＢＬＫを有する。このブロックＢＬＫとは、例えば、消去の最小単位を示している。
【００１３】
図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。１つのブロックＢＬＫは、ｘ方向（第１の方向、ロウ方向）に並んだ複数のメモリセルユニットＭＵから構成される。１つのブロックＢＬＫ内に、ｑ個（例えば、８５１２個）のメモリセルユニットＭＵが設けられている。
【００１４】
１つのメモリセルユニットＭＵは、複数（例えば、ｐ個）のメモリセルＭＣ０〜ＭＣ（ｐ−１）から形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ０〜ＭＣ（ｐ−１）の電流経路が、ｙ方向（第２の方向、カラム方向）に沿って直列接続されている。
【００１５】
メモリセルユニットＭＵの一端（ソース側）、より具体的には、ソース側セレクトトランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に、ビット線ＢＬが接続されている。
【００１６】
尚、ＮＡＮＤ型フラッシュメモリの場合、１つのメモリセルユニットＭＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ０〜ＭＣ（ｐ−１）を区別しない場合には、メモリセルＭＣと表記する。また、ソース側及びドレイン側のセレクトトランジスタＳＴ１，ＳＴ２を区別しない場合には、セレクトトランジスタＳＴ１，ＳＴ２と表記する。
【００１７】
メモリセルＭＣは、電荷蓄積層（例えば、浮遊ゲート電極、又は、トラップ準位を含む絶縁膜、又はこれらの積層膜）を有するスタックゲート構造の電界効果トランジスタである。ｙ方向に隣接する２つのメモリセルＭＣはソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。
【００１８】
ソース側セレクトトランジスタＳＴ１のドレインは、メモリセルＭＣ０のソースに接続される。ソース側セレクトトランジスタＳＴ１のソースは、ソース線ＳＬに接続される。  
ドレイン側セレクトトランジスタＳＴ２のソースは、メモリセルＭＣ（ｐ−１）のドレインに接続されている。ドレイン側セレクトトランジスタＳＴ２のドレインは、ビット線ＢＬ０〜ＢＬ（ｑ−１）に接続されている。ビット線ＢＬ０〜ＢＬ（ｑ−１）の本数は、ブロックＢＬＫ内のメモリセルユニットＭＵの個数と同じである。
【００１９】
ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に延在し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）はｘ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＭＵにおいて、ワード線の本数は、１つのメモリセルストリングを構成するメモリセルの個数と、同じである。
【００２０】
ソース側セレクトゲート線ＳＧＳＬはｘ方向に延び、ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴ１のゲートに共通に接続される。ドレイン側セレクトゲート線ＳＧＤＬはｘ方向に延び、ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴ２のゲートに共通に接続される。
【００２１】
以下では、各ビット線ＢＬ０〜ＢＬ（ｑ−１）を区別しない場合には、ビット線ＢＬと表記し、各ワード線ＷＬ０〜ＷＬ（ｐ−１）を区別しない場合には、ワード線ＷＬと表記する。
【００２２】
各メモリセルＭＣは、トランジスタのしきい値電圧の大きさ（しきい値電圧の分布）とデータとが対応づけられることによって、外部からのデータを記憶する。  
各メモリセルＭＣは、２値（1 bit）、又は、３値（2 bit）以上のデータを記憶する。  
例えば、１つのメモリセルＭＣが２値（1 bit）のデータ“０”，“１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する２つのしきい値分布を有する。また、１つのメモリセルＭＣが４値（2 bit）のデータ“００”，“０１”，“１０”，“１１”を記憶する場合、メモリセルＭＣは、それらのデータに対応する４つのしきい値分布を有する。３値以上のデータを記憶するメモリセルのことを、多値メモリともよぶ。
【００２３】
データは、同一のワード線ＷＬに接続されたメモリセルＭＣに対して、一括して書き込まれる、又は、読み出される。データの書き込み／読み出しにおけるメモリセルアレイ１のロウの制御単位は、ページＰＧとよばれる。
【００２４】
多値メモリのデータは、下位ビット毎または上位ビット毎に書き込まれる、または、読み出される。メモリセルＭＣが２ビットデータを保持している場合には、１本のワード線ＷＬあたり、２つのページが割り当てられていることになる。下位ビットについて一括して書き込まれる又は読み出されるページは、下位ページとよばれ、上位ビットについて一括して書き込まれる又は読み出されるページは、上位ページとよばれる。以下では、１ページに属する下位ビットのことを、下位データとよび、１ページに属する上位ビットのことを、上位データとよぶ。
【００２５】
また、例えば、複数のビット線ＢＬにおいて、偶数番目のビット線と奇数番目のビット線とは、データの書き込み又はデータの読み出しが互いに独立に実行できる。１本のワード線ＷＬに接続される複数（例えば、８５１２個）のメモリセルＭＣのうち、偶数番目のビット線に接続される複数（例えば、４２５６個）のメモリセルに対して、データの書き込み又はデータの読み出しが、同時に行われる。この場合、４２５６個のメモリセルのそれぞれの１ビットから形成されるデータ群（つまり、４２５６ビットのデータ）によって、１ページＰＧとして扱われる。１つのメモリセルが２ビットのデータを記憶する場合、１本のワード線に接続され、且つ、偶数番目のビット線に接続された４２５６個のメモリセルＭＣは、２ページ分のデータを記憶する。１本のワード線に接続され、且つ、奇数番目のビット線に接続された複数（４２５６個）のメモリセルＭＣは、偶数番目のビット線に接続されたメモリセルとは異なる２ページを形成する。奇数番目のビット線が形成するページ内のメモリセルに対して、データの書き込み又はデータの読み出しが同時に行われる。偶数番目及び奇数番目のビット線が互いに独立に制御され、１つのメモリセルが２ビットのデータを記憶する場合、１本のワード線ＷＬに対して、４ページが割り付けられた構成になる。
【００２６】
ロウ制御回路１１は、メモリセルアレイ１０のロウを制御する。ロウ制御回路１１は、メモリセルアレイ１０内に設けられたワード線及びセレクトゲート線に接続されている。ロウ制御回路１１は、アドレスバッファ１７から転送されたロウアドレスに基づいて、ブロックＢＬＫ及びページＰＧ（ワード線ＷＬ）を選択し、ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬの動作（電位）を制御する。
【００２７】
カラム制御回路１２は、メモリセルアレイ１０のカラムを制御する。カラム制御回路１２は、アドレスバッファ１７から転送されたカラムアドレスに基づいて、メモリセルアレイ１０のカラムに対して設定された制御単位を選択し、ビット線ＢＬの動作（電位）を制御する。
【００２８】
ソース線制御回路１３は、メモリセルユニットＭＵに接続されたソース線ＳＬの電位を制御する。  
ウェル制御回路１４は、メモリセルアレイ１内のウェル領域の電位を制御する。
【００２９】
電位生成回路１５は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、各ワード線ＷＬに印加される書き込み電圧、読み出し電圧、中間電位及び非選択電位を生成する。電位生成回路１５は、例えば、セレクトゲート線ＳＧＤＬ，ＳＧＳＬに印加される電位を生成する。電位生成回路１５によって生成された電位は、ロウ制御回路２に転送され、選択／非選択ワード線ＷＬ、セレクトゲート線ＳＧＤＬ，ＳＧＳＬにそれぞれ印加される。
【００３０】
また、電位生成回路１５は、ソース線ＳＬに印加される電位及びウェル領域に印加される電位を生成する。電位生成回路１５は、生成した電位を、ソース線制御回路１３及びウェル制御回路１４に転送する。
【００３１】
データ入出力バッファ１６は、データの入出力のインターフェイスとなる。データ入出力バッファ１６は、入出力端子（Ｉ／Ｏ端子）としてのデータ入出力端子２１を介して入力された外部装置（例えば、ホスト装置又はコントローラ）３０からのデータを、一時的に保持する。データ入出力バッファ１６は、メモリセルアレイ１０から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータをデータ入出力端子２１を介してフラッシュメモリ９の外部へ出力する。
【００３２】
アドレスバッファ１７は、Ｉ／Ｏ端子としてのアドレス入出力端子２２を介して入力されたアドレス信号を、一時的に保持する。外部からのアドレス信号は、例えば、物理アドレスであり、物理ロウアドレス及び物理カラムアドレスを含んでいる。
【００３３】
内部制御回路１８は、フラッシュメモリ９全体の動作を管理する。内部制御回路１８は、Ｉ／Ｏ端子としての制御信号入出力端子２３から入力された制御信号（コマンド）を受信する。内部制御回路１８は、フラッシュメモリ９内部の動作状況を示す制御信号（ステータス）を、制御信号入出力端子２３を介して外部装置３０に送信する。制御信号としてのコマンド又はステータスは、コマンド／ステータスインターフェイス１９を介して、内部制御回路１８内に入力又は出力される。
【００３４】
以下では、メモリセルアレイ１０、ロウ／カラム制御回路１１，１２及び内部制御回路１８などの回路１１〜１９を含むチップ９の内部構成のことを、メモリコア（又はＮＡＮＤコア）とよぶ。
【００３５】
フラッシュメモリ９のチップの外部には、ホスト装置３０又はコントローラ３０が設けられている。ホスト装置３０又はコントローラ３０は、フラッシュメモリ９に制御信号（コマンド）を送信し、メモリセルに対するデータの書き込み又はデータの読み出しをフラッシュメモリ９に指示する。ホスト装置３０又はコントローラ３０は、フラッシュメモリ９からの制御信号（ステータス）を受信し、フラッシュメモリ９の動作状況を把握する。
【００３６】
また、ホスト装置３０又はコントローラ３０は、コマンドとともに書き込むべきデータ及びデータを書き込むロウ及びカラムを示すアドレスをフラッシュメモリ９に送信する。ホスト装置３０又はコントローラ３０は、コマンドに応じてフラッシュメモリ９から読み出されたデータを受信する。また、ホスト装置３０又はコントローラ３０は、読み出されたデータに対応するアドレスを受信する。
【００３７】
メモリコア１とホスト装置３０又はコントローラ３０との間に、入出力制御回路（以下では、Ｉ／Ｏ回路ともよぶ）２０が設けられている。Ｉ／Ｏ回路２０は、例えば、メモリコア１と同じチップ（半導体基板）内に設けられている。
【００３８】
Ｉ／Ｏ回路２０は、例えば、インターフェイス処理を実行するための制御ユニット（インターフェイス処理ユニット）を含んでいる。Ｉ／Ｏ回路２０は、メモリコア１とメモリコア１の外部の装置３０との間において、データの入出力、コマンドの受信、ステータスの送信などの動作タイミングを制御する。
【００３９】
Ｉ／Ｏ回路２０は、例えば、Ｉ／Ｏ端子２１，２２，２３及びＩ／Ｏ信号線を介して、ホスト装置３０又はコントローラ３０に接続される。Ｉ／Ｏ回路２０は、コマンド／インターフェイス１９などのインターフェイス回路を介して又は直接、メモリコア１内の回路１６，１７，１８に接続される。
【００４０】
本実施形態において、メモリセルアレイ１０以外のチップ内の回路１１〜２０のことを、周辺回路とよぶ。
【００４１】
フラッシュメモリ内に電圧を印加するための電源回路８０が、フラッシュメモリ９に接続されている。図１では、電源回路８０が、フラッシュメモリ９のチップ９０内に設けられている例が示されている。但し、電源回路８０は、フラッシュメモリ９のチップ内に設けられずに、フラッシュメモリ９のチップを用いて形成されるパッケージ（又はメモリモジュール）内に、フラッシュメモリ９のチップとは別途に設けられる場合もある。
【００４２】
電源回路８０は、外部からの電源電圧（以下では、外部電源電圧ともよぶ）ＶＤＤ，ＶＳＳを直接、又は、電源電圧ＶＤＤ，ＶＳＳを降圧した又は昇圧した電圧を、フラッシュメモリ９のチップ内の回路１０〜２０に印加する。それらの電源回路８０からの電圧が印加されることによって、フラッシュメモリ９の内部回路１０〜２０が駆動する。本実施形態において、電源回路８０からフラッシュメモリ９内の回路１０〜２０に印加される電圧Ｖ１，Ｖ２，ＶＳＳのことを、駆動電圧ともよぶ。
【００４３】
電源回路８０は、外部の電源ＶＤＤ，ＶＳＳに接続される少なくとも２つの端子８１，８２を有する。本実施形態において、外部の電源ＶＤＤ，ＶＳＳに接続される電源回路８０内の電源端子８１，８２のことを、電源とよぶ場合もある。電源回路８０は、少なくとも２つの電源８１，８２を有する。
【００４４】
電源回路８０は、３つ以上の異なる大きさの駆動電圧ＶＳＳ，Ｖ１，Ｖ２を、フラッシュメモリ９内部の回路１０〜２０に出力する。
【００４５】
電源回路８０からフラッシュメモリ９内の回路１０〜２０に出力される３つ以上の駆動電圧のうち、１つの電圧ＶＳＳは、グランド電圧ＶＳＳである。グランド電圧ＶＳＳは、フラッシュメモリ９内の各回路１０〜２０に共通に印加される。
【００４６】
電源回路８０からフラッシュメモリ９内の回路１０〜２０に出力される３つ以上の電圧のうち、グランド電圧ＶＳＳを除く駆動電圧Ｖ１，Ｖ２は、グランド電圧ＶＳＳより大きい値（絶対値）の電圧Ｖ１，Ｖ２である。駆動電圧Ｖ１，Ｖ２は、例えば、電源回路８０によって、電源電圧ＶＤＤ以下の電圧値になっている。ただし、電源回路８０が、電源電圧ＶＤＤを昇圧して、電源電圧ＶＤＤより大きい駆動電圧を、フラッシュメモリ９に印加する場合もある。
【００４７】
メモリコア１には、駆動電圧としての第１の電圧Ｖ１が、電源回路８０から印加される。Ｉ／Ｏ回路２０には、メモリコア１に印加される駆動電圧Ｖ１より小さい駆動電圧Ｖ２が、駆動電圧として、電源回路８０から印加される。
【００４８】
フラッシュメモリ９は、メモリセルＭＣに対する書き込み電圧又は読み出し電圧など、メモリコア１の動作時に比較的高い電圧Ｖ１が用いられる。  
一方、Ｉ／Ｏ回路２０は、メモリコア１の駆動電圧Ｖ１よりも低い電圧Ｖ２で駆動させることができる。
【００４９】
本実施形態のフラッシュメモリ９のように、Ｉ／Ｏ回路２０にメモリコア１に対する駆動電圧Ｖ１より低い駆動電圧Ｖ２が印加されることによって、メモリコア１とＩ／Ｏ回路２０とに同じ駆動電圧が印加される場合に比較して、フラッシュメモリ９を低消費電力化できる。また、メモリコア１に、Ｉ／Ｏ回路２０に印加される電圧Ｖ２よりも高い駆動電圧Ｖ１が印加されることによって、チップ全体の印加電圧を低くする場合に生じる低電圧化に起因したメモリコア１の動作特性の劣化を抑制できる。
【００５０】
以上のように、本実施形態の半導体メモリによれば、メモリの消費電力を低くできる。
【００５１】
（２）  構成例  
図３乃至図５を用いて、本実施形態の不揮発性半導体メモリ（フラッシュメモリ）の構成例について、説明する。
【００５２】
図３は、本実施形態のフラッシュメモリ９の一構成例を示している。
【００５３】
フラッシュメモリ９のチップ（又はパッケージ）９０は、例えば、絶縁体（パッケージ材）９９に覆われている。複数のチップ９０が、１つのパッケージ内に設けられ、メモリモジュールが形成されてもよい。
【００５４】
チップ９０表面には、フラッシュメモリ９の配線に接続される複数のパッド９１，９２，９３，９４が設けられている。パッド９１，９２，９３，９４は、上述のデータ又はアドレスの入出力や電圧印加用の端子２１，２２，２３，８１，８２，９１，９２である。
【００５５】
データ又はアドレスの入出力用の端子２１，２２，２３として、複数のＩ／Ｏパッド９４が、チップ９０上に設けられている。
【００５６】
本実施形態において、大きさの異なる複数の駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱをフラッシュメモリ９に印加するために、各駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱに対応するように、複数の電圧印加用の電源パッド（電源端子）９１，９２，９３が、フラッシュメモリ９のチップ９０上に設けられている。
【００５７】
図４は、本実施形態のフラッシュメモリ９の構成例の一例を示すブロック図である。ここでは、図４に加えて、図１及び図２も適宜用いて、フラッシュメモリ９の回路構成例について、より具体的に説明する。尚、図４において、図１のソース線制御回路１３及びウェル制御回路１４の構成の図示は省略する。
【００５８】
図４に示されるように、ロウ制御回路１１は、図２に示される複数のブロックＢＬＫを含むメモリセルアレイ１０のロウ側に隣接するように、チップ９０内に設けられている。ロウ制御回路１１は、ロウアドレスバッファ１１０及びロウアドレスデコーダ１１１を含んでいる。
【００５９】
ロウアドレスバッファ１１０は、外部からのロウアドレスを保持し、所定のタイミングで、ロウアドレスデコーダ１１１に出力する。  
ロウアドレスデコーダ１１１は、ロウアドレスをデコードし、ロウアドレスが示すブロック及びページを選択する。ロウデコーダ１１１は、選択されたワード線（選択ワード線とよぶ）ＷＬをアクティブにし、選択ワード線の電位を制御する。また、ロウアドレスデコーダ１１１は、選択ワード線に対する動作に応じて、選択ワード線以外のワード線（非選択ワード線とよぶ）ＷＬの電位を、制御する。
【００６０】
図４に示されるように、カラム制御回路１２は、メモリセルアレイ１０のカラム側に隣接するように、チップ９０内に設けられている。
【００６１】
カラム制御回路１２は、カラムアドレスバッファ１２０、カラムアドレスデコーダ１２１、データレジスタ１２３及びセンスアンプ回路１２４を含んでいる。
【００６２】
カラムアドレスバッファ１２０は、外部からのカラムアドレスを保持し、所定のタイミングで、ロウアドレスデコーダ１１１に出力する。
【００６３】
カラムアドレスデコーダ１２１は、カラムアドレスバッファ１２０からのカラムアドレスをデコードし、選択されたビット線（選択ビット線とよぶ）ＢＬ又はメモリセルアレイ１０のカラムに割り付けられた複数のビット線ＢＬに対応する制御単位（以下では、カラムユニットまたはカラムブロックとよぶ）をアクティブにする。これによって、選択ビット線及びそれを含む制御単位の電位が制御される。また、カラムアドレスデコーダ１２１は、選択ビット線に対する動作に応じて、選択ビット線以外のビット線（非選択ビット線とよぶ）ＢＬの電位を制御する。
【００６４】
データレジスタ１２３は、外部からのデータ、及び、メモリセルアレイ１０からのデータを、一時的に保持する。例えば、データレジスタ１２３は、ビット線ＢＬに対応するように設けられた複数のラッチを含み、それらのラッチは、選択ビット線ＢＬ（また、カラムの制御単位）に対応するように、アクティブにされる。
【００６５】
データレジスタ１２３は、図１のデータ入出力バッファに含まれてもよい。尚、カラム制御回路１２内のデータレジスタ１２３がデータ入出力バッファとして機能する場合、図１のデータ入出力バッファ１６は、設けられなくてもよい。
【００６６】
センスアンプ回路１２４は、カラムアドレスが示すビット線ＢＬの電位変動を増幅及び検知する。例えば、センスアンプ回路１２４は、ビット線ＢＬに対応するように設けられた複数のセンスユニットを含み、それらのセンスユニットは、選択ビット線ＢＬに対応するように、アクティブにされる。
【００６７】
アドレスレジスタ１７１は、例えば、図１のアドレスバッファ１７内に設けられている。アドレスレジスタ１７１は、外部からのアドレス（物理アドレス）を保持する。アドレスレジスタ１７１が保持するアドレスは、ロウ及びカラムアドレスとして、所定のタイミングで、ロウアドレスバッファ１１０及びカラムアドレスバッファ１２０に、転送される。アドレスレジスタ１７１が、ロウアドレスバッファ１１０及びカラムアドレスバッファ１２０とともに、図１のアドレスバッファ１７を形成してもよい。図４において、ロウ及びカラムアドレスバッファ１１０，１２０は、ロウ及びカラム制御回路１１，１２の内部構成として示されているが、図１のアドレスバッファ１７の内部構成として、ロウ及びカラム制御回路１１，１２の外部に設けられてもよい。
【００６８】
コマンドレジスタ１９０及びステータスレジスタ１９１は、図１のコマンド／ステータスインターフェイス１９内に、含まれる。
【００６９】
コマンドレジスタ１９０は、外部からのコマンドを一時的に保持し、保持したコマンドを所定のタイミングで、内部制御回路１８へ出力する。
【００７０】
ステータスレジスタ１９１は、内部制御回路１８からのステータスを一時的に保持し、保持したステータスを所定のタイミングで、Ｉ／Ｏ回路２０に出力する。
【００７１】
内部制御回路１８は、ロジック制御ユニット１８０、ステートマシン１８１、レディ（Ready）／ビジー（Busy）判定部１８２、制御素子１８３を、含んでいる。
【００７２】
ロジック制御ユニット１８０は、ＣＬＥ（Command Latch Enable）及びＡＬＥ（Address Latch enable）等の、外部（ホスト装置又はコントローラ）からの制御信号（例えば、イネーブル信号）を受信し、ステートマシン１８１に転送する。ロジック制御ユニット１８０は、受信した信号（コマンドやデータ）を、Ｉ／Ｏ回路２０に出力する。
【００７３】
ステートマシン１８１は、コマンドレジスタ１９０からのコマンド、及び、ロジック制御ユニット１８０からの制御信号を受信し、外部から要求された動作を実行するために、カラム制御回路１２が含む各構成部１２１，１２２，１２３、ロウ制御回路１０が含む構成部１１０，１１１、及び、電位生成回路１５が含む構成部１５０を駆動させる。  
また、ステートマシン１８１は、ロウ制御回路１１０、カラム制御回路１２０、及び、電位生成回路１５０の動作状況に基づいて、フラッシュメモリ９におけるステータスを生成し、そのステータスをステータスレジスタ１９１に出力する。
【００７４】
レディ／ビジー判定部１８２は、ステートマシン１８０からの信号に基づいて、制御素子１８３に、例えば、“Ｈ”又は“Ｌ”レベルの制御信号を出力する。制御素子１８３は、例えば、電界効果トランジスタ１８３であり、レディ／ビジー判定部１８２からの信号が、トランジスタ１８３のゲートに、出力される。トランジスタ１８３のゲートに印加された信号のレベルに応じて、トランジスタ１８３がオン又はオフすることによって、トランジスタ１８３のソース／ドレインの電位レベルが変動する。この電位レベルがレディ／ビジー信号として検知され、フラッシュメモリ９の動作状況がレディ状態であるか又はビジー状態であるかが、ホスト装置又はコントローラに認識される。
【００７５】
電位生成回路１５は、高電圧生成部１５０を含む。高電圧生成部１５０は、電源回路８０からの駆動電圧ＶＣＣ１を昇圧し、１０Ｖから２０Ｖ程度の電圧を生成する。その昇圧された電圧が、書き込み電圧や読み出し電圧、書き込み時又は読み出し時の非選択電位として、ロウアドレスデコーダ１１１を介して、選択／非選択ワード線ＷＬに印加される。また、高電位生成部１５０は、駆動電圧ＶＣＣ１以上、１０Ｖ未満の電圧を生成し、例えば、カラム制御回路１２内のセンスアンプ回路１２４へ出力する。電位生成回路１５及び高電位生成部１５０は、印加された電圧を昇圧するためのチャージポンプ１５９を含んでいる。
【００７６】
Ｉ／Ｏ回路２０は、複数のＩ／Ｏ端子（Ｉ／Ｏパッド）９４を有している。  
Ｉ／Ｏ回路２０は、Ｉ／Ｏ端子を介して入力された外部からのデータ（書き込みデータ）を、カラム制御回路１２のデータレジスタ１２３に転送する。また、データレジスタ１２３が保持するメモリセルアレイ１０からのデータを、Ｉ／Ｏ端子を介してチップ９０の外部へ出力する。
【００７７】
Ｉ／Ｏ回路２０は、Ｉ／Ｏ端子を介して入力された外部からのアドレスを、ロウアドレスバッファ１１０及びカラムアドレスバッファ１２０に転送する。
【００７８】
Ｉ／Ｏ回路２０は、Ｉ／Ｏ端子を介して入力された外部からの又はロジック制御ユニット１８１からのコマンドを、コマンドレジスタ１９０に転送する。
【００７９】
Ｉ／Ｏ回路２０は、ステータスレジスタ１９１からのステータス及び内部制御回路１８のロジック制御ユニット１８１からの信号を、Ｉ／Ｏ端子を介してチップの外部へ出力する。
【００８０】
メモリコア１のうち、電位生成回路１５、より具体的には、電位生成回路１５内の高電圧生成部１５０に、駆動電圧ＶＣＣ１が、印加される。  
Ｉ／Ｏ回路２０には、メモリコア１の電位生成回路（高電圧生成部１５０）に印加される駆動電圧ＶＣＣ１より小さい駆動電圧ＶＣＣＱが、電源回路８０から印加される。
【００８１】
メモリコア１のうち、電位生成回路１５以外の所定の回路（例えば、内部制御回路１８）に、駆動電圧ＶＣＣ１より小さい駆動電圧ＶＣＣ２が、印加される。例えば、駆動電圧ＶＣＣ２は、駆動電圧ＶＣＣＱ以上である。
【００８２】
以下では、メモリコア１のうち、電位生成回路１５に印加される駆動電圧ＶＣＣ１より小さい電圧ＶＣＣ２で駆動する回路のことを、低電圧駆動回路群とよぶ。例えば、内部制御回路１８の内部構成１８０〜１８３、ロウ／カラム制御回路１１，１２内のバッファ１１０，１２０やデコーダ１２１、及び、メモリコア１内のレジスタ１２３，１７１，１９０，１９１などは、低電圧駆動回路群に属する。  
これに対して、電位生成回路１５のように、駆動電圧ＶＣＣ１で駆動する回路のことを、高電圧駆動回路群とよぶ。例えば、電位生成回路１５によって昇圧された電圧によって駆動する回路も、高電圧駆動回路群に含まれる。電位生成回路１５のほかに、例えば、ロウ制御回路１１内のアドレスデコーダ１１１やカラム制御回路１２内のセンスアンプ回路１２４を、高電圧駆動回路群に含める場合もある。
【００８３】
グランド電圧ＶＳＳは、パッド及び電源回路８０を介して、メモリコア１の高電圧駆動回路群１５及び低電圧駆動回路群５、Ｉ／Ｏ回路２０に、共通に印加される。
【００８４】
電源回路８０は、チップ９０に対する電源電圧ＶＤＤ及びグランド電圧ＶＳＳの供給源となる電源（電源端子）８１，８２に加えて、降圧ユニット８５を含む。電源回路８０が、降圧ユニット８５を用いて、外部電源電圧ＶＤＤを降圧することによって、電源電圧ＶＤＤ（駆動電圧ＶＣＣ１）より小さい駆動電圧ＶＣＣ２，ＶＣＣＱを生成する。例えば、電源回路８０は、チップ９０内部に設けられる場合もあるし、チップ９０が搭載される実装基板上に設けられる場合もある。
【００８５】
メモリコア１の内部回路１０〜１９が異なる駆動電圧ＶＣＣ１，ＶＣＣ２で駆動される場合、低電圧駆動回路群の回路に、高電圧駆動回路群の電位生成回路１５とは異なる駆動電圧ＶＣＣ２を印加するために、メモリコア１に対して、２つの電源パッド９１，９３が、設けられる。この結果として、駆動電圧ＶＣＣＱをＩ／Ｏ回路２０に印加するためのパッド９２とグランド電圧ＶＳＳをチップ９０内部に印加するためのパッド（図示せず）を含めて、チップ９０の内部に４つの異なる駆動電圧を印加するための４つのパッド９１，９３，９４が、フラッシュメモリ９のチップ９０に設けられ、フラッシュメモリ９の内部に４つの電源系統ＶＣＣ１，ＶＣＣ２，ＶＣＣＱ，ＶＳＳが形成される。
【００８６】
図５を用いて、本実施形態のフラッシュメモリ９が含む素子の構造について、説明する。図５は、本実施形態のフラッシュメモリが含む構成要素を説明するための模式的な断面図である。
【００８７】
図５に示されるように、フラッシュメモリ９は、メモリセルＭＣ及び動作特性（機能）が異なる複数のトランジスタＬＴ１，ＬＴ２，ＨＴを含む。
【００８８】
メモリセルＭＣは、半導体基板４０のメモリセルアレイ１内に設けられている。  
メモリセルアレイ１０内には、アクティブ領域ＡＡが設けられている。メモリセルアレイ１０内において、アクティブ領域ＡＡは、カラム方向（トランジスタのチャネル長方向、ｙ方向）に延在する。アクティブ領域ＡＡは、ロウ方向（トランジスタのチャネル幅方向、ｘ方向）において、素子分離領域（図示せず）に挟まれている。
【００８９】
メモリセルアレイ１０の半導体基板４０の表層部内に、ｐ型ウェル領域４１が設けられている。メモリセルＭＣ及びセレクトトランジスタＳＴは、ｐ型ウェル領域４１内のアクティブ領域ＡＡ内に設けられている。
【００９０】
上述のように、メモリセルＭＣは、電荷蓄積層４３Ａと制御ゲート電極４５Ａとを含むスタックゲート構造の電界効果トランジスタである。
【００９１】
電荷蓄積層４３Ａは、ｐ型ウェル領域４１の表面上のゲート絶縁膜４２上に、設けられている。ゲート絶縁膜４２は、データ書き込み時においてメモリセルＭＣのトンネル絶縁膜として機能する。電荷蓄積層４３Ａは、例えば、ポリシリコン層や電荷トラップ型の絶縁膜から形成される。以下において、ポリシリコン層から形成される電荷蓄積層４３Ａのことを、浮遊ゲート電極とよぶ。  
ロウ方向に隣接するメモリセルＭＣにおいて、各メモリセルＭＣの電荷蓄積層４３Ａは、素子分離領域内に埋め込まれた素子分離絶縁膜（図示せず）によって、電気的に分離されている。
【００９２】
ゲート間絶縁膜４４Ａは、電荷蓄積層４３Ａ上に設けられている。  
制御ゲート電極４５Ａは、ゲート間絶縁膜４４Ａを介して、電荷蓄積層４３Ａ上に、積層されている。制御ゲート電極４５Ａは、例えば、ロウ方向に配列された複数の電荷蓄積層４３Ａにまたがって、ロウ方向に延在している。制御ゲート電極４５Ａは、ロウ方向に配列している複数のメモリセルＭＣに共有されている。制御ゲート電極４５Ａは、ワード線ＷＬとして機能する。
【００９３】
フラッシュメモリにおいて、共通のアクティブ領域ＡＡ内の複数のメモリセルＭＣは、カラム方向に隣り合うメモリセル間でソース／ドレインを共有することによって、メモリセルＭＣの電流経路（トランジスタのチャネル領域）が直列に接続されている。これによって、複数のメモリセルＭＣを含むＮＡＮＤストリングが形成されている。例えば、ｐ型ウェル領域４１内に、メモリセルＭＣのソース／ドレインとしての拡散層（ソース／ドレイン拡散層）４６が形成されている。隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域となる。但し、メモリセルＭＣにおいて、ソース／ドレイン拡散層４６は、形成されない場合もある。
【００９４】
セレクトトランジスタＳＴ１，ＳＴ２は、メモリセルユニットＭＵに対応するアクティブ領域ＡＡの一端及び他端に設けられている。メモリセルユニットＭＵ内の２つのセレクトトランジスタＳＴ１，ＳＴ２のゲート構造は、実質的に同じである。
【００９５】
セレクトトランジスタＳＴは、メモリセルＭＣと実質的に同時に形成される。セレクトトランジスタＳＴのゲート電極は、下部電極４３Ｓと上部電極層４５Ｓとを含む積層ゲート構造を有している。
【００９６】
セレクトトランジスタＳＴのゲート絶縁膜４２Ｓは、ウェル領域４１の表面上に設けられている。ゲート絶縁膜４２Ｓは、メモリセルＭＣのトンネル絶縁膜４２と同時に形成される。
【００９７】
ゲート絶縁膜４２Ｓ上には、セレクトトランジスタＳＴの下部電極層４３Ｓが設けられている。下部電極層４３Ｓは、電荷蓄積層４３Ａと同時に形成される。ロウ方向に隣り合う下部電極層４３Ｓは、素子分離絶縁膜によって、電気的に分離されている。
【００９８】
下部電極層４３Ｓ上に、開口部を有する絶縁体４４Ｓが、設けられている。絶縁体４４Ｓは、ゲート間絶縁膜４４Ａと同時に形成される。
【００９９】
セレクトトランジスタＳＴの上部電極層４５Ｓは、絶縁体４４Ｓ上に設けられ、絶縁体４４Ｓを挟んで、下部電極層４３Ｓ上に積層されている。上部電極層４５Ｓは、絶縁体４４Ｓの開口部を介して、下部電極層４３Ｓに接触し、２つの電極層４３Ｓ，４５Ｓが電気的に接続されている。上部電極層２３Ａは、制御ゲート電極２３と実質的に同時に形成される。セレクトトランジスタＳＴの上部電極層４５Ａは、ロウ方向に延在し、ロウ方向に配列している複数のセレクトトランジスタに共有されている。上部電極層２３Ａは、セレクトゲート線として機能する。
【０１００】
ウェル領域４１内において、セレクトトランジスタＳＴのソース／ドレインとしての拡散層４６Ｓが、設けられている。各セレクトトランジスタＳＴの２つの拡散層のうち、一方の拡散層は、ＮＡＮＤストリングの終端のメモリセルＭＣのソース／ドレインと共有される。これによって、セレクトトランジスタＳＴが、ＮＡＮＤストリングの電流経路に直列に接続され、メモリセルユニットが形成される。
【０１０１】
各セレクトトランジスタＳＴの２つの拡散層のうち、他方の拡散層４６Ｓは、コンタクトプラグＣＰに接続される。このコンタクトプラグＣＰを介して、メモリセルユニットのＭＵの他端のセレクトトランジスタＳＴ１は、ソース線ＳＬに接続されメモリセルユニットＭＵの一端のセレクトトランジスタＳＴ２は、ビット線ＢＬに接続される。
【０１０２】
半導体基板１０上には、メモリセルＭＣ及びセレクトトランジスタＳＴを覆うように、層間絶縁膜４９Ａ，４９Ｂ，４９Ｃ，４９Ｄが設けられている。コンタクトプラグＣＰは、層間絶縁膜４９Ａに形成されたコンタクトホール内に形成される。
【０１０３】
層間絶縁膜４９Ａ及びコンタクトプラグＣＰ上には、金属層（中間配線）Ｍ０が設けられている。金属層Ｍ０は、コンタクトプラグＣＰに電気的に接続されている。
【０１０４】
コンタクトプラグＣＰが、メモリセルユニットＭＵのドレイン側のセレクトトランジスタＳＴ２に接続されている場合、ビアプラグＶ１が、金属層Ｍ０に接続される。ビアプラグＶ１は、層間絶縁膜８１内のコンタクトホールに、埋め込まれる。カラム方向に延在するビット線ＢＬが、層間絶縁膜４９Ｂ上及びビアプラグＶ１上に設けられている。ビット線ＢＬは、ビアプラグＶ１、金属層Ｍ０及びコンタクトプラグＣＰを介して、ドレイン側のセレクトトランジスタＳＴ２に接続されている。ビット線ＢＬ上には、複数の層間絶縁膜４９Ｃ，４９Ｄが積層されている。
【０１０５】
メモリセルユニットＭＵのソース側において、ソース側のセレクトトランジスタＳＴ１の拡散層４６Ｓは、層間絶縁膜８０内に埋め込まれたコンタクトプラグＣＰに接続され、そのコンタクトプラグＣＰは、中間金属層Ｍ０と同じ配線レベルの金属層に接続されている。その金属層が、ソース線ＳＬとして機能し、ロウ方向に延在する。本実施形態において、配線レベルとは、半導体基板３０の表面を基準とした基板表面に対して垂直方向における配線の位置（高さ）を示している。
【０１０６】
尚、メモリセルＭＣは、ＭＯＮＯＳ構造のゲート構造を有してもよい。この場合、電荷蓄積層４３Ａは、シリコン窒化膜のように、電子に対するトラップ準位を含む絶縁膜から形成される。また、本実施形態において、メモリセルＭＣがメモリセルアレイ１０内に２次元（Ｘ−Ｙ平面）に配列されたフラッシュメモリが示されている。但し、本実施形態のフラッシュメモリは、複数のメモリセルＭＣがメモリセルアレイ１０内に２次元に配列されるとともに、複数のメモリセルＭＣが半導体基板３０表面に対して垂直方向に積層された３次元構造のメモリセルアレイを含むフラッシュメモリ（例えば、ＢｉＣＳメモリ）でもよい。また、本実施形態のメモリは、３次元構造のクロスポイント型のメモリセルアレイ１０を含むメモリ（例えば、抵抗変化メモリ、相変化型メモリ、イオンメモリ、分子メモリなど）でもよい。
【０１０７】
メモリセルアレイ１０以外の周辺回路１１〜２０を形成する複数の電界効果トランジスタは、メモリセルアレイ１０と同じ半導体基板４０上に設けられている。周辺回路１１〜２０を形成するトランジスタのことを、周辺トランジスタとよび、周辺トランジスタが設けられる半導体基板４０内の領域のことを、周辺回路領域とよぶ。
【０１０８】
周辺トランジスタとして、しきい値電圧の低い低耐圧トランジスタＬＴ１，ＬＴ２と、低耐圧トランジスタよりしきい値電圧の高い高耐圧トランジスタＨＴとが、周辺回路領域内に設けられている。
【０１０９】
以下では、周辺回路領域のうち、低耐圧トランジスタＬＴ１，ＬＴ２が形成される領域ＬＡ１，ＬＡ２のことを、低耐圧トランジスタ形成領域ＬＡ１，ＬＡ２とよび、高耐圧トランジスタＨＴが形成される領域ＨＡのことを、高耐圧トランジスタ形成領域ＨＡとよぶ。これらの形成領域ＬＡ１，ＬＡ２，ＨＡを区別しない場合には、周辺トランジスタ形成領域とよぶ。図５において、２つの低耐圧トランジスタＬＴ１，ＬＴ２が図示されているが、これらの低耐圧トランジスタＬＴ１，ＬＴ２を区別しない場合には、低耐圧トランジスタＬＴと表記し、これらの低耐圧トランジスタ形成領域ＬＡ１，ＬＡ２を区別しない場合には、低耐圧トランジスタ形成領域ＬＡと表記する。
【０１１０】
例えば、エンハンスメント型の周辺トランジスタにおいて、低耐圧トランジスタＬＴは、絶対値で０Ｖから７Ｖ程度のしきい値電圧で駆動し、高耐圧トランジスタＨＴは、絶対値で１０Ｖから３０Ｖ程度のしきい値電圧で駆動する。尚、周辺トランジスタは、デプレッション型の電界効果トランジスタでもよい。
【０１１１】
周辺トランジスタＬＴ，ＨＴは、セレクトトランジスタＳＴと類似したゲート構造を有する。
【０１１２】
周辺トランジスタトランジスタＬＴ，ＨＴは、素子分離領域内の素子分離絶縁膜４８によって区画されたアクティブ領域内に、設けられている。
【０１１３】
低耐圧トランジスタＬＴが設けられるアクティブ領域内には、ウェル領域４１Ｌが設けられている。例えば、高耐圧トランジスタが設けられるアクティブ領域内には、ウェル領域が設けられていない。高耐圧トランジスタのアクティブ領域は、半導体に導電性を付与するための不純物（ｎ型又はｐ型のドーパント）をほとんど含まない真性領域である。
【０１１４】
周辺トランジスタＬＴ，ＨＴのゲート絶縁膜４２Ｌ，４２Ｈは、アクティブ領域（ウェル領域）の表面上に、設けられている。
【０１１５】
低耐圧トランジスタＬＴのゲート絶縁膜４２Ｌは、例えば、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜４２Ａ，４２Ｓと実質的に同時に形成される。
【０１１６】
高耐圧トランジスタＨＴのゲート絶縁膜４２Ｈは、メモリセルＭＣ、セレクトトランジスタＳＴ及び低耐圧トランジスタＬＴのゲート絶縁膜４２Ａ，４２Ｓ，４２Ｌより厚い膜厚を有する。これによって、高耐圧トランジスタＨＴは、他のトランジスタＭＣ，ＳＴ，ＬＴに比較して高い絶縁耐圧が、確保される。高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、例えば、メモリセルＭＣ、セレクトトランジスタＳＴ又は低耐圧トランジスタＬＴのゲート絶縁膜４２Ａ，４２Ｓ，４２Ｌとは、異なる工程で形成される。
【０１１７】
周辺トランジスタＬＴ，ＨＴのゲート電極は、ゲート絶縁膜４２Ｌ，４２Ｈ上に、それぞれ設けられている。周辺トランジスタＬＴ，ＨＴのゲート電極は、セレクトトランジスタＳＴと同様に、下部電極層４３Ｌ，４３Ｈと上部電極層４５Ｌ，４５Ｈとが、開口部を有する絶縁体４４Ｌ，４４Ｈを挟んで積層されたゲート構造を有している。
【０１１８】
周辺トランジスタＬＴ，ＨＴのゲート電極の下部電極層４３Ｌ，４３Ｈは、ゲート絶縁膜４２Ｌ，４２Ｈ上に、それぞれ設けられている。下部電極層４３Ｌ，４３Ｈは、メモリセルＭＣの電荷蓄積層４３Ａと同時に形成される。
【０１１９】
周辺トランジスタＬＴ，ＨＴの下部電極層４３Ｌ，４３Ｈ上に、開口部ＯＰを有する絶縁体４４Ｌ，４４Ｈが設けられている。絶縁体４４Ｌ，４４Ｈは、メモリセルＭＣのゲート間絶縁膜４４Ａと実質的に同時に形成され、絶縁体４４Ｌ，４４Ｈの開口部は、セレクトトランジスタＳＴが含む絶縁体４４Ｓと同時に形成される。
【０１２０】
周辺トランジスタＬＴ，ＨＴのゲート電極の上部電極層４５Ｌ，４５Ｈは、絶縁体４４Ｌ，４４Ｈを介して、下部電極層４３Ｌ，４３Ｈ上に積層されている。上部電極層４５Ｌ，４５Ｈの一部分が、絶縁体４４Ｌ，４４Ｈの開口部を貫通して、下部電極層４３Ｌ，４３Ｈに接触する。上部電極層４５Ｌ，４５Ｈは、メモリセルＭＣの制御ゲート電極２３と実質的に同時に形成される。
【０１２１】
周辺トランジスタＬＴ，ＨＴのうち、高耐圧トランジスタＨＴは、高い絶縁耐圧を確保し、かつ、書き込み電圧のような比較的高い電圧（例えば、２５Ｖ）をワード線ＷＬに転送するために、セレクトトランジスタＳＴ及び低耐圧トランジスタＬＴより大きなゲート長（チャネル長）及びゲート幅（チャネル幅）を有する。尚、２つの低耐圧トランジスタＬＴ１，ＬＴ２において、ゲート長及びゲート幅が異なる場合もある。
【０１２２】
周辺トランジスタＬＴ，ＨＴのソース及びドレインとして、拡散層（ソース／ドレイン拡散層）６Ｌ，２６Ｈが、低耐圧／高耐圧トランジスタ形成領域ＬＡ，ＨＡのアクティブ領域内に、それぞれ設けられている。
【０１２３】
拡散層２６Ｌ，２６Ｈに、コンタクトプラグＣＰＬ，ＣＰＨが、それぞれ接続される。コンタクトプラグＣＰＬ，ＣＰＨは、層間絶縁膜４９Ａ内に形成されたコンタクトホール内に埋め込まれ、コンタクトプラグＣＰＬ，ＣＰＨは、層間絶縁膜４９Ａ上の配線Ｍ０Ｌ，Ｍ０Ｈに接続される。配線Ｍ０Ｌ，Ｍ０Ｈは、メモリセルアレイ２内の中間配線Ｍ０と同じ配線レベルに位置している。周辺トランジスタＬＴ，ＨＴの中間配線Ｍ０Ｌ，Ｍ０Ｈは、所定の回路を形成するために、ビアプラグＶ１Ｌ，Ｖ１Ｈを介して、上層の配線レベルに設けられた中間配線Ｍ１Ｌ，Ｍ１Ｈに接続される。
【０１２４】
周辺トランジスタＬＴ，ＨＴのゲート電極の上層電極層４５Ｌ，４５Ｈに、コンタクトプラグ（図示せず）がそれぞれ接続され、周辺トランジスタのゲート電極にゲート電圧が印加される。
【０１２５】
周辺トランジスタＬＴ，ＨＴ以外の素子として、例えば、複数のキャパシタ（容量素子）が、半導体基板４０上に設けられている。複数のキャパシタ（図示せず）は、電位生成回路１５及び高電圧生成部１５０のチャージポンプを形成するために用いられる。電位生成回路１５内のキャパシタには、ＭＯＳキャパシタが用いられ、周辺トランジスタ（例えば、高耐圧トランジスタＨＴ）と実質的に同じ構造を有している。
【０１２６】
尚、本実施形態において、周辺トランジスタＬＴ，ＨＴのゲート電極は、メモリセルＭＣ及びセレクトトランジスタＳＴと実質的に同じ構造を有している。但し、周辺トランジスタＬＴ，ＨＴのゲート電極は、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート構造とは異なって、連続した１つの導電層から形成されてもよい。この場合、周辺トランジスタＬＴ，ＨＴは、メモリセルＭＣ及びセレクトトランジスタＳＴと異なる工程で形成される。
【０１２７】
半導体基板４０上に積層された層間絶縁膜４９Ｃ，４９Ｄの最上層には、パッド９１，９２，９３が設けられている。  
周辺トランジスタＬＴ，ＨＴのうち、駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱが印加される側のトランジスタＬＴ，ＨＴには、電源端子としての電源パッド９１，９２，９３が接続される。
【０１２８】
駆動電圧ＶＣＣ１が印加される電源パッド９１は、層間絶縁膜４９Ａ〜４９Ｄ内のビアプラグＶ１Ｈ，Ｖ２Ｈ及び中間配線Ｍ１Ｈ，Ｍ０Ｈを介して、高耐圧トランジスタＨＴのソース／ドレイン拡散層４６Ｈに接続される。駆動電圧ＶＣＣ１のための電源パッド９１に接続される高耐圧トランジスタＨＴは、例えば、メモリコア１の高電圧駆動回路群、電位生成回路１５内の高電位生成部１５０又はロウ制御回路１１を形成するトランジスタＨＴである。
【０１２９】
駆動電圧ＶＣＣ１より低い駆動電圧ＶＣＣＱが印加される電源パッド９２は、層間絶縁膜４９Ａ〜４９Ｄ内のビアプラグ及び中間配線を介して、Ｉ／Ｏ回路２０を形成する低耐圧トランジスタＬＴ２のソース／ドレイン拡散層に接続される。
【０１３０】
例えば、駆動電圧ＶＣＣ１と駆動電圧ＶＣＣＱとの間の大きさ（電圧値）の駆動電圧ＶＣＣ２が印加される電源パッド９３は、層間絶縁膜４９Ａ〜４９Ｄ内のビアプラグＶ１Ｌ，Ｖ２Ｌ及び中間配線Ｍ１Ｌ，Ｍ０Ｌを介して、低耐圧トランジスタＬＴ１のソース／ドレイン拡散層４６Ｌに接続される。駆動電圧ＶＣＣ２のための電源パッド９３に接続される低耐圧トランジスタＬＴ１は、メモリコア１の低電圧駆動回路群５の構成素子、例えば、ロウ／カラム制御回路１２内のアドレスバッファ１２０又は内部制御回路１８又はレジスタ１７１，１９０，１９１を形成するトランジスタＬＴ１である。
【０１３１】
尚、図５は、異なる大きさの駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱとそれが印加される回路との対応関係を示すのみで、各駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱに対応するパッドが、低耐圧トランジスタＬＴや高耐圧トランジスタＨＴに、直接接続されず、他のしきい値電圧の異なるトランジスタが、低耐圧／高耐圧トランジスタＬＴ，ＨＴとパッド９１，９２，９３との間に設けられている場合もある。フラッシュメモリの内部構成に応じて、駆動電圧ＶＣＣ１が印加される電源パッド９１が、低耐圧トランジスタＬＴに接続される場合もあるし、駆動電圧ＶＣＣ２が印加される電源パッド９３が、高耐圧トランジスタＨＴに接続される場合もある。また、ＭＯＳキャパシタなどの周辺トランジスタＬＴ，ＨＴ以外のフラッシュメモリ９内の素子に、電源パッド９１，９２，９３が、トランジスタＬＴ，ＨＴを経由せずに接続される場合もある。
【０１３２】
図５において、駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱが印加される電源パッド９１，９２，９３のみが図示されているが、Ｉ／Ｏパッド９４及びグランド電圧が印加されるグランドパッドも、電源パッド９１，９２，９３と同じ配線レベルに設けられている。尚、図５において、パッドと素子が半導体基板表面に対して垂直方向において上下に重なるように図示されているが、これは、図示及び説明の明確化のためであって、パッドの直下の半導体領域には、周辺トランジスタのような素子が、配置されない場合もある。
【０１３３】
例えば、図１に示すように、フラッシュメモリ９のチップ９０に、３つの駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱ用のパッドを設けずに、グランド電圧ＶＳＳ用及び外部電源電圧ＶＤＤ用の２つのパッドを設け、外部電源電圧ＶＤＤを駆動電圧ＶＣＣ１として用いるとともに、外部電源電圧ＶＤＤをチップ９０内部で降圧して、その降圧した電圧を駆動電圧ＶＣＣ１より小さい駆動電圧ＶＣＣ２，ＶＣＣＱとして用いてもよい。これによって、フラッシュメモリ９のチップ９０の内部に、３つ以上の駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱのための３つ以上の電源系統が、形成されてもよい。
【０１３４】
図３乃至図５に示されるように、本実施形態の構成例のフラッシュメモリ９において、Ｉ／Ｏ回路２０に対する電源パッド９２は、メモリコア１に対する電源パッド９１，９３とは、別途に設けられている。
【０１３５】
本実施形態の構成例のフラッシュメモリ９において、メモリコア１内の電位生成回路１５に、駆動電圧ＶＣＣ１が印加され、Ｉ／Ｏ回路２０に、メモリコア１に対する駆動電圧ＶＣＣ１より低い電圧ＶＣＣＱが駆動電圧としてそれぞれ印加される。
【０１３６】
また、本実施形態の構成例のフラッシュメモリ９において、メモリコア１内の低電圧駆動回路群５、例えば、各制御回路１１，１２，１８及びレジスタ１７１，１９０，１９１などに対して、電位生成回路１５などの高電圧駆動回路群及びＩ／Ｏ回路２０に対する電源パッド９１，９２とは別途に、駆動電圧を印加するためのパッド９３が設けられている。メモリコア１の低電圧駆動回路群５には、メモリコア１の高電圧駆動回路群１５に印加される駆動電圧ＶＣＣ１未満、Ｉ／Ｏ回路２０に印加される駆動電圧ＶＣＣＱ以上の駆動電圧ＶＣＣ２が印加される。
【０１３７】
メモリコア１の高電圧駆動回路群（例えば、電位生成回路１５）のための電源パッド９１に印加される駆動電圧ＶＣＣ１には、例えば、３．３Ｖの電圧が用いられる。尚、電位生成回路１５（及び高電位生成回路１５０）のための電源パッド９３には、３．３Ｖより大きい電圧が印加されてもよい。
【０１３８】
メモリコア１の低電圧駆動回路群５のための電源パッド９３に印加される駆動電圧ＶＣＣ２には、駆動電圧ＶＣＣ１より小さい電圧が用いられ、例えば、１．５Ｖから１．８Ｖ程度の電圧が用いられる。但し、低電圧駆動回路群５に印加される駆動電圧ＶＣＣ２は、１．８Ｖより大きい電圧（例えば、３．３Ｖ）でもよいし、１．５Ｖより小さい電圧（例えば、１．２Ｖ）でもよい。
【０１３９】
Ｉ／Ｏ回路２０のための電源パッド９２に印加される駆動電圧ＶＣＣＱには、駆動電圧ＶＣＣ２より小さい電圧が印加される。例えば、駆動電圧ＶＣＣ２が１．８Ｖの場合には、１．８Ｖより小さい電圧、例えば、１．５Ｖの駆動電圧ＶＣＣＱが用いられ、駆動電圧ＶＣＣ２が１．５Ｖの場合には、１．５Ｖより小さい電圧、例えば、１．２Ｖの駆動電圧ＶＣＣＱが用いられる。
【０１４０】
尚、メモリコア１の低電圧駆動回路群５の全体又は一部に印加される駆動電圧ＶＣＣ２は、フラッシュメモリ９が用いられるメモリシステム（モジュール）の仕様に応じて、電位生成回路１５に印加される電圧ＶＣＣ１と同じ大きさの電圧、例えば、３．３Ｖが用いられる場合もある。また、駆動電圧ＶＣＣ２は、Ｉ／Ｏ回路２０の駆動電圧ＶＣＣＱと同じ大きさの電圧、例えば、１．５Ｖ又は１．２Ｖが用いられる場合もある。  
Ｉ／Ｏ回路２０の駆動電圧ＶＣＣＱが電位生成回路１３の駆動電圧ＶＣＣ１より小さければ、Ｉ／Ｏ回路２０の駆動電圧ＶＣＣＱが、低電圧駆動回路群５の駆動電圧ＶＣＣ２と実質的に同じ電圧、例えば、１．５Ｖ〜２．５Ｖ程度の電圧に設定される場合もあるし、電位生成回路１５の駆動電圧ＶＣＣ１が、低電圧駆動回路群５の駆動電圧ＶＣＣ２と実質的に同じ電圧、例えば、１．５Ｖ〜２．５Ｖ程度の電圧に設定される場合もある。
【０１４１】
すなわち、メモリコア１の低電圧駆動回路群５の全体又は一部に印加される駆動電圧ＶＣＣ２は、電圧ＶＣＣ１と同じ大きさの電圧に設定することもできるし、Ｉ／Ｏ回路２０の駆動電圧ＶＣＣＱと実質的に同じ電圧にすることもできる。このように、本構成例におけるフラッシュメモリ９のメモリコア１の低電圧駆動回路群５は、２つの電圧で動作可能である。その結果として、従来の装置との互換性（compatibility）を確保することができる。
【０１４２】
本構成例において、３つの駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱ用の電源パッド９１，９２，９３がチップ９０内に設けられ、３つの駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱ用の電源系統がフラッシュメモリ９内に形成される例が示されている。但し、４つ以上の駆動電圧用の電源パッドが、チップ９０内に設けられ、４つ以上の駆動電圧用の電源系統が、フラッシュメモリ９内に形成されてもよい。
【０１４３】
フラッシュメモリ９のチップの消費電力を小さくするために、チップ全体に印加される電圧が小さくされた場合、チップ９０内の電位生成回路１５に印加される電圧が小さくなる。この場合、その小さい電圧を昇圧して、フラッシュメモリ９の書き込み又は読み出しに用いられる高い電圧を生成するために、電位生成回路１５が含む高耐圧トランジスタＨＴ及びキャパシタ（ＭＯＳキャパシタ）の数又は面積が増大する。チップ９０内における電位生成回路１５の面積が増大し、チップサイズが増大する。この結果として、フラッシュメモリ９のチップコストが増大する可能性がある。
【０１４４】
これに対して、本構成例に示されたように、本実施形態のフラッシュメモリ９は、駆動電圧（電源電圧）を印加するための互いに分離された複数の電源端子（電源パッド）を有し、複数の異なる電源系統がチップ９０内に形成される。これによって、本実施形態のフラッシュメモリ９は、フラッシュメモリ９の各回路１０〜２０の動作に適した電圧を、チップ９０内の各回路に与えることができる。
【０１４５】
本実施形態のフラッシュメモリ９において、メモリコア１の電位生成回路１５のように、フラッシュメモリ９内において比較的高い電圧が印加されることが好ましい回路には、チップ９０内の複数の電源系統から供給される複数の駆動電圧のうち最も大きい駆動電圧ＶＣＣ１が、印加される。
【０１４６】
これによって、印加された電圧を昇圧して所定の内部電圧を生成する電位生成回路１５内の素子の数及び面積が、増大するのを抑制でき、電位生成回路の面積及びチップサイズが増大するのを抑制できる。この結果として、本実施形態のフラッシュメモリは、フラッシュメモリの製造コストの増大を抑制できる。
【０１４７】
本実施形態のフラッシュメモリ９において、Ｉ／Ｏ回路２０のように、フラッシュメモリ９内において比較的低い電圧で駆動可能な回路には、チップ９０内の複数の電源系統から供給される複数の駆動電圧のうち最も小さい駆動電圧ＶＣＣＱが、印加される。
【０１４８】
上記のように、Ｉ／Ｏ回路２０とメモリコア１とにおいて異なる電源系統が用いられている。それゆえ、メモリコア１（電位生成回路１５）に印加される駆動電圧ＶＣＣ１と同じ電圧がＩ／Ｏ回路２０に印加される場合に比較して、電位生成回路１５のような比較的高い電圧で駆動させることが好ましい回路において印加電圧の低減に起因した動作特性の劣化や所定の動作特性を維持するための素子数の増加及び回路構成の変更が生じること無しに、Ｉ／Ｏ回路２０の消費電力を選択的に小さくできる。
【０１４９】
これによって、本実施形態のフラッシュメモリ９は、チップの消費電力を低減できる。
【０１５０】
さらに、本実施形態のフラッシュメモリ９において、例えば、フラッシュメモリ９のメモリコア１の低電圧駆動回路群には、Ｉ／Ｏ回路２０の駆動電圧ＶＣＣＱと電位生成回路（高電圧駆動回路群）１５の駆動電圧ＶＣＣ１との間の大きさの駆動電圧ＶＣＣ２が印加される。また、メモリコア１の低電圧駆動回路群には、Ｉ／Ｏ回路２０に用いられる駆動電圧ＶＣＣＱと同じ大きさの電圧を印加することも可能であるし、電位生成回路１５に用いられる駆動電圧ＶＣＣ１を印加することも可能である。このように、メモリコア１に対する駆動電圧が仕様に応じて選択可能であることによって、フラッシュメモリ９のユーザの要求に応じて、チップの低消費電力化や、メモリの駆動特性の安定化、従来の装置との互換性（compatibility）の確保、を図ることができる。
【０１５１】
以上のように、本実施形態の構成例のフラッシュメモリは、メモリの低消費電力化とメモリの動作特性の劣化の抑制とを図ることができる。
【０１５２】
（３）  適用例  
図６乃至図９を用いて、本実施形態の半導体メモリの適用例について説明する。  
本実施形態の半導体メモリ（例えば、フラッシュメモリ）は、様々なメモリシステムに適用できる。
【０１５３】
例えば、本実施形態のフラッシュメモリを用いて、ＳＳＤ（Solid State Drive）などのメモリデバイスや、ｅＭＭＣ（embedded Multi Media Card）規格、ｍＳＡＴＡ（mini Serial Advanced Technology Attachment）規格、ＵＦＳ（Universal Flash Storage）規格などの規格に準拠したメモリデバイスを用いたメモリシステムを、形成できる。
【０１５４】
例えば、本実施形態のフラッシュメモリ９のチップ９０が、フラッシュメモリ９に対するコントローラとともに、同じ基板（パッケージ基板、実装基板）上に搭載されることによって、１つのパッケージ（メモリモジュール）が形成され、本実施形態のフラッシュメモリ９を用いたメモリシステム２００が構築される。
【０１５５】
以下では、メモリカード及びＳＳＤを例示して、本実施形態のフラッシュメモリの適用例について説明する。
【０１５６】
図６及び図７は、本実施形態のフラッシュメモリ９を含むメモリシステム２００の１つの適用例としてのメモリカード４０を示している。
【０１５７】
図６に示されるように、メモリカード４０は、フラッシュメモリ９のチップ９０、フラッシュメモリ９の動作を制御するメモリコントローラ（カードコントローラ）３０Ａ、複数のコネクタ４０１，４０２を含んでいる。メモリカード４０は、ホスト装置３０Ｂ又はホスト装置３０Ｂを含んでいる外部装置（例えば、ＰＣ）に設けられたスロットに対して挿抜可能なように形成されている。
【０１５８】
メモリコントローラ３０Ａは、コントローラの主要部となるコア（以下では、コントローラコアとよぶ）３０１を含んでいる。
【０１５９】
メモリコントローラ３０Ａは、コントローラコア３０１とフラッシュメモリ９との間の情報の送受信のためのインターフェイス（Ｉ／Ｏ回路）３０２、及び、コントローラコア３０１とホスト装置３０Ｂとの間の情報の送受信のためのインターフェイス（Ｉ／Ｏ回路）３０３を、含んでいる。
【０１６０】
コントローラコア３０１には、レジスタ３０４が接続されている。レジスタ３０４は、コントローラコア３０１の内部処理によって得られた信号、インターフェイス３０３を介して入出力されるコントローラコア３０１からホスト装置３０Ｂへの情報（信号）又はホスト装置３０Ｂからコントローラコア３０１への情報（信号）を、一時的に保持する。
【０１６１】
また、メモリ側のインターフェイス３０２には、レジスタ３０５が接続されている。レジスタ３０５は、インターフェイス３０２を介して入出力される、フラッシュメモリ９からコントローラコア３０１への情報（制御信号、又は、読み出されたデータ）、又は、コントローラコア３０１からフラッシュメモリ９への情報（制御信号、又は、書き込まれるデータ）を、一時的に保持する。
【０１６２】
コントローラコア３０１は、ホスト装置３０Ｂからの情報に基づいて、フラッシュメモリ９の動作を制御するための信号を生成する。コントローラコア３０１は、フラッシュメモリ９からの動作結果及び動作状況を示す信号に基づいて、フラッシュメモリの動作結果／状況をホスト装置３０Ｂに通知する信号を、生成する。
【０１６３】
コントローラコア３０１は、ホスト装置３０Ｂからの論理アドレスを、物理アドレスに変換する。論理アドレスとは、ホスト装置３０Ｂで管理しているアドレスであり、物理アドレスとは、メモリカード４０（メモリコントローラ３０Ａ）で管理している実アドレスである。
【０１６４】
メモリカード４０は、インターフェイス３０３に設定された規格、例えば、ＵＳＢ（Universal Serial Bus）規格やｅＭＭＣ規格に準拠した規格に基づいて、メモリカード４０の外部のホスト装置３０Ｂと情報の授受を、コネクタを介して行う。
【０１６５】
コネクタには、コマンド、クロック信号、メモリカードとホスト装置間で転送されるデータ、データ転送の動作モードに対応する信号が、入出力される。例えば、データ転送の動作モードは、メモリカード（例えば、ＳＤカード）４０の規格に基づいて規定され、ＳＤモード、ＳＰＩモードなどが、メモリカードの動作モードに用いられる。
【０１６６】
複数のコネクタのうち、電源電圧ＶＤＤが印加されるコネクタ４０１が、メモリカード４０内に設けられている。また、グランド電圧ＶＳＳが印加されるコネクタ４０９が、メモリカード４０内に設けられている。
【０１６７】
例えば、電源回路８０は、外部からの電源電圧ＶＤＤ，ＶＳＳが印加されるコネクタ４０１，４０９に接続されるように、メモリカード４０内に設けられている。これによって、電源回路８０が、２つの電源ＶＤＤ，ＶＳＳを有する。尚、図６では、電源回路８０は、各チップ９，３０Ａとは別途に設けられているように図示されているが、電源回路８０は、例えば、メモリコントローラ３０Ａのチップ内に設けられる場合もあるし、フラッシュメモリ９のチップ内に設けられる場合もある。また、電源回路８０は、ホスト装置３０Ｂ（又は、ホスト装置３０Ｂを含むＰＣ）内に設けられている場合もある。
【０１６８】
メモリカード４０内の電源回路８０は、コネクタ４０１を介してメモリカード４０内に印加される外部電源電圧ＶＤＤの電圧値が調整（昇圧又は降圧）する。これによって、フラッシュメモリ９及びメモリコントローラ３０Ａに印加される電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱが生成され、生成された電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱが、駆動電圧として、各チップ９，３０Ａ内の各回路に出力される。また、電源回路８０は、グランド電圧ＶＳＳを各チップ９，３０Ａに出力し、グランド電圧ＶＳＳが、チップ９，３０Ａ内の各回路に印加される。
【０１６９】
電源回路８０は、フラッシュメモリ９に３つの駆動電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱを出力する。
【０１７０】
駆動電圧ＶＣＣ１（例えば、３．３Ｖ）は、フラッシュメモリ９のチップに設けられた電源パッド９３を介して、メモリコア１内の高電圧駆動回路群（電位生成回路、高電圧生成部）１５に印加される。また、駆動電圧ＶＣＣ１より小さい駆動電圧ＶＣＣ２（例えば、１．８Ｖ）、メモリコア１内の低電圧駆動回路群（例えば、内部制御回路又はバッファ）５に印加される。
【０１７１】
メモリコントローラ３０Ａに対する駆動電圧として、電源回路８０からメモリコントローラへ、駆動電圧ＶＣＣＱが、出力される。メモリコントローラ３０Ａに対する駆動電圧ＶＣＣＱ（例えば、１．５Ｖ）は、フラッシュメモリ９のメモリコア１に印加される駆動電圧ＶＣＣ１，ＶＣＣ２より低い。駆動電圧ＶＣＣＱは、メモリコントローラ３０Ａのチップに設けられた電圧印加用のパッド３０９Ａ，３０９Ｂ，３０９Ｃを介して、コントローラコア３０１、インターフェイス３０２，３０３、レジスタ３０４，３０５に、それぞれ印加される。
【０１７２】
尚、１つのパッドに駆動電圧ＶＣＣＱを印加し、メモリコントローラ３０Ａの内部において、印加された電圧を、コントローラコア３０１、インターフェイス３０２，３０３、レジスタ３０４，３０５にそれぞれ分配させることもできる。
【０１７３】
本実施形態のフラッシュメモリ９の適用例において、メモリコントローラ３０Ａに対する駆動電圧ＶＣＣＱは、メモリコントローラ３０Ａに印加されるとともに、フラッシュメモリ９のＩ／Ｏ回路（インターフェイス）２０に、印加される。
【０１７４】
尚、メモリコア１の高電圧駆動回路群１５に対する駆動電圧ＶＣＣ１は、外部電源電圧ＶＤＤが印加されるコネクタ４０１からメモリコア１に直接印加されてもよい。また、Ｉ／Ｏ回路２０に対する駆動電圧ＶＣＣＱは、メモリコントローラ３０Ｂ内に設けられた電源回路及び電源系統（配線）を経由して、フラッシュメモリ９のＩ／Ｏ回路２０に印加されてもよい。また、フラッシュメモリ９が、メモリコントローラ３０Ａに駆動電圧ＶＣＣ２，ＶＣＣＱを印加してもよい。
【０１７５】
本実施形態のように、メモリカード４０に搭載されるフラッシュメモリ９のＩ／Ｏ回路２０に、メモリコア１と異なる電源電圧が印加される場合、Ｉ／Ｏ回路２０に印加される駆動電圧ＶＣＣＱが、メモリカード４０に搭載されるメモリコントローラ３０Ａに印加される駆動電圧ＶＣＣＱと同じ大きさに設定される。それゆえ、本実施形態のように、フラッシュメモリ９のＩ／Ｏ回路２０にフラッシュメモリ９のメモリコア１とは異なる電圧が印加される場合であっても、メモリカード４０の内部構成（例えば、コネクタ又は内部配線）をほとんど変更しなくともよい。
【０１７６】
図７に示されるように、電源回路８０が、２つの電源系統によって、２つの駆動電圧ＶＣＣ１，ＶＣＣＱを出力してもよい。この場合において、駆動電圧ＶＣＣ１（例えば、３．３Ｖ程度）が、フラッシュメモリ９のメモリコア１全体（低電圧駆動回路群及び高電圧駆動回路群）に印加され、駆動電圧ＶＣＣ１より低い駆動電圧ＶＣＣＱ（例えば、１．８Ｖ程度）が、メモリコントローラ３０Ａ及びフラッシュメモリ９のＩ／Ｏ回路２０に共通に印加される。また、Ｉ／Ｏ回路２０及びメモリコントローラ３０Ａに印加される駆動電圧ＶＣＣＱが、駆動電圧ＶＣＣＱより大きい駆動電圧ＶＣＣ２の代わりに、メモリコア１の低電圧駆動回路群５に印加されてもよい。また、フラッシュメモリ９の内部に昇圧回路を設け、駆動電圧ＶＣＣＱを駆動電圧ＶＣＣ２に昇圧し、昇圧した電圧を低電圧駆動回路群５に供給しても良い。また、４つ以上の異なる大きさの駆動電圧に対応するように、４つ以上の電源系統が、メモリカード４０内に形成されてもよい。
【０１７７】
図８は、本実施形態のフラッシュメモリを含むメモリシステム２００の１つの適用例としてのＳＳＤを示している。
【０１７８】
図８に示されるように、本実施形態のフラッシュメモリの適用例のメモリシステム２００は、ホスト装置（情報処理装置）３０Ｂと、メモリデバイスとしてのＳＳＤ５０とを含んでいる。
【０１７９】
ＳＳＤ５０は、不揮発性メモリ領域５００としてのフラッシュメモリ（例えば、ＮＡＮＤ型フラッシュメモリ）９、揮発性メモリ領域５０１としてのＤＲＡＭ５０１、ＳＳＤコントローラ５０２、インターフェイスコントローラ５０３、これらを接続するバス（データバス及び電源バスなど）５０９及び電源回路８０を含んでいる。
【０１８０】
インターフェイスコントローラ５０３は、ＳＳＤ５０内部の各構成部５００，５０１，５０２とＳＳＤ５０外部のホスト装置３０Ｂとのインターフェイス処理を実行する。
【０１８１】
インターフェイスコントローラ５０３は、例えば、ＳＳＤに設定された規格に基づいて、インターフェイス処理を実行する。例えば、ＳＳＤ５０は、ＳＡＴＡ規格に準拠した通信インターフェイスに基づいて、ホスト装置３０Ｂに接続され、ＳＡＴＡ規格に準拠したインターフェイス処理を実行する。インターフェイス規格については、ＳＡＴＡ以外に、ＳＡＳ（Serial Attached SCSI）やＵＳＢなどを用いてもよい。
【０１８２】
ＳＳＤコントローラ５０２は、ＳＳＤ５０全体の各種動作（例えば、ウェアレベリングや不良ブロック処理）を制御する。ＳＳＤコントローラ５０２は、不揮発性メモリ領域５００としてのフラッシュメモリ９に格納されているプログラム又はデータを、揮発性メモリ領域としてのＤＲＡＭ５０１に読み出して、所定の処理を実行し、各種テーブルをＤＲＡＭ５０１内に作成する。ＳＳＤコントローラ５０２は、ホスト装置３０Ｂから書き込み、読み出し及び消去などのコマンドを受信し、これらの命令に応答して、フラッシュメモリ９に所定の処理を実行する。
【０１８３】
揮発性メモリ領域としてのＤＲＡＭ５０１は、ホスト装置３０Ｂとフラッシュメモリ９との間でのデータ転送用キャッシュ、及び、ＳＳＤコントローラ５０２の作業用メモリ（ワークメモリ）などとして機能する。尚、ＤＲＡＭ５０１が、ＳＳＤにおけるメインメモリとして用いられてもよい。
【０１８４】
ワークメモリとしてのＤＲＡＭ５０１は、起動時などにフラッシュメモリ９から読み出されたプログラム及びデータ、プログラム及びデータに基づく管理テーブルや関数、フラッシュメモリ９に書き込む外部からのデータなどを、一時的に記憶する。ＤＲＡＭ５０１は、管理テーブルを格納する領域及び関数を格納する領域を含んでいる。ＤＲＡＭの代わりに、ＳＲＡＭ（Static RAM）、ＭＲＡＭ（Magnetoresistive RAM）又はＰＣＲＡＭ（Phase Change RAM）などのメモリを用いてもよい。ワークメモリには、ランダムアクセスメモリを用いることが望ましい。尚、ＤＲＡＭは、独立したチップとしてＳＳＤ基板上に実装されてもよいし、組み込み型メモリとしてＳＳＤコントローラ内に実装されてもよい。
【０１８５】
不揮発性メモリ領域５００は、（ｎ＋１）個のフラッシュメモリ９のチップＣｈｉｐ＜０＞〜Ｃｈｉｐ＜ｎ＞を用いて形成されている。ｎは、０以上の整数である。上述のように、各フラッシュメモリ９は、Ｉ／Ｏ回路２０、電位生成回路１５及び低電圧駆動回路群５を含むメモリコア１を含んでいる。
【０１８６】
ホスト装置３０ＢがＳＳＤ５０へコマンドを送信すると、そのコマンドが、インターフェイスコントローラ５０３を介してＳＳＤコントローラ５０２に転送される。ＳＳＤコントローラ５０２は、受信したコマンドを処理する。その際、ＳＳＤコントローラ５０２は、ＤＲＡＭ５０１上の管理テーブルを参照することで、ホスト装置３０Ｂからの論理アドレスを、ＳＳＤ５０で管理している物理アドレスに適宜変換する。
【０１８７】
ＳＳＤ５０は、上記の各構成に加えて、外部電源電圧ＶＤＤ，ＶＳＳが印加される電源回路８０を含み、各メモリ５００，５０１及び各コントローラ５０２，５０３を駆動させる内部電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱ及びグランド電圧ＶＳＳを生成及び出力する。
【０１８８】
例えば、ＳＳＤ５０に外部から印加される電源電圧ＶＤＤは、３．３Ｖの電圧が用いられてもよいし、３．３Ｖより大きい電圧、例えば、５Ｖ〜１２Ｖ程度の電圧が用いられてもよい。ＳＳＤ５０の電源回路８０は、例えば、ＤＣ／ＤＣコンバータ８９を含み、ＳＳＤ５０の外部から印加される電源電圧ＶＤＤ及びＳＳＤ５０の内部に印加される電圧ＶＣＣ１，ＶＣＣ２，ＶＣＣＱの大きさを、ＤＣ／ＤＣコンバータ８９によって、自由に設計できる。
【０１８９】
上述のように、例えば、３．３Ｖ程度の駆動電圧ＶＣＣ１が、電位生成回路１５、より具体的には、電位生成回路１５の高電圧生成部に印加され、駆動電圧ＶＣＣ１以下の駆動電圧ＶＣＣ２（例えば、１．５Ｖ〜１．８Ｖ）が、メモリコア１の低電圧駆動回路群５に印加される。  
そして、フラッシュメモリ９の電位生成回路１５に印加される駆動電圧ＶＣＣ１より小さい駆動電圧ＶＣＣＱ（例えば、１．２Ｖ〜１．５Ｖ）が、フラッシュメモリ９のチップ内部のＩ／Ｏ回路２０に、印加される。また、駆動電圧ＶＣＣＱは、ＳＳＤ５００のインターフェイスコントローラ５０３、ＤＲＡＭ及びＳＳＤコントローラ５０２に印加される。
【０１９０】
尚、ＳＳＤ５０において、ＤＲＡＭ５０１と各コントローラ５０２，５０３とで異なる電圧が印加されてもよい。例えば、ＤＲＡＭ５０１には、例えば、１．８Ｖ程度の駆動電圧ＶＣＣ２が印加され、コントローラ５０２，５０３には、例えば、１．２Ｖ程度の駆動電圧ＶＣＣＱが印加される。
【０１９１】
尚、上述のように、ＳＳＤ５０内に、４つ以上の駆動電圧を用いるために、４つ以上の電源系統が、形成されてもよい、
本実施形態のフラッシュメモリ９がＳＳＤ５０に適用された場合においても、ＳＳＤ５０内のフラッシュメモリ９以外の回路（チップ）５０１，５０２，５０３に用いられる駆動電圧ＶＣＣＱが、フラッシュメモリ９のＩ／Ｏ回路２０に印加されるので、ＳＳＤ５０の内部構成を大きく変更しなくともよい。
【０１９２】
例えば、複数のフラッシュメモリ９のチップＣｈｉｐ＜０＞〜Ｃｈｉｐ＜ｎ＞は、並列動作、例えば、インターリーブ動作が可能なように、ＳＳＤ５０内に形成されていてもよい。
【０１９３】
ＳＳＤ５０のように、複数のフラッシュメモリのチップを含む場合、例えば、図９に示されるように、ＳＳＤコントローラ５０２による制御下において、偶数番目のフラッシュメモリ９０，９２と奇数番目のフラッシュメモリ９１，９３とに対してインターリーブ動作が実行される。例えば、偶数番目及び奇数番目のフラッシュメモリのチップ９０，９１，９２，９３のそれぞれに対して、インターリーブ動作のための制御単位（以下では、メモリ群とよぶ）５１０，５１１が、それぞれ設定される。
【０１９４】
尚、ここでは、２つのメモリ群５１０，５１１が、インターリーブ動作の制御単位として、フラッシュメモリ９を用いて形成された不揮発性メモリ領域５００に設けられている例が示されているが、３つ以上のメモリ群が、不揮発性メモリ領域５００内に設定されてもよい。
【０１９５】
各メモリ群５１０，５１１のフラッシュメモリ９０，９１，９２，９３は、バス５０９に接続され、バス５０９を介して、フラッシュメモリ９０，９１，９２，９３と各コントローラ５０２，５０３との間、又は、フラッシュメモリ９０，９１，９２，９３とＤＲＡＭ５０９との間における、コマンド、ステータス、アドレス及びデータの入出力が実行される。
【０１９６】
インターリーブ動作において、一方のメモリ群５１０が含むフラッシュメモリチップ９０，９２に対して要求された動作中に、他方のメモリ群５１１が含むフラッシュメモリチップ９１，９３に対する動作（又は動作の準備）が開始される。
【０１９７】
例えば、偶数番目のフラッシュメモリチップ９０，９２に対してメモリコア１０，１２内の選択ワード線に対するデータの書き込みに用いられる電圧（又はデータの読み出しに用いられる電圧）の生成及び印加が実行されている期間中、奇数番目のフラッシュメモリチップ９１，９３に対してＩ／Ｏ回路２０１，２０３に対するコマンド、データ及びアドレス入出力が実行される。
【０１９８】
第１のメモリ群５１０に属するフラッシュメモリチップ９０，９２と第２のメモリ群５１１に属するフラッシュメモリチップ９１，９３とにおいて、インターリーブ動作などのチップの並列動作によって、メモリシステム２００内の複数のフラッシュメモリ９０，９１，９２，９３の管理／運用の効率化、メモリシステムの高速動作、及び、電流ピークの発生タイミングの重複の回避が、図られる。
【０１９９】
これによって、本実施形態のフラッシュメモリを含むメモリシステム２００は、メモリシステム２００の消費電力を低減でき、メモリシステム２００の動作特性が向上される。
【０２００】
本実施形態のフラッシュメモリ９のように、フラッシュメモリ９のチップの消費電力の低減に相関して、フラッシュメモリ９の発熱量が低減する。この結果として、本実施形態のフラッシュメモリを複数個含むメモリシステムにおいて、インターリーブ動作（並列動作）が可能なフラッシュメモリのチップ数を増大できる。
【０２０１】
例えば、フラッシュメモリ９の消費電力が半分になると、フラッシュメモリ９の発熱量（チップの温度上昇）は、半分になる。この場合において、本実施形態のフラッシュメモリ９を用いたＳＳＤ５０及びメモリシステム２００は、従来と同じ発熱量、もしくは、従来と同じ電力で、２倍の個数のチップを、並列に動作させることができる。
【０２０２】
インターリーブ動作によって、メモリシステム２００内の複数のフラッシュメモリ９０，９１，９２，９３の動作が制御される場合、メモリコア１の低電位駆動回路群５に、低い駆動電圧ＶＣＣ２（Ｉ／Ｏ回路２０の駆動電圧ＶＣＣＱに近い電圧又は実質的に同じ電圧）が印加されていることが好ましい。また、Ｉ／Ｏ回路（インターフェイス）２０の高速動作が要求される場合には、Ｉ／Ｏ回路２０に印加される駆動電圧ＶＣＣＱが、低い電圧（例えば、１．２Ｖ〜１．５程度）に設定されることが好ましい。
【０２０３】
尚、上述のメモリカード４０が、複数のメモリチップを含む場合、そのメモリカードもインターリーブ動作が可能である。
【０２０４】
以上のように、本実施形態の半導体メモリ（フラッシュメモリ）を用いたメモリシステム２００は、消費電力の低減及び動作性能の向上、及び、記憶密度／記憶容量の向上を図ることができる。
【０２０５】
［その他］  
本実施形態において、半導体メモリとして、ＮＡＮＤ型フラッシュメモリを例示したが、ＮＯＲ型又はＡＮＤ型フラッシュメモリのような、ＮＡＮＤ型フラッシュメモリ以外のフラッシュメモリに対しても、本実施形態が適用できる。
【０２０６】
本実施形態において、半導体メモリとして、フラッシュメモリを例示したが、本実施形態は、入出力制御部に印加される駆動電圧がメモリコアに印加される駆動電圧より低くなるように、メモリが形成されていれば、ＭＲＡＭ、ＰＣＲＡＭ及びＲｅＲＡＭ（Resistive RAM）のようなメモリにも適用できる。
【０２０７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０８】
９：半導体メモリ、１：メモリコア、２０：入出力回路、１０：メモリセルアレイ、１５：電位生成回路、８０：電源回路、２００：メモリシステム、３０：ホスト装置／コントローラ、４０：メモリカード、５０：ＳＳＤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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