(57)【要約】【課題】ゲート絶縁膜やゲート電極の浸食を抑制しつつ、多重パターニングによって形状制御性の高いゲート電極を形成しうる半導体装置の製造方法を提供する。【解決手段】ゲート膜上に形成したハードマスクを第１のマスクパターンを用いてパターニングし、パターニングされたハードマスク膜を第２のマスクパターンを用いてゲートパターンに加工し、ハードマスク膜をマスクとしてゲート膜をパターニングし、スペーサ絶縁膜を形成し、スペーサ絶縁膜上にゲートパターンの端部を覆う第３のマスクパターンを形成し、第３のマスクパターンをマスクとしてスペーサ絶縁膜をエッチングし、ゲートパターンの端部の領域にスペーサ絶縁膜を残しつつ、ゲート膜の側壁部分にサイドウォール絶縁膜を形成する。【選択図】図２２
2014160735.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート膜を形成する工程と、
前記ゲート膜上に、ハードマスク膜を形成する工程と、
前記ハードマスク膜を、第１のマスクパターンを用いてパターニングする工程と、
パターニングされた前記ハードマスク膜を、第２のマスクパターンを用いてゲートパターンに加工する工程と、
前記ゲートパターンを有する前記ハードマスク膜をマスクとして、前記ゲート膜及び前記ゲート絶縁膜をパターニングする工程と、
パターニングした前記ゲート膜及び前記ゲート絶縁膜が形成された前記半導体基板上に、スペーサ絶縁膜を形成する工程と、
前記スペーサ絶縁膜上に、パターニングした前記ゲート膜及び前記ゲート絶縁膜の端部を覆う第３のマスクパターンを形成する工程と、
前記第３のマスクパターンをマスクとして前記スペーサ絶縁膜をエッチングし、前記第３のマスクパターン下に前記スペーサ絶縁膜を残しつつ、パターニングした前記ゲート膜及び前記ゲート絶縁膜の側壁部分に、前記スペーサ絶縁膜よりなるサイドウォール絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３のマスクパターンは、前記第２のマスクパターンの反転パターンを有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、高誘電率絶縁膜を有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の前に、活性領域を画定する素子分離絶縁膜を形成する工程を更に有し、
前記第２のマスクパターンが露出する領域は、前記素子分離絶縁膜上に位置している
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第３のマスクパターンを除去する工程の後、薬液処理により前記活性領域の前記半導体基板を露出する工程と、前記半導体基板を露出した前記活性領域上にシリサイド層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第３のマスクパターンを除去する工程の後、前記ハードマスク膜を除去する工程と、前記ゲート膜を除去する工程と、前記ゲート膜を除去した部分にメタル材料を埋め込み、前記メタル材料よりなるゲート電極を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の後、前記ゲート膜を形成する工程の前に、緩衝材層を形成する工程を更に有し、
前記ゲート膜を除去する工程では、前記緩衝材層をストッパとして、前記ゲート膜を除去する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記ハードマスク膜は、第１のハードマスク膜と、前記第１のハードマスク膜上に形成された第２のハードマスク膜とを有し、
前記ハードマスク膜をパターニングする工程では、前記第１のハードマスク膜をストッパとして前記第２のハードマスク膜をパターニングし、
前記ゲート膜及び前記ゲート絶縁膜をパターニングでは、前記第２のハードマスク膜をマスクとして、前記第１のハードマスク膜、前記ゲート膜及び前記ゲート絶縁膜をパターニングする
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第２のマスクパターンを用いて前記ハードマスク膜を加工する工程では、複数の前記ゲートパターンを形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴのゲート電極等の配線は、一度のフォトリソグラフィ工程によってパターンが形成されていた。しかしながら、半導体集積回路の微細化とともに光近接効果等による細線の端部の丸まりや後退の影響が顕著となり、配線端の形状の制御が困難となってきた。
【０００３】
このような背景から、近年は、多重パターニング技術を用いることにより、配線端の形状を高精度に制御することが行われている。典型的な多重パターニング技術では、細線を形成するための第１のマスクパターンよる加工と、配線の端部をカットする第２マスクパターンによる加工とを組み合わせ、配線のパターニングが行われる。
【０００４】
一方、ＭＯＳＦＥＴのゲート絶縁膜とゲート電極は、電気的な特性向上のために、シリコン基板を熱酸化することにより形成したシリコン酸化膜とポリシリコン膜との組み合わせから、より誘電率の高い高誘電率絶縁膜と金属膜との組み合わせへと代わってきている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３０３９６３号公報
【特許文献２】特開２０１１−２２８３９５号公報
【特許文献３】特開２０１２−０４４１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート絶縁膜やゲート電極が製造プロセス中の薬液処理によって浸食されることを抑制するために、シリコン酸化膜、シリコン窒化膜或いはポリシリコン膜で覆うことがある。ところが、上述のような多重パターニングによってゲート電極を形成すると、製造プロセス中の薬液処理や加工によってゲート絶縁膜やゲート電極が露出する場合があり、その後に続く製造プロセス中の薬液処理によってゲート絶縁膜やゲート電極が浸食されるという問題があることが本願発明者の検討によって初めて明らかとなった。ゲート絶縁膜及びゲート電極がそれぞれ高誘電率絶縁膜及び金属膜の場合にもこの課題は発生する。
【０００７】
本発明の目的は、ゲート絶縁膜やゲート電極の浸食を抑制しつつ多重パターニングによって形状制御性の高いゲート電極を形成しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート膜を形成する工程と、前記ゲート膜上に、ハードマスク膜を形成する工程と、前記ハードマスク膜を、第１のマスクパターンを用いてパターニングする工程と、パターニングされた前記ハードマスク膜を、第２のマスクパターンを用いてゲートパターンに加工する工程と、前記ゲートパターンを有する前記ハードマスク膜をマスクとして、前記ゲート膜及び前記ゲート絶縁膜をパターニングする工程と、パターニングした前記ゲート膜及び前記ゲート絶縁膜が形成された前記半導体基板上に、スペーサ絶縁膜を形成する工程と、前記スペーサ絶縁膜上に、パターニングした前記ゲート膜及び前記ゲート絶縁膜の端部を覆う第３のマスクパターンを形成する工程と、前記第３のマスクパターンをマスクとして前記スペーサ絶縁膜をエッチングし、前記第３のマスクパターン下に前記スペーサ絶縁膜を残しつつ、パターニングした前記ゲート膜及び前記ゲート絶縁膜の側壁部分に、前記スペーサ絶縁膜よりなるサイドウォール絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、ゲート絶縁膜やゲート電極の浸食を抑制しつつ、多重パターニングによって形状制御性の高いゲート電極を形成することができる。これにより、高性能且つ信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、一実施形態による半導体装置の製造方法を示す平面図（その１）である。
【図２】図２は、一実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図３】図３は、一実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図４】図４は、一実施形態による半導体装置の製造方法を示す平面図（その２）である。
【図５】図５は、一実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図６】図６は、一実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図７】図７は、一実施形態による半導体装置の製造方法を示す平面図（その３）である。
【図８】図８は、一実施形態による半導体装置の製造方法を示す断面図（その５）である。
【図９】図９は、一実施形態による半導体装置の製造方法を示す断面図（その６）である。
【図１０】図１０は、一実施形態による半導体装置の製造方法を示す平面図（その４）である。
【図１１】図１１は、一実施形態による半導体装置の製造方法を示す断面図（その７）である。
【図１２】図１２は、一実施形態による半導体装置の製造方法を示す断面図（その８）である。
【図１３】図１３は、一実施形態による半導体装置の製造方法を示す平面図（その５）である。
【図１４】図１４は、一実施形態による半導体装置の製造方法を示す断面図（その９）である。
【図１５】図１５は、一実施形態による半導体装置の製造方法を示す断面図（その１０）である。
【図１６】図１６は、一実施形態による半導体装置の製造方法を示す平面図（その６）である。
【図１７】図１７は、一実施形態による半導体装置の製造方法を示す断面図（その１１）である。
【図１８】図１８は、一実施形態による半導体装置の製造方法を示す断面図（その１２）である。
【図１９】図１９は、一実施形態による半導体装置の製造方法を示す平面図（その７）である。
【図２０】図２０は、一実施形態による半導体装置の製造方法を示す断面図（その１３）である。
【図２１】図２１は、一実施形態による半導体装置の製造方法を示す断面図（その１４）である。
【図２２】図２２は、一実施形態による半導体装置の製造方法を示す平面図（その８）である。
【図２３】図２３は、一実施形態による半導体装置の製造方法を示す断面図（その１５）である。
【図２４】図２４は、一実施形態による半導体装置の製造方法を示す断面図（その１６）である。
【図２５】図２５は、一実施形態による半導体装置の製造方法を示す平面図（その９）である。
【図２６】図２６は、一実施形態による半導体装置の製造方法を示す断面図（その１７）である。
【図２７】図２７は、一実施形態による半導体装置の製造方法を示す断面図（その１８）である。
【図２８】図２８は、一実施形態による半導体装置の製造方法を示す平面図（その１０）である。
【図２９】図２９は、一実施形態による半導体装置の製造方法を示す断面図（その１９）である。
【図３０】図３０は、一実施形態による半導体装置の製造方法を示す断面図（その２０）である。
【図３１】図３１は、一実施形態による半導体装置の製造方法を示す平面図（その１１）である。
【図３２】図３２は、一実施形態による半導体装置の製造方法を示す断面図（その２１）である。
【図３３】図３３は、一実施形態による半導体装置の製造方法を示す断面図（その２２）である。
【図３４】図３４は、一実施形態による半導体装置の製造方法を示す平面図（その１２）である。
【図３５】図３５は、一実施形態による半導体装置の製造方法を示す断面図（その２３）である。
【図３６】図３６は、一実施形態による半導体装置の製造方法を示す断面図（その２４）である。
【図３７】図３７は、一実施形態による半導体装置の製造方法を示す平面図（その１３）である。
【図３８】図３８は、一実施形態による半導体装置の製造方法を示す断面図（その２５）である。
【図３９】図３９は、一実施形態による半導体装置の製造方法を示す断面図（その２６）である。
【図４０】図４０は、一実施形態による半導体装置の製造方法を示す平面図（その１４）である。
【図４１】図４１は、一実施形態による半導体装置の製造方法を示す断面図（その２７）である。
【図４２】図４２は、一実施形態による半導体装置の製造方法を示す断面図（その２８）である。
【図４３】図４３は、一実施形態による半導体装置の製造方法を示す平面図（その１５）である。
【図４４】図４４は、一実施形態による半導体装置の製造方法を示す断面図（その２９）である。
【図４５】図４５は、一実施形態による半導体装置の製造方法を示す断面図（その３０）である。
【図４６】図４６は、一実施形態による半導体装置の製造方法を示す平面図（その１６）である。
【図４７】図４７は、一実施形態による半導体装置の製造方法を示す断面図（その３１）である。
【図４８】図４８は、一実施形態による半導体装置の製造方法を示す断面図（その３２）である。
【図４９】図４９は、第１参考例による半導体装置の製造方法を示す平面図（その１）である。
【図５０】図５０は、第１参考例による半導体装置の製造方法を示す断面図（その１）である。
【図５１】図５１は、第１参考例による半導体装置の製造方法を示す断面図（その２）である。
【図５２】図５２は、第１参考例による半導体装置の製造方法を示す平面図（その２）である。
【図５３】図５３は、第１参考例による半導体装置の製造方法を示す断面図（その３）である。
【図５４】図５４は、第１参考例による半導体装置の製造方法を示す断面図（その４）である。
【図５５】図５５は、第１参考例による半導体装置の製造方法を示す平面図（その３）である。
【図５６】図５６は、第１参考例による半導体装置の製造方法を示す断面図（その５）である。
【図５７】図５７は、第１参考例による半導体装置の製造方法を示す断面図（その６）である。
【図５８】図５８は、第１参考例による半導体装置の製造方法を示す平面図（その４）である。
【図５９】図５９は、第１参考例による半導体装置の製造方法を示す断面図（その７）である。
【図６０】図６０は、第１参考例による半導体装置の製造方法を示す断面図（その８）である。
【図６１】図６１は、第１参考例による半導体装置の製造方法を示す平面図（その５）である。
【図６２】図６２は、第１参考例による半導体装置の製造方法を示す断面図（その９）である。
【図６３】図６３は、第１参考例による半導体装置の製造方法を示す断面図（その１０）である。
【図６４】図６４は、第２参考例による半導体装置の製造方法を示す平面図（その１）である。
【図６５】図６５は、第２参考例による半導体装置の製造方法を示す断面図（その１）である。
【図６６】図６６は、第２参考例による半導体装置の製造方法を示す断面図（その２）である。
【図６７】図６７は、第２参考例による半導体装置の製造方法を示す平面図（その２）である。
【図６８】図６８は、第２参考例による半導体装置の製造方法を示す断面図（その３）である。
【図６９】図６９は、第２参考例による半導体装置の製造方法を示す断面図（その４）である。
【図７０】図７０は、第２参考例による半導体装置の製造方法を示す平面図（その３）である。
【図７１】図７１は、第２参考例による半導体装置の製造方法を示す断面図（その５）である。
【図７２】図７２は、第２参考例による半導体装置の製造方法を示す断面図（その６）である。
【図７３】図７３は、第２参考例による半導体装置の製造方法の課題を示す平面図及び断面図である。
【発明を実施するための形態】
【００１１】
［実施形態］
一実施形態による半導体装置の製造方法について図１乃至図４８を用いて説明する。
【００１２】
図１乃至図４８は、本実施形態による半導体装置の製造方法を示す平面図及び断面図である。
【００１３】
まず、シリコン基板１０に、ＳＴＩ（Shallow Trench Isolation）法により、活性領域１４を確定する素子分離絶縁膜１２を形成する。素子分離絶縁膜１２には、例えば、ＴＥＯＳ等を原料としてＣＶＤ法により堆積したシリコン酸化膜を適用することができる。
【００１４】
次いで、必要に応じて、ウェルイオン注入やチャネルイオン注入等を行い、その後、活性化のための熱処理を行い、活性領域１４内に所定のウェル（図示せず）を形成する。
【００１５】
次いで、例えばフッ酸系の水溶液を用いたウェットエッチングにより、活性領域１４表面のシリコン酸化膜（図示せず）を除去する。このシリコン酸化膜は、素子分離絶縁膜１２の形成の際に用いるパッド酸化膜や、イオン注入の際に用いる犠牲酸化膜である。
【００１６】
次いで、熱酸化法により、シリコン基板１０の表面に、改めてシリコン酸化膜１６を形成する（図１〜図３）。このシリコン酸化膜１６は、高誘電率絶縁材料よりなるゲート絶縁膜の下地となる膜である。
【００１７】
図１は、本工程後の半導体装置を表面から見た状態を示す平面図である。図２（ａ）は、図１のＡ−Ａ′線断面図であり、図２（ｂ）は、図１のＢ−Ｂ′線断面図である。図３（ａ）は、図１のＣ−Ｃ′線断面図であり、図３（ｂ）は、図１のＤ−Ｄ′線断面図である。
【００１８】
ここでは、Ｙ方向（平面図において縦方向）に延在する２つの活性領域１４を、Ｘ方向（平面図において横方向）に隣接して配置するものとする。
【００１９】
なお、図２及び図３では、素子分離絶縁膜１２の表面と活性領域１４の表面とが揃っている場合の例を示しているが、素子分離絶縁膜１２の表面と活性領域１４の表面とは必ずしも揃っている必要はない。素子分離絶縁膜１２の表面が活性領域１４の表面よりも高い場合や、活性領域１４の表面が素子分離絶縁膜１２の表面よりも高い場合でも、本実施形態による製造方法を適用可能である。
【００２０】
次いで、全面に、例えばＣＶＤ法やスパッタ法等により、例えばＨｆＯ２、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、ＺｒＯ、ＴｉＯ、ＴａＯ等の高誘電率絶縁膜１８を形成する。これにより、活性領域１４に、シリコン酸化膜１６と高誘電率絶縁膜１８との積層膜よりなるゲート絶縁膜２０を形成する。高誘電率絶縁膜１８は、単層構造でもよいし、任意の高誘電率絶縁材料を組み合わせた積層構造としてもよい。
【００２１】
次いで、必要に応じて、ゲート絶縁膜２０上に、ＣＶＤ法やスパッタ法等により、ＴｉＮ、Ｔｉ、ＴａＮ、Ｔａ等の導電膜を堆積し、これら導電膜よりなる緩衝材層２２を形成する。
【００２２】
次いで、緩衝材層２２上に、例えばアモルファスシリコンを堆積し、アモルファスシリコンよりなるゲート膜２４を形成する。本明細書においてゲート膜とは、後工程でゲート電極材料に置換されるダミーゲート電極となる膜、或いは、後工程でパターニングされてゲート電極となる膜を意味するものとする。
【００２３】
なお、本実施形態では、ゲート膜２４（ダミーゲート電極）を後工程でメタルゲート電極に置換する、いわゆるゲートラストプロセスを想定し、製造方法を説明する。緩衝材層２２は、後工程においてゲート膜２４を除去する際に、ゲート絶縁膜２０へのダメージを抑制するための膜である。ゲート絶縁膜２０へのダメージなくゲート膜２４を除去できる場合などには、必ずしも緩衝材層２２を形成する必要はない。
【００２４】
ゲート電極の形成後にソース／ドレイン領域等を形成する、いわゆるゲートファーストプロセスによりゲート電極を形成する場合は、緩衝材層２２及びゲート膜２４に代えて、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｗ、Ｃｕ、Ａｌ、Ｒｕ等の金属膜を形成するようにしてもよい。この場合は、後述の図３５〜図４５に示すメタルゲートへの置換プロセスは不要である。
【００２５】
次いで、ゲート膜２４上に、例えばＣＶＤ法により、例えばシリコン酸化膜及びシリコン窒化膜を堆積し、シリコン酸化膜よりなる第１ハードマスク２６と、シリコン窒化膜よりなる第２ハードマスク２８とを形成する（図４〜図６）。
【００２６】
第２ハードマスク２８は、主に、ゲート膜２４、緩衝材層２２及び高誘電率絶縁膜１８をパターニングする際のマスクとして用いるものである。
【００２７】
第１ハードマスク２６は、主に、第２ハードマスク２８をパターニングする際に下地に加わるダメージを低減するためのものである。第１のハードマスク２６には、後工程でソース／ドレイン領域上にシリサイド層を形成する際に、ゲート膜２４上にシリサイド層が形成されるのをブロックする役割もある。ゲートファーストプロセスを採用する場合などは、第１のハードマスク２６を省略し、ゲート膜２４上にシリサイド層を形成するようにしてもよい。
【００２８】
図４は、本工程後の半導体装置を表面から見た状態を示す平面図である。図５（ａ）は、図４のＡ−Ａ′線断面図であり、図５（ｂ）は、図４のＢ−Ｂ′線断面図である。図６（ａ）は、図４のＣ−Ｃ′線断面図であり、図６（ｂ）は、図４のＤ−Ｄ′線断面図である。
【００２９】
次いで、第２ハードマスク２８上にフォトレジスト膜及び反射防止膜を形成後、フォトリソグラフィによりこのフォトレジスト膜をパターニングし、ゲート電極形成用の第１マスクパターン３０を形成する。
【００３０】
次いで、第１マスクパターン３０をマスクとして第２ハードマスク２８をドライエッチングし、第１マスクパターン３０のパターンを第２ハードマスク２８に転写する（図７〜図９）。
【００３１】
図７は、本工程後の半導体装置を表面から見た状態を示す平面図である。図８（ａ）は、図７のＡ−Ａ′線断面図であり、図８（ｂ）は、図７のＢ−Ｂ′線断面図である。図９（ａ）は、図７のＣ−Ｃ′線断面図であり、図９（ｂ）は、図７のＤ−Ｄ′線断面図である。
【００３２】
ここで、第１マスクパターン３０は、ゲート電極の長辺を画定（細線を形成）するためのものであり、例えば図７乃至図９に示すように、２つの活性領域１４上を跨ぐようにＸ方向に延在する３本のラインパターンを含むものとする。１本のラインパターン内には、複数のゲート電極の形成領域が含まれてもよい。
【００３３】
次いで、例えばアッシングにより、第１マスクパターン３０を除去する。
【００３４】
次いで、パターニングされた第２ハードマスク２８が形成された第１ハードマスク２６上にフォトレジスト膜及び反射防止膜を形成後、フォトリソグラフィによりこのフォトレジスト膜をパターニングし、ゲート電極形成用の第２マスクパターン３２を形成する（図１０〜図１２）。
【００３５】
図１０は、本工程後の半導体装置を表面から見た状態を示す平面図である。図１１（ａ）は、図１０のＡ−Ａ′線断面図であり、図１１（ｂ）は、図１０のＢ−Ｂ′線断面図である。図１２（ａ）は、図１０のＣ−Ｃ′線断面図であり、図１２（ｂ）は、図１０のＤ−Ｄ′線断面図である。
【００３６】
ここで、第２マスクパターン３２は、ゲート電極の短辺を画定（ラインパターンを所望の長さにカット）するためのものであり、例えば図１０乃至図１２に示すように、Ｘ方向に延在する第２ハードマスク２８のパターンと直交するＹ方向に延在する開口部３４を有するものとする。
【００３７】
次いで、第２マスクパターン３２をマスクとして第２ハードマスク２８をドライエッチングし、第１マスクパターン３０でパターニングされた第２ハードマスク２８を更にパターニングする。
【００３８】
次いで、例えばアッシングにより、第２マスクパターン３２を除去する（図１３〜図１５）。
【００３９】
図１３は、本工程後の半導体装置を表面から見た状態を示す平面図である。図１４（ａ）は、図１３のＡ−Ａ′線断面図であり、図１４（ｂ）は、図１３のＢ−Ｂ′線断面図である。図１５（ａ）は、図１３のＣ−Ｃ′線断面図であり、図１５（ｂ）は、図１３のＤ−Ｄ′線断面図である。
【００４０】
第１マスクパターン３０及び第２マスクパターン３２を用いて第２ハードマスク２８をパターニングすることにより、端部の丸まりや後退を生じることなくゲート電極のパターンを第２ハードマスク２８に転写することができる。
【００４１】
なお、上記の例では、第２ハードマスク膜２８を、第１マスクパターン３０でパターニング後に第２マスクパターン３２でパターニングしているが、第２マスクパターン３２でパターニング後に第１マスクパターン３０でパターニングしてもよい。
【００４２】
次いで、第２ハードマスク２８をマスクとして、第１ハードマスク２６、ゲート膜２４、緩衝材層２２及び高誘電率絶縁膜１８をドライエッチングする。
【００４３】
次いで、パターニングした第２ハードマスク２８、第１ハードマスク２６、ゲート膜２４、緩衝材層２２及び高誘電率絶縁膜１８の積層体（ゲートパターンの積層体）をマスクとしてイオン注入を行い、活性領域１４内に、不純物層３６を形成する（図１６〜図１８）。不純物層３６は、トランジスタのＬＤＤ（Lightly Doped Drain）或いはエクステンションとなるものである。ポケット注入、ハロー注入等のイオン注入を更に行ってもよい。
【００４４】
図１６は、本工程後の半導体装置を表面から見た状態を示す平面図である。図１７（ａ）は、図１６のＡ−Ａ′線断面図であり、図１７（ｂ）は、図１６のＢ−Ｂ′線断面図である。図１８（ａ）は、図１６のＣ−Ｃ′線断面図であり、図１８（ｂ）は、図１６のＤ−Ｄ′線断面図である。
【００４５】
図１７及び図１８では、活性領域１４のシリコン基板１０内だけでなく、素子分離絶縁膜１２にも不純物層３６を形成する不純物がイオン注入されている様子を簡易的に示している。不純物層３６を形成する際のイオン注入においては、ゲート膜２４内にも不純物は導入されるが、ここでは図示していない。
【００４６】
次いで、全面に、例えばＣＶＤ法によりシリコン窒化膜を堆積し、シリコン窒化膜よりなるスペーサ絶縁膜３８を形成する。スペーサ絶縁膜３８は、シリコン窒化膜のほか、シリコン酸化膜等や、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、ＺｒＯ、ＴｉＯ、ＴａＯ等の高誘電率絶縁膜により形成してもよい。
【００４７】
次いで、スペーサ絶縁膜３８上にフォトレジスト膜及び反射防止膜を形成後、フォトリソグラフィによりこのフォトレジスト膜をパターニングし、第２マスクパターン３２とネガポジが反転した反転パターンを有する第３マスクパターン４０を形成する（図１９〜図２１）。
【００４８】
第３マスクパターン４０は、ゲートパターンの積層体の端部、少なくともゲートパターンの積層体の短辺に接する角部を覆うパターンを有するものとする。かかる観点から、第２マスクパターン３２の反転パターンを有する第３マスクパターン４０を好適に用いることができる。第３マスクパターン４０を第２マスクパターン３２の反転パターンとすることには、第３マスクパターン４０のデータ生成のための設計工数を減らすことができる効果もある。第２のマスクパターン及び第３のマスクパターンの形成に同じレチクルを用い、ポジ型レジストとネガ型レジストとを使い分けてもよい。
【００４９】
図１９は、本工程後の半導体装置を表面から見た状態を示す平面図である。図２０（ａ）は、図１９のＡ−Ａ′線断面図であり、図２０（ｂ）は、図１９のＢ−Ｂ′線断面図である。図２１（ａ）は、図１９のＣ−Ｃ′線断面図であり、図２１（ｂ）は、図１９のＤ−Ｄ′線断面図である。
【００５０】
次いで、第３マスクパターン４０をマスクとしてスペーサ絶縁膜３８をドライエッチングする（図２２〜図２４）。
【００５１】
図２２は、本工程後の半導体装置を表面から見た状態を示す平面図である。図２３（ａ）は、図２２のＡ−Ａ′線断面図であり、図２３（ｂ）は、図２２のＢ−Ｂ′線断面図である。図２４（ａ）は、図２２のＣ−Ｃ′線断面図であり、図２４（ｂ）は、図２２のＤ−Ｄ′線断面図である。
【００５２】
第３マスクパターン４０をマスクとしてスペーサ絶縁膜３８をエッチングすることにより、ゲートパターンの積層体の長辺の側壁部分にはサイドウォール絶縁膜４２が形成される。ゲートパターンの積層体の短辺間の領域は第３マスクパターン４０で覆われているため、スペーサ絶縁膜３８がそのまま残存する。
【００５３】
次いで、例えばアッシングにより、第３マスクパターン４０を除去する。
【００５４】
次いで、ゲートパターンの積層体、スペーサ絶縁膜３８及びサイドウォール絶縁膜４２をマスクとしてイオン注入を行い、活性領域１４内に、ソース／ドレイン領域となる不純物層４４を形成する（図２５〜図２７）。
【００５５】
図２５は、本工程後の半導体装置を表面から見た状態を示す平面図である。図２６（ａ）は、図２５のＡ−Ａ′線断面図であり、図２６（ｂ）は、図２５のＢ−Ｂ′線断面図である。図２７（ａ）は、図２５のＣ−Ｃ′線断面図であり、図２７（ｂ）は、図２５のＤ−Ｄ′線断面図である。
【００５６】
図２６及び図２７では、活性領域１４のシリコン基板１０内だけでなく、素子分離絶縁膜１２にも不純物層４４を形成する不純物がイオン注入されている様子を簡易的に示している。不純物層４４を形成する際のイオン注入においては、ゲート膜２４内にも不純物は導入されるが、ここでは図示していない。
【００５７】
次いで、活性領域１４表面へのシリサイド層形成の前処理として、活性領域１４表面のシリコン酸化膜１６を除去する。シリコン酸化膜１６の除去には、フッ酸水溶液を用いたウェットエッチングやドライエッチングを適用することができる。シリコン酸化膜１６の除去の際には、シリコン酸化膜よりなる第２ハードマスク２８及び素子分離絶縁膜１２もエッチングされる（図２８〜図３０）。
【００５８】
図２８は、本工程後の半導体装置を表面から見た状態を示す平面図である。図２９（ａ）は、図２８のＡ−Ａ′線断面図であり、図２９（ｂ）は、図２８のＢ−Ｂ′線断面図である。図３０（ａ）は、図２８のＣ−Ｃ′線断面図であり、図３０（ｂ）は、図２８のＤ−Ｄ′線断面図である。
【００５９】
素子分離絶縁膜１２を形成するシリコン酸化膜のようなＣＶＤ法により形成したシリコン酸化膜は、熱酸化により形成したシリコン酸化膜と比較してエッチングレートが大きい。また、不純物層３６，４４の不純物が導入された素子分離絶縁膜１２の表面領域のように、不純物が導入されたシリコン酸化膜のエッチングレートは、更に大きくなる。このため、シリコン酸化膜１６のエッチングの際にエッチングされる素子分離絶縁膜１２の量は、シリコン酸化膜１６の膜厚と比較して大きくなる。
【００６０】
また、シリコン酸化膜１６の除去に等方的にエッチングが進行する方法を用いると、素子分離絶縁膜１２のエッチングは、スペーサ絶縁膜３８の下部に回り込むように進行する（図２９（ｂ）、図３０（ｂ）参照）。図２８では、スペーサ絶縁膜３８の下部に回り込んだ素子分離絶縁膜１２の端部を点線で表している。このため、後述する参考例２で示すようにゲートパターンの角部でスペーサ絶縁膜３８が薄膜化していると、素子分離絶縁膜１２の端部がゲート絶縁膜２０下の領域まで達し、ゲート絶縁膜が浸食される虞がある。
【００６１】
この点、本実施形態による半導体装置の製造方法では、ゲートパターンの積層体の短辺間の領域にスペーサ絶縁膜３８が残存しているため、素子分離絶縁膜１２の端部がゲートパターンの積層体まで達することはない。これにより、高誘電率絶縁膜１８が浸食されるのを防止することができる。
【００６２】
次いで、いわゆるサリサイドプロセスにより、露出しているシリコン表面に、シリサイド層４６を形成する（図３１〜図３３）。例えば、全面に、Ｎｉ，Ｃｏ，Ｔｉ等の金属膜をスパッタ法等により堆積し、熱処理を行ってシリコンの露出部分にＮｉＳｉ，ＣｏＳｉ，ＴｉＳｉ等のシリサイド層４６を選択的に形成した後、未反応の金属膜を除去する。
【００６３】
なお、ゲート膜２４上には第１ハードマスク２６が形成されているため、ゲートパターン上にはシリサイド層４６は形成されない。
【００６４】
図３１は、本工程後の半導体装置を表面から見た状態を示す平面図である。図３２（ａ）は、図３１のＡ−Ａ′線断面図であり、図３２（ｂ）は、図３１のＢ−Ｂ′線断面図である。図３３（ａ）は、図３１のＣ−Ｃ′線断面図であり、図３３（ｂ）は、図３１のＤ−Ｄ′線断面図である。
【００６５】
次いで、ＣＶＤ法やスピンコート法等により、例えばシリコン酸化膜、ＴＥＯＳ酸化膜、ＵＳＧ（Undoped Silicate Glass）膜、ＢＰＳＧ（Boro-Phosopho-Silicate Glass）膜、ＳｉＯＣ膜、ポーラスＬｏｗ−ｋ膜等の絶縁膜を堆積し、層間絶縁膜４８を形成する。層間絶縁膜４８の下地には、シリコン窒化膜等のエッチングストッパ膜（ＣＥＳＬ：Contact Etch Stop Layer）を設けてもよい。
【００６６】
図３４は、本工程後の半導体装置を表面から見た状態を示す平面図である。図３５（ａ）は、図３４のＡ−Ａ′線断面図であり、図３５（ｂ）は、図３４のＢ−Ｂ′線断面図である。図３６（ａ）は、図３４のＣ−Ｃ′線断面図であり、図３６（ｂ）は、図３４のＤ−Ｄ′線断面図である。
【００６７】
次いで、ＣＭＰ（Chemical Mechanical Polishing）法により、ゲート膜２４が露出するまで層間絶縁膜４８、スペーサ絶縁膜３８、第１ハードマスク２６を研磨し、表面を平坦化する（図３７〜図３９）。
【００６８】
図３７は、本工程後の半導体装置を表面から見た状態を示す平面図である。図３８（ａ）は、図３７のＡ−Ａ′線断面図であり、図３８（ｂ）は、図３７のＢ−Ｂ′線断面図である。図３９（ａ）は、図３７のＣ−Ｃ′線断面図であり、図３９（ｂ）は、図３７のＤ−Ｄ′線断面図である。
【００６９】
次いで、例えばドライエッチングにより、ゲート膜２４を選択的に除去する。この際、ゲート膜２４の下地の緩衝材層２２は、高誘電率絶縁膜１８にエッチングダメージが導入されるのを防止する。
【００７０】
図４０は、本工程後の半導体装置を表面から見た状態を示す平面図である。図４１（ａ）は、図４０のＡ−Ａ′線断面図であり、図４１（ｂ）は、図４０のＢ−Ｂ′線断面図である。図４２（ａ）は、図４０のＣ−Ｃ′線断面図であり、図４２（ｂ）は、図４０のＤ−Ｄ′線断面図である。
【００７１】
次いで、全面に、ＣＶＤ法やスパッタ法により、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｗ、Ｃｕ、Ａｌ、Ｒｕ等の金属膜を堆積する。
【００７２】
次いで、ＣＭＰ法により、層間絶縁膜４８が露出するまでこの金属膜を研磨して平坦化する。これにより、ゲート膜２４を除去することにより形成された開口部内には、金属膜よりなるゲート電極５０が形成される（図４３〜図４５）。なお、図では緩衝材層２２とゲート電極５０とを別々に示しているが、これら一体でメタルゲートとして機能する。
【００７３】
図４３は、本工程後の半導体装置を表面から見た状態を示す平面図である。図４４（ａ）は、図４３のＡ−Ａ′線断面図であり、図４４（ｂ）は、図４３のＢ−Ｂ′線断面図である。図４５（ａ）は、図４３のＣ−Ｃ′線断面図であり、図４５（ｂ）は、図４３のＤ−Ｄ′線断面図である。
【００７４】
次いで、ＣＶＤ法やスピンコート法等により、例えばシリコン酸化膜、ＴＥＯＳ酸化膜、ＵＳＧ膜、ＢＰＳＧ膜、ＳｉＯＣ膜、ポーラスＬｏｗ−ｋ膜等の絶縁膜を堆積し、層間絶縁膜５２を形成する。
【００７５】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５２，４８に、シリサイド層４６に達するコンタクトホール５４及びゲート電極５０に達するコンタクトホール５６を形成する。
【００７６】
次いで、ＣＶＤ法やスパッタ法等によりＴｉ、ＴｉＮ、Ｗ、Ｃｕ等の導電膜を堆積後、この導電膜をＣＭＰ法によりポリッシュバックし、コンタクトホール５４，５６内に埋め込まれたコンタクトプラグ５８を形成する（図４６〜図４８）。
【００７７】
図４６は、本工程後の半導体装置を表面から見た状態を示す平面図である。図４７（ａ）は、図４６のＡ−Ａ′線断面図であり、図４７（ｂ）は、図４６のＢ−Ｂ′線断面図である。図４８（ａ）は、図４６のＣ−Ｃ′線断面図であり、図４８（ｂ）は、図４６のＤ−Ｄ′線断面図である。
【００７８】
この後、所望のバックエンドプロセスを経て、半導体装置を完成する。
【００７９】
このように、本実施形態によれば、サイドウォール絶縁膜を形成する際にゲートパターン端部をマスクで覆っておき、ゲートパターンの端部領域にスペーサ絶縁膜を残存しておくので、その後の薬液処理や加工の際のゲート絶縁膜やゲート電極の浸食を抑制しつつ、多重パターニングによって形状制御性の高いゲート電極を形成することができる。これにより、高性能且つ信頼性の高い半導体装置を製造することができる。
【００８０】
［第１参考例］
第１参考例による半導体装置の製造方法について図４９乃至６３を用いて説明する。図１乃至図４８に示す一実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００８１】
図４９乃至図６３は、本参考例による半導体装置の製造方法を示す平面図及び断面図である。
【００８２】
まず、図１乃至図６に示す一実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜１２、シリコン酸化膜１６、高誘電率絶縁膜１８、緩衝材層２２、ゲート膜２４、第１ハードマスク２６及び第２ハードマスク２８を形成する。
【００８３】
次いで、第２ハードマスク２８上にフォトレジスト膜及び反射防止膜を形成後、フォトリソグラフィによりこのフォトレジスト膜をパターニングし、ゲート電極形成用のマスクパターン６０を形成する（図４９〜図５１）。
【００８４】
図４９は、本工程後の半導体装置を表面から見た状態を示す平面図である。図５０（ａ）は、図４９のＡ−Ａ′線断面図であり、図５０（ｂ）は、図４９のＢ−Ｂ′線断面図である。図５１（ａ）は、図４９のＣ−Ｃ′線断面図であり、図５１（ｂ）は、図４９のＤ−Ｄ′線断面図である。
【００８５】
一度のフォトリソグラフィでゲート電極形成用のマスクパターン６０を形成した場合、例えば図４９に示すように、光近接効果によってパターンの端部では丸まりや後退が生じる。このように、シングル露光を用いた本参考例の製造方法では、ゲート電極の端部形状の制御は困難である。
【００８６】
次いで、マスクパターン６０をマスクとして、第２ハードマスク２８、第１ハードマスク２６、ゲート膜２４、緩衝材層２２及び高誘電率絶縁膜１８をドライエッチングする。
【００８７】
次いで、例えばアッシングにより、マスクパターン６０を除去する。
【００８８】
或いは、第２ハードマスク２８をマスクパターン６０でドライエッチングして第２ハードマスク２８にパターンを転写し、マスクパターン６０を除去した後、パターニングした第２ハードマスク２８をマスクとして第１ハードマスク２６、ゲート膜２４、緩衝材層２２及び高誘電率絶縁膜１８をドライエッチングしてもよい。
【００８９】
次いで、パターニングした第２ハードマスク２８、第１ハードマスク２６、ゲート膜２４、緩衝材層２２及び高誘電率絶縁膜１８の積層体（ゲートパターンの積層体）をマスクとしてイオン注入を行い、活性領域１４内に、不純物層３６を形成する（図５２〜図５４）。
【００９０】
図５２は、本工程後の半導体装置を表面から見た状態を示す平面図である。図５３（ａ）は、図５２のＡ−Ａ′線断面図であり、図５３（ｂ）は、図５２のＢ−Ｂ′線断面図である。図５４（ａ）は、図５２のＣ−Ｃ′線断面図であり、図５４（ｂ）は、図５２のＤ−Ｄ′線断面図である。
【００９１】
次いで、全面に、例えばＣＶＤ法によりシリコン窒化膜を堆積し、シリコン窒化膜よりなるスペーサ絶縁膜３８を形成する。
【００９２】
次いで、スペーサ絶縁膜３８をドライエッチングし、ゲートパターンの積層体の側壁部分に、サイドウォール絶縁膜４２を形成する（図５５〜図５７）。
【００９３】
図５５は、本工程後の半導体装置を表面から見た状態を示す平面図である。図５６（ａ）は、図５５のＡ−Ａ′線断面図であり、図５６（ｂ）は、図５５のＢ−Ｂ′線断面図である。図５７（ａ）は、図５５のＣ−Ｃ′線断面図であり、図５７（ｂ）は、図５５のＤ−Ｄ′線断面図である。
【００９４】
本参考例では、図１９に示すような第３マスクパターン４０を用いずにスペーサ絶縁膜３８をドライエッチングするため、ゲートパターンの側壁部分を一周取り囲むようにサイドウォール絶縁膜４２が形成される（図５５参照）。すなわち、上記一実施形態の場合とは異なり、ゲートパターンの積層体の短辺の側壁部分にも、サイドウォール絶縁膜４２が形成される。
【００９５】
次いで、ゲートパターンの積層体及びサイドウォール絶縁膜４２をマスクとしてイオン注入を行い、活性領域１４内に、ソース／ドレイン領域となる不純物層４４を形成する（図５８〜図６０）。
【００９６】
図５８は、本工程後の半導体装置を表面から見た状態を示す平面図である。図５９（ａ）は、図５８のＡ−Ａ′線断面図であり、図５９（ｂ）は、図５８のＢ−Ｂ′線断面図である。図６０（ａ）は、図５８のＣ−Ｃ′線断面図であり、図６０（ｂ）は、図５８のＤ−Ｄ′線断面図である。
【００９７】
次いで、活性領域１４表面へのシリサイド層形成の前処理として、活性領域１４表面のシリコン酸化膜１６を除去する。シリコン酸化膜１６の除去には、フッ酸水溶液を用いたウェットエッチングやドライエッチングを適用することができる。シリコン酸化膜１６の除去の際には、シリコン酸化膜よりなる第２ハードマスク２８及び素子分離絶縁膜１２もエッチングされる（図６１〜図６３）。
【００９８】
図６１は、本工程後の半導体装置を表面から見た状態を示す平面図である。図６２（ａ）は、図６１のＡ−Ａ′線断面図であり、図６２（ｂ）は、図６１のＢ−Ｂ′線断面図である。図６３（ａ）は、図６１のＣ−Ｃ′線断面図であり、図６３（ｂ）は、図６１のＤ−Ｄ′線断面図である。
【００９９】
素子分離絶縁膜１２を形成するシリコン酸化膜のようなＣＶＤ法により形成したシリコン酸化膜は、熱酸化により形成したシリコン酸化膜と比較してエッチングレートが大きい。不純物が導入されたシリコン酸化膜のエッチングレートは、更に大きくなる。このため、シリコン酸化膜１６のエッチングの際にエッチングされる素子分離絶縁膜１２の量は、シリコン酸化膜１６の膜厚と比較して大きくなる。
【０１００】
また、シリコン酸化膜１６を等方的にエッチングが進行する方法を用いると、素子分離絶縁膜１２のエッチングは、サイドウォール絶縁膜４２の下部に回り込むように進行する（図６２（ａ）参照）。図６１では、サイドウォール絶縁膜３８の下部に回り込んだ素子分離絶縁膜１２の端部を点線で表している。
【０１０１】
ただし、ゲートパターンの角部は例えば図６１に示すように丸まっており、ゲートパターンの積層体の側壁部分に形成されたサイドウォール絶縁膜４２が局所的に薄くなることはない（第２参考例を参照）。
【０１０２】
［第２参考例］
第２参考例による半導体装置の製造方法について図６４乃至７３を用いて説明する。図１乃至図４８に示す一実施形態による半導体装置の製造方法及び図４９乃至図６３に示す第１参考例による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１０３】
図６４乃至図７３は、本参考例による半導体装置の製造方法を示す平面図及び断面図である。
【０１０４】
まず、図１乃至図１８に示す一実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜１２及びゲートパターンの積層体を形成する。ゲートパターンの積層体は、一実施形態と同様の多重露光技術を用いて形成する。これにより、端部の丸まりや後退を生じることなくゲートパターンを形成することができる。
【０１０５】
次いで、パターニングした第２ハードマスク２８、第１ハードマスク２６、ゲート膜２４、緩衝材層２２及び高誘電率絶縁膜１８の積層体（ゲートパターンの積層体）をマスクとしてイオン注入を行い、活性領域１４内に、不純物層３６を形成する。
【０１０６】
次いで、全面に、例えばＣＶＤ法によりシリコン窒化膜を堆積し、シリコン窒化膜よりなるスペーサ絶縁膜３８を形成する。
【０１０７】
次いで、スペーサ絶縁膜３８をドライエッチングし、ゲートパターンの積層体の側壁部分に、サイドウォール絶縁膜４２を形成する（図６４〜図６６）。
【０１０８】
図６４は、本工程後の半導体装置を表面から見た状態を示す平面図である。図６５（ａ）は、図６４のＡ−Ａ′線断面図であり、図６５（ｂ）は、図６４のＢ−Ｂ′線断面図である。図６６（ａ）は、図６４のＣ−Ｃ′線断面図であり、図６６（ｂ）は、図６４のＤ−Ｄ′線断面図である。
【０１０９】
本参考例では、図１９に示すような第３マスクパターン４０を用いずにスペーサ絶縁膜３８をドライエッチングするため、ゲートパターンの側壁部分を一周取り囲むようにサイドウォール絶縁膜４２が形成される（図６４参照）。すなわち、上記一実施形態の場合とは異なり、ゲートパターンの積層体の短辺の側壁部分にも、サイドウォール絶縁膜４２が形成される。
【０１１０】
次いで、ゲートパターンの積層体及びサイドウォール絶縁膜４２をマスクとしてイオン注入を行い、活性領域１４内に、ソース／ドレイン領域となる不純物層４４を形成する（図６７〜図６９）。
【０１１１】
図６７は、本工程後の半導体装置を表面から見た状態を示す平面図である。図６８（ａ）は、図６７のＡ−Ａ′線断面図であり、図６８（ｂ）は、図６７のＢ−Ｂ′線断面図である。図６９（ａ）は、図６７のＣ−Ｃ′線断面図であり、図６９（ｂ）は、図６７のＤ−Ｄ′線断面図である。
【０１１２】
次いで、活性領域１４表面へのシリサイド層形成の前処理として、活性領域１４表面のシリコン酸化膜１６を除去する。シリコン酸化膜１６の除去には、フッ酸水溶液を用いたウェットエッチングやドライエッチングを適用することができる。シリコン酸化膜１６の除去の際には、シリコン酸化膜よりなる第２ハードマスク２８及び素子分離絶縁膜１２もエッチングされる（図７０〜図７２）。
【０１１３】
図７０は、本工程後の半導体装置を表面から見た状態を示す平面図である。図７１（ａ）は、図７０のＡ−Ａ′線断面図であり、図７１（ｂ）は、図７０のＢ−Ｂ′線断面図である。図７２（ａ）は、図７０のＣ−Ｃ′線断面図であり、図７２（ｂ）は、図７０のＤ−Ｄ′線断面図である。
【０１１４】
素子分離絶縁膜１２を形成するシリコン酸化膜のようなＣＶＤ法により形成したシリコン酸化膜は、熱酸化により形成したシリコン酸化膜と比較してエッチングレートが大きい。不純物が導入されたシリコン酸化膜のエッチングレートは、更に大きくなる。このため、シリコン酸化膜１６のエッチングの際にエッチングされる素子分離絶縁膜１２の量は、シリコン酸化膜１６の膜厚と比較して大きくなる。
【０１１５】
また、シリコン酸化膜１６を等方的にエッチングが進行する方法を用いると、素子分離絶縁膜１２のエッチングは、サイドウォール絶縁膜４２の下部に回り込むように進行する（図７１（ａ）参照）。図７０では、サイドウォール絶縁膜３８の下部に回り込んだ素子分離絶縁膜１２の端部を点線で表している。
【０１１６】
本参考例では、ゲートパターンが角部を有している。このような角部では、膜のカバレッジ不足や膜ストレスの集中或いは緩和が懸念され、洗浄工程やドライ加工時のダメージによってサイドウォール絶縁膜４２が薄膜化する。この場合、シリコン酸化膜１６を除去する際のエッチングが過度に進行すると、例えば図７３に示すように、素子分離絶縁膜１２の端部がゲートパターン下まで達することがある。
【０１１７】
素子分離絶縁膜１２の端部がゲートパターン下まで達すると、製造プロセス中の薬液処理（フッ酸、塩酸、アンモニア水、硫酸、リン酸、過酸化水素水等を用いた処理）によって、ゲート絶縁膜２０とゲート膜２４の界面への薬液滲入や、ゲート膜２４の溶解が生じるため、ゲート絶縁膜２０、緩衝材層２２、ゲート膜２４等が浸食されるリスクが高まる。
【０１１８】
この結果、所望の特性のトランジスタを形成できず或いはトランジスタの信頼性が低下する虞がある。
【０１１９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１２０】
例えば、上記実施形態では、高誘電率絶縁膜１８を含むゲート絶縁膜２０を有するＭＯＳＦＥＴの場合を例にして説明したが、ゲート絶縁膜２０は必ずしも高誘電率絶縁膜１８を含む必要はなく、シリコン酸化膜等のシリコン系絶縁膜を用いた場合においても同様である。上記実施形態により得られる効果は、高誘電率絶縁膜１８を含むゲート絶縁膜２０を有するＭＯＳＦＥＴに限定されるものではない。
【０１２１】
また、上記実施形態では、高誘電率絶縁膜１８を含むゲート絶縁膜２０と組み合わせたゲート電極の一例としてメタルゲート電極を示したが、ゲート電極材料は、必ずしも金属材料である必要はない。ゲート膜２４に用いたアモルファスシリコン膜を結晶化してなるポリシリコン膜によってゲート電極５０を形成するようにしてもよい。この場合、ゲート電極５０上にもシリサイド層４６を形成するようにしてもよい。
【０１２２】
また、上記実施形態では、いわゆるゲートラストプロセスを用いてメタルゲート電極を形成しているが、ゲート膜２４として予め金属材料を用い、いわゆるゲートファーストプロセスを用いてメタルゲート電極を形成してもよい。
【０１２３】
また、上記実施形態では、１つのラインパターンを分割して複数のゲートパターンを形成しているが、１つのラインパターンの両端部を除去して１つのゲートパターンを形成してもよい。
【０１２４】
また、上記実施形態では、第１マスクパターンによって一直線のラインパターンを形成しているが、必ずしも一直線のラインパターンである必要はなく、屈曲部や分岐部を有していてもよい。
【０１２５】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【０１２６】
１０…シリコン基板
１２…素子分離絶縁膜
１４…活性領域
１６…シリコン酸化膜
１８…高誘電率絶縁膜
２０…ゲート絶縁膜
２２…緩衝材層
２４…ゲート膜
２６…第１ハードマスク
２８…第２ハードマスク
３０…第１マスクパターン
３２…第２マスクパターン
３４…開口部
３６，４４…不純物層
３８…スペーサ絶縁膜
４０…第３マスクパターン
４２…サイドウォール絶縁膜
４６…シリサイド層
４８，５２…層間絶縁膜
５０…ゲート電極
５４，５６…コンタクトホール
５８…コンタクトプラグ
６０…マスクパターン
【図１】
2014160735.tif 000003
【図２】
2014160735.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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