(57)【要約】【課題】下部拡散層とゲート電極の間に底部絶縁膜を配置することによって生じるチャネルのオフセット構成を解消し、縦型トランジスタの動作を安定化させる。【解決手段】半導体装置は、半導体基板１の活性領域に設けられ、半導体基板１の上面に垂直な方向に立脚し、垂直な方向に連続して延在する下部側面６０ａと上部側面６０ｂとを有する半導体ピラー５と、半導体ピラー５の下端部の周囲の半導体基板１の表層部に設けられた下部拡散層９Ａと、半導体ピラー５の上端部に設けられた上部拡散層１６と、半導体基板１の上面を覆うと共に半導体ピラー５の下部側面６０ａの全周を覆う底部絶縁膜８と、半導体ピラー５の全周を囲んで配置され、底部絶縁膜８の上面に接すると共に、ゲート絶縁膜を介して半導体ピラー５の上部側面６０ｂに対向するゲート電極１１と、下部側面６０ａの表層部に設けられ、下部拡散層９Ａと同じ導電型となるＬＤＤ下部拡散層９Ｂとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の活性領域に設けられ、前記活性領域の上面に垂直な方向に立脚し、前記垂直な方向に連続して延在する下部側面と上部側面とを有する半導体ピラーと、
前記半導体ピラーの下端部の周囲に位置する前記活性領域の表層部に設けられ、前記半導体基板とは逆導電型となる下部拡散層と、
前記半導体ピラーの上端部に設けられ、前記下部拡散層と同じ導電型となる上部拡散層と、
前記活性領域の前記上面を覆うと共に前記半導体ピラーの前記下部側面の全周を覆う底部絶縁膜と、
前記半導体ピラーの全周を囲んで配置され、前記半導体ピラーの前記上部側面を覆うゲート絶縁膜と、
前記底部絶縁膜の上面に接すると共に、前記ゲート絶縁膜を介して前記半導体ピラーの前記上部側面に対向するゲート電極と、
前記半導体ピラーの前記下部側面の表層部に設けられ、前記下部拡散層と同じ導電型となるＬＤＤ下部拡散層とを備えることを特徴とする半導体装置。
【請求項２】
前記半導体ピラーの前記下部側面と前記底部絶縁膜の側面との間に設けられた第１および第２サイドウォール絶縁膜をさらに備え、
前記第１サイドウォール絶縁膜は前記下部側面に接しており、
前記第２サイドウォール絶縁膜は前記底部絶縁膜の前記側面に接している、請求項１に記載の半導体装置。
【請求項３】
前記底部絶縁膜および前記第１サイドウォール絶縁膜はシリコン酸化膜からなり、
前記第２サイドウォール絶縁膜はシリコン窒化膜からなる、請求項２に記載の半導体装置。
【請求項４】
前記半導体ピラーと隣接するように前記半導体基板の活性領域に設けられ、前記活性領域の前記上面に対して垂直な方向に立脚するダミー半導体ピラーをさらに備え、
前記半導体ピラーと前記ダミー半導体ピラーの間隔の幅は前記ゲート電極の厚みの２倍以下である、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ダミー半導体ピラーと接触するように前記半導体基板の素子分離領域に設けられ、前記素子分離領域の上面に対して垂直な方向に立脚するダミー絶縁膜ピラーとを備え、
前記ダミー絶縁膜ピラーの側面の一部は前記ゲート電極に覆われている、請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は、第１ゲート電極および第２ゲート電極を順に積層した積層膜である、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１ゲート電極は窒化チタンを含み、前記第２ゲート電極はポリシリコンを含む、請求項６に記載の半導体装置。
【請求項８】
前記底部絶縁膜の厚さは前記ゲート絶縁膜よりも厚い、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ＬＤＤ下部拡散層の不純物濃度は、前記半導体基板よりも高く、前記下部拡散層よりも低い、請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
第１導電型の半導体基板の活性領域に設けられ、前記活性領域の上面に垂直な方向に立脚し、前記垂直な方向に連続して延在する下部側面と上部側面とを有する半導体ピラーを形成する工程と、
前記半導体ピラーの下端部の周囲に位置する前記半導体基板の表層部に第１導電型とは逆となる第２導電型の下部拡散層を形成する工程と、
前記活性領域の前記上面および前記半導体ピラーの下部側面の全周を覆う底部絶縁膜を形成する工程と、
前記半導体ピラーの全周を囲んで配置され、前記半導体ピラーの前記上部側面を覆うゲート絶縁膜を形成する工程と、
前記底部絶縁膜に第２導電型のイオンを注入し、注入イオンの横方向散乱により、前記半導体ピラーの前記下部側面の表層部に前記第２導電型のＬＤＤ下部拡散層を形成する工程と、
前記底部絶縁膜の上面に接すると共に、前記ゲート絶縁膜を介して前記半導体ピラーの上部側面に対向するゲート電極を形成する工程と、
前記半導体ピラーの上端部に前記第２導電型の上部拡散層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する工程は、
前記半導体ピラーの前記上部側面および前記底部絶縁膜の前記上面を覆う第１ゲート電極材料を成膜する工程と、
前記第１ゲート電極材料をエッチバックして第１ゲート電極を形成する工程と、
前記第１ゲート電極を覆う第２ゲート電極を形成する工程とを含み、
前記ＬＤＤ下部拡散層を形成する工程は、
前記第１ゲート電極材料を形成した後であって、前記１ゲート電極材料をエッチバックする前に、前記第１ゲート電極材料に覆われた前記底部絶縁膜に前記第２導電型のイオンを注入する工程を含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１ゲート電極材料は窒化チタンを含み、
前記第２ゲート電極はポリシリコンを含む、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に縦型トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化を実現するトランジスタ構造の一つとして縦型トランジスタが知られている。縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体ピラーをチャネルとして用いるものである。縦型トランジスタでは、半導体基板から立脚した半導体ピラーの側面にゲート絶縁膜とゲート電極が備わっており、半導体ピラーの上部と下部にそれぞれ設けられた拡散層がソース・ドレイン領域となっている。また、ゲート電極と半導体ピラーの下部に設けられた下部拡散層との短絡を回避するために、ゲート電極の下端と下部拡散層の上面との間に底部絶縁膜が配置される。底部絶縁膜の側面が接する半導体ピラーの側面はトランジスタのチャネルの一部となるが、上記の構成からこのチャネル部分はゲート電極に対向しないオフセットチャネルとなる。特許文献１にはオフセットチャネルを有する縦型トランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−８１３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなオフセットチャネルを有する縦型トランジスタでは、チャネル全体の抵抗が増大してトランジスタの電気特性が劣化するので、半導体装置が安定動作しない問題がある。したがって、オフセットを解消する構成の縦型トランジスタが望まれる。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明による半導体装置は、半導体基板の活性領域に設けられ、前記半導体基板の上面に垂直な方向に立脚し、前記垂直な方向に連続して延在する下部側面と上部側面とを有する半導体ピラーと、前記半導体ピラーの下端部の周囲の半導体基板の表層部に設けられ、前記半導体基板とは逆導電型となる下部拡散層と、前記半導体ピラーの上端部に設けられ、前記下部拡散層と同じ導電型となる上部拡散層と、前記半導体基板の前記上面を覆うと共に前記半導体ピラーの前記下部側面の全周を覆う底部絶縁膜と、前記半導体ピラーの全周を囲んで配置され、前記半導体ピラーの前記上部側面を覆うゲート絶縁膜と、前記底部絶縁膜の前記上面に接すると共に、前記ゲート絶縁膜を介して前記半導体ピラーの前記上部側面に対向するゲート電極と、前記半導体ピラーの前記下部側面の表層部に設けられ、前記下部拡散層と同じ導電型となるＬＤＤ下部拡散層とを備えることを特徴とする。
【０００６】
また、本発明による半導体装置の製造方法は、第１導電型の半導体基板の活性領域に設けられ、前記半導体基板の上面に垂直な方向に立脚し、前記垂直な方向に連続して延在する下部側面と上部側面とを有する半導体ピラーを形成する工程と、前記半導体ピラーの下端部の周囲に位置する前記半導体基板の表層部に第１導電型とは逆となる第２導電型の下部拡散層を形成する工程と、前記半導体基板の前記上面および前記半導体ピラーの下部側面の全周を覆う底部絶縁膜を形成する工程と、前記半導体ピラーの全周を囲んで配置され、前記半導体ピラーの前記上部側面を覆うゲート絶縁膜を形成する工程と、前記底部絶縁膜に第２導電型のイオンを注入し、注入イオンの横方向散乱により、前記半導体ピラーの前記下部側面の表層部に前記第２導電型のＬＤＤ下部拡散層を形成する工程と、前記底部絶縁膜の前記上面に接すると共に、前記ゲート絶縁膜を介して前記半導体ピラーの上部側面に対向するゲート電極を形成する工程と、前記半導体ピラーの上端部に前記第２導電型の上部拡散層を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、下部拡散層とゲート電極の間に底部絶縁膜を配置することによって生じるチャネルのオフセット構成を解消でき、縦型トランジスタの動作を安定化させることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明による半導体装置の構造を示す模式図であり、（ａ）は略平面図、（ｂ）は（ａ）のＸ-Ｘ'線における略断面図である。
【図２】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図３】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図４】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図５】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図６】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図７】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図８】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図９】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図１０】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図１１】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図１２】本実施形態による半導体装置の製造方法を説明するための工程図面であり、（ａ）は当該製造工程における半導体装置の略平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った略断面図である。
【図１３】下部側面６０ａからシリコンピラー５の内部に散乱注入されるイオン濃度の分布をシミュレーションした結果を示すグラフである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。以降の図面においては、各構成をわかりやすくするために、各構成と実際の構成における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。
【００１０】
図１は、本発明による半導体装置の構造を示す模式図である。図１（ａ）は、本発明による半導体装置の平面図であり、図１（ｂ）は、図１（ａ）のＸ-Ｘ'線における断面図である。図１（ａ）では、各構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグの上面における配線を透過状態として、その輪郭だけを記載している。
【００１１】
まず、図１（ｂ）を参照する。シリコン基板１上には、素子分離領域となるＳＴＩ（Shallow Trench Isolation；素子分離溝）２が設けられている。ＳＴＩ２の底面 並びに 下部の側面は、シリコン基板１と接しており、ＳＴＩ２の下部の側面で囲まれたシリコン基板１が活性領域３９になっている。
【００１２】
ＳＴＩ２に囲まれた活性領域３９の中央部には、活性領域３９の上面５Ｂに垂直な方向となるＺ方向に延在するシリコンピラー（半導体の基柱）５が配置されている。シリコンピラー５は、縦型トランジスタ５０のチャネル部を構成する柱状の半導体層である。シリコンピラー５の太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。
【００１３】
シリコンピラー５の上面５Ａを含む上端部には上部拡散層１６が配置され、トランジスタのソース・ドレイン領域の一方となっている。一方、シリコンピラー５の下端部の周囲に位置する活性領域３９の上面５Ｂを含む表層部には下部拡散層９Ａが配置され、トランジスタのソース・ドレイン領域の他方となっている。シリコンピラー５の側面は活性領域３９の上面５Ｂに垂直に接する下部側面６０ａと、下部側面６０ａの上端とシリコンピラーの上面５Ａとの間に位置する上部側面６０ｂを有している。
【００１４】
活性領域３９の上面５Ｂには底部絶縁膜８が配置されている。下部側面６０ａの高さは底部絶縁膜８のＺ方向の膜厚と同じになっている。後述の製造方法で詳述するように、下部側面６０ａと底部絶縁膜８の側面の間には、第１サイドウォール絶縁膜２２と第２サイドウォール絶縁膜７が配置されている。第１サイドウォール絶縁膜２２は、Ｘ方向の厚さが１〜３ｎｍのシリコン酸化膜で構成され、第２サイドウォール絶縁膜７は、Ｘ方向の厚さが１０〜２０ｎｍのシリコン窒化膜で構成される。
【００１５】
上部側面６０ｂにはこれと接触するゲート絶縁膜１０が配置され、さらにゲート絶縁膜１０を覆うように、ゲート電極１１が配置されている。ゲート電極１１は、ゲート絶縁膜に接する第１ゲート電極１１Ａと第１ゲート電極１１Ａの表面に接する第２ゲート電極１１Ｂとで構成される。第１ゲート電極１１Ａおよび第２ゲート電極１１Ｂは、各々シリコン膜やメタル膜で構成することができる。メタル膜には、例えばタングステンなどの金属、窒化チタンなどの金属窒化膜、あるいはチタンシリサイドなどの金属シリサイド膜を用いることができる。これらの材料の１種もしくは積層膜として用いることができる。ゲート電極の低抵抗化の観点から第１ゲート電極１１Ａをメタル膜で構成し、第２ゲート電極１１Ｂをシリコン膜で構成することが好ましい。ゲート絶縁膜１０はシリコン酸化膜や酸シリコン窒化膜を含んで構成される。また、上記のように、表面に接するゲート電極１１Ａをメタル膜で構成する場合には。酸化ハフニウム（ＨｆＯ）やハフニウムシリケート（ＨｆＳｉＯ）などの高誘電率膜を用いることもできる。
【００１６】
上記の構成では、ゲート電極１１の下端１１ｂと下部拡散層９Ａ（活性領域３９）の上面５Ｂの間には底部絶縁膜８が配置されている。これにより、底部絶縁膜８の側面と対向するシリコンピラー５の下部側面６０ａはゲート電極１１と対向しない構成となっている。従来技術で説明したように、下部拡散層９に対してゲート電極１１が対向する重なりを持たないオフセット構成になると、下部側面６０ａに対応するシリコンピラー５の表面には反転層を有するチャネルが形成されないため高抵抗となって縦型トランジスタの特性が劣化する。しかし、本実施形態では、下部側面６０ａに対応するシリコンピラー５の表層部にＬＤＤ（Lightly Dosed Drain）下部拡散層９Ｂを配置している。したがって、反転層の形成が不要となり縦型トランジスタ５０の特性劣化を回避できる。本実施形態の縦型トランジスタでは、ゲート電極１１に対してＸ方向およびＹ方向に対向しＬＤＤ下部拡散層９Ｂの上端と上部拡散層１６の下端との間に位置するシリコンピラー５の領域のみがチャネル領域となる。
【００１７】
縦型トランジスタ５０をｐチャネル型のトランジスタとして構成する場合には、ＬＤＤ下部拡散層９Ｂのｐ型不純物濃度は５Ｅ１６〜１Ｅ１８（ａｔｏｍｓ／ｃｍ３）とする。この場合、半導体基板のｎ型不純物濃度は１Ｅ１５〜１Ｅ１６（ａｔｏｍｓ／ｃｍ３）とされ、下部拡散層９Ａのｐ型不純物濃度は１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）に設定される。縦型トランジスタ５０をｎチャネル型のトランジスタとして構成する場合には、各々の不純物の型を逆導電型に変えれば良い。
【００１８】
なお、本実施形態では、シリコンピラーのＸ方向およびＹ方向の中心において、対向する側面に形成される下部拡散層９Ａ同士が接触しないように構成される。ＬＤＤ下部拡散層９Ｂについても同様の構成となっている。
【００１９】
本実施形態の縦型トランジスタ５０では、シリコンピラー５と隣接するように、ダミーピラー６が配置されている。ダミーピラー６は、シリコン基板１から立ち上がっているダミーシリコンピラー６Ａと、ＳＴＩ２から立ち上がっているダミー絶縁膜ピラー６Ｂで構成されている。ダミーシリコンピラー６Ａにおける一方の側面は、ダミー絶縁膜ピラー６Ｂにおける一方の側面と接触して一体となっている。ダミーピラー６とシリコンピラー５との間隔は、ゲート電極１１の厚みの２倍以下としている。
【００２０】
底部絶縁膜８は、シリコンピラー５の下端部とダミーシリコンピラー６Ａの下端部の周囲に位置する活性領域３９の上面５Ｂに設けられている。下部拡散層９Ａは、底部絶縁膜８の下方で底部絶縁膜８と重なるように、シリコンピラー５を除く活性領域３９の全面に配置されており、底部絶縁膜８によって下部拡散層９Ａとゲート電極１１とが電気的に絶縁されている。ゲート電極１１は、底部絶縁膜８とともに第１サイドウォール絶縁膜２２と第２サイドウォール絶縁膜７によっても下部拡散層９Ａと絶縁されている。同様に、第１サイドウォール絶縁膜２２に隣接するようにシリコンピラー５の下部側面６０ａにのみ設けられているＬＤＤ下部拡散層９Ｂは、第１サイドウォール絶縁膜２２と第２サイドウォール絶縁膜７によって、ゲート電極１１と絶縁されている。ＬＤＤ下部拡散層９Ｂの下端と下部拡散層９Ａの上端とは、平面視においてシリコンピラー５の内部で全周に渡って接続されて一体化している。
【００２１】
ゲート絶縁膜１０の下端は、シリコンピラー５の側面を覆って第１サイドウォール絶縁膜２２と第２サイドウォール絶縁膜７の各々の上面に接続されている。ゲート電極１１は、シリコンピラー５とダミーピラー６の間の空間を埋設すると共に、シリコンピラー５とダミーピラー６の側面全体に設けられている。したがって、シリコンピラー５の側面とダミーピラー６の側面に設けられたゲート電極１１は、各々のピラー間隔がゲート電極１１の膜厚の２倍以下とされた部分で互いに接触し、１つのゲート電極として機能する。
【００２２】
ＳＴＩ２とシリコンピラー５とダミーピラー６の上面には、絶縁膜３が配置されている。ＳＴＩ２とダミーピラー６の上面には、絶縁膜３を覆ってマスク膜４が設けられており、さらにゲート電極１１と底部絶縁膜８を覆うように第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、シリコンピラー５およびダミーピラー６の周囲に位置する凹部を埋設している。
【００２３】
マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆うようにストッパー膜２１が設けられており、さらにストッパー膜２１を覆うように第３層間絶縁膜２４が設けられている。
【００２４】
第３層間絶縁膜２４の上面には、メタル配線４２が配置されている。メタル配線４２は、第３層間絶縁膜２４とストッパー膜２１と第２層間絶縁膜２０と第１層間絶縁膜１２を貫通する導電プラグ４１によってゲート電極１１と接続されている。導電プラグ４１は、ダミー絶縁膜ピラー６Ｂと部分的に重なる位置に設けられている。ダミー絶縁膜ピラー６Ｂの上面（より詳細には、ダミー絶縁膜ピラー６Ｂの上面に位置した絶縁膜３の上面）には、マスク膜４が配置されており、導電プラグ４１は、マスク膜４の側面に位置したゲート電極１１の上端部と接続されている。
【００２５】
第３層間絶縁膜２４の上面には、メタル配線３３とメタル配線３４がさらに配置されている。メタル配線３３は、第３層間絶縁膜２４とストッパー膜２１と第２層間絶縁膜２０を貫通する導電プラグ３０と、導電プラグ３０の下面に配置されたシリコンプラグ１９とを介して、シリコンピラー５の上部拡散層１６に接続されている。シリコンプラグ１９は、シリコン中に不純物を注入（拡散）したものであり、上部拡散層１６と共に単位トランジスタ５０のソース・ドレイン領域の一方を構成している。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７が配置されており、サイドウォール膜１８と絶縁膜１７によって、シリコンプラグ１９とゲート電極１１とが電気的に絶縁されている。メタル配線３４は、第３層間絶縁膜２４とストッパー膜２１と第２層間絶縁膜２０と第１層間絶縁膜１２と底部絶縁膜８を貫通する導電プラグ３１を介して、下部拡散層９Ａに接続されている。
【００２６】
次に、図１（ａ）の平面図を参照する。ＳＴＩ２に囲まれた活性領域３９の中央部には、矩形状のシリコンピラー５が配置されている。シリコンプラグ１９と導電プラグ３０とメタル配線３３は、シリコンピラー５と同一領域内で重なるように配置されている。メタル配線３３は、Ｙ方向に延在するように配置されており、導電プラグ３０を介して、縦型トランジスタ５０の上部拡散層１６が設けられているシリコンピラー５の上面に接続されている。
【００２７】
矩形状のダミーピラー６は、シリコンピラー５と隣接するように配置されている。矩形状の導電プラグ４１は、ダミーピラー６を構成しているダミー絶縁膜ピラー６Ｂと部分的に重なる位置に配置されているが、Ｘ方向とＹ方向においてダミー絶縁膜ピラー６Ｂの外側に若干はみ出している。このはみ出した部分が、ダミー絶縁膜ピラー６Ｂの側面に設けられたゲート電極１１と接続されている。
【００２８】
導電プラグ４１の上面に接続するメタル配線４２が配置されている。シリコンピラー５に対して、隣接するダミーピラー６のＸ方向の反対側に位置する活性領域３９には、平面視で円形状の導電プラグ３１が配置されている。導電プラグ３１の上面に接続するメタル配線３４が配置されている。メタル配線３４は、導電プラグ３１を介して縦型トランジスタ５０の下部拡散層９Ａと接続されている。
【００２９】
次に、本実施形態による半導体装置の製造方法について詳細に説明する。
【００３０】
図２〜図１２は、本実施形態による半導体装置の製造方法を説明するための工程図面であり、夫々における（ａ）は各製造工程における半導体装置の平面図であり、（ｂ）は（ａ）のＸ-Ｘ'線に沿った断面図である。なお各製造工程の説明は、主として（ｂ）を用いて行い、適宜（ａ）を参照して（ｂ）の補足を行う。また（ａ）では、構成要素の配置状況を明確にするため、最上層の下地となっている構成要素を破線で記載している。ここでは、ｐチャネル型の縦型ＭＯＳトランジスタを例として説明するが、各不純物の構成を逆導電型となるように形成すればｎチャネル型の縦型ＭＯＳトランジスタを製造することができる。
【００３１】
まず図２に示すように、活性領域の形成工程を実施する。この工程では、フォトリソグラフィ法と異方性ドライエッチング法を用いて、ｎ型の単結晶シリコン基板１に深さが約２５０ｎｍの溝２ａを形成する。次に、溝２ａを埋設するシリコン酸化膜を形成し、素子分離領域となるＳＴＩ２を形成する。ＳＴＩ２に囲まれたシリコン基板１は、上面５Ａを有する活性領域３９となる。
【００３２】
次に、図３に示すように、ピラー形成工程を実施する。この工程では、ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜からなるパッド絶縁膜３を形成した後、続けて１４０ｎｍ厚のシリコン窒化膜からなるマスク膜４を形成する。次に、フォトリソグラフィ法とドライエッチング法を用いて、パッド絶縁膜３とマスク膜４をパターニングする。このときパターニングした開口内には、活性領域３９の上面５Ａと活性領域３９のＸ方向に隣接するＳＴＩ２の上面とが露出している。次に、マスク膜４をマスクとして、露出させた活性領域３９とＳＴＩ２を深さＺ１が１５０ｎｍとなるように異方性ドライエッチングして、シリコンピラー５とダミーピラー６を形成する。
【００３３】
シリコンピラー５とダミーピラー６のレイアウトは、図３（ａ）に示した通りである。すなわち、ダミーシリコンピラー６Ａはシリコンピラー５と隣接しており、両者の間隔Ｘ４はこの後に形成するゲート電極の膜厚の２倍以下である。またダミーシリコンピラー６Ａはダミー絶縁膜ピラー６Ｂと接するように形成されている。このように、ダミーピラー６を構成しているダミーシリコンピラー６Ａとダミー絶縁膜ピラー６Ｂは、夫々の側面で接するように形成されている。すなわち、ダミーピラー６は活性領域３９とＳＴＩ２に跨る位置に形成される。チャネル部を形成するシリコンピラー５の太さは、完全空乏化が可能な太さである。
【００３４】
ゲート電極を吊り上げるダミーピラー６のサイズは任意であり、チャネル部を形成するシリコンピラー５と同じサイズである必要はない。Ｘ方向の寸法を一例として示すと、シリコンピラー５の幅Ｘ１は７０ｎｍ、ダミーシリコンピラー６Ａの幅Ｘ２は２０ｎｍ、ダミー絶縁膜ピラー６Ｂの幅Ｘ３は６０ｎｍ、シリコンピラー５とダミーピラー６の間隔の幅Ｘ４は６０ｎｍとしている。これにより、開口内には凹部５Ｃが形成され、活性領域３９には新たな上面５Ｂが形成される。活性領域３９の元の上面５Ａはシリコンピラー５の上面となる。
【００３５】
次に、図４、図５に示すように、下部拡散層の形成工程を実施する。まず、図４（ａ）、（ｂ）に示すように、シリコンピラー５とダミーシリコンピラー６Ａの側面に、Ｘ方向の厚さが１〜３ｎｍのシリコン酸化膜からなる第１サイドウォール絶縁膜２２ａを熱酸化法により選択的に形成する。ここでは、第１サイドウォール絶縁膜２２ａの厚さを２.５ｎｍとする。
【００３６】
次に、シリコンピラー５とダミーピラー６とマスク膜４の側面にシリコン窒化膜からなる第２サイドウォール絶縁膜７ａを形成する。第２サイドウォール絶縁膜７ａは、シリコン基板１の全面に厚さ１０〜２０ｎｍ（ここでは１５ｎｍ）のシリコン窒化膜をＣＶＤ法により成膜した後、異方性ドライエッチング法によってエッチバックすることにより形成することができる。これにより、シリコンピラー５の側面には、第１サイドウォール絶縁膜２２ａと第２サイドウォール絶縁膜７ａからなる積層サイドウォール絶縁膜が形成される。また、シリコンピラー５の下端部周囲には活性領域３９の上面５Ｂが露出する。ダミー絶縁膜ピラー６ＢとＳＴＩ２の側面にはシリコン酸化膜は形成されないので、シリコン窒化膜からなる第２サイドウォール絶縁膜７ａだけが成膜されている。
【００３７】
次に、図５に示すように、イオン注入法によって、露出している上面５Ｂから活性領域３９の表面に二フッ化ボロン（ＢＦ２）を注入する。二フッ化ボロンの注入条件は、注入エネルギーを５ＫｅＶ、ドーズ量を４×１０１５（ａｔｏｍｓ／ｃｍ２）とする。その後、シリコン基板１を１０００℃で１０秒間加熱して、ボロンを活性化させ、下部拡散層９Ａを形成する。このとき、下部拡散層９Ａの深さは２０ｎｍとなっている。なお、ｎチャネル型の縦型トランジスタを形成する場合には、不純物イオンとしてヒ素を用いることができる。
【００３８】
上記イオン注入では、シリコンピラー５とダミーシリコンピラー６Ａの上面には、マスク膜４が形成されているため、シリコンピラー５とダミーシリコンピラー６Ａの上部へボロンが注入されないので、拡散層は形成されない。また同様に、シリコンピラー５の側面には、第１サイドウォール絶縁膜２２ａおよび第２サイドウォール絶縁膜７ａが形成されているので、拡散層は形成されない。上記のイオン注入条件では、第１サイドウォール絶縁膜２２ａおよび第２サイドウォール絶縁膜７ａの合計膜厚が１０ｎｍ以上あればシリコンピラー５の側面に不測のイオンが注入されることを回避できる。ここでは１７．５ｎｍとなっているので、不測のイオン注入を回避することができる。ただし、厚く形成しすぎると後で実施する第１サイドウォール絶縁膜２２ａおよび第２サイドウォール絶縁膜７ａの選択的除去が困難となるので、上限は２０ｎｍとすることが好ましい。
【００３９】
次に、図６、図７に示すように、底部絶縁膜の形成工程を実施する。まず、図６（ａ）、（ｂ）に示すように、活性領域３９の上面５Ｂが露出する凹部５ＣおよびＳＴＩ２内に形成されている凹部を埋設するように全面に、ＨＤＰ（High Density Plasma）−ＣＶＤ法によってシリコン酸化膜８ｂを堆積する。その後、ＣＭＰ法にシリコン酸化膜８ｂの表面を平坦化する。次に、異方性ドライエッチング法を用い、シリコン酸化膜８ｂを選択的にエッチバックすることで、３０ｎｍ厚のシリコン酸化膜８ｂからなる底部絶縁膜８を形成する。この段階では、第２サイドウォール絶縁膜７ａはエッチングされず残存している。
【００４０】
次に、ドライエッチング法あるいはウェットエッチング法を用いた等方性エッチングによって、底部絶縁膜８の上面８ａよりも上方に位置する第２サイドウォール絶縁膜７ａおよび第１サイドウォール絶縁膜２２ａを順次除去する。これにより、図７（ａ）、（ｂ）に示すように、底部絶縁膜８の側面とシリコンピラー５の側面との間には、第１サイドウォール絶縁膜２２ａと第２サイドウォール絶縁膜７ａの一部が残留し、新たな第１サイドウォール絶縁膜２２と第２サイドウォール絶縁膜７が形成される。従って、活性領域３９の表面に形成された下部拡散層９Ａの上面５Ｂは、底部絶縁膜８と第１サイドウォール絶縁膜２２と第２サイドウォール絶縁膜７で覆われている。第１サイドウォール絶縁膜２２および第２サイドウォール絶縁膜７の上面は、底部絶縁膜８の上面８ａと面一となっている。
【００４１】
底部絶縁膜８の側面に対向するシリコンピラー５の側面、すなわち第１サイドウォール絶縁膜２２の側面に接するシリコンピラー５の側面は下部側面６０ａを構成する。下部側面６０ａは、活性領域３９の上面５Ｂに垂直に接続している。また、下部側面６０ａの形成によって、下部側面６０ａの上端に接続し、Ｚ方向に延在する上部側面６０ｂが形成される。上部側面６０ｂは、底部絶縁膜８の上面８ａとシリコンピラー５の上面５Ａとの間に位置する側面と定義される。底部絶縁膜８、第１サイドウォール絶縁膜２２および第２サイドウォール絶縁膜７はいずれも下部側面６０ａの周囲を囲むように形成されている。
【００４２】
次に、図８に示すように、ＬＤＤ下部拡散層の形成工程を実施する。この工程では、熱酸化法によって、シリコンピラー５とダミーシリコンピラー６Ａの上部側面６０ｂに、厚さ５ｎｍのシリコン酸化膜からなるゲート絶縁膜１０を形成する。次に、ＣＶＤ法によって、ゲート絶縁膜１０を覆うようにシリコン基板１の全面に厚さ１０ｎｍの第１ゲート電極材料１１ａを形成する。第１ゲート電極材料１１ａには、シリコン膜やメタル膜を用いることができる。メタル膜には、例えばタングステンなどの金属、窒化チタンなどの金属窒化膜、あるいはチタンシリサイドなどの金属シリサイド膜を用いることができる。ゲート電極の低抵抗化の観点からはメタル膜を用いることが好ましい。ここでは、窒化チタン膜を用いる。
【００４３】
シリコンピラー５およびダミーシリコンピラー６Ａを形成した時点での両者の間隔は６０ｎｍで、ゲート電極材料１１ａの厚さの２倍以上となっている。したがって、ゲート絶縁膜１０および第１ゲート電極材料１１ａを形成した段階では両者の間の空間は埋設されず、両者の間隔は３５ｎｍとなっている。
【００４４】
次に、イオン注入法によって、活性領域３９の上面５Ｂに垂直な方向（Ｚ方向）に二フッ化ボロン（ＢＦ２）を注入する。二フッ化ボロンの注入条件は、注入エネルギーを１０〜２０ＫｅＶ、ドーズ量を１×１０１３〜１×１０１４（ａｔｏｍｓ／ｃｍ２）とした。不純物活性化の熱処理は、１０００℃、１０秒間とする。これにより、下部側面６０ａに対応するシリコンピラー５の表面にＬＤＤ下部拡散層９Ｂが形成される。
【００４５】
さらに詳細に説明すると、垂直方向（Ｚ方向）から注入された二フッ化ボロンは、底部絶縁膜８や第１ゲート電極材料１１ａを構成しているシリコン原子やチタン原子に衝突する。その際に格子散乱したボロンイオン（第１イオン成分）が、Ｘ方向並びにＹ方向へ反跳することによって一定の確率でシリコンピラー５内まで進入する。従って、シリコン原子よりも格子散乱角度が大きくなるチタン原子を含有した窒化チタンを用いて第１ゲート電極材料１１ａを形成すると、ＬＤＤ下部拡散層９Ｂの形成効率が高くなる。このとき、シリコンピラー５の上部側面６０ｂは、第１ゲート電極材料１１ａおよびゲート絶縁膜１０で覆われているので、不測のイオンは注入されない。
【００４６】
ＬＤＤ下部拡散層９Ｂの下端は、下部拡散層９Ａの上端と接触して一体化している。ＬＤＤ下部拡散層９Ｂは、シリコンピラー５の上面５Ａからの深さＺ２が１２５ｎｍの位置に形成されており、Ｘ方向の幅Ｘ５は１２〜２０ｎｍとなっている。
【００４７】
図１３は、第１ゲート電極材料の構成原子、第１ゲート電極材料の膜厚、イオン注入の加速エネルギー、イオンドーズ量を勘案して下部側面６０ａからシリコンピラー５の内部に散乱注入されるイオン濃度の分布をシミュレーションした結果を示すグラフである。
【００４８】
図１３に示すように、ＬＤＤ下部拡散層９Ｂにおけるボロン（Ｂ）濃度は、シリコンピラー５の下部側面６０ａでは１.３×１０１７（ａｔｏｍｓ／ｃｍ３）となっており、側面からＸ方向へ１５ｎｍ移動した端部では、４．４×１０１５（ａｔｏｍｓ／ｃｍ２）となっている。本実施形態では、半導体基板のｎ型不純物濃度は１Ｅ１５〜１Ｅ１６（ａｔｏｍｓ／ｃｍ３）としている。ここで、不純物濃度が１Ｅ１５（ａｔｏｍｓ／ｃｍ３）のｎ型半導体基板を用いると、ｐ型不純物を含有するＬＤＤ下部拡散層９Ｂの幅Ｘ５は約２０ｎｍとなる。また、不純物濃度が１Ｅ１６（ａｔｏｍｓ／ｃｍ３）のｎ型半導体基板を用いると、ＬＤＤ下部拡散層９Ｂの幅Ｘ５は約１２ｎｍとなる。したがって、ゲート電極と重なりを持たないオフセットチャネル領域に下部拡散層９Ａと同じ導電型のＬＤＤ下部拡散層９Ｂを形成できるのでチャネルのオフセット状態を解消することができる。
【００４９】
次に、図８に示すように、ゲート電極の形成工程を実施する。この工程では、前述の第１ゲート電極材料１１ａを異方性ドライエッチングによりエッチバックして第１ゲート電極１１Ａを形成する。第１ゲート電極１１Ａの上端がマスク膜４の膜厚の半分程度に位置するように形成する。次に、ＣＶＤ法によって、シリコン基板１の全面に不純物をドープした４０ｎｍ厚のポリシリコンを成膜してから、異方性ドライエッチング法による全面エッチバックを行って、第１ゲート電極１１Ａを覆うように第２ゲート電極１１Ｂを形成する。なおここでは、第２ゲート電極１１Ｂとしてポリシリコンを用いるが、タングステン（Ｗ）などの金属膜を用いてもよい。
【００５０】
これにより、図９に示すように、第１ゲート電極１１Ａと第２ゲート電極１１Ｂとからなる縦型トランジスタのゲート電極１１が形成される。また、シリコンピラー５とダミーシリコンピラー６Ａとの間隔は、ゲート電極１１の膜厚（第１ゲート電極１１Ａと第２ゲート電極１１Ｂの合計膜厚〜５０ｎｍ）の２倍以下になるため、シリコンピラー５とダミーピラー６の間の空間はゲート電極１１で完全に埋設される。これにより、ダミーピラー６の側面に形成されるゲート電極１１は、シリコンピラー５の側面に形成されるゲート電極１１と接続されている。
【００５１】
次に、図１０、図１１に示すように、上部コンタクトの形成工程を実施する。まず図１０に示すように、ゲート電極１１およびマスク膜４を含む凹部５Ｃを埋め込むように、ＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、マスク膜４が露出するように第１層間絶縁膜１２を平坦化し、続けてＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を成膜する。
【００５２】
次に、フォトリソグラフィ法とエッチング法を用いてマスク膜１３の一部を除去し、平面視でシリコンピラー５を露出させる開口１４を形成する。これにより、開口１４内にはマスク膜４が露出する。次に、露出したマスク膜４をウェットエッチング法によって選択的に除去し、さらに新たに露出した絶縁膜３を除去することで、シリコンピラー５の上方に開口１５を形成する。開口１５の底面には、シリコンピラー５の上面５Ａが露出しており、その側面には第１ゲート電極１１Ａの一部が露出している。
【００５３】
次に、図１１に示すように、ＣＶＤ法によって、開口１５を含む全面に厚さ５ｎｍのシリコン酸化膜である絶縁膜１７を形成する。次に、イオン注入法によって、開口１５からシリコンピラー５の上部に二フッ化ボロン（ＢＦ２）を注入して、ボロン（Ｂ）で構成されたイオン注入層を形成する。なお二フッ化ボロンの注入条件は、注入エネルギーを１０ＫｅＶ、ドーズ量を１．２×１０１４ａｔｏｍｓ／ｃｍ２としており、さらにシリコン基板１を７００℃で１０秒間加熱してボロンを活性化させ、上部拡散層１６を形成する。
【００５４】
次に、ＣＶＤ法によって、厚さ１０ｎｍのシリコン窒化膜を全面に成膜した後、異方性ドライエッチング法によってエッチバックを行うことにより、絶縁膜１７を被覆するようにサイドウォール膜１８を形成する。このサイドウォール膜１８の形成時に、シリコンピラー５の上面に形成されていた絶縁膜１７も除去して、シリコンピラー５の上面５Ａを露出させる。サイドウォール膜１８は、この後に形成するシリコンプラグとゲート電極１１を絶縁する役割を果たすものである。
【００５５】
次に、図１１に示すように、選択エピタキシャル成長法を用いて、開口１５を埋設するようにシリコンピラー５の上面５Ａにシリコンプラグ１９を成長させる。その後、イオン注入法によって、シリコンプラグ１９の上面に二フッ化ボロン（ＢＦ２）を２回に分けて注入して、シリコンプラグ１９内をボロン（Ｂ）で構成したＰ型の導電体として、シリコンピラー５の上部に配置した上部拡散層１６と電気的に接続させる。なお、二フッ化ボロンの１回目の注入条件は、注入エネルギーを１３ＫｅＶ、ドーズ量を６×１０１５ａｔｏｍｓ／ｃｍ２としており、２回目の注入条件は、注入エネルギーを２２ＫｅＶ、ドーズ量を２×１０１５ａｔｏｍｓ／ｃｍ２として、さらにシリコン基板１を１０００℃で１０秒間加熱して、ボロンを活性化させ縦型トランジスタの上部拡散層１６および上部コンタクトプラグ１９を形成する。
【００５６】
次に、図１２および図１に示すように、メタル配線の形成工程を実施する。まず、図１２（ａ）、（ｂ）に示すように、ＣＶＤ法によって、開口１４を埋め込むようにシリコン酸化膜である第２層間絶縁膜２０を成膜した後、シリコン窒化膜であるストッパー膜２１を成膜する。続けて同様に、シリコン酸化膜である第３層間絶縁膜２４を成膜して、夫々の膜を積層する。
【００５７】
次に、フォトリソグラフィ法とドライエッチング法を用いて、コンタクトホール２７〜２９を形成する。コンタクトホール２７の形成では、ドライエッチングをストッパー膜２１で一旦止めることでゲート電極１１までの深さを制御しているが、ダミー絶縁膜ピラー６Ｂの上面は残留しているマスク膜４によって保護され、エッチングされない。コンタクトホール２７の底部には、マスク膜４とゲート電極１１の一部が露出している。またコンタクトホール２８の底部には、シリコンプラグ１９の少なくとも一部が露出しており、コンタクトホール２９の底部には、下部拡散層９Ａの一部が露出している。これらのコンタクトホール２７乃至２９は同時に形成しても良いが、別々に形成しても良い。
【００５８】
次に、図１（ａ）、（ｂ）に示したように、ＣＶＤ法によって、コンタクトホール２７乃至２９の内部を埋め込むように、タングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜する。次に、ＣＭＰ法によって、第３層間絶縁膜２４の上面に残留している金属膜を除去して、シリコンプラグ１９に接続したメタルコンタクトプラグ３０と、第１下部拡散層９Ａに接続したメタルコンタクトプラグ３１と、ゲート電極１１に接続したメタルコンタクトプラグ４１を形成する。
【００５９】
次に、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成されたメタル配線３３、メタル配線３４およびメタル配線４２を形成する。このとき、メタルコンタクトプラグ４１はメタル配線４２に接続されており、メタルコンタクトプラグ３１はメタル配線３４に接続されている。さらに、メタルコンタクトプラグ３０は、メタル配線３３に接続されている。
【００６０】
以上説明したように、本実施形態では、シリコンピラー５の側面に形成されるゲート電極１１の下端と下部拡散層９Ａの上面５Ｂの間に位置してオフセットチャネルとなる下部側面６０ａに、下部拡散層９Ａの上端が接するＬＤＤ下部拡散層９Ｂを形成しているので、オフセットチャネル構成が解消された半導体装置を提供することができる。
【００６１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態においては代表的な半導体基板であるシリコン基板を用いているが、本発明では種々の半導体基板を用いることができる。
【符号の説明】
【００６２】
１    シリコン基板
２ａ    溝
３    絶縁膜（パッド絶縁膜）
４    マスク膜
５    シリコンピラー
５Ａ，５Ｂ    シリコンピラーの上面
５Ｃ    シリコンピラーの凹部
６    ダミーピラー
６Ａ    ダミーシリコンピラー
６Ｂ    ダミー絶縁膜ピラー
７，７ａ    第２サイドウォール絶縁膜
８    底部絶縁膜
８ａ    底部絶縁膜の上面
８ｂ    シリコン酸化膜
９    下部拡散層
９Ａ    下部拡散層
９Ｂ    ＬＤＤ下部拡散層
１０    ゲート絶縁膜
１１，１１Ａ，１１Ｂ    ゲート電極
１１ａ    ゲート電極材料
１１ｂ    ゲート電極の下端
１２    層間絶縁膜
１３    マスク膜
１４    開口
１５    開口
１６    上部拡散層
１７    絶縁膜
１８    サイドウォール膜
１９    シリコンプラグ（上部コンタクトプラグ）
２０    層間絶縁膜
２１    ストッパー膜
２２，２２ａ    第１サイドウォール絶縁膜
２４    層間絶縁膜
２７〜２９    コンタクトホール
３０    導電プラグ（メタルコンタクトプラグ）
３１    導電プラグ（メタルコンタクトプラグ）
３３    メタル配線
３４    メタル配線
３９    活性領域
４１    導電プラグ（メタルコンタクトプラグ）
４２    メタル配線
５０    縦型トランジスタ（単位トランジスタ）
６０ａ    シリコンピラーの下部側面
６０ｂ    シリコンピラーの上部側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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