(57)【要約】【課題】選択メモリセルに流れるリーク電流を抑える。【解決手段】実施形態に係わる抵抗変化メモリは、選択メモリセルに電圧又は電流を印加する動作モードにおいて、複数の第１の導電線La1〜La4000のうち選択メモリセルM-selに接続される選択された第１の導電線La1000の第１の端に第１の電位VLを印加し、複数の第２の導電線のうち選択メモリセルM-selに接続される選択された第２の導電線Lbjの第１の端に第１の電位VLよりも高い第２の電位VHを印加し、複数の第１の導電線La1〜La4000のうち選択メモリセルM-selに接続されない非選択の第１の導電線La1〜La999, La1001〜La4000の第１の端に、第２の電位VHよりも低い第３の電位VH-α1〜VH-α999, VUX1を印加する。【選択図】図８
2014220030.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延び、前記第１の方向に交差する第２の方向に並ぶ複数の第１の導電線と、前記第２の方向に延び、前記第１の方向に並ぶ複数の第２の導電線と、前記複数の第１の導電線及び前記複数の第２の導電線間にそれぞれ配置される複数のメモリセルと、前記複数の第１の導電線の第１の端に接続される第１のデコーダ／ドライバと、前記複数の第２の導電線の第１の端に接続される第２のデコーダ／ドライバと、前記複数の第１の導電線の第１の端及び前記複数の第２の導電線の第１の端に印加する電位を生成する電位生成回路と、前記複数のメモリセルのうち選択メモリセルに電圧又は電流を印加する動作モードを制御する制御回路とを具備し、
前記複数のメモリセルの各々は、直列接続される整流素子及び抵抗変化素子を備え、
前記制御回路は、前記動作モードにおいて、
前記複数の第１の導電線のうち前記選択メモリセルに接続される選択された第１の導電線の第１の端、及び、前記複数の第２の導電線のうち前記選択メモリセルに接続されない非選択の第２の導電線の第１の端に、第１の電位を印加し、
前記複数の第２の導電線のうち前記選択メモリセルに接続される選択された第２の導電線の第１の端に、前記第１の電位よりも高い第２の電位を印加し、
前記複数の第１の導電線のうち前記選択メモリセルに接続されない非選択の第１の導電線の第１の端に、前記第２の電位よりも低い第３の電位を印加し、
前記選択された第１の導電線のアドレスに応じて前記第３の電位の値を変化させる
ことを特徴とする抵抗変化メモリ。
【請求項２】
前記第３の電位は、前記選択メモリセルの位置における前記選択された第２の導電線の電位と同じ又はそれ以上であることを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記選択メモリセルよりも前記第２のデコーダ／ドライバ側とは反対側に位置する前記非選択の第１の導電線の第１の端に印加される前記第３の電位の値は、同じであることを特徴とする請求項１または請求項２に記載の抵抗変化メモリ。
【請求項４】
前記選択された第１の導電線のアドレスの増加に応じて、前記選択メモリセルよりも前記第２のデコーダ／ドライバ側とは反対側に位置する前記非選択の第１の導電線の第１の端に印加される前記第３の電位の値は、低くなることを特徴とする請求項１または請求項2に記載の抵抗変化メモリ。
【請求項５】
前記複数の第１の導電線は、複数のブロックに区分され、
前記選択メモリセルよりも前記第２のデコーダ／ドライバ側とは反対側に位置する前記非選択の第１の導電線の第１の端に印加される前記第３の電位の値は、前記選択メモリセルを含むブロックに応じて変化する
ことを特徴とする請求項１または請求項２に記載の抵抗変化メモリ。
【請求項６】
第１の方向に延び、前記第１の方向に交差する第２の方向に並ぶ複数の第１の導電線と、前記第２の方向に延び、前記第１の方向に並ぶ複数の第２の導電線と、前記複数の第１の導電線及び前記複数の第２の導電線間にそれぞれ配置される複数のメモリセルと、前記複数の第１の導電線の第１の端に接続される第１のデコーダ／ドライバと、前記複数の第２の導電線の第１の端に接続される第２のデコーダ／ドライバと、前記複数の第１の導電線の第１の端及び前記複数の第２の導電線の第１の端に印加する電位を生成する電位生成回路と、前記複数のメモリセルのうち選択メモリセルに電圧又は電流を印加する動作モードを制御する制御回路とを具備し、
前記複数のメモリセルの各々は、直列接続される整流素子及び抵抗変化素子を備え、
前記制御回路は、前記動作モードにおいて、
前記複数の第１の導電線のうち前記選択メモリセルに接続される選択された第１の導電線の第１の端に第１の電位を印加し、
前記複数の第１の導電線のうち前記選択メモリセルに接続されない非選択の第１の導電線の第１の端、及び、前記複数の第２の導電線のうち前記選択メモリセルに接続される選択された第２の導電線の第１の端に、前記第１の電位よりも高い第２の電位を印加し、
前記複数の第２の導電線のうち前記選択メモリセルに接続されない非選択の第２の導電線の第１の端に、前記第１の電位よりも高い第３の電位を印加し、
前記選択された第２の導電線のアドレスに応じて前記第３の電位の値を変化させる
ことを特徴とする抵抗変化メモリ。
【請求項７】
前記第３の電位は、前記選択メモリセルの位置における前記選択された第１の導電線の電位と同じ又はそれ以下であることを特徴とする請求項６に記載の抵抗変化メモリ。
【請求項８】
前記選択メモリセルよりも前記第１のデコーダ／ドライバ側とは反対側に位置する前記非選択の第２の導電線の第１の端に印加される前記第３の電位の値は、同じであることを特徴とする請求項６または請求項７に記載の抵抗変化メモリ。
【請求項９】
前記選択された第２の導電線のアドレスの増加に応じて、前記選択メモリセルよりも前記第１のデコーダ／ドライバ側とは反対側に位置する前記非選択の第２の導電線の第１の端に印加される前記第３の電位の値は、高くなることを特徴とする請求項６または請求項７に記載の抵抗変化メモリ。
【請求項１０】
前記複数の第２の導電線は、複数のブロックに区分され、
前記選択メモリセルよりも前記第１のデコーダ／ドライバ側とは反対側に位置する前記非選択の第２の導電線の第１の端に印加される前記第３の電位の値は、前記選択メモリセルを含むブロックに応じて変化する
ことを特徴とする請求項６または請求項７に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
クロスポイント型を有する抵抗変化メモリのメモリセルアレイが考えられている。クロスポイント型とは、複数の第１の導電線（例えば、ワード線）、複数の第２の導電線（例えば、ビット線）、及び、これらの間にそれぞれ配置される複数のメモリセルを備えるアレイ構造のことである。
【０００３】
クロスポイント型の課題は、１つの選択メモリセルに電圧又は電流を印加(apply)する動作モードのとき、それ以外の多数の非選択メモリセルにリーク電流が流れる場合がある。このリーク電流の総和が大きな回りこみ電流(sneak current)となることにより、選択メモリセルに印加される電圧又は電流を小さくすることにある。
【０００４】
そのため、選択メモリセルに抵抗を変化させるための電圧又は電流を印加するために、大きな動作電圧が必要になり、結果として、消費電流が増大する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６６３１２号公報
【特許文献２】特開２０１０−２５１４７９号公報
【特許文献３】特開２０１１−６０３８９号公報
【特許文献４】特開２００９−４７２５号公報
【特許文献５】米国特許公開２０１１／００８５３６８号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、選択メモリセルに電圧又は電流を印加する動作モードにおいて、非選択メモリセルに流れるリーク電流を抑える技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、抵抗変化メモリは、第１の方向に延び、前記第１の方向に交差する第２の方向に並ぶ複数の第１の導電線と、前記第２の方向に延び、前記第１の方向に並ぶ複数の第２の導電線と、前記複数の第１の導電線及び前記複数の第２の導電線間にそれぞれ配置される複数のメモリセルと、前記複数の第１の導電線の第１の端に接続される第１のデコーダ／ドライバと、前記複数の第２の導電線の第１の端に接続される第２のデコーダ／ドライバと、前記複数の第１の導電線の第１の端及び前記複数の第２の導電線の第１の端に印加する電位を生成する電位生成回路と、前記複数のメモリセルのうち選択メモリセルに電圧又は電流を印加する動作モードを制御する制御回路とを具備し、前記複数のメモリセルの各々は、直列接続される整流素子及び抵抗変化素子を備え、前記制御回路は、前記動作モードにおいて、前記複数の第１の導電線のうち前記選択メモリセルに接続される選択された第１の導電線の第１の端、及び、前記複数の第２の導電線のうち前記選択メモリセルに接続されない非選択の第２の導電線の第１の端に、第１の電位を印加し、前記複数の第２の導電線のうち前記選択メモリセルに接続される選択された第２の導電線の第１の端に、前記第１の電位よりも高い第２の電位を印加し、前記複数の第１の導電線のうち前記選択メモリセルに接続されない非選択の第１の導電線の第１の端に、前記第２の電位よりも低い第３の電位を印加し、前記選択された第１の導電線のアドレスに応じて前記第３の電位の値を変化させる。
【図面の簡単な説明】
【０００８】
【図１】比較例としての抵抗変化メモリのシステムブロックを示す図の一例。
【図２】図１のメモリセルアレイを示す図の一例。
【図３】抵抗変化素子と整流素子との接続関係を示す図の一例。
【図４】選択メモリセルに電流を流す動作モードでのバイアス関係を示す図の一例。
【図５】選択メモリセルの位置と電圧降下との関係を示す図の一例。
【図６】第１の技術思想を実現する抵抗変化メモリを示す図の一例。
【図７】選択メモリセルに電流を流す動作モードでのバイアス関係を示す図の一例。
【図８】複数の非選択の第１の導電線に印加する電位の例を示す図の一例。
【図９】選択メモリセルのアドレスと複数の非選択の第１の導電線の電位との関係を示す図の一例。
【図１０】複数の非選択の第１の導電線に印加する電位の例を示す図の一例。
【図１１】選択メモリセルのアドレスと複数の非選択の第１の導電線の電位との関係を示す図の一例。
【図１２】複数の非選択の第１の導電線に印加する電位の例を示す図の一例。
【図１３】選択メモリセルのアドレスと複数の非選択の第１の導電線の電位との関係を示す図の一例。
【図１４】複数の非選択の第１の導電線に印加する電位の例を示す図の一例。
【図１５】選択メモリセルのアドレスと複数の非選択の第１の導電線の電位との関係を示す図の一例。
【図１６】選択メモリセルに電流を流す動作モードでのバイアス関係を示す図の一例。
【図１７】選択メモリセルの位置と電圧降下との関係を示す図の一例。
【図１８】第２の技術思想を実現する抵抗変化メモリを示す図の一例。
【図１９】複数の非選択の第２の導電線に印加する電位の例を示す図の一例。
【図２０】選択メモリセルのアドレスと複数の非選択の第２の導電線の電位との関係を示す図の一例。
【図２１】複数の非選択の第２の導電線に印加する電位の例を示す図の一例。
【図２２】選択メモリセルのアドレスと複数の非選択の第２の導電線の電位との関係を示す図の一例。
【図２３】複数の非選択の第２の導電線に印加する電位の例を示す図の一例。
【図２４】選択メモリセルのアドレスと複数の非選択の第２の導電線の電位との関係を示す図の一例。
【図２５】複数の非選択の第２の導電線に印加する電位の例を示す図の一例。
【図２６】選択メモリセルのアドレスと複数の非選択の第２の導電線の電位との関係を示す図の一例。
【図２７】複数の非選択の第２の導電線に印加する電位の例を示す図の一例。
【図２８】選択メモリセルのアドレスと複数の非選択の第２の導電線の電位との関係を示す図の一例。
【図２９】選択メモリセルの位置に応じた複数の非選択の第１／第２の導電線の調整値を示す図の一例。
【図３０】選択メモリセルの位置に応じた複数の非選択の第１／第２の導電線の調整値を示す図の一例。
【図３１】選択メモリセルの位置に応じた複数の非選択の第１／第２の導電線の調整値を示す図の一例。
【図３２】選択メモリセルの位置に応じた複数の非選択の第１／第２の導電線の調整値を示す図の一例。
【図３３】適用例としての抵抗変化メモリを示す図の一例。
【図３４】図３３のメモリセルアレイを示す図の一例。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。
【００１０】
１．  抵抗変化メモリ  
(1) 比較例  
図１は、比較例としての抵抗変化メモリのシステムブロックの一例を示している。図２は、メモリセルアレイの例を示している。
【００１１】
メモリセルアレイ１１は、クロスポイント型である。即ち、メモリセルＭＣは、第１の方向に延び、第２の方向に並ぶ複数の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３，Ｌａ４と、第２の方向に延び、第１の方向に並ぶ複数の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３，Ｌｂ４との間に配置される。
【００１２】
本例では、説明を簡単化するため、複数の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３，Ｌａ４及び複数の第２の導電線Ｌａ１，Ｌａ２，Ｌａ３，Ｌａ４は、それぞれ４本であるが、これに限られない。
【００１３】
メモリセルＭＣは、直列接続される抵抗変化素子１２及び整流素子１３を備える。
【００１４】
抵抗変化素子１２は、互いに異なる２通り以上の抵抗値を電気的に切り替えることが可能な素子である。例えば、抵抗変化素子１２に２値（１ビット）を記憶させるときは、抵抗変化素子１２の抵抗値を２通り（低抵抗状態／高抵抗状態）に変化する。
【００１５】
抵抗変化素子１２は、電圧又は電流により抵抗値が変化する抵抗変化材料を備える。抵抗変化材料としては、金属酸化物、例えば、Al酸化物、Hf酸化物、Ti酸化物、La酸化物、又は、それらの混合物を挙げることができる。
【００１６】
抵抗変化素子１２の初期状態は、例えば、高抵抗状態である。これは、一例であって、抵抗変化素子１２の初期状態を低抵抗状態としても構わない。一般に、抵抗変化素子１２の抵抗値を高抵抗状態から低抵抗状態に変化させる動作をセット動作と称する。セット動作は、例えば、抵抗変化素子１２にセット電圧を印加することにより行う。
【００１７】
また、一般に、抵抗変化素子１２の抵抗値を低抵抗状態から高抵抗状態に変化させる動作をリセット動作と称する。リセット動作は、例えば、抵抗変化素子１２にリセット電圧を印加し、かつ、抵抗変化素子１２にリセット電流を流すことにより行う。
【００１８】
整流素子１３は、例えば、ダイオードである。なお、整流素子１３が不要な場合もある。
【００１９】
抵抗変化素子１２がユニポーラ型であるとき、整流素子１３は、例えば、ＰＩＮダイオードである。また、抵抗変化素子１２がバイポーラ型であるとき、整流素子１３は、例えば、ＭＩＭダイオードとしてもよい。
【００２０】
例えば、図３に示すように、抵抗変化素子１２と整流素子１３との接続関係は、抵抗変化素子１２が第２の導電線Ｌｂｊ側であり、整流素子１３が第１の導電線Ｌａｉ側である場合（Ｎｏ．１）と、抵抗変化素子１２が第１の導電線Ｌａｉ側であり、整流素子１３が第２の導電線Ｌｂｊ側である場合（Ｎｏ．２）との２通りがある。
【００２１】
第１のデコーダ／ドライバ１４ａは、複数の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３，Ｌａ４の一端に接続される。第１のデコーダ／ドライバ１４ａは、選択トランジスタＳＥＬａと、ドライバとしてのインバータＤＲａとを備える。選択トランジスタＳＥＬａのオン／オフは、アドレス信号をデコードすることにより得られる選択信号φa1, φa2, φa3, φa4により制御される。
【００２２】
第２のデコーダ／ドライバ１４ｂは、複数の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３，Ｌｂ４の一端に接続される。第２のデコーダ／ドライバ１４ｂは、選択トランジスタＳＥＬｂと、ドライバとしてのインバータＤＲｂとを備える。選択トランジスタＳＥＬｂのオン／オフは、アドレス信号をデコードすることにより得られる選択信号φb1, φb2, φb3, φb4により制御される。
【００２３】
電位生成回路１５は、複数の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３，Ｌａ４の一端に印加する電位Va1, Va2, Va3, Va4、及び、複数の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３，Ｌｂ４の一端に印加する電位Vb1, Vb2, Vb3, Vb4を生成する。
【００２４】
本例では、これらの電位Va1, Va2, Va3, Va4, Vb1, Vb2, Vb3, Vb4は、“Ｈ”又は“Ｌ”で規定される。 “Ｈ”は、ハイレベル電位のことであり、例えば、電源電位Vddを意味する。また、 “Ｌ”は、ロウレベル電位のことであり、例えば、接地電位Vssを意味する。
【００２５】
アドレス信号は、アドレスバッファ１６を経由して、第１及び第２のデコーダ／ドライバ１４ａ，１４ｂに入力される。第１及び第２のデコーダ／ドライバ１４ａ，１４ｂは、アドレス信号に基づいて、選択信号φa1, φa2, φa3, φa4, φb1, φb2, φb3, φb4を生成する。
【００２６】
制御回路１７は、書き込み（セット／リセット）動作及び読み出し動作において、複数の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３，Ｌａ４の一端に印加する電位Va1, Va2, Va3, Va4の値、及び、複数の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３，Ｌｂ４の一端に印加する電位Vb1, Vb2, Vb3, Vb4の値を決定し、これを電位生成回路１５に伝える。
【００２７】
(2) 比較例でのバイアス関係  
図４は、比較例でのバイアス関係を示している。
【００２８】
書き込み（セット／リセット）動作又は読み出し動作の対象となる選択メモリセルＭ-selは、第１の導電線Ｌａ４及び第２の導電線Ｌｂ４間に接続される、とする。
【００２９】
この場合、選択された第１の導電線Ｌａ４の一端に印加する電位Va4をVL（例えば、接地電位Vss）に設定し、選択された第２の導電線Ｌｂ４の一端に印加する電位Vb4をVH（例えば、電源電位Vdd）に設定する。
【００３０】
従って、選択メモリセルＭ-sel内のダイオードに順方向バイアス(forward bias)が印加され、選択メモリセルＭ-sel内の抵抗変化素子に所定の電流Ipassが流れる。
【００３１】
また、選択メモリセルＭ-sel以外の複数の非選択のメモリセルの誤書き込みを防止するために、非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の一端に印加する電位Va1, Va2, Va3をVH（例えば、電源電位Vdd）に設定し、非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の一端に印加する電位Vb1, Vb2, Vb3をVL（例えば、接地電位Vss）に設定する。
【００３２】
従って、選択された第１の導電線Ｌａ４に接続される複数の非選択のメモリセルについては、バイアスが印加されない（非選択メモリセルの両端の電位が共にVLである）ため、誤書き込みが防止される。
【００３３】
同様に、選択された第２の導電線Ｌｂ４に接続される複数の非選択のメモリセルについても、バイアスが印加されない（非選択メモリセルの両端の電位が共にVHである）ため、誤書き込みが防止される。
【００３４】
バイアス関係をまとめると表１に示すようになる。
【表１】
2014220030.tif 000003
【００３５】
しかし、非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３及び非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３間に接続される複数の非選択のメモリセル（ハッチングで示された領域内のメモリセル）については、ダイオードに逆方向バイアス(backward bias)が印加される。その結果、これら複数の非選択のメモリセルにリーク電流Ileakが発生する。リーク電流Ileakの個々の値は、非常に小さいが、リーク電流Ileakを発生する非選択のメモリセルの数は、膨大であるため、その総和は無視できない値となる場合がある。
【００３６】
これがいわゆる回り込み電流となって、消費電流を増大させる。そのため、選択メモリセルＭ-selに電圧又は電流を印加する動作モードにおいては、回り込み電流を抑制し、選択メモリセルＭ-selに所定の電圧又は電流を効率よく印加することが好ましい。
【００３７】
(3) 着目点  
選択メモリセルが接続される選択された第１の導電線及び選択された第２の導電線の電圧降下に着目する。
【００３８】
まず、選択された第２の導電線の電圧降下を説明する。
【００３９】
図５は、選択メモリセルＭ-selが接続される選択された第２の導電線Ｌｂｊの電圧降下のシミュレーション結果の一例を示している。
【００４０】
この例では、説明を分かり易くするために、選択された第２の導電線Ｌｂｊの一端に印加する電位を８Ｖと仮定する。
【００４１】
また、アドレスは、複数の第１の導電線Ｌａ１，…Ｌａ４０００のアドレス（例えば、ロウアドレス）を意味する。本例では、アドレスは、１〜４０００で示されるが、これに限られることはない。アドレスの数は、それ以上でもよいし、それ以下でもよい。
【００４２】
また、アドレスは、複数の第２の導電線を駆動するインバータＤＲｂ側からその反対側に向かって、順次、増加するものと仮定する。
【００４３】
このシミュレーションでは、選択された第２の導電線Ｌｂｊの配線抵抗に基づいて、選択された第２の導電線Ｌｂｊの電圧降下がその位置（第１の導電線のアドレスに相当）に応じてどのように変化するかを検証する。
【００４４】
図５の下に示すように、選択された第２の導電線Ｌｂｊの電位は、選択された第２の導電線ＬｂｊのドライバＤＲｂ側の一端から選択メモリセルＭ-selの位置（アドレス）に向かって、ほぼ直線的（一次関数的）に低下している。
【００４５】
例えば、選択メモリセルＭ-selのアドレスが１０００のときは（Nearに相当）、選択された第２の導電線Ｌｂｊの電位は、アドレス１からアドレス１０００に向かって次第に低下し、第１の導電線Ｌａ１０００の位置に相当するアドレス１０００において約７．５Ｖになる。この場合、第１の導電線Ｌａ１００１の位置に相当するアドレス１００１以降では、第２の導電線Ｌｂｊの電圧降下は、ほとんど無い。
【００４６】
また、例えば、選択メモリセルＭ-selのアドレスが２０００のときは（Middleに相当）、選択された第２の導電線Ｌｂｊの電位は、アドレス１からアドレス２０００に向かって次第に低下し、第１の導電線Ｌａ２０００の位置に相当するアドレス２０００において約７Ｖになる。この場合、第１の導電線Ｌａ２００１の位置に相当するアドレス２００１以降では、第２の導電線Ｌｂｊの電圧降下は、ほとんど無い。
【００４７】
さらに、例えば、第１の導電線Ｌａ３０００の位置に相当する選択メモリセルＭ-selのアドレスが３０００のときは（Farに相当）、選択された第２の導電線Ｌｂｊの電位は、アドレス１からアドレス３０００に向かって次第に低下し、アドレス３０００において約６．５Ｖになる。この場合、第１の導電線Ｌａ３００１の位置に相当するアドレス３００１以降では、第２の導電線Ｌｂｊの電圧降下は、ほとんど無い。
【００４８】
電圧降下についてまとめると、表２に示すようになる。
【表２】
2014220030.tif 000004
【００４９】
但し、表２のＬｂ４は、図４の第２の導電線Ｌｂ４に相当し、表２のＮ１〜Ｎ４は、図４の第２の導電線Ｌｂ４のノードＮ１〜Ｎ４に相当する。なお、選択された第１の配線は第１の導電線Ｌａ４がである。また、表２のVHは、図４の第２の導電線Ｌｂ４の一端に印加する電位（例えば、８Ｖ）であり、α１〜α３は、電圧降下に相当する。また、α１＜α２＜α３である。
【００５０】
従って、選択された第２の導電線Ｌｂｊの電圧降下に着目すると、複数の非選択の第１の導電線の電位については、固定電位VH、例えば、電源電位Vddに共通化する必要はなく、例えば、選択メモリセルＭ-selの位置、即ち、選択された第１の導電線のアドレスに応じて調整することが可能であることが分かる。
【００５１】
また、複数の非選択の第１の導電線の電位を、選択メモリセルＭ-selのアドレスに応じて最調整する。その結果、非選択のメモリセルにおけるリーク電流を小さくし、回り込み電流を抑制して、消費電流の低減を図ることができる。
【００５２】
以下、これについて説明する。
【００５３】
但し、以下では、説明を分かり易くするために、選択された第２の導電線Ｌｂｊの電圧降下は、選択された第２の導電線ＬｂｊのドライバＤＲｂ側の一端から選択メモリセルＭ-selの位置（アドレス）まで、一次関数で近似できるものと仮定する。
【００５４】
なお、実際は、選択された第２の導電線Ｌｂｊの電圧降下は、選択メモリセルＭ-selの位置（特に、選択された第２の導電線Ｌｂｊのアドレス）や、複数の非選択の第１の導電線からの影響（容量カップリング）などによって、複雑に変化する場合がある。
【００５５】
即ち、選択された第２の導電線Ｌｂｊの電圧降下は、選択された第２の導電線ＬｂｊのドライバＤＲｂ側の一端から選択メモリセルＭ-selの位置（アドレス）まで、二次関数、三次関数、又は、ｎ次関数（ｎは、二以上の自然数）で近似したほうが望ましい場合もある。
【００５６】
２．  第１の技術思想  
図６は、第１の技術思想を実現する抵抗変化メモリのシステムブロック図の一例を示している。図７は、メモリセルアレイの例を示している。
【００５７】
これらの図において、図１及び図２と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、図４と同様に、選択メモリセルＭ-selは、第１の導電線Ｌａ４及び第２の導電線Ｌｂ４間に接続される、と仮定する。
【００５８】
この抵抗変化メモリの構成上の特徴は、選択メモリセルＭ-selの位置（アドレス）を示すアドレス信号（選択された第１の導電線Ｌａ４を特定するアドレス信号）が制御回路１７に入力されること。また、電位生成回路１５から出力される複数の非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の一端に印加する電位Va1, Va2, Va3のいずれかが選択メモリセルＭ-selのアドレスに応じて調整されること。また、複数の非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の一端に印加する電位Va1, Va2, Va3の調整値が記憶部(Memory portion)１８内のＬＵＴ(Look up table)に基づいて決定されること、にある。
【００５９】
また、選択メモリセルＭ-selのアドレスに応じて調整された電位Va1, Va2, Va3を、それぞれ、複数の非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の一端に印加するために、第１のデコーダ／ドライバ１４ａは、図４におけるインバータＤＲａを有さなくても良い。この場合、電位Va1, Va2, Va3, Va4は、選択トランジスタＳＥＬａを経由して、複数の非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３，Ｌａ４の一端に印加される。
【００６０】
第１の技術思想では、選択メモリセルＭ-selに対して書き込み動作又は読み出し動作を実行するとき、選択メモリセルＭ-selを特定するアドレス信号（選択された第１の導電線Ｌａ４を特定するアドレス信号）に基づき、複数の非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の一端に印加する電位を調整する。
【００６１】
例えば、非選択の第１の導電線Ｌａ１の一端に印加する電位Va1を、（VH−α１）に設定し、非選択の第１の導電線Ｌａ２の一端に印加する電位Va2を、（VH−α２）に設定し、非選択の第１の導電線Ｌａ３の一端に印加する電位Va3を、（VH−α３）に設定する。
【００６２】
但し、α１、α２及びα３は、従来の値 VH（例えば、電源電位Vdd）からのオフセット値である。
【００６３】
また、オフセット値α１，α２，α３は、上述のように、選択された第２の導電線Ｌｂ４の電圧降下が、選択された第２の導電線Ｌｂ４のドライバＤＲｂ側の一端から選択メモリセルＭ-selの位置まで、一次関数で近似できるものと仮定すると、α１＜α２＜α３の関係を有する。
【００６４】
また、選択された第２の導電線Ｌｂ４の電圧降下が、二次関数、三次関数、ｎ次関数などで近似されるような場合、オフセット値α１，α２，α３は、α１＜α２＜α３以外の関係、例えば、α１＜α２＞α３や、α１＞α２＞α３などの関係を有するときもある。
【００６５】
一方、選択された第１の導電線Ｌａ４の一端に印加する電位Va4は、比較例と同様に、VL（例えば、接地電位Vss）に設定し、選択された第２の導電線Ｌｂ４の一端に印加する電位Vb4も、比較例と同様に、VH（例えば、電源電位Vdd）に設定する。
【００６６】
従って、選択メモリセルＭ-sel内のダイオードに順方向バイアスが印加され、選択メモリセルＭ-sel内の抵抗変化素子に所定の電流Ipassが流れる。
【００６７】
また、非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の一端に印加する電位Vb1, Vb2, Vb3も、比較例と同様に、VL（例えば、接地電位Vss）に設定する。
【００６８】
従って、選択された第１の導電線Ｌａ４に接続される複数の非選択のメモリセルについては、バイアスが印加されない（非選択メモリセルの両端の電位が共にVLである）ため、誤書き込みが防止される。
【００６９】
同様に、選択された第２の導電線Ｌｂ４に接続される複数の非選択のメモリセルについても、バイアスが印加されないため、誤書き込みが防止される。
【００７０】
具体的には、非選択の第１の導電線Ｌａ１の電位及び選択された第２の導電線Ｌｂ４のノードＮ１の電位は、共に、（VH−α１）であり、非選択の第１の導電線Ｌａ２の電位及び選択された第２の導電線Ｌｂ４のノードＮ２の電位は、共に、（VH−α２）であり、非選択の第１の導電線Ｌａ３の電位及び選択された第２の導電線Ｌｂ４のノードＮ３の電位は、共に、（VH−α３）である。
【００７１】
バイアス関係をまとめると表３に示すようになる。
【表３】
2014220030.tif 000005
【００７２】
このように、第１の技術思想によれば、選択された第２の導電線Ｌｂ４の電圧降下に着目することにより、複数の非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の一端に印加する電位Va1, Va2, Va3を、従来の値VH（例えば、電源電位Vdd）よりも小さくすることが可能になる。
【００７３】
結果として、非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３及び非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３間に接続される複数の非選択のメモリセル（ハッチングで示された領域内のメモリセル）において、ダイオードに印加される逆方向バイアスが従来よりも小さくなる。
【００７４】
従って、これら複数の非選択のメモリセルに発生するリーク電流Ileakも小さくなる。
【００７５】
以上のように、複数の非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の電位を、選択メモリセルＭ-selのアドレスに応じて調整することにより、非選択のメモリセルにおけるリーク電流を小さくし、回り込み電流を抑制して、消費電流の低減を図ることができる。
【００７６】
３．  第１の技術思想の実施例  
(1) 第１の実施例  
図８は、複数の非選択の第１の導電線の電位を決める一例としての第１の実施例を示している。
【００７７】
本例では、選択された第２の導電線Ｌｂｊの一端に高電位VHを印加し、選択された第１の導電線の一端及び複数の非選択の第２の導電線の一端に低電位VLを印加する。また、選択された第１の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）は、順次変化し、それに応じて、複数の非選択の第１の導電線の一端に印加する電位の調整値を決定する。
【００７８】
本例では、複数の第１の導電線Ｌａ１，…Ｌａ４０００のアドレス（例えば、ロウアドレス）を、それぞれ、１〜４０００で示すが、これに限られることはない。複数の第１の導電線の数（アドレスの数）は、それ以上でもよいし、それ以下でもよい。
【００７９】
また、複数の第１の導電線Ｌａ１，…Ｌａ４０００のアドレスは、複数の第２の導電線を駆動するインバータＤＲｂ側からその反対側に向かって、順次、増加するものと仮定する。
【００８０】
さらに、本例では、選択された第１の導電線の位置、即ち、選択メモリセルＭ-selの位置を、アドレス１０００（Ｌａ１０００：Near）、アドレス２０００（Ｌａ２０００：Middle）、アドレス３０００（Ｌａ３０００：Far）の３種類に分けて説明する。
【００８１】
本例では、制御回路１７は、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲｂ側に位置する複数の非選択の第１の導電線の一端に印加する電位を、第１の導電線ごとに、調整する。
【００８２】
例えば、選択メモリセルＭ-selのアドレスが１０００（Near）であるとき、選択メモリセルＭ-selよりもインバータＤＲｂ側に位置する複数の非選択の第１の導電線Ｌａ１，…Ｌａ９９９の一端に印加する電位Va1, …Va999は、それぞれ、VH−α１，…VH−α９９９に設定する。但し、α１，…α９９９は、高電位 VH（例えば、電源電位Vdd）からの差分である。ここで、α１，…α９９９をオフセット値と称する。
【００８３】
このオフセット値α１，…α９９９は、第１の導電線Ｌａごとに、決定することができる。
【００８４】
例えば、選択された第２の導電線Ｌｂｊの電圧降下が、同図に示すように、インバータＤＲｂ側の一端から選択メモリセルＭ-selの位置まで、一次関数で近似できるものと仮定すると、オフセット値α１＜…＜オフセット値α９９９の関係を有する。
【００８５】
以下同様に選択メモリセルＭ-selのアドレスが２０００（Middle）であるとき、オフセット値α１＜…＜オフセット値α１９９９の関係を有する。また、同様に選択メモリセルＭ-selのアドレスが３０００（Far）であるとき、オフセット値α１＜…＜オフセット値α２９９９の関係を有する。
【００８６】
尚、選択メモリセルＭ-selよりもインバータＤＲｂ側に位置する複数の非選択の第１の導電線の一端に印加する電位の調整値（オフセット値）は、既に述べたように、二次関数、三次関数、又は、ｎ次関数（ｎは、二以上の自然数）で近似したほうが望ましい場合もある。そのような場合は、制御回路１７は、それら関数に従い、複数の非選択の第１の導電線の電位の調整値（オフセット値）を、個別に決定する。
【００８７】
これについては、後に詳述する。
【００８８】
次に、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲｂ側とは反対側に位置する複数の非選択の第１の導電線の一端に印加する電位を設定する。
【００８９】
アドレスが選択メモリセルＭ-selよりも大きい複数の非選択の第１の導電線（Far非選択の第１導電線）の一端に印加する電位も調整値を用いて決定することができる。例えば、複数のFar非選択の第１の導電線の一端に印加する電位は、選択メモリセルＭ-selのアドレスに応じて変化させることができると言える。ただし、複数のFar非選択の第１の導電線の一端に印加する電位は共通（同じ電位）にすることもできる。
【００９０】
これは、図８の下図に示すように、アドレスが選択メモリセルＭ-selよりも小さい第２の導電線Ｌｂｊの電圧降下が大きいのに対し、アドレスが選択メモリセルＭ-selよりも大きい第２の導電線Ｌｂｊの電圧降下は、ほとんど無いからである。そこで、制御回路１７は、Far非選択の第１の導電線の電圧を、選択された第１の導電線の調整値αを用いて決定する。
【００９１】
例えば、制御回路１７は選択メモリセルＭ-selのアドレスが１０００（Near）であるとき、複数のFar非選択の第１の導電線Ｌａ１００１，…Ｌａ４０００の一端に印加する電位Va1001, …Va4000は、電圧VUX、例えば、VH−α１０００（選択メモリセルＭ-selの位置における選択された第２の導電線Ｌｂｊの中間点の電位）と同じ値に設定する。
【００９２】
また、同様に、制御回路１７は選択メモリセルＭ-selのアドレスが２０００（Middle）であるとき、複数のFar非選択の第１の導電線Ｌａ２００１，…Ｌａ４０００の一端に印加する電位Va2001, …Va4000は、電圧VUX、例えば、VH−α２０００（選択メモリセルＭ-selの位置における選択された第２の導電線Ｌｂｊの中間点の電位）に設定する。また、同様に、制御回路１７は選択メモリセルＭ-selのアドレスが３０００（Far）であるとき、複数の非選択のFar第１の導電線Ｌａ３００１，…Ｌａ４０００の一端に印加する電位Va3001, …Va4000は、電圧値VUX、例えば、VH−α３０００（選択メモリセルＭ-selの位置における選択された第２の導電線Ｌｂｊの中間点の電位）に設定する。但し、電圧VUXは、VH−α１０００、VH−α２０００、VH−α３０００に限られることはく、これ以外の値であってもよい。
【００９３】
以上、選択メモリセルＭ-selのアドレスと、複数の非選択の第１の導電線の電位の電圧及び調整値（ＤＲｂ側及びそれとは反対側）との関係をまとめると、図９に示すようになる。図９に示すテーブルの一例は、例えば、図６の記憶部１８内にＬＵＴとして記憶される。
【００９４】
第１の実施例によれば、選択された第１の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第１の導電線の一端に印加する電位の調整値を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【００９５】
(2) 第２の実施例  
図１０は、複数の非選択の第１の導電線の電位を決める第２の実施例を示している。
【００９６】
第２の実施例は、第１の実施例の変形例である。
【００９７】
本例は、第１の実施例と比べると、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲｂ側とは反対側に位置する複数の非選択の第１の導電線（Far非選択の第１の導電線）の一端に印加する電位の決め方に特徴を有する。その他については、第１の実施例と同じであるため、ここでの詳細な説明を省略する。
【００９８】
本例では、複数の第１の導電線を複数のブロックに分類する。
【００９９】
例えば、アドレス１〜１０００までの複数の第１の導電線Ｌａ１，…Ｌａ１０００を第１のブロックＢ１に分類し、アドレス１００１〜２０００までの複数の第１の導電線Ｌａ１００１，…Ｌａ２０００を第２のブロックＢ２に分類し、アドレス２００１〜３０００までの複数の第１の導電線Ｌａ２００１，…Ｌａ３０００を第３のブロックＢ３に分類し、アドレス３００１〜４０００までの複数の第１の導電線Ｌａ３００１，…Ｌａ４０００を第４のブロックＢ４に分類する。
【０１００】
そして、制御回路１７は、複数のFar非選択の第１の導電線の一端に印加する電位の調整値を、選択メモリセルＭ-selのアドレス、即ち、選択された第１の導電線のアドレスが属するブロック内で共通（同じ電位）に設定する。
【０１０１】
例えば、選択メモリセルＭ-selのアドレスが１〜１０００の範囲内、本例では、アドレス１０００（Near）であるとき、選択メモリセルＭ-selのアドレスは、第１のブロックＢ１内に属することになる。
【０１０２】
この場合、選制御回路１７は、複数のFar非選択の第１の導電線Ｌａ１００１，…Ｌａ４０００の一端に印加する電位Va1001, …Va4000は、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、電圧VUX1(Fixed)、例えば、調整値はαUX1に固定し、VH−αUX1に設定する。
【０１０３】
尚、VH−αUX1の値は、例えば、VH−α１，…VH−α１０００のうちの１つに設定することが可能である。
【０１０４】
また、選択メモリセルＭ-selのアドレスが１００１〜２０００の範囲内、本例では、アドレス２０００（Middle）であるとき、選択メモリセルＭ-selのアドレスは、第２のブロックＢ２内に属することになる。
【０１０５】
この場合、制御回路１７は、複数のFar非選択の第１の導電線Ｌａ２００１，…Ｌａ４０００の一端に印加する電位Va2001, …Va4000は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、電圧VUX2(Fixed)、例えば、調整値はαUX2に固定し、VH−αUX2に設定する。
【０１０６】
尚、VH−αUX2の値は、例えば、VH−α１００１，…VH−α２０００のうちの１つに設定することが可能である。
【０１０７】
以降、制御回路１７は選択メモリセルＭ-selのアドレスが２００１〜３０００の範囲内、３００１〜４０００の範囲内も同様に設定する。
【０１０８】
以上、選択メモリセルＭ-selのアドレスと、複数の非選択の第１の導電線の電位及び調整値（ＤＲｂ側及びそれとは反対側）との関係をまとめると、図１１に示すようになる。図１１に示すテーブルは、例えば、図６の記憶部１８内にＬＵＴとして記憶される。
【０１０９】
第２の実施例によれば、選択された第１の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第１の導電線の一端に印加する電位の調整値を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【０１１０】
また、Far非選択の第１の導電線を一定の範囲内で同じ値にすることにより動作パラメータを減らすことができる。その結果、動作を簡略化することができる。
【０１１１】
(3) 第３の実施例  
図１２は、複数の非選択の第１の導電線の電位を決める第３の実施例を示している。
【０１１２】
第３の実施例は、第２の実施例の変形例である。
【０１１３】
本例は、第２の実施例と比べると、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲｂ側に位置する複数の非選択の第１の導電線（Near非選択の第１の導電線）の一端に印加する電位の調整値の決め方に特徴を有する。その他については、第２の実施例と同じであるため、ここでの詳細な説明を省略する。
【０１１４】
本例でも、複数の第１の導電線を複数のブロックに分類する。分類方法は、第２の実施例と同じであるため、ここでの説明を省略する。
【０１１５】
制御回路１７は、複数のNear非選択の第１の導電線の一端に印加する電位の調整値を、選択メモリセルＭ-selのアドレス、即ち、選択された第１の導電線のアドレスが属するブロック内で共通（同じ電位）に設定する。
【０１１６】
例えば、選択メモリセルＭ-selのアドレスが１〜１０００の範囲内、本例では、アドレス１０００（Near）であるとき、選択メモリセルＭ-selのアドレスは、第１のブロックＢ１内に属することになる。
【０１１７】
この場合、制御回路１７は、複数のNear非選択の第１の導電線Ｌａ１，…Ｌａ９９９の一端に印加する電位Va1, …Va999は、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、電圧VUX1a(Fixed)、例えば、調整値はαUX1aに固定し、VH−αUX1aに設定する。
【０１１８】
尚、VH−αUX1aの値は、例えば、VH−α１，…VH−α１０００のうちの１つに設定することが可能である。
【０１１９】
制御回路１７は、複数のFar非選択の第１の導電線Ｌａ１００１，…Ｌａ４０００の一端に印加する電位Va1001, …Va4000については、第２の実施例と同様に、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、電圧VUX1b(Fixed)、例えば、調整値はαUX1bに固定し、VH−αUX1bに設定する。
【０１２０】
また、選択メモリセルＭ-selのアドレスが１００１〜２０００の範囲内、本例では、アドレス２０００（Middle）であるとき、選択メモリセルＭ-selのアドレスは、第２のブロックＢ２内に属することになる。
【０１２１】
この場合、制御回路１７は、複数のNear非選択の第１の導電線Ｌａ１，…Ｌａ１９９９の一端に印加する電位Va1, …Va1999は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、電圧VUX2a(Fixed)、例えば、調整値はαUX2aに固定し、VH−αUX2aに設定する。
【０１２２】
尚、VH−αUX2aの値は、例えば、VH−α１００１，…VH−α２０００のうちの１つに設定することが可能である。
【０１２３】
複数のFar非選択の第１の導電線Ｌａ２００１，…Ｌａ４０００の一端に印加する電位Va2001, …Va4000については、第２の実施例と同様に、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、調整値VUX2b(Fixed)、例えば、VH−αUX2bに設定する。
【０１２４】
以降、制御回路１７は選択メモリセルＭ-selのアドレスが２００１〜３０００の範囲内、３００１〜４０００の範囲内も同様に設定する。
【０１２５】
以上、選択メモリセルＭ-selのアドレスと、複数の非選択の第１の導電線の電位の調整値（ＤＲｂ側及びそれとは反対側）との関係をまとめると、図１３に示すようになる。図１３に示すテーブルは、例えば、図６の記憶部１８内にＬＵＴとして記憶される。
【０１２６】
また、図１３において、VUX1aとVUX1bは、同じ値であってもよいし、異なる値であってもよい。VUX2aとVUX2b、VUX3aとVUX3b、及び、VUX4aとVUX4bについても、それぞれ、同じことが言える。
【０１２７】
第３の実施例によれば、選択された第１の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第１の導電線の一端に印加する電位及び調整値を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【０１２８】
また、インバータＤＲｂ側に近い非選択の第１の導電線を簡易的に同じ値にすることにより動作パラメータを減らすことができる。その結果、動作を簡略化することができる。また、Far非選択の第１の導電線の電圧に関しては、第１の実施形態と同様にすることもできる。
【０１２９】
(4) 第４の実施例  
図１４は、複数の非選択の第１の導電線の電位を決める第４の実施例を示している。
【０１３０】
第４の実施例は、第３の実施例の変形例である。
【０１３１】
本例は、第３の実施例と比べると、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲｂ側に位置する複数の非選択の第１の導電線（Near非選択の第１の導電線）の一端に印加する電位（調整値）の決め方に特徴を有する。その他については、第３の実施例と同じであるため、ここでの詳細な説明を省略する。
【０１３２】
本例では、複数のNear非選択の第１の導電線の一端に印加する電位の調整値を、ブロックごとに決定する。即ち、同一ブロック内の複数の非選択の第１の導電線の一端に印加する電位（調整値）は、同じであるが、異なるブロック内の複数の非選択の第１の導電線の一端に印加する電位（調整値）は、異なる。
【０１３３】
例えば、選択メモリセルＭ-selのアドレスが１〜１０００の範囲内、本例では、アドレス１０００（Near）であるとき、選択メモリセルＭ-selのアドレスは、第１のブロックＢ１内に属することになる。
【０１３４】
この場合、複数のNear非選択の第１の導電線Ｌａ１，…Ｌａ９９９は、全て、第１のブロックＢ１内に属する。
【０１３５】
従って、制御回路１７は、複数のNear非選択の第１の導電線Ｌａ１，…Ｌａ９９９の一端に印加する電位Va1, …Va999は、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、電圧VUX1a(Fixed)に設定する。
【０１３６】
また、選択メモリセルＭ-selのアドレスが１００１〜２０００の範囲内、本例では、アドレス２０００（Middle）であるとき、選択メモリセルＭ-selのアドレスは、第２のブロックＢ２内に属することになる。
【０１３７】
この場合、複数のNear非選択の第１の導電線Ｌａ１，…Ｌａ１９９９のうち、第１の導電線Ｌａ１，…Ｌａ１０００は、第１のブロックＢ１内に属し、第１の導電線Ｌａ１００１，…Ｌａ１９９９は、第２のブロックＢ２内に属する。
【０１３８】
従って、制御回路１７は、複数のNear非選択の第１の導電線Ｌａ１，…Ｌａ１９９９のうち、第１のブロックＢ１内の第１の導電線Ｌａ１，…Ｌａ１０００の一端に印加する電位Va1, …Va1000は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、電圧VUX1a(Fixed)に設定する。
【０１３９】
また、制御回路１７は、複数のNear非選択の第１の導電線Ｌａ１，…Ｌａ１９９９のうち、第２のブロックＢ２内の第１の導電線Ｌａ１００１，…Ｌａ１９９９の一端に印加する電位Va1001, …Va1999は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、電圧VUX2a(Fixed)に設定する。
【０１４０】
以降、制御回路１７は、選択メモリセルＭ-selのアドレスが２００１〜３０００の範囲内、３００１〜４０００の範囲内も同様に設定する。なお、制御回路１７は、Far非選択の第１の導電線の電圧（調整値）は第３の実施例と同様に設定する。また、制御回路１７は、Far非選択の第１の導電線の電圧（調整値）は第２または第１の実施例と同様に設定することもできる。
【０１４１】
以上、選択メモリセルＭ-selのアドレスと、複数の非選択の第１の導電線の電位の調整値（ＤＲｂ側及びそれとは反対側）との関係をまとめると、図１５に示すようになる。図１５に示すテーブルは、例えば、図６の記憶部１８内にＬＵＴとして記憶される。
【０１４２】
第４の実施例によれば、選択された第１の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第１の導電線の一端に印加する電位（調整値）を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【０１４３】
また、インバータＤＲｂ側に近い非選択の第１の導電線では、電位降下により適正値が異なる。しかし、全ての第１導電線に対して電圧を調整するのは動作が複雑になり、回路面積が増えてしまう。そこで、インバータＤＲｂ側に近い非選択の第１の導電線を一定の範囲（ブロック）に分け、ブロック毎に同じ調整値にすることにより動作パラメータを減らすことができる。その結果、動作を簡略化することができる。
【０１４４】
４．  第２の技術思想  
上述の第１の技術思想は、一端に高電位VHが印加される選択された第２の導電線の電圧降下に着目し、複数の非選択の第１の導電線の一端に印加する電位を選択メモリセルの位置（アドレス）に応じて変化させる、という点に特徴を有する。
【０１４５】
これに対し、第２の技術思想では、一端に低電位VLが印加される選択された第１の導電線の電圧降下（選択された第１の導電線の中間点（選択メモリセルが接続される箇所）から第１の導電線の一端までの電圧降下）に着目し、複数の非選択の第２の導電線の一端に印加する電位を選択メモリセルの位置、即ち、選択された第２の導電線の位置（アドレス）に応じて変化させる、という点に特徴を有する。
【０１４６】
図１８は、第２の技術思想を実現する抵抗変化メモリを示している。
【０１４７】
これらの図において、図６及び図７と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【０１４８】
この抵抗変化メモリの構成上の特徴は、選択メモリセルＭ-selの位置（アドレス）を示すアドレス信号（選択された第２の導電線Ｌｂ４を特定するアドレス信号）が制御回路１７に入力されること、電位生成回路１５から出力される複数の非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の一端に印加する電位Vb1, Vb2, Vabが選択メモリセルＭ-selのアドレスに応じた電圧に設定されること、及び、複数の非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の一端に印加する電位Vb1, Vb2, Vb3の調整値が記憶部(Memory portion)１８内のＬＵＴ(Look up table)に基づいて決定されること、にある。
【０１４９】
また、選択メモリセルＭ-selのアドレスに応じて調整値に設定された電位Vb1, Vb2, Vb3を、それぞれ、複数の非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の一端に印加するために、第２のデコーダ／ドライバ１４ｂは、インバータＤＲｂを省略することができる。即ち、制御回路１７は、電位Vb1, Vb2, Vb3, Vb4は、選択トランジスタＳＥＬｂを経由して、複数の非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３，Ｌｂ４の一端に印加することができる。
【０１５０】
第２の技術思想では、選択メモリセルＭ-selに対して書き込み動作又は読み出し動作を実行するとき、選択メモリセルＭ-selを特定するアドレス信号（選択された第２の導電線Ｌｂ４を特定するアドレス信号）に基づき、複数の非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の一端に印加する電位を調整値に設定する。電圧降下についてまとめると、表４に示すようになる。
【表４】
2014220030.tif 000006
【０１５１】
但し、表４のＬａ４は、図１８の第１の導電線Ｌａ４に相当し、表４のＮ５〜Ｎ８は、第１の導電線Ｌａ４のノードＮ５〜Ｎ８に相当する。また、表４のVLは、第１の導電線Ｌａ４の一端に印加する電位（例えば、０Ｖ）である。ここで、α５、α６及びα７は、従来の値 VL（例えば、接地電位Vss）からの設定値（オフセット値）である。また、設定値α５，α６，α７は、上述のように、選択された第１の導電線Ｌａ４の電圧降下が、選択された第１の導電線Ｌａ４のドライバＤＲａ側の一端から選択メモリセルＭ-selの位置まで、一次関数で近似できるものと仮定すると、α５＜α６＜α７の関係を有する。
【０１５２】
従って、選択された第１の導電線Ｌａｉの電圧降下に着目すると、複数の非選択の第２の導電線の電位については、固定電位VL、例えば、接地電位Vssに共通化する必要はなく、例えば、選択メモリセルＭ-selの位置、即ち、選択された第２の導電線のアドレスに応じて電圧または調整値を変化させることが可能であることが分かる。
【０１５３】
また、複数の非選択の第２の導電線の電位を、選択メモリセルＭ-selのアドレスに応じて調整値に変化させると、非選択のメモリセルにおけるリーク電流を小さくし、回り込み電流を抑制して、消費電流の低減を図ることができる。
【０１５４】
なお、実際は、選択された第１の導電線Ｌａｉの電圧降下は、選択メモリセルＭ-selの位置（特に、選択された第１の導電線Ｌａｉのアドレス）や、複数の非選択の第２の導電線からの影響（容量カップリング）などによって、複雑に変化する。
【０１５５】
即ち、選択された第１の導電線Ｌａｉの電圧降下は、選択された第１の導電線ＬａｉのドライバＤＲａ側の一端から選択メモリセルＭ-selの位置（アドレス）まで、二次関数、三次関数、又は、ｎ次関数（ｎは、二以上の自然数）で近似したほうが望ましい場合もある。
【０１５６】
例えば、非選択の第２の導電線Ｌｂ１の一端に印加する電位Vb1を、（VL＋α５）に設定し、非選択の第２の導電線Ｌｂ２の一端に印加する電位Vb2を、（VL＋α６）に設定し、非選択の第２の導電線Ｌｂ３の一端に印加する電位Vb3を、（VL＋α７）に設定する。
【０１５７】
一方、選択された第１の導電線Ｌａ４の一端に印加する電位Va4は、VL（例えば、接地電位Vss）に設定し、選択された第２の導電線Ｌｂ４の一端に印加する電位Vb4は、VH（例えば、電源電位Vdd）に設定する。
【０１５８】
従って、選択メモリセルＭ-sel内のダイオードに順方向バイアスが印加され、選択メモリセルＭ-sel内の抵抗変化素子に所定の電流Ipassが流れる。
【０１５９】
また、非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３の一端に印加する電位Va1, Va2, Va3は、VH（例えば、電源電位Vdd）に設定する。
【０１６０】
従って、選択された第２の導電線Ｌｂ４に接続される複数の非選択のメモリセルについては、バイアスが印加されない（非選択メモリセルの両端の電位が共にVHである）ため、誤書き込みが防止される。
【０１６１】
同様に、選択された第１の導電線Ｌａ４に接続される複数の非選択のメモリセルについても、バイアスが印加されないため、誤書き込みが防止される。
【０１６２】
具体的には、非選択の第２の導電線Ｌｂ１の電位及び選択された第１の導電線Ｌａ４のノードＮ５の電位は、共に、（VL＋α５）であり、非選択の第２の導電線Ｌｂ２の電位及び選択された第１の導電線Ｌａ４のノードＮ６の電位は、共に、（VL＋α６）であり、非選択の第２の導電線Ｌｂ３の電位及び選択された第１の導電線Ｌａ４のノードＮ７の電位は、共に、（VL＋α７）である。
【０１６３】
バイアス関係をまとめると表５に示すようになる。
【表５】
2014220030.tif 000007
【０１６４】
このように、第２の技術思想によれば、選択された第１の導電線Ｌａ４の電圧降下に着目することにより、複数の非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の一端に印加する電位Vb1, Vb2, Vb3を、従来の値VL（例えば、接地電位Vss）よりも大きくすることが可能になる。
【０１６５】
結果として、非選択の第１の導電線Ｌａ１，Ｌａ２，Ｌａ３及び非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３間に接続される複数の非選択のメモリセル（ハッチングで示された領域内のメモリセル）において、ダイオードに印加される逆方向バイアスが従来よりも小さくなる。
【０１６６】
従って、これら複数の非選択のメモリセルに発生するリーク電流Ileakも小さくなる。
【０１６７】
以上のように、複数の非選択の第２の導電線Ｌｂ１，Ｌｂ２，Ｌｂ３の電位（調整値）を、選択メモリセルＭ-selのアドレスに応じて変化させることにより、非選択のメモリセルにおけるリーク電流を小さくし、回り込み電流を抑制して、消費電流の低減を図ることができる。
【０１６８】
５．  第２の技術思想の実施例  
(1)   第１の実施例  
図１９及び図２０は、複数の非選択の第２の導電線の電位を決める第１の実施例を示している。
【０１６９】
本例では、選択された第２の導電線の一端及び複数の非選択の第１の導電線の一端に高電位VHを印加し、選択された第１の導電線Ｌａｉの一端に低電位VLを印加する。また、選択された第２の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第２の導電線の一端に印加する電位（調整値）を決定する。
【０１７０】
本例では、複数の第２の導電線Ｌｂ１，…Ｌｂ４０００のアドレス（例えば、カラムアドレス）を、それぞれ、１〜４０００で示すが、これに限られることはない。複数の第２の導電線の数（アドレスの数）は、それ以上でもよいし、それ以下でもよい。
【０１７１】
また、複数の第２の導電線Ｌｂ１，…Ｌｂ４０００のアドレスは、複数の第１の導電線を駆動するインバータＤＲａ側からその反対側に向かって、順次、増加するものと仮定する。
【０１７２】
さらに、本例では、選択された第２の導電線の位置、即ち、選択メモリセルＭ-selの位置を、アドレス１０００（Ｌｂ１０００：Near）、アドレス２０００（Ｌｂ２０００：Middle）、アドレス３０００（Ｌｂ３０００：Far）の３種類に分けて説明する。
【０１７３】
本例では、まず、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲａ側に位置する複数の非選択の第２の導電線の一端に印加する電位（調整値）を、第２の導電線ごとに設定する。
【０１７４】
例えば、選択メモリセルＭ-selのアドレスが１０００（Near）であるとき、選択メモリセルＭ-selよりもインバータＤＲａ側に位置する複数の非選択の第２の導電線Ｌｂ１，…Ｌｂ９９９（Near非選択の第２の導電線）の一端に印加する電位Vb1, …Vb999は、それぞれ、VL＋α１，…VL＋α９９９に設定する。但し、α１，…α９９９は、低電位 VL（例えば、接地電位Vss）からの調整値（オフセット値）である。
【０１７５】
この調整値α１，…α９９９は、第２の導電線ごとに、独立に決定することができる。
【０１７６】
例えば、選択された第１の導電線Ｌａｉの電圧降下が、同図に示すように、選択メモリセルＭ-selの位置からインバータＤＲａ側の一端まで、一次関数で近似できるものと仮定すると、α１＜…＜α９９９の関係を有する。
【０１７７】
また、制御回路１７は、選択メモリセルＭ-selのアドレスが２０００（Middle）であるとき、複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ１９９９の一端に印加する電位Vb1, …Vb1999は、それぞれ、VL＋α１，…VL＋α１９９９に設定する。但し、α１，…α１９９９は、低電位 VL（例えば、接地電位Vss）からの調整値である。
【０１７８】
このオフセット値α１，…α１９９９は、第２の導電線ごとに、独立に決定することができる」。
【０１７９】
例えば、選択された第１の導電線Ｌａｉの電圧降下が、同図に示すように、選択メモリセルＭ-selの位置からインバータＤＲｂ側の一端まで、一次関数で近似できるものと仮定すると、α１＜…＜α１９９９の関係を有する。
【０１８０】
さらに、制御回路１７は、選択メモリセルＭ-selのアドレスが３０００（Far）であるとき、選複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ２９９９の一端に印加する電位Vb1, …Vb2999は、それぞれ、VL＋α１，…VL＋α２９９９に設定する。但し、α１，…α２９９９は、低電位 VL（例えば、接地電位Vss）からの調整値である。
【０１８１】
この調整値α１，…α２９９９は、第２の導電線ごとに、独立に決定することができる。
【０１８２】
例えば、選択された第１の導電線Ｌａｉの電圧降下が、同図に示すように、選択メモリセルＭ-selの位置からインバータＤＲｂ側の一端まで、一次関数で近似できるものと仮定すると、α１＜…＜α２９９９の関係を有する。
【０１８３】
次に、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲａ側とは反対側に位置する複数の非選択の第２の導電線（Far非選択の第２の導電線）の一端に印加する電位（調整値）を設定する。
【０１８４】
複数のFar非選択の第２の導電線の一端に印加する電位は、選択メモリセルＭ-selのアドレスに応じて変化させるが、それら複数の非選択の第２の導電線で共通（同じ電位）である。
【０１８５】
これは、図１９に示すように、選択メモリセルＭ-selよりもインバータＤＲａ側における選択された第１の導電線Ｌａｉの電圧降下が大きいのに対し、選択メモリセルＭ-selよりもインバータＤＲａ側とは反対側における選択された第１の導電線Ｌａｉの電圧降下は、ほとんど無いからである。
【０１８６】
例えば、制御回路１７は選択メモリセルＭ-selのアドレスが１０００（Near）であるとき、選択メモリセルＭ-selよりもインバータＤＲａ側とは反対側に位置する複数の非選択の第２の導電線Ｌｂ１００１，…Ｌｂ４０００の一端に印加する電位Vb1001, …Vb4000は、電圧VUX1、例えば、VL＋α１０００（選択メモリセルＭ-selの位置における選択された第１の導電線Ｌａｉの中間点の電位）に設定する。但し、電圧VUX1は、VL＋α１０００に限られることはく、これ以外の値であってもよい。
【０１８７】
また、選択メモリセルＭ-selのアドレスが２０００（Middle）であるとき、複数のFar非選択の第２の導電線Ｌｂ２００１，…Ｌｂ４０００の一端に印加する電位Vb2001, …Vb4000は、電圧VUX1、例えば、VL＋α２０００（選択メモリセルＭ-selの位置における選択された第１の導電線Ｌａｉの中間点の電位）に設定する。但し、電圧VUX1は、VL＋α２０００に限られることはく、これ以外の値であってもよい。
【０１８８】
さらに、選択メモリセルＭ-selのアドレスが３０００（Far）であるとき、複数のFar非選択の第２の導電線Ｌｂ３００１，…Ｌｂ４０００の一端に印加する電位Vb3001, …Vb4000は、電圧VUX1、例えば、VL＋α３０００（選択メモリセルＭ-selの位置における選択された第１の導電線Ｌａｉの中間点の電位）に設定する。但し、電圧VUX1は、VL＋α３０００に限られることはく、これ以外の値であってもよい。
【０１８９】
第１の実施例によれば、選択された第２の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第２の導電線の一端に印加する電位の電圧（調整値）を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【０１９０】
(2) 第２の実施例  
図２１及び図２２は、複数の非選択の第２の導電線の電位を決める第２の実施例を示している。
【０１９１】
第２の実施例は、第１の実施例の変形例である。
【０１９２】
本例は、第１の実施例と比べると、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲａ側とは反対側に位置する複数の非選択の第２の導電線（Far非選択の第２の導電線）の一端に印加する電位（調整値）の決め方に特徴を有する。その他については、第１の実施例と同じであるため、ここでの詳細な説明を省略する。
【０１９３】
本例では、複数の第２の導電線を複数のブロックに分類する。
【０１９４】
例えば、アドレス１〜１０００までの複数の第２の導電線Ｌｂ１，…Ｌｂ１０００を第１のブロックＢ１に分類し、アドレス１００１〜２０００までの複数の第２の導電線Ｌｂ１００１，…Ｌｂ２０００を第２のブロックＢ２に分類し、アドレス２００１〜３０００までの複数の第２の導電線Ｌｂ２００１，…Ｌｂ３０００を第３のブロックＢ３に分類し、アドレス３００１〜４０００までの複数の第２の導電線Ｌｂ３００１，…Ｌｂ４０００を第４のブロックＢ４に分類する。
【０１９５】
そして、複数のFar非選択の第２の導電線の一端に印加する電位の調整値を、選択メモリセルＭ-selのアドレス、即ち、選択された第２の導電線のアドレスが属するブロック内で共通（同じ電位）に設定する。
【０１９６】
例えば、選択メモリセルＭ-selのアドレスが１〜１０００の範囲内、本例では、アドレス１０００（Near）であるとき、選択メモリセルＭ-selのアドレスは、第１のブロックＢ１内に属することになる。
【０１９７】
この場合、制御回路１７は、複数のFar非選択の第２の導電線Ｌｂ１００１，…Ｌｂ４０００の一端に印加する電位Vb1001, …Vb4000は、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、電圧VUX1(Fixed)、例えば、VL＋αUX1に設定される。
【０１９８】
尚、VL＋αUX1の値は、例えば、VL＋α１，…VL＋α１０００のうちの１つに設定することが可能である。
【０１９９】
また、選択メモリセルＭ-selのアドレスが１００１〜２０００の範囲内、本例では、アドレス２０００（Middle）であるとき、選択メモリセルＭ-selのアドレスは、第２のブロックＢ２内に属することになる。
【０２００】
この場合、複数のFar非選択の第２の導電線Ｌｂ２００１，…Ｌｂ４０００の一端に印加する電位Vb2001, …Vb4000は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、電圧VUX2(Fixed)、例えば、VL＋αUX2に設定される。
【０２０１】
尚、VL＋αUX2の値は、例えば、VL＋α１００１，…VL＋α２０００のうちの１つに設定することが可能である。以降、制御回路１７は、選択メモリセルＭ-selのアドレスが２００１〜３０００の範囲内、３００１〜４０００の範囲内も同様に設定する。
【０２０２】
以上、選択メモリセルＭ-selのアドレスと、複数の非選択の第２の導電線の電位（調整値）（ＤＲａ側及びそれとは反対側）との関係をまとめると、図２２に示すようになる。図２２に示すテーブルは、例えば、図１８の記憶部１８内にＬＵＴとして記憶される。
【０２０３】
第２の実施例によれば、選択された第２の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第２の導電線の一端に印加する電位（調整値）を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【０２０４】
(3) 第３の実施例  
図２３及び図２４は、複数の非選択の第２の導電線の電位を決める第３の実施例を示している。
【０２０５】
第３の実施例は、第２の実施例の変形例である。
【０２０６】
本例は、第２の実施例と比べると、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲａ側に位置する複数の非選択の第２の導電線（Far非選択の第２の導電線）の一端に印加する電位（調整値）の決め方に特徴を有する。その他については、第２の実施例と同じであるため、ここでの詳細な説明を省略する。
【０２０７】
本例でも、複数の第２の導電線を複数のブロックに分類する。分類方法は、第２の実施例と同じであるため、ここでの説明を省略する。
【０２０８】
そして、選択メモリセルＭ-selよりもインバータＤＲａ側に位置する複数の非選択の第２の導電線の一端に印加する電位（調整値）を、選択メモリセルＭ-selのアドレス、即ち、選択された第２の導電線のアドレスが属するブロック内で共通（同じ電位）に設定する。
【０２０９】
例えば、選択メモリセルＭ-selのアドレスが１〜１０００の範囲内、本例では、アドレス１０００（Near）であるとき、選択メモリセルＭ-selのアドレスは、第１のブロックＢ１内に属することになる。
【０２１０】
この場合、複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ９９９の一端に印加する電位Vb1, …Vb999は、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、電圧VUX1a(Fixed)、例えば、VL＋αUX1aに設定される。
【０２１１】
尚、VL＋αUX1aの値は、例えば、VL＋α１，…VL＋α１０００のうちの１つに設定することが可能である。
【０２１２】
選択メモリセルＭ-selよりもインバータＤＲａ側とは反対側に位置する複数の非選択の第２の導電線Ｌｂ１００１，…Ｌｂ４０００の一端に印加する電位Vb1001, …Vb4000については、第２の実施例と同様に、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、電圧VUX1b(Fixed)、例えば、VL＋αUX1bに設定される。
【０２１３】
また、選択メモリセルＭ-selのアドレスが１００１〜２０００の範囲内、本例では、アドレス２０００（Middle）であるとき、選択メモリセルＭ-selのアドレスは、第２のブロックＢ２内に属することになる。
【０２１４】
この場合、複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ１９９９の一端に印加する電位Vb1, …Vb1999は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、調整値VUX2a(Fixed)、例えば、VL＋αUX2aに設定される。
【０２１５】
尚、VL＋αUX2aの値は、例えば、VL＋α１００１，…VL＋α２０００のうちの１つに設定することが可能である。
【０２１６】
複数のFar非選択の第２の導電線Ｌｂ２００１，…Ｌｂ４０００の一端に印加する電位Vb2001, …Vb4000については、第２の実施例と同様に、制御回路１７は選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、調整値VUX2b(Fixed)、例えば、VL＋αUX2bに設定する。また、制御回路１７は複数のFar非選択の第２の導電線の一端に印加する電圧は第１の実施例と同じにすることもできる。
【０２１７】
また、選択メモリセルＭ-selのアドレスが２００１〜３０００の範囲内、２００１〜３０００の範囲内の場合も同様に設定される。
【０２１８】
以上、選択メモリセルＭ-selのアドレスと、複数の非選択の第２の導電線の電位の調整値（ＤＲａ側及びそれとは反対側）との関係をまとめると、図２４に示すようになる。図２４に示すテーブルは、例えば、図１８の記憶部１８内にＬＵＴとして記憶される。
【０２１９】
また、図２４において、VUX1aとVUX1bは、同じ値であってもよいし、異なる値であってもよい。VUX2aとVUX2b、VUX3aとVUX3b、及び、VUX4aとVUX4bについても、それぞれ、同じことが言える。
【０２２０】
第３の実施例によれば、選択された第２の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第２の導電線の一端に印加する電位（調整値）を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【０２２１】
(4) 第４の実施例  
図２５及び図２６は、複数の非選択の第２の導電線の電位を決める第４の実施例を示している。
【０２２２】
第４の実施例は、第３の実施例の変形例である。
【０２２３】
本例は、第３の実施例と比べると、選択メモリセルＭ-selよりもインバータ（ドライバ）ＤＲａ側に位置する複数の非選択の第２の導電線（Near非選択の第２の導電線）の一端に印加する電位の調整値の決め方に特徴を有する。その他については、第３の実施例と同じであるため、ここでの詳細な説明を省略する。
【０２２４】
本例では、複数のNear非選択の第２の導電線の一端に印加する電位（調整値）を、ブロックごとに決定する。即ち、同一ブロック内の複数の非選択の第２の導電線の一端に印加する電位の調整値は、同じであるが、異なるブロック内の複数の非選択の第２の導電線の一端に印加する電位の調整値は、異なる。
【０２２５】
例えば、選択メモリセルＭ-selのアドレスが１〜１０００の範囲内、本例では、アドレス１０００（Near）であるとき、選択メモリセルＭ-selのアドレスは、第１のブロックＢ１内に属することになる。
【０２２６】
この場合、選択メモリセルＭ-selよりもインバータＤＲａ側に位置する複数の非選択の第２の導電線Ｌｂ１，…Ｌｂ９９９は、全て、第１のブロックＢ１内に属する。
【０２２７】
従って、制御回路１７は複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ９９９の一端に印加する電位Vb1, …Vb999は、選択メモリセルＭ-selのアドレス（１〜１０００）によらず、常に、調整値VUX1a(Fixed)に設定する。
【０２２８】
また、選択メモリセルＭ-selのアドレスが１００１〜２０００の範囲内、本例では、アドレス２０００（Middle）であるとき、選択メモリセルＭ-selのアドレスは、第２のブロックＢ２内に属することになる。
【０２２９】
この場合、複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ１９９９のうち、第２の導電線Ｌｂ１，…Ｌｂ１０００は、第１のブロックＢ１内に属し、第２の導電線Ｌｂ１００１，…Ｌｂ１９９９は、第２のブロックＢ２内に属する。
【０２３０】
従って、制御回路１７は、選複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ１９９９のうち、第１のブロックＢ１内の第１の導電線Ｌｂ１，…Ｌｂ１０００の一端に印加する電位Vb1, …Vb1000は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、電圧VUX1a(Fixed)に設定される。
【０２３１】
また、制御回路１７は、複数のNear非選択の第２の導電線Ｌｂ１，…Ｌｂ１９９９のうち、第２のブロックＢ２内の第２の導電線Ｌｂ１００１，…Ｌｂ１９９９の一端に印加する電位Vb1001, …Vb1999は、選択メモリセルＭ-selのアドレス（１００１〜２０００）によらず、常に、電圧VUX2a(Fixed)に設定する。
【０２３２】
また、選択メモリセルＭ-selのアドレスが２００１〜３０００の範囲内、２００１〜３０００の範囲内の場合も同様に設定される。
【０２３３】
以上、選択メモリセルＭ-selのアドレスと、複数の非選択の第２の導電線の電位の調整値（ＤＲａ側及びそれとは反対側）との関係をまとめると、図２６に示すようになる。図２６に示すテーブルは、例えば、記憶部内にＬＵＴとして記憶される。
【０２３４】
なお、制御回路１７は、Far非選択の第１の導電線の電圧（調整値）は第３の実施例と同様に設定する。また、制御回路１７は、Far非選択の第１の導電線の電圧（調整値）は第２または第１の実施例と同様に設定することもできる。
【０２３５】
第４の実施例によれば、選択された第２の導電線の位置（アドレス）、即ち、選択メモリセルＭ-selの位置（アドレス）に応じて、複数の非選択の第２の導電線の一端に印加する電位（調整値）を決定するため、クロスポイント型メモリセルアレイにおけるリーク電流（回り込み電流）を抑えて、低消費電流を図ることができる。
【０２３６】
５．  第１及び第２の技術思想の組み合わせ  
第１及び第２の技術思想を組み合わせることも可能である。
【０２３７】
即ち、選択メモリセルの位置（アドレス）に応じて、複数の非選択の第１の導電線の一端に印加する電位、及び、複数の非選択の第２の導電線の一端に印加する電位を、それぞれ、調整することも可能である。
【０２３８】
この場合、選択メモリセルの位置に応じて、クロスポイント型メモリセルアレイにおけるリーク電流の制御を、より細かく、行うことができるため、選択メモリセルに効率よく電圧を印加することができ、さらなる低消費電流を実現できる。
【０２３９】
６．  調整値（オフセット値）の決め方  
第１の技術思想における複数の非選択の第１の導電線の電位の適正値の決め方、及び、第２の技術思想における複数の非選択の第２の導電線の電位の適正値の決め方について説明する。
【０２４０】
これら調整値は、メモリセル（抵抗変化素子及び整流素子）の特性、メモリセルアレイのサイズ（複数の第１及び第２の導電線の配線抵抗）や、複数の第１及び第２の導電線に発生する寄生容量などによって、変化する。
【０２４１】
従って、例えば、これらの要素を前提条件として決めてやれば、適正値を規格化し、その調整値を上述の第１及び第２の技術思想における第１乃至第４の実施例に適用することが可能である。
【０２４２】
図２９は、選択メモリセルの位置に応じて規格化された適正値を示している。
【０２４３】
図２９の縦軸は、選択メモリセルに加わる電圧である。ここで、選択メモリセルに印加される電圧が最も大きくなる場合を１として規格化している。横軸は、複数の非選択の第１の導電線（第１の技術思想）の各々、又は、複数の非選択の第２の導電線（第２の技術思想）の電圧値である。ここで、複数の非選択の第１の導電線（第１の技術思想）と、複数の非選択の第２の導電線（第２の技術思想）を合わせて、非選択の導電線と称する。
【０２４４】
Nearで示されるドット◆は、選択メモリセルがアドレス１０００であると仮定した場合である。
【０２４５】
Middleで示されるドット■は、選択メモリセルがアドレス２０００であると仮定した場合である。
【０２４６】
Farで示されるドット▲は、選択メモリセルがアドレス３０００であると仮定した場合である。
【０２４７】
ここで、図２９に示すように、非選択の導電線の電圧を変化させると、選択メモリセルに加わる電圧が変化する。ここで、選択の導電線に加わる電圧が最も高くなる非選択の導電線を調整値とする。なお、非選択の導電線寄生容量などによるにばらつきが発生していることが分かる。そのため、各プロットに対してフィッティングを行うことにより調整値を求めることが好ましい。
【０２４８】
従って、第１及び第２の技術思想における第１の実施例のように、非選択の第１の導電線ごと、又は、非選択の第２の導電線ごとに、電圧（調整値）を設定するのが望ましい。
【０２４９】
また、図２９の結果を、例えば、第１及び第２の技術思想における第３の実施例に適用する場合には、図１３及び図２４における「VUX1aとVUX1b」、「VUX2aとVUX2b」、「VUX3aとVUX3b」を、それぞれ、以下のように決めることができる。
【０２５０】
選択メモリセルの位置がNearであるときの調整値の平均から算出した電圧をVUX-near-aveとしたとき、図１３及び図２４におけるVUX1a及びVUX1bは、共に、VUX-near-aveに設定することができる。また、選択メモリセルの位置がMiddleであるときの調整値の平均から算出した電圧をVUX-middle-aveとしたとき、図１３及び図２４におけるVUX2a及びVUX2bは、共に、VUX-middle-aveに設定することができる。さらに、選択メモリセルの位置がFarであるときの調整値の平均から算出した電圧をVUX-far-aveとしたとき、図１３及び図２４におけるVUX3a及びVUX3bは、共に、VUX-far-aveに設定することができる。
【０２５１】
図２９の例では、VUX-near-ave＜VUX-middle-ave＜VUX-far-aveの関係を有する。
【０２５２】
図３０乃至図３２は、選択メモリセルのアドレスと調整値との関係を示している。図３０乃至図３２は、図２９の選択の導電線の調整値を縦軸に、横軸に選択の導電線のアドレスにしたものである。
【０２５３】
同図において、選択メモリセルのアドレスとは、第１の技術思想のときは、選択された第１の導電線のアドレスのことであり、第２の技術思想のときは、選択された第２の導電線のアドレスのことである。
【０２５４】
また、調整値とは、複数の非選択の第１の導電線の電位の調整値の平均（第１の技術思想）、又は、複数の非選択の第２の導電線の電位の調整値の平均（第２の技術思想）のことである。
【０２５５】
例えば、アドレス１０００については、図２９で説明したVUX-near-aveが、ここで言う調整値から算出した電圧に相当し、アドレス２０００については、図２９で説明したVUX-middle-aveが、ここで言う調整値から算出した電圧に相当し、アドレス３０００については、図２９で説明したVUX-far-aveが、ここで言うから算出した電圧に相当する。
【０２５６】
図３０の例では、アドレスと調整値の関係を一次関数でフィッティングさせ、図３１の例では、アドレスと調整値の関係を二次関数でフィッティングさせ、図３２の例では、アドレスと調整値の関係を三次関数でフィッティングさせる。
【０２５７】
この調整値（オフセット値）は、例えば、抵抗変化メモリの設計時におけるシミュレーションや、試作品のダイソートテストなどにより取得する。そして、アドレスと調整値の関係をテーブル化し、例えば、図６の記憶部（例えば、ＲＯＭ）１８内に、製品の出荷前に予め記憶させる。
【０２５８】
本例では、アドレスと調整値の関係を、ｎ次関数、例えば、一次関数、二次関数、三次関数などで近似しているが、第１及び第２の技術思想における第１の実施例のように、実際に求められた調整値そのものを記憶部に記憶してもよい。
【０２５９】
そして、実動作時（書き込み／読み出し時）においては、制御回路が、選択メモリセルのアドレスに基づき、図６の記憶部１８から、複数の非選択の第１又は第２の導電線の一端に印加する電位の調整値を読み出す。また、図６の電位生成回路１５によりこれら調整値を実際に生成し、これら調整値を複数の非選択の第１又は第２の導電線の一端に印加する。
【０２６０】
以上のようにして、第１の技術思想における複数の非選択の第１の導電線の電位の調整値、及び、第２の技術思想における複数の非選択の第２の導電線の電位の調整値の決め、さらに、その調整値を実動作時に使用して、実動作時の低消費電力化を図る。
【０２６１】
７．  適用例  
上述の第１及び第２の技術思想に係わる抵抗変化メモリは、例えば、三次元クロスポイント型抵抗変化メモリに適用可能である。
【０２６２】
図３３及び図３４は、三次元クロスポイント型抵抗変化メモリを示している。
【０２６３】
メモリセルアレイ１１、第１及び第２デコーダ／ドライバ１４ａ，１４ｂ、電位生成回路１５、アドレスバッファ１６、制御回路１７及び記憶部１８は、それぞれ、半導体基板２１上に配置される。
【０２６４】
これらメモリセルアレイ１１、第１及び第２デコーダ／ドライバ１４ａ，１４ｂ、電位生成回路１５、アドレスバッファ１６、制御回路１７及び記憶部１８は、図６及び図１８の要素に対応する。
【０２６５】
メモリセルアレイ１１は、積み重ねされる複数のサブアレイＭ１，…Ｍ（ｎ−１），Ｍｎを有する（ｎは、２以上の自然数）。複数のサブアレイＭ１，…Ｍ（ｎ−１），Ｍｎの各々は、互いに交差する複数の第１の導電線（例えば、複数のワード線）と複数の第２の導電線（例えば、複数のビット線）を有する。
【０２６６】
尚、各サブアレイは、複数の第１の導電線及び複数の第２の導電線を有していてもよいし、これに代えて、第３の方向（上下方向）に隣接する２つのサブアレイは、複数の第１の導電線及び複数の第２の導電線のうちの一方を共有化していてもよい。
【０２６７】
第１及び第２の技術思想を三次元クロスポイント型抵抗変化メモリに適用すれば、メモリ容量の増大と共に、三次元クロスポイント型で発生する回り込み電流を有効に防止することができるため、誤書き込みの防止と低消費電力化を実現できる。
【０２６８】
８．  むすび  
以上、実施例によれば、選択メモリセルに電圧又は電流を印加する動作モードにおいて非選択メモリセルに流れるリーク電流を抑えることにより、選択メモリセルに効率よく電圧を印加し、消費電流を抑えることができる。
【０２６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２７０】
１１：  メモリセルアレイ、  １２：  抵抗変化素子、  １３：  整流素子、  １４ａ：  第１のデコーダ／ドライバ、  １４ｂ：  第２のデコーダ／ドライバ、  １５：  電位発生回路、  １６：  アドレスバッファ、  １７：  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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