(57)【要約】【課題】負荷容量の大きさによらず、出力電圧の立ち上がり時間の増加を少なくした上でラッシュ電流を抑制する。【解決手段】一実施形態によれば、スイッチ回路は、出力トランジスタ回路と、出力モニタ回路と、制御回路と、を備える。前記出力トランジスタ回路は、電源から供給された入力電圧に基づいて負荷に出力信号を出力可能であり、電流駆動能力が可変である。前記出力モニタ回路は、前記出力信号を監視する。前記制御回路は、前記出力信号が予め定められた規定値未満の場合に、前記出力トランジスタ回路の前記電流駆動能力を前記出力信号の増加に応じて増加させ、前記出力信号が前記規定値以上の場合に、前記電流駆動能力を最大にさせる。【選択図】図１
2014059624.tif 000002
【特許請求の範囲】
【請求項１】
電源から供給された入力電圧に基づいて負荷に出力信号を出力可能であり、電流駆動能力が可変である出力トランジスタ回路と、
前記出力信号を監視する出力モニタ回路と、
前記出力信号が予め定められた規定値未満の場合に、前記出力トランジスタ回路の前記電流駆動能力を前記出力信号の増加に応じて増加させ、前記出力信号が前記規定値以上の場合に、前記電流駆動能力を最大にさせる制御回路と、を備え、
前記出力トランジスタ回路は、並列に接続された第１から第ｎ（ｎは３以上の整数）のＭＯＳトランジスタを有し、
前記第１のＭＯＳトランジスタのゲートに外部から制御電圧が供給され、
前記制御回路は、前記第２から第ｎのＭＯＳトランジスタのうちのオンさせるＭＯＳトランジスタの数を増やすことによって、前記電流駆動能力を増加させ、前記第２から第ｎのＭＯＳトランジスタを全てオンさせることによって、前記電流駆動能力を最大にさせ、
前記出力信号は出力電圧であり、
前記出力モニタ回路は、前記入力電圧と前記出力電圧との電位差に応じた検出電圧を出力する差動増幅回路を有し、
前記制御回路は、前記制御電圧が供給され、前記第２から第ｎのＭＯＳトランジスタのうちの前記検出電圧に応じた数のＭＯＳトランジスタのゲートに前記制御電圧を出力する
ことを特徴とするスイッチ回路。
【請求項２】
電源から供給された入力電圧に基づいて負荷に出力信号を出力可能であり、電流駆動能力が可変である出力トランジスタ回路と、
前記出力信号を監視する出力モニタ回路と、
前記出力信号が予め定められた規定値未満の場合に、前記出力トランジスタ回路の前記電流駆動能力を前記出力信号の増加に応じて増加させ、前記出力信号が前記規定値以上の場合に、前記電流駆動能力を最大にさせる制御回路と、を備える
ことを特徴とするスイッチ回路。
【請求項３】
前記出力トランジスタ回路は、並列に接続された第１から第ｎ（ｎは３以上の整数）のＭＯＳトランジスタを有し、
前記第１のＭＯＳトランジスタのゲートに外部から制御電圧が供給され、
前記制御回路は、前記第２から第ｎのＭＯＳトランジスタのうちのオンさせるＭＯＳトランジスタの数を増やすことによって、前記電流駆動能力を増加させ、前記第２から第ｎのＭＯＳトランジスタを全てオンさせることによって、前記電流駆動能力を最大にさせる
ことを特徴とする請求項２に記載のスイッチ回路。
【請求項４】
前記出力信号は出力電圧であり、
前記出力モニタ回路は、各々に基準電圧が供給された複数の比較器を有し、前記各比較器は、前記出力電圧と、対応する基準電圧とを比較し、
前記基準電圧の一部は、前記規定値未満であると共に互いに異なり、前記基準電圧の残りは、前記規定値と等しく、
前記制御回路は、前記制御電圧が供給され、前記第２から第ｎのＭＯＳトランジスタのうちの前記複数の比較器の比較結果に応じた数のＭＯＳトランジスタのゲートに前記制御電圧を出力する
ことを特徴とする請求項３に記載のスイッチ回路。
【請求項５】
前記出力トランジスタ回路は、ＭＯＳトランジスタを有し、
前記制御回路は、前記ＭＯＳトランジスタのゲート・ソース間電圧を制御することによって、前記電流駆動能力を制御する
ことを特徴とする請求項２に記載のスイッチ回路。
【請求項６】
前記出力信号は出力電圧であり、
前記出力モニタ回路は、前記入力電圧と前記出力電圧との電位差に応じた検出電圧を出力する差動増幅回路を有し、
前記制御回路は、外部から供給された制御電圧と前記ＭＯＳトランジスタのソース電圧との電位差を前記検出電圧に応じた分圧比で分圧して、分圧された電圧を前記ゲート・ソース間電圧として出力する
ことを特徴とする請求項５に記載のスイッチ回路。
【請求項７】
前記出力信号は出力電圧であり、
前記出力モニタ回路は、各々に基準電圧が供給された複数の比較器を有し、前記各比較器は、前記出力電圧と、対応する基準電圧とを比較し、
前記基準電圧の一部は、前記規定値未満であると共に互いに異なり、前記基準電圧の残りは、前記規定値と等しく、
前記制御回路は、外部から供給された制御電圧と前記ＭＯＳトランジスタのソース電圧との電位差を前記複数の比較器の比較結果に応じた分圧比で分圧して、分圧された電圧を前記ゲート・ソース間電圧として出力する
ことを特徴とする請求項５に記載のスイッチ回路。
【請求項８】
請求項１、請求項４、請求項６または請求項７に記載のスイッチ回路と、
前記スイッチ回路の前記出力電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と目標電圧が供給され、前記分圧電圧と前記目標電圧の差に応じた電圧を、前記制御電圧として前記スイッチ回路に出力する誤差増幅器と、を備える
ことを特徴とするレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチ回路及びこれを備えるレギュレータ回路に関する。
【背景技術】
【０００２】
携帯機器等に用いられるロードスイッチ（スイッチ回路）は、電源と負荷の間に設けられ、オン又はオフに切り替えられる。負荷は負荷容量を含んでいるため、ロードスイッチがオフからオンになる時に、負荷容量を充電するためラッシュ電流が発生する。
【０００３】
負荷容量は、ロードスイッチが用いられる製品に応じて異なる。そこで、負荷容量によらずにラッシュ電流を小さくする必要がある。また、ロードスイッチから負荷に出力される出力電圧の立ち上がり時間は、短い方が好ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、負荷容量の大きさによらず、出力電圧の立ち上がり時間の増加を少なくした上でラッシュ電流を抑制できるスイッチ回路及びこれを備えるレギュレータ回路を提供することである。
【課題を解決するための手段】
【０００６】
一実施形態によれば、スイッチ回路は、出力トランジスタ回路と、出力モニタ回路と、制御回路と、を備える。前記出力トランジスタ回路は、電源から供給された入力電圧に基づいて負荷に出力信号を出力可能であり、電流駆動能力が可変である。前記出力モニタ回路は、前記出力信号を監視する。前記制御回路は、前記出力信号が予め定められた規定値未満の場合に、前記出力トランジスタ回路の前記電流駆動能力を前記出力信号の増加に応じて増加させ、前記出力信号が前記規定値以上の場合に、前記電流駆動能力を最大にさせる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るスイッチ回路の回路図である。
【図２Ａ】図１のスイッチ回路の動作を示すタイミングチャートである。
【図２Ｂ】図２Ａの例より負荷容量が大きい場合の図１のスイッチ回路の動作を示すタイミングチャートである。
【図３】図１のスイッチ回路における出力モニタ回路の一例を示す回路図である。
【図４】図１のスイッチ回路における出力モニタ回路の他の一例を示す回路図である。
【図５】図１のスイッチ回路の具体的な構成を示す回路図である。
【図６】図５のスイッチ回路の動作を示すタイミングチャートである。
【図７】第２の実施形態に係るスイッチ回路の概略的な構成を示す回路図である。
【図８】図７のスイッチ回路の具体的な構成を示す回路図である。
【図９】図８のスイッチ回路の動作を示すタイミングチャートである。
【図１０】図７のスイッチ回路の他の具体的な構成を示す回路図である。
【図１１】図１０のスイッチ回路の動作を示すタイミングチャートである。
【図１２】第３の実施形態に係るレギュレータ回路の回路図である。
【発明を実施するための形態】
【０００８】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係るスイッチ回路（ラッシュ電流抑制機能付きパワーマネジメントスイッチ回路）１０の回路図である。図１に示すように、スイッチ回路１０は、出力トランジスタ回路１１と、出力モニタ回路１２と、制御回路１３と、を備える。
【００１０】
出力トランジスタ回路１１は、電源から供給された入力電圧ＶＩＮに基づいて負荷容量を含む負荷（図示せず）に出力電圧（出力信号）ＶＯＵＴ及び出力電流ＩＯＵＴを出力可能であり、電流駆動能力が可変である。
【００１１】
具体的には、出力トランジスタ回路１１は、並列に接続された第１から第ｎ（ｎは３以上の整数）のＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎを有する。つまり、第１から第ｎのＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎのドレインは、共通に接続されると共に入力電圧ＶＩＮが供給され、これらのソースは、共通に接続されると共に出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを出力する。第１のＭＯＳトランジスタＮＭ１のゲートには、外部から制御電圧ＶＣＴが供給される。第１のＭＯＳトランジスタＮＭ１は、制御電圧ＶＣＴがオン電圧（ハイレベル）の時にオンする。
【００１２】
説明を明確化するため、図１には第１、第２及び第ｎのＮ型ＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭｎのみを示し、その他は図示を省略している。
【００１３】
第１から第ｎのＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎの電流駆動能力は、同じでも良く、互いに異なっていてもよいが、ラッシュ電流が殆ど発生しないように設定されている。第１から第ｎのＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎの電流駆動能力の総和は、スイッチ回路１０に必要とされる電流駆動能力である。
【００１４】
出力モニタ回路１２は、出力電圧ＶＯＵＴを監視して、出力電圧ＶＯＵＴに応じたモニタ信号Ｖ１〜Ｖ（ｎ−１）を発生する。
【００１５】
制御回路１３は、モニタ信号Ｖ１〜Ｖ（ｎ−１）に基づいて、出力電圧ＶＯＵＴが予め定められた規定値Ｖｘ未満の場合に、出力トランジスタ回路１１の電流駆動能力を出力電圧ＶＯＵＴの増加に応じて増加させ、出力電圧ＶＯＵＴが規定値Ｖｘ以上の場合に、電流駆動能力を最大にさせる。
【００１６】
具体的には、制御回路１３は、制御電圧ＶＣＴが供給され、制御電圧ＶＣＴがオン電圧の時、第２から第ｎのＮ型ＭＯＳトランジスタＮＭ２〜ＮＭｎのうちのオンさせるＮ型ＭＯＳトランジスタの数を増やすことによって、電流駆動能力を増加させ、第２から第ｎのＮ型ＭＯＳトランジスタＮＭ２〜ＮＭｎを全てオンさせることによって、電流駆動能力を最大にさせる。また、制御回路１３は、制御電圧ＶＣＴが接地電圧（ローレベル）の時、第２から第ｎのＮ型ＭＯＳトランジスタＮＭ２〜ＮＭｎを全てオフさせる。この時、第１のＮ型ＭＯＳトランジスタＮＭ１もオフであるため、出力トランジスタ回路１１の電流駆動能力はゼロになり、即ち電源と負荷の間は解放される。
【００１７】
本実施形態では、制御回路１３は、ゲート信号制御回路１３−１〜１３−（ｎ−１）を有する。各ゲート信号制御回路１３−１〜１３−（ｎ−１）は、制御電圧ＶＣＴがオン電圧の場合に、対応するモニタ信号Ｖ１〜Ｖ（ｎ−１）に応じて対応するゲート電圧ＶＧ２〜ＶＧｎをオン電圧に制御して、対応するＮ型ＭＯＳトランジスタＮＭ２〜ＮＭｎに供給する。また、各ゲート信号制御回路１３−１〜１３−（ｎ−１）は、制御電圧ＶＣＴが接地電圧の場合に、ゲート電圧ＶＧ２〜ＶＧｎを接地電圧に制御する。
【００１８】
図２Ａは、図１のスイッチ回路１０の動作を示すタイミングチャートである。
【００１９】
時刻ｔ１において、制御電圧ＶＣＴ（ゲート電圧ＶＧ１）が接地電圧からオン電圧になると、初段の第１のＮ型ＭＯＳトランジスタＮＭ１がオンして電流ＩＤ１が流れる。他のＮ型ＭＯＳトランジスタＮＭ２〜ＮＭｎはオフしているため、出力電流ＩＯＵＴは電流ＩＤ１である。このとき、出力電流ＩＯＵＴが微小であるため負荷容量にチャージされる電荷は少なく、従ってラッシュ電流を抑制でき、出力電圧ＶＯＵＴの立ち上がり量は小さい。
【００２０】
続いて時刻ｔ２において、出力電圧ＶＯＵＴが増加したため、ゲート信号制御回路１３−１はゲート電圧ＶＧ２をオン電圧の制御電圧ＶＣＴに制御し、第２のＮ型ＭＯＳトランジスタＮＭ２もオンして電流ＩＤ２が流れる。従って、出力電流ＩＯＵＴは、電流ＩＤ１と電流ＩＤ２の和になる。
【００２１】
次に時刻ｔ３において、出力電圧ＶＯＵＴがさらに増加したため、ゲート信号制御回路１３−２（図示せず）はゲート電圧ＶＧ３をオン電圧の制御電圧ＶＣＴに制御し、第３のＮ型ＭＯＳトランジスタＮＭ３（図示せず）もオンして電流ＩＤ３が流れる。従って、出力電流ＩＯＵＴは、電流ＩＤ１と電流ＩＤ２と電流ＩＤ３の和になる。
【００２２】
次に時刻ｔ４において、出力電圧ＶＯＵＴが規定値Ｖｘに達すると、ゲート信号制御回路１３−１〜１３−（ｎ−１）は、全てのゲート電圧ＶＧ２〜ＶＧｎをオン電圧の制御電圧ＶＣＴに制御し、第２から第ｎのＮ型ＭＯＳトランジスタＮＭ２〜ＮＭｎを全てオンさせることによって、電流駆動能力を最大にさせる。これにより、出力電流ＩＯＵＴは、電流ＩＤ１から電流ＩＤｎの和になり、出力電圧ＶＯＵＴは、規定値Ｖｘから、入力電圧ＶＩＮとほぼ等しい所望の最大値まで高速に上昇することができる。
【００２３】
この規定値Ｖｘは、負荷容量の大きさ等に応じて、電流駆動能力を最大にさせてもラッシュ電流が問題とならない程度の値に予め設定されている。Ｖｘ＝αＶＩＮと表すことができる。係数αは、０より大きく、１未満であり、例えば０．５でもよい。
【００２４】
そして、時刻ｔ５において、制御電圧ＶＣＴが接地電圧になることで、ゲート信号制御回路１３−１〜１３−（ｎ−１）は、ゲート電圧ＶＧ２〜ＶＧｎを全て接地電圧にする。これにより、第１から第ｎのＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎを瞬時に全てオフすることができる。
【００２５】
図示した例では、３つの第１から第３のＮ型ＭＯＳトランジスタＮＭ１〜ＮＭ３がオンすると出力電圧ＶＯＵＴが規定値Ｖｘに達する一例について説明したが、これに限られない。各Ｎ型ＭＯＳトランジスタの電流駆動能力をより小さく設定して、より多くのＮ型ＭＯＳトランジスタを順番にオンさせるように制御してもよい。また、制御電圧ＶＣＴを第２のＮ型ＭＯＳトランジスタＮＭ２等のゲートに直接供給するようにして、時刻ｔ１において２つ以上のＮ型ＭＯＳトランジスタがオンするようにしてもよい。
【００２６】
なお、時刻ｔ１からｔ５において、制御電圧ＶＣＴが一定であるため、出力電圧ＶＯＵＴが段階的に上昇するに伴い、例えば第１のＮ型ＭＯＳトランジスタＮＭ１のゲート・ソース間電圧は段階的に減少する。このようなゲート・ソース間電圧の減少を考慮して、図２Ａに示した出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴになるよう、第１から第ｎのＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎのサイズが設定されている。
【００２７】
図２Ｂは、図２Ａの例より負荷容量が大きい場合の図１のスイッチ回路１０の動作を示すタイミングチャートである。基本的な動作は図２Ａと同じであるが、図２Ａの例より負荷容量が大きいため、負荷容量を充電する時間が図２Ａの場合よりも長くなる。図２Ａの時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５における動作は、それぞれ図２Ｂの時刻ｔ１ａ，ｔ２ａ，ｔ３ａ，ｔ４ａ，ｔ５ａにおける動作と同じである。
【００２８】
次に、出力モニタ回路１２の一例を示す。出力モニタ回路１２は、電圧検知タイプでもよく、電流検知タイプでもよい。以下、電圧検知タイプの２つの例を説明する。
【００２９】
図３は、図１のスイッチ回路１０における出力モニタ回路１２の一例を示す回路図である。図３に示すように、出力モニタ回路１２は、差動増幅回路１２ａと、モニタ信号出力回路１２ｂと、を有する。
【００３０】
差動増幅回路１２ａは、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電位差（即ち出力トランジスタ回路１１の等価抵抗Ｒｅの両端間の電位差）に応じた検出電圧Ｖｏを出力する。差動増幅回路１２ａは、既存の構成を有し、出力電圧ＶＯＵＴが高くなるに従って、検出電圧Ｖｏを低下させる。
【００３１】
差動増幅回路１２ａは、抵抗Ｒａ１，Ｒａ２，Ｒａ３，Ｒａ４と、オペアンプＯＰ１と、を有する。抵抗Ｒａ１は、一端に入力電圧ＶＩＮが供給され、他端はオペアンプＯＰ１の非反転入力端子に接続されている。抵抗Ｒａ２は、抵抗Ｒａ１の他端と接地の間に接続されている。抵抗Ｒａ３は、一端に出力電圧ＶＯＵＴが供給され、他端はオペアンプＯＰ１の反転入力端子に接続されている。抵抗Ｒａ４は、オペアンプＯＰ１の反転入力端子と出力端子との間に接続されている。オペアンプＯＰ１の出力端子は、検出電圧Ｖｏを出力する。
【００３２】
モニタ信号出力回路１２ｂは、検出電圧Ｖｏに応じたモニタ信号Ｖ１〜Ｖ（ｎ−１）を出力する。モニタ信号出力回路１２ｂは、各モニタ信号を出力するために第１から第（ｎ−１）のしきい値を有しており、検出電圧Ｖｏが低下するに従って、モニタ信号Ｖ１〜Ｖ（ｎ−１）を順番にオン電圧にする。モニタ信号出力回路１２ｂは、検出電圧Ｖｏが最大値から低下して第１のしきい値未満になるとモニタ信号Ｖ１をオン電圧にして、さらに低下して第２のしきい値未満になるとモニタ信号Ｖ２もオン電圧にして、同様に第（ｎ−１）のしきい値未満になるとモニタ信号Ｖ（ｎ−１）もオン電圧にする。
【００３３】
この場合、制御回路１３は、第２から第ｎのＭＯＳトランジスタＮＭ２〜ＮＭｎのうちの検出電圧Ｖｏに応じた数のＭＯＳトランジスタのゲートにオン電圧の制御電圧ＶＣＴを出力する。
【００３４】
図４は、図１のスイッチ回路１０における出力モニタ回路１２の他の一例を示す回路図である。図４に示すように、出力モニタ回路１２は、各々に基準電圧が供給された比較器ＣＯＭＰ１〜ＣＯＭＰ（ｎ−１）を有する。各比較器は、出力電圧ＶＯＵＴと、対応する基準電圧とを比較する。即ち、比較器ＣＯＭＰ１は、出力電圧ＶＯＵＴと、対応する基準電圧Ｖｒｅｆ１とを比較して、比較結果としてモニタ信号Ｖ１を出力する。同様に、比較器ＣＯＭＰ（ｎ−１）は、出力電圧ＶＯＵＴと、対応する基準電圧Ｖｒｅｆ（ｎ−１）とを比較して、比較結果としてモニタ信号Ｖ（ｎ−１）を出力する。
【００３５】
基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ（ｎ−１）の一部は、規定値Ｖｘ未満であると共に互いに異なる。基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ（ｎ−１）の残りは、規定値Ｖｘと等しい。本実施形態では、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２は規定値Ｖｘ未満であると共に、基準電圧Ｖｒｅｆ１は、基準電圧Ｖｒｅｆ２より小さい。基準電圧Ｖｒｅｆ３〜Ｖｒｅｆ（ｎ−１）は、規定値Ｖｘと等しい。
【００３６】
この場合、制御回路１３は、第２から第ｎのＭＯＳトランジスタＮＭ２〜ＮＭｎのうちの比較器ＣＯＭＰ１〜ＣＯＭＰ（ｎ−１）の比較結果に応じた数のＭＯＳトランジスタのゲートにオン電圧の制御電圧ＶＣＴを出力する。
【００３７】
図５は、図１のスイッチ回路１０の具体的な構成を示す回路図である。図５に示すように、制御回路１３のゲート信号制御回路１３−１は、抵抗Ｒ１と、ＡＮＤゲートＡＮ１と、ＯＲゲートＯＲ１と、スイッチＳＷ１と、を有する。
【００３８】
ＡＮＤゲートＡＮ１の一方の入力端子は、抵抗Ｒ１を介して出力電圧ＶＯＵＴが供給され、他方の入力端子には、制御電圧ＶＣＴが供給される。ＡＮＤゲートＡＮ１の出力端子は、ＯＲゲートＯＲ１の一方の入力端子に接続されている。
【００３９】
スイッチＳＷ１は、制御電圧ＶＣＴがオン電圧の場合に、モニタ信号Ｖ１をＯＲゲートＯＲ１の他方の入力端子に供給し、一方、制御電圧ＶＣＴが接地電圧の場合に、ＯＲゲートＯＲ１の他方の入力端子を接地する。
【００４０】
ＯＲゲートＯＲ１の出力端子は、第２のＮ型ＭＯＳトランジスタＮＭ２のゲートに接続され、ゲート電圧ＶＧ２を出力する。
【００４１】
同様に、ゲート信号制御回路１３−（ｎ−１）は、抵抗Ｒ（ｎ−１）と、ＡＮＤゲートＡＮ（ｎ−１）と、ＯＲゲートＯＲ（ｎ−１）と、スイッチＳＷ（ｎ−１）と、を有する。
【００４２】
ＡＮＤゲートＡＮ（ｎ−１）の一方の入力端子には、抵抗Ｒ（ｎ−１）を介して出力電圧ＶＯＵＴが供給され、他方の入力端子には、制御電圧ＶＣＴが供給される。ＡＮＤゲートＡＮ（ｎ−１）の出力端子は、ＯＲゲートＯＲ（ｎ−１）の一方の入力端子に接続されている。
【００４３】
スイッチＳＷ（ｎ−１）は、制御電圧ＶＣＴがオン電圧の場合に、モニタ信号Ｖ（ｎ−１）をＯＲゲートＯＲ（ｎ−１）の他方の入力端子に供給し、一方、制御電圧ＶＣＴが接地電圧の場合に、ＯＲゲートＯＲ（ｎ−１）の他方の入力端子を接地する。
【００４４】
ＯＲゲートＯＲ（ｎ−１）の出力端子は、第ｎのＮ型ＭＯＳトランジスタＮＭｎのゲートに接続され、ゲート電圧ＶＧｎを出力する。
【００４５】
他のゲート信号制御回路１３−２〜１３−（ｎ−２）も同様の構成であるため、図示及び説明を省略する。
【００４６】
ＡＮＤゲートＡＮ１〜ＡＮ（ｎ−１）とＯＲゲートＯＲ１〜ＯＲ（ｎ−１）の電源電圧としては、例えば制御電圧ＶＣＴが供給される。
【００４７】
図６は、図５のスイッチ回路１０の動作を示すタイミングチャートである。図６は、図２Ａにモニタ信号Ｖ１〜Ｖ（ｎ−１）を加えたものである。
【００４８】
前述のように、時刻ｔ１において、制御電圧ＶＣＴ（ゲート電圧ＶＧ１）が接地電圧からオン電圧になると、初段の第１のＮ型ＭＯＳトランジスタＮＭ１がオンして電流ＩＤ１が流れる。これにより、出力電圧ＶＯＵＴが立ち上がる。
【００４９】
また、制御電圧ＶＣＴがオン電圧になったことにより、各スイッチＳＷ１〜ＳＷ（ｎ−１）は、対応するモニタ信号Ｖ１〜Ｖ（ｎ−１）を対応するＯＲゲートＯＲ１〜ＯＲ（ｎ−１）の他方の入力端子に供給する。この時点では、モニタ信号Ｖ１〜Ｖ（ｎ−１）は接地電圧である。
【００５０】
続いて時刻ｔ２において、モニタ信号Ｖ１がオン電圧になると、ゲート信号制御回路１３−１のＯＲゲートＯＲ１は、オン電圧のゲート電圧ＶＧ２を出力し、第２のＮ型ＭＯＳトランジスタＮＭ２もオンして電流ＩＤ２が流れる。
【００５１】
このとき、ＡＮＤゲートＡＮ１の一方の入力端子には、抵抗Ｒ１を介して出力電圧ＶＯＵＴが供給されるため、時刻ｔ２より遅れてオン電圧の信号を出力する（図示せず）。
【００５２】
次に時刻ｔ３において、モニタ信号Ｖ２がオン電圧になると、ゲート信号制御回路１３−２のＯＲゲートＯＲ２（図示せず）は、オン電圧のゲート電圧ＶＧ３を出力し、第３のＮ型ＭＯＳトランジスタＮＭ３（図示せず）もオンして電流ＩＤ３が流れる。
【００５３】
次に時刻ｔ４において、出力電圧ＶＯＵＴが規定値Ｖｘに達すると、モニタ信号Ｖ１〜Ｖ（ｎ−１）がオン電圧になるため、ＯＲゲートＯＲ１〜ＯＲ（ｎ−１）は、オン電圧のゲート電圧ＶＧ２〜ＶＧｎを出力し、第２から第ｎのＮ型ＭＯＳトランジスタＮＭ２〜ＮＭｎは全てオンする。
【００５４】
そして、時刻ｔ５において、制御電圧ＶＣＴが接地電圧になることで、ＡＮＤゲートＡＮ１〜ＡＮ（ｎ−１）は接地電圧の信号を出力する。また、スイッチＳＷ１〜ＳＷｎが切り替わり、ＯＲゲートＯＲ１〜ＯＲ（ｎ−１）の他方の入力端子は接地される。従って、ＯＲゲートＯＲ１〜ＯＲ（ｎ−１）は接地電圧のゲート電圧ＶＧ２〜ＶＧｎを出力し、第１から第ｎのＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎは瞬時に全てオフする。
【００５５】
このように、本実施形態によれば、出力電圧ＶＯＵＴの増加に応じて出力トランジスタ回路１１の電流駆動能力を増加させるようにしているので、負荷容量の大きさによらず、負荷容量が充電されて出力電圧が所定の値（例えば基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２等）に達した後に電流駆動能力を増加させることができる。即ち、出力電圧ＶＯＵＴが低い状態において大きな出力電流ＩＯＵＴで負荷容量を充電することがない。従って、負荷容量の大きさによらず、ラッシュ電流を抑制できる。
【００５６】
その上で、出力電圧ＶＯＵＴが規定値Ｖｘ以上の場合に電流駆動能力を最大にさせるようにしているので、出力電圧ＶＯＵＴは規定値Ｖｘから最大値まで高速に上昇することができる。よって、出力電圧ＶＯＵＴの立ち上がり時間の増加を少なくできる。
【００５７】
従って、負荷容量の大きさによらず、出力電圧ＶＯＵＴの立ち上がり時間の増加を少なくした上でラッシュ電流を抑制できる。
【００５８】
これに対して、発明者等が知得する比較例のスイッチ回路として、電流駆動能力が異なる２つのＭＯＳトランジスタを並列接続し、電流駆動能力が小さいＭＯＳトランジスタをオンした所定時間後に、電流駆動能力が大きいＭＯＳトランジスタをオンしているものがある。
【００５９】
この比較例では、負荷容量が小さい場合、所定時間後には負荷容量が十分に充電されて出力電圧が高くなっているので、電流駆動能力が大きいＭＯＳトランジスタをオンした時に殆どラッシュ電流が流れない。一方、負荷容量が大きい場合、所定時間後には負荷容量が十分に充電されず出力電圧が低いので、電流駆動能力が大きいＭＯＳトランジスタをオンした時に、大きなラッシュ電流が長時間流れるという問題がある。
【００６０】
前述のように本実施形態では、負荷容量の大きさによらず、負荷容量が十分に充電されてから電流駆動能力を増加させるため、この比較例のような問題は起こらない。
【００６１】
（第２の実施形態）
本実施形態は、１つのＭＯＳトランジスタのゲート・ソース間電圧を制御して電流駆動能力を増加させる点が、第１の実施形態と異なる。
【００６２】
図７は、第２の実施形態に係るスイッチ回路２０の概略的な構成を示す回路図である。図８は、図７のスイッチ回路２０の具体的な構成を示す回路図である。図７，８に示すように、スイッチ回路２０は、第１の実施形態と同様に、出力トランジスタ回路２１と、出力モニタ回路２２と、制御回路２３と、を備える。
【００６３】
出力トランジスタ回路２１は、第１の実施形態と同様に、電源から供給された入力電圧ＶＩＮに基づいて負荷容量を含む負荷（図示せず）に出力電圧（出力信号）ＶＯＵＴ及び出力電流ＩＯＵＴを出力可能であり、電流駆動能力が可変である。具体的には、出力トランジスタ回路２１は、ドレインに入力電圧ＶＩＮが供給され、ソースから出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを出力するＮ型ＭＯＳトランジスタＮＭａを有する。
【００６４】
出力モニタ回路２２は、出力電圧ＶＯＵＴを監視して、出力電圧ＶＯＵＴに応じた検出電圧Ｖｏを出力する。具体的には、図８に示すように、出力モニタ回路２２は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの電位差に応じた検出電圧Ｖｏを出力する差動増幅回路１２ａを有する。差動増幅回路１２ａは、図３のものと同じである。
【００６５】
制御回路２３は、検出電圧Ｖｏに基づいて、出力電圧ＶＯＵＴが予め定められた規定値Ｖｘ未満の場合に、出力トランジスタ回路２１の電流駆動能力を出力電圧ＶＯＵＴの増加に応じて増加させ、出力電圧ＶＯＵＴが規定値Ｖｘ以上の場合に、電流駆動能力を最大にさせる。制御回路２３は、Ｎ型ＭＯＳトランジスタＮＭａのゲート・ソース間電圧ＶＧＳを制御することによって、電流駆動能力を制御する。
【００６６】
具体的には、制御回路２３は、外部から供給された制御電圧ＶＣＴと、Ｎ型ＭＯＳトランジスタＮＭａのソース電圧（出力電圧ＶＯＵＴ）との電位差を検出電圧Ｖｏに応じた分圧比で分圧して、分圧された電圧をゲート・ソース間電圧ＶＧＳとして出力する。
【００６７】
図８に示すように、制御回路２３は、ｎ個の抵抗Ｒｂ１〜Ｒｂｎと、スイッチＳＷａと、抵抗Ｒｃと、を有する。抵抗Ｒｂ１〜Ｒｂｎは、この順に抵抗値が小さくなる。抵抗Ｒｂ１〜Ｒｂｎの一端は共通に接続され、制御電圧ＶＣＴが供給される。抵抗Ｒｃの一端はＮ型ＭＯＳトランジスタＮＭａのゲートに接続され、他端はそのソースに接続されている。スイッチＳＷａは、検出電圧Ｖｏに応じて、抵抗Ｒｃの一端を、抵抗Ｒｂ１〜Ｒｂｎの何れかの他端に接続する。
【００６８】
図９は、図８のスイッチ回路２０の動作を示すタイミングチャートである。まず時刻ｔ２１において、制御電圧ＶＣＴが接地電圧からオン電圧になると、出力電圧ＶＯＵＴは接地電圧であるため、検出電圧Ｖｏは最大値になる。これにより、スイッチＳＷａは、抵抗Ｒｂ１を抵抗Ｒｃに接続する。従って、制御回路２３は、制御電圧ＶＣＴと出力電圧ＶＯＵＴとの電位差を抵抗Ｒｂ１と抵抗Ｒｃで分圧して、分圧された電圧をゲート・ソース間電圧ＶＧＳとして出力する。
【００６９】
これにより、Ｎ型ＭＯＳトランジスタＮＭａがオンして出力電流ＩＯＵＴが流れる。このとき、出力電流ＩＯＵＴが微小になるように抵抗Ｒｂ１が設定されているため、負荷容量にチャージされる電荷は少なく、従ってラッシュ電流を抑制できる。また、出力電圧ＶＯＵＴの立ち上がり量は小さい。
【００７０】
続いて時刻ｔ２２において、出力電圧ＶＯＵＴが立ち上がったため、検出電圧Ｖｏは時刻ｔ２１よりも低下している。これにより、スイッチＳＷａは、抵抗Ｒｂ１に代えて抵抗Ｒｂ２を抵抗Ｒｃに接続する。抵抗Ｒｂ２は抵抗Ｒｂ１より抵抗値が小さいため、ゲート・ソース間電圧ＶＧＳは上昇する。よって、Ｎ型ＭＯＳトランジスタＮＭａの電流駆動能力が増加し、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴが増加する。
【００７１】
続いて時刻ｔ２３において、出力電圧ＶＯＵＴが規定値Ｖｘに達すると、検出電圧Ｖｏは時刻ｔ２２よりもさらに低下している。これにより、スイッチＳＷａは、抵抗Ｒｂ２に代えて抵抗Ｒｂｎを抵抗Ｒｃに接続する。抵抗Ｒｂｎは抵抗値が最も小さいため、ゲート・ソース間電圧ＶＧＳは最大になり、例えば制御電圧ＶＣＴと出力電圧ＶＯＵＴの電位差とほぼ等しくなる。よって、Ｎ型ＭＯＳトランジスタＮＭａの電流駆動能力が最大になり、出力電圧ＶＯＵＴは、規定値Ｖｘから、入力電圧ＶＩＮとほぼ等しい所望の最大値まで高速に上昇することができる。
【００７２】
図９の例では、説明を明確化するために、３つの抵抗Ｒｂ１，Ｒｂ２，Ｒｂｎのみを切り替えて説明したが、より多くの抵抗を切り替えることにより、ラッシュ電流を更に効率的に抑制できる。
【００７３】
この後、制御電圧ＶＣＴがオン電圧から接地電圧になると、ゲート・ソース間電圧ＶＧＳはゼロになり、Ｎ型ＭＯＳトランジスタＮＭａがオフして、出力電圧ＶＯＵＴは接地電圧になる。
【００７４】
図１０は、図７のスイッチ回路２０の他の具体的な構成を示す回路図である。図１０は、出力モニタ回路２２の構成が図８と異なる。
【００７５】
図１０に示すように、出力モニタ回路２２は、各々に基準電圧が供給された複数の比較器ＣＯＭＰ１〜ＣＯＭＰｎを有する。各比較器は、出力電圧ＶＯＵＴと、対応する基準電圧とを比較する。例えば、比較器ＣＯＭＰ１は、出力電圧ＶＯＵＴと、対応する基準電圧Ｖｒｅｆ１とを比較して、比較結果としてモニタ信号Ｖ１を出力する。同様に、比較器ＣＯＭＰｎは、出力電圧ＶＯＵＴと、対応する基準電圧Ｖｒｅｆｎとを比較して、比較結果としてモニタ信号Ｖｎを出力する。
【００７６】
基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎの一部は、規定値Ｖｘ未満であると共に互いに異なる。基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎの残りは、規定値Ｖｘと等しい。本実施形態では、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２は規定値Ｖｘ未満であると共に、基準電圧Ｖｒｅｆ１は、基準電圧Ｖｒｅｆ２より小さい。基準電圧Ｖｒｅｆ３〜Ｖｒｅｆｎは、規定値Ｖｘと等しい。
【００７７】
制御回路２３は、外部から供給された制御電圧ＶＣＴと、Ｎ型ＭＯＳトランジスタＮＭａのソース電圧（出力電圧ＶＯＵＴ）との電位差を比較器ＣＯＭＰ１〜ＣＯＭＰｎの比較結果（モニタ信号Ｖ１〜Ｖｎ）に応じた分圧比で分圧して、分圧された電圧をゲート・ソース間電圧ＶＧＳとして出力する。
【００７８】
図１１は、図１０のスイッチ回路２０の動作を示すタイミングチャートである。基本的な動作は図９を参照して説明した動作と同様であるため、相違点を中心に説明する。
【００７９】
まず時刻ｔ２１ａにおいて、制御電圧ＶＣＴが接地電圧からオン電圧になると、出力電圧ＶＯＵＴは接地電圧であるため、モニタ信号Ｖ１〜Ｖｎは接地電圧である。これにより、スイッチＳＷａは、抵抗Ｒｂ１を抵抗Ｒｃに接続する。
【００８０】
これにより、Ｎ型ＭＯＳトランジスタＮＭａがオンして出力電流ＩＯＵＴが流れる。このとき、出力電流ＩＯＵＴが微小になるように抵抗Ｒｂ１が設定されているため、負荷容量にチャージされる電荷は少なく、従ってラッシュ電流を抑制できる。また、出力電圧ＶＯＵＴの立ち上がり量は小さい。
【００８１】
続いて時刻ｔ２２ａにおいて、出力電圧ＶＯＵＴが基準電圧Ｖｒｅｆ１に達してモニタ信号Ｖ１がオン電圧になると、スイッチＳＷａは、抵抗Ｒｂ１に代えて抵抗Ｒｂ２を抵抗Ｒｃに接続する。抵抗Ｒｂ２は抵抗Ｒｂ１より抵抗値が小さいため、ゲート・ソース間電圧ＶＧＳは上昇する。よって、Ｎ型ＭＯＳトランジスタＮＭａの電流駆動能力が増加し、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴが増加する。
【００８２】
時刻ｔ２３ａにおいても同様に動作し、モニタ信号Ｖ２もオン電圧になると、スイッチＳＷａは、抵抗Ｒｂ２に代えて抵抗Ｒｂ３を抵抗Ｒｃに接続する。よって、Ｎ型ＭＯＳトランジスタＮＭａの電流駆動能力が増加し、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴが増加する。
【００８３】
続いて時刻ｔ２４ａにおいて、出力電圧ＶＯＵＴが規定値Ｖｘに達すると、モニタ信号Ｖ３〜Ｖｎもオン電圧になるので、スイッチＳＷａは、抵抗Ｒｂ３に代えて抵抗Ｒｂｎを抵抗Ｒｃに接続する。よって、Ｎ型ＭＯＳトランジスタＮＭａの電流駆動能力が最大になり、出力電圧ＶＯＵＴは、規定値Ｖｘから、入力電圧ＶＩＮとほぼ等しい所望の最大値まで高速に上昇することができる。
【００８４】
この例でも、より多くの抵抗を切り替えることにより、ラッシュ電流を更に効率的に抑制できる。
【００８５】
この後時刻ｔ２５ａにおいて、制御電圧ＶＣＴがオン電圧から接地電圧になると、ゲート・ソース間電圧ＶＧＳはゼロになり、Ｎ型ＭＯＳトランジスタＮＭａがオフして、出力電圧ＶＯＵＴは接地電圧になる。
【００８６】
このように本実施形態によれば、第１の実施形態と同様の効果が得られる。
【００８７】
（第３の実施形態）
本実施形態は、第１の実施形態のスイッチ回路１０又は第２の実施形態のスイッチ回路２０を備えたレギュレータ回路に関する。
【００８８】
図１２は、第３の実施形態に係るレギュレータ回路の回路図である。図１２に示すように、レギュレータ回路は、スイッチ回路１０と、分圧回路３１と、目標電圧生成回路３２と、誤差増幅器３３と、を備える。
【００８９】
前述のように、スイッチ回路１０の制御回路１３は、ゲート電圧ＶＧ１〜ＶＧｎとして、制御電圧ＶＣＴを出力可能に構成されているため、制御電圧ＶＣＴを調整することによって、出力トランジスタ回路１１の電流駆動能力を調整できる。
【００９０】
分圧回路３１は、出力電圧ＶＯＵＴを分圧した分圧電圧を出力する。分圧回路３１は、直列接続された２つの抵抗Ｒｄ１，Ｒｄ２を有しており、抵抗Ｒｄ１には出力電圧ＶＯＵＴが供給され、抵抗Ｒｄ２には接地電圧ＧＮＤが供給される。
【００９１】
目標電圧生成回路３２は、例えばバンドギャップ回路であり、温度依存性が小さい目標電圧を生成する。
【００９２】
誤差増幅器３３は、分圧電圧が反転入力端子に供給され、目標電圧が非反転入力端子に供給され、分圧電圧と目標電圧の差に応じた電圧を、制御電圧ＶＣＴとしてスイッチ回路１０に出力する。
【００９３】
このような構成により、出力電圧ＶＯＵＴが十分に低く、分圧電圧が目標電圧より低い場合、誤差増幅器３３は制御電圧ＶＣＴを最大にする。従って、スイッチ回路１０は、第１の実施形態で説明したように、出力電圧ＶＯＵＴが規定値Ｖｘ未満の場合、出力電圧ＶＯＵＴは段階的に立ち上がる。これにより、分圧電圧が目標電圧を超えようとすると、誤差増幅器３３は制御電圧ＶＣＴを低くする。従って、分圧電圧と目標電圧が等しくなるように制御され、出力電圧ＶＯＵＴは一定値に制御される。
【００９４】
また、目標電圧と分圧電圧が等しい時に出力電圧ＶＯＵＴが規定値Ｖｘ以上になるよう、目標電圧を設定しておけば、第１から第ｎのＮ型ＭＯＳトランジスタＮＭ１〜ＮＭｎを全てオンさせた状態で、出力電圧ＶＯＵＴは一定値に制御される。
【００９５】
このように、本実施形態によれば、レギュレータ回路は第１の実施形態のスイッチ回路１０を備えているので、出力電圧ＶＯＵＴの立ち上がり時に、負荷容量の大きさによらず、出力電圧ＶＯＵＴの立ち上がり時間の増加を少なくした上でラッシュ電流を抑制できる。その上で、出力電圧ＶＯＵＴが立ち上がった後は、既存のレギュレータ回路と同様に、出力電圧ＶＯＵＴを一定値に制御可能である。
【００９６】
なお、第１の実施形態のスイッチ回路１０に代えて、第２の実施形態のスイッチ回路２０を備えてもよい。この場合も、基本的な動作原理は以上の説明と同じであり、同様の効果が得られる。
【００９７】
以上説明した少なくともひとつの実施形態によれば、制御回路１３，２３を備えることにより、負荷容量の大きさによらず、出力電圧の立ち上がり時間の増加を少なくした上でラッシュ電流を抑制できる。
【００９８】
（変形例）
例えば、Ｎ型ＭＯＳトランジスタに代えてＰ型ＭＯＳトランジスタを用い、それに応じて制御電圧ＶＣＴ等の極性を逆にしたスイッチ回路１０，２０及びレギュレータ回路を構成してもよい。この場合も基本的な動作原理は同じである。また、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタ等の他の半導体素子を用いて構成してもよい。
【００９９】
また、出力モニタ回路１２，２２は、出力信号として出力電流ＩＯＵＴを監視してもよい。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１０，２０  スイッチ回路
１１，２１  出力トランジスタ回路
１２，２２  出力モニタ回路
１３，２３  制御回路
１３−１〜１３−（ｎ−１）  ゲート信号制御回路
ＮＭ１〜ＮＭｎ，ＮＭａ  Ｎ型ＭＯＳトランジスタ
１２ａ  差動増幅回路
ＣＯＭＰ１〜ＣＯＭＰｎ  比較器
３１  分圧回路
３２  目標電圧生成回路
３３  誤差増幅器
【図１】
2014059624.tif 000003
【図２Ａ】
2014059624.tif 000004
【図２Ｂ】
2014059624.tif 000005
【図３】
2014059624.tif 000006
【図４】
2014059624.tif 000007
【図５】
2014059624.tif 000008
【図６】
2014059624.tif 000009
【図７】
2014059624.tif 000010
【図８】
2014059624.tif 000011
【図９】
2014059624.tif 000012
【図１０】
2014059624.tif 000013
【図１１】
2014059624.tif 000014
【図１２】
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