(57)【要約】【課題】高電圧印加時に発生する正孔電流に対してゲート電極下側のコラプス抑制膜を保護でき、より高い信頼性を実現することが可能な電界効果トランジスタを提供する。【解決手段】複数の窒化物半導体を積層したその表面側にソース電極９、ドレイン電極１０及びそれら電極の間に配置したゲート電極１１を形成したノーマリオン型の電界効果トランジスタ１において、複数の窒化物半導体が少なくともＡｌxＧａ1-xＮ耐圧層４と、ＧａＮチャネル層５と、ＡｌyＧａ1-yＮ（０＜ｘ＜ｙ＜０．５）障壁層６とを有し、積層した複数の窒化物半導体の表面とゲート電極１１との間の一部にコラプス抑制膜７を形成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の窒化物半導体を積層したその表面側にソース電極、ドレイン電極及びそれら電極の間に配置したゲート電極を形成したノーマリオン型の電界効果トランジスタにおいて、
前記複数の窒化物半導体は、少なくともＡｌxＧａ1-xＮからなる耐圧層と、ＧａＮからなるチャネル層と、ＡｌyＧａ1-yＮ（０＜ｘ＜ｙ＜０．５）からなる障壁層と、を有し、積層した前記複数の窒化物半導体の表面と前記ゲート電極との間の一部にコラプス抑制膜を形成したことを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル層はその内部にＡｌxＧａ1-xＮからなる中間層を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記障壁層と前記チャネル層との層厚の和が５０〜５００ｎｍであることを特徴とする請求項１または請求項２に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体であるＧａＮをベースとした電界効果トランジスタ（Field Effect Transistor、FET）は広いバンドギャップを有するとともに、ＧａＮ層とＡｌＧａＮ層との積層構造のＡｌＧａＮ／ＧａＮ界面で発生する２次元電子ガスを電子チャネルとして用いることができる。これにより、従来のＳｉを用いた電界効果トランジスタに比べ、高い耐圧特性と低いＲｏｎ特性が実現できると期待されている。
【０００３】
このような電界効果トランジスタでは電流コラプスという現象の発生が懸念されている。電流コラプスとは高電圧動作時のオン抵抗値が低電圧動作時のオン抵抗値と比較して高くなる現象であり、ドレイン電流が低下することにより高出力を得ることができなくなる。電流コラプスが発生する原因としては半導体中のトラップ準位の影響や、半導体とその保護膜との界面のトラップの存在などが知られている。この電流コラプスを抑制するための従来技術が特許文献１に開示されている。
【０００４】
特許文献１に記載された従来の電界効果トランジスタは積層した半導体の表面上を第１の絶縁膜（ＳｉＮ）及び第２の絶縁膜（ＳｉＯ2）からなる積層膜で覆い、ゲート電極がドレイン電極側にひさし状に張り出し絶縁膜上に形成されたフィールドプレート部を有する。二層の絶縁膜からなる積層膜とフィールドプレート部との相乗効果により、電流コラプス及びゲート耐圧のバランスを改善している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本願発明者等が窒化物半導体からなる従来の電界効果トランジスタに６００Ｖを超える高い電圧を印加して動作を行った場合、信頼性試験においてゲート電極が破壊されるといった問題が発生した。この破壊の原因調査を行ったところ、以下のメカニズムを予想するに至った。
【０００７】
従来の電界効果トランジスタの高電圧動作時にはホットエレクトロンによりインパクトイオン化が起こり、若しくは直接ドレイン電極から、正孔（電流）が発生する。この正孔は負バイアス（−１０Ｖ）が印加されているゲート電極方向に流れ込む。その際、ゲート絶縁膜下のコラプス抑制膜に正孔が蓄積する。このような正孔蓄積が継続することで、ゲート電極下のコラプス抑制膜にて発生する電界は際限なく高まり、最終的にゲート電極の破壊に至ったものと考えられる。
【０００８】
図７は本願発明者等が行った、窒化物半導体からなる従来の電界効果トランジスタのゲート電極に−１０Ｖのオフ電圧を印加し、且つドレイン電極に１０００Ｖまでの電圧を順次印加した際におけるドレイン電流、ゲート電流及び基板電流と、ドレイン電圧との関係を示す実験データグラフである。図７によれば、ドレイン電圧が６００Ｖまではドレイン電流、ゲート電流及び基板電流各々が低い値を維持し良好なオフ特性を示している。
【０００９】
しかしながら、ドレイン電圧が６００Ｖを越える辺りからそれぞれの電流が増加し始める。特に、６００Ｖを越える辺りから発生する基板電流はその極性がプラスであることから正孔電流であると考えられる。これはドレイン電圧が６００Ｖを越える辺りから正孔電流が発生することを示している。
【００１０】
また、ドレイン電圧が９００Ｖに差し掛かる辺りからドレイン電流とゲート電流が乖離する現象が現れる。これはゲート絶縁膜下側のコラプス抑制膜にプラスの電荷である正孔の蓄積が著しく、ゲート電極に印加している負バイアスが打ち消され、ゲートがオン状態に移行しかけている様子を示している。
【００１１】
このように、６００Ｖを超える高い電圧であっても、トランジスタの動作に高い信頼性を得るためには、正孔電流からゲート電極下側のコラプス抑制膜を保護する必要がある。
【００１２】
本発明は、上記の点に鑑みなされたものであり、高電圧印加時に発生する正孔電流に対してゲート電極下側のコラプス抑制膜を保護することができ、より高い信頼性を実現することが可能な電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明は、複数の窒化物半導体を積層したその表面側にソース電極、ドレイン電極及びそれら電極の間に配置したゲート電極を形成したノーマリオン型の電界効果トランジスタにおいて、前記複数の窒化物半導体は、少なくともＡｌxＧａ1-xＮからなる耐圧層と、ＧａＮからなるチャネル層と、ＡｌyＧａ1-yＮ（０＜ｘ＜ｙ＜０．５）からなる障壁層と、を有し、積層した前記複数の窒化物半導体の表面と前記ゲート電極との間の一部にコラプス抑制膜を形成したことを特徴としている。
【００１４】
この構成によれば、ＡｌxＧａ1-xＮからなる耐圧層とＧａＮからなるチャネル層との間に正孔が存在し易い界面である正孔パスが形成される。高電圧により発生する正孔電流はこの正孔パスを優先的に流れる。したがって、正孔電流がゲート電極下のコラプス抑制膜から遠ざかる。
【００１５】
また、上記構成の電界効果トランジスタにおいて、前記チャネル層はその内部にＡｌxＧａ1-xＮからなる中間層を有することを特徴としている。
【００１６】
また、上記構成の電界効果トランジスタにおいて、前記障壁層と前記チャネル層との層厚の和が５０〜５００ｎｍであることを特徴としている。
【発明の効果】
【００１７】
本発明の構成によれば、高電圧印加時に発生する正孔電流に対してゲート電極下側のコラプス抑制膜を保護することができ、より高い信頼性を実現することが可能な電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態の電界効果トランジスタの断面図である。
【図２】本発明の第１実施形態の電界効果トランジスタのバンド計算図である。
【図３】比較例の電界効果トランジスタの断面図である。
【図４】比較例の電界効果トランジスタのバンド計算図である。
【図５】本発明の第２実施形態の電界効果トランジスタの断面図である。
【図６】本発明の第２実施形態の電界効果トランジスタのバンド計算図である。
【図７】従来の電界効果トランジスタのドレイン電流、ゲート電流及び基板電流と、ドレイン電圧との関係を示すグラフである。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図１〜図６に基づき説明する。
【００２０】
＜第１実施形態＞
最初に、本発明の第１実施形態に係る電界効果トランジスタについて、図１を用いてその構造を説明する。図１は電界効果トランジスタの断面図である。
【００２１】
電界効果トランジスタ１は、図１に示すように基板２の表面上に、複数の窒化物半導体を積層している。複数の窒化物半導体としては、バッファ層３と、ＡｌxＧａ1-xＮからなる耐圧層４と、ＧａＮからなるチャネル層５と、ＡｌyＧａ1-yＮからなる障壁層６とがこの順に積層されて形成される。複数の窒化物半導体を積層したその表面側には、コラプス抑制膜７、ゲート絶縁膜８、ソース電極９、ドレイン電極１０及びゲート電極１１が形成される。
【００２２】
ＧａＮチャネル層５とＡｌyＧａ1-yＮ障壁層６との界面には２次元電子ガス１２が高濃度にて分布しており、ドレイン−ソース間の電子チャネルとなる。ＡｌxＧａ1-xＮ耐圧層４とＧａＮチャネル層５との界面には正孔パス１３が発生し、正孔電流を逃がすための通路となる。
【００２３】
続いて、電界効果トランジスタ１の詳細な構成及び作成方法について説明する。
【００２４】
基板２としては、例えばＳｉ基板（１１１）面を使用することができる。Ｓｉ以外の材料としては、ＳｉＣ、サファイア、ＧａＮなどの材料からなる基板を使用することもできる。
【００２５】
バッファ層３はバッファ層３の表面上に形成される窒化物半導体層の結晶性を向上させるために形成される。ＡｌxＧａ1-xＮ耐圧層４とＧａＮチャネル層５とＡｌyＧａ1-yＮ障壁層６とはそれぞれ、例えばＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition、有機金属気相成長法）などのエピタキシャル成長によって、バッファ層３の表面上に順次形成することができる。バッファ層３はＡｌＮ膜及び／またはＡｌＧａＮ／ＡｌＮ超格子構造等を形成することで成る。
【００２６】
ＡｌxＧａ1-xＮ耐圧層４はバッファ層３の直上に形成される。組成ｘとしては、ｘの値が低すぎると正孔パス１３の効果が低くなる。また、ｘの値が高すぎると正孔パス１３における正孔の濃度が高くなりすぎて正孔ガスが発生し、ドレインリークが高くなる。そのため、好適なｘの値は、例えばｘ＝０．０５であり、０＜ｘ＜０．１の範囲であれば適度な正孔パス１３の性能を維持できる。６００Ｖ以上の耐圧を得るために、ＡｌxＧａ1-xＮ耐圧層４の層厚はバッファ層３の層厚との和が１〜３μｍ以上であることが好ましい。
【００２７】
次に、ＧａＮチャネル層５をＡｌxＧａ1-xＮ耐圧層４の表面に形成する。ＧａＮチャネル層５の層厚は、薄すぎると正孔パス１３とゲート電極１１との最近接距離が短くなりすぎてゲート電極１１から正孔電流を遠ざけるに適さない。また、厚すぎると高電圧により発生した正孔を効率よく集めるのに適さない。そのため、ＧａＮチャネル層５の層厚は、次に結晶成長を行うＡｌyＧａ1-yＮ障壁層６の層厚との和が５０〜５００ｎｍの範囲であることが適当である。
【００２８】
次に、ＡｌyＧａ1-yＮ障壁層６をＧａＮチャネル層５の表面に形成する。ＧａＮチャネル層５とＡｌyＧａ1-yＮ障壁層６との界面にて２次元電子ガス１２が適度に発生する必要があるため、組成ｙとしては、ＧａＮチャネル層５の層厚が薄く格子緩和していない場合、例えばｙ＝０．２０が適度であり、通常０．１＜ｙ＜０．５を用いることができる。なお、ＧａＮチャネル層５の層厚が厚く格子緩和している場合、さらにｙを足した値が適当であり、例えばｙ＝０．０５のとき、０．１５＜ｙ＜０．５５となる。
【００２９】
ＡｌyＧａ1-yＮ障壁層６の層厚は、薄すぎると２次元電子ガス１２の濃度が低くなり、また厚すぎるとクラックが発生するといった不具合がある。したがって、ＡｌyＧａ1-yＮ障壁層６の層厚は５〜５０ｎｍが適当であり、必要とする２次元電子ガス１２の濃度に応じて変化させることが可能である。
【００３０】
次に、コラプス抑制膜７をＡｌyＧａ1-yＮ障壁層６の表面に形成する。電流コラプス現象では、窒化物半導体の表面に電子が蓄積することによりトランジスタオン時の抵抗が上昇する。これを抑制するためにＳｉＮからなるコラプス抑制膜７が好んで用いられる。
【００３１】
コラプス抑制膜７としては、ＣＶＤ法（Chemical Vapor Deposition、化学気相成長法）により通常のＳｉＮ膜（Ｓｉ3Ｎ4）よりもＳｉを多く含むＳｉリッチなＳｉＮ膜を形成して用いた。ＣＶＤ製膜の際のガス流量比はＮ2／ＮＨ3／ＳｉＨ4＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとし、基板温度を２００℃とした。これにより、組成比としてＳｉ：Ｎ＝１．３〜１．５：１であるＳｉの比率の高いＳｉＮ膜を形成できる。このＳｉＮ膜はストイキオメトリなＳｉＮ膜（Ｓｉ3Ｎ4）に比べて、電流コラプスをより抑制できることが知られている。その後、コラプス抑制特性、リーク特性をさらに向上させるため、例えば５００℃で３０分間の熱処理を行う。
【００３２】
次に、ゲート電極１１を形成する。ゲート電極１１を形成するにあたって、コラプス抑制膜７の表面のゲート電極１１の形成場所においてドライエッチングを行い、その部分のコラプス抑制膜７を取り除く必要がある。なおその際、図１に示すように、ドレイン電極１０側のコラプス抑制膜７の一部であって、長さＤを有する部分を残しておく。
【００３３】
その理由は以下の通りである。ゲート電極１１において最も電界が集中する部分はゲート電極１１下側のドレイン電極１０側端部にあたる長さＤを有する部分である。正孔電流が流れ込む領域は主に当該部分である。当該部分は耐圧（絶縁性）が低すぎるとゲートリークが高くなり、耐圧（絶縁性）が高すぎると正孔蓄積により容易に破壊に至る。そのため、コラプス抑制膜７と同程度の適度な耐圧（絶縁性）を有する膜を形成する必要がある。
【００３４】
その後、コラプス抑制膜７よりもさらにＳｉリッチなＳｉＮ膜であるゲート絶縁膜８を上述したコラプス抑制膜７を取り除いた部分に形成する。その際、ＳｉＨ4の、ＮＨ3に対する流量比（ＳｉＨ4／ＮＨ3）を０.９２に増加させる製膜条件を用いる。これにより、ゲートリークを低減できる。
【００３５】
このようにして、ゲート電極１１の主たる部分に対応する窒化物半導体の表面にゲート絶縁膜８を形成し、ゲート電極１１のドレイン電極１０側の端部に対応する窒化物半導体の表面に長さＤの範囲でコラプス抑制膜７を形成することで、ゲート耐圧、リーク特性ともに良好な特性を得ることができる。ここで、ゲート電極１１の下側に形成したコラプス抑制膜７の長さＤとしては、短すぎるとリーク特性が悪化し、長すぎると耐圧及び信頼性特性が悪化する。したがって、コラプス抑制膜７の長さＤは０．１〜０．５μｍが適当であり、例えば０．２μｍが好ましい。
【００３６】
ゲート電極１１の材料としては、例えばＷＮ層、Ｗ層が順に積層されたＷＮ／Ｗ、またはＴｉＮが適当である。これらをスパッタリング製膜することで、ゲート電極１１を形成する。
【００３７】
次に、ソース電極９及びドレイン電極１０を形成する。ソース電極９及びドレイン電極１０を形成するにあたって、窒化物半導体の表面のソース電極９及びドレイン電極１０各々の形成箇所においてドライエッチングを行い、リセス構造を形成する。ソース電極９のリセスの深さはＧａＮチャネル層５に相当する（正孔パス１３に到達する）厚さまでとする。ドレイン電極１０のリセスの深さはＡｌyＧａ1-yＮ障壁層６に相当する（２次元電子ガス１２に到達する）厚さまでとする。これにより、ソース電極９は２次元電子ガス１２及び正孔パス１３と接触でき、ドレイン電極１０は２次元電子ガス１２と接触できる。
【００３８】
ソース電極９及びドレイン電極１０の材料としてはＴｉ層、Ａｌ層が順次積層された合金を用いる。これらをスパッタリング製膜することで、ソース電極９及びドレイン電極１０を形成する。その後、例えば５００℃で３０分間の熱処理を行うことで、２次元電子ガス１２及び正孔パス１３の部分にオーミック接触させることができる。
【００３９】
最後に、図示しないが、一般的な手法により、ゲートフィールドプレート構造、ソースフィールドプレート構造、ドレインフィールドプレート構造及び各種電極を適宜形成し、電界効果トランジスタ１を完成する。
【００４０】
続いて、第１実施形態の電界効果トランジスタ１の動作について、図２を用いて説明する。図２は電界効果トランジスタ１のバンド計算図である。
【００４１】
図２の縦軸は電子のエネルギー（ｅＶ）を示し、横軸は窒化物半導体の表面からの距離（ｎｍ）を示している。また、図２の上側には、窒化物半導体の表面からの距離に関して、ＡｌxＧａ1-xＮ耐圧層４、ＧａＮチャネル層５及びＡｌyＧａ1-yＮ障壁層６の各々が占める範囲を矢印で示している。
【００４２】
電界効果トランジスタ１の構成については、ＡｌyＧａ1-yＮ障壁層６の層厚を２５ｎｍとし、ＧａＮチャネル層５の層厚を１００ｎｍとし、組成としてｘ＝０．０５、ｙ＝０．２５を用いた。そして結果として、図２にはフェルミ準位（Ｅｆ）に対して、その上側に伝導帯のバンド線（Ｅｃ）を描画し、その下側に価電子帯のバンド線（Ｅｖ）を描画している。
【００４３】
図２によれば、ＧａＮチャネル層５とＡｌxＧａ1-xＮ耐圧層４との界面において価電子帯のバンド（Ｅｖ）が極大となる。これにより、ドレイン高電圧により発生した正孔は当界面に集められ易く、正孔の通り道である正孔パス１３となる。６００Ｖ以上の高いドレイン電圧でトランジスタ動作を行って正孔が発生した場合でも、正孔の大部分は正孔パス１３に集められ、そのままソース電極９まで流れる。したがって、ゲート電極１１へのダメージを低減することができ、電界効果トランジスタ１の動作に対する信頼性の改善、向上が可能となる。
【００４４】
続いて、比較例として、従来の電界効果トランジスタの構造及び動作について、図３及び図４を用いて説明する。図３は比較例の電界効果トランジスタの断面図、図４は比較例の電界効果トランジスタのバンド計算図である。なお、この比較例の基本的な構成は図１及び図２を用いて説明した第１実施形態と同じであるので、第１実施形態と共通する構成要素についてはその説明を省略するものとする。
【００４５】
比較例としての従来の電界効果トランジスタ１０１は、図３に示すように基板１０２の表面上に、複数の窒化物半導体を積層している。複数の窒化物半導体としては、バッファ層１０３と、ＧａＮからなる耐圧層１０４と、ＡｌＧａＮからなる障壁層１０６とがこの順に積層されて形成される。複数の窒化物半導体を積層したその表面側には、コラプス抑制膜１０７、ソース電極１０９、ドレイン電極１１０及びゲート電極１１１が形成される。ＧａＮ耐圧層１０４とＡｌＧａＮ障壁層１０６との界面には２次元電子ガス１１２が高濃度にて分布しており、ドレイン−ソース間の電子チャネルとなる。
【００４６】
コラプス抑制膜１０７は窒化物半導体の表面の全面にわたって形成される。ゲート電極１１１はコラプス抑制膜１０７の表面に形成される。したがって、ゲート電極１１１の下面の全面にわたる範囲にコラプス抑制膜１０７が存在する。
【００４７】
ソース電極９及びドレイン電極１０のリセスの深さは各々ＡｌＧａＮ障壁層１０６に相当する（２次元電子ガス１１２に到達する）厚さまでとする。これにより、ソース電極１０９及びドレイン電極１１０は２次元電子ガス１１２と接触できる。
【００４８】
続いて、比較例の電界効果トランジスタ１０１の動作について、図４を用いて説明する。図４の縦軸は電子のエネルギー（ｅＶ）を示し、横軸は窒化物半導体の表面からの距離（ｎｍ）を示している。また、図４の上側には、窒化物半導体の表面からの距離にかんして、ＧａＮ耐圧層１０４及びＡｌＧａＮ障壁層１０６の各々が占める範囲を矢印で示している。
【００４９】
図４によれば、図２を用いて説明した第１実施形態の電界効果トランジスタ１のような価電子帯のバンド（Ｅｖ）の極大箇所が見られず、全体的に同程度のエネルギーレベルである。これにより、正孔が発生した場合、正孔は窒化物半導体の内部を自由に移動できるため、最も電位の低いゲート電極１１１に向かうこととなる。したがって、６００Ｖを越える高い電圧で電界効果トランジスタ１０１を動作させた場合、高電圧により発生した正孔が正孔電流としてゲート電極１１１に移動する。その結果、最終的にゲート電極１１１の下側のコラプス抑制膜１０７を破壊し、信頼性を得ることができなくなる。
【００５０】
＜第２実施形態＞
次に、本発明の第２実施形態の電界効果トランジスタについて、図５及び図６を用いて説明する。図５は電界効果トランジスタの断面図、図６は電界効果トランジスタのバンド計算図である。なお、この実施形態の基本的な構成は図１及び図２を用いて説明した第１実施形態と同じであるので、第１実施形態と共通する構成要素には前と同じ符号を付し、図面の記載及びその説明を省略するものとする。
【００５１】
第２実施形態の電界効果トランジスタ１は、図５に示すようにＧａＮチャネル層５がその内部にＡｌxＧａ1-xＮからなる中間層１４を有する。ＧａＮチャネル層５は上部ＧａＮチャネル層５Ｕと、下部ＧａＮチャネル層５Ｌとで構成される。
【００５２】
続いて、第２実施形態の電界効果トランジスタ１の動作について、図６を用いて説明する。図６の縦軸は電子のエネルギー（ｅＶ）を示し、横軸は窒化物半導体の表面からの距離（ｎｍ）を示している。また、図６の上側には、窒化物半導体の表面からの距離に関して、ＡｌxＧａ1-xＮ耐圧層４、ＧａＮチャネル層５、ＡｌxＧａ1-xＮ中間層１４及びＡｌyＧａ1-yＮ障壁層６の各々が占める範囲を矢印で示している。
【００５３】
電界効果トランジスタ１の構成については、ＡｌyＧａ1-yＮ障壁層６の層厚を２５ｎｍとし、上部ＧａＮチャネル層５Ｕの層厚を１７０ｎｍとし、ＡｌxＧａ1-xＮ中間層１４の層厚を２０ｎｍとし、下部ＧａＮチャネル層５Ｌの層厚を１０ｎｍとし、組成としてｘ＝０．０５、ｙ＝０．２を用いた。すなわち、２００ｎｍの厚さのＧａＮチャネル層５の内部に２０ｎｍの厚さのＡｌxＧａ1-xＮ中間層１４が挿入されている。そして結果として、図６にはフェルミ準位（Ｅｆ）に対して、その上側に伝導帯のバンド線（Ｅｃ）を描画し、その下側に価電子帯のバンド線（Ｅｖ）を描画している。
【００５４】
図６によれば、ＡｌxＧａ1-xＮ中間層１４付近において価電子帯のバンド（Ｅｖ）が極大となる。これにより、ドレイン高電圧により発生した正孔はＡｌxＧａ1-xＮ中間層１４付近に集められ易く、正孔の通り道である正孔パス１３となる。
【００５５】
また、第２実施形態の構造においては、ＧａＮチャネル層５が１００ｎｍ以上の比較的厚い層厚を有していても、下部ＧａＮチャネル層５Ｌは格子緩和しない。これにより、ピエゾ分極効果は維持され、十分な正孔パス１３を生成できる。そして、６００Ｖ以上の高いドレイン電圧でトランジスタ動作を行って正孔が発生した場合でも、正孔の大部分は正孔パス１３に集められ、そのままソース電極９まで流れる。したがって、ゲート電極１１へのダメージを低減することができ、電界効果トランジスタ１の動作に対する信頼性の改善、向上が可能となる。
【００５６】
上記のように、複数の窒化物半導体を積層したその表面側にソース電極９、ドレイン電極１０及びそれら電極の間に配置したゲート電極１１を形成したノーマリオン型の電界効果トランジスタ１において、複数の窒化物半導体が少なくともＡｌxＧａ1-xＮ耐圧層４と、ＧａＮチャネル層５と、ＡｌyＧａ1-yＮ（０＜ｘ＜ｙ＜０．５）障壁層６とを有し、積層した複数の窒化物半導体の表面とゲート電極１１との間の一部にコラプス抑制膜７を形成した。これにより、ＡｌxＧａ1-xＮ耐圧層４とＧａＮチャネル層５との間に正孔が存在し易い界面である正孔パス１３が形成される。これは、ＧａＮチャネル層５がその直下の層であるＡｌxＧａ1-xＮ耐圧層４の影響を受け、自発分極、ピエゾ分極に起因して発生したものである。そして、高電圧により発生した正孔電流は正孔パス１３を優先的に流れる。したがって、正孔電流をゲート電極１１の下側のコラプス抑制膜７から遠ざけることが可能である。
【００５７】
また、電界効果トランジスタ１は、ＧａＮチャネル層５がその内部にＡｌxＧａ1-xＮ中間層１４を有する。例えば、ＧａＮチャネル層５の層厚が１００ｎｍ以上の比較的厚い層厚を有していても、ＧａＮチャネル層５は格子緩和するため、ピエゾ分極効果が大幅に弱まる。これにより、正孔パス１３も同時に弱まり、正孔電流を効果的に誘導することが困難になる。このような場合、例えば下部ＧａＮチャネル層５Ｌを格子緩和しない層厚である１０〜１００ｎｍだけ形成した後にＡｌxＧａ1-xＮ中間層１４を挿入形成し、さらに上層に上部ＧａＮチャネル層５Ｕを形成する。下部ＧａＮチャネル層５Ｌが格子緩和しないので、ピエゾ効果が高く、正孔パス１３が弱まることはない。したがって、ＧａＮチャネル層５が厚い場合であっても、正孔電流をソース電極９に効果的に誘導することができ、ゲート電極１１へのダメージを低減させることが可能である。
【００５８】
また、電界効果トランジスタ１は、ＡｌyＧａ1-yＮ障壁層６とＧａＮチャネル層５との層厚の和が５０〜５００ｎｍである。上述したように、正孔パス１３とゲート電極１１との距離はＡｌyＧａ1-yＮ障壁層６とＧａＮチャネル層５との層厚の和に相当する。これらの層厚の和が薄すぎると、正孔パス１３とゲート電極１１との最近接距離が短くなりすぎるため、ゲート電極１１から正孔電流を遠ざけるに適さない。また、それらの層厚の和が厚すぎると、高電圧により発生した正孔を効率よく集めるに適しない。したがって、ゲート電極１１と正孔パス１３との距離は５０〜５００ｎｍが好適である。ここで、２次元電子ガス１２の濃度やクラックの発生の制約があるため、ＡｌyＧａ1-yＮ障壁層６の層厚は５〜５０ｎｍの比較的狭い範囲でしか調整できない。これにより、ＡｌyＧａ1-yＮ障壁層６とＧａＮチャネル層５との層厚の和はＧａＮチャネル層５の層厚を調整することにより、ゲート電極１１と正孔パス１３との距離としての５０〜５００ｎｍを確保することができる。
【００５９】
このようにして、本発明の上記実施形態の構成によれば、高電圧印加時に発生する正孔電流に対してゲート電極１１の下側のコラプス抑制膜７を保護することができ、より高い信頼性を実現することが可能な電界効果トランジスタ１を提供することができる。
【００６０】
以上、本発明の実施形態及び実施例につき説明したが、本発明の範囲はこれらに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。
【産業上の利用可能性】
【００６１】
本発明は電界効果トランジスタにおいて利用可能である。
【符号の説明】
【００６２】
１    電界効果トランジスタ
２    基板
３    バッファ層
４    ＡｌxＧａ1-xＮ耐圧層（耐圧層）
５    ＧａＮチャネル層（チャネル層）
６    ＡｌyＧａ1-yＮ障壁層（障壁層）
７    コラプス抑制膜
８    ゲート絶縁膜
９    ソース電極
１０    ドレイン電極
１１    ゲート電極
１４    ＡｌxＧａ1-xＮ中間層（中間層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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