(57)【要約】【課題】テスト時に複数のバンクを同時に活性化させた際の電圧降下を抑制可能な半導体装置を提供する。【解決手段】半導体装置１００は、第１の電源線としての電源線ＶＤＤと第２の電源線としての接地線ＶＳＳとの間に接続され、半導体装置１００が通常動作モードの期間には非活性化されており、半導体装置１００がテスト動作モードの期間のうちで、内部回路３がスタンバイ状態の間にＶＤＤからＶＳＳに定電流を流し、半導体装置１００がテスト動作モードの期間のうちで、内部回路３がアクティブ状態の間にＶＤＤからＶＳＳに定電流を流すことを停止するテスト定電流回路１を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２の電源線と、
前記第１及び第２の電源線間に接続されたテスト定電流回路と、
内部回路と、を備える半導体装置であって、
前記テスト定電流回路は、当該半導体装置が通常動作モードの期間に非活性化され、当該半導体装置がテスト動作モードの期間に活性化されて、前記内部回路がスタンバイ状態の間に前記第１の電源線から前記第２の電源線に定電流を流し、当該半導体装置がテスト動作モードの期間のうちで、前記内部回路がアクティブ状態の間に前記第１の電源線から前記第２の電源線に定電流を流すことを停止する半導体装置。
【請求項２】
前記テスト定電流回路は、
前記半導体装置がテスト動作モード期間であることを示す電流テスト信号に基づき、前記テスト定電流回路を活性化する活性化回路と、
前記内部回路がスタンバイ状態であることを示す信号である電流回路ＯＮ信号に基づき定電流を流す定電流回路と、
を有する、請求項１記載の半導体装置。
【請求項３】
前記活性化回路は、
前記電流テスト信号に基づき、前記テスト定電流回路を非活性化／活性化する電流回路イネーブル信号を出力する電流テストイネーブル部と、
前記第１の電源線と前記定電流回路との間に接続され、前記電流回路イネーブル信号がゲート入力されるイネーブルトランジスタと、
を有する請求項２記載の半導体装置。
【請求項４】
前記定電流回路は、
前記活性化回路の出力部に接続されたテスト電源ノードと、
前記テスト電源ノードと前記第２の電源線との間に並列接続され、所定の値の電流を流す複数の定電流部と、
複数の前記定電流部にそれぞれ対応して設けられ、前記電流回路ＯＮ信号に基づき複数の前記定電流部の導通を制御する複数のテスト電流制御部を含み、
複数の前記テスト電流制御部が導通させる複数の前記定電流部の組み合わせで、定電流の電流値が決定される、請求項２または３に記載の半導体装置。
【請求項５】
前記定電流回路は、定電流部トランジスタと抵抗素子を有し、
複数の前記テスト電流制御部は、前記電流回路ＯＮ信号と、個々の前記定電流部の導通の有無を示す信号であるテストモード信号の論理積を前記定電流部トランジスタのゲートに出力する、請求項４記載の半導体装置。
【請求項６】
前記電流テストイネーブル部は、前記電流テスト信号と、テスト時はハイレベルに、通常動作時はロウレベルに固定された信号である電流漏出防止信号の論理積を前記イネーブルトランジスタのゲートに出力する、請求項３記載の半導体装置。
【請求項７】
前記テスト電流制御部は、前記定電流部にそれぞれ対応して設けられた複数のヒューズまたはアンチヒューズを含み、複数の前記ヒューズまたはアンチヒューズの切断数または接続数により、電流値を決定する、請求項４記載の半導体装置。
【請求項８】
前記電流回路ＯＮ信号を前記テスト定電流回路に出力する内部制御信号生成部を有する、請求項５記載の半導体装置。
【請求項９】
前記電流テスト信号および前記テストモード信号を前記テスト定電流回路に出力するテスト動作制御部を有する、請求項５記載の半導体装置。
【請求項１０】
前記第１及び第２の電源線は複数組設けられ、
前記定電流回路は、複数組の前記第１及び第２の電源線に対応して複数設けられている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置を用い、前記内部回路をテストする半導体装置のテスト方法。
【請求項１２】
第１及び第２の電源線と、
前記第１及び第２の電源線間に接続されたテスト定電流回路と、
を有する半導体装置のテストシステムであって、
前記テスト定電流回路は、テスト対象である前記半導体装置がスタンバイ状態の間に前記第１の電源線から前記第２の電源線に定電流を流し、当該半導体装置がアクティブ状態の間に前記第１の電源線から前記第２の電源線に定電流を流すことを停止する半導体装置のテストシステム。
【請求項１３】
前記テスト定電流回路の導通を制御する制御部を有し、
前記テスト定電流回路は、
前記第１及び第２の電源線間に接続された複数のリレー回路を有し、
前記制御部が、複数の前記リレー回路の導通を制御する制御信号を前記リレー回路に送信し、前記制御信号の入力に応じた数の前記リレー回路が導通することにより、第１の電源線から前記第２の電源線に定電流を流す、請求項１２に記載の半導体装置のテストシステム。
【請求項１４】
前記制御部は、前記リレー回路毎に前記制御信号を供給する、請求項１３に記載の半導体装置のテストシステム。
【請求項１５】
第１及び第２の電源線に電力を供給する電源発生部を有し、テスト対象である半導体装置をテストするテスト装置と、
前記テスト装置に接続され、前記第１及び第２の電源線を有し、前記半導体装置に接続されるプローブを有するプローブカードと、
を有し、
前記制御部は前記テスト装置に設けられ、
前記リレー回路は、前記プローブカードに設けられる、請求項１４に記載の半導体装置のテストシステム。
【請求項１６】
前記制御部と複数の前記リレー回路の間に設けられたカウンタ回路を有し、
前記カウンタ回路は、前記制御部から入力されるカウンタ制御信号に応じて、前記リレー回路に応じた制御信号を生成し、前記リレー回路に供給する、請求項１３に記載の半導体装置のテストシステム。
【請求項１７】
第１及び第２の電源線に電力を供給する電源発生部を有し、テスト対象である半導体装置をテストするテスト装置と、
前記テスト装置に接続され、前記第１及び第２の電源線を有し、前記半導体装置に接続されるプローブを有するプローブカードと、
を有し、
前記制御部は前記テスト装置に設けられ、
前記リレー回路および前記カウンタ回路は、前記プローブカードに設けられる、請求項１６に記載の半導体装置のテストシステム。
【請求項１８】
前記制御部は、前記第１の電源線と前記第２の電源線の間の電位が一定に保持されるように複数の前記リレー回路の導通を制御する制御信号を前記リレー回路に送信する電流源制御部である、請求項１３に記載の半導体装置のテストシステム。
【請求項１９】
前記電流源制御回路には前記第１の電源線と前記第２の電源線の間の電位が入力され、
前記電流源制御回路は、入力された電位に基づき、前記第１の電源線と前記第２の電源線の間の電位が一定に保持されるように複数の前記リレー回路の導通を制御する制御信号を前記リレー回路に送信する、請求項１８に記載の半導体装置のテストシステム。
【請求項２０】
第１及び第２の電源線に電力を供給する電源発生部を有し、テスト対象である半導体装置をテストするテスト装置と、
前記テスト装置に接続され、前記第１及び第２の電源線を有し、前記半導体装置に接続されるプローブを有するプローブカードと、
を有し、
前記電流源制御部および前記カウンタ回路は、前記プローブカードに設けられる、請求項１８に記載の半導体装置のテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置のテスト方法に関する。
【背景技術】
【０００２】
マルチバンクメモリデバイスはメモリアレイ全体が複数のメモリバンクに分割されたメモリデバイスである。
【０００３】
このようなデバイスのテストを行う際には、個々のメモリバンク毎に１つずつテストを行うのは非効率であるため、複数のメモリバンクを同時に活性化させ、まとめてテストを行う技術が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１６２１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１に記載されているように、半導体メモリのテスト時に複数のバンクを同時に活性化すると、同時に活性化される制御回路の数が通常動作時よりも増加するため、一時的に電源電圧の降下が生じる。
【０００６】
しかしながら、半導体メモリをウェハ状態でテストしている場合、半導体メモリに接続されるテスト装置は、半導体メモリの電源電圧の降下に瞬時に応答して電流供給能力を変化させることはできない。
【０００７】
そのため、半導体メモリの電源電圧に電圧降下が生じるとリカバリーに時間がかかり、その後のテスト動作を正常に実行することができない恐れがあった。
【０００８】
従って、テスト時に複数のバンクを同時に活性化させた際の電圧降下を抑制可能な半導体装置が望まれている。
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、第１及び第２の電源線と、前記第１及び第２の電源線間に接続されたテスト定電流回路と、内部回路と、を備える半導体装置であって、前記テスト定電流回路は、当該半導体装置が通常動作モードの期間に非活性化され、当該半導体装置がテスト動作モードの期間に活性化されて、前記内部回路がスタンバイ状態の間に前記第１の電源線から前記第２の電源線に定電流を流し、当該半導体装置がテスト動作モードの期間のうちで、前記内部回路がアクティブ状態の間に前記第１の電源線から前記第２の電源線に定電流を流すことを停止する、半導体装置が得られる。
【００１０】
本発明の第２の態様によれば、第１の態様に記載の半導体装置を用い、前記内部回路をテストする半導体装置のテスト方法が得られる。
【００１１】
本発明の第３の態様によれば、第１及び第２の電源線と、前記第１及び第２の電源線間に接続されたテスト定電流回路と、を有する半導体装置のテストシステムであって、前記テスト定電流回路は、テスト対象である前記半導体装置がスタンバイ状態の間に前記第１の電源線から前記第２の電源線に定電流を流し、当該半導体装置がアクティブ状態の間に前記第１の電源線から前記第２の電源線に定電流を流すことを停止する半導体装置のテストシステムが得られる。
【発明の効果】
【００１２】
本発明によれば、テスト時に複数のバンクを同時に活性化させた際の電圧降下を抑制可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置１００のブロック図である。
【図２】図１のテスト定電流回路１を示す回路図である。
【図３】図２のテスト電流制御部を示す回路図である。
【図４】半導体装置１００のテスト動作時の波形図である。
【図５】半導体装置１００のテスト方法を示すフロー図である。
【図６】半導体装置１００のテスト方法を示すフロー図である。
【図７】第２の実施形態に係る半導体装置１００ａのテスト電流制御部を示す回路図である。
【図８】第３の実施形態に係る半導体装置１００ｂのブロック図である。
【図９】第４の実施形態に係るテストシステム４００のブロック図である。
【図１０】第５の実施形態に係るテストシステム４００ａのブロック図である。
【図１１】第６の実施形態に係るテストシステム４００ｂのブロック図である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
【００１５】
まず、図１〜図３を参照して第１の実施形態に係るテスト定電流回路１を含む半導体装置１００の構成を説明する。
【００１６】
図１に示すように、半導体装置１００は、半導体メモリのバンクを有する内部回路３と、第１の電源線としての電源線ＶＤＤと第２の電源線としての接地線ＶＳＳとの間に接続され、半導体装置１００が通常動作モードの期間には非活性化されており、半導体装置１００がテスト動作モードの期間のうちで、内部回路３がスタンバイ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流し、半導体装置１００がテスト動作モードの期間のうちで、内部回路３がアクティブ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流すことを停止するテスト定電流回路１を有している。
【００１７】
半導体装置１００はまた、内部回路３に対して各種内部コマンドの供給や、テスト動作の実行を行う内部制御信号生成部５と、テスト定電流回路１および内部制御信号生成部５を制御する信号を供給するテスト動作制御部９を有している。
【００１８】
より詳細には、内部回路３は複数のメモリバンクを有するメモリセルアレイ１３を有している。複数のメモリバンクは、各々、複数のワード線ＷＬ、複数のビット線ＢＬ、及び、複数のメモリセル１１を含む。内部回路３はさらに、内部コマンド及びテスト信号に応じてメモリセルアレイ１３と外部とのデータのやり取りを制御する回路である、リード／ライト動作制御部１５を有している。第１の実施形態では、外部から供給されるテストコマンドに応答して半導体装置１００がテスト動作モードに設定されると、リード／ライト動作制御部１５には、テスト動作制御部９からテスト信号Testが供給される。テスト信号Testに応答して、リード／ライト制御部１５は、例えば、複数のバンクを同時に活性化する等して、通常動作時よりも多くのワード線ＷＬを活性状態とするテスト動作を実行可能の状態となる。
【００１９】
内部制御信号生成部５は、クロック信号ＣＬＫに応じて動作するユニットで、外部からのアドレス信号Ａｄｄ及びコマンド信号ＣＭＤに応じて各種内部コマンドＩＣＭＤを生成し、リード／ライト動作制御部１５に供給する。また、内部制御信号生成部５は、テスト動作制御部９からのテスト信号Testが供給されるとテスト動作を実行する。さらに、内部制御信号生成部５は、内部回路３がスタンバイ状態であることを示す信号である電流回路ＯＮ信号をテスト定電流回路１に供給する。
【００２０】
テスト動作制御部９は、外部からコマンド信号としてテストコマンドが供給されると、テスト信号Testを発生させ、内部制御信号生成部５とリード／ライト動作制御部１５に供給する。また、テストコマンドと同時又はテストコマンドが供給された後に、ＡＤＤ信号として供給されるテストコードに応じて、テスト定電流回路１を活性化させる信号である電流テスト信号Tcurrentと、テスト定電流回路１を流れる定電流の値を決めるための信号であるテストモード信号ＴＭ１〜ＴＭ４をテスト定電流回路１に供給する。ここで、電流テスト信号Tcurrentとテストモード信号ＴＭ１〜４の１又は複数を選択するためのテストコードは、異なるコードでも構わない。また、電流テスト信号Tcurrentを活性化するテストコードとテストモード信号ＴＭ１〜ＴＭ４の１又は複数を選択するためのテストコードは、時系列で供給されても構わない。
【００２１】
図２に示すように、テスト定電流回路１は、電流テスト信号Tcurrentに基づき、テスト定電流回路１を活性化する活性化回路１７と、電流回路ＯＮ信号に基づき定電流を流す定電流回路１９を有している。
【００２２】
活性化回路１７は、テスト定電流回路１を活性化させる信号（電流回路イネーブル信号）を出力する電流テストイネーブル部２１と、電源線ＶＤＤとテスト電源ノードＴＶＮとの間に接続されたイネーブルトランジスタＴＥＮを有している。
【００２３】
電流テストイネーブル部２１は、ここでは図１のテスト動作制御部９から供給される電流テスト信号Tcurrentを一方の入力端子で受け取り、出力がイネーブルトランジスタＴＥＮのゲートに接続された２入力ＡＮＤ回路を例示している。この２入力ＡＮＤ回路の他方の入力端子は、検査時（テスト時）、即ち、出荷前にはハイレベルに固定され、製品として出荷される際（通常動作時）には、ロウレベルに固定された電流漏出防止信号が入力され、電流テスト信号Tcurrentと電流漏出防止信号の論理積をイネーブルトランジスタＴＥＮのゲートに出力する。ここでは電流漏出防止信号を入力するために、ボンディングオプションＢＯＰを用いて、入力信号のレベルを電源電位又は接地電位に接続を切り替える構成としている。このような構成とすることで、出荷後に誤って電流テスト信号Tcurrentが活性化されてもテスト定電流回路１が活性化して余分な電流が流れることを防止できる。
【００２４】
電流テストイネーブル部２１は、テスト時に電流テスト信号Tcurrentが活性化されると、イネーブルトランジスタＴＥＮを導通状態としてテスト電源ノードＴＶＮと電源線ＶＤＤを接続する。また、テスト時に電流テスト信号Tcurrentが非活性されるとイネーブルトランジスタＴＥＮを非導通状態にして、テスト電源ノードＴＶＮと電源線ＶＤＤとを切り離す。また、通常動作時には、電流テスト信号Tcurrentの論理レベルによらず、常に、イネーブルトランジスタＴＥＮを非導通状態とすることで、テスト電源ノードＴＶＮと電源線ＶＤＤとを切り離す。
【００２５】
一方、定電流回路１９は、テスト電源ノードＴＶＮと接地線ＶＳＳとの間に並列に接続された複数の定電流部２３ａ〜２３ｄと、定電流部２３ａ〜２３ｄにそれぞれ対応して設けられ、定電流部２３ａ〜２３ｄの導通を制御する複数のテスト電流制御部ＴＣ＿１〜ＴＣ＿４を含む。図２では、一例としてテスト電流制御部及び定電流部を４組示したが、テスト電流制御部及び定電流部の数は、これに限定されるものではない。
【００２６】
各々の定電流部２３ａ〜２３ｄは、直列に接続されたＮｃｈトランジスタ２５ａ〜２５ｄと抵抗素子２７ａ〜２７ｄとを含み、Ｎｃｈトランジスタ２５ａ〜２５ｄは、対応するテスト電流制御部ＴＣ＿１〜ＴＣ＿４のいずれかから、制御信号がゲート電極に供給される。ここで、定電流部２３ａ〜２３ｄの活性化時に流れる電流量は、実質的に互いに同一にしてもよいし、互いに異なる電流量、具体的には２のべき乗ずつ電流量が異なるように設定してもよい。また、図２では、定電流部２３ａ〜２３ｄの具体例として、直列に接続されたＮｃｈトランジスタ２５ａ〜２５ｄと抵抗素子２７ａ〜２７ｄを含む例を示したが、本発明の定電流回路１９は、この構成に限定されるものではなく、制御信号に応じてオン／オフ可能な定電流回路であれば、本実施形態に適用可能である。
【００２７】
図３に示すように、テスト電流制御部ＴＣ＿１〜４は、２入力ＡＮＤ回路２９を含む。この２入力ＡＮＤ回路２９の一方の入力端子には、それぞれ対応するテストモード信号ＴＭ１〜ＴＭ４のいずれかが図１のテスト動作制御部９から入力され、他方の入力端子には、図１の内部制御信号生成部５から電流回路ＯＮ信号が供給され、これらの論理積をＮｃｈトランジスタ２５ａ〜２５ｄのゲートに出力する。
【００２８】
テスト電流制御部ＴＣ＿１〜ＴＣ＿４は、対応するテストモード信号ＴＭ１〜ＴＭ４のいずれかが活性レベルであり、かつ、電流回路ＯＮ信号が活性レベルを示すハイレベルを取るときに、対応する定電流部２３ａ〜２３ｄのＮｃｈトランジスタ２５ａ〜２５ｄを導通状態として、対応する定電流部２３ａ〜２３ｄを活性状態とする。一方、対応するテストモード信号ＴＭ１〜ＴＭ４及び電流回路ＯＮ信号の少なくとも一方が非活性レベルを示すロウレベルをとるときには、対応する定電流部２３ａ〜２３ｄのＮｃｈトランジスタ２５ａ〜２５ｄを非導通状態として、対応する定電流部２３ａ〜２３ｄを非活性状態とする。
【００２９】
前述の通り、テストモード信号ＴＭ１〜ＴＭ４は、テストコードにより選択的に活性化され、一方、電流回路ＯＮ信号は、テスト時に、リード／ライト動作制御部１５がスタンバイ状態にあるときに活性化される。従って、テスト電流制御部ＴＣ＿１〜ＴＣ＿４は、テストコードによって選択された定電流部２３ａ〜２３ｄを、テスト時にリード／ライト動作制御部１５がスタンバイ状態にあるときに活性化する。
【００３０】
一方、テスト時にリード／ライト動作制御部１５がアクティブ状態にあるときには、テスト電流制御部ＴＣ＿１〜ＴＣ＿４は、定電流部２３ａ〜２３ｄを非活性化とする。
【００３１】
また、それぞれの定電流部２３ａ〜２３ｄは、活性化されたときにテスト電源ノードＴＶＮと接地線ＶＳＳを接続し、自身に定電流を流す。ここで、電源線ＶＤＤ及び接地線ＶＳＳは、図１の内部回路３にも共通に接続されている。そのため、テスト時において、上述のとおり、相対的に消費電流が小さい状態であるリード／ライト動作制御部１５がスタンバイ状態にあるときに定電流部２３ａ〜２３ｄが活性化され、相対的に消費電流が大きい状態であるリード／ライト動作制御部１５がアクティブ状態にあるときに定電流部２３ａ〜２３ｄが非活性化されることで、テスト時の消費電力の急変による電源線ＶＤＤの電圧降下を抑制することが可能である。
【００３２】
より具体的には、テストの際に、図４に示すように、外部から内部制御信号生成部５にコマンド信号ＣＭＤとして内部アクティブコマンドＡＣＴが入力されると、リード／ライト動作制御部１５はスタンバイ状態からアクティブ状態に遷移するが、この際に、スタンバイ期間とアクティブ期間での消費電流Ippsの差が生じ（図４のΔIpps）、電源線ＶＤＤの電圧降下が生じる。
【００３３】
しかしながら、半導体装置１００はリード／ライト動作制御部１５がアクティブ状態にあるときに電流回路ＯＮ信号を活性レベルのハイレベルから非活性レベルのロウレベルへと遷移させ、定電流部２３ａ〜２３ｄが非活性化されるため、スタンバイ期間からアクティブ期間への移行時（ＡＣＴコマンドの入力時）のΔIppsを抑制し、電源線ＶＤＤの電圧降下を抑制する。
【００３４】
その後、プリチャージコマンドが供給されるまで、電流回路ＯＮ信号は非活性レベルに保持され、外部からプリチャージコマンドが供給されると、内部プリチャージコマンドＰＲＥをリード／ライト動作制御部１５に供給して、リード／ライト動作制御部１５をアクティブ状態からスタンバイ状態に遷移させると共に、電源回路ＯＮ信号を非活性レベルのロウレベルから活性レベルのハイレベルに遷移させる。
【００３５】
なお、スタンバイ状態で流れる定電流の値は、定電流部２３ａ〜２３ｄのうち、活性化させるものの数や、その組み合わせで調整可能である。
【００３６】
そのため、テストの内容によってΔIppsが異なる場合であっても、定電流の値をテストに対応するように異なる値に設定できる。 
以上が半導体装置１００の構成の説明である。
【００３７】
次に、図１〜図５を参照して、内部回路３のテスト方法について説明する。
【００３８】
ここでは、２通りのテスト方法を例示するが、本発明のテスト方法は必ずしもこれらに限定されるものではない。
【００３９】
＜テスト例１＞
まず、図５を主に参照してテスト方法の例１を説明する。 
例１は、複数のテスト（Functionテスト）間において、スタンバイ→アクティブの電流変化量が実質的に同一の場合の例である。
【００４０】
最初に、内部回路３のテストに先立ち、テスト時（Functionテスト）のスタンバイ→アクティブの消費電流Ippsを測定しておき、活性化する定電流部２３ａ〜２３ｄの組み合わせを決めておく（図５のＳ１０１）。
【００４１】
次に、Ｓ１０１で決定された組み合わせに応じて、テストコードを入力し、所定のFunctionテストを行う（図５のＳ１０２、Ｓ１０３）。
【００４２】
なお、具体的なテスト内容と方法は、本実施形態では特に限定されるものではないが、テスト内容の一例としてはメモリバンクの不良テストが挙げられる。
【００４３】
また、テスト方法の例としては、メモリバンク（メモリセルアレイ１３）に対してテスト用データの書き込み／読み出しを行って書き込み／読み出しデータを比較することにより不良セルを検出する方法が挙げられる。
【００４４】
また、前述のように、例１では、複数のFunctionテスト間において、スタンバイ→アクティブの電流変化量が実質的に同一であるため、複数のFunctionテストにおいて、実質的に同一のテスト定電流を流す（即ち、活性化させる定電流部が実質的に等しい）。
【００４５】
＜テスト例２＞
次に、図６を主に参照してテスト方法の例２を説明する。 
例２は、複数のFunctionテスト間において、スタンバイ→アクティブの電流変化量が異なる場合の例である。
【００４６】
最初に、内部回路３のテストに先立ち、テスト時（Functionテスト）のスタンバイ→アクティブの消費電流Ippsを、テストごとに測定しておき、活性化する定電流部２３ａ〜２３ｄの組み合わせを決めておく（図６のＳ２０１、Ｓ２０２）。ここでは、Ｓ２０１、Ｓ２０２で異なるFunctionテストにおける活性化する定電流部２３ａ〜２３ｄの組み合わせを決めている。
【００４７】
次に、Ｓ２０１で決定した定電流部２３ａ〜２３ｄの組み合わせに応じて、テストコードを入力し、所定のFunctionテストを行い（図６のＳ２０３）、さらに、Ｓ２０２で決定した定電流部２３ａ〜２３ｄの組み合わせに応じて、テストコードを入力し、所定のFunctionテストを行う（図６のＳ２０４）。なお、テスト内容および方法については、例１で説明したものの同様である。以後は必要に応じて所定の回数、Ｓ２０１、Ｓ２０２のいずれかで決定した定電流部２３ａ〜２３ｄの組み合わせに応じて、テストコードを入力し、所定のFunctionテストを行う（図６のＳ２０５参照）。 
以上が内部回路３のテスト方法の説明である。
【００４８】
このように、第１の実施形態によれば、半導体装置１００は、第１の電源線としての電源線ＶＤＤと第２の電源線としての接地線ＶＳＳとの間に接続され、半導体装置１００が通常動作モードの期間には非活性化されており、半導体装置１００がテスト動作モードの期間のうちで、内部回路３がスタンバイ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流し、半導体装置１００がテスト動作モードの期間のうちで、内部回路３がアクティブ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流すことを停止するテスト定電流回路１を有している。
【００４９】
そのため、テスト時の消費電力の急変による電源線ＶＤＤの電圧降下を抑制することが可能である。
【００５０】
次に、第２の実施形態について、図７を参照して説明する。
【００５１】
第２の実施形態は、第１の実施形態において、テスト電流制御部ＴＣ＿１〜ＴＣ＿４に入力される、テストモード信号ＴＭ１〜ＴＭ４を活性化させる信号を入力する回路として、ヒューズ（またはアンチヒューズ）を用いたものである。
【００５２】
なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
【００５３】
図７に示すように、第２の実施形態に係る半導体装置１００ａのテスト電流制御部ＴＣ＿１〜４は、２入力ＡＮＤ回路２９の一方の入力端子に、それぞれ対応するテストモード信号ＴＭ１〜４とヒューズ回路４３からの出力信号の論理和が入力されるようになっている。
【００５４】
具体的には、テスト電流制御部ＴＣ＿１〜ＴＣ＿４は、２入力ＡＮＤ回路２９の一方の入力端子に２入力ＯＲ回路４１が接続されている。
【００５５】
２入力ＯＲ回路４１の一方の入力端子には、テストモード信号ＴＭ１〜４が入力されるようになっており、他方の入力端子にはヒューズ回路４３が接続され、ヒューズ回路４３からの出力信号が入力されるようになっている。
【００５６】
ヒューズ回路４３は電源線と接地線の間に、ヒューズ回路トランジスタ４５とヒューズ４７が直列に接続されており、さらに、ヒューズ回路トランジスタ４５の出力信号が２入力ＯＲ回路４１に入力可能に接続されている。
【００５７】
この構成においては、ヒューズ４７が接続され、ヒューズ回路トランジスタ４５が導通した状態では、ヒューズ回路４３を流れる電流はヒューズ４７を介して接地線側に流れるため、２入力ＯＲ回路４１にハイレベルの信号は入力されない。
【００５８】
一方、図７に示す状態からヒューズ４７を切断すると、２入力ＯＲ回路４１にハイレベルの信号が入力され、これによりテストモード信号ＴＭ１〜ＴＭ４の入力の有無によらず、定電流部２３ａ〜２３ｄを活性化させることができる。
【００５９】
そのため、テストモード信号ＴＭ１〜ＴＭ４を使用できない場合、例えばウェハ試験時と同一のテストモードを使用することができない、後工程試験（半導体装置１００をパッケージングした後のテスト）において、電圧降下が発生する場合でも、定電流部２３ａ〜２３ｄを活性化させることができる。
【００６０】
なお、ヒューズ４７の代わりにアンチヒューズを用いてもよい。 
この場合には、活性化させたくない定電流部２３ａ〜２３ｄに対応するテスト電流制御部のアンチヒューズを破壊（導通状態とする）することにより、ヒューズ回路４３の出力信号をロウレベルにでき、定電流部２３ａ〜２３ｄを非活性化できる。
【００６１】
なお、半導体装置１００ａのその他の構成は、第１の実施形態と同様であるため、説明を省略する。
【００６２】
このように、第２の実施形態によれば、半導体装置１００ａは、第１の電源線としての電源線ＶＤＤと第２の電源線としての接地線ＶＳＳとの間に接続され、半導体装置１００ａが通常動作モードの期間には非活性化されており、半導体装置１００ａがテスト動作モードの期間のうちで、内部回路３がスタンバイ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流し、半導体装置１００ａがテスト動作モードの期間のうちで、内部回路３がアクティブ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流すことを停止するテスト定電流回路１を有している。
【００６３】
そのため、テスト時の消費電力の急変による電源線ＶＤＤの電圧降下を抑制することが可能である。
【００６４】
また、第２の実施形態によれば、半導体装置１００ａは、テスト電流制御部ＴＣ＿１〜ＴＣ＿４が、２入力ＡＮＤ回路の一方の入力端子に、それぞれ対応するテストモード信号ＴＭ１〜ＴＭ１４とヒューズ回路４３からの出力信号の論理和が入力されるようになっており、ヒューズ回路４３のヒューズ４７を切断することにより、定電流部２３ａ〜２３ｄを活性化させることが可能である。
【００６５】
そのため、ウェハ試験時と同一のテストモードを使用することができない、後工程試験において、電圧降下が発生する場合でも、定電流部２３ａ〜２３ｄを活性化させることができる。
【００６６】
次に、第３の実施形態について、図８を参照して説明する。
【００６７】
第３の実施形態は、第１の実施形態において、テスト定電流回路２を複数設けたものである。
【００６８】
なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
【００６９】
図８に示すように、第３の実施形態に係る半導体装置１００ｂは、電源線ＶＤＤと接地線ＶＳＳが複数組（図８では３組）設けられており、各々の電源線ＶＤＤと接地線ＶＳＳの間には各組の電源線ＶＤＤと接地線ＶＳＳに対応するテスト定電流回路２が接続されている。
【００７０】
テスト定電流回路２は、第１の実施形態に係るテスト定電流回路１と同様の構成を有し、電流回路ＯＮ信号、電流テスト信号Tcurrent、テストモード信号ＴＭ１〜ＴＭ４が供給される。ただし、個々のテスト定電流回路２の電流駆動能力、即ちテスト定電流回路２を流れる最大電流量は、テスト定電流回路１よりも小さく、好ましくはテスト定電流回路１を流れる最大電流量を、テスト定電流回路２の個数で割った値である。
【００７１】
このように、電源線ＶＤＤと接地線ＶＳＳが複数組ある場合は、テスト定電流回路２を複数組、分散して設けてもよい。
【００７２】
このような構成とすることにより、一組の電源線ＶＤＤと接地線ＶＳＳの間に大電流が流れることを抑制できる。
【００７３】
このように、第３の実施形態によれば、半導体装置１００ｂは、第１の電源線としての電源線ＶＤＤと第２の電源線としての接地線ＶＳＳとの間に接続され、半導体装置１００ｂが通常動作モードの期間には非活性化されており、半導体装置１００ｂがテスト動作モードの期間のうちで、内部回路３がスタンバイ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流し、半導体装置１００ｂがテスト動作モードの期間のうちで、内部回路３がアクティブ状態の間に電源線ＶＤＤから接地線ＶＳＳに定電流を流すことを停止するテスト定電流回路２を有している。 
従って、第１の実施形態と同様の効果を奏する。
【００７４】
また、第３の実施形態によれば、半導体装置１００ｂは、電源線ＶＤＤと接地線ＶＳＳが複数組設けられており、各々の電源線ＶＤＤと接地線ＶＳＳの間に、対応するテスト定電流回路２が接続されている。
【００７５】
そのため、第１の実施形態と比較して、一組の電源線ＶＤＤと接地線ＶＳＳの間に大電流が流れることを抑制できる。
【００７６】
次に、第４の実施形態について、図９を参照して説明する。
【００７７】
第４の実施形態は、第１〜第３の実施形態とは異なり、半導体装置に定電流回路を配置するのではなく、テストボード上に定電流回路を配置し、ウェハ状態で複数の半導体装置を同時にテスト可能な構造としたものである。
【００７８】
なお、第４の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
【００７９】
まず、テストシステム４００の構成について、図９を参照して説明する。
【００８０】
図９に示すように、テストシステム４００は、半導体ウェハ６００上の半導体装置２００＿０〜２００＿ｎのテストを実行する装置であるテスト装置４０１と、テスト装置４０１とテスト対象である半導体装置を接続するプローブカード４０３を有しており、プローブカード４０３には、半導体装置２００＿０〜２００＿ｎがそれぞれ接続可能となっている。
【００８１】
図９では、半導体ウェハ６００に所定の製造工程を経て複数の半導体装置２００＿０〜２００＿ｎを形成した後に、これらの半導体装置をウェハ状態でテストするテストシステム４００が図示されている。好ましくは、このテストは、複数の半導体装置２００＿０〜２００＿ｎのうちの複数個に対して同時に実施される。
【００８２】
半導体装置２００＿０〜２００＿ｎは、ここでは半導体ウェハ６００上に形成された半導体装置であるが、第１〜第３の実施形態に係る半導体装置とは異なり、テスト定電流回路１または２は形成されていない。即ち、テスト対象の半導体装置２００＿０〜２００＿ｎは公知の構造であってもよい。
【００８３】
なお、図９では、半導体装置２００＿０〜２００＿ｎのそれぞれの外部端子として、電源線ＶＤＤと接地線ＶＳＳ用の端子とコマンド信号ＣＭＤ用の端子のみが図示されているが、半導体装置２００＿０〜２００＿ｎは不図示のクロック端子、アドレス端子、及び、データ端子等のその他の外部端子も有する。
【００８４】
プローブカード４０３は、テスト装置４０１と半導体ウェハ６００上の半導体装置２００＿０〜２００＿ｎとを電気的に接続するためのカードである。
【００８５】
具体的には、プローブカード４０３は、それぞれテスト装置４０１の複数の入出力端子に対応して接続される入出力端子と、それぞれ半導体装置２００＿０〜２００＿ｎの外部端子であるパッドに対応して接続される複数のプローブ４２１とを備える。さらに、複数の入出力端子のそれぞれを対応する１又は複数のプローブ４２１に接続する配線をも含む。
【００８６】
なお、半導体装置２００＿０〜２００＿ｎと同様に、プローブカード４０３は、図示した信号／電源以外に、図示しないクロック、アドレス、及びデータ等の入出力端子及びプローブ４２１を有する。
【００８７】
ここで、第４の実施形態においては、このプローブカード４０３上の電源線ＶＤＤと接地線ＶＳＳ間に、定電流回路１ａとして動作する複数のリレー回路４０７−１〜４０７−ｋを配置している。
【００８８】
これら複数のリレー回路４０７−１〜４０７−ｋには、テスト装置４０１の制御部５０５からそれぞれ対応する制御信号ＣＴＬ１〜ｋが供給される。リレー回路４０７−１〜４０７−ｋのそれぞれは、対応する制御信号ＣＴＬ１〜ｋに応答して、導通状態又は非導通状態のいずれかに設定される。
【００８９】
より具体的には、ウェハ上のテスト対象となっている複数個の半導体装置がスタンバイ状態の時には、予め定められた所定のリレー回路が導通状態となることで、プローブカード４０３上の電源線ＶＤＤと接地線ＶＳＳの間に所望の大きさの定電流を流す。
【００９０】
その後、テスト対象となっている複数個の半導体装置がスタンバイ状態からアクティブ状態に変化し半導体装置の消費電流が急激に増加するときに、これら所定のリレー回路が非導通状態となり、電源線ＶＤＤと接地線ＶＳＳの間の定電流を遮断する。その結果、半導体装置の消費電流が急激に増加しても、プローブカード４０３上の定電流の減少がその増加分を相殺するため、電源電圧の低下を抑制することができる。
【００９１】
一方、テスト装置４０１は、半導体ウェハ６００上の半導体装置２００＿０〜２００＿ｎのテストを実行する装置である。
【００９２】
具体的には、テスト装置４０１は、ＶＤＤ電源発生部５０１、ＶＳＳ電源発生部５０３、及び、制御部５０５を有し、ＶＤＤ電源、ＶＳＳ電源、コマンド信号ＣＭＤをプローブカード４０３を介してテスト対象の半導体装置に供給すると共に、制御信号ＣＴＬ１〜kをプローブカード４０３上のリレー回路４０７−１〜４０７−ｋに対応して供給する。
【００９３】
また、制御部５０５は、テスト対象となる半導体装置をスタンバイ状態からアクティブ状態に変化させるためにアクティブコマンドＡＣＴを発生するとともに、このアクティブコマンドＡＣＴと同時または予め定められた所定の期間後に、所定の制御信号ＣＴＬ１〜kを非活性化させることで、半導体装置及びプローブカード４０３の上記動作を実現する。尚、制御部５０５は、テスト対象の半導体装置がスタンバイ状態の時には、所定の制御信号ＣＴＬ１〜kを活性化させており、残りの制御信号ＣＴＬ１〜ｋは非活性状態としている。
【００９４】
また、スタンバイ時に活性化される所定の制御信号ＣＴＬ１〜ｋは、第１の実施形態の＜テスト例１＞、＜テスト例２＞に定めた方法と同様の方法で決定することができる。ただし、第４の実施形態では、複数個の半導体装置を同時にテストするため、個別の半導体装置におけるスタンバイ→アクティブの電流変化量をテストされる半導体装置の個数倍した定電流を流す必要がある。
【００９５】
また、テスト装置４０１の制御部５０５がアクティブコマンドＡＣＴを発生してから所定の期間後に制御信号ＣＴＬ１〜ｋの制御を行う場合、この所定の期間は、予め、テスト装置４０１がアクティブ信号を発生してから実際に半導体装置がアクティブ状態となり消費電流が増大するまでに期間を測定することで定めることができる。 
以上がテストシステム４００の構成である。
【００９６】
このように、第４の実施形態によれば、テストシステム４００は、電源線ＶＤＤと接地線ＶＳＳと、電源線ＶＤＤと接地線ＶＳＳの間に接続されたリレー回路４０７−１〜４０７−ｋを有し、リレー回路４０７−１〜４０７−ｋは、半導体装置がスタンバイ状態の時には、予め定められた所定のリレー回路が導通状態となることで、プローブカード４０３上の電源線ＶＤＤと接地線ＶＳＳの間に所望の大きさの定電流を流し、半導体装置がスタンバイ状態からアクティブ状態に変化し半導体装置の消費電流が急激に増加するときに、所定のリレー回路が非導通状態となり、電源線ＶＤＤと接地線ＶＳＳの間の定電流を遮断する。 
従って第１の実施形態と同様の効果を奏する。
【００９７】
また、第４の実施形態によれば、定電流回路１ａとしてのリレー回路４０７−１〜４０７−ｋは、半導体装置２００＿０〜２００＿ｎではなく、テストシステム４００のプローブカード４０３上に設けられている。
【００９８】
そのため、第１の実施形態とは異なり、公知の構造の半導体装置のテストを複数同時に行うことができる。
【００９９】
次に、第５の実施形態について、図１０を参照して説明する。
【０１００】
第５の実施形態は、第４の実施形態において、プローブカード４０３上にカウンタ回路４１１を設け、カウンタ回路４１１が制御信号を生成する構成としたものである。
【０１０１】
なお、第５の実施形態において、第４の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第４の実施形態と異なる部分について説明する。
【０１０２】
図１０に示すように、第５の実施形態に係るテストシステム４００ａは、プローブカード４０３上にカウンタ回路４１１が設けられている。
【０１０３】
カウンタ回路４１１には、テスト装置４０１からのカウンタ制御信号ＣＣＴＬが入力される構成となっている。
【０１０４】
また、カウンタ回路４１１は制御信号ＣＴＬ１〜ｋを対応するリレー回路４０７−１〜４０７−ｋに出力する構成となっている。
【０１０５】
即ち、テストシステム４００ａは、テストシステム４００のように、プローブカード４０３上の複数のリレー回路４０７−１〜４０７−ｋのそれぞれをテスト装置４０１の制御部５０５からの制御信号ＣＴＬ１〜ｋで直接制御する構成ではなく、プローブカード４０３上にカウンタ回路４１１を配置し、カウンタ回路４１１が、テスト装置４０１の制御部５０５から入力されるカウンタ制御信号ＣＣＴＬに応じて、制御信号ＣＴＬ１〜ｋを発生する構成となっている。
【０１０６】
このように、リレー回路４０７−１〜４０７−ｋの制御は、必ずしもテスト装置４０１の制御部５０５が直接制御する必要はなく、カウンタ回路４１１およびカウンタ制御信号ＣＣＴＬを用いた制御を行っても良い。
【０１０７】
このように、第５の実施形態によれば、テストシステム４００ａは、電源線ＶＤＤと接地線ＶＳＳと、電源線ＶＤＤと接地線ＶＳＳの間に接続されたリレー回路４０７−１〜４０７−ｋを有し、リレー回路４０７−１〜４０７−ｋは、半導体装置がスタンバイ状態の時には、予め定められた所定のリレー回路が導通状態となることで、プローブカード４０３上の電源線ＶＤＤと接地線ＶＳＳの間に所望の大きさの定電流を流し、半導体装置がスタンバイ状態からアクティブ状態に変化し半導体装置の消費電流が急激に増加するときに、所定のリレー回路が非導通状態となり、電源線ＶＤＤと接地線ＶＳＳの間の定電流を遮断する。 
従って第１の実施形態と同様の効果を奏する。
【０１０８】
次に、第６の実施形態について、図１１を参照して説明する。
【０１０９】
第６の実施形態は、第４の実施形態において、プローブカード４０３上に電流源制御回路４１３を設けて、電源線ＶＤＤと接地線ＶＳＳの間の電位が常に一定になるように電流源制御回路４１３がリレー回路４０７−１〜４０７−ｋの導通を制御する構成としたものである。
【０１１０】
なお、第６の実施形態において、第４の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第４の実施形態と異なる部分について説明する。
【０１１１】
図１１に示すように、第６の実施形態に係るテストシステム４００ｂは、プローブカード４０３上に制御部としての電流源制御回路４１３が設けられている。
【０１１２】
電流源制御回路４１３は、電源線ＶＤＤと接地線ＶＳＳに接続され、電源線ＶＤＤと接地線ＶＳＳ間の電位差が入力されるようになっており、当該電位差に基づき、制御信号ＣＴＬ１〜ｋを生成し、電源線ＶＤＤと接地線ＶＳＳ間の電位差が実質的に一定になるように、リレー回路４０７−１〜４０７−ｋの導通を制御する。
【０１１３】
このように、定電流回路１ａはテストに伴う電源線ＶＤＤと接地線ＶＳＳの間の電位差の変化を抑制可能な構成であれば、必ずしもテスト装置４０１側で制御する必要はない。
【０１１４】
このように、第６の実施形態によれば、テストシステム４００ｂは、電源線ＶＤＤと接地線ＶＳＳと、電源線ＶＤＤと接地線ＶＳＳの間に接続されたリレー回路４０７−１〜４０７−ｋを有し、リレー回路４０７−１〜４０７−ｋは、半導体装置がスタンバイ状態の時には、予め定められた所定のリレー回路が導通状態となることで、プローブカード４０３上の電源線ＶＤＤと接地線ＶＳＳの間に所望の大きさの定電流を流し、半導体装置がスタンバイ状態からアクティブ状態に変化し半導体装置の消費電流が急激に増加するときに、所定のリレー回路が非導通状態となり、電源線ＶＤＤと接地線ＶＳＳの間の定電流を遮断する。 
従って、第４の実施形態と同様の効果を奏する。
【０１１５】
また、第６の実施形態によれば、テストシステム４００ｂは、プローブカード４０３上に電流源制御回路４１３が設けられており、電源線ＶＤＤと接地線ＶＳＳ間の電位差が実質的に一定になるように、リレー回路４０７−１〜４０７−ｋの導通を制御する。
【０１１６】
そのため、テスト装置４０１から制御信号を送ることなく、電源線ＶＤＤと接地線ＶＳＳ間の電位差を制御できる。
【産業上の利用可能性】
【０１１７】
以上、本発明を実施形態に基づき説明したが、本発明は実施形態には限定されない。当業者であれば、本発明の範囲内において各種変形例や改良例に相当するのは当然であり、これらも本発明に属するものと了解される。
【０１１８】
例えば、上記した実施形態では、本発明を、メモリセルアレイのテストに適用した場合について説明したが、本発明は、何等、これに限定されることなく、テスト時に電源の電圧降下を抑制する必要があるすべての回路のテストに適用することができる。
【０１１９】
また、上記した実施形態では、複数の定電流回路を用いて電源線ＶＤＤと接地線ＶＳＳの間に流れる電流量を変化させることを説明してきたが、活性化させる定電流回路の個数を変化させることで電流を可変に制御できることから、これら複数の定電流回路を１つの可変電流回路とみなすことも可能である。
【符号の説明】
【０１２０】
１        ：テスト定電流回路
２        ：テスト定電流回路
３        ：内部回路
５        ：内部制御信号生成部
９        ：テスト動作制御部
１１      ：メモリセル
１３      ：メモリセルアレイ
１５      ：リード／ライト動作制御部
１７      ：活性化回路
１９      ：定電流回路
２１      ：電流テストイネーブル部
２３ａ    ：定電流部
２３ｂ    ：定電流部
２３ｃ    ：定電流部
２３ｄ    ：定電流部
２５ａ    ：Ｎｃｈトランジスタ
２５ｂ    ：Ｎｃｈトランジスタ
２５ｃ    ：Ｎｃｈトランジスタ
２５ｄ    ：Ｎｃｈトランジスタ
２７ａ    ：抵抗素子
２７ｂ    ：抵抗素子
２７ｃ    ：抵抗素子
２７ｄ    ：抵抗素子
４１      ：２入力ＯＲ回路
４３      ：ヒューズ回路
４５      ：ヒューズ回路トランジスタ
４７      ：ヒューズ
１００    ：半導体装置
１００ａ  ：半導体装置
２００＿０〜２００＿ｎ：半導体装置
４００    ：テストシステム
４００ａ  ：テストシステム
４００ｂ  ：テストシステム
４０１    ：テスト装置
４０３    ：プローブカード
４０７−１〜４０７−ｋ：リレー回路
４１１    ：カウンタ回路
４１３    ：電流源制御回路
４２１    ：プローブ
５０１    ：ＶＤＤ電源発生部
５０３    ：ＶＳＳ電源発生部
５０５    ：制御部
６００    ：半導体ウェハ
ＴＥＮ    ：イネーブルトランジスタ
ＴＶＮ    ：テスト電源ノード
ＶＤＤ    ：電源線
ＶＳＳ    ：接地線
ＴＣ＿１    ：テスト電流制御部
ＴＣ＿２    ：テスト電流制御部
ＴＣ＿３    ：テスト電流制御部
ＴＣ＿４    ：テスト電流制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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