(57)【要約】【課題】  並列ドハティ増幅器の冷却規模を小さくすることを目的とする。【解決手段】  複数系統の入出力ポートを持つプッシュプル型トランジスタを複数個並列接続する並列ドハティ増幅器であって、隣り合うプッシュプル型トランジスタの片系トランジスタ同士でキャリア増幅回路またはピーク増幅回路を構成する。【選択図】      図１
2014160916.tif 000002
【特許請求の範囲】
【請求項１】
複数系統の入出力ポートを持つプッシュプル型トランジスタを複数個並列接続する並列ドハティ増幅器であって、隣り合うプッシュプル型トランジスタの片系トランジスタ同士でキャリア増幅回路またはピーク増幅回路を構成することを特徴とする並列ドハティ増幅器。
【請求項２】
第１のプッシュプル型トランジスタの一方のトランジスタ（方系トランジスタという）と、それに隣接する第２のプッシュプル型トランジスタが有する複数の方系トランジスタのうち、前記第１のプッシュプル型トランジスタに隣接する側の方系トランジスタでキャリア増幅回路またはピーク増幅回路を構成する請求項１に記載の並列ドハティ増幅器。
【請求項３】
前記並列ドハティ増幅器を筒状または環状に設置し、前記筒状または環状に設置した一方の端のドハティ増幅器の方系のトランジスタと他方の端のドハティ増幅器の方系のトランジスタでキャリア増幅器またはピーク増幅回路を構成することを特徴とする請求項１または２に記載の並列ドハティ増幅器。
【請求項４】
複数系統の入出力ポートは２系統の入出力ポートである請求項１、２，または３のいずれか一項に記載の並列ドハティ増幅器。
【請求項５】
前記プッシュプル型トランジスタはプッシュプル型ＦＥＴまたはプッシュプル型バイポーラトランジスタである請求項１、２、３または４のいずれか１項に記載の並列ドハティ増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はドハティ増幅器を複数個並列に接続した並列ドハティ増幅器に関し、特に発熱量を小さくした並列ドハティ増幅器に関する。
【背景技術】
【０００２】
モバイルやデジタル放送用テレビ送信機などで使用される電力増幅器では、高出力化、広帯域性が要求される。そのため電力増幅器を構成する増幅器（トランジスタ）はプッシュプル型のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）を用いる。その理由は、プッシュプル型のＦＥＴでは、インピーダンス変換比が小さいため、周波数帯域的に有利なインピーダンス整合回路が実現できるためである。
【０００３】
また一方で、電力増幅器には、送信システム全体の消費電力に占める割合が大きいことから、高効率化の様々な研究・開発が行われており、その手段の１つとして、ドハティ増幅器が知られている（例えば特開平７−２２８５２号公報：特許文献１）。
【０００４】
この特許文献１の図２に一般的なドハティ増幅器が示されている。入力信号をキャリア増幅器３０と１／４波長ネットワーク３６に分け、このキャリア増幅器３０の出力に１／４波長ネットワーク３４を接続し、１／４波長ネットワーク３６の出力をピーク増幅器３２に接続し、１／４波長ネットワーク３４とピーク増幅器３２を負荷Ｒ／２に接続している。
【０００５】
高出力時にはキャリア増幅器３０とピーク増幅器３２を同時に動作させるが、低出力時にはピーク増幅器３２を停止させ、キャリア増幅回路３０だけを動作させることで消費電力を低減している。
【０００６】
また図５は背景技術を説明する図で、プッシュプル型ＦＥＴを用いたドハティ増幅器５１０を複数個並列に接続（並列合成）したもののブロック図である。この並列合成したドハティ増幅器を、本出願では並列ドハティ増幅器と呼ぶ。
【０００７】
並列ドハティ増幅器５１０は、入力端子５１、分配回路５４，キャリア増幅回路５６、ピーク増幅回路５７，合成回路５５，出力端子５２を備えている。キャリア増幅回路５６は、入力整合回路５６１、プッシュプル型ＦＥＴ５３１および出力整合回路５６２で構成している。またピーク増幅回路５７は、入力整合回路５７１、プッシュプル型ＦＥＴ３２および出力整合回路５７２で構成している。
【０００８】
入力端子５１の出力には分配回路５４が接続され、分配回路５４はキャリア増幅回路５６の入力整合回路５６１及びピーク増幅回路５７の入力整合回路５７１に接続する。キャリア増幅回路５６の出力整合回路５６２及びピーク増幅回路５７の出力整合回路５７２は、合成回路５５に接続し、合成回路５５の出力は出力端子５２に接続する。
【０００９】
プッシュプル型ＦＥＴ５３１、５３２は、それぞれ１つのパッケージに２つのＦＥＴをソースコモンで接続したものであり、入出力ポートを２系統持っている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平７−２２８５２号公報
【特許文献２】再公表特許ＷＯ２００８／０５５３４
【発明の概要】
【発明が解決しようとする課題】
【００１１】
キャリア増幅回路、ピーク増幅回路にプッシュプル型ＦＥＴを用いたドハティ増幅器では、それぞれのプッシュプル型ＦＥＴの発熱量は、キャリア増幅回路に用いたプッシュプル型ＦＥＴの発熱量の方がピーク増幅回路に用いたプッシュプル型ＦＥＴの発熱量よりもずっと大きい。
【００１２】
その結果、冷却規模（能力）は、キャリア増幅回路に用いたプッシュプル型ＦＥＴの発熱量に合わせる必要があり、必要な冷却規模が大きくなってしまう、例えば水冷が必要、あるいは空冷でも強力なファンや大きな放熱器が必要になるという課題があった。
【００１３】
再公表特許ＷＯ２００８／０５５３４（特許文献２）では、並列ドハティ増幅器において、キャリア増幅器同士を同一の放熱器（キャリア増幅素子用放熱器）に搭載し、さらにピーク増幅素子同士を他の同一の放熱器（ピーク増幅素子用放熱器）に搭載して温度上昇の均一化を図っている。
【００１４】
この特許文献２によれば、一つの放熱器内では温度上昇がほぼ同じになる。しかし前述のように発熱量はキャリア増幅器の方がずっと大きい。そのためキャリア増幅素子用放熱器側の温度上昇がピーク増幅素子用放熱器側よりずっと大きくなり、冷却規模を小さくできないという課題は解決されないままである。
【００１５】
本発明の目的は、この課題を解決し、冷却規模を軽減できる並列ドハティ増幅器を提供することである。
【課題を解決するための手段】
【００１６】
本発明は、複数系統の入出力ポートを持つプッシュプル型トランジスタを複数個並列接続する並列ドハティ増幅器であって、隣り合うプッシュプル型トランジスタの片系トランジスタ同士でキャリア増幅回路またはピーク増幅回路を構成することを特徴とする並列ドハティ増幅器である。
【発明の効果】
【００１７】
本発明によれば、プッシュプル型トランジスタを用いた並列ドハティ増幅器おいて、冷却規模を軽減させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態の並列ドハティ増幅器のブロック図である。
【図２】本発明の第１実施形態の並列ドハティ増幅器の出力電力に対する発熱量を示す図である。
【図３】図５の一般的な並列ドハティ増幅器の出力電力に対する発熱量を示す図である。
【図４】本発明の第２の実施形態の並列ドハティ増幅器を説明するブロック図である。
【図５】一般的な並列ドハティ増幅器のブロック図である。
【発明を実施するための形態】
【００１９】
（第１の実施形態）
（構成の説明）
本発明の第１の実施形態の構成について図１，２，３を参照して詳細に説明する。図１は、本実施形態の並列ドハティ増幅器１１０の構成を示したものである。
【００２０】
並列ドハティ増幅器１１０は、入力端子１１、分配回路１４，キャリア増幅回路１６、ピーク増幅回路１７，合成回路１５，出力端子１２を備えている。プッシュプル型ＦＥＴ１３１，１３２は図５で述べたプッシュプル型ＦＥＴと同様で、それぞれ１つのパッケージに２つのＦＥＴをソースコモンで接続したものであり、入出力ポートを２系統持っている。なお図１で符号１１０が示す枠はプリント基板をイメージしている。
【００２１】
本実施形態では、隣り合うプッシュプル型ＦＥＴ（例えば１３２と１３３、１３２と１３３、・・・）の隣り合う片一方のＦＥＴ（以下方系のＦＥＴ）同士を接続して、キャリア増幅器またはピーク増幅回路を構成する。本実施形態で用いるプッシュプル型ＦＥＴは、全て同じ特性を持っているものとする。
【００２２】
キャリア増幅回路１６は、入力整合回路１６１、プッシュプル型ＦＥＴ１３１、１３２のそれぞれ一部および出力整合回路１６２で構成している。またピーク増幅回路１７は、入力整合回路１７１、プッシュプル型ＦＥＴ１３２、１３３のそれぞれ一部および出力整合回路１７２で構成している。
【００２３】
入力端子１１には分配回路１４が接続され、分配回路１４はキャリア増幅回路１６の入力整合回路１６１及びピーク増幅回路１７の入力整合回路１７１と接続する。キャリア増幅回路１６の出力整合回路１６２及びピーク増幅回路１７の出力整合回路１７２は、合成回路１５に接続し、合成回路１５の出力は出力端子１２に接続する。
【００２４】
キャリア増幅回路１６は次のように構成する。プッシュプル型ＦＥＴ１３１の片一方のＦＥＴ（以下方系ＦＥＴまたは方系トランジスタという）と、それに隣接するプッシュプル型ＦＥＴ１３２の２つの方系ＦＥＴのうちプッシュプル型ＦＥＴ１３１に隣接する側の方系ＦＥＴ、それぞれの入力ポートを、入力整合回路１６１に接続する。さらに、この２つの方系ＦＥＴの出力ポートを、出力整合回路１６２に接続する。出力整合回路１６２の出力は合成回路１５の入力に接続する。
【００２５】
ピーク増幅回路１７は次のように構成する。プッシュプル型ＦＥＴ１３２の片系ＦＥＴのうちキャリア増幅器１６で使っていない残りの方系ＦＥＴと、それに隣接するプッシュプル型ＦＥＴ１３３の２つの方系ＦＥＴのうちプッシュプル型ＦＥＴ１３２に隣接する側の方系ＦＥＴ、それぞれの入力を、入力整合回路１７１に接続する。さらに、この２つの方系ＦＥＴの出力を出力整合回路１７２に接続する。
【００２６】
さらに、ピーク増幅回路１７のキャリア増幅回路１６と反対の側で隣接するキャリア増幅回路（図１では省略している）も同様にして構成する。このようにして本実施形態の並列ドハティ増幅器１１０を構成する。
【００２７】
図２は、本実施形態の並列ドハティ増幅器１１０を構成するプッシュプル型ＦＥＴ１３１、プッシュプル型ＦＥＴ１３２またはプッシュプル型ＦＥＴ１３３の出力電力対発熱量カーブを示した図である。曲線２１１はプッシュプル型ＦＥＴ１３１（またはプッシュプル型ＦＥＴ１３２、プッシュプル型ＦＥＴ１３３）の方系トランジスタ１個をピーク増幅回路として使用した場合の出力電力対発熱量カーブを示したものである。
【００２８】
また曲線２１２はプッシュプル型ＦＥＴ１３１（またはプッシュプル型ＦＥＴ１３２、プッシュプル型ＦＥＴ１３３）のトランジスタ１個をキャリア増幅回路として使用した場合の出力電力対発熱量カーブを示したものである。曲線２１３は曲線２１１と曲線２１２を加算したカーブ、つまり、プッシュプル型ＦＥＴ１３２（またはプッシュプル型ＦＥＴ１３３）全体の出力電力対発熱量カーブを示したものである。
【００２９】
一方図３は、図５で説明した一般的な並列ドハティ増幅器５１０を構成するプッシュプル型ＦＥＴ５３１およびプッシュプル型ＦＥＴ５３２の出力電力対発熱量カーブを示した図である。
【００３０】
曲線３１１はピーク増幅回路を構成するプッシュプル型ＦＥＴ５３２の方系トランジスタ１個当たりの出力電力対発熱量カーブを示したものであり、曲線３２１はプッシュプル型ＦＥＴ５３２全体での出力電力対発熱量カーブを示したものである。
【００３１】
曲線２１２はキャリア増幅回路を構成するプッシュプル型ＦＥＴ５３１のトランジスタ１個当たりの出力電力対発熱量カーブを示したものであり、曲線２２２はプッシュプル型ＦＥＴ５３１全体での出力電力対発熱量カーブを示したものである。
（動作の説明）
図１を用いて動作を説明する。
【００３２】
入力端子１１から入力された信号は、分配回路１４にて分配され、キャリア増幅回路１６およびピーク増幅回路１７に入力される。キャリア増幅回路１６はプッシュプル型ＦＥＴ１３１およびプッシュプル型ＦＥＴ１３２の隣り合うトランジスタ１個ずつで構成され、A〜B級にバイアスしている。ピーク増幅回路１７はプッシュプル型ＦＥＴ１３２およびプッシュプル型ＦＥＴ１３３の隣り合うトランジスタ１個ずつで構成され、C級にバイアスしている。入力信号のレベルが小さい場合は、ピーク増幅回路１７はC級バイアスのため動作せず、キャリア増幅回路１６で増幅された信号が出力端子１２から出力される。
【００３３】
入力信号のレベルが大きくなり、キャリア増幅回路１６の飽和領域になるとピーク増幅回路１７が動作し、それぞれキャリア増幅回路１６およびピーク増幅回路１７で増幅された信号が合成回路１５で合成され出力端子１２に出力される。
（効果の説明）
本実施形態の効果を図２および図３にて説明する。図５の並列ドハティ増幅器では、曲線３２１および曲線３２２に示される通り、ピーク増幅回路を構成するプッシュプル型ＦＥＴ５３２の発熱量３２１とキャリア増幅回路を構成するプッシュプル型ＦＥＴ５３１の発熱量３２２は、後者の方がずっと大きい。つまり“３２２>>３２１”の関係があり、並列ドハティ増幅器は、キャリア増幅回路を構成するプッシュプル型ＦＥＴ５３１を冷却できる能力が必要であった。
【００３４】
しかしながら、図１の実施形態で示される並列ドハティ増幅器においては、プッシュプル型ＦＥＴ１３１およびプッシュプル型ＦＥＴ１３２、あるいはプッシュプル型ＦＥＴ１３２およびプッシュプル型ＦＥＴ１３３のように、互いに隣り合うプッシュプル型ＦＥＴの片系トランジスタ同士で、キャリア増幅回路、またはピーク増幅回路を構成している。これにより、プッシュプル型ＦＥＴ１個当たりの発熱量は、図２の曲線２１３で示される発熱量で全て同じとなり、図５の並列ドハティ増幅器のキャリア増幅回路を構成した場合のプッシュプル型ＦＥＴの発熱量３２２と比較して、発熱量を低減させることができる。これによって、例えば図５の並列ドハティ増幅器では水冷していたのを、ファンの強制空冷で済むようになる。
（第２の実施形態）
図４は本発明の第２の実施形態の並列ドハティ増幅器４１０を示すブロック図である。この図では入力整合回路、出力整合回路は省略している。
【００３５】
入力端子４１の出力に分配回路４４を接続し、分配回路４４はプッシュプル型ＦＥＴ４３１〜プッシュプル型ＦＥＴ４３Nで構成されたキャリア増幅回路４６、プッシュプル型ＦＥＴ４３１〜プッシュプル型ＦＥＴ４３Nで構成されたピーク増幅回路４７と接続する。キャリア増幅回路４６およびピーク増幅回路４７は、合成回路４５に接続しており、合成回路４５の出力は出力端子４２に接続している。
【００３６】
図４の実施形態は、図1の第１の実施形態における並列ドハティ増幅器と異なり、プッシュプル型ＦＥＴを平面上に一列に配置したものではなく、筒状に立体的に並べている。
【００３７】
図１の並列ドハティ増幅器１１０のように平面上一列にプッシュプル型ＦＥＴを配置した場合、両端に位置するプッシュプル型ＦＥＴ、例えば、プッシュプル型ＦＥＴ１３１のキャリア増幅回路１６からはみ出した片系ＦＥＴ１個は、キャリア増幅回路またはピーク増幅回路を構成できず無駄になってしまう。例えば１０個のプッシュプルＦＥＴを用意しても、９個分しか並列合成できない。
【００３８】
しかし図４のように筒状（もしくは環状）にプッシュプル型ＦＥＴを並べることで、方系ＦＥＴ２個が無駄にならず、しかも図５のように平面にプッシュプル型ＦＥＴを並べた並列ドハティ増幅器と同じ出力電力を得ることができる。
【００３９】
（他の実施形態）
第１，第２の実施形態では全てＦＥＴを用いたが、ヘテロバイポーラトランジスタ等の増幅素子も用いることが出来る。
【００４０】
また第２の実施形態では並列ドハティ増幅器を筒状に並べたが、平面の上に環状（例えば円状）に配置したものでも、両端に位置するプッシュプル型ＦＥＴが無駄にしなくて済む。また２系統のプッシュプル型ＦＥＴに限らず、４系統、６系統等のプッシュプル型ＦＥＴ等も使うことができる。
【符号の説明】
【００４１】
１１，４１，５１    入力端子
１２、５２    出力端子
１４、４４，５４    分配回路
１５、４５，５５    合成回路
１６、４６，５６    キャリア増幅回路
１７、４７，５７    ピーク増幅回路
１１０、４１０，５１０    並列ドハティ増幅器
１３１、１３２，１３３，４３１，４３２，４３３，４３４、５３１，５３２    プッシュプル型ＦＥＴ
１６１、１７１、５６１，５７１    入力整合回路
１６２、１７２、５６２，５７２    出力整合回路
【図１】
2014160916.tif 000003
【図２】
2014160916.tif 000004
【図３】
2014160916.tif 000005
【図４】
2014160916.tif 000006
【図５】
2014160916.tif 000007