(57)【要約】【課題】メモリセルアレイ高さ位置に相当する周辺回路上方に配置される絶縁膜の最小被覆率を満足しつつ、信号線及び電源線と接続可能なコンタクトプラグを配置する領域を形成可能な不揮発性半導体記憶装置を提供すること。【解決手段】半導体層と、前記半導体層上方に積層された複数のメモリセルＭＣとを含むメモリセルアレイ１０が形成される第１領域（領域Ａ１）と、周辺回路２０が形成され、絶縁膜ＤＹとテンプレートＴＭＰとを有する第２領域Ａ２と、を備え、前記テンプレートの長さをＶ１、長さをＨ１とし、前記絶縁膜の長さをＤＹ_Ｖ１、長さをＤＹ_Ｈ１としたとき、前記面内で前記絶縁膜の外側であって前記テンプレートの内側に第１領域を設け、前記テンプレートに対する前記絶縁膜の被覆率ＤＹ_Ｖ１・ＤＹ_Ｈ１／Ｈ１・Ｖ１は、最小被覆率以上となるよう、前記テンプレートに前記絶縁膜を配置する。【選択図】図７
2014063911.tif 000002
【特許請求の範囲】
【請求項１】
第１方向とこの第１方向に直交する第２方向とで形成される面内に配置される半導体層と、前記半導体層上方に積層された複数のメモリセルとを含むメモリセルアレイが形成される第１領域と、
前記メモリセルアレイを制御する周辺回路が形成され、絶縁膜とテンプレートとを有する第２領域と、
を備え、
前記面内において、前記テンプレートの前記第１方向の長さをＶ１、前記第２方向の長さをＨ１とし、前記絶縁膜の前記第１方向の長さをＤＹ_Ｖ１、前記第２方向の長さをＤＹ_Ｈ１としたとき、
前記面内で前記絶縁膜の外側であって前記テンプレートの内側に第１領域を設け、
前記テンプレートに対する前記絶縁膜の被覆率ＤＹ_Ｖ１・ＤＹ_Ｈ１／Ｈ１・Ｖ１は、最小被覆率以上となるよう、前記テンプレートに前記絶縁膜を配置する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイ及び前記周辺回路が形成される前記第１、第２領域の前記半導体層下に、制御ゲート及び不純物拡散層で構成されるＭＯＳトランジスタと、
前記第２領域内を横断するように配置され、前記ＭＯＳトランジスタに電圧供給する電源線と
前記絶縁膜の四辺の各々から前記第２領域の外縁までのいずれか第３領域に設けられ、前記電源線を介して前記不純物拡散層又は前記制御ゲートのいずれかと電気的に接続されるコンタクトプラグと
を具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２領域は、複数組み合わされたテンプレートユニットから構成され、
前記電源線は、複数の前記テンプレートユニットを横断するように配置される
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記周辺回路は、前記第２領域を複数組み合わせることで構成される
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２領域は、
半導体基板内に形成された第１導電型のウェル領域と、
前記第１ウェル領域上に形成された前記ＭＯＳトランジスタと
を含み、
前記第２領域を囲むように、前記第１導電型のウェル領域とは異なる第２導電型のウェル領域が形成される
ことを特徴とする請求項１乃至４いずれか一項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、周辺回路を構成する絶縁膜、及び金属配線層のレイアウトに関する。
【背景技術】
【０００２】
近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
【０００３】
この半導体メモリを制御する周辺回路を形成する際、予めＮ−ＭＯＳトランジスタ及びＰ−ＭＯＳトランジスタを組み合わせて構成されたテンプレートや単一のＮ−ＭＯＳトランジスタ又はＰ−ＭＯＳトランジスタで構成されたテンプレートなどを作成し、これらテンプレートを組み合わせることで所定の回路を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２９７１６号公報
【特許文献２】特開２００８−７８４０４号公報
【特許文献３】特開２００７−２６６１４３号公報
【特許文献４】特開２０１１−１５１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、メモリセルアレイ高さ位置に相当する周辺回路上方に配置される絶縁膜の最小被覆率を満足しつつ、信号線及び電源線と接続可能なコンタクトプラグを配置する領域を形成可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置によれば、第１方向とこの第１方向に直交する第２方向とで形成される面内に配置される半導体層と、前記半導体層上方に積層された複数のメモリセルとを含むメモリセルアレイが形成される第１領域と、前記メモリセルアレイを制御する周辺回路が形成され、絶縁膜とテンプレートとを有する第２領域と、を備え、前記面内において、前記テンプレートの前記第１方向の長さをＶ１、前記第２方向の長さをＨ１とし、前記絶縁膜の前記第１方向の長さをＤＹ_Ｖ１、前記第２方向の長さをＤＹ_Ｈ１としたとき、前記面内で前記絶縁膜の外側であって前記テンプレートの内側に第１領域を設け、記テンプレートに対する前記絶縁膜の被覆率ＤＹ_Ｖ１・ＤＹ_Ｈ１／Ｈ１・Ｖ１は、最小被覆率以上となるよう、前記テンプレートに前記絶縁膜を配置する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体装置の全体構成例。
【図２】第１実施形態に係るメモリセルアレイ及び周辺回路の平面構成例。
【図３】第１実施形態に係るメモリセルアレイ及び周辺回路の断面構成例。
【図４】第１実施形態に係るメモリセルアレイの断面構成例。
【図５】第１実施形態に係るメモリセルアレイ及び周辺回路の斜視図。
【図６】第１実施形態に係るテンプレートの平面構成例。
【図７】第１実施形態に係るテンプレートの平面構成例であって、図７（ａ）はテンプレートのレイヤー１における平面図であり、図７（ｂ）はテンプレートのレイヤー０における平面図であり、図７（ｃ）はテンプレートのレイヤー２における平面図。
【図８】第１実施形態に係るテンプレートの平面構成例。
【図９】第１実施形態に係るテンプレートの平面構成例。
【図１０】第１実施形態に係るテンプレートの平面構成例であって、図１０（ａ）はテンプレートのレイヤー０における平面図であり、図１０（ｂ）はテンプレートのレイヤー１における平面図。
【図１１】第１実施形態に係るテンプレートの平面構成例であって、図１１（ａ）はテンプレートのレイヤー０における平面図であり、図１１（ｂ）はテンプレートのレイヤー１における平面図。
【図１２】第１実施形態に係るテンプレートの平面構成例であって、図１２（ａ）はテンプレートのレイヤー０における平面図であり、図１２（ｂ）はテンプレートのレイヤー１における平面図。
【図１３】第１実施形態に係るガードリングを用いたテンプレートの平面構成例。
【図１４】第１実施形態に係るガードリングを用いたテンプレートの平面構成例。
【図１５】第１実施形態に係るガードリングを用いたテンプレートの平面構成例。
【図１６】第２実施形態に係るテンプレートの平面構成例及び断面図であって、図１６（ａ）はテンプレートの平面図であり、図１６（ｂ）は領域Ａ８における断面図であり、図１６（ｃ）は図１６（ｂ）の等価回路図。
【図１７】第３実施形態に係るテンプレートの平面構成例。
【図１８】第３実施形態の変形例に係るテンプレートの平面構成例。
【発明を実施するための形態】
【０００８】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、以下実施形態では、メモリセルアレイと、それを制御する周辺回路を含む不揮発性半導体記憶装置において、メモリセルアレイ高さ位置に相当する周辺回路上方に配置される絶縁膜の最小被覆率を満足しつつ、信号線及び電源線と接続可能なコンタクトプラグを配置する領域形成について説明する。
【０００９】
[第１の実施形態]  
図１〜図１５に第１の実施形態に係る不揮発性半導体記憶装置を示す。  
図１に示すように、第１の実施形態における不揮発性半導体記憶装置は、メモリセルアレイ１０（図中、例えばＰｌａｎｅ０〜Ｐｌａｎｅ３）、及びそれを制御可能な周辺回路２０から構成される。
【００１０】
後述するが、Ｐｌａｎｅ０〜Ｐｌａｎｅ３内の各々は、データを保持可能とし、半導体基板の法線方向に向かって形成された積層型のメモリセルＭＣを複数備える。
【００１１】
また、周辺回路２０は、Ｐｌａｎｅ０〜Ｐｌａｎｅ３を制御する制御部や、データの書き込み、読み出し、及び消去などを行う際の各種電圧を出力する電圧発生回路、データの読み出し、書き込みなどを実行するセンスアンプ等で構成され、これら構成は種々のＭＯＳトランジスタ（例えば、高耐圧、及び低耐圧）、並びにこれらに電圧を供給する信号線、及びコンタクトプラグＣＰによって構成される。なお、これらＭＯＳトランジスタ、信号線、及びコンタクトプラグＣＰなどは、メモリセルアレイ１０直下にも配置される。
【００１２】
次に図２を用いて、例えばＰｌａｎｅ０の平面図を示す。なお、Ｐｌａｎｅ１〜Ｐｌａｎｅ３に関しては、Ｐｌａｎｅ０と同一の構成であるため、ここでは説明を省略する。
【００１３】
図示するように、Ｐｌａｎｅ０は、ＭＡＴ１１_０、これらＭＡＴ１１間に配置されるＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ、カラムデコーダＣＯＬ（図中、ＣＯＬ）並びにブロックデコーダＢＤ（図中、ＢＤ）を備える。
【００１４】
ＭＡＴ１１_０は、複数のメモリストリングＭＳを備える。これらメモリストリングＭＳ内を貫通するように、例えば第１方向に向かってワード線ＷＬ０〜ＷＬ３（以下、第１信号線群）、及びワード線ＷＬ４〜ＷＬ７（以下、第２信号線群）が形成され、また第２方向に向かって図示せぬビット線ＢＬが複数形成される。
【００１５】
そして、ワード線ＷＬ０〜ＷＬ３の一端は、ＸＦＥＲ_Ｓに接続され、ワード線ＷＬ４〜ＷＬ７に一端は、ＸＦＥＲ_Ｄに接続される。すなわち、ＭＡＴ１１内を貫通するワード線ＷＬは櫛歯状に配置される。
【００１６】
ＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは、複数のＭＯＳトランジスタから構成され、ＭＡＴ１１_０内のいずれかメモリストリングＭＳを選択する。具体的には、ブロックデコーダＢＤからの制御信号を受けて、読み出し、書き込み対象のメモリストリングＭＳを選択可能とする。
【００１７】
ブロックデコーダＢＤは、ＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ内のＭＯＳトランジスタのオン、オフを切り替え、複数の中から書き込み、及び読み出し対象のメモリストリングＭＳを選択する。
【００１８】
カラムデコーダＣＯＬは、図示せぬビット線ＢＬを選択する。
【００１９】
＜メモリセルアレイ１０及び周辺回路２０の簡略断面図＞  
次に図３を用いて、メモリセルアレイ１０及び周辺回路２０の断面図をレイヤー０〜レイヤー３に分けて簡単に説明する。図３に示すように３−３´線を境に、左側に周辺回路２０の断面図を示し、右側にＸＦＥＲ_Ｓ（ＸＦＥＲ_Ｄ）及びＭＡＴ１１の断面図を示す。
【００２０】
＜レイヤー０（信号線Ｍ０）について＞  
上述したように、本実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１０の直下に周辺回路２０の一部を構成するＭＯＳトランジスタや、ＸＦＥＲ_Ｄ（又はＸＦＥＲ_Ｓ）を構成するＭＯＳトランジスタなどが形成される。具体的には、最下層では、半導体基板内（図示せぬ）に形成された活性領域ＡＡ上に制御ゲートＧＣが形成され、この制御ゲートＧＣを挟むように不純物拡散層（ソース、ドレイン）が設けられることでＭＯＳトランジスタが形成される。
【００２１】
制御ゲートＧＣ上にはコンタクトプラグＣＰ１が形成され、また不純物拡散層ＡＡ上にはコンタクトプラグＣＰ２が形成される。これらコンタクトプラグＣＰ１、ＣＰ２の上端はそれぞれ信号線Ｍ０（厳密には、別々の信号線Ｍ０）と接続される。
【００２２】
具体的には、下端が不純物拡散層に接続されるコンタクトプラグＣＰ２に対応する信号線Ｍ０はＭＯＳトランジスタを駆動させるための電圧（例えば、ＶＤＤ）を供給する機能を有する。
【００２３】
これに対し、下端が制御ゲートＧＣに接続されるコンタクトプラグＣＰ１に対応する信号線Ｍ０は、この制御ゲートＧＣに電圧を与え、ＭＯＳトランジスタのオン・オフを制御する機能を有する。
【００２４】
次いで、これら信号線Ｍ０上にはそれぞれコンタクトプラグＣＰ３が形成され、このコンタクトプラグＣＰ３上には、信号線Ｍ０と直交する信号線Ｍ１が形成される。この信号線Ｍ１は、電圧ＶＤＤ、ＶＳＳを供給したり、及びＭＯＳトランジスタのソース端として機能する不純物拡散層からの信号を伝達する役割を有する。
【００２５】
＜レイヤー１（信号線Ｍ１）について＞
この信号線Ｍ１上の領域Ａ１側にはＭＡＴ１１及びＸＦＥＲ_Ｓ（ＸＦＥＲ_Ｄ）の一部が形成され、領域Ａ２側には絶縁膜ＤＹが形成される。ＭＡＴ１１内には、マトリクス状（第１方向及び第２方向に沿って）に複数の半導体層ＳＣが形成される。またこれら半導体層ＳＣは、高さ方向（第３方向）に向かって形成される。
【００２６】
この半導体層ＳＣが形成される領域であって、第２方向に沿って形成されたワード線ＷＬが、第３方向に向かって複数層形成される。すなわち、このワード線ＷＬと半導体層ＳＣとの交点に対応する領域にメモリセルＭＣが形成される。
【００２７】
図３の右にメモリセルＭＣの断面図を拡大した様子を示す。図示するように、半導体層ＳＣの表面を覆うように、この半導体層ＳＣの表面から順にゲート酸化膜３１ｃ、電荷蓄積層３１ｂ、及びブロック層３１ａが形成される。更にこのブロック層３１ａの表面を覆うように導電層３０が形成される。
【００２８】
また、図４に示すように隣接する半導体層ＳＣ同士が、結合部ＪＰを介して結合される。すなわち、互いに隣接する半導体層ＳＣ同士が結合部ＪＰを介することでＵ字形状のメモリストリングＭＳが形成される。なお、メモリストリングＭＳの一端は、選択トランジスタＳＴ１を介して第２方向に沿って形成されるビット線ＢＬと接続され、他端は選択トランジスタＳＴ２を介してソース線ＳＬと接続される。
【００２９】
また、図５に示すように、１本ワード線ＷＬは、複数のＮＡＮＤストリングのうち、各ＮＡＮＤストリングの対応するメモリセルＭＣのゲートに共通接続される。したがって、上面視したとき、ワード線ＷＬは櫛歯状に形成される。このワード線ＷＬの一端と接続されるコンタクトプラグＣＰがＸＦＥＲ_Ｓが形成される領域ａ１に配置される。
【００３０】
このコンタクトプラグＣＰを介して電圧の供給等がなされる。
【００３１】
図３に戻ってレイヤー１の説明を続ける。  
図示するように領域Ａ２内には、領域Ａ１のＭＡＴ１１と同程度の高さを有する絶縁膜ＤＹが形成される。領域Ａ２ではＭＡＴ１１が形成されない。その結果、この絶縁膜ＤＹが設けられないと、領域Ａ２において上層が平坦性を保つことが出来ないからである。
【００３２】
＜レイヤー２（信号線Ｄ０）について＞  
これらＭＡＴ１１及び絶縁膜ＤＹ上には信号線Ｄ０が形成され、この信号線Ｄ０上にコンタクトプラグＣＰ５が形成される。このコンタクトプラグＣＰ５の上端は更に信号線Ｄ１が形成され、この信号線Ｄ１上に形成されたコンタクトプラグＣＰ６を介して信号線Ｄ２が形成される。
【００３３】
なお、第１の実施形態に係る不揮発性半導体装置であると、以下説明するテンプレート上に絶縁膜ＤＹの位置を配置してから、レイヤー０のＭＯＳトランジスタや、レイヤー２とレイヤー０とを接続するコンタクトプラグＣＰなどを形成する。
【００３４】
＜領域Ａ２の平面図＞  
次に図６を用いて上記した領域Ａ２の平面図を示す。図示するように領域Ａ２には、例えばテンプレートＴＭ０〜ＴＭ７が配置される。これらテンプレートＴＭ０〜ＴＭ７は、同一の縦方向の高さＶ０をもつが、横方向の幅に制約はない（図中、Ｈ０、Ｈ１、Ｈ２、Ｈ３と記載）。テンプレート幅が広い場合は絶縁膜ＤＹを横方向に複数個配置してもよいし、幅が狭い場合は複数のテンプレート間に共有してもよい。ただし、同じ構成について説明をするので、ここでは太枠で囲ったテンプレートＴＭ０について説明する。
【００３５】
図示するように、テンプレートＴＭ０は、高さＶ０、幅Ｈ０のサイズである。テンプレートＴＭ０内には、上述した絶縁膜ＤＹや、信号線Ｍ０、Ｍ１などが形成される。テンプレートＴＭ０内に例えば絶縁膜ＤＹを２つ配置し、これら絶縁膜ＤＹ１、ＤＹ２を距離２ｌだけ離して配置する。後述するが、絶縁膜ＤＹ１とＤＹ２との間の領域は、この絶縁膜ＤＹ１、ＤＹ２の直下に構成されるＭＯＳトランジスタと、この絶縁膜ＤＹ１、ＤＹ２上に形成される信号線Ｄ０とを接続するコンタクトプラグＣＰ４を配置するための領域であり、その距離は少なくともコンタクトプラグＣＰ４が配置できる距離であれば距離２ｌは大きさを問わない。
【００３６】
更に、絶縁膜ＤＹの形状、テンプレートＴＭ０に対する絶縁膜ＤＹの相対位置は、下記の条件を満たすように定められる。
【００３７】
（ア）テンプレートＴＭ０に対する絶縁膜ＤＹの被覆率が、最小被覆率以上であること。
【００３８】
（イ）テンプレートＴＭ０内に絶縁膜ＤＹが配置されるとき、テンプレートＴＭ０の内側であって絶縁膜ＤＹの外側に余白な第１領域が存在すること。
【００３９】
ここで、最小被覆率は、領域Ａ２において、絶縁膜ＤＹの上層配線の平坦性を保つことができる限界値を意味する。すなわち、テンプレートＴＭ０に対する絶縁膜ＤＹの被覆率が最小被覆率を下回る場合には、絶縁膜ＤＹの上層配線の平坦性は保てない。より具体的に説明すると、テンプレートＴＭ０に対する絶縁膜ＤＹの被覆率が最小被覆率を下回るとき、信号線Ｄ０、Ｄ１等の上層配線のうち、第１絶縁膜ＤＹとこれに隣接する第２絶縁膜ＤＹとの間に対応する部分で、上層配線に部分的な窪みが生じる。この上層配線の部分的な窪みにより、信号線Ｄ０と信号線Ｄ１が短絡することとなる。
【００４０】
言い換えれば、条件（ア）を満たすということは、絶縁膜ＤＹの上層配線同士で短絡が生じていないことを意味する。
【００４１】
また、条件（イ）についても説明する。
【００４２】
条件（イ）は、テンプレートＴＭ０の内側で絶縁膜ＤＹの外側にコンタクトプラグＣＰ４を配置するための領域を確保するための条件である。余白な第１領域とはどのような範囲でもよく、絶縁膜ＤＹの外縁がテンプレートＴＭ０の外縁から離間されていればよい。
【００４３】
なお、条件（イ）では、「テンプレートＴＭ０内に絶縁膜ＤＹが配置されるとき」についての定義を行ったが、この場合に限られず、例えばテンプレートＴＭ０〜ＴＭ３に１つの絶縁膜ＤＹを配置する場合には、条件（イ）は「（イ）テンプレートＴＭ０〜ＴＭ３内に絶縁膜ＤＹが配置されるとき、テンプレートＴＭ０〜ＴＭ３全体の内側であって絶縁膜ＤＹの外側に余白な第１領域が存在すること。」と読み替えるものとする。  条件（ア）及び（イ）を満たすために、絶縁膜ＤＹ１、ＤＹ２として、正方形、または長方形の形状（３次元で見ると、立方体または直方体）とする。
【００４４】
なお、４辺とテンプレートＴＭ０の外縁との空間も、レイヤー０に形成されるＭＯＳトランジスタと、レイヤー２に形成される信号線Ｄ０とを接続するコンタクトプラグＣＰ４を配置するための領域である。
【００４５】
次に、領域Ａ２におけるレイヤー毎の平面図を示す。なお、上記同様にテンプレートＴＭ０に着目して説明する。
【００４６】
＜テンプレートＴＭ０の平面図＞  
図７（ａ）〜図７（ｃ）を用いて、テンプレートＴＭ０をレイヤー０〜レイヤー２に分けた平面図を示す。図７（ａ）は、上述した絶縁膜ＤＹ１、ＤＹ２が形成されるレイヤー１に着目した平面図である。図７（ｂ）は、レイヤー０に着目した平面図を示し、半導体基板上に形成された各種ＭＯＳトランジスタを示す。そして、図７（ｃ）は、レイヤー２に着目した平面図であり、隣接する距離２ｌ間に、信号線Ｍ１と信号線Ｄ０とを接続するコンタクトプラグＣＰ４が配置される様子を示す。なお、図７（ａ）については上述したため説明を省略する。
【００４７】
＜図７（ｂ）について＞  
図７（ｂ）に示すように、レイヤー０では、半導体基板上にＰ−ｗｅｌｌ層と、Ｎ−ｗｅｌｌ層と、が形成され、これら各ｗｅｌｌ上に各種ＭＯＳトランジスタが形成される。例えば、Ｐ−ｗｅｌｌ層上にはＮ型のＭＯＳトランジスタが形成され、そしてＮ−ｗｅｌｌ層上にはＰ型のＭＯＳトランジスタが形成される。
【００４８】
これらＭＯＳトランジスタの一部として機能する不純物拡散層（ソース又はドレイン）に電気的に接続される信号線Ｍ０が紙面縦方向に配置され、また、この信号線Ｍ０上であって、紙面横方向に信号線Ｍ１が配置される。上述したが、信号線Ｍ１は、ドレインとして機能する不純物拡散層（入力端）に、電圧ＶＤＤ（例えば、１．８Ｖ）を供給したり、電圧ＶＳＳ（例えば、接地電位）を供給する（以下、図示する信号線Ｍ１を電源線Ｍ１とも呼ぶことがある）。
【００４９】
また、図７（ｂ）では図示しないが、上述した電源線Ｍ１に平行するように、更に別の信号線Ｍ１が配置され、この信号線Ｍ１はソースとして機能する不純物拡散層（出力端）と電気的に接続される。次いで、Ｎ−ｗｅｌｌ層上であって距離２ｌの範囲において、信号線Ｍ１と接続されたコンタクトプラグＣＰ４が形成され、次いでレイヤー２における信号線Ｄ０と電気的に接続される。
【００５０】
＜図７（ｃ）について＞  
次に図７（ｃ）を用いて、レイヤー２における平面図について説明する。図示するように、隣接する絶縁膜ＤＹ１、ＤＹ２間の距離２ｌ内に領域Ａ２_Ｃ１〜領域Ａ２_Ｃ４が設けられる。
【００５１】
これら領域Ａ２_Ｃ１から領域Ａ２_Ｃ４は、図７（ｂ）で示したＭＯＳトランジスタの不純物拡散層と電気的に接続されるコンタクトプラグＣＰ４が配置される。つまり、領域Ａ２_Ｃ１〜領域Ａ２_Ｃ４では、下層から信号線Ｍ０＝＞コンタクトプラグＣＰ３＝＞信号線Ｍ１＝＞コンタクトプラグＣＰ４＝＞信号線Ｄ０の順で、ＭＯＳトランジスタの不純物拡散層と信号線Ｄ０とが接続される領域である。
【００５２】
なお、領域Ａ２−Ｃ２及び領域Ａ２−Ｃ４においては、信号線Ｄ０の幅に相当する長さの信号線Ｍ１が、この信号線Ｄ０と重なるようにして横方向に配置される。換言すれば、紙面横方向に向かって、長さが信号線Ｄ０の幅だけの信号線Ｍ１が配置される。
【００５３】
また、領域Ａ２_Ｃ５及び領域Ａ２_Ｃ６でも同様に、ＭＯＳトランジスタの不純物拡散層（ソース）が信号線Ｄ０と電気的に接続される。すなわち、下層から、信号線Ｍ０＝＞コンタクトプラグＣＰ３＝＞信号線Ｍ１＝＞コンタクトプラグＣＰ４＝＞信号線Ｄ０の順で、ＭＯＳトランジスタの不純物拡散層と信号線Ｄ０とが接続される。
【００５４】
なお、図７（ａ）〜図７（ｃ）では、一例としてテンプレート高Ｖ０内にＮ−ｗｅｌｌ層の両端にＰ−ｗｅｌｌ層が形成されるテンプレートＴＭを用いて説明したが、これに限らず、Ｎ−ｗｅｌｌ層とＰ−ｗｅｌｌ層とで構成されるテンプレートＴＭであってもよい。このテンプレートＴＭを図８に示す。
【００５５】
図８は、Ｎ−ｗｅｌｌ層及びＰ−ｗｅｌｌ層で構成されたテンプレートＴＭである。図８のようなテンプレートＴＭの場合には、例えば絶縁膜ＤＹをテンプレートＴＭの中心に配置する。これにより、絶縁膜ＤＹと、テンプレートＴＭの外縁と、間にスペースを設けることが出来る。
【００５６】
なお、図８に示すテンプレートＴＭの高さＶは、上記図７（ａ）〜図７（ｃ）に示したテンプレートＴＭ高と同一、すなわちＶ０であっても良いし、半分の高さ（Ｖ０／２）であっても良く、他の値でもよい。
【００５７】
＜各種テンプレートＴＭと、絶縁膜ＤＹの被覆率と、について＞  
次に、図９〜図１５を用いて各種テンプレートＴＭを示し、テンプレートＴＭ内に設けられる絶縁膜ＤＹの被覆率について説明する。
【００５８】
＜第１テンプレートＴＭ＞  
図９（ａ）、及び図９（ｂ）に第１テンプレートＴＭの平面図を示す。図９（ａ）はレイヤー０に設けられるＭＯＳトランジスタの平面図であって、例えば上記図７（ｃ）で示したテンプレートＴＭである。なお、ここでは低耐圧ＭＯＳトランジスタ用のテンプレートＴＭを示す。図９（ａ）のトランジスタを複数配置した実際の回路レイアウトは図９（ｂ）の幅に相当する。図９（ｂ）は説明用のためＰ−ｗｅｌｌ（又はＮ−ｗｅｌｌ）と拡散層と絶縁膜のみ示している。
【００５９】
図９（ｂ）は、レイヤー１に着目した平面図である。図示するように、テンプレートＴＭ高をＶ１、幅をＨ１とする。複数のテンプレートにおいて、高さＶ１は共通とするが、幅Ｈ１は各回路によって異なる。
【００６０】
次いで絶縁膜ＤＹ１、ＤＹ２をそれぞれテンプレートＴＭ内に、以下の条件で配置する。具体的には、隣接する絶縁膜ＤＹ１、ＤＹ２間の距離２ｌ＝“ａ１”、それぞれの絶縁膜ＤＹ１、ＤＹ２の各々の４辺とテンプレートＴＭの外縁との距離を、“ａ２”から“ａ５”、高さをＤＹ_Ｖｉ、幅をＤＹ_Ｈｉ(ｉ=１、２)とした絶縁膜ＤＹ１、ＤＹ２を配置する。
【００６１】
この場合、テンプレートＴＭの面積に対して絶縁膜ＤＹ１、ＤＹ２の両者で占める被覆率ｘ１は、下記（１）式で表される。  
被覆率ｘ１＝ΣＤＹ_Ｖｉ・ＤＹ_Ｈｉ／Ｈ１・Ｖ１  （１）  
上述した領域Ａ２（周辺回路２０が形成される領域）の平坦性を維持するため、（１）式で表される被覆率ｘ１の値を最小被覆率ｘ_ｍｉｎ以上とする必要がある。すなわち、（１）式で求められる被覆率ｘ１が最小被覆率ｘ_ｍｉｎの値を下回ると、領域Ａ２の平坦性が保てなくなる可能性がある。なお、上記（１）式の分子に記載する数式は、絶縁膜ＤＹ１の面積と、絶縁膜ＤＹ２の面積、との和、すなわち（ＤＹ_Ｖ１・ＤＹ_Ｈ１＋ＤＹ_Ｖ２・ＤＹ_Ｈ２）を示す。
【００６２】
なお、テンプレートＴＭ高Ｖ１、及び隣接する絶縁膜ＤＹ１、ＤＹ２の距離２ｌは定数であるため、（１）式が最小被覆率ｘ_ｍｉｎを満たすように各絶縁膜ＤＹの高さ、幅、配置位置をそれぞれ設定する必要がある。
【００６３】
なお、絶縁膜ＤＹ１、ＤＹ２間の距離を“ａ０”とした場合、“ａ０”と、“ａ２”〜“ａ５”との間で、ａ２＋ａ３＞ａ０、ａ４＋ａ５＞ａ０という関係を満たす。これら関係式は以下実施形態でも同様に満たす。
【００６４】
＜第２テンプレートＴＭ＞  
次に、図１０（ａ）、及び図１０（ｂ）を用いて、第２テンプレートＴＭの平面図を示す。図１０（ａ）、及び図１０（ｂ）は、上述した第１テンプレートＴＭの半分のサイズのテンプレートＴＭである。すなわち、テンプレートＴＭのテンプレートＴＭ高はＶ１／２であり、幅はＨ１である。
【００６５】
このテンプレートＴＭに上記図９（ａ）、及び図９（ｂ）と同様の絶縁膜ＤＹ１を配置する。なお配置する条件は上記と同一であり、また第２テンプレートＴＭにおいて条件となる絶縁膜ＤＹ１の被覆率も上記（１）式と同一である。
【００６６】
＜第３テンプレートＴＭ＞  
次に、図１１（ａ）、及び図１１（ｂ）を用いて第３テンプレートＴＭについて説明する。第３テンプレートＴＭは、ＭＯＳトランジスタが形成されるレイヤー０において、例えばＮ／（“／”：または を指す）Ｐ型ＭＯＳトランジスタ群（Ｎ／Ｐ型ＭＯＳトランジスタ１つであってもよい）をＮ／Ｐ−ｗｅｌｌ層でそれぞれ囲った、いわゆるガードリングを施したテンプレートＴＭの場合の絶縁膜ＤＹの配置、及びその被覆率について説明する。
【００６７】
図１１（ａ）は、レイヤー０における平面図である。図示するように、Ｎ−ｗｅｌｌ層上に設けられたＰ型ＭＯＳトランジスタ群（例えば６つ）をＰ−ｗｅｌｌ層で囲む。同様にＰ−ｗｅｌｌ層上に設けられたＮ型ＭＯＳトランジスタ群をＮ−ｗｅｌｌ層で囲む。ここでは、このような第３テンプレートＴＭの場合での絶縁膜ＤＹの被覆率について説明する。なお、図１１（ａ）のテンプレートＴＭ高をＶ２、幅をＨ２とする。複数のテンプレートにおいて、高さＶ２は共通とするが、幅Ｈ２は各回路によって異なる。
【００６８】
図１１（ｂ）は、第３テンプレートＴＭを採用した場合のレイヤー１を示した平面図である。図示するように、第３テンプレートＴＭの高さをＶ２、幅をＨ２とする。この第３テンプレートＴＭにおいて、絶縁膜ＤＹ１、ＤＹ２の高さをＤＹ_Ｖｉ、幅をＤＹ_Ｈｉとする(ｉ＝１，２)。
【００６９】
この絶縁膜ＤＹ１、ＤＹ２をそれぞれ第３テンプレートＴＭ内に、以下の条件で配置する。具体的には、隣接する絶縁膜ＤＹ１、ＤＹ２間の距離２ｌ＝“ａ１”、それぞれの絶縁膜ＤＹ１、ＤＹ２の各々の４辺とテンプレートＴＭの外縁との距離“ａ２”から“ａ５”、高さをＤＹ_Ｖｉ、幅をＤＹ_Ｈｉ(ｉ＝１、２)とした絶縁膜ＤＹ１、ＤＹ２を配置する。
【００７０】
この場合、第３テンプレートＴＭの面積に対して絶縁膜ＤＹ１、ＤＹ２の両者で占める被覆率ｘ２は、下記（２）式となる。  
被覆率ｘ２＝ΣＤＹ_Ｖｉ・ＤＹ_Ｈｉ／Ｈ２・Ｖ２  （２）  
上述した領域Ａ２（周辺回路２０が形成される領域）の平坦性を維持するため、（２）式で表される被覆率ｘ２を最小被覆率ｘ_ｍｉｎ以上とする必要がある。これは上述したように領域Ａ２（周辺回路２０が形成される領域）の平坦性を維持するためである。すなわち、（２）式で求められる被覆率を下回ると、領域Ａ２の平坦性が保てなくなる可能性がある。なお、上記（２）式の分子に記載する数式は、絶縁膜ＤＹ１の面積と、絶縁膜ＤＹ２の面積、との和、すなわち（ＤＹ_Ｖ１・ＤＹ_Ｈ１＋ＤＹ_Ｖ２・ＤＹ_Ｈ２）を示す。
【００７１】
なお、テンプレートＴＭ高Ｖ２、及び隣接する絶縁膜ＤＹ１、ＤＹ２の距離２ｌは定数であるため、（２）式が最小被覆率ｘ_ｍｉｎを満たすように絶縁膜ＤＹの高さ、幅、配置位置をそれぞれ設定する。
【００７２】
＜第４テンプレートＴＭ＞  
次に、図１２（ａ）、及び図１２（ｂ）を用いて、第４テンプレートＴＭについて説明する。図１２（ａ）、及び図１２（ｂ）は、上述した第３テンプレートＴＭの半分のサイズのテンプレートＴＭの平面図である。すなわち、テンプレートＴＭのテンプレートＴＭ高はＶ２／２であり、幅はＨ２である。なお、複数のテンプレートにおいて、高さＶ２／２は共通であるが、幅Ｈ２は各回路によって異なる。
【００７３】
このテンプレートＴＭに図１１（ａ）、及び図１１（ｂ）と同様の絶縁膜ＤＹ１を配置する。なお配置する条件は上記と同一であり、また第４テンプレートＴＭにおいて条件となる絶縁膜ＤＹ１の被覆率も上記（２）式と同一である。すなわち、絶縁膜ＤＹ１の４辺とテンプレートＴＭの外縁との距離を“ａ２”から“ａ５”、高さをＤＹ_Ｖｉ、幅をＤＹ_Ｈｉ(ｉ＝１)とした絶縁膜ＤＹ１を配置する。
【００７４】
＜第５テンプレートＴＭ＞  
次に、図１３を用いて第５テンプレートＴＭ１〜ＴＭ３について説明する。図１３の第５テンプレートＴＭ１〜ＴＭ３は、上記第３テンプレートＴＭと同様、例えばＮ／Ｐ−ｗｅｌｌの周囲に、例えばＰ／Ｎ−ｗｅｌｌでガードリングしたテンプレートＴＭである。
【００７５】
なお、第５テンプレートＴＭ１〜ＴＭ３は、主にキャパシタとして機能させるためのテンプレートＴＭである。すなわち、レイヤー０には、ＭＯＳトランジスタによってキャパシタが構成される。ここでは、第５テンプレートＴＭ１のハーフサイズも併せて記載する。
【００７６】
＜第５テンプレートＴＭ１＞  
図示するように、第５テンプレートＴＭ１は、テンプレートＴＭ高がＶ３、幅Ｈ３_１である。上記と同様に第５テンプレートＴＭ１においても、絶縁膜ＤＹ１と、絶縁膜ＤＹ２と、の距離２ｌ＝“ａ１１”、それぞれの絶縁膜ＤＹ１、ＤＹ２の各々の４辺と、周囲の拡散層と、の距離“ａ１２”〜“ａ１５”を満たしつつ、第５テンプレートＴＭ１に対する最小被覆率ｘ_ｍｉｎを満足するよう絶縁膜ＤＹ１及び絶縁膜ＤＹ２両者の絶縁膜ＤＹの高さ（ＤＹ_Ｖ３１、ＤＹ_Ｖ３２）、幅（ＤＹ_Ｈ３１、ＤＹ_Ｈ３２）、配置位置をそれぞれ設定する。
【００７７】
＜第５テンプレートＴＭ２＞  
次に、第５テンプレートＴＭ２について説明する。第５テンプレートＴＭ２は、テンプレートＴＭ高がＶ３、幅Ｈ３_２である。上記と同様に第５テンプレートＴＭ２においても、絶縁膜ＤＹ３と周囲の拡散層との距離を“ａ２２”〜“ａ２５”に満たしつつ、第５テンプレートＴＭ２に対する最小被覆率ｘ_ｍｉｎを満足するよう絶縁膜ＤＹ３の絶縁膜ＤＹの高さ（ＤＹ_Ｖ３３）、幅（ＤＹ_Ｈ３３）、及び配置位置をそれぞれ設定する。
【００７８】
＜第５テンプレートＴＭ３＞  
更に、第５テンプレートＴＭ３について説明する。第５テンプレートＴＭ３は、テンプレートＴＭ高がＶ３／２、幅Ｈ３_３である。上記と同様に第５テンプレートＴＭ２においても、絶縁膜ＤＹ４と周囲の拡散層との距離“ａ３２”〜“ａ３５”を満たしつつ、第５テンプレートＴＭ３に対する最小被覆率ｘ_ｍｉｎを満足するよう絶縁膜ＤＹ４の絶縁膜ＤＹの高さ（ＤＹ_Ｖ３４）、幅（ＤＹ_Ｈ３４）、及び配置位置をそれぞれ設定する。
【００７９】
なお、第５テンプレートＴＭ３のテンプレートＴＭ高は、第５テンプレートＴＭ１の半分であるため、絶縁膜ＤＹ４の高さＤＹ_３４は、絶縁膜ＤＹ１、又は絶縁膜ＤＹ２のいずれか高さと同じでもよい。
【００８０】
また、幅Ｈ３_１と幅Ｈ３_３とが同じ値であれば、絶縁膜ＤＹ４の幅も、絶縁膜ＤＹ１、及びＤＹ２と同じ値である。
【００８１】
更に、複数のテンプレートＴＭにおいて幅Ｈ３_１、幅Ｈ３_２、及び幅Ｈ３_３は各回路に応じて異なる値とされる。
【００８２】
＜第６テンプレートＴＭ＞  
次に、図１４を用いて第６テンプレートＴＭ１〜ＴＭ３について説明する。図１４の第６テンプレートＴＭ１〜ＴＭ３は、上記第３テンプレートＴＭと同様、周囲を例えばＰ／Ｎ−ｗｅｌｌでガードリングされたテンプレートＴＭである。
【００８３】
なお、第６テンプレートＴＭ１〜ＴＭ３は、主にガベージコレクションとして機能するためのテンプレートＴＭである。すなわち、レイヤー０には、複数ＭＯＳトランジスタによってレジスタが構成される。ここでは、第６テンプレートＴＭ１のハーフサイズ（図中、第６テンプレートＴＭ３）も併せて記載する。
【００８４】
＜第６テンプレートＴＭ１＞  
図示するように、第６テンプレートＴＭ１は、テンプレートＴＭ高がＶ４、幅Ｈ４_１である。上記と同様に第６テンプレートＴＭ１においても、絶縁膜ＤＹ１と、絶縁膜ＤＹ２と、の距離２ｌ＝“ａ１１”、及びそれぞれの絶縁膜ＤＹ１、ＤＹ２の各々の４辺と周囲の拡散層との距離を“ａ１２”から“ａ１５”に満たしつつ、第６テンプレートＴＭ１に対する最小被覆率を満足するよう絶縁膜ＤＹ１及び絶縁膜ＤＹ２両者の絶縁膜ＤＹの高さ（ＤＹ_Ｖ４１、ＤＹ_Ｖ４２）、幅（ＤＹ_Ｈ４１、ＤＹ_Ｈ４２）、及び配置位置をそれぞれ指定する。
【００８５】
＜第６テンプレートＴＭ２＞  
次に、第６テンプレートＴＭ２について説明する。第６テンプレートＴＭ２は、テンプレートＴＭ高がＶ４、幅Ｈ４_２である。上記と同様に第６テンプレートＴＭ２においても、絶縁膜ＤＹ４と周囲の拡散層との距離“ａ２２”から“ａ２５”を満たしつつ、第６テンプレートＴＭ２に対する最小被覆率ｘ_ｍｉｎを満足するよう絶縁膜ＤＹ３の高さ（ＤＹ_Ｖ４３）、幅（ＤＹ_Ｈ４３）、及び配置位置をそれぞれ指定する。
【００８６】
＜第６テンプレートＴＭ３＞  
更に、第５テンプレートＴＭ３について説明する。第６テンプレートＴＭ３は、テンプレートＴＭ高がＶ３／２、幅Ｈ３_３である。上記と同様に第６テンプレートＴＭ３においても、絶縁膜ＤＹ３と周囲の拡散層との距離“ａ３２”から“ａ３５”を満たしつつ、第６テンプレートＴＭ３に対する最小被覆率ｘ_ｍｉｎを満足するよう絶縁膜ＤＹ４の高さ（ＤＹ_Ｖ４４）、幅（ＤＹ_Ｈ４４）、及び配置位置をそれぞれ設定する。
【００８７】
なお、第６テンプレートＴＭ３のテンプレートＴＭ高は、第６テンプレートＴＭ１の半分であるため、絶縁膜ＤＹ４の高さＤＹ_４４は、絶縁膜ＤＹ１、又は絶縁膜ＤＹ２のいずれか高さと同じでもよい。
【００８８】
また、幅Ｈ４_１と幅Ｈ４_３とが同じ値であれば、絶縁膜ＤＹ４の幅も、絶縁膜ＤＹ１、及びＤＹ２と同じ値とされる。
【００８９】
また更に、複数のテンプレートＴＭにおいて幅Ｈ４_１、幅Ｈ４_２、及び幅Ｈ４_３は各回路に応じて異なる値とされる。
【００９０】
＜第７テンプレートＴＭ＞  
次に、図１５を用いて第７テンプレートＴＭ１〜ＴＭ４について説明する。図１５の第７テンプレートＴＭ１〜ＴＭ４は、上記第３テンプレートＴＭと同様、例えばＮ／Ｐ−ｗｅｌｌの周囲に、例えばＰ／Ｎ−ｗｅｌｌでガードリングしたテンプレートＴＭである。
【００９１】
なお、第７テンプレートＴＭ１〜ＴＭ３は、高耐圧ＭＯＳトランジスタを形成するためのテンプレートＴＭである。ここでは、第７テンプレートＴＭ１のハーフサイズ（図中、第７テンプレートＴＭ４）も併せて記載する。
【００９２】
＜第７テンプレートＴＭ１＞  
図示するように、第７テンプレートＴＭ１は、テンプレートＴＭ高がＶ５、幅Ｈ５_１である。上記と同様に第７テンプレートＴＭ１においても、絶縁膜ＤＹ１と、絶縁膜ＤＹ２と、の距離２ｌ＝“ａ１１”、及び絶縁膜ＤＹ１、及び絶縁膜ＤＹ２と、その周囲の拡散層と、の距離“ａ１２”から“ａ１５”を満たしつつ、第７テンプレートＴＭ１に対する最小被覆率ｘ_ｍｉｎを満足するよう絶縁膜ＤＹ１及び絶縁膜ＤＹ２の高さ（ＤＹ_Ｖ５１、ＤＹ_Ｖ５２）、幅（ＤＹ_Ｈ５１、ＤＹ_Ｈ５２）、及び配置位置をそれぞれ設定する。
【００９３】
＜第７テンプレートＴＭ２＞  
次に、第７テンプレートＴＭ２について説明する。第７テンプレートＴＭ２は、テンプレートＴＭ高はＶ５、幅Ｈ５_２である。上記と同様に第７テンプレートＴＭ２においても、絶縁膜ＤＹ３と周囲の拡散層との距離“ａ２２”から“ａ２５”を満たしつつ、第７テンプレートＴＭ２に対する最小被覆率ｘ_ｍｉｎを満足するよう絶縁膜ＤＹ２の高さ（ＤＹ_Ｖ５２）、幅（ＤＹ_Ｈ５２）、及び配置位置をそれぞれ設定する。
【００９４】
＜第７テンプレートＴＭ３＞  
次に、第７テンプレートＴＭ３について説明する。第７テンプレートＴＭ３は、テンプレートＴＭ高はＶ５、幅Ｈ５_２である。上記と同様に第７テンプレートＴＭ３においても、絶縁膜ＤＹ３と周囲の拡散層との距離“ａ３２”から“ａ３５”を満たしつつ、第７テンプレートＴＭ３に対する最小被覆率を満足するよう絶縁膜ＤＹ３の高さ（ＤＹ_Ｖ５３）、幅（ＤＹ_Ｈ５３）、及び配置位置をそれぞれ設定する。
【００９５】
なお、第７テンプレートＴＭ３のテンプレートＴＭ高は、第７テンプレートＴＭ１の半分であるため、絶縁膜ＤＹ５の高さＤＹ_５４は、絶縁膜ＤＹ１、又は絶縁膜ＤＹ２のいずれか高さと同じでもよい。
【００９６】
また、幅Ｈ５_１と幅Ｈ５_３とが同じ値であれば、絶縁膜ＤＹ４の幅も、絶縁膜ＤＹ１、及びＤＹ２と同じ値とされる。
【００９７】
＜第１の実施形態に係る効果＞  
第１の実施形態に係る不揮発性半導体装置であると、下記（１）〜（５）の効果を得ることが出来る。  
（１）領域Ａ２における上層の平坦性を保つことが出来る。  
例えば高さ、ウェルの型・配置位置・幅が等しい複数のテンプレートＴＭに絶縁膜ＤＹを配置することを検討する。この場合、第１の実施形態に係ると、各テンプレートＴＭに対する絶縁膜ＤＹの相対的な配置を統一することができ、全体として一定のパターンで絶縁膜ＤＹが配置される。
【００９８】
第１実施形態に係る不揮発性半導体装置では、予め絶縁膜ＤＹの位置を決定し、その後ＭＯＳトランジスタやコンタクトプラグＣＰを形成する。このため、上記（１）式または（２）式で表す最小被覆率の条件を満たすように絶縁膜ＤＹを配置することができる。したがって、領域Ａ２における上層の平坦性を保つことが出来る。
【００９９】
（２）上記（１）の効果を得つつ、コンタクトプラグＣＰを設ける領域を十分に設けることが出来る。  
なぜなら、上述したように第１の実施形態に係る不揮発性半導体装置であると、分割し、隣接距離を２ｌとした絶縁膜ＤＹ１と絶縁膜ＤＹ２とをコンタクトプラグＣＰよりも先に配置するからである。この結果、その距離２ｌ内にコンタクトプラグＣＰ３を配置することができる。
【０１００】
これにより、例えば、図７（ｃ）などに示すように、領域Ａ２_Ｃ１〜領域Ａ２_Ｃ４にレイヤー０とレイヤー２とを接続可能なコンタクトプラグＣＰを配置することができる。すなわち、第１の実施形態に係る不揮発性半導体装置であると、（１）の平坦性を向上させつつ、コンタクトプラグＣＰを設ける領域を確保することが出来る。
【０１０１】
（３）設計の容易性を向上させることが出来る。  
第１の実施形態に係る不揮発性半導体装置であると、予め絶縁膜ＤＹの位置を決定し、その後ＭＯＳトランジスタやコンタクトプラグＣＰを形成する。このため、たとえ絶縁膜ＤＹについて同高さでかつウェル配置型が同一であるテンプレートが組み合わされたとしても、どの領域にどの程度のスペースがあるのかを容易に認識することが出来る。
【０１０２】
つまり、コンタクトプラグＣＰを配置する領域を十分に確保できるだけではなく、その領域が規則性を持っているため、いざレイヤー０とレイヤー２とを接続しようとする際、その領域を容易に把握できるため設計が容易となる。
【０１０３】
（４）静電容量の低下を促すことが出来る。  
第１の実施形態に係る不揮発性半導体装置であると、絶縁膜ＤＹの配置パターンが統一されているので、絶縁膜ＤＹとコンタクトプラグＣＰ３間静電容量のばらつきを抑えることができる。
【０１０４】
以下、第１の実施形態に係る効果を説明するため、一例として比較例を挙げる。比較例に係る不揮発性半導体装置では、まずレイヤー０を形成し、次いでレイヤー１におけるコンタクトプラグＣＰを形成する。この後に、絶縁膜ＤＹを形成する。
【０１０５】
つまり、比較例に係るテンプレートＴＭであると、コンタクトプラグＣＰの配置に合わせて絶縁膜ＤＹを設ける。換言すれば、コンタクトプラグＣＰの隙間に絶縁膜ＤＹを設ける。このため、絶縁膜ＤＹの形状はこのコンタクトプラグＣＰに依存する。
【０１０６】
従って、領域によっては絶縁膜ＤＹとコンタクトプラグＣＰとの距離が短い領域や、長い領域とか存在する。このため、静電容量のばらつきが所々で発生してしまい装置全体として動作の不安定を招く。
【０１０７】
しかし、第１の実施形態に係る不揮発性半導体装置であると、絶縁膜ＤＹをまず形成し、その後レイヤー０のＭＯＳトランジスタやそれに接続される信号線を形成する。レイヤー０とレイヤー２とを接続するコンタクトプラグＣＰも同様である。そして、絶縁膜ＤＹはテンプレートＴＭ内の決められた領域に配置されるため、図７（ｃ）に示すように、コンタクトプラグＣＰを配置する領域が決定する。つまり、各テンプレートＴＭ間で静電容量を均一化させることが出来、全体としてとりわけ静電容量が高い領域が生じることを抑制させることが出来る。このように、第１の実施形態に係る不揮発性半導体装置であると、静電容量の低下を抑制させることが出来る。
【０１０８】
（５）電圧低下を防止することが出来る。  
図８に示すように、電圧ＶＤＤを供給する信号線Ｍ１は、テンプレートＴＭの中心付近に位置する。このため、中心付近（図７（ｃ）中の領域Ａ２_Ｃ１〜Ａ２_Ｃ５）のコンタクトプラグＣＰを介してレイヤー０の信号線Ｍ０に供給された電圧は、テンプレートＴＭの中心付近から紙面縦方向に位置するＭＯＳトランジスタに供給される。
【０１０９】
つまり、テンプレートＴＭの一端で、例えば信号線Ｍ０などに電圧供給し、例えばテンプレートＴＭの他端に位置するＭＯＳトランジスタを駆動する場合に比べて、テンプレートＴＭ内に形成されるＭＯＳトランジスタまでの距離が短いため、供給過程において電圧が低下することなく、動作が不安定となることがない。
【０１１０】
［第２の実施形態］  
次に、図１６（ａ）〜図１６（ｃ）を用いて第２の実施形態に係る不揮発性半導体装置について説明する。第２の実施形態では、特定の配線においては２通り以上の接続ができるように回路レイアウトをする。チップの動作検証後、信号を所定の接続から別の接続に切り替えた方が、動作的に良くなる場合、修正対象のレイヤーのマスクを新たに作成し、そのレイヤーから加工し直せば、全加工プロセスを変えずに済む。
【０１１１】
このため、加工時間・コストを低減できる。また、本実施形態に係る不揮発性半導体装置ではＳｉからメモリセルアレイまでの加工時間・コストが高いため、修正したい場合は、例えば信号線Ｄ０より上層のレイヤーで修正することが望ましい。したがって、切り替えたい対象の信号がM0のようにセルアレイ下部にいても、コンタクトプラグでたとえば信号線D1まであげる。この場合、信号線Ｄ１、コンタクトプラグＣＰ６、及び信号線Ｄ２のみ修正で済むことができる。
【０１１２】
図１６（ａ）は、第２の実施形態に係る不揮発性半導体装置の平面図であり、テンプレートＴＭに絶縁膜ＤＹ１、ＤＹ２を配置した平面図を示す。図１６（ｂ）は、図１６（ａ）の領域Ａ８の断面方向の拡大図である。図１６（ｃ）は、図１６（ｂ）の回路図である。
【０１１３】
図１６（ａ）に示すように、例えば、領域Ａ８において、レイヤー０に形成される信号線Ｍ０（図１６（ｂ）、Ａ−Ａ´線）で断線が生じているものとする。この場合、図１６（ｂ）に示すように、信号線Ｍ０に接続されるコンタクトプラグＣＰを介して、例えば信号線Ｄ１を用いて迂回経路を形成する。つまり一度信号線のレイヤーを上層まで上げることで、信号線を迂回させ、目的先である、例えばＭＯＳトランジスタに電圧供給を可能とする。回路図で表すと、図１６（ｃ）の様になる。
【０１１４】
＜第２の実施形態に係る効果＞  
第２の実施形態に係る不揮発性半導体装置であると、上記（１）〜（５）の効果に加えて、下記（６）の効果を得ることが出来る。  
（６）予備の信号経路を効率よく作成することが出来る。  
第２の実施形態に係る不揮発性半導体装置であると、上述したように、第１方向及び第２方向で形成される面内において、テンプレートＴＭの外縁と絶縁膜ＤＹとの距離をどの辺からも存在する。このように予め絶縁膜ＤＹを決められた位置に配置するため、予備の配線経路をテンプレートＴＭ内のどの領域に形成するかを決定するのが容易となる。
【０１１５】
また、上述したように、迂回経路として機能する予備の信号線Ｄ１を形成するのには、マスク１枚の修正で済むため、この迂回経路形成によって生じるコストを最小限のものにすることが出来る。
【０１１６】
［第３の実施形態］  
次に図１７を用いて第３の実施形態に係る不揮発性半導体装置について説明する。上記実施形態では、テンプレートＴＭ内に２個以上の絶縁膜ＤＹ（例えば、絶縁膜ＤＹ１、絶縁膜ＤＹ２）を配置した例を挙げたが、場合によってはテンプレートＴＭのサイズが小さいためこのテンプレートＴＭ内に絶縁膜ＤＹを配置することが出来ない場合がある。
【０１１７】
第３の実施形態に係る不揮発性半導体装置は、このように１つ当たりのテンプレートＴＭのサイズが小さい場合、これら小さなテンプレートＴＭを複数組み合わせ大きなテンプレートＴＭを形成した後に、複数テンプレートＴＭを横断するように絶縁膜ＤＹを配置する。
【０１１８】
＜平面図＞  
図１７に第７テンプレートＴＭ１〜第７テンプレートＴＭ３の平面図（図中、Ｓｕｂ Ｃｉｒｃｕｉｔ１〜３）を示す。第７テンプレートＴＭ１〜第７テンプレートＴＭ３の各々について説明する。
【０１１９】
第７テンプレートＴＭ１のテンプレートＴＭ高はＶ６、幅Ｈ６_１である。また、第７テンプレートＴＭ２のテンプレートＴＭ高はＶ６、幅Ｈ６_２であり、第７テンプレートＴＭ３のテンプレートＴＭ高はＶ６、幅Ｈ６_３である。
【０１２０】
これらテンプレートＴＭ１〜ＴＭ３の各々のサイズが小さい場合、図１７に示すように３つのテンプレートＴＭを組み合わせ、テンプレートＴＭ高Ｖ６、幅Ｈ６の大きさのテンプレートＴＭを形成する。
【０１２１】
また、図示するように第７テンプレートＴＭ〜第７テンプレートＴＭ３内に絶縁膜ＤＹ１、及び絶縁膜ＤＹ２を配置する。具体的には上記（１）式または（２）式を満たすように絶縁膜ＤＹ１、ＤＹ２を配置する。すなわち外縁との距離をそれぞれ“ａ２”、“ａ３”、“ａ４”、“ａ５”とし、絶縁膜ＤＹ１と絶縁膜ＤＹ２との距離を“ａ１”としつつ、テンプレートＴＭに対する絶縁膜ＤＹの最小被覆率を超えるよう、絶縁膜ＤＹ１、ＤＹ２を配置する。
【０１２２】
なお、第３実施形態では第７テンプレートＴＭ１〜第７テンプレートＴＭ３までをｘ方向に向かって配置したが、ｙ方向に向かって配置してテンプレートＴＭを構成しても良い。
【０１２３】
＜変形例＞  
次に図１８を用いて第３の実施形態の不揮発性半導体装置に係る変形例について説明する。この変形例では、複数のテンプレートＴＭを組み合わせた場合であってもテンプレートＴＭ内に絶縁膜ＤＹを配置できない場合を例に挙げて説明する。
【０１２４】
＜平面図＞  
図１８に第８テンプレートＴＭ１〜第８テンプレートＴＭ３の平面図を示す。第８テンプレートＴＭ１〜第８テンプレートＴＭ３を組み合わせた場合であっても、これらを横断するように絶縁膜ＤＹを配置出来ない場合、これらテンプレートＴＭの外側に絶縁膜ＤＹ１〜ＤＹ３を配置する。
【０１２５】
このような配置の場合であっても、上記（１）式または（２）式いずれかを満たすよう絶縁膜ＤＹ１〜ＤＹ３の大きさを設定する。
【０１２６】
以上、第１〜第３実施形態、及び第３実施形態に係る変形例について図を用いて説明してきたが、これらすべての実施形態、変形例に係るテンプレートＴＭが、１つの半導体チップに組み込まれていても良い。つまり、図６にテンプレートＴＭの集合を示したが、これらテンプレートＴＭ内に、上記説明したさまざまなテンプレートＴＭが組み込まれていても良い。
【０１２７】
なお上記実施形態では、最小被覆率ｘ_ｍｉｎを満たすよう、絶縁膜ＤＹの幅Ｈ、高さＶ、及び配置位置をそれぞれ設定するが、例えば絶縁膜ＤＹの幅Ｈを可変とすることで最小被覆率ｘ_ｍｉｎを満たすことができるのであれば、他のパラメータ（例えば、高さＶ、配置位置など）を設定する必要はない。これは、絶縁膜ＤＹの高さＶ、及び配置位置であっても同様である。
【０１２８】
また上記実施形態では、直方体を一例に挙げた前記絶縁膜ＤＹを用いて説明したが、テンプレートＴＭに対する最小被覆率を満たしつつ、コンタクトプラグＣＰを配置する領域を十分に設けられる形状であれば直方体に限らず、円柱や他の形状であっても良い。
【０１２９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１３０】
１０…メモリセルアレイ、２０…周辺回路部、Ｍ０〜Ｍ２、Ｄ０〜Ｄ２…金属配線層、ＣＰ１〜ＣＰ５…コンタクトプラグ、１１…ＭＡＴ、ＤＹ…絶縁膜
【図１】
2014063911.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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