(57)【要約】【課題】  回路規模がより小さく、小型機器に好適な短絡検出回路を提供する。【解決手段】  回路の出力端子ｔに接続される出力ノードＯと、出力ノードＯの一端に接続される抵抗素子１０１と、抵抗素子１０１において、出力ノードＯと接続されていない他の一端に接続されるダミー出力ノードＯＤと、出力ノードＯとダミー出力ノードＯＤとの電位差が、予め設定されている所定の閾値を超えた場合、回路の短絡を検出するＭＯＳトランジスタ１０２、１０３、定電流源１０４、１０５と、によって短絡検出回路を構成する。【選択図】  図１
2014010545.tif 000002
【特許請求の範囲】
【請求項１】
回路の短絡を検出する短絡検出回路であって、
前記回路の出力端子に接続される出力ノードと、
前記出力ノードの一端に接続される抵抗素子と、
前記抵抗素子において、前記出力ノードと接続されていない他の一端に接続されるダミー出力ノードと、
前記出力ノードと前記ダミー出力ノードとの電位差が、予め設定されている所定の閾値を超えた場合、前記回路の短絡を検出するセンス回路と、
を備えることを特徴とする短絡検出回路。
【請求項２】
前記センス回路は、
前記出力ノードの電位に基づいて、前記ダミー出力ノードから第１電気信号を出力させる、または前記第１電気信号の出力を停止させる第１スイッチと、
前記ダミー出力ノードの電位に基づいて、前記出力ノードから第２電気信号を出力させる、または前記第２電気信号の出力を停止させる第２スイッチと、
を含むことを特徴とする請求項１に記載の短絡検出回路。
【請求項３】
前記抵抗素子の抵抗値は、前記ダミー出力ノードに流れる電流値との積が、電源レールに供給される電圧になるように設定されていることを特徴とする請求項１または２に記載の短絡検出回路。
【請求項４】
前記請求項１から３のいずれか１項に記載の短絡検出回路を含む半導体装置であって、
前記短絡検出回路によって前記回路の短絡が検出された場合、前記回路の出力電流を制限する出力電流制限回路をさらに備えることを特徴とする半導体装置。
【請求項５】
前記出力電流制限回路は、前記出力電流を制限している状態から当該制限を解除する際に、前記出力電流の電流変化を緩やかにする遅延回路を備えることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の短絡を検出する短絡検出回路、この短絡検出回路によって短絡が検出された場合に出力電流を制限する出力電流制限回路を含む半導体装置に関する。
【背景技術】
【０００２】
負荷の駆動装置には、負荷の断線を検出する短絡検出回路を備えるものがある。短絡検出回路を備える負荷駆動装置は、例えば、特許文献１に記載されている。特許文献１に記載された短絡検出回路は、負荷の両端の電圧を差動増幅する差動増幅回路の出力によって制御されるＦＥＴを設けている。そして、負荷とＦＥＴのドレイン電圧によって与えられる電圧と、第１基準電圧とをコンパレータによって比較する。
【０００３】
また、他のコンパレータによってＦＥＴのドレイン電圧と第２基準電圧とを比較する。そして、特許文献１記載の負荷駆動装置では、ドレイン電圧と第１基準電圧、第２基準電圧との大小関係によって負荷の断線を検出する。
このような特許文献１に記載された短絡検出回路によれば、断線の誤検出を防止するとともに、断線とＦＥＴの短絡とを判別して検出することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した特許文献１記載の短絡検出回路は、オペアンプ、制御回路、タイマ、２つのコンパレータといった多くの回路素子を必要とする。このため、短絡検出回路の回路規模が大きくなり、ひいては短絡検出回路を備える機器の小型化を妨げることになる。
本発明は、以上の点に鑑みてなされたものであり、回路規模がより小さく、小型機器に好適な短絡検出回路、この短絡検出回路によって回路の短絡が検出された場合に、回路から出力される電流を制限する機能を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の短絡検出回路は、回路の短絡を検出する短絡検出回路であって、上記回路の出力端子（例えば図１に示した出力端子ｔ）に接続される出力ノード（例えば図１に示した出力ノードＯ）と、上記出力ノードの一端に接続される抵抗素子（例えば図１に示した抵抗素子１０１）と、上記抵抗素子において、上記出力ノードと接続されていない他の一端に接続されるダミー出力ノード（例えば図１に示したダミー出力ノードＯＤ）と、上記出力ノードと上記ダミー出力ノードとの電位差が、予め設定されている所定の閾値を超えた場合、上記回路の短絡を検出するセンス回路（例えば図１に示したＭＯＳトランジスタ１０２、１０３、定電流源１０４、１０５）と、を備えることを特徴とする。
【０００７】
このように構成することにより、抵抗素子の両端にかかる電位差によって回路の短絡を検出することができる。このため、小型、簡易な構成によって短絡を検出することができるようになる。
また、本発明の短絡検出回路は、上記発明において、上記センス回路が、上記出力ノードの電位に基づいて、上記ダミー出力ノードから第１電気信号を出力させる、または上記第１電気信号の出力を停止させる第１スイッチ（例えばＭＯＳトランジスタ１０２）と、上記ダミー出力ノードの電位に基づいて、上記出力ノードから第２電気信号を出力させる、または上記第２電気信号の出力を停止させる第２スイッチ（例えばＭＯＳトランジスタ１０３）と、を含むようにしてもよい。
【０００８】
このような構成によれば、２つのＭＯＳトランジスタを使ってセンス回路を構成することができるため、小型化に有利な短絡検出回路を構成することができる。
また、本発明の短絡検出回路は、上記発明において、上記抵抗素子の抵抗値が、上記ダミー出力ノードに流れる電流値との積が、電源レールに供給される電圧になるように設定されるものであってもよい。
【０００９】
本発明の半導体装置は、上記請求項１から３のいずれか１項に記載の短絡検出回路を含む半導体装置であって、上記短絡検出回路によって上記回路の短絡が検出された場合、上記回路の出力電流を制限する出力電流制限回路（例えば図１に示した定電流源１１０、ＭＯＳトランジスタ１０８、１０９）をさらに備えることを特徴とする。
また、本発明の半導体装置は、上記出力電流制限回路は、上記出力電流を制限している状態から当該制限を解除する際に、上記出力電流の電流変化を緩やかにする遅延回路（例えば図１に示したキャパシタ１１１）を備えるようにしてもよい。
【発明の効果】
【００１０】
上記した本発明は、回路規模がより小さく、小型化に有利であるために、小型機器に好適な短絡検出回路、短絡検出回路によって短絡が検出された場合に、出力電流を制限する出力電流制限回路を含む半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態の短絡検出回路及び半導体装置を説明するための図である。
【図２】図１に示した出力回路の通常動作時の半導体装置の動作を説明するための図である。
【図３】図１に示した出力回路の短絡時の半導体装置の動作を説明するための図である。
【図４】図１に示した出力回路の他の短絡時の半導体装置の動作を説明するための図である。
【図５】出力回路と本実施形態の半導体装置との具体的な構成例を示した図である。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施形態の短絡検出回路を説明する。
図１は、本実施形態の短絡検出回路を説明するための図であって、図示しない演算増幅器の出力回路１と、本実施形態の短絡検出回路２と、出力電流制限回路３と、を示している。短絡検出回路２と、出力電流制限回路３とは、１つのチップ上に形成されて、半導体装置４を構成する。短絡検出回路２は、本実施形態の短絡検出回路に相当する。短絡検出回路２及び出力電流制限回路３は、全体で本実施形態の半導体装置に相当する。
【００１３】
出力回路１は、演算増幅器から電圧信号が入力される端子１２９と、端子１３０と、を備えている。端子１２９に接続されたノードをノードＢＰ、端子１３０に接続されたノードをノードＢＮと記す。ノードＢＰによって入力される電圧信号の電圧は正電圧であり、ノードＢＮによって入力される電圧信号の電圧は負電圧である。ノードＢＰと基準電圧ＶＤＤとの間にはスイッチ１２１、１２２が直列に接続されている。ノードＢＮと基準電圧ＶＳＳとの間にはスイッチ１２３、１２４が直列に接続されている。
【００１４】
また、出力回路１は、スイッチ１２１、１２２と並列に接続されたＰ型のＭＯＳトランジスタ１２６と、スイッチ１２３、１２４と並列に接続されたＮ型のＭＯＳトランジスタ１２５と、を備えている。ＭＯＳトランジスタ１２６のソースは基準電圧ＶＤＤと接続され、ＭＯＳトランジスタ１２５のソースは基準電圧ＶＳＳと接続されている。ＭＯＳトランジスタ１２６とＭＯＳトランジスタ１２５とはドレイン同士が接続されていて、ＭＯＳトランジスタ１２６、１２５のドレインは出力回路１の出力端子ｔに接続されている。
【００１５】
短絡検出回路２は、ＭＯＳトランジスタ１２５、１２６と並列に接続されたＰ型のＭＯＳトランジスタ１０６、Ｎ型のＭＯＳトランジスタ１０７を備えている。ＭＯＳトランジスタ１０６のソースは基準電圧ＶＤＤに接続され、ＭＯＳトランジスタ１０７のソースは基準電圧ＶＳＳに接続されている。
ＭＯＳトランジスタ１０６、１０７は、そのドレイン同士が接続されていて、ドレインに接続されたノードをダミー出力ノードＯＤと記す。また、ＭＯＳトランジスタ１０６のゲートは、ノードＢＰと接続され、正電圧によって制御される。ＭＯＳトランジスタ１０７のゲートは、ノードＢＮと接続され、負電圧によって制御される。本実施形態では、ＭＯＳトランジスタ１０６と、ＭＯＳトランジスタ１０７と、ダミー出力ノードＯＤとがダミー出力回路を構成する。
【００１６】
また、短絡検出回路２は、端子ｔに接続されている出力ノードＯと、出力ノードＯとダミー出力ノードＯＤとの間に接続される抵抗素子１０１と、抵抗素子１０１の出力ノードＯの側にソースが接続されるＰ型のＭＯＳトランジスタ１０２と、抵抗素子１０１のダミー出力ノードＯＤの側にソースが接続されるＰ型のＭＯＳトランジスタ１０３と、を備えている。
【００１７】
抵抗素子１０１の抵抗値は、ダミー出力回路に流れる電流値との積が電源レールの電圧になるように設定されている。なお、本実施形態において、電源レールとは、図示しない電源から基準電圧が供給されるノードをいう。電源レールは、ＶＤＤを供給するものとＶＳＳを供給するものとがあるが、本実施形態では、ダミー出力回路に流れる電流値との積が電圧ＶＤＤになるように設定されている。
【００１８】
ＭＯＳトランジスタ１０２のドレインと基準電圧ＶＳＳとの間には定電流源１０４が接続されていて、ＭＯＳトランジスタ１０２を流れる電流を一定の電流値Ｉ3に保っている。また、ＭＯＳトランジスタ１０３のドレインと基準電圧ＶＳＳとの間には定電流源１０５が接続されていて、ＭＯＳトランジスタ１０２を流れる電流を一定の電流値Ｉ4に保っている。
【００１９】
ＭＯＳトランジスタ１０２のゲートはダミー出力ノードＯＤに接続されていて、ＭＯＳトランジスタ１０３のゲートは出力ノードＯに接続されている。ＭＯＳトランジスタ１０２、１０３、抵抗素子１０１は、センス回路を構成する。センス回路は、抵抗素子１０１の両端の電位差をモニタする回路である。センス回路は、抵抗素子１０１の電位差が予め設定されている閾値を超えた場合に出力回路１の短絡を検出する。そして、短絡の検出により、速やかに出力ノードＯから出力される電流を制限する。
【００２０】
本実施形態のセンス回路を構成するＭＯＳトランジスタ１０２及び定電流源１０４と、ＭＯＳトランジスタ１０３及び定電流源１０５とは、抵抗素子１０１の両端に配置されている。ＭＯＳトランジスタ１０２、１０３には、それぞれのソースが接続されている抵抗素子１０１の端部とは反対側の端部にかかる電圧がゲートに印加されている。このような構成を、本実施形態では、「たすきがけ」とも記す。たすき掛けに構成されたＭＯＳトランジスタ１０２、１０３によれば、ＭＯＳトランジスタ１０３が、出力ノードＯの電位に基づいてダミー出力ノードＯＤから電気信号を出力させる、または、この電気信号の出力を停止させるスイッチとして機能する。また、ＭＯＳトランジスタ１０２は、ダミー出力ノードＯの電位に基づいて出力ノードＯから電気信号を出力させる、または、この電気信号の出力を停止させるスイッチとして機能する。
【００２１】
出力電流制限回路３は、ＭＯＳトランジスタ１０６、１０７と並列に接続された、定電流源１１０とＮ型のＭＯＳトランジスタ１０９とを備えている。定電流源１１０はＭＯＳトランジスタ１０９のドレインに接続されて、値がＩchの電流を供給する。ＭＯＳトランジスタ１０９にはＮ型のＭＯＳトランジスタ１０８が接続されていて、ＭＯＳトランジスタ１０９とＭＯＳトランジスタ１０８とは、そのソース同士、ドレイン同士が接続される。
【００２２】
ＭＯＳトランジスタ１０８のゲートは、ＭＯＳトランジスタ１０３のドレインと接続されていて、ＭＯＳトランジスタ１０８のゲートとＭＯＳトランジスタ１０３のドレインとを接続するノードをノードＳＶＤＤと記す。また、ＭＯＳトランジスタ１０９のゲートは、ＭＯＳトランジスタ１０２のドレインと接続されていて、ＭＯＳトランジスタ１０９のゲートとＭＯＳトランジスタ１０２のドレインとを接続するノードをノードＳＶＳＳと記す。
【００２３】
定電流源１１０とＭＯＳトランジスタ１０９との間には短絡検出回路２の出力端子１１４が接続されている。本実施形態の出力電流制限回路３では、出力端子１１４からＨｉｇｈ（以下、電圧信号Ｈと記す）またはＬｏｗ（以下、電圧信号Ｌと記す）を示す電圧信号が出力される。電圧信号Ｈは短絡検出回路２が短絡を検出していないことを示し、電圧信号Ｌは短絡が検出されたことを示す。また、出力端子１１４にはキャパシタ１１１が接続されている。出力電流制限回路３は、短絡の検出が解除されて出力電流が制限されている状態から通常状態に復帰する際、遅延回路として機能するキャパシタ１１１が働き、復帰する時の電流変化を緩やかにすることができる。
【００２４】
次に、図１に示した本実施形態の半導体装置の動作を説明する。
ｉ）通常動作シーケンス
図２は、出力回路１の通常動作時（出力回路１に短絡がない状態）の本実施形態の半導体装置の動作を説明するための図である。通常動作時、出力回路１スイッチ１２１がオフ、スイッチ１２２がオン状態になっている。また、出力回路１スイッチ１２３がオン、スイッチ１２４がオフ状態になっている。このとき、ＭＯＳトランジスタ１２６、１０６、１２５、１０３には、ノードＢＰ、ノードＢＮに流れる電流で値が決定される電流が流れている。
【００２５】
通常動作時、出力ノードＯとダミー出力ノードＯＤとは略同電位である。このため、抵抗素子１０１には電流が流れず、抵抗素子１０１による電位差が生じることなく、ＭＯＳトランジスタ１０２、１０３のゲートにかかる電圧は略０になる。このとき、ＭＯＳトランジスタ１０２、１０３はいずれもオフ状態となる。ＭＯＳトランジスタ１０２、１０３のオフ時、ＭＯＳトランジスタ１０２、１０３から電気信号（電流または電圧）が出力されることがなく、ＭＯＳトランジスタ１０８、１０９はオフ状態になる。このとき、出力端子１１４からは電圧信号Ｈが出力される。電圧信号Ｈは出力回路１のスイッチ１２１〜１２４に入力される。電圧信号Ｈの入力により、スイッチ１２１のオフ状態、スイッチ１２２のオン状態、スイッチ１２３のオン状態、スイッチ１２４のオフ状態が引き続き維持される。
【００２６】
ｉｉ）出力ノードＯが基準電圧ＶＳＳと短絡した場合の動作シーケンス
図３は、出力ノードＯが短絡し、出力ノードＯの電位が基準電圧ＶＳＳと等しくなってから、出力回路１のスイッチ１２１〜１２４のオン、オフ状態が切り替わるまでの動作を説明するための図である。なお、本実施形態では、出力ノードＯが短絡し、その電位が基準電圧ＶＳＳと等しくなることを、「出力ノードＯが基準電圧ＶＳＳと短絡する」とも記す。
【００２７】
出力ノードＯが基準電圧ＶＳＳと短絡すると、出力ノードＯとダミー出力ノードＯＤとは同電位でなくなる。このとき、出力ノードＯとダミー出力ノードＯＤとのインピーダンスの関係により、基準電圧ＶＤＤの電源からＭＯＳトランジスタ１０６を介して電流ＩP2が抵抗素子１０１を通り、基準電圧ＶＳＳへ向かって流れる。このときの各電位は、以下の式（１）によって示される。
ＶDumy_OUT＝ＶOUT+ＲRsense×ＩＩP2＝０＋ＲRsense×ＩIP2≒ＶＶＤＤ        …式（１）
なお、上記式（１）において、ＶDumy_OUTはダミー出力ノードＯＤの電位、ＶOUTは出力ノードＯの電位、ＲRsenseは抵抗素子１０１の抵抗値、ＩIP2はＭＯＳトランジスタを流れる電流ＩP2の電流値である。また、ＶＶＤＤは、基準電圧ＶＤＤの電圧値である。
【００２８】
式（１）が成立する場合、ＭＯＳトランジスタ１０３がオンする。このとき、ノードＳＶＳＳの電位がＭＯＳトランジスタ１０８のゲートに印加されてＭＯＳトランジスタ１０８がオンされる。ＭＯＳトランジスタ１０８のオンにより、出力端子１１４の電位が下がり、出力端子１１４からは電圧信号Ｌが出力される。
出力端子１１４から出力される電圧信号が電圧信号Ｈから電圧信号Ｌに遷移すると、後に示す具体例のように、電圧信号Ｌが出力回路１のスイッチ１２１〜１２４に出力される。電圧信号によってスイッチ１２１がオンし、スイッチ１２２がオフする。また、スイッチ１２３がオフし、スイッチ１２４がオンする。このため、ＭＯＳトランジスタ１２６、１２５がオフされて、電流ＩP2だけが基準電圧ＶＳＳへ流れるようになる。
【００２９】
ｉｉｉ）出力ノードＯが基準電圧ＶＤＤと短絡した場合の動作シーケンス
図４は、出力ノードＯが短絡し、出力ノードＯの電位がＶＤＤと等しくなってから、出力回路１のスイッチ１２１〜１２４のオン、オフ状態が切り替わるまでの動作を説明するための図である。なお、本実施形態では、出力ノードＯが短絡し、その電位が基準電圧ＶＤＤと等しくなることを、「出力ノードＯが基準電圧ＶＤＤと短絡する」とも記す。
【００３０】
出力ノードＯが基準電圧ＶＤＤと短絡すると、出力ノードＯとダミー出力ノードＯＤとは同電位でなくなる。このとき、出力ノードＯとダミー出力ノードＯＤとのインピーダンスの関係により、基準電圧ＶＤＤの電源から抵抗素子１０１に向けて電流ＩN2が流れる。電流ＩN2は、抵抗素子１０１からＭＯＳトランジスタ１０７を介して基準電圧ＶＳＳへ流れる。このとき、以下の式（２）によって示される。
ＶDumy_OUT＝ＶＶＤＤ−ＲRsense×ＩIN2＝０        …式（２）
なお、上記式（２）において、ＩIN2はＭＯＳトランジスタを流れる電流ＩN2の電流値である。
【００３１】
式（２）が成立する場合、ＭＯＳトランジスタ１０２がオンする。このとき、ノードＳＶＤＤの電位がＭＯＳトランジスタ１０９のゲートに印加されてＭＯＳトランジスタ１０９がオンされる。ＭＯＳトランジスタ１０９のオンにより、出力端子１１４の電位が下がり、出力端子１１４からは電圧信号Ｌが出力される。
【００３２】
出力端子１１４から出力される電圧信号が電圧信号Ｈから電圧信号Ｌに遷移すると、スイッチ１２１がオンし、スイッチ１２２がオフする。また、スイッチ１２３がオフし、スイッチ１２４がオンする。このため、ＭＯＳトランジスタ１２６、１２５がオフされて、電流ＩN2だけがＭＯＳトランジスタ１０７を介して基準電圧ＶＳＳへ流れるようになる。
【００３３】
ｉｖ）短絡からの復帰動作シーケンス
出力ノードＯの出力が通常の状態に復帰すると、図１等に示した抵抗素子１０１に電流が流れなくなる。このため、ＭＯＳトランジスタ１０２、１０３が共にオフする。このとき、ノードＳＶＳＳ、ノードＳＶＤＤの電位がＬｏｗとなるため、ＭＯＳトランジスタ１０８、１０９が共にオフする。
【００３４】
ＭＯＳトランジスタ１０８、１０９がオフすることにより、出力端子１１４に接続されたノードは定電流源１１０から供給される電流Ｉchによって充電される。出力端子１１４は、電圧信号Ｈを出力する。電圧信号Ｈの出力により、出力回路１のスイッチ１２１がオフ、スイッチ１２２がオンされる。また、スイッチ１２３がオン、スイッチ１２４がオフされる。以上説明したように、本実施形態の短絡検出回路２は、出力ノードＯの電位によってその状態を速やかに遷移させることができる。ただし、出力回路１が短絡から復帰する際は、キャパシタ１１１が電流Ｉchによって充電される時間を時定数として短絡検出回路２及び出力電流制限回路３が通常状態に復帰する。
【００３５】
以上説明したように、本実施形態によれば、抵抗素子１０１とＭＯＳトランジスタとを使って出力回路の短絡を検出する短絡検出回路２を構成することができる。また、本実施形態によれば、短絡検出回路２によって出力回路１の短絡が検出された場合、より後段の回路に大電流が流れ込むことを防ぎ、後段の回路を保護することができる。
【００３６】
[具体例]
図５は、以上説明した出力回路１と本実施形態の半導体装置の具体的な構成例を示した図である。図５に示した例は、スイッチ１２１〜１２４と、定電流源１０４、１０５、１１０とに、ＭＯＳトランジスタを用いた短絡検出回路である。前記したように、短絡検出回路２の出力端子１１４から出力された電圧信号Ｌまたは電圧信号Ｈは、出力回路１のスイッチ１２１〜１２４のゲート端子に入力される。スイッチ１２１〜１２４は、ゲート端子に入力された電気信号によりオン、またはオフされる。
【００３７】
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【００３８】
本発明は、演算増幅器等、回路の短絡を検出する短絡検出回路及びこの短絡検出回路を含む半導体装置に適用することが可能である。そして、特に、構成が簡易で小型化に有利であることから、小型の機器に搭載される短絡検出回路及び半導体装置に好適である。
【符号の説明】
【００３９】
１  出力回路
２  短絡検出回路
３  出力電流制限回路
４  半導体装置
１０１  抵抗素子
１０２、１０３、１０６、１０７、１０８、１０９、１２５、１２６  ＭＯＳトランジスタ
１０４、１０５、１１０  定電流源
１１１  キャパシタ
１１４  出力端子
１２１、１２２、１２３、１２４  スイッチ
１２９、１３０  端子
【図１】
2014010545.tif 000003
【図２】
2014010545.tif 000004
【図３】
2014010545.tif 000005
【図４】
2014010545.tif 000006
【図５】
2014010545.tif 000007