(57)【要約】【課題】本発明は、積層セラミックキャパシタに関する。【解決手段】本発明の一実施形態による積層セラミックキャパシタは、セラミック素体と、重なる領域を有し上記重なる領域が上記セラミック素体の一面に露出される引出部をそれぞれ有する第１及び第２の内部電極と、上記セラミック素体の一面に形成され上記引出部とそれぞれ連結される第１及び第２の外部電極と、上記セラミック素体のうち上記引出部の露出面に形成される絶縁層と、を含むことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
セラミック素体と、
重なる領域を有し、前記重なる領域が前記セラミック素体の一面に露出される引出部をそれぞれ有する第１及び第２の内部電極と、
前記セラミック素体の一面に形成され、前記引出部とそれぞれ連結される第１及び第２の外部電極と、
前記セラミック素体の一面に形成される絶縁層と、
を含み、
前記第１の内部電極は前記セラミック素体の同一面に露出される二つ以上の引出部を有し、前記複数の第１の内部電極の引出部の間の位置に前記第２の内部電極の引出部が配置され、前記複数の第１の内部電極の引出部は前記第２の内部電極の引出部とそれぞれ重なる領域を形成し、前記第１の内部電極の引出部と連結される第３の外部電極をさらに含む、積層セラミックキャパシタ。
【請求項２】
前記第１及び第２の内部電極の引出部は、セラミック素体の同一面に露出される、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１及び第２の内部電極は、セラミック素体の実装面に対して垂直に配置される、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記第１の外部電極は、前記第１の内部電極の引出部のうち第２の内部電極の引出部と重ならない領域と連結される、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記絶縁層は、前記セラミック素体にセラミックスラリーを塗布して形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項６】
前記絶縁層は、重なる第１及び第２の内部電極の引出部を全て覆うように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項７】
前記絶縁層は、前記セラミック素体の一面から測定される第１及び第２の外部電極の高さより低く形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項８】
前記第１及び第２の外部電極が所定の間隔をおいて形成されるセラミック素体のｘ−方向の長さは、内部電極が積層されるｙ−方向の長さより短く形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項９】
前記第１及び第２の内部電極は前記セラミック素体の一面及び前記一面に対向する他面にそれぞれ露出される二つの引出部を有し、前記第１の内部電極の引出部と前記第２の内部電極の引出部はそれぞれ重なる領域を形成する、請求項１に記載の積層セラミックキャパシタ。
【請求項１０】
前記第１及び第２の内部電極は前記セラミック素体の一面及び前記一面に対向する他面にそれぞれ露出される二つの引出部を有し、前記第１の内部電極の引出部と前記第２の内部電極の引出部はそれぞれ重なる領域を形成し、前記第１及び第２の内部電極の引出部とそれぞれ連結される第３及び第４の外部電極をさらに含む、請求項１に記載の積層セラミックキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタに関し、より詳細には、優れた静電容量を有し、低い等価直列インダクタンスを示す積層セラミックキャパシタに関する。
【背景技術】
【０００２】
一般に、キャパシタ、インダクタ、圧電体素子、バリスタ又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、上記本体の内部に形成された内部電極と、上記内部電極と接続されるように上記セラミック本体の表面に設けられた外部電極と、を備える。
【０００３】
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一誘電体層を介して対向配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。
【０００４】
積層セラミックキャパシタは、小型でありながらも高容量が保障され実装が容易であるという長所から、コンピュータ、ＰＤＡ、携帯電話等の移動通信装置の部品として広く用いられている。
【０００５】
近年、電子製品の小型化及び多機能化に伴い、チップ部品も小型化及び高機能化の傾向にあるため、積層セラミックキャパシタも小型及び高容量の製品が求められている。
【０００６】
また、積層セラミックキャパシタは、ＬＳＩの電源回路内に配置されるバイパス（ｂｙｐａｓｓ）キャパシタとして有用に用いられており、このようなバイパスキャパシタとして機能するためには、高周波ノイズを効果的に除去することができなければならない。このような要求は、電子装置の高周波化の傾向に伴いさらに増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは、回路基板上の実装パッド上にソルダリングによって電気的に連結され、上記実装パッドは、基板上の配線パターンや導電性ビアを介して他の外部回路と連結されることができる。
【０００７】
積層セラミックキャパシタは、キャパシタンス成分の他に等価直列抵抗（ＥＳＲ）成分と等価直列インダクタンス（ＥＳＬ）成分とを有するが、このような等価直列抵抗（ＥＳＲ）成分と等価直列インダクタンス（ＥＳＬ）成分とによってバイパスキャパシタの機能が阻害される。特に、等価直列インダクタンス（ＥＳＬ）は、高周波でキャパシタのインダクタンスを高めるため、高周波ノイズ除去特性を阻害させる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、優れた静電容量を有し、低い等価直列インダクタンスを示す積層セラミックキャパシタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、セラミック素体と、重なる領域を有し上記重なる領域が上記セラミック素体の一面に露出される引出部をそれぞれ有する第１及び第２の内部電極と、上記セラミック素体の一面に形成され上記引出部とそれぞれ連結される第１及び第２の外部電極と、上記セラミック素体の一面に形成される絶縁層と、を含む積層セラミックキャパシタを提供する。
【００１０】
上記第１及び第２の内部電極の引出部は、上記セラミック素体の同一面に露出されることができる。
【００１１】
上記第１及び第２の内部電極は、上記セラミック素体の実装面に対して垂直に配置されることができる。
【００１２】
上記第１の外部電極は、上記第１の内部電極の引出部のうち上記第２の内部電極の引出部と重ならない領域と連結されることができる。
【００１３】
上記絶縁層は、上記セラミック素体にセラミックスラリーを塗布して形成されることができる。
【００１４】
上記絶縁層は、重なる第１及び第２の内部電極の引出部を全て覆うように形成されることができる。
【００１５】
上記絶縁層は、上記セラミック素体の一面から測定される第１及び第２の外部電極の高さより低く形成されることができる。
【００１６】
上記第１及び第２の外部電極が所定の間隔をおいて形成されるセラミック素体のｘ−方向の長さは、内部電極が積層されるｙ−方向の長さより短く形成されることができる。
【００１７】
上記第１の内部電極は二つ以上の引出部を有し、上記第１の内部電極の引出部は上記第２の内部電極の引出部とそれぞれ重なる領域を形成することができる。
【００１８】
上記第１の内部電極は上記セラミック素体の同一面に露出される二つ以上の引出部を有し、上記第１の内部電極の引出部は上記第２の内部電極の引出部とそれぞれ重なる領域を形成することができる。
【００１９】
上記第１の内部電極は二つの引出部を有し、上記第１の内部電極の引出部は上記第２の内部電極の引出部とそれぞれ重なる領域を形成し、上記第１の内部電極の引出部と連結される第３の外部電極をさらに含むことができる。
【００２０】
上記第１及び第２の内部電極は上記セラミック素体の一面及び上記一面に対向する他面にそれぞれ露出される二つの引出部を有し、上記第１の内部電極の引出部と上記第２の内部電極の引出部はそれぞれ重なる領域を形成することができる。
【００２１】
上記第１及び第２の内部電極は上記セラミック素体の一面及び上記一面に対向する他面にそれぞれ露出される二つの引出部を有し、上記第１の内部電極の引出部と上記第２の内部電極の引出部はそれぞれ重なる領域を形成し、上記第１及び第２の内部電極の引出部とそれぞれ連結される第３及び第４の外部電極をさらに含むことができる。
【発明の効果】
【００２２】
本発明の一実施形態によると、第１及び第２の内部電極は引出部にも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。
【００２３】
また、外部極性が印加される第１及び第２の内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）を低くすることができる。
【００２４】
本発明の一実施形態によると、セラミック素体に形成される絶縁層は、上記セラミック素体の一面に露出された第１及び第２の内部電極の引出部を覆うため、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
【００２５】
本発明の一実施形態によると、絶縁層の高さを調節することができるため、上記絶縁層の高さを第１及び第２の外部電極の高さより低く形成する場合、積層セラミックキャパシタを回路基板上により安定的に実装することができる。
【００２６】
本発明の一実施形態によると、積層セラミックキャパシタのｘ−方向の長さがｙ−方向の長さより短く形成されるため、第１及び第２の外部電極間の距離をより短く形成し、外部極性が印加される第１及び第２の内部電極間の距離をより短く形成することができる。これにより、カレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）をより低くすることができる。
【００２７】
本発明の一実施形態によると、積層セラミックキャパシタの電流の流れが複数の外部電極を介して内部電極に伝達されるため、上記積層セラミックキャパシタのキャパシタンス成分に直列に連結されるインダクタンス成分の大きさを非常に小さくすることができる。
【図面の簡単な説明】
【００２８】
【図１】（ａ）及び（ｂ）は、本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。
【図２】図１（ａ）及び（ｂ）に示される積層セラミックキャパシタの内部電極構造を示す断面図である。
【図３】図１（ｂ）のＡ−Ａ’線に沿う断面図である。
【図４】本発明の一実施形態による積層セラミックキャパシタを示す断面図である。
【図５】本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。
【図６】図５に示される積層セラミックキャパシタの内部電極構造を示す断面図である。
【図７】図５に示される積層セラミックキャパシタの断面図である。
【図８】本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。
【図９】図８に示される積層セラミックキャパシタの内部電極構造を示す断面図である。
【図１０】図９に示される積層セラミックキャパシタの断面図である。
【図１１】本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。
【図１２】図１１に示される積層セラミックキャパシタの内部電極構造を示す断面図である。
【図１３】図１１に示される積層セラミックキャパシタの断面図である。
【発明を実施するための形態】
【００２９】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等は、より明確な説明のために誇張されることがある。なお、図面上において同一符号で表示される要素は、同一の要素である。
【００３０】
図１（ａ）及び（ｂ）は、本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図であり、図２は、図１（ａ）及び（ｂ）に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図３は、図１（ｂ）のＡ−Ａ’線に沿う断面図である。
【００３１】
本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ  ｌａｍｉｎａｔｅｄ  ｏｒ  ｖｅｒｔｉｃａｌ  ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内の積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として二つの端子が回路基板に接続されることを意味する。
【００３２】
図１（ａ）から図３を参照すると、本実施形態による積層セラミックキャパシタは、セラミック素体１１０と、上記セラミック素体１１０の内部に形成される内部電極１２１、１２２と、上記セラミック素体１１０の一面に形成される絶縁層１４０と、外部電極１３１、１３２と、を含むことができる。
【００３３】
本実施形態において、上記セラミック素体１１０は、対向する第１の面１及び第２の面２と、上記第１の面１と上記第２の面２とを連結する第３の面３及び第４の面４並びに第５の面５及び第６の面６と、を有することができる。上記セラミック素体１１０の形状は、特に制限されず、図示されているように第１の面１〜第６の面６を有する六面体状であることができる。本発明の一実施形態によると、上記セラミック素体１１０の第１の面１は、回路基板の実装領域に配置される実装面となることができる。
【００３４】
本発明の一実施形態によると、ｘ−方向は、第１及び第２の外部電極が所定の間隔をおいて形成される方向であり、ｙ−方向は、内部電極が誘電体層を介して積層される方向であり、ｚ−方向は、内部電極が回路基板に実装される方向である。
【００３５】
本発明の一実施形態によると、上記セラミック素体１１０は、複数の誘電体層１１１が積層されて形成されることができる。上記セラミック素体１１０を構成する複数の誘電体層１１１は、焼結された状態で、隣接する上記誘電体層１１１間の境界を視認できない程度に一体化されている。
【００３６】
上記誘電体層１１１は、セラミックパウダーと有機溶剤と有機バインダーとを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミックパウダーとしては、高誘電率を有する物質としてチタン酸バリウム（Ｂａｔｉｏ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料等を用いることができるが、これに制限されるものではない。
【００３７】
本発明の一実施形態によると、上記セラミック素体１１０の内部には、内部電極が形成されることができる。図２は、上記セラミック素体１１０を構成する誘電体層１１１及び上記誘電体層１１１に形成された内部電極１２１、１２２を示す断面図である。本発明の一実施形態によると、第１の極性の第１の内部電極１２１と第２の極性の第２の内部電極１２２とを一対とし、一誘電体層１１１を介して対向するようにｙ−方向に配置することができる。本発明の一実施形態によると、上記第１及び第２の内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１の面１に垂直に配置されることができる。
【００３８】
本発明において第１及び第２は、相違する極性を意味し、第１及び第３は、同一の極性を意味し、第２及び第４は、同一の極性を意味することができる。
【００３９】
本発明の一実施形態によると、上記第１及び第２の内部電極は、導電性金属を含む導電性ペーストで形成されることができる。上記導電性金属は、Ｎｉ、Ｃｕ、Ｐｄ又はこれらの合金であることができるが、これに制限されるものではない。
【００４０】
誘電体層を形成するセラミックグリーンシート上にスクリーン印刷法又はグラビア印刷法等により導電性ペーストで内部電極層を印刷することができる。そして、上記内部電極層が印刷されたセラミックグリーンシートを交互に積層し焼成することによりセラミック素体を形成することができる。
【００４１】
図２を参照すると、上記第１及び第２の内部電極１２１、１２２は、相違する極性の外部電極と連結されるためにそれぞれ第１及び第２の引出部１２１ａ、１２２ａを有し、上記第１及び第２の引出部１２１ａ、１２２ａは、上記セラミック素体１１０の第１の面１に露出されることができる。本発明の一実施形態による積層セラミックキャパシタは、垂直積層型で、上記第１及び第２の引出部１２１ａ、１２２ａは、上記セラミック素体１１０の同一面に露出されることができる。
【００４２】
本発明の一実施形態によると、内部電極の引出部は、上記内部電極を形成する導体パターンのうち、幅Ｗが増加してセラミック素体の一面に露出された領域を意味することができる。
【００４３】
一般に、第１及び第２の内部電極は、重なる領域によって静電容量を形成し、相違する極性の外部電極と連結される引出部は、重なる領域を有しない。しかしながら、本発明の一実施形態によると、上記第１及び第２の引出部１２１ａ、１２２ａは、重なる領域を有することができる。本発明の一実施形態によると、上記第１及び第２の引出部１２１ａ、１２２ａは、第１の面１に露出され、露出された領域の一部が重なることができる。
【００４４】
図３を参照すると、上記セラミック素体１１０の第１の面１には、上記第１の面１に引き出された第１の内部電極１２１の第１の引出部１２１ａと連結されるように第１の外部電極１３１が形成され、上記第１の面１に引き出された第２の内部電極１２２の第２の引出部１２２ａと連結されるように第２の外部電極１３２が形成されることができる。
【００４５】
上記第１の外部電極１３１は、上記第１の引出部１２１ａのうち上記第２の引出部１２２ａと重ならない領域と連結され、上記第２の外部電極１３２は、上記第２の引出部１２２ａのうち上記第１の引出部１２１ａと重ならない領域と連結されることができる。
【００４６】
上記第１の外部電極１３１は、上記第２の引出部１２２ａと接触しないように上記第１の引出部１２１ａの一部と連結され、上記第２の外部電極１３２は、上記第１の引出部１２１ａと接触しないように上記第２の引出部１２２ａの一部と連結されることができる。
【００４７】
図３の右側図には、上記第１の内部電極１２１の引出部１２１ａと上記第２の内部電極１２２の引出部１２２ａとの重なり領域が矢印で表示されており、上記第１の内部電極１２１の引出部１２１ａと重ならない上記第２の内部電極１２２の引出部１２２ａが点線で表示されている。
【００４８】
本発明の一実施形態によると、上記第１及び第２の引出部１２１ａ、１２２ａは、重なる領域を有するが、それぞれ相違する極性を有する上記第１及び第２の外部電極１３１、１３２と連結されることができる。
【００４９】
本発明の一実施形態によると、図３に示されるように、上記セラミック素体１１０の第１の面１には、絶縁層１４０が形成されることができる。上記絶縁層１４０は、上記第１及び第２の外部電極１３１、１３２間に形成されることができる。上記絶縁層１４０は、上記第１の面１に露出された上記第１及び第２の引出部１２１ａ、１２２ａを覆うように形成されることができ、上記第１の引出部１２１ａと上記第２の引出部１２２ａとの重なり領域を全て覆うように形成されることもできる。
【００５０】
本発明の一実施形態によると、図３に示されるように、上記絶縁層１４０は、上記第１及び第２の外部電極１３１、１３２間の上記セラミック素体１１０の一面を完全に覆うように形成されることができる。
【００５１】
また、図示されてはいないが、本発明の一実施形態によると、上記絶縁層１４０は、上記第１の引出部１２１ａと第２の引出部１２２ａとの重なり領域のみを覆うように形成され、上記第１及び第２の外部電極１３１、１３２と所定の間隔をおいて形成されることができる。
【００５２】
図４は、本発明の他の実施形態による積層セラミックキャパシタを示す断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
【００５３】
図４を参照すると、図３と同様に、上記セラミック素体１１０の第１の面１には、上記第１及び第２の外部電極１３１、１３２が形成され、上記第１及び第２の外部電極１３１、１３２間には、上記絶縁層１４０が形成されることができる。
【００５４】
本実施形態によると、上記絶縁層１４０の高さｈ２は、上記第１の外部電極１３１又は上記第２の外部電極１３２の高さｈ１より低く形成されることができる。上記絶縁層１４０と上記第１及び第２の外部電極１３１、１３２の高さは、実装面、即ち、第１の面１を基準に測定されることができる。
【００５５】
本実施形態によると、上記絶縁層１４０の高さが上記第１及び第２の外部電極１３１、１３２の高さより低いため、積層セラミックキャパシタが回路基板上により安定的に実装されることができる。
【００５６】
上記第１及び第２の外部電極１３１、１３２は、上記セラミック素体１１０の第１の面１の一部に形成されることができる。一方、上記第１及び第２の外部電極１３１、１３２は、上記セラミック素体１１０の第１の面１と第３の面３とがなすコーナー又は第１の面１と第４の面４とがなすコーナーまで形成されなくても良い。
【００５７】
本発明の一実施形態によると、上記絶縁層１４０は、セラミックスラリーで形成されることができる。上記セラミックスラリーの量及び形状を調節して上記絶縁層１４０の形成位置及び高さを調節することができる。上記絶縁層１４０は、焼成工程でセラミック素体を形成した後に上記セラミック素体にセラミックスラリーを塗布し焼成することにより形成されるか、又はセラミック素体を形成するセラミックグリーンシート上に絶縁層を形成するセラミックスラリーを形成し上記セラミックグリーンシートと共に焼成することにより形成されることができる。
【００５８】
上記セラミックスラリーの形成方法としては、例えば、スプレー方式で噴射する方法又はローラーを用いて塗布する方法を用いることができるが、特に制限されるものではない。
【００５９】
上記絶縁層１４０は、上記セラミック素体１１０の一面に露出された上記第１及び第２の内部電極の引出部１２１ａ、１２２ａを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
【００６０】
本発明の一実施形態によると、上記第１及び第２の内部電極１２１、１２２は引出部１２１ａ、１２２ａにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第１及び第２の内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）を低くすることができる。
【００６１】
図５から図７は、本発明の他の実施形態による積層セラミックキャパシタを示す図である。図５は、本実施形態による積層セラミックキャパシタを示す概略斜視図であり、図６は、図５に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図７は、図５に示される積層セラミックキャパシタの断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
【００６２】
図５から図７を参照すると、本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。本実施形態による積層セラミックキャパシタは、セラミック素体２１０と、上記セラミック素体２１０の内部に形成される内部電極２２１、２２２と、上記セラミック素体２１０の一面に形成される絶縁層２４０と、外部電極２３１、２３２と、を含むことができる。
【００６３】
本発明の一実施形態によると、ｘ−方向は、第１及び第２の外部電極が所定の間隔をおいて形成される方向であり、ｙ−方向は、内部電極が誘電体層を介して積層される方向であり、ｚ−方向は、内部電極が回路基板に実装される方向である。
【００６４】
本実施形態による積層セラミックキャパシタは、ｘ−方向の長さがｙ−方向の長さより短く形成されることができる。即ち、第１及び第２の外部電極が所定の間隔をおいて形成されるセラミック素体のｘ−方向の長さは、内部電極が積層されるｙ−方向の長さより短く形成されることができる。
【００６５】
図６は、上記セラミック素体２１０を構成する誘電体層２１１及び上記誘電体層に形成された内部電極２２１、２２２を示す断面図である。本発明の一実施形態によると、第１の極性の第１の内部電極２２１と第２の極性の第２の内部電極２２２とを一対とし、一誘電体層２１１を介して対向するようにｙ−方向に配置することができる。本発明の一実施形態によると、上記第１及び第２の内部電極２２１、２２２は、積層セラミックキャパシタの実装面、即ち、第１の面１に垂直に配置されることができる。
【００６６】
図６を参照すると、上記第１及び第２の内部電極２２１、２２２は、相違する極性の外部電極と連結されるためにそれぞれ第１及び第２の引出部２２１ａ、２２２ａを有し、上記第１及び第２の引出部２２１ａ、２２２ａは、上記セラミック素体２１０の第１の面１に露出されることができる。
【００６７】
本発明の一実施形態によると、上記第１及び第２の引出部２２１ａ、２２２ａは、重なる領域を有することができる。本発明の一実施形態によると、上記第１及び第２の引出部２２１ａ、２２２ａは、第１の面１に露出され、露出された領域の一部が重なることができる。
【００６８】
図７を参照すると、上記セラミック素体２１０の第１の面１には、上記第１の面１に引き出された第１の内部電極２２１の第１の引出部２２１ａと連結されるように第１の外部電極２３１が形成され、上記第１の面１に引き出された第２の内部電極２２２の第２の引出部２２２ａと連結されるように第２の外部電極２３２が形成されることができる。
【００６９】
上記第１の外部電極２３１は、上記第１の引出部２２１ａのうち上記第２の引出部２２２ａと重ならない領域と連結され、上記第２の外部電極２３２は、上記第２の引出部２２２ａのうち上記第１の引出部２２１ａと重ならない領域と連結されることができる。
【００７０】
図７には、上記第１の内部電極２２１の引出部２２１ａと上記第２の内部電極２２２の引出部２２２ａとの重なり領域が矢印で表示されており、上記第２の内部電極２２２の引出部２２２ａと重ならない上記第１の内部電極２２１の引出部２２１ａが点線で表示されている。
【００７１】
本実施形態によると、上記セラミック素体２１０の第１の面１には、絶縁層２４０が形成されることができる。上記絶縁層２４０は、上記第１及び第２の外部電極２３１、２３２間に形成されることができる。上記絶縁層２４０は、第１の面１に露出された上記第１及び第２の引出部２２１ａ、２２２ａを覆うように形成されることができ、上記第１の引出部２２１ａと上記第２の引出部２２２ａとの重なり領域を全て覆うように形成されることもできる。
【００７２】
上記絶縁層２４０は、上記セラミック素体２１０の一面に露出された上記第１及び第２の内部電極２２１、２２２の引出部２２１ａ、２２２ａを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
【００７３】
本実施形態によると、上記第１及び第２の内部電極２２１、２２２は引出部２２１ａ、２２２ａにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第１及び第２の内部電極２２１、２２２間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）を低くすることができる。
【００７４】
本実施形態によると、積層セラミックキャパシタのｘ−方向の長さがｙ−方向の長さより短く形成されるため、第１及び第２の外部電極間の距離をより短く形成し、外部極性が印加される第１及び第２の内部電極間の距離をより短くすることができる。これにより、カレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）をより低くすることができる。
【００７５】
図８から図１０は、本発明のさらに他の実施形態による積層セラミックキャパシタを示す図である。図８は、本実施形態による積層セラミックキャパシタを示す概略斜視図であり、図９は、図８に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図１０は、図９に示される積層セラミックキャパシタの断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
【００７６】
図８から図１０を参照すると、本実施形態による積層セラミックキャパシタは、３端子垂直積層型キャパシタであることができる。「３端子（３−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として三つの端子が回路基板に接続されることを意味する。
【００７７】
本実施形態による積層セラミックキャパシタは、セラミック素体３１０と、上記セラミック素体３１０の内部に形成される内部電極３２１、３２２と、上記セラミック素体３１０の一面に形成される絶縁層３４１、３４２と、外部電極３３１、３３２、３３３と、を含むことができる。
【００７８】
図９は、上記セラミック素体３１０を構成する誘電体層３１１及び上記誘電体層に形成された内部電極３２１、３２２を示す断面図である。本発明の一実施形態によると、第１の極性の第１の内部電極３２１と第２の極性の第２の内部電極３２２とを一対とし、一誘電体層３１１を介して対向するようにｙ−方向に配置することができる。本発明の一実施形態によると、上記第１及び第２の内部電極３２１、３２２は、積層セラミックキャパシタの実装面に対して垂直に配置されることができる。
【００７９】
図９を参照すると、上記第１及び第２の内部電極３２１、３２２は、相違する極性の外部電極と連結されるためにそれぞれ第１及び第２の引出部３２１ａ、３２１ｂ、３２２ａを有し、上記第１及び第２の引出部３２１ａ、３２１ｂ、３２２ａは、上記セラミック素体３１０の一面に露出されることができる。
【００８０】
本実施形態によると、上記第１の内部電極３２１は、二つの引出部３２１ａ、３２１ｂを有することができる。上記第１の内部電極３２１の二つの引出部３２１ａ、３２１ｂは、それぞれ第２の内部電極３２２の第２の引出部３２２ａと重なる領域を有することができる。本発明の一実施形態によると、上記第１の内部電極３２１の二つの引出部３２１ａ、３２１ｂと上記第２の内部電極の第２の引出部３２２ａは、上記セラミック素体３１０の同一面に露出され、露出された領域の一部が重なることができる。
【００８１】
図１０を参照すると、上記セラミック素体３１０の一面には、上記一面に引き出された第１の内部電極３２１の二つの引出部３２１ａ、３２１ｂと連結されるように第１及び第３の外部電極３３１、３３３が形成されることができる。本実施形態によると第１の内部電極３２１は、上記第１及び第３の外部電極３３１、３３３によって外部極性と連結されることができる。また、上記セラミック素体３１０の一面には、上記セラミック素体３１０の一面に引き出された第２の内部電極３２２の第２の引出部３２２ａと連結されるように、第２の外部電極３３２が形成されることができる。上記第２の外部電極３３２は、上記第１及び第３の外部電極３３１、３３３間に形成されることができる。本発明において、第１及び第２は、相違する極性を意味し、第１及び第３は、同一の極性を意味することができる。
【００８２】
上記第１の外部電極３３１は、一つの第１の引出部３２１ａのうち上記第２の引出部３２２ａと重ならない領域と連結されることができ、上記第３の外部電極３３１は、一つの第１の引出部３２１ｂのうち上記第２の引出部３２２ａと重ならない領域と連結されることができる。上記第２の外部電極３３２は、上記第２の引出部３２２ａのうち二つの第１の引出部３２１ａ、３２１ｂと重ならない領域と連結されることができる。
【００８３】
図１０の右側図には、上記第１の内部電極３２１の二つの引出部３２１ａ、３２１ｂと上記第２の内部電極３２２の引出部３２２ａとの重なり領域が矢印で表示されており、上記第１の内部電極３２１の二つの引出部３２１ａ、３２１ｂと重ならない上記第２の内部電極３２２の引出部３２２ａが点線で表示されている。
【００８４】
本実施形態によると、上記セラミック素体３１０の一面には、絶縁層３４１、３４２が形成されることができる。上記絶縁層３４１、３４２は、上記第１及び第２の外部電極３３１、３３２間及び上記第２及び第３の外部電極３３２、３３３間にそれぞれ形成されることができる。上記絶縁層３４１、３４２は、上記セラミック素体３１０の一面に露出された上記第１及び第２の引出部３２１ａ、３２１ｂ、３２２ａを覆うように形成されることができ、上記第１の引出部３２１ａ、３２１ｂと上記第２の引出部３２２ａとの重なり領域を全て覆うように形成されることもできる。
【００８５】
上記絶縁層３４１、３４２は、上記セラミック素体３１０の一面に露出された上記第１及び第２の内部電極の引出部３２１ａ、３２１ｂ、３２２ａを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
【００８６】
本実施形態によると、上記第１及び第２の内部電極３２１、３２２は引出部３２１ａ、３２１ｂ、３２２ａにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第１及び第２の内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）を低くすることができる。
【００８７】
なお、本実施形態によると、電流は、上記第１及び第３の外部電極３３１、３３３と連結された上記第１の内部電極３２１から上記第２の内部電極３２２に流れる。このような電流の流れによって、積層セラミックキャパシタのキャパシタンス成分に直列に連結されるインダクタンス成分の大きさを非常に小さくすることができる。
【００８８】
図１１から図１３は、本発明のさらに他の実施形態による積層セラミックキャパシタを示す図である。図１１は、本実施形態による積層セラミックキャパシタを示す概略斜視図であり、図１２は、図１１に示される積層セラミックキャパシタの内部電極構造を示す断面図であり、図１３は、図１１に示される積層セラミックキャパシタの断面図である。以下では、上述した実施形態と異なる構成要素を中心に説明し、同一の構成要素に関する説明は省略する。
【００８９】
図１１から図１３を参照すると、本実施形態による積層セラミックキャパシタは、４端子垂直積層型キャパシタであることができる。「４端子（４−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として四つの端子が回路基板に接続されることを意味する。
【００９０】
本実施形態による積層セラミックキャパシタは、セラミック素体４１０と、上記セラミック素体４１０の内部に形成される内部電極４２１、４２２と、上記セラミック素体４１０の一面に形成される絶縁層４４１、４４２と、外部電極４３１、４３２、４３３、４３４と、を含むことができる。
【００９１】
図１２は、上記セラミック素体４１０を構成する誘電体層４１１及び上記誘電体層４１１に形成された内部電極４２１、４２２を示す断面図である。本発明の一実施形態によると、第１の極性の第１の内部電極４２１と第２の極性の第２の内部電極４２２とを一対とし、一誘電体層４１１を介して対向するようにｙ−方向に配置することができる。本発明の一実施形態によると、上記第１及び第２の内部電極４２１、４２２は、積層セラミックキャパシタの実装面に対して垂直に配置されることができる。
【００９２】
本実施形態によると、積層セラミックキャパシタの実装面は、第１の面１又は上記第１の面１に対向する第２の面２になることができる。
【００９３】
図１２を参照すると、上記第１及び第２の内部電極４２１、４２２は、相違する極性の外部電極と連結されるためにそれぞれ第１及び第２の引出部４２１ａ、４２１ｂ、４２２ａ、４２２ｂを有することができる。上記第１の内部電極４２１の二つの第１の引出部４２１ａ、４２１ｂは、それぞれ上記セラミック素体４１０の第１の面１及び上記第１の面１に対向する第２の面２に露出され、上記第２の内部電極４２２の二つの第２の引出部４２２ａ、４２２ｂは、それぞれ上記セラミック素体４１０の第１の面１及び上記第１の面１に対向する他面、即ち、第２の面２に露出されることができる。
【００９４】
また、上記第１の内部電極４２１の一つの引出部４２１ａ及び上記第２の内部電極４２２の一つの第２の引出部４２２ａは、上記セラミック素体４１０の第１の面１に引き出され、重なる領域を有することができる。上記第１の内部電極４２１の一つの引出部４２１ｂ及び上記第２の内部電極４２２の一つの第２の引出部４２２ｂは、上記セラミック素体４１０の第２の面２に引き出され、重なる領域を有することができる。
【００９５】
本発明の一実施形態によると、上記第１の内部電極４２１の第１の引出部４２１ａと上記第２の内部電極４２２の第２の引出部４２２ａ及び上記第１の内部電極４２１の第２の引出部４２１ｂと上記第２の内部電極４２２の第２の引出部４２２ｂは、それぞれ上記セラミック素体４１０の同一面に露出され、露出された領域の一部が重なることができる。
【００９６】
図１３を参照すると、上記セラミック素体４１０の第１の面１及び第２の面２には、上記第１の面１及び第２の面２にそれぞれ引き出された第１の内部電極４２１の二つの引出部４２１ａ、４２１ｂと連結されるように第１及び第３の外部電極４３１、４３３が形成されることができる。本実施形態によると、上記第１の内部電極４２１は、上記第１及び第３の外部電極４３１、４３３によって外部極性と連結されることができる。
【００９７】
また、上記セラミック素体４１０の第１の面１及び第２の面２には、上記第１の面１及び第２の面２にそれぞれ引き出された上記第２の内部電極４２２の二つの引出部４２２ａ、４２２ｂと連結されるように第２及び第４の外部電極４３２、４３４が形成されることができる。本実施形態によると、上記第２の内部電極４３２は、第２及び第４の外部電極４３２、４３４によって外部極性と連結されることができる。
【００９８】
上記第１及び第２の外部電極４３１、４３２は、上記セラミック素体４１０の第１の面１に形成され、上記第３及び第４の外部電極４３３、４３４は、上記セラミック素体４１０の第２の面２に形成されることができる。本発明において、第１及び第２は、相違する極性を意味し、第１及び第３、第２及び第４は、それぞれ同一の極性を意味する。
【００９９】
上記第１の外部電極４３１は、上記第１の引出部４２１ａのうち上記第２の引出部４２２ａと重ならない領域と連結され、上記第３の外部電極４３３は、上記第１の引出部４２１ｂのうち上記第２の引出部４２２ｂと重ならない領域と連結されることができる。上記第２の外部電極４３２は、上記第２の引出部４２２ａのうち上記第１の引出部４２１ａと重ならない領域と連結され、上記第４の外部電極４３４は、上記第２の引出部４２２ｂのうち上記第１の引出部４２１ｂと重ならない領域と連結されることができる。
【０１００】
図１３の右側図には、上記第１の内部電極４２１の二つの引出部４２１ａ、４２１ｂと上記第２の内部電極４２２の二つの引出部４２２ａ、４２２ｂとの重なり領域が矢印で表示されており、上記第１の内部電極４２１の二つの引出部４２１ａ、４２１ｂと重ならない上記第２の内部電極４２２の二つの引出部４２２ａ、４２２ｂが点線で表示されている。
【０１０１】
本実施形態によると、上記絶縁層４４１、４４２は、上記第１及び第２の外部電極４３１、４３２、４３３、４３４間に形成されることができる。より具体的には、上記セラミック素体４１０の第１の面１のうち上記第１及び第２の外部電極４３１、４３２間に上記絶縁層４４１が形成され、上記セラミック素体４１０の第２の面２のうち上記第３及び第４の外部電極４３３、４３４間に上記絶縁層４４２が形成されることができる。
【０１０２】
上記絶縁層４４１、４４２は、上記セラミック素体４１０の一面に露出された上記第１及び第２の引出部４２１ａ、４２１ｂ、４２２ａ、４２２ｂを覆うように形成されることができ、上記第１及び第２の引出部４２１ａ、４２１ｂ、４２２ａ、４２２ｂの重なり領域を全て覆うように形成されることもできる。
【０１０３】
上記絶縁層４４１、４４２は、上記セラミック素体４１０の一面に露出された上記第１及び第２の内部電極４２１、４２２の引出部４２１ａ、４２１ｂ、４２２ａ、４２２ｂを覆うことにより、上記内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
【０１０４】
本実施形態によると、上記第１及び第２の内部電極４２１、４２２は引出部４２１ａ、４２１ｂ、４２２ａ、４２２ｂにも重なり領域が形成されるため、積層セラミックキャパシタの容量を増やすことができる。また、外部極性が印加される第１及び第２の内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）を低くすることができる。
【０１０５】
また、図示されてはいないが、第１の内部電極又は第２の内部電極は、二つ以上の引出部を有し、相違する極性の引出部が重なるように形成されることができる。また、第１の内部電極又は第２の内部電極に形成された引出部は、セラミック素体の同一面に露出されるか又はセラミック素体の相違する面に露出されることができる。なお、内部電極の引出部の数及び位置等は、当業者によって多様に変更されることができる。
【０１０６】
本発明は、上述した実施形態及び添付の図面によって限定されることなく添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で当該技術分野における通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属する。
【符号の説明】
【０１０７】
１１０  セラミック素体
１１１  誘電体層
１２１、１２２  第１及び第２の内部電極
１３１、１３２  第１及び第２の外部電極
１４０  絶縁層
【図１】
2014220520.tif 000003
【図２】
2014220520.tif 000004
【図３】
2014220520.tif 000005
【図４】
2014220520.tif 000006
【図５】
2014220520.tif 000007
【図６】
2014220520.tif 000008
【図７】
2014220520.tif 000009
【図８】
2014220520.tif 000010
【図９】
2014220520.tif 000011
【図１０】
2014220520.tif 000012
【図１１】
2014220520.tif 000013
【図１２】
2014220520.tif 000014
【図１３】
2014220520.tif 000015