(57)【要約】【課題】終端領域の電界の集中を緩和する半導体装置を提供する。【解決手段】半導体装置は、半導体素子が形成される素子領域及び素子領域を囲う終端領域を有する。半導体装置は、半導体基板、トレンチ、絶縁層、及びフィールドプレート導電層を有する。トレンチは、終端領域において素子領域を囲むように、半導体基板に形成される。フィールドプレート導電層は、トレンチに絶縁層を介して形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子が形成される素子領域及び前記素子領域を囲う終端領域を有する半導体装置であって、
半導体基板と、
前記終端領域において前記素子領域を囲むように、前記半導体基板に形成されたトレンチと、
前記トレンチに絶縁層を介して形成されたフィールドプレート導電層とを備え、
前記絶縁層は、酸化シリコン（ＳｉＯ２）にて構成され、
前記フィールドプレート導電層は、ポリシリコン、金属材料のいずれかにより構成され、
前記トレンチの幅は、０．４μｍ〜２．０μmであり、
前記トレンチの深さは、２μｍ〜６μmである
ことを特徴とする半導体装置。
【請求項２】
半導体素子が形成される素子領域及び前記素子領域を囲う終端領域を有する半導体装置であって、
半導体基板と、
前記終端領域において前記素子領域を囲むように、前記半導体基板に形成されたトレンチと、
前記トレンチに絶縁層を介して形成されたフィールドプレート導電層とを備える
ことを特徴とする半導体装置。
【請求項３】
前記絶縁層は、酸化シリコン（ＳｉＯ２）にて構成され、
前記フィールドプレート導電層は、ポリシリコン、金属材料のいずれかにより構成される
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記トレンチの幅は、０．４μｍ〜２．０μmである
ことを特徴とする請求項２又は請求項３記載の半導体装置。
【請求項５】
前記トレンチの深さは、２μｍ〜６μmである
ことを特徴とする請求項２乃至請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体素子が形成される素子領域を囲う終端領域では、電界集中を緩和して耐圧を保持するための様々な構造が使用されている。その一つとして抵抗性フィールドプレート（RFE: Resistive Field Plate）構造が知られている。しかしながら、従来の抵抗性フィールドプレート構造はその形状にばらつきを有し、そのサイズは大きい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３１１７０２３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施の形態は、終端領域の電界の集中を緩和する半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一態様に係る半導体装置は、半導体素子が形成される素子領域及び素子領域を囲う終端領域を有する。半導体装置は、半導体基板、トレンチ、絶縁層、及びフィールドプレート導電層を有する。トレンチは、終端領域において素子領域を囲むように、半導体基板に形成される。フィールドプレート導電層は、トレンチに絶縁層を介して形成される。
【図面の簡単な説明】
【０００６】
【図１】実施の形態に係る半導体装置を示す上面図である。
【図２】実施の形態に係る半導体装置を示す断面図である。
【図３】実施の形態に係る終端領域２０の製造工程を示す断面図である。
【図４】比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図１及び図２を参照して、実施の形態に係る半導体装置について説明する。図１は実施の形態に係る半導体装置を示す上面図であり、図２は図１のＡ−Ａ’断面図である。なお、図１は、後述する素子領域１０、終端領域２０、トレンチＴ、絶縁層２８、及びフィールドプレート導電層２９のみを示し、その他の構成を省略している。
【０００８】
実施の形態に係る半導体装置は、図１に示すように、半導体素子（縦型パワーＭＯＳＦＥＴ）が形成される素子領域１０と、素子領域１０を囲い抵抗性フィールドプレート構造が形成される終端領域２０とにより構成される。なお、本実施の形態における素子領域１０と終端領域２０との境界は、一例として、後述する最もの端に位置するｐ型ベース層１２の中心（図２）であるものとする。
【０００９】
次に、素子領域１０について詳しく説明する。素子領域１０は、図２に示すように、ｎ型半導体基板１１内に、Ｘ方向に所定ピッチをもってＹ方向（図２の紙面垂直方向）に延びるストライプ状に形成されたｐ型ベース層１２、ｐ＋型コンタクト層１３、及びｎ型ソース拡散層１４を有する。ｎ型半導体基板１１はＭＯＳＦＥＴのドレイン拡散領域として機能し、ｐ型ベース層１２はＭＯＳＦＥＴのチャネルとして機能する。ｐ＋型コンタクト層１３はＭＯＳＦＥＴのソース拡散領域に接続されるコンタクトとして機能し、ｎ型ソース拡散層１４はＭＯＳＦＥＴのソース拡散領域として機能する。なお、本明細書において、「ｐ＋」は、「ｐ」よりも不純物濃度が高いことを示す。
【００１０】
ｐ型ベース層１２は、ｎ型半導体基板１１の表面に形成される。ｐ＋型コンタクト層１３は、ｐ型ベース層１２の表面に形成される。ｎ型ソース拡散層１４は、ｐ＋型コンタクト層１３の表面に形成される。
【００１１】
素子領域１０は、図２に示すように、ｎ型半導体基板１１の上にゲート絶縁膜１５を介してゲート電極１６を有する。ゲート絶縁膜１５はＭＯＳＦＥＴのゲート絶縁膜として機能し、ゲート電極１６はＭＯＳＦＥＴのゲート電極として機能する。ゲート電極１６は、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成される。ゲート電極１６は、隣接する２つのｐ型ベース層１２に共通に形成される。
【００１２】
素子領域１０は、図２に示すように、ＭＯＳＦＥＴのソース及びドレインとして機能するソース電極Ｓ、及びドレイン電極Ｄを有する。ソース電極Ｓは、ｐ＋型コンタクト層１３の上面及びｎ型ソース拡散層１４の上面に接する。ドレイン電極Ｄは、ｎ型半導体基板１１の裏面に接する。
【００１３】
次に、終端領域２０について詳しく説明する。終端領域２０は、図２に示すように、素子領域１０との境界付近にゲート絶縁膜２１及びゲート電極２２を有する。これらゲート絶縁膜２１及びゲート電極２２は、素子領域１０のゲート絶縁膜１５及びゲート電極１６と同様の形状を有する。
【００１４】
終端領域２０は、図２に示すように、ゲート電極２２のさらに外周側に、ｐ型ガードリング層２３、ｐ＋型ガードリング層２４、ｐ−型ガードリング層２５を有する。なお、本明細書において、「ｐ−」は、「ｐ」よりも不純物濃度が低いことを示す。
【００１５】
ｐ型ガードリング層２３は、ｎ型半導体基板１１の表面に形成される。ｐ＋型ガードリング層２４は、ｐ型ガードリング層２３の表面に形成される。ｐ−型ガードリング層２５は、ｎ型半導体基板１１の表面に形成され、ｐ型ガードリング層２３及びｐ＋型ガードリング層２４に隣接する。ｐ＋型ガードリング層２４はソース電極Ｓに電気的に接続される。これらガードリング層２３〜２５は、素子領域１０を囲む環状に形成され、電界集中を緩和する。
【００１６】
終端領域２０は、図２に示すように、ｎ型半導体基板１１の終端にｐ型フィールドストップ層２６ａ、ｎ型フィールドストップ層２６ｂ、及びフィールドストップ電極２７を有する。ｐ型フィールドストップ層２６ａは、ｎ型半導体基板１１の表面に形成される。ｎ型フィールドストップ層２６ｂは、ｐ型フィールドストップ層２６ａの表面に形成される。フィールドストップ電極２７は、ｎ型フィールドストップ層２６ｂの上面に接する。上記のｐ型フィールドストップ層２６ａ及びｎ型フィールドストップ層２６ｂにフィールドストップ電極２７から電圧を印加して形成される電界により、空乏層がｎ型半導体基板１１の終端に延びることを抑制できる。
【００１７】
終端領域２０は、図２に示すように、トレンチＴ、絶縁層２８、及びフィールドプレート導電層２９を有する。トレンチＴは、図２に示すようにｎ型半導体基板１１を掘り込んで形成され、図１に示すように素子領域１０を囲む渦巻状に形成されている。なお、渦巻状は一例であって、トレンチＴは同心円状に形成されていても良い。トレンチＴの深さは、例えばｐ型ベース層１２の下端よりも深く、２μｍ〜６μｍである。また、トレンチＴの幅は、例えばｐ型ベース層１２の幅よりも狭く、０．４μｍ〜２．０μｍである。
【００１８】
絶縁層２８は、トレンチＴの内壁に形成される。例えば、絶縁層２８は酸化シリコン（ＳｉＯ２）にて構成され、０．０５μｍ〜０．２０μｍの厚みを有する。フィールドプレート導電層２９は絶縁層２８を介してトレンチＴを埋める。すなわち、フィールドプレート導電層２９は、素子領域１０を囲む渦巻状に形成されている。なお、渦巻状は一例であって、フィールドプレート導電層２９は、トレンチＴの形状にあわせて同心円状に形成されていても良い。例えば、フィールドプレート導電層２９は、ポリシリコン、アルミニウム等の金属材料のいずれかにより構成される。
【００１９】
上記のフィールドプレート導電層２９に電圧を印加することにより、終端領域２０のｎ型半導体基板１１の表面の電界の集中を緩和することができる。
【００２０】
次に、図３を参照して、実施の形態に係る終端領域２０の製造工程を説明する。先ず、図３（ａ）に示すように、ｎ型半導体基板１１をエッチングして、ｎ型半導体基板１１の表面から所定深さまで延びるトレンチＴを形成する。次に、図３（ｂ）に示すように、化学蒸着法（ＣＶＤ）によりトレンチＴの内壁に所定厚さの絶縁層２８を形成する。そして、図３（ｃ）に示すように、ＣＶＤによりトレンチＴを埋めるようにフィールドプレート導電層２９を形成する。
【００２１】
次に、図４に示す比較例と本実施の形態を比較する。図４に示す比較例は、終端領域２０にトレンチＴが形成されていない。また、比較例における絶縁層２８及びフィールドプレート導電層２９は、ｎ型半導体基板１１上に絶縁層３１を介して形成されている。上記の点のみにおいて比較例は本実施の形態と異なる。このような比較例であっても、フィールドプレート導電層２９により本実施の形態と同様に電界を緩和することができる。
【００２２】
しかしながら、比較例において、絶縁層３１上にＣＶＤによって薄膜を形成した後、その薄膜をエッチングにより加工してフィールドプレート導電層２９が形成される。したがって、製造工程においてフィールドプレート導電層２９の膜厚及び幅にはばらつきが生じるため、その抵抗値もばらつく。これにより、半導体装置の挙動にばらつきが生じる。また、ＣＶＤの膜厚の制約や、エッチングの加工寸法の制約のため、フィールドプレート導電層２９の幅は小さく加工できない。すなわち、比較例において、終端領域２０のサイズを小さくすることは困難である。
【００２３】
これに対して、本実施の形態は、上述したようにトレンチＴ内にフィールドプレート導電層２９を有する。したがって、本実施の形態においては、フィールドプレート導電層２９はＣＶＤによる膜厚の制御に依存しない構造であるため、その抵抗値は比較例と比べてばらつきが少なく、本実施の形態は比較例よりも半導体装置の挙動を安定にできる。また、本実施の形態は、比較例のように膜厚の制約や加工寸法の制約を受けることはなく、フィールドプレート導電層２９の幅は比較例よりも小さくできる。すなわち、本実施の形態の終端領域２０のサイズは比較例よりも小さくできる。
【００２４】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、素子領域１０には、ＭＯＳＦＥＴの他にＩＧＢＴなどが設けられても良い。
【符号の説明】
【００２５】
１０…素子領域、  １１…ｍ型半導体基板、  １２…ｐ型ベース層、  １３…ｐ＋型コンタクト層、  １４…ｎ型ソース拡散層、  １５…ゲート絶縁膜、  １６…ゲート電極、  Ｓ…ソース電極、  Ｄ…ドレイン電極、  ２０…終端領域、  ２１…ゲート絶縁膜、  ２２…ゲート電極、  ２３…ｐ型ガードリング層、  ２４…ｐ＋型ガードリング層、  ２５…ｐ−型ガードリング層、  ２６ａ…ｐ型フィールドストップ層、  ２６ｂ…ｎ型フィールドストップ層、  ２７…フィールドストップ電極、  ２８…絶縁層、  ２９…フィールドプレート導電層、  ３１…絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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