(57)【要約】【課題】複数の選択メモリセルに対して正確な動作を実行することのできる半導体記憶装置を提供することを目的とする。【解決手段】一の実施の形態に係る半導体記憶装置は、複数の第１配線と、複数の第２配線と、第１配線と第２配線との各交差部に配置されたメモリセルを含むメモリセルアレイと、選択メモリセルの動作に必要な第１の電位差を印加するように構成された制御回路とを備える。メモリセルアレイは、複数のメモリベイに分割されている。メモリベイは、複数のメモリブロックに分割されている。制御回路は、１つのメモリブロック内の複数の選択メモリセルに第１の電位差を複数回かけて動作を実行する際に、複数の第１の配線と、１つの第２の配線にそれぞれ第１電圧及び第２電圧を印加して、複数の選択メモリセルに第１の電位差をかけるとともに、同時に第１の電位差をかける選択メモリセルの個数を変化させることができるように構成される。【選択図】図９
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【特許請求の範囲】
【請求項１】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、可変抵抗素子を有するメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に第２電圧を印加するように構成された制御回路とを備え、
前記メモリセルアレイは、複数のメモリベイに分割されており、
前記メモリベイは、複数のメモリブロックに分割されており、
前記制御回路は、１つの前記メモリブロック内の複数の前記選択メモリセルに前記第１の電位差を複数回かけて動作を実行する際に、複数の前記第１の配線と、１つの前記第２の配線にそれぞれ前記第１電圧及び前記第２電圧を印加して、複数の前記選択メモリセルに前記第１の電位差をかけるとともに、
前記制御回路は、同時に前記第１の電位差をかける前記選択メモリセルの個数を変化させることができるように構成された
ことを特徴とする半導体記憶装置。
【請求項２】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、可変抵抗素子を有するメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に第２電圧を印加するように構成された制御回路とを備え、
前記制御回路は、複数の前記選択メモリセルに前記第１の電位差を複数回かけて動作を実行する際に、同時に前記第１の電位差をかける前記選択メモリセルの個数を変化させることができるように構成された
ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルアレイは、複数のメモリベイに分割されており、
前記制御回路は、同時に動作を実行する前記メモリベイの数を減らすことにより、同時に前記第１の電位差をかける前記選択メモリセルの個数を変化させる
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、可変抵抗素子を有するメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に第２電圧を印加するように構成された制御回路とを備え、
前記制御回路は、複数の前記選択メモリセルに前記第１の電位差を複数回かけて動作を実行する際に、所定の数の前記選択メモリセルに前記第１の電位差をかける第１の電圧印加動作を実行するとともに、前記第１の電圧印加動作を実行した前記選択メモリセルの一部と他の部分とに別個に前記第１の電位差をかける第２の電圧印加動作を実行するように構成された
ことを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルアレイは、複数のメモリブロックに分割されており、
前記制御回路は、前記選択メモリセルの一部が異なる前記メモリブロックに分散し、前記選択メモリセルの他の部分が異なる前記メモリブロックに分散するように前記第２の電圧印加動作を実行する
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、可変抵抗素子を有するメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に第２電圧を印加するように構成された制御回路とを備え、
前記メモリセルアレイは、前記基板に垂直な方向に前記第１の配線、前記第２の配線、及び前記メモリセルが複数積層されたアレイであり、
前記制御回路は、複数の前記選択メモリセルに前記第１の電位差を複数回かけて動作を実行する際に、所定の数の前記選択メモリセルに前記第１の電位差をかける第１の電圧印加動作を実行するとともに、前記第１の電圧印加動作を実行した前記選択メモリセルの一部と他の部分とに別個に前記第１の電位差をかける第２の電圧印加動作を実行するように構成された
ことを特徴とする半導体記憶装置。
【請求項７】
前記制御回路は、前記選択メモリセルの一部が異なる前記メモリセルアレイ内の異なる層に分散し、前記選択メモリセルの他の部分が異なる前記メモリセルアレイ内の異なる層に分散するように前記第２の電圧印加動作を実行する
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記制御回路は、前記第１の電圧印加動作で前記可変抵抗素子の抵抗状態が所望の状態に変化した前記選択メモリセルを第２の電圧印加動作から除く
ことを特徴とする請求項４又は６に記載の半導体記憶装置。
【請求項９】
前記制御回路は、複数の前記第１の配線と、１つの前記第２の配線にそれぞれ前記第１電圧及び前記第２電圧を印加して、複数の前記選択メモリセルに前記第１の電位差をかける
ことを特徴とする請求項４又は６に記載の半導体記憶装置。
【請求項１０】
前記メモリセルは、前記可変抵抗素子及び電流整流素子を直列接続してなるメモリセルである
ことを特徴とする請求項１、２、４又は６のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記可変抵抗素子は、前記第１の電位差により低抵抗状態から高抵抗状態に変化する
ことを特徴とする請求項１、２、４、又は６のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子とダイオード等の電流整流素子とからなるメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、ダイオード等の電流整流素子を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
【０００４】
ビット線及びワード線の交差部にメモリセルを配置したメモリセルアレイにおいては、複数の選択メモリセルに対して動作を実行する際、選択メモリセルの数を増やすほど、メモリセルに対する電圧印加動作時の特性が悪化することがある。その場合、複数の選択メモリセルに対して正確な動作を実行できない可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９８６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施の形態は、複数の選択メモリセルに対して正確な動作を実行することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、第１配線と第２配線との各交差部に配置され、可変抵抗素子を有するメモリセルを含むメモリセルアレイと、選択第１配線及び選択第２配線の交差部に配置された選択メモリセルの動作に必要な第１の電位差がかかるよう、選択第１配線に第１電圧を印加し、選択第２配線に第２電圧を印加するように構成された制御回路とを備える。メモリセルアレイは、複数のメモリベイに分割されている。メモリベイは、複数のメモリブロックに分割されている。制御回路は、１つのメモリブロック内の複数の選択メモリセルに第１の電位差を複数回かけて動作を実行する際に、複数の第１の配線と、１つの第２の配線にそれぞれ第１電圧及び第２電圧を印加して、複数の選択メモリセルに第１の電位差をかけるとともに、制御回路は、同時に第１の電位差をかける選択メモリセルの個数を変化させることができるように構成される。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。
【図４】本発明の第１の実施の形態に係るメモリセルアレイの一部の拡大図である。
【図５】メモリセルアレイ１の一部の斜視図である。
【図６】図５におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図７】本発明の第１の実施の形態に係る動作時における電圧印加状態を示す図である。
【図８】本発明の第１の実施の形態に係る動作時における電圧印加状態を示す図である。
【図９】本発明の第１の実施の形態に係る動作を説明するフローチャートである。
【図１０】本発明の第２の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１１Ａ】本発明の第２の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１１Ｂ】本発明の第２の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１２Ａ】本発明の第２の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１２Ｂ】本発明の第２の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１３】別の構成例のメモリセルアレイ１の一部の斜視図である。
【図１４】図１３におけるＩＩ−ＩＩ’線で切断して矢印方向に見た断面図である。
【図１５】本発明の第３の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１６Ａ】本発明の第３の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１６Ｂ】本発明の第３の実施の形態に係る動作時における電圧印加状態を示す図である。
【図１７】本発明の１つの例に係る半導体記憶装置のブロック図である。
【図１８】本発明の他の例のメモリブロックＭＢＬの一部を示す斜視図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１０】
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うためにワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
【００１１】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の拡大図である。メモリセルアレイ１は、複数のメモリベイＭＢＹ０〜ＭＢＹｎに分割されている。この複数のメモリベイＭＢＹ０〜ＭＢＹｎの周囲に、各メモリベイＭＢＹ０〜ＭＢＹｎの動作を制御するカラム制御回路２及びロウ制御回路３が配置されている。カラム制御回路２は、複数のメモリベイＭＢＹ０〜ＭＢＹｎのうち選択するメモリベイＭＢＹの数を変更して、動作を実行することができるよう構成されている。
【００１２】
図３は、メモリベイＭＢＹの拡大図である。メモリベイＭＢＹは、複数のメモリブロックＭＢＬ０〜ＭＢＬ１５に分割されている。
各ＭＢＬ０〜ＭＢＬ１５の内部には、ビット線ＢＬ及びワード線ＷＬが交差するように配置されている。１つのメモリブロックＭＢＬ０内に設けられた複数のビット線ＢＬは、メモリブロックＭＢＬ０の両側に設けられた２つのカラム制御回路に、交互に接続される。また、ワード線ＷＬの一部は、２つのメモリブロックＭＢＬ（例えばメモリブロックＭＢＬ０とＭＢＬ１）で共有される。なお、ビット線ＢＬ及びワード線ＷＬの構成は、上記の説明に限定されるものではなく、各メモリブロックＭＢＬ内で交差するように設けられていればよい。
【００１３】
図４は、メモリブロックＭＢＬの拡大図である。２つの隣接するメモリブロックＭＢＬｎ、ＭＢＬｎ＋１の内部には、上述のようにビット線ＢＬ及びワード線ＷＬが交差するように配置されている。ビット線ＢＬ及びワード線ＷＬの各交差部には、メモリセルＭＣが配置されている。２つの隣接するメモリブロックＭＢＬｎ、ＭＢＬｎ＋１では、一部のワード線ＷＬ（ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７）が共有されている。このワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７は、例えばメモリブロックＭＢＬｎ、ＭＢＬｎ＋１の間に設けられるワード線ドライバ（図示せず）を介して、ロウ制御回路３により選択駆動される。このワード線ドライバを共有するワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７を１ページとして、動作を実行することができる。
【００１４】
図５は、メモリセルアレイ１の一部の斜視図、図６は、図６におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設され、これと交差するように複数本の第２配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１５】
［メモリセルＭＣ］
図６に示すように、メモリセルＭＣは、可変抵抗素子ＶＲと、例えばダイオードＤＩ等の電流整流素子とが半導体基板Ｓに垂直なＺ方向に直列接続された回路である。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２、ＥＬ３が配置される。電極ＥＬ１上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ２が配置されている。電極ＥＬ２上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ３が配置されている。電極ＥＬ１、ＥＬ２、ＥＬ３の電極材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、電極ＥＬ１、ＥＬ２、ＥＬ３の材料をそれぞれ、異なる材料とすることもできる。電極の材料として、例えばＰｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、Ｗ、ＷＮ、ＴａＳｉＮ、ＴａＳｉ２、ＴｉＳｉ、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ２、ＮｉＳｉ、ＣｏＳｉ等を用いることもできる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。また、ダイオードＤＩと可変抵抗素子ＶＲとの、Ｚ方向積層の順番を変更した構造も本発明の実施の形態に含まれる。
【００１６】
［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００１７】
［電流整流素子］
メモリセルＭＣに用いられる電流整流素子は、電圧・電流特性において電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。電流整流素子としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したダイオードＤＩが挙げられる。ダイオードＤＩの一例としては、不純物を含有するｐ型層及びｎ型層と、このｐ型層及びｎ型層の間に挿入された不純物を含有しないｉ層を有するＰＩＮダイオードを用いることができる。また他にも、ダイオードＤＩとして、ｐ型層及びｎ型層を備えるＰＮ接合ダイオードや、ショットキーダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。本実施の形態において、ダイオードＤＩは、ビット線ＢＬからワード線ＷＬへと電流を流すような電流整流特性を有する。
【００１８】
［本実施の形態の動作］
以下、図７から図９を参照して、本実施の形態に係る動作を説明する。本実施の形態の動作は、複数のメモリベイＭＢＹに対して同時に実行される。まず各メモリベイＭＢＹ内に設けられたメモリブロックＭＢＬ内の動作を説明して、その後、複数のメモリベイＭＢＹに対する動作の制御について説明する。
【００１９】
図７は、本実施の形態の動作時における１つのメモリブロックＭＢＬ内の電圧印加状態を示す図である。図７に示すように、本実施の形態では、動作時に選択ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６が選択されるとともに、ワード線ＷＬ４が選択される例を説明する。本実施の形態では、複数のメモリセルＭＣに対して同時に動作を実行する。
【００２０】
メモリセルＭＣに対するデータの書き込みは、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所定の電圧ＶＳＥＴを所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【００２１】
また、メモリセルＭＣのデータの消去は、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所定の電圧ＶＲＥＳＥＴを所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
【００２２】
図８は、選択メモリセルＭＣに対して動作を実行する際のタイミングチャートである。図８に示すように、時刻ｔ１において動作が開始されると、セット動作又はリセット動作に応じて、選択ビット線ＢＬには異なる電圧ＶＳＥＴ又は電圧ＶＲＥＳＥＴが印加される。複数のメモリセルＭＣに対してセット動作を実行する場合には、選択ビット線ＢＬには電圧ＶＳＥＴが印加される。一方、複数のメモリセルＭＣに対してリセット動作を実行する場合には、選択ビット線ＢＬには電圧ＶＲＥＳＥＴが印加される。また、選択ワード線ＷＬは、電圧が０Ｖに維持される。これにより、選択ビット線ＢＬと選択ワード線ＷＬとの間に設けられた選択メモリセルＭＣに対して、動作に必要な電圧ＶＳＥＴ又は電圧ＶＲＥＳＥＴが印加される。このとき非選択ビット線ＢＬは、電圧が０Ｖに維持され、非選択ワード線ＷＬには、電圧Ｖαが印加される。非選択ビット線ＢＬの電圧０Ｖ、及び非選択ワード線ＷＬの電圧Ｖαは、非選択メモリセルＭＣにセット動作又はリセット動作が発生しないような値に設定されていれば、どのような値でもよい。
【００２３】
リセット動作の場合は、時刻ｔ２まで電圧ＶＲＥＳＥＴを印加し、セット動作の場合には、時刻ｔ３まで電圧ＶＳＥＴを印加する。その後、全ての配線を放電して動作を終了する。
【００２４】
次に、複数のメモリベイＭＢＹに対する動作の制御について説明する。図９は、本実施の形態の動作を説明するフローチャートである。本実施の形態では、複数のメモリベイＭＢＹに対して同時に動作を行う。図９に示すように、半導体記憶装置の動作が開始されると、複数のメモリベイＭＢＹの中の選択メモリセルＭＣに対して、上述の電圧印加動作が実行される（ステップＳ１）。この電圧印加動作が終了した後、選択メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態を検知する（ステップＳ２）。
【００２５】
次に、可変抵抗素子ＶＲの抵抗状態に基づいて、電圧印加動作を複数のメモリベイＭＢＹに対して再度実行する必要があるか否かが判断される（ステップＳ３）。上述の電圧印加動作で選択メモリセルＭＣ内の可変抵抗素子ＶＲが、所望の抵抗状態に変化していない場合、再度電圧印加動作を実行する必要があると判断される。
【００２６】
再度電圧印加動作を実行する必要があると判断された場合、同時に電圧印加動作を実行する複数のメモリベイＭＢＹの数を変化させるか否かが判断される（ステップＳ４）。後述するように、同時に電圧印加動作を実行するメモリベイＭＢＹの数が多く、メモリセルに対する電圧印加動作時の特性が悪化していると判断される場合、同時に動作を実行するメモリベイＭＢＹの数を減らす（ステップＳ５）。このように、本実施の形態では、同時に動作を実行するメモリベイＭＢＹの数を減らすことにより、同時に電圧印加動作を実行する選択メモリセルＭＣの個数を変化させる。そして、全ての選択メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態が所望の状態に変化するまで電圧印加動作が行われた後、動作が終了する。
【００２７】
［効果］
以下、本実施の形態における動作の効果を説明する。半導体記憶装置の動作時において、同時に電圧印加動作を実行するメモリベイＭＢＹの数が多い場合、同時に電圧印加動作を実行するメモリセルＭＣの数が多い。複数のメモリベイＭＢＹ内の多くのメモリセルＭＣに同時に動作を実行すると、回り込み電流や、非選択メモリセルＭＣのリーク電流等の影響により、選択メモリセルＭＣに所望の電圧を印加することができなくなり、選択メモリセルＭＣの動作が正確に実行できないおそれがある。
【００２８】
本実施の形態における動作では、同時に電圧印加動作を実行するメモリベイＭＢＹの数が多いため、メモリセルＭＣに対する電圧印加動作時の特性が悪化していると判断される場合、同時に動作を実行するメモリベイＭＢＹの数を減らして電圧印加動作を再実行する。この再度の電圧印加動作では、同時に電圧印加動作を実行するメモリベイＭＢＹの数が少なくなるため、選択メモリセルＭＣに対する動作を確実に実行することが可能になる。これは、同時に選択するメモリベイＭＢＹの数を減らすと回り込み電流による発熱量が減り、チップ温度を下げることができ、その結果、選択されたメモリベイＭＢＹでの回りこみ電流が低減するためである。
【００２９】
このように、本実施の形態の半導体記憶装置は、同時に動作を実行するメモリベイＭＢＹの数を減らすことにより、同時に電圧印加動作を実行する選択メモリセルＭＣの個数を変化させる。その結果、選択メモリセルＭＣに対する動作を確実に実行することが可能になる。
【００３０】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１０から図１１Ｂを参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、同時に動作を実行するメモリベイＭＢＹの数を減らすことにより、同時に電圧印加動作を実行する選択メモリセルＭＣの個数を変化させる動作について説明した。以下の第２の実施形態では、制御回路が複数の電圧印加動作を実行する際に、メモリブロックＭＢＬ内で同時に電圧印加動作を実行する選択メモリセルＭＣの個数を変化させる動作について説明する。
【００３１】
［本実施の形態の動作］
図１０は、本実施の形態の動作時における２つのメモリブロックＭＢＬ内の電圧印加状態を示す図である。図１０に示すように、本実施の形態では、動作時に選択ビット線ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４が選択されるとともに、ワード線ＷＬ５が選択される例を説明する。本実施の形態でも、複数のメモリセルＭＣに対して同時に動作が実行される。
【００３２】
本実施の形態では、半導体記憶装置の動作が開始されると、複数のメモリブロックＭＢＬの中の選択メモリセルＭＣに対して、電圧印加動作が実行される。そして、この電圧印加動作で選択メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態が、所望の抵抗状態に変化していない場合、再度電圧印加動作を実行する必要があると判断される点は第１の実施の形態と同様である。ここで、本実施の形態の動作では、図１１Ａ及び図１１Ｂを用いて説明するようにして、同時に電圧印加動作を実行する選択メモリセルＭＣの個数を変化させる。
【００３３】
図１１Ａ及び図１１Ｂは、本実施の形態の動作時における２つのメモリブロックＭＢＬ内の電圧印加状態を示す図である。図１０に示すように選択メモリセルＭＣに対し動作を実行した後、再度電圧印加動作を行う場合、まず、図１１Ａに示すように、ビット線ＢＬ６、ＢＬ１４を選択するとともに、ワード線ＷＬ５を選択して電圧印加動作を行う。次に、図１１Ｂに示すように、ビット線ＢＬ２、ＢＬ１０を選択するとともに、ワード線ＷＬ５を選択して電圧印加動作を行う。
【００３４】
このように、本実施の形態の電圧印加動作では、最初に電圧印加動作を実行した選択メモリセルＭＣの一部と他の部分とに別個に再度の電圧印加動作を実行する。さらに、図１１Ａに示すように、先に電圧印加動作が実行される選択メモリセルの一部が異なる２つのメモリブロックＭＢＬに分散するとともに、図１１Ｂに示すように、後に電圧印加動作が実行される選択メモリセルＭＣの他の部分が異なる２つのメモリブロックに分散するように設定される。これにより、複数のメモリブロックＭＢＬに対する再度の電圧印加動作時に、同時に動作を実行する選択メモリセルＭＣの個数を変化させる。そして、全ての選択メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態が所望の状態に変化するまで電圧印加動作が行われた後、動作が終了する。
【００３５】
［効果］
本実施の形態における動作では、ある電圧印加動作においてメモリセルＭＣの抵抗状態が変化せず、電圧印加動作を再度実行する必要があると判断される場合、１つのメモリブロックＭＢＬ内で同時に動作を実行するメモリセルＭＣの数を減らして電圧印加動作を再実行する。この再度の電圧印加動作では、同時に電圧印加動作を実行するメモリセルＭＣの数が少なくなるため、選択メモリセルＭＣに対する動作を確実に実行することが可能になる。
【００３６】
［他の例］
上述の実施の形態では、選択メモリセルＭＣに対し動作を実行した後、再度電圧印加動作を行う場合、全ての選択メモリセルＭＣについて、再度の電圧印加動作を行うものとして説明した（図１１Ａ及び図１１Ｂ参照）。ここで、複数の選択メモリセルＭＣには、最初の電圧印加動作で抵抗状態が変化して、再度の電圧印加動作が必要ないものが含まれる場合がある。
【００３７】
電圧印加動作毎に選択メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態を検知することにより、可変抵抗素子ＶＲが所望の抵抗状態に変化しているメモリセルＭＣを検出することができる。ある電圧印加動作で可変抵抗素子ＶＲが所望の抵抗状態に変化しているメモリセルＭＣがある場合、以下に図１２Ａ及び図１２Ｂを用いて説明するようにして、同時に電圧印加動作を実行する選択メモリセルＭＣの個数を変化させる。
【００３８】
図１２Ａ及び図１２Ｂは、本実施の形態の動作時における２つのメモリブロックＭＢＬ内の電圧印加状態を示す図である。このとき、ビット線ＢＬ６、ＢＬ１０とワード線ＷＬ５に接続されているメモリセルＭＣは、図１０に示すように選択メモリセルＭＣに対し動作を実行した後、所望の抵抗状態へ変化しているため、電圧印加動作を再度実行する必要がなくなっている（状態：Ｐａｓｓ）。その状況で再度電圧印加動作を行う場合、まず、図１２Ａに示すように、ビット線ＢＬ１４のみを選択するとともに、ワード線ＷＬ５を選択して電圧印加動作を行う。次に、図１２Ｂに示すように、ビット線ＢＬ２のみを選択するとともに、ワード線ＷＬ５を選択して電圧印加動作を行う。
【００３９】
このように、最初の電圧印加動作で可変抵抗素子ＶＲの抵抗状態が変化した選択メモリセルＭＣを後の電圧印加動作から除くことを組み合わせると、同時に電圧印加動作を実行するメモリセルＭＣの数を減らす効果が大きくなり、選択メモリセルＭＣに対する動作を確実に実行することが可能になる。
【００４０】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１３から図１６Ｂを参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１及び第２の実施の形態は、メモリセルアレイ１が１層のみの場合について説明した。以下の第３の実施形態では、メモリセルアレイ１が積層アレイの場合の動作について説明する。
【００４１】
［積層メモリセルアレイの例］
図１３に示すように、上述の実施の形態のメモリセル構造をＺ方向に複数積層した三次元構造とすることができる。図１４は、図１３のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイである。ワード線ＷＬ０ｊがその上下のセルアレイ層ＭＡ０、ＭＡ１内のメモリセルＭＣで共有され、ビット線ＢＬ１ｉがその上下のセルアレイ層ＭＡ１、ＭＡ２内のメモリセルＭＣで共有され、ワード線ＷＬ１ｊがその上下のセルアレイ層ＭＡ２、ＭＡ３内のメモリセルＭＣで共有されている。なお、前述したカラム制御回路２及びロウ制御回路３は、セルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。
【００４２】
［本実施の形態の動作］
図１５は、本実施の形態の動作時における２つのセルアレイ層ＭＡ内の電圧印加状態を示す図である。図１５は、ワード線ＷＬを共有する２つのセルアレイ層ＭＡ０、ＭＡ１内の複数の選択メモリセルＭＣに対し電圧印加動作を実行する例を示している。図１５に示すように、本実施の形態では、動作時に選択ビット線ＢＬ０２、ＢＬ０６、ＢＬ１２、ＢＬ１６が選択されるとともに、ワード線ＷＬ０５が選択される例を説明する。本実施の形態でも、複数のメモリセルＭＣに対して同時に動作が実行される。
【００４３】
本実施の形態では、半導体記憶装置の動作が開始されると、複数のセルアレイ層ＭＡの中の選択メモリセルＭＣに対して、電圧印加動作が実行される。そして、この電圧印加動作で選択メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態が、所望の抵抗状態に変化していない場合、再度電圧印加動作を実行する必要があると判断される点は第１の実施の形態と同様である。ここで、本実施の形態の動作では、図１６Ａ及び図１６Ｂを用いて説明するようにして、同時に電圧印加動作を実行する選択メモリセルＭＣの個数を変化させる。
【００４４】
図１６Ａ及び図１６Ｂは、本実施の形態の動作時における２つのセルアレイ層ＭＡ０、ＭＡ１内の電圧印加状態を示す図である。図１５に示すように選択メモリセルＭＣに対し動作を実行した後、再度電圧印加動作を行う場合、まず、図１６Ａに示すように、ビット線ＢＬ０２、ＢＬ１２を選択するとともに、ワード線ＷＬ５を選択して電圧印加動作を行う。次に、図１６Ｂに示すように、ビット線ＢＬ０６、ＢＬ１６を選択するとともに、ワード線ＷＬ５を選択して電圧印加動作を行う。
【００４５】
このように、本実施の形態の電圧印加動作では、最初に電圧印加動作を実行した選択メモリセルＭＣの一部と他の部分とに別個に再度の電圧印加動作を実行する。さらに、図１６Ａに示すように、先に電圧印加動作が実行される選択メモリセルの一部は、異なる２つのセルアレイ層ＭＡ０、ＭＡ１に分散するとともに、図１６Ｂに示すように、後に電圧印加動作が実行される選択メモリセルＭＣの他の部分が異なる２つのセルアレイ層ＭＡ０、ＭＡ１に分散するように設定される。これにより、複数のセルアレイ層ＭＡ０、ＭＡ１に対する再度の電圧印加動作時に、同時に動作を実行する選択メモリセルＭＣの個数を変化させる。そして、全ての選択メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態が所望の状態に変化するまで電圧印加動作が行われた後、動作が終了する。
【００４６】
［効果］
本実施の形態における動作では、ある電圧印加動作においてもメモリセルＭＣの抵抗状態が変化せず、電圧印加動作を再度実行する必要があると判断される場合、１つのセルアレイ層ＭＡ内で同時に動作を実行するメモリセルＭＣの数を減らして電圧印加動作を再実行する。この再度の電圧印加動作では、同時に電圧印加動作を実行するメモリセルＭＣの数が少なくなるため、選択メモリセルＭＣに対する動作を確実に実行することが可能になる。
【００４７】
なお、本実施の形態でも、第２の実施の形態の他の例と同様に、最初の電圧印加動作で可変抵抗素子ＶＲの抵抗状態が変化した選択メモリセルＭＣを後の電圧印加動作から除くことができる。その結果、同時に電圧印加動作を実行するメモリセルＭＣの数を減らすことができ、選択メモリセルＭＣに対する動作を確実に実行することが可能になる。
【００４８】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４９】
例えば、上述した各実施の形態はそれぞれ組み合わせて実施することができる。同時に電圧印加動作を実行するメモリベイＭＢＹの数を変更する第１の実施の形態と、メモリブロックＭＢＬ内で同時に電圧印加動作を実行する選択メモリセルの数を変更する第２の実施の形態とを組み合わせて実行することが可能である。あるいは、配線での電圧降下を補うため、ビット線ＢＬのアドレスによる電圧降下分を加算した電圧を印加するようにカラム制御回路２やロウ制御回路３を設定しても良い。
【００５０】
メモリベイＭＢＹが複数のメモリブロックＭＢＬで構成される場合、ビット線ＢＬは、各メモリブロックＭＢＬに配置されるローカルビット線ＬＢＬと複数のメモリブロックＭＢＬに共通のグローバルビット線ＧＢＬという階層構造とすることができる。
【００５１】
メモリベイＭＢＹは、図１７に示すように、グローバルビット線ＧＢＬ、スイッチ回路ＳＷ、ローカルビット線ＬＢＬ、及びメモリブロックＭＢＬを有する。グローバルビット線ＧＢＬは、図１７に示すように、カラム制御回路２に接続されている。グローバルビット線ＧＢＬはスイッチ回路ＳＷに接続され、スイッチ回路ＳＷはローカルビット線ＬＢＬに接続されている。スイッチ回路ＳＷは、アドレス信号に基づき、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御する。各メモリブロックＭＢＬは、各ローカルビット線ＬＢＬにより作動する。
【００５２】
また、電流整流機能を有する可変抵抗素子を用いて、メモリブロックを三次元的に構成することも可能である。
図１８は、メモリセルブロックＭＢＬの一部を示す斜視図である。
【００５３】
メモリセルブロックＭＢＬは、Ｙ−Ｚ平面内で、Ｘ方向に延び、Ｚ方向に所定ピッチで配列された複数のビット線ＢＬと、Ｘ−Ｙ平面内で、Ｚ方向に延び、Ｘ方向に所定ピッチで配列された複数の柱状のワード線ＷＬと、これらビット線ＢＬ及びワード線ＷＬの各交差部に設けられたメモリセルＭＣとを有する。なお、ワード線ＷＬ及びビット線ＢＬは、Ｙ方向に隣接する２つのメモリセルＭＣに共有されている。また、ワード線ＷＬは、Ｘ−Ｙ平面内で、Ｙ方向に延び、Ｘ方向に所定ピッチで配列されたワード線接続線ＷＬＣＬで共通に接続されている。
このように、メモリブロックを三次元的に構成することにより、チップ面積の最適化を図ることができる。
【符号の説明】
【００５４】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＭＣ・・・メモリセル、  ＭＢＹ・・・メモリベイ、  ＭＢＬ・・・メモリブロック、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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