(57)【要約】【課題】駆動周波数を大きくした動画表示を行う場合にも十分に低消費電力化を図る。【解決手段】第１の記憶装置に、ｎフレーム目（ｎは自然数）の画像データを記憶し、第２の記憶装置に、（ｎ＋１）フレーム目のｍ行目（ｍは自然数）の画像データを記憶し、比較回路は、ｎフレーム目のｍ行目の画像データと、（ｎ＋１）フレーム目のｍ行目の画像データとを比較し、判定データを書き込み制御回路に出力し、書き込み制御回路は、判定データが一致の場合、（ｎ＋１）フレーム目の画像データを用いたｍ行目の画素への書き込みを行わず、判定データが不一致の場合、（ｎ＋１）フレーム目の画像データを用いたｍ行目の画素への書き込みを行い、（ｎ＋１）フレーム目の画像データを用いた書き込みは、２フレーム期間以上連続して行われる場合、同じ極性のビデオ電圧を印加する書き込みとする。【選択図】図１
2014029503.tif 000002
【特許請求の範囲】
【請求項１】
ｎフレーム目（ｎは自然数）の画像データを記憶する第１の記憶装置と、
（ｎ＋１）フレーム目の画像データのｍ行目（ｍは自然数）を記憶する第２の記憶装置と、
画素部を制御する書き込み制御回路と、
第１のデータと第２のデータとが一致または不一致を示す判定データを生成する比較回路と、を備え、
前記第１のデータは、前記第１の記憶装置の中のｎフレーム目の画像データのｍ行目であり、
前記第２のデータは、前記第２の記憶装置の中の前記（ｎ＋１）フレーム目の画像データのｍ行目であり、
前記判定データは、前記書き込み制御回路に入力される、ことを特徴とする半導体装置。
【請求項２】
前記判定データが、前記第１のデータと前記第２のデータとが一致を示すものであるとき、前記書き込み制御回路は、前記画素部に前記第２のデータを書き込まないように画素部を制御し、
前記判定データが、前記第１のデータと前記第２のデータとが不一致を示すものであるとき、前記書き込み制御回路は、前記画素部に前記第２のデータを書き込むように画素部を制御する、請求項１記載の半導体装置。
【請求項３】
前記判定データが、前記第１のデータと前記第２のデータとが一致を示すものであるとき、前記書き込み制御回路は、前記画素部のｍ行目のゲート線を選択せず、
前記判定データが、前記第１のデータと前記第２のデータとが不一致を示すものであるとき、前記書き込み制御回路は、前記画素部のｍ行目のゲート線を選択する、請求項１記載の半導体装置。
【請求項４】
前記画素部のｍ行目のゲート線が、２フレーム期間以上連続して選択されるとき、同じ極性を有するビデオ電圧が前記画素部に入力される、請求項３記載の半導体装置。
【請求項５】
請求項１記載の半導体装置を有する表示装置。
【請求項６】
第１の記憶装置、第２の記憶装置、画素部を制御するための書き込み制御回路、比較回路、を有する半導体装置の駆動方法であって、
ｎフレーム目（ｎは自然数）の画像データを、前記第１の記憶装置に記憶し、
（ｎ＋１）フレーム目の画像データのｍ行目（ｍは自然数）を、前記第２の記憶装置に記憶し、
前記第１の記憶装置の中のｎフレーム目の画像データのｍ行目である第１のデータを、前記比較回路に入力し、
前記第２の記憶装置の中の前記（ｎ＋１）フレーム目の画像データのｍ行目である第２のデータを、前記比較回路に入力し、
前記第１のデータと前記第２のデータとが一致または不一致を示す判定データを、前記比較回路が生成し、
前記判定データを、前記書き込み制御回路に入力し、
前記判定データが、前記第１のデータと前記第２のデータとが一致を示すものであるとき、前記書き込み制御回路は、前記画素部に前記第１のデータを書き込まないように画素部を制御し、
前記判定データが、前記第１のデータと前記第２のデータとが不一致を示すものであるとき、前記書き込み制御回路は、前記画素部に前記第１のデータを書き込むように画素部を制御する、半導体装置の駆動方法。
【請求項７】
前記判定データが、前記第１のデータと前記第２のデータとが一致を示すものであるとき、前記書き込み制御回路は、前記画素部のｍ行目のゲート線を選択せず、
前記判定データが、前記第１のデータと前記第２のデータとが不一致を示すものであるとき、前記書き込み制御回路は、前記画素部のｍ行目のゲート線を選択する、請求項６記載の半導体装置の駆動方法。
【請求項８】
前記画素部のｍ行目のゲート線が、２フレーム期間以上連続して選択されるとき、同じ極性を有するビデオ電圧が前記画素部に入力される、請求項７記載の半導体装置の駆動方法。
【請求項９】
第１の記憶装置、第２の記憶装置、書き込み制御回路、比較回路、駆動回路、画素部、を有する表示装置の駆動方法であって、
ｎフレーム目（ｎは自然数）の画像データを、前記第１の記憶装置に記憶し、
（ｎ＋１）フレーム目の画像データのｍ行目（ｍは自然数）を、前記第２の記憶装置に記憶し、
前記第１の記憶装置の中のｎフレーム目の画像データのｍ行目である第１のデータを、前記比較回路に入力し、
前記第２の記憶装置の中の前記（ｎ＋１）フレーム目の画像データのｍ行目である第２のデータを、前記比較回路に入力し、
前記第１のデータと前記第２のデータとが一致または不一致を示す判定データを、前記比較回路が生成し、
前記判定データを、前記書き込み制御回路に入力し、
前記判定データが、前記第１のデータと前記第２のデータとが一致を示すものであるとき、前記書き込み制御回路は、前記画素部にビデオ電圧が入力されないように前記駆動回路を制御し、
前記判定データが、前記第１のデータと前記第２のデータとが不一致を示すものであるとき、前記書き込み制御回路は、前記画素部にビデオ電圧が入力されるように前記駆動回路を制御する、表示装置の駆動方法。
【請求項１０】
２フレーム期間以上連続して前記画素部にビデオ電圧が入力されるとき、前記ビデオ電圧は同じ極性を有する、請求項７記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動方法、及び表示装置に関する。
【背景技術】
【０００２】
近年、低消費電力型の表示装置の開発が注目されている。
【０００３】
表示装置の消費電力を削減する上で、ビデオ電圧の書き換え回数を削減することが重要である。一例としては、ビデオ電圧の書き換え回数を抑制するために、静止画表示において、画面を一回走査しビデオ電圧を書き込んだ後は、非走査期間として走査期間よりも長い休止期間を設ける技術が報告されている（例えば、特許文献１及び非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７３２１３５３号明細書
【非特許文献】
【０００５】
【非特許文献１】Ｋ．Ｔｓｕｄａら，ＩＤＷ’０２  Ｐｒｏｃ．，ｐｐ．２９５−２９８
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１記載の駆動方法による低消費電力化では、画面全体に静止画を表示する場合のみしか対応できない。動画を表示する場合には、画面全体を走査し画面データを書き込む必要があるが、この場合であっても低消費電力化が求められている。
【０００７】
また近年、表示装置は、高精細、且つちらつきの少ない画像を表示するために、画素数を増やし、且つ駆動周波数を６０Ｈｚ、１２０Ｈｚ、または２４０Ｈｚと大きくする傾向にある。そのため、ゲート線駆動回路及びデータ線駆動回路は、高速での駆動が必要となるが、この場合であっても低消費電力化が求められている。
【０００８】
また、表示装置では、表示素子の劣化に伴う焼き付きの影響を低減するために、ゲートライン反転駆動、ソースライン反転駆動、フレーム反転駆動、ドット反転駆動といった、少なくとも１フレーム期間毎に反転駆動を行う構成が主流である。
【０００９】
しかしながら反転駆動を行う場合、表示素子に印加する電圧の絶対値がほとんど変わらなくてもビデオ電圧の変化量が大きくなるため、消費電力が大きくなるといったと問題がでてくる。この問題は、駆動周波数の大きい駆動の場合に特に顕著になり、さらなる低消費電力化が求められている。
【００１０】
そこで本発明は、駆動周波数を大きくし、動画表示を行う場合であっても、低消費電力化を図ることのできる表示装置、及び表示装置の駆動方法を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、１フレーム分の画像データを記憶する第１の記憶装置と、１行分の画像データを記憶する第２の記憶装置と、第１の記憶装置の画像データと第２の記憶装置の画像データとの一致または不一致を判定した判定データを出力する比較回路と、判定データに従って、表示部への画像データの出力を制御する書き込み制御回路と、を備え、第１の記憶装置に、ｎフレーム目（ｎは自然数）の画像データを記憶し、第２の記憶装置に、（ｎ＋１）フレーム目のｍ行目（ｍは自然数）の画像データを記憶し、比較回路は、ｎフレーム目のｍ行目の画像データと、（ｎ＋１）フレーム目のｍ行目の画像データとを比較し、判定データを書き込み制御回路に出力し、書き込み制御回路は、判定データが一致の場合、（ｎ＋１）フレーム目の画像データを用いたｍ行目の画素への書き込みを行わず、判定データが不一致の場合、（ｎ＋１）フレーム目の画像データを用いたｍ行目の画素への書き込みを行い、（ｎ＋１）フレーム目の画像データを用いた書き込みは、２フレーム期間以上連続して行われる場合、同じ極性のビデオ電圧を印加する書き込みとする表示装置の駆動方法である。
【００１２】
本発明の一態様は、１フレーム分の画像データを記憶する第１の記憶装置と、１行分の画像データを記憶する第２の記憶装置と、第１の記憶装置の画像データと第２の記憶装置の画像データとの一致または不一致を判定した判定データを出力する比較回路と、判定データに従って、表示部への画像データの出力を制御する書き込み制御回路と、を備え、第１の記憶装置に、ｎフレーム目（ｎは自然数）の画像データを記憶し、第２の記憶装置に、（ｎ＋１）フレーム目のｍ行目（ｍは自然数）の画像データを記憶し、比較回路は、ｎフレーム目のｍ行目の画像データと、（ｎ＋１）フレーム目のｍ行目の画像データとを比較し、判定データを書き込み制御回路に出力し、書き込み制御回路は、判定データが一致の場合、表示部におけるｍ行目のゲート線を非選択とし、判定データが不一致の場合、表示部におけるｍ行目のゲート線を選択し、（ｎ＋１）フレーム目のｍ行目の画像データを各列のデータ線に出力し、（ｎ＋１）フレーム目の画像データを用いた書き込みは、２フレーム期間以上連続して行われる場合、同じ極性のビデオ電圧を印加する書き込みとする表示装置の駆動方法である。
【００１３】
本発明の一態様は、１フレーム分の画像データを記憶する第１の記憶装置と、１行分の画像データを記憶する第２の記憶装置と、第１の記憶装置に記憶された、ｎフレーム目（ｎは自然数）のｍ行目（ｍは自然数）の画像データと、第２の記憶装置に記憶された、（ｎ＋１）フレーム目のｍ行目の画像データとを比較し、一致または不一致を判定した判定データを出力する比較回路と、判定データが一致の場合、（ｎ＋１）フレーム目の画像データを用いたｍ行目の画素への書き込みを行わず、判定データが不一致の場合、（ｎ＋１）フレーム目の画像データを用いたｍ行目の画素への書き込みを行い、ｍ行目の画素への書き込みは、２フレーム期間以上連続して行われる場合、同じ極性のビデオ電圧を印加する書き込みとする書き込み制御回路と、を有する表示装置である。
【００１４】
本発明の一態様は、１フレーム分の画像データを記憶する第１の記憶装置と、１行分の画像データを記憶する第２の記憶装置と、第１の記憶装置に記憶された、ｎフレーム目（ｎは自然数）のｍ行目（ｍは自然数）の画像データと、第２の記憶装置に記憶された、（ｎ＋１）フレーム目のｍ行目の画像データとを比較し、一致または不一致を判定した判定データを出力する比較回路と、判定データが一致の場合、表示部におけるｍ行目のゲート線を非選択とし、判定データが不一致の場合、表示部におけるｍ行目のゲート線を選択し、（ｎ＋１）フレーム目のｍ行目の画像データを各列のデータ線に出力し、（ｎ＋１）フレーム目の画像データを用いた書き込みは、２フレーム期間以上連続して書き込みが行われる場合、同じ極性のビデオ電圧を印加する書き込みとする書き込み制御回路と、を有する表示装置である。
【発明の効果】
【００１５】
本発明の一態様によれば、連続するフレーム期間における、同じ行の画素に対するビデオ電圧の書き込みを行わない構成とすることができる。そのため、低消費電力化を図ることができる。
【００１６】
また本発明の一態様によれば、行単位、すなわちゲート線単位で、連続するフレーム期間の画像データを比較し、書き込みを行うか否かの判定を行う構成とすることができる。そのため、連続するフレーム期間のデータを保持する記憶装置の構成を簡略化することができる。
【００１７】
また本発明の一態様によれば、ビデオ電圧を各画素に書き込む際、反転駆動を行う頻度を低減する構成とすることができる。そのため、表示素子に印加するビデオ電圧の大きさがほとんど変わらなくても反転駆動に伴うビデオ電圧の変化量が大きくなっていた問題を低減することができ、低消費電力化を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】表示装置の一形態を説明するブロック図及び動作を説明する模式図。
【図２】記憶装置及び比較回路の動作を説明するための図。
【図３】書き込み制御回路の一形態を説明するフローチャート。
【図４】表示装置の動作を説明する模式図及びタイミングチャート図。
【図５】液晶表示装置のブロック図及び画素の回路図を示す図。
【図６】ゲート線駆動回路の回路図を示す図。
【図７】液晶表示装置のブロック図及び画素の回路図を示す図。
【図８】データ線駆動回路の回路図を示す図。
【図９】液晶表示装置の上面図及び断面図を示す図。
【図１０】電子機器を示す図。
【図１１】電子機器を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
本実施の形態では、表示装置及び表示装置の駆動方法の一形態を図１乃至図６を用いて説明する。
【００２１】
表示装置の一形態を表すブロック図を図１（Ａ）に示す。図１（Ａ）の表示装置１００は、画像データ処理部１０１、及び表示部１０２を有する。画像データ処理部１０１は、第１の記憶装置１０３、第２の記憶装置１０４、比較回路１０５、及び書き込み制御回路１０６を有する。表示部１０２は、画素部１０７を有する。
【００２２】
画像データ処理部１０１では、外部より入力される画像データＤａｔａを保持した上で、表示部１０２に出力する画像データＤａｔａ＿Ｖに変換する処理を行われる。なお画像データＤａｔａ及び画像データＤａｔａ＿Ｖは、デジタル信号が好ましい。
【００２３】
表示部１０２は、画像データＤａｔａ＿Ｖが入力され、画像データＤａｔａ＿Ｖに応じたビデオ電圧が各画素の表示素子に書き込まれる。
【００２４】
第１の記憶装置１０３では、１フレーム分の画像データを記憶する。例えば、第１の記憶装置１０３では、ｎフレーム目（ｎは自然数）の画像データを記憶することができる。第１の記憶装置１０３としては、ＦＩＦＯ（ｆｉｒｓｔ  ｉｎ  ｆｉｒｓｔ  ｏｕｔ）メモリの構造であることが好ましい。また第１の記憶装置１０３としては、フレームメモリを用いることができる。なお第１の記憶装置１０３に記憶したｎフレーム目の画像データは、行毎に、（ｎ＋１）フレーム目の画像データに書き換わる。なお第１記憶装置１０３に記憶したｎフレーム目の画像データは、１行分毎に比較回路１０５に順次出力される。なお第１の記憶装置１０３は、複数のフレーム期間の画像データを記憶できるよう、複数設けられる構成としてもよい。
【００２５】
第２の記憶装置１０４では、画素部１０７のゲート線の１行分に対応する、画像データを記憶する。例えば、第２の記憶装置１０４では、（ｎ＋１）フレーム目のｍ行目（ｍは自然数）の画像データを記憶することができる。第２の記憶装置１０４としては、ラインメモリを用いることができる。なお第２の記憶装置１０４に記憶した（ｎ＋１）フレーム目のｍ行目の画像データは、１行分毎に比較回路１０５及び第１の記憶装置１０３に順次出力される。第１の記憶装置１０３では、ｎフレーム目のｍ行目の画像データが、第２の記憶装置１０４に記憶された（ｎ＋１）フレーム目のｍ行目の画像データに書き換わる。
【００２６】
比較回路１０５では、同じ行の画像データに相当する、第１の記憶装置１０３に記憶された画像データと第２の記憶装置１０４に記憶された画像データとを比較し、一致または不一致を判定した判定データを出力する。例えば、比較回路１０５は、（ｎ＋１）フレーム目のｍ行目の画像データと、ｎフレーム目のｍ行目の画像データとを比較し、一致または不一致を判定した判定データを書き込み制御回路１０６に出力する。
【００２７】
なお画像データ間の一致または不一致の判定は、双方の画像データにおける各ビットの画像信号の排他的論理和（ＥＸ−ＯＲ）をとることで行われる。そして画素毎に各ビットでの一致または不一致について判定をし、各画素の判定結果の否定論理和（ＮＯＲ）をとることで、判定データを得ることができる。
【００２８】
書き込み制御回路１０６では、比較回路１０５から出力された一致または不一致の判定データに従って、画像データＤａｔａ＿Ｖを表示部１０２に出力する。例えば、書き込み制御回路１０６は、比較回路１０５での判定データが一致の場合、ｍ行目の画像データＤａｔａ＿Ｖを出力しない。また書き込み制御回路１０６は、比較回路１０５での判定データが不一致の場合、表示部１０２における（ｎ＋１）フレーム目のｍ行目の画像データを、画像データＤａｔａ＿Ｖとして出力する。また書き込み制御回路１０６は、比較回路１０５での判定データが不一致であることで、画像データＤａｔａ＿Ｖが２フレーム期間以上連続して出力される場合、同じ極性のビデオ電圧に変換される画像データＤａｔａ＿Ｖとして出力する。
【００２９】
ビデオ電圧は、データ線を介して各画素に書き込むための画像データに基づいた電圧であり、液晶素子等の表示素子の一方の電極に印加される電圧である。ビデオ電圧とコモン電位との差の絶対値が同じであれば、表示装置に入力される画像データも同じ値となる。なお、ビデオ電圧は、コモン電位との大小関係により表示素子に印加する電圧の極性が切り替わる。例えば、ビデオ電圧がコモン電位よりも大きい場合、表示素子に正の極性の電圧が印加され、ビデオ電圧がコモン電位よりも小さい場合、表示素子に負の極性の電圧が印加される。
【００３０】
画素部１０７では、ｍ行ｋ列（ｋは自然数）の画素がマトリクス状に設けられる。各画素は、ゲート線及びデータ線に接続されたスイッチング素子として機能するトランジスタ、及び該トランジスタに接続された表示素子を有する。
【００３１】
図１（Ｂ）及び図１（Ｃ）を用いて画像データ処理部１０１での動作の一例を説明する。
【００３２】
図１（Ｂ）及び図１（Ｃ）に示す図では、横軸を時間、縦軸を画素の表示素子に印加するビデオ電圧の大きさを表している。また図１（Ｂ）及び図１（Ｃ）に示す図で横軸では、ｎ乃至（ｎ＋４）フレーム目におけるｍ行目の同じ列の画素に書き込むビデオ電圧の大きさを順番に並べて示している。なお図１（Ｂ）及び図１（Ｃ）に示す図では、ｍ行目に１列のみの画素を有する構成として説明をする。すなわち、図１（Ｂ）及び図１（Ｃ）で説明するビデオ電圧の大きさが隣接するフレーム期間で同じ場合、比較回路１０５で比較される（ｎ＋１）フレーム目のｍ行目の画像データと、ｎフレーム目のｍ行目の画像データとは、一致するものとなる。また、図１（Ｂ）及び図１（Ｃ）で説明するビデオ電圧の大きさが隣接するフレーム期間で異なる場合、比較回路１０５で比較される（ｎ＋１）フレーム目のｍ行目の画像データと、ｎフレーム目のｍ行目の画像データは、不一致するものとなる。
【００３３】
また図１（Ｂ）では、ｎフレーム目でのビデオ電圧の大きさは、｜Ｖ１｜であるとして説明する。また、（ｎ＋１）フレーム目でのビデオ電圧の大きさは、｜Ｖ１｜であるとして説明する。また、（ｎ＋２）フレーム目でのビデオ電圧の大きさは、｜Ｖ１｜であるとして説明する。また、（ｎ＋３）フレーム目でのビデオ電圧の大きさは、｜Ｖ２｜であるとして説明する。また、（ｎ＋４）フレーム目でのビデオ電圧の大きさは、｜Ｖ２｜であるとして説明する。なおＶｃｏｍは、コモン電位である。
【００３４】
図１（Ｂ）で、ｎ乃至（ｎ＋２）フレーム目でのビデオ電圧は、正の極性であるビデオ電圧Ｖ１が継続して与えられる。また図１（Ｂ）で、（ｎ＋３）乃至（ｎ＋４）フレーム目でのビデオ電圧は、正の極性であるビデオ電圧Ｖ２が継続して与えられる。なお図１（Ｂ）では、（ｎ＋３）乃至（ｎ＋４）フレーム目でのビデオ電圧を正の極性としたが、負の極性としてもよい。
【００３５】
図１（Ｂ）の場合、ｎ乃至（ｎ＋２）フレーム目のｍ行目の画像データの比較回路１０５での比較で、一致する判定データが得られることになる。この場合、書き込み制御回路１０６は、表示部１０２における（ｎ＋１）フレーム目のｍ行目の画像データによる書き込みを行わない。同様に書き込み制御回路１０６は、表示部１０２における（ｎ＋２）フレーム目のｍ行目の画像データによる書き込みを行わない。具体的には、（ｎ＋１）乃至（ｎ＋２）フレーム目の画像データによる表示期間で、画素部１０７におけるｍ行目のゲート線を非選択とし、画素が有する表示素子へのビデオ電圧の書き込みを行わない。図１（Ｂ）の場合、ｎフレーム目の画像データと同じであり、ビデオ電圧Ｖ１の再度の書き込みを行わない期間は、矢印で示す期間Ｗｏｆｆ１である。
【００３６】
また、図１（Ｂ）の場合、（ｎ＋３）乃至（ｎ＋４）フレーム目のｍ行目の画像データの比較回路１０５での比較で、一致する判定データが得られることになる。この場合、書き込み制御回路１０６は、表示部１０２における（ｎ＋４）フレーム目のｍ行目の画像データによる書き込みを行わない。具体的には、（ｎ＋４）フレーム目の画像データによる表示期間で、画素部１０７におけるｍ行目のゲート線を非選択とし、画素が有する表示素子へのビデオ電圧の書き込みを行わない。図１（Ｂ）の場合、（ｎ＋３）フレーム目の画像データと同じであり、ビデオ電圧Ｖ２の再度書き込みを行わない期間は、矢印で示す期間Ｗｏｆｆ２である。
【００３７】
本発明の一態様の構成では、比較回路１０５における画像データ間の一致または不一致を判定する判定データに基づいて、期間Ｗｏｆｆ１及び期間Ｗｏｆｆ２のように、書き込み制御回路１０６において同じ行の画素に対するビデオ電圧の書き込みを行わない期間を設けることができる。そのため、低消費電力化を図ることができる。
【００３８】
また図１（Ｂ）とは別の、連続するフレーム期間でのビデオ電圧の変化について示した模式図を図１（Ｃ）に示す。
【００３９】
図１（Ｃ）では、ｎフレーム目でのビデオ電圧の大きさは、｜Ｖ１｜であるとして説明する。また、（ｎ＋１）フレーム目でのビデオ電圧の大きさは、｜Ｖ２｜であるとして説明する。また、（ｎ＋２）フレーム目でのビデオ電圧の大きさは、｜Ｖ１｜であるとして説明する。また、（ｎ＋３）フレーム目でのビデオ電圧の大きさは、０であるとして説明する。また、（ｎ＋４）フレーム目でのビデオ電圧の大きさは、｜Ｖ１｜であるとして説明する。
【００４０】
図１（Ｃ）で、ｎフレーム目でのビデオ電圧は、正の極性となるビデオ電圧Ｖ１を与えている。また図１（Ｃ）で、（ｎ＋１）フレーム目でのビデオ電圧は、正の極性となるビデオ電圧Ｖ２を与えている。また図１（Ｃ）で、（ｎ＋２）フレーム目でのビデオ電圧は、正の極性となるビデオ電圧Ｖ１を与えている。また図１（Ｃ）で、（ｎ＋３）フレーム目でのビデオ電圧は、Ｖｃｏｍを与えている。また図１（Ｃ）で、（ｎ＋４）フレーム目でのビデオ電圧は、負の極性となるビデオ電圧−Ｖ１を与えている。
【００４１】
通常、表示素子に液晶素子を用いる表示装置では、ゲートライン反転駆動、ソースライン反転駆動、フレーム反転駆動、ドット反転駆動といった、１フレーム期間毎に正負の極性を交互に表示素子に与える反転駆動を行っている。しかしながら、表示素子に印加するビデオ電圧が大きい場合に反転駆動を行うと、表示素子に印加するビデオ電圧の大きさが変わらなくてもビデオ電圧の変化量が大きくなり、消費電力が大きくなる。消費電力の増大は、駆動周波数の大きい駆動の場合に特に顕著になる。
【００４２】
図１（Ｃ）に示す例で、上述した反転駆動による消費電力の増大について説明する。図１（Ｃ）に示す、連続するフレーム期間でのビデオ電圧の変化について示した模式図で、フレーム期間毎に反転駆動を行う構成となると、図１（Ｃ）では（ｎ＋１）フレーム目でのビデオ電圧を負の極性（太い点線で示すビデオ電圧−Ｖ２）とすることになる。この場合、同じ画像データであっても正の極性によるビデオ電圧を印加する場合と比べ、負の極性を印加する場合では、前後のフレーム期間との間でビデオ電圧の変動が大きくなる。
【００４３】
一方で図１（Ｃ）に示す駆動方法では、連続するｎ乃至（ｎ＋２）フレーム目で正の極性となるビデオ電圧を表示素子に印加する構成となっている。本実施の形態における表示装置の駆動方法では、ビデオ電圧を各画素に書き込む際、反転駆動を行う頻度を低減する構成とすることができる。すなわち、１フレーム期間毎に反転駆動を行うのではなく、図１（Ｃ）に示すように２フレーム期間以上連続して、同じ極性のビデオ電圧の印加により書き込みとするものである。そのため、１フレーム期間毎に反転駆動を行っていた場合に、表示素子に印加するビデオ電圧の大きさがほとんど変わらなくても反転駆動に伴うビデオ電圧の変化量が大きくなっていた問題を低減することができ、低消費電力化を図ることができる。なお表示装置に用いる表示素子によっては、反転駆動をすることなく動作することも可能であり、さらなる低消費電力化も可能である。
【００４４】
次いで、画像データが入力される第１の記憶装置１０３及び第２の記憶装置１０４の構成について、具体的な例を示して説明する。
【００４５】
まず図２（Ａ）は、第１の記憶装置１０３及び第２の記憶装置１０４に入力される画像データを具体的に説明するために、３行４列の画素を有する画素部に入力する画像データを図示した模式図である。図２（Ａ）では、ｎフレーム目及び（ｎ＋１）フレーム目の画像データに基づくビデオ電圧の分布について表している。
【００４６】
図２（Ａ）では、ｎフレーム目の画像データに基づいた、ビデオ電圧Ｖ１を３行４列の画素に入力する例を示している。また図２（Ａ）では、（ｎ＋１）フレーム目の画像データに基づいた、ビデオ電圧Ｖ１またはビデオ電圧Ｖ２を３行４列の画素に入力する例を示している。
【００４７】
図２（Ｂ）は、図２（Ａ）で示した、ｎフレーム目及び（ｎ＋１）フレーム目の画像データが、第１の記憶装置１０３及び第２の記憶装置１０４に記憶される様子を図示した模式図である。図２（Ｂ）に示すように、第１の記憶装置１０３では、ｎフレーム目の画像データが、１フレーム分の画像データとして記憶される。また第２の記憶装置１０４では、（ｎ＋１）フレーム目の画像データの１行目の画像データが、１行分の画像データとして記憶される。
【００４８】
また、図２（Ｂ）に図示する比較回路１０５は、排他的論理和回路２１１、否定論理和回路２１２を有する。排他的論理和回路２１１では、第２の記憶装置１０４に記憶された画像データ、及び第１の記憶装置１０３に記憶された１行目の画像データを読み出して、排他的論理和をとる。
【００４９】
例えば、ｎフレーム目の１行目の画像データ（図２（Ｂ）中、点線２０１で囲まれた画像データ）と、（ｎ＋１）フレーム目の１行目の画像データ（図２（Ｂ）中、点線２０２で囲まれた画像データ）を比較した場合、いずれも同じ画像データであり、いずれの列の画像データとも一致する。この場合、排他的論理和回路２１１は”ＬＬＬＬ”の信号を出力する。そして排他的論理和回路２１１の出力が入力される否定論理和回路２１２では、”Ｈ”を出力する。この否定論理和回路２１２から書き込み制御回路１０６に出力される信号が、判定データであり、この場合画像データが一致する場合の信号となる。
【００５０】
なお第１の記憶装置１０３及び第２の記憶装置１０４に記憶される画像データが多ビットのデータの場合、各ビットで比較を行い、論理和をとって画像データの一致または不一致を検出する構成とすればよい。
【００５１】
図２（Ｂ）において、比較回路１０５で用いられた第２の記憶装置１０４の（ｎ＋１）フレーム目のｍ行目の画像データは、第１の記憶装置１０３のｎフレーム目のｍ行目の画像データが記憶された領域に上書きされ、記憶される（図２（Ｃ）中、点線２０３で囲まれた画像データ）。そして、第２の記憶装置１０４には、（ｎ＋１）フレーム目の２行目の画像データが入力される。なお本実施の形態の構成では第１の記憶装置１０３に１行分の画像データを次々と上書きして記憶していく構成として説明するが、別の構成としてもよい。例えば、第１の記憶装置１０３を奇数フレーム用の記憶装置とし、別途設けた記憶装置を偶数フレーム用の記憶装置として用いる構成としてもよい。
【００５２】
また、ｎフレーム目の２行目の画像データ（図２（Ｃ）中、点線２０４で囲まれた画像データ）と、（ｎ＋１）フレーム目の２行目の画像データ（図２（Ｃ）中、点線２０５で囲まれた画像データ）を比較した場合、１列目と３列目は画像データが一致し、２列目と４列目は画像データが不一致となる。この場合、排他的論理和回路２１１は”ＬＨＬＨ”の信号を出力する。そして排他的論理和回路２１１の出力が入力される否定論理和回路２１２では、”Ｌ”を出力する。この否定論理和回路２１２から書き込み制御回路１０６に出力される信号が、判定データであり、この場合画像データが不一致する場合の信号となる。
【００５３】
本実施の形態の構成では、行単位、すなわちゲート線単位で前のフレーム期間との画像データの変化を比較し、書き込みを行うか否かの判定を行う構成とすることができる。そのため、異なるフレーム期間の画像データを保持する記憶装置の構成を、フレームメモリとラインメモリとの組み合わせで行う構成とすることができ、フレームメモリを複数用いてフレーム期間同士の比較を行う構成と比べ、第２の記憶装置１０４の構成を簡略化することができる。
【００５４】
次いで、比較回路１０５より判定データが入力される書き込み制御回路１０６の構成について、具体的な例を示して説明する。
【００５５】
図３に示す書き込み制御回路１０６は、書き換え判定回路３０１、電圧変化判定回路３０２、反転信号生成回路３０３、及び表示制御回路３０４を有する。
【００５６】
書き換え判定回路３０１は、比較回路１０５より入力される判定データに従って、判定を行った行についての画像データの出力を行わないか否かを切り替える回路である。画像データの出力を行う場合、書き換え判定回路３０１は、出力する画像データを、第２の記憶装置１０４から電圧変化判定回路３０２を介して表示制御回路３０４に出力させる。画像データの出力を行わない場合、書き換え判定回路３０１は、当該行についての画像データを表示制御回路３０４に出力せず、当該行のゲート線を選択しないように制御する。
【００５７】
電圧変化判定回路３０２は、画像データに基づいたビデオ電圧の極性をモニターする回路である。具体的には、ビデオ電圧の極性をモニターし、正の極性が２フレーム期間連続して行われるよう制御する回路である。または、電圧変化判定回路３０２は、画像データに基づいたビデオ電圧の変化をモニターし、正の極性が２フレーム期間以上継続する場合で、ビデオ電圧の変化が大きい場合には、ビデオ電圧の極性を負の極性に切り替えるよう制御し、ビデオ電圧の変化が小さい場合には、ビデオ電圧の極性を正の極性のままとするよう制御する。当該構成とすることで、反転駆動によるビデオ電圧の大きな変化を抑制することができ、低消費電力化を図ることができる。なおビデオ電圧の変化の大小については、例えばビデオ電圧の最大値の半分を基準にして、大小関係を算出する構成とすればよい。
【００５８】
反転信号生成回路３０３は、電圧変化判定回路３０２の制御に基づいて、画像データに基づいたビデオ電圧を正の極性または負の極性とする回路である。
【００５９】
表示制御回路３０４は、各行の判定データに従って処理された画像データｄａｔａ＿Ｖ及び表示部１０２で表示を行うための制御信号を出力する回路である。
【００６０】
次いで、上記説明した本実施の形態の構成によって動作する表示装置の駆動方法の一例を示すタイミングチャート図を示す。
【００６１】
まず図４（Ａ）では、図２（Ａ）と同様にして、３行４列の画素を有する画素部に入力する画像データを図示した模式図である。図４（Ａ）では、ｎフレーム目、（ｎ＋１）フレーム目、及び（ｎ＋２）フレーム目の画像データの分布について表している。なお図４（Ａ）では、画素部のゲート線に入力する走査信号を１行目からそれぞれ、Ｇｏｕｔ１、Ｇｏｕｔ２、Ｇｏｕｔ３と呼称して説明する。また、画素部のデータ線側は、各データ線に接続されるスイッチを設け、スイッチの選択信号を１列目からそれぞれＳｏｕｔ１、Ｓｏｕｔ２、Ｓｏｕｔ３及びＳｏｕｔ４と呼称して説明する。前述のスイッチがオンになることで、画像データｄａｔａ＿Ｖに従って生成されるビデオ電圧Ｖｉｄｅｏ＿Ｖが、各データ線に入力される。
【００６２】
次いで図４（Ｂ）は、ｎフレーム目、（ｎ＋１）フレーム目、及び（ｎ＋２）フレーム目における走査信号Ｇｏｕｔ１、Ｇｏｕｔ２、Ｇｏｕｔ３、選択信号Ｓｏｕｔ１、Ｓｏｕｔ２、Ｓｏｕｔ３及びＳｏｕｔ４、並びにビデオ電圧Ｖｉｄｅｏ＿Ｖについてのタイミングチャート図である。
【００６３】
図４（Ｂ）に示すタイミングチャート図では、ｎフレーム目の前に各画素に書き込んだ画像データがないものとして説明する。そのため、ｎフレーム目では、画像データ処理部１０１がｎフレーム目の画像データｄａｔａ＿Ｖをそのまま出力し、各画素にビデオ電圧Ｖｉｄｅｏ＿ＶであるＶ１を書き込んでいくよう走査信号及び選択信号を動作させる制御を行うものとして説明する。
【００６４】
次いで図４（Ｂ）に示すタイミングチャート図では、（ｎ＋１）フレーム目に書き込むビデオ電圧Ｖｉｄｅｏ＿Ｖの入力を行う。上記説明した様に本実施の形態の構成における表示装置では、判定データが一致の場合、表示部におけるｍ行目の画素の画像データによるビデオ電圧の書き込みを行わず、判定データが不一致の場合、表示部におけるｍ行目の画素の画像データによるビデオ電圧の書き込みを行う。また本実施の形態の構成における表示装置では、画像データの書き込みが、２フレーム期間以上連続して行われる場合、同じ極性のビデオ電圧を印加する書き込みとするものである。上記制御に従うと画像データ処理部１０１は、判定データが一致となる１行目のビデオ電圧Ｖｉｄｅｏ＿Ｖは書き込まないよう制御を行い、且つ判定データが不一致となる２行目及び３行目の画像データｄａｔａ＿Ｖによるビデオ電圧Ｖｉｄｅｏ＿Ｖを正の極性で出力するように制御を行う。
【００６５】
次いで図４（Ｂ）に示すタイミングチャート図では、（ｎ＋２）フレーム目に書き込むビデオ電圧Ｖｉｄｅｏ＿Ｖの入力を行う。前述の本実施の形態に構成における表示装置の制御に従うと画像データ処理部１０１は、判定データが一致となる１行目の画像データを出力しないよう制御を行い、且つ判定データが不一致となる２行目及び３行目の画像データｄａｔａ＿Ｖによるビデオ電圧Ｖｉｄｅｏ＿Ｖを正の極性から負の極性とする反転駆動をさせる制御を行う。
【００６６】
次いで表示部１０２の構成、及び画素部１０７の構成について図５乃至図６を用いて説明する。
【００６７】
図５（Ａ）に示す表示部１０２は、画素部１０７、ゲート線駆動回路４１１、及びデータ線駆動回路４１２を有する。画素部１０７は、複数の画素４００、複数のゲート線４０１、及び複数のデータ線４０２を有する。なお図５（Ａ）においてゲート線駆動回路４１１は、デコーダ回路によりゲート線４０１を１行ずつ選択して制御することが可能である。
【００６８】
図５（Ｂ）は、図５（Ａ）に示す画素４００の回路の一例を示す図である。図５（Ｂ）に示す画素４００は、ゲートがゲート線４０１に接続され、ソース及びドレインの一方がデータ線４０２に接続されたトランジスタ４２１を有する。また画素４００は、一方の電極がトランジスタ４２１のソース及びドレインの他方に接続され、他方の電極が保持容量線に接続された容量素子４２２を有する。また画素４００は、一方の電極（画素電極ともいう）がトランジスタ４２１のソース及びドレインの他方並びに容量素子４２２の一方の電極に接続され、他方の電極（対向電極ともいう）がコモン電位（Ｖｃｏｍ）を供給する配線に接続された液晶素子４２３を有する。なお、トランジスタ４２１は、ｎチャネル型のトランジスタである。
【００６９】
図６はデコーダ回路の例である。デコーダ回路５００はアドレス線Ｃ１、Ｃ１ｂ、Ｃ２、Ｃ２ｂ、Ｃ３、Ｃ３ｂ、Ｃ４、Ｃ４ｂよりアドレス信号を否定論理積回路５０１Ａ、否定論理積回路５０１Ｂに入力し、その出力を、否定論理和回路５０２を通して走査信号Ｇｏｕｔ１として出力する。図６の構成により、アドレス線の電位を制御することで、走査信号Ｇｏｕｔ１で各行の画素を選択的に制御することができる。
【００７０】
以上説明した本実施の形態の構成によれば、同じ行の画素に対するビデオ電圧の書き込みを行わない構成とすることができる。そのため、低消費電力化を図ることができる。
【００７１】
また本実施の形態の構成によれば、行単位、すなわちゲート線単位で前のフレーム期間との画像データの変化を比較し、書き込みを行うか否かの判定を行う構成とすることができる。そのため、異なるフレーム期間の画像データを保持する記憶装置の構成を簡略化することができる。
【００７２】
また本実施の形態の構成によれば、ビデオ電圧を各画素に書き込む際、反転駆動を行う頻度を低減する構成とすることができる。そのため、ビデオ電圧の大きさがほとんど変わらなくても反転駆動に伴うビデオ電圧の変化量が大きくなっていた問題を低減することができ、低消費電力化を図ることができる。
【００７３】
（実施の形態２）
本実施の形態では、連続するフレーム期間で、同じ画像データとして一致するか否かの比較を画素毎に行い、比較結果に従って表示部へのビデオ電圧の書き込みを制御する構成について説明を行う。
【００７４】
フレーム期間同士の比較の構成については、上記実施の形態１で説明した構成と概略同様である。本実施の形態の構成では、フレーム期間同士の比較を画素毎に行う。該比較による判定データをもとに、画素にビデオ電圧を書き込むか否かを選択する構成とする。
【００７５】
次いで、画素毎にビデオ電圧の書き込みの有無を選択して行うことができる、表示部１０２Ｄ及び画素部１０７Ｄの構成について図７乃至図８を用いて説明する。
【００７６】
図７（Ａ）に示す表示部１０２Ｄは、画素部１０７Ｄ、ゲート線駆動回路４１１、及びデータ線駆動回路４１２Ｄを有する。画素部１０７Ｄは、複数の画素４００Ｄ、複数のゲート線４０１、複数のデータ線４０２、及び複数の選択線６０１を有する。なお図７（Ａ）においてデータ線駆動回路４１２Ｄはデコーダ回路を有する。データ線駆動回路４１２Ｄが有するデコーダ回路は、データ線４０２の１列ずつ選択してビデオ電圧を書き込むことが可能である。またデータ線駆動回路４１２Ｄが有するデコーダ回路は、所定の画素を選択してビデオ電圧が書き込まれるよう、選択線６０１を制御することが可能である。
【００７７】
図７（Ｂ）は、図７（Ａ）に示す画素４００Ｄの回路の一例を示す図である。図７（Ｂ）に示す画素４００Ｄは、ゲートがゲート線４０１に接続され、ソース及びドレインの一方がデータ線４０２に接続されたトランジスタ４２１を有する。また画素４００Ｄは、ゲートが選択線６０１に接続され、ソース及びドレインの一方がトランジスタ４２１のソース及びドレインの他方に接続されたトランジスタ６０２を有する。また画素４００Ｄは、一方の電極がトランジスタ６０２のソース及びドレインの他方に接続され、他方の電極が保持容量線に接続された容量素子４２２を有する。また画素４００Ｄは、一方の電極（画素電極ともいう）がトランジスタ４２１のソース及びドレインの他方並びに容量素子４２２の一方の電極に接続され、他方の電極（対向電極ともいう）がコモン電位（Ｖｃｏｍ）を供給する配線に接続された液晶素子４２３を有する。なお、トランジスタ４２１及びトランジスタ６０２は、ｎチャネル型のトランジスタである。
【００７８】
図７（Ｂ）に示す画素４００Ｄは、スイッチング素子であるトランジスタ４２１をオンにすることで行方向での画素の選択をし、併せてスイッチング素子であるトランジスタ６０２をオンにすることで列方向での画素の選択をすることができ、所定の画素へのビデオ電圧の書き込みを行うことができる。
【００７９】
図８はデコーダ回路を有するデータ線駆動回路４１２の例である。デコーダ回路５００はアドレス線Ｃ１、Ｃ１ｂ、Ｃ２、Ｃ２ｂ、Ｃ３、Ｃ３ｂ、Ｃ４、Ｃ４ｂよりアドレス信号を否定論理積回路５０１Ａ、否定論理積回路５０１Ｂに入力し、その出力を、否定論理和回路５０２を通してスイッチ６１１のオンまたはオフの制御信号、及び選択線の選択信号Ｃｏｕｔ１として出力する。スイッチ６１１の一方の端子は、ビデオ電圧Ｖｉｄｅｏ＿Ｖが供給される配線に接続され、スイッチ６１１の他方の端子はデータ信号Ｄａｔａ１が与えられるデータ線に接続される。図８の構成により、アドレス線の電位を制御することで、走査信号Ｇｏｕｔ１、選択信号Ｃｏｕｔ及びデータ信号Ｄａｔａ１で各行各列の画素に選択的にビデオ電圧を書き込むよう制御することができる。
【００８０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００８１】
（実施の形態３）
本実施の形態では、表示装置の外観及び断面等を示し、その構成について説明する。本実施の形態では、表示素子として液晶素子を用いた例をあげて説明する。
【００８２】
なお液晶表示装置とは、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て液晶表示装置に含むものとする。
【００８３】
液晶表示装置の外観及び断面について、図９（Ａ１）（Ａ２）（Ｂ）を用いて説明する。図９（Ａ１）（Ａ２）は、トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図９（Ｂ）は、図９（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
【００８４】
第１の基板４００１上に設けられた画素部４００２と、ゲート線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、ゲート線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、ゲート線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜または多結晶半導体膜で形成されたデータ線駆動回路４００３が実装されている。
【００８５】
なお、別途形成した駆動回路の接続方式は、特に限定されるものではなく、ＣＯＧ方式、ワイヤボンディング方式、或いはＴＡＢ方式などを用いることができる。図９（Ａ１）は、ＣＯＧ方式によりデータ線駆動回路４００３を実装する例であり、図９（Ａ２）は、ＴＡＢ方式によりデータ線駆動回路４００３を実装する例である。
【００８６】
また第１の基板４００１上に設けられた画素部４００２と、ゲート線駆動回路４００４は、トランジスタを複数有しており、図９（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、ゲート線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。
【００８７】
トランジスタ４０１０、４０１１は、非晶質、微結晶、多結晶または単結晶である、シリコンまたはゲルマニウムなどの薄膜の半導体を半導体層に適用することができる。或いは、トランジスタ４０１０、４０１１は、酸化物半導体を半導体層に適用することができる。本実施の形態において、トランジスタ４０１０、４０１１はｎチャネル型トランジスタである。
【００８８】
トランジスタ４０１０、４０１１は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが特に好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。このようにオフ電流が少ないトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
【００８９】
上記実施の形態で説明したように、本実施の形態の表示装置の構成では、非導通状態を保持することで、書き込んだビデオ電圧を保持する。そのため、書き込んだビデオ電圧を保持するために、電荷の移動を伴った電位の変動を抑えるトランジスタとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。
【００９０】
また、液晶素子４０１３が有する画素電極層４０３０は、トランジスタ４０１０と接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
【００９１】
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることができ、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
【００９２】
また構造体４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、トランジスタ４０１０と同一基板上に設けられるコモン電位線と接続される。コモンコンタクト部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１とコモン電位線とを接続することができる。なお、導電性粒子はシール材４００５に含有させることができる。
【００９３】
なお液晶素子の表示モードとしては、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。なお液晶表示装置は、各表示モードに従って、電極の構造等を適宜変更可能である。
【００９４】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【００９５】
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
【００９６】
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとして機能する遮光膜を設けてもよい。
【００９７】
トランジスタ４０１０及びトランジスタ４０１１は、半導体層の他、ゲート絶縁層、ゲート電極層、及び配線層（ソース配線層や容量配線層など）で構成される。
【００９８】
また、トランジスタ４０１０及びトランジスタ４０１１上には、絶縁層４０２０が形成されている。絶縁層４０２０は、一例としてＲＦスパッタ法により窒化珪素膜を形成する。
【００９９】
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
【０１００】
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウムスズ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性の導電性材料を用いることができる。
【０１０１】
画素電極層４０３０、対向電極層４０３１として、π電子共役系導電性高分子を用いることもできる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。
【０１０２】
また別途形成されたデータ線駆動回路４００３と、ゲート線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０１０３】
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【０１０４】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１０５】
また図９においては、データ線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。ゲート線駆動回路を別途形成して実装しても良いし、データ線駆動回路の一部またはゲート線駆動回路の一部のみを別途形成して実装しても良い。
【０１０６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１０７】
（実施の形態４）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
【０１０８】
図１０（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することができる。図１０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共有する機能、等を有することができる。なお、図１０（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
【０１０９】
図１０（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７、等を有することができる。図１０（Ｂ）に示すテレビ受像機能付きデジタルカメラは、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、アンテナから様々な情報を取得する機能、撮影した画像、またはアンテナから取得した情報を保存する機能、撮影した画像、またはアンテナから取得した情報を表示部に表示する機能、等を有することができる。なお、図１０（Ｂ）に示すテレビ受像機能付きデジタルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【０１１０】
図１０（Ｃ）はテレビ受像機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、等を有することができる。図１０（Ｃ）に示すテレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有することができる。なお、図１０（Ｃ）に示すテレビ受像機が有する機能はこれに限定されず、様々な機能を有することができる。
【０１１１】
図１１（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポート９６８０等を有することができる。図１１（Ａ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信または有線通信などの通信機能、通信機能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデータの送信または受信を行う機能、等を有することができる。なお、図１１（Ａ）に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【０１１２】
次に、図１１（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、マイクロフォン９６３８、外部接続ポート９６８０等を有することができる。図１１（Ｂ）に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１１（Ｂ）に示した携帯電話が有する機能はこれに限定されず、様々な機能を有することができる。
【０１１３】
次に、図１１（Ｃ）は電子ペーパー（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３５等を有することができる。図１１（Ｃ）に示した電子ペーパーは、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図１１（Ｃ）に示した電子ペーパーが有する機能はこれに限定されず、様々な機能を有することができる。
【０１１４】
本実施の形態において述べた電子機器は、上記実施の形態で説明した表示装置を具備することで、低消費電力化を図ることができる。
【０１１５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１１６】
Ｃ１〜４    アドレス線
Ｃｏｕｔ１〜４    選択信号
Ｄａｔａ１〜４    データ信号
Ｇｏｕｔ１〜４    走査信号
Ｓｏｕｔ１    選択信号
１００    表示装置
１０１    画像データ処理部
１０２    表示部
１０２Ｄ    表示部
１０３    記憶装置
１０４    記憶装置
１０５    比較回路
１０６    制御回路
１０７    画素部
１０７Ｄ    画素部
２０１    点線
２０２    点線
２０３    点線
２０４    点線
２０５    点線
２１１    排他的論理和回路
２１２    否定論理和回路
３０１    判定回路
３０２    電圧変化判定回路
３０３    反転信号生成回路
３０４    表示制御回路
４００    画素
４００Ｄ    画素
４０１    ゲート線
４０２    データ線
４１１    ゲート線駆動回路
４１２    データ線駆動回路
４１２Ｄ    データ線駆動回路
４２１    トランジスタ
４２２    容量素子
４２３    液晶素子
５００    デコーダ回路
５０１Ａ    否定論理積回路
５０１Ｂ    否定論理積回路
５０２    否定論理和回路
６０１    選択線
６０２    トランジスタ
６１１    スイッチ
４００１    基板
４００２    画素部
４００３    データ線駆動回路
４００４    ゲート線駆動回路
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    トランジスタ
４０１１    トランジスタ
４０１３    液晶素子
４０１５    接続端子電極
４０１６    端子電極
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    絶縁層
４０２１    絶縁層
４０３０    画素電極層
４０３１    対向電極層
４０３２    絶縁層
４０３３    絶縁層
４０３５    構造体
９６３０    筐体
９６３１    表示部
９６３３    スピーカ
９６３５    操作キー
９６３６    接続端子
９６３８    マイクロフォン
９６７２    記録媒体読込部
９６７６    シャッターボタン
９６７７    受像部
９６８０    外部接続ポート
９６８１    ポインティングデバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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